Brevet FR2838840A1 — publié le 20031024

COMPARATEUR DE TENSION D'ALIMENTATION La présente invention concerne un comparateur agencé pour comparer une première tension applicable sur une première entrée du comparateur et une seconde tension applicable sur une seconde entrée du comparateur et délivrer sur une sortie du comparateur un signal de sortie (CS) présentant une première valeur lorsque la seconde tension est supérieure à la première tension et une deuxième valeur lorsque la seconde tension est inférieure à première tension. Dans certaines applications, il peut s'avérer nécessaire de comparer une tension d'alimentation avec une tension déterminée. Une telle comparaison ne peut être faite avec un comparateur classique comprenant d'une part deux entrées de comparaison et d'autre part une entrée d'alimentation. L'agencement qui en résulte est représenté schématiquement en figure 1. Le comparateur classique représenté sur cette figure reçoit une tension d'alimentation sur sa borne d'alimentation et sur l'une de ses entrées, par exemple son entrée positive. Il reçoit sur son autre entrée, ici l'entrée négative, une tension Vps à comparer à la tension Vcc. Il apparaîtra clairement à l'homme de l'art qu'un tel agencement ne peut fonctionner, car les étages différentiels d'un comparateur classique ne peuvent être polarisés par la même tension que l'une des tensions à comparer. Ainsi, un objectif de la présente invention est de prévoir un comparateur permettant de comparer deux tensions dont l'une au moins forme une tension d'alimentation du comparateur. En d'autres termes, la présente invention vise un comparateur permettant de comparer deux tensions sans nécessiter une troisième tension distincte des deux tensions à comparer. Un autre objectif de la présente invention est d'utiliser un tel comparateur pour la gestion de la tension d'alimentation d'un circuit intégré. La figure 2 représente schématiquement un système de gestion d'alimentation réalisé avec des moyens classiques. On distingue un circuit intégré IC comprenant une ligne 20de distribution d'une tension d'alimentation interne Vps et une borne 21 de réception d'une tension d'alimentation externe Vcc. La ligne 20 est reliée à la borne 21 par l'intermédiaire d'une diode Dl polarisée dans le sens passant. La ligne 20 est également reliée à la sortie d'un circuit survolteur, par exemple une pompe de charge PMP contrôlée par un régulateur REG. Le régulateur active la pompe de charge PMP lorsque la tension Vps devient inférieure à un seuil Vmin, de manière à maintenir celle-ci au voisinage de ce seuil. La pompe de charge est ainsi activée lorsque la tension Vcc est inférieure à Vmin+Vd, Vd étant la chute de tension aux bornes de la diode (tension de seuil de la diode), de l'ordre de 0,7 à IV selon les technologies. La consommation d'une pompe de charge, et de façon générale celle d'un circuit survolteur, étant non négligeable, on souhaite retarder le moment où la pompe de charge est activée en supprimant la tension de diode Vd. En effet, si la tension de diode Vd est nulle, la tension Vcc assure l'alimentation de la ligne 20 jusqu'à ce que la tension Vcc devienne inférieure à Vmin. Dans ce cas, la pompe de charge reste désactivée dans la fourchette de valeurs [Vmin ; Vmin+Vd] de la tension Vcc. Ainsi, un deuxième objectif de la présente invention, formant également un aspect de la présente invention, est de prévoir un système de gestion de la tension d'alimentation d'un circuit intégré utilisant un comparateur pour comparer la tension d'alimentation interne et la tension d'alimentation externe du circuit intégré. Le premier objectif de la présente invention est atteint par la prévision d'un comparateur agencé pour comparer une première tension applicable sur une première entrée du comparateur et une seconde tension applicable sur une seconde entrée du comparateur et délivrer sur une sortie du comparateur un signal de sortie présentant une première valeur lorsque la seconde tension est supérieure à la première tension et une deuxième valeur lorsque la seconde tension est inférieure à première tension, le comparateur comprenant un premier et un second transistors PMOS agencés en miroir de courant, le premier transistor PMOS ayant sa source connectée à la première entrée du comparateur pour recevoir la première tension, le second transistor PMOS ayant sa source connectée à la seconde entrée du comparateur pour recevoir la seconde tension, la sortie du comparateur étant connectée au drain de l'un des transistors. Selon un mode de réalisation, les grilles du premier et du second transistors sont interconnectées. Selon un mode de réalisation, un transistor a sa grille reliée à son drain et la sortie du comparateur est reliée au drain de l'autre transistor. Selon un mode de réalisation, le substrat du premier transistor PMOS est relié à la source du premier transistor pour recevoir la première tension et le substrat du second transistor PMOS est relié à la source du second transistor pour recevoir la seconde tension. Selon un mode de réalisation, les transistors PMOS ont des grilles de même dimension. Selon un mode de réalisation, le comparateur comprend une première branche comprenant le premier transistor PMOS en série avec une première source de courant, et une seconde branche comprenant le second transistor PMOS en série avec une deuxième source de courant, les sources de courant imposant dans les première et seconde branches des courants sensiblement égaux ou proportionnels. Selon un mode de réalisation, la première branche comprend le premier transistor PMOS en série avec un premier transistor NMOS, la seconde branche comprend le second transistor PMOS en série avec un second transistor NMOS, le drain du premier transistor PMOS étant relié au drain du premier transistor NMOS, le drain du second transistor PMOS étant relié au drain du second transistor NMOS, les grilles des premier et second transistors NMOS étant reliées à la sortie d'un générateur de tension de référence imposant dans chacune des branches des courants sensiblement égaux ou proportionnels. La présente invention concerne également un circuit intégré comprenant un comparateur selon l'invention agencé pour comparer une tension d'alimentation externe du circuit intégré et une tension d'alimentation interne du circuit intégré. Selon un mode de réalisation, le circuit intégré comprend une ligne de distribution de la tension d'alimentation interne reliée d'une part à un circuit survolteur et d'autre part à une borne de réception de la tension d'alimentation externe par l'intermédiaire d'un interrupteur d'alimentation piloté par le signal de sortie du comparateur. Selon un mode de réalisation, le circuit intégré comprend des moyens pour déclencher le circuit survolteur lorsque la tension d'alimentation interne est inférieure à un seuil déterminé, de manière à maintenir la tension d'alimentation interne au voisinage du seuil lorsque la tension d'alimentation externe est trop faible, l'interrupteur d'alimentation étant bloqué par le comparateur quand le circuit survolteur est actif. Selon un mode de réalisation, l'interrupteur d'alimentation est un transistor PMOS recevant sur sa grille le signal de sortie du comparateur. Selon un mode de réalisation, le circuit survolteur est une pompe de charge. Selon un mode de réalisation, le circuit intégré comprend un plan mémoire comportant des cellules mémoire effaçables et programmables électriquement, et au moins un décodeur de ligne ayant une borne d'alimentation connectée à la ligne de distribution de la tension d'alimentation interne. Selon un mode de réalisation, le seuil déterminé est supérieur ou égal à la somme d'une tension de lecture de cellule mémoire et d'une tension de seuil de transistor MOS. Selon un mode de réalisation, le circuit intégré comprend un seul circuit survolteur et un régulateur à deux modes de fonctionnement, pour : pendant des phases d'effacement ou de programmation de cellules mémoire, porter la tension d'alimentation interne à une haute tension d'effacement ou de programmation, et au moins pendant des phases de lecture de cellules mémoire, maintenir la tension d'alimentation interne au voisinage du seuil déterminé lorsque la tension d'alimentation externe est trop faible. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un comparateur selon l'invention, d'un système de gestion d'alimentation utilisant un comparateur selon l'invention, et d'une mémoire programmable et effaçable électriquement comprenant un système de gestion d'alimentation selon l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite illustre une opération de comparaison ne pouvant être réalisée avec un comparateur classique, - la figure 2 précédemment décrite représente un système de gestion d'alimentation réalisé avec des moyens classiques, - la figure 3 est le schéma d'un mode de réalisation d'un comparateur selon l'invention, - la figure 4 est le schéma d'un premier mode de réalisation d'un système de gestion d'alimentation selon l'invention, - les figures 5A et 5B sont des courbes de tension illustrant le fonctionnement du système de la figure 4, - la figure 6 est le schéma électrique d'un circuit superdiode selon l'invention représenté sous forme de bloc en figure 4, - la figure 7 est le schéma d'une mémoire programmable et effaçable électriquement comprenant un système de gestion d'alimentation selon l'invention, - la figure 8 est le schéma d'un second mode de réalisation d'un système de gestion d'alimentation selon l'invention présent dans la mémoire de la figure 7, et - la figure 9 est le schéma d'un générateur d'une tension de référence utilisée par le comparateur représenté sur les figures 3 et 6. Description d'un comparateur selon l'invention La figure 3 est le schéma d'un mode de réalisation d'un comparateur COMP selon l'invention. Le comparateur est prévu pour comparer une tension VI et une tension V2 et délivrer un signal de sortie CS à 1 lorsque l'une des tensions est supérieure à l'autre, ou à 0 dans le cas contraire. Le comparateur COMP comprend deux transistors PMOS TP1, TP2 ayant leurs grilles G interconnectées. La source S du transistor TP1 forme la première entrée du comparateur et reçoit la tension VI. La source S du transistor TP2 forme la seconde entrée du comparateur et reçoit la tension V2. Le substrat ("bulk") du transistor TP1 est porté au potentiel de source du transistor et reçoit donc la tension VI. Le substrat du transistor TP2 est également porté au potentiel de source du transistor et reçoit donc la tension V2. La sortie du comparateur, qui délivre le signal CS, est ici connectée au drain du transistor TP2. Les transistors TP1, TP2 sont agencés dans deux branches agencées en miroir de courant. La première branche comprend le transistor TP1 en série avec un transistor TN1, et la deuxième branche comprend le transistor TP2 en série avec un transistor TN2. Le transistor TP1 à sa grille G connectée à son drain D, lequel est connecté au drain D du transistor TN1. Le drain du transistor TP2 est connecté au drain du transistor TN2. Les sources des transistors TN1, TN2 sont reliées à la masse et les grilles des transistors TN1 et TN2 sont polarisées par une tension Vref(I). La tension Vref(I) est délivrée par un générateur de tension de référence, non représenté ici, dont un exemple de réalisation sera décrit plus loin en relation avec la figure 9. La tension Vref(I) est sensiblement égale à la tension de seuil des transistors TN1, TN2 de sorte que ceux-ci fonctionnent en mode saturé et sont de ce fait équivalents à des générateurs de courant. De préférence, les transistors TP1, TP2 sont identiques, c'est-à-dire présentent le même rapport W/L (largeur sur longueur de grille). De préférence toujours, les transistors TN1, TN2 présentent également un même rapport W/L. Dans ces conditions, la tension Vref(I) appliquée sur les grilles des transistors TN1 et TN2 impose dans les deux branches des courants Il, 12 égaux ou sensiblement égaux. Le rapport W/L des transistors TN1, TN2 est de préférence faible, pour une faible consommation de courant dans les branches. Le comparateur COMP fonctionne comme une sorte d'amplificateur différentiel comparant les tensions de source des transistors TP1 et TP2, soit les tensions VI et V2. Supposons que la tension V2 soit inférieure à la tension VI, soit V2 = Vl-E, E étant une quantité non nulle. La tension de grille du transistor TP2 est égale à Vl-Vt, car elle est imposée par le transistor TP1 qui est passant, Vt étant la tension de seuil des transistors TP1, TP2. La tension source-grille Vsg du transistor TP2 est ainsi égale à : Vsg = (VI - #) - (VI - Vt) = Vt-# et est ainsi sensiblement inférieure à Vt, de sorte que le transistor TP2 est bloqué. Le transistor TN2 étant passant, le signal CS passe à 0 (masse). Inversement, si la tension V2 est supérieure à la tension VI, par exemple VI + E, la tension source-grille Vsg du transistor TP2 est supérieure à sa tension de seuil Vt : Vsg = VI + E - (Vl-Vt) = Vt + E Le transistor TP2 est passant et délivre un courant plus important que la transistor TP1. Comme les transistors TN1 et TN2 drainent des courants supposés identiques, le signal de sortie CS monte et devient égal à la tension V2, soit le niveau logique 1. En résumé, et schématiquement, le transistor TP2 est bloqué et le signal CS égal à 0 quand la tension V2 est inférieure à VI. Le transistor TP2 est passant et le signal CS à 1 (tension V2) quand la tension V2 est supérieure à VI. Dans une variante de réalisation, l'agencement du miroir de courant est inversé : le transistor TP2 a sa grille connectée à son drain, et la grille et le drain du transistor TP1 ne sont pas connectés. Dans ce cas, un signal de sortie /CS inverse de CS est prélevé sur le drain du transistor TP1. Le signal /CS est à 0 quand la tension VI est inférieure à V2 et est à 1 (tension VI) quand la tension VI est supérieure à V2. Par ailleurs, les paires de transistors TP1, TP2, respectivement TN1, TN2, peuvent présenter des dimensions de grille W/L différentes mais proportionnelles. Par exemple, TP2 peut présenter un ratio W/L égal à X fois celui de TP1, X étant supérieur ou inférieur à 1, et TN2 présenter un ratio W/L égal à X fois celui de TN1. Dans ce cas, les courants traversant chacune des branches ne sont pas égaux mais proportionnels. Exemple d'application du comparateur à la réalisation d'un circuit de gestion d'alimentation La figure 4 représente un circuit PSMC selon l'invention, prévu pour assurer la gestion de la tension d'alimentation d'un circuit intégré IC. Le circuit PSMC comprend un circuit superdiode SDC selon l'invention, qui simule le fonctionnent d'une diode idéale ayant une tension de seuil nulle. Le circuit superdiode présente une entrée ou anode connectée à une borne d'alimentation 21 du circuit intégré, qui reçoit une tension d'alimentation externe Vcc, et une sortie ou cathode connectée à une ligne 20 de distribution d'une tension d'alimentation interne Vps. Le circuit SDC est passant lorsque la tension Vcc est sensiblement égale par valeurs supérieures à la tension Vps, et est bloqué lorsque la tension Vcc est inférieure à la tension Vps. Le circuit PSMC comprend également un circuit survolteur, ici une pompe de charge PMP, dont la sortie est connectée à la ligne de distribution 20. La pompe de charge PMP est contrôlée par un régulateur REG qui lui applique un signal ON/OFF de démarrage ou d'arrêt. Le régulateur REG surveille la tension Vps et active la pompe de charge PMP quand la tension Vps est inférieure à un seuil Vmin. Le fonctionnement du circuit PSMC est illustré par les figures 5A et 5B, qui représentent respectivement la tension Vcc et la tension Vps. Lorsque la tension Vcc est supérieure à Vmin, le régulateur REG applique le signal OFF à la pompe de charge PMP qui est inactive (PMP OFF), et le circuit superdiode SDC est passant. La tension Vps est ainsi sensiblement égale à la tension Vcc et la pompe de charge PMP ne consomme avantageusement aucun courant. Si la tension Vcc chute en dessous de Vmin, le régulateur active la pompe de charge PMP en appliquant le signal ON. La pompe de charge délivre alors une tension Vps qui est régulée au voisinage de la tension Vmin, par des arrêts et des redémarrages successifs de la pompe de charge (PMP ON/OFF) contrôlés par le régulateur REG. La tension Vps est ainsi maintenue au voisinage du seuil Vmin. Le circuit superdiode permet d'éviter de déclencher la pompe de charge lorsque la tension Vcc se situe dans la fourchette de valeurs [Vcc+Vd ; Vcc] , Vd étant la tension de seuil d'une diode classique. Il en résulte une économie notable de consommation de courant quand la tension Vcc se trouve dans cette fourchette de valeurs. La figure 6 représente un mode de réalisation du circuit superdiode SDC. Le circuit SDC comprend essentiellement un transistor Td de type PMOS et le comparateur COMP selon l'invention. Ici, la source du transistor TP1 reçoit la tension Vcc. La source du transistor TP2 est reliée à la ligne 20 et reçoit la tension Vps. Le signal de sortie CS du comparateur est appliqué sur la grille du transistor Td. La source du transistor Td est reliée à la borne d'alimentation 21, sur laquelle se trouve la tension Vcc. Le drain et le substrat du transistor Tp sont reliés à la ligne de distribution 20, sur laquelle se trouve la tension Vps. Lorsqu'il est passant, le transistor Td simule la fonction superdiode décrite plus haut car la chute de tension série à ses bornes est très faible et est due uniquement à sa résistance source-drain dans le sens passant (Rdson) . Le circuit SDC comprend optionnellement un transistor TP3 piloté par un signal ENABLE, reliant les grilles des transistors TP1, TP2 à la tension Vcc, et un transistor TN3 piloté par le signal ENABLE, reliant les sources des transistors TN1, TN2 à la masse. Toujours de façon optionnelle, le n#ud de sortie du comparateur, délivrant le signal CS, est relié à la masse par l'intermédiaire d'un transistor TN5. Ce transistor a sa grille pilotée par un signal inversé /ENABLE délivré par une porte 13. Lorsque le signal ENABLE est à 0, le transistor TP3 est passant et le transistor TN3 est bloqué. Les transistors TP1 et TP2 reçoivent la tension Vcc sur leurs grilles et sont bloqués. Le transistor TN5 est passant et force le signal CS à 0, de sorte que le transistor Td est passant. La tension Vps n'est pas contrôlée et est en permanence égale à Vcc. Le circuit SDC est actif quand le signal ENABLE est à 1 (Vcc). Le comparateur COMP fonctionne alors comme décrit plus haut, en remplaçant VI par Vcc et V2 par Vps. Ainsi, le signal CS passe à 1 (Vps) quand la tension Vps est supérieure à la tension Vcc (activation de la pompe de charge). Le passage à 1 du signal CS bloque le transistor Td, ce qui simule le blocage d'une diode polarisée en inverse. Le temps de commutation du comparateur étant rapide, le temps où la tension Vps survoltée par la pompe de charge est en court-circuit avec la tension Vcc est négligeable. En définitive, et comme indiqué plus haut, le transistor Td contrôlé par le comparateur se comporte comme une diode virtuelle idéale, en étant passant quand la tension Vps est sensiblement égale à Vcc par valeurs inférieures et en étant bloqué lorsque la tension Vps monte sous l'action de la pompe de charge, la tension Vcc étant dans ce cas inférieure à Vmin (figures 5A, 5B). On décrira maintenant une application de la présente invention à une mémoire effaçable et programmable électriquement, ou mémoire EEPROM. Exemple d'application de l'invention à la gestion de la tension d'alimentation d'une mémoire EEPROM La figure 7 représente une mémoire MEM en circuit intégré, comprenant un circuit PSMC' selon l'invention. La mémoire comprend, comme le circuit intégré décrit plus haut, une ligne 20 de distribution d'une tension alimentation interne Vps et une borne d'alimentation 21 recevant une tension d'alimentation externe Vcc. Le circuit PSMC' présente une entrée reliée à la borne 21 et une sortie OUT1 reliée à la ligne de distribution 20, délivrant la tension Vps. Le circuit PSMC présente également une sortie OUT2 délivrant une tension Vps' et une sortie OUT3 délivrant une tension de contrôle de grille Vcg. La mémoire MEM présente une architecture classique de mémoire EEPROM et comprend un plan mémoire MA dans lequel des cellules mémoire Ci,j,k sont reliées à des lignes de mot WLi et à des lignes de bit BLj,k- Les lignes de bit BLj,K sont agencées en colonnes, i étant un indice de ligne de mot, k un indice de colonne et j un indice de ligne de bit au sein d'une colonne. Chaque cellule mémoire Ci,j,k comprend un transistor à grille flottante FGT dont le drain est relié à une ligne de bit BLj,k par l'intermédiaire d'un transistor d'accès AT. La grille du transistor FGT est reliée à une ligne de contrôle de grille CGLk par l'intermédiaire d'un transistor de contrôle de grille CGTi,k. La grille du transistor de contrôle de grille CGTi,k et la grille du transistor d'accès AT sont connectées à une ligne de mot WLi. La mémoire comprend également un décodeur de ligne RDEC, un décodeur de colonne CDEC, un circuit de verrouillage de colonne CLC, un circuit de sélection de colonne CSC, un circuit de programmation PLC et un circuit de lecture SA. Le circuit de lecture SA comprend des amplificateurs de lecture ("sense amplifiers"), ici huit amplificateurs SAO à SA7. Chaque amplificateur SAj de rang j est relié, par l'intermédiaire d'un bus de multiplexage MB, aux lignes de bit BLj,k de même rang j du plan mémoire. Le décodeur de ligne RDEC et le décodeur de colonne CDEC reçoivent respectivement les bits de poids fort et les bits de poids faible d'une adresse AD, et délivrent respectivement I signaux RSi de sélection de ligne et K signaux CSk de sélection de colonne. Après application d'une adresse AD, un signal de sélection de ligne RSi parmi les I signaux RSi est mis à 1 par le décodeur de ligne, tandis que les autres signaux RSi sont à 0. De même, un signal de sélection de colonne CSk parmi les K signaux CSk est mis à 1 par le décodeur de colonne tandis que les autres signaux CSk sont à 0. Le décodeur de ligne RDEC comporte une borne d'alimentation Tl recevant la tension Vps via la ligne 20. La tension Vps détermine ainsi le niveau de tension d'un signal de sélection de ligne RSi à 1. Le décodeur de colonne CDEC comporte une borne d'alimentation T2 recevant la tension Vps' délivrée par la sortie OUT2 du circuit PSMC. La tension Vps' détermine ainsi le niveau de tension d'un signal de sélection de colonne CSk à 1. Le circuit de sélection de colonne CSC comprend des transistors STj,k de sélection de ligne de bit. Chaque transistor STj,k est agencé en série sur une ligne de bit BLj,k et permet de connecter cette ligne de bit à un amplificateur de lecture SAj. Les transistors STj,k présents sur des lignes de bit d'une même colonne sont pilotés par le signal CSk de sélection de la colonne considérée. Le circuit de verrouillage de colonne CLC comprend des verrous de sélection de colonne CLk et reçoit sur une entrée la tension de contrôle de grille Vcg. Chaque verrou CLk est activé par un signal de sélection de colonne CSk et délivre la tension Vcg à la ligne de contrôle de grille CGLk de la colonne à laquelle il est affecté, lorsqu'il est activé par le signal CSk correspondant. Le circuit de programmation PLC comprend des verrous de programmation PLj,k présentant chacun une sortie reliée à une ligne de bit BLj,k- Les verrous PLj,k sont activés par les signaux de sélection CSk, pour charger des données [DATA] à programmer, à raison d'un bit par verrou, sur réception d'un signal LOAD. La tension Vps est appliquée sur une borne d'alimentation T3 du circuit CLC ainsi que sur une borne d'alimentation T4 du circuit PLC, qui sont connectées à la ligne 20. On souhaite généralement qu'une telle mémoire présente des spécifications techniques qui soient assez larges et peu contraignantes pour l'utilisateur en ce qui concerne la tension d'alimentation externe Vcc, par exemple une fourchette de tolérance allant de 1,6 V à 5,6 V. Toutefois, il apparaît en pratique qu'une baisse de la tension Vcc dans les valeurs les plus basses de la fourchette de tolérance est susceptible d'entraîner un dysfonctionnement de la mémoire en lecture. Supposons qu'une cellule mémoire Ci,j,k doive être lue par un amplificateur SAj . Un verrou de sélection de colonne CLk applique sur la ligne de contrôle de grille CGLk la tension Vcg. La tension Vcg est dans ce cas égale à une tension de lecture Vread et doit se retrouver sans atténuation sur la grille du transistor à grille flottante FGT, par l'intermédiaire du transistor CGTi,k' La tension Vread se situe entre la tension de seuil du transistor effacé et la tension de seuil du transistor programmé, et permet à l'amplificateur de lecture SAj de savoir si le transistor est passant (transistor effacé, correspondant à la lecture d'un 1) ou bloqué (transistor programmé, correspondant à la lecture d'un 0). Supposons maintenant que la tension Vread soit de l'ordre de 1,2 V, comme cela est généralement le cas, et que la fourchette de tolérance pour la tension Vcc soit 1,6 - 5, 6 V. Pour que la tension Vread atteigne sans atténuation la grille de contrôle du transistor FGT, la grille du transistor CGTi,k doit recevoir un signal de sélection RSi présentant un niveau de tension au moins égal à Vread + Vt, Vt étant la tension de seuil du transistor CGTi,k. Le niveau de tension d'un signal de sélection RSi à 1 étant égal à la tension Vps, celle-ci doit être supérieure ou égale à un seuil Vminl tel que : Vminl = Vread + Vt, soit environ 2,2V dans l'exemple cité ci-dessus. Or, le seuil Vminl est supérieur aux valeurs les plus basses de la tension Vps figurant dans la fourchette de tolérance mentionnée ci-dessus. Un problème similaire se rencontre sur la ligne de bit BLj,k pendant la lecture de la cellule. L'amplificateur de lecture SAj applique à la ligne de bit BLj,k une tension Vpol qui doit se retrouver sur le drain du transistor FGT après avoir traversé un transistor de sélection STj,k et le transistor d'accès AT. Le transistor d'accès AT doit donc recevoir sur sa grille un signal de sélection RSi au moins égal à un seuil Vmin2 : Vmin2 = Vpol + Vt, Vt étant la tension de seuil du transistor d'accès. De même, le transistor de sélection STj,k doit recevoir sur sa grille un signal de sélection CSk au moins égal à Vmin2, de sorte que la tension Vcc appliquée sur le décodeur CDEC ne doit pas être inférieure à Vmin2. En définitive, la prévision d'une fourchette de tolérance étendue pour la tension d'alimentation Vcc implique de maintenir la tension d'alimentation interne Vps au-dessus des seuils Vminl et Vmin2, et de maintenir la tension Vps, en dessus du seuil Vmin2. La tension Vpol étant généralement inférieure à Vread, par exemple 1 V, le seuil Vmin2 est inférieur au seuil Vminl. Le maintien d'une tension minimale Vminl sur les décodeurs RDEC et CDEC est donc une condition suffisante pour garantir une bonne polarisation des grilles du transistor d'accès AT et du transistor de sélection STj,k- Cet objectif est atteint par le circuit PSMC' selon l'invention, représenté plus en détail en figure 8. Le circuit PSMC' présente les mêmes éléments que le circuit PSMC décrit plus haut, à savoir une pompe de charge PMP, un régulateur REG et un circuit superdiode SDC selon l'invention, ces éléments étant agencés de la même manière. La tension Vps' est délivrée par un circuit secondaire SPSMC présent dans le circuit PSMC. La sortie du circuit SPSMC forme la sortie OUT2 du circuit PSMC, et est connectée à la borne T2 du décodeur de colonne CDEC. Le circuit SPSMC comprend deux interrupteurs SW1, SW2 à faible chute de tension série, pilotés par des signaux opposés S2 et /S2, l'interrupteur SW1 étant fermé lorsque l'interrupteur SW2 est ouvert et vice-versa. L'interrupteur SW1 relie la ligne 20 à la sortie OUT2. L'interrupteur SW2 reçoit la tension Vcc sur une borne et son autre borne est connectée à la sortie OUT2. Les interrupteurs SW1, SW2 sont ici des transistors PMOS et les signaux S2 et/S2 sont appliqués sur leurs grilles par l'intermédiaire de portes inverseuses Il, 12 alimentées respectivement par la tension Vps et la tension Vcc. La tension Vps' délivrée par la sortie OUT2 est ainsi égale à la tension Vps ou à la tension Vcc, selon la valeur du signal S2, en négligeant la chute de tension dans les interrupteurs SW1, SW2. Enfin, la tension de contrôle de grille Vcg est délivrée par un circuit CGGEN en soi classique, dont la sortie forme la sortie OUT3 du circuit PSMC. Le régulateur REG3 présente ici deux modes de fonctionnement, sélectionnés au moyen d'un signal SI. Dans le premier mode de fonctionnement, par exemple quand Sl=0, le régulateur REG3 surveille la tension Vpsl présente sur la ligne 20 et active la pompe de charge PMP3 quand la tension Vpsl devient inférieure à un seuil Vmin. Ce mode de fonctionnement a été décrit plus haut et est illustré par les figures 5A et 5B. Ainsi, lorsque la tension Vcc est supérieure à Vmin, le régulateur REG applique le signal OFF à la pompe de charge PMP et le circuit superdiode SDC est passant. La tension Vps est sensiblement égale à la tension Vcc et la pompe de charge PMP ne consomme avantageusement aucun courant. Lorsque la tension Vcc chute en dessous de Vmin, le régulateur active la pompe de charge PMP qui délivre une tension Vps régulée au voisinage de Vmin. Le seuil Vmin est choisi ici au moins égal sinon supérieur au plus grand des seuils Vminl et Vmin2, en dessous desquels la tension Vpsl serait insuffisante pour garantir le bon déroulement du processus de lecture de cellules mémoire. Dans le second mode de fonctionnement, le régulateur REG3 contrôle la pompe de charge pour qu'elle délivre une haute tension Vpp. La tension Vpp est appliquée progressivement par un circuit RAMPGEN qui est activé par le passage à 1 du signal SI. Le circuit RAMPGEN comprend par exemple un transistor de contrôle PMOS agencé en série sur la ligne 20, représenté en traits pointillés et pouvant être considéré comme transparent du point de vue électrique en dehors des périodes de génération de rampe. Le circuit SPSMC permet de ne pas appliquer la tension Vps au décodeur de colonne CDEC pendant les périodes d'effacement programmation, quand la tension Vps est égale à la haute tension Vpp. Le signal S2 est alors mis à 0 et le décodeur de colonne est alimenté par la tension Vcc via l'interrupteur SW2. De préférence, le signal S2 est mis à 1 uniquement pendant les périodes de lecture effective de cellules mémoire, lorsque la tension Vps' doit être contrôlée afin de garantir le bon déroulement du processus de lecture. Le signal S2 peut être laissé à 0 pendant des périodes de chargement de verrous de programmation, pendant des périodes de sélection de colonnes, etc.. Le tableau 1 ci-après résume le fonctionnement du circuit PSMC'. Vcont désigne la valeur contrôlée de la tension Vps en dehors des périodes d'effacement programmation, lorsque la tension Vps est maintenue audessus du seuil Vmin comme illustré en figure 5B. Tableau 1 : S1 S2 Vcg Vps Vps' Etapes préparatoires pour l'écriture d'un mot : Application d'une adresse,0 0 0 Vcont Vcc sélection d'une ligne et d'une colonne, chargement d'un mot dans des verrous de programmation... Ecriture d'un mot : Effacement de la ligne de mot 1 0 Verase Vpp Vcc Programmation du mot 1 0 0 Vpp Vcc Etapes préparatoires pour la lecture d'un mot : Application d'une adresse,0 0 0 Vcont Vcc sélection d'une ligne et d'une colonne, activation d'un verrou de sélection de colonne... Lecture d'un mot Activation des amplificateurs deO 1 Vread Vcont Vcont lecture et application de la tension de lecture Vread aux cellules Pendant la lecture de cellules mémoire, la tension Vcg est égale à une tension de lecture Vread qui est une fraction de la tension Vps. Pendant des phases d'effacement(Vps=Vpp), la tension Vcg est égale à une haute tension Verase qui est une fraction de la tension Vpp (Verase étant en pratique de l'ordre de Vpp moins une chute de tension dans des transistors NMOS). Pendant des phases de programmation, la tension Vcg délivrée par le circuit CGGEN est égale à 0 (masse). Il apparaîtra clairement à l'homme de l'art qu'un comparateur selon l'invention est susceptible de diverses autres variantes de réalisation et applications. Un circuit de gestion d'alimentation selon l'invention est également susceptible de diverses variantes de réalisation et applications. D'autre part, il va de soi que le système de gestion d'alimentation selon l'invention est indépendant de la structure du comparateur décrit plus haut et peut être mis en #uvre avec tout type de circuit capable de comparer une tension d'alimentation externe et une tension d'alimentation interne, par exemple un circuit numérique à échantillonnage. La figure 9 représente un générateur de tension de référence, d'une structure en soi classique. Le générateur délivre la tension Vref décrite plus haut, qui est appliquée aux transistors TN1, TN2 du comparateur COMP selon l'invention. Le générateur comprend une première branche comprenant un transistor PMOS TP10 et un transistor NMOS TN10 en série, et une deuxième branche comprenant un transistor PMOS TP20et un transistor NMOS TN20en série. Le drain du transistor TN10 est relié au drain du transistor TN10, dont la source est reliée à la masse par l'intermédiaire d'une résistance RI. Le drain du transistor TP20est connecté au drain du transistor TN20, dont la source est reliée à la masse. Le transistor TN10 présente un rapport largeur sur longueur de grille, ou rapport W/L, égal à n fois celui du transistor TN20, et est généralement réalisé au moyen de n transistors NMOS TN10-1, TN10-2,... TN10-n en parallèle, identiques au transistor TN20. Les transistors TP10, TP20 reçoivent sur leurs sources S la tension Vcc et sont agencés en miroir de courant. Par exemple, la grille G du transistor TP20 est connectée à la grille du transistor TP10 qui est elle-même connectée au drain D du transistor TP10. Afin d'assurer l'autopolarisation du générateur sur un point de fonctionnement déterminé, la grille du transistor TN10 est connectée à la grille du transistor TN20 qui est elle-même connectée au drain du transistor TN20. Après application de la tension Vcc, le générateur se cale sur un point de fonctionnement où les deux branches sont traversées par un même courant I. La tension Vref délivrée par le générateur est par exemple prélevée sur la grille du transistor TN10. L'application de la tension Vref sur des grilles de transistors NMOS agencés dans des branches externes au générateur, par exemple les transistors TN1, TN2 du comparateur selon l'invention, permet de réaliser des sources de courant. La tension Vref impose dans les branches externes un courant I = f(Vref). Ce courant est égal au courant I si les transistors externes sont identiques au transistor TN10, sinon est proportionnel au courant I. Les transistors TN1, TN2 contrôlés par la tension Vref sont ainsi l'équivalent de générateurs de courant insérés dans le comparateur. REVENDICATIONS 1. Comparateur (COMP) agencé pour comparer une première tension (VI, Vcc) applicable sur une première entrée du comparateur et une seconde tension (V2, Vps) applicable sur une seconde entrée du comparateur et délivrer sur une sortie du comparateur un signal de sortie (CS) présentant une première valeur lorsque la seconde tension est supérieure à la première tension et une deuxième valeur lorsque la seconde tension est inférieure à première tension, caractérisé en ce qu'il comprend un premier (TPl) et un second (TP2) transistors PMOS agencés en miroir de courant, le premier transistor PMOS (TPl) ayant sa source connectée à la première entrée du comparateur pour recevoir la première tension (VI, Vcc), le second transistor PMOS (TP2) ayant sa source connectée à la seconde entrée du comparateur pour recevoir la seconde tension (V2, Vps), la sortie du comparateur étant connectée au drain de l'un des transistors. 2. Comparateur selon la revendication 1, dans lequel les grilles du premier et du second transistors sont interconnectées. 3. Comparateur selon l'une des revendications 1 et 2, dans lequel un transistor (TP1) a sa grille reliée à son drain et la sortie du comparateur est reliée au drain de l'autre transistor (TP2). 4. Comparateur selon l'une des revendications 1 à 3, dans lequel le substrat du premier transistor PMOS (TP1) est relié à la source du premier transistor pour recevoir la première tension et le substrat du second transistor PMOS (TP2) est relié à la source du second transistor pour recevoir la seconde tension. 5. Comparateur selon l'une des revendications 1 à 4, dans lequel les transistors PMOS ont des grilles de même dimension (W/L). 6. Comparateur (COMP) selon l'une des revendications 1 à 5, une première branche comprenant le premier transistor PMOS en série avec une première source de courant (TN1, Vref), et une seconde branche comprenant le second transistor PMOS en série avec une deuxième source de courant (TN2, Vref), les sources de courant imposant dans les première et seconde branches des courants sensiblement égaux ou proportionnels 7. Comparateur selon la revendication 6, dans lequel la première branche comprend le premier transistor PMOS (TPl) en série avec un premier transistor NMOS (TN1), la seconde branche comprend le second transistor PMOS (TP2) en série avec un second transistor NMOS (TN2), le drain du premier transistor PMOS (TP1) étant relié au drain du premier transistor NMOS (TN1), le drain du second transistor PMOS (TP2) étant relié au drain du second transistor NMOS (TN2), les grilles des premier et second transistors NMOS (TN1, TN2) étant reliées à la sortie d'un générateur de tension de référence (Vref(I)) imposant dans chacune des branches des courants sensiblement égaux ou proportionnels. 8. Circuit intégré comprenant un comparateur (COMP) selon l'une des revendications 1 à 7 agencé pour comparer une tension d'alimentation externe (Vcc) du circuit intégré et une tension d'alimentation interne (Vps) du circuit intégré. 9. Circuit intégré selon la revendication 8, comprenant une ligne (20) de distribution de la tension d'alimentation interne (Vps) reliée d'une part à un circuit survolteur (PMP) et d'autre part à une borne (21) de réception de la tension d'alimentation externe (VI, Vcc) par l'intermédiaire d'un interrupteur d'alimentation (Td) piloté par le signal de sortie (CS) du comparateur (COMP). 10. Circuit intégré selon la revendication 9, comprenant des moyens (REG) pour déclencher le circuit survolteur (PMP) lorsque la tension d'alimentation interne (Vps) est inférieure à un seuil (Vmin) déterminé, de manière à maintenir la tension d'alimentation interne (Vps) au voisinage du seuil (Vmin) lorsque la tension d'alimentation externe (Vcc) est trop faible, l'interrupteur d'alimentation (Tp) étant bloqué par le comparateur (COMP) quand le circuit survolteur est actif. 11. Circuit intégré selon la revendication 10, dans lequel l'interrupteur d'alimentation est un transistor PMOS (Td) recevant sur sa grille le signal de sortie (CS) du comparateur. 12. Circuit intégré selon l'une des revendications 9 à 11, dans lequel le circuit survolteur est une pompe de charge (PMP). 13. Circuit intégré selon la revendication 10, comprenant un plan mémoire (MA) comportant des cellules mémoire (Ci, j k) effaçables et programmables électriquement, et au moins un décodeur de ligne (RDEC) ayant une borne d'alimentation connectée à la ligne (20) de distribution de la tension d'alimentation interne (Vps) . 14. Circuit intégré selon la revendication 13, dans lequel le seuil déterminé (Vmin) est supérieur ou égal à la somme d'une tension (Vread) de lecture de cellule mémoire et d'une tension de seuil (Vt) de transistor MOS. 15. Circuit intégré selon l'une des revendications 13 et 14, comprenant un seul circuit survolteur (PMP) et un régulateur (REG) à deux modes de fonctionnement, pour - pendant des phases d'effacement ou de programmation de cellules mémoire, porter la tension d'alimentation interne (Vps) à une haute tension (Vpp) d'effacement ou de programmation, et - au moins pendant des phases de lecture de cellules mémoire, maintenir la tension d'alimentation interne (Vps) au voisinage du seuil déterminé (Vmin) lorsque la tension d'alimentation externe (Vcc) est trop faible.