Brevet FR2843648A1 — publié le 20040220

La présente invention concerne un dispositif de mémoire à semiconducteur et plus précisément, un dispositif à mémoire flash ayant une ligne de source stable, indépendamment du couplage de la ligne de bits 5 pendant une opération de lecture et indépendamment de l'effet de charge se produisant pendant un processus de fabrication. Les dispositifs de mémoire flash sont largement répandus dans les ordinateurs et les systèmes de 10 communication électriques qui nécessitent une fonction de stockage. Dans les dispositifs de mémoire flash, la nonvolatilité et la programmabilité sur la puce sont des facteurs importants pour le stockage de données dans diverses applications. Par exemple, des dispositifs à 15 mémoire flash sont utilisés pour stocker les informations de démarrage du système d'entrée/sortie de base (BIOS) d'un ordinateur personnel ou pour stocker des programmes et des fichiers de données destinés à des équipements portables tels que des téléphones mobiles et des appareils 20 photo numériques. Contrairement aux dispositifs de mémoire volatils tels que les mémoires vives dynamiques (DRAM), le dispositif de mémoire flash effectue des opérations d'effacement et de programmation. La figure 1 est une vue 25 en coupe transversale d'un dispositif de mémoire flash NON-OU à grille divisée, et la figure 2 est une illustration schématique de la cellule de mémoire flash qui représente un circuit équivalent du dispositif de mémoire flash NON-OU à grille divisée de la figure 1. Se 30 référant à la figure 1, le dispositif de mémoire flash NON-OU à grille divisée 100 comporte une région de source 102 et une région de drain 103 formées sur un substrat semiconducteur 101 et espacées l'une de l'autre de la longueur d'une région de canal 104, une grille flottante 35 105 formée au- dessus de parties prédéterminées de la région de source 102 et de la région de canal 104, et une grille de commande 106 formée à la fois au- dessus de la grille flottante et de la région de canal 104, et disposée dans une partie latérale de la grille flottante 105. Le dispositif de mémoire flash NON-OU à grille divisée 100 5 effectue une opération de programmation en accumulant une charge négative dans la grille flottante 105, et effectue une opération d'effacement en faisant passer par effet tunnel la charge accumulée vers la grille de commande 106 dans une partie formant pic A de la grille flottante 105. Dans la représentation schématique de la cellule de mémoire flash 200 de la figure 2, un transistor de mémoire 201 et un transistor de sélection 202 sont connectés en série entre une ligne de source SL et une ligne de bits BL et sont connectés par porte à une ligne de mots WL. 15 L'opération de programmation ou d'effacement de la cellule de mémoire flash 200 est effectuée dans les conditions indiquées dans le Tableau 1. TABLEAU 1 MODE DE SELECTIONN / TENSION FONCTIONNEMENT NON SELECTIONN BL WL SL APPARENTE MODE S LECTIONNE 0 V VT (1,5 V) Vpp (10 V) O V PROGRAMME NON SELECTIONN VCC 0 V 0 V 0 V MODE S LECTIONNE 0 V Vee (12 V) 0 V 0 V EFFACEMENT NON SELECTIONNE 0 V 0 V 0 V 0 V MODE S LECTIONN 1 V Vlec (3 V) 0 V 0 V LECTURE NON SELECTIONN 0 V 0 V 0 V 0 V Dans le Tableau 1, lors de l'application de 0 V à la ligne de bits BL, de 1,5 V (tension de seuil du transistor) à la ligne de mots WL, de 10 V (tension haute Vpp) à la ligne de source SL et d'une tension apparente de 25 0 V, une charge s'accumule dans la grille flottante 105 du transistor de mémoire 201 afin d'assurer ainsi le fonctionnement de la cellule de mémoire flash 200. Si l'on applique O V à la ligne de bits BL, 12 V (tension d'effacement Vee) à la ligne de mots WL, 0 V à la ligne de source SL, et une tension apparente de 0 V, la charge accumulée de la grille flottante 105 se décharge afin de permettre ainsi l'opération d'effacement de la cellule de 5 mémoire flash 200. L'opération de lecture de la cellule de mémoire flash 200 est effectuée en appliquant 1 V à la ligne de bits BL, 3V (tension de lecture Vlec) à la ligne de mots WL, 0 V à la ligne de source SL et une tension apparente de 0 V. A ce stade, si une cellule de mémoire 10 sélectionnée est une cellule programmée, aucun courant ne passe entre le drain et la source du transistor de mémoire 201, de sorte que la cellule de mémoire est dite dans un état "non passant". Par ailleurs, si une cellule sélectionnée est une cellule effacée, un courant constant 15 passe entre le drain et la source du transistor de mémoire 201, de sorte que la cellule de mémoire est dite dans un état "passant". Des blocs de matrice de cellules de mémoire 300 et 400 constitués de ces cellules de mémoire sont représentés 20 sur les figures 3 et 4. La figure 3 est une vue d'un bloc de matrice de cellules de mémoire 300 classique dans lequel une pluralité de lignes de bits sont connectées à une ligne d'entrée/sortie. Se référant à la figure 3, le bloc de matrice de cellules de mémoire 300 contient n x m 25 cellules de mémoire Q1 à Q16 connectées à n lignes de mots WL et à m lignes de bits BL, des transistors de sélection QS1 à QS4 connectés à n/2 lignes de source SL1 à SLn/2, des transistors de sélection de colonnes NM1 à NM6 connectés à des adresses de colonnes YA1, YAi, YB1 et YBj, 30 un transistor de décharge NM7 connecté à un signal de décharge de ligne de source SLDIS, et un décodeur de ligne de source 310. Par exemple, les cellules de mémoire Q1 à Q8 et les transistors de sélection QS1 et QS2 qui sont connectés aux première et seconde lignes de mots WL1 35 et WL2 sont connectés à la première ligne de source SL1, en formant ainsi une page unité PAGE1. De ce fait, le bloc de matrice de cellules de mémoire 300 est constitué de n/2 pages et chaque page est une unité de base d'un mode d'effacement. Le décodeur de ligne de source 310 qui sera décrit ci-après, commande l'application de 0 V ou d'une 5 tension VPP aux lignes de source SL1 à SLn/2 selon le mode de fonctionnement. Les donnés des cellules de mémoire Q1 à Q16 sélectionnées sont connectées à un amplificateur de lecture S/A par l'intermédiaire des transistors de sélection de colonnes NM1 à NM6 et transmises à la ligne 10 d'entrée/sortie (I/O). Plus récemment, par ailleurs, des microcontrôleurs comportant une mémoire non volatile intégrée (NVM) ou des cartes à puce ayant les fonctionnalités d'une unité centrale (CPU) intégrée, ont tendance à nécessiter des 15 dispositifs de mémoire de capacité toujours plus élevée. Bien qu'une EEPROM (mémoire morte programmable effaçable électriquement) classique munie de cellules de mémoire constituées de deux transistors offre l'avantage que les opérations de programmation et d'effacement peuvent être 20 effectuées octet par octet ou page par page, elle présente également l'inconvénient que la taille de la cellule est relativement grande. Bien qu'une EPROM (mémoire morte programmable effaçable électriquement) offre l'avantage d'avoir une faible petite de cellule, elle présente 25 l'inconvénient de ne pas pouvoir être utilisée en tant que dispositif de mémoire de données, car elle ne peut pas être effacée pendant qu'elle est montée sur une carte de circuit. Plus particulièrement, pour une application de carte à puce, dans laquelle la demande porte sur une 30 mémoire de programme de grande capacité, sur une mémoire de données pouvant effectuer les opérations de programmation et d'effacement, que ce soit octet par octet ou page par page, des dispositifs de mémoire flash sont employés. Bien que les dispositifs de mémoire flash 35 souffrent de certains problèmes tels qu'une augmentation de la superficie occupée lorsque des opérations de programme et d'effacement sont effectuées en utilisant le mode octet, ces problèmes peuvent être résolus en réduisant la taille de la page unité à l'aide de petits octets. La figure 4 illustre un bloc d'une matrice de 5 cellules de mémoire 400 ayant une pluralité de lignes d'entrée/sortie I/O1 à I/Ok dans lesquelles la taille de la page unité est réduite. Les lignes de bits respectives BL1 à Blk sont connectées à des amplificateurs de lecture S/A1 à S/Ak par l'intermédiaire de transistors NM1 à NM4 10 commandés par porte en fonction d'un signal de sélection de colonne YSEL, et sont connectées aux lignes d'entrée/sortie I/01 à I/Ok. Les blocs de matrice de cellules de mémoire 300 et 400 fonctionnent de la façon représentée dans le Tableau 15 1. Par exemple, pendant une opération de lecture, lorsque les lignes de source SL1 à SLn/2 (globalement désignées par SLi), sont mises à la tension de masse (VSS), des courants de cellules peuvent passer dans les cellules de mémoire sélectionnées. Les amplificateurs de lecture S/A 20 lisent et amplifient les courants de cellules et transmettent des données des cellules de mémoire aux lignes d'entrée/sortie I/Ok. Par ailleurs, pendant l'opération de lecture, si des cellules "passantes" existent à proximité immédiate de cellules "non 25 passantes", les niveaux de tension des lignes de bits correspondant aux cellules "passantes" s'abaissent du fait des courants de cellules, et les niveaux de tension des lignes de bits correspondant aux cellules "non passantes" sont également réduits du fait du couplage entre les 30 lignes de bits adjacentes, ce qui pose le problème que les courants de cellules peuvent passer à travers les cellules "non passantes" comme ils le feraient à travers les cellules "passantes". Ce phénomène provoque un défaut de lecture. Même si le trajet de décharge, à l'intérieur du 35 décodeur de source 310, est élevé, les potentiels des lignes de source SLi ne se transforment pas entièrement en la tension de masse (VSS), mais s'élèvent au contraire dans une certaine mesure du fait de la résistance de diffusion de la jonction et de la résistance de ligne, qui sont provoquées par la configuration des lignes de source 5 SLi. Dans ce cas, les potentiels des lignes de source SLi peuvent être amenés à s'abaisser en formant des trajets de décharge supplémentaires sur les lignes de source SLi ou en utilisant un procédé d'interconnexion par métal. Cependant, le procédé consistant à former des 10 trajets de décharge supplémentaires est associé à l'inconvénient que la puce peut subir une augmentation de taille. Par ailleurs, le procédé de formation d'interconnexions par métal ou de transistors entre la matrice de cellules de mémoire et avec une forme 15 différente des configurations des cellules de mémoire, est limité par la dégradation qui en résulte des caractéristiques des cellules de mémoire du fait de l'effet de charge qui se produit dans les cellules de mémoire pendant les processus de fabrication. Par conséquent, il existe une demande croissante pour des cellules de mémoire pouvant remédier au problème d'augmentation de la tension des lignes de source, sans que cela ne conduise à une augmentation de leur taille et sans dégrader l'effet de charge des cellules de mémoire. Par conséquent, la présente invention concerne un dispositif de mémoire flash ayant une ligne de source stable qui remédie sensiblement à un ou plusieurs des limitations et inconvénients de la technique concernée. L'un des objectifs de la présente invention est de 30 fournir un dispositif de mémoire flash ayant des matrices de cellules de mémoire pouvant atténuer ou éliminer le problème d'augmentation de la tension sur les lignes de source pendant les opérations de lecture. Pour atteindre ces objectifs et d'autres avantages, 35 et conformément aux buts que s'est fixé l'invention telle qu'elle est illustrée et décrite généralement dans le présent fascicule, une haute tension est appliquée conformément à la présente invention. Selon un aspect de l'invention, un dispositif de mémoire flash comprend: une pluralité de cellules de mémoire flash agencées en lignes et en colonnes, chacune des cellules de mémoire flash ayant une grille de commande, une source et un drain; une pluralité de premières lignes de mots dont chacune est connectée à une grille de commande correspondante d'un premier ensemble de 10 cellules de mémoire flash; une pluralité de secondes lignes de mots dont chacune est connectée à une grille de commande correspondante d'un second ensemble de cellules de mémoire; une pluralité de lignes de bits dont chacune est connectée à un drain correspondant des cellules de 15 mémoire flash; et une pluralité de transistors de sélection connectés entre une ligne de source et une ligne de décharge, la ligne de source étant connectée à des sources des premier et second ensembles des cellules de mémoire flash, les transistors de sélection ayant la même 20 structure que les premier et second ensembles des cellules de mémoire flash. Les cellules de mémoire flash et les transistors de sélection sont de préférence des cellules de mémoire flash à grille divisée. La ligne de décharge est de préférence 25 connectée à une sortie d'un inverseur recevant un signal de décharge de ligne de source. Selon un autre aspect de la présente invention, un dispositif de mémoire flash comprend: une pluralité de cellules de mémoire flash agencées en lignes et en 30 colonnes, chacune des cellules de mémoire flash ayant une grille de commande, une source et un drain; une pluralité de premières lignes de mots dont chacune est connectée à une grille de commande correspondante d'un premier ensemble des cellules de mémoire flash; une pluralité de 35 secondes lignes de mots dont chacune est connectée à une grille de commande correspondante d'un second ensemble des cellules de mémoire flash; une pluralité de lignes de bits dont chacune est connectée à un drain correspondant des cellules de mémoire flash; et une pluralité de transistors de sélection disposés entre des lignes de bits 5 adjacentes, chacun des transistors de sélection étant connecté entre une ligne de source correspondante et une ligne de décharge correspondante, la ligne de source étant connectée à des sources des premier et second ensembles des cellules de mémoire flash, les transistors de 10 sélection ayant la même structure que les premier et second ensembles des cellules de mémoire flash. Ainsi, dans le bloc de matrice de cellules de mémoire de la présente invention, comme le trajet de décharge de la ligne de source présente la même structure 15 que la cellule de mémoire, l'effet de charge qui serait par ailleurs produit du fait de configurations différentes dans la matrice de cellules de mémoire est atténué ou éliminé. En outre, comme les lignes de décharge et les transistors de sélection destinés à décharger les lignes 20 de source sont agencés entre les lignes de bits, les lignes de source sont couplées du fait de l'augmentation de tension des lignes de bits, de sorte qu'un défaut de lecture qui pourrait se produire du fait du couplage entre les lignes de bits adjacentes ne se produit pas pendant 25 l'opération de lecture. Les objectifs, caractéristiques et avantages de l'invention mentionnés ci-dessus, ainsi que d'autres, ressortiront plus particulièrement de la description de modes de réalisation préférés de l'invention tels qu'ils 30 sont illustrés dans les dessins annexés dans lesquels des références numériques identiques désignent des parties identiques dans l'ensemble des différentes figures. L'échelle des dessins n'est pas nécessairement respectée, l'accent étant de préférence mis sur l'illustration des 35 principes de l'invention. La figure 1 illustre une vue en coupe transversale d'un dispositif de mémoire flash NON-OU à grille divisée classique; la figure 2 illustre un diagramme schématique d'une 5 cellule de mémoire flash qui représente un circuit équivalent du dispositif de mémoire flash NON-OU à grille divisée de la figure 1; la figure 3 est un diagramme schématique d'une matrice de cellules de mémoire flash classique dans 10 laquelle une pluralité de lignes de bits sont connectées à une ligne d'entrée/sortie unique; la figure 4 illustre un diagramme schématique d'une matrice de cellules de mémoire flash classique ayant une pluralité de lignes d'entrée/sortie, dans laquelle des 15 lignes de bits respectives sont connectées à des lignes d'entrée/sortie correspondantes; la figure 5 illustre un diagramme schématique d'une matrice de cellules de mémoire flash dans laquelle une pluralité de lignes de bits sont connectées à une ligne 20 d'entrée/sortie unique conformément à un mode de réalisation de la présente invention; la figure 6 illustre un diagramme schématique du décodeur de ligne de source destiné à la matrice de cellules représentée sur la figure 3; et la figure 7 illustre un diagramme schématique d'une matrice de cellules de mémoire flash ayant une pluralité de lignes d'entrée/sortie, dans lesquelles des lignes de bits respectives sont connectées à des lignes d'entrée/sortie correspondantes conformément à un autre 30 mode de réalisation de la présente invention. La figure 5 illustre un diagramme schématique d'un dispositif de mémoire flash conforme à un mode de réalisation de la présente invention. Se référant à la figure 5, par comparaison au bloc de matrice de cellules 35 de mémoire classique 300 de la figure 3, dans lequel les transistors de sélection QS1 à QS4 connectés aux lignes de source SLi sont constitués de transistors communs, le bloc de matrice de cellules de mémoire 500 de la figure 5 comporte des transistors de sélection QS51 à QS54 présentant la même structure que les transistors de 5 cellules de mémoire Q1 à Q16. En d'autres termes, les transistors de cellules de mémoire Q1 à Q16 et les transistors de sélection QS51 à QS54 présentent tous la forme de transistors à grille divisée, par exemple du type représenté sur la figure 1. Bien que les transistors de 10 cellules de mémoire Q1 à Q16 soient des cellules "non passantes" qui sont sélectivement programmées ou des cellules "passantes" qui sont non programmées, les transistors de sélection QS51 à QS54 sont des cellules "passantes" qui sont non programmées. Du fait de cette 15 configuration, le signal de décharge de ligne de source SL_DIS est inversé par l'intermédiaire d'un inverseur INV1 et transmis à la ligne de décharge SDL1. Dans ce cas, une tension de 0 V st appliquée à la ligne de décharge SDL1 utilisée comme trajet de décharge 20 de ligne de source dans les modes de lecture et d'effacement, et une tension égale à une tension d'alimentation électrique (VCC) ou à une tension d'inhibition de la programmation, est appliquée à la ligne de décharge SDL1 dans le mode de programmation. De ce 25 fait, les transistors de sélection QS51 à QS54 sont toujours maintenus dans le mode d'effacement et font en sorte de mettre à la masse les lignes de source SLi dans le mode de lecture. Même dans le cas o une page sélectionnée est effacée une première fois, les 30 transistors de sélection QS51 à QS54 utilisés comme trajet de décharge de ligne de source sont effacés afin de fonctionner en tant que cellules "passantes". Même dans le cas o l'opération de programmation est effectuée à l'intérieur de la page sélectionnée, les transistors de 35 sélection QS51 à QS54 ne sont pas programmés. Par conséquent, les transistors de sélection QS51 à QS54 qui sont substitués aux transistors classiques normaux ont pour fonction d'éliminer le problème d'effet de charge qui pourrait par ailleurs se produire à l'intérieur de la matrice de cellules de mémoire. Dans le mode de programmation, le décodeur de ligne de source 310 délivre la tension d'alimentation électrique (VCC) aux lignes de source SLi. Une représentation schématique d'un exemple de décodeur de ligne de source 310 est illustré en détail sur la figure 6. Se référant à 10 la figure 6, le décodeur de ligne de source 310 délivre aux lignes de source SLi sélectionnées la haute tension (Vpp) d'environ 10 V ou la tension de masse (VSS) de 0 V en réponse à un signal de programmation PROGRAM et à des signaux de combinaison XDECODS de signaux d'adresses au 15 niveau bas. Dans cet exemple, le signal de programmation PROGRAM est un signal ordonnant aux cellules de mémoire d'effectuer l'opération de programmation. On va décrire ci-après en détail le fonctionnement du bloc de matrice de cellules de mémoire 500 en se 20 référant à la figure 5. On décrit un exemple des opérations de programmation, d'effacement et de lecture portant sur la cellule de mémoire Q1. La cellule de mémoire Ql est sélectionnée par la première ligne de mots WL1 et par la première ligne de bits BLl. La première 25 ligne de mots WL1 est ici validée par un décodeur de ligne (non représenté) et la première ligne de bits BL1 est sélectionnée par les lignes de sélection de colonnes YA1 et YB1. Dans le mode de programmation de la cellule de mémoire Q1, la tension de seuil (VT) d'environ 1,5 V est 30 appliquée à la première ligne de mots WL1, la haute tension (Vpp) d'environ 10 V est appliquée à la première ligne de source SL1 par le décodeur de ligne de source 310, et la tension de masse (VSS) de 0 V est appliquée à la première ligne de bits BL1, de sorte que la cellule de 35 mémoire Q1 est programmée. Dans le mode d'effacement, comme les cellules de mémoire sont effacées page par page, la tension d'effacement (Vee) d'environ 12 V est appliquée aux première et seconde lignes de mots WL1 et WL2, et la ligne de décharge SDL1 est mise à un niveau bas par le signal de décharge de ligne de source SL_DIS au niveau 5 haut. Par ailleurs, le premier signal de sélection QS51 connecté aux première et seconde lignes de mots WL1 et WL2 est rendu passant pour transférer le niveau bas de la ligne de décharge SDL1 à la première ligne de source SL1, et la tension de masse de O V est appliquée à toutes les 10 lignes de bits sélectionnés BL1, BLi, BLm-1 et BLm afin que toutes les cellules de mémoire Q1 à Q8 se trouvant à l'intérieur de la première page soient effacées. Dans le mode de lecture, la tension de lecture (Vlec) d'environ 3 V est appliquée à la première ligne de mots WL1, et la 15 ligne de décharge SDL1 est mise au niveau bas par le signal de décharge de ligne de source SLDIS au niveau haut. Par ailleurs, le premier transistor de sélection QS51 connecté à la première ligne de mots WL1 est rendu passant pour transférer le niveau bas de la ligne de 20 décharge SDL1 à la première ligne de source SL1, et la tension d'environ 1 V est appliquée à la ligne de bits sélectionnée BL1, de sorte que la donnée de la cellule de mémoire Q1 est lue. Par conséquent, pour le bloc de matrice de cellules 25 de mémoire 500 de la présente invention, le trajet de décharge de ligne de source présente la même structure que celle de la cellule de mémoire, de sorte que l'effet de charge qui serait par ailleurs produit du fait de différentes configurations au sein de la matrice de 30 cellules de mémoire ne se produit pas. La figure 7 illustre un diagramme schématique d'un bloc de matrice de cellules de mémoire conforme à un autre mode de réalisation de la présente invention. Lorsqu'on compare le bloc de matrice de cellules de mémoire 700 de 35 la figure 7 à celui de la figure 4, on observe une différence liée au fait que le bloc de matrice de cellules de mémoire 700 comprend des lignes de décharge SDL1 à SDLk connectées à des transistors de sélection QS701 à QS716 et disposées entre les lignes de bits BL1 à BLk. Une autre différence réside dans le fait que les transistors de 5 sélection QS701 à QS716 ont la même structure que les cellules de mémoire à grille divisée Q1 à Q16. En d'autres termes, comme les transistors de sélection QS51 à QS54 de la figure 5, les transistors de sélection QS701 à QS716 sont munis de transistors à grille divisée. Dans le bloc de matrice de cellules de mémoire 700, comme les lignes de décharge SDL1 à SDLk sont disposées entre les lignes de bits BL1 à BLk et déchargent les lignes de source SLi, un défaut de lecture qui aurait par ailleurs été provoqué du fait d'un couplage entre des 15 lignes de bits adjacentes, est atténué ou éliminé pendant l'opération de lecture. Les opérations de programmation, d'effacement et de lecture du bloc de matrice de cellule de mémoire 700 de la figure 7 sont identiques à celles du bloc de matrice de 20 cellules de mémoire 500 de la figure 5. Par conséquent, on en omettra la description. Bien que les cellules de mémoire flash à grille divisée aient été décrites à titre d'exemple, l'invention peut également être appliquée à des cellules de mémoire 25 flash ayant diverses structures autres que la structure à grille divisée. Bien que la présente invention ait été plus particulièrement illustrée et décrite en référence à ses modes de réalisation préférés, les spécialistes de la 30 technique noteront que diverses modifications de la forme et des détails peuvent lui être apportés sans qu'ils s'écartent du cadre de l'invention tel qu'il est défini par les revendications annexées. Par conséquent, dans le bloc de matrice de cellules 35 de mémoire de la présente invention, comme le trajet de décharge de la ligne de source présente la même structure que la cellule de mémoire, l'effet de charge qui serait par ailleurs provoqué du fait de l'existence de configurations différentes au sein de la matrice de cellules de mémoire, est atténué ou éliminé. En outre, un 5 défaut de lecture qui serait par ailleurs provoqué du fait d'un couplage entre des lignes de adjacentes est atténué ou éliminé pendant l'opération de lecture. REVENDICATIONS 1. Dispositif de mémoire flash, caractérisé en ce qu'il comprend: une pluralité de cellules de mémoire flash (Q15 Q16) agencées en lignes et en colonnes, chacune des cellules de mémoire flash (Q1-Q16) ayant une grille de commande, une source et un drain; une pluralité de premières lignes de mots (WL1, WL3,..., WLn-l) dont chacune est connectée à des grilles de 10 commande correspondantes d'un premier ensemble de cellules de mémoire flash (PAGE1); une pluralité de secondes lignes de mots (WL2, WL4,..., WLn) dont chacune est connectée à des grilles de commande correspondantes d'un second ensemble de cellules 15 de mémoire flash (PAGEn/2); une pluralité de lignes de bits (BLl-BLm, BL1BLk) dont chacune est connectée à un drain correspondant des cellules de mémoire flash (Q1-Q16); une pluralité de transistors de sélection 20 (QS51-QS54) connectés entre une ligne de source (SLi) et une ligne de décharge (SDL1), la ligne de source (SLi) étant connectée à des sources des premier et second ensembles de cellules de mémoire flash (PAGE1, PAGEn/2), les transistors de sélection (QS51-QS54) présentant la 25 même structure que les premier et second ensembles (PAGE1, PAGEn/2) de cellules de mémoire flash (Q1 à Q16). 2. Dispositif de mémoire flash selon la revendication 1, caractérisé en ce que les cellules de mémoire flash (Q1-Q16) et les transistors de sélection 30 (QS51-QS54) comprennent des cellules de mémoire flash à grille divisée. 3. Dispositif de mémoire flash selon la revendication 1, caractérisé en ce que la ligne de décharge (SDL1) est connectée à une sortie d'un inverseur 35 (INV1) recevant un signal de décharge de ligne de source (SL_DIS). 4. Dispositif de mémoire flash selon la revendication 1, caractérisé en ce que la ligne de décharge (SDL1) est à un niveau logique haut lorsqu'elle est dans un mode de programmation et à un niveau logique 5 bas correspondant à une tension de masse lorsqu'il est dans un mode d'effacement et un mode de lecture. 5. Dispositif de mémoire flash selon la revendication 1, caractérisé en ce qu'il comprend en outre une pluralité de cellules de mémoire flash fictives 10 disposées sur les bords du dispositif de mémoire flash, chacune des cellules de mémoire flash fictives ayant une grille de commande, une source et un drain, des niveaux logiques hauts étant appliqués aux lignes de bits des cellules de mémoire flash fictives dans 15 un mode de programmation et des niveaux logiques bas correspondant à une tension de masse (VSS) étant appliqués aux cellules de mémoire flash fictives dans un mode d'effacement et dans un mode de lecture. 6. Dispositif de mémoire flash, caractérisé en 20 ce qu'il comprend une pluralité de cellules de mémoire flash (Q1Q16) agencées en lignes et en colonnes, chacune des cellules de mémoire flash (Q1-Q16) ayant une grille de commande, une source et un drain; une pluralité de premières lignes de mots (WL1, WL3,..., WLn-1) dont chacune est connectée à des grilles de commande correspondantes d'un premier ensemble des cellules de mémoire flash (PAGEl); une pluralité de secondes lignes de mots (WL2, 30 WL4,... WLn) dont chacune est connectée à des grilles de commande correspondantes du second ensemble (PAGEn/2) de cellules de mémoire flash (Q1-Q16); une pluralité de lignes de bits (BL1, BLk) dont chacune est connectée à un drain correspondant des 35 cellules de mémoire flash (Q1-Q16); et une pluralité de transistors de sélection (QS701-QS716) disposés entre des lignes de bits adjacentes (BL1-BLk), chacun des transistors de sélection (QS701 à QS716) étant connecté entre une ligne de source (SL1, SL2, 5..., SLn/2) correspondante et une ligne de décharge (SDL1SDLk) correspondante, la ligne de source (SL1, SL2,... SLn/2) étant connectée à des sources des premier et second ensembles (PAGE1, PAGEn/2) de cellules de mémoire flash, les transistors de sélection (QS701-QS716) présentant la 10 même structure que les premier et second ensembles de cellules de mémoire flash (PAGE1, PAGEn/2). 7. Dispositif de mémoire flash selon la revendication 6, caractérisé en ce que les cellules de mémoire flash (Q1-Q16) et les transistors de sélection 15 (QS701-QS716) comprennent des cellules de mémoire flash à grille divisée. 8. Dispositif de mémoire flash selon la revendication 6, caractérisé en ce que la ligne de décharge (SDL1-SDLk) est connectée à une sortie d'un 20 inverseur (INV1) recevant un signal de décharge de ligne de source (SLDIS). 9. Dispositif de mémoire flash selon la revendication 6, caractérisé en ce que la ligne de décharge (SDL1-SDLk) est à un niveau logique haut 25 lorsqu'elle est dans un mode de programmation et à un niveau logique bas correspondant à une tension de masse (VSS) lorsqu'elle est dans un mode d'effacement et dans un mode de lecture. 10. Dispositif de mémoire flash selon la 30 revendication 6, caractérisé en ce qu'il comprend en outre une pluralité de cellules de mémoire flash fictives disposées sur les bords du dispositif de mémoire flash, chacune des cellules de mémoire flash fictives ayant une grille de commande, une source et un drain, et en ce que des niveaux logiques hauts sont appliqués à des lignes de bits (BL1-BLk) des cellules de mémoire flash fictives dans un mode de programmation et en ce que des niveaux logiques bas correspondant à une tension de masse (VSS) sont appliqués aux cellules de mémoire flash fictives dans un mode d'effacement et dans un mode de lecture.