Brevet FR2840453A1 — publié le 20031205

est muni d'un film de GaN selon la revendication 17 ou 18. Procede de fabrication d'un transistor MOS de longueur de grille reduite, et circuit integre comportant un tel transistor. L' invention concerne les circuits integres, et notamment mais non exclusivement les transistors a effet de champ a grilles isolees (transistors MOSFET) de longueur de grille reduite, par exemple inferieure a 180 nanometres, et en particulier ceux de dimensions -- nanometriques, c'est-a-dire dont la longueur de grille est inferieure a nm environ. La fabrication des transistors MOS de dimensions reduites, en particulier nanometriques, et d' architecture classique, se heurte aujourdthui a des problemes intrinseques limitant leurs caracteristiques de fonctionnement. Parmi ces problemes, les effete dits > (abaissement de la tension de seuil du transistor lorsque la longueur de grille diminue et par consequent la longueur de canal diminue) deviennent preponderants, ce qui a alors un impact negatif sur les caracteristiques en courant des transistors. Il est reconnu que ces effete > vent lies a une : 20 diminution de la longueur effective du canal de conduction a cause de : la diffusion laterale (c'est-a-dire sous ['electrode de grille) des zones d'extension de source et de drain (communement designee par lthomme du metier sous le vocable de >). Un des moyens efficaces pour reduire ces effete > parasites est de reduire la profondeur des jonctions de ces zones d'extension, reduisant de ce fait la diffusion laterale (qui est proportionnelle a la profondeur verticale de la jonction) de ces zones - d' extension. Toutefois, la reduction de la profondeur des jonctions de ces zones staccompagne d'une augmentation de la resistance de couche de ces jonctions lorsque les profondeurs deviennent inferieures a 40 nm dans le cas des procedes usuels de fabrication qui prevoient une implantation ionique des especes dopantes (typiquement bore et arsenic), puis une activation thermique par un recuit a haute temperature. I1 convient egalement de noter que des profondeurs inferieures a 30 nm vent recommandees pour des technologies CMOS inferieures a 100 nm. Et, ['augmentation de la resistance de couche de la jonction augmente la valeur de la resistance parasite du dispositif, limitant ainsi les performances en courant de saturation des transistors. Ainsi, les technologues vent aujourd'hui confrontes au compromis entre le contr81e des effete canaux courts (ctest-a-dire le contr81e de la tension de seuil pour maintenir le courant de fuite du transistor en de,ca des valeurs desirees) et ['augmentation des performances des transistors (courant de saturation a l'etat passant) partiellement liees a la valeur de la resistance serie parasite (done a la resistance de jonction). Une solution proposee consiste a mettre en place sur les francs de la grille du transistor des regions laterales isolantes (espaceurs) cites de decalage (espaceurs offset) permettant de decaler le positionnement lateral des jonctions LDD lors de ['implantation de celles-ci. L'utilisation de jonctions profondes (superieures a 40 nm) faiblement resistives, est alors possible. Une telle solution permet de contr81er la longueur effective de conduction du canal, via la largeur des espaceurs offset, garantissant ainsi un bon contr81e des effete canaux courts tout en integrant des jonctions peu resistives pour des performances en courant accrues. Toutefois, ['integration d'une telle solution se heurte a des difficultes de realisations technologiques et a l' ajout d' etapes de fabrication couteuses. On peut notamment citer comme difficultes technologiques, la realisation d' un dep8t conforme d' un materiau a base de silicium, la gravure anisotrope et selective de ce depOt avec arret sur la zone active, queue que soit la densite surfacique des transistors, ainsi que la realisation des espaceurs standards qui doivent etre reajustes. En effet, les e.spaceurs offset vent fabriques habituellement avec des materiaux a base de silicium et il est par consequent necessaire de faire une gravure anisotrope des depots conformes afin de reduire l'epaisseur des depots au pied des espaceurs. Car sans cette reduction d'epaisseur, ['augmentation d'energie necessaire a la traversee de cet empilement pour arriver dans la zone active du transistor (c'est-a-dire pour realiser les zones LDD) est telle que ['augmentation de la dispersion laterale des dopants compense le decalage apporte par les espaceurs offset. Et, dans certains cas, la dispersion laterale sous ['electrode de grille est meme degradee. L'invention vise a apporter une solution a ces problemes. Un but de ['invention est de permettre d'obtenir un decalage lateral des jonctions des zones LDD d'une fa,con tres simple, sans modification significative d'un procede de fabrication standard. L'invention propose done un procede de fabrication d'un transistor MOS comprenant une etape de realisation de regions d'extension de source et de drain (regions LDD), comportant la formation d'une region de grille sur un substrat semiconducteur et une implantation de dopants dans le substrat, de part et d'autre et a distance de la grille du transistor. Selon une caracteristique generale de ['invention, ladite etape de realisation des regions d'extension de source et de drain comporte la formation d'une couche intermediaire sur les francs de la grille et sur la surface du substrat, cette couche intermediaire etant formee d'un materiau moins dense que le dioxyde de silicium. Ladite implantation de dopants est alors effectuee a travers la partie de couche intermediaire situee sur la surface du substrat. Ainsi, la partie de la couche intermediaire situee sur les francs verticaux de la grille permet de decaler lateralement ['implantation. Par ailleurs, du fait de la faible densite du materiau de la couche intermediaire, ['augmentation de l'energie d' implantation necessaire a la traversee de cette couche reste faible. Ainsi, il subsiste un gain significatif sur la dispersion laterale des jonctions LDD sous la grille par rapport au ca classique. L'invention permet done dtintegrer facilement (sans gravcre supplementaire par rapport au procede classique) des jonctions profondes tout en preservant la longueur electrique du canal de conduction. Le materiau formant la couche intermediaire peut etre avantageusement un materiau anti-reflecteur utilise comme sous couche anti-reflectrice lors d'une insolation d'une resine photosensible. Un tel materiau est par exemple connu par l'homme du metier sous la denomination de > (bottom anti reflective coaler) disponible par exemple aupres de la Societe SHIPLEY. Ce materiau est un materiau inorganique utilise en photolithographie afin d'eviter les reflexions parasites du substrat lors de ['insolation de la resine. L' invention est done remarquable en ce sens qu'elle utilise un materiau dont le but et la fonction etaient jusqu'a present totalement differents de ceux vises ici. Ainsi, alors que dans le procede classique de photolithographie, la couche anti-reflective est traditionnellement gravee apres le developpement des motifs de resine, cette couche de materiau de type BARC, deposee de maniere conforme et ayant une epaisseur variant entre 1 et 100 nm, est. selon ['invention, volontairement preservee apres le developpement des motifs de resine. En variante, il serait egalement possible d'utiliser, comme materiau de couche intermediaire, du dioxyde de silicium poreux. Selon un mode de mise en couvre de ['invention, le materiau formant la couche intermediaire (CI) peut etre grave selectivement par rapport au silicium et on peut retirer la couche intermediaire apres ladite implantation de dopants. C' est le cas notamment lorsque la couche utilisee est du type BARC. Ceci etant, en vari ante, en parti culier lorsque le materi au utilise pour la couche intermediaire est du silicium poreux, on peut laisser subsister sur les francs de la grille et sur une partie du substrat, une portion de la couche intermediaire apres ladite implantation. On realise alors des regions laterales isolantes (espaceurs) s'appuyant sur les francs de la grille et sur une partie du substrat, ces regions laterales isolantes comportant ladite portion residuelle de couche intermediaire surmontee d'un autre materiau, par exemple du nitrure de silicium. Les espaceurs finalement realises vent alors bi-couches. On choisit avantageusement lt energie d' implantation de fa,con a obtenir un maximum de distribution de dopants a une profondeur d' au moins 3 a4nm. Le fait de s'autoriser, dans le cadre de cette invention, des energies d'implantation plus elevees, permet de limiter ['impact de la reoxydation parasite liee a ['operation de gravure de la couche intermediaire formee de materiau BARC, puisque la distribution des dopants est situee plus loin de la surface re-oxydee. La consommation de dopants dans ltoxyde reste alors marginale. Il convient de noter qu'il est egalement possible de faire diffuser les dopants, via un recuit thermique d' activation, avant le retrait de la couche intermediaire, afin de se premunir de tout effet parasite de surface lie a la gravure ou a tout nettoyage posterieur. L' invention a egalement pour obj et un circuit integre comportant au moins un transistor obtenu par le procede, tel que defini ci - avant. Selon un mode de realisation, le transistor comporte des regions laterales isolantes s'appuyant sur les francs de la grille et sur une partie du substrat, ces regions laterales isolantes comportant une couche intermediaire formee d'un materiau moins dense que le silicium, par exemple du silicium poreux, cette couche intermediaire etant surmontee d'un autre materiau. D'autres avantages et caracteristiques de ['invention apparatront a l'examen de la description detaillee de modes de realisation et de mise en ccuvre, nullement limitatifs, et des dessins annexes, sur lesquels: - les figures 1 a 3 illustrent un premier mode de mise en auvre d'un procede selon ['invention, aboutissant a un premier mode de realisation d'un transistor selon ['invention; et - la figure 4 illustre une variante de ['invention. Sur les figures 1 a 3, la reference ZA designe une zone active d'un substrat semiconducteur en silicium, delimitee lateralement par des zones dtisolement laterales STI, par exemple du type tranchees peu profondes. Ces regions dtisolement laterales STI vent realisees de fa,con classique et connue en soi par lthomme du metier. Apres avoir egalement realise de fa,con classique et connue en soi la grille GR du transistor, isolee de la zone active par un oxyde de grille OX, on depose une couche intermediaire CI formee ici d'un materiau de type BARC, en une epaisseur typiquement comprise entre 1 et 100 nm. Cette couche CI est deposee de maniere conforme. Ce materiau inorganique de type BARC presente une tres faible densite, typiquement 1 g/cm3. Puis, on effectue (figure 2), de fa,con classique et connue en soi, un depot d'une couche de resine RS que lton developpe et que l'on grave localement, de fa,con a decouvrir la couche intermediaire CI. Puis, on procede a ['implantation de dopants IMP dans ['orifice delimite par le bloc de resine. Cette implantation IMP se fait ainsi notamment a travers la portion horizontale de la couche CI, de fac,on a former les regions LDD. Le decalage lateral, apporte par la partie verticale de la couche CI, est ici superieur a ['augmentation de la dispersion laterale liee a ['augmentation de ltenergie d/implantation necessaire a la traversee en profondeur de la couche CI. On obtient done une longueur electrique LeeC, certes inferieure a la longueur de la grille Lgrie, mais superieure a celle que lton aurait obtenue dans le procede classique de l'art anterieur. En ce qui concerne l'energie d/implantation, gui doit etre un peu plus elevee que celle utilisee dans le procede de ltart anterieur, en raison de la traversee de la couche CI, l'homme du metier saura la choisir, de fa,con a obtenir un maximum de distribution des dopants a une profondeur d'au moins 3 a 4 nm, par exemple 10 nm. A titre indicatif, pour un maximum de distribution a 10 nm avec une implantation a travers 20 nm de couche CI formee de materiau de type BARC, on obtient une dispersion laterale post implantation sous la grille diminuee d'environ 10 nm par rapport a une implantation a travers une epaisseur equivalente de dioxyde de silicium (densite 2,3 g/cm3) et diminuee d'environ 7 nm par rapport a une implantation classique directe dans du silicium ct est a dire sans espaceurs de decalage. On procede egalement, bien que cela ne soit pas absolument indispensable, a la formation, par implantation oblique de dopants de type oppose a celui utilise pour les implantations de source, drain et LDD, a des regions PK ( > en langue anglaise). L' implantation de ces regions PK peut steffectuer avant ou apres ['implantation des zones LDD. Ces regions PK contribuent a ameliorer le controle des effete canaux courts et evitent notamment une trop grande chute de la tension de seuil du transistor. Contrairement a la mise en ceuvre d'espaceurs > selon l'art anterieur, il est possible dans le cadre de la presente invention de realiser ['implantation des zones PK avec le meme niveau de masquage photo-lithographique que celui des zones LDD en preservant leur efficacite. En effet il est connu que ltefficacite de ces poches est reliee a leur localisation precise dans la zone active sous la grille. Cette localisation est d'autant moins dispersee que leur energie d'implantation est falble. Dans le cas d'espaceurs offset selon l'art anterieur, il est necessaire d' augmenter significativement l'energie d' implantation des zones PK. Aussi selon l' art anterieur, il est alors usuel de faire un premier niveau de masquage (avant les espaceurs offset) pour implanter ces zones PK de fa,con auto-alignee sur la grille, de retirer la resine, de former les espaceurs offset et de refaire un nouveau niveau de masquage pour les zones LDD. Dans le cadre de la presente invention, il est possible de staffranchir de cette couteuse limitation puisque la densite des materiaux utilises est faible, et que par consequent ['augmentation d'energie pour implanter les poches PK a travers la couche intermediaire est tout a fait acceptable. L'etape suivante consiste a retirer par gravure sous plasma contenant de l'oxygene, la couche CI (figure 3) ainsi que la resine RS. Le type de gravure permettant le retrait de la couche CI est oxydant et conduit a la formation d'un oxyde de surface OX1. Le fait de s'autoriser, dans le cadre de cette invention, une energie d/implantation plus elevee, permet de limiter ['impact de la re oxydation parasite OX1 liee a la gravure du materiau BARC, puisque la distribution de dopants est situee plus loin de la surface re-oxydee. La consommation de dopants dans ltoxyde reste alors marginale. Par ailleurs, selon une variante de ['invention, on peut proceder a ['implantation des zones PK apres retrait de la couche CI et avant retrait de la resine. Une telle variante permet d'implanter les zones PK de fa,con auto-alignee sur la grille tout en decalant 1'implantation des zones LDD pour contr81er les effete canaux courts et cela avec le meme niveau photolithographique. Le reste du procede de fabrication du transistor est classique et connu en soi et comporte notamment le retrait de la couche OX1, puis la formation d'espacours isolants, par exemple en nitrure de silicium, sur les francs de la grille. L'invention ntest pas limitee aux modes de realisation et de mise en cauvre qui viennent d'&tre decrits, mais en embrasse toutes les variantes. Ainsi, le materiau de type BARC peut etre remplace par tout materiau de faible densite (inferieur au dioxyde de silicium) et capable d'etre grave selectivement par rapport au silicium. A titre d'exemple, on peut citer du dioxyde de silicium poreux. Un tel materiau presente egalement 1'avantage de ne pas modifier significativement le procede de fabrication classique d'un transistor MOS. En effet, comme illustre sur la figure 4, on peut, apres ['implantation des zones LDD, ne retirer qu'une partie de la couche intermediaire CI et laisser subsister sur les francs lateraux de la grille et sur la surface du substrat, une portion residuelle CIR de couche intermediaire. Puis, on forme, de falcon classique et connue en sol, une couche superieure CS, par example en nitrure de silicium, sur cette couche CIR, de facon a former des espaceurs ESP bi-couches. REVENDICATIONS 1-Procede de fabrication d'un transistor MOS, comprenant une etape de realisation de regions d'extension de source et de drain comportant la formation d'une region de grille sur un substrat semiconducteur et une implantation de dopants dans le substrat de part et d'autre et a distance de la grille du transistor, caracterise par le fait que ladite etape de realisation des regions d' extension de source et de drain comporte la formation d'une couche intermediaire (CI) sur les francs de la grille (GR) et sur la surface du substrat, cette couche intermediaire etant formee d'un materiau moins dense que le dioxyde de silicium, et par le fait que ladite implantation de dopants (IMP) est effectuee a travers la partie de ladite couche intermediaire situee sur le substrat. 2-Procede selon la revendication 1, caracterise par le fait que le materiau formant la couche intermediaire (CI) est un materiau anti reflecteur utilise comme sous-couche anti-reflectrice lors d'une insolation d'une resine photosensible. 3-Procede selon la revendication 1, caracterise par le fait que le materiau formant la couche intermediaire (CI) est du dioxyde de silicium poreux. 4-Procede selon l'une des revendications precedentes, caracterise par le fait qu'on forme des regions (PK) par implantation oblique de dopants de type oppose a celui utilise pour les implantations de source, drain et des regions d'extension de source et de drain (LDD), et par le fait qu'on effectue cette implantation oblique a travers la couche intermediaire. -Procede selon l'une des revendications precedentes, caracterise par le fait que le materiau formant la couche intermediaire (CI) peut etre grave selectivement par rapport au silicium, et par le fait qu'on retire ladite couche intermediaire apres ladite implantation de dopants. 6-Procede selon la revendication 5, caracterise par le fait quton forme des regions (PK) par implantation oblique de dopants de type oppose a celui utilise pour les implantations de source, drain et des regions d'extension de source et de drain (LDD), et par le fait qu'on effectue cette implantation oblique apres retrait de la couche intermedi aire. 7-Procede selon la revendication 3, caracterise par le fait qu'on laisse subsister sur les francs de la grille (GR) et sur une partie du substrat, une portion (CIR) de la couche intermediaire apres ladite implantation, et par le fait quton realise des regions laterales isolantes s'appuyant sur les francs de la grille et sur une partie du substrat, ces regions laterales isolantes (ESP) comportant ladite portion residuelle de couche intermediaire surmontee d'un autre materiau. 8-Procede selon l'une des revendications precedentes, caracterise par le fait qu'on choisit l'energie d/implantation de fa,con a obtenir un maximum de distribution de dopants a une profondeur d' au moi ns 3 a 4 nanometres. 9-Procede selon l'une des revendications precedentes, caracterise par le fait que la dimension de la grille comptee parallelement a la longueur du canal est inferieure a 180 nanometres, par exemple inferieure a 100 nanometres. 10-Circuit integre comportant au moins un transistor obtenu par le procede selon l'une des revendications 1 a 9. 11-Circuit integre selon la revendication 10, caracterise par le fait que le transistor comporte des regions laterales isolantes (ESP) stappuyant sur les francs de la grille et sur une partie du substrat, ces regions laterales isolantes comportant une couche intermediaire (CIR) formee d'un materiau moins dense que le dioxyde de silicium, cette couche intermediaire etant surmontee d'un autre materiau (CS). 12-Circuit integre selon la revendication 11, caracterise par le fait que le materiau de la couche intermediaire (CIR) est du dioxyde de silicium poreux. 13-Circuit integre selon l'une des revendications 10 a 12, caracterise par le fait que la dimension de la grille du transistor, comptee parallelement a la longueur du canal, est inferieure a 180 nanometres. 14. Circuit integre scion la revendication 13, caracterise par le fait que la dimension de la grille du transistor, comptee parallelement a la longueur du canal, est inferieure a 100 nanometres.