Brevet FR2837023A1 — publié le 20030912

bloc de metal (15). Memoire non volatile programmable et effac,able electriquement a une seule couche de materiau de grille. L' invention concerne les circuits integres, et plus particulierement les dispositifs semiconducteurs de memoire du type non volatiles, programmables et effa,cables electriquement a une seule couche de materiau de grille. La structure d'un tel point memoire est bien connue de l'homme du metier. Le brevet americain n 5 761 121 en donne un exemple pour une structure PMOS. Plus precisement, une telle cellule comporte un transistor a grille flottante et une grille de commande qui est realisee par implantation au sein d'un substrat semiconducteur. Cette couche enterree, qui fait office de grille de commande, est couplee de fac,on capacitive a la grille flottante. La grille de commande et le transistor a grille flottante vent electriquement isoles par une zone dtisolation, par exemple du type a tranchees peu profondes (STI: Isolation >>). La couche de materiau de grille, en general du polysilicium, au sein de laquelle est realisee la grille flottante du transistor, est isolee de la zone active par un dielectrique, par exemple du dioxyde de silicium. Il a ete observe qu'il convenait de choisir une epaisseur du dielectrique superieure a 60, de fac,on a obtenir une bonne retention des donnees. Or, il a ete observe qu'il se produisait un amincissement du dielectrique de grille a ['interface entre la zone d'isolation, par exemple du type STI, et le materiau de grille. Il en resulte alors un probleme de retention de donnees. L' invention vise a apporter une solution a ce probleme. L' invention a egalement pour but de fournir une telle memoire dont le procede de fabrication soit totalement compatible avec un procede classique de fabrication CMOS. L' invention propose done un dispositif semiconducteur de memoire, comprenant une cellule-memoire non volatile programmable et effa,cable electriquement a une seule couche de materiau de grille et comportant au sein d'une zone active semiconductrice menagee dans une region de substrat et delimitee par une region d' isolation, un transistor a grille flottante ainsi qutune grille de commande. Selon une caracteristique generale de ['invention, la couche de materiau de grille dans laquelle est realisee la grille flottante s'etend integralement au-dessus de la zone active sans chevaucher de partie de la region d'isolation. Par ailleurs, le transistor est electriquement isole de la grille de commande par des jonctions PN destinees a etre polarisees en inverse. En d'autres termes, la zone active est ici realisee en une seule partie contrairement a l'art anterieur dans loquel elle etait realisee en deux parties separees et isolees par des regions dtisolation. Le fait que la couche de materiau de grille stetende integralement au-dessus de la zone active sans chevaucher de partie de la region d'isolation, evite le probleme de l'amincissement local du dielectrique de grille. Par ailleurs, ['isolation electrique entre la grille de commande et le transistor qui etait obtenue dans l'art anterieur par une region dtisolation est obtenue ici par des jonctions PN polarisees en inverse. Selon un mode de realisation de ['invention, a l'interieur de la zone active, le transistor a grille flottante, que l'on denomme egalement ici >, est electriquement isole de la grille de commande par un transistor bipolaire destine a etre constamment bloque et ayant une base dont le type de conductivite est different du type de conductivite du canal du transistor. A cet egard, la region de base du transistor bipolaire est par exemple une partie de la region de substrat. Une solution pour eviter que la grille flottante du transistor de stockage ne deborde de la zone active et vienne par consequent chevaucher une partie de la region d'isolation, consiste a prevoir une grille annulaire. Plus precisement, selon un mode de realisation de ['invention, la zone active comporte une premiere region semiconductrice ayant un premier type de conductivity, et une deuxieme region semiconductrice ayant un deuxieme type de conductivity different du premier. Le transistor est realise dans la premiere region semiconductrice et a one grille flottante annulaire constituee par One partie annulaire de la region de polysilicium de grille. La grille de commando est realisee dans la deuxieme region semiconductrice, et la region de materiau de grille comporte une deuxieme partie situee au dessus de la grille de commando ainsi qu'une partie de liaison reliant la partie annulaire et la deuxieme partie. Le fait de prevoir a l'interieur de la zone active une isolation electrique entre le transistor de stockage et la grille de commande par des junctions PN, cree un transistor MOS parasite dont la grille est formee par la partie de liaison de la couche de materiau de grille. Dans ce cas, afin de limiter la consummation de courant lors de lteffacement de la cellule-memoire, on pout Juster la dimension transversale de la partie de liaison a la finesse de gravure de la technologie. Une autre solution consiste a realiser une zone implanted specifique situee sons la partie de liaison, de falcon a diminuer la tension de scull du transistor parasite forme entre le transistor de stockage et la grille de commando. Selon un mode de realisation de ['invention, la region de substrat est formee d'un caisson principal semiconducteur ayant le premier type de conductivity (par exemple un caisson N) et incorporant la premiere region semiconductrice de la zone active. Le caisson principal contient un caisson secondaire ayant le deuxieme type de conductivity (par exemple un caisson P) et incorporant la deuxieme region semiconductrice de la zone active. A ltexterieur de la zone active le transistor de stockage est electriquement isole de la grille de commando par des junctions PN de caissons. Le fait de prevoir une isolation electrique par des junctions PN de caissons est particulierement avantageux car de telles junctions offrent une meilleure tenue en tension inverse. Selon un mode de realisation de ['invention, le dispositif comporte en outre des moyens de polarisation possedant un etat de programmation de la cellule-memoire, un etat de lecture de la cellule memoire, et un etat d' effacement de la cellule-memoire. Dans chacun des etats, les moyens de polarisation vent apses a appliquer des tensions predeterminees sur la source, le drain et le substrat (caisson principal) du transistor de stockage et sur la grille de commande. Par ailleurs, dans chaque etat, la tension appliquee sur le substrat du transistor de stockage possede la valeur la plus elevee en valeur absolue si le substrat est de type N. ou la valeur la plus faible en valeur absolue si le substrat est de type P. Ceci garantit le blocage du transistor bipolaire dtisolation. Par ailleurs, dans l'etat de programmation, on appliquera de preference une tension sur la grille de commande egale a la tension de substrat. On limite ainsi la contrainte electrique sur la jonction PN de caisson. Par ailleurs la quantite de charges injectees est plus importante. Par ailleurs, dans l'etat de lecture, on choisira avantageusement une difference de tension drain/source limitee a 1 volt en valeur absolue. Ceci permet d'eviter une reprogrammation tres lente de la cellule-memoire, ou bien une programmation parasite non-voulue d'une cellule-memoire vierge. Le transistor de stockage a grille flottante est de preference un transistor PMOS. Ceci etant, ['invention s' applique egalement a un transistor de stockage du type NMOS. Le dispositif peut comporter un plan-memoire comportant plusieurs cellules-memoires. Le dispositif peut ainsi former une memoire du type EEPROM ou du type FLASH. L' invention a encore pour objet un circuit integre comportant un dispositif tel que defini ci-avant. D'autres avantages et caracteristiques de ['invention apparatront a l'examen de la description detaillee de modes de realisation nullement limitatifs, et des dessins annexes, sur lesquels: les figures 1 a 3 illustrent schematiquement un mode de realisation d'un dispositif de memoire, selon ['invention; -les figures la a 3a representent schematiquement des isolations electriques par jonctions PN, selon ['invention; et -la figure 4 illustre schematiquement des polarisations appliquees sur les electrodes d'un dispositif de memoire selon ['invention, en fonction de ltetat de ce dispositif. Sur les figures 2 et 3, qui vent respectivement des sections selon les lignes II-II et III-III de la figure 1, la reference SB designe un substrat semiconducteur, par exemple en silicium dope P. Dans ce substrat SB, est menagee une zone active ZA en une seule partie, delimitee lateralement par une region d'isolation STI, ici par exemple une region d' isolation du type tranchees peu profondes. Cette zone active ZA comporte une premiere region semiconductrice, ayant le type de conductivite N. et incorporee au sein d'un premier caisson semiconducteur, ou caisson principal, CS 1 menage dans le substrat SB. La zone active ZA comporte par ailleurs une deuxieme region semiconductrice RG2, ayant le type de conductivite P. et incorporee au sein d'un deuxieme caisson semiconducteur, ou caisson secondaire, CS2 menage dans le caisson principal CS1. Le caisson CS2 est isole du reste du substrat SB par une couche enterree N-ISO, ayant le type de conductivite N. Le caisson CS 1 comporte par ailleurs une zone implantee de type N+, referencee BK, et permettant une prise de contact de fac,on a polariser le caisson CS1. Au-dessus de la zone active, est prevue une couche d'un materiau de grille, par exemple du polysilicium, reposant sur la surface superieure de la zone active ZA par l'intermediaire d'un oxyde de grille, par exemple du dioxyde de silicium. Cette unique couche de materiau de grille s'etend au-dessus de la zone active ZA, sans chevaucher a aucun endroit une quelconque partie de la zone d'isolation STI. La couche de materiau de grille, qui forme dans son ensemble une grille flottante, comporte une premiere partie FG annulaire, disposee au-dessus du caisson CS1. Cette premiere partie de materiau de grille definit la grille FG d'un transistor dont la source S. formee d'une region implantee de type P+, se situe dans le caisson CS 1 a l'exterieur de la grille flottante, et dont le drain D, forme egalement d'une region implantee de type P+, se situe dans le caisson CS 1 a l'interieur de l'anneau formant la grille FG. Le transistor PMOS ainsi forme est egalement appele ci-apres le transistor de stockage de charges de la cellule-memoire. La couche de materiau de grille comporte egalement une deuxieme partie P2, ici de forrne rectangulaire, surplombant le caisson CS2. La region du caisson CS2, situee sous la deuxieme partie P2 de la couche de materiau de grille, forme la grille de commande CG de la cellule-memoire. Cette grille de commande est done couplee de fa,con capacitive a la grille FG par l'intermediaire de la deuxieme partie P2 de la couche de materiau de grille et par l'intermediaire d'une partie de liaison PL de cette couche de materiau de grille, reliant la grille FG et la deuxieme partie P2. De fa,con a permettre une prise de contact permettant une polarisation adequate de la grille de commande CG, le caisson CS2 comporte une region implantee P+ situee autour de la deuxieme partie P2. Il convient de noter ici que la forme de la deuxieme partie P2 de la couche de materiau de grille peut etre quelconque. Wile a ete representee ici rectangulaire et plus large que la partie de liaison PL. Wile pourrait etre de meme largeur que la partie de liaison PL, ou bien presenter une forme differente, par exemple une forme de H. En fonctionnement, il convient que la grille de commande CG soit electriquement isolee du transistor de stockage a grille flottante. Ceci est realise au moyen de jonctions PN destinees a etre polarisees en inverse, et representees schematiquement sur les figures la a 3a, qui vent analogues aux figures 1 a 3. On volt sur ces figures quta l'interieur de la zone active ZA, le transistor a grille flottante est isole de la grille de commande par des premieres jonctions PN J1 formees entre la region de source du transistor et le caisson CS1 de type de conductivite N. ainsi que par des jonctions PN J2 formees entre le caisson CS2 et le caisson CS1. L'homme du metier aura alors note que ces deux types de jonction J1 et J2 forment ensemble un transistor bipolaire BIP, dont on verra plus en detail ci-apres qu'il est constamment bloque ou inhibe quel que soit lt etat de fonctionnement de la cellule-memoire. L'isolation electrique entre le transistor a grille flottante et la grille de commande, est ainsi realisee a l'interieur de la zone active. L'isolation laterale entre le transistor a grille flottante et la grille de commande CG, est realisee egalement par des jonctions PN destinees a etre polarisees en inverse. Plus precisement, ces jonctions comportent des jonctions de caisson J5 formees entre le caisson CS2 et le caisson CS1. Le procede de fabrication d'une telle cellule-memoire comportant un transistor a grille flottante de type PMOS, et un transistor d' isolation bipolaire BIP du type PNP, comporte tout d'abord la realisation connue en soi dans le substrat SB de type P des regions d' isolation laterale STI. Puis, on procede de fa,con connue en soi a ['implantation des caissons CS 1 et CS2, puis a la realisation de la couche enterree isolante N-ISO. Puis, apres avoir realise sur la surface de la zone active ZA une couche d'oxyde, on depose une couche de materiau de grille que l'on grave de fa, con a former dans cette couche de materiau de grille la grille flottante du transistor, la partie de liaison PL et la deuxieme partie P2. On procede ensuite a une desoxydation, puis a la realisation des differentes regions implantees P+ menagees dans les caissons CS1 et CS2. On procede egalement par implantation a la realisation de la zone BK dopee N+. On procede ensuite a une siliciuration classique des regions de source, de drain et de la prise de contact P+ de la grille de commande, en prenant toutefois dans cet exemple de realisation la precaution, a ['aide d'un masque approprie, de ne pas siliciurer la grille flottante ni les jonctions en surface de la zone active ZA. On evite ainsi tout courtcircuit metallique. En outre, le fait de pas siliciurer la grille flottante, permet une meilleure retention des donnees. On termine ensuite le procede de fabrication par des prises de contact classiques sur les regions de source S. de drain D, sur la region BK et sur la grille de commande CG. On va maintenant decrTre, en se referent plus particulierement a la figure 4, le fonctionnement de la cellule-memoire selon ['invention. A cet egard, le dispositif de memoire selon ['invention, comporte des moyens de polarisation MPL, par exemple des sources de tension associees a une logique de commande, ces moyens de polarisation possedant un etat de programmation de la cellule memoire, un etat de lecture de cette cellule-memoire et un etat d' effacement de cette cellule-memoire. Dans chacun des etats, les moyens de polarisation vent apses a appliquer des tensions predeterminees sur la source, le drain et le substrat du transistor de stockage (le substrat etant forme ici du caisson CS1), ainsi que sur la grille de commande. Lorsquton veut programmer electriquement la cellule-memoire, c' est-adire lorsqu' on vout stocker des charges dans la grille flottante, on applique par exemple sur la source du transistor de stockage une tension egale a 5 volts et sur le drain une tension egale a 0 volt. On polarise par ailleurs le substrat du transistor a 5 volts et on applique sur la grille de commande une tension qui peut varier par exemple entre 0 et 5 volts. Le transistor de stockage est alors passant (sous reserve d'une tension grille/source suffisante pour initialiser la conduction du transistor de stockage), ce qui cree une saturation de ce transistor et provoque un courant de trous provenant de la source. Ces trous entrent en collision avec le reseau cristallin et forment des trous chauds et des electrons chauds. Les electrons chauds vent attires dans la grille flottante dont le potentiel chute legerement par rapport a celui applique sur la grille de commande. Il convient de noter ici que plus la tension grille/source est faible, plus le potentiel de la grille flottante sera eleve par rapport au drain, et plus le champ electrique attirant les electrons chauds dans la grille flottante sera eleve. I1 est alors possible de realiser un compromis entre l'intensite du courant et l'intensite du champ electrique. Ceci etant on choisira de preference une tension VCG appliquee sur la grille de commande, egale a la tension VBK appliquee sur le substrat, de fa,con a limiter au maximum la contrainte electrique sur la diode de caisson J5, et a permettre en outre une injection plus importante de charges. Par ailleurs, on remarquera que dans cet etat, la tension VBK appliquee sur le substrat du transistor a en valeur absolue la tension la plus elevee. Or, comme la base du transistor bipolaire d' isolation BIP est une partie du substrat, le transistor BIP est dans son etat bloque. Dans l'etat de lecture, on limite volontairement la difference de tension drain/source a-1 volt de fa,con a eviter une reprogrammation tres lente de la cellule-memoire. On choisira ainsi par exemple une tension sur la source de 3,3 volts, et une tension sur le drain de 2,3 volts. Le substrat BK sera polarise a 3,3 volts et la grille de commande CG pourra etre polarisee avec une tension variant entre 0 et 3,3 volts. Ainsi, si lors de la programmation, on a programme un zero dans la cellule-memoire, ct eat-a-dire si l' on n' a en fait effectue aucune programmation, le transistor sera bloque lors de la lecture. Si, par contre, lors de l'etat de programmation, on a programme un > (par exemple) dans la cellule-memoire, c'est-a-dire si l'on a stocke des charges dans la grille flottante, le transistor conduira lors de la lecture. Ainsi, la detection ou non d'un courant dans lt etat de lecture permet de determiner la valeur logique qui a ete ecrite ou programmee dans la cellule. La encore, dans cet etat de lecture, la tension appliqued sur le substrat du transistor est la plus eleven, ce qui rend bloque le transistor d' isolation bipolaire BIP, realisant ainsi ['isolation electrique avec la grille de commando a l'interieur de la zone active. Pour proceder a ['effacement electrique de la cellule-memoire, on applique par exemple des tensions de 11 volts sur la source, le drain et le substrat, et One tension de 0 volt sur la grille de commando, ce qui conduit a lt obtention d'une tension de 1 volt environ sur la grille flottante. I1 stensuit One inversion du champ electrique et done une evacuation des electrons. Il convient de noter ici qu'il n' y a pratiquement pas de consummation de courant, car la tension sur la source est egale a la tension sur le drain. Ceci etant, si l' on se refere a nouveau plus particulierement aux figures 1 et 2, on observe que la structure de cette cellule-memoire conduit a la formation d'un transistor MOS parasite entre d'une part les regions de source et de drain dopees P+ du transistor a grille flottante et d'autre part le caisson CS2 dope P. Le canal de ce transistor parasite est forme dans le caisson CS1 dope N. sous la partie de liaison PL de la couche de materiau de grille. I1 s'ensuit done un courant de fuite parasite lors de ['effacement de la cellule-memoire, en raison de la conduction de ce transistor MOS parasite sous de fortes differences de tensions grille/source. Afin de minimiser la consummation de courant, on pent alors adopter plusieurs solutions. L'une d'entre elles consiste a minimiser la dimension transversals LT de la partie de liaison PL, c'est-a-dire la largeur du canal de ce transistor parasite. On choisira par consequent une dimension transversals LT egale a la finesse de gravure utilisee dans la technologie employee. Ainsi, pour une technologie 0,18,um, on choisira une largeur LT egale a 0,18,um. Une autre solution, qui n'est pas incompatible avec la premiere, consiste a modifier la tension de scull de ce transistor parasite par une implantation specifique ZIS, prealablement a la formation de la couche de materiau de grille. On cherche ainsi a modifier le dopage du caisson CS 1 dans cette zone, de fa,con a modifier la tension de seuil du transistor MOS parasite et limiter la conduction de ce transistor parasite. Il convient egalement de noter que le fait d' adopter dans ltetat de programmation une tension VCGegale a la tension VBK, minimise le courant de conduction de ce transistor parasite dans l'etat de pro grammati on. Bien que la cellule-memoire non volatile programmable et effa,cable electriquement qui vient d'8tre decrite utilise un transistor PMOS, une realisation a base d'un transistor NMOS est egalement envisageable. Par ailleurs, on peut prevoir plusieurs cellules-memoires, de fa,con a former un plan-memoire qui peut 8tre effa,cable bit par bit de fa,con a former une memoire du type EEPROM, ou bien effa,cable par bane ou par page de fac,on a former une memoire du type FLASH. REVENDICATIONS 1-Dispositif semiconducteur de memoire, comprenant une cellule-memoire non volatile programmable et effac, able electriquement a une seule couche de materiau de grille et comportant S au sein d'une zone active semiconductrice menagee dans une region de substrat et delimitee par une region d' isolation, un transistor a grille flottante ainsi qu'une grille de commande, caracterise par le fait que la couche de materiau de grille (FG, PL, P2) dans laquelle est realisee la grille flottante stetend integralement au dessus de la zone active (ZA) sans chevaucher de partie de la region dtisolation (STI), et par le fait que le transistor est electriquement isole de la grille de commande (CG) par des jonctions PN destinees a etre polarisees en inverse. 2-Dispositif selon la revendication 1, caracterise par le fait qu'a l'interieur de la zone active (ZA) le transistor de stockage est electriquement isole de la grille de commande (CG) par un transistor bipolaire (BIP) destine a etre constamment bloque et ayant une base dont le type de conductivite est different du type de conductivite du canal du transistor. 3-Dispositif selon la revendication 2, caracterise par le fait que la region de base du transistor bipolaire (BIP) est une partie de la region de substrat (CS1). 4-Dispositif selon l'une des revendications precedentes, caracterise par le fait que la zone active (ZA) comporte une premiere region semiconductrice (RG1) ayant un premier type de conductivite, et une deuxieme region semiconductrice (RG2) ayant un deuxieme type de conductivite different du premier, par le fait que le transistor a grille flottante est realise dans la premiere region semiconductrice (RG1) et a une grille annulaire (FG) constituee par une partie annulaire de la region de polysilicium de grille, par le fait que la grille de commande (CG) est realisee dans la deuxieme region semiconductrice (RG2), et par le fait que la region de materiau de grille comporte une deuxieme partie (P2) situee au dessus de la grille de commande (CG) ainsi qutune partie de liaison (PL) reliant la partie annulaire (FG) et la deuxieme partie (P2). -Dispositif selon la revendication 4, caracterise par le fait que la source (S) et le drain (D) du transistor a grille flottante vent formes de deux zones ayant le deuxieme type de conductivite (P+) et menagees au sein de la premiere region semiconductrice, et par le fait que la dimension transversale (LT) de la partie de liaison (PL) est egale a la finesse de gravure de la technologie. 6-Dispo sitif selon la revendic ati on 4 ou 5, caracteri se par le fait que la source (S) et le drain (D) du transistor a grille flottante vent formes de deux zones ayant le deuxieme type de conductivite (P+) et menagees au sein de la premiere region semiconductrice, et par le fait que la premiere region semiconductrice comporte une zone implantee specifique (ZIS) situee sous ladite partie de liaison (PL), de fa,con a modifier la tension de seuil du transistor parasite forme entre le transistor de stockage et la grille de commande. 7-Dispositif selon l'une des revendications 4 a 6, caracterise par le fait que la region de substrat est formee d'un caisson principal semiconducteur (CS 1) ayant le premier type de conductivite et incorporant la premiere region semiconductrice (RG1) de la zone active, par le fait que le caisson principal (CS1) contient un caisson sec ondaire (C S 2) ayant le deuxieme type de conductivite et incorporant la deuxieme region semiconductrice (RG2) de la zone active, et par le fait qu'a l'extrerieur de la zone active le transistor de stockage est electriquement isole de la grille de commande par des jonctions PN de caissons (J5). 8-Dispositif selon l'une des revendications precedentes, caracterise par le fait qu'il comporte en outre des moyens de pol ari s ati on (MPL) possedant un etat de programmati on de la cellule memoire, un etat de lecture de la cellule-memoire, et un etat d' effacement de la cellule-memoire, par le fait que dans chacun des etats, les moyens de polarisation vent apses a appliquer des tensions predeterminees sur la source, le drain et le substrat du transistor de stockage et sur la grille de commande, et par le fait que dans chaque etat, la tension appliquee sur le substrat du transistor de stockage possede la valeur la plus elevee en valeur absolue si le substrat est de type N. ou la valeur la plus faible en valeur absolue si le substrat est de type P. S 9- Dispositif selon la revendication 8, caracterise par le fait que dans l'etat de programmation, la tension (VCG) appliquee sur la grille de commande est egale a la tension de substrat (VBK). -Dispositif selon la revendication 8 ou 9, caracterise par le fait que dans l'etat de lecture, la difference de tension drain/source est limitee a 1 volt en valeur absolue. 11-Dispositif selon l'une des revendications precedentes, caracterise par le fait que le transistor de stockage est un transistor PMO S. 12-Dispositif selon l'une des revendications precedentes, caracterise par le fait qu'il comporte un plan-memoire comportant plusieurs cellules-memoires. 13-Dispositif selon l'une des revendications precedentes, caracterise par le fait qu'il forme une memoire du type EEPROM ou du type FLASH. 14-Circuit integre, caracterise par le fait qu'il comporte un