Brevet FR2836750A1 — publié le 20030905

CELLULE MÉMOIRE À PROGRAMMATION UNIQUE NON DESTRUCTRICE La présente invention concerne le domaine des cellules mémoire à programmation unique (OTP) et, plus particulièrement, la réalisation d'une mémoire à programmation unique en circuit intégré. Classiquement, les mémoires à programmation unique en circuit intégré sont de type EPROM et requièrent donc des circuits de programmation spécifiques qui ne sont pas compatibles avec les technologies standard de fabrication des transistors MOS utilisés dans les circuits intégrés. On trouve aussi des mémoires à programmation unique réalisées par des EEPROM et des mémoires flash non effaçables. Une autre catégorie de mémoires à programmation unique est constituée des mémoires fusibles ou anti-fusibles. Parmi celles-ci, on trouve des mémoires formées d'un barreau ou piste de silicium polycristallin que l'on soumet à un courant très élevé de façon à détériorer physiquement le silicium polycristallin et ouvrir le circuit. De telles cellules mémoires à programmation unique requièrent des courants très élevés (de l'ordre de la centaine de milliampères). Cela limite considérablement leur utilisation. De plus, la programmation opérée sur une cellule de type fusible est visible optiquement, ce qui nuit à la sécurité d'un code binaire enfoui dans un circuit intégré et masqué dans une mémoire à programmation unique. Un inconvénient similaire existe avec les mémoires de type EPROM ou EEPROM, à savoir qu'une détection de l'état des cellules de mémorisation est possible au moyen d'un microscope à balayage électronique qui peut détecter la différence de charges accumulées dans les transistors à grille flottante de telles mémoires. La présente invention vise à proposer une nouvelle structure de cellule mémoire à programmation unique qui pallie les inconvénients des structures connues. L'invention vise plus particulièrement à proposer la réalisation d'une cellule mémoire en circuit intégré qui ne requiert aucune étape de fabrication supplémentaire par rapport aux étapes mises en oeuvre pour la fabrication de transistors MOS dans les technologies classiques. L'invention vise également à améliorer la sécurité d'un code enfoui au moyen d'une cellule mémoire à programmation unique. L'invention vise également à proposer une cellule mémoire peu onéreuse. Pour atteindre ces objets et d'autres, l'invention prévoit une cellule mémoire à programmation unique comportant un transistor de programmation en série avec une résistance de programmation en silicium polycristallin constituant l'élément de mémorisation, la programmation étant non destructrice de la résistance en silicium polycristallin. Selon un mode de réalisation de la présente invention, la cellule présente un état non programmé qui est, par programmation, modifié en diminuant, de façon irréversible et stable dans la plage de courants de fonctionnement en lecture de la cellule, la valeur de la résistance de programmation. Selon un mode de réalisation de la présente invention, la programmation est commandée en forçant la circulation d'un courant dans la résistance en silicium polycristallin qui soit supérieur au courant pour lequel la valeur de cette résistance est maximum. Selon un mode de réalisation de la présente invention, un élément résistif de lecture est connecté en parallèle sur le transistor de programmation. Selon un mode de réalisation de la présente invention, le transistor de programmation est utilisé en commutation pour la programmation et en résistance commandable pour la lecture. Selon un mode de réalisation de la présente invention, la cellule comporte une borne d'application d'un potentiel positif sélectionnable entre un potentiel de lecture et au moins un potentiel de programmation. Selon un mode de réalisation de la présente invention, le transistor de programmation est un transistor MOS à canal N, connecté entre une borne d'application d'un potentiel de référence et la résistance de programmation en silicium polycristallin, l'état non programmé de la cellule mémoire étant à un état haut. Selon un mode de réalisation de la présente invention, le transistor de programmation est à canal P, ladite résistance de programmation en silicium polycristallin étant connectée entre une borne d'application d'un potentiel de référence et ledit transistor à canal P, l'état non programmé de la cellule mémoire étant un état bas. L'invention prévoit également une mémoire à programmation unique, comportant : une pluralité de cellules mémoires ; au moins un amplificateur différentiel de lecture dont une première entrée est connectée à au moins un point milieu d'un élément de mémorisation et d'un transistor de programmation, et dont une deuxième entrée est connectée au point milieu d'un pont diviseur résistif choisi pour fournir un potentiel de référence intermédiaire entre les états programmés et non programmés des cellules mémoires. Selon un mode de réalisation de la présente invention, la mémoire comporte plusieurs amplificateurs de lecture associés à des ponts diviseurs résistifs de valeurs différentes et tous connectés par une première entrée aux points milieux de plusieurs éléments de mémorisation, de façon à constituer une mémoire multi-niveaux différenciés par les valeurs des résistances de programmation. L'invention prévoit également un procédé de programmation d'une cellule mémoire consistant à imposer temporairement, dans la résistance de programmation, la circulation d'un courant supérieur à un courant pour lequel la valeur de cette résistance de programmation présente un maximum. Selon un mode de mise en oeuvre de la présente invention, on effectue les étapes suivantes : augmenter pas à pas le courant dans la résistance de programmation ; et mesurer, après chaque application d'un courant supérieur, la valeur de cette résistance dans son environnement fonctionnel de lecture. Selon un mode de mise en oeuvre de la présente invention, on utilise une table prédéterminée de correspondance entre le courant de programmation et la résistance finale souhaitée pour appliquer, à la résistance de programmation, le courant de programmation adapté. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de mise en oeuvre et de réalisation particuliers, faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente un premier mode de réalisation d'une cellule mémoire à programmation unique selon la présente invention ; la figure 2 représente un deuxième mode de réalisation d'une cellule mémoire à programmation unique selon la présente invention ; la figure 3 illustre, par une vue partielle en perspective, un mode de réalisation d'une résistance en silicium polycristallin constituant l'élément de mémorisation d'une cellule selon l'invention ; la figure 4 illustre, par un réseau de courbes, la programmation d'une cellule mémoire selon la présente invention ; et la figure 5 représente un mode de réalisation d'une mémoire multicellulaire selon la présente invention. Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les éléments qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. En particulier, les circuits exploitant les codes binaires au moyen de cellules selon l'invention n'ont pas été détaillés. L'invention pourra être mise en oeuvre quelle que soit l'utilisation faite du code mémorisé. La figure 1 représente un premier mode de réalisation d'une cellule mémoire à programmation unique selon l'invention. Selon l'invention, la cellule mémoire 1 comporte, en série avec une première borne 2 d'application d'un potentiel positif d'alimentation et une deuxième borne 3 d'application d'un potentiel plus négatif d'alimentation V ou de référence (généralement la masse), une résistance programmable Rp caractéristique de l'invention et un interrupteur de programmation (ici, un transistor MOS à canal N MN). La résistance Rp constitue l'élément de mémorisation de la cellule 1. L'état stocké dans la cellule est lu sur le point milieu 4 de l'association en série de la résistance Rp avec le transistor MN. La lecture du niveau mémorisé s'effectue comme on le verra par la suite en relation avec la figure 5, par comparaison par rapport à un niveau de référence. Une caractéristique de la présente invention est que la résistance Rp constituant l'élément de mémorisation est une résistance en silicium polycristallin dont la valeur est programmable par diminution irréversible de sa valeur, comme cela sera exposé par la suite en relation avec les figures 3 et 4. Pour permettre la lecture de l'état mémorisé dans la cellule 1, on prévoit une résistance Rb (représentée en pointillés en figure 1) qui, lorsque le transistor MN est ouvert constitue avec la résistance Rp un diviseur de tension. La résistance Rb a été représentée en pointillés pour illustrer son caractère optionnel. En effet, celle-ci pourra être constituée par le transistor MN alors polarisé dans une partie linéaire de sa caractéristique et non en saturation. Le transistor MN, lorsqu'il est passant, courtcircuite (au moins fonctionnellement) la résistance fixe Rb et sert à programmer la résistance Rp en imposant la circulation d'un courant dans celle-ci. Le courant de programmation de la résistance Rp est supérieur au courant pour lequel cette résistance présente une valeur maximale. Cette caractéristique de l'invention ressortira mieux de la description qui sera faite par la suite en relation avec les figures 3 et 4. Pour l'instant, on se contente de noter que si la résistance Rp est soumise à un courant supérieur au courant pour lequel sa valeur est maximale, on assiste à une diminution irréversible de la valeur de sa résistance lorsque l'on revient à des courants situés dans la plage nominale de fonctionnement. La plage nominale des courants de fonctionnement d'une résistance en silicium polycristallin utilisée selon l'invention est inférieure à la centaine de microampères et, le plus souvent, inférieure à la dizaine de microampères. L'amplitude des courants de programmation est de l'ordre du milliampère. La programmation d'une cellule telle qu'illustrée par la figure 1 est rendue possible en prévoyant une sélection du potentiel positif d'alimentation appliquée à la borne 2 entre un potentiel Vr de lecture (propre à engendrer un courant de l'ordre du microampère) et un potentiel Vp de programmation (propre à engendrer une courant de l'ordre du milliampère). La sélection est opérée au moyen d'un interrupteur K commandé par un circuit 4 de commande (CTRL) fournissant, par ailleurs, le signal de commande adapté au transistor MN. La figure 2 représente un deuxième mode de réalisation d'une cellule mémoire 1'selon la présente invention. Cette cellule diffère de la cellule de la figure 1 par le fait que le transistor de programmation utilisé est un transistor MOS à canal P MP. Le transistor MOS à canal P est connecté entre la borne 2 et le point 4 de lecture. La résistance de programmation Rp est connectée entre le point 4 et la borne 3 d'application du potentiel de référence. En figure 2, l'interrupteur K et le circuit de commande 4, bien que toujours présents, n'ont pas été représentés. La résistance Rb en pointillés a été symbolisée en parallèle sur le transistor MP. Le fonctionnement d'une cellule 1'telle que représentée en figure 2 est similaire à celui de la cellule 1 de la figure 1. Cette dernière constitue cependant un mode de réalisation préféré en raison du moindre encombrement du transistor MOS à canal N par rapport au transistor MOS à canal P. La figure 3 représente un mode de réalisation d'une résistance en silicium polycristallin constituant un élément de mémorisation Rp d'une cellule caractéristique de l'invention. Une telle résistance (désignée par 31 en figure 3) est constituée d'une piste (dite aussi barreau) en silicium polycristallin obtenue par gravure d'une couche déposée sur un substrat 32 isolant. Le substrat 32 est indifféremment directement constitué du substrat du circuit intégré ou est constitué d'une couche isolante formant un substrat isolant ou équivalent pour la résistance 31. La résistance 31 est connectée, par ses deux extrémités, à des pistes conductrices (par exemple, métalliques) 33 et 34 destinées à raccorder le barreau résistif aux autres éléments du circuit intégré. La représentation schématique de la figure 3 ne fait pas référence aux différentes couches isolantes et conductrices constituant généralement le circuit intégré. Pour simplifier, on s'est contenté de représenter le barreau résistif 31 posé sur le substrat isolant 32 et en contact, par les extrémités de sa face supérieure, avec les deux pistes métalliques 33 et 34. En pratique, les liaisons de l'élément résistif 31 aux autres composants du circuit intégré sont obtenues par des pistes plus larges en silicium polycristallin partant des extrémités du barreau 31 dans l'alignement de celui-ci. En d'autres termes, l'élément résistif 31 est généralement formé en rendant un tronçon d'une piste en silicium polycristallin plus étroit que le reste de la piste. La résistance R de l'élément 31 est donnée par la formule suivante : où p désigne la résistivité du matériau (silicium polycristallin le cas échéant dopé) constituant la piste dans laquelle est gravé l'élément 31, où L désigne la longueur de l'élément 31, et où s désigne sa section, c'est-à-dire sa largeur l par son épaisseur e. La résistivité p de l'élément 31 dépend, entre autres, du dopage éventuel du silicium polycristallin le constituant. Le plus souvent, lors de la réalisation d'un circuit intégré, on prévoit les résistances en faisant référence à une notion dite de résistance par carreau RE (square resistance). Cette résistance par carreau se définit comme étant la résistivité du matériau divisée par l'épaisseur avec laquelle il est déposé. En reprenant la relation ci-dessus donnant la résistance d'un élément 31, la résistance est donc donnée par la relation : Le quotient L/l correspond à ce que l'on appelle le nombre de carreaux (square number) constituant l'élément résistif 31. Cela représente, vu de dessus, le nombre de carreaux de dimension donnée fonction de la technologie, mis côte à côte pour former l'élément 31. La valeur de la résistance en silicium polycristallin est donc définie, à la fabrication, d'après les paramètres cidessus, conduisant à des résistivités et résistances dites nominales. Généralement, l'épaisseur e du silicium polycristallin est fixée par d'autres paramètres de fabrication du circuit intégré. Par exemple, cette épaisseur est fixée par l'épaisseur souhaitée pour les grilles des transistors MOS du circuit intégré. Une caractéristique de la présente invention est d'imposer temporairement, dans une résistance en silicium polycristallin (Rp) dont on souhaite diminuer irréversiblement la valeur, un courant de programmation ou de contrainte supérieur à un courant pour lequel la résistance passe par une valeur maximale, ce courant étant au-delà de la plage de courants de fonctionnement normal (en lecture) de cette résistance. En d'autres termes, on diminue la résistivité du silicium polycristallin dans la plage de courants de fonctionnement, de façon stable et irréversible, en imposant temporairement dans l'élément résistif correspondant la circulation d'un courant au-delà de la plage de courants de fonctionnement. Une autre caractéristique de l'invention est que le courant servant à diminuer la valeur de la résistance est, à la différence d'un élément fusible, non destructif pour l'élément en silicium polycristallin. La figure 4 illustre, par un réseau de courbes donnant la résistance d'un élément en silicium polycristallin du type de celui représenté en figure 3 en fonction du courant le traversant, un mode de mise en oeuvre de la présente invention pour programmer la résistance de la cellule mémoire. On suppose que le silicium polycristallin ayant servi à la fabrication de l'élément résistif 31 (Rp) présente une résistivité nominale conférant à l'élément 31, pour les dimensions l, L et e données, une valeur de résistance Rnom. Cette valeur nominale (d'origine) de la résistance correspond à la valeur prise de façon stable par l'élément résistif 31 dans la plage de courants de fonctionnement du système, c'est-à-dire généralement pour des courants inférieurs à 100 J1A. Selon l'invention, pour diminuer la valeur de la résistance et passer de façon irréversible et stable, par exemple, à une valeur RI inférieure à Rnom, on applique aux bornes de l'élément résistif 31 un courant (par exemple Il), dit de contrainte, supérieur à un courant Im pour lequel la valeur de la résistance R de l'élément 31 est maximale sans toutefois être infinie. Comme l'illustre la figure 4, une fois que ce courant Il a été appliqué à l'élément résistif 31, on obtient, dans la plage Al de courants de fonctionnement du circuit intégré, une résistance stable de valeur RI. En fait, l'allure Snom de la résistance en fonction du courant est stable pour des courants relativement faibles (inférieurs à 100 A). Cette allure se met à croître pour des courants sensiblement supérieurs de l'ordre de quelques milliampères, voire plus (plage A2). C'est dans cette plage de courants que l'allure Snom passe par un maximum pour la valeur Im. La résistance décroît ensuite progressivement. En figure 4, on a illustré une troisième plage A3 de courants correspondant à la plage généralement utilisée pour réaliser des fusibles. Il s'agit de courants de l'ordre du dixième d'ampère où la résistance se met à croître brusquement jusqu'à devenir infinie. Par conséquent, on peut considérer que l'invention utilise la plage intermédiaire A2 de courants entre la plage de fonctionnement Al et la plage destructrice A3, pour diminuer de façon irréversible la valeur de la résistance ou plus précisément de la résistivité de l'élément en silicium polycristallin. En effet, une fois passé le maximum de l'allure Snom de la résistivité en fonction du courant, la valeur prise par la résistance dans la plage de courants de fonctionnement se trouve inférieure à la valeur Rnom. La nouvelle valeur, par exemple R1, dépend de la valeur la plus élevée du courant (ici, Il) qui a été appliqué pendant la phase de diminution irréversible. On notera en effet que la diminution irréversible opérée par l'invention s'effectue dans une phase spécifique de programmation, hors du fonctionnement normal en lecture (plage Al) du circuit intégré, c'est-à-dire hors du fonctionnement normal de la résistance. Le cas échéant, une fois que la valeur de la résistance en silicium polycristallin a été abaissée vers une valeur inférieure (par exemple R1 en figure 4), on peut encore procéder à une diminution irréversible de cette valeur. Il suffit pour cela de dépasser le courant maximum Il de la nouvelle allure SI de la résistance en fonction du courant. Par exemple, on peut accroître la valeur du courant jusqu'à atteindre une valeur 12. Quand le courant est alors de nouveau diminué, on obtient une valeur R2 pour la résistance dans sa plage de fonctionnement normal. La valeur R2 est inférieure à la valeur R1 et, bien sûr, à la valeur Rnom. Dans l'application aux cellules mémoires des figures 1 et 2, cela montre le caractère irréversible de la programmation apportée. Une tentative de surprogrammation ne fait qu'accroître la diminution de la valeur de la résistance par rapport à sa valeur nominale, donc ne fait que confirmer la programmation initiale. On voit que toutes les allures de la résistance en fonction du courant se rejoignent sur la pente de décroissance de la valeur de la résistance, après être passé par le maximum de l'allure. Ainsi, pour un élément résistif donné (p, L, s), les courants Il, 12, etc. qui doivent être atteints, pour passer à une valeur de résistance inférieure, sont indépendants de la valeur de la résistance (Rnom, R1, R2) à partir de laquelle on provoque la diminution. Ce qui a été exprimé ci-dessus comme valeur de résistance correspond en fait à une diminution de la résistivité du silicium polycristallin constituant l'élément résistif. Les inventeurs considèrent que l'on assiste à une modification stable de la structure cristalline du silicium polycristallin et que l'on assiste, en quelque sorte, à un fluage du matériau, la structure cristalline finale obtenue dépendant du courant maximum atteint. Bien sûr, on veillera à ne pas dépasser la plage de courants de programmation A2 (de l'ordre de quelques milliampères) afin de ne pas risquer de détruire la résistance en silicium polycristallin. Cette précaution ne posera en pratique pas de problème dans la mesure où l'utilisation du silicium polycristallin pour constituer un fusible requiert des courants nettement plus élevés (de l'ordre du dixième d'ampère) qui ne sont pas disponibles une fois le circuit fabriqué. La réalisation pratique d'une résistance en silicium polycristallin selon l'invention ne diffère pas de la réalisation d'une résistance classique. Partant d'un substrat isolant, on dépose une couche de silicium polycristallin que l'on grave en fonction des dimensions souhaitées pour la résistance. Comme l'épaisseur de silicium polycristallin déposée est généralement fixée par la technologie, les deux dimensions que l'on peut régler sont la largeur et la longueur. Généralement, on redépose un isolant sur le barreau de silicium polycristallin ainsi obtenu. Dans le cas d'une interconnexion en ligne, on aura modifié la largeur l par rapport aux pistes d'accès plus larges pour être fortement conductrices. Dans le cas d'un accès aux extrémités du barreau par le dessus comme cela est illustré en figure 3, on réalisera des vias dans l'isolant surjacent (non représenté) du barreau de silicium polycristallin pour connecter des pistes métalliques 33 et 34 de contact. En pratique, pour disposer de la capacité de réglage de résistance la plus importante avec un courant de contrainte minimum, on cherchera à utiliser une épaisseur minimale et une largeur minimale pour les éléments résistifs. Dans ce cas, seule la longueur L conditionne la valeur nominale de la résistance une fois la structure du silicium polycristallin fixée. Le dopage éventuel du silicium polycristallin, quel que soit son type, n'entrave pas la mise en oeuvre de l'invention. La seule différence liée au dopage est la résistivité nominale avant contrainte et les résistivités obtenues pour des courants de contraintes donnés. En d'autres termes, pour un élément de dimensions données, cela conditionne le point de départ de la valeur de la résistance, et par voie de conséquence, les valeurs de résistance obtenues pour des courants de contrainte donnés. Pour passer de la valeur nominale à une valeur de résistance ou résistivité inférieure, on peut selon l'invention utiliser plusieurs méthodes. Selon un premier mode de mise en oeuvre, on fait croi croître progressivement (pas à pas) le courant dans la résistance. Après chaque application d'un courant supérieur, on revient dans la plage de courants de fonctionnement et on mesure la valeur de la résistance. Tant que le point Im de courant n'est pas atteint, cette valeur de résistance restera à la valeur Rnom. Dès que le point Im en courant est dépassé, on change de courbe (allure S) et la valeur mesurée lorsque l'on repasse sur les courants de fonctionnement devient une valeur inférieure à la valeur Rnom. Si cette nouvelle valeur convient, on en reste là. Dans le cas contraire, on réapplique des courants supérieurs pour dépasser la nouvelle valeur maximale de l'allure courante. Dans ce cas, il n'est pas nécessaire de repartir des courants minimaux comme lorsque l'on démarre de la résistance nominale. En effet, la valeur du courant pour laquelle la résistance va de nouveau diminuer est forcément supérieure à la valeur du courant de contrainte Il appliqué pour passer sur l'allure courante. La détermination du pas à appliquer est à la portée de l'homme du métier et n'est pas critique en ce qu'elle conditionne essentiellement le nombre de diminutions possibles. Plus le pas est élevé, plus les sauts entre les valeurs seront importants. Selon un deuxième mode de mise en oeuvre, on prédétermine, par exemple par mesures, les différents courants à appliquer pour passer des différentes valeurs de résistance à des valeurs inférieures. Cette prédétermination tient compte bien entendu de la nature du silicium polycristallin utilisé ainsi que préférentiellement de la résistance par carreau c'est- à-dire de la résistivité du matériau et de 11 épaisseur dans laquelle il est déposé. En effet, comme les allures illustrées par la figure 4 peuvent également être lues comme allure de la résistance par carreau, on est en mesure de transposer les valeurs calculées aux différentes résistances d'un circuit intégré définies par les largeurs et longueurs des tronçons résistifs. Selon ce deuxième mode de mise en oeuvre, on est alors en mesure de prédéterminer la valeur du courant de contrainte à appliquer à l'élément résistif pour diminuer, de façon irréversible et stable, sa valeur. Selon l'invention, la diminution irréversible de la résistance ou résistivité peut être effectuée après fabrication lorsque le circuit est dans son environnement fonctionnel. En d'autres termes, le circuit 4 de commande et les transistors de programmation décrits en relation avec les figures 1 et 2 peuvent être intégrés avec la ou les cellules mémoires. Le changement de courbes, c'est-à-dire la diminution de la valeur de résistance en fonctionnement normal est quasi immédiate dès que le courant de contrainte correspondant est appliqué. Par quasi-immédiat, on entend une durée de quelques dizaines voir centaines de microsecondes qui suffisent pour appliquer la contrainte correspondante au barreau de silicium polycristallin et diminuer la valeur de sa résistance. Cette valeur empirique dépend de la taille (physique) du barreau. On pourra choisir une durée de quelques millisecondes par sécurité. De plus, on peut considérer que, une fois la durée minimale atteinte, toute durée supplémentaire d'application du courant de contrainte ne modifie pas, au moins au premier ordre, la résistance atteinte. En outre, même si dans une application particulière on considère ne pas pouvoir négliger l'influence de la durée d'application de la contrainte, les deux modes préférés de mise en oeuvre (prédéterminer des valeurs de contraintes en durée et en intensité, ou progression pas à pas jusqu'à la valeur souhaitée) sont parfaitement compatibles avec la prise en compte de la durée d'application de la contrainte. A titre d'exemple particulier de mise en oeuvre, on a réalisé une résistance en silicium polycristallin dopée N+ ayant une section de 0,225 micromètre carré (1 = 0,9 jim, e = 0,25 um) et une longueur L de 45 micromètres. Avec le silicium polycristallin utilisé et le dopage correspondant, la résistance nominale était d'environ 6300 Ohms. Cela correspond à une résistance par carreau d'environ 126 Ohms (50 carreaux). En appliquant à cette résistance un courant supérieur à trois milliampères, on a provoqué une diminution de sa valeur, stable pour un fonctionnement sous des courants allant jusqu'à 500 microampères. Avec un courant de 3,1 milliampères, la valeur de la résistance a été abaissée à environ 4500 Ohms. En appliquant à la résistance un courant de 4 milliampères, on a diminué la valeur de la résistance jusqu'environ 3000 Ohms. Les valeurs obtenues de résistances ont été les mêmes pour des durées de contraintes allant de 100 microsecondes à plus de 100 secondes. Bien entendu, les exemples ci-dessus ainsi que les ordres de grandeurs donnés de courants et de résistances pour les différentes plages concernent les technologies actuelles. Les courants des plages Al, A2 et A3 pourront être différents (inférieurs) pour des technologies plus avancées et peuvent être transposés à des densités de courant. Le principe de l'invention n'en est pas modifié. On a toujours trois plages et on utilise la plage intermédiaire pour forcer la diminution de résistivité. La tension de programmation Vp peut être une tension variable selon que les niveaux de courant de programmation sont prédéterminés ou sont inconnus et doivent être obtenus par une augmentation par paliers. Selon une variante de réalisation, le courant de programmation forcé dans la résistance Rp est fixé par la commande (tension de grille) du transistor de programmation correspondant, la tension Vp étant alors fixe. Un avantage de la présente invention est qu'une cellule mémoire réalisée au moyen d'une résistance en silicium polycristallin programmable par diminution irréversible de sa valeur est compatible avec les technologies classiques de réalisation des transistors MOS. En particulier, aucun transistor à grille flottante n'est nécessaire pas plus que de structure tunnel comme pour la réalisation d'une mémoire EPROM. Un autre avantage de l'invention est que le code stocké dans l'élément de mémorisation n'est pas détectable optiquement à la différence d'une résistance en silicium polycristallin utilisée comme fusible où la détérioration physique du barreau de silicium rend la programmation visible. Un autre avantage de l'invention est que la modification irréversible de la valeur de la résistance programmée n'est pas destructrice et ne risque donc pas d'endommager d'autres parties du circuit. Cela permet notamment de prévoir une diminution de la valeur de la résistance après fabrication, et même au cours de sa vie dans son circuit applicatif. La figure 5 représente le schéma électrique d'une mémoire selon l'invention associant plusieurs cellules du type de celle représentée en figure 1. Selon ce mode de réalisation, on prévoit n éléments de mémorisation Rpl, Rp2,... Rpn. Toutes les résistances de programmation Rpi sont individuellement reliées par un transistor de sélection TS1, TS2, TSn à la borne 2 d'application d'un potentiel positif. Les transistors TSi sont, dans cet exemple, des transistors MOS à canal P et reçoivent individuellement un signal de commande sélectionnant le bit considéré de la mémoire. Les bornes des résistances Rpi, opposées aux transistors TSi respectifs, sont connectées ensemble au point 4 relié, par un unique transistor de programmation MN, au potentiel de référence 2. Une résistance de lecture Rb est connectée en parallèle sur le transistor MN. Le noeud 4 est relié à l'une de deux entrées (par exemple, l'entrée inverseuse) d'un amplificateur différentiel 5 constituant un amplificateur de lecture de la mémoire et fournissant, en sortie, l'état de la cellule sélectionnée. L'autre entrée (par exemple, non-inverseuse) de l'amplificateur différentiel 5 est reliée au point milieu 6 d'une association en série d'une résistance de référence Rr et d'une deuxième résistance de lecture Rb'connectées en série entre les bornes 2 et 3. Les résistances Rb et Rb'sont de même valeurs. La valeur de la résistance Rr est choisie pour être comprise entre la valeur des résistances programmées à l'état 0 (respectivement 1) des cellules mémoire et la valeur des résistances non programmées donnant un état 1 (respectivement 0). Ainsi, comme les résistances Rb et Rb'ont des valeurs identiques, la sortie de l'amplificateur différentiel 5 est différente selon que la résistance Rpi sélectionnée a eu sa valeur diminuée de façon irréversible par programmation conformément à l'invention. Initialement, les résistances Rp étant toutes de valeur supérieure à la valeur de la résistance de référence Rr, le code initial est, dans l'exemple de la figure 5, une suite d'états hauts, pour un amplificateur (comparateur) non inverseur. Une cellule mémoire selon l'invention peut être associée dans une matrice de cellules pour constituer une mémoire à programmation unique. Un avantage de l'invention est que la cellule individuelle est compatible avec une sérialisation de différentes cellules comme cela est illustré par la figure 5 ou avec une mise en parallèle des cellules en prévoyant un transistor de programmation pour chaque cellule. Un autre avantage de l'invention est que le nombre de cycles de lecture n'est pas limité. Un autre avantage de la présente invention est qu'elle ne nécessite aucune technologie particulière contrairement aux structures de mémoire à programmation unique de type EPROM ou EEPROM. Un autre avantage de la présente invention est qu'elle n'est pas sensible aux ultraviolets et ne peut donc pas être effacée par ce moyen. Plus généralement, une cellule mémoire programmée selon l'invention est ineffaçable en raison de la diminution irréversible de la résistance opérée. Selon une variante de réalisation, on peut ajouter un ou plusieurs comparateurs (amplificateurs 5) associés chacun à des ponts diviseurs de référence différents. On obtient alors une mémoire multi-niveaux, le niveau mémorisé dépendant de la valeur (par exemple, Il ou I2) du courant de programmation appliqué à la résistance Rpi de chaque branche. On prévoit alors plusieurs tensions Vp de programmation (au moins fonctionnellement, par exemple, au moyen de diviseurs résistifs). Un autre exemple d'application de la présente invention concerne le blocage d'un circuit intégré suite à la détection d'une tentative de fraude. Des processus de détection de tentatives de fraude sont parfaitement connus. Ils servent à identifier qu'une puce de circuit intégré (par exemple, du type carte à puce prépayée ou non) a subi une attaque pour, soit utiliser les unités prépayées, soit découvrir une clé secrète de la puce. Dans un tel cas, on souhaite invalider le fonctionnement ultérieur de la puce pour éviter que la fraude porte ses fruits. Par la mise en oeuvre de l'invention, il est possible de mémoriser une quantité secrète au moyen d'une mémoire à programmation unique propre à l'invention. Si au cours de la vie du circuit intégré, on détecte une tentative de fraude justifiant l'invalidation de la puce, on provoque automatiquement la programmation d'une ou plusieurs cellules mémoires dans un état inverse. En inversant même un seul bit de la quantité secrète, le système ne pourra plus authentifier la puce correctement, ce qui conduit à un blocage complet et irréversible de la puce. Pour la programmation d'une mémoire selon l'invention, on pourra dissocier plusieurs phases distinctes dans la vie du produit. Par exemple, on prévoit une première zone (première série de résistances) programmable à l'issue de la fabrication pour contenir un code"fabricant". Le reste de la mémoire est laissé disponible pour être programmé (en une ou plusieurs fois) par l'utilisateur (final ou non). Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, la transposition d'un montage série tel qu'illustrée par la figure 5 à un montage parallèle est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. De plus, les dimensions données aux résistances constituant les éléments de mémorisation et aux différentes sources de courant et de tension nécessaires pour la programmation sont à la portée de l'homme du métier à partir des indications fonctionnelles indiquées dans la présente description. Enfin, on notera que l'invention est aisément transposable d'une technologie à une autre. REVENDICATIONS 1. Cellule mémoire à programmation unique, caractérisée en ce qu'elle comporte un transistor de programmation (MN, MP) en série avec une résistance de programmation (Rp) en silicium polycristallin constituant l'élément de mémorisation, la programmation étant non destructrice de la résistance en silicium polycristallin. 2. Cellule mémoire selon la revendication 1, caractérisée en ce qu'elle présente un état non programmé qui est, par programmation, modifié en diminuant, de façon irréversible et stable dans la plage de courants de fonctionnement en lecture de la cellule, la valeur de la résistance de programmation (Rp). 3. Cellule mémoire selon la revendication 2, caractérisée en ce que la programmation est commandée en forçant la circulation d'un courant dans la résistance en silicium polycristallin (Rp) qui soit supérieur au courant pour lequel la valeur de cette résistance est maximum. 4. Cellule mémoire selon l'une quelconque des revendications 1 à 3, caractérisée en ce qu'un élément résistif de lecture (Rb) est connecté en parallèle sur le transistor de programmation. 5. Cellule mémoire selon l'une quelconque des revendications 1 à 3, caractérisée en ce que le transistor de programmation (MN, MP) est utilisé en commutation pour la programmation et en résistance commandable pour la lecture. 6. Cellule mémoire selon l'une quelconque des revendications 1 à 5, caractérisée en ce qu'elle comporte une borne (2) d'application d'un potentiel positif sélectionnable entre un potentiel de lecture (Vr) et au moins un potentiel de programmation (Vp). 7. Cellule mémoire selon l'une quelconque des revendications 1 à 6, caractérisée en ce que le transistor de programmation est un transistor MOS à canal N (MN), connecté entre une borne (3) d'application d'un potentiel de référence et la résistance de programmation en silicium polycristallin (Rp), l'état non programmé de la cellule mémoire étant à un état haut. 8. Cellule mémoire selon l'une quelconque des revendications 1 à 6, caractérisée en ce que le transistor de programmation est à canal P (MP), ladite résistance de programmation en silicium polycristallin (Rp) étant connectée entre une borne (3) d'application d'un potentiel de référence et ledit transistor à canal P, l'état non programmé de la cellule mémoire étant un état bas. 9. Mémoire à programmation unique, caractérisée en ce qu'elle comporte : une pluralité de cellules mémoires conforme à l'une quelconque des revendications 1 à 8 ; au moins un amplificateur différentiel (5) de lecture dont une première entrée est connectée à au moins un point milieu (4) d'un élément de mémorisation (Rpi) et d'un transistor de programmation (MN), et dont une deuxième entrée (6) est connectée au point milieu d'un pont diviseur résistif choisi pour fournir un potentiel de référence intermédiaire entre les états programmés et non programmés des cellules mémoires. 10. Mémoire selon la revendication 9, caractérisée en ce qu'elle comporte plusieurs amplificateurs de lecture associés à des ponts diviseurs résistifs de valeurs différentes et tous connectés par une première entrée aux points milieux de plusieurs éléments de mémorisation, de façon à constituer une mémoire multi-niveaux différenciés par les valeurs des résistances de programmation. 11. Procédé de programmation d'une cellule mémoire selon l'une quelconque des revendications 1 à 8, caractérisé en ce qu'il consiste à imposer temporairement, dans la résistance de programmation, la circulation d'un courant supérieur à un courant pour lequel la valeur de cette résistance de programmation présente un maximum. 12. Procédé selon la revendication 11, caractérisé en ce qu'il comprend les étapes suivantes : augmenter pas à pas le courant dans la résistance de programmation ; et mesurer, après chaque application d'un courant supérieur, la valeur de cette résistance dans son environnement fonctionnel de lecture. 13. Procédé selon la revendication 11, caractérisé en ce qu'il consiste à utiliser une table prédéterminée de correspondance entre le courant de programmation et la résistance finale souhaitée pour appliquer, à la résistance de programmation, le courant de programmation adapté.