Brevet FR2839156A1 — publié le 20031031

La présente invention concerne de façon générale des techniques pour tester des circuits, et plus particulièrement des procédés et des appareils pour effectuer des tests avec de multiples chaînes d'accès série en utilisant le partage de broches. La conception basée sur l'accès série est une technique de test de circuits qui fait intervenir la conversion d'éléments de mémoire/ éléments séquentiels en éléments d'accès série (qu'on appelle également des cellules d'accès série), et ensuite la connexion d'un grand nombre de ces éléments d'accès série en un ou plusieurs registres à décalage série (qu'on appelle également des chaînes d'accès série) qui serpentent à travers le circuit sous test (CST). Chaque chaîne d'accès série commence de façon caractéristique à une entrée d'accès série, progresse en traversant de nombreux éléments d'accès série, et se termine à une sortie d'accès série. L'architecture d'accès série permet de placer le circuit sous test dans un état de données connu en décalant en série des configurations de données de test (qu'on appelle également des vecteurs de test ou des vecteurs d'accès série) de façon à les introduire dans les chaînes d'accès série à travers les entrées d'accès série, sous la commande d'une horloge d'accès série. Le fonctionnement du circuit sous test peut alors être observé en utilisant les mêmes chaînes d'accès série pour décaler des données vers l'extérieur en passant par les sorties d'accès série. La conception basée sur l'accès série est devenue l'une des techniques de conception pour le test les plus largement utilisées pour tester des circuits complexes comme ceux qu'on trouve dans des circuits intégrés (CI ou "puces"). La conception basée sur l'accès série permet l'utilisation de techniques de génération automatique de configurations de test (ou ATPG pour "automatic test pattern generation"), pour créer des vecteurs de test qui permettent une détection efficace de défauts et réduisent le coût du test de circuits intégrés. Cependant, au fur et à mesure que des circuits intégrés deviennent plus complexes, la réduction du temps, et donc du coût, de test devient plus critique. Avec certains produits à très haut niveau d'intégration (VLSI pour "very large scale integration"), par exemple pour un "système sur une puce", le coût de test récurrent peut être 2,3 et même 4 fois le coût de fabrication de la puce elle-même. Pour réduire les temps d'application de test, on a développé des techniques faisant appel à l'utilisation de multiples chaînes d'accès série. Ces techniques divisent une seule chaîne d'accès série en multiples chaînes et permettent de décaler et d'introduire dans le circuit sous test des vecteurs de test plus courts, en parallèle, pour réduire ainsi le temps de test. Cependant, des techniques existantes concernant des chaînes d'accès série multiples exigent que des bornes d'entrée/sortie supplémentaires, qui ont de la valeur, soient réservées à l'utilisation en tant qu'entrées/sorties d'accès série. Des efforts visant à attaquer de multiples chaînes d'accès série à partir d'une seule entrée ont conduit à des techniques qui exigent une analyse complexe de circuits de chaînes d'accès série et de vecteurs de test, incluant la recomposition de circuits virtuels avant de pouvoir utiliser la génération automatique de configurations de test. Ceci augmente de façon extrêmement importante les opérations de servitude liées au test, en ne procurant qu'une faible réduction du temps de test série. Un aspect de la présente invention consiste en un circuit comprenant une pluralité de chaînes d'accès série ayant une pluralité d'entrées d'accès série couplées à une borne d'entrée, et une pluralité d'entrées d'horloge d'accès série couplées pour recevoir une pluralité de signaux d'horloge d'accès série. Un autre aspect consiste en un procédé pour tester un circuit comprenant une pluralité de chaînes d'accès série ayant une pluralité d'entrées d'accès série et une pluralité de sorties d'accès série, le procédé comprenant : l'attaque de la pluralité d'entrées d'accès série par l'intermédiaire d'une borne d'entrée ; et l'application de signaux d'horloge à la pluralité de chaînes d'accès série avec une pluralité de signaux d'horloge d'accès série. Un aspect supplémentaire de la présente invention consiste en un circuit comprenant une pluralité de chaînes d'accès série ayant une pluralité de sorties d'accès série couplées à une borne de sortie par l'intermédiaire d'un multiplexeur. Un autre aspect consiste en un procédé pour tester un circuit comprenant une pluralité de chaînes d'accès série ayant une pluralité d'entrées d'accès série et une pluralité de sorties d'accès série, le procédé comprenant le décalage de données vers l'extérieur à partir de la pluralité de sorties d'accès série, par l'intermédiaire d'une borne de sortie. Un autre aspect encore de la présente invention consiste en un procédé pour charger des vecteurs d'accès série dans un circuit comprenant une pluralité de chaînes d'accès série ayant une pluralité d'entrées d'accès série et une pluralité de sorties d'accès série, le procédé comprenant : la diffusion d'une pluralité de vecteurs d'accès série vers la pluralité de chaînes d'accès série; et l'opération consistant à introduire sélectivement dans une première des chaînes d'accès série, par des signaux d'horloge, seulement les bits d'un premier des vecteurs d'accès série. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels : La f igure 1 est un schéma d'un exemple de mode de réalisation d'une architecture de chaînes d'accès série conforme à la présente invention. La figure 2 est un diagramme temporel qui illustre le fonctionnement du mode de réalisation de la figure 1. La figure 3 est un schéma d'un autre exemple de mode de réalisation d'une architecture de chaînes d'accès série conforme à la présente invention. La f igure 4 est un schéma d'un exemple de mode de réalisation d'un générateur de signaux d'horloge conforme à la présente invention. La figure 5 est un schéma d'un autre exemple de mode de réalisation d'un générateur de signaux d'horloge conforme à la présente invention. La f igure 6 est un schéma d'un exemple de mode de réalisation d'un détecteur de séquence conforme à la présente invention, pour l'utilisation avec le générateur de signaux d'horloge de la figure 5. La f igure 7 est un schéma d'un exemple de mode de réalisation d'un générateur de signal de sélection conforme à la présente invention. La figure 8 est un schéma d'un mode de réalisation d'un multiplexeur pour l'utilisation avec l'architecture de chaînes d'accès série de la figure 3. La figure 9 est une table de vérité pour le multiplexeur de la figure 8. La figure 10 est un diagramme temporel qui illustre le fonctionnement du mode de réalisation de la figure 3. La figure 11 est un diagramme temporel qui illustre le procédé de contrôle post-horloge qui est utilisé par un outil d'ATPG caractéristique. La figure 12 illustre un exemple de mode de réalisation d'une architecture de chaînes d'accès série ayant des cellules d'accès série fictives, conforme à la présente invention. La figure 13 est un schéma d'un autre mode de réalisation d'une architecture de chaînes d'accès série conforme à la présente invention. La figure 14 est un diagramme temporel qui illustre le fonctionnement du mode de réalisation de la figure 13. La figure 15 est un schéma d'un mode de réalisation d'un générateur de signal de sélection pour un multiplexeur de sortie 2 à 1 conforme à la présente invention. La figure 16 est un schéma d'un mode de réalisation d'un générateur de signal de sélection pour un multiplexeur de sortie 4 à 1 conforme à la présente invention. La figure 17 est un tableau montrant des temps de simulation logique expérimentaux pour certains modes de réalisation d'architectures de chaînes d'accès série conformes à la présente invention. La figure 18 est un tableau montrant des statistiques de simulation de défauts expérimentales pour certains modes de réalisation d'architectures de chaînes d'accès série conformes à la présente invention. La figure 19 est un tableau montrant la consommation de puissance de crête expérimentale pour certains modes de réalisation d'architectures de chaînes d'accès série conformes à la présente invention. La figure 20 est un schéma qui illustre comment des cellules d'accès série conformes à la conception d'accès série sensible au niveau (ou LSSD pour "level sensitive scan design") peuvent être utilisées conformément à la présente invention. La figure 1 est un schéma d'un exemple de mode de réalisation d'une architecture de chaînes d'accès série conforme à la présente invention. La structure de la figure 1 comprend "N" chaînes d'accès série, la première chaîne d'accès série étant formée de cellules d'accès série 10, 11 et 12; la seconde chaîne d'accès série étant formée de cellules d'accès série 20,21 et 22 ; ainsi de suite, la chaîne d'accès série finale étant formée de cellules NO, NI et N2. A titre d'illustration, les cellules d'accès série représentées sur la figure 1 sont des bascules d'accès série multiplexées, de type D, ayant chacune une entrée principale D, une sortie principale Q, une entrée d'accès série SDI, une entrée de validation d'accès série SE, et une entrée d'horloge qui fonctionne également comme une entrée d'horloge d'accès série SCK. Les entrées d'accès série SDI de la première cellule de chaque chaîne sont connectées ensemble à une seule borne d'entrée d'accès série 30, de façon que l'entrée de chaque chaîne reçoive le même signal d'entrée d'accès série SI. La sortie Q de chaque cellule est connectée à l'entrée SDI de la cellule immédiatement suivante dans sa chaîne respective. Dans ce mode de réalisation, la sortie Q de la cellule finale dans chaque chaîne est connectée à une entrée correspondante d'un multiplexeur N à 1, portant la référence 32. La sortie du multiplexeur 32 fournit le signal de sortie d'accès série SO à une borne de sortie d'accès série 34, sous la commande de signaux de sélection Sj (en désignant par "j" un nombre de 0 à [log2N], et l'expression [X] désignant la limite supérieure de X). Les cellules d'accès série dans chaque chaîne ont leurs entrées d'horloge SCK connectées ensemble pour recevoir un signal d'horloge d'accès série SCKi correspondant ("i" étant un nombre de 1 à N), de façon que chaîne d'accès série ait son propre signal d'horloge d'accès série. Bien que ceci ne soit pas représenté sur la figure 1, les entrées de validation d'accès série SE des cellules dans toutes les chaînes sont connectées pour permettre aux cellules de fonctionner dans tous leurs modes opérationnels, comme le mode d'opération fonctionnelle, le chargement/déchargement d'accès série, l'application de données d'accès série et l'échantillonnage d'accès série. On va maintenant décrire une opération d'accès série du mode de réalisation de la figure 1 en se référant à la figure 2. Après qu'un signal de validation d'accès série SE (non représenté) a été activé pour placer les chaînes d'accès série dans le mode d'accès série, le premier bit (SI1) d'un vecteur d'accès série pour la première chaîne est appliqué à l'entrée SI et il est introduit dans la première cellule d'accès série 10 par une impulsion du premier signal d'horloge d'accès série SCK1. Le premier bit de chacun des vecteurs pour les chaînes restantes (SI2, ..., SIN) est appliqué séquentiellement à l'entrée SI et introduit par des impulsions sur des signaux d'horloge SCK2, ... SCKN correspondants. Cette séquence est répétée et le bit suivant de chaque vecteur est introduit par l'horloge dans la chaîne d'accès série correspondante jusqu'à ce que le vecteur complet pour chaque chaîne soit chargé. Ainsi, de multiples vecteurs d'accès série sont diffusés vers les entrées de multiples chaînes d'accès série, mais seuls les bits pour une chaîne d'accès série spécifique sont introduits sélectivement dans cette chaîne par l'un correspondant des signaux d'horloge d'accès série. Une opération de décalage de sortie d'accès série est effectuée en sélectionnant séquentiellement une sortie de chaîne d'accès série en utilisant le multiplexeur 32, en réponse aux signaux de sélection de la figure 1, et en décalant vers l'extérieur le signal de sortie de la chaîne d'accès série sélectionnée, par l'intermédiaire de la borne de sortie d'accès série 34. L'intervalle entre les instants TO et Tl sur la figure 2 est de préférence égal au temps de cycle pour décaler un seul bit dans une structure de chaîne d'accès série de l'art antérieur. Ainsi, les données de test SI1, SI2, SI3, ... SIN sont appliquées à l'entrée SI à une cadence qui est N fois plus rapide que dans un système dans lequel chaque chaîne d'accès série a sa propre entrée. Par conséquent, des données de test sont décalées et introduites dans le circuit sous test à N fois la vitesse de l'art antérieur, mais le signal d'horloge SCKi pour chaque chaîne d'accès série individuelle conserve la fréquence pour laquelle il a été conçu à l'origine, ce qui fait qu'il est aisé d'adapter pour le fonctionnement conformément à la présente invention des dispositifs ayant de multiples chaînes d'accès série existantes. L'exemple de mode de réalisation représenté sur la figure 1 peut être modifié de nombreuses manières, et la présente invention n'est pas limitée à ce mode de réalisation. Par exemple, le mode de réalisation de la figure 1 est réalisé avec la sortie principale Q de chaque cellule d'accès série connectée à l'entrée d'accès série SDI de la cellule d'accès série suivante dans la chaîne. Cependant, dans certains modes de réalisation, les cellules d'accès série pourraient avoir des sorties d'accès série SDO séparées, chacune d'elles étant connectée à l'entrée SDI de la cellule suivante. De plus, le multiplexeur 32 pourrait être supprimé dans le mode de réalisation de la figure 1, mais au prix de bornes de sortie supplémentaires qui seraient nécessaires pour fournir les signaux de sortie d'accès série. A titre d'exemple supplémentaire, les chaînes d'accès série pourraient être constituées de différents types de cellules d'accès série, par exemple des cellules de structure d'accès série sensible au niveau (LSSD), comme décrit ci-dessous. Si une chaîne d'accès série comprend des cellules constituées à la fois de bascules à déclenchement sur des fronts positifs et négatifs, qui sont attaquées par la même horloge d'accès série, les bascules déclenchées sur des fronts négatifs doivent précéder les bascules déclenchées sur des fronts positifs si le signal d'horloge est un signal actif au niveau haut, comme représenté sur la figure 2. De plus, le fronts actifs des divers signaux d'horloge d'accès série ne doivent pas se chevaucher (ou dans le cas d'une structure d'accès série sensible au niveau (LSSD), les niveaux ne doivent pas se chevaucher), du fait que la ligne d'entrée d'accès série peut supporter un seul bit de données de test à la fois. Les signaux d'horloge d'accès série auront de façon caractéristique des largeurs d'impulsion minimales, et le temps nécessaire pour qu'un port de sortie effectue une opération d'activation doit être déterminé en prenant en considération le retard depuis l'instant auquel une horloge d'accès série est appliquée, jusqu'à ce que les données de sortie atteignent le port de sortie. Comme décrit ci-dessus, le mode de réalisation de la figure 1 réduit le nombre de bornes d'entrée qui est nécessaire pour attaquer une structure de chaînes d'accès série multiples. Cependant, N bornes d'entrée sont exigées pour fournir les signaux d'horloge d'accès série individuels SCK1, SCK2, ... SKN, et des bornes d'entrée supplémentaires sont nécessaires pour fournir les signaux de sélection Sj. Le nombre de bornes d'entrée qui sont nécessaires pour une structure basée sur l'accès série, conforme à la présente invention, peut être réduit encore davantage en utilisant un générateur de signaux d'horloge 36 et/ou un générateur de signaux de sélection 38, comme représenté sur la figure 3 qui illustre un autre exemple de mode de réalisation d'une architecture de chaînes d'accès série conforme à la présente invention, employant quatre chaînes d'accès série 100,102, 104 et 106 (c'est-à-dire N = 4) . Le générateur de signaux d'horloge 36 génère de multiples signaux d'horloge d'accès série SCK1, SCK2, SCK3 et SCK4 à partir d'un seul signal d'horloge d'accès série SCK, ce qui réduit le nombre de bornes d'entrée. Le générateur de signaux de sélection 38 génère les signaux de sélection SI et S2 en réponse aux multiples signaux d' horloge d'accès série SCK1, SCK2 , SCK3 et SCK4 , de façon à synchroniser la sortie de la chaîne d'accès série sélectionnée par le multiplexeur 32 avec les signaux d'horloge d'accès série correspondants. La figure 4 montre un mode de réalisation d'un générateur de signaux d'horloge d'accès série conforme à la présente invention. Le générateur 36A de la figure 4 comprend une chaîne de quatre unités de retard 40,42, 44 et 46 connectées en série. L'entrée de la première unité de retard reçoit un signal d'horloge d'accès série principal SCK. Les unités de retard sont constituées de façon que quatre signaux d'horloge d'accès série indépendants, ne se chevauchant pas, SCK1, SCK2, SCK3 et SCK4, soient obtenus à partir de la chaîne d'unités de retard. La figure 5 montre un autre mode de réalisation d'un générateur de signaux d'horloge d'accès série conforme à la présente invention. Le générateur 36B de la figure 5 comprend une boucle d'asservissement de phase 47 et génère un signal d'horloge d'accès série intermédiaire ISCK à quatre fois la fréquence du signal d'horloge SCK. Le signal ISCK est appliqué à l'une des entrées de chacune de quatre portes ET 48,50, 52,54. Le signal ISCK attaque également un compteur à 2 bits, 56, qui génère des signaux de comptage COUNT1 et COUNT2 qui attaquent à leur tour un détecteur de séquence 58. Chacune des quatre sorties du détecteur de séquence 58 attaque l'autre entrée de l'une correspondante des 'portes ET qui génèrent les signaux d'horloge d'accès série SCK1, SCK2, SCK3 et SCK4. La figure 6 montre un exemple d'un détecteur de séquence 58, qui est fondamentalement un décodeur du type 1 à 4. La figure 7 montre un mode de réalisation d'un générateur de signaux de sélection conforme à la présente invention. Le générateur 38A de la figure 7 comprend une porte OU 60 ayant quatre entrées qui reçoivent les signaux d'horloge d'accès série SCK1, SCK2, SCK3 et SCK4, et une sortie connectée aux entrées d'horloge CK de deux bascules de type D 62 et 64. Les signaux de sélection SI et S2 sont respectivement prélevés sur les sorties Q des première et seconde bascules 62 et 64. Le signal de la sortie Q de la première bascule 62 est inversé par un inverseur 66 et renvoyé sur l'entrée D de la bascule 62, ainsi que sur une entrée de chacune de la porte OU 68 et de la porte NON-ET 70. Le signal de la sortie Q de la seconde bascule 64 est appliqué à l' autre entrée de chacune de la porte OU 68 et de la porte NON-ET 70. Les deux entrées d' une autre porte NON-ET 72 sont connectées aux sorties de la porte OU 68 et de la porte NON-ET 70, et sa sortie est connectée à l'entrée D de la bascule 64. Les entrées de restauration des bascules 62 et 64 sont connectées en commun à un signal de restauration générale SET dans le circuit sous test, ce qui réduite encore davantage le nombre de bornes d'entrée exigées. La figure 8 montre un exemple de mode de réalisation d'un multiplexeur 4 à 1, 32A, pour l'utilisation avec l'architecture de la figure 3. La figure 9 montre une table de vérité pour ce multiplexeur. On va maintenant décrire le fonctionnement d'ensemble du mode de réalisation de la figure 3 en se référant à la figure 10. Premièrement, le signal de validation d'accès série SET est activé pour placer les chaînes d'accès série dans le mode d'accès série. Ensuite, le premier bit du vecteur d'accès série pour chaque chaîne d'accès série (SIl, SI2, etc. ) est appliqué séquentiellement à la borne d'entrée d'accès série 30 et est introduit dans ses chaînes d'accès série correspondantes en réponse à des impulsions des horloges d'accès série individuelles SCK1, SCK2, SCK3 et SCK4 qui sont générées par le générateur de signaux d'horloge 36 en réponse au signal d'horloge d'accès série SCK. Après que le premier bit (SI4) du vecteur d'accès série pour la quatrième chaîne d'accès série 106 a été introduit au moyen de signaux d'horloge, le générateur de signaux d'horloge 36 génère une autre série d'impulsions des horloges d'accès série individuelles SCK1, SCK2, SCK3 et SCK4, et le second bit pour chaque chaîne d'accès série est introduit séquentiellement dans sa chaîne d'accès série correspondante. Ce cycle se répète jusqu'à ce que tous les bits des vecteurs d'accès série soient introduits dans leurs chaînes d'accès série respectives. Au fur et à mesure que les vecteurs d'accès série sont introduits par les signaux d'horloge dans la chaîne d'accès série, le multiplexeur 32 sélectionne séquen- tiellement les sorties des chaînes d'accès série en réponse aux signaux de sélection SI et S2 que génère le générateur de signaux de sélection 38, de façon à décaler séquentiellement vers l'extérieur les données de sortie SO1, SO2, S03 et S04, par l'intermédiaire de la borne de sortie 34. Comme avec le mode de réalisation de la figure 1, le mode de réalisation de la figure 4 peut être modifié de nombreuses manières, et la présente invention n'est pas limitée par les détails de ce mode de réalisation. Par exemple, le nombre de chaînes d'accès série n'est pas limité à quatre, et dans une forme de réalisation pratique, N serait probablement beaucoup plus élevé. En outre, la présente invention n'est pas limitée à des exemples de modes de réalisation du générateur de signaux d'horloge et du générateur de signaux de sélection représentés ici. Le générateur de signaux d'horloge 36 et le générateur de signaux de sélection 38 ont chacun une utilité indépendante, et un mode de réalisation pratique peut inclure l'un ou l'autre d'entre eux, les deux, ou aucun d'eux. Il en est de même pour le multiplexeur de sortie 32. Par exemple, même si le générateur de signaux d'horloge 36 est utilisé, les signaux de sélection SI et S2 peuvent encore être fournis par l'intermédiaire de bornes d'entrée, ou bien ils peuvent être générés de façon interne avec un générateur de signaux de sélection 38. Le multiplexeur 32 a également une utilité indépendante, et il peut réduire le nombre de broches nécessaires pour une structure basée sur l'accès série, même si on n'utilise pas de multiples horloges d'accès série. Par conséquent, un multiplexeur de sortie conforme à la présente invention peut être utilisé avec de multiples chaînes d'accès série, soit par lui-même, soit en combinaison avec de multiples horloges d'accès série, un générateur de signaux d'horloge et un générateur de signaux de sélection, etc. Si un générateur de signaux de sélection conforme à la présente invention est utilisé pour commander un multiplexeur de sortie, il y a une possibilité que le multiplexeur émette encore des données de fonctionnement normales lorsqu'il doit de préférence fournir sélectivement en sortie des données de test, au cours d'une opération d'accès série. On peut mieux comprendre ceci en se référant à la figure 11 qui est un diagramme temporel illustrant le procédé de contrôle post-horloge utilisé par un outil d'ATPG caractéristique. La première valeur de sortie d'accès série est mesurée pour un cycle d'horloge après une opération normale d'accès série. Cependant, aucun signal d'horloge d'accès série n'est appliqué pendant ce cycle d'horloge. Par conséquent, la valeur capturée par la dernière cellule d'accès série dans chaque chaîne d'accès série pendant une opération normale d'accès série n'est pas appliquée à la borne de sortie. Lorsqu'un signal d'horloge d'accès série est appliqué, une autre opération de décalage a lieu, et le premier bit de données de test de sortie est perdu. Pour résoudre ce problème, les premières valeurs de sortie d'accès série capturées pendant une opération normale doivent être conservées jusqu'au cycle suivant. Une solution possible consiste à insérer une cellule d'accès série supplémentaire (cellule d'accès série "fictive") dans chaque chaîne d'accès série, comme représenté sur la figure 12. L'exemple de circuit de la figure 12 comprend des cellules d'accès série fictives 13 et 23 à la fin des deux chaînes d'accès série. Le premier bit de sortie de chaque chaîne d'accès série est rejeté. Une technique supplémentaire pour réduire le nombre de bornes d'entrée dans une structure basée sur l'accès série conforme à la présente invention, consiste à modifier le mode de réalisation de la figure 1 de façon que deux chaînes d'accès série soient attaquées à partir de chaque signal d'horloge d'accès série. Ceci peut par exemple être réalisé en utilisant des bascules d'accès série déclenchées sur des fronts négatifs dans l'une des chaînes et des bascules d'accès série déclenchées sur des fronts positifs dans l'autre chaîne. Ensuite, deux des signaux d'entrée d'horloge d'accès série représentés sur la figure 2, par exemple SCK1 et SCK2, peuvent être remplacés par un seul signal d'horloge d'accès série qui a un front montant lorsque les données SSIl sont valides et un front descendant lorsque les données SI2 sont valides. La f igure 13 est un schéma d' encore un autre mode de réalisation d'une architecture de chaînes d'accès série conforme à la présente invention. Du fait que le mode de réalisation de la figure 13 comprend seulement deux chaînes d'accès série, un seul signal d'horloge d'accès série SCK peut être utilisé comme le premier signal d'horloge SCK1 pour la première chaîne d'accès série, et un seul inverseur 74 peut être utilisé pour générer à la fois le second signal d'horloge SCK2 pour l'autre chaîne d'accès série et le signal de sélection S pour le multiplexeur 2 à 1, 32B. Par conséquent, le générateur d'horloge d'accès série et le générateur de signaux de sélection sont combinés en un seul élément de circuit. La figure 14 est un diagramme temporel illustrant le fonctionnement du mode de réalisation de la figure 13. Dans ce cas, bien que davantage de broches soient exigées pour chaque chaîne d'accès série, il faut moins de circuits de support. Les architectures de chaînes d'accès série que la présente invention rend possibles sont particulièrement bien adaptées pour l'application au test de semiconducteurs à très haut niveau d'intégration (VLSI). Si un circuit de chaînes d'accès série conforme à la présente invention est réalisé sur une puce de circuit intégré, très peu des plages d'entrée/sortie sur la puce sont exigées pour les bornes d'entrée et de sortie du circuit de chaînes d'accès série. Ainsi, des broches ou des billes de bornes en une moindre quantité sont nécessaires pour le test lorsque la puce est montée dans un boîtier. La présente invention a également d'autres avantages, dont certains ont été mentionnés brièvement cidessus. Par exemple, bien que des données de test soient introduites par décalage dans une seule entrée d'accès série à une cadence plus élevée, la fréquence du signal d'horloge d'accès série pour chaque chaîne d'accès série individuelle n'augmente pas, ce qui fait que des vecteurs d'accès série existants, qui ont été créés et vérifiés pour fonctionner à certaines fréquences, peuvent être utilisés sans modification. Il n'y a dons pas d'augmentation de la charge de travail de servitude associée à d'autres techniques qui tentent d'augmenter la fréquence du signal d'horloge d'accès série ou de recalculer les vecteurs d'accès série. Un avantage supplémentaire de la présente invention consiste en ce qu'elle peut être utilisée avec des outils de génération automatique de configurations de test (ATPG) classiques pour générer des vecteurs d'accès série. Ceci peut être réalisé en créant un circuit virtuel pour l'utilisation avec l'outil d'ATPG. Le circuit virtuel est de préférence un circuit de structure d'accès série classique avec de multiples chaînes d'accès série, chacune d'elles étant attaquée par une horloge d'accès série indépendante. Les horloges doivent de préférence être activées avec certains intervalles de temps, de façon que les contraintes appropriées sur les conditions temporelles d'horloge soient respectées pendant l'ATPG. Par conséquent, la configuration de signaux d'horloge avec les conditions temporelles de transitions montantes et descendantes doit de préférence être décrite dans les contraintes de test. La configuration temporelle d'horloge doit de préférence être compatible avec celle utilisée dans le générateur de signaux de sélection. Après que les vecteurs d'accès série pour ce circuit virtuel ont été générés, ils peuvent ensuite être combinés en un seul vecteur d'accès série qui peut être appliqué à une seule entrée d'accès série conformément à la présente invention. Si un générateur de signaux d'horloge et/ou un générateur de signaux de sélection conformes à la présente invention sont utilisés, un seul signal d'horloge sera défini dans les vecteurs d'accès série, tandis que d'autres signaux d'horloge seront éliminés. Sinon, les signaux de sélection qui déterminent les points de mesure des valeurs de sortie d'accès série seront ajoutés dans les vecteurs d'accès série. Un avantage supplémentaire de l'invention est le suivant : du fait que les impulsions dans des horloges d'accès série individuelles sont échelonnées, la puissance de crête consommée pendant une opération de test série est réduite en comparaison avec un système de l'art antérieur dans lequel toutes les cellules d'accès série reçoivent simultanément des signaux d'horloge. Un autre avantage encore de la présente invention consiste en ce qu'elle peut être étendue à des structures d'accès série par registre à décalage périphérique, ou "Boundary Scan", qui n'autorisent qu'une seule chaîne d'accès série, en éliminant ainsi le problème d'une longue durée d'application de vecteurs de test. Comme envisagé ci-dessus, la présente invention réduit le nombre de bornes d'entrée et de sortie exigées pour une structure basée sur l'accès série. Avec une structure d'accès série à N chaînes de l'art antérieur, N broches d'entrée d'accès série, N broches de sortie d'accès série, une broche de validation d'accès série et une broche d'horloge sont exigées. Par conséquent, un total de 2N + 2 broches de test sont exigées. Au contraire, un mode de réalisation de la présente invention à N chaînes qui utilise un multiplexeur de sortie mais applique les signaux d'horloge et de sélection d'accès série par l'intermédiaire de broches séparées exige une broche d'entrée d'accès série, une broche de sortie d'accès série, une broche de validation d'accès série, N broches d'entrée d'horloge d'accès série et [Log2N] broches de signaux de sélection, soit un total de N+3+[Log2N]. Si un générateur d'horloge d'accès série conforme à la présente invention est ajouté, une seule broche d'entrée d'horloge d'accès série est nécessaire, et le nombre total de broches de test exigées tombe à 4+[Log2N]. De plus, si un générateur de signaux de sélection est ajouté, le nombre total de broches de test exigées est de quatre, indépendamment du nombre de chaînes d'accès série qui sont utilisées. Par conséquent, pour une structure basée sur l'accès série dans laquelle N = 32, une architecture de l'art antérieur exige 66 broches, tandis que la présente invention n'en exige que quatre. Des données expérimentales pour certains exemples de modes de réalisation de la présente invention sont illustrées ci-dessous. On a effectué des expériences sur une unité centrale numérique ayant 30000 portes, incluant 1862 bascules. On a testé les trois cas suivants : Cas 1 : un circuit d'accès série classique ayant une seule chaîne d'accès série. Cas 2 : un circuit d'accès série ayant deux chaînes d'accès série conforme à la présente invention. On a utilisé un multiplexeur 2 à 1 pour connecter les sorties des chaînes d'accès série à une seule broche de sortie. On a utilisé le générateur de signaux de sélection de la figure 15 pour commander le multiplexeur 2 à 1. On a utilisé des registres à décalage fictifs dans chacune des chaînes d'accès série. Cas 3 un circuit d'accès série ayant quatre chaînes d'accès série conforme à la présente invention. On a utilisé un multiplexeur 4 à 1 pour connecter les sorties des chaînes d'accès série à une seule borne de sortie. On a utilisé le générateur de signaux de sélection de la figure 16 pour commander le multiplexeur 4 à 1. On a utilisé des registres à décalage fictifs dans chacune des chaînes d'accès série. Dans les cas 2 et 3, les entrées d'accès série étaient partagées avec une broche d'entrée en combinant les signaux d'entrée. On a utilisé des signaux d'horloge d'accès série individuels, c'est-à-dire qu'on n'a pas utilisé de générateur de signaux d'horloge. En utilisant un outil de synthèse d'accès série, on a généré un circuit d'accès série pour le cas 1 et un circuit virtuel pour chacun des cas 2 et 3. Ensuite, on a généré des vecteurs d'accès série pour chaque circuit en utilisant un outil d'ATPG. Pendant l'ATPG on a utilisé pour les cas 2 et 3 des contraintes temporelles conditionnelles pour de multiples chaînes d'accès série avec de multiples horloges d'accès série. On a combiné les vecteurs d'accès série pour les cas 2 et 3 pour former des vecteurs d'accès série uniques. Dans l'ensemble des trois cas, on a effectué des simulations logiques en utilisant les vecteurs d'accès série pour valider les vecteurs d'accès série combinés et pour comparer le temps d'application de test. On a également effectué une simulation de défauts pour examiner la couverture de défauts pour chaque cas. Enfin, on a effectué une estimation de puissance pour estimer le courant maximal pour chaque cas. Le tableau de la figure 17 montre les temps de simulation logique pour l'ensemble des trois cas. Le temps de simulation logique indiqué à la première ligne est le temps d'application de test. La figure 17 montre que le temps d'application de test pour les cas 2 et 3 est inférieur respectivement à la moitié et au quart de celui dans le cas 1. Le temps d'unité centrale de traitement pour la simulation logique montre des réductions similaires du temps d'exécution réelle. Le tableau de la figure 18 montre les statistiques de simulation de défauts pour l'ensemble des trois cas. Des défauts détectés sont indiqués par Perte détectée et Pertepotentielle. Bien que le nombre total de défauts soit légèrement différent à cause de différences de circuits, la couverture de défauts est presque la même pour l'ensemble des trois cas. Enfin, le tableau de la figure 19 montre la consommation de puissance de crête pour l'ensemble des trois cas, en utilisant une estimation de puissance moyenne périodique. Dans un but de comparaison, la consommation de puissance pour les circuits virtuels utilisés pour générer les vecteurs d'accès série est indiquée. Comme le montre la figure 19, la consommation de puissance de crête diminue notablement lorsque le nombre de chaînes d'accès série conformes à la présente invention augmente. Après avoir décrit et illustré les principes de l'invention dans un mode de réalisation préféré de celleci, il doit apparaître que la configuration et les détails de l'invention peuvent être modifiés sans s'écarter de tels principes. Par exemple, les modes de réalisation décrits ci-dessus sont illustrés avec des cellules d'accès série multiplexées, mais il est possible d'utiliser d'autres types de cellules d'accès série, comme des cellules de structure d'accès série sensible au niveau (LSSD) ou des cellules d'accès série par horloge. Dans ce but, la figure 20 illustre comment la présente invention peut être mise en oeuvre avec des cellules d'accès série LSSD, auquel cas chaque cellule d'accès série comprend des entrées à la fois pour des signaux d'horloge maîtres SKM et des signaux d'horloge esclaves SCKS. Le circuit de la figure 20 comprend les cellules fictives 76 facultatives qui évitent des problèmes concernant des données perdues, comme envisagé ci-dessus en référence aux figures 11 et 12. Des signaux d'horloge maîtres sont désignés par MSCK, tandis que des signaux d'horloge esclaves sont désignés par SSCK. On considère donc que de tels changements et modifications entrent dans le cadre des revendications qui suivent. REVENDICATIONS 1. Circuit caractérisé en ce qu'il comprend une pluralité de chaînes d'accès série (100,102, 104,106) ayant une pluralité d'entrées d'accès série (SDI) couplées à une borne d'entrée (30), et une pluralité d'entrées d'horloge d'accès série (SCK) couplées pour recevoir une pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4). 2. Circuit selon la revendication 1, caractérisé en ce qu'il comprend en outre un générateur de signaux d'horloge d'accès série (36) couplé à la pluralité de chaînes d'accès série (100,102, 104,106) et adapté pour générer la pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4) en réponse à un seul signal d'horloge d'accès série (SCK). 3. Circuit selon la revendication 2, caractérisé en ce que la pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4) ont des fronts/ niveaux actifs ne se chevauchant pas. 4. Circuit selon la revendication 1, caractérisé en ce qu'il comprend en outre un multiplexeur (32) adapté pour coupler une pluralité de sorties d'accès série (Q) des chaînes d'accès série (100,102, 104,106) à une borne de sortie (34), en réponse à un ou plusieurs signaux de sélection (SI, S2). 5. Circuit selon la revendication 4, caractérisé en ce que le circuit est un circuit intégré, et les bornes d'entrée et de sortie sont des plages de connexion. 6. Circuit selon la revendication 4, caractérisé en ce que le circuit est un circuit intégré monté dans un boîtier, et les bornes d'entrée et de sortie sont des broches. 7. Circuit selon la revendication 1, caractérisé en ce que chacune des chaînes d'accès série (100,102, 104, 106) comprend une pluralité d'éléments d'accès série multiplexés. 8. Circuit selon la revendication 1, caractérisé en ce que chacune des chaînes d'accès série (100,102, 104, 106) comprend une pluralité d'éléments d'accès série (10, 11, 12, ...) recevant des signaux d'horloge. 9. Circuit selon la revendication 1, caractérisé en ce que : chacune des chaînes d'accès série (100,102, 104, 106) comprend une pluralité d'éléments du type structure d'accès série sensible au niveau, ou LSSD ; pluralité d'entrées d'horloge d'accès série sont des entrées d'horloge d'accès série de type maître; la pluralité de signaux d'horloge d'accès série sont des signaux d'horloge d'accès série de type maître ; la pluralité de chaînes d'accès série ont une pluralité d'entrées d'horloge de type esclave couplées pour recevoir une pluralité de signaux d'horloge d'accès série de type esclave. 10. Circuit selon la revendication 2, caractérisé en ce que le générateur de signaux d'horloge (36A) comprend une chaîne d'éléments de retard (40,42, 44, 46). 11. Circuit selon la revendication 2, caractérisé en ce que le générateur de signaux d'horloge d'accès série (36B) comprend : une boucle d'asservissement de phase (47); un compteur (56) couplé à la boucle d'asservissement de phase ; et un détecteur de séquence (58) couplé au compteur (56) . 12. Circuit caractérisé en ce qu'il comprend une pluralité de chaînes d'accès série (100,102, 104,106) ayant une pluralité de sortie d'accès série (Q) couplées à une borne de sortie (34) par l'intermédiaire d'un multiplexeur (32). 13. Circuit selon la revendication 12, caractérisé en ce que la pluralité de chaînes d'accès série (100,102, 104,106) ont une pluralité d'entrées d'accès série (SDI) couplées à une borne d'entrée (30), et une pluralité d'entrées d'horloge d'accès série (SCK) couplées pour recevoir une pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4). 14. Circuit selon la revendication 13, caractérisé en ce qu'il comprend en outre un générateur de signaux d'horloge d'accès série (36) couplé à la pluralité de chaînes d'accès série (100,102, 104, 106) , et adapté pour générer la pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4) en réponse à un seul signal d'horloge d'accès série (SCK). 15. Circuit selon la revendication 14, caractérisé en ce que la pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4) ont des fronts/ niveaux actifs ne se chevauchant pas. 16. Circuit selon la revendication 13, caractérisé en ce que le circuit est un circuit intégré, et les bornes d'entrée et de sortie sont des plages de connexion. 17. Circuit selon la revendication 13, caractérisé en ce que le circuit est un circuit intégré monté dans un boîtier, et les bornes d'entrée et de sortie sont des broches. 18. Circuit selon la revendication 12, caractérisé en ce que chacune des chaînes d'accès série (100,102, 104, 106) comprend une pluralité d'éléments d'accès série multiplexés. 19. Circuit selon la revendication 12, caractérisé en ce que chacune des chaînes d'accès série (100,102, 104, 106) comprend une pluralité d'éléments d'accès série (10, 11,12, ...) recevant des signaux d'horloge. 20. Circuit selon la revendication 12, caractérisé en ce que : chacune des chaînes d'accès série (100,102, 104,106) comprend une pluralité d'éléments du type structure d'accès série sensible au niveau, ou LSSD; la pluralité d'entrées d'horloge d'accès série sont des entrées d'horloge d'accès série de type maître; la pluralité de signaux d'horloge d'accès série sont des signaux d'horloge d'accès série de type maître ; la pluralité de chaînes d'accès série ont une pluralité d'entrées d'horloge de type esclave couplées pour recevoir une pluralité de signaux d'horloge d'accès série de type esclave. 21. Circuit selon la revendication 14, caractérisé en ce que le générateur de signaux d'horloge (36A) comprend une chaîne d'éléments de retard (40,42, 44,46). 22. Circuit selon la revendication 14, caractérisé en ce que le générateur de signaux d'horloge d'accès série (36B) comprend : une boucle d'asservissement de phase (47); un compteur (56) couplé à la boucle d'asservissement de phase ; et un détecteur de séquence (58) couplé au compteur (56) . 23. Procédé pour tester un circuit comprenant une pluralité de chaînes d'accès série (100,102, 104,106) ayant une pluralité d'entrées d'accès série (SDI) et une pluralité de sorties d'accès série (Q), le procédé étant caractérisé en ce qu'il comprend : l'attaque de la pluralité d'entrées d'accès série (SDI) par l'intermédiaire d'une borne d'entrée (30); et l'application de signaux d'horloge à la pluralité de chaînes d'accès série (100, 102,104, 106) au moyen d'un pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4). 24. Procédé selon la revendication 23, caractérisé en ce qu'il comprend en outre le décalage vers l'extérieur des données provenant de la pluralité de sorties d'accès série (Q), par l'intermédiaire d'une borne de sortie (34). 25. Procédé selon la revendication 24, caractérisé en ce que le décalage vers l'extérieur des données provenant de la pluralité de sortie d'accès série, par l'intermédiaire d'une borne de sortie (34) comprend : la sélection séquentielle de l'une de la pluralité de sorties d'accès série (Q); et le décalage vers l'extérieur des données provenant de la sortie d'accès série (Q) sélectionnée, par l'intermédiaire de la borne de sortie (34). 26. Procédé selon la revendication 23, caractérisé en ce qu'il comprend en outre la génération de la pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4) ayant des fronts/ niveaux actifs ne se chevauchant pas. 27. Procédé selon la revendication 23, caractérisé en ce que le circuit est un circuit intégré et les bornes d'entrée et de sortie sont des plages de connexion. 28. Procédé selon la revendication 23, caractérisé en ce que le circuit est un circuit intégré monté dans un boîtier, et les bornes d'entrée et de sortie sont des broches. 29. Procédé selon la revendication 23, caractérisé en ce que l'application de signaux d'horloge à la pluralité de chaînes d'accès série (100,102, 104, 106) avec une pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4) comprend l'application de signaux d'horloge à la pluralité de chaînes d'accès série avec une pluralité de signaux d'horloge d'accès série de type maître et une pluralité de signaux d'horloge d'accès série de type esclave. 30. Procédé pour tester un circuit comprenant une pluralité de chaînes d'accès série (100,102, 104,106) ayant une pluralité d'entrées d'accès série (SDI) et une pluralité de sorties d'accès série (Q), le procédé étant caractérisé en ce qu'il comprend le décalage vers l'extérieur des données provenant de la pluralité de sorties d'accès série (Q), par l'intermédiaire d'une borne de sortie (34) . 31. Procédé selon la revendication 30, caractérisé en ce que le décalage vers l'extérieur des données provenant de la pluralité de sortie d'accès série, par l'intermédiaire d'une borne de sortie (34) comprend : la sélection séquentielle de l'une de la pluralité de sorties d'accès série (Q); et le décalage vers l'extérieur des données provenant de la sortie d'accès série (Q) sélectionnée, par l'intermédiaire de la borne de sortie (34). 32. Procédé selon la revendication 30, caractérisé en ce qu' il comprend en outre : l' attaque de la pluralité d'entrées d'accès série (SDI) par l'intermédiaire d'une borne d'entrée (30) ; et l'application de signaux d'horloge à la pluralité de chaînes d'accès série (100,102, 104, 106) au moyen d'un pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4). 33. Procédé selon la revendication 32, caractérisé en ce qu'il comprend en outre la génération de la pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4) ayant des fronts/ niveaux actifs ne se chevauchant pas. 34. Procédé selon la revendication 32, caractérisé en ce que le circuit est un circuit intégré, et les bornes d'entrée et de sortie sont des plages de connexion. 35. Procédé selon la revendication 32, caractérisé en ce que le circuit est un circuit intégré, et les bornes d'entrée et de sortie sont des broches. 36. Procédé selon la revendication 32, caractérisé en ce que l'application de signaux d'horloge à la pluralité de chaînes d'accès série (100,102, 104,106) avec une pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4) comprend l'application de signaux d'horloge à la pluralité de chaînes d'accès série avec une pluralité de signaux d'horloge d'accès série de type maître et une pluralité de signaux d'horloge d'accès série de type esclave. 37. Procédé pour charger des vecteurs d'accès série dans un circuit comprenant une pluralité de chaînes d'accès série (100,102, 104,106) ayant une pluralité d'entrées d'accès série (SDI) et une pluralité de sorties d'accès série (Q), le procédé étant caractérisé en ce qu'il comprend : la diffusion d'une pluralité de vecteurs d'accès série vers la pluralité de chaînes d'accès série (100,102, 104, 106); et l'introduction sélective dans une première des chaînes d'accès série, par des signaux d'horloge, seulement des bits d'un premier des vecteurs d'accès série. 38. Procédé selon la revendication 37, caractérisé en ce qu'il comprend en outre l'introduction de bits provenant de la pluralité de vecteurs d'accès série dans leurs chaînes d'accès série correspondantes (100,102, 104, 106) en utilisant une pluralité de signaux d'horloge d'accès série (SCK1, SCK2, SCK3, SCK4).