Brevet FR2843645A1 — publié le 20040220

PROCEDE D'ETALONNAGE DES SORTIES VIDEO D'UN CIRCUIT DE PILOTAGE D'UN AFFICHEUR VIDEO ET DISPOSITIF POUR SA MISE EN OEUVRE La présente invention concerne un procédé d'étalonnage des sorties de vidéo d'un circuit de pilotage d'afficheur vidéo. Elle s'applique plus particulièrement aux circuits de pilotage de valves à cristaux liquides utilisées dans des projecteurs frontaux ou dans des rétroprojecteurs. Elle concerne également un dispositif pour la mise en oeuvre de ce procédé. 10 Actuellement, les valves à cristaux liquides comportent plusieurs entrées de signal vidéo pour obtenir un affichage performant dans le cadre de la télévision haute définition (HDTV). En effet, pour obtenir actuellement un affichage haute résolution, par exemple des images comportant 15 1920x1080 pixels, avec une fréquence image de 60 Hz et un intervalle sans vidéo de 5%, la fréquence pixel est fixé à 135 MHz environ pour un système à trois valves. Dans le cas d'un système mono- valve à cristaux liquides dans lequel les trois couleurs (Rouge, Vert, Bleu) sont adressées séquentiellement, cette fréquence est multipliée par trois, soit 405 MHz. La 20 présence de plusieurs entrées vidéo dans la valve permet alors de ramener cette fréquence à une valeur plus faible, la fréquence pixel étant alors divisée par le nombre d'entrées vidéo. La figure 1 montre une valve à cristaux liquides 1 de type LCOS (pour Liquid Crystal On Silicon) ayant N entrées vidéo E1 (ie[1,...N]) et un 25 circuit de pilotage 2 pour commander ladite valve. Le circuit de pilotage 2 est chargé de transformer un signal vidéo numérique R, V, B entrant en N signaux vidéo analogiques video_i se rapportant chacun à un groupe de colonnes de pixels de la valve. Les N signaux vidéo_i sont délivrés par N sorties SVi du circuit de pilotage, ie[1,...,N], puis fournis aux entrées E6 de la 30 valve 1. Chaque sortie vidéo SV, est munie d'un convertisseur numérique/analogique CNAi et d'un amplificateur AMP; à l'intérieur du circuit de pilotage 2. Pour obtenir une image vidéo parfaitement homogène à l'écran, il faut que les N sorties SV1 du circuit de pilotage 2 soient homogènes entre 35 elles en termes d'amplitude et de décalage de la tension de sortie (ou offset en langue anglaise). En effet, si celles-ci présentent des écarts de tension dus par exemple à des dérives en température des composants des convertisseurs numérique/analogique CNA1 et/ou des amplificateurs AMP1, des barres verticales de couleurs légèrement différentes apparaissent sur l'écran pour l'affichage d'une image uniforme. Il est donc important d'étalonner les sorties SVi entre elles. Aussi, la présente invention propose un procédé permettant d'étalonner les sorties vidéo du circuit de pilotage d'un afficheur vidéo tel qu'une valve à cristaux liquides. La présente invention est un procédé d'étalonnage des N sorties 10 vidéo d'un circuit de pilotage d'un afficheur vidéo, N étant supérieur ou égal à 2, un convertisseur numérique/analogique étant prévu dans ledit circuit de pilotage pour chacune desdites sorties vidéo. Ce procédé comporte les étapes suivantes: - appliquer successivement au moins un niveau de tension dit de 15 référence sur l'entrée du convertisseur numérique/analogique des N sorties vidéo, - pour chaque niveau de tension de référence, mesurer l'écart de tension entre l'une des N sorties vidéo, dite sortie de référence, et chacune des N-1 autres sorties vidéo, dites sorties à compenser, - pour chacune des N-1 sorties à compenser, traiter ledit écart de tension se rapportant à chaque niveau de tension de référence dans une boucle de réaction afin de déterminer une valeur de correction à appliquer aux signaux vidéo fournis au convertisseur numérique/analogique correspondant pour annuler ledit écart de tension. Selon un mode de réalisation particulier, la valeur de correction est une valeur de gain et/ou une valeur de décalage de tension. Avantageusement, le procédé comporte en outre l'étape de mémoriser, pour chaque sortie à compenser, ladite valeur de correction annulant ledit écart de tension. Selon un mode de réalisation particulier, on applique séquentiellement au moins une tension de référence basse et une tension de référence haute sur l'entrée du convertisseur numérique/analogique des N sorties vidéo du circuit de pilotage et l'étalonnage de chaque sortie vidéo est réalisé pendant le retour vertical d'au moins une trame vidéo. De préférence, le procédé comprend en outre une étape préalable d'étalonnage de la boucle de réaction. L'invention concerne également un dispositif d'étalonnage mettant en oeuvre ce procédé. Ce dispositif comporte: - un multiplexeur pour sélectionner séquentiellement les N-1 sorties vidéo à compenser, - un moyen pour appliquer au moins un niveau de tension de référence sur l'entrée du convertisseur numérique/analogique de la sortie sélectionnée par le multiplexeur, - un circuit soustracteur pour mesurer, pour chaque sortie à compenser et chaque niveau de référence, l'écart de tension entre la sortie à 10 compenser sélectionnée par le multiplexeur et la sortie de référence, - un convertisseur analogique/numérique pour numériser l'écart de tension mesuré par le circuit soustracteur, - un moyen de traitement numérique pour traiter les écarts de tension et déterminer une valeur de correction pour chaque sortie à 15 compenser, et - un moyen de correction pour appliquer ladite valeur de correction au signal de la sortie sélectionnée. De préférence, le multiplexeur est conçu pour sélectionner 20 également la sortie de référence du circuit de pilotage et le moyen de traitement des écarts de tension est apte à calculer des valeurs d'étalonnage de la boucle de réaction à intégrer dans le calcul de ladite valeur de correction. L'invention porte également sur un dispositif d'affichage vidéo comportant un afficheur vidéo et un circuit de pilotage dudit afficheur, caractérisé en ce qu'il comporte en outre un dispositif d'étalonnage tel que décrit ci-dessus. Le dispositif d'étalonnage est de préférence intégré dans le circuit 30 de pilotage. L'invention sera mieux comprise, et d'autres particularités et avantages apparaîtront à la lecture de la description qui va suivre, la description faisant référence aux dessins annexés parmi lesquels: - la figure 1 est un schéma synoptique d'une valve à cristaux liquides classique munie de son circuit de pilotage, - la figure 2 est un schéma synoptique d'une valve à cristaux liquides munie d'un circuit de pilotage conforme à l'invention, - les figures 3 et 4 représentent des chronogrammes de signaux illustrant le fonctionnement du circuit de pilotage de la figure 2, - les figures 5A à 5E illustrent différents cas de dérives en tension des sorties vidéo du circuit de pilotage de la figure 2, et - la figure 6 est un organigramme de correction des dérives en tension des sorties du circuit de pilotage. La présente invention sera décrite en se référant à un circuit de pilotage de valve à cristaux liquides de type LCOS tel que présenté à la figure 1. Bien entendu, I'invention peut s'appliquer à tous les types de circuits de pilotage comportant plusieurs sorties vidéo. Conformément à la présente invention et comme représenté sur la figure 2, pour la mise en oeuvre du procédé de l'invention, on prévoit une boucle de réaction pour corriger les dérives en tension des sorties SV1 du circuit de pilotage. Le procédé de l'invention comprend une étape de mesure des dérives en tension des sorties SV, et une étape de compensation de 20 celles-ci. Plus particulièrement, on mesure pour chaque sortie SVi, i e [2..N], des écarts de tension représentatifs de sa dérive en tension puis on calcule à l'aide de ces écarts de tension un décalage de tension de sortie offset_i et un gain gaini pour chaque sortie SV1, i e [2..N], ces valeurs de gain et de décalage de tension de sortie étant destinés à annuler la dérive en tension 25 de la sortie SV1 lorsque ledit gain et ledit décalage de tension de sortie sont appliqués au signal fourni au convertisseur CNAi. Ces écarts de tension sont mesurés par rapport à la sortie SV,. Cette sortie qui sert de référence correspond à l'une quelconque des N sorties du circuit de pilotage. Par souci de simplification, on emploiera dans la suite de la description le terme offset en lieu et place du terme décalage de tension de sortie. Selon l'invention, pour effectuer la mesure de la dérive en tension d'une sortie SV1, i e [2..N], on applique des tensions de référence refj, je 35 [1..M], sur l'entrée du convertisseur numérique/analogique CNAi et on mesure un écart de tension entre la sortie de l'amplificateur AMPi et la sortie de l'amplificateur AMP1 pour chacune de ces tensions de référence. Les écarts de tension mesurés sont ensuite utilisés pour calculer l'offset offseti et le gain gaini. La figure 2 représente un circuit de pilotage 2 modifié permettant 5 de mettre en oeuvre l'invention. Par rapport à la figure 1, le circuit de pilotage 2 comporte en outre - un multiplexeur MUX1 pour sélectionner une sortie SV à étalonner, i E[1..N]; - N multiplexeurs MUX21, i e[1..N], pour sélectionner l'application 10 d'un signal de tension de référence ou d'un signal vidéo sur l'entrée des convertisseurs CNAi, - un multiplexeur MUX3 pour sélectionner un signal de tension de référence refj, avec j e[1. .M], parmi M signaux de référence possibles, - un circuit soustracteur 3 pour mesurer l'écart de tension entre la 15 sortie SV1 sélectionnée par le multiplexeur MUX1 et la sortie SV1, - un convertisseur analogique/numérique 4 pour numériser l'écart de tension mesuré par le circuit soustracteur 3, - un processeur de traitement numérique 5 pour mémoriser les écarts de tension mesurés et calculer, pour chaque sortie SVI, iE [2..N], une 20 valeur de gain gaini et une valeur d'offset offseti en fonction des écarts mesurés, - des circuits multiplieurs Mi et des circuits additionneurs Ai, ie [2..N], pour respectivement appliquer le gain gain_i et l'offset offseti au signal d'entrée du convertisseur CNA,, et - un séquenceur 6 pour générer les signaux de commande MUXI_CTRL, MUX2_CTRL et MUX3_CTRL pour les multiplexeurs MUX1, MUX21, MUX3 et un signal de début de mesure EN pour le processeur de traitement numérique 5. Bien entendu, des moyens de calcul autres que le processeur de 30 traitement numérique peuvent être envisagés pour traiter les écarts de tension. Le fonctionnement du circuit de pilotage de la figure 2 est décrit ci-après en référence aux figures 3 et 4. L'étape de mesure est effectuée 35 pendant les retours verticaux des trames vidéo pour que les niveaux vidéo correspondant aux tensions de référence appliquées sur les entrées des convertisseurs CNAi ne soient pas affichés par la valve à cristaux liquides. Cette étape, ainsi que l'étape de calcul de gain et d'offset, seront plus particulièrement décrites pour un circuit de pilotage comprenant 4 sorties vidéo (N=4) et des convertisseurs numérique/analogique 10 bits (1024 niveaux de tension possibles). Pour l'étape de mesure, nous utiliserons par 5 ailleurs deux niveaux de tension de référence (M=2), par exemple ref1=32 et ref2=1023-32=991. Selon l'invention, le séquenceur 6 génère pendant l'étape de mesure un signal de sélection MUX1_CTRL pour sélectionner tour à tour les signaux vidéo analogiques provenant des amplificateurs AMP2, AMP3 et 10 AMP4. Chacun de ces signaux est maintenu à la sortie du multiplexeur MUX1 pendant une trame vidéo. Le séquenceur 6 génère aussi un signal de sélection MUX3_CTRL permettant de sélectionner le signal de référence Ref, puis le signal de référence Ref2 pendant le retour vertical de chaque trame. Il génère également un signal de sélection MUX2_CTRL pour 15 appliquer le signal de référence sélectionné par le multiplexeur MUX3 sur l'entrée des convertisseurs CNA2 à CNA4. Selon un mode de réalisation préféré, l'étape de mesure des écarts de tension entre les sorties SV2, SV3 et SV4 et la sortie vidéo SV1 est 20 précédée par une étape de mesure d'écarts de tension sur la sortie SV1 pour étalonner la boucle de réaction. Le processeur de calcul 5 doit en effet être étalonné pour compenser les erreurs qui sont éventuellement introduites par le circuit soustracteur 3 et le convertisseur analogique/numérique 4. Cette étape consiste à sélectionner à l'aide du multiplexeur MUXI la sortie SV1 et 25 à appliquer successivement les tensions de référence ref, et ref2 sur l'entrée du convertisseur CNA,. Les écarts de tension non nuls obtenus en sortie du convertisseur analogique/numérique 4 seront ensuite pris en compte par le processeur numérique 5 dans le calcul des valeurs gaini et offset_i des autres sorties SVi (i E [2..N]). L'étape de mesure des écarts de tension sur les 4 sorties SV1, SV2, SV3 et SV4 est illustrée par les chronogrammes des figures 3 et 4. Dans ces figures, MUXI_OUT, MUX2_OUT, MUX3_OUT et CAN_OUT désignent respectivement les sorties des multiplexeurs MUXI, MUX2, MUX3 et du 35 convertisseur 4. L'étape de mesure nécessite dans le cas présent 4 trames vidéo. Pendant le retour vertical d'une première trame Ti, on applique sur l'entrée du convertisseur CNA, le signal de référence ref1 puis le signal ref2. Pour ce faire, le signal MUX3_CTRL est mis à 0 puis à 1 au début de cette trame. Le multiplexeur MUX2 est par ailleurs commandé par le signal MUX2_CTRL pour placer le signal de référence provenant du multiplexeur MUX3 sur l'entrée du convertisseur CNAI. Enfin, le multiplexeur MUX1 est 5 alors commandé pour laisser passer le signal provenant de l'amplificateur AMP1. On obtient alors à la sortie du soustracteur 3 deux écarts de tension, notés respectivement dvlref1 pour la tension ref1 et dvl_ref2 pour la tension ref2. Ces deux écarts sont convertis en valeurs numériques par le convertisseur 4. Ces valeurs sont représentatives des imperfections du 10 soustracteur 3 et du convertisseur 4. A noter que, dans la suite de la description, dvirefj désigne l'écart de tension pour la sortie SV1 après application de la tension de référence refj sur l'entrée du convertisseur CANI. Pendant les trois trames suivantes T2, T3 et T4, on applique de la même manière les signaux de référence ref1 et ref2 sur l'entrée des convertisseurs 15 CNA2, CNA3 et CNA4. On obtient ainsi 2 écarts de tension, dvi_ref1 et dvi_ref2, pour chacune des sorties SVI, ie[1..4]. L'écart de tension dvirefj est de préférence obtenue en moyennant huit ou seize échantillons provenant du convertisseur 4 pour améliorer le rapport signal à bruit et donc obtenir une mesure fiable. Après l'étape de mesure, le processeur 5 dispose de NxM écarts de tension, soit 8 écarts dans le cas présent. Ces écarts de tension sont mémorisés dans une mémoire du processeur numérique 5 puis traités par celui-ci pour déterminer les valeurs de gain et d'offset à appliquer aux signaux d'entrée des convertisseurs CNA2 à CNA4. Une méthode de calcul 25 des valeurs gain_i et offset_i est définie ci-après en regard des figures 5A à E et de la figure 6. Les figures 5A et 5B illustrent deux exemples de dérives en tension ne nécessitant qu'une correction d'offset (adjonction d'un offset au signal d'entrée du convertisseur CNAi). La figure 5A illustre le cas d'un offset 30 positif et la figure 5B le cas d'un offset négatif. Dans ces deux cas, le signal délivré par la sortie SV1 est décalé d'une valeur de tension fixe par rapport à la sortie SV,. Les écarts de tension dvi_ref1 et dvi_ref2 sont donc égales et on peut alors modéliser la dérive par l'équation dvi_refj=Ao. Les figures 5C et 5D illustrent deux exemples de dérives en 35 tension ne nécessitant qu'une correction de gain (multiplication du signal d'entrée du convertisseur CNAi par un gain). Dans la figure 5C, il faut amplifier le signal fourni au convertisseur CNA1 (gain_i >1). Dans la figure D, il faut l'atténuer (gain i l'équation dvi refj=Ag* refj/1023. Le cas général nécessitant une correction de gain et d'offset est représenté à la figure 5E. On peut modéliser la dérive par l'équation dvi_refj=Ag* refj/1023 +Ao. Différents algorithmes peuvent être utilisés pour calculer les corrections de gain et d'offset. Si on considère que pour les bas niveaux de tension, la correction de gain (Ag* refj/1023) est faible, on peut dire que dviref1= Ao. L'algorithme le plus simple consiste alors à calculer dans un 10 premier temps l'offset pour annuler les dérives pour la tension de référence ref1 (dvi_ref1 =0) puis dans un deuxième temps à calculer les gains pour annuler les dérives pour la tension de référence ref2 (dviref2 =0). Cet algorithme est représenté à la figure 6. Le calcul d'offset est effectué de la manière suivante: on calcule, pour chaque sortie SV1, une correction d'offset 15 correctionoffset i et on l'additionne à la valeur d'offset calculée précédemment offseti précédent pour obtenir une valeur d'offset courante offseticourant, soit correction_offset_i = (dvi_refl-dvl_ref1)/Go et offseticourant = offseti_précédent + correction_offseti 20 o Go est le gain de la boucle de reaction. Le calcul du gain est effectué de la même manière. On calcule, pour chaque sortie SVi, une correction de gain correction_gain i et on l'additionne à la valeur de gain calculée précédemment gain_i_précédent 25 pour obtenir une valeur d'offset courante gainicourant, soit correction _ an dvi ref2-dvI ref2 1023 corr ngaini --= - X GO ref2 -ref, et gaini courant = gain iprécédent + correction gain_i. L'étalonnage des sorties SVi est terminé lorsque tous les écarts 30 de tension dvirefj sont nuls. Cela nécessite généralement plusieurs cycles de N trames. Il est évident que, pour l'homme de l'art, d'autres circuits et d'autres méthodes de calcul que ceux ou celle décrit(e)s précédemment peuvent être utilisé(e)s pour la mise en oeuvre du procédé de l'invention. Il est évident que, pour l'homme de l'art, d'autres circuits et d'autres méthodes de calcul que ceux ou celle décrit(e)s précédemment peuvent être utilisé(e)s pour la mise en oeuvre du procédé de l'invention. REVENDICATIONS 1. Procédé d'étalonnage des N sorties vidéo (SVj) d'un circuit de pilotage (2) d'un afficheur vidéo, N étant supérieur ou égal à 2, un 5 convertisseur numérique/analogique (CNA1) étant prévu dans ledit circuit de pilotage pour chacune desdites sorties vidéo, caractérisé en ce qu'il comporte les étapes suivantes: - appliquer successivement au moins un niveau de tension (refj) dit de référence sur l'entrée du convertisseur numérique/analogique (CNAi) 10 des N sorties vidéo, - pour chaque niveau de tension de référence, mesurer l'écart de tension (dvi_refj) entre l'une (SV,) des N sorties vidéo, dite sortie de référence, et chacune des N-1 autres sorties vidéo, dites sorties à compenser, - pour chacune des N- 1 sorties à compenser, traiter ledit écart de tension (dvi_refj) se rapportant à chaque niveau de tension de référence dans une boucle de réaction afin de déterminer une valeur de correction à appliquer aux signaux vidéo fournis au convertisseur numérique/analogique correspondant pour annuler ledit écart de tension (dviLrefj). 20 2. Procédé selon la revendication 1, caractérisé en ce que ladite valeur de correction est une valeur de gain (gain i) et/ou une valeur de décalage de tension (offset i). 3. Procédé selon la revendication 1 ou 2, caractérisé en ce qu'il comporte en outre l'étape de mémoriser, pour chaque sortie à compenser, ladite valeur de correction annulant ledit écart de tension (dvi refj). 4. Procédé selon l'une des revendications I à 3, caractérisé en ce 30 qu'on applique séquentiellement au moins une tension de référence basse (ref1) et une tension de référence haute (ref2) sur l'entrée du convertisseur numérique/analogique des N sorties vidéo du circuit de pilotage. 5. Procédé selon l'une quelconque des revendications 1 à 4, 35 caractérisé en ce que l'étalonnage de chaque sortie vidéo est réalisé pendant le retour vertical d'au moins une trame vidéo. 6. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comporte en outre une étape préalable d'étalonnage de la boucle de réaction. 7. Dispositif d'étalonnage pour la mise en oeuvre du procédé selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comporte: - un multiplexeur (MUXI) pour sélectionner séquentiellement les N-1 sorties vidéo à compenser, - un moyen (MUX3) pour appliquer au moins un niveau de tension de référence (refj) sur l'entrée du convertisseur numérique/analogique de la sortie sélectionnée par le multiplexeur, - un circuit soustracteur (3) pour mesurer, pour chaque sortie (SVI) à compenser et chaque niveau de référence (refj), l'écart de tension (dvLirefj) 15 entre la sortie à compenser sélectionné par le multiplexeur et la sortie de référence (SV,), - un convertisseur analogique/numérique (4) pour numériser l'écart de tension (dvirefj) mesuré par le circuit soustracteur, - un moyen de traitement numérique (5) pour traiter les écarts de 20 tension et déterminer une valeur de correction pour chaque sortie à compenser, et - un moyen de correction (Mi,Ai) pour appliquer ladite valeur de correction au signal de la sortie sélectionnée. 8. Dispositif d'étalonnage selon la revendication 6, caractérisé en ce que ledit multiplexeur (MUX1) est conçu pour sélectionner également la sortie de référence (SV,) du circuit de pilotage (2) et en ce que ledit moyen de traitement numérique (5) est apte à calculer des valeurs d'étalonnage de la boucle de réaction (dvl_ref1, dvl_ref2) à intégrer dans le calcul de ladite 30 valeur de correction. 9. Dispositif d'affichage vidéo comportant un afficheur vidéo et un circuit de pilotage dudit afficheur, caractérisé en ce qu'il comporte en outre un dispositif d'étalonnage selon la revendication 7 ou 8. 35 2843645 12 10. Dispositif d'affichage vidéo selon la revendication 9, caractérisé en ce que ledit dispositif d'étalonnage est intégré dans le circuit de pilotage.