Brevet FR2839829A1 — publié le 20031121

revendications precedentes, Buffer pour circuit a contact Lt invention concerne un buffer, par exemple pour une carte a contact. L' invention est notamment interessante pour une carte a contact utilisant un potentiel d'alimentation VDDl different d'un potentiel s dalimentation VDD2 utilise par un lecteur avec lequel la carte communique. De maniere generale, une carte a contact Cl (figure l) comprend un circuit integre CI regroupant l 'ensemble des circuits electroniques apses a realiser toutes les fonctionnalites de la carte. Le circuit CI est relic a au moins une borne de contact PAD. Lors de l'utilisation de la carte, la ou les bornes de contact de la carte viennent en contact avec une ou des bornes correspondantes d'un lecteur de carte den lequel la carte ,, est luseree. Une borne PAD peut etre utilisee en entree pour permettre au circuit CI de recevoir des donnees issues du lecteur C2 ou en sortie pour permettre au circuit CI de transmettre des donnees au lecteur. Une borne PAD peut egalement etre utilisee en entree pour certaines fonctions du circuit CI et en sortie pour d'autres fonctions du circuit CI. Lorsque le potentiel VDDl d'alimentation de la 2s carte est different du potentiel VDD2 d'alimentation du lecteur, il est necessaire d'utiliser, entre la borne PAD et le circuit CI de la carte, un buffer d' entree et / ou un buffer de sortie pour adapter ['amplitude des signaux. Un buffer d' entree BE a ainsi pour fonction de transformer des signaux recus du lecteur et compris entre O et VDD2 en des signaux compris entre 0 et VDDl, exploitables par le circuit CI. De maniere similaire, un buffer de sortie BS a pour fonction transformer des ' ? signaux a transmettre au lecteur et compris entre O et VDD1 en des signaux compris entre 0 et VDD2 exploitables par le lecteur de carte. Lorsqu'une borne PAD est utilisee en entree et en sortie, les buffers d' entree et de sortie ne doivent pas se perturber l'un lautre au point commun au niveau de la borne PAD. Pour cela, notamment, le buffer de sortie BS doit avoir une sortie a haute impedance lorsqu'il ntest pas utilise. Dans un exemple, on considere une carte alimentee par un potentiel d'alimentation interne de la carte VDD1 inferieur au potentiel VDD2 alimentant le lecteur. Le potentiel d'alimentation interne de la carte VDD1 est produit par un circuit de regulation connu a partir du potentiel VDD2 recu sur une entree de la carte. Un buffer dentree pour une telle carte est realise selon des schema connus a partir notamment d'inverseurs alimentes par le potentiel VDD1. Un buffer de sortie pour une telle carte est represente sur la figure 2. I1 comprend deux elevateurs , 20 de potential, et un inverseur trots etats 30. L'elevateur 10 recoit un signal VAL logique de commande, prenant deux valeurs O ou VDD1, et il produit un signal HVAL logique de niveau plus eleve et prenant deux valeurs: HVAL = 0 lorsque VAL = 0 HVAL = VDD2 lorsque VAL = VDD1 Dans l'exemple de la figure 2, l'elevateur 10 comprend deux transistors T1, T3 de type P. deux transistors T2, T4 de type N. et un inverseur I1 simple alimente par VDD1. Les transistors T1, T2 vent connectes en eerie. Le potentiel VDD2 est applique sur la source et le caisson de T1 et la source de T2 est connectee a une masse du circuit. Le drain commun des transistors T1, T2 est i connecte a la grille de T3. Les transistors T3, T4 vent egalement connectes en eerie. Le potentiel VDD2 est applique sur la source et le caisson de T3, et la source de T4 est connectee a la masse du circuit. Le drain commun des transistors T3, T4 est connecte a la grille de T1 et forme la sortie du circuit elevateur 10 sur laquelle est produit le signal HVAL. Enfin, la grille de T2 est connectee a la grille de T4 par l'intermediaire de l'inverseur I1. La grille de T2 forme l' entree de l'elevateur sur laquelle est applique le signal VAL. L'elevateur 20 recoit un signal DATA logique, prenant deux valeurs 0 ou VDD1, et il produit un signal INT inverse logique du signal DATA mais de niveau plus eleve. Le signal INT prend ainsi deux valeurs: INT = VDD2 lorsque DATA = 0 INT = 0 lorsque DATA = VDD1 L'elevateur 20 est realise de la meme maniere que ltelevateur 10, un inverseur I2 simple alimente par le potentiel VDD2 a simplement ete ajoute a la sortie de ltelevateur 20. L'inverseur 30 recoit le signal de validation HVAL et le signal de donnees INT, qui prennent deux valeurs, 0 ou VDD2. L'inverseur 30 comprend une borne de sortie OUT connectee a la borne PAD de la carte. L'inverseur 10 2s fonctionne de la maniere suivante: - il produit un signal HDATA, inverse logique de INT sur sa sortie OUT lorsque le signal HVAL est actif (dans l'exemple egal a 0) - sa sortie OUT est a haute impedance lorsque le signal HVAL est inactif. L'inverseur 30 comprend deux transistors T5, T6 de type P. deux transistors T7, T8 de type N. et un inverseur I3 simple. Les transistors T5, T6, T7, T8 vent connectes en serie entre une masse du circuit et une borne d'alimentation sur laquelle est applique le potentiel VDD2. Le potentiel VDD2 est applique sur les caissons des transistors T5, T6 et sur la source du transistor T5 dont le drain est connecte a la source de T6. La source de Tg est connectee a la masse du circuit et son drain est connecte a la source de T7. Les drains des transistors T6, T7 vent connectes ensemble a la sortie OUT de linverseur 30. Les grilles des transistors T5, T8 vent connectees ensemble et recoivent le signal INT. Enfin, la grille de T6 est connectee a la grille de T7 par l'intermediaire de l'inverseur I3 alimente par VDD2. La grille de T6 recoit le signal de commande HVAL. L'inverseur 30 fonctionne de la maniere suivante. Lorsque HVAL = VDD2, les transistors T6, T7 vent bloques et la sortie OUT est a haute impedance, quel que soit la valeur de INT et l'etat des transistors T5, T8. Inversement, lorsque HVAL = 0, les transistors T6, T7 vent passants. Selon la valeur du signal INT, le transistor T5 ou le transistor T8 est passant et le signal HDATA inverse logique du signal INT est produit sur la sortie OUT. Le signal HDATA est finalement identique au signal DATA d'un point de vue logique, mais a un niveau de potentiel superieur. A noter que les signaux HVAL et INT doivent necessairement atteindre la valeur VDD2 pour bloquer le fonctionnement de l'inverseur 30, et plus precisement pour bloquer le transistor T6, d'ou la necessite d'utiliser les elevateurs de potentiel 10, 20. Le buffer de la figure 2 presente l' inconvenient d'utiliser un nombre important de transistors. En effet, sachant qutun inverseur simple est realise a partir d'un transistor P et d'un transistor N connectes en eerie, il est necessaire dutiliser au total 20 transistors pour realiser le buffer. Le nombre de transistors important entralne bien sur une taille de circuit importante, et une consommation d'energie egalement importante. Un but de l' invention est de realiser un buffer comprenant un nombre de transistors limite, de sorte a realiser un buffer de taille plus petite et consommant moins denergie que les buffers connus et de meme fonction. Ce but est atteint par un buffer selon l 'invention qui comprend: - une porte logique pour clever le niveau de potentiel de donnees numeriques dentree dont un premier niveau logique ("1") a un potentiel egal a un potentiel d'alimentation teas (VDD1), et pour produire des donnees intermediaires si un signal de validation est actif, les cites donnees intermediaires ayant un premier niveau logique ("1") dont le potentiel est egal a un potentiel d'alimentation haut (VDD2), les cites donnees intermediaires etant inverses logiques des donnees d' entree, et - un inverseur trots etats pour produire sur une sortie des donnees de sortie inverses logiques des donnees intermediaires si le signal de validation est actif et dont la sortie OUT est a haute impedance sinon. Un buffer selon l' invention a la meme fonction qu'un buffer equivalent connu: il produit sur sa sortie des donnees identiques, d'un point de vue logique, aux donnees qu'il recoit sur son entree, mais de niveau de potentiel different. Par contre, le buffer selon l' invention utilise uniquement une porte logique elevatrice de potentiel et en consequence utilise un nombre de transistors beaucoup moins important qu'un buffer connu, comme on le verra mieux par la suite dans des exemples. L' invention et les avantages qui en decoulent apparaltront plus clairement a la lecture de la description qui suit d'exemples de realisation d'un buffer selon l' invention. La description est a fire en reference aux dessins annexes dans lesquels: - la figure 1, deja decrite, est un schema de principe d'une carte a contact, - la figure 2, deja decrite, est un schema electronique d'un buffer connu, - la figure 3 est un schema electronique dun buffer selon l 'invention. Un buffer selon l' invention peut par exemple etre utilise dans une carte telle que celle de la figure 1, comme buffer de sortie BS entre le circuit CI et une borne PAD de la carte. La borne PAD est utilisee dans l'exemple comme borne d' entree lors d'un fonctionnement normal de la carte et comme borne de sortie lors d'une phase de test de la carte. Le circuit integre CI de la carte utilise un potentiel teas VDD1 d'alimentation, par exemple de 3 V. Le buffer permet de transmettre des donnees a un circuit (par exemple un lecteur de carte) utilisant un potentiel haut VDD2 d'alimentation, par 2s exemple de 5 V. Le buffer recoit des donnees numeriques DATA, sous la forme d'un signal logique prenant deux valeurs logiques 0 ou VDD1, et un signal VAL logique de validation, prenant egalement deux valeurs 0 ou VDD1. Le buffer eleve le potentiel des donnees DATA, puis lorsque le signal VAL est actif, il produit un signal logique HDATA contenant les donnees DATA sur une sortie OUT. Le signal HDATA varie entre 0 et VDD2 superieure a VDD1. Lorsque le signal VAL est inactif, la sortie OUT du buffer est a haute impedance. Ainsi, le buffer ne perturbe pas son environnement lorsquil est inactif (ici en mode de fonctionnement normal de la carte). Le buffer comprend une porte logique elevatrice de potential 50 et un inverseur trots etats 60. La porte 50 est de type NON-ET, elle comprend quatre transistors Tll, T12, T16, T17 de type N et quatre transistors T13, T14, T15, T18 de type P. Le drain du transistor Tll est connecte a la grille du transistor T15 et la source de Tll est connectee au drain du transistor T12 dont la source est connectee a la masse. Le potentiel VDD2 est applique sur la source et le caisson du transistor T15 et sur la source et le caisson du transistor T18. Le drain de T15 est connecte a la grille de T18. Le potentiel VDD1 est applique sur la source des transistors T13, T14. Le drain de T13 et le drain de T14 vent connectes ensemble a la grille du transistor T16 et au drain du transistor T17. La source de T16 et la source de T17 vent connectees a la masse. Le drain de T16 et la grille de T17 vent connectes ensemble au drain de T15 et a la grille de T18. Enfin, la grille de Tll et la grille de T13 vent connectees ensemble sur une borne d' entree de la porte 50 sur laquelle est applique le signal VAL. La grille de T12 et la grille de T14 vent connectees ensemble a une autre borne d' entree de la porte 50 sur laquelle est applique le signal DATA. Le drain de Tll et le drain de T18 vent connectes ensemble a une borne de sortie de la porte 50 sur laquelle est produit le signal /HDATA. La porte 50 fonctionne de la maniere suivante. Lorsque le signal VAL est inactif a 0, Tll est bloque et T13 est passant; le potentiel VDD1 apparalt sur le drain de T13 et sur la grille de T16, ce qui rend passant le transistor T16. Le potentiel nul apparalt alors sur le drain du transistor T16 et sur la grille de T18. T18 est ainsi rendu passant et le signal /HDATA sur son drain est egal a VDD2. Lorsque le signal VAL est actif, egal a VDD1 correspondent a un "1" logique, le transistor Tll est passant et le transistor T13 est bloque. Lorsque le signal DATA est egal a 0, T12 est bloque et T14 est passant; le potentiel VDD1 apparalt sur le drain de T14 et sur la grille de T16; le transistor T16 est passant, le potentiel nul apparalt sur le drain de T16 et done sur la grille de T18; le transistor T18 est passant et le signal /HDATA sur le drain de T18 est egal a VDD2. Inversement, lorsque le signal DATA est egal a VDD1, T12 est passant et T14 est bloque; le potentiel nul apparalt sur le drain de T12 puis sur le drain de Tll et la grille de T15; T15 est passant et le potentiel VDD2 apparalt sur le drain de T15 et sur la grille de T18 qui est bloque; le signal /HDATA est egal a 0. En resume, la porte logique 50 recoit les signaux VAL et DATA compris entre O et VDD1 et elle produit un signal /HDATA qui est: /HDATA = VDD2 lorsque VAL est inactif a O /HDATA = 0 si DATA = VDD1 et VAL actif a VDD1 /HDATA = VDD2 si DATA = 0 et VAL actif a VDD1. L'inverseur trots etats 60 comprend deux transistors T21, T22 de type P et deux transistors T23, T24 de type N connectes en eerie. Le potentiel VDD2 est applique sur la source du transistor T21 dont le drain est connecte a la source de T22. Le potentiel VDD2 est egalement applique sur les caissons des transistors T21, T22. La masse du circuit est connectee a la source du transistor T24 dont le drain est connecte a la source de T23. Les drains des transistors T22, T23 vent connectes ensemble a une borne de sortie OUT de l'inverseur 60. La grille de T22 est connectee a la masse et le signal de validation VAL est applique sur la grille du transistor T23. Enfin, le signal /HDATA contenant les donnees intermediaire est applique sur les grilles des transistors T21, T24. L'inverseur 60 fonctionne de la maniere suivante. Lorsque le signal VAL et inactif egal a 0, le signal /HDATA est egal a VDD2; les transistors T21 et T23 de l'inverseur vent done bloques et la sortie OUT est a haute impedance. Loreque le signal VAL est actif egal a VDD1 (correspondent a un "1" logique), le transistor T23 est passant, de meme que le transistor T22. L'inverseur produit dans ce cas le signal HDATA sur sa sortie OUT qui est inverse du signal /HDATA selon que le transistor T21 ou le transistor T24 est passant. On notera que, selon le schema de la figure 2, le buffer selon l 'invention comprend douze transistors seulement, soit un gain de l'ordre de 40% par rapport a un buffer connu, en terme de surface de silicium et denergie consommee. 2s Si la charge capacitive sur la sortie OUT de l'inverseur 60 est importante, alors il faut fournir un courant important aux transistors T21, T24 pour que linverseur puisse commuter sans difficulte. Pour cela, il est possible d'ajouter deux inverseurs simples (representes en pointilles sur la figure 3) alimentes par le potentiel VDD2 et connectes en serie entre la porte 50 et l'inverseur 60. Le buffer devient alors un peu plus gros (16 transistors), mais il reste cependant plus petit que les buffers connus. REVENDICATIONS 1. Circuit integre comprenant un buffer comprenant: - une porte logique (50) pour clever le niveau de potentiel de donnees numeriques d' entree (DATA) dont un premier niveau logique ("1") a un potentiel egal a un potentiel d'alimentation teas (VDD1), et pour produire des donnees intermediaires (/HDATA) si un signal de validation (VAL) est actif ("1"), les cites donnees intermediaires (/HDATA) ayant un premier niveau logique ("1") dont le potentiel est egal a un potentiel lo dalimentation haut (VDD2), les cites donnees intermediaires (/HDATA) etant inverses logiques des donnees dentree (DATA), et - un inverseur trots etats (60) pour produire sur une sortie (OUT) des donnees de sortie (HDATA) inverses logiques des donnees intermediaires (/HDATA) Si le signal de validation (VAL) est actif et dont la sortie OUT est a haute impedance sinon. 2. Circuit selon la revendication 1, dans loquel le buffer comprend egalement deux inverseurs connectes en serie entre une sortie de la porte logique sur laquelle vent produites les donnees intermediaires et une entree de donnees de l'inverseur trots etats (60). 3. Circuit integre selon l'une des revendications 1 ou 2, dans lequel la porte logique (50) est une porte NON-ET logique elevatrice de potential. 4. Circuit integre selon la revendication 3, caracterise en ce que la porte logique comprend: - un premier transistor (T11) et un deuxieme transistor (T12) connectes en serie entre une masse du circuit et une grille d'un troisieme transistor (T15), le potentiel d'alimentation haut (VDD2) etant applique sur la source du troisieme transistor, une grille du premier transistor (Tll) etant connectee a une premiere entree de la porte logique sur laquelle est applique le signal de validation, et une grille du deuxieme transistor (T12) etant connectee a une deuxieme entree de la porte logique (50) sur laquelle vent appliquees les donnees d' entree (DATA), - un quatrieme transistor (T13) et un cinquieme transistor (T14) connectes en parallele entre le potentiel d'alimentation teas (VDD1) et un drain d'un sixieme transistor (T17) dont une source est connectee a la masse et dont une grille est connectee a un drain du troisieme transistor (T15), une grille du quatrieme transistor (T13) etant connectee a la premiere entree de la porte logique (50) et une grille du cinquieme transistor (T14) etant connectee a la deuxieme entree de la porte logique ( 50), - un septieme transistor (T16) dont une grille est connectee au drain du sixieme transistor (T17), dont une source est connectee a la masse et dont un drain est connecte au drain du troisieme transistor (T15) , - un huitieme transistor (T18) dont une grille est connectee au drain du troisieme transistor et dont un 2s drain est connecte a la grille du troisieme transistor (T15), le potentiel d'alimentation haut (VDD2) etant applique sur une source du huitieme transistor (T18) et le drain du huitieme transistor (T18) formant une sortie de la porte logique (50) sur laquelle vent produites les donnees intermediaires. 5. Circuit integre selon l'une des revendications 1 a 4, dans loquel l'inverseur trots etats (60) comprend: - un neuvieme transistor (21), un dixieme 3s transistor (T22), un onzieme transistor (T23) et un douzieme transistor 524) connectes en eerie, le potentiel d'alimentation haut (VDD2) etant applique sur une source du neuvieme transistor (T21), un drain du neuvieme transistor etant connecte a une source du dixieme transistor (T22), une source et un drain du douzieme transistor (T24) etant connectes respectivement a la masse et a une source du onzieme transistor (T23), un drain commun du dixieme transistor (T22) et du onzieme transistor (T23) formant une sortie (OUT) de l'inverseur trots etat (60), une grille du dixieme transistor (T22) etant connectee a la masse, une grille commune du neuvieme transistor (T21) et du douzieme transistor (T24) formant une entree de donnee de l'inverseur trots etats (60) sur laquelle vent appliquees les donnees intermediaires (/HDATA) et une grille du onzieme transistor formant une entree de validation de l'inverseur trots etats sur laquelle est applique le