Brevet FR2839222A1 — publié le 20031031

inférieure en valeur absolue à 50 ps/nm et de préférence à 25 ps/nm. Procédé et circuit d'entrelacement de données numériques pour la réduction d'erreurs de transmission. L'invention concerne le domaine de la transmission de donnces et, en particulier, la réduction d'erreurs de transmission. Plus particulièrement, l'invention porte sur un procédé et un cTrcuit d'entrelacement de donnces numériques pour la réduction d'erreurs de transmission desdites données. De manière conventionnelle, pour protéger les données contre les erreurs de transmission, on utilise un entrelacement dont le principe général est de rendre ces erreurs de transmission aléatoires. Ceci est effectué, lors de l'émission, en dispersant les bits, en particulier les mots ou octets, dans un flux de données émis de manière à éviter qu'un nombre élevé de bits appartenant à un même mot de codage subissent un bruit de transmission identique. A la réception, les bits, en particulier les mots ou octets, sont alors réordonnés dans l'ordre dans lequel ils se trouvaient avant leur entrelacement. Pour procéder à l'entrelacement d'un flux de données incident, on divise le flux de données en blocs de bits et l'on procède à l'entrelacement proprement dit de chaque bloc de bits. Pour ce faire, les bits, en particulier les mots ou octets, de chaque bloc sont inscrits dans une table d'entrelacement dont les caractéristiques correspondent à des entrelacements prédéfinis, à savoir la longueur des mots de codage L et la profondeur d'entrelacement I. La longueur des mots de codage correspond au nombre d' ensemble de bits de chaque ligne de la table d'entrelacement. La profondeur d'entrelacement I est un nombre entier prédéterminé correspondant au nombre de mots de codage consécutifs et donc au nombre de lignes de la table d'entrelacement. L'augmentation de la profondeur d'entrelacement I permet d'augmenter l'efficacité du procédé d'entrelacement, c'est-à-dire la protection contre les bruits de transmission. Cependant, et comme on le conçoit, cette augmentation nécessite l'utilisation d'une table d'entrelacement de capacité accrue et entraîne, par conséquent, une augmentation significative de la durée des traitements mis en _uvre pour l'entrelacement des donnces. Une telle augmentation de la durce de traitement des données est un inconvénient majeur dans le domaine de la télécommunication. Pour l'entrelacement d'un flux de donnces incident, on divise le flux de données en blocs de LxI ensemble de bits chacun, on écrit les bits de chaque bloc sous la forme de lignes successives d'ensembles de bits dans la table d'entrelacement, et l'on extrait les ensembles de bits de chaque bloc selon un ordre différent, par exemple colonne par col onne. Il arrive souvent que le dernier bloc traité ait un nombre de bits inférieur au nombre d'adresses mémoire de la table d'entrelacement, c'està-dire inférieur à Lxi. Dans ce cas, les bits de ce bloc présentent un entrelacement moins efficace que celui des bits précédents, dans la mesure o ils sont moins dispersés. Pour pallier cet inconvénient, il a été proposé un procédé d'entrelacement dynamique, selon lequel on utilise deux profondeurs d'entrelacement I1 et I2 et selon lequel, après avoir entrelacé un certain nombre de blocs en utilisant la première profondeur d'entrelacement I1, on procède à l'entrelacement des blocs consécutifs au moyen de la deuxième profondeur d'entrelacement I2. On évite ainsi que le dernier bloc subisse un entrelacement moindre. Selon ces techniques d'entrelacement de données numériques, on utilise deux tables d'entrelacement pour l'écriture et la lecture de deux blocs consécutifs de données. Ainsi, à chaque instant, une première mémoire est utilisée pour l'écriture des ensembles de bits d'un bloc B tandis que l'autre mémoire est utilisce pour la lecture des ensembles de bits du bloc antérieur B-1. Après traitement des bits du bloc B-1, la première mémoire est utilisée pour la lecture des bits du bloc B. tandis que l'autre mémoire est utilisée pour l'écriture des bits d'un bloc consécutif B+1. Ainsi, ces techniques d'entrelacement nécessitent l'utilisation de mémoires de forte capacité, c'est-à-dire d'une capacité globale double de la capacité rcellement nécessaire pour le stockage de l'ensemble des bits de chaque bloc. Le but de l'invention est donc de pallier cet inconvénient et de fournir un procédé et un circuit d'entrelacement de donnces numériques permettant de diminuer la capacité des moyens de mémorisation utilisés dans les procédés d'entrelacement selon l'état de la technique. S el on l'inventi on, il est donc proposé un pro cédé d'entrelacement de données numériques pour la réduction d'erreurs de transmission desdites données, comprenant les étapes suivant lesquelles on divise un flux de données numériques en blocs consécutifs de bits, et l'on effectue un entrelacement de chaque bloc de bits par écriture du bloc de bits dans une table d'entrelacement agencce sous la forme de lignes et de colonnes d'adresses mémoire dont le nombre de lignes et de colonnes correspond à des paramètres d'entrelacement prédéterminés, et lecture des bits écrits dans la table selon une séquence de lecture prédéfinie. Selon une caractéristique générale de ce procédé, lors d'une séquence d'accès aux adresses mémoire pour la lecture des bits d'un bloc, on procède à l'écriture des bits d'un bloc consécutif auxdites adresses, les séquences d'accès aux adresses mémoire pour l'entrelacement des blocs de bits étant différentes les unes des autres. On diminue ainsi considérablement les ressources nocessaires pour le stockage des bits de chaque bloc dans la mesure o les bits d'un bloc sont écrits aux mémes adresses que les bits d'un bloc préalablement écrits en mémoire, et ce au cours d'une méme séquence de balayage de la mémoire. Selon une autre caractéristique de ce procédé, la séquence d'accès aux adresses mémoire est élaborée à partir de l'un au moins des paramètres d'entrelacement. En particulier, les paramètres d'entrelacement sont respectivement constitués par le nombre de bits ou d'ensembles de bits de mots de codage formés par les lignes de la table d'entrelacement et par la profondeur d'entrelacement. Selon un mode de mise en _uvre de ce procédé, les adresses Ai de la table d'entrelacement auxquelles sont écrits les bits ou ensembles de bits numéro i d'un bloc de bits au cours d'une séquence d'accès à la mémoire sont définies selon la relation suivante: Ai = nbxL dans laquelle: - L désigne le nombre de bits ou d' ensembles de bits des mots de codage; - nb désigne le numéro d'ordre de la séquence d'accès à la mémoire et - b désigne le numéro de la séquence d'accès à la mémoire. De préférence, ce procédé constitue un procédé d'entrelacement dynamique. On utilise alors deux profondeurs d'entrelacement pour l'entrelacement des blocs de bits de manière que le nombre de bits ou d'ensembles de bits du dernier bloc de bits corresponde le plus possible au nombre d'adresses mémoire de la table d'entrelacement. Selon une autre caractéristique du procédé, le nombre d'adresses mémoire de la table d'entrelacement est choisi de manière qu'il soit égal au résultat d'une multiplication de la longueur des mots de codage par la plus grande profondeur d'entrelacement. Selon un mode de mise en _uvre avantageux, les accès aux adresses mémoire de chaque séquence d'accès à la mémoire étant associés chacun à un numéro d'ordre, dans le cas o les bits d'un bloc de bits sont écrits dans la table d'entrelacement avec une valeur de profondeur supérieure au nombre des mots de codage dudit bloc, de sorte que des emplacements de la table d'entrelacement en excès restent vides, on identifie en outre les numéros d'ordre de chaque séquence d'accès pour lesquels les emplacements de la table d'entrelacement sont vides et l'on ne tient pas compte de ces ordres d'accès lors de la lecture des bits de ces emplacements. Dans ce cas, les numéros d'ordre (ni) correspondant à un emplacement vide sont identifiés selon la suite: I1, I1+I2, I1+2I2, I1+3I2,..., LxI2-1, dans laquelle I1 et I2 désignent respectivement deux profondeurs d'entrelacement. Selon l'invention, il est également proposé un circuit d'entrelacement de données numériques comprenant une table d'entrelacement agencce sous la forme de lignes et de colonnes d'adresses mémoire dont le nombre de lignes et de colonnes correspond à des paramètres d'entrelacement prédéterminés et dans laquelle sont successivement écrits et lus des bits de blocs de bits incidents, et des moyens d'adressage de la table d'entrelacement adaptés pour 1 0 l 'élaborati on de séquences d' accè s aux adres ses mémoire pour l'écriture et la lecture des blocs de bits dans la table d'entrelacement. Selon un aspect de ce circuit d'entrelacement, les moyens d' adres s age comp ortent des moyens pour provoquer, au cour s d' un e séquence d'accès aux adresses mémoire pour la lecture des bits d'un bloc, l'écriture des bits d'un bloc consécutif auxdites adresses, les séquences d'accès aux adresses mémoire pour l'entrelacement des blocs de bits étant différentes les unes des autres. Selon un mode de réalisation de ce circuit, les moyens d'adressage comportent un registre incrémentiel et des moyens de mémorisation, le registre s'incrémentant lors de chaque séquence d'accès aux adresses mémoire à chaque réception d'un nombre de bits ou d'ensemble de bits correspondant à la profondeur d'entrelacement d'une grandeur correspondant au contenu des moyens de mémorisation, le contenu du registre étant transféré vers les moyens de mémorisation après réception d'un nombre de bits ou d'ensemble de bits correspondant au nombre d'adresses mémoire de la table d'entrelacement. Par exemple, il comporte en outre un registre d'adressage dans lequel est stockée l'adresse mémoire de la table d'entrelacement en cours d'accès et un additionneur pour additionner le contenu des moyens de mémorisation au contenu du registre d'adressage. I1 comporte un compteur de lignes s'incrémentant à chaque réception d'un bit ou ensemble de bits incidents et apte à délivrer une impulsion après réception d'un nombre de bits ou d' ensemble de bits correspondant à la longueur d'un mot de codage, et un compteur de blocs s'incrémentant à chaque impulsion émise par le compteur de lignes pour délivrer une impulsion après réception d'un nombre de lignes correspondant à une profondeur d'entrelacement et une impulsion d'identification d'adresses mémoire vides lorsque les lignes sont comprises entre deux profondeurs d'entrelacement. Un compteur de colonnes approprié, s'incrémentant à chaque réception d'un bit ou d'un ensemble de bits incidents, est utilisé pour délivrer une impulsion après réception d'un nombre de bits ou d' ensemble de bits correspondant à une profondeur d'entrelacement et une impulsion d' identification d'adresses mémoire vides lorsque les lignes sont comprises entre deux profondeurs d'entrelacement. D'autres buts, caractéristiques et avantages de l'invention apparatront à la lecture de l'invention qui va suivre, donnée uniquement à titre d'exemple non limitatif, et faite référence aux dessins annexés sur lesquels: - la figure 1 est un schéma illustrant la structure d'une table d'entrelacement utilisée selon un procédé d'entrelacement conforme à l'état de la technique, - la figure 2 montre une table d'entrelacement illustrant un procédé d'entrelacement de données conforme à l'invention, la figure 3 est un schéma synoptique illustrant un exemple d'implémentation d'une partie d'un circuit d'entrelacement selon l'invention, et - la figure 4 est un schéma synoptique illustrant un exemple d'implémentation d'une deuxième partie d'un circuit d'entrelacement conforme à l'invention. Sur la figure 1, on a représenté une table d'entrelacement 10 destinée à être utilisée dans un procédé d'entrelacement conforme à l'état de la technique. Comme on le voit sur cette figure, la table d'entrelacement 10 est agencée sous la forme de lignes et de colonnes d'adresses mémoire. Elle est destinée à étre utilisée conjointement avec une table d'entrelacement identique pour procéder à l'entrelacement de blocs de bits incidents résultant de la division d'un flux de données numériques à traiter. De manière conventionnelle, l'entrelacement s'effectue en utilisant des paramètres d'entrelacement spécifiques L et I, correspondant respectivement à la longueur de mots de codage formés chacun par une ligne de la table d'entrelacement et par le nombre de mots de codage utilisés lors de l'entrelacement, c'est-à-dire le nombre de lignes de la table d'entrelacement. Comme on le conçoit, la taille des blocs de bits est liée au produit des grandeurs LxI. Comme indiqué précédemment, au cours de l'entrelacement, les LxI premiers bits ou ensembles de bits du flux de données incident sont écrits dans la table d'entrelacement, de sorte que la première ligne ou rangée 0 de la table soit remplie avec les L premiers bits ou mots du premier bloc, dans leur ordre de réception, les autres rangées étant, de méme, successivement remplies par les bits ou mots du premier bloc dans leur ordre d'arrivoe. On crée ainsi I mots de codage de L bits ou ensemble de bits chacun. Pour procéder à l'entrelacement proprement dit des bits de ce premier bloc, ces bits ou ensemble de bits sont lus selon une séquence d'accès aux adresses mémoire différentes, par exemple, colonne par colonne. Ainsi, selon cet exemple, la séquence d'accès aux adresses mémoire, pour la lecture des bits est la suivante: bit 0, bit L..., bit (I-L)xL, bit 1, bit L+1,..., bit (I-l)xL+l,.... bit L-1, bit 2xL-l,, bit LxI-l. Bien entendu, dans cette suite, les adresses mémoires ont été désignées par le numéro d'ordre des bits ou mots qu'elles contiennent. Comme indiqué précédemment, cette table d'entrelacement est destinée à étre utilisée conjointement avec une table d'entrelacement identique, de sorte que, lorsque les bits d'un premier bloc sont lus à partir de cette table, les bits d'un bloc consécutifs sont écrits dans l'autre table d'entrelacement. Cette technique nocessite l'utilisation de moyens de mémorisation de cap acité relativement imp ortante, c 'e st-à-dire double de celle nécessaire pour le stockage de l'ensemble des bits de chaque bloc. Pour pallier cet inconvénient, selon un procédé d'entrelacement conforme à l'invention, on utilise une unique table d'entrelacement. Pour ce faire, la séquence d'accès aux adresses mémoire pour la lecture des bits de chaque bloc est la méme que la séquence d'accès aux adresses mémoire pour l'écriture de chaque bloc, ces séquences étant différentes pour l'écriture et la lecture de l'ensemble des blocs du flux de données incident. En d'autres termes, au cours d'un même balayage de la mémoire, on procède, d'une part, à la lecture des bits stockés dans la table d'entrelacement et, d'autre part, à l'écriture des bits d'un bloc de bits consécutifs. Chaque phase de balayage de la mémoire s'effectue selon une séquence d'accès aux adresses mémoire spécifiques. Ainsi, pour procéder à l'entrelacement d'un flux de donnces incident en utilisant des paramètres d'entrelacement L et I correspondant respectivement à la longueur de mots de codage et à la profondeur d'entrelacement, la séquence d'accès aux adresses mémoire Ai utilisce lors d'un balayage de la mémoire pour la lecture d'un bloc B et l'écriture d'un bloc consécutif B+1 est donnée par la relation suivante: Ai = nbxL ( 1) dans laquelle: - Ai désigne les adresses de la table d'entrelacement auxquelles sont lus les bits ou mots n i d'un bloc de bits B et sont écrits les bits n i d'un bloc de bits ou mots consécutifs B+1, - b désigne le numéro du balayage de la mémoire, - nb désigne le numéro d'ordre de la séquence d'accès à la mémoire, et - L désigne le nombre de bits ou ensembles de bits des mots de codage. En d'autres termes, un balayage numéro b d'accès aux adresses mémoire destiné à la lecture des bits d'un bloc B et à l'écriture des bits d'un bloc B+1, s'effectue selon la séquence d'accès aux adresses mémoire suivantes: 0, lxLb, 2xLb,...,(LxI-2)xLb, (LxI-l)xLb = LxI-1 (2) Tous ces calculs intermédiaires sont effectués modulo LxI-l. Ainsi, en utilisant cette définition de séquence d'accès aux adresses mémoire, tous les balayages de la mémoire débutent de l'adresse mémoire 0, les adresses successives étant obtenues par incrémentation d'un incrément spécifique à chaque balayage, fixé à Lb pour un numéro de balayage mémoire b. Cette technique d'entrelacement peut également étre utilisée dans le cas o on utilise plusieurs profondeurs d'entrelacement pour le traitement d'un flux de bits. Par exemp le. dans le cas o on utili se deux profondeurs d'entrelacement I1 et I2, les séquences d'accès aux adresses mémoire sont calculées, pour chaque bloc, à partir d'une profondeur d'entrelacement qui est la plus grande profondeur parmi I1 ou I2, à savoir I2. Ainsi, la profondeur d'entrelacement la plus grande est utilisce pour déterminer la capacité de la table d'entrelacement à utiliser, c' est-à- dire LxI2 bits. Ainsi, selon un tel procédé d'entrelacement dynamique, le ou les premiers blocs sont entrelacés en utilisant une profondeur d'entrelacement I1. Comme on le conçoit, un tel bloc est pourvu de LxI1 bits ou ensembles de bits, c'est-à-dire un nombre de bits ou de mots inférieur à la capacité de la table d'entrelacement. Néanmoins, au cours d'un tel entrelacement, il est accédé à l'ensemble des LxI2 adresses mémoire de la table d'entrelacement, de sorte que celle-ci comporte un nombre d'adresses mémoire vides égal à LxI2-LxIl. Comme on le conçoit, dans la mesure o la séquence d'accès aux adresses mémoire de la table pour l'écriture d'un bloc est précisément définie, à partir de la relation (1) ci-dessus mentionnée, il est possible d'identifier les numéros d'ordre de la séquence au cours de chacun desquels on a accès à une adresse mémoire vide, de manière à ne pas tenir compte de ces ordres d'accès lors de la lecture des bits du bloc. Ainsi, au cours de la phase de lecture, seules les adresses mémoire non vides sont lues, c'est-à-dire que seul LxI1 bits ou mots sont lus, les autres adresses mémoire étant ignorées. Au contraire, lorsqu'on procède à l'entrelacement d'un bloc de bits ou de mots en utilisant une profondeur d'entrelacement I2, ce qui est le cas des derniers blocs, toutes les adresses mémoire sont écrites puis lues au cours d'une même séquence d'accès à la mémoire. Les adresses mémoire vides sont constituées par les LxI2-LxIl, dernières adresses mémoire d'une séquence d'accès à la mémoire. Par ailleurs, comme indiqué précédemment les adresses A de la table d'entrelacement auxquelles sont écrits puis lus les bits de deux blocs consécutifs sont donnces par la relation: Ai = nbxL Comme on le conçoit, ce terme générique peut également s'écrire de la façon suivante: Ai = (nb+ /L)xLb+l. (3) D'o il ressort que: nb+l = nb/L Dès lors, les numéros d'ordre (nb) des emplacements vides, qui sont les derniers LxI2-LxI1 emplacements accédés, sont identifiés selon la suite: LxIl, LxIl+ 1, LxIl+ 2,..., LxI2-1 (S) Les ordres d'accès étant: I1, Il+l/L, I1+2/L,..., I21/L (6) I1 est important de noter que tous les calculs sont effectués modulo LxI2-1, de sorte que LxI2-1 = 0 ou 1/L = I2. Par conséquent, les ordres d'accès nb+ correspondants aux adresses mémoire vides lors de la séquence d'accès b sont donnés par la suite: I1, I1+I2, I1+2I2,..., LxI2-1 (7) Ainsi, comme on le conçoit, au cours de la phase de lecture des bits d'un bloc pour lequel des adresses mémoire sont vides, les numéros d'ordre de la séquence d'accès du balayage mémoire correspondant sont , 1gnores. On a représenté sur la figure 2 un exemple de mise en _uvre au cours duquel les numéros d'ordre d'une séquence d'accès aux adresses mémoire compris entre I1 et LxI2-1 sont ignorés. On va maintenant décrire, à titre d'exemple, un procédé d'entrelacement dynamique d'un flux de données numériques incident utilisant les paramètres d'entrelacement L, I1, I2, suivants: L = 7; I1 = 2; I2 = 3 Le flux de donnce est ici constitué par un train de mots comportant 49 mots. Comme indiqué précédemment, la profondeur d'entrelacement la plus grande, à savoir I2, est utilisée pour sélectionner une zone mémoire pour constituer une table d'entrelacement. Dans l'exemple considéré, la table d'entrelacement comporte 21 adresses mémoire, à savoir les adresses 0, 1, 2,..., 20. Le train de données est divisé en trois blocs numérotés B1, B2, B3. Les blocs B1 et B2 qui sont destinés à être entrelacés en utilisant la profondeur d'entrelacement I1 ont chacun 14 mots, le bloc B3, destiné à étre entrelacé en utilisant la profondeur d'entrelacement I2 ayant 21 mots. Quatre balayages mémoire sont nocessaires, ces balayages étant numérotés bO, bl, b2, b3. Comme indiqué précédemment, le premier balayage mémoire, à savoir le balayage bO est utilisé pour l'écriture du bloc B1. Dans la relation 1 (ci-dessus mentionnée), l'incrément pour le calcul de la séquence d'accès aux adresses mémoire est L = 1. Dès lors, la séquence d'accès aux adresses mémoire est donnée par la suite suivante: 0, 1, 2, 3,..., 20 Ainsi, les 14 mots du bloc B 1 sont écrits aux 14 premières adresses mémoire, c'est-à-dire aux adresses: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13. Les LxI2-LxI1 (=7) dernières adresses mémoire sont vides, c'est-à-dire les adresses: 14, 15, 16, 17, 18, 19, 20. Le balayage bl suivant est utilisé pour la lecture du bloc B1 et l'écriture du bloc B2. Pour ce balayage, l'incrément est L=7. Dès lors, la séquence d'accès aux adresses mémoire est donnée par la suite: 0, 7, 14, 21 (modulo 20=1), 8, 15, 22 (modulo 20=2), 9, 16, 23 (modulo 20=3), 10, 17, 24 (modulo 20=4), 11, 18, 25 (modulo 20=5), 12, 19, 26 (modulo 20=6), 13, 20. Au cours du balayage des 21 adresses mémoire, pour la lecture des mots du bloc B 1, les numéros d'ordre de la séquence d'accès aux adresses mémoire, pour lesquelles les emplacements de la mémoire sont vides, sont les suivantes: 2, 5, 8, 11, 14, 17, 20. Ces numéros d'ordre sont ignorés au cours de la phase de lec ture. Comme on le conçoit, ces numéros d'ordre correspondent aux adresses mémoire suivantes: 14, 15, 16, 17, 18, 19, 20. Ainsi, les 14 mots du bloc B1 sont lus à partir des adresses mémoire suivantes: 0, 7, 1, 8, 2, 9, 3, 10, 4, 11, 5, 12, 6, 13. A partir de la séquence d'accès aux adresses mémoire utilisée pour l'écriture du bloc B 1, on constate que la séquence de lecture ci dessus mentionnée correspond bien à une profondeur d'entrelacement de 2. En ce qui concerne les 14 mots du bloc B2, ceux-ci sont écrits aux 14 premières adresses mémoire, c'est-à-dire aux adresses suivantes: 0,7, 14, 1, 8, 15, 2, 9, 16, 3, 10, 17, 4, 11. Les 7 dernières adresses mémoire sont vides, c'est-à-dire les adresses 18, 5, 12, 19, 6, 13, 20. Le balayage mémoire b2 est utilisé pour procéder à la lecture du bloc B2, et pour l'écriture du bloc B3. Pour ce balayage, l'incrément est L2=49 (modulo 20=9). Dès lors, la séquence d'accès aux adresses mémoire pour ce balayage est la suivante: 0, 9, 18, 27 (modulo 20=7), 16, 25 (modulo 20=5) , 14, 23 (modulo 20=3), 12, 21 (modulo 20=1), 10, 19, 28 (modulo 20=8), 17, 26 (modulo 20=6), 15, 24 (modulo 20=4), 13, 22 (modulo 20=2), 11, 20. Au cours du balayage des 21 adresses mémoire pour la lecture du bloc B2, on identifie les numéros d'ordre qui correspondent à un accès à une adresse mémoire vide, c'est-à-dire les numéros d'ordre suivants: 2, 5, 8, 11, 14, 17, 20. Ces numéros d'ordre correspondent aux adresses: 18, 5, 12, 19, 6, 13, 20. Comme indiqué précédemment, ces numéros d'ordre d'accès, ainsi que les adresses correspondantes, sont ignorés au cours de l'opération de lecture. Par conséquent, les 14 mots du bloc B2 sont lus à partir des adresses mémoire suivantes: 0, 9, 7, 16, 14, 3, 1, 10, 8, 17, 15, 4, 2, 11. A partir de la séquence d'adresses mémoire utilisée pour l'écriture du bloc B2, on constate que cette lecture correspond à une profondeur d'entrelacement égale à 2. Enfin, les 21 bits du bloc B3 sont écrits dans les 21 adresses mémoire, c'est-à-dire aux adresses 0, 9, 18, 7, 16, 5, 14, 3,12, 1, 10, 19, 8, 17, 6, 15, 4, 13, 2, 11, 20. Au cours de cette phase d'écriture, aucune adresse mémoire n'est laissce vide. Le balayage b3 est utilisé pour la lecture de ce bloc B3. Pour ce balayage, l'incrément est L3=343 (module 20=3). La séquence d'accès aux adresses mémoire est alors la suivante: 0,3,6,9,12,15,18,21 (modulo 20=1), 4, 7, 10, 13, 16, 19, 22 (modulo 20=2), 5, 8, 11,14, 17, 20. Ce bloc étant le dernier, ce balayage ne comporte aucune phase d'écriture. Les 21 mots du bloc B3 sont alors lus à partir des 21 adresses mémoire suivantes: 0, 3, 6, 9, 12, 15, 18, 1, 4, 7, 10, 13, 16, 19, 2, 5, 8, 11, 14, 17, 20. A partir de la séquence d'accès aux adresses mémoire utilisée pour l'écriture du bloc B3, on constate que cette lecture correspond bien à une profondeur d'entrelacement de 3. On va maintenant décrire en référence aux figures 3 et 4 un cTrcuit d' entrel acement permettant la mi se en _uvre du procédé d'entrelacement qui vient d'étre décrit. Sur la figure 3, on a représenté un premier étage de ce circuit d'entrelacement, désigné par la référence numérique générale 11. Il est destiné à la détection des adresses mémoire vides et au comptage des lignes et des colonnes de la table d'entrelacement. Comme on le voit sur cette figure, ce premier étage 11 comporte, en entrée, un multiplexeur 12 recevant, en entrée, les impulsions des bits ou mots B incidents ainsi qu'un signal d'horloge H. Le multiplexeur 12 combine ces signaux d'entrée B et H et élabore un signal d'horloge H' qui correspond aux impulsions des bits ou mots d'entrée lorsqu'un drapeau " d'écriture d'emplacement d'adresse mémoire vide " n'est pas positionné, ou au signal d'horloge H si ce drapeau est positionné. Le multiplexcur 12 est raccordé à un premier compteur de colonne 14 qui s'incrémente à chaque transition du signal d'horloge H'. Il est remis à 0 après réception d'un nombre de transitions égal à I2, c'est- à-dire à la plus grande profondeur d'entrelacement, puis est à nouveau incrémenté, jusqu'à la fin du train de données incident. Ainsi, ce compteur de colonne 14 compte de 0 à I2-1. Lorsque ce compteur 14 atteint la valeur I2- 1, il génère une impulsion appelée "horloge de c ol onne ". Par ailleurs, lorsque la valeur de comptage est supérieure ou égale à la plus petite valeur de profondeur d'entrelacement I1 mais est inférieure à la plus grande valeur d'entrelacement I2, il génère un signal intitulé "lecture d'adresse mémoire vide", lequel est utilisé pour la détection des adresses mémoire vides. Par ailleurs, l'étage 10 comporte un compteur de lignes 16 quis'incrémente à chaque transition du signal d'horloge H'. Ce compteur est remis à 0 après réception de L transitions. Il est alors à nouveau incrémenté, et fonctionne ainsi jusqu'au dernier bit ou mot incident. Par conséquent, ce compteur de lignes 16 compte de 0 à L-1. Lorsque le compteur atteint la valeur L-1, ce compteur 16 émet un signal intitulé "horloge de ligne". Le compteur de ligne 16 est raccordé à un compteur de blocs 18 qui s'incrémente à chaque ligne. I1 est remis à 0 après réception de I2 impulsions d'horloge de ligne. I1 est à nouveau incrémenté et fonctionne ainsi jusqu'à la fin du train de données incident. Ce compteur de blocs 18 compte dès lors de 0 à I2-1. Lorsque ce compteur atteint la valeur I2- 1, il engendre une impulsion appelée "horloge de bloc". Par ailleurs, lorsque la valeur de ce compteur est supérieure ou égale à I1 ou inférieure à I2, il génère un signal intitulé "drapeau d'écriture d'adresse mémoire vide". On va maintenant décrire, en référence à la figure 4, un deuxième étage du circuit d'entrelacement conforme à l'invention, désigné par la référence numérique générale 20. Ce deuxième étage 20 utilise les signaux délivrés par le premier étage 10 de manière à élaborer des séquences d'accès aux adresses mémoire pour la lecture et l'écriture, respectivement, de deux blocs consécutifs. Comme on le voit sur cette figure 4, ce deuxième étage 20 comporte un registre incrémentiel 22 qui est utilisé pour engendrer une valeur d'incrément pour chaque balayage de la mémoire. Comme on le conçoit, et en se référant à l'exemple ci-dessus mentionné, lors du premier balayage, le contenu de ce registre est égal à 1. I1 s'incrémente à chaque impulsion d'horloge de colonne délivrée par le compteur de colonne 14 (figure 3), et ce d'une valeur qui est stockée dans une mémoire ou registre 24. Ainsi, au cours de la réception de tous les bits, c'est-à-dire des mots ou octets du premier bloc, ce registre incrémentiel 22 s'incrémente L fois. Ainsi, à l'issue du premier bloc, sa valeur est L. Cette valeur est alors transférée dans la mémoire 24 pour être utilisce au cours du balayage suivant. Au cours de la réception de tous les bits du bloc, le registre incrémentiel s'incrémente L fois et, à la fin du deuxTème bloc de bits, sa valeur est de L2, cette valeur étant par la suite stockée dans la mémoire 24 pour étre utilisée au cours du balayage suivant. Comme on le voit sur la figure 4, la mémoire 24 est raccordée à un registre d'adresses mémoire 26, lequel est utilisé pour générer la séquence d'accès aux adresses mémoire pour chaque balayage de la table d'entrelacement. Un additionneur 27 est prévu pour additionner le contenu de la mémoire 24 au contenu du registre d'adressage. Comme on le conçoit, au début de chaque séquence, ce registre 26 re,coit la valeur 0. Il s'incrémente ensuite à chaque impulsion d'horloge H' d'une valeur correspondant au contenu de la mémoire 24 et délivre ainsi les adresses de chaque séquence d'accès aux adresses mémoire, laquelle est fournie à la table d'entrelacement 28. Comme indiqué précédemment, cette table d'entrelacement a une capacité de LxI2 adresses mémoire. Elle reçoit en entrée, les données Din de chaque bloc de bits ou mots incidents et délivre, en sortie, des données entrelacées Dout. Au cours de chaque balayage de la table d'entrelacement, les bits, c'està-dire mots ou octets, stochés aux adresses délivrées par le registre d'adresses 26, c'est-à-dire aux adresses correspondant à la relation (1) ci-dessus mentionnée, sont lus et fournis en sortie, tandis que les bits ou mots incidents Din sont respectivement écrits à ces adresses. Néanmoins, lorsque le drapeau d'écriture d'adresse mémoire vide est positionné au cours d'un cycle d'écriture, il n'est procédé à aucune écriture aux adresses correspondantes. De même, lorsque le drapeau de lecture aux adresses mémoire vide est positionné au cours de ce cycle, le bit ou mot lu est ignoré. REVENDICATIONS 1. Procédé d'entrelacement de données numériques pour la réduction d'erreurs de transmission desdites donnces, comprenant les étapes suivant lesquelles on divise un flux de données numériques en blocs (B) consécutifs de bits, et l' on effectue un entrelacement de chaque bloc de bits par écriture du bloc de bits dans une table d'entrelacement (28) agencée sous la forme de lignes et de colonnes d'adresses mémoire dont le nombre de lignes et de colonnes correspond à des paramètres d'entrelacement (L, I; L, I1, I2) prédéterminés, et lecture des bits écrits dans la table selon une séquence de lecture prédéterminée, caractérisé en ce que lors d'une séquence d'accès aux adresses mémoire pour la lecture des bits d'un bloc, on procède à l'écriture des bits d'un bloc consécutif auxdites adresses, les séquences d'accès aux adresses mémoire pour l'entrelacement des blocs de bits étant différentes les unes des autres. 2. Procédé selon la revendication 1, caractérisé en ce que la séquence d'accès aux adresses mémoire est élaborée à partir de l'un au moins des paramètres d'entrelacement (L, I; L, I1, I2). 3. Procédé selon la revendication 2, caractérisé en ce que les paramètres d'entrelacement (L, I; L, I1, I2) sont respectivement constitués par le nombre de bits ou d'ensembles de bits de mots de codage formés par les lignes de la table d'entrelacement et par la profondeur d'entrelacement. 4. Procédé selon la revendication 3, caractérisé en ce que les adresses Ai de la table d'entrelacement auxquelles sont écrits les bits ou d'ensembles de bits numéro i d'un bloc de bits au cours d'une séquence d'accès à la mémoire sont définis selon la relation suivante: Ai = nbxL dans laquelle: - L désigne le nombre de bits ou d' ensembles de bits des mots de codage; - nb désigne le numéro d'ordre de la séquence d'accès à la mémoire et - b désigne le numéro de la séquence d'accès à la mémoire. 5. Procédé selon la revendications 4, caractérisé en ce que l' on utilise deux profondeurs d'entrelacement (I1, I2) pour l'entrelacement des blocs de bits de manière que le nombre de bits ou d' ensembles de bits du dernier bloc de bits corresponde le plus possible au nombre d'adresses mémoire de la table d'entrelacement. 6. Procédé selon la revendication 5, caractérisé en ce que le nombre d'adresses mémoire (Ai) de la table d'entrelacement (28) est choisi de manière qu'il soit égal au résultat d'une multiplication de la longueur des mots de codage par la plus grande profondeur d'entrelacement (I1, I2). 7. Procédé selon l'une des revendications 5 et 6, caractérisé en ce que les accès aux adresses mémoire de chaque séquence d'accès à la mémoire étant associés chacun à un numéro d'ordre, dans le cas o les bits d'un bloc de bits sont écrits dans la table d'entrelacement avec une valeur de profondeur supérieure au nombre des mots de codage dudit bloc, de sorte que des emplacements de la table d'entrelacement en excès restent vides, on identifie en outre les numéros d'ordre de chaque séquence d'accès pour lesquels les emplacements de la table d' entrelacement sont vides et l' on ne tient pas compte de ces ordres d'accès lors de la lecture des bits de ces emplacements. 8. Procédé selon la revendication 7, caractérisé en ce que les numéros d'ordre (ni) correspondant à un emplacement vide sont identifiés selon la suite: I1, I1+I2, I1+2I2, I1+3I2,, LxI2-1, dans laquelle I1 et I2 désignent respectivement deux profondeurs d'entrelacement. 9. Circuit d'entrelacement de données numériques, comprenant une table d'entrelacement (28) agencce sous la forme de lignes et de colonnes d'adresses mémoire dont le nombre de lignes et de colonnes correspond à des paramètres d'entrelacement prédéterminés et dans laquelle sont successivement écrits et lus des bits de blocs de bits incidents, et des moyens d'adressage (22, 24, 26) de la table d' entrelacement adaptés pour l'élaboration de séquences d' accès aux adresses mémoire pour l'écriture et la lecture des bits des blocs de bits dans la table d'entrelacement, caractérisé en ce que les moyens d' adressage comportent des moyens pour provoquer au cours d'une méme séquence d'accès aux adresses mémoire pour la lecture des bits d'un bloc, l'écriture des bits d'un bloc consécutif auxdites adresses, les séquences d'accès aux adresses de la mémoire pour l'entrelacement des blocs de bits étant différentes les unes des autres. 10. Circuit d'entrelacement selon la revendication 9, caractérisé en ce que les moyens d'adressage comportent un registre incrémentiel (22) et des moyens de mémorisation (24), le registre s'incrémentant lors de chaque séquence d'accès aux adresses mémoire à chaque réception d'un nombre de bits ou d'ensemble de bits correspondant à la profondeur d'entrelacement d'une grandeur correspondant au contenu des moyens de mémorisation (24), le contenu du registre étant transféré vers les moyens de mémorisation après réception d'un nombre de bits ou d'ensemble de bits correspondant au nombre d'adresses mémoire de la table d'entrelacement. 11. Circuit d'entrelacement selon la revendication 10, caractérisé en ce qu'il comporte en outre un registre d'adressage (26) dans lequel est stockée l' adresse mémoire de la table d' entrelacement (28) en cours d'accès et un additionneur (27) pour additionner le contenu des moyens de mémorisation (24) au contenu du registre d'adressage. 12. Circuit d'entrelacement selon l'une quelconque des revendications 9 à 11, caractérisé en ce qu'il comporte un compteur de lignes (14) s'incrémentant à chaque réception d'un bit ou ensemble de bits incident et apte à délivrer une impulsion après réception d'un nombre de bits ou d' ensemble de bits correspondant à la longueur d'un mot de codage, et un compteur de blocs (18) s'incrémentant à chaque impulsion émise par le compteur de lignes pour délivrer une impulsion après réception d'un nombre de lignes correspondant à une profondeur d'entrelacement et une impulsion d'identification d'adresses mémoire vides lorsque les lignes sont comprises entre deux profondeurs d'entrelacement. 13. Circuit d'entrelacement selon l'une quelconque des revendications 9 à 12, caractérisé en ce qu'il comporte en outre un compteur de colonnes (16) s'incrémentant à chaque réception d'un bit ou d'ensemble de bits incident et apte à délivrer une impulsion après réception d'un nombre de bits ou ensemble de bits correspondant à une profondeur d'entrelacement et une impulsion d'identification d'adresses mémoire vides lorsque les lignes sont comprises entre deux