Brevet FR2834145A1 — publié le 20030627

PROCEDE ET DISPOSITIF DE CONVERSION D'UNE VALEUR NUMERIQUE QUANTIFIE La présente invention se rapporte au domaine du traitement numérique du signal en virgule fixe. Elle trouve des applications dans tout système numérique en virgule fixe, et en particulier dans les synthétiseurs à modulation numérique utilisés dans les émetteurs radio et les émetteurs-récepteurs radio d'un système de radio-communications numériques. Pour effectuer des opérations sur des nombres binaires, un système numérique en virgule flottante comprend des ressources logicielles tels qu'un DSP (de l'anglais"Digital Signal Processor") correctement programmé. Par opposition, un système en virgule fixe comprend uniquement des circuits logiques séquentiels tels que des additionneurs numériques, des multiplieurs numériques, des registres à décalages, ou autres. Les nombres binaires qui sont traités par un système numérique en virgule fixe codent des valeurs quantifiées correspondant à une valeur réelle X (par exemple la valeur variable d'un signal radio reçu par un récepteur radio, ou la valeur constante de la fréquence d'un canal radio). Ces valeurs quantifiées sont représentées par des nombres entiers compris entre 0 et 2n-1, où n est le nombre de bits servant à coder l'information, si la valeur X est toujours positive, ou entre - (2n-1~1) et 2n-1~1 si la valeur X est signée (c'est-àdire si elle peut être négative). Par convention, on note Xq la valeur quantifiée qui est obtenue à partir de la valeur réelle X par une opération de quantification. Pour une quantification linéaire, la correspondance entre la valeur réelle X (dite information réelle) et la valeur quantifiée Xq (dite information quantifiée), est donnée par la relation : Xq = arrondi (XxCq) (1) où Cq est un nombre réel appelé coefficient de quantification. La quantification du système est déterminée par le nombre Cq, en relation avec le nombre n. Le coefficient de quantification Cq est tel que : arrondi (1 X (t) 1 x Cq) où Ixl désigne l'opérateur valeur absolue de la variable réelle x. Le fait de quantifier l'information X crée une erreur, dite erreur de quantification et notée e, telle que : e = X- Xq = X- arrondi (XxCq) Cq Cq (3) Bien sûr, l'erreur e est variable, en ce sens qu'elle dépend de la valeur X. D'après les propriétés de la fonction arrondi, l'erreur e est toutefois telle que lei . La valeur maximum de l'erreur de quantification, notée emax, est 2xCq donc donnée par : e - 1 ma'2 x Cq L'inverse du coefficient de quantification Cq est la résolution du système numérique, c'est-à-dire la plus petite variation de l'information réelle 1 distinguable sur l'information quantifiée. Dit autrement, C est tel que si Cq X=-+ X'alors Xq=1+ Xq'. Cq L'optimisation de la dynamique du système conduit en général à définir la quantification en choisissant Cq tel que : Cq = J'', Vt, si l'information X est signée (5) (5) Cq = \7t sinon 1 2n-l' Certains systèmes imposent la quantification des données numériques, par exemple pour être homogène avec des signaux analogiques après conversion numérique-analogique d'un signal quantifié. Dans ce cas, on a une erreur de quantification majorée en module par emax ='où Cq est le coefficient de quantification correspondant. Or, il se peut que cette résolution soit insuffisante pour représenter tout ou partie des signaux numériques du système. D'autre part, certains systèmes numériques utilisent des valeurs numériques constantes. Dans un émetteur ou un récepteur radio par exemple, une telle constante numérique peut représenter la fréquence centrale d'un canal radio. Dans ce cas, on peut se trouver dans la situation où une erreur de quantification sur la constante numérique (cette erreur étant systématique, en ce sens qu'elle ne varie pas) dépasse l'erreur maximale tolérable pour la représentation numérique de cette constante. Si le système n'impose pas la quantification des données numériques, on peut réduire l'erreur de quantification systématique sur une constante numérique K déterminée en choisissant, quitte à ne pas optimiser la dynamique du système, le coefficient de quantification Cq tel que K - arrond6 x Cq) s ed s emax, où ed est l'erreur uq maximale tolérable pour la représentation numérique de la constante K. Ceci n'est toutefois pas possible dans un système qui impose la quantification des données numériques, tel qu'un synthétiseur de fréquence à modulation numérique par exemple. C'est pourquoi, un premier objet de l'invention consiste à réduire les erreurs de quantification d'un signal numérique et/ou à corriger en numérique une erreur systématique de quantification d'une valeur numérique (notamment une valeur constante) sans contrainte sur la quantification, c'est-à-dire sans contrainte sur n et sur Cq. De plus, l'utilisation dans un système numérique de données numériques issues de deux sous-systèmes ayant des quantifications respectives déterminées par des coefficients de quantification distincts, n'est possible que si l'un des deux coefficients de quantification est un multiple entier de l'autre. En effet, si l'on cherche à utiliser dans un même système numérique des données issues d'un premier sous-système ayant une quantification déterminée par un premier coefficient Cq1 avec des données numériques issues d'un second sous-système ayant une quantification déterminée par un second coefficient Cq2, différent de Cq1, on doit choisir Cq1 et/ou Cq2 tel que Cq2 = r x Cq 1 ou tel que Cq 1 = r x Cq2, où r est un nombre entier. On peut alors homogénéiser les données en multipliant par r les données du premier sous-système, respectivement du second sous-système. Mais cela n'est possible que si au moins l'un des sous-systèmes n'impose pas la quantification des données numériques. C'est pourquoi, un second objet de l'invention consiste à permettre de connecter plusieurs systèmes numériques entre eux en assurant l'homogénéité des données mais sans contraintes sur leurs quantifications respectives. Selon un premier aspect de l'invention, il est ainsi proposé un procédé de conversion d'une valeur numérique d'entrée quantifiée selon un premier coefficient de quantification et codée sur au plus n1 bits, en une valeur numérique de sortie quantifiée selon un second coefficient de quantification et codée sur au plus n2 bits, où n1 et n2 sont des nombres entiers non nuls. Le procédé comprend les étapes consistant à : a) multiplier la valeur numérique d'entrée par un nombre B entier, codé sur au plus P bits, où ss est un nombre entier non nul, pour générer une première valeur numérique intermédiaire codée sur au plus n 1 +ss bits ; et, b) diviser, en virgule fixe, ladite première valeur numérique intermédiaire par le nombre 2a, où a est un nombre entier inférieur ou égal à n 1 +ss, pour générer ladite valeur numérique de sortie. Selon l'invention, le nombre -est sensiblement égal au rapport dudit 2a second coefficient de quantification sur ledit premier coefficient de quantification. En outre, l'étape b) est réalisée au moyen d'un modulateur Sigma-Delta (modulateur E-A). De préférence, il s'agit d'un modulateur E-A d'ordre 1, qui est le plus simple à implémenter. On notera qu'il s'agit d'une conversion numérique/numérique, c'est-àdire que la valeur numérique de sortie, comme la valeur numérique d'entrée, sont des valeurs numériques quantifiées. Ce qui change, c'est la quantification de cette valeur numérique. En particulier, le modulateur 2 : - est un modulateur numérique/numérique. Selon un deuxième aspect de l'invention, il est aussi proposé un dispositif de conversion d'une valeur numérique d'entrée quantifiée selon un premier coefficient de quantification et codée sur au plus n 1 bits, en une valeur numérique de sortie quantifiée selon un second coefficient de quantification et codée sur au plus n2 bits, où n1 et n2 sont des nombres entiers non nuls. Le dispositif comprend des moyens multiplieurs pour multiplier la valeur numérique d'entrée par un nombre B entier, codé sur au plus ss bits, où ss est un nombre entier non nul. Ces moyens multiplieurs génèrent une première valeur numérique intermédiaire codée sur au plus nass bits. Le dispositif comprend en outre des moyens diviseurs pour diviser, en virgule fixe, ladite première valeur numérique intermédiaire par le nombre 2a, où a est un nombre entier inférieur ou égal à n1 +ss. Ces moyens diviseurs génèrent ladite valeur numérique de sortie. Selon l'invention, le nombre zest sensiblement égal au rapport dudit 2 (x second coefficient de quantification sur ledit premier coefficient de quantification. En outre, lesdits moyens diviseurs comprennent un modulateur Sigma-Delta (E Ainsi qu'il est connu, un modulateur E-A est un circuit synchrone de la fréquence d'échantillonnage du signal d'entrée. Il opère une mise en forme du bruit de quantification ( Noise Shaping , en anglais) dans les hautes fréquences. On récupère en sortie du modulateur E-A un signal avec un bruit de quantification diminué dans les fréquences utiles. En moyenne, c'est-à-dire à basse fréquence par rapport à la fréquence d'échantillonnage, le gain du dispositif est éga ! à -. 2cc * On dispose donc en sortie du modulateur Y--A d'une valeur numérique de sortie qui correspond, avec une bonne précision, à la valeur numérique d'entrée multipliée par le rapport dudit second coefficient de quantification sur le premier coefficient de quantification. Le principe de l'invention repose sur l'idée suivante. Dans ce qui suit, on note Sq1 la valeur numérique d'entrée (information quantifiée), et Cq1 le premier coefficient de quantification. De même, on note Sq2 la valeur numérique de sortie (information quantifiée), et Cq2 le second coefficient de quantification. Enfin, on note S la valeur réelle (information non quantifiée) correspondant à Sq1 et Sq2. On pose alors les relations ci-dessous : Sq2 = arrondi (S. Cq2) (6) d'où Sq2 = arrondi (S. Cq 1). (7) Cq 1 d'où Sq2=Sq1. (8) Cql c'est-à-dire Sq2Sq1. S (9) 2OE Cq2 - B (10) Colza On voit que l'invention a pour effet de réaliser la relation (9) en utilisant la relation (10). Elle permet donc de convertir la valeur numérique Sq1 en une valeur numérique Sq2, qui sont des informations quantifiées selon des coefficients de quantifications respectifs Cq1 et Cq2 différents, et qui correspondent toutes les deux à la même information réelle S, sans qu'aucune hypothèse restrictive sur la relation entre l'un et l'autre de ces coefficients de quantification ne soit faite. Ainsi, l'invention permet de réduire l'erreur de quantification sur une valeur réelle, variable ou constante. En effet, il suffit de choisir le premier coefficient de quantification Cq1 de manière à minimiser l'erreur de quantification sur la valeur numérique Sq1, et de convertir cette valeur en la délivrant en tant que valeur numérique d'entrée à un dispositif selon l'invention pour obtenir une valeur numérique de sortie Sq2 quantifiée selon un second coefficient de quantification Cq2, qui sera choisi comme étant celui de la quantification du sous-système devant utiliser la valeur numérique d'entrée. On peut ainsi réduire l'erreur de quantification sur la valeur numérique Sq2, sans contrainte sur la quantification de ce sous-système. Ceci est montré par le calcul suivant de l'erreur de quantification e sur la valeur réelle S, dans le cas où le dispositif selon l'invention est utilisé. L'expression de e est donnée par : [s] e=S-L (11) Cq2 Or, Sq1 = arrondi (S. Cql). D'où ISq1 [s. c] [ On en déduit : e négligeable par rapport à l'unité (c = o (1)). Il vient alors : lel : ! ISI-IF, I+ 1 1 (12) 2. Cql 2. Cql L'erreur de quantification de la valeur quantifiée Sq2 obtenue par le procédé selon l'invention est donc, au maximum, égale à la somme d'une part de l'erreur de quantification maximum de la valeur Sq1 quantifiée selon le coefficient de quantification Cq1 et d'autre part d'une image de la valeur réelle S qui sera en général négligeable. Avec une quantification selon le coefficient de quantification Cq2, on aurait eu une erreur majorée par . Z'L'C) Avantageusement, pour réduire l'erreur de quantification sur la valeur Sq2 dans le sous-système utilisant cette valeur, on choisira la valeur de Cq1 telle que Cq1 soit supérieur à Cq2 (Cq1 > Cq2). Dans le cas particulier où la valeur numérique concernée est un entier, la première valeur numérique d'entrée Sq1 est égale à la valeur réelle S (Sq1 =S) et le premier coefficient de quantification Cq1 est égal à l'unité (Cq1=1). L'erreur de quantification sur Sq1 est alors nulle, et l'erreur de quantification sur Sq2 est alors minimale. Dans ce cas, la relation (12) s'écrit : e=Sxe (13) Par ailleurs, l'invention permet aussi d'adapter une valeur numérique Sq1 d'un premier sous-système ayant une première quantification déterminée, à une seconde quantification déterminée qui est celle d'un second soussystème devant utiliser cette valeur numérique, sans contrainte sur les quantifications respectives de ces deux sous-systèmes. En effet, il suffit de fournir cette valeur numérique Sq1, en tant que valeur numérique d'entrée, à un dispositif selon l'invention, dans lequel ledit premier coefficient de quantification Cq 1 est choisi égal à celui de ladite première quantification déterminée, et dans lequel ledit second coefficient de quantification Cq2 est choisi égal à celui de ladite seconde quantification déterminée. Selon un troisième aspect, l'invention propose un synthétiseur de fréquence à modulation numérique, comprenant une boucle à verrouillage de phase comprenant un diviseur de fréquence à rapport variable dans la voie de retour. Le rapport de division dudit diviseur est commandé par une valeur numérique obtenue à partir notamment d'une valeur réelle correspondant à la fréquence centrale d'un canal radio. Le synthétiseur comprend en outre un dispositif de conversion tel que défini plus haut, pour réduire l'erreur de quantification sur ladite valeur réelle. D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels : - la figure 1 est un schéma synoptique d'un dispositif selon l'invention ; - la figure 2 est un organigramme des étapes d'un procédé selon l'invention ; - la figure 3 est un schéma synoptique d'un premier mode de réalisation du dispositif de la figure 1 ; - la figure 4 est un schéma synoptique d'un deuxième mode de réalisation du dispositif de la figure 1 ; - la figure 5 est un diagramme illustrant l'application d'un masque à une valeur numérique déterminée ; - la figure 6 est un schéma synoptique d'un troisième mode de réalisation du dispositif de la figure 1 ; et, - la figure 7 est un schéma synoptique d'un synthétiseur à modulation numérique incorporant un dispositif selon l'invention. A la figure 1, on a représenté le schéma synoptique d'un dispositif selon l'invention. Le dispositif comprend une entrée 1 pour recevoir une valeur numérique d'entrée Sq 1 qui est une valeur quantifiée d'une valeur réelle variable ou constante. La valeur Sq1 est quantifiée selon un premier coefficient de quantification Cq1, et codée sur au plus n1 bits, où n1 est un nombre entier non nul. Le dispositif comprend également une sortie 2 pour délivrer une valeur numérique de sortie Sq2. La valeur Sq2 est quantifiée selon un second coefficient de quantification Cq2, et codée sur au plus n2 bits, où n2 est un nombre entier non nul. Le dispositif comprend aussi des moyens tels qu'un multiplieur numérique 10, pour multiplier la valeur numérique d'entrée Sq 1 par un nombre B entier, codé sur au plus ss bits, où ss est un nombre entier non nul. Les moyens 10 génèrent une première valeur numérique intermédiaire C codée sur au plus nip bits. Le dispositif comprend encore des moyens diviseurs, pour diviser, en virgule fixe, ladite première valeur numérique intermédiaire C par le nombre 2a, où a est un nombre entier inférieur ou égal à n1 +ss. Ces moyens diviseurs génèrent la valeur numérique de sortie Sq2. Selon l'invention, ces moyens diviseurs comprennent un modulateur Sigma-Delta 20, recevant la valeur intermédiaire C en entrée, et délivrant la valeur numérique de sortie Sq2 en sortie. Le modulateur X-A est un modulateur numérique/numérique, recevant en entrée une valeur numérique codée sur n1+ss bits, et délivrant en sortie une valeur numérique codée sur n1+ss+1-ex bits. De préférence, il s'agit d'un modulateur E-A d'ordre 1, qui est le plus simple à implémenter. Néanmoins, on peut envisager des modes de réalisation avec un modulateur E-A d'ordre supérieur. Selon l'invention, en outre, le nombre--a-est sensiblement égal au 2a rapport-L du second coefficient de quantification Cq2 sur le premier Cql coefficient de quantification Cq1. Ainsi qu'il a été dit en introduction, un tel dispositif réalise la conversion de la valeur numérique Sq 1 quantifiée selon le coefficient de quantification Cq1, en la valeur numérique Sq2, quantifiée selon le coefficient de quantification Cq2. La figure 2 est un organigramme illustrant les étapes d'un procédé selon l'invention. Le procédé est mis en oeuvre par un dispositif tel que décrit cidessus en regard de la figure 1. Dans une étape 100, on reçoit la valeur numérique d'entrée Sq1. Dans une étape 200, on multiplie la valeur Sq1 par le nombre B, pour générer la première valeur numérique intermédiaire C. Dans une étape 300, on divise, en virgule fixe, la première valeur numérique intermédiaire C par le nombre 2a, pour générer la valeur numérique de sortie Sq2. Suivant l'invention, l'étape 300 est réalisée au moyen d'un modulateur Sigma-Delta. De plus, le nombre-a-est sensiblement égal au Cq2 rapporta. Cql" Le schéma de la figure 3 illustre un premier mode de réalisation d'un dispositif selon l'invention, convenant pour la mise en oeuvre d'une première variante du procédé. Dans ce premier mode de réalisation, le modulateur Sigma-Delta 20 comprend des moyens 21 tels qu'un additionneur numérique recevant en entrée la première valeur numérique intermédiaire C en tant que premier opérande d'une part, et une valeur numérique d'erreur E en tant que second opérande d'autre part. Celle-ci est codée sur au plus a bits. Les moyens 21 délivrent en sortie une deuxième valeur numérique intermédiaire D codée sur au plus nl +P+l bits. En outre, le dispositif comprend des moyens de sélection 23, tels qu'un discriminateur numérique, pour sélectionner les n2 bits les plus significatifs de la deuxième valeur numérique intermédiaire D en tant que valeur numérique de sortie Sq2, et pour sélectionner les a bits les moins significatifs de la deuxième valeur numérique intermédiaire D en tant que valeur numérique d'erreur E. Il s'ensuit que n2 est égal à n1+ss+1-a. Les moyens 23 reçoivent la valeur D en entrée, et délivrent la valeur Sq2 ainsi que la valeur E en sortie. Un discriminateur numérique est un circuit séparant les k bits de poids fort et les j bits de poids faible d'une valeur numérique d'entrée donnée, pour générer deux valeurs numériques de sortie codées respectivement sur k bits et sur j bits, et ayant pour valeur la valeur correspondant respectivement audits k bits de poids forts et audits j bits de poids faible. Ici, le discriminateur 23 sépare les n1+ss+1-a bits les plus significatifs de la deuxième valeur numérique intermédiaire D d'une part, et les a bits les moins significatifs de la valeur 0 d'autre part. Le schéma de la figure 4 illustre un deuxième mode de réalisation d'un dispositif selon l'invention, convenant pour la mise en oeuvre d'une deuxième variante du procédé. Dans ce deuxième mode de réalisation, les moyens de sélection 23 du dispositif comprennent un opérateur 24 de décalage à droite de a bits. Un tel opérateur est par exemple réalisé à l'aide d'un registre à décalage proprement commandé. Cet opérateur 24 reçoit en entrée les n1 +ss+1 bits de la deuxième valeur numérique intermédiaire D. Il délivre en sortie les n 1 +ss+1-a bits les plus significatifs de la deuxième valeur numérique intermédiaire D en tant que valeur numérique de sortie Sq2. Par ailleurs, les moyens de sélection 23 comprennent en outre des moyens 25 pour appliquer un masque à la deuxième valeur numérique intermédiaire D. Un tel masque est représenté à la figure 5 sous la référence M. Il s'agit d'une valeur numérique stockée dans un registre approprié, ayant au plus n1+ss+1 bits, dont les n1+ss+1-a bits les plus significatifs sont égaux à la valeur logique 0, et dont les a bits les moins significatifs sont égaux à la valeur logique 1. Lorsqu'il est combiné à la deuxième valeur numérique intermédiaire D dans une opération de type ET logique, il permet de sélectionner les a bits les moins significatifs de ladite deuxième valeur numérique intermédiaire D. Dit autrement, les moyens 25 reçoivent en entrée les n1 +ss+1 bits de la deuxième valeur numérique intermédiaire D. Ils délivrent en sortie les n1+ss+1a bits les plus significatifs de la deuxième valeur numérique intermédiaire D en tant que la valeur numérique d'erreur E. Le schéma de la figure 6 illustre un troisième mode de réalisation d'un dispositif selon l'invention, convenant pour la mise en oeuvre d'une troisième variante du procédé. Dans ce troisième mode de réalisation, les moyens de sélection 23 du dispositif comprennent toujours un opérateur 24 de décalage à droite de a bits, ayant la même fonction que l'opérateur 24 du dispositif de la figure 4. En outre, les moyens de sélection 23 comprennent un opérateur 26 de décalage à gauche de a bits recevant en entrée les n1+ss+1-a bits de la valeur numérique de sortie Sq2 et délivrant en sortie une troisième valeur numérique intermédiaire F, codée sur au plus n1+ss+1 bits. L'opérateur 26 est par exemple un registre à décalage proprement commandé. Ils comprennent d'autre part un opérateur 27, pour effectuer la différence entre les valeurs numériques intermédiaires F et C. L'opérateur 27 est par exemple un soustracteur numérique. Il reçoit la troisième valeur numérique intermédiaire F en tant que premier opérande, et la première valeur numérique intermédiaire C en tant que second opérande. Il délivre en sortie la valeur numérique d'erreur E. Dans chacun des trois modes de réalisation décrits ci-dessus en regard des figures 3,4 et 6, le dispositif comprend de préférence un opérateur 22 appliquant un retard unité à la valeur numérique d'erreur E, pour des raisons de synchronisation. Dit autrement, le signal d'erreur E est fourni en entrée des moyens additionneurs 21 à travers un opérateur retard unité 22. La figure 6 montre le schéma d'un synthétiseur de fréquence à modulation numérique, plus connu sous le vocable DMS (de l'anglais Digitally Modulated Synthesiser ), qui incorpore un dispositif selon l'invention. Un tel circuit peut être utilisé pour la génération d'un signal radiofréquence (dans la bande UHF comprise entre 400 et 600 MHz) modulé en fréquence ou en phase. Il trouve des applications dans les émetteurs ou les émetteurs-récepteurs d'un système de radiocommunication, notamment dans les stations de base et/ou dans les terminaux mobiles d'un tel système. Un DMS présente une architecture qui est dérivée de la structure d'un synthétiseur de fréquence N-fractionnaire, et permet de générer un signal périodique modulé en fréquence ou en phase. Le DMS comporte une boucle à verrouillage de phase ou PLL (de l'anglais Phase Locked Loop ) comprenant, en série dans une voie directe, un comparateur de phase/fréquence 11 ou PFC (de l'anglais Phase/Frequency Comparator ), un filtre de boucle 12 tel qu'un intégrateur, et un oscillateur commandé en tension 13 ou VCO (de l'anglais Voltage Controlled Oscillator ), ainsi que, dans une voie de retour, un diviseur de fréquence 14. Le VCO délivre en sortie un signal Sout qui est le signal de sortie du DMS, dont la fréquence instantanée est fout. Le PFC reçoit sur une première entrée un signal de référence Sref ayant une fréquence de référence fref et, sur une seconde entrée, un signal Sdiv délivré par le diviseur de fréquence 14 à partir du signal Sout. Pour une synthèse N-fractionnaire classique, le diviseur de fréquence 14 est un diviseur à rapport variable permettant de produire le signal Sdiv en divisant la fréquence fout du signal Sout par un rapport de division qui vaut alternativement un entier N pendant une partie du temps T1, et l'entier N+1 pendant le reste du temps T2. De la sorte, la fréquence fout du signal de sortie Sout est donnée en fonction de la fréquence fref du signal de référence Sref, par : fout = (N+ jI) x fref (14) Tl±r2 Dans un synthétiseur à modulation numérique, le diviseur de fréquence 14 comporte une entrée de commande du rapport de division. Ce rapport est fixé par la valeur stockée dans un accumulateur déterminé. Toutefois, afin d'éviter l'apparition de raies parasites dans le spectre du signal de sortie Sout dues à la périodicité des changements du rapport de division de N à N+1 et réciproquement, un DMS connu dans l'état de l'art comporte en outre un modulateur 15, du type d'un modulateur Y--à numérique/numérique. Le modulateur 15 comporte une entrée qui reçoit une valeur numérique de modulation de fréquence ou de phase Smod codée sur k bits, et une sortie qui délivre une valeur numérique S'mod correspondant à la valeur Smod embrouillée, et codée sur j bits. La sortie du modulateur 15 est reliée à une première entrée d'un additionneur numérique 16, dont la seconde entrée reçoit une valeur numérique No qui définit le bas de la bande de fréquence adressée par le synthétiseur. La sortie de l'additionneur 16 délivre une valeur numérique Sc. Elle est reliée à l'entrée de commande du diviseur 14 pour y délivrer la valeur Sc. Le DMS comprend aussi un second additionneur numérique 17, dont une première entrée reçoit une valeur numérique Sinfo et dont une seconde entrée reçoit une valeur numérique Sch2. La sortie de l'additionneur 17 délivre la valeur numérique de modulation de fréquence ou de phase Smod précitée. La valeur numérique Sinfo contient l'information de modulation (signal modulant), c'est-à-dire l'information utile à émettre. La valeur numérique Sch2 correspond à la fréquence centrale du canal radio (après addition en outre de la valeur No précitée). Les valeurs numériques Sinfo, Sch2, Smod, S'mod et No sont des valeurs quantifiées selon un coefficient de quantification Cq2 du système numérique constitué par le DMS. Selon l'invention, la valeur numérique Sch2 est délivrée par un dispositif convertisseur 18 tel que décrit plus haut en regard des figures 2 à 6, à partir d'une valeur numérique Schq1 stockée dans un registre approprié. Les valeurs quantifiées Sch 1 et Sch2 correspondent à une valeur réelle qui est la fréquence centrale du canal notée Fch dans la suite. La valeur réelle Fch est constante car la valeur de la fréquence centrale du canal est constante. En l'absence du dispositif 18, la valeur réelle Fch serait directement quantifiée selon le coefficient de quantification Cq2 du système constitué par le DMS. Néanmoins, le DMS présenté ici incorpore un dispositif 18 selon l'invention, afin de réduire l'erreur de quantification sur la valeur numérique quantifiée correspondant à la valeur réelle Fch (qui est une erreur systématique puisque cette valeur est constante). Dit autrement, le DMS comprend un dispositif 18 pour la conversion de la valeur numérique Sch1 en une valeur numérique Sch2 quantifiée selon le coefficient de quantification Cq2 du système constitué par le DMS. En application de ce qui précède, on choisit donc d'implémenter un dispositif convertisseur 18 du type décrit plus haut, pour lequel Cq1 est égal à l'unité (Cq1=1, car la valeur réelle Fch est entière) et pour lequel Cq2 est le coefficient de quantification de la quantification du DMS. On donne ci-dessous un exemple numérique permettant d'illustrer les avantages procurés par l'invention dans cette application. Dans cet exemple : 'Fref=9, 6 MHz (mégahertz) ; # k=2 ; . j=4 ; 'fach=400017, 5 kHz (kilohertz) ; 'No=arrondi (395 MHz/Fref) ; 'eu=4 Hz (Hertz). Fref La résolution fréquentielle d'un tel DMS est donnée par -, où k est) e 2K-J j nombre de bits en entrée du modulateur Sigma-Delta 15, et où j est le nombre de bits en sortie de ce modulateur. La résolution fréquentielle du DMS, c'est-à- dire -. est donc : 1 9, 6. 10 dz Cq2 2k-J - 218 36, 62 Hz La valeur Fmin correspondant au bas de la bande de fréquence adressée par le DMS, est déterminée par la valeur numérique No selon la relation Fmin=NoxFref. Donc ici, Fmin=41x9, 6. 106=393, 6 MHz. Considérons tout d'abord ce que serait la situation sans le dispositif 18 selon l'invention, c'est-à-dire si on avait Sch1 =Sch2. On aurait : Fch2 = arrondi [ (Fch-Fmin). Cq2] = 175241 L'erreur de quantification systématique sur la fréquence centrale du canal radio serait donc : rFch2 Cq2 c'est-à-dire : e = 400017, 5. 10-fl241 +393, 6. 10) =-17. 08Hz Cq2 Cette valeur dépasse (en valeur absolue) l'erreur acceptable ed. Considérons maintenant ce qui se passe avec le dispositif de conversion 18 selon l'invention. Le signal que l'on cherche à représenter étant entier, on a Coq1=1. On choisit l'approximation suivante : Cq2 B = SS pjt autrement, 2 (x 223 on choisit d'implémenter un dispositif selon l'invention avec B=229065, et a=23. On peut déterminer l'erreur de quantification en utilisant la relation (13) donnée en introduction qui est valable dans le cas où la valeur numérique réelle en entrée du dispositif (ici, la valeur constante Fch-Fmin) est un entier. On rappelle que cette relation s'écrit alors : Cql. ~B~~, '"'"\Cq22'j"' où S désigne la valeur numérique réelle en entrée du dispositif (ici Fch). D'où il vient que e 2, 17 Hz. On a donc bien atteint l'objectif d'une erreur de quantification sur la valeur de la fréquence centrale du canal radio inférieure à 4 Hz, sans devoir modifier la quantification du système. L'invention permet ici de réduire l'erreur de quantification systématique sur la valeur de la fréquence centrale du canal radio de 17 Hz à 2 Hz. Un meilleur résultat pourrait être obtenu en augmentant la précision de l'approximation de- mais au prix d'une augmentation du nombre ss et du Cql nombre a. REVENDICATIONS 1. Procédé de conversion d'une valeur numérique d'entrée (Sq1) quantifiée selon un premier coefficient de quantification (Cq1) et codée sur au plus n1 bits, en une valeur numérique de sortie (Sq2) quantifiée selon un second coefficient de quantification (Cq2) et codée sur au plus n2 bits, où n1 et n2 sont des nombres entiers non nuls, comprenant les étapes consistant à : a) multiplier la valeur numérique d'entrée (Sq1) par un nombre B entier, codé sur au plus ss bits, où p est un nombre entier non nul, pour générer une première valeur numérique intermédiaire (C) codée sur au plus n1 +ss bits ; b) diviser, en virgule fixe, ladite première valeur numérique intermédiaire (C) par le nombre 2a, où a est un nombre entier inférieur ou égal à n1 +ss, pour générer ladite valeur numérique de sortie (Sq2), suivant lequel le nombre -est sensiblement égal au rapport dudit 2 (x second coefficient de quantification (Cq2) sur ledit premier coefficient de quantification (Cq1) ; et suivant lequel l'étape b) est réalisée au moyen d'un modulateur Sigma-Delta. 2. Procédé selon la revendication 1, suivant lequel l'étape b) comprend les étapes consistant à : b1) additionner ladite première valeur numérique intermédiaire (C) d'une part, et une valeur numérique d'erreur (E) codée sur au plus a bits d'autre part, pour générer une deuxième valeur numérique intermédiaire (D) codée sur au plus n1 +ss+1 bits ; b2) sélectionner les n2 bits les plus significatifs de ladite deuxième valeur numérique intermédiaire (D) en tant que valeur numérique de sortie (Sq2), où n2 est égal à n1+ss+1-a ; b3) sélectionner les a bits les moins significatifs de ladite deuxième valeur numérique intermédiaire (D) en tant que valeur numérique d'erreur (E). 3. Procédé selon la revendication 2, suivant lequel l'étape b2) et l'étape b3) sont réalisées conjointement à l'aide d'un discriminateur, permettant de séparer lesdits n 1 +ss+ 1-a bits les plus significatifs de ladite deuxième valeur numérique intermédiaire (D) d'une part, et lesdits a bits les moins significatifs de ladite deuxième valeur numérique intermédiaire (D) d'autre part. 4. Procédé selon la revendication 2, suivant lequel l'étape b2) est effectuée par une opération de décalage à droite de a bits appliquée aux n1 +ss+1 bits de la deuxième valeur numérique intermédiaire (D). 5. Procédé selon la revendication 4, suivant lequel l'étape b3) est effectuée en appliquant à la deuxième valeur numérique intermédiaire (D) un masque ayant au plus n1 +ss+1 bits, dont les n1 +ss+1-a bits les plus significatifs sont égaux à la valeur logique 0, et dont les a bits les moins significatifs sont égaux à la valeur logique 1. 6. Procédé selon la revendication 4, suivant lequel l'étape b3) est effectuée d'une part par une opération de décalage à gauche de a bits appliquée aux n1+ss+1-a bits de la valeur numérique de sortie (Sq2) permettant de générer une troisième valeur numérique intermédiaire (F) codée sur au plus n1 +ss+1 bits, et d'autre part par une opération de différence entre ladite troisième valeur numérique intermédiaire (F) et ladite première valeur numérique intermédiaire (C). 7. Procédé selon l'une quelconque des revendications précédentes, suivant lequel aucun du premier ni du second coefficients de quantification n'est un multiple entier de l'autre 8. Dispositif de conversion d'une valeur numérique d'entrée (Sq1) quantifiée selon un premier coefficient de quantification (Cq1) et codée sur au plus n1 bits, en une valeur numérique de sortie (Sq2) quantifiée selon un second coefficient de quantification (Cq2) et codée sur au plus n2 bits, où n1 et n2 sont des nombres entiers non nuls, comprenant : - des moyens multiplieurs (10) pour multiplier la valeur numérique d'entrée (Sql) par un nombre B entier, codé sur au plus ss bits, où ss est un nombre entier non nul, générant une première valeur numérique intermédiaire (C) codée sur au plus n1+ (3 bits ; - des moyens diviseurs pour diviser, en virgule fixe, ladite première valeur numérique intermédiaire (C) par le nombre 2a, où a est un nombre entier inférieur ou égal à n 1 +ss, générant ladite valeur numérique de sortie (Sq2), dans lequel le nombre zest sensiblement égal au rapport dudit 2a second coefficient de quantification (Cq2) sur ledit premier coefficient de quantification (Cq1) ; et dans lequel lesdits moyens diviseurs comprennent un modulateur Sigma-Delta (20). 9. Dispositif selon la revendication 8, dans lequel le modulateur SigmaDelta (20) est un modulateur Sigma-Delta d'ordre 1. 10. Dispositif selon la revendication 9, dans lequel le modulateur SigmaDelta (20) comprend : - des moyens additionneurs (21) recevant en entrée ladite première valeur numérique intermédiaire (C) en tant que premier opérande d'une part, et une valeur numérique d'erreur (E) codée sur au plus a bits en tant que second opérande d'autre part, et délivrant en sortie une deuxième valeur numérique intermédiaire (D) codée sur au plus n1 +ss+1 bits ; - des moyens de sélection (23) pour sélectionner les n2 bits les plus significatifs de ladite deuxième valeur numérique intermédiaire (D) en tant que valeur numérique de sortie (Sq2), où n2 est égal à n1 +ss+1-a, et pour sélectionner les a bits les moins significatifs de ladite deuxième valeur numérique intermédiaire (D) en tant que valeur numérique d'erreur (E). 11. Dispositif selon la revendication 10, dans lequel lesdits moyens de sélection (23) sont constitué par un discriminateur permettant de séparer lesdits n1+ (3+1-a bits les plus significatifs de ladite deuxième valeur numérique intermédiaire (D) d'une part, et lesdits a bits les moins significatifs de ladite deuxième valeur numérique intermédiaire (D) d'autre part. 12. Dispositif selon la revendication 10, dans lequel lesdits moyens de sélection (23) comprennent un opérateur de décalage à droite de a bits (24) recevant en entrée les n1 +ss+1 bits de la deuxième valeur numérique intermédiaire (D), et délivrant en sortie les n1 +ss+1-a bits les plus significatifs de la deuxième valeur numérique intermédiaire (D) en tant que valeur numérique de sortie (Sq2). 13. Dispositif selon la revendication 12, dans lequel lesdits moyens de sélection (23) comprennent en outre des moyens (25) pour appliquer à la deuxième valeur numérique intermédiaire (D) un masque (M) ayant au plus n1 +ss+1 bits, dont les n1 +ss+1-a bits les plus significatifs sont égaux à la valeur logique 0, et dont les a bits les moins significatifs sont égaux à la valeur logique 1, de manière à sélectionner les a bits les moins significatifs de ladite deuxième valeur numérique intermédiaire (D) en tant que la valeur numérique d'erreur (E). 14. Dispositif selon la revendication 12, dans lequel lesdits moyens de sélection (23) comprennent en outre, d'une part un opérateur de décalage à gauche de a bits recevant en entrée les n1 +ss+1-a bits de la valeur numérique de sortie (Sq2) et délivrant en sortie une troisième valeur numérique intermédiaire (F) codée sur au plus n1 +ss+1 bits, et d'autre part un opérateur de différence recevant ladite troisième valeur numérique intermédiaire (F) en tant que premier opérande et ladite première valeur numérique intermédiaire (C) en tant que second opérande, et délivrant en sortie ladite valeur numérique d'erreur (E). 15. Dispositif selon l'une quelconque des revendications 10 à 14, dans lequel le signal d'erreur (E) est fourni en entrée des moyens additionneur (21) à travers un opérateur retard unité (22). 16. Synthétiseur de fréquence à modulation numérique, comprenant une boucle à verrouillage de phase (PLL) comprenant un diviseur de fréquence à rapport variable (14) dans la voie de retour, dans lequel le rapport de division est commandé par une valeur numérique (Sc) obtenue à partir notamment d'une valeur réelle (Fch) correspondant à la fréquence centrale d'un canal radio, le synthétiseur comprenant en outre un dispositif de conversion (18) selon l'une quelconque des revendications 8 à 15 pour réduire l'erreur de quantification sur ladite valeur réelle.