Brevet FR2841405A1 — publié le 20031226

BOUCLE A VERROUILLAGE DE RETARD Domaine technique et art anterieur L'invention concerne une boucle a verrouillage de retard plus communement appelee boucle DLL (DLL pour >). Les boucles DLL vent communement utilisees pour aligner en phase deux signaux d'horloge, notamment dans les memoires DRAM (DRAM pour >). Les boucles DLL permettent alors d'obtenir un tres bon synchronisme entre une horloge externe au circuit integre et une horloge interne. Les boucles DLL vent egalement utilisees pour generer ou mesurer un retard temporel avec precision, ou encore pour generer des horloges d'echantillonnage de signal (cf. c >, Dan Weinlader, Ron Ho, Chih-Kong Ken Yang, Mark Horowitz, 2000 [EKE International Solid-State Circuits ConferenceJ. L, invention s'applique a tous les domaines mentionnes ci-dessus et, de facon plus particulierement avantageuse, a la generation et a la mesure de retards dans les emetteurs-recepteurs utilisant la technique de communication de type ultra large bande. Le schema de principe d'une boucle DLL selon l'art anterieur est donne en figure 1. La boucle DLL comprend une chalne de retard composee de n cellules de retard Ri (i=1, 2, 3,..., n-1, n) en eerie, d'un detecteur de phase/frequence 1, d'une pompe de charges 2 et d'un filtre de boucle 3. Chaque cellule de retard introduit un retard At identique aux retards des autres cellules. Le retard At peut 8tre controle par un signal qui peut 8tre une tension ou un courant. Chaque cellule de retard peut 8tre realisee a l' aide d'une padre differentielle. La variation du retard At est alors S obtenue par la variation du courant de polarisation de la padre differentielle. L'entree et la sortie de la chalne de retard vent appliques au detecteur de phase/frequence 1. Le detecteur de phase/frequence 1 peut 8tre un simple comparateur de phase qui compare les phases des signaux d' entree et de sortie de la chalne de retard. Le signal issu du detecteur 1 commande la pompe de charge 2 qui genere alors un courant fonction de la difference de phase entre le signal d' entree et le signal de sortie de la chalne de retard. Ce courant est applique en entree du filtre de boucle 3 pour 8tre filtre. Le courant filtre issu du filtre de boucle 3 est applique aux cellules de la chalne de retard pour controler le retard des cellules. Le mode de fonctionnement d'une boucle DLL selon l'art connu va maintenant etre decrit. Un signal de periode T est applique sur l' entree de la cha1ne de retard. Lorsque la boucle DLL est stabilisee, les signaux en entree et en sortie de la cha1ne de retard vent en phase. Le retard entre ces deux signaux est alors egal a T. Puisque toutes les cellules de retard vent identiques, le retard apporte par une cellule est egal a T/n. On dispose alors, en plus du signal d'horloge applique en entree de la cha1ne de retard, de n signaux d'horloge ai (i=1, 2, 3, n-1, n), un signal ai etant decale de l'intervalle de temps iT/n par rapport au signal d'horloge applique en entree de la chalne de retard. Les differents signaux ai peuvent etre utilises pour mesurer un retard, generer un retard, synthetiser un signal de frequence, reconstruire des signaux, et.. Un avantage de ce type de structure est la faible consommation. Cependant, plusieurs inconvenients peuvent etre soulignes. Ainsi, generer un retard mT/n peut-il conduire a utiliser un nombre n de cellules eleve. Par exemple, un retard de 13T/100 (m=13 et n=100) necessite l'utilisation de cent cellules de retard. Par ailleurs, la structure est limitee en frequence par le retard minimum Tmin qu'impose chaque cellule de retard elementaire. Lorequ'on travaille a frequence maximale, il n'est en effet pas possible de generer un retard qui ne soit pas un multiple entier de Tmin. L'invention ne presente pas ces inconvenients. Expose de ['invention En effet l' invention concerne une boucle a verrouillage de retard comprenant une chalne de cellules de retard montees en eerie, un signal de retard delivre par la boucle etant preleve sur la sortie d'une des cellules de retard, l' entree de la cha1ne de cellules de retard etant connectee a une premiere entree d'un detecteur de phase/frequence dont une deuxieme entree est connectee a une sortie de cellule de retard. La boucle de retard comprend des moyens de commande apses a modifier, au rythme d'un signal dthorloge et sous ['action d'une information de commande, la sortie de la cellule de retard qui est connectee a la deuxieme entree du detecteur phase/frequence. La boucle a verrouillage de retard selon l' invention permet ainsi de modifier le nombre de cellules de retard vu par le detecteur de phase/frequence. Cette modification permet de produire un retard elementaire de chaque cellule de retard different du retard elementaire T/n obtenu selon l'art anterieur. Comme cela apparaltra dans la suite de la description, le retard d'une cellule de retard elementaire peut alors etre un retard fractionnaire. Il est ainsi possible d'obtenir une boucle DLL fractionnaire. Une modification du nombre de cellules de retard vues par le detecteur de phase/frequence peut se faire a chaque coup d'horloge du signal applique en entree de la chalne de retard. Cette modification peut egalement se faire a une frequence plus faible. L'utilisation d'un nombre de cellules de retard inferieur au nombre total de cellules de retard disponibles presente egalement l'avantage de reduire la consommation de la boucle DLL. De plus, la frequence de travail maximum est augmentee puisque cette frequence maximum est inversement proportionnelle a la quantite NTmin, ou N est le nombre de cellules de retard utilisees et Tmin est le delai minimal apporte par une cellule de retard elementaire. Breve description des figures D'autres caracteristiques et avantages de l' invention apparaltront a la lecture d'un mode de realisation preferential de ['invention fait en reference aux figures jointes parmi lesquelles: - la figure 1 represente une boucle a verrouillage de retard selon l'art anterieur; - la figure 2 represente une boucle a verrouillage de retard selon un premier mode de realisation de l' invention; - la figure 3 represente un exemple de boucle a verrouillage de retard selon le premier mode de realisation de ['invention; - la figure 4 represente une boucle a verrouillage de retard selon un deuxieme mode de realisation de l' invention; - les figure 5A et 5B representent, respectivement, un perfectionnement de la boucle a verrouillage de retard selon le premier mode de realisation de l' invention et un perfectionnement de la boucle a verrouillage de retard selon le deuxieme mode de realisation de ['invention. Sur toutes les figures, les memes references designent les memes elements. Description detaillee de modes de mise en muvre de ['invention La figure 1 a ete decrite precedemment; il est done inutile d'y revenir. La figure 2 represente une boucle a verrouillage de retard selon un premier mode de realisation de ['invention. Outre les elements deja mentionnes en description de la figure 1, une boucle DLL selon le premier mode de realisation de ['invention comprend des moyens de multiplexage 4. Les moyens de multiplexage 4 comprennent n entrees de signal, une sortie de signal, une entree d'horloge et une entree de commande. Chaque entree de signal des moyens de multiplexage 4 est reliee a un signal retarde ai different (i=1, 2,..., n). La sortie de signal est reliee a l'une des entrees du detecteur de phase/frequence 1. Le signal qui, parmi les signaux appliques en entree du multiplexeur, est applique sur l' entree du detecteur de phase/frequence 1 est determine par un signal d'horloge H applique sur lt entree d'horloge et par une information I appliquee sur l' entree de commande. A chaque coup du signal dthorloge H. le signal applique au detecteur de phase/frequence est choisi en fonction de l' information I. L'information I effectue ainsi la selection du sequencement des signaux qui vent appliques, au rythme du signal dhorloge H. en entree du detecteur de phase/frequence. Le signal d'horloge H peut etre le meme signal que le signal d'horloge applique en entree de la cha1ne de retard ou un signal d'horloge different. L'information I peut etre une information periodique ou non periodique. De facon generale, la modification du nombre de cellules de retard vues par le detecteur de phase/frequence peut avoir lieu a chaque coup d'horloge du signal d'horloge H ou a une frequence plus faible. Cette modification peut etre mise en uvre de telle sorte que la valeur moyenne du nombre de cellules de retard vues par le detecteur de phase/frequence est choisie a l'avance en fonction du retard fractionnel que lton cherche a obtenir. A titre d'exemple, la valeur moyenne du nombre de cellules de retard vues par le detecteur peut etre obtenue en effectuant une moyenne ponderee et en utilisant comme ponderation pour chaque cellule de retard le nombre de coup d'horloge de l'horloge H pendant lequel le nombre de cellules de retard est effectif. Il existe alors une relation entre le nombre moyen de cellules de retard utilisees NC et le retard At d'une cellule elementaire, a savoir: At=T/NC A titre diillustration des performances d'une boucle DLL selon l' invention, un exemple non limitatif va maintenant etre donne. On considere une chalne de retard qui comprend dix cellules de retard (n=10). On suppose que l'horloge H qui commande le multiplexage est identique, a un retard pres, a l'horloge qui est appliquee en entree de la chalne de retard. Le signal applique au detecteur de phase/frequence est different a chaque coup d'horloge de la frequence d'entree. On suppose egalement, dans cet exemple, que le signal selectionne par l' information I pour etre applique en entree du detecteur de phase/frequence est une alternance des signaux alO et a9. La phase moyenne qui est comparee par le detecteur de phase/frequence est alors egale a 9.5 At, ou At est le retard d'une cellule de retard elementaire. Il vient done la relation: At=2T/19 Il est alors possible de generer des retards egaux a 2T/19, 4T/19,,18T/l9 avec une chalne de dix retards. Pour obtenir un tel resultat a ['aide une boucle DLL selon l'art anterieur, dix-neuf retards vent necessalres. Il va maintenant etre decrit comment, de fagon plus generale, generer un retard quelconque a partir d'une boucle DLL fractionnaire simple. Par boucle DLL fractionnaire simple, il faut entendre une boucle DLL qui n'utilise, pour le multiplexage, que deux signaux de retard successifs, par exemple les signaux an-1 et an. On suppose que les signaux an-1 et an vent respectivement utilises pendant p coups d'horloge et q- p coups d'horloge. La valeur moyenne du retard apporte par la chalne de retard est alors egale a (n-p/q)At. La valeur du retard d'une cellule elementaire est alors donnee par la relation: At = q T/(qn-p) A titre d'exemple non limitatif, pour une chalne de retard comprenant dix cellules de retard et en supposant que I est un signal periodique de periode lOOT (q=100 et la valeur moyenne d'un retard est alors obtenue sur 100 points), il vient done: At = lOOT/(1000-p) Une evaluation du nombre p conduit alors a: P = PART[1000-lOOT/At] ou PART[X] represente la partie entiere de X. Pour real i ser un retard f ract ionnaire egal a aT/b en sortie de la cellule de retard de rang k, a et b etant deux nombres entiers quelconques, il faut poser: k At = a T/b, soit a T/b = k q T/(q n-p) Il apparalt done un systeme de 2 equations a 4 inconnues p, q, n, k, chaque inconnue etant un nombre entier. Un tel systeme d' equations a touj ours des solutions. Par exemple, pour realiser un retard egal a 13T/100, la solution est la suivante: p=4, q=13, n=8, k=1 Le retard de 13T/100 est alors obtenu avec seulement huit cellules de retard. Ce resultat est a comparer avec le resultat obtenu selon l'art anterieur ou cent cellules de retard vent necessaires (cf. ci dessus). Un autre exemple peut etre donne pour l'obtention d'un retard de 14T/121. La solution suivante est alors obtenue: p=5, q=7, n=18, k=2. Dans cet exemple, le nombre de cellules peut encore etre reduit par la solution ci-dessous: p=5, q=14, n=9, k=1. Neuf cellules vent alors avantageusement suffisantes. Un exemple de boucle DLL selon le premier mode de realisation de l' invention va maintenant etre decrit en reference a la figure 3. Selon l'exemple de la figure 3, les moyens de multiplexage 4 comprennent un multiplexeur 5 et un modulateur sigma delta 6. Le modulateur sigma delta 6 comprend une entree dthorloge et une entree de signal. Le signal d'horloge H est applique sur l' entree d'horloge et l' information I est applique sur l' entree de signal. Le modulateur sigma delta 6 convertit, au rythme du signal d'horloge H. l' information I en un signal de commande numerique C. Le signal de commande numerique C commande la commutation du multiplexeur 5. Un avantage de l'utilisation d'un modulateur sigma delta est de reduire le bruit de ['information de commande de commutation. Dans le cas, par exemple, d'une boucle DLL fractionnaire simple, pour generer un sequencement correct des signaux a appliquer au detecteur de phase/frequence, l' information I appliquee au modulateur sigma delta est egale a une valeur fractionnaire p/q, comme cela a ete mentionne precedemment. Le signal C delivre en sortie du modulateur prend deux etats differents (un etat +1 pour choisir le signal an et un etat 0 pour choisir le signal an-1) de telle sorte que la valeur moyenne du signal C soit egale a p/q, a l'erreur de quantification pres (une optimisation du modulateur permet cependant de reduire cette erreur de quantification). Il est alors possible d'obtenir un retard moyen de la boucle egal a la quantite (n-p/q)At, ce qui est le but recherche. Une boucle DLL selon le premier mode de realisation de l' invention n'est bien sur pas limitee a l'exemple de boucle DLL fractionnaire simple mentionne ci-dessus. De facon plus generale, l'utilisation d'un modulateur sigma delta avec un quantificateur multibit conduit a pouvoir choisir entre les n sorties de retard de la boucle DLL, n etant-un nombre superieur ou egal a 2. I1 est egalement possible, selon ['invention, d'appliquer une information I variable en entree du modulateur sigma delta. On obtient alors un retard ou une frequence module par une grandeur variable contenue dans l' information I. Le nombre NC de cellules de retard utilisees est alors une grandeur variable qui module le retard At d'une cellule elementaire. L' invention peut ainsi etre mise en oeuvre pour generer un retard variable utilise pour generer un signal de modulation PPM (PMM pour >) ut il. i se dans en technologie UWB (UWB pour Band >>). La figure 4 represente un deuxieme mode de realisation de boucle de verrouillage de retard selon ['invention. Outre les circuits representes en figure 1, la boucle a verrouillage de retard de la figure 4 comprend un premier ensemble d'interrupteurs Iqi (i=1, 2, n), un deuxieme ensemble d'interrupteurs Ipi (i=1, 2, n) et un circuit de commande 7. Chaque interrupteur Ipi est place en sortie du retard Ri et chaque interrupteur Iqi est place en parallele de l' ensemble forme par le retard Ri et l'interrupteur Ipi. Les interrupteurs Ipi et Iqi vent commandes par les signaux de commande respectifs pi et qi. Le circuit de commande 7 comprend une entree d'horloge et une entree de commande sur lesquelles vent respectivement appliques un signal d'horloge H et un signal de commande I. Les signaux pi et qi vent issus du circuit de commande 7. A chaque coup de l'horloge H. le circuit de commande 7 delivre une combinaison de signaux de commande pi, qi, apses a ouvrir ou fermer les interrupteurs respectifs Ipi, Iqi. Il est alors possible de retirer un ou plusieurs retards quelconque de la boucle de retards. Si la sortie de la boucle de retard doit osciller, par exemple, entre les signaux an et an-1, il est alors possible de court-circuiter alternativement chacune des cellules de retard suivant un algorithme adapte a cette fin (algorithme aleatoire, algorithme a mise en forme de bruit, etc.). Cela permet avantageusement de reduire l' influence de la dispersion des retards entre chacune des cellules de retard. En effet, par exemple, au cas ou la derriere cellule de retard Rn presente un retard sensiblement different du retard des autres cellules, l' influence de cette cellule sera differente de celles des autres cellules du fait de sa commutation hors boucle. Une boucle a verrouillage de retard selon le deuxieme mode de realisation de ['invention presente les memes avantages qu'une boucle a verrouillage de retard selon le premier mode de realisation. A titre d'exemple non limitatif, il est ainsi possible de realiser une boucle DLL fractionnaire simple utilisant deux signaux de retard successifs, par exemple, les signaux an-1 et an. La valeur du retard At d'une cellule elementaire est alors donnee par la relation: At = q T /(qn-p), ou les grandeurs p, q, n et T vent les grandeurs definies precedemment. De meme, le circuit de commande 7 peut etre constitue d'un modulateur sigma delta et d'un circuit de commande numerique (non representes sur les figures). Les signaux d'horloge H et de commande I vent appliques sur le modulateur sigma delta et un signal de commande numerique C delivre par le modulateur sigma delta est applique au circuit de commande numerique. Selon un perfectionnement du deuxieme mode de realisation de ['invention, il est possible de raj outer des interrupteurs et des charges commutables en entree et en sortie des differentes cellules de retard de sorte que, quel que soit le retard programme, le nombre d'interrupteurs traverses soit touj ours le meme et que chaque cellule de retard volt touj ours la meme charge sur son entree et sur sa sortie. Dans le cadre d'une realisation de boucle a verrouillage de retard en technologie sur silicium, et quel que soit le mode de realisation de ['invention, la precision du retard genere ou de la frequence synthetisee est fonction de l'appariement qui existe entre les differentes cellules de retard. Le nombre de cellules de retard d'une boucle a verrouillage selon l' invention etant tres sensiblement reduit par rapport au nombre de cellules de retard d'une boucle a verrouillage selon l' art anterieur, la contrainte de temps de propagation d'une cellule de retard elementaire peut etre reduite. Il est alors possible d' augmenter la surface des composants utilises pour realiser une cellule de retard elementaire, ce qui a pour effet avantageux d' augmenter la precision de la boucle. De meme, quel que soit son mode de realisation, une boucle a verrouillage de retard selon ['invention permet avantageusement de generer des retards qui ne vent pas des multiples entiers du delai minimum Tmin tout en travaillant a la frequence maximale d'utilisation. D'une facon generale, le grand nombre de degree de liberte d'une boucle DLL selon l' invention comparativement au nombre de degree de liberte d'une boucle DLL selon l'art anterieur permet d'etendre et d'ameliorer tres sensiblement les performances de la boucle. L'invention est avantageusement realisee si elle utilise les techniques classiques d' integration VLSI sur silicium. La figure 5A et 5B representent un perfectionnement de la boucle a verrouillage de retard selon, respectivement, le premier mode de realisation de ['invention et le deuxieme mode de realisation de ['invention. Le fonctionnement dune boucle a verrouillage de retard comprend deux phases distinctes: une phase d'accrochage et une phase durant laquelle le delai elementaire ne varie plus. Le retard genere par chacune des cellules de la boucle de retard a une limite inferieure et une limite superieure. Lors de la phase d'accrochage, un probleme de convergence peut alors apparaltre, particulierement loreque les contraintes d'accrochage vent severest Ce probleme de convergence peut egalement apparaltre du fait de la grande dispersion des delais elementaires des differentes cellules lorsque la boucle a verrouillage de retard est realisee en technologie sur silicium. Lors de la phase d'accrochage, une boucle a verrouillage de retard peut alors se trouver dans un etat de blocage loreque le retard minimum de chaque cellule est atteint et que le retard global est encore trop eleve. La boucle a verrouillage de retard selon le perfectionnement de ['invention represente aux figures 5A et 5B permet de supprimer cet inconvenient. Selon le perfectionnement de ['invention, la boucle a verrouillage de retard comprend, en plus des elements precedemment decrits, un dispositif d'analyse de convergence 8, un commutateur 9 et un circuit de traitement 10. L'entree du dispositif d'analyse de convergence 8 est reliee a la sortie du detecteur de phase/frequence 1. Le commutateur 9 comprend deux entrees de signal, une entree de commande et une sortie. Une premiere entree de signal du commutateur 9 est reliee a la sortie du dispositif d'analyse de convergence 8 alors que l' information I mentionnee precedemment est appliquee sur la deuxieme entree de signal. La sortie du commutateur 9 est reliee a l' entree du circuit de traitement 10 dont la sortie est reliee a l' entree de commande des moyens de multiplexage 4 (cas de la figure 5A) ou a l' entree de commande du circuit de commande 7 (cas de la figure B). Le dispositif d'analyse de convergence 8 delivre sur sa sortie une information qui mesure l'etat de stabilite et de convergence de la boucle. Le dispositif d'analyse de convergence 8 delivre egalement le signal de commande du commutateur 9. Durant la phase d'accrochage, le commutateur 9 est commande de sorte que la sortie du dispositif d'analyse de convergence 8 soit reliee, via le circuit de traitement 10, a l' entree de commande des moyens de multiplexage 4 (cas de la figure 5A) ou a lt entree de commande du circuit de commande 7 (cas de la figure B). Le circuit de traitement 10 utilise les informations de convergence issues du dispositif 8 pour indiquer aux moyens de multiplexage 4 ou au circuit de commande 7 s'il doit augmenter ou diminuer le nombre de cellules dans la boucle. Le signal S issu du circuit de traitement 10 constitue alors une commande permettant de selectionner un nombre de cellules de retard apte a eviter le blocage de la boucle. Lorsque la phase d'accrochage est terminee, le commutateur 9 est commande de sorte que l' entree du circuit de traitement 10 soit reliee a ['information I precedemment mentionnee. L' information I est alors traitee par le circuit 10 en fonction du nombre de cellules de retard selectionne pendant la phase d'accrochage. Le circuit de traitement 10 aura done auparavant memorise le nombre de cellul es select ionnees pour obtenir la convergence. Le signal S applique sur l' entree de commande des moyens de multiplexage 4 (cas de la figure 5A) ou sur l' entree de commande du circuit de commande 7 (cas de la figure 5B) est alors obtenu a partir de ['information I et du nombre de cellules memorisees. REVENDICATIONS 1. Boucle a verrouillage de retard comprenant une chalne de cellules de retard (R1, R2,...., Rn) montees en eerie, un signal de retard delivre par la boucle etant preleve sur la sortie de l'une des cellules de retard, l' entree de la cha1ne de cellules de retard etant connectee a une premiere entree d'un detecteur de phase/frequence (1) dont une deuxieme entree est connectee a une sortie de cellule de retard, caracterisee en ce qu'elle comprend des moyens de commande (4, 7) apses a modifier, au rythme d'un signal d'horloge (H) et sous ['action d'une information de commande (I), la sortie de la cellule de retard qui est connectee a la deuxieme entree du detecteur phase/frequence (1). 2. Boucle a verrouillage de retard selon la revendication 1, caracterisee en ce que les moyens de commande comprennent des moyens de multiplexage (4) ayant n entrees et une sortie, chaque entree des moyens de multiplexage (4) etant reliee a une sortie de cellule de retard differente, la sortie des moyens de multiplexage etant reliee a la deuxieme entree du detecteur phase/frequence. 3. Boucle a verrouillage de phase selon la revendication 2, caracterisee en ce que les moyens de multiplexage (4) comprennent un multiplexeur (5) et un modulateur sigma delta (6) ayant une entree d'horloge sur laquelle est applique le signal d'horloge (X) et une entree de signal sur laquelle est appliquee l' information de commande (I), le modulateur sigma delta (6) delivrant un signal de commande numerique applique au multiplexeur (5). 4. Boucle a verrouillage de retard selon la revendication 1, caracterisee en ce que les moyens de commande comprennent un premier ensemble dtinterrupteurs Iqi (i=1, 2,..., n), un deuxieme ensemble d'interrupteurs Ipi (i=1, 2,...., n) et un circuit de commande (7) ayant une entree d'horloge sur laquelle est applique le signal d'horloge (H) et une entree de commande sur laquelle est appliquee linformation de commande (I), l'interrupteur Ipi etant place en sortie de la cellule de retard Ri de rang i et l'interrupteur Iqi etant place en parallele de ['ensemble forme par la cellule de retard Ri de rang i et par l'interrupteur Ipi, les interrupteurs Ipi et Iqi etant commandes par des signaux de commande respectifs pi et qi issus du circuit de commande (7). 5. Boucle a verrouillage de retard selon la revendication 4, caracterisee en ce que des interrupteurs et des charges commutables vent placees en entree et en sortie des differentes cellules de retard (R1, R2,, Rn) de sorte que, lors du fonctionnement de la boucle, le nombre total d'interrupteurs utilises dans la boucle soit constant et que chaque cellule de retard volt tonjours la meme charge sur son entree et sur sa sortie. 6. Boucle a verrouillage de retard selon l'une quelconque des revendications 4 ou 5, caracterisee en ce que le circuit de commande (7) comprend un modulateur sigma delta ayant une entree d'horloge sur laquelle est appliquee le signal d'horloge (H) et une entree de signal sur laquelle est appliquee le signal de commande (I) et un circuit de commande numerique sur loquel est applique un signal de commande numerique delivre par le modulateur sigma delta. 7. Boucle a verrouillage de retard selon l'une quelconque des revendications precedentes, caracterisee en ce que ['information de commande (I) est une valeur fractionnaire p/q de sorte que la sortie de la chalne de retard est constituee par la sortie de la cellule de retard de rang n-1 pendant p coups d'horloge et par la sortie de la cellule de retard de rang n pendant q coups d'horloge, p et q etant deux nombres entiers, q etant superieur a p, et que la valeur du retard d'une cellule de retard est donnee par la formule: At = q T/(qn-p), ou T est la periode d'un signal applique en entree de la chalne de retard. 8. Boucle a verrouillage de retard selon l'une quelconque des revendications precedentes, caracterisee en ce que le signal d'horloge (H) est. a un retard pres, identique a un signal applique sur la premiere entree du detecteur de phase/frequence (1). 9. Boucle a verrouillage de retard selon l'une quelconque des revendications 1 a 7, caracterisee en ce que le signal d'horloge (H) est un signal dont la periode est inferieure a la periode du signal applique sur la premiere entree du detecteur de phase/frequence (1). 10. Boucle verrouillage de retard selon l'une quelconque des revendications 1 a 9, caracterisee en ce qutelle comprend des moyens (8, 9, 10) pour selectionner, pendant une phase d'accrochage de la boucle, un nombre de cellules de retard apte a eviter un blocage de la boucle. 11. Boucle a verrouillage de retard selon la revendication 10, caracterisee en ce que les moyens (8, 9, 10) pour selectionner, pendant une phase d'accrochage de la boucle, le nombre de cellules de retard apte a eviter un blocage de la boucle comprennent un dispositif d'analyse de convergence 8, un commutateur (9) et un circuit de traitement (10), l' entree du dispositif d'analyse de convergence (8) etant reliee a la sortie du detecteur de phase/frequence (1), le commutateur (9) etant commande de facon a relier la sortie du dispositif de convergence (8) a l' entree du circuit de traitement (10), la sortie du circuit de traitement (10) etant reliee a une entree de commande des moyens de commande (4, 7). 12. Boucle a verrouillage de retard selon la revendication 10 ou 11, caracterisee en ce qu'elle comprend des moyens (10) pour memoriser le nombre de