Brevet FR2844090A1 — publié le 20040305

I CELLULE MEMOIRE POUR REGISTRE NON VOLATILE A LECTURE RAPIDE La présente invention concerne un point mémoire non volatile intégré sur substrat de silicium, comprenant un premier transistor à grille flottante pour la programmation et l'effacement du point mémoire, et un second transistor à grille flottante pour la lecture du point mémoire. La présente invention concerne également un registre non volatile comprenant au moins deux points mémoire du type précité et des moyens de lecture 10 différentielle des deux points mémoire. La présente invention concerne également un plan mémoire de type EEPROM comprenant des cellules mémoire non volatiles intégrées sur un substrat de silicium, et au moins un point mémoire du type précité. Il est fréquent que des cellules mémoire non volatiles soient utilisées pour stocker des bits spéciaux d'un circuit intégré, comme des bits de configuration, des bits d'état (status bits), des bits de programmation redondante (memory redundancy programmation), des bits de 20 protection d'un plan mémoire, etc.. Ces bits spéciaux sont généralement agencés dans un registre non volatile dont le contenu est lu prioritairement par un circuit de lecture spécifique et est transféré dans un registre dynamique dès que la 25 tension d'alimentation est appliquée au circuit intégré, ou avant la réalisation de la première opération par le circuit intégré, par exemple en réponse à une commande "Start" appliquée au circuit intégré. Un registre non volatile du type précité comprend 30 un ou plusieurs éléments mémoire non volatiles, chaque élément mémoire permettant de stocker un bit spécial. A chaque élément mémoire est associé un circuit de lecture spécifique, permettant de lire le bit stocké dans l'élément mémoire pour le transférer dans le registre dynamique. Une lecture différentielle est généralement 5 prévue pour diminuer le temps de lecture du registre non volatile. La figure 1 représente un exemple de réalisation d'un élément mémoire NVME1 d'un tel registre non volatile, ainsi qu'un exemple de réalisation d'un circuit 10 SAl de lecture de l'élément mémoire. L'élément mémoire NVME1 est de type différentiel et comprend deux points mémoire Mll, M12. Chaque point mémoire Mll, M12 comprend une entrée de sélection EO, une entrée de contrôle de grille El, une entrée de 15 programmation E2, une entrée de lecture E3 et un noeud de source SLC. Le circuit de lecture SAl comprend par exemple deux portes inverseuses Il, I2 alimentées par une tension Vcc, généralement la tension d'alimentation du circuit intégré 20 dans lequel l'ensemble est agencé. Les portes Il, I2 sont connectées tête-bêche et forment un verrou inverseur ou bascule flip-flop. L'entrée de la porte Il est reliée à l'entrée de lecture E3 du point mémoire Mll par l'intermédiaire d'un transistor cascode TN1. L'entrée de 25 la porte I2 est reliée à l'entrée de lecture E3 du point mémoire M12 par l'intermédiaire d'un transistor cascode TN2. La sortie OUT du circuit de lecture SAl est prélevée sur la sortie de l'une des portes Il, I2, ici la sortie de la porte Il. Les points mémoire Mll, M12 sont généralement configurés avant la commercialisation du circuit intégré, par exemple lors de la phase de test précédant la commercialisation du circuit intégré. Cette configuration consiste à placer les points mémoire Mll, M12 dans des 35 états complémentaires, l'un étant effacé et l'autre programmé ou vice- versa, en fonction de la donnée à enregistrer dans l'élément mémoire NVME1. Si le point mémoire Mll est programmé et le point mémoire M12 est effacé, le point mémoire Mll est électriquement conducteur entre son entrée de lecture E3 et le noeud SLC, tandis que le point mémoire M12 n'est pas 5 conducteur. Ainsi, lorsque la tension Vcc apparaît, l'entrée de la porte inverseuse Il (sortie de la porte I2) est tirée à 0 (masse) et la sortie OUT passe à 1 (Vcc). Inversement, si le point mémoire M12 est programmé 10 et le point mémoire Mll effacé, l'entrée de la porte inverseuse I2 (sortie de la porte Il) est tirée à 0 (masse) et la sortie OUT passe à 0 lorsque la tension Vcc apparaît. La figure 2 représente une structure classique de 15 point mémoire Ml, utilisable pour réaliser chacun des points mémoire Mll, M12. Le point mémoire Ml comprend un premier transistor à grille flottante FGT1 pour l'effacement et la programmation du point mémoire, et au moins un second transistor à grille flottante FGT2 pour 20 la lecture du point mémoire. Chaque transistor à grille flottante est équipé d'un transistor de sélection de sorte que le point mémoire comprend ici deux transistors de sélection ST1, ST2. Chaque transistor à grille flottante et son transistor de sélection forment une 25 cellule mémoire EEPROM, respectivement Ci, C2. Les transistors à grille flottante FGT1, FGT2 ont leurs grilles de contrôle connectées à l'entrée de contrôle de grille El. Les transistors de sélection ST1, ST2 ont leurs grilles connectées à l'entrée de sélection 30 E0. Le drain du transistor FGT1 est relié à l'entrée de programmation E2 par l'intermédiaire du transistor de sélection ST1, tandis que sa source est reliée au noeud SLC. Le drain du transistor FGT2 est relié à l'entrée de lecture E3 par l'intermédiaire du transistor de sélection 35 ST2, tandis que sa source est reliée au noeud SLC. Le noeud SLC est généralement une ligne de source SL. Les grilles flottantes des transistors FGT1, FGT2 sont interconnectées et comprennent chacune une fenêtre tunnel TW. Cette fenêtre tunnel correspond à une région o la couche d'oxyde entre la grille flottante et le 5 substrat de silicium est très fine (quelques couches atomiques) afin de permettre l'extraction ou l'injection de charge dans la grille flottante par effet tunnel (effet Fowler Nordheim). Les opérations d'effacement et de programmation du 10 point mémoire M1 consistent en une extraction ou une injection de charges électriques dans les grilles flottantes des transistors FGT1, FGT2, par effet tunnel. Cette extraction ou injection est appliquée sur le transistor FGT1 uniquement, par l'intermédiaire des 15 entrées E0, El, E2. A cet effet, une haute tension Vpp de l'ordre de 8 à 15 V (selon filière technologique) est appliquée au transistor FGT1, selon une méthode d'effacement ou de programmation à choisir parmi diverses méthodes connues de l'homme de l'art. Le transistor FGT2 20 ayant sa grille flottante connectée à celle du transistor FGT1, l'extraction ou l'injection de charges électriques dans la grille flottante du transistor FGT1 se répercute sur la grille flottante du transistor FGT2. La lecture du point mémoire Ml est effectuée au 25 moyen du transistor FGT2. Une tension de lecture Vread est appliquée sur la grille de contrôle du transistor FGT2 par l'intermédiaire de l'entrée El. Cette tension est par exemple égale à 0 (masse), un transistor programmé ayant généralement une tension de seuil 30 négative et un transistor effacé une tension de seuil positive. Simultanément, la tension Vcc est appliquée sur l'entrée de sélection E0 afin que le transistor de sélection ST2 soit passant. Les transistors cascode TN1, TN2 (figure 1) reçoivent sur leur grille une tension de 35 polarisation Vcasc égale à VD+Vt, Vt étant la tension de seuil des transistors TN1, TN2. Ainsi, la tension reçue par le drain du transistor FGT2 pendant la lecture du point mémoire est égale à VD. Cette tension VD est contrôlée grâce aux transistors cascode afin d'éviter une programmation parasite du transistor FGT2 par effet de "stress de drain" (drain stress), lorsque celui-ci est 5 dans l'état effacé (la programmation parasite du transistor FGT2 entraînant la programmation parasite du transistor FGT1). La tension VD ne doit généralement pas dépasser 1 Volt, soit une tension Vcasc de l'ordre de 2 Volt. La donnée lue sur l'entrée E3 dépend de l'état 10 programmé ou effacé du transistor FGT2, celui-ci étant bloqué dans l'état effacé (donnée correspondant par convention à un 1 logique) ou passant dans l'état programmé (donnée correspondant par convention à un 0 logique). Un élément mémoire pour registre non volatile du type décrit ci-dessus présente divers inconvénients. Un principal inconvénient de l'élément mémoire est qu'il nécessite un contrôle de la tension de drain VD des transistors à grille flottante, ce qui nécessite la 20 prévision des transistors cascode et du circuit de polarisation délivrant la tension Vcasc. Ce circuit de polarisation doit délivrer la tension Vcasc dès l'apparition de la tension d'alimentation Vcc, pour permettre la lecture rapide de l'élément mémoire avant le 25 démarrage effectif du circuit intégré. Qu'il s'agisse d'un simple pont diviseur de tension ou d'un circuit de polarisation plus complexe comme une pompe de charge, ce circuit de polarisation présente l'inconvénient de consommer du courant. Il présente également un certain 30 temps de mise en service, de sorte que l'élément mémoire ne peut être lu instantanément lors de l'apparition de la tension d'alimentation. Un inconvénient secondaire de l'élément mémoire est que sa lecture nécessite d'appliquer la tension Vcc sur 35 l'entrée de sélection EO de chaque point mémoire Mll, M12, afin que le transistor de sélection ST2 soit passant. Un circuit de sélection des points mémoire Mll, M12 doit donc être prévu pour assurer le transfert dans un registre dynamique de la donnée contenue dans l'élément mémoire. Un autre inconvénient secondaire de l'élément 5 mémoire est que sa lecture nécessite d'appliquer la tension de lecture Vread sur l'entrée de contrôle de grille El. Si la tension Vread est nulle comme indiqué plus haut, des moyens pour connecter l'entrée El à la masse doivent intervenir lors du transfert dans un 10 registre dynamique de la donnée contenue dans l'élément mémoire. Ainsi, la présente invention vise essentiellement un élément mémoire de registre non volatile qui ne nécessite pas un contrôle de la tension de drain de ses 15 transistors à grille flottante, qui ne nécessite donc pas de transistors cascode et de circuit de polarisation des transistors cascode, et qui soit ainsi d'une lecture rapide. La présente invention vise également, à titre 20 secondaire, un élément mémoire de registre non volatile qui soit d'une mise en oeuvre facile. Ces objectifs sont atteints par la prévision d'un point mémoire non volatile intégré sur substrat de silicium, comprenant un premier transistor à grille 25 flottante pour la programmation et l'effacement du point mémoire, et un second transistor à grille flottante pour la lecture du point mémoire, les transistors à grille flottante ayant des grilles flottantes interconnectées et des grilles de contrôle interconnectées, dans lequel le 30 premier transistor à grille flottante comprend une fenêtre tunnel entre sa grille flottante et le substrat de silicium, tandis que le second transistor à grille flottante ne comprend pas de fenêtre tunnel entre sa grille flottante et le substrat de silicium. Selon un mode de réalisation, le point mémoire comprend un transistor de sélection du premier transistor à grille flottante, pour la sélection du point mémoire lors d'une programmation du point mémoire. Selon un mode de réalisation, le point mémoire comprend un transistor de sélection du second transistor à grille flottante, la grille du transistor de sélection du second transistor à grille flottante étant reliée à la grille du transistor de sélection du premier transistor à grille flottante. Selon un mode de réalisation, le point mémoire 10 comprend des moyens pour mettre en court-circuit la source et le drain du transistor de sélection du second transistor à grille flottante. Selon un mode de réalisation, les moyens pour mettre en court-circuit la source et le drain comprennent 15 une région dopée implantée dans le substrat de silicium. Selon un mode de réalisation, le point mémoire comprend une entrée de programmation reliée au premier transistor à grille flottante et une entrée de lecture reliée au second transistor à grille flottante. Selon un mode de réalisation, l'entrée de programmation est reliée à une ligne de bit d'un plan mémoire qui est reliée à une pluralité de cellules mémoire) du plan mémoire. Selon un mode de réalisation, l'entrée de lecture 25 est reliée à une ligne de bit spéciale qui est reliée à des moyens de lecture du point mémoire sans passer par des décodeurs du plan mémoire. Selon un mode de réalisation, l'entrée de lecture est reliée à des moyens de lecture différentielle reliés 30 à l'entrée de lecture d'un autre point mémoire similaire (M22, M24). La présente invention concerne également un registre non volatile, comprenant au moins deux points mémoire selon l'invention et des moyens de lecture 35 différentielle des deux points mémoire. Selon un mode de réalisation, les deux points mémoire sont implantés dans une zone dédiée d'un plan mémoire, l'entrée de programmation de chaque point mémoire étant reliée à une ligne de bit du plan mémoire qui est reliée à une pluralité de cellules mémoire du plan mémoire, tandis que l'entrée de lecture de chaque 5 point mémoire est reliée aux moyens de lecture différentielle par l'intermédiaire de lignes de bit spéciales, sans passer par des décodeurs du plan mémoire. Selon un mode de réalisation, le second transistor à grille flottante de chaque point mémoire est relié aux 10 moyens de lecture différentielle sans passer par des décodeurs du plan mémoire. Selon un mode de réalisation, le registre comprend des moyens d'inhibition des moyens de lecture pendant des périodes d'effacement et de programmation des points 15 mémoire, et des moyens pour mémoriser, pendant l'inhibition des moyens de lecture, une donnée lue dans les points mémoire avant l'inhibition des moyens de lecture. Selon un mode de réalisation, les moyens de lecture 20 différentielle comprennent un verrou inverseur à deux entrées, chaque entrée du verrou étant reliée à un point mémoire par l'intermédiaire d'un transistor d'isolement. Selon un mode de réalisation, les moyens de lecture comprennent deux branches conductrices comprenant chacune 25 un transistor PMOS dont le drain est relié à un point mémoire, une première porte logique reliée en entrée à l'une des branches conductrices, et au moins une seconde porte logique pour former avec la première porte logique un verrou de type volatile pendant des périodes 30 d'effacement ou programmation des points mémoire. La présente invention concerne également un plan mémoire de type EEPROM comprenant des cellules mémoire non volatiles intégrées sur un substrat de silicium, et au moins un point mémoire comprenant: un premier 35 transistor à grille flottante pour la programmation et l'effacement du point mémoire, comprenant une fenêtre tunnel entre sa grille flottante et le substrat de silicium, et un second transistor à grille flottante pour la lecture du point mémoire, dépourvu de fenêtre tunnel entre sa grille flottante et le substrat de silicium, les transistors à grille flottante ayant des grilles 5 flottantes interconnectées et des grilles de contrôle interconnectées. Selon un mode de réalisation, le plan mémoire comprend un transistor de sélection du premier transistor à grille flottante et un transistor de sélection du 10 second transistor à grille flottante, la grille du transistor de sélection du second transistor à grille flottante étant reliée à la grille du transistor de sélection du premier transistor à grille flottante. Selon un mode de réalisation, le plan mémoire 15 comprend des moyens pour mettre en court-circuit la source et le drain du transistor de sélection du second transistor à grille flottante. Selon un mode de réalisation, les moyens pour mettre en court-circuit la source et le drain comprennent 20 une région dopée implantée dans le substrat de silicium. Selon un mode de réalisation, le plan mémoire comprend une ligne de bit reliée au premier transistor à grille flottante et à une pluralité de cellules mémoire du plan mémoire, et une ligne de bit spéciale reliant le 25 second transistor à grille flottante à des moyens de lecture du point mémoire, sans passer par des décodeurs du plan mémoire. Selon un mode de réalisation, le plan mémoire comprend au moins deux points mémoire comportant chacun 30 un transistor à grille flottante dépourvu de fenêtre tunnel, et des moyens de lecture différentielle des points mémoire reliés aux transistors à grille flottante dépourvus de fenêtre tunnel. La présente invention concerne également un procédé 35 d'implantation d'un point mémoire non volatile sur un substrat de silicium, comprenant l'implantation d'un premier transistor à grille flottante prévu pour la programmation et l'effacement du point mémoire, et l'implantation d'un second transistor à grille flottante prévu pour la lecture du point mémoire, l'implantation étant faite de manière que les transistors à grille 5 flottante aient des grilles flottantes interconnectées et des grilles de contrôle également interconnectées, et comprenant le dépôt d'une première couche d'oxyde, la gravure de la première couche d'oxyde de manière à faire apparaître au moins une fenêtre tunnel, et le dépôt dans 10 la fenêtre tunnel d'une seconde couche d'oxyde formant un oxyde tunnel, procédé dans lequel le masque de gravure de la première couche d'oxyde est agencé de manière que premier transistor à grille flottante comprenne une fenêtre tunnel et que le second transistor à grille 15 flottante ne comprenne pas de fenêtre tunnel. Selon un mode de réalisation, le procédé comprend l'implantation d'un transistor de sélection du premier transistor à grille flottante et d'un transistor de sélection du second transistor à grille flottante, et l'implantation d'une région dopée assurant la mise en court-circuit de la source et du drain du transistor de sélection du second transistor à grille flottante. Selon un mode de réalisation, l'implantation du point mémoire est effectué simultanément à l'implantation 25 d'un plan mémoire de type EEPROM, le point mémoire étant implanté dans une zone déterminée du plan mémoire. Selon un mode de réalisation, le procédé comprend l'implantation d'une ligne de bit spéciale pour relier le point mémoire à des moyens de lecture sans passer par des 30 décodeurs du plan mémoire. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un point mémoire selon l'invention et de divers modes de réalisation 35 d'éléments mémoire selon l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: Il - la figure 1 précédemment décrite représente un élément mémoire classique, la figure 2 précédemment décrite représente un point mémoire classique présent dans l'élément mémoire de la figure 1, - la figure 3 représente un point mémoire selon l'invention, - la figure 4A représente la topographie, à la surface d'un substrat de silicium, d'un point mémoire selon 10 l'invention, - la figure 4B est une vue en coupe du point mémoire selon un axe AA' représenté en figure 4A, - la figure 4C est une vue en coupe du point mémoire selon un axe BB' représenté en figure 4A, - la figure 5 représente schématiquement l'implantation de points mémoire selon l'invention dans une zone d'un plan mémoire EEPROM, pour former un registre non volatile, - la figure 6 est le schéma électrique de la zone du plan 20 mémoire recevant des points mémoire selon l'invention, - la figure 7 est le schéma électrique d'un premier mode de réalisation d'un élément mémoire selon l'invention, - la figure 8 est le schéma électrique d'un second mode de réalisation d'un élément mémoire selon l'invention, la figure 9 est le schéma électrique d'un troisième mode de réalisation d'un élément mémoire selon l'invention. La figure 3 représente une structure de point mémoire M2 selon l'invention, utilisée pour réaliser des 30 éléments mémoire de registre non volatile. Le point mémoire M2 présente une architecture en soi classique, et comprend un transistor à grille flottante FGT3 pour l'effacement et la programmation du point mémoire, et au moins un transistor à grille flottante FGT4 pour la 35 lecture du point mémoire. Chaque transistor à grille flottante est relié à un transistor de sélection, de sorte que le point mémoire comprend ici deux transistors de sélection ST3, ST4. Chaque transistor à grille flottante et son transistor de sélection forment une cellule mémoire EEPROM, respectivement C3, C4. Les transistors à grille flottante FGT3, FGT4 ont 5 leurs grilles de contrôle connectées à une entrée de contrôle de grille El du point mémoire M2. Leurs grilles flottantes sont interconnectées. Les transistors de sélection ST3, ST4 ont leurs grilles connectées à une entrée de sélection E0 de la cellule. Le drain du 10 transistor FGT3 est relié à une entrée de programmation E2 de la cellule par l'intermédiaire du transistor de sélection ST3, tandis que sa source est reliée à un noeud de source SLC ou ligne de source SL. Le drain du transistor FGT4 est relié à une entrée de lecture E3 de 15 la cellule par l'intermédiaire du transistor de sélection ST4, tandis que sa source est reliée à la ligne de source SL. Plusieurs transistors FGT4, FGT4', FGT4" selon l'invention peuvent être agencés en parallèle, s'il est 20 nécessaire de drainer un courant important pour tirer rapidement à zéro l'entrée d'un circuit de lecture ayant une forte capacité d'entrée. Selon l'invention, la grille flottante du transistor FGT3 comprend une fenêtre tunnel TW tandis que 25 la grille flottante du transistor FGT4 ne comprend pas une telle fenêtre tunnel. Les opérations d'effacement et de programmation du point mémoire M2 consistent en une extraction ou injection de charges électriques dans les grilles 30 flottantes, par effet tunnel, en agissant sur le transistor FGT3. Le transistor FGT4 ayant sa grille flottante connectée à celle du transistor FGT3, l'extraction ou l'injection de charges électriques dans le transistor FGT3 se répercute sur la grille flottante 35 du transistor FGT4. A cet effet, une haute tension Vpp de l'ordre de 8 à 15 V est appliquée au transistor FGT3, comme indiqué dans le tableau 1 ci-après. Tableau 1 Entrée => EO El E2 E3 SL Opération t Effacement FLT ou Vpp FLT FLT GND GND Programmation Vpp GND Vpp FLT FLT Lecture Vcc Vread FLT 1 ou 0 GND (ou GND (ou ou FLT) GND ou _FLT) _ E0: entrée de sélection, El: entrée de contrôle de grille, E2: entrée de programmation, 10 E3: entrée de lecture, SL: ligne de source SL, GND = masse, FLT = Potentiel flottant, Vcc: tension d'alimentation du circuit intégré, 15 Vread: tension de lecture. La lecture du point mémoire est également décrite par le tableau 1. Cette lecture est effectuée sur le transistor FGT4 par l'intermédiaire de l'entrée E3. 20 L'avantage principal du point mémoire M2 est que le transistor FGT4, dépourvu de fenêtre tunnel, est insensible au stress de drain ("drain stress"). Dans un transistor à grille flottante classique comprenant une fenêtre tunnel, le stress de drain entraîne une 25 extraction lente de charges électriques négatives ("électrons") prisonnières de la grille flottante lorsque le transistor se trouve dans l'état effacé. Ici, cette extraction involontaire de charges électriques ne peut pas se produire, même en présence d'une tension de drain élevée, car le transistor FGT4 ne comporte pas de fenêtre tunnel. Il n'est donc pas nécessaire de contrôler la 5 tension de drain VD appliquée sur le transistor FGT4 pendant la lecture du point mémoire. Il n'est donc pas nécessaire de prévoir les transistors cascode TNl, TN2 représentés en figure 1 et les moyens de polarisation délivrant la tension Vcasc. Selon un aspect optionnel de l'invention, on admet que le fait d'effectuer une lecture différentielle des deux points mémoire Mll, M12, permet de s'affranchir de l'application de la tension de lecture Vread sur l'entrée de contrôle de grille El, de sorte que l'entrée El peut, 15 selon l'invention, être mise à la masse ou laissée flottante comme indiqué dans le tableau 1 entre parenthèse. En effet, la tension aléatoire apparaissant sur une grille de contrôle laissée flottante ne peut devenir inférieure à 0,6 V en raison de l'existence d'une 20 diode parasite entre la grille de contrôle et le substrat. Un transistor programmé ayant une tension de seuil négative généralement inférieure à -l V et un transistor effacé ayant une tension de seuil positive, les fluctuations de la tension flottante sur l'entrée El 25 n'affectent pas le processus de lecture différentielle. Selon encore un autre aspect optionnel de la présente invention, le transistor de sélection ST4 est supprimé ou présente un court-circuit entre son drain et sa source, comme représenté par une flèche sur la figure 30 3. La suppression ou la mise en court-circuit du transistor ST4 permet alors de lire le point mémoire M2 sans qu'il soit nécessaire d'appliquer un signal de sélection sur l'entrée de sélection E0. Dans ces conditions l'entrée E0 peut être mise à la masse ou être 35 laissée flottante comme indiqué entre parenthèses dans le tableau 1, au lieu de recevoir la tension Vcc. La figure 4A illustre la topographie (layout) d'implantation du point mémoire M2 à la surface d'un substrat de silicium. La figure 4B est une vue en coupe des transistors ST4 et FGT4 selon un axe AA'. La figure 5 4C est une vue en coupe des transistors ST3 et FGT3 selon un axe BB'. On distingue les éléments suivants: - le substrat de silicium 1, ici de type p. - une ligne de silicium polycristallin 5 gravée en forme 10 de rectangle, formant à la fois la grille flottante 5-1, -2 de chacun des transistors FGT3, FGT4 et une piste conductrice reliant les deux grilles flottantes, - une ligne de silicium polycristallin 6 recouvrant la ligne 5 et formant à la fois les grilles de contrôle 6-1, 15 6-2 des transistors FGT3, FGT4 et une piste conductrice d'interconnexion de ces grilles (conduisant à l'entrée de contrôle de grille El), - une ligne de silicium polycristallin 7 formant à la fois les grilles 7-1, 7-2 des transistors ST3, ST4 et une 20 piste conductrice d'interconnexion de ces grilles (conduisant à l'entrée de sélection E0), - des régions dopées 2 de type n implantées par autoalignement sur les lignes de silicium polycristallin 6, 7, formant de part et d'autre de celles-ci des régions de 25 drain et de source des transistors ST3, ST4, FGT3, FGT4, - des régions dopées 2' de type n implantées au moyen d'un masque d'implantation avant le dépôt du silicium polycristallin, formant des prolongements des régions 2 qui s'étendent sous les grilles flottante, - un contact métallique 8 implanté dans la région de drain du transistor ST4, formant l'entrée de lecture E3 - un contact métallique 9 implanté dans la région de drain du transistor ST3, formant l'entrée de programmation E2, - une couche d'oxyde épais 10 interposée entre les lignes de silicium polycristallin 5, 7 et le substrat 1, pour former l'oxyde de grille des transistors ST3, ST4 et l'oxyde degrille flottante des transistors FGT3, FGT4, - une couche d'oxyde tunnel 11 interposée entre une zone de faible surface de la grille flottante du transistor FGT3 et le substrat 1, formant la fenêtre tunnel TW, et - une couche d'oxyde épais 12 interposée entre les lignes de silicium polycristallin 5 et 6 pour former l'oxyde de grille séparant les grilles flottantes des grilles de contrôle des transistors FGT3, FGT4. La fenêtre tunnel du transistor FGT3 correspond ainsi à une région d'oxyde tunnel o la couche d'oxyde entre la grille flottante et le substrat de silicium est très fine (quelques couches atomiques) afin de permettre l'extraction ou l'injection de charge dans la grille 15 flottante par effet tunnel. Cette fenêtre tunnel est obtenue classiquement en gravant une fenêtre dans la couche d'oxyde épais 10, puis en faisant croître sur le substrat la couche d'oxyde tunnel 11, qui se dépose ainsi dans la fenêtre pratiquée dans l'oxyde épais 10 pour 20 former la fenêtre tunnel, avant que l'ensemble ne soit recouvert par les lignes de silicium polycristallin 5 et 6 (technologie dite "double poly "). Ainsi, selon l'invention, l'absence de grille tunnel dans le transistor FGT4 nécessite simplement de ne 25 pas graver la couche d'oxyde épais 10 dans la région destinée à former l'oxyde de grille flottante de ce transistor avant la croissance de l'oxyde tunnel. Pour cela, il suffit de modifier le masque de gravure de l'oxyde épais. Le court-circuit drain-source du transistor de sélection ST4, proposé plus haut, peut également être obtenu de façon simple en implantant des dopants de type n sous la ligne de silicium polycristallin 7, dans une région 13 destinée à former le canal du transistor ST4. 35 Cette région dopée 13, qui apparaît en figure 4B, relie les régions 2 de drain et de source. Elle est implantée avant le dépôt de la ligne de silicium polycristallin 7, au moment o les régions 2' sont implantées. En définitive la mise en oeuvre de la présente invention ne nécessite qu'une simple modification de 5 certains masques d'implantation ou de gravure (par rapport à ceux qui sont utilisés pour la fabrication de cellules mémoire EEPROM classique) et ne nécessite aucune modificative du procédé de fabrication proprement dit. Ainsi, des points mémoire selon l'invention sont aisés à 10 implanter dans une zone mémoire EEPROM pour former un registre non volatile, comme cela sera maintenant décrit. La figure 5 représente l'architecture générale d'une mémoire EEPROM. On distingue un plan mémoire MA, un décodeur de ligne RDEC, un décodeur de colonne CDEC, des 15 verrous de programmation LTC, et un circuit de lecture SAC ("sense amplifiers circuit"). Le plan mémoire comprend des lignes de bit BLj et des lignes de mot WLi, i étant un indice de ligne de mot et j un indice de ligne de bit. A un emplacement déterminé du plan mémoire MA, une zone mémoire comprenant une ou plusieurs lignes de mot est réservée à l'implantation de cellules mémoire selon l'invention, pour la réalisation d'un registre non volatile NVREG destiné à recevoir des bits spéciaux 25 devant être lus à la mise sous tension du circuit intégré ou avant son activation (signal "start"). Cette zone est implantée de préférence à un emplacement libre situé à l'opposé de la zone d'implantation des verrous LTC et du circuit SAC, ici la partie inférieure du plan mémoire. De cette zone sont extraites des lignes de bit spéciales RBLj+1, RBLj+2, RBLj+5, RBLj+6... ("Read Bit Lines) permettant la lecture des cellules mémoire selon l'invention au moyen de circuits de lecture spécifiques. La figure 6 représente un exemple de réalisation de 35 la zone formant registre NVREG. On distingue sur cette figure les quatre dernières lignes de mot du plan mémoire, référencées WLi, WLi+1, WLi+2, WLi+3. Dans un souci de simplification du schéma, seulement deux lignes de bit BLj, BLj+l sont représentées. La ligne de mot WLi comprend des cellules mémoire C(i, j), C(i, j+l), la ligne de mot WLi+l comprend des 5 cellules mémoire C(i+l, j), C(i+l, j+l), la ligne de mot WLi+2 comprend des cellules mémoire C(i+2, j), C(i+2, j+l) et la ligne de mot WLi+3 comprend des cellules mémoire C(i+3, j), C(i+3, j+l). Chaque cellule mémoire comprend un transistor à grille flottante FGT et un 10 transistor de sélection ST. Les cellules mémoire sont classiquement agencées par paires symétriques, les cellules mémoire appartenant à deux lignes de mot adjacentes WLi/WLi+ l, respectivement WLi+2/WLi+3 étant reliées à une ligne de source commune, 15 respectivement SL(i, i+l), SL(i+2, i+3). Les cellules C(i, j), C(i, j+ l) sont des cellules "normales" ce qui signifie qu'elles comportent des transistors à grille flottante FGT pourvus chacun d'une fenêtre tunnel, et qu'elles sont chacune connectées à une ligne de bit 20 correspondante du plan mémoire, respectivement BLj, BLj+1. La cellule C(i+l, j) est une cellule normale tandis que la cellule C(i+l, j+l) comprend un transistor FGT dépourvu de fenêtre tunnel et, de préférence, un 25 transistor de sélection ST ayant sa source et son drain en court-circuit. Ensemble, ces deux cellules forment un point mémoire M2 selon l'invention. La cellule C(i+l, j) est reliée à la ligne de bit BLj du plan mémoire et est donc accessible en effacement et programmation par 30 l'intermédiaire des décodeurs RDEC et CDEC du plan mémoire. La cellule C(i+l, j+l) n'est pas connectée à la ligne de bit BLj+l mais est connectée à une ligne de bit spéciale RBLj+l qui permet de connecter cette cellule à un circuit de lecture spécifique, comme décrit plus loin. 35 La cellule C(i+2, j) est une cellule normale tandis que la cellule C(i+2, j+l) comprend un transistor FGT dépourvu de fenêtre tunnel et, de préférence, un transistor de sélection ST ayant sa source et son drain en court-circuit. Ensemble, les deux cellules C(i+2, j), C(i+2, j+l) forment également un point mémoire M2 selon l'invention. La cellule C(i+2, j) est reliée à la ligne 5 de bit BLj du plan mémoire et est donc accessible en effacement et programmation par l'intermédiaire des décodeurs RDEC et CDEC du plan mémoire. La cellule C(i+2, j+1) n'est pas connectée à la ligne de bit BLj+ l mais est connectée à la ligne de bit spéciale RBLj+l. Les cellules C(i+3, j), C(i+3, j+l) sont des cellules factices non utilisées. En raison des effets de bords dans les zones à grande densité de composants, il est classique de prévoir des composants en bordure de zone qui ne sont pas utilisés, ces composants présentant 15 souvent des défauts. On a donc réalisé ici deux lignes de mot WLi+1, WLi+2 comprenant en alternance des cellules mémoire normales reliées à des lignes de bit du plan mémoire et des cellules mémoire sans fenêtre tunnel reliées à des 20 lignes de bit spéciales, formant par paires des points mémoire selon l'invention. En utilisant d'autres lignes de bit du plan mémoire, on peut réaliser à partir des lignes de mot WLi+1, WLi+2 des éléments mémoire différentiels comme 25 celui représenté en figure 7 ou des éléments mémoire différentiels redondants comme celui représenté en figure 8. L'élément mémoire NVME21 représenté en figure 7 comprend deux points mémoire M21, M22. Le point mémoire 30 M21 comprend la cellule mémoire normale C(i+l, j) , qui est effaçable et programmable via les décodeurs du plan mémoire, et la cellule mémoire C(i+l, j+l) selon l'invention, qui est reliée à la ligne de bit spéciale RBLj+l. Le point mémoire M22 comprend une cellule mémoire 35 C(i+l, j+2) selon l'invention et une cellule mémoire normale C(i+l, j+3). La cellule mémoire C(i+l, j+3) est reliée à une ligne de bit BLj+3 du plan mémoire et est donc effaçable et programmable via les décodeurs du plan mémoire. La cellule mémoire C(i+l, j+2) est reliée à une ligne de bit spéciale RBLj+2. Les lignes de bit RBLj+l et RBLj+2 sont reliées aux 5 deux entrées d'un circuit de lecture classique SAl du type décrit plus haut (fig. 1). La ligne de bit RBLj+l est connectée à l'entrée de la porte inverseuse Il et la ligne de bit RBLj+2 connectée à l'entrée de la porte inverseuse I2. Si les transistors de sélection TS des cellules C(i+l, j+1), C(i+l, j+2) sont court-circuités entre leurs drains et leurs sources, ces cellules sont lues en permanence par le circuit SAl. Dans ce cas, on prévoit le long des lignes de bit RBLj+l, RBLj+2 des transistors d'isolement IT1, IT2 pilotés par un signal /PROGERASE. Ce signal passe à 0 pendant l'effacement ou la programmation des cellules mémoire C(i+l, j), C(i+l, j+ 3) (qui s'effectue via les décodeurs du plan mémoire) et empêche ces cellules d'être lues pendant l'injection ou 20 l'extraction de charges. Au moment o le signal /PROGERASE passe à 0, la valeur initiale lue dans l'élément mémoire NVME21 est maintenue à la sortie OUT du circuit SAl par les deux portes inverseuses Il, I2, qui forment ensemble un verrou. L'élément mémoire NVME22 représenté en figure 8 comprend deux points mémoire M23, M24 à structure redondante. Chaque point mémoire comprend deux paires de cellules mémoire du plan mémoire, comme décrit dans le tableau 2 ci-après. Tableau 2 F NVME22 M23 M24 C(i+l, j) C(i+l, j+l)(*) C(i+1, j+2) (*) C(i+l, j+3), C(i+2, j) C(i+2, j+ l) (*) C(i+2, j+2) (*) C(i+2, j+3) connectées à connectées à connectées à connectées à BLj RBLj+l RBLj+2 BLj+3 Les cellules C(i+l, j+l), C(i+2, j+l) , C(i+l, j+2), C(i+2, j+2) (repérées par le signe "*" dans le tableau 2) comprennent des transistors à grille flottante sans fenêtre tunnel et sont donc destinées à être lues. 5 Leurs transistors de sélection ST ont ici des courtcircuits drain-source (repérés par des flèches sur la figure 8). Les cellules C(i+l, j+1), C(i+2, j+l) sont connectées à la ligne de bit spéciale RBLj+l et les cellules C(i+l, j+2), C(i+2, j+2) sont connectées à la 10 ligne de bit spéciale RBLj+2. Ces deux lignes de bit sont reliées, comme précédemment, au circuit de lecture SA1 par l'intermédiaire des transistors d'isolement IT1, IT2 pilotés par le signal /PROGERASE. Les paires de cellules redondantes sont lues simultanément, car les transistors 15 de sélection de ces cellules sont en court-circuit. On bénéficie des avantages de la redondance, en termes de sécurité de stockage des bits spéciaux, dans l'hypothèse o l'une des cellules mémoire serait défectueuse. La figure 9 représente un circuit de lecture SA2 20 selon l'invention, utilisable en lieu et place du circuit de lecture classique SA1. Le circuit SA2 est représenté connecté à l'élément mémoire NVME21 (fig. 7) mais peut également être utilisé avec l'élément mémoire NVME22 (fig. 8) ou tout autre élément mémoire comprenant des 25 points mémoire selon l'invention. Le circuit SA2 comprend deux transistors PMOS TP1, TP2. Le transistor TP1 a son drain connecté à la ligne de bit RBLj+l qui est elle-même connectée au point mémoire M21. Le transistor TP2 a son drain connecté à la 30 ligne de bit spéciale RBLj+2 qui est elle-même connectée au point mémoire M22. Chaque transistor TP1, TP2 reçoit la tension Vcc sur sa source. La grille du transistor TP2 est connectée au drain du transistor TP1, et la grille du transistor TP1 est connectée au drain du transistor TP2. 35 Le drain du transistor TP2 (ou, dans une variante, le drain du transistor TP1) est connecté à l'entrée d'une porte inverseuse I3 par l'intermédiaire d'un transistor IT3 de type NMOS et d'un transistor IT4 de type PMOS, les transistors IT3, IT4 étant agencés en parallèle. La sortie de la porte I3 forme la sortie OUT du circuit SA2. La sortie de la porte I3 est ramenée sur l'entrée d'une 5 porte inverseuse I4. La sortie de la porte I4 est ramenée sur l'entrée de la porte I3 par l'intermédiaire d'un transistor IT5 de type NMOS et d'un transistor IT6 de type PMOS, les transistors IT5, IT6 étant agencés en parallèle. Les transistors IT4, IT5 sont pilotés par le 10 signal /PROGERASE. Les transistors IT3, IT6 sont pilotés par un signal PROGERASE délivré par une porte inverseuse I5 recevant le signal /PROGERASE en entrée. Quand le signal /PROGERASE est à 1, la sortie OUT délivre un signal logique qui est l'inverse de la 15 tension présente sur le drain D du transistor TP2. Ainsi, le drain D du transistor TP2 passe à 0 (masse) et la sortie OUT passe à 1 quand le point mémoire M22 est programmé et le point mémoire M21 est effacé. Inversement, le drain D du transistor TP2 passe à 1 (Vcc) 20 et la sortie OUT passe à 0 quand le point mémoire M22 est effacé et le point mémoire M21 programmé. Quand le signal /PROGERASE est à 0, soit pendant les périodes d'effacement programmation des points mémoire M21, M22, l'entrée de la porte I3 est isolée du drain du transistor 25 TP2 et la sortie de la porte I3 est ramenée sur l'entrée de la porte I3 par l'intermédiaire de la porte I4. Dans ce cas, les portes I3, I4 forment un verrou qui maintient sur la sortie OUT la donnée lue dans l'élément mémoire NVME21 avant le commencement du processus d'effacement 30 programmation des points mémoire M21, M22. REVENDICATIONS 1. Point mémoire non volatile (M2, M21, M23) intégré sur substrat de silicium (1), comprenant un premier transistor à grille flottante (FGT3) pour la programmation et l'effacement du point mémoire, et un 5 second transistor à grille flottante (FGT4) pour la lecture du point mémoire, les transistors à grille flottante ayant des grilles flottantes (5-1, 5-2) interconnectées et des grilles de contrôle (6-1, 6-2) interconnectées, caractérisé en ce que le premier transistor à grille flottante (FGT3) comprend une fenêtre tunnel (TW) entre sa grille flottante et le substrat de silicium, tandis que le second transistor à grille flottante (FGT4) ne comprend pas de fenêtre tunnel entre sa grille 15 flottante et le substrat de silicium. 2. Point mémoire selon la revendication 1, comprenant un transistor (ST3) de sélection du premier transistor à grille flottante (FGT3), pour la sélection 20 du point mémoire lors d'une programmation du point mémoire. 3. Point mémoire selon la revendication 2, comprenant un transistor (ST4) de sélection du second 25 transistor à grille flottante (FGT4), la grille du transistor de sélection du second transistor à grille flottante étant reliée à la grille du transistor de sélection du premier transistor à grille flottante. 4. Point mémoire selon la revendication 3, comprenant des moyens (13) pour mettre en court-circuit la source et le drain du transistor de sélection du second transistor à grille flottante. 5. Point mémoire selon la revendication 4, dans lequel les moyens pour mettre en court-circuit la source et le drain comprennent une région dopée (13) implantée dans le substrat de silicium. 6. Point mémoire selon l'une des revendications 1 à , comprenant une entrée de programmation (E2) reliée au premier transistor à grille flottante (FGT3) et une entrée de lecture (E3) reliée au second transistor à 10 grille flottante (FGT4). 7. Point mémoire selon la revendication 6, dans lequel l'entrée de programmation (E2) est reliée à une ligne de bit (BLj, BLj+3) d'un plan mémoire (MA) qui est 15 reliée à une pluralité de cellules mémoire (C(i, j)) du plan mémoire. 8. Point mémoire selon la revendication 7, dans lequel l'entrée de lecture (E3) est reliée à une ligne de 20 bit spéciale (RBLj+l, RBLj+2) qui est reliée à des moyens de lecture du point mémoire sans passer par des décodeurs (RDEC, CDEC) du plan mémoire. 9. Point mémoire selon la revendication 8, dans 25 lequel l'entrée de lecture (E3) est reliée à des moyens de lecture différentielle (SA1, SA2) reliés à l'entrée de lecture (E3) d'un autre point mémoire similaire (M22, M24). 10. Registre non volatile (NVREG), comprenant au moins deux points mémoire (M21, M22, M23, M24) selon la revendication 6 et des moyens (SA1, SA2) de lecture différentielle des deux points mémoire. 11. Registre non volatile selon la revendication , dans lequel les deux points mémoire sont implantés dans une zone dédiée d'un plan mémoire (MA), l'entrée de programmation (E2) de chaque point mémoire étant reliée à une ligne de bit (BLj, BLj+3) du plan mémoire qui est reliée à une pluralité de cellules mémoire (C(i, j)) du plan mémoire, tandis que l'entrée de lecture (E3) de 5 chaque point mémoire est reliée aux moyens de lecture différentielle (SA1, SA2) par l'intermédiaire de lignes de bit spéciales (RBLj+1, RBLj+2), sans passer par des décodeurs du plan mémoire. 12. Registre non volatile selon l'une des revendications 10 et 11, dans lequel le second transistor à grille flottante (FGT4) de chaque point mémoire est relié aux moyens de lecture différentielle sans passer par des décodeurs (RDEC, CDEC) du plan mémoire. 15 13. Registre non volatile selon la revendication 12, comprenant des moyens (IT1, IT2, IT3, IT4) d'inhibition des moyens de lecture pendant des périodes d'effacement et de programmation des points mémoire, et 20 des moyens (Il, I2, I3, I4) pour mémoriser, pendant l'inhibition des moyens de lecture, une donnée lue dans les points mémoire avant l'inhibition des moyens de lecture. 14. Registre non volatile selon la revendication 13, dans lequel les moyens (SA1, Il, I2) de lecture différentielle comprennent un verrou inverseur à deux entrées, chaque entrée du verrou étant reliée à un point mémoire (M21, M22, M23, M24) par l'intermédiaire d'un 30 transistor (IT1, IT2) d'isolement. 15. Registre non volatile selon la revendication 13, dans lequel les moyens de lecture comprennent deux branches conductrices comprenant chacune un transistor 35 PMOS (TP1, TP2) dont le drain est relié à un point mémoire, une première porte logique (I3) reliée en entrée à l'une des branches conductrices, et au moins une seconde porte logique (I4) pour former avec la première porte logique un verrou de type volatile pendant des périodes d'effacement ou programmation des points mémoire. 16. Plan mémoire (MA) de type EEPROM comprenant des cellules mémoire non volatiles (C(i, j)) intégrées sur un substrat de silicium, caractérisé en ce qu'il comprend au moins un point mémoire (M21, M22, M23, M24) 10 comprenant: un premier transistor à grille flottante (FGT3) pour la programmation et l'effacement du point mémoire, comprenant une fenêtre tunnel (TW) entre sa grille flottante et le substrat de silicium, - un second transistor à grille flottante (FGT4) pour la lecture du point mémoire, dépourvu de fenêtre tunnel entre sa grille flottante et le substrat de silicium, les transistors à grille flottante ayant des grilles flottantes (5-1, 5-2) interconnectées et des grilles de 20 contrôle (6-1, 6-2) interconnectées. 17. Plan mémoire selon la revendication 16, dans lequel le point mémoire comprend un transistor (ST3) de sélection du premier transistor à grille flottante et un 25 transistor (ST4) de sélection du second transistor à grille flottante, la grille du transistor de sélection du second transistor à grille flottante étant reliée à la grille du transistor de sélection du premier transistor à grille flottante. 18. Plan mémoire selon la revendication 17, comprenant des moyens (13) pour mettre en court-circuit la source et le drain du transistor de sélection du second transistor à grille flottante. 35 19. Plan mémoire selon la revendication 18, dans lequel les moyens pour mettre en courtcircuit la source et le drain comprennent une région dopée (13) implantée dans le substrat de silicium. 20. Plan mémoire selon l'une des revendications 16 5 à 19, comprenant une ligne de bit (BLj) reliée au premier transistor à grille flottante et à une pluralité de cellules mémoire (C(i, j)) du plan mémoire, et une ligne de bit spéciale (RBLj+l) reliant le second transistor à grille flottante à des moyens (SA1, SA2) de lecture du 10 point mémoire, sans passer par des décodeurs du plan mémoire. 21. Plan mémoire selon l'une des revendications 16 à 20, comprenant au moins deux points mémoire (S21, S22, 15 S23, S24) comportant chacun un transistor à grille flottante (FT4) dépourvu de fenêtre tunnel (TW), et des moyens (SA1, SA2) de lecture différentielle des points mémoire reliés aux transistors à grille flottante dépourvus de fenêtre tunnel. 22. Procédé d'implantation d'un point mémoire non volatile (M2, M21, M23) sur un substrat de silicium (1), comprenant l'implantation d'un premier transistor à grille flottante (FGT3) prévu pour la programmation et 25 l'effacement du point mémoire, et l'implantation d'un second transistor à grille flottante (FGT4) prévu pour la lecture du point mémoire, l'implantation étant faite de manière que les transistors à grille flottante aient des grilles flottantes (5-1, 5-2) interconnectées et des 30 grilles de contrôle (6-1, 6-2) également interconnectées, et comprenant le dépôt d'une première couche d'oxyde, la gravure de la première couche d'oxyde de manière à faire apparaître au moins une fenêtre tunnel, et le dépôt dans la fenêtre tunnel d'une seconde couche d'oxyde formant un 35 oxyde tunnel, caractérisé en ce que le masque de gravure de la première couche d'oxyde est agencé de manière que premier transistor à grille flottante (FGT3) comprenne une fenêtre tunnel (TW) et que le second transistor à grille flottante (FGT4) ne comprenne pas de fenêtre tunnel. 23. Procédé selon la revendication 22, comprenant l'implantation d'un transistor (ST3) de sélection du premier transistor à grille flottante (FGT3) et d'un transistor (ST4) de sélection du second transistor à grille flottante (FGT4), et l'implantation d'une région 10 dopée (13) assurant la mise en court-circuit de la source et du drain du transistor de sélection du second transistor à grille flottante. 24. Procédé selon l'une des revendication 22 et 23, 15 dans lequel l'implantation du point mémoire est effectué simultanément à l'implantation d'un plan mémoire de type EEPROM (MA), le point mémoire étant implanté dans une zone déterminée du plan mémoire. 25. Procédé selon la revendication 24, comprenant l'implantation d'une ligne de bit spéciale (RBLj+l, RBLj+2) pour relier le point mémoire à des moyens de lecture sans passer par des décodeurs (RDEC, CDEC) du plan mémoire.