Brevet FR2838257A1 — publié le 20031010

deuxTème inverseur (I2). LOGIQUE PSEUDO-NMOS COMPORTANT UN CONTROLEUR DE RETROACTION La présente invention concerne, généralement, des circuits logiques CMOS et, plus particulièrement, un circuit logique pseudo-NMOS ayant de nombreuses entrées Une logique pseudo-NMOS mise en _uvre dans un circuit CMOS comprend généralement un PFET (P-type field effect transistor ou transistor à effet de champ de type P) de charge (PMOS) ayant sa grille mise à la masse (GND), de sorte que le PFET de charge soit touj ours passant. La source et le drain du PFET de charge sont connectés entre la tension dalimentation (VDD) et une arborescence ou un circuit NFET (transistor à effet de champ de type N) " de polarisation à la masse ", respectivement. Une logique pseudo-NMOS classique type mise en _uvre dans un circuit CMOS est montrée sur la figure 3, o Z est le n_ud de sortie de la logique pseudo-NMOS. L'arborescence de NFET de polarisation à la masse met en _uvre les équations souhaitées de la logique pseuJo NMOS. Une logique pseudo-NMOS classique mettant en _uvre une équation NON OU, par exemple, est montrée sur la figure 4. Dans une mise en _uvre à large " entrance " de la logique pseudo-NMOS ayant de nombreuses entrées vers l'arborescence de polarisation à la masse, par exemple le circuit NON OU montré sur la figure 4, une " fuite " dans les NFET de l'arborescence de polarisation à la masse devient un problème lorsque la sortie au n_ud Z est au niveau haut. Une fuite se produit lorsqu'il existe une circulation de courant indésirable de la source vers le drain même lorsque la tension d'entrée vers les NFET est nulle ou proche de zéro. Autrement dit, les NFET n'agissent pas comme un commutateur parfait. Un différentiel de puissance ou bruit au niveau des entrées vers les NFET aggrave le problème de fuite, avec pour résultat que le bruit est transmis à d'autres circuits qui sont connectés au n_ud de sortie Z du circuit pseudo-NMOS. La taille (c'est-à-dire, la largeur) du PFET de charge peut être augmentée pour remédier au bruit d'entrée et à une fuite du NFET. De cette manière, le PFET devient plus résistant (c'est-à-dire, capable de conduire davantage de courant), de sorte que la fuite a moins d' impact sur le PFET. Cependant, cette approche augmente de facon peu souhaitable le niveau de sortie de tension (VOL) lorsque les NFET sont mis à l'état passant afin de produire une valeur logique de niveau bas à la sortie Z. En variante, la taille des NFET peut être diminuée. Cependant, ce procédé résulte également en une augmentation du niveau de sortie de tension VOL. Conformément à un mode de réalisation de la présente invention, un circuit pseudo-NMOS comprend un premier PFET connecté électriquement entre une alimentation et un n_ud de sortie. Un circuit NFET est connecté entre le neud de sortie et la masse et a une pluralité d'entrées. Un deuxième PFET est connecté électriquement entre l'alimentation et le n_ud de sortie et a une grille qui est commandée par un signal au niveau du neud de sortie. Avantageusement mais facultativement, le circuit présente au moins l'une des caractéristiques suivantes: - il comprend en outre un circuit de commande pour mettre ledit deuxième PFET à l'état passant et à l'état bloqué en fonction dudit signal au niveau dudit n_ud de sortie, - le circuit de commande est connecté électriquement entre ladite alimentation (VDD) et ladite masse (GND) et a une entrée connectée audit n_ud de sortie (Z), - le circuit de commande est un circuit inverseur comprenant un PFET connecté en série à un NFET, et dans lequel ledit PFET est connecté électriquement à ladite alimentation (VDD), ledit NFET est connecté à ladite masse (GND) et les grilles desdits PFET et NFET sont connectées audit n_ud de sortie (Z), - une grille (28) vers ledit deuxième PFET est connoctée à un n_ud de rétroaction (FB) connoctant un drain dudit PFET et un drain dudit NFET dudit circuit inverseur, - un signal au niveau dudit neud de rétroaction (FB) passe au niveau bas pour mettre ledit deuxième PFET à l'état passant lorsque ledit signal audit n_ud de sortie est au niveau haut, et ledit signal audit n_ud de rétrouction passe au niveau haut pour mettre ledit deuxième PFET à l'état bloqué lorsque ledit signal audit neud de sortie est au niveau bas, - une grille dudit premier PFET est connectée à ladite masse, et une grille dudit deuxième PFET est connectée à un signal de rétroaction (FB) provenant dudit n_ud de sortie (Z), - le deuxième PFET est mis à l'état passant lorsquun signal audit n_ud de sortie est au niveau haut et mis à l'état bloqué lorsque ledit signal audit n_ud de sortie est au niveau bas. De script ion des dess ins La figure 1 est un schéma de circuit d'un circuit logique pseuJo-NMOS conformément à un mode de réalisation de la présente invention; la figure 2 est le circuit logique pseudo-NMOS de la figure 1 mettant en _uvre une porte NON OU à grand nombre d'entrées et à entrance élevée; la figure 3 est un circuit logique pseudo-NMOS classique; et la figure 4 est un circuit logique pseudo-NMOS classique de la figure 3 mettant en _uvre une porte NON OU à grand nombre d'entrées et à entrance élevée. Description détaillée de l'invention En faisant maintenant référence à la figure 1, un circuit pseudo-NMOS conformément à un mode de réalisation de la présente invention est indiqué généralement en 10 et comprend un PFET de charge (ou PMOS) 12 ayant une grille 14 mise à la masse (GND), de sorte que le PFET soit touj ours passant. Une source 16 du PFET de charge 12 est connectée à la tension d'alimentation (VDD), et un drain 18 est connecté à une arborescence ou un circuit de NFET " de polarisation à la masse " 20 au niveau d'un n_ud de sortie Z du circuit pseudo-NMOS 10. L'arborescence de NFET 20 est également connectée à la masse GND. L'arborescence de NFET 20 met en _uvre l'équation souhaitée de la logique pseudo-NMOS 10 et produit le résultat au niveau du neud de sortie Z. Un PFET de rétroaction (ou PMOS) 22 est également connecté entre la tension d'alimentation VDD et l'arborescence de NFET 20, en parallèle avec le PFET de charge 12. Une source 24 et un drain 26 du PFET de rétroaction 22 sont respectivement connectés à la tension d'alimentation VDD et au n_ud de sortie Z. comme pour le PFET de charge 12. Une grille 28 du PFET de rétroaction 22 est. cependant, connectée à un n_ud de sortie FB d'un circuit inverseur 30. Le circuit inverseur 30 comprend un PFET (ou PMOS) 32 connecté à un NFET (ou NMOS) 34, un drain 36 du PFET 32 étant connecté au drain 38 du NFET 34 au niveau du neud de sortie FB. Une source 40 du PFET 32 est connectée à la tension d'alimentation VDD, et une source 42 du NFET 34 est connectée à la masse GND. Les grilles 44, 46 du PFET 32 et du NFET 34, respectivement, sont toutes deux connectées en commun au neud de sortie Z. En faisant maintenant référence à la figure 2, l'arborescence de NFET 20 est montrée mettant en _uvre une porte NON OU 49, par exemple, ayant une pluralité d'entrées IN_1 à IN_N pour des NFET 48 correspondants qui constituent la porte NON OU. Les NFET 48 sont connectés en parallèle les uns aux autres, leurs grilles 50 étant connectées aux entrées IN_1 à IN_N correspondantes. Les drains 52 des NFET 48 sont tous connectés au n_ud de sortie Z. et les sources 54 sont connectées à la masse. En fonctionnement, lorsque toutes les entrées IN_1 à IN N passent au niveau bas, la tension au niveau du n_ud de sortie Z s'élève du fait que le PFET de charge 12 conduit le courant. Alors que la sortie Z passe au niveau haut (un 1 logique), le circuit inverseur 30 sort un niveau bas au n_ud FB, étant donné que les grilles 44, 46 du PFET 32 et du NFET 34 sont connectées au n_ud de sortie Z. En conséquence, le PFET de rétroaction 22 (dont la grille 28 est connectée au neud de sortie FB) devient passant, contribuant de ce fait au passage du n_ud de sortie Z au niveau haut. De cette manière, le PFET de rétroaction 22 contribue à maintenir VOH (c'està-dire, le niveau de sortie de tension au n_ud de sortie Z) lorsque les NFET 48 de la porte NON OU 49 sont bloqués afin de produire une valeur logique de niveau haut en présence d'un bruit d'entrce ou de différentiels de masse sur les entrées des NFET de la porte NON OU. Alors qu'une ou plusieurs des entrées IN_1 à IN_N vers les NFET 48 passent au niveau haut, le neud de sortie Z passe à une tension basse (un zéro logique). Le PFET de charge 12 continue de conduire le courant, étant donné que sa grille 14 est mise à la masse GND. Initialement, le PFET de rétroaction 22 conduira également le courant. Cependant, alors que le n_ud de sortie Z passe au niveau bas au-delà du point de déclenchement de l'inverseur de rétroaction 30, le n_ud FB passe au niveau haut. Cela provoque le passage du PFET de rétroaction 22 à l'état bloqué. Les hommes du métier reconnaîtront que le rapport P-N résultant du dimensionnement du PFET 32 par rapport au NFET 34 de l'inverseur de rétroaction 30 détermine la rapidité du passage du PFET de rétroaction à l'état bloqué. Le passage à l'état bloqué du PFET de rétroaction 22 permet que le passage du n_ud de sortie Z au niveau bas se fasse plus rapidement, étant donné que l'arborescence de NFET de polarisation à la masse 20 (c' est-à-dire, la porte NON OU 49 dans l' exemple ci- dessus) ne doit pas " lutter " avec le PFET de rétroaction 22 pour tenter de mettre la sortie à la masse GND. Le PFET de rétroaction 22 étant bloqué, le niveau de sortie de tension VOL diminue, améliorant de ce fait la marge de bruit (c'est-à-dire, la plage de tension d'entrée qui est interprétée comme étant un niveau logique bas) d'un circuit (non montré) qui reçoit son entrée du n_ud de sortie Z. A partir de la description qui précède, on devrait comprendre qu'une topologie de circuit améliorée d'une logique pseudoNMOS a été montrée et décrite, laquelle présente de nombreux attributs et avantages souhaitables. Conformément à un mode de réalisation, un deuxième PFET est connecté en parallèle au PFET de charge et commandé par l'intermédiaire d'un signal de rétroaction provenant de la sortie du circuit pseudo- NMOS. Cet agencement résulte en une marge de bruit entrée/sortie améliorée et en une consommation de puissance réduite. Bien que divers modes de réalisation de la présente invention aient été montrés et décrits, on devrait comprendre que d'autres modifications, substitutions et variantes sont évidentes à l'homme du métier. Ces modifications, substitutions et variantes peuvent être réalisées sans s'écarter de l' esprit et de l'étendue de l'invention, qui devraient être déterminés par les revendications jointes. Diverses caractéristiques de l' invention sont présentées dans les revendications jointes. REVENDICATIONS 1. Circuit pseudo-NMOS (10) comprenant: un premier PFET (12) connecté électriquement entre une alimentation (VDD) et un n_ud de sortie (Z); un circuit NFET (20) connecté entre ledit n_ud de sortie (Z) et la masse (GND) et ayant une pluralité d'entrées (50); et un deuxième PFET (22) connecté électriquement entre ladite alimentation (VDD) et ledit neud de sortie (Z), ledit deuxième PFET étant commandé par un signal au niveau dudit n_ud de sortie. 2. Circuit selon la revendication 1, comprenant en outre un circuit de commande (30) pour mettre ledit deuxième PFET (22) à l'état passant et à l'état bloqué en fonction dudit signal au niveau dudit n_ud de sortie 3. Circuit selon la revendication 2, dans lequel ledit circuit de commande (30) est connocté électriquement entre ladite alimentation (VDD) et ladite masse (GND) et a une entrée connectée audit n_ud de sortie (Z). 4. Circuit selon la revendication 3, dans lequel ledit circuit de commande (30) est un circuit inverseur comprenant un PFET (32) connecté en série à un NFET (34), et dans lequel ladit PFET est connecté électriquement à ladite alimentation (VDD), ledit NFET est connsaté à ladite masse (GND) et les grilles (44, 46) desdits PFET et NFET sont connectées audit n_ud de sortie (Z). 5. Circuit selon la revendication 4, dans lequel une grille (28) vers ledit deuxième PFET (22) est connectée à un neud de rétroaction (FB) connectant un drain (36) dudit PFET (32) et un drain (38) dudit NFET (34) dudit circuit inverseur (30). 6. Circuit selon la revendication 5, dans lequel un signal au niveau dudit n_ud de rétroaction (FB) passe au niveau bas pour mettre ledit deuxième PFET (22 à l'état passant lorsque ledit signal audit n_ud de sortie est au niveau haut, et ledit signal audit n_ud de rétroaction passe au niveau haut pour mettre ledit deuxième PFET à l'état bloqué lorsque ledit signal audit n_ud de sortie est au niveau bas. 7. Circuit selon la revendication 1, dans lequel une grille (14) dudit premier PFET (12) est connectée à ladite masse, et une grille (28) dudit deuxième PFET (22) est connectée à un signal de rétroaction (FB) provenant dudit n_ud de sortie (Z). 8. Circuit selon la revendication 7, dans lequel ledit deuxième PFET (22) est mis à l'état passant lorsqu'un signal audit neud de sortie est au niveau haut et mis à l'état bloqué lorsque ledit signal audit