Brevet FR2839203A1 — publié le 20031031

conducteur. ZONE ACTIVE DE CIRCUIT INTÉGRÉ MOS La présente invention concerne le domaine des circuits intégrés comprenant des transistors de type MOS ou circuits intégrés MOS, et plus particulièrement de tels circuits intégrés dans lesquels les dimensions minimales des transistors MOS sont inférieures à 0,1 m (100 nm). Dans un circuit intégré comprenant un grand nombre de transistors MOS, chaque transistor MOS est réalisé dans une zone active séparée des zones actives voisines par une périphérie isolante. Dans les années 70, les premiers circuits intégrés MOS étaient réalisés de la façon représentée schématiquement en figures 1A et 1B qui sont des vues en coupe respectivement réalisoes perpendiculairement à la longueur de grille et le long de la grille. Sur un substrat de silicium monocristallin 1 est formée une couche d'oxyde de champ 2 d'une épaisseur supérieure ou égale au micromètre dans laquelle est ménagée une ouverture 3 constituant une zone active dans laquelle on souhaite réaliser un transistor MOS. A l'époque, la dimension minimale des transistors MOS, c ' est-à-dire la longueur de grille d, était supérieure à 8 m. La grille 5 était réalisée en aluminium sur une couche d'oxyde de grille 6. Le métal de grille 5 était utilisé pour réaliser des connexions. On a également représenté en figure 1A, de façon simplifiée, des régions de drain et de source 8 et 9, et des métallisations de drain et de source qui étaient également réalisées en aluminium. Cette structure a présenté de nombreux inconvénients dès que l'on a cherché à miniaturiser les transistors MOS, c'est-à-dire à passer à des longueurs de grille inférieures à 3 m. Un premier inconvénient est que deux transistors voisins doivent être séparés d'une distance relativement importante pour éviter tout perçage sous la couche d'oxyde épais ou oxyde de champ 2. Un deuxième inconvénient est que la couche conductrice formant la grille 5 et la connexion 7 doit franchir une marche en passant au-dessus de l'isolant 2 ce qui constitue une zone de fragilité. Ainsi, quand les dimensions des transistors MOS se sont réduites en deçà de 3 m, on a développé une technologie dite LOCOS selon laquelle l'isolant entre transistors était formé par oxydation du silicium, l'oxyde pénétrant sous la surface supérieure du substrat. Cette structure a été largement utilisée jusqu'à ce que les dimensions des transistors MOS atteignent des valeurs inférieures à 0,35 m. Toutefois, la technologie LOCOS présente divers inconvénients et notamment une mauvaise définition des limites de chaque zone active, liée à la formation d'un "bec d'oiseau". Quand on est arrivé à des dimensions de transistors MOS suLmicroniques, on a été amené à utiliser de nouvelles techniques de définition des zones actives dont la technique désignée par le sigle "STI", de l'anglais "Shallow Trench Isola- tion" ou isolement par tranchées peu profondes. Une structure de transistors MOS à isolement de type STI est illustrée en figures 2A et 2B, la figure 2A étant une w e en coupe schématique perpendiculairement à la longueur de grille et la figure 2B étant une w e en coupe le long de la grille. Selon la technologie STI, on creuse dans un substrat de silicium 1 des tranchées peu profondes 11 qui sont remplies d'oxyde de silicium. Ces tranchées entourent des zones actives 13 dont chacune comprend un transistor MOS comportant une grille sur un isolant de grille 16. On a également représenté en figure 2A, de façon simplifiée, des régions de drain et de source 17, 18. Dans la vue en coupe de la figure 2B, on voit un avan- tage de la technologie dite STI qui est que la tête 19 de la grille 15 est pratiquement dans le même plan que cette grille 15 et n'a pas à franchir de marche. Un autre avantage de la techno logie STI se voit en figure 2A: les tranchées 11 sont plus profondes que les régions de source et de drain 17 et 18 (de méme en technologie LOCOS, la pénétration de 1'oxyde sous la surface de silicium était de préférence plus grande que la profondeur des régions de source et de drain). Ainsi, l'isole ment entre transistors adjacents est plus efficace puisque des courants parasites susceptibles de circuler entre deux transis- tors voisins doivent suivre un trajet plus grand, ce trajet comprenant une portion de trajet vertical. La technologie STI a donné des résultats très satisfaisants dans la réalisation de transistors MOS pouvant avoir des longueurs de grille minimales allant jusqu'à 0,1 m. Toutefois, en deçà de cette dimension, il se pose divers problèmes. L'un de ces problémes est que l'on ne peut pas réduire indéfiniment la largeur des tranchées tout en remplis sant de façon satisfaisante ces tranchées d'un isolant plana risé. On est donc amené à prévoir des zones isolantes entre transistors voisins plus larges que ce qui est nocessaire, d'o il résulte une perte de surface. De plus, le creusement des tranchées peut perturber la surface cristalline du substrat. Ainsi, un objet de la présente invention est de prévoir une nouvelle technologie d'isolement entre transistors MOS dans un circuit intégré qui pallie les divers inconvénients des technique s antérieures et qui est adaptée à la réal i sat ion de transistors MOS dont la longueur de grille est inférieure à 0,1 m. Un objet plus particulier de la présente invention est de réaliser des transistors MOS pouvant être très voisins les uns des autres. Pour atteindre ces objets, la présente invention prévoit un ensemble de transistors MOS de dimension minimale inférieure à 0,1 m, comprenant un substrat de silicium dont la surface supérieure est plane. Chaque zone active est délimitée par une couche isolante déposée au-dessus de la surface supé- rieure du substrat, une zone dopée de dopage spécifique étant formée dans le substrat à la périphérie de chaque zone active. Selon un mode de réalisation de la présente invention, la partie active de la grille de chaque transistor MOS est formée d'une double couche conductrice, la couche inférieure ayant la même épaisseur que la couche isolante et la couche supérieure s'étendant aussi sur la couche isolante pour former une tête de grille. Selon un mode de réalisation de la présente invention, la double couche conductrice est constituée de deux couches de silicium polycristallin. Selon un mode de réalisation de la présente invention, la couche isolante est en nitrure de silicium. La présente invention prévoit aussi un procédé de formation d'une zone fortement dopée à la périphérie de la région active d'un transistor MOS, dans lequel la région active est délimitée par une couche isolante formoe au-dessus de la surface d'un substrat de silicium, comprenant l'étape consistant à masquer la zone centrale de la région active et à former une implantation délimitée d'une part par le masque, d'autre part par la périphérie de la couche isolante. Selon un mode de réalisation de la présente invention, la zone fortement dopée est de même type que le caisson du transistor MOS. Selon un mode de réalisation de la présente invention, le masque recouvre en outre le côté drain ou le côté source du transistor considéré. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: le s f igures 1A et 1B sont de s vues en coupe transver - sale et longitudinale illustrant la réalisation d'une zone active selon une technologie utilisée pour des transistors MOS primitifs ayant des longueurs de grille supérieures à 8 m; les figures 2A et 2B sont des vues en coupe transver sale et longitudinale illustrant la réalisation d'une zone active par la technologie dite STI; les figures 3, 4, 5 et 6A illustrent des étapes successives de réalisat ion de zones act ives selon la présente invention; la figure 6B est une vue en perepective schématique correspondant à la vue en coupe de la figure 6A; et la figure 7 illustre un procédé de formation d'isole ment entre transistors selon la présente invention. La figure 3 est une vue en coupe et en perepective d'une tranche de silicium 1 revêtue d'une couche mince 20 desti née à constituer l'isolant de grille d'un transistor MOS. Cette couche est classiquement en oxyde de silicium mais pourra être en tout matériau choisi pour assurer la fonction d'isolement de grille, par exemple en un matériau à forte constante diélec- trique. Au-dessus de la couche d'isolement de grille 2 est déposée une couche d'un matériau conducteur qui est gravé en blocs 23 correspondant aux zones dont on veut qu'elles consti tuent des zones actives de transistors MOS. Le conducteur 23 sera de facon classique du silicium polycristallin mais pourra être tout conducteur choisi apte à constituer la grille d'un transistor MOS et sélectivement gravable par rapport aux autres matériaux utilisés. A une étape suivante illustrée en figure 4, on dépose une couche d'un matériau isolant qui est planarisée, par exemple par un procédé mécanochimique (CMP), pour remplir les inters tices 25 entre les blocs 23. A une étape suivante illustrée en figure 5, on dépose une couche uniforme d'un matériau conducteur 26, de préférence identique au matériau conducteur constituant les blocs 23, par exemple du silicium polycristallin. Toutefois, il pourra s'agir de tout matériau conducteur présentant des qualités de gravure sélective compatibles avec les autres étapes du procédé qui seront décrites ci-après. A une étape ultérieure illustrée en figure 6A, on grave les couches 26 et 23 selon un masque correspondant au dessin des grilles et des têtes de grille des transistors MOS. On forme ainsi dans l' ensemble des couches conductrices 23 et 26 les régions de grille des transistors MOS désignées par la réfé- rence 28 et des régions de tête de grille désignées par la référence 29. La structure obtenue est représentée en demi perspec tive en figure 6B dans laquelle on a utilisé de mémes références qu'en figure 6A. On voit que les zones actives correspondent au contour des blocs 23 décrits en relation avec la figure 3. La partie de grille 28 proprement dite de chaque transistor MOS correspond à deux couches de matériau conducteur gravées en une seule étape (ou en deux étapes successives mais alignées si les deux matériaux conducteurs sont distincts). Selon un avantage de la présente invention, la partie supérieure de la grille 28 et la tête de grille 29 sont consti- tuces d'une seule couche 26 déposée sur une surface sensiblement plane comme cela est illustré en figure 5. Il n'y a donc pas de probléme de passage de marche et la tête de grille 29 est conve- nablement séparée du substrat par la couche isolante 25 pour éviter les effets capacitifs. La dimension latérale de la zone isolante entre deux transistors MOS peut être aussi petite que possible. Elle peut notamment avoir la dimension minimale imposée par la structure. Le fait que la zone situce entre deux transistors MOS adjacents ne s oi t pas c reusée ne cons t itue pas un inconvéni ent pour de s transistors de très petites dimensions car ces transistors sont généralement alimentés sous de très faibles tensions de l'ordre du volt et les risques de perçage entre transistors voisins sont réduits. Selon un autre avantage de la présente invention, aucune étape critique n'est impliquée et le fait notamment que l'on évite de creuser le substrat entraîne que l'on n'y crée pas de contraintes et que la qualité cristalline du silicium 1 sera particulièrement bonne, exempte de dislocations et autres défauts, ce qui contribue également à réduire les risques de claquage parasite. A titre d'exemple numérique, et sans que cela ne constitue une limitation de la présente invention, on pourra prévoir un dispositif ayant les dimensions suivantes: - longueur de grille: 80 nm, - longueur de la zone active: 300 nm, - largeur de la zone active: 100 nm, - distance recouverte d'isolant entre zones actives: 100 nm, - épaisseur de la couche isolante 25, par exemple en nitrure de silicium, et des blocs conducteurs 23, par exemple en silicium polycristallin: 50 nm, - épaisseur de la seconde couche conductrice 26, par exemple en silicium polycristallin: 100 nm, - épaisseur de l'isolant de grille 20: 2 nm. Une fois obtenue la structure des figures 6A et 6B, on pourra continuer de facon classique les étapes de réalisation d'un transistor MOS, par exemple, en procédant successivement à une implantation faiblement dopée de drain et de source, à la formation d'espaceurs, à l' implantation de régions fortement dopées de drain et de source, et à la réalisation de contacts. Bien entendu, à une étape du procédé, par exemple après l'étape illustrée en figure 4, on aura formé dans le substrat 1 des caissons N et P destinés à la formation des transistors à canal P et à canal N. La présente invention, contrairement à un préjugé couramment admis, ne prévoit pas des isolements de champ péné trant sous la surface du substrat, ce qui était considéré comme nécessaire par l'homme de l'art pour des transistors de petite dimension. Selon l'un de ses aspects, la présente invention prévoit, pour des transistors de longueur de grille inférieure à 0,1 m, une technique à dépôt d'isolant de champ au-dessus de la surface du substrat qui avait été abandonnée pour des transis- tors MOS de longueur de grille inférieure à 3 m. Bien que l'on ait mentionné dans la présente description la fabrication de transistors MOS, il sera clair que le procédé décrit s' applique à des circuits intégrés MOS compre nant d'autres éléments que des transistors MOS, par exemple des transistors bipolaires ou des points mémoire. Les blocs 23 ou la couche isolante complémentaire 25 pourront être utilisés dans ces autres éléments, par exemple pour masquer des implantations. Pour améliorer l'isolement entre transistors adja cents, et éviter l' extension des zones de charge d'espace entre drain et source adjacents de deux transistors voisins de méme type ou de type opposé, la présente invention prévoit un dopage spécifique au voisinage immédiat de la périphérie des couches isolantes 23. Ceci peut par exemple être réalisé après l'étape décrite en figures 6A et 6B, avant ou après les étapes de formation des régions de source et de drain d'un transistor. Selon l' invention, comme cela est illustré en figure 7, on dépose sur l' ensemble de la surface une couche de résine et on y forme des ouvertures annulaires à la périphérie de tous les transistors d'un type de conductivité donné. Ainsi, cette couche de résine s'arrête sur la couche d'isolant 23 et masque complètement la région de grille de chaque transistor dont elle déborde. Les ouvertures annulaires sont par exemple formées sur les transistors à canal N. formés dans un caisson de type P à la périphérie desquels on veut former une région plus fortement dapée de type P. On effectue ensuite une implantation. Au niveau de chaque transistor, cette implantation est arrêtée d'une part par la partie centrale 42 de la couche de résine, d'autre part par la périphérie de la couche isolante 25. On aura choisi pour la couche isolante 25 un matériau à pouvoir bloquant élevé, par exemple du nitrure de silicium. On peut ainsi former des régions annulaires P3 fortement dopées à la périphérie des zones actives. Les régions P3 permettent d'éviter une extension des zones de charge d'espace à partir des régions de drain et de source du transistor. Les dopants implantés sont donc auto- positionnés par rapport au bord de la couche isolante, précisément là o ils doivent servir à contrôler l' isolation. Ni les régions de drain et de source, ni le caisson du transistor, n'ont été représentés en figure 7, puisque les régions P3 sont éventuellement formées avant que ces régions de drain et de source et que le caisson aient été réalisés. Toute fois, de façon préférée, les régions P3 seront réalisées après la formation des caissons et après la formation des régions de drain et de source faiblement dopées (régions LDD), avant la formation des espaceurs destinés à délimiter des régions de drain et de source fortement dopées. La présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, les étapes décrites pour l'isolement de transis- tors à canal N. formés dans un caisson de type P. seront éven- tuellement également mises en oeuvre pour les transistors à canal P. formés dans un caisson de type N. En outre, selon une variante de l' invention, le masque 40 peut être prévu sur une partie seulement de la zone active pour que l' implantation périphérique soit réalisée par exemple seulement côté source ou seulement côté drain. Ce choix dépendra notamment de la nature des transistors voisins du transistor considéré: transistor de méme type ou transistor de type opposé. Par ailleura, la p6ripb6rie dapple de la zone active pourra ALre forage une auLre agape, par example enLre les Atapes dAcriLes en relation avec lea figures 3 at 4. CetLe zone depose se Lrouvera alorG sous la pAripbArie interns des regions isolanLes enLre zones acLives. De plus, divers modes at nombres d'6Lapes d'tmplantaLion pourront ALre sAlecLionnds. REVENDICATIONS 1. Ensemble de transistors MOS de dimension minimale inférieure à 0,1 m, caractérisé en ce qu'il comprend un subs- trat de silicium (1) dont la surface supérieure est plane et en ce que chaque zone active est délimitée par une couche isolante (25) déposée audessus de la surface supérieure du substrat, une zone dopée de dopage spécifique (P3) étant formée dans le substrat à la périphérie de chaque zone active. 2. Ensemble de transistors MOS selon la revendication 1, caractérisé en ce que la partie active (28) de la grille de chaque transistor MOS est formée d'une double couche conduc trice, la couche inférieure (23) ayant la méme épaisseur que la couche isolante et la couche supérieure (26) s'étendant aussi sur la couche isolante pour former une tête de grille (29). 3. Ensemble de transistors MOS selon la revendication 2, caractérisé en ce que la double couche conductrice (23, 26) est constituée de deux couches de silicium polycristallin. 4. Ensemble de transistors MOS selon la revendication 1, caractérisé en ce que la couche isolante (25) est en nitrure de silicium. 2 0 5. Procédé de formation d'une zone fortement dopée à la périphérie de la région active d'un transistor MOS, dans lequel la région active est délimitée par une couche isolante (25) formée au-dessus de la surface d'un substrat de silicium, carac térisé en ce qu'il comprend l'étape consistant à masquer la zone 2 5 centrale de la région active et à former une implantation délimitée d'une part par le masque (42), d'autre part par la périphérie de la couche isolante. 6. Procédé selon la revendication 5, caractérisé en ce que la couche isolante est en nitrure de silicium. 3 0 7. Procédé selon la revendication 5, caractérisé en ce que la zone fortement dopée est de même type que le caisson du transistor MOS. 8. Procédé selon la revendication 5, caractérisé en ce que le masque recouvre en outre le côté drain ou le côté source