Brevet FR2844652A1 — publié le 20040319

i La présente invention concerne un système de transmission d'une pluralité de flux plésiochrones vers une unité centrale de traitement, tels que les flux transportés par des trames selon un protocole orientébit, tel que le protocole dit HDLC (Highlevel Data Link Control). Selon une application de la présente invention, de tels flux 5 ont pour origine les canaux de communication, dits DCC (Data Communication Channel: Canaux de communication de données) présents dans une trame synchrone, telle qu'une trame SDH ou SONET. On rappelle ci-dessous qu'un protocole orienté-bit tel que le protocole HDLC est un protocole implémenté en couche 2 du modèle ISO (couche liaison de ce modèle) et 10 qu'il prévoit le transport des données dans des trames dont la Fig. 1 donne une représentation. Comme cela peut être constaté sur cette Fig. 1, une trame HDLC est délimitée par des fanions (flag en terminologie anglophone) et comporte plusieurs champs qui sont respectivement: un champ adresse servant à identifier un terminal particulier, un champ commande pour le contrôle des transmissions, un champ de 15 données de longueur arbitraire dans lequel sont insérées les données à transmettre et un champ de contrôle (Checksum). Les fanions correspondent à la séquence 011 111 10 (7E en hexadécimal) qui ne doit se retrouver dans aucun des champs renseignés de la trame. Au repos, cette séquence est transmise de façon continue. De plus, côté émetteur, un mécanisme d'insertion d'un bit à 0 après l'apparition de cinq bits à 1 20 consécutifs permet d'éviter l'apparition de la séquence de fanion 7E dans les champs renseignés. Côté récepteur, ce bit à 0 est retiré. Un caractère d'échappement est parfois aussi utilisé. On rappelle également qu'en parallèle au transport des données sur des liens synchrones SDH (Synchonous Data Hierarchy) ou SONET, sont prévus des canaux de 25 communication qui servent essentiellement à la gestion des communications sur les liens synchrones. Plus particulièrement, les flux de données sont transportés sur les liens synchrones dans des trames, dites dans le système SDH des trames STM-n, lesquelles comportent un entête de section SOH (Section OverHead) dans lequel sont renseignés des champs de gestion de la section concernée. Dans cet en-tête de section 30 SOH, sont présents trois octets Dl, D2 et D3 qui à eux trois forment un canal de communication à 192 kbits/s, canal appelé DCC. Comme on le mentionnait ci-dessus, ces canaux de communication servent essentiellement au transport des données de gestion des communications sur les liens synchrones. Ces données de gestion sont traitées dans une unité centrale de traitement commune à tous les ports STM-n que comporte un équipement de multiplexage de liens synchrones SDH ou SONET. Elles sont donc transmises à cette unité centrale et pour ce faire, du fait notamment que leur flux n'est pas permanent, elles sont mises en forme conformément à un protocole orienté-bit tel que le protocole HDLC. Néanmoins, lorsqu'un équipement de multiplexage comporte un nombre important de ports, l'acheminement des flux de données de ces canaux de communication vers l'unité centrale de traitement pose le problème du nombre de liaisons nécessaires et du nombre de ports que doit comporter ladite unité centrale de traitement. Il en résulte une complexité du système que la présente invention a pour 10 objet de diminuer. A ce problème, vient se rajouter le fait que les flux des canaux de communication sont des flux plésiochrones et qu'ainsi, ils peuvent être décalés dans le temps ou même avoir des périodes d'horloge légèrement différentes. Le but de la présente invention est donc de prévoir un système de transmission 15 d'une pluralité de flux plésiochrones vers une unité centrale de traitement qui soit d'une complexité réduite au regard notamment du nombre de liaisons nécessaires et du nombre de ports que doit comporter ladite unité centrale de traitement et qui résolve les problèmes liés au fait que ces flux plésiochrones peuvent être décalés dans le temps et/ou avoir des périodes d'horloge légèrement différentes. Pour ce faire, l'invention concerne donc un système de transmission d'une pluralité de flux plésiochrones vers une unité centrale de traitement, tels que les flux transportés par des trames selon un protocole orientébit, tel que le protocole dit HDLC, les données des flux étant traitées dans ladite unité centrale de traitement. Ce système est caractérisé en ce qu'il est constitué d'une pluralité de circuits d'entrée dont 25 les entrées sont prévues pour pouvoir recevoir des flux de données plésiochrones et d'un multiplexeur temporel dont chacune des entrées est reliée à une sortie d'un circuit d'entrée et dont la sortie est sur un lien vers ladite unité centrale de traitement, les circuits d'entrée étant prévus pour aligner les flux de données plésiochrones sur une même base temporelle et sur une même fréquence. Selon une caractéristique additionnelle, les trames dudit protocole orienté-bit étant accompagnées d'un signal d'horloge, ledit système de transmission est caractérisé en ce qu'il comporte une mémoire du type FIFO prévue pour, d'une part, entrer les octets issus du flux entrant à la cadence du signal d'horloge accompagnant ledit flux entrant et, d'autre part, de sortir lesdits octets en vue de les délivrer sur la sortie dudit dispositif à la cadence du signal d'horloge délivré par une horloge interne. Selon une autre caractéristique additionnelle, les trames dudit protocole orientébit étant délimitées par des fanions constitués d'une séquence de bits déterminée, ledit 5 système de transmission est caractérisé en ce que chacun desdits circuits d'entrée comporte des moyens pour supprimer un fanion du flux entrant correspondant lorsque deux fanions consécutifs sont présents dans ledit flux entrant et lorsque la mémoire a son niveau de remplissage qui est supérieur à un niveau de remplissage maximal. Selon une autre caractéristique additionnelle, lesdits moyens sont constitués d'un 10 registre à décalage alimenté par ledit flux entrant, d'un comparateur pour comparer l'octet contenu dans ledit registre à décalage avec ladite séquence de bits constituant ledit fanion et pour délivrer à une unité de contrôle d'écriture un signal de fanion lorsqu'il y a correspondance, ladite unité de contrôle d'écriture interdisant l'écriture dans ladite mémoire lorsque deux signaux de fanion ont été transmis consécutivement 15 et lorsque la mémoire a son niveau de remplissage qui est supérieur à un niveau de remplissage maximal. Selon une autre caractéristique additionnelle, les trames dudit protocole orientébit étant délimitées par des fanions constitués d'une séquence de bits déterminée, chacun desdits circuits d'entrée comporte des moyens pour insérer un fanion au flux 20 destiné à former le flux sortant correspondant lorsque deux fanions consécutifs sont présents dans ledit flux et lorsque la mémoire a son niveau de remplissage qui est inférieur à un niveau de remplissage minimal. Selon une autre caractéristique additionnelle, lesdits moyens sont constitués de deux registres à décalage montés en série à la sortie de la mémoire, un comparateur 25 pour comparer les deux octets contenus dans lesdits registres à décalage avec deux fois ladite séquence de bits constituant ledit fanion et pour délivrer à une unité de contrôle de lecture un signal de fanion consécutif lorsqu'il y a correspondance, ladite unité de contrôle de lecture interdisant la lecture de ladite mémoire lorsque deux signaux de fanion ont été transmis consécutivement et lorsque la mémoire a son 30 niveau de remplissage qui est inférieur à un niveau de remplissage minimal et chargeant dans le premier ou chacun desdits registres la valeur dudit fanion. Selon une autre caractéristique additionnelle, ledit système de transmission comporte une base de temps qui est prévue pour délivrer un signal de sélection d'entrée k audit multiplexeur et un signal de sélection de circuit d'entrée à chacun desdits circuits d'entrée. Selon une autre caractéristique additionnelle, ladite base de temps est prévue pour délivrer ledit signal d'horloge interne à chacun desdits circuits d'entrée. Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: La Fig. 1 est un diagramme montrant la structure d'une trame de type HDLC, La Fig. 2 est un schéma synoptique d'un système de transmission selon la présente invention, et La Fig. 3 et un schéma synoptique d'un circuit d'entrée d'un système de transmission selon la présente invention. Un système de transmission selon la présente invention, tel que celui qui est 15 représenté à la Fig. 2, est essentiellement constitué d'une pluralité de circuits d'entrée l à bn dont les entrées sont prévues pour pouvoir recevoir des flux de données plésiochrones FI à F, et d'un multiplexeur temporel 2 dont chacune des entrées est reliée à une sortie d'un circuit d'entrée li (1 = 1 à n) et dont la sortie est sur un lien 3 vers une unité centrale de traitement 4 o sont traitées les données des flux FI à F,. La fonction essentielle des circuits d'entrée 1l à 1, est d'aligner les flux de données plésiochrones FI à Fn sur une même base temporelle et sur une même fréquence. Quant au multiplexeur 2, il est de multiplexer temporellement les flux de données plésiochrones FI à Fn une fois ceux-ci alignés. Sur le lien 3, circulent donc des trames temporelles chacune constituée d'une pluralité d'intervalles de temps IT1 à 25 ITm de longueur un octet, dans chacun desquels se trouvent chacun des octets constituant les données d'un flux plésiochrones FI à Fn. Le nombre m d'intervalles de temps IT1 (i = 1 à m) est égal au nombre de flux plésiochrones FI à F,. Il peut également être supérieur. Dans ce cas, les intervalles de temps ITi pour i supérieur à n mais inférieur ou égal à m sont remplis de bits à 1. Un mot de verrouillage de trame 30 est inclus dans chaque trame temporelle. Il peut s'agir, à l'instar de la trame dite El conforme à la norme G.732 de l'UIT, du premier intervalle de temps dit ITo. De plus, le flux des trames temporelles est accompagné d'un signal de synchronisation sur un lien 5. Les circuits d'entrée 11 à i, et le multiplexeur temporel 2 sont pilotés par une même horloge 5. La base de temps 6 délivre un mot k (k = 1 à n) qui sert au multiplexeur 2 pour sélectionner la sortie du kième circuit d'entrée 1k et délivrer sur sa sortie et le lien 3 le flux Fk. Elle délivre également un signal de commande Rk en 5 même temps que le mot k pour commander au dispositif 1k de délivrer sur sa sortie un octet du flux Fk. L'unité centrale de traitement 4 peut, après traitement, délivrer chacun des flux F'1 à F'n, traités sur un lien 6, éventuellement accompagné d'un lien 7 pour des signaux de synchronisation, portant également une trame temporelle de structure identique à 10 celle qui est présente sur le lien 3, cette trame étant démultiplexée dans un démultiplexeur 5 dont les sorties délivrent respectivement les flux F', à F'n. On a représenté à la Fig. 3 un schéma synoptique d'un circuit d'entrée 10 constituant l'un des dispositifs 1 l à 1, du système représenté à la Fig. 2. Il reçoit un flux de données plésiochrone F et délivre, octet après octet, les données Ds de ce flux. 15 Plus précisément, le flux F est constitué d'un flux de données Fe et un signal d'horloge Ce cadencé au niveau bit des données du flux Fe. Les données De sont fournies à un registre à décalage 11 de longueur un octet et cadencé par le signal d'horloge Ce. Chaque octet est ensuite stocké bit à bit dans une mémoire tampon 12 de type FIFO (premier entré - premier sortie). Pour ce faire, la 20 mémoire 12 est également cadencée par le signal d'horloge Ce. Un comparateur 13 compare l'octet qui est contenu dans le registre à décalage 1 1 avec la séquence de bits 7Eh, fanion des trames portant les données du flux F. Si l'octet contenu dans le registre à décalage 11 correspond à la séquence de bits 7Eh, alors un signal de fanion sf est transmis à une unité de contrôle d'écriture 14. La fonction de l'unité de contrôle d'écriture 14 est la suivante. A la réception du signal de fanion sf, elle vérifie si l'octet précédent correspondait aussi à une séquence 7Eh. Si tel n'était pas le cas, elle autorise, par le signal wren, l'écriture dans la mémoire 12 de l'octet qui est présent dans le registre à décalage 11. Si tel était le cas par contre, elle lit le niveau de remplissage de la mémoire 12 qu'elle reçoit d'un signal 30 de niveau p que cette dernière délivre. Elle compare ensuite ce niveau de remplissage à un niveau maximal pmax seuil. Si le niveau de remplissage p est inférieur au niveau seuil pmax, elle autorise, par le signal wren, l'écriture dans la mémoire 12 de l'octet qui est présent dans le registre à décalage 11. Par contre, si le niveau de remplissage p est supérieur au niveau seuil pmax, elle inhibe, par le même signal wren, le processus d'écriture dans la mémoire 12. Ainsi, lorsqu'il est détecté deux fanions consécutifs dans le flux de données entrant Fe, un de ces fanions est supprimé lorsque la mémoire FIFO 12 a un niveau de remplissage p supérieur à un niveau de remplissage maximal seuil pmax. Lorsque la mémoire 12 est commandée en lecture, les octets qui sont délivrés sont fournis, bit à bit, à un premier registre à décalage 15 lequel les délivre à nouveau à un second registre à décalage 16. La mémoire 12 ainsi que les registres à décalage 15 et 16 sont cadencés au moyen du signal d'horloge Cs qui est délivré par la base de 10 temps 5 (voir Fig. 2). La fréquence nominale de ce signal d'horloge Cs est identique à la fréquence nominale du signal Ce, mais la fréquence réelle peut en différer quelque peu. C'est en cela que le flux F est un flux plésiochrone. La mémoire 12 est commandée en lecture par un signal ren délivré par une unité de contrôle de lecture 17. Ce signal ren est délivré par ladite unité 17 lorsque celle-ci 15 reçoit le signal de commande Ck provenant de la base de temps 5, comme cela a été expliqué ci-dessus en relation avec la Fig. 1. Au fur et à mesure de la lecture des bits délivrés par la mémoire 12, les bits contenus dans les registres 15 et 16 sont décalés vers la droite et sont ensuite délivrés sur la sortie de donnée Ds. Les octets qui sont présents dans les deux registres à décalage 15 et 16 sont 20 appliqués aux entrées d'un comparateur 18 qui les compare à la séquence 7E7Eh, soit deux fanions consécutifs de la trame du flux entrant. Lorsque les deux octets présents dans les deux registres à décalage 15 et 16 sont égaux à 7E, le comparateur 18 délivre à l'unité de contrôle de lecture 17 un signal sff relatif à deux fanions consécutifs. A ce moment, cette unité 17 lit le niveau de remplissage p de la mémoire 12 et compare ce 25 niveau de remplissage p à un niveau de remplissage pmin. Si le niveau p est supérieur au niveau pmin, elle autorise, par le signal ren, la lecture de la mémoire 12. Par contre, si le niveau p est inférieur au niveau pmin, elle inhibe, par le même signal ren, le processus de lecture de la mémoire 12 pendant que les bits des registres à décalage 15 et 16 sont décalés vers la droite. Par conséquent, les bits du registre 16 sont délivrés 30 bit après bit sur la sortie de donnée Ds et les bits du registre 15 sont transférés dans le registre 16. A l'issue de ce processus de décalage, l'unité de contrôle de lecture 17 effectue le chargement de deux octets 7E respectivement dans les registres à décalage et 16 (dans le registre 16 suffirait). Ainsi, lorsque deux fanions consécutifs sont détectés sur le flux de données destiné à la sortie de donnée Ds, un nouveau fanion est inséré si la mémoire FIFO a son niveau de remplissage qui est inférieur à un niveau seuil de remplissage inférieur. Comme mentionné dans le préambule de la présente description, les flux 5 plésiochrones à l'entrée de chacun des circuits d'entrée 1l à i n ont pour origine les canaux de communication, dits DCC (Data Communication Channel: Canaux de communication de données) présents dans une trame synchrone, telle qu'une trame SDH ou SONET, sur un port d'un équipement de communication synchrone. On a pu montrer que compte tenu des tolérances de fréquence imposées par la norme SDH, la 10 mémoire 12 avec une capacité de 8 octets, un niveau minimal pmin de 2 octets et un niveau maximal pmax de 6 octets pouvaient parfaitement convenir. REVENDICATIONS 1) Système de transmission d'une pluralité de flux plésiochrones vers une unité centrale de traitement, tels que les flux transportés par des trames selon un protocole orienté-bit, tel que le protocole dit HDLC, les données des flux FI à F, étant traitées dans ladite unité centrale de traitement (4), caractérisé en ce qu'il est constitué d'une 5 pluralité de circuits d'entrée (11 à in,) dont les entrées sont prévues pour pouvoir recevoir des flux de données plésiochrones (Fi à Fn) et d'un multiplexeur temporel (2) dont chacune des entrées est reliée à une sortie d'un circuit d'entrée (l1; i = 1 à n) et dont la sortie est sur un lien (3) vers ladite unité centrale de traitement (4), les circuits d'entrée (11 à 1,) étant prévus pour aligner les flux de données plésiochrones (FI à Fn,) 10 sur une même base temporelle et sur une même fréquence. 2) Système de transmission selon la revendication 1, les trames dudit protocole orienté-bit étant accompagnées d'un signal d'horloge, caractérisé en ce qu'il comporte une mémoire (12) du type FIFO prévue pour, d'une part, entrer les octets issus du flux entrant (Fe) à la cadence du signal d'horloge accompagnant ledit flux entrant (Fe) et, 15 d'autre part, de sortir lesdits octets en vue de les délivrer sur la sortie dudit dispositif à la cadence du signal d'horloge délivré par une horloge interne (5). 3) Système de transmission selon la revendication 2, les trames dudit protocole orienté-bit étant délimitées par des fanions constitués d'une séquence de bits déterminée, caractérisé en ce que chacun desdits circuits d'entrée (11 à In) comporte 20 des moyens pour supprimer un fanion du flux entrant (Fe) correspondant lorsque deux fanions consécutifs sont présents dans ledit flux entrant (Fe) et lorsque la mémoire (12) a son niveau de remplissage (p) qui est supérieur à un niveau de remplissage maximal (pmax). 4) Système de transmission selon la revendication 3, caractérisé en ce que lesdits 25 moyens sont constitués d'un registre à décalage (11) alimenté par ledit flux entrant (Fe), d'un comparateur (13) pour comparer l'octet contenu dans ledit registre à décalage (11) avec ladite séquence de bits constituant ledit fanion et pour délivrer à une unité de contrôle d'écriture (14) un signal de fanion (sf) lorsqu'il y a correspondance, ladite unité de contrôle d'écriture (14) interdisant l'écriture dans ladite 30 mémoire (12) lorsque deux signaux de fanion ont été transmis consécutivement et lorsque la mémoire (12) a son niveau de remplissage (p) qui est supérieur à un niveau de remplissage maximal (pmax). ) Système de transmission selon une des revendications 2 à 4, les trames dudit protocole orienté-bit étant délimitées par des fanions constitués d'une séquence de bits déterminée, caractérisé en ce que chacun desdits circuits d'entrée (11 à 1,) comporte des moyens pour insérer un fanion au flux destiné à former le flux sortant 5 correspondant lorsque deux fanions consécutifs sont présents dans ledit flux et lorsque la mémoire (12) a son niveau de remplissage (p) qui est inférieur à un niveau de remplissage minimal (pmin). 6) Système de transmission selon la revendication 5, caractérisé en ce que lesdits moyens sont constitués de deux registres à décalage (15 et 16) montés en série à la 10 sortie de la mémoire (12), un comparateur pour comparer les deux octets contenus dans lesdits registres à décalage (15 et 16) avec deux fois ladite séquence de bits constituant ledit fanion et pour délivrer à une unité de contrôle de lecture (17) un signal de fanion consécutif (sff) lorsqu'il y a correspondance, ladite unité de contrôle de lecture (17) interdisant la lecture de ladite mémoire (12) lorsque deux signaux de 15 fanion ont été transmis consécutivement et lorsque la mémoire (12) a son niveau de remplissage (p) qui est inférieur à un niveau de remplissage minimal (pmin) et chargeant dans le premier ou chacun desdits registres (15 et 16) la valeur dudit fanion. 7) Système de transmission selon une des revendications précédentes, caractérisé en ce qu'il comporte une base de temps (5) qui est prévue pour délivrer un 20 signal de sélection d'entrée k audit multiplexeur (2) et un signal de sélection de circuit d'entrée (Ck) à chacun desdits circuits d'entrée (h1 à ln). 8) Système de transmission selon la revendication 7, caractérisé en ce que ladite base de temps (5) est prévue pour délivrer ledit signal d'horloge interne (Cs) à chacun desdits circuits d'entrée (11 à 1,)