Brevet FR2841082A1 — publié le 20031219

- diffusion par ventilation des odeurs et fragrances ainsi reconstituees. L'invention se rapporte au domaine des transmissions de donnees numeriques et concerne la reception simultanee d'au moins deux flux de donnees numeriques sur un ou plusieurs dispositifs d'exploitation. s Plus specifiquement, I'invention concerne une interface de communication entre un servour et au moins un terminal-recepteur apte a recevoir une pluralite de flux de transport et a exploiter simultanement au moins deux flux de transport parmi les flux re,cus. Le developpement des techniques numeriques, notamment dans le 0 domaine de la television numerique de traitement du signal (codage, modulations, compression etc), a permis une nette augmentation du debit de transmission de flux binaires. La numerisation des signaux TV, combinee au developpement des circuits integres de traitement rapide a permis ['application des techniques initialement reservees aux donnees informatiques a des donnees representant des programmes audiovisuals. Ainsi, dans le domaine de la television numerique, les operateurs peuvent desormais diffuser simultanement, dans un meme canal de transmission, plusieurs programmes comprimes, totalement ou partiellement cryptes. Les abonnes vent generalement equipes de terminaux de reception munis d'un ou de plusieurs processeurs de securite integres aux terminaux ou associes a un decodeur destine a verifier si l'abonne est autorise a recevoir une partie ou la totalite des programmes diffuses. Les terminaux de reception peuvent etre soit des recepteurs de television soit des ordinateurs munis d'un ou de plusieurs tuners. Ainsi, il est possible de simultanement, voir un programme et l'enregistrer, voir un premier programme et enregistrer un ou plusieurs autres programmes sur un ou plusieurs supports d'enregistrement, exploiter la fonctionnalite PIP (pour Picture In Picture) pour voir deux ou plusieurs programmes sur le meme ecran. Cependant, cette possibilite est limitee par le fait que la plupart des processeurs equipant les decodeurs traitent les informations de fac,on parallele. La plupart des interfaces connues dans l'art anterieur vent con,cues pour recevoir un seul flux de transport a la fois et delivrer au terminal de reception un seul programme a la foist Rappelons que contrairement a une liaison eerie, dans laquelle les donnees vent transmises bit par bit sur une seule vole de transmission, dans une liaison parallele les donnees vent transmises simultanement N bits par N bit sur N voies differentes, N etant un nombre entier qui depend du type de bus utilise. N peut etre egal a 8, 16 ou 32 bits. Les voies de transmission peuvent etre N lignes physiques, auquel cas, cheque bit est envoye sur une ligne physique, ou realisees a partir d'une seule ligne physique divisees en plusieurs sous-canaux par division de la bande passante, chaque bit etant alors transmis sur une frequence differente, par exemple selon la norme EN 50083-9. Tout standard est applicable a la presente invention dont les suivants: PCMCIA, POD (pour point of development), Cl (pour common interface) et DVB (pour digital video broadcasting). La demande de brevet internationale WO-A-0143444 du 12 Decembre 2000 decrit un procede pour ameliorer ['interface avec un decodeur recevant un multiplex contenant au moins une portion d'au moins un paquet de donnees. Dans ce procede, un identifiant unique est associe a la source audit paquet de donnees et un nouveau multiplex est genere contenant au moins ladite portion du paquet de donnees et au moins une portion d'un deuxieme paquet de donnees. Le nouveau multiplex est ensuite transmis avec l'identifiant unique pour indiquer que la source du nouveau multiplex est celle de ladite portion du paquet de donnees. Un inconvenient de cette methode provient du fait que la modification du flux de donnees en entree et la generation d'un nouveau multiplex necessitent des ressources supplementaires dans le decodeur qui en accroissent la complexite et le cout. En effet, il est necessaire de rajouter au multiplex un motif de synchronisation des paquets en particulier lorsque ces derniers vent de longueurs variables. Une deuxieme solution connue dans l'art anterieur, decrite dans le brevet americain US-A-6298,400 du 2 octobre 2001 consiste a effectuer une conversion parallele-serie de ['ensemble des signaux paralleles pour obtenir un seul signal eerie. Un inconvenient de cette methode provient du fait que ['interface doit supporter une frequence de fonctionnement elevee qui n'est pas compatible avec la plupart des interfaces actuellement disponibles sur le marche et qui peut occasionner des 2s problemes de faisabilite lies notamment au rapport signal / bruit qui augmente avec ia vitesse de communication. Le but de la presente invention est d'adapter les interfaces existantes de sorte qu'elles permettent de recevoir simultanement plusieurs flux de transport en utilisant des oscillateurs standards pour generer une frequence de fonctionnement compatible avec les composant d'interface existent sans avoir des problemes de conception lies a des frequences de communication trop elevees. L'invention preconise un procede de liaison entre un serveur et au moins un terminal-recepteur apte a recevoir une pluralite de flux de transport et a exploiter simultanement au moins deux flux de transport parmi les flux regus. Le procede selon ['invention comporte l'etape consistent a generer au moins deux signaux de sortie series synchrones a partir de chacun des flux selectionnes en entree. On enonce ci-apres des modes de realisation preferes de ['invention. Le procede selon ['invention comporte en outre une etape consistent pour chaque flux selectionne en entree, a generer un nombre entier superieur a 1 (n) de signaux de sortie d'un nombre de bits (m) superieur a 1 tel que le produit desdits nombres (n x m) soit egal au nombre de bits du flux selectionne en entree. Selon ['invention, pour cheque flux selectionne, le premier signal de sortie serie 0 represente le bloc de bits de poids fort du signal d'entree et le deuxieme signal de sortie serie represente le bloc de bits poids faible audit signal d'entree. Dans un premier mode de realisation, les flux de transport selectionnes en entree vent des signaux eerie. Dans un deuxieme mode de realisation, les flux de transport selectionnes en entree vent des signaux paralleles. 11 peut aussi y avoir un flux serie et un flux parallele en entree. Avantageusement, on utilise un signal de selection SELTSI pour definir le type de liaison, parallele ou eerie, des signaux des flux de transport selectionnes en entree. Selon une variante de mise en ceuvre de ['invention, les flux de transport selectionnes en entree vent codes en huit bits et les signaux de sortie serie vent codes en deux bits. De preference, on effectue les etapes supplementaires consistent a: entrelacer les signaux de sortie series generes a partir d'un flux selectionne en entree chacun avec un signal de sortie serie genere a partir d'un autre flux selectionne en entree, pour obtenir des signaux de sortie combines, - identifier chacun desdits signaux de sorties series contenus dans les signaux de sortie combines. Suivant des alternatives preferees, - on identifie chacun desdits signaux de sortie series contenus dans les signaux de sortie combines a chaque changement de phase d'un signal d'horloge prealablement genere; - on identifie chacun desdits signaux de sortie series contenus dans les signaux de sortie combines a chaque changement d'etat d'un signal d'identification; - on identifie chacun desdits signaux de sortie series contenus dans les signaux de sortie combines en leur affectant des valeurs d'octet de depart distinctives. L'invention concerne egalement une interface de communication entre un serveur et au moins un terminal-recepteur apte a recevoir une pluralite de flux de transport et a exploiter simultanement au moins deux flux de transport parmi les flux re,cus. s Selon ['invention, I'interface de communication comporte un module d'entree destine a generer deux signaux de sortie series synchrones a partir de chaque flux selectionne en entree. Preferentiellement, le module d'entree est apse, pour chaque flux selectionne en entree, a generer un nombre entier superieur a 1 (n) de signaux de sortie d'un nombre de bits (m) superieur a 1 tel que le produit desdits nombres (n x m) soit egal au nombre de bits du flux selectionne en entree. Avantageusement, I'interface comporte aussi un module de sortie, destine, en fonction d'un deuxieme signal de selection SELTSO, a generer un flux sortant parallele ou serie a partir des signaux de sortie series synchrones correspondent au flux d'entree selectionne. Selon ['invention, le module d'entree genere deux signaux et l'un des signaux de sortie series represente le bloc de bits de poids fort du flux d'entree et l'autre signal de sortie serie represente le bloc de bits de poids faible audit flux d'entree. Selon un mode particulier de realisation de ['invention, le module d'entree comporte un premier bloc de multiplexage, un premier bloc de conversion destine a generer au moins deux signaux series synchrones correspondent au premier flux selectionne, un deuxieme bloc de conversion destine a generer au moins deux signaux series synchrones correspondent au deuxieme flux selectionne. Selon ce mode de realisation, le module de sortie comporte des blocs de conversion vers une forme parallele ou serie destine chacun a convertir les signaux de sortie series synchrones correspondent au flux d'entree selectionne et un deuxieme bloc de multiplexage destine a affecter un canal de sortie a chaque flux sortant. L' interface selon [ ' invention comporte en outre un generateu r d 'horloge destine a fournir une meme frequence de sur-echantillonnage au module d'entree et a un generateur d'horloge apte a delivrer au module de sortie un signal d'horloge de meme frequence et dependent du temps de traitement. Selon une autre possibilite, ie module d'entree comporte plusieurs moyens de conversion de signal et des moyens de selection des moyens de conversion a utiliser en fonction d'un signal de commande. Le module de sortie comporte, de preference, plusieurs moyens de conversion de signal et des moyens de selection des moyens de conversion a utiliser en fonction d'un signal de commande. Avantageusement, le signal de commande depend du type d'interface et du mode de fonctionnement d'un module de controle d'acces. Le module d'entree comporte: - un generateur d'horloge - un etage d'entrelacement des signaux de sortie serie generes a partir d'un flux selectionne en entree chacun avec un signal de sortie lo serie genere a partir d'un autre flux selectionne en entree, pour obtenir des signaux de sortie combines dans lesquels les signaux de sortie series vent identifies a chaque changement de phase du signal d'horloge genere par le generateur d'horloge. D'autres caracteristiques et avantages de ['invention ressortiront encore de la description qui va suivre, prise a titre d'exemple non limitatif, en reference aux figures annexees dans lesquelles: - la figure 1 illustre schematiquement une interface selon ['invention associee a un module de controle d'acces, - la figure 2 represente un diagramme temporel illustrant un flux de transport serie re,cu par ['interface de la figure 1, - la figure 3 represente un diagramme temporel illustrant un flux de transport parallele rec,u par ['interface de la figure 1, - la figure 4 represente un chronogramme illustrant un flux de transport serie delivre par ['interface de la figure 1. - la figure 5 montre schematiquement un deuxieme mode de realisation de ['invention. - la figure 6 illustre une possibilite supplementaire de ['interface de ['invention pour accro^'tre son adaptabilite.; La description suivante sera faite dans le cadre d'une application particuliere de I'invention dans le domaine de la television numerique pour recevoir des flux numeriques de programmes audiovisuals diffuses par un operateur. Rappelons que la norme MPEG-2 decrit le multiplexage des composantes de programmes ou des programmes qui se presentent sous la forme de flux elementaires numeriques ES (pour Elementary Streams). La premiere opGration du multiplexage 3s consiste a convertir les flux binaires des composantes de programmes en flux elementaires de paquets (Packetised Elementary Streams ou PES). Un paquet est constitue d'un en-fete qui indique en particulier la composante a laquelle appartient le paquet, la longueur du paquet et les references temporelles pour le decodage et la presentation du paquet ainsi que d'une partie a longueur variable contenant le flux elementaire proprement cit. Les PES vent organises ensuite en deux sortes de flux suivant l'utilisation qui en est faite: le flux > (Program Stream) utilise pour le stockage ou le travail sur machine informatique, - le flux > TS (Transport Stream) utilise pour le transport et la diffusion. Les flux de transport TS vent constitues par une succession de paquets de longueurs fixes precedes chacun par un en-fete qui identifie le flux elementaire (Packet Identifier PID) contenu dans le packet ainsi que l'ordre de succession des paquets. Pour qu'un recepteur puisse associer un programme a chaque >, une table de correspondence (Programm Map Table) indiquant pour chaque programme le PID correspondent est transmise dans le flux de transport. Le flux de transport vehicule egalement une table d'accbs conditionnel (Conditional Access Table) qui permet d ' informer le terminal recepteu r su r le systdme d'accbs condition nel util ise par les programmes a accbs conditionnel et fournit les valeurs des PID des paquets contenant les messages transportant les titres de controle d'accbs ECM (pour Entitlement Control Message) ainsi que les message transportant les titres de gestion d'accbs EMM (pour Entitlement Management Message) destines a l'equipement de desembrouillage. La figure 1 illustre une interface de communication 2 destinee a etre integree dans un decodeur de programmes audiovisueis diffuses par un operateur de television ou par un fournisseur de service IP (ci-aprbs designee generiquement par le terme serveur) vers au moins un terminalrecepteur apte a recevoir une pluralite de flux de transport et a exploiter simultanement au moins deux flux de transport parmi les flux diffuses. Le mode de realisation suivant et illustre est un exemple non limitatif de traitement de deux flux de transport en entree. Les moyens constitutifs de ['invention tels que decrits vent applicables mutatis mutandis au traitement de plus de deux flux en entree. De fac,on connue en soi, le decodeur comporte une unite centrale de traitement 5, un module de controle d'accbs 4 comportant un processeur de securite pour verifier les droits d'accbs d'un utilisateur aux differents programmes et services vehicules par les flux de transport. L'interface 2 comporte un module d'entree 6, un module de sortie 8 et un generateur d'horloge 10. L'interface 2 et le module 4 peuvent etre distincts et le module 4 est detachable. L'ensemble peut egalement etre implante materiellement d'un seul tenant, sur la carte mere du decodeur. Par ailleurs, I'interface 2 peut etre connectee a plusieurs modules de controle d'acces 4. s Ces derniers peuvent en outre etre chanes entre le module d'entree 6; et le module de sortie 8. Des operations de conversion vent realisees au niveau du module d'entree 6. Cette conversion consiste, a partir d'un flux en entree soit parallele, soit eerie, a obtenir en sortie un flux supporte par plusieurs signaux transportant en serie des bits de donnees du flux d'entree. La forme du flux de sortie est done intermediaire entre le parallele et le eerie. Pour la suite de la description, le terme dibit est employe pour definir ce format. Des operations de conversion contraire vent produites par le module de sortie 8 pour obtenir un flux parallele ou serie a partir du dibit. Le module d'entree 6 comporte un premier bloc de multiplexage 12 et des moyens de conversion avec, un premier bloc de conversion vers le dibit 14 destine a generer deux premiers signaux series, un deuxieme bloc de conversion 16 destine a generer deux autres signaux series (deux par flux de transport en entree). Le module de sortie 8 comporte, un premier bloc de conversion dibit vers parallele ou serie 22 et un deuxieme bloc de conversion dibit vers parallele ou serie 24, et un deuxieme bloc de multiplexage 26 destine a affecter un canal de sortie a chaque signal serie ou parallele. Le module de controle d'acces 4 comporte. un premier etage de conversion dibit vers parallele 30, un deuxieme etage de conversion dibit vers parallele 32, un troisieme bloc de mu ltiplexage 34, u n premier etage de conversion parallele d i bit 36, u n deuxieme etage de conversion parallele-di bit 38, un generateur d' horloge 40 et un bloc de calcul 42. Le fonctionnement de ['interface 2 sera explique en reference aux figures 2 a 4 illustrant le cas ou le decodeur rec,oit deux flux de transport paralleles PTS1 et PTS2, et deux flux de transport serie STS1 et STS2. Cet exemple n'est bien entendu pas limitatif. La figure 2 represente un diagramme temporel illustrant les bits d'un signal d'entree serie TSI recu par ['interface 2. Ce signal d'entree TSI est echantillonne a la frequence d'un signal d'horloge MCLKI dont la frequence a une valeur comprise entre MHz et 72 MHz. Le signal MISTRT1 represente un signal d'initialisation de ['acquisition du signal d'entree TSI et le signal MIVAL1 represente un signal de validation de ['operation d'acquisition. La figure 3 represente un diagramme temporel illustrant les bits MDI1(0) a MDI1(7) d'un signal parallele PTSI d'entree rec,u par ['interface 2. Cheque bit de ce s signal est echantillonne a la frequence d'un signal d'horloge MCLKI dont la valeur est comprise entre 5 MHz et 9 MHz. Le signal MISTRT1 represente un signal d'initialisation de ['acquisition du signal d'entree PTSI indiquant que le signal correspond a un debut de paquet et le signal MIVAL1 represente un signal de validation de ['operation d'acquisition indiquant que les donnees actuelles ne correspondent pas a des bits de bourrage qui vent 0 presents dans le flux en entree du module 2 pour respecter un debit donne sur la porteuse. L'unite centrale 5 envoie au module d'entree 6 un signal SELTSI indiquant les deux flux d'entree qui doivent etre selectionnes parmi les quatre (ici a titre d'exemple) flux d'entree PTS1, PTS2, STS1 et STS2. A reception du signal SELTSI, le premier bloc de multiplexage 12 selectionne deux flux de transport. Le premier flux selectionne est ensuite convert) par le premier bloc de conversion vers dibit 14 en deux signaux serie MDI1(0) et MDI1(1) a quatre bits tandis que le deuxieme flux selectionne est convert) par le deuxieme bloc de conversion vers dibit 16 en deux signaux serie MDI2(0) et MDI2(1) a quatre bits. Les signaux series MDI1(1) et MDI2(1) representent respectivement le quartet (correspondent a 4 bits consecutifs) de poids le plus fort des premier et deuxieme flux selectionnes et les signaux series MDI1(0) et MDI2(0) representent le quartet de poids le plus faible desdits flux. La figure 4 represente un diagramme temporel illustrant les signaux MDI1(0), MDI1(1), MDI2(0)et MDI2(1) delivres par ['interface 2 au module de controle s d'acces 4 ainsi que le signal d'horloge MCLKI, les signaux d'initialisation MISTRT1 et MISTRT2 et les signaux de validation MIVAL1 et MIVAL2 associes. Ces acquisitions vent validees respectivement par l'etat haut des signaux MIVAL1 et MIVAL2. Les signaux MDI1(1:0) et MDI2(10) vent transmis respectivement au premier etage de conversion dibit-parallele 30 et au deuxieme etage de conversion dibit parallele 32 qui delivrent au troisieme bloc de multiplexage 34 deux signaux paralleles permettant de reconstituer les flux de transport classiques. Ces flux de transport vent ensuite fournis au bloc de calcul 42 pour traitement. Apres traitement, le bloc de calcul 42 transmet le premier flux de 3s transport classique reconstitue au premier etage de conversion parallele-dibit 36 et le deuxieme flux reconstitue au deuxieme etage de conversion parallele dibit 38. Ces blocs de conversion parallele dibit 36 et 38 re,coivent du generateur d'horloge 40 un signal d'horloge MCLCKO de meme frequence que le signal d'horloge MCLCI pour reconstituer deux signaux serie de sortie a deux bits MDO1(1) et MDI02(1) representant le quartet de poids le plus fort du premier et deuxieme flux et les signaux series a deux bits MDO1 (0) et MDO2(0) representent le quartet de poids le plus faible desdits signaux en provenance du bloc de calcul 42. Le generateur d'horloge 40 synthetise le signal d'horloge de sortie selon le temps de traitement occasionne au niveau du module de controle d'acces 4. Les signaux serie a deux bits MDO1 (1:0) et MDO2(1:0) vent ensuite convertis en flux serie ou parallele a huit bits par le premier bloc de conversion dibit vers parallele ou serie 22 et le deuxieme bloc de conversion dibit vers parallele ou serie 24 en fonction d'un signal de selection SELTSO delivre par ['unite centrale de traitement 5. Ces flux a huit bits serie ou parallele vent ensuite appliques a ['entree du bloc de multiplexage 26 qui affecte un canal de sortie a chaque flux a huit bits. Les flux delivres pourront ainsi etre exploitee simultanement dans un meme appareil de reception ou dans deux appareils differents tels que par exemple un recepteur TV pour visualiser le contenu de l'un des deux flux et un magnetoscope numerique ou analogique pour enregistrer le contenu de l'autre flux, les fonctionnalites de visualisation et d'enregistrement pouvant etre eventuellement integres dans un meme appareil. L'exemple donne ci-dessus permet le traitement d'une multiplicite de flux d'entree, et ce, en limitant la frequence d'horloge necessaire. A titre d'exemple, sur la base de flux d'entree echantillones a 9 MHz, les signaux de sortie series vent a 36 MHz. Ce faisant, pour un codage sur 8 bits, seules deux broches de connexion vent necessaires pour les donnees des signaux de sortie series alors que ces don nees reclamaient 8 broches de con nexion pou r u n flux d 'entree paral lele. Dans un souci de toujours limiter le nombre de connexions physiques necessaires a la communication des donnees, tout en limitant la frequence d'echantillonnage imposee, on presente maintenant une variante de ['invention permettant, a meme frequence, la transmission des donnees d'un nombre de flux de transport double de celui du mode de realisation precedent. On decrit ci-apres ce deuxieme mode de realisation de ['invention. La figure 5 schematise cet autre exemple dans lequel deux conversions successives vent operees au niveau d u mod u le d 'entree 6 de ['interface 2. Comme dans le mode de realisation precedent, les conversions contraires vent produites au niveau du module de sortie 8. o Com me precedemment, le mod u le d 'entree 6 com porte les moyens de conversion apses a parvenir a des signaux de sortie series synchrones denommes dibit. Pour l'exemple de traitement de quatre flux d'entree, ces signaux vent reperes en figure 5 par MDI 1 (1:0), MDI 2 (1:0), MDI 3 (1:0) et MDI 4 (1:0). Ces signaux vent re,cus par un etage d'entrelacement 50 apte a realiser un entrelacernent de padres des signaux de sortie serie MDI 1 (1:0) a MDI 4 (1:0) pour obtenir des signaux de sortie combines deux fois moins nombreux MDI {1,3} (1:0) et MDI {2,4} (1:0). Selon l'exemple presente, les signaux de sortie series ayant un indice d'entree pair vent combines. De meme, les signaux de sortie series ayant un indice de sortie impair vent combines. Plus precisement, le signal de sortie serie MDI1(1) est associe avec MDI3(1), le signal de sortie serie MDI1(0) est associe avec MDI3(0). De meme, MDI2(1) est associe avec MDI4(1) et MDI2(0) avec MDI4(0). L'entrelacement est opere sans necessiter un accroissement de la frequence d'echantillonnage. En effet, on identifie chacun des deux signaux entrelaces sur un signal combine par les changements de phase du signal d'horloge: pour le premier des deux signaux entrelaces, I'acquisition s'opere au front montant du signal d'horloge. Pour le seconde, elle s'opere au front descendant. L'acquisition s'effectue par ailleurs en mettant en cauvre, de fa,con connue en soi, des signaux d'initialisation de ['acquisition des signaux de sortie series et des signaux de validation de ['operation d'acquisition. Finalement, dans l'exemple de quatre flux selectionnes en entree, seulement quatre signaux de sortie combines suffisent pour la communication avec le module de controle d'acces 4. Le mode de conversion ici mis en ceuvre par ['interface est specifique. II peut s'averer cependant utile ou necessaire de preserver la possibilite de mettre en ceuvre d'autres conversions pour delivrer les signaux de sortie appropries. Cela permet en particulier d'employer des modules d'entree 6 et de sortie 8. d'un type generique. Pour ce faire, leur fonctionnalite est adaptive selon le type d'interface ou ils vent implementes et le mode de fonctionnement du module de controle d'acces (selon ce mode, differents types de signaux d'entree peuvent etre requis). Dans ce cadre, les modules 6 et 8 comportent plusieurs moyens de conversion, en plus de ceux apses a generer les signaux serie ou leurs conversions inverses decrits precedemment. A noter que le terme moyens de conversion s'entend ici au sens large et comprend une fonction de passthrough (transmission sans traitement). Selon un signal de commande entrant dans les modules 6, 8, des moyens de selection orientent les signaux concernes vers les moyens de conversion ad hoc. On presente a titre non limitatif les divers moyens de conversion qui peuvent etre implementes dans le module d'entree 6. 1 / Conversion vers le format Dibit 11 s'agit des moyens de conversion de flux paralleles ou series decrits precedemment, dans leur premier mode de realisation ou dans le second mode ou les deux. Ces moyens vent reperes 14, 16 en figure 6. On note que la figure 6 illustre le cas 0 de la selection de deux flux mais pourrait etre appliquee a un plus grand nombre comme par exemple quatre flux. 2 / Conversion par entrelacement de flux d'entree Plusieurs modes vent possibles: - entrelacement et identification des flux d'entree par les changements de phase d'un signal d'horloge. Cette conversion est semblable a celle decrite dans le second mode de realisation evoque precedemment. Deux flux d'entree y vent reunis sur un seul flux denomme ci-apres biphase et ils vent identifies par les fronts montants et descendants du signal d'horloge, sans modification de la frequence d'echantillonnage. La selection des flux d'entree s'effectue done suivant les fronts du signal d'horloge (voir repere EDGESEL en figure 6). Cette operation est schematisee par le bloc d'entrelacement en biphase 76 en figure 6.; - entrelacement et identification des flux d'entree par ['octet de depart. Ces moyens de conversion comportent des blocs de modification de la valeur de ['octet de depart 72,73 de chaque flux en entree (couramment denomme Start byte) permettant de distinguer les flux. Un bloc d'entrelacement 74 est ensuite present pour entrelacer les flux ainsi identifies. - entrelacement et identification de flux par un signal d'identification. Un bloc d'entrelacement 75 est egalement present dans ce cas et['identification des flux entrelaces s'effectue par un signal additionnel dont les niveaux haut et teas differencient les flux entrelaces. A titre d'exemple, ce signal additionnel peut etre le signal MISTRT qui represente habituellement le signal d'initialisation de ['acquisition mais qui est ici redondant avec ['information contenue dans ['octet de depart (start byte). La broche MISTRT est done disponible pour porter le signal additionnel. - transmission sans traitement. Le signal 3 transmis entre les blocs 12 et 79 correspond au cas de figure ou le module 4 communique selon un mode parallele classique. Aucun traitement n'est effectue si ce n'est eventueliement une conversion serieparallele par le bloc 70 si l'un des signaux seiectionnes en entree du bloc 12 est eerie. - conversion serie; D'autres moyens de conversion peuvent etre ajoutes dont coux decrits dans le document US-A-6.298.400 precise. Dans ce cas, les blocs 77, 78 convertissent vers un mode serie classique (si necessaire, si les signaux selectionnes par le bloc 12 vent paralleles). Pour gerer ces differents moyens de conversion, le module d'entree 6 comporte en outre un bloc de conversion d'entree 70 pour convertir un flux d'entree serie STSI en flux parallele si le signal de commande CIS indique qu'une conversion du type entrelacement (qui necessite des flux paralleles) est a operer ou si comme indique pour la transmission sans traitement, un des signaux selectionnes en entree est serie et que le mode de communication du module 4 est parallele classique. Dans les autres cas, ce bloc 70 est inactif et le flux d'entree serie est conserve pour ['application d'une conversion vers le dibit. Le bloc de multiplexage 12 assure la selection des flux a convertir (dans liexemple 1 eVou 2 ou aucun) parmi les differents flux en entree, selon le signal SELTSI et le signal de commande CIS. Ensuite, un bloc de selection de sortie 71 choisit les moyens de conversion a utiliser pour ces flux, selon ['information delivree par le signal CIS. Apres la conversion, le bloc d'affectation de sortie 79 etablit la correspondence physique des canaux de sortie Sl vers le (ou les) module de controle d'acces 4, toujours selon ['information du signal CIS. Dans le module de sortie 8, les elements permettant un traitement inverse de signaux vent presents. Les donnees entrant dans le module de sortie vent reperees par SO en figure 6. Eiles vent rec,ues par un bloc d'affectation d'entree 80 apse, selon le signal CIS, a affecter les flux vers les moyens de conversion appropries qui peuvent etre: 3s - des blocs de conversion depuis ie dibit 22,24 - des blocs de desentrelacement 84, 85, 86 (inverses des blocs 74, , 76 precedemment decrits) iies a des etages de conversion 82, - des moyens de transmission sans traitement 87, 88. Les signaux issus de ces moyens de conversion vent re,cus par des moyens de selection d'entree 81 apses a selectionner les signaux convertis a sorting Cette selection est recue au bloc de multiplexage 26 pour leur sortie sous la forme appropriee dans le canal de sortie approprie, par le signal de commande SELTSO. 0 A noter que les conversions d'entrelacement, hormis la conversion du type biphase, exploitent un signal d'horloge 90 multiple de celui du generateur d'horloge 10. La variante envisagee a la figure 6 et ainsi decrite, quant a ['implementation et la selection de plusieurs moyens de conversion peut en outre etre appliquee a tout type de moyens de conversion, y compris sans le mode de conversion vers le dibit. Les blocs 87, 88 correspondent a des conversions vers des modes paralleles ou simplement des blocs de transmission sans traitement qui vent necessaires pour pouvoir traiter le cas d'un module 4 communiquant selon un mode serie classique (tel que celui decrit par US-A-6.298.400). Le signal passant directement entre la sortie 8 du bloc 80 et ['entree 3 du bloc 26 correspond a un module 4 fonctionnant selon le mode parallele classique. Non represente a la figure 6, un bloc de conversion parallele serie (qui pourra egalement etre active en fonction transmission sans traitement) peut etre implemente au niveau des sorties STS1 et STS2 du bloc 26 pour couvrir le cas ou des signaux paralleles devraient etre fournis aux sorties series du module 8. Alternativement, les blocs 87, 88 peuvent etre soit de conversion vers parallele, soit vers eerie, soit transmission sans traitement. REVENDICATIONS 1. Procede de liaison entre un servour et au moins un terminal-recepteur apte a recevoir une pluralite de flux de transport et a exploiter simultanement au moins deux flux de transport parmi les flux re,cus, procede caracterise en ce qu'il comporte l'etape consistent a generer au moins deux signaux de sortie series synchrones a partir de chacun des flux selectionnes en entree. 2. Procede selon la revendication 1, caracterise en ce, pour chaque flux selectionne en entree, on genere un nombre entier superieur a 1 (n) de signaux de sortie 0 d'un nombre de bits (m) superieur a 1 tel que le produit desdits nombres (n x m) soit egal au nombre de bits du flux selectionne en entree. 3. Procede selon la revendication 1 ou 2, caracterise en ce q u 'on genere, pour chaque flux selection ne en entree, deux signaux de sortie et que le premier signal de sortie serie represente le bloc de bits poids fort du signal d'entree et le deuxieme signal de sortie serie represente le bloc de bits poids faible audit signal d'entree. 4. Procede selon la revendication 3, caracterise en ce que les deux flux de transport selectionnes en entree vent des signaux eerie. 5. Procede selon la revendication 3, caracterise en ce que les deux flux de transport selectionnes en entree vent des signaux paralleles. 6. Procede selon l'une des revendications 1 a 5, caracterise en ce que les flux de transport selectionnes en entree vent codes en huit bits et les signaux de sortie serie vent codes en deux bits. 7. Procede selon l'une quelconque des revendications 1 a 6, caracterise par le fait qu'on utilise un signal de selection SELTSI pour definir le type de liaison, parallele ou eerie, des signaux des flux de transport selectionnes en entree. 8. Procede selon l'une quelconque des revendications 1 a 7, caracterise par le fait qu'on effectue les etapes supplementaires consistent a: entrelacer les signaux de sortie series generes a partir d'un flux selectionne en entree chacun avec un signal de sortie serie genere a partir d'un autre flux selectionne en entree, pour obtenir des signaux de sortie combines, - identifier chacun desdits signaux de sorties series contenus dans les signaux de sortie combines. 9. Procede selon la revendication 8 caracterise en ce que on identifie chacun desdits signaux de sortie series contenus dans les signaux de sortie combines a chaque changement de phase d' un signal d' horloge prealablement genere. 10. Procede selon la revendication 8 caracterise en ce que on identifie s chacun desdits signaux de sortie series contenus dans les signaux de sortie combines a chaque changement d'etat d'un signal d'identification. 11. Procede selon la revendication 8 caracterise en ce que on identifie chacun desdits signaux de sortie series contenus dans les signaux de sortie combines en leur affectant des valeurs d'octet de depart distinctives. 12. Interface de communication entre un servour et au moins un terminalrecepteur apte a recevoir une pluralite de flux de transport et a exploiter simultanement au moins deux flux de transport parmi les flux re, cus, caracterisee en ce qu'elle comporte un module d'entree (6) destine a generer au moins deux signaux de sortie series synchrones a partir de chaque flux selectionne en entree. 13. Interface selon la revendication 12, caracterisee par le fait que le module d'entree (6) est apse, pour chaque flux selectionne en entree, a generer un nombre entier superieur a 1 (n) de signaux de sortie d'un nombre de bits (m) superieur a 1 tel que le produit desdits nombres (n x m) soit egal au nombre de bits du flux selectionne en entree. 14. Interface selon la revendication 12 ou 13, caracterisee en ce que le module d'entree (6) genere deux signaux et que l'un des signaux de sortie series represente le bloc de bits de poids fort du flux d'entree et l'autre signal de sortie serie represente le bloc de bits poids falble audit flux d'entree. 15. Interface selon l'une quelconque des revendications 12 a 14, caracterisee en ce que le module d'entree (6) comporte un premier bloc de multiplexage (12), un premier bloc de conversion (14) destine a generer au moins deux signaux serie synchrones correspondent au premier flux selectionne, un deuxieme bloc de conversion (16) destine a generer au moins deux signaux serie synchrones correspondent au deuxieme flux selectionne. 16. Interface selon l'une quelconque des revendications 12 a 15, caracterisee par le fait qu'il comporte un module de sortie (8) destine, en fonction d'un signal de selection SELTSO, a generer un flux sortant parallele ou serie a partir des signaux de sortie series synchrones correspondent au flux d'entree selectionne. 17. Interface selon la revendication 16 caracterise par le fait s que le module de sortie (8) comporte des blocs de conversion (22, 24) vers une forme parallele ou serie destine chacun a convertir les signaux de sortie serie synchrones correspondent au flux d'entree selectionne et un deuxieme bloc de multiplexage (26) destine a affecter un canal de sortie a chaque flux sortant. 18. Interface selon la revendication 17, caracterisee en ce qu'elle comporte en outre un generateur d'horloge (10) destine a fournir une meme frequence de s sur-echantillonnage au module d'entree (6) et a un generateur d'horloge (40) apte a delivrer au module de sortie un signal d'horloge (MCLKO) de meme frequence et dependent du temps de traitement.; 19. Interface selon l'une quelconque des revendications 17 ou 18, caracterisee par le fait que le module d'entree (6) comporte plusieurs moyens de conversion de signal et des moyens de selection des moyens de conversion a utiliser en fonction diun signal de commande (CIS). 20. Interface selon la revendication 19, caracterise par le fait que le module de sortie (8) comporte plusieurs moyens de conversion de signal et des moyens de selection des moyens de conversion a utiliser en fonction d'un signal de commande (CIS). 21. Interface selon la revendication 19 ou 20, caracterisee par le fait que le signal de commande (CIS) depend du type d'interface et du mode de fonctionnement d'un module de controle d'acces (4). 22. Interface selon l'une quelconque des revendications 12 a 21, caracterisee par le fait que le module d'entree 6 comporte - un generateur d'horloge (10) - un etage d'entrelacement des signaux de sortie serie generes a partir d'un flux selectionne en entree chacun avec un signal de sortie serie genere a partir d'un autre flux selectionne en entree, pour obtenir des signaux de sortie combines dans lesquels les signaux de sortie series vent identifies a cheque changement de phase du signal d'horloge genere par le generateur d'horloge (10).