Brevet FR2844929A1 — publié le 20040326

CIRCUIT DE PROTECTION CONTRE DES DECHARGES ELECTROSTATIQUES, A CIRCUIT DARLINGTON NPN DESCRIPTION CONTEXTE DE L'INVENTION Domaine de l'invention La présente invention concerne un circuit de protection contre des décharges électrostatiques ou circuit de protection ESD, et plus particulièrement un circuit de protection ESD à Darlington NPN. Description de l'art antérieur L'électricité statique est présente partout, 10 parce qu'il est très facile de former de l'électricité statique en frottant l'un contre l'autre deux objets quelconques composés de différents matériaux. Lorsqu'un objet chargé d'électricité statique touche les broches métalliques 15 d'un circuit intégré (IC), il décharge une haute tension qui endommagera le circuit interne par le biais des broches métalliques du circuit intégré. La décharge électrostatique (ESD) provoquera une perte d'efficacité du système électrique. Lorsque la 20 décharge électrostatique se produit, un circuit de protection contre des décharges électrostatiques peut intervenir avant qu'une impulsion de décharge électrostatique arrive au circuit interne, afin d'éliminer immédiatement la haute tension et de SR 23825 TW/PV réduire les dommages dus à la décharge électrostatique. Simultanément, le circuit de protection doit également supporter l'énergie de la décharge électrostatique et ne pas être endommagé 5 lui-même. En plus, le circuit de protection n'agit que lorsque la décharge électrostatique survient afin d'éviter que la décharge électrostatique n'ait une influence sur le fonctionnement normal. On se reportera à la figure 1. La figure 1 est 10 une vue schématique d'un circuit de protection ESD à BJT (c'est-à-dire à transistor à jonctions bipolaires) selon l'art antérieur. Comme illustré sur la figure 1, dans une application BiCMOS, un transistor à jonctions bipolaires NPN sert de circuit 15 de protection ESD. Une base du transistor à jonctions bipolaires NPN est flottante, un émetteur est relié à la masse et un collecteur est connecté à un plot d'entrée IP ou à un plot VDD d'un circuit interne. Lorsque le plot d'entrée ou le plot VDD du circuit 20 interne est influencé par une décharge électrostatique, le transistor à jonctions bipolaires NPN fonctionne en dérivant à la masse le courant de la décharge électrostatique. L'avantage d'utiliser le transistor à jonctions bipolaires NPN à base ouverte 25 comme circuit de protection ESD réside dans la faible capacité d'entrée du transistor à jonctions bipolaires NPN. Toutefois, le transistor à jonctions bipolaires NPN possède une limitation de courant telle que l'effet de protection est peu important, cela étant 30 l'inconvénient d'employer le transistor à jonctions SR 23825 TW/PV bipolaires NPN à base ouverte comme circuit de protection. On se reportera à la figure 2. La figure 2 est une vue schématique d'un circuit de protection ESD MOS 5 selon l'art antérieur. Comme illustré sur la figure 2, un transistor MOS est employé comme circuit de protection ESD. Une grille du MOS est connectée à une source, la source est mise à la masse et un drain est connecté à un plot d'entrée ou à un plot de source 10 d'un circuit interne. Lorsque le plot d'entrée ou le plot de source du circuit interne est influencé par une décharge électrostatique, le MOS dérive à la masse le courant de la décharge électrostatique. L'avantage d'employer un MOS avec grille à la masse comme circuit 15 de protection ESD réside dans une meilleure protection ESD parce que le MOS est capable de supporter un fort courant. Toutefois, l'inconvénient d'employer un MOS avec grille à la masse comme circuit de protection ESD est que le MOS possède une capacité d'entrée plus 20 élevée de sorte que la vitesse de fonctionnement du MOS est trop lente pour fournir une protection complète au circuit interne. Selon les circuits de protection ESD susmentionnés, l'utilisation d'un transistor à 25 jonctions bipolaires NPN à base ouverte comme circuit de protection ESD possède une vitesse de fonctionnement élevée mais un faible effet de protection ESD, et l'utilisation d'un MOS avec grille mise à la masse comme circuit de protection ESD 30 présente un meilleur effet de protection ESD mais SR 23825 TW/PV une vitesse de fonctionnement qui est limitée à cause de la plus grande capacité d'entrée. Pour d'autres techniques connexes, on se reportera aux numéros de brevets US 5 530 612, 5 5 986 863, 6 028 758, 6 320 735 et 6 400 540, au numéro de brevet US déposé 20020027755A1, et aux numéros de brevets européens 651 490 et 477 429. RESUME DE L'INVENTION C'est donc un objectif principal de l'invention revendiquée de proposer un circuit de protection ESD à circuit Darlington NPN pour résoudre les problèmes susmentionnés. Selon l'invention revendiquée, un circuit de protection contre des décharges électrostatiques (ESD) comprend un circuit Darlington NPN et un transistor métal-oxyde - semi-conducteur de type N (NMOS). Un drain du transistor NMOS est connecté à 20 une extrémité d'entrée du circuit Darlington NPN. Une source du transistor NMOS est connectée à une extrémité de commande du circuit Darlington NPN. Une grille du transistor NMOS est connectée à une extrémité de sortie du circuit Darlington NPN. Ces objectifs et d'autres de la présente invention deviendront sans aucun doute évidents à l'homme du métier après la lecture de la description détaillée suivante du mode de réalisation préféré qui est illustré par diverses 30 figures et dessins. SR 23825 TW/PV BREVE DESCRIPTION DES DESSINS La figure 1 est une vue schématique d'un circuit 5 de protection ESD à transistor à jonctions bipolaires selon l'art antérieur, la figure 2 est une vue schématique d'un circuit de protection ESD à transistor MOS selon l'art antérieur, la figure 3 est une vue schématique d'un circuit de protection ESD selon la présente invention, la figure 4A et la figure 4B sont des vues en coupe transversale d'une structure BiCMOS d'un circuit de protection ESD selon la présente 15 invention, la figure 5A et la figure 5B sont des vues en coupe transversale d'une structure CMOS d'un circuit de protection ESD selon la présente invention, la figure 6 est une vue schématique d'un circuit 20 de protection ESD connecté à un plot de source selon la présente invention, la figure 7 est une vue schématique d'un circuit de protection ESD complémentaire selon la présente invention. DESCRIPTION DETAILLEE DU MODE DE REALISATION PREFERE On se reportera à la figure 3. La figure 3 est 30 une vue schématique d'un circuit de protection ESD selon la présente invention. Le circuit de SR 23825 TW/PV protection ESD 10 de la présente invention comprend un transistor NMOS 12, un premier transistor à jonctions bipolaires NPN 14, un second transistor à jonctions bipolaires NPN 16, une première résistance 5 18 et une seconde résistance 20. Les collecteurs des deux transistors à jonctions bipolaires NPN 14, 16 sont connectés ensemble. L'émetteur du premier transistor à jonctions bipolaires NPN 14 est connecté à la base du second transistor à jonctions 10 bipolaires NPN 16. Le premier transistor à jonctions bipolaires NPN 14 et le second transistor à jonctions bipolaires NPN 16 forment un circuit Darlington NPN. La base du premier transistor à jonctions bipolaires NPN 14 est une extrémité de 15 commande du circuit Darlington NPN, le collecteur du premier transistor à jonctions bipolaires NPN 14 est une extrémité d'entrée du circuit Darlington NPN et l'émetteur du second transistor à jonctions bipolaires NPN 16 est une extrémité de sortie du 20 circuit Darlington NPN. Le drain du transistor NMOS 12 est connecté à l'extrémité d'entrée du circuit Darlington NPN, la grille du transistor NMOS 12 est connectée à l'extrémité de sortie du circuit Darlington NPN et la source du transistor NMOS est 25 connectée à l'extrémité de commande du circuit Darlington NPN. L'extrémité d'entrée du circuit Darlington NPN est connectée à un plot d'entrée 22 d'un circuit interne et l'extrémité de sortie est connectée à la masse. La première résistance 18 est 30 connectée entre la base du premier transistor à jonctions bipolaires NPN 14 et la masse. La seconde SR 23825 TW/PV résistance 20 est connectée entre la base du second transistor à jonctions bipolaires NPN 16 et la masse. Lorsque le plot d'entrée 22 du circuit interne est influencé par une décharge électrostatique, le transistor NMOS 12 est déclenché afin d'être immédiatement passant de manière que le courant électrostatique traverse la première résistance 18 en produisant une chute de tension. La chute de tension amène le premier transistor à 10 jonctions bipolaires NPN 14 à devenir passant de manière que le courant électrostatique traverse la seconde résistance 20 en produisant une autre chute de tension. Cette chute de tension amène le second transistor à jonctions bipolaires NPN 16 à devenir 15 passant afin d'écouler la plupart du courant électrostatique à travers cette boucle vers la masse en accomplissant la protection ESD. Dans cet exemple, l'émetteur du second transistor à jonctions bipolaires NPN 16 est réalisé avec deux fois la 20 largeur du premier transistor à jonctions bipolaires NPN 14 afin de réaliser une meilleure protection ESD. On a choisi une valeur ohmique de 500 ohms pour la première résistance 18 et la seconde résistance 20 pour former les chutes de tension afin de rendre 25 passants les transistors à jonctions bipolaires NPN 14, 16. La largeur de l'émetteur du premier transistor à jonctions bipolaires NPN 14 et du second transistor à jonctions bipolaires NPN 16 et les valeurs ohmiques de la première résistance 18 et 30 de la seconde résistance 20 peuvent être choisies SR 23825 TW/PV selon la faisabilité conformément à la présente invention. On se reportera aux figures 4A et 4B. La figure 4A et la figure 4B sont des vues en coupe 5 transversale d'une structure BiCMOS d'un circuit de protection ESD selon la présente invention. Comme illustré sur la figure 4A, dans un procédé BiCMOS, une couche épitaxiale P ou une couche épitaxiale N 32 est d'abord formée sur un substrat P 30, puis une 10 couche enterrée N+ 34 est intégrée dans la couche épitaxiale 32. Un puits P 38 est formé sur la couche enterrée N+ 34 et un puits NW+ 36 est injecté dans un périmètre du puits P 38 sur la couche enterrée N+ 34 afin d'isoler le puits P 38 et le substrat P 30. 15 Finalement, un noeud N+ 40 est intégré dans le puits P 38. Dans ladite structure conforme à la présente invention, un transistor à jonctions bipolaires NPN utilise le noeud N+ 40 comme émetteur, le puits P 38 comme base et la couche enterrée N+ 34 comme 20 collecteur, comme le montre la figure 4A. Un transistor NMOS utilise deux noeuds N+ 40 comme drain et source, et une couche d'isolation 42 formée sur le canal entre les deux noeuds N+ 40 comme grille, comme le montre la figure 4B. Le transistor NMOS dans le 25 puits P 38 est isolé par le puits NW+ 36 et la couche enterrée N+ 34, représentée par un cercle dans le transistor NMOS 12 illustré sur la figure 3. A cause de ladite structure isolée spécifique, le circuit Darlington NPN est capable d'utiliser le transistor 30 NMOS comme déclencheur (" trigger ") afin d'obtenir une meilleure protection ESD. SR 23825 TW/PV On se reportera aux figures 5A et 5B. La figure SA et la figure 5B sont des vues en coupe transversale d'une structure CMOS d'un circuit de protection ESD conforme à la présente invention. De 5 manière similaire, dans un procédé COMOS, un puits N profond 52 est également utilisé pour isoler un puits P 54 et un substrat P 50. Comme illustré sur la figure 5A, le puits N profond 52 est d'abord intégré dans le substrat P 50, puis le puits P 54 est intégré 10 dans le puits N profond 52. Finalement, un noeud N+ 56 est intégré dans le puits P 54. Un transistor à jonctions bipolaires NPN utilise le noeud N+ 56 comme émetteur, le puits P comme base et le puits N profond comme collecteur, comme le montre la figure 15 5A. Un transistor NMOS utilise deux noeuds N+ 56 comme drain et source, et une couche d'isolation 58 formée sur le canal entre les deux noeuds N+ 56 comme grille, comme le montre la figure 5B. Le puits N profond 52 isole le transistor NMOS dans le puits P 54, 20 représenté par un cercle dans le transistor NMOS 12 illustré sur la figure 3. On se reportera à la f igure 6. La f igure 6 est une vue schématique d'un circuit de protection ESD connecté à un plot source selon la présente 25 invention. Pour clarifier l'illustration, des éléments similaires sur la figure 3 et la figure 6 ont la même fonction et le même numéro. Sur la figure 3, l'extrémité d'entrée du circuit Darlington NPN est connecté au plot d'entrée 22 du circuit 30 interne. Lorsque le plot d'entrée 22 du circuit interne est influencé par une décharge SR 23825 TW/PV électrostatique, le circuit de protection ESD 10 devient passant afin de dériver à la masse le courant électrostatique. De manière similaire, l'extrémité d'entrée du circuit Darlington NPN du circuit de 5 protection ESD 10 est également capable d'être connecté à un plot source 24. Lorsque le plot source 24 est influencé par une décharge électrostatique, le circuit de protection ESD 10 devient passant afin de dériver à la masse le courant électrostatique. En 10 général, on utilise un modèle de corps humain (MCH) et un modèle de machine (MM) pour simuler la décharge électrostatique. L'effet de la protection ESD est évalué en mesurant des valeurs des MCH ou MM, et une valeur importante du MCH et MM indique une 15 meilleure protection ESD. Lorsqu'un circuit de protection ESD est connecté à un plot d'entrée d'un circuit interne, la valeur du MCH de l'art antérieur est 2,5 kV et la valeur du MM est 200 V, alors que la valeur du MCH de la présente invention est 5,5 kV et 20 la valeur du MM est 500 V. Lorsqu'un circuit de protection ESD est connecté à un plot source d'un circuit interne, la valeur du MCH de l'art antérieur est 5 kV et la valeur du MM est 200 V, alors que la valeur du MCH de la présente invention est 5 kV et la 25 valeur du MM est 400 V. Selon lesdites données, le circuit de protection ESD 10 protégera efficacement un circuit contre des décharges électrostatiques. On se reportera à la figure 7. La figure 7 est une vue schématique d'un circuit de protection ESD 30 complémentaire selon la présente invention. Sur la figure 3, si la source reçoit une impulsion de SR 23825 TW/PV décharge électrostatique, le courant électrostatique doit s'écouler du plot d'entrée 22 du circuit interne vers la masse et l'effet de la protection ESD peut ne pas satisfaire des exigences plus importantes. Comme 5 illustré sur la figure 7, un circuit 26 entièrement complémentaire au circuit de protection ESD 10 de la figure 3, composé de transistors à jonctions bipolaires PNP et d'un transistor PMOS, est ajouté entre la source et le plot d'entrée 22 du circuit 10 interne. Si la source reçoit une décharge électrostatique, le courant électrostatique s'écoule vers le plot d'entrée 22 du circuit interne à travers le circuit 26 directement pour augmenter l'effet de protection ESD. Contrairement à l'art antérieur, le circuit de protection ESD 10 conforme à la présente invention utilise un puits N 36 et une couche enterrée N+ 34 pour isoler le transistor NMOS dans le puits P 38 dans une application BiCMOS, et utilise un puits N 20 profond 52 pour isoler le transistor NMOS dans le puits P 54 dans une application CMOS. A cause de ladite technique d'isolation, le circuit Darlington NPN composé des transistors à jonctions bipolaires NPN 14, 16 est capable d'utiliser le transistor NMOS 25 12 comme déclencheur pour amener le circuit Darlington NPN à dériver à la masse le courant électrostatique de manière que la protection ESD soit meilleure. Des expériences ont confirmé que le circuit de protection ESD conforme à la présente invention est 30 plus efficace que l'art antérieur, que le circuit de SR 23825 TW/PV protection soit connecté au plot de source ou au plot d'entrée du circuit interne. L'homme du métier remarquera facilement qu'il est possible de réaliser de nombreuses modifications et 5 changements du circuit tout en conservant les enseignements de l'invention. En conséquence, on devrait considérer que la description ci-dessus n'est limitée que par les termes et limites des revendications annexées. SR 23825 TW/PV REVENDICATIONS 1. Circuit de protection contre des décharges électrostatiques (10), caractérisé en ce qu'il comprend: un circuit Darlington NPN comprenant une 5 extrémité d'entrée et une extrémité de sortie, l'extrémité de sortie du circuit Darlington NPN étant reliée à la masse; et un transistor NMOS métal-oxyde - semi-conducteur à canal de type N (12), un drain du transistor NMOS 10 étant connecté à l'extrémité d'entrée du circuit Darlington NPN, une source du transistor NMOS étant connectée à une extrémité de commande du circuit Darlington NPN, une grille du transistor NMOS étant connectée à l'extrémité de sortie du circuit 15 Darlington NPN. 2. Circuit de protection contre des décharges électrostatiques (10) selon la revendication 1, dans lequel le circuit Darlington NPN comprend en outre 20 deux transistors à jonctions bipolaires de type NPN (14, 16), chaque transistor à jonctions bipolaires NPN comprenant une couche enterrée N+ (34), un puits P (38) formé sur la couche enterrée N+ (34), un puits N (36) formé sur la couche enterrée N+ (34) 25 autour du puits P (38) et un noeud N+ (40) formé dans une face supérieure du puits P (38); et le transistor NMOS (12) comprend une couche enterrée N+ (34), un puits P (38) formé sur la couche enterrée N+ (34), un puits N (36) formé sur la couche enterrée SR 23825 TW/PV SR 23825 TW/PV 14 N+ (34) autour du puits P (38) et deux noeuds N+ (40) formés dans une face supérieure du puits P (38). 3. Circuit de protection contre des décharges électrostatiques (10) selon la revendication 2, dans lequel les deux transistors à jonctions bipolaires (14, 16) et le transistor NMOS (12) sont formés sur un substrat P (30), et les puits N (36) des deux transistors à jonctions bipolaires NPN (14, 16) et du transistor NMOS (12) sont utilisés pour isoler les puits P (38) et le substrat P (30). 4. Circuit de protection contre des décharges électrostatiques (10) selon la revendication 3, comprenant en outre une couche épitaxiale P (32) formée sur le substrat P (30), et les puits N (36, 40)) des deux transistors à jonctions bipolaires NPN (14, 16) et du transistor NMOS (12) sont formés sur la couche épitaxiale P (32). 5. Circuit de protection contre des décharges électrostatiques (10) selon la revendication 3, comprenant en outre une couche épitaxiale N (32) formée sur le substrat P (30), et les puits N (36, 40) des deux transistors à jonctions bipolaires NPN (14, 16) et du transistor NMOS (12) sont formés sur la couche épitaxiale N (32). 6. Circuit de protection contre des décharges électrostatiques (10) selon la revendication 3, dans lequel le circuit est fabriqué par un procédé BiCMOS. 7. Circuit de protection contre des décharges 5 électrostatiques (10) selon la revendication 1, dans lequel le circuit Darlington NPN comprend en outre deux transistors à jonctions bipolaires NPN (14, 16), chaque transistor à jonctions bipolaires NPN comprenant un puits N profond (52), un puits P 10 (54) formé sur le puits N profond (52) et un noeud N+ (56) formé dans une face supérieure du puits P (54); et le transistor NMOS (12) comprend un puits N profond (52), un puits P (54) formé sur le puits N (52), et deux noeuds N+ (56) formés dans une face 15 supérieure du puits P(54). 8. Circuit de protection contre des décharges électrostatiques (10) selon la revendication 7, dans lequel les deux transistors à jonctions bipolaires 20 (14, 16) et le transistor NMOS (12) sont formés sur un substrat P (50), et les puits N profonds (52) des deux transistors à jonctions bipolaires NPN (14, 16) et du transistor NMOS (12) sont utilisés pour isoler les puits P (54) et le substrat P (50). 25 9. Circuit de protection contre des décharges électrostatiques (10) selon la revendication 8, dans lequel le circuit est fabriqué par un procédé CMOS. 10. Circuit de protection contre des décharges électrostatiques (10) selon la revendication 1, dans SR 23825 TW/PV lequel l'extrémité d' entrée du circuit Darlington NPN est connectée à une extrémité d'entrée d'un autre circuit. 11. Circuit de protection contre des décharges électrostatiques (10) selon la revendication 1, dans lequel l'extrémité d' entrée du circuit Darlington NPN est connectée à une source de tension. 12. Circuit de protection contre des décharges électrostatiques (10) selon la revendication 1, comprenant en outre: un circuit Darlington PNP, une extrémité d'entrée du circuit Darlington PNP étant connectée à l'extrémité 15 d'entrée du circuit Darlington NPN, une extrémité de sortie du circuit Darlington PNP étant connectée à une source de tension; et un transistor PMOS métal-oxyde - semi-conducteur à canal de type P, un drain du transistor PMOS étant 20 connecté à l'extrémité d' entrée du circuit Darlington PNP, une source du transistor PMOS étant connectée à une extrémité de commande du circuit Darlington PNP, une grille du transistor PMOS étant connectée à l'extrémité de sortie du circuit Darlington PNP. SR 23825 TW/PV