Brevet FR2843660A1 — publié le 20040220

CIRCUIT POR PROGRAMMABLE A DEUX SEUILS DE COMMUTATION La présente invention concerne un circuit de remise à zéro à l'apparition d'une tension d'alimentation, généralement appelé dans la littérature circuit POR par contraction des termes "Power On Reset". La présente invention concerne plus particulièrement un circuit POR comprenant des moyens pour délivrer un premier signal de remise à zéro lorsque la tension d'alimentation se trouve comprise entre un premier seuil inférieur et un premier seuil supérieur. A leur mise sous tension, la plupart des circuits intégrés comprenant des circuits logiques, des registres, des bascules, doivent être remis à zéro afin de garantir que leurs n#uds internes ne présentent pas des états logiques indéterminés. Cette remise à zéro est assurée par un circuit POR, qui délivre un signal RESET lorsque la tension d'alimentation se trouve entre deux seuils VI et V2. Un circuit POR intervient tout d'abord à la montée de la tension d'alimentation (Power-Up), pour délivrer le signal RESET lorsque la tension d'alimentation atteint le seuil VI et relâcher le signal RESET lorsque la tension d'alimentation atteint le seuil V2. La valeur active du signal RESET peut être 1 ou 0 et le relâchement du signal RESET peut ainsi correspond à sa mise à 0 ou à sa mise à 1. Un circuit POR intervient également à la chute de la tension d'alimentation (Power-Down), pour délivrer le signal RESET lorsque la tension d'alimentation devient inférieure au seuil V2. En effet, il est important de remettre à zéro les circuits logiques d'un circuit intégré lorsque la tension d'alimentation baisse en dessous d'un seuil minimal déterminé, en dessous duquel le bon fonctionnement du circuit intégré n'est pas garanti. En dessous de ce seuil, certains éléments peuvent s'avérer instables ou présenter des états logiques indéterminés. Certaines opérations peuvent également être entachées d'erreur, par exemple des opérations d'effacement ou de programmation de cellules mémoire. On préfère ainsi remettre à zéro le circuit intégré. Le seuil V2 du circuit POR est choisi de manière à correspondre à ce seuil minimal de sécurité. Ainsi, le signal RESET est délivré à chaque fois que la tension d'alimentation passe en dessous du seuil V2, qu'il s'agisse de la mise hors tension du circuit intégré ou d'une baisse involontaire de la tension d'alimentation. Lors de la conception d'un circuit POR, le seuil V2 est généralement choisi en fonction des caractéristiques de l'application dans laquelle le circuit intégré est destiné à être mis en #uvre, ces caractéristiques étant fixées par l'utilisateur. Par exemple, certains utilisateurs peuvent souhaiter que le signal RESET soit émis lorsque la tension Vcc chute en dessous d'un seuil V2 de l'ordre de 2,5V tandis que d'autres utilisateurs peuvent souhaiter que le signal RESET soit émis lorsque la tension Vcc chute en dessous d'un seuil V2 de l'ordre de 1,5 V. Ce souhait dépend de contraintes imposées par l'application. Il arrive par exemple que l'application comprenne d'autres circuits intégrés qui communiquent avec le circuit intégré concerné, et sont susceptible d'envoyer des commandes erronées en dessous d'un seuil V2 déterminé. C'est pourquoi on préfère remettre à zéro le circuit intégré en dessous du seuil V2, même si celui-ci est capable de supporter sans dysfonctionnement des tensions d'alimentation plus basses. La nécessité de modifier le seuil V2 d'émission du signal RESET en fonction de l'application visée entraîne une diversification des circuits POR et une diversification correspondante des circuits intégrés. Il est ainsi fréquent de prévoir des circuits intégrés pouvant fonctionner dans une large gamme de valeurs de la tension d'alimentation, par exemple de 1,8 V à 5,5 V, mais devant être fabriqués en deux versions différentes comprenant chacune un circuit POR spécifique ayant un seuil V2 compatible avec l'application visée. La présente invention vise à pallier cet inconvénient. Plus particulièrement, un objectif de la présente invention est de prévoir un circuit POR pouvant être incorporé dans des circuits intégrés destinés à recevoir des tensions d'alimentation différentes. Pour atteindre cet objectif, une idée de la présente invention est de prévoir un circuit POR ayant un seuil de commutation programmable au moyen d' une cellule mémoire non volatile. Plus particulièrement, la présente invention prévoit un circuit POR comprenant des moyens pour délivrer un premier signal de remise à zéro lorsque la tension d'alimentation du circuit POR se trouve comprise entre un premier seuil inférieur et un premier seuil supérieur, des moyens pour délivrer un second signal de remise à zéro lorsque la tension d'alimentation se trouve comprise entre un second seuil inférieur et un second seuil supérieur qui est inférieur au premier seuil supérieur, au moins une cellule mémoire non volatile effaçable et programmable électriquement pouvant être placée dans un état effacé ou dans un état programmé, et des moyens pour délivrer à la sortie du circuit POR le premier ou le second signal de remise à zéro, selon que la cellule mémoire est dans l'état effacé ou dans l'état programmé . Selon un mode de réalisation, le circuit POR comprend un circuit de sélection pour sélectionner à la sortie du circuit POR l'un ou l'autre des signaux de remise à zéro en fonction de la valeur d'un signal de sélection appliqué au circuit de sélection, et un circuit de contrôle de sélection délivrant le signal de sélection, agencé de manière que la valeur du signal de sélection soit fonction de l'état effacé ou programmé de la cellule mémoire. Selon un mode de réalisation, le circuit de contrôle de sélection présente une architecture différentielle et comprend deux cellules mémoire, chaque cellule mémoire étant dans un état, effacé ou programmé, qui est l'inverse de l'état de l'autre cellule mémoire. Selon un mode de réalisation, le circuit de contrôle de sélection comprend deux transistors PMOS, chaque transistor PMOS ayant sa grille connectée au drain de l'autre transistor PMOS, et son drain relié à une cellule mémoire. Selon un mode de réalisation, le circuit de contrôle de sélection comprend un verrou relié aux deux cellules mémoire. Selon un mode de réalisation, le circuit de contrôle de sélection comprend un transistor d'équilibrage du verrou, et des transistors d'isolement permettant d'isoler le verrou des cellules mémoire. Selon un mode de réalisation, le circuit POR comprend des moyens pour rendre passant le transistor d'équilibrage tout en bloquant les transistors d'isolement, puis bloquer le transistor d'équilibrage et rendre passant les transistors d'isolement. Selon un mode de réalisation, le circuit POR comprend des moyens de combinaison logique des premier et second signaux de remise à zéro, les moyens pour délivrer le premier signal de remise à zéro ou les moyens pour délivrer le second signal de remise à zéro étant agencés pour être dans un état inhibé ou dans un état actif en fonction de l'état passant ou bloqué de la cellule mémoire. Selon un mode de réalisation, le circuit POR comprend des moyens de combinaison logique par la fonction logique ET des premier et second signaux de remise à zéro. Selon un mode de réalisation, les moyens pour délivrer le second signal de remise à zéro sont agencés pour être dans un état inhibé ou dans un état actif en fonction de l'état passant ou bloqué de la cellule mémoire, le signal de remise à zéro délivré par le circuit POR étant égal au second signal de remise à zéro quand les moyens pour délivrer le second signal de remise à zéro ne sont pas dans l'état inhibé, ou égal au premier signal de remise à zéro quand les moyens pour délivrer le second signal de remise à zéro sont dans l'état inhibé. Selon un mode de réalisation, le circuit POR comprend une porte logique ayant une borne de masse reliée à la masse par l'intermédiaire de la cellule mémoire, la porte logique étant inhibée lorsque la cellule mémoire est dans un état, effacé ou programmé, correspondant à un état bloqué de la cellule mémoire, la porte logique étant opérationnelle lorsque la cellule mémoire est dans un état, programmé ou effacé, correspondant à un état passant de la cellule. Selon un mode de réalisation, la sortie de la porte logique est reliée à l'entrée d'un verrou dont la sortie est pilotée par un élément agencé pour forcer à une valeur prédéterminée la sortie du verrou lorsque la porte logique est inhibée. Selon un mode de réalisation, le circuit POR comprend une cellule mémoire comportant plusieurs transistors à grille flottante agencés en parallèle et ayant leurs grilles flottantes interconnectées. Selon un mode de réalisation, le circuit POR comprend une cellule mémoire comportant au moins un transistor à grille flottante accessible en effacement et programmation et au moins un transistor à grille flottante accessible en lecture uniquement, la grille flottante du transistor accessible en lecture uniquement et la grille flottante du transistor accessible en effacement étant interconnectées. La présente invention concerne également un procédé pour délivrer un signal de remise à zéro à un circuit intégré, comprenant l'étape consistant à prévoir des moyens pour délivrer un premier signal de remise à zéro lorsque la tension d'alimentation du circuit intégré se trouve comprise entre un premier seuil inférieur et un premier seuil supérieur, et les étapes suivantes : prévoir des moyens pour délivrer un second signal de remise à zéro lorsque la tension d'alimentation se trouve comprise entre un second seuil inférieur et un second seuil supérieur qui est inférieur au premier seuil supérieur, prévoir au moins une cellule mémoire non volatile effaçable et programmable électriquement pouvant être placée dans un état effacé ou dans un état programmé, et délivrer le premier ou le second signal de remise à zéro, selon que la cellule mémoire est dans l'état effacé ou dans l'état programmé. Selon un mode de réalisation, le procédé comprend la sélection de 1: un- ou l'autre des signaux de remise à zéro, selon que la cellule mémoire est dans l'état effacé ou programmé . Selon un mode de réalisation, le procédé comprend l'utilisation d'une paire de cellules mémoire pour déterminer lequel des signaux de remise à zéro doit être délivré à la sortie du circuit POR, chaque cellule mémoire de la paire étant dans un état, effacé ou programmé, qui est l'inverse de l'état de l'autre cellule mémoire. Selon un mode de réalisation, le procédé comprend la combinaison logique des premier et second signaux de remise à zéro, et l'inhibition des moyens pour délivrer le premier signal de remise à zéro ou des moyens pour délivrer le second signal de remise à zéro, en fonction de l'état passant ou bloqué de la cellule mémoire. Selon un mode de réalisation, le procédé comprend la combinaison logique des premier et second signaux de remise à zéro au moyen de la fonction logique ET. Selon un mode de réalisation, l'inhibition de l'un des moyens pour délivrer un signal de remise à zéro comprend le fait de ne pas alimenter électriquement une porte logique lorsque la cellule mémoire est dans un état, effacé ou programmé, correspondant à un état bloqué de la cellule mémoire. Selon un mode de réalisation, le procédé comprend l'étape consistant à disposer la cellule mémoire entre la masse et une borne de masse de la porte logique, la porte logique n'étant plus alimentée lorsque la cellule mémoire est dans un état, effacé ou programmé, correspondant à un état bloqué de la cellule mémoire, la porte logique étant opérationnelle lorsque la cellule mémoire est dans un état, programmé ou effacé, correspondant à un état passant de la cellule. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'exemples de réalisation de circuits POR selon l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la figure 1 représente un premier circuit POR classique, - la figure 2 représente un second circuit POR classique, - la figure 3 représente des signaux de remise à zéro délivrés par le premier circuit POR classique, - la figure 4 représente des signaux de remise à zéro délivrés par le second circuit POR classique, - la figure 5 représente un premier mode de réalisation d'un circuit POR selon l'invention, - les figures 6A, 6B représentent un mode de réalisation d'un circuit de contrôle de sélection selon l'invention, apparaissant sous forme de bloc en figure 5, - les figures 7 et 8 représentent deux exemples de réalisation d'une cellule mémoire présente dans le circuit de contrôle de sélection, - la figure 9 illustre le fonctionnement du circuit de contrôle de sélection, et - la figure 10 représente un second mode de réalisation d'un circuit POR selon l'invention. Les figures 1 et 2 représentent deux circuits POR classiques, respectivement POR1, POR2, destinés à être agencés dans un circuit intégré recevant une tension d'alimentation Vcc. Le circuit POR1 délivre un signal de remise à zéro RSTH et présente un seuil supérieur de commutation V2H. Le circuit POR2 délivre un signal de remise à zéro RSTL et présente un seuil supérieur de commutation V2L inférieur à V2H. Selon l'invention, ces deux circuits POR1, POR2 sont combinés pour former un circuit POR3 à seuil de commutation programmable qui sera décrit plus loin. La structure des circuits POR1, POR2 sera d'abord décrite, à titre d'exemple non limitatif. Dans ce qui suit, des transistors PMOS à enrichissement sont désignés "TPx" ("x" étant un chiffre) et des transistors NMOS à enrichissement sont désignés "TNx". Des transistors PMOS de type natif (à canal non dopé) sont désignés "TPnx" et des transistors NMOS à enrichissement sont désignés "TNnx" . Le circuit POR1 comprend un étage de commutation SI alimenté par la tension Vcc, délivrant un signal NRSTH. Ce signal est appliqué à l'entrée d'une porte inverseuse INV1, dont la sortie délivre le signal RSTH. L'étage SI comprend des transistors TPl, TPn2, TNnl en série. Le transistor TP1 reçoit la tension Vcc sur sa source. Sa grille est connectée à son drain qui est connecté à la source du transistor TPn2. Le transistor TPn2 a son drain connecté au drain du transistor TNnl et sa grille est connectée à la masse. Le transistor TNnl reçoit la tension Vcc sur sa grille et sa source est connectée à la masse. Le signal NRSTH est prélevé sur le n#ud commun aux drains des transistors TPn2, TNnl. La porte INV1 est alimentée par la tension Vcc et comprend classiquement deux transistors TP3, TN2 en série, recevant chacun le signal NRSTH sur leurs grilles et ayant leurs drains interconnectés. Le signal de sortie RSTH est prélevé sur le n#ud commun aux drains de ces transistors. Le circuit POR2 comprend un étage de commutation Sl' délivrant un signal NRSTL. Ce signal est appliqué à l'entrée d'une porte inverseuse INV1' qui est identique à la porte INV1 et dont la sortie délivre le signal RSTL. L'étage SI' est identique l'étage SI déjà décrit, les mêmes éléments étant désignés par les mêmes références, à l'exception du transistor TP1 qui est supprimé. Dans l'étage SI', la tension Vcc est ainsi appliquée sur la source du transistor TPn2. La figure 3, partie A, représente la forme du signal RSTH à la montée de la tension d'alimentation ("Power-Up") et la figure 3, partie B, représente la forme du signal RSTH lors de la chute de la tension d'alimentation ("Power-Down"). A titre d'exemple numérique, on suppose ici que : Vtn = 0,8V, Vtp = 1V, Vtnn = 0,4V et Vtpn = 1,5V. Vtp étant la tension de seuil des transistors PMOS à enrichissement, Vtn la tension de seuil des transistors NMOS à enrichissement, Vtpn la tension de seuil des transistors PMOS natifs et Vtnn la tension de seuil des transistors NMOS natifs. A un instant tO, la tension Vcc commence à monter. A un instant t0', la tension Vcc atteint 0,4V (Vtnn) et le transistor TNnl devient passant. Le signal NRSTH à l'entrée de la porte INV1 passe à 0 (masse). A un instant tl, la tension Vcc atteint 1V (Vtp) et le transistor TP3 de la porte INV1 devient passant. Le signal RSTH passe à 1. La tension de seuil Vtp forme ainsi le seuil inférieur de commutation V1 du circuit POR1. A un instant t2, la tension Vcc atteint 2,5 V (Vtp+Vtpn) et les deux transistors TP1, TPn2 deviennent passant, le transistor TP1 étant agencé en diode et le transistor TPn2 ayant sa grille à la masse. Le signal RSTH repasse à 0. La somme des tensions de seuil Vtp+Vtpn des transistors PMOS TP1, TPn2 forme ainsi le seuil supérieur de commutation V2H du circuit POR1, ici égal à 2,5 V. La partie B de la figure 3 montre que le signal RSTH passe également à 1 lorsque la tension Vcc devient inférieure au seuil V2H. En référence à la figure 3, partie A, le circuit POR2 présente ici le même seuil inférieur V1 que le circuit POR1, mais son seuil supérieur de commutation V2L est égal à 1,5 V. En effet, l'entrée de la porte INV1' passe à 1 (Vcc) et le signal RSTL passe à 0 lorsque la tension Vcc devient supérieure à la tension de seuil Vtpn du'transistor TPn2, celui-ci étant alors passant (fig. 2). Lors de la chute de la tension d'alimentation, figure 3 partie B, l'entrée de la porte INV1' passe à 0 (masse) et le signal RSTL passe à 1 lorsque la tension Vcc devient inférieure à la tension de seuil Vtpn du transistor TPn2. La figure 5 représente un circuit POR3 selon l' invention, délivrant un signal de remise à zéro RESET. Le circuit POR3 comprend les circuits POR1, POR2 décrits ci-dessus, un circuit de sélection MUX et un circuit de contrôle de sélection SCT. Le circuit SCT délivre un signal SEL appliqué au circuit MUX. Le circuit MUX comprend trois portes NA1, NA2, NA3 de type NON ET (NAND) à deux entrées chacune, et une porte inverseuse INV2. La porte NAl reçoit sur ses entrées le signal SEL et le signal RSTH délivré par le circuit POR1. La porte INV2 reçoit le signal SEL et délivre un signal inversé NSEL. La porte NA2 reçoit le signal NSEL et le signal RSTL délivré par le circuit POR2. Les sorties des portes NAl, NA2 sont appliquées à la porte NA3, qui délivre le signal RESET. Le signal RESET est ainsi égal à : RESET = RSTH*SEL + RSTL*NSEL l'opérateur "*" représentant le ET logique et l'opérateur "+" le OU logique. Ainsi, le signal RESET recopie le signal RSTH quand SEL = 1 (NSEL = 0) et recopie le signal RSTL quand NSEL = 1 (SEL = 0). En d'autres termes, le circuit POR3 présente un seuil supérieur de commutation V2H de 2,5 V quand SEL = 1 et un seuil supérieur de commutation V2L de 1,5 V quand SEL = 0. La figure 6A représente un mode de réalisation du circuit de contrôle de sélection SCT selon l'invention. Le circuit SCT est de type différentiel et comprend deux portes inverseuses INV3, INV4 connectées tête-bêche, formant un verrou (latch), et deux cellules mémoire non volatiles CELL1, CELL2. Chaque cellule mémoire CELL1, CELL2 présente une entrée de lecture IN1, une entrée d'effacement programmation IN2 et une ligne de source SL destinée à être connectée à la masse. La porte INV3 délivre un signal Ll et la porte INV4 délivre un signal L2. L'entrée de la porte INV3, correspondant à la sortie de la porte INV4, est reliée à l'entrée IN1 de la cellule CELL1 par l'intermédiaire d'un transistor TN3. La sortie de la porte INV3, correspondant à l'entrée de la porte INV4, est reliée à l'entrée IN1 de la cellule CELL2 par l'intermédiaire d'un transistor TN4. Un transistor TN5 est agencé entre l'entrée et la sortie de la porte INV3 (soit entre la sortie et l'entrée de la porte INV4). Les portes INV3, INV4 reçoivent la tension Vcc sur leur borne d'alimentation et leur borne de masse est reliée à la masse par l'intermédiaire d'un transistor TN6. Les transistors TN3, TN4 sont pilotés par un signal PASS, le transistor TN5 est piloté par un signal EQ et le transistor TN6 est piloté par un signal LATCH. Le signal SEL est délivré par une porte NOR1 de type NON recevant sur une entrée le signal Ll ou L2, ici le signal Ll, et recevant sur une autre entrée un signal VALIDN. Les signaux PASS, EQ, LATCH, VALIDN sont délivrés par un circuit de contrôle qui n'est pas représenté ici, par exemple l'unité centrale d'un microprocesseur ou un séquenceur à logique câblée. Ce circuit de contrôle est programmé pour charger dans le verrou INV1/INV3 une donnée différentielle enregistrée dans les cellules CELL1, CELL2. Une fois le verrou chargé, le signal SEL est maintenu par le verrou et les transistors TN6, TN7 permettent d'isoler les cellules mémoire CELL1, CELL2 en portant le signal PASS à 0. Le circuit SCT est de préférence configuré avant la commercialisation du circuit intégré dans lequel le circuit POR3 est agencé, par exemple lors de la phase finale de test précédant la commercialisation du circuit intégré. Les cellules CELL1, CELL2 sont placées dans des états complémentaires, l'une étant effacée et l'autre programmée. Cette configuration est faite en fonction de la tension Vcc que le circuit intégré est destiné à recevoir. Supposons que la cellule CELL1 soit programmée et que la cellule CELL2 soit effacée. La cellule CELL1 est ainsi électriquement conductrice entre son entrée IN1 et la masse (ligne de source SL), tandis que la cellule CELL2 n'est pas conductrice. Lorsque la tension Vcc apparaît, l'entrée de la porte INV3 est tirée à la masse de sorte que le signal Ll passe à 1 (Vcc). Dans ces conditions, le signal SEL passe à 1 si la porte NOR1 est transparente (VALIDN=0) et le signal RESET que délivre le circuit POR3 est le signal RSTH, qui présente un seuil supérieur de commutation de 2,5 V dans l'exemple décrit ci-dessus. Inversement, si la cellule CELL1 est effacée et la cellule CELL2 programmée, c'est la cellule CELL2 qui est électriquement conductrice. Lorsque la tension Vcc apparaît, l'entrée de la porte INV4 est tirée à la masse et le signal Ll passe à 0. Dans ces conditions, le signal SEL passe à 0 si la porte NOR1 est transparente (VALIDN=0) et le signal RESET délivré par le circuit POR3 selon l'invention est le signal RSTL, qui présente un seuil supérieur de commutation de 1,5 V dans l'exemple décrit ci-dessus. L'avantage de ce mode de réalisation est que les cellules mémoire CELL1, CELL2 ne sont utilisées que pendant une période très courte de lecture de ces cellules et de chargement du verrou. Les cellules mémoire sont ainsi protégées d'un effacement parasite qui pourrait intervenir si elles étaient exposées en permanence à une tension de lecture. La tension Vcc étant nécessaire pour procéder au chargement du verrou, le circuit SCT n'est utilisable que pour programmer le seuil V2 du circuit POR3 après établissement de la tension Vcc. Le choix du seuil supérieur de commutation V2H ou V2L ne concerne ainsi ici que la génération du signal RESET en phase de chute de tension (Power-Down). En phase de montée de tension (Power-Up) le signal SEL est maintenu à 0 au moyen de la porte NOR1 et du signal VALIDN, qui est maintenu à 1. L'activation du circuit SCT, correspondant à la lecture des cellules mémoire et le chargement du verrou, comprend plus particulièrement trois phases illustrées en figure 9 : Phase Tl : LATCH = 0 PASS = 1 EQ = 1 VALIDN = 1 Phase T2 : LATCH = 0 PASS = 1 EQ = 0 VALIDN = 1 Phase T3 : LATCH = 1 PASS = 0 EQ = 0 VALIDN = 0 La phase Tl est une phase d'équilibrage des signaux Ll, L2. Le transistor TN5 étant passant, Ll et L2 tendent vers la même valeur. La phase T2 est une phase de précharge qui permet à chaque signal de tendre vers sa valeur logique, 1 (Vcc) ou 0 (masse), imposée par la donnée différentielle chargée dans les cellules mémoire. Le signal Ll (SEL) tend vers 1 si la cellule CELL1 est programmée et la cellule CELL2 effacée, et tend vers 0 dans le cas contraire. Le signal L2 tend vers la valeur logique inverse. La phase T3 est une phase de chargement et verrouillage où les cellules CELL1, CELL2 sont isolées du reste du circuit (TN3, TN4 bloqués) tandis que le verrou est rendu actif par le passage à 1 du signal LATCH (transistor TN6 passant). La porte NOR1 est rendue transparente pendant la phase T3, en portant à 0 le signal VALIDN immédiatement après que le verrou est rendu actif. Le signal SEL s'établit à une valeur logique qui dépend de la donnée chargée dans le verrou. Ces trois phases sont déclenchées par le circuit de contrôle après montée de la tension d'alimentation Vcc. Le signal RESET délivré au circuit intégré lors de la montée de la tension Vcc est le signal RSTL, car la valeur par défaut du signal SEL est 0. L'activation du circuit de contrôle de sélection SCT peut être provoquée par exemple en réponse à une commande de sélection reçue par le circuit intégré. Le verrou reçoit alors la donnée qui dépend de la configuration différentielle des cellules mémoire CELL1, CELL2 et le signal VALIDN est mis à 0. Le circuit POR3 selon l'invention réagit ensuite à une chute de la tension d'alimentation en fonction de la valeur du signal SEL, pour délivrer le signal RESET lorsque la tension Vcc passe en dessous du seuil V2H (signal RSTH) ou du seuil V2L (signal RSTL). Le schéma électrique du circuit SCT est représenté en figure 6B. La porte INV3 comprend deux transistors TP7, TN7 en série, respectivement de type PMOS et NMOS, et la porte INV4 comprend deux transistors TP8, TN8 en série, respectivement PMOS et NMOS. En phase de précharge, les transistors TN3, TN4 sont passants et les transistors TN5 et TN6 sont bloqués. Les transistors TN7, TN8 sont flottants. En phase de précharge, le circuit SCT ne comprend ainsi, comme éléments actifs, que les transistors PMOS TP7, TP8 et les cellules CELL1, CELL2. Chaque transistor PMOS a sa grille G connectée au drain D de l'autre transistor PMOS, et son drain D relié à l'entrée IN1 d'une cellule mémoire. La figure 7 représente un exemple d'architecture de cellule mémoire CELLA applicable à chaque cellule CELL1, CELL2 du circuit SCT. La cellule CELLA est d'une structure en soi connue, de type EEPROM. Elle comprend des transistors à grille flottante FGT1, FGT2, FGT3, FGT4, des transistors d'accès AT1, AT2, AT3, AT4 et un transistor de contrôle de grille CGT. Les transistors à grille flottante FGT1 à FGT4 ont leurs grilles flottantes interconnectées. L'entrée d'effacement programmation IN2 de la cellule CELLA comprend ici trois entrées IN21, IN22, IN23. Les grilles de contrôle des transistors FGT1 à FGT4 sont reliées à l'entrée IN22 par l'intermédiaire du transistor CGT. Les grilles des transistors AT1 à AT4 et la grille du transistor CGT sont reliées à l'entrée IN23. Les drains des transistors FGT2, FGT3, FGT4 sont reliés à l'entrée IN1 par l'intermédiaire des transistors d'accès, respectivement AT2, AT3, AT4, tandis que leurs sources sont reliées à une ligne de source SL. Le drain du transistor FGT1 est relié à l'entrée IN21 par l'intermédiaire du transistor d'accès AT1, tandis que sa source est reliée à la ligne de source SL. Les opérations d'effacement et de programmation de la cellule mémoire CELLA comprennent l'injection ou l'extraction de charges électriques dans les grilles flottantes, par effet tunnel. A cet effet, une haute tension Vpp de l'ordre de 8 à 15 V (selon technologies) est appliquée au transistor FGT1. L'effacement ou la programmation du transistor FGT1 entraîne l'effacement ou la programmation des transistors FGT2 à FGT4 dont les grilles flottantes sont connectées à celle du transistor FGT1. Le transistor FGT1 est par exemple programmé en appliquant la tension Vpp sur son drain par l'intermédiaire du transistor d'accès AT1 tandis que sa grille est portée à la masse par l'intermédiaire du transistor CGT. Le transistor FGT1 est par exemple effacé en appliquant la tension Vpp sur sa grille tandis que sa source est portée à la masse. Divers autres procédés d'effacement ou programmation peuvent être prévus par l' homme de l' art. De préférence, ces opérations d'effacement programmation ne sont pas offertes à l'utilisateur final. Elles sont réalisées par le constructeur pendant une phase de test du circuit intégré, avant sa mise en service. Une fois les opérations d'effacement programmation effectuées, la cellule est placée en configuration de lecture. L'entrée IN21 est portée à haute impédance. L'entrée IN22 est connectée à la masse. L'entrée IN23 reçoit une tension de polarisation égale ou proportionnelle à Vcc. La ligne de source SL est connectée à la masse. Dans cette configuration, la cellule est passante ou bloquée entre l'entrée IN1 et la ligne de source (masse) selon qu'elle a été programmée ou effacée. Les connexions permettant la mise en #uvre de la configuration de lecture sont ici de type dynamique et sont contrôlées par un élément spécifique prévu dans le circuit intégré, par exemple une partie d'un décodeur de mémoire EEPROM. Dans ce cas, la cellule ne devient accessible en lecture qu'après la montée de la tension Vcc, lorsque l'élément spécifique est opérationnel. Le choix du seuil V2H ou V2L pour l'émission du signal RESET concerne les phases de chute de la tension d'alimentation (Power-Down). Cela n'a en pratique qu'une importance relative puisque, ainsi que cela a été exposé au préambule, le besoin de choisir un seuil supérieur de commutation V2 correspondant à l'application visée correspond essentiellement à un besoin de remise à zéro pendant la chute de la tension d'alimentation. La valeur 0 est imposée par défaut au signal SEL à la montée de la tension d'alimentation, au moyen du signal VALIDN, comme décrit plus haut. La figure 8 représente un autre exemple d'architecture de cellule mémoire CELLB applicable aux cellules CELL1, CELL2 du circuit SCT. La cellule CELLB est ici de type FLASH et ne comprend pas de transistors d'accès et de transistor de contrôle de grille. Les transistors à grille flottante FGT1, FGT2, FGT3, FGT4 sont reliés à l'entrée de lecture IN1. L'entrée d'effacement programmation IN2 de la cellule CELLB comprend ici une entrée IN21 et une entrée IN22. Le drain du transistor FGT1 est relié à l'entrée IN21. Les grilles de contrôle des transistors FGT1 à FGT4 sont reliées à l'entrée IN22. La programmation du transistor FGTl est réalisée par injection de porteurs chauds (hot carriers injection) au lieu d'être faite par effet tunnel, tandis que son effacement est réalisé par effet tunnel. Les grilles flottantes des autres transistors FGT étant connectées comme précédemment à celle du transistor FGT1, l'effacement ou la programmation du transistor FGT1 entraîne l'effacement ou la programmation des autres transistors FGT. De préférence, les transistors TN3, TN4 du circuit SCT (fig. 6A, 6B) sont utilisés comme transistors cascode pour empêcher l'application d'une tension trop élevée sur les drains des transistors à grille flottante des cellules CELLA ou CELLB. Une telle tension pourrait en effet entraîner leur effacement parasite (si ceux-ci sont dans l'état programmé). A cet effet, un circuit de polarisation spécifique peut être prévu pour contrôler la valeur en tension du signal PASS appliqué sur les grilles des transistors TN3, TN4. Celui-ci ne doit pas excéder une certaine valeur, par exemple 2V. Les cellules mémoire CELL1, CELL2 du circuit POR3 selon l'invention sont susceptibles de diverses autres variantes de réalisation. La prévision dans chaque cellule de plusieurs transistors à grille flottante en parallèle connectés à l'entrée de lecture IN1 permet de drainer un courant d'une intensité suffisante pour faire basculer le verrou INV3/INV4. Toutefois, il demeure possible de prévoir une cellule mémoire ne comportant qu'un seul transistor à grille flottante connecté à l'entrée de lecture IN1, si ce transistor est prévu pour drainer un courant important. En pratique, les cellules CELL1, CELL2 peuvent être intégrées dans un plan mémoire EEPROM ou FLASH comprenant diverses autres cellules mémoire. Les cellules CELL1, CELL2 peuvent également être des éléments d'un registre de configuration de circuit intégré, comprenant d'autres cellules mémoire non volatiles utilisées pour paramétrer certaines caractéristiques électriques du circuit intégré. Il apparaîtra clairement à l'homme de l'art que le circuit POR3 selon l'invention est susceptible de diverses variantes de réalisation. Ainsi, dans ce qui précède, le signal RESET est obtenu par sélection des deux signaux SRTH, RSTL au moyen du circuit MUX. Toutefois, le signal RESET peut aussi être obtenu par combinaison logique des deux signaux RSTH, RSTL et inhibition de l'un des signaux en fonction de l'état d'une cellule mémoire. La figure 10 représente un circuit POR4 illustrant cette autre possibilité. Le circuit POR4 comprend les deux étages de commutation SI, S1' décrits ci-dessus, délivrant respectivement les signaux NRSTH et NRSTL. Il comprend également une porte A4 de type NON OU (NOR) à deux entrées El, E2, dont la sortie délivre le signal RESET. Le signal NRSTH est appliqué sur l'entrée El de la porte A4 tandis que le signal NRSTL est appliqué à une porte inverseuse INV5. La sortie de la porte INV5 est appliquée à l'entrée d'un verrou comprenant deux portes inverseuses INV6, INV7 tête-bêche. La sortie du verrou est appliquée sur l'entrée E2 de la porte A4. Les portes INV5 à INV7 sont toutes alimentées par la tension Vcc. Toutefois, la borne de masse de la porte INV5 est reliée à la masse par l'intermédiaire d'une cellule mémoire CELL3. La cellule mémoire CELL3 est du type décrit ci-dessus, et est par exemple conforme à l'une des cellules CELLA ou CELLB. Elle présente une entrée de lecture IN1 connectée à la borne de masse de la porte INV5 et une entrée d'effacement programmation IN2. Lorsque la cellule est programmée et est donc passante, la porte INV5 est alimentée électriquement. Le signal NRSTL est recopié via la porte INV5 et le verrou INV6/INV7 sur l'entrée E2 de la porte A4. Dans ce cas, le signal RESET délivré par le circuit POR4 est égal à : RESET = /(NRSTH + NRSTL) = /NRSTH */NRSTL soit : RESET = RSTH*RSTL Le signal RESET est ainsi le résultat de la combinaison, ici au moyen de la fonction ET, des deux signaux de remise à zéro RSTH et RSTL. Or, si l'on se réfère aux figures 3 et 4, on voit qu'en présence d'une rampe positive ou négative de la tension Vcc, le signal RSTL est d'une durée plus courte que le signal RSTH, puisqu'il présente un seuil supérieur de commutation V2L qui est inférieur au seuil V2H du signal RSTH. Il vient que le signal RESET recopie le signal RSTL puisque le signal RESET ne peut pas être à 1 tant que le signal RSTL n'est pas lui-même à 1. En d'autres termes, le signal RESET est égal au signal RSTL quand la cellule mémoire CELL3 est programmée. Lorsque la cellule CELL3 est dans l'état effacé et n'est donc pas passante, la porte INV5 n'est pas alimentée et sa sortie est à haute impédance. Afin de forcer à zéro l'entrée E2 de la porte A4, un transistor TN10 est prévu entre la sortie du verrou INV6/INV7 et la masse. Ce transistor est piloté par la sortie d'une porte inverseuse INV8 alimentée par la tension Vcc, qui reçoit sur son entrée le signal NRSTL. Ainsi, lorsque le signal NRSTL passe à 1, le transistor TN10 devient passant et force à zéro la sortie du verrou et l'entrée E2 de la porte A4. Le signal RESET délivré par le circuit POR4 est dans ce cas égal à : RESET = /(NRSTH + 0) = /NRSTH * /0 =/NRSTH * 1 =/NRSTH soit : RESET = RSTH En résumé, le signal RESET est égal au signal RSTH quand la cellule mémoire CELL3 est effacée et est égal au signal RSTL quand la cellule mémoire CELL3 est programmée. Il doit être observé que la sélection entre les deux niveaux V2L, V2H de déclenchement du signal RESET peut être assurée dans ce mode de réalisation non seulement pendant la phase de chute de tension (Powerdown), mais également en phase de montée de la tension d'alimentation (Power-up). Dans ce cas la ligne de source SL de la cellule mémoire CELL3 doit être connectée à la masse et la cellule doit être dans l'état sélectionné. La cellule est sélectionnée en appliquant des tensions déterminées sur les entrées IN22 et IN23 en figure 7 ou sur l'entrée IN22 en figure 8. Cette sélection peut être assurée automatiquement par des décodeurs d'un plan mémoire dans lequel la cellule CELL3 peut être agencée. Ceci peut être réalisé aisément en contrôlant au moyen du signal RESET lui-même un interrupteur de ligne de source et un décodeur de ligne. Dans ce cas, quand le signal RESET repasse à 0, la cellule CELL3 n'est plus sélectionnée mais l'état de la cellule reste mémorisé par le verrou INV6/INV7. Il apparaîtra clairement à l'homme de l'art que les circuits POR3 et POR4 qui viennent d'être décrit sont susceptibles de diverses autres variantes de réalisation, notamment en ce qui concerne la valeur active du signal RESET, les portes logiques utilisées, la structure des étages de commutation SI, SI', la structure de la cellule mémoire ou des cellules mémoire utilisées, ainsi que les autres éléments constitutifs de ces circuits. REVENDICATIONS 1. Circuit POR (POR3, POR4) comprenant des moyens (POR1) pour délivrer un premier signal de remise à zéro (RSTH) lorsque la tension (Vcc) d'alimentation du circuit POR se trouve comprise entre un premier seuil inférieur et un premier seuil supérieur (V2H), caractérisé en ce qu'il comprend en outre : - des moyens (POR2) pour délivrer un second signal de remise à zéro (RSTL) lorsque la tension d'alimentation se trouve comprise entre un second seuil inférieur et un second seuil supérieur (V2L) qui est inférieur au premier seuil supérieur(V2H), - au moins une cellule mémoire non volatile (CELL1, CELL2, CELL3, CELLA, CELLB) effaçable et programmable électriquement pouvant être placée dans un état effacé ou dans un état programmé, et - des moyens (SCT, MUX, A4, INV5) pour délivrer à la sortie du circuit POR le premier (RSTH) ou le second (RSTL) signal de remise à zéro, selon que la cellule mémoire est dans l'état effacé ou dans l'état programmé. 2. Circuit POR (POR3) selon la revendication 1, comprenant : - un circuit de sélection (MUX) pour sélectionner à la sortie du circuit POR l'un ou l'autre des signaux de remise à zéro en fonction de la valeur d'un signal de sélection (SEL) appliqué au circuit de sélection, et - un circuit de contrôle de sélection (SCT) délivrant le signal de sélection, agencé de manière que la valeur du signal de sélection soit fonction de l'état effacé ou programmé de la cellule mémoire (CELL1, CELL2). 3. Circuit POR selon la revendication 2, dans lequel le circuit de contrôle de sélection (SCT) présente une architecture différentielle et comprend deux cellules mémoire (CELL1, CELL2), chaque cellule mémoire étant dans un état, effacé ou programmé, qui est l'inverse de l'état de l'autre cellule mémoire. 4. Circuit POR selon la revendication 3, dans lequel le circuit de contrôle de sélection (SCT) comprend deux transistors PMOS (TP7, TP8), chaque transistor PMOS ayant sa grille (G) connectée au drain (D) de l'autre transistor PMOS, et son drain (D) relié à une cellule mémoire. 5. Circuit POR selon l'une des revendications 3 et 4, dans lequel le circuit de contrôle de sélection comprend un verrou (INV3, INV4) relié aux deux cellules mémoire (CELL1, CELL2). 6. Circuit POR selon la revendication 5, dans lequel le circuit de contrôle de sélection comprend un transistor (TN5) d'équilibrage du verrou, et des transistors d'isolement (TN3, TN5) permettant d'isoler le verrou des cellules mémoire. 7. Circuit POR selon la revendication 6, comprenant des moyens pour rendre passant le transistor d'équilibrage tout en bloquant les transistors d'isolement, puis bloquer le transistor d'équilibrage et rendre passant les transistors d'isolement. 8. Circuit POR (POR4) selon la revendication 1, comprenant des moyens (A4) de combinaison logique des premier (RSTH) et second (RSTL) signaux de remise à zéro, et dans lequel les moyens (POR1) pour délivrer le premier signal de remise à zéro ou les moyens (POR2) pour délivrer le second signal de remise à zéro sont agencés pour être dans un état inhibé ou dans un état actif en fonction de l'état passant ou bloqué de la cellule mémoire (CELL3). 9. Circuit POR selon la revendication 8, comprenant des moyens (A4) de combinaison logique par la fonction logique ET des premier (RSTH) et second (RSTL) signaux de remise à zéro. 10. Circuit POR selon la revendication 9, dans lequel les moyens (POR2) pour délivrer le second signal de remise à zéro (RSTL) sont agencés pour être dans un état inhibé ou dans un état actif en fonction de l'état passant ou bloqué de la cellule mémoire (CELL3), le signal de remise à zéro délivré par le circuit POR étant égal au second signal de remise à zéro (RSTL) quand les moyens pour délivrer le second signal de remise à zéro ne sont pas dans l'état inhibé, ou égal au premier signal de remise à zéro (RSTH) quand les moyens pour délivrer le second signal de remise à zéro (RSTL) sont dans l'état inhibé. 11. Circuit POR selon l'une des revendications 8 à 10, comprenant une porte logique (INV5) ayant une borne de masse reliée à la masse par l'intermédiaire de la cellule mémoire (CELL3), la porte logique étant inhibée lorsque la cellule mémoire est dans un état, effacé ou programmé, correspondant à un état bloqué de la cellule mémoire, la porte logique étant opérationnelle lorsque la cellule mémoire est dans un état, programmé ou effacé, correspondant à un état passant de la cellule. 12. Circuit POR selon la revendication 11, dans lequel la sortie de la porte logique (INV5) est reliée à l'entrée d'un verrou (INV6, INV7) dont la sortie est pilotée par un élément (TN10) agencé pour forcer à une valeur prédéterminée la sortie du verrou lorsque la porte logique est inhibée. 13. Circuit POR selon l'une des revendications 1 à 12, comprenant une cellule mémoire (CELL1, CELL2, CELL3, CELLA, CELLB) comportant plusieurs transistors à grille flottante (FGT1-FGT4) agencés en parallèle et ayant leurs grilles flottantes interconnectées. 14. Circuit POR selon l'une des revendications 1 à 13, comprenant une cellule mémoire comportant au moins un transistor à grille flottante (FGT1) accessible en effacement et programmation et au moins un transistor à grille flottante (FGT2-FGT4) accessible en lecture uniquement, la grille flottante du transistor accessible en lecture uniquement et la grille flottante du transistor accessible en effacement étant interconnectées. 15. Procédé pour délivrer un signal de remise à zéro (RST) à un circuit intégré, comprenant l'étape consistant à prévoir des moyens (POR1) pour délivrer un premier signal de remise à zéro (RSTH) lorsque la tension d'alimentation (Vcc) du circuit intégré se trouve comprise entre un premier seuil inférieur et un premier seuil supérieur (V2H), caractérisé en ce qu'il comprend en outre les étapes suivantes : - prévoir des moyens (POR2) pour délivrer un second signal de remise à zéro (RSTL) lorsque la tension d'alimentation (Vcc) se trouve comprise entre un second seuil inférieur et un second seuil supérieur (V2L) qui est inférieur au premier seuil supérieur(V2H), - prévoir au moins une cellule mémoire non volatile (CELL1, CELL2, CELL3, CELLA, CELLB) effaçable et programmable électriquement pouvant être placée dans un état effacé ou dans un état programmé, et - délivrer le premier (RSTH) ou le second (RSTL) signal de remise à zéro, selon que la cellule mémoire est dans l'état effacé ou dans l'état programmé. 16. Procédé selon la revendication 15, comprenant la sélection (MUX) de l'un ou l'autre des signaux de remise à zéro, selon que la cellule mémoire (CELL1, CELL2) est dans l'état effacé ou programmé. 17. Procédé selon la revendication 16, comprenant l'utilisation d'une paire de cellules mémoire (CELL1, CELL2) pour déterminer lequel des signaux de remise à zéro doit être délivré à la sortie du circuit POR, chaque cellule mémoire de la paire étant dans un état, effacé ou programmé, qui est l'inverse de l'état de l'autre cellule mémoire. 18. Procédé selon la revendication 15, comprenant la combinaison logique des premier (RSTH) et second (RSTL) signaux de remise à zéro, et l'inhibition des moyens (POR1) pour délivrer le premier signal de remise à zéro ou des moyens (POR2) pour délivrer le second signal de remise à zéro, en fonction de l'état passant ou bloqué de la cellule mémoire (CELL3). 19. Procédé selon la revendication 18, comprenant la combinaison logique des premier (RSTH) et second (RSTL) signaux de remise à zéro au moyen de la fonction logique ET. 20. Procédé selon l'une des revendications 18 et 19, dans lequel l'inhibition de l'un des moyens (POR1, POR2) pour délivrer un signal de remise à zéro comprend le fait de ne pas alimenter électriquement une porte logique (INV5) lorsque la cellule mémoire (CELL3) est dans un état, effacé ou programmé, correspondant à un état bloqué de la cellule mémoire. 21. Procédé selon la revendication 20, comprenant le fait de disposer la cellule mémoire (CELL3) entre la masse et une borne de masse de la porte logique, la porte logique n'étant plus alimentée lorsque la cellule mémoire (CELL3) est dans un état, effacé ou programmé, correspondant à un état bloqué de la cellule mémoire, la porte logique étant opérationnelle lorsque la cellule mémoire est dans un état, programmé ou effacé, correspondant à un état passant de la cellule.