Brevet FR2835652A1 — publié le 20030808

Procédé de fabrication d'un circuit intégré comportant des transistors bipolaires, en particulier à hétérojonction Si/SiGe, et des transistors à effet de champ à grilles isolées, et circuit intégré correspondant. L'invention concerne les circuits intégrés et plus particulièrement la réalisation au sein d'un substrat semiconducteur de transistors bipolaires et de transistors à effet de champ à grilles isolées (transistors MOSFET). L'invention trouve par ailleurs une application avantageuse dans les technologies bipolaires et BiCMOS utilisées pour les applications radiofréquences. Un but de l'invention est de permettre une réalisation de transistors MOS et de transistors bipolaires sans avoir d'interférence entre les deux procédés utilisés. L'invention a également pour but de proposer une structure de transistor bipolaire compatible avec les technologies bipolaires et BiCMOS, et notamment utilisable dans les applications radiofréquences. L'invention a encore pour but de permettre l'obtention d'émetteurs submicroniques, de l'ordre de 0,1 à 0,3 micron, et reproductibles. L'invention a encore pour but de permettre la réalisation d'un transistor bipolaire sans compensation de dopage de l'émetteur. L'invention a encore pour but de minimiser la distance émetteur/base et par conséquent de réduire la résistance de base et la capacité base/collecteur conduisant à une amélioration des performances en fréquence. L'invention propose donc un procédé de fabrication d'un circuit intégré comportant au moins un transistor bipolaire et au moins un transistor à effet de champ à grille isolée au sein d'un même substrat semiconducteur. Selon une caractéristique générale de l'invention, on débute la réalisation du transistor MOS puis on réalise quasi totalement le transistor bipolaire avant de reprendre la réalisation du transistor MOS, et on procède à une étape de finition commune aux deux transistors comportant un traitement thermique commun de recuit et un traitement commun de siliciuration. Aujourd'hui, les transistors MOS sont devenus très sensibles aux bilans thermiques qui peuvent provoquer une diffusion de dopants. Aussi, le fait de terminer la réalisation d'un transistor MOS après la réalisation quasi complète du transistor bipolaire (aux traitements de recuit et de siliciuration près) permet de ne pas être gêné par les traitements thermiques utilisés dans la fabrication du transistor bipolaire. Par ailleurs, on adjoint avantageusement dans la base intrinsèque et extrinsèque du transistor bipolaire un agent bloquant la diffusion des dopants lors des traitements thermiques. Cet agent peut être par exemple du carbone. Ainsi, on minimise le risque d'avoir une diffusion indésirée de dopants au niveau du transistor bipolaire lors du traitement thermique utilisé dans la réalisation du transistor MOS. Selon un mode de mise en oeuvre particulièrement bien adapté aux applications radiofréquences, la base intrinsèque et extrinsèque du transistor bipolaire est une base à hétérojonction, par exemple une base silicium-germanium, comportant du carbone. Par ailleurs, selon un mode de mise en oeuvre de l'invention, l'émetteur, la base extrinsèque, les zones de siliciuration du transistor bipolaire, de même qu'une éventuelle région implantée de collecteur (SIC) située sous l'émetteur, sont réalisés de façon auto-alignée sur la base intrinsèque, elle-même obtenue par une épitaxie non sélective. Cet auto-alignement permet de réduire la distance base/émetteur. Cet auto-alignement permet également une diminution de la résistance d'accès à la base. En outre, le fait d'avoir un émetteur avec une épaisseur réduite permet de diminuer le temps de transit des électrons dans l'émetteur. La fenêtre de l'émetteur est par ailleurs de préférence définie par lithographie, ce qui permet d'obtenir des émetteurs submicroniques parfaitement reproductibles. Selon un mode de mise en oeuvre de l'invention, le procédé comprend - une première phase comportant la réalisation de zones d'isolation dans le substrat semiconducteur, la formation d'une couche d'un matériau de grille pour le futur transistor MOS, une implantation et un traitement de recuit d'implantation de grille, et la délimitation de la zone de réalisation du transistor bipolaire avec une gravure de la couche de matériau de grille, - une deuxième phase comportant la quasi totalité des étapes de réalisation du transistor bipolaire, - une troisième phase comportant la suite des étapes de réalisation du transistor MOS, et - une phase finale comportant ladite étape de finition. La deuxième phase comporte ainsi par exemple la réalisation de la base intrinsèque et de la base extrinsèque du transistor bipolaire, ainsi que la réalisation de l'émetteur, tandis que la troisième phase comporte par exemple la gravure de la couche de matériau de grille de façon à définir la grille du transistor MOS, ainsi que la formation des régions de source et de drain. Selon un mode de mise en oeuvre de l'invention, la réalisation de l'émetteur comporte la formation d'un émetteur sacrificiel flanqué d'espaceurs isolants, l'ensemble étant isolé dans une couche isolante, par exemple une couche épaisse d'oxyde TEOS (tétraorthosilicate d'éthyle). La réalisation de l'émetteur comporte par ailleurs le retrait de l'émetteur sacrificiel, la formation finale de l'émetteur dans la cavité résultant du retrait de l'émetteur sacrificiel, et le retrait de ladite couche isolante épaisse. Le fait d'utiliser un émetteur sacrificiel permet d'éviter toute compensation de dopage de l'émetteur final lors de l'implantation de la base extrinsèque. L'émetteur sacrificiel est formé au-dessus de la base intrinsèque du transistor bipolaire et la surface supérieure de cet émetteur sacrificiel dépasse avantageusement en hauteur la surface supérieure de l'empilement de couches présent dans la zone de réalisation du transistor MOS et comportant ladite couche de matériau de grille. Ceci permet de ne pas endommager cette couche de matériau de grille lors des étapes de polissage mécanochimique qui sont avantageusement utilisées dans le procédé selon l'invention pour la formation de l'émetteur, et qui comportent en outre des détections d'interfaces entre deux matériaux différents. L'invention a également pour objet un circuit intégré obtenu par le procédé tel que défini ci-avant. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels : - les figures 1 à 12 illustrent schématiquement les principales étapes d'un mode de mise en oeuvre du procédé selon l'invention. Sur la figure 1, la référence SB désigne un substrat semiconducteur, par exemple en silicium, au sein duquel on va réaliser un circuit intégré comportant des transistors bipolaires et des transistors MOS, à canal N et/ou à canal P. Préalablement à la réalisation proprement dite des transistors bipolaires et des transistors MOS, on réalise, de façon classique et connue en soi, des zones d'isolation dans le substrat semiconducteur SB. Sur la figure 1, on a représenté à titre d'exemple une zone d'isolation du type tranchées peu profondes STI2, prolongée par des tranchées profondes DTI. La zone STI2 est destinée à séparer une zone active ZA1 au sein de laquelle sera réalisé un transistor bipolaire avec un émetteur étroit, d'une zone active ZA2 plus large, dans laquelle sera réalisé un transistor bipolaire avec un émetteur large. La zone d'isolation STIl, qui est également une tranchée peu profonde, est destinée à séparer la zone active ZA1 de la zone de collecteur extrinsèque, non représentée ici, à des fins de simplification. De même, à des fins de simplification, on a représenté au milieu de la figure 1 uniquement la zone active ZA2, sans représenter une tranchée peu profonde séparant cette zone active du collecteur extrinsèque du transistor bipolaire à émetteur large. La zone d'isolation STI3 marque également la frontière avec la zone de réservation ZMOS. On forme tout d'abord, par exemple par croissance thermique dans un four à une température de l'ordre de 900 à 950 , une couche de dioxyde de silicium OXG sur la surface supérieure du substrat. Cette couche OXG va former le futur oxyde de grille du transistor MOS. Puis, on dépose sur toute la surface de cette couche d'oxyde OXG une couche d'un matériau de grille, par exemple du polysilicium en une épaisseur de l'ordre de 150 nm, par exemple. On procède ensuite à un prédopage du matériau de grille par implantation suivi d'un traitement thermique de recuit classique et connu en soi. Puis, on procède, par lithographie classique, à une réservation de la zone ZBIP dans laquelle vont être réalisés les transistors bipolaires, et par conséquent également à une réservation de la zone ZMOS dans laquelle vont être réalisés les transistors MOS. On procède ensuite à une gravure de la couche du matériau de grille dans la zone ZBIP, ce qui conduit à laisser subsister uniquement la couche de matériau de grille CHGR dans la zone ZMOS. Puis, on dépose sur la structure ainsi obtenue, une couche d'oxyde TEOS, ayant par exemple une épaisseur de l'ordre de 80 nm, que l'on grave ensuite de façon classique et connue en soi avec arrêt sur la couche CHGR, de façon à former des régions latérales isolantes ESPM (espaceurs). A ce stade du procédé, on a par conséquent commencé à réaliser la grille des futurs transistors MOS et l'on va maintenant procéder à la réalisation quasi complète des transistors bipolaires. On dépose sur l'ensemble de la plaquette, un empilement isolant formé d'une première couche d'oxyde OX1, par exemple en oxyde TEOS, surmontée d'une couche Nl de nitrure de silicium, ellemême surmontée d'une deuxième couche d'oxyde OX2, par exemple également en oxyde TEOS. L'épaisseur de chacune de ces trois couches est par exemple de l'ordre de 20 nm. Puis, on dépose sur cet empilement de couches isolantes, une couche de polysilicium dite couche tampon PBB, ayant une épaisseur de l'ordre de 50 nm par exemple, et destinée à assurer l'uniformité de l'épitaxie ultérieure de la base des transistors bipolaires. On définit ensuite par lithographie, les zones actives bipolaires ZA1 et ZA2 et l'on procède dans ces zones à une gravure de l'empilement couches tampon PBB/oxyde OX2/nitrure Nl. On procède ensuite à une désoxydation des zones actives ZA1 et ZA2, par exemple en utilisant une chimie humide. On procède alors à une épitaxie non sélective d'un empilement de couches destiné à former la base BS des transistors bipolaires. La base BS est ainsi formée d'une couche de SIxGe1-xCy avec un pourcentage de germanium généralement compris entre 10% et 40% et un pourcentage de carbone largement inférieur à 1%, par exemple de l'ordre de 0, 05%, cette couche de silicium-germanium-carbone étant encapsulée entre deux couches de silicium. La base peut être dopée bore in situ et a une épaisseur totale de l'ordre de 30 nm. On procède ensuite à une lithographie de l'empilement ainsi obtenu, puis à une gravure de cet empilement avec arrêt dans la couche d'oxyde OX2. On obtient alors la structure illustrée sur la figure 2. Au-dessus de la zone active, ne subsiste que l'empilement de couches BS formant la base intrinsèque du transistor bipolaire. Audessus des zones d'isolation, comme illustré dans le rond sur la partie droite de la figure 2, on obtient l'empilement de couches OXl, Nl, OX2, PBB et BS. Par contre, entre les bases BS et entre la base BS et l'espaceur ESPM, subsiste le premier oxyde OXl, la couche de nitrure Nl et une partie de la couche d'oxyde OX2 (partiellement gravée lors de la gravure de la base). On dépose ensuite (figure 3) une couche d'oxyde OX3, par exemple de l'oxyde TEOS, d'une épaisseur de l'ordre de 20 nm, sur la structure obtenue à la figure 2. Puis, on dépose une couche de polysilicium ayant une épaisseur de 250 ou 300 nm. On procède ensuite à une étape de lithographie de façon à définir la fenêtre émetteur de chacun des deux transistors bipolaires que l'on est en train de réaliser. Puis, on grave la couche de polysilicium avec arrêt dans l'oxyde OX3, de façon à former deux émetteurs sacrificiels ES1 et ES2. Ces émetteurs sont dénommés émetteurs sacrificiels , car, comme on le verra plus en détail ci-après, ils servent ici à définir la fenêtre de l'émetteur sur la base du transistor, mais seront ensuite retirés en vue de la formation de l'émetteur final. Par ailleurs, lors de l'opération de gravure, une légère gravure de l'oxyde OX3, de l'ordre de 5 nm, a été effectuée. A l'issue de cette opération de gravure, il subsiste sur le matériau de grille CHGR un empilement de couches isolantes formé par la couche OXl, la couche de nitrure Nl, un résidu de couches OX2 et un résidu de couches OX3. Et, la distance ThM entre la surface du substrat SB et la surface supérieure de cet empilement de couches isolantes, qui est de l'ordre de 240 nm, est inférieure à la hauteur ThB entre la surface supérieure du substrat et la surface supérieure de l'émetteur sacrificiel ES2 (ou ESI) qui est de l'ordre de 320 ou 370 nm selon que l'épaisseur de la couche de polysilicium sacrificiel a été choisie égale à 250 nm ou à 300 nm. Cette différence de hauteur va permettre, comme on le verra plus en détail ci-après, de ne pas endommager le matériau de grille lors des étapes ultérieures de polissage mécanochimique. On procède ensuite (figure 4) à la réalisation d'espaceurs en nitrure ESP1 et ESP2, flanquant respectivement les deux émetteurs sacrificiels ES1 et ES2. Cette formation d'espaceurs nitrure est classique et s'effectue par exemple par un dépôt d'une couche de nitrure ayant par exemple une épaisseur de 50 nm sur la structure illustrée sur la figure 3, puis par gravure de cette couche de nitrure avec arrêt dans la couche d'oxyde OX3. Après avoir recouvert la zone ZMOS d'un masque de résine MSQ, on procède à la formation de la base extrinsèque BXS1 et BXS2 des deux transistors bipolaires par une implantation de bore IMPB. Il convient de noter ici que la réalisation de la base extrinsèque est auto-alignée avec la fenêtre d'émetteur, car il n'y a pas d'étape de lithographie intermédiaire entre la définition de la fenêtre émetteur et l'implantation de la base extrinsèque. Par ailleurs, le fait que des dopants pénètrent dans l'émetteur sacrificiel ES1 ou ES2 n'a aucune importance, car de toutes façons ces émetteurs seront retirés ultérieurement. En conséquence, le procédé selon l'invention présente l'avantage de ne pas impliquer de compensation de dopage de l'émetteur. On dépose ensuite, comme illustré sur la figure 5, une couche épaisse d'oxyde OX4. Cet oxyde peut être également de l'oxyde TEOS et son épaisseur est environ de l'ordre de 1, 5 fois l'épaisseur minimale de l'émetteur sacrificiel ES 1 ou ES2. Dans le cas présent, cela conduit à une épaisseur de la couche OX4 qui peut varier entre 350 et 450 nm environ. On procède ensuite à un polissage mécanochimique de la couche d'oxyde OX4 (figure 6). Il convient de noter que l'abrasif utilisé permet une bonne homogénéité dans le polissage mécanochimique en permettant une attaque essentiellement sur les parties hautes de la couche d'oxyde OX4. On pourra à cet égard utiliser comme abrasif un abrasif à base de cérium, comme par exemple celui de la Société HITACHI, portant la référence 8005 ou bien la référence 8102. Comme illustré sur la droite de la figure 6, l'étape d'aplanissement mécanochimique a laissé subsister un différentiel h d'oxyde au-dessus de la couche du matériau de grille CHGR. Ce différentiel est de l'ordre de 80 à 130 nm en fonction de l'épaisseur de l'émetteur sacrificiel. On procède ensuite au retrait des émetteurs sacrificiels ES 1 et ES2. Ce retrait s'effectue par exemple par une gravure isotrope classique en chimie fluorée ayant une forte sélectivité. A ce stade du procédé, on peut effectuer une implantation spécifique de collecteur intrinsèque (implantation SIC selon une dénomination bien connue de l'homme du métier). Puis on élimine également la couche d'oxyde OX3 qui était sous-jacente au polysilicium sacrificiel, par exemple par une chimie humide. Puis, comme illustré sur la figure 7, on dépose sur la structure ainsi obtenue une couche d'un matériau d'émetteur, par exemple du polysilicium PLE, qui vient remplir notamment les cavités résultant du retrait des émetteurs sacrificiels ES1 et ES2 ainsi que du retrait des portions sous-jacentes d'oxyde OX3. En raison de la largeur de l'émetteur du futur transistor bipolaire BIP2, il se produit un creux au-dessus de l'émetteur de ce transistor BIP2, dans la couche de polysilicium PLE. L'étape suivante va consister à effectuer un polissage mécanochimique de cette couche de polysilicium PLE, de façon à éliminer le surplus de couche situé au-dessus de la couche d'oxyde OX4. Et, afin d'éviter qu'il se produise un creux dans l'émetteur du transistor BIP2, on dépose, préalablement à ce polissage mécanochimique, une couche d'oxyde OX5 d'une épaisseur de l'ordre de 5 nm. Puis, on procède au polissage mécanochimique avec arrêt dans l'oxyde OX4. Ceci conduit à la structure illustrée sur la figure 8, dans laquelle les émetteurs finaux des transistors BIP1 et BIP2 sont référencés respectivement PLEM1 et PLEM2. Puis, comme illustré sur la figure 9, on effectue une mise à hauteur des émetteurs des transistors bipolaires BIPI et BIP2 ainsi qu'une mise à hauteur des espaceurs nitrure, de façon à obtenir les émetteurs finaux EM1 et EM2 flanqués des espaceurs nitrure ESP10 et ESP20. Cette mise a hauteur s'effectue par une gravure classique isotrope des émetteurs ainsi que par une gravure classique des espaceurs nitrure. L'épaisseur finale des émetteurs EM1 et EM2 est ainsi par exemple de l'ordre de 150 nm. On procède ensuite, comme illustré sur la figure 10, à une élimination de l'oxyde OX4 par une chimie humide avec arrêt sur les espaceurs en nitrure ESP10 et ESP20 ainsi que sur le polysilicium. En variante, il serait possible d'effectuer ici une épitaxie sélective de la base extrinsèque et de l'émetteur afin de rajouter une surépaisseur de silicium, par exemple quelques dizaines de nanomètres, qui sera consommée lors de la siliciuration ultérieure. Arrivé à ce stade du procédé selon l'invention, les transistors bipolaires sont quasiment réalisés, à des traitements de recuit et de siliciuration prêts. On protège alors par un masque de résine MSQ2 (Figure 11) les transistors bipolaires BIP1 et BIP2 réalisés (étape 120, figure 12) et on va poursuivre la réalisation des transistors MOS (étape 121). Cette réalisation se poursuit de façon classique par la gravure de l'empilement de couches isolantes présentes sur la couche de matériau de grille CHGR, puis par le dépôt d'un masque dur, par exemple en oxyde TEOS, sur la couche CHGR. Une étape de lithographie permet de définir l'emplacement des futures grilles. La couche CHGR est gravée en conséquence, de façon à réaliser les grilles. Puis, de façon classique et connue en soi, les régions de source et de drain sont réalisées, par exemple par double implantation, avant et après la réalisation d'espaceurs flanquant les grilles des transistors MOS. Puis, après avoir retiré le masque de résine MSQ2 (figure 11), on procède (étape 122, figure 12) à un recuit commun des transistors bipolaires et MOS, de façon à activer les dopants. Le procédé se termine ensuite par un traitement classique 123 de siliciuration au cours duquel on effectue la siliciuration des transistors bipolaires et celle des transistors MOS. Cette siliciuration consiste à former un siliciure de métal, par exemple du siliciure de cobalt, sur les électrodes des différents transistors de façon à permettre des prises de contact ultérieures. Il convient de noter ici qu'en ce qui concerne les transistors bipolaires, cette siliciuration est également auto-alignée avec la fenêtre émetteur et avec la base extrinsèque, car, là encore, il n'y a pas d'étape de lithographie intermédiaire entre la définition de la fenêtre émetteur, l'implantation de la base extrinsèque et le traitement de siliciuration. REVENDICATIONS 1-Procédé de fabrication d'un circuit intégré comportant au moins un transistor bipolaire et au moins un transistor à effet de champ à grille isolée au sein d'un même substrat semiconducteur, caractérisé par le fait qu'on débute la réalisation du transistor à effet de champ à grille isolée (MOS), puis on réalise quasi totalement le transistor bipolaire (BIP1, BIP2) avant de reprendre la réalisation du transistor à effet de champ à grille isolée, et on procède à une étape de finition commune aux deux transistors comportant un traitement thermique commun de recuit (122) et un traitement commun de siliciuration (123). 2-Procédé selon la revendication 1, caractérisé par le fait que la base intrinsèque et la base extrinsèque du transistor bipolaire (BIP1, BIP2) est une base à hétérojonction comportant un agent bloquant la diffusion des dopants lors de traitements thermiques. 3-Procédé selon la revendication 1 ou 2, caractérisé par le fait que la fenêtre de l'émetteur est définie par lithographie. 4-Procédé selon l'une des revendications précédentes, caractérisé par le fait que l'émetteur, la base extrinsèque, et les zones de siliciuration du transistor bipolaire (BIP1, BIP2) sont réalisés de façon auto-alignée sur la base intrinsèque obtenue par une épitaxie non sélective. 5-Procédé selon l'une des revendications précédentes, caractérisé par le fait qu'il comprend - une première phase comportant la réalisation de zones d'isolation (STI1, STI2, STI3, DTI) dans le substrat semiconducteur (SB), la formation d'une couche d'un matériau de grille (OXG) pour le futur transistor à effet de champ à grille isolée, une implantation et un traitement de recuit d'implantation de grille, et la délimitation de la zone de réalisation (ZBIP) du transistor bipolaire avec une gravure de la couche de matériau de grille (CHGR), - une deuxième phase comportant la quasi totalité des étapes de réalisation du transistor bipolaire, - une troisième phase comportant la suite des étapes de réalisation du transistor à effet de champ à grille isolée, et - une phase finale comportant ladite étape de finition. 6-Procédé selon la revendication 5, caractérisé par le fait que ladite deuxième phase comporte la réalisation de la base intrinsèque et de la base extrinsèque du transistor bipolaire (BIP1, BIP2), ainsi que la réalisation de l'émetteur, et par le fait que la troisième phase comporte la gravure de la couche de matériau de grille de façon à définir la grille du transistor à effet de champ à grille isolée, ainsi que la formation des région de source et de drain. 7-Procédé selon l'une des revendications précédentes, caractérisé par le fait que la réalisation de l'émetteur (EM1, EM2) comporte la formation d'un émetteur sacrificiel (ES1, ES2) flanqué d'espaceurs isolants, l'ensemble étant inséré dans une couche isolante, le retrait de l'émetteur sacrificiel, la formation finale de l'émetteur (EM1, EM2) dans la cavité résultant du retrait de l'émetteur sacrificiel, et le retrait de la couche isolante. 8-Procédé selon les revendications 6 et 7, caractérisé par le fait que l'émetteur sacrificiel (ES1, ES2) est formé au-dessus de la base intrinsèque du transistor bipolaire, et par le fait que la surface supérieure de l'émetteur sacrificiel dépasse en hauteur la surface supérieure de l'empilement de couches présent dans la zone de réalisation du transistor à effet de champ à grille isolée et comportant ladite couche de matériau de grille. 9-Procédé selon la revendication 7 ou 8, caractérisé par le fait que la réalisation de l'émetteur comporte des étapes de polissage mécano-chimiques avec détection d'interfaces entre deux matériaux différents. 10-Circuit intégré obtenu par le procédé selon l'une des revendications 1 à 9.