Brevet FR2840425A1 — publié le 20031205

un procede selon l'une des revendications 1 a 11. 1 2840425 L'invention concerne les domaines de la conception assistee par ordinateur (CAO) et du code d'essai pour concevoir et tester des circuits de processeurs d'ordinateur numerique. L'invention concerne, particulierement, des programmes CAO servant a convertir des jeux d'essais existants pour qu'ils puissent fonctionner sur les nouveaux elements d'un processeur. L'invention concerne specifiquement la conversion de jeux d'essais ayant une initialisation ou des references par TLB (repertoire de pages actives ou Translation Lookaside Buffer selon la terminologie anglosaxonne). L'industrie des processeurs, microprocesseurs et microcontroleurs pour o ordinateur evolue rapidement. De nombreux circuits integres pour processeurs mis sur le marche en 2002 ont dix fois ou plus la performance des processeurs de 1992. I1 est. en consequence, necessaire pour chaque fabricant de concevoir continuellement de nouveaux produits pour continuer a produire des dispositifs competitifs. Lorsque la conception d'un nouveau circuit integre pour processeurs est en cours, il est necessaire de verifier que la conception est correcte par l'intermediaire de la verification de la conception. I1 est connu que la verification de la conception peut s'averer 8tre un processus couteux en temps et en argent. I1 est egalement connu que les erreurs de conception qui ne vent pas trouvees pendant la verification de la conception peuvent non seulement 8tre embarrassantes lorsqu'elles vent finalement decouvertes mais provoquent des retours de produits exkEmement couteux. La verification de la conception necessite typiquement le developpement de nombreux codes d'essai. Ces codes d'essai vent souvent prepares par des ingenieurs payes tres cher et sont, en consequence, couteux a developper. Chaque code d'essai est ensuite execute sur une simulation sur ordinateur de la nouvelle conception. Chaque difference entre la simulation sur ordinateur d'un code d'essai et les resultats attendus est analysee pour determiner s'il existe une erreur dans la conception, dans le code d'essai, dans la simulation ou dans plusieurs d'entre eux. L'analyse est couteuse etant donne qu'elle est souvent effectuee manuellement par des ingenieurs payes tres cher. Typiquement, les codes d'essai vent con,cus de maniere modulaire. Chaque code comporte un ou plusieurs modules, chacun destine a tester une ou plusieurs unites fonctionnelles d'une maniere particuliere. Chaque code d'essai utilise a cet egard des unites fonctionnelles supplementaires. Par exemple, un code d'essai destine a tester un pipeline de traitement en virgule flottante dans une simulation 2 2840425 de puce complete utilisera egalement des unites fonctionnelles de decodage dtinstruction et d'interface memoire (incluant une memoire cache et une TLB). De maniere similaire, un code d'essai destine a tester des unites d'execution de nombres entiers fera egalement usage d'unites fonctionnelles d'interface memoire. La simulation de la nouvelle conception sur laquelle chaque code d'essai est execute peut inclure la simulation de circuits "exterieurs a la puce" supplementaires. A titre d'exemple, ces circuits exterieurs a la puce peuvent inclure une memoire systeme. Des circuits exterieurs a la puce pour tester des ports serie peuvent inclure des multiplexeurs de rebouclage pour coupler des o.sorties serie a des entrees eerie, de meme que des unites de serialisateur et de deserialisateur. La combinaison d'un code d'essai avec des informations de configuration et d'installation pour configurer le modele de simulation est un jeu d'essais. I1 est connu que les jeux d'essais devraient etre une auto-verifcation, etant donne qu'ils doivent souvent etre executes plusieurs fois pendant le developpement d'une conception. Chaque jou d'essais inclut typiquement des informations de detection d'erreurs, ce qui est necessaire pour verifier ['execution correcte. Une fois que la conception d'un processeur est achevee, les jeux d'essais vent souvent reexecutes sur les circuits integres. Les jeux d'essais selectionnes peuvent etre enregistres et incorpores dans des programmes d'essai de production. Les processeurs modernes a hautes performances utilisent une hierarchic de memoires ayant differents niveaux de memoire. Chaque niveau presente typiquement des caracteristiques differentes, avec des niveaux inferieurs typiquement plus petite et plus rapides que les niveaux superieurs. Une memoire cache est typiquement d'un niveau inferieur d'une hierarchic de memoires. I1 existe souvent differents niveaux de memoire cache, dont un ou plus vent typiquement places sur le circuit integre du processeur. La memoire cache est typiquement munie d'un materiel de mappage pour etablir une correspondence entre les emplacements de la memoire cache et les emplacements dans les niveaux superieurs de la hierarchic de memoires. Le materiel de mappage assure typiquement le remplacement automatique (ou ['eviction) des anciens contenus de la memoire cache par des emplacements nouvellement references extraits depuis les elements de niveau superieur de la hierarchic de memoires. Ce 3s materiel de mappage fait souvent usage d'une memoire d'etiquette de memoire 3 2840425 cache. Dans le but de cette demande, le materiel de mappage de memoire cache sera appele sous-systeme d'etiquette. De nombreux pro grammes accedent a des emplacements memo ires auxquels on a recemment accede, ou qui vent pl aces pres d' emplacements auxquels on a recemment accede. Ces emplacements devront probablement se trouver dans une memoire cache rapide et, en consequence, on devrait y acceder plus rapidement qu'aux autres emplacements. Pour ces raisons, il est connu qu'une memoire cache propose souvent des avantages significatifs en termes de performances. o La plupart des systemes informatiques modernes utilisent une memoire virtuelle. La memoire virtuelle procure un ou plusieurs espaces d'adressage "virtuel", continus, importants a chacun d'un ou plusieurs traitements stexecutant sur la machine. Un circuit de mappage d'adresse est typiquement prevu pour traduire les adresses virtuelles, telles qu'elles vent utilisees par les traitements pour acceder a ['emplacement dans les espaces d'adressage "virtuel", aux emplacements memoires physiques dans la hierarchic de memoires de la machine. Typiquement, chaque espace d'adressage virtue!, continu, important est mappe avec une ou plusieurs pages potentiellement discontinues dans un seul espace adres se memoire physique. Ce circuit d' adressage d' adresses incorpore souvent une TLB. Une TLB comporte typiquement de multiples emplacements, chaque emplacement etant capable de faire correspondre (mapper) une page, ou une autre partie, d'un espace d'adressage virtuel a une partie correspondante d'un espace d'adressage de memoire physique. 2s De nombreuses nouvelles conceptions de circuits integres pour processeurs presentent des similitudes avec des conceptions plus anciennes. Les nouvelles conceptions de processeurs vent souvent concues pour executer le meme, ou un surensemble, jou d'instructions d'un processeur plus ancient A titre d'exemple, sans que cela soit limitatif, certaines conceptions peuvent differer significativement des conceptions precedentes en ce qui concerne les circuits d'interface memoire, mais comportent des pipelines d' execution en virgule flottante et des pipelines d'execution en nombre entier similaires. D'autres nouvelles conceptions peuvent propo ser des pipelines d' execution supplementaires pour permettre un degre plus grand de paralleli sme d' execution que les 3s conceptions precedentes. D'autres encore peuvent differer en proposant des fils 4 2840425 multiples ou en proposant des cccurs de processeur multiples en nombres differents ou d'une maniere differente de leurs predecesseurs; des circuits integres pour processeurs multiples ou a fils multiples peuvent partager un ou plusieurs niveaux de la hierarchic de memoires entre les fils. D'autres encore peuvent s principalement differer dans la configuration des circuits d'entree/sortie sur la puce. De nombreux fabricants de dispositifs de processeurs, microprocesseurs et microcontroleurs d'ordinateurs ont une bibliotheque des joux d'essais existants ecrits a ltorigine pour la verification de la conception des anciens processeurs. o I1 est sonhaitable de reutiliser les jeux d'essais existants provenant d'une bibliotheque de jeux d'essais existants dans la verification de la conception d'une nouvelle conception. Ces bibliotheques peuvent etre extensives, representant un investissement de plusieurs milkers d'heures de travail. I1 est connu, toutefois, que certains jeux d'essais existants peuvent ne pas etre compatibles avec chaque nouvelle conception de processeur. L'adaptation des jeux d'essais existants a de nouvelles conceptions de processeur a pour une grande part ete une tache manuelle. Des ingenieurs specialises ont revise la documentation et se vent entretenus avec les auteurs de codes d'essai pour determiner des hypotheses implicites et d'autres exigences des jeux d'essais. Ils ont ensuite effectue des changements manuellement, teste le code modifie sur des simulations des nouvelles conceptions et analyse les resultats. Ceci s'est parfois revere couteux. I1 est souhaitable d'automatiser le processus de filtrage et d'adaptation des jeux d'essais existants aux nouvelles conceptions de processeur. Dans un systeme informatique pendant le fonctionnement normal, les entrees de la TLB vent gerees dynamiquement par un noyau du systeme d'exploitation. Pendant la verification de la conception d'un circuit integre pour processeurs ou a multiprocesseur, il est generalement souhaitable de limiter la portee de nombreux joux d'essais individuals pour simplifier le debogage. Pour cette raison, la plupart des jeux d'essais vent executes sans noyau du systeme d'exploitation; et, en consequence, contiennent souvent des entrees de la TLB particuliere dans le cadre des informations relatives a leur installation, ou peuvent contenir un code qui adresse directement les emplacements de la TLB. 2840425 Certains joux d'essais, incluant entre autres les jeux d'essais qui testent les interactions entre des operations successives dans les pipelines, vent partiellement sensibles au cadencement de ltexecution. Ces jeux d'essais peuvent inclure des entrees de memoire cache particulieres dans le cadre des informations relatives a leur installation. De maniere similaire, des jeux d'essais destines a tester des circuits de correspondence de memo ire, incluant une TLB, ou destines a tester des fonctions de memoire cache, peuvent egalement necessiter des entrees de memoire cache particulieres dans le cadre des informations relatives a leur installation. o Les nouvelles conceptions de processeurs peuvent comporter du materiel de mappage de memoire similaires, bien que differents, aux conceptions anterieures. A titre d'exemple, une nouvelle conception peut proposer un nombre different d' emplacements de mappage de TLB qu'une conception anteri eure, ou peut propo ser le partage d'un nombre predetermine d' emplacements de mappage de la TLB parmi divers flux d'instructions ou processeurs. De maniere similaire, une nouvelle conception de processeur peut proposer une taille de memoire cache differente ou une organisation differente, ou assurer le partage d'un ou plusieurs niveaux de memoire cache par flux d'instructions. I1 est connu que les elements de la hierarchic de memoires, tels que la memoire cache et les TLB, sur un circuit de processeur utilisent souvent plus de la moitie de la surface du circuit. I1 est egalement connu que certaines applications necessitent plus de ces elements que d'autres. I1 existe souvent des pressions competitives pour faire proliferer une famille de processeurs vers le teas en amenant a fabriquer des circuits integres moins couteux ayant des elements de 2s memoire plus petite et vers le haut en amenant a fabriquer des circuits integres plus couteux ayant de multiples processeurs et des elements memoires potentiellement plus grands. Dans une bibliotheque particuliere de jeux d'essais existants, il existe de nombreux jeux d'essais contenant chacun des entrees de la TLB. Ces jeux d'essais o ne procurent pas la gestion dynamique de la TLB et stexecuteront, en consequence, correctement seulement si un espace TLB suffisant est prevu pour les entrees preetablies associees aux jeux d'essais. Dans cette bibliotheque particuliere, il existe egalement quelques jeux d'essais qui ont des entrees de memoire cache qui leur vent associees. 6 2840425 Une nouvelle conception particuliere de processeur comporte au moins un processeur et peut comporter de multiples cccurs de processeur sur un seul circuit integre. Ce circuit comporte une TLB et une hierarchic de memoires qui peuvent etre partagees entre les processeurs. I1 est souhaitable de filtrer la bibliotheque existante pour determiner quels jeux d'essais tourneront sur cette nouvelle conception sans conversion et pour convertir les jeux d'essais restarts de sorte qu'ils pcissent s'executer correctement sur la nouvelle conception. En outre, chaque cccur de processeur de la nouvelle conception devra etre o teste. L'essai de circuits integres pour processeurs complexe peuvent prendre un temps considerable sur des systemes d'essai tres couteux. I1 est. en consequence, particulierement souhaitable d'executer de multiples jeux d'essais simultanement, de sorte que de nombreux cccurs de processeur, dans la limite de ce qui est raisonnablement possible, executent simultanement les jeux d'essais. Lorsque de multiples jeux d'essais, chacun utilisant une ressource partagee, vent executes simultanement sur un circuit integre a noyau multiple, il est necessaire d'eliminer des conflits de ressources entre ceux-ci. A titre d'exemple, si un emplacement TLB est initialise par un premier jeu d'essais et modifie par un autre jeu d'essais avant que le premier jeu d'essais soit "ermine, le premier jeu d'essais peut se comporter de maniere inattendue, un evenement connu comme etant une collision. Si une TLB est partagee parmi de multiples cceurs de processeur, il est necessaire d'attribuer des emplacements dans cette TLB a des joux d'essais particuliers. De maniere similaire, les emplacements a d'autres niveaux de la hierarchic de memoires peuvent egalement necessiter une attribution. Un procede et un produit de programme informatique vent proposes pour filtrer automatiquement les jeux d'essais prepares a ltorigine pour une conception de processeur precedente a des fins de compatibilite avec une nouvelle conception de processeur ayant des circuits d'interface memoire differents de la conception de processeur precedente. Le procede et le produit de programme informatique vent capables de remapper automatiquement l'utilisation de circuits dtinterface memoire pour permettre a certains jeux d'essais preexistants, incompatibles autrement, de s'executer correctement sur la nouvelle conception de processeur. Le procede est particulierement applicable aux joux d'essais ayant des 3s entrees de la TLB dans le cadre des informations relatives a leur installation. Le 7 2840425 procede est applicable a de nouvelles conceptions de processeurs ayant des TLB partagees parmi de multiples fils ou processeurs, ou a de nouvelles conceptions ayant des TLB plus petites que les processeurs pour lesquels les jeux d'essais ont ete developpes a ltorigine. s Le procede opere en lisant les informations relatives a ['installation et de code d'essai provenant d'un ou plusieurs jeux d'essais. Les informations d'utilisation d'entree et d'initialisation de TLB vent ensuite extraites du jeu d'essais. Dans un premier niveau de filtrage et de conversion automatises, des o entrees de la TLB initialisees et utilisees par un jeu d'essais vent verifiees par rapport a celles qui vent disponibles dans une partition standard que lton trouve sur une nouvelle architecture. Si toutes les entrees de la TLB initialisees ou utilisees s'adaptent dans la partition, le jeu d'essais est marque comme pouvant etre execute sur la nouvelle architecture, puis sort). Dans un mode de realisation particulier, un second niveau de filtrage et de conversion automatises est propose. Dans ce mode de realisation, les entrees de la TLB initialisees et utilisees par le jeu d'essais vent comptees. Le compte des entrees de la TLB utilisees dans le jeu d'essais est compare a un nombre predetermine d'entrees de la TLB, correspondent au nombre d'entrees de la TLB disponibles sur une partition standard d'une nouvelle architecture. Si la partition TLB standard comporte un espace suffisant pour les entrees utilisees, mais que certaines ont une identification differente de celles qui vent normalement disponibles, les entrees de la TLB utilisees par le jeu d'essais vent reaffectees a celles qui vent disponibles. La reaffectation inclut la reaffectation de 2s preetablissements et de references d'emplacements TLB non disponibles a des emplacements disponibles. Cette etape peut impliquer la modification du code d'essai du jeu d'essais pour reaffecter les emplacements utilises. Le jeu d'essais convert) est ensuite marque comme pouvant etre execute sur la nouvelle architecture, pods sort). so Dans un autre mode de realisation, un troisieme niveau de filtrage et de conversion automatises est propose. Dans ce mode de realisation, le compte d'entrees de la TLB initialisees et utilisees par le jeu d'essais est compare au nombre d'entrees de la TLB qui vent disponibles dans une partition plus grande. La partition plus grande est dimensionnee de sorte que certains, mais pas la 3s totalite, des multiples cocurs de processeur puissent executer simultanement les - 8 2840425 jeux d'essais. Ces joux d'essais qui s'adapteront dans le nombre d'entrees de la TLB ont des preetablissements et des references d'emplacements TLB reaffectes si necessaire. Le jeu d'essais est ensuite marque comme pouvant etre execute dans une partition plus grande sur la nouvelle architecture, puis sort). Dans un autre mode de real i sati on, un quatrieme niveau de filtrage et de conversion automatises est propose. Dans ce mode de realisation, le compte d'entrees de la TLB initialisees et utilisees par le jeu d'essais est compare au nombre maximal d'entrees de la TLB qui peuvent etre disponibles dans la nouvelle architecture en attribuant autant d'entrees de la TLB que possible aux o jeux d'essais. Ces jeux d'essais qui s'adapteront au nombre maximal d'entrees de la TLB ont des preetablissements et des references d'emplacements TLB reaffectes si necessaire. Le jou d'essais est ensuite marque comme pouvant etre execute dans une partition autonome sur la nouvelle architecture, puis sort). Les jeux d'essais restarts vent etiquetes comme necessitant une conversion manuelle. La figure 1 est une illustration de TLB de petite, moyens et grands elements au sein d'une famille de processeurs; la figure 2 est une premiere partie d'un organigramme d'un programme automatique de filtrage et de conversion de jou d'essais; et o la figure 3 est une seconde partie d'un organigramme d'un programme automatique de filtrage et de conversion de jeu d'essais. Un jeu d'essais, destine a etre execute soit sur une simulation, soit sur des circuits reels d'un circuit integre pour processeurs, est extrait d'une bibliotheque de jeux d'essais preexistants. Le jeu d'essais est con >cu pour utiliser des emplacements particuliers 52, 54 (figure 1) dans une TLB 50. Ceux-ci peuvent egalement etre les emplacements inutilises 56 dans la TLB. Une nouvelle architecture de circuits integres pour processeurs comportant egalement une TLB est definie. Cette architecture fournit une TLB qui peut, mais cela n'est pas necessaire, etre de la meme dimension que celle de la TLB d'origine 50. La nouvelle architecture de processeur peut comporter une TLB 58 plus petite que la TLB 50 d'origine, ou elle peut comporter une TLB 60 qui est partagee parmi de multiples cceurs de processeur. La nouvelle architecture peut assurer ['execution simultanee de flux d'instructions multiples, chacun attribue a une partition particuliere 62, 64 de la TLB. Lorsque des flux d'instructions multiples stexecutent sur cette nouvelle 9 2840425 architecture, chaque flux est capable d'etre attribue a une partition TLB de dimension standard 62, 64; lorsque moins de flux ou un seal flux s'executent, le flux en cours d' execution est capable d' etre attribue a une partition TLB agrandie. Dans un mode de realisation particulier, le jeu d'essais est entre dans un ordinateur numerique executant un procede de filtrage et de conversion de jeu d'essais 100 automatise (figure 2). Les informations relatives a ['installation et aux codes d'essai vent lues depuis chaque jeu d'essais. Les informations d'utilisation d'entrees de la TLB et d'installation vent lues (102) a partir des informations relatives a ['installation et au code d'essai. o Dans un premier niveau 103 du filtrage et de la conversion automatises' les entrees de la TLB initialisees et utilisees par le jeu d'essais 52, 54 vent comparees (104) aux entrees de la TLB disponibles dans une partition TLB de dimensions standard 58, 62 disponible sur une nouvelle architecture. Ce nombre d'entrees de la TLB disponible est la dimension de la TLB ou la dimension d'une partition TLB standard, conformement au fait que la nouvelle architecture du processeur est capable d'executer de multiples flux d'instructions. La partition de dimension standard peut etre placee sur un emplacement particulier dans la TLB. Si (106) toutes les entrees de la TLB initialisees et utilisees stadaptent, le jeu d'essais est marque comme pouvant etre execute sur la nouvelle architecture et sorti (108) vers une bibliotheque de jeux d'essais convertis. Dans un mode de realisation particulier, un second niveau 110 de filtrage et de conversion automatises est propose. Dans ce mode de realisation, les entrees de la TLB initialisees et utilisees par le jeu d'essais vent comptees (112). Le compte des entrees utilisees est compare (112) au nombre d'entrees de la TLB disponibles dans la partition de dimensions standard attendue disponible sur la nouvelle architecture. Si (114) le compte est inferieur a ou egal au nombre disponible, les entrees de la TLB utilisees par le jeu d'essais vent reaffectees (116) aux emplacements TLB 66, 68 ou 70, 72 a l'interieur de la partition TLB standard a un emplacement particulier dans la TLB. La reaffectation peut necessiter la modification des informations relatives a ['installation. Dans certains cas, la reaffectation peut necessiter la modification des adresses TLB referencees par le code d'essai du jeu d'essais. Les deux types de reaffectation vent effectues comme requis par le jou d'essais individual. Le jeu d'essais modifie est marque comme pouvant etre execute sur la nouvelle architecture, puis sorti (108). 2840425 Dans un mode de realisation particulier, un troisieme niveau 118 de filtrage et de conversion automatises est propose. Dans ce mode de realisation pour utilisation avec des circuits integres pour multiprocesseurs, le compte des entrees utilisees est compare a ltespace TLB disponible si la TLB est s repartitionnee en supposant que certains, mais pas la totalite, des processeurs s'executent simultanement. La comparaison determine (120) si le jou d'essais peut s'adapter dans l'espace TLB disponible si la TLB est repartitionnee. Si (122) le jeu d'essais s'adapte dans une TLB repartitionnee, les informations relatives a ['installation de jeu d'essais vent modifiees pour s'assurer que la TLB est o repartitionnee (124) de sorte que tous les emplacements TLB disponibles soient attribues au jeu d'essais. Ensuite, les entrees de la TLB utilisees par le jeu d'essais vent reaffectees (126) si necessaire aux emplacements TLB, a l'interieur de la partition TLB agrandie. Un avertissement (127) est ensuite genere pour indiquer que ce jeu d'essais particulier necessite une partition agrandie, lorsque ['execution is en parallele d'un, ou plusieurs, mais pas de la totalite, autres flux d/instructions devrait etre arretee tandis que le jeu d'essais est execute. Le jeu d'essais modifie est marque comme pouvant etre execute sur la nouvelle architecture, puis sorti (108). Dans un mode de realisation particulier, un quatrieme niveau 128 de filtrage et de conversion automatises est propose. Dans ce mode de realisation, le compte des entrees utilisees est compare a l'espace TLB maximal disponible si la TLB est repartitionnee, pour determiner (130) (figure 3) si le jou d'essais peut s'adapter dans l'espace TLB disponible si la TLB entiere est attribuee au jeu d'essais. Si (132) le jeu d'essais stadapte dans une TLB repartitionnee, les informations relatives a ['installation du jeu d'essais vent modifiees pour stassurer que la TLB est repartitionnee (134) de sorte que tous les emplacements TLB disponibles soient attribues au jeu d'essais. Ensuite, les entrees de la TLB utilisees par le jeu d'essais vent reaffectees (136) si necessaire aux emplacements TLB a l'interieur de la partition TLB agrandie. Un avertissement 137 est ensuite genere o pour indiquer que ce jeu d'essais particulier doit etre execute en mode autonome, ou toute execution parallele quelconque d'autres flux d'instructions est arretee alors que le jeu d'essais est execute. Le jeu d'essais modifie est marque comme pouvant etre execute sur la nouvelle architecture, puis sorti (140). 1 1 2840425 Les jeux d'essais restarts vent etiquetes (142) comme necessitant une conversion manuelle. Les exigences en TLB de ces jeux d'essais vent sorties (144) pour aider un ingenieur dans la conversion. Un produit de programme informatique et un support quelconque risible par la machine, tel que EPROM, ROM, RAM, DRAM, memoire disque ou bande comportant un code risible par l'ordinateur qui, lorsque l'ordinateur les lit et les execute, ordonne a l'ordinateur d'effectuer une fonction particuliere ou une sequence de fonctions. Un ordinateur comportant le code charge ou stexecutant est generalement un produit de programme informatique etant donne qutil 0 incorpore DRAM et/ou memoire disque comportant le code. 12 2840425 REVENDICATIONS 1. Procede de conversion d'un jeu d'essais concu pour s'executer sur un premier element d'une famille de processeurs en un jou d'essais convert) pour s execution sur un second element d'une famille de processeurs, dans lequel a la fois le premier et le second elements de la famille de processeurs incorporent une TLB (repertoire de pages actives) et dans lequel le jeu d'essais utilise une pluralite d'emplacements a l'interieur de la TLB, le procede comprenant les etapes consistent a: 0 fire (102) le jou d'essais dans un ordinateur numerique, comparer automatiquement (104) chaque emplacement TLB utilise par le jeu d'essais aux emplacements TLB disponibles dans le second element de la famille de processeurs, et, si (106) le jou d'essais utilise seulement les emplacements TLB qui vent disponibles dans le second element de la famille de processeurs, indiquer que le jeu d'essais peut etre execute (108) sur le second element de la famille de processeurs. 2. Procede selon la revendication 1, comprenant en outre les etapes consistent a: determiner (114) si les entrees de la TLB utilisees par le jeu d'essais peuvent s'adapter dans la TLB du second element de la famille de processeurs si elles vent reaffectees et, si le TLB du second element de la famille de processeurs comporte un espace suffisant pour les entrees reaffectees, reaffecter (116) les entrees de la TLB utilisees par le jeu d'essais a celles disponibles dans la TLB du second element de la famille de processeurs; et sortir (108) le jou d'essais. 3. Procede selon la revendication 2, dans lequel l'etape de reaffectation des entrees de la TLB est effectuee par des etapes comprenant en outre la modification des adresses TLB referencees par des instructions du code d'essai du jou d'essais. 4. Procede de conversion d'un jou d'essais con,cu pour s'executer sur un premier element d'une famille de processeurs en un jeu d'essais convert) pour execution sur un second element d'une famille de processeurs, dans lequel a la fois les premier et second elements de la famille de processeurs incorporent une TLB, dans lequel le jou d'essais utilise une pluralite d'emplacements a l'interieur de la TLB et dans loquel le second element de la famille de processeurs comprend 13 2840425 de multiples noyaux de processeurs, le procede comprenant les etapes consistent a: fire (102) le jeu d'essais dans un ordinateur numerique, comparer automatiquement (104) chaque emplacement TLB utilise par le jeu d'essais aux emplacements TLB disponibles dans une partition standard de la TLB du second element de la famille de processeurs et, si le jeu d'essais utilise seulement les emplacements TLB qui vent disponibles dans la partition standard de la TLB du second element de la famille de processeurs, indiquer (108) que le jeu d'essais peut etre execute sur le second element de la famille de o processeurs; et determiner (114) si les entrees de la TLB utilisees par le jeu d'essais peuvent stadapter dans la TLB du second element de la famille de processeurs si reaffectees et si la TLB du second element de la famille de processeurs comporte un espace suffisant pour reaffecter les entrees, reaffecter (116) les entrees de la TLB utilisees par le jeu d'essais a celles disponibles dans la TLB du second element de la famille de processeurs, et sortir (108) le jeu d'essais avec les entrees de la TLB reaffectees. 5. Procede selon la revendication 4, dans lequel l'etape de reaffectation des entrees de la TLB est effectuee par des etapes comprenant la modification des informations relatives a ['installation du jeu d'essais. 6. Procede selon la revendication 5, dans lequel l'etape de reaffectation des entrees de la TLB est effectuee par des etapes comprenant en outre la modification des adresses TLB referencees par des instructions du code d'essai du jou d'essais. 7. Procede selon la revendication 6, comprenant en outre les etapes consistent a: determiner (114) que la partition TLB standard manque d'espace suffisant pour les entrees utilisees et, dans ce cas, determiner (122) si les entrees de la TLB utilisees par le jeu d'essais peuvent stadapter dans les entrees de la TLB disponibles dans une partition agrandie dans la TLB du second element de la famille de processeurs; et dans ce cas reaffecter (126) les entrees de la TLB utilisees par le jeu d'essais a celles qui vent disponibles dans la partition agrandie de la TLB du second element de la famille de processeurs, et 14 2840425 sortir (108) le jeu d'essais avec un avertissement (127) qui necessite une partition agrandie. 8. Produit de programme informatique comprenant un support risible par machine comportant des instructions lisibles par la machine pour convertir un jou d'essais con,cu pour s'executer sur un premier element d'une famille de processeurs en un jeu d'essais convert) pour execution sur un second element d'une famille de processeurs, dans lequel a la fois les premier et second elements de la famille de processeurs incorporent une TLB et dans lequel le jeu d'essais uti li se une pluralite d' emplacements a l' interieur de la TLB, les instructions o lisibles par la machine comprenant les instructions pour: comparer automatiquement (104) chaque emplacement TLB utilise par le jeu d'essais aux emplacements TLB disponibles dans le second element de la famille de processeurs; et si (106) le jeu d'essais utilise senlement les emplacements TLB qui vent disponibles dans le second element de la famille de processeurs, indiquer (108) que le jeu d'essais peut etre execute sur le second element de la famille de processeurs. 9. Produit de programme informatique selon la revendication 8 comprenant en outre des instructions enregistrees sur le support risible par la machine pour: compter (112) les entrees de la TLB utilisees par le jeu d'essais; determiner (114) si les entrees de la TLB utilisees par le jeu d'essais s'adapteront dans la TLB du second element de la famille de processeurs si les entrees de la TLB vent reaffectees; et, si les entrees de la TLB utilisees par le jou d'essais s'adaptent, reaffecter (116) les entrees de la TLB utilisees par le jeu d'essais aux emplacements TLB disponibles sur la TLB du second element de la famille de processeurs et sortir le jeu d'essais avec des entrees de la TLB reaffectees. 10. Produit de programme informatique selon la revendication 9, dans loquel la reaffectation des entrees de la TLB est effectuee par des instructions comprenant des instructions pour modifier des informations relatives a