Brevet FR2833115A1 — publié le 20030606

La présente invention concerne de façon générale la technologie des communications numériques appliquée à un émetteur/récepteur dans une station de base et à un émetteur/récepteur dans une station mobile ayant un turbocodeur. La présente invention concerne en particulier un dispositif et un procédé pour réaliser effectivement un dispositif d'entrelacement pour un turbo-codeur. De plus, la présente invention procure une technique pour éliminer un retard occasionné par le poinçonnage. Les émetteurs/récepteurs dans des systèmes de communication numériques comprennent des codeurs et des décodeurs de canal. Les codeurs de canal les plus largement utilisés sont des codeurs convolutifs et des turbo-codeurs. Le turbo-codeur comporte un dispositif d'entrelacement interne qui change l'ordre de données émises par une mémoire par rapport à l'ordre d'origine d'entrée des données dans la mémoire, en générant des adresses de lecture aléatoires. De façon générale, lorsqu'on poinçonne un signal et on émet le signal valide suivant au cours de l'émission de signaux en succession, le poinçonnage occasionne un retard de sortie, c'est-à-dire l'émission non successive de signaux valides avant et après le poinçonnage. La figure 1 est un schéma synoptique d'un dispositif d'entrelacement 20 classique. Sur la figure 1, le numéro de référence 11 désigne un générateur d'adresses pour générer des adresses pour changer la séquence de données d'entrée au moment où elles sont émises. Le générateur d'adresses 11 génère (K-S) adresses invalides si la taille S des données d'entrée est inférieure à la taille K d'une matrice bidimensionnelle. Le numéro de référence 12 désigne un poinçonneur pour poinçonner les adresses invalides. La figure 2 illustre un retard de sortie occasionné par le poinçonnage dans le dispositif d'entrelacement 10 classique. Le numéro de référence 21 désigne un exemple d'un signal de sortie du générateur d'adresses 11 représenté sur la figure 1. Des parties marquées 21A et 21B indiquent les positions d'adresses invalides. Le poinçonneur 12 reçoit les adresses dans le signal 21 et émet un signal 22 représenté sur la figure 2, en poinçonnant les adresses invalides marquées. Comme on le voit d'après le signal 22, le signal d'adresse est non continu à cause du poinçonnage et l'adresse qui vient après le poinçonnage est retardée. La technologie classique est appliquée principalement à des codeurs de canal et des décodeurs de canal en UMTS (Universal Mobile Télécommunication System), et elle exige des opérations complexes supplémentaires pour traiter un retard. La figure 3 est un schéma synoptique d'un turbocodeur 35 pour l'utilisation à titre de codeur de canal dans le système UMTS. Des données d'émission sont fournies à un premier codeur constitutif 31 et à un dispositif d'entrelacement 32 par l'intermédiaire d'un port d'entrée 30 dans le turbo-codeur 35. Le premier codeur constitutif 31 code les données d'entrée et émet un premier bit de parité P1. Le dispositif d'entrelacement 32 change l'ordre des données de sortie par rapport à l'ordre d'origine des données d'entrée. Un second codeur constitutif 33 code les données entrelacées et émet un second bit de parité P2. Entre temps, les données d'entrée sont simplement émises sous la forme d'un bit systématique X. Par conséquent, le turbo-codeur 35 émet le bit systématique X, le premier bit de parité Pl et le second bit de parité P2 pour les données d'émission d'entrée. Une unité de commande (non représentée) dans le système UMTS détermine la taille des données d'entrée, allant de 40 à 5112 bits, et indique au turbo-codeur 35 le nombre de bits d'entrée. Ensuite, le turbo-codeur 35 code les données d'entrée. La longueur des données d'entrée est variable. Le dispositif d'entrelacement 32 comprend une mémoire pour stocker séquentiellement les données d'entrée au fur et à mesure qu'elles sont reçues, et un générateur d'adresses pour générer des adresses de lecture conformément à une règle d'entrelacement prédéterminée, afin d'émettre les données d'entrée dans un ordre différent. Par exemple, une matrice bidimensionnelle d'une taille K avec 15 lignes R et 16 colonnes C correspond à 240 (K = RC), ce qui est nécessaire pour stocker des données d'entrée d'une taille S de 237 bits. Par conséquent, la mémoire stocke séquentiellement les données d'entrée à 237 bits dans les 240 zones de stockage de la matrice, en laissant inutilisés 3 bits de la zone de stockage. Le générateur d'adresses génère des adresses conformément à la règle d'entrelacement. Si un index d'entrelacement, I, généré conformément à une règle d'entrelacement prédéterminée, est supérieur à la taille de données d'entrée S (237), l'adresse est négligée. Si l'index I généré est inférieur ou égal à la taille de données d'entrée S (237), des données stockées à l'adresse dans la mémoire sont émises vers le second codeur constitutif 33. Le fait de devoir négliger les adresses plus grandes que la taille de données S occasionne une émission de données non continue vers le second codeur constitutif 33, et crée un retard. Le retard rend difficile l'estimation d'un temps de traitement exact dans le dispositif d'entrelacement 32, et des circuits de commande supplémentaires sont exigés pour reconstruire les données non continues sous la forme d'un train de données continues. Il est donc nécessaire de réaliser de manière effective un dispositif d'entrelacement pour un turbocodeur et de procurer une technique pour supprimer un retard occasionné par le poinçonnage. Un but de la présente invention est donc de procurer un dispositif d'entrelacement et un procédé pour émettre des données entrelacées, sans un retard. Un autre but de la présente invention est de procurer un dispositif et un procédé pour émettre des signaux sans un retard de sortie occasionné par le poinçonnage, lorsqu'on effectue un poinçonnage sur des signaux de sortie successifs. Un but supplémentaire de la présente invention est de procurer un dispositif d'entrelacement pour fournir des données successives à un second codeur constitutif dans un turbo-codeur. Un autre but supplémentaire de la présente invention est de procurer un procédé pour émettre à partir d'une mémoire des données stockées. Pour atteindre les buts précédents et d'autres, on décrit un appareil et un procédé dans lequel des données de taille S sont stockées dans une mémoire de taille K, la mémoire de taille K étant une matrice bidimensionnelle avec R lignes et C colonnes, R x C, et on génère des index d'entrelacement I conformément à une règle d'entrelacement prédéterminée, pour émettre les données de façon aléatoire à partir de la mémoire. On décrit un appareil pour émettre de façon aléatoire des données stockées séquentiellement dans une mémoire, comprenant un élément de retard pour recevoir un premier signal de commande dans un premier intervalle de temps, pour émettre un second signal de commande dans un second intervalle de temps, et pour émettre un troisième signal de commande dans un troisième intervalle de temps; un générateur d'index pour recevoir l'un du premier signal de commande et d'un quatrième signal de commande et émettre un index à la réception du premier ou du quatrième signal de commande, cet index représentant une position dans la mémoire; et un comparateur pour comparer l'index à un paramètre de référence représentatif de la taille des données stockées dans la mémoire, et émettre le quatrième signal de commande, au moment de la réception du second signal de commande au générateur d'index, si l'index est plus grand que le paramètre de référence. On décrit également un dispositif d'entrelacement fonctionnant sous la commande d'une unité de commande et ayant un générateur d'adresses pour émettre une adresse vers une mémoire, cette mémoire stockant séquentiellement des données d'entrée et émettant des données stockées à ladite adresse à la réception de cette adresse, l'unité de commande déterminant une taille de données des données d'entrée, comprenant un élément de retard pour recevoir un signal de validation d'index primaire et émettre un signal de validation de comparateur au bout d'un premier intervalle de temps, et émettre un signal de validation de générateur d'adresses au bout d'un second intervalle de temps ; générateur d'index pour recevoir l'un du signal de validation d'index primaire et d'un signal de validation d'index secondaire, et émettre un index à la réception du signal de validation d'index primaire ou du signal de validation d'index secondaire ; un comparateur pour comparer l'index et la taille de données au moment de la réception du signal de validation de comparateur, et pour émettre le signal de validation d'index secondaire si l'index est plus grand que la taille de données ; lequel une entrée du générateur d'adresses est connectée à la sortie du générateur d'index, et à la réception du signal de validation de générateur d'adresses, elle émet une adresse associée à un index généré le plus récemment. On décrit en outre un procédé pour émettre des données stockées provenant d'une mémoire, comprenant les étapes suivantes : on stocke séquentiellement des données d'entrée dans la mémoire ; détermine la taille des données d'entrée stockées ; reçoit un premier signal de commande et on génère un premier index; on compare le premier index à la taille de données et on génère un second index si le premier index est supérieur à la taille de données ; on génère un second signal de commande ; émet une adresse de mémoire associée au premier index si le second index n'est pas généré ; on émet une adresse de mémoire associée au second index si le second index est généré. De façon générale, si un premier index I est supérieur à une taille de données S, un second index est généré et émis avant l'émission de données invalides stockées dans la mémoire à l'emplacement du premier index. Ici, le poinçonnage est défini comme le fait d'émettre l'index d'entrelacement suivant sans émettre un index supérieur à la taille de données. Ceci est similaire au concept d'élagage ("pruning") utilisé dans le projet 3GPP (Third Generation Partnership Project). D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés, dans lesquels : La figure 1 illustre un dispositif d'entrelacement caractéristique; La figure 2 illustre des signaux de sortie ayant un retard de sortie occasionné par le poinçonnage, en tant que signaux de sortie du dispositif d'entrelacement caractéristique de la figure 1; La figure 3 illustre un turbo-codeur caractéristique; La figure 4 illustre un dispositif d'entrelacement conforme à un mode de réalisation de la présente invention; La figure 5 est un diagramme temporel fonctionnel du dispositif d'entrelacement conforme à un mode de réalisation de la présente invention ; La figure 6 est un organigramme illustrant le fonctionnement du dispositif d'entrelacement conforme à un mode de réalisation de la présente invention. Dans la description suivante, des fonctions ou des structures bien connues ne sont pas décrites en détail, du fait qu'elles obscurciraient l'invention par des détails inutiles. En se référant maintenant aux dessins, dans lesquels des numéros de référence semblables identifient des éléments similaires ou identiques dans toutes les figures, on va décrire en référence à la figure 4 un dispositif d'entrelacement conforme à un mode de réalisation de la présente invention. Le dispositif d'entrelacement 40 stocke séquentiellement des données d'entrée dans une mémoire 45, sous la commande d'une unité de commande de turbo-codeur (non représentée). Un signal de validation d'index primaire IN~EA1 est généré périodiquement par l'unité de commande de turbo-codeur à chaque intervalle de temps T. Le signal de validation d'index primaire IN~EA1 est appliqué à l'entrée d'un générateur d'index 43 et d'un élément de retard 41, pour l'utilisation dans la génération d'index d'adresse. L'élément de retard 41 retarde le signal de validation d'index primaire IN~EA1 d'un intervalle de temps Tl plus court que la période pour générer le signal de validation d'index primaire IN~EA1 (c'est-à-dire Tl Le générateur d'index 43 stocke une information concernant la taille K de la matrice bidimensionnelle et des paramètres initiaux nécessaires pour générer un nombre pseudo-aléatoire. A la réception du signal de validation d'index primaire IN~EA1, le générateur d'index 43 émet un index 1 (I = 0,... K-1) inférieur ou égal à K en utilisant les paramètres initiaux donnés, conformément à une règle prédéfinie, par exemple comme défini dans le standard UMTS. L'index 1 est appliqué à un comparateur 42 et un générateur d'adresses 44. Le comparateur 42 compare l'index 1 avec la taille de données d'entrée S. Si l'index 1 est supérieur à la taille de données d'entrée S, le comparateur 42 émet un signal de validation d'index secondaire IN~EA2. Le signal de validation d'index secondaire IN~EA2 est appliqué au générateur d'index 43, et sous l'effet de ce signal le générateur d'index 43 génère un autre index I. Le générateur d'index 43 génère un index I à la réception du signal de validation d'index primaire ou secondaire. L'élément de retard 41 génère également un signal de validation d'adresse ADD EA en retardant d'un intervalle de temps T2 le signal de validation d'index primaire IN~EA1. L'intervalle de temps T2 est plus long que l'intervalle de temps Tl du signal de validation de comparateur COMP~EA, mais inférieur à l'intervalle de temps T, c'est-à-dire la période du signal de validation d'index primaire IN~EA1 (c'est-à-dire Tl Comme il est connu en traitement numérique, des données sont de préférence traitées sur la base d'un multiple d'un octet (8 bits), du fait que le processeur, ou l'unité de commande, est conçu pour traiter des données sur la base du multiple d'un octet. Les données sont stockées par 8 bits ou un multiple de 8 bits à l'adresse désignée par l'adresse de lecture dans la mémoire. Par conséquent, les 9 bits supérieurs de l'adresse désignent une ligne dans la matrice bidimensionnelle de la mémoire 45, et les 4 bits inférieurs désignent une colonne dans la même ligne de cette matrice. Ici, la matrice bidimensionnelle est déterminée sur la base du maximum de données reçues dans une trame en UMTS. Par exemple, on suppose que 512 (ligne) x 16 (colonne) donnent 8192 bits. De plus, la configuration de la matrice peut être changée sous la dépendance d'une mémoire. La mémoire 45 reçoit des données commençant à une 0-ième ligne. Par exemple, si un dispositif d'entrelacement indique 1025 pour un index valide, les 9 bits supérieurs (64) sont assignés à une adresse (ligne) de la mémoire 45. Ici, si une valeur de données correspondant à 16 bits est lue dans la ligne correspondante de la mémoire 45, alors les 4 bits inférieurs (1) désignent une colonne de données de 16 bits, et les données correspondant aux données valides du dispositif d'entrelacement sont lues à partir de celle-ci. Ensuite, un second codeur constitutif reçoit des bits successifs provenant du dispositif d'entrelacement et génère des seconds bits de parité. Le premier codeur constitutif émet des premiers bits de parité en codant des données d'entrée séquentielles, sans entrelacement. Le retard exige un changement important des conditions temporelles du train de données pour maintenir la corrélation entre les données traitées par les codeurs. Cependant, du fait que le dispositif d'entrelacement conforme à un mode de réalisation de la présente invention produit des données de sortie sans aucun retard occasionné par le poinçonnage, il n'est pas nécessaire de considérer et de compenser un retard de sortie occasionné par le poinçonnage, pour faire concorder les données émises par les premier et second codeurs constitutifs. La figure 5 est un diagramme temporel fonctionnel du dispositif d'entrelacement représenté sur la figure 4. Sur la figure 5, un signal 51 indique le signal de validation d'index primaire IN~EA1. Le signal de validation d'index primaire IN~EA1 est généré à chaque période T. Le signal 51 montre huit signaux de validation d'index primaires IN~EA1 51a-51h qui sont générés. Le signal 52 montre à la fois le signal de validation d'index primaire IN~EA1 et le signal de validation d'index secondaire IN EA2. Deux signaux de validation d'index secondaires IN~EA2 52a et 52b sont représentés. La combinaison des signaux de validation d'index primaires et secondaires IN~EA1 et IN~EA2 représentés sur la ligne de signal 52 constitue les signaux d'entrée du générateur d'index 43. Le signal 53 indique des index générés par le générateur d'index 43 et, dans cet exemple, ils consistent en dix index 53A-53J. Comme on le voit d'après le signal 53, de nouveaux index sont émis en réponse à chacun des signaux de validation d'index primaires et secondaires IN~EA1 et IN~EA2. Le signal 54 indique le signal de validation de comparateur COMP~EA, et il consiste en huit signaux générés 54a-54h. Le signal de validation de comparateur COMP~EA est produit en retardant le signal de validation d'index primaire IN~EA1 du premier intervalle de temps Tl, avec Tl inférieur à T (c'est-à-dire Tl figure 5, huit signaux d'adresse 56A', 56B', 56C', 56E', 56F', 56H', 561' et 56J' sont produits en tant que signaux de sortie du générateur d'adresses 44. On va maintenant donner une description du fonctionnement du dispositif d'entrelacement conforme à un mode de réalisation de la présente invention, en se référant aux figures 4 et 5. La taille de mémoire K et les paramètres initiaux du dispositif d'entrelacement sont stockés dans une mémoire du turbo-codeur. Des données d'entrée sont reçues dans la mémoire 45, et la taille de données S est déterminée et stockée dans la mémoire du turbo-codeur. Un premier index 53A est émis par le générateur d'index 43 à la réception d'un premier signal de validation d'index primaire IN~EA1 51a. Un premier signal de validation de comparateur COMP~EA 54a est généré en retardant le premier signal de validation d'index primaire IN~EA1 51a dans un élément de retard 41, d'un premier intervalle de temps égal à Tl. Le comparateur 42 compare le premier index 53A avec la taille de données d'entrée S. Du fait que, dans cet exemple, l'index 53A est inférieur à S, un signal de validation d'index secondaire IN~EA2 n'est pas généré. Après que le premier signal de validation d'index primaire IN~EA1 51a a été retardé du second intervalle de temps T2, l'élément de retard 41 émet un premier signal de validation d'adresse ADD~EA 55a, qui est reçu par le générateur d'adresses 44, qui émet à son tour une adresse 56A'. Le générateur d'adresses 44 fournit l'adresse 56A' à la mémoire 45, et en réponse la mémoire 45 émet des données stockées à la position d'adresse 56A'. Les données émises sont dirigées vers le second codeur constitutif 33 pour le codage. Un second index 53B est émis par le générateur d'index 43 à la réception d'un second signal de validation d'index primaire IN~EA1 51b. Un second signal de validation de comparateur COMP~EA 54b est généré en retardant du premier intervalle de temps Tl le second signal de validation d'index primaire IN~EA1 51b, dans l'élément de retard 41. Le comparateur 42 compare le second index 53B avec la taille de données d'entrée S. Du fait qu'à nouveau, dans cet exemple, l'index 53B est inférieur à S, un signal de validation d'index secondaire IN~EA2 n'est pas généré. Après que le second signal de validation d'index primaire IN~EA1 51b a été retardé du second intervalle de temps T2, l'élément de retard 41 émet un second signal de validation d'adresse ADD~EA 55b, qui est reçu par le générateur d'adresses 44 qui, à son tour, émet une adresse 56B'. Le générateur d'adresses 44 fournit l'adresse 56B' à la mémoire 45 et, en réponse, la mémoire 45 émet des données stockées à la position d'adresse 56B'. Les données émises sont dirigées vers le second codeur constitutif 33 pour le codage. Un troisième index 53C est émis par le générateur d'index 43 à la réception du troisième signal de validation d'index primaire IN~EA1 51c. Un troisième signal de validation de comparateur COMP~EA 54c est généré en retardant du premier intervalle de temps Tl le troisième signal de validation d'index primaire IN~EA1 51c, dans l'élément de retard 41. Le comparateur 42 compare le troisième index 53C avec la taille des données d'entrée S. Du fait qu'à nouveau, dans cet exemple, l'index 53C est inférieur à S, un signal de validation d'index secondaire IN~EA2 n'est pas généré. Après que le troisième signal de validation d'index primaire IN~EA1 51c a été retardé de l'intervalle de temps T2, l'élément de retard 41 émet un troisième signal de validation d'adresse ADD~EA 55c, qui est reçu par le générateur d'adresses 44, qui émet à son tour une adresse 56C'. Le générateur d'adresses 44 applique l'adresse 56C' à la mémoire 45 et, en réponse, la mémoire 45 émet des données stockées à la position d'adresse 56C'. Les données émises sont dirigées vers le second codeur constitutif 33 pour le codage. Lorsqu'un quatrième signal de validation d'index primaire IN~EA1 51d est appliqué au dispositif d'entrelacement 40, le générateur d'index 43 émet un quatrième index 53D. Un quatrième signal de validation de comparateur COMP~EA 54d est généré après que le quatrième signal d'index primaire IN~EA1 51d a été retardé du premier intervalle de temps Tl. Le comparateur 42 compare le quatrième index 53D avec la taille de données d'entrée S. Dans cet exemple, l'index 53D est supérieur à la taille de données S, et par conséquent le comparateur 42 génère un signal de validation d'index secondaire IN~EA2 52a. En réponse au signal de validation d'index secondaire IN~EA2 52a, le générateur d'index 43 génère un cinquième index 53E à la réception du signal de validation d'index secondaire IN~EA2 52a. Après que le quatrième signal de validation d'index primaire IN~EA1 51d a été retardé du second intervalle de temps T2, l'élément de retard 41 émet un quatrième signal de validation d'adresse ADD EA 55d, et le générateur d'adresses 44 émet une adresse 56E' conformément au quatrième signal de validation d'adresse ADD~EA 55d. Du fait que le générateur d'adresses 44 n'a pas reçu un signal de validation d'adresse ADD~EA lorsque le quatrième index 53D était à son entrée, le générateur d'adresses 44 n'a pas traité le quatrième index 53D. Ce n'est que lorsque le quatrième signal de validation d'adresse ADD~EA 55d a été reçu au générateur d'adresses 44 que le générateur d'adresses 44 a émis une adresse valide 56E' basée sur le cinquième index 53E présent à l'entrée du générateur d'adresses 44 au moment de la réception du quatrième signal de validation d'adresse ADD EA 55d. De cette manière, l'index invalide de 53D est ignoré du fait qu'il représente une adresse de mémoire supérieure à la taille de données S, et un index suivant 53E est généré par le générateur d'index 43 avant que le générateur d'adresses 44 agisse sur l'adresse invalide. Le générateur d'adresses 44 fournit l'adresse 56E' à la mémoire 45, et en réponse la mémoire 45 émet des données stockées à la position d'adresse 56E'. Les données émises sont dirigées vers le second codeur constitutif 33 pour le codage. Un sixième index 53F est émis par le générateur d'index 43 à la réception d'un cinquième signal de validation d'index primaire IN~EA1 51e. Un cinquième signal de validation de comparateur COMP~EA 54e est généré en retardant du premier intervalle de temps Tl le cinquième signal de validation d'index primaire IN~EA1 51e, dans l'élément de retard 41. Le comparateur 42 compare le sixième index 53F avec la taille des données d'entrée S. Du fait qu'à nouveau, dans cet exemple, l'index 53F est inférieur à la taille des données S, un signal de validation d'index secondaire IN~EA2 n'est pas généré. Après que le cinquième signal de validation d'index primaire IN~EA1 51e a été retardé du second intervalle de temps T2, l'élément de retard 41 émet un cinquième signal de validation d'adresse ADD~EA 55e, qui est reçu par le générateur d'adresses 44 qui, en réponse, émet une adresse 56F'. Le générateur d'adresses 44 applique l'adresse 56F' à la mémoire 45 et, en réponse, la mémoire 45 émet les données stockées à la position d'adresse 56F'. Les données émises sont dirigées vers le second codeur constitutif 33 pour le codage. Lorsqu'un sixième signal de validation d'index primaire IN~EA1 51f est appliqué au dispositif d'entrelacement 40, le générateur d'index 43 émet un septième index 53G. Un sixième signal de validation de comparateur COMP~EA 54f est généré après que le sixième signal de validation d'index primaire IN~EA1 51f a été retardé du premier intervalle de temps Tl. Le comparateur 42 compare le septième index 53G avec la taille de données d'entrée S. Dans cet exemple, l'index 53G est à nouveau supérieur à la taille de données S, et par conséquent le générateur 42 génère un signal de validation d'index secondaire IN~EA2 52b. En réponse au signal de validation d'index secondaire IN~EA2 52b, le générateur d'index 43 génère un huitième index 53H au moment de la réception du signal de validation d'index secondaire IN~EA2 52b. Après que le sixième signal de validation d'index primaire IN~EA1 51f a été retardé du second intervalle de temps T2, l'élément de retard 41 émet un sixième signal de validation d'adresse ADD~EA 55f, et le générateur d'adresses 44 émet une adresse 56H' conformément au sixième signal de validation d'adresse ADD~EA 55f. Du fait que le générateur d'adresses 44 n'a pas reçu un signal de validation d'adresse ADD~EA lorsque le septième index 53G était à son entrée, le générateur d'adresses 44 n'a pas traité le septième index 53G. Ce n'est que lorsque le sixième signal de validation d'adresse ADD~EA 55f était reçu au générateur d'adresses 44 que le générateur d'adresses 44 a émis une adresse valide 56H' sur la base du huitième index 53H présent à l'entrée du générateur d'adresses 44 au moment de la réception du sixième signal de validation d'adresse ADD~EA 55f. De cette manière, l'index invalide 53G est ignoré du fait qu'il représente une adresse de mémoire supérieure à la taille de données S, et un index 53H suivant est généré par le générateur d'index 43 avant que le générateur d'adresses 44 agisse sur l'adresse invalide. Le générateur d'adresses 44 applique l'adresse 56H' à la mémoire 45 et, en réponse, la mémoire 45 émet des données stockées à la position d'adresse 56H'. Les données émises sont dirigées vers le second codeur constitutif 33 pour le codage. Le processus continue d'une manière similaire au traitement de l'index 53A, pour traiter les index 531 et 53J, ce qui conduit à la génération d'adresses 561' et 56J' par le générateur d'adresses 44. Ceci achève un cycle de huit signaux de validation d'index primaires. Dans l'exemple précédent dans lequel la taille de données S est égale à 237, ce processus continuerait jusqu'à ce que les 237 adresses valides aient toutes été générées. Comme décrit ci-dessus, si un index généré I est supérieur à la taille de données S, le signal de validation d'index secondaire IN~EA2 est généré immédiatement après que le comparateur 42 est validé, et un index suivant est généré par le générateur d'index 43. Ensuite, le signal de validation d'adresse ADD~EA est généré pour générer ainsi une adresse sans aucun retard. Conformément à la règle d'entrelacement du système UMTS, des valeurs supérieures à S ne sont jamais générées successivement pour des données d'entrée d'une taille quelconque, et par conséquent il n'est pas nécessaire de comparer un index généré par le second signal de validation secondaire IN~EA2, avec la taille de données S. Dans la description ci-dessus, on utilise un index à titre de moyen pour générer une adresse. Selon une variante, l'index lui-même peut être émis en tant qu'adresse. Dans ce cas, le générateur d'index 43 fonctionne comme un générateur d'adresses qui émet sélectivement une adresse en réponse au signal de validation d'adresse ADD EA. La figure 6 est un organigramme qui illustre le fonctionnement du dispositif d'entrelacement 40 conforme à un mode de réalisation de la présente invention. En se référant à la figure 6, on note que les valeurs de matrice bidimensionnelle R, C et K, et un paramètre initial pour l'entrelacement, sont stockés dans le turbo-codeur. A l'étape 61, le turbo-codeur stocke séquentiellement des données d'entrée dans la mémoire et détermine la taille de données S. A l'étape 62, un premier signal de validation d'index primaire IN~EA1 est reçu par l'élément de retard 41 et le générateur d'index 43. A l'étape 63, le générateur d'index 43 génère un premier index. A l'étape 64, un index I est comparé avec la taille de données S pour déterminer si I est inférieur ou égal à S. S'il est déterminé que l'index I est inférieur ou égal à la taille de données S, à l'étape 65 des données associées au premier index sont émises. Cependant, s'il est déterminé à l'étape 64 que l'index I est supérieur à la taille de données S, le générateur d'index 43 du dispositif d'entrelacement 40 génère un signal de validation d'index secondaire à l'étape 66. Ensuite, à l'étape 67, le générateur d'index 43 génère un second index. Le second index est envoyé au générateur d'adresses 44 pour émettre, à l'étape 65, des données associées au second index. Ensuite, à l'étape 68, l'unité de commande du turbo-codeur détermine si le nombre d'index émis est égal à la taille de données S. Si le nombre d'index émis n'est pas égal à la taille de données S, le processus retourne à l'étape 62 pour attendre un second signal de validation d'index primaire. Cependant, si le nombre d'index émis est égal à la taille de données S, le processus se termine pour attendre le bloc de données suivant, s'il y en a un. Le dispositif et le procédé de l'invention permettent donc d'effectuer des émissions de données successives sans retard occasionné par le poinçonnage. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Appareil pour émettre de façon aléatoire des données stockées séquentiellement dans une mémoire (45), caractérisé en ce qu'il comprend : des moyens (43) pour générer un premier index (I) représentant une position dans la mémoire (45); des moyens (42) pour comparer avec le premier index (I) un paramètre de référence (S) représentatif de la taille d'un bloc de données d'entrée stockées dans la mémoire (45); et des moyens (44) pour émettre des données stockées dans la position de mémoire si le paramètre de référence (S) est inférieur ou égal au premier index (I). 2. Appareil selon la revendication 1, caractérisé en ce qu'il comprend en outre des moyens (43) pour générer un second index si le paramètre de référence (S) est supérieur au premier index. 3. Appareil selon la revendication 2, caractérisé en ce que les moyens pour générer le premier index comprennent un générateur d'index (43) pour générer le premier ou le second index sous l'effet de l'application, respectivement, d'un signal de commande primaire ou secondaire (IN~EA1, IN~EA2). 4. Appareil selon la revendication 3, caractérisé en ce que le signal de commande primaire (IN~EA1) est un signal reçu périodiquement par les moyens (43) pour générer le premier index, pour déclencher la génération du premier index. 5. Appareil selon la revendication 4, caractérisé en ce que le signal de commande secondaire (IN~EA2) est un signal généré par l'appareil si le paramètre de référence (S) est supérieur au premier index (I), et reçu par les moyens (43) pour générer le second index, pour déclencher la génération du second index. 6. Appareil selon la revendication 5, caractérisé en ce que les moyens de comparaison comprennent un comparateur (42) pour recevoir l'index (I) provenant du générateur d'index (43) et le paramètre de référence (S), et émettre le signal de commande secondaire (IN~EA2) si l'index (I) est inférieur ou égal au paramètre de référence (S) . 7. Appareil selon la revendication 6, caractérisé en ce que les moyens pour émettre des données comprennent un générateur d'adresses (44) pour générer un ordre de sortie de mémoire lorsqu'il reçoit un troisième signal de commande (ADD~EA). 8. Appareil pour émettre de façon aléatoire des données stockées séquentiellement dans une mémoire (45), caractérisé en ce qu'il comprend : un élément de retard (41) pour recevoir un premier signal de commande (IN~EA1) avec un premier intervalle de temps (T), émettre un second signal de commande (COMP~EA) au bout d'un second intervalle de temps (Tl), et émettre un troisième signal de commande (ADD~EA) au bout d'un troisième intervalle de temps (T2); un générateur d'index (43) pour recevoir l'un du premier signal de commande (IN~EA1) et d'un quatrième signal de commande (IN~EA2), et pour émettre un index (I) à la réception du premier ou du quatrième signal de commande, cet index représentant une position dans la mémoire (45); et un comparateur (42) pour comparer l'index (I) avec un paramètre de référence (S) représentatif de la taille des données stockées dans la mémoire (45) , et pour émettre le quatrième signal de commande (IN~EA2) vers le générateur d'index (43), à la réception du second signal de commande (COMP~EA), si l'index (I) est supérieur au paramètre de référence (S) . 9. Appareil selon la revendication 8, caractérisé en ce que le troisième intervalle de temps (T2) est supérieur au second intervalle de temps (Tl) et inférieur au premier intervalle de temps (T). 10. Appareil selon la revendication 9, caractérisé en ce qu'il comprend en outre un générateur d'adresses (44) pour recevoir l'index (I) et émettre vers la mémoire (45) une adresse de mémoire représentée par l'index, à la réception du troisième signal de commande (ADD~EA). 11. Appareil selon la revendication 10, caractérisé en ce que la mémoire (45) émet des données se trouvant à ladite adresse de mémoire. 12. Procédé d'émission de données stockées dans une mémoire (45), caractérisé en ce qu'il comprend les étapes suivantes : on stocke (61) séquentiellement des données d'entrée dans la mémoire (45); on détermine (61) la taille (S) des données d'entrée stockées; on reçoit (62) un premier signal de commande (IN~EA1) et on génère (63) un premier index (I); on compare (64) le premier index (I) avec la taille de données (S) et on génère (67) un second index si le premier index est supérieur à la taille de données (S); on génère (66) un second signal de commande (IN~EA2); on émet (65) une adresse de mémoire associée au premier index si le second index n'est pas généré; et on émet (65) une adresse de mémoire associée au second index si le second index est généré. 13. Dispositif d'entrelacement (40) commandé par une unité de commande et ayant un générateur d'adresses (44) pour émettre une adresse vers une mémoire (45), cette mémoire stockant séquentiellement des données d'entrée et émettant des données stockées à ladite adresse sous l'effet de la réception de cette adresse, l'unité de commande déterminant une taille de données (S) des données d'entrée, caractérisé en ce qu'il comprend : un élément de retard (41) pour recevoir un signal de validation d'index primaire (IN~EA1) et émettre un signal de validation de comparateur (COMP~EA) au bout d'un premier intervalle de temps (Tl), et émettre un signal de validation de générateur d'adresses (ADD~EA) au bout d'un second intervalle de temps (T2); et un générateur d'index (43) pour recevoir l'un du signal de validation d'index primaire (IN~EA1) et d'un signal de validation d'index secondaire (IN EA2), et émettre un index (I) à la réception du signal de validation d'index primaire (IN~EA1) ou du signal de validation d'index secondaire (IN EA2); et un comparateur (42) pour comparer l'index (I) et la taille de données (S), à la réception du signal de validation de comparateur (COMP EA), et pour émettre le signal de validation d'index secondaire (IN~EA2), si l'index est supérieur à la taille de données; et en ce qu'une entrée du générateur d'adresses (44) est connectée à la sortie du générateur d'index (43), et à la réception du signal de validation de générateur d'adresses (ADD~EA), le générateur d'adresses émet une adresse de mémoire associée à l'index généré le plus récemment.