Brevet FR2824970A1 — publié le 20021122

B 13809.3/PR La présente invention concerne d'une manière générale les circuits intogrés et plus particulièrement un circuit de sélection de base qui évite des pointes de bruit dans le signal de sortie pendant la commutation des phases. La sélection de phase est une technique répandue utilisée dans les systèmes numériques de restauration de cadencement et dans les boucles numériques à verrouillage de phase (PLL). Les systèmes numériques de restauration de cadencement et les boucles PLL numériques sont bien connus dans la technique. Dans une application à un circuit, une source de production de signaux d'horloge produit des signaux d'horloge multiphases comportant différentes phases. Le circuit peut inclure un multiplexeur (MUX) qui sélectionne un signal d'horloge ayant une phase donnée, devant être délivrée en tant que seul signal d'horloge de sortie. Lorsqu'il est appliqué à une bouale PLL par exemple, un signal de phase sélectionné ou un signal d'horloge sélectionné peut alors être envoyé à une boucle PLL à des fins de comparaison. Cependant un problème lié au procédé décrit est le risque que des pointes de bruit apparaissent dans le signal de sortie lorsque le multiplexeur est commuté d'une phase à l'autre. Des pointes de bruit parasites des signaux sont difficiles à éviter, en particulier à des vitesses élevées. La figure 1, annexée à la présente demande, représente un chronagramme illustrant le fonctionnement d'un sélecteur de phase classique, qui produit un signal de bruit (flancs indésirables de transition des signaux d'horloge) lorsque la sortie est commutée d'un signal (de phase) d'horloge à un autre. - En se référant à nouveau à la figure 1, deux phases ou signaux d'horloge Phase 2 et Phase 3 délivrés par une source de production de signaux d'horloge sont mélangés à un signal de sortie Outalk d'un sélecteur de phase. Bien que d'autres signaux d'horloge (non représentés) puissent être également présents, l'exemple mentionne deux signaux d'horloge pour la commodité de l' illustration. Un signal de sélection de multiplexeurs (non représentés) commute le signal de sortie Outclk d'une phase à l'autre. Comme cela est représenté, le signal de sélection de multiplexeur effectue une commutation de la Phase 2 à la Phase 3 à linstant t1, pendant la période pendant laquelle la Phase 2 est au niveau bas et avant que la Phase 3 passe au niveau bas, une pointe de bruit apparaît dans le signal de sortie Outclk. De façon similaire, si le signal de sélection de multiplexeur commute de la sortie provenant de la Phase 2 sur la Phase 3 après que la Phase 2 est passée au niveau haut et avant que la Phase 3 passe au niveau haut, il apparaît une pointe de bruit. La durée de la pointe de bruit dépend de la durse précise pendant laquelle la transition apparaît. De telles pointes de bruit dans le signal de sortie du sélecteur de phase sont indésirables étant donné qu'elles entraînent l' apparition d'un signal de sortie erroné. Des problèmes peuvent se présenter par exemple lorsqu'une telle pointe de bruit déclenche un compteur. Aux vitesses élevées le cadencement de la transition entre phases pour éviter de telles pointes de bruit devient de plus en plus difficile et imprévisible en raison de retards propres dans les portes logiques de commutation. De tels retards de propagation peuvent empêcher une synchronisation correcte de la transition du multiplexeur pour éviter la pointe de bruit. Avec la demande de plus en plus grande d'une vitesse accrue de fonctionnement pour les circuits inté- grés, il existe un besoin de disposer d'un circuit de sélection de phase qui évite des pointes de bruit dans le signal de sortie pendant la commutation entre phases. La présente invention satisfait à ces exigences à l' aide d'un circuit de sélection de phase qui peut fonc tionner sans pointe de bruit à la sortie à la fois pour de faibles vitesses et pour des vitesses élevées de fonction- nement, tout en conservant la fonctionnalité du dispositif. L' invention fournit un procédé et un circuit pour réaliser la sélection de phases tout en évitant des pointes de bruit dans le signal de sortie pendant la commutation entre phases. Dans une forme de réalisation la présente invention fournit un sélecteur de phase fonctionnant à grande vitesse, caractérisé en ce qu'il comporte un circuit possédant une pluralité de bornes d'entrce couplées de manière à recevoir une pluralité respective de signaux d'horloge comportant des phases différentes, et une plura- lité de bornes de commande couplées de manière à recevoir une pluralité respective de signaux de sélection de phase, que le circuit est configuré de manière à délivrer un pre- mier signal d'horloge sélectionné à partir de la pluralité de signaux d'horloge en réponse à une première combinaison des signaux de sélection de phase, et est en outre configuré de manière à effectuer une commutation du premier signal d'horloge sélectionné à un second signal d'horloge sélectionné, en réponse à une seconde combinaison du signal de sélection de phase, les premier et second signaux d'horloge étant envoyés simultanément à la sortie pendant - un intervalle de temps tel qu'il se produit une opération travail-avant-repos. Dans une autre forme de réalisation, il comprend un premier cTrcuit configuré de manière à recevoir une pluralité de signaux d'horloge ayant des phases différentes, diviser la pluralité de signaux d'horloge par N. multiplier le nombre de phases par N. et de délivrer des signaux d'horloge résultants, N étant supérieur ou égal à 2. Le premier circuit possède une pluralité de registres à bascule bistable de type D. Les registres sont couplés en série et chaque registre est configuré de manière à délivrer une phase différente. Les registres sont en outre commandés de façon cadencée par les signaux d'horloge. Dans une autre forme de réalisation, la présente invention fournit un second circuit configuré de manière à recevoir des signaux d'horloge de la part du premier cir- cuit, recevoir un premier signal de sélection de phase, - déIivrer un premier signal d'horIoge posséJant une phase correspondant au signal de sélection de phase, effectuer une commutation depuis le premier signal d'horloge sur un second signal dihorloge lorsqu'un second signal de sélection de phase est requ et empêcher l' apparition de pointes de bruit pendant la transition. Dans une autre forme de réalisation, le second circuit possède une pluralité de circuits de sélection. Chaque cTrcuit de sélection est configuré de manière à recevoir un signal d'horloge délivré par le premier cir- cuit, est configuré de manière à recevoir un signal de sélection de phase correspondant au signal d'horloge et est configuré de manière à délivrer le signal d'horloge lorsque le circuit de sélection est activé par le signal de sélection de phase. Les circuits de sélection de phase comportent des sorties qui sont combinées selon la combinaison NON-OU avec un multiplexeur du type NON-OU câblé. Le second cTrcuit comporte en outre un transistor PMOS élévateur de tension, qui est branché entre une source d'alimentation VCC et une sortie, et le transistor PMOS élévateur possède une grille couplée à une source VSS. Dans une autre forme de réalisation, au moins un circuit de sélection comporte un registre à bascule bista- ble de type D comportant une entrée configurce de manière à recevoir un signal de sélection de phase et comporte une sortie couplée à une première entrée d'une porte ET. Le registre est commandé de façon cadencoe par un signal d'horloge délivré par le premier circuit, et le signal d'horloge est envoyé à une seconde entrse de la porte ET. Un signal de sortie de la porte ET est appliqué à une , grille d'un transistor NMOS, le transistor est branché entre la sortie du sélecteur de phase et une source VSS, le second cTrcuit synchronisant les transitions des signaux de sélection de phase au niveau du flanc retombant des signaux d'horloge, qui leur correspondent. L' invention concerne en outre un sélecteur de phase à grande vitesse, caractérisé en ce qu'il comporte: un premier circuit configuré de manière à rece- voir une pluralité de signaux d'horloge ayant des phases 1 0 di fférentes et à divi ser en fréquence la plural ité de signaux d'horloge par N. et à multiplier le nombre des phases par N et à délivrer les signaux d'horloge résul- tants; et un second cTrcuit configuré de manière à recevoir des signaux d'horloge de la part du premier circuit et recevoir un premier signal de sélection de phase, délivrer un premier signal d'horloge posséJant une phase cor- respondant au signal de sélection de phase, effectuer une commutation depuis le premier signal d'horloge à un second signal dhorloge lorsqu'un second signal de sélection de phase est recu, pour empêcher des pointes de bruit pendant la transition, le second cTrcuit synchronisant les transi- tions des signaux de sélection de phase sur le flanc retombant de leurs signaux d'horloge correspondants, le second circuit produisant le second signal d'horloge lorsqu'il est sélectionné et supprimant le premier signal d'horloge après que le second signal d'horloge est appli- qué.. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur les- quels: - la figure 1, dont il a déjà été fait mention, représente un schéma de cadencement illustrant le fonc tionnement d'un sélecteur de phase classique, qui produit une pointe de bruit lorsque la sortie est commutée d' un signal d'horloge à un autre; - la figure 2 représente un schéma-bloc à niveau haut d'un sélecteur de phase incluant un multiplicateur de phase et un circuit diviseur du signal d'horloge et un cTrcuit multiplexeur de commutation de phases conformément à une forme de réalisation de la présente invention; - la figure 3 représente le schéma à niveau haut d'un multiplicateur de phase et le cTrcuit diviseur du signal d'horloge incluant des registres, selon une forme de réalisation de la présente invention; - la figure 4 représente un organigramme illus- trant le fonctionnement du multiplicateur de phase et du ctrcuit diviseur de signal d'horloge de la figure 3, y compris des signaux d'horloge pénétrant dans le multipli- cateur de phase et dans le circuit diviseur de signal d'horloge et produisant des signaux d'horloge excitant le ,. clrcult; - la figure 5 représente un schéma à niveau haut d'un circuit multiplexeur de commutation de phases incluant deux cTrcuits de sélection conformément à une forme de réalisation de la présente invention; et - la figure 6 représente un organigramme illus- trant le fonctionnement d'un sélecteur de phase incluant deux signaux de sélection de phase, deux signaux de phase qui se correspondent et des signaux de sortie obtenus avec des signaux de sortie sans pointe de bruit, selon une forme de réalisation de la présente invention. En référence aux dessins, on va maintenant décrire le procédé et le dispositif de sélection de phase . pour la mise en oeuvre du procédé de sélection de phase et le dispositif pour la mise en oeuvre du procédé selon la présente invention. La figure 2 montre un schéma-bloc à niveau haut d'un sélecteur de phase 200 incluant un cTrcuit formant multiplicateur de phase et diviseur de signal d'horloge 210 et un cTrcuit multiplexeur de commutation de phases 220 conformément à une forme de réalisation de la présente invention. Dans cette forme de réalisation, un circuit formant multiplicateur de phase et diviseur du signal d'horloge (PMCD) 210 est couplé à un circuit 220 formant multiplexeur de commutation de phases (PCM). En fonctionnement, le circuit PMCD 210 re,coit M signaux d'horloge ou signaux de source multiphases 230 de la part d'une source de production de signaux d'horloge (non représentée) avec M=5 dans l'exemple représenté. Le nombre précis M de signaux d'horloge multiphases peut varier en fonction de l'application spécifique. Dans cette forme de réalisation spécifique, un circuit PMCD 210 sert à délivrer des signaux de source 230 ou des signaux Source 1 à Source 5. Le circuit 210 divise alors la fréquence des signaux 230 par N et produit N x M phases sur ses sorties. Dans cet exemple, on a N=2, ce qui conduit à 10 phases. Le circuit 210 délivre alors des signaux de phase intermédiaires 240. Le nombre précis N x M de signaux de phase peut varier et dépend de l'application spécifique. Dans cette forme de réalisation, le circuit 210 délivre les signaux de phase Phase 1 et Phase 10. Pour des applications à grande vitesse, la durée disponible pour synchroniser une phase d'horloge sur un signal de sélection d'horloge est très faible. Ici, le fait de réduire la fréquence d'horloge par division a pour effet d'atténuer les exigences de cadencement pour éviter l' apparition de pointes de bruit. Le circuit 220 mélange et délivre un signal de sortie 260 sans produire aucune pointe de bruit. En fonctionnement, le circuit 220 re,coit des signaux de phase 240, dont chacun possède une phase différente. Le circuit 220 est configuré de manière à recevoir des signaux de sélection de commande et de phase 250, dont le nombre dépend du nombre de signaux de phase. Dans cet exemple, des signaux de sélection de phase SEL 1 à SEL 10 constituent les signaux de commande 250. Chaque signal de sélection de phase correspond à une phase différente fournie par les signaux de commande 250. Le circuit 220 est configuré de manière à synchroniser les signaux de sélection de phase sur les signaux de phase correspondants 240. Lorsquun nouveau signal de sélection de phase est reçu par le circuit 220, le circuit délivre un nouveau signal de phase correspondant au nouveau signal de sélection de phase. Pour empêcher l 'apparition de pointes de bruit, le circuit 220 désactive le premier signal de phase après que le second signal de sélection de phase a été requ, et active le second signal de phase avant que le premier signal de phase soit désactivé. La figure 3 représente un schéma-bloc à niveau haut d'un circuit 310 formant multiplicateur de phase et ... diviseur du signal d'horloge, qui comprend une chaîne de registres à décalage 315-360 conformément à une forme de réalisation de la présente invention. Une source à phases multiples commande les différents étages de registres à décalage 315-360. Dans cet exemple, on utilise les registres à décalage formés de bascules bistables de type D. Les registres 315-360 sont commandés de facon cadencée chacun par l'un de signaux de source Source 1 à Source 5. Par exemple, des registres 315 et 320 sont fermés par la Source 1. De façon analogue, les registres 325 et 330 sont commandés de façon cadencée par la Source 5. Les regroupements précis dépendent de l' application spécifique. Les registres 315-360 délivrent des signaux de phase intermédiaires Phase 1 à Phase 10. Dans une forme de réalisation spécifique, le registre 315 est un circuit de division par 2. Le registre 315 produit un signal de phase Phase 1. A son tour le signal Phase 1 commande une entrée D d'un registre 320, le registre suivant dans la chaîne. Le registre 301 produit un signal de sortie Phase 6, qui est le complément du signal Phase 1, et active une entrée D du registre 325, le registre suivant dans la chaîne. En continuant, le registre 325 produit un signal Phase 10, et le signal Phase 10 commande à son tour une entrce D dans le registre 330. Le registre 330 produit le signal Phase 5, qui commande une entrée D dans le registre 335, et ainsi de suite. Les signaux d'horloge de sortie résultants Phase 1 à Phase 10 ont une fréquence deux fois plus faible et une phase deux fois plus élevoe. Les regroupements précis et le nombre de signaux de phase dépendent de l'application spécifique. Par exemple, le circuit spécifique de la figure 3 réduit toutes les incertitudes de phase, qui peuvent résulter simplement de la division de chaque source d'entrée par deux. I1 garantit également que les phases produites ne sont pas biaisées. De même la séquence de connexions est basée sur des temps optimisés de stabi- lisation et de maintien pour les bascules bistables. On comprendra que cette réalisation spécifique est prévue ici uniquement à titre d' illustration, et que les autres formes de réalisation du circuit existent pour la même fonctionnalité. La figure 4 représente un organigramme illustrant le fonctionnement du circuit 310 formant multiplicateur de phase et diviseur du signal d'horloge de la figure 3 y compris des signaux d'horloge Source 1 à Source 5 pénétrant dans le circuit 310 et délivrant des signaux d'horloge Phase 1 à Phase 10 sortant du circuit. Dans cette forme de réalisation spécifique, des signaux Source 1 à Source 5 sont également espacés de telle sorte qu'ils sont séparés ... de 72 (360 /5 signaux). Les signaux de phase Phase 1 à Phase 10 ont une fréquence deux fois moins élevoe et sont également espacés de 36 (360 /10 signaux). On notera qu'en raison de l'opération de division par deux, les échelons de phase à 36 du signal d'horloge le plus lent correspondent : à un échelon de phase de 70 pour le signal d'horloge original. Par conséquent la résolution de phase reste constante. D'autres formes de réalisation permettent d'obtenir les mêmes résultats, c'est-à- dire qu'ils condui- sent à des signaux de sortie Phase 1 à Phase 10, qui pos- sèdent une fréquence deux fois plus faible et une phase double. Par exemple le circuit 310 pourrait inclure une chaîne de cinq registres à décalage qui fonctionnent de manière similaire à la chaîne de 10 registres à décalage décrits précédemment. Chaque registre pourrait délivrer un signal de phase et un complément de ce signal de phase, là o un inverseur couplé à la sortie du registre pourrait délivrer le complément. Par conséquent les 5 registres pourraient produire 10 signaux de phase différents Phase 1 à Phase 10. Lorsqu'on utilise 5 registres, comme cela vient dêtre décrit, une désadaptation de cadencement entre chaque sortie et son complément est introduite, ce qui peut conduire à des instabilités accrues. Par conséquent, il est préférable d'utiliser dix registres à décalage comme représenté sur la figure 3. La figure 5 représente un schéma à niveau haut d'un circuit de multiplexeur de commutation de phases 500 incluant deux circuits de sélection 510 et 520, conformé - ment à une forme de réalisation de la présente invention. Dans cette forme de réalisation spécifique, le circuit de sélection 510 comprend un registre à bascule bistable de type D 515 déclenché au niveau des flancs négatifs des signaux et qui possède une entrée configurée de manière à recevoir un signal de sélection de phase SEL2 et possède une sortie couplée à une première entrée d'une porte ET 520. Le registre 515 est commandé de façon cadencée par le signal Phase 2. De même le signal Phase 2 est introduit au niveau d'une seconde entrée de la porte ET 520. Une sortie de la porte ET 520 est couplée à une grille d'un transistor 525 qui réalise un couplage entre le noeud de sortie 530 du sélecteur de phase et une source VSS. Dans cette forme de réalisation spécifique, le transistor 525 est un transistor NMOS. Le circuit de sélection 520 peut être configuré de la même manière que le circuit 510 et est identique au circuit 510 dans la forme de réalisation de la figure 5. Les noeuds de sortie des cTrcuits de sélection de phase 510 et 520 sont multiplexés. Ceci peut être obtenu avec un multiplexeur du type NON-ET, ou un multiplexeur du type NON-OU câblé comme représenté sur la figure 5, ou par n'importe quel autre système approprié. Le cTrcuit 500 du multiplexeur de commutation de phases peut également inclure un transistor PMOS élévateur de tension, qui est branché entre une source VCC et les noeuds de sortie. Le transistor PMOS élévateur possède une grille couplée à une source VSS. En fonctionnement d'une manière générale le cTrcuit 500 du multiplexeur délivre un signal de phase correspondant au signal de sélection de phase qui est sélectionné. Par exemple le circuit 500 délivre le signal de signal de phase Phase 2 si le signal de sélection de phase SEL2 est sélectionné. De façon spécifique, les circuits de sélection 510 et 520 reçoivent tout d'abord respectivement des signaux d'entrée d'horloge multiphases Phase 2 et Phase 3. - A nouveau, en se référant à la forme de réalisation de la figure 2, les signaux Phase 2 et Phase 3 peuvent être pro- duits par le circuit 210. De façon spécifique, le circuit multiplexeur 500 synchronise tout d'abord les transitions des signaux de sélection de phase sur les flancs retombants des signaux d'horloge qui leur correspondent. Dans cette forme de réalisation particulière, ceci est réalisé avec un registre à bascule bistable de type D 515 déclenché au niveau des flancs négatifs des signaux. D'autres procédés appropriés peuvent être également utilisés pour atteindre le même objectif. Par exemple, on peut utiliser des registres qui sont déclenchés au niveau des flancs positifs des signaux, et ce naturellement avec des modifications additionnelles et appropriées, pour synchroniser les flancs dans des signaux. Ensuite, lorsqu' on active un nouveau signal de sélection de phase, un circuit de sélection correspondant à la nouvelle phase active un signal d'horloge correspondant. Le circuit de sélection, qui correspond à la première phase antérieure ou première phase, désactive le premier signal d'horloge, mais pas avant que le signal de sélection, cor respondant à la nouvelle phase, active le nouveau signal d'horloge. Ceci est également désigné dans la technique par "travail-avant-repos". Le cTrcuit de sélection nouvellement activé transmet alors le nouveau signal de phase correspondant à la sortie. Par exemple en se référant à nouveau à la figure 5, si le signal Phase 2 est délivré au niveau du noeud 530 et si le signal de sélection SEL3 est ensuite sélectionné (passe au niveau haut), le circuit de sélection correspondant 520 est activé et transmet le signal de phase correspondant Phase 3 au noeud de sortie 530. Le signal de sélection de phase SEL2 continue à activer le cTrcuit de sélection 510 de telle sorte que les deux signaux de phase Phase 2 et Phase 3 sont délivrés simultanément au noeud 530. Un tel chevauchement dépend de l'application spécifique. De même la commande pendant la durce de chevauchement peut être obtenue au moyen d'un logiciel approprié, d'un matériel approprié ou d'une com- binaison de ces derniers (non représentés). Une telle logique de commande est bien connue dans la technlque. Dans cet exemple, le registre 515 synchronise le signal de commande sur le flanc retombant du signal Phase 2 de sorte que, lorsque le signal de sélection SEL2 passe au niveau bas pour désactiver le circuit de sélection 510, le signal Phase 2 continue à être délivré au noeud de sortie 530 pendant un bref intervalle de temps. I1 en résulte un chevauchement. On comprendra que les cTrcuits tels que repré- sentés et décrits ici sont seulement une forme de réalisa- tion spécifique prévue uniquement à titre d'illustration. . Il existe d'autres formes de réalisation de circuits exis- tent, qui mettent en oeuvre la même fonctionnalité. Bien que la figure 5 représente deux circuits de sélection 510 et 520 indiqués à titre d' illustration, on peut utiliser un plus grand nombre de circuits de sélection pour obtenir un plus grand nombre de signaux de sélection et de phases. Par exemple, les signaux de sélection SEL2 et SEL3 peuvent être inclus dans un ensemble plus important de signaux de commande de sélection du multiplexeur, comme par exemple des signaux SEL2 à SEL10 de la figure 2. A nouveau, on peut utiliser un multiplexeur du type NON-OU câblé pour compléter le processus de sélection de phase. - La figure 6 représente un diagramme de cadence- ment illustrant le fonctionnement dun sélecteur de phase incluant deux signaux de sélection de phase SEL2 et SEL3, deux signaux de phase correspondants Phase 2 et Phase 3, et des signaux de phase résultants Phase2' et Phase3' et conduisant à des signaux de sortie sans pointe de bruit conformément à une forme de réalisation de la présente - invention. Comme cela est représenté, le sélecteur de phase effectue une commutation depuis le signal de phase Phase 2 au signal de phase Phase 3 en commençant à l' instant T1. De façon spécifique, le signal SEL2 est passé au niveau bas pour désactiver le signal Phase 2 et le signal SEL3 passe .. au niveau haut pour activer le signal Phase 3. Conformément à l' invention, le signal Phase 2 n'est pas désactivé avant que le signal Phase 3 soit activé. Il en résulte que la transition du signal Phase 2 faisant passer de l'état activé à létat désactivé est retardée. Le signal Phase 2' et le signal Phase 3' sont respectivement des versions commandées de Phase 2 et Phase 3, voir la figure 5. En se référant au signal Phase 2', ce signal est désactivé lors du flanc retombant suivant de la Phase 2, après que le signal SEL2 soit passé au niveau bas. De fac, on analogue, en - référence au signal Phase 3', ce signal est activé lors du flanc retombant suivant du signal Phase 3, une fois que le signal SEL3 est passé au niveau haut. Les signaux Phase 2' et Phase 3' résultants garantissent, en liaison avec la combinaison NON-OU câblée qui suit, une transition entre phases sans pointe de bruit. En conclusion, on peut voir que la présente invention fournit de nombreux avantages. En principe elle supprime les problèmes de limitation résultant de l'appa rition de pointes de bruit dans des circuits fonctionnant à grande vitesse. Des formes de réalisation spécifiques de la présente invention ont été présentées dans ce qui précède à titre d' illustration et pour la description. D'autres variantes, changements et modifications pouvant apparaître de fa,con évidente aux spécialistes de la technique restent dans le cadre de la présente invention. REVENDICATIONS 1. Sélecteur de phase fonctionnant à grande vitesse, caractérisé en ce qu'il comporte un circuit (500) possédant une pluralité de bornes d'entrée couplées de manière à recevoir une pluralité respective de signaux d'horloge comportant des phases différentes, et une plura- lité de bornes de commande couplées de manière à recevoir une pluralité respective de signaux de sélection de phase, que le cTrcuit est configuré de manière à délivrer un pre mier signal dhorloge sélectionné à partir de la pluralité de signaux d'horloge en réponse à une première combinaison des signaux de sélection de phase, et est en outre configuré de manière à effectuer une commutation du premier signal d' horloge sélectionné à un second signal d' horloge sélectionné, en réponse à une seconde combinaison du signal de sélection de phase, les premier et second signaux d'horloge étant envoyés simultanément à la sortie pendant un intervalle de temps tel qu'il se produit une opération travail-avant- repos. 2. Sélecteur de phase selon la revendication 1, caractérisé en ce que les phases des signaux d'horloge sont également espacées. 3. Sélecteur de phase selon la revendication 1, caractérisé en ce que les signaux de sélection de phase - sont déclenchés au niveau de leurs flancs négatifs. 4. Sélecteur de phase selon la revendication 1, caractérisé en ce que le circuit (500) comprend un circuit NON-OU logique pour exéauter une opération NON-OU logique sur la pluralité de signaux d'horloge. 5. Sélecteur de phase selon la revendication 4, caractérisé en ce que le circuit NON-OU logique comprend un multiplexcur. 6. Sélecteur de phase selon la revendication 4, caractérisé en ce que le circuit NON-OU logique comprend un multiplexeur du type NON-OU câblé. 7. Sélecteur de phase selon la revendication 1, caractérisé en ce que le circuit (500) comprend un diviseur configuré de manière à diviser des fréquences de la plura lité de signaux d'horloge par N. N étant un entier positif. 8. Sélecteur de phase selon la revendication 7, caractérisé en ce que N = 2. 9. Sélecteur de phase selon la revendication 7, caractérisé en ce que N est supérieur à 2. 10. Sélecteur de phase selon la revendication 1, caractérisé en ce que le nombre de phases est multiplié par N. 11. Sélecteur de phase selon la revendication 10, caractérisé en ce que N est supérieur ou égal à 2. 12. Sélecteur de phase à grande vitesse, carac térisé en ce qu'il comporte: un premier circuit (210) configuré de manière à recevoir une pluralité de signaux d'horloge ayant des -phases différentes et à diviser en fréquence la pluralité de signaux d'horloge par N. et à multiplier le nombre des phases par N et à délivrer les signaux d'horloge résul- tants; et un second circuit (220) configuré de manière à recevoir des signaux d'horloge de la part du premier circuit et recevoir un premier signal de sélection de phase, délivrer un premier signal d'horloge posséJant une phase correspondant au signal de sélection de phase, effectuer une commutation du premier signal d'horloge à un second signal d'horloge lorsqu'un second signal de sélection de phase est reçu, pour empêcher des pointes de bruit pendant la transition, le second circuit synchroni sant les transit ions des s ignaux de sélect ion de phase sur le flanc retombant de leurs signaux d'horloge correspondants, le second circuit produisant le second signal d'horloge lorsqu'il est sélectionné et supprimant le premier signal d'horloge après que le second signal d'horloge est appliqué. 13. Sélecteur de phase selon la revendication 12, caractérisé en ce que le premier circuit (210; 310) comprend une pluralité de registres (315- 360), les registres étant couplés en série et chaque registre étant configuré de manière à délivrer une phase différente. 14. Sélecteur de phase selon la revendication 13, caractérisé en ce que le premier registre (315) de la pluralité de registres est un circuit de division par deux. 15. Sélecteur de phase selon la revendication 13, caractérisé en ce que les phases ne sont pas biaisées. 16. Premier circuit dans un sélecteur de phase fonctionnant à grande vitesse selon la revendication 12, caractérisé en ce qu'une horloge d'entrée produit un signal de sortie de division par 2 et que des phases ultérieures sont obtenues par échantillonnage séquentiel du signal de sortie de division par 2. 17. Sélecteur de phase selon la revendication 12, caractérisé en ce que le second circuit (220) synchronise les transitions des signaux de sélection de phase sur le flanc retombant des signaux d'horloge qui leur correspon- dent. 18. Sélecteur de phase selon la revendication 12, caractérisé en ce que le second cTrcuit (220) comprend une - pluralité de circuits de sélection, et que chaque circuit de sélection est configuré de manière à recevoir un signal d'horloge délivré par le premier circuit, est configuré pour recevoir un signal de sélection de phase correspondant au signal d'horloge, et est configuré pour délivrer le signal d'horloge lorsque le cTrcuit de sélection est activé par ie signal de sélection de phase, le sélecteur de phase comprenant un circuit NON-OU logique pour l'application d'une logique NON-OU aux signaux d'horloge de sortie. 19. Sélecteur de phase selon la revendication 18, caractérisé en ce qu'au moins un circuit de sélection comprend un registre posséJant une entrée configurce.de manière à recevoir un signal de sélection de phase et une sortie couplée à une première entrée d'une porte ET, que le registre est commandé de façon cadencée par un signal dhorloge délivré par le premier cTrcuit, que le signal d'horloge est délivré à une seconde entrée de la porte ET, qu'une sortie de la porte ET est couplée à une grille d'un transistor, et que le transistor est branché entre la sortie du sélecteur de phase et une source VSS. 20. Sélecteur de phase selon la revendication 19, caractérisé en ce qu'au moins un registre est une bascule bistable de type D. 21. Sélecteur de phase selon la revendication 19, caractérisé en ce qu'il comporte en outre un transistor élévateur de tension branché entre une source VCC et la sortie, le transistor élévateur possédant une grille