Brevet FR2824682A1 — publié le 20021115

ST OO-GR2-422 DECLENCHEUR DE SCHMITT A CELLULE STANDARD Le domaine de l'invention est celui des circuits intégrés et concerne plus particulièrement un déclencheur de Schmitt pour circuit intégré. De façon connue, la valeur de tension en sortie d'un déclencheur de Schmitt suit la valeur de tension en entrce selon un cycle d'hystérésis. Dans un cycle d'hystérésis, une variation de la valeur de sortie est fonction de façon statique, c'est-à-dire indépendamment du temps, d'une variation de la valeur d'entrée et d'un état précédent de la valeur de sortie. On observe généralement sur un cycle d'hystérésis, une rémanence constituce par un palier sur la valeur de sortie pour de faibles variations de la valeur d'entrée. Tant qu'une accumulation de variations de même signe de la valeur d'entrée reste en dessous d'un certain seuil, la valeur de sortie ne bouge pas. Lorsque l'accumulation de variations de la valeur d'entrée dépasse ce seuil, la valeur de sortie subit une variation brusque d'amplitude généralement supérieure à l'accumulation des variations de la valeur d'entrée. Ce phénomène bien connu en électromagnétisme, traduit une certaine accumulation d'énergie sur la valeur de sortie, brusquement libérée pour une certaine variation de la valeur d'entrée. En électron iq ue analog iq u e, on reprod u it ce p hénomène dans u n déclencheur de Schmitt en agençant des transistors de façon à ce que la valeur en sortie ne quitte un premier état stable que pour une variation suffisante de la valeur d'entrée, en se mettant alors sur un deuxième état stable dual du premier, d'o le nom de déclencheur. Un déclencheur de Schmitt est particulièrement intéressant en électronique car il permet d'obtenir une valeur en sortie de type tout ou rien sur deux états stables même si une valeur d'entrée varie de façon continue entre plusieurs états intermédiaires. Dans un circuit intégré, on pourrait concevoir une cellule de transistors spécialement agencés pour réaliser les fonctions d'un déciencheur de Schmitt. L'inconvénient de cette démarche est que l'agencement de transistors, considérés alors au niveau analogique, est lié à la technologie de circuit intégré pour laquelle il a été conçu. Pour chaque technologie de circuits intégrés, il est alors nécessaire de concevoir à nouveau un agencement de transistors pour réaliser un déclencheur de Schmitt, spécialement adapté à cette technologie. Or, les technologies de circuits intégrés sont multiples et variées (TTL; CMOS; 0,18 m; 0,11 m; etc.). De plus, les technologies évoluent rapidement et il est préférable de ne pas freiner cette évolution par des temps d'étude considérables. Généralement, on développe pour une technologie de circuit intégré un nombre minimal de cellules standard telles que des portes logiques (ET, OU, inverseur) et des multiplexeurs, répertoriés dans une bibliothèque d'o sont prélevées les cellules standard de façon à créer un circuit intégré en les combinant entre elles. Ces cellules logiques standard réalisent généralement des fonctions de logique binaire et ne sont pas utilisées pour obtenir de façon simple des fonctions analogiques particulières telles que celles d'un déclencheur de Schmitt. Pour palier les inconvénients de l'état connu de la technique, I'invention a pour objet un circuit électrique comprenant une entrée et une sortie, caractérisé en ce qu'il comprend: - une première porte logique à plusieurs entrées, de seuil de déclenchement différent pour chaque entrée, I'entrée ayant le seuil de déclenchement le plus haut étant connectée à l'entrée du circuit électrique, la ou les autres entrces étant connectées à une tension de référence fixe; - une deuxième porte logique identique à la première porte logique, I'entrée ayant le seuil de déclenchement le plus bas étant connectée à l'entrée du circuit électrique, la ou les autres entrées étant connectées à la tension de référence fixe; - un commutateur à au moins deux entrées, la première entrée étant connectée à une sortie de la première porte logique, la deuxième entrée étant connectée à une sortie de la deuxième porte logique, une sortie de commutateur étant connectée à la sortie du circuit électrique et à une entrée de commande du commutateur de façon à ce qu'un état bas en sortie du commutateur connecte la sortie de la première porte logique à la sortie du circuit et à ce qu'un état haut en sortie du commutateur connecte la sortie de la deuxtème porte logique à la sortie du circuit. Ainsi, la sortie du circuit passe de l'état bas à l'état haut lorsque l'entrée du cIrcuit monte au-dessus du seuil de déclenchement le plus haut de la première porte logique. La sortie du circuit passe de l'état haut à l'état bas lorsque l'entrée du circuit descend en dessous du seuil de déclenchement le plus bas de la deuxième porte logique. L'hystérésis qui résulte de la différence de valeurs entre le seuil de déclenchement le plus haut et le seuil de déclenchement le plus bas, donne au circuit électrique les propriétés d'un déclencheur de Schmitt. L'invention sera mieux comprise à l'aide des exemples de réalisation décrits à présent en référence aux dessins annexés dans lesquels: - les figures 1 et 2 présentent le schéma d'un circuit conforme à l'invention réalisé au moyen de portes ET; - la figure 3 présente le schéma d'un circuit conforme à l'invention réalisé au moyen de portes OU; - la figure 4 présente le schéma d'un circuit conforme à l'invention réalisé au moyen d'une combinaison de portes ET et OU, - la figure 5 montre un cycle d'hystérésis obtenu avec un circuit conforme à l'invention; - la figure 6 est le schéma d'un exemple de porte ET en technologie CMOS; - la figure 7 est le schéma d'un exemple de porte OU en technologie CMOS. Le circuit électrique de la figure 1 comprend une entrée 1, une sortie 2, une porte ET 3, une porte ET 4 et un multiplexeur 5. Les portes logiques 3, 4 et le multiplexeur 5 sont issus d'une bibliothèque standard dans la technologie de réalisation du circuit électrique. Pa r exemple en tech nologie CM OS, u ne porte ET tel le q u e représentée en figure 6, comprend une entrée 6 reliée à la grille d'un transistor NMOS 16 et à la grille d'un transistor PMOS 18, ainsi qu'une entrée 7 relice à la grille d'un transistor NMOS 17 et à la grille d'un transistor PMOS 19. Les transistors 18 et 19 sont reliés en parallèle entre une tension haute par exemple de 5V et un point commun 22 relié aux grilles d'un transistor PMOS 20 et d'un transistor NMOS 21. Les transistors 16 et 17 sont reliés en série entre le point commun 22 et une tension basse par exemple à la masse du circuit. De la sorte, une tension nulle sur l'une des entrées 6, 7 rend bloquant l'un des transistors 16, 17 et rend passant l'un des transistors 18, 19, amenant le point commun 22 à la tension haute. Les transistors 20 et 21 reliés en série entre la tension haute et la tension basse jouent le rôle d'un inverseur de sorte qu'une tension haute du point commun 22 amène une sortie 10 à la tension basse. La sortie 10 est à la tension haute si et seulement si le point commun 22 est à la tension basse, c'est-à-dire si les entrées 6 et 7 sont toutes deux à la tension haute de façon à rendre passants les transistors 16, 17 et bloquants les transistors 18, 19. Le transistor 17 étant ici celui le plus proche de la tension basse, le seuil de tension nécessaire sur sa grille pour le rendre passant est plus faible que pour le transistor 16. Le seuil de tension nécessaire sur la grille du transistor 16 pour le rendre passant doit surmonter la chute de tension dans le transistor 17 lorsque celui-ci est mis en conduction. Ainsi, lorsqu'une tension haute est appliquée sur l'entrée 7, un seuil de tension sur l'entrce 6 pour déclencher la mise en conduction du transistor 16 est plus élevée que le seuil de tension sur l'entrée 7 pour déclencher la mise en conduction du transistor 17 lorsqu'une tension haute est appliquée sur l'entrée 6. Le circuit de la figure 1 exploite avantageusement cette dissymétrie des seuils de déclenchement sur les entrées 6 et 7. En référence à la figure 1, I'entrée 6 de la porte 3 est reliée à l'entrée 1 du circuit, I'entrée 7 de la porte 3 est reliée à la tension haute V5v. Une sortie 10 de la porte 3 est reliée à une entrée 12 du multiplexeur 5. Une sortie 11 de la porte 4 est reliée à une entrée 13 du multiplexeur 5. Deux entrées 8 et 9 de la porte 4 ont les mêmes propriétés que respectivement les deux entrées 6 et 7 telles qu'expliquées en référence à la figue 6. L'entrée 8 est reliée à la tension haute V5v. L'entrée 9 est reliée à l'entrée 1 du circuit. Une sortie 14 du multiplexeur 5 est reliée à la sortie 2 du circuit et à une entrée de commande 15 du multiplexeur 5. Les entrées 12, 13, 15 du multiplexeur 5 sont choisies de sorte qu'une tension basse sur l'entrée 15 connecte la sortie 14 sur l'entrce 12 et qu'une tension haute sur l'entrée 15 connecte la sortie 14 sur l'entrée 13. Ainsi, le multiplexeur 5 se comporte comme un commutateur commandé par sa tension de sortie. Le circuit de la figure 1 fonctionne tel que décrit à présent en référence à la figure 5. La figure 5 donne en ordonnées une tension Vs obtenue sur la sortie 2 du circuit, en fonction d'une tension VE sur l'entrée 1 du circuit, donnée en abscisse. En partant d'un état initial pour lequel la tension VE est nulle, la tension sur les sorties 10 et 11, est nulle et par conséquent, la tension Vs sur la sortie 2 est nulle. La sortie 14 est donc connectée sur l'entrée 12, c'est-à-dire sur la sortie 10 de la porte 3. Lorsque ia tension VE augmente, la tension sur la sortie 11 reste nulle tant que la tension VE reste inférieure au seuil de déclenchement de l'entrée 9, noté S(9). L'entrée 8 de la porte 4 étant reliée à la tension haute, lorsque la tension VE augmente pour franchir le seuil S(9), la tension sur la sortie 11 augmente pour atteindre la tension haute V5v. La tension Vs sur la sortie 2 reste basse car la sortie 14 est connectée sur la sortie 10. Lorsque la tension VE augmente, la tension VE reste inférieure au seuil de déclenchement de l'entrée 6, noté S(6), le seuil S(6) étant supérieur au seuil S(9). L'entrée 7 de la porte 3 étant reliée à la tension haute, lorsque la tension VE augmente pour franchir le seuil S(6), la tension sur la sortie 10 augmente pour atteindre la tension haute V5v. La sortie 14 étant connectée sur la sortie 2 augmente pour atteindre la tension haute. La tension haute sur la sortie 14 commute alors la sortie 14 sur l'entrée 13 du multiplexeur 5. La tension sur la sortie 11 de la porte 4 étant déjà haute, la tension Vs sur la sortie 2 reste haute pour toute excursion de tension VE de S(9) à V5V. En partant d'un état initial pour lequel la tension VE est maximale, la tension sur les sorties 10 et 11, est haute et pas conséquent, la tension Vs sur la sortie 2 est haute. La sortie 14 est donc connectée sur l'entrée 13, c'est-à-dire sur la sortie 11 de la porte 4. Lorsque la tension VE diminue pour franchir le seuil S(6), la tension sur la sortie 10 diminue pour atteindre la tension basse. La tension Vs sur la sortie 2 reste haute car la sortie 14 est connectée sur la sortie 11 de la porte 4. Tant que la tension VE diminue en restant supérieure au seuil de déclenchement de l'entrée 9, la tension sur la sortie 11 reste haute. Lorsque la tension VE diminue pour franchir le seuil S(9), la tension sur la sortie 11 diminue pour atteindre la tension basse. La tension Vs sur la sortie 2 diminue alors pour atteindre la tension basse à zéro. La tension basse sur la sortie 14 commute alors la sortie 14 sur l'entrée 12 du multiplexeur 5. La tension sur la sortie 10 de la porte 3 étant déjà basse, la tension Vs sur la sortie 2 reste basse pour toute excursion de tension VE de zéro à S(6). Le circuit de la figure 1 permet donc de créer un cycle d'hystérésis de la tension Vs en fonction de la tension VE tel qu'observé sur la figure 5. On sait qu'en magnétisme, un cycle d'hystérésis résulte d'un effet rémanant sur des orientations de dipoles magnétiques qui nécessite une induction magnétique d'énergie suffisante pour faire basculer ces orientations d'un sens à l'autre Cet effet rémanant est obtenu de façon simple dans le circuit de la figure 1, au moyen du rebouclage de la sortie 14 sur l'entrée 15 de commande du multiplexeur 5. La différence entre les seuils de déclenchement des entrées 6 et 9 simu le a lo rs l 'éne rgie re présentée pa r l'aire du cycl e d' hystérésis. Le circuit de la figure 2 amplifie avantageusement les résultats obtenus avec le circuit de la figure 1. En référence à la figure 2, les portes ET 3 et 4 sont remplacées respectivement par des portes ET 23 et 24 à quatre entrées. La porte ET 23 comprend alors quatre transistors NMOS reliés en série au iieu de deux, la grille de chaque transistor NMOS étant reliée à une entrée 7 6, 25, 26 de la porte 23. De même, la porte ET 24 comprend par construction quatre transistors NMOS reliés en série, la grille de chaque transistor NMOS étant reliée à une entrée 9, 8, 27, 28 de la porte 24 Pour les mêmes raisons que celles qui résultent des explications précédemment données en référence à la figure 6, le seuil de déclenchement des entrces 26, 28 est supérieur à celui des entrées 25, 27, à son tour supérieur au seuil de déclenchement des entrées 6, 8. Les explications qui précèdent pour le circuit de la figure 1 restent valables en remplaçant la sortie 10 de la porte 3 par une sortie 30 de la porte 23 et la sortie 11 de la porte 4 par une sortie 31 de la porte 24. La différence du circuit de la figure 2 réside dans le fait qu'à présent, I'entrée 26 de seuil de déclenchement le plus haut est relié à l'entrée 1 du circuit, les entrées 7, 6, 25 de seuil de déclenchement inférieur pour la porte 23 et les entrces 8, 27, 28 de seuil de déclenchement supérieur au seuil de déclenchement le plus bas pour la porte 24, sont reliées à la tension haute V5v Le seuil de déclenchement de l'entrée 26, noté S(26) sur la figure 5, étant supérieur au seuil de déclenchement S(6) de l'entrée 6, on observe un élargissement du cycle d'hystérésis résultant de la ligne montante en pointillés, issue de S(26) qui remplace sur la figure 5 la ligne issue de S(6). La tension Vs de sortie du circuit de la figure 2, est insensibilisé pour de plus grandes valeurs d'excursion de tension VE entre zéro et S(26) OU entre 5V et S(9) que pour le circuit de la figure 1. Le circuit électrique de la figure 3 est semblable à celui de la figure 2 OU les portes ET 23,24 ont été remplacées par des portes OU 33,34. Les portes logiques 33,34 sont issues d'une bibliothèque standard dans la technologie de réaiisation du circuit électrique. Par exemple en technologie CMOS, une porte OU à quatre entrées, telle que représentée en figure 7, comprend une entrée 36 reliée à la grille d'un transistor PMOS 44 et à la grille d'un transistor NMOS 48, une entrée 29 reliée à la grille d'un transistor PMOS 45 et à la grille d'un transistor NMOS 49, une entrée 35 reliée à la grille d'un transistor PMO 46 et à la grille d'un transistor NMOS 50, une entrée 37 reliée à la grille d'un transistor PMOS 47 et à la grille d'un transistor NMOS 51. Les transistors 48,49,50,51 sont reliés en parallèle entre une tension basse par exemple à la masse du circuit et un point commun 52 relié aux grilles du transistor PMOS 20 et du transistor NMOS 21. Les transistors 44,45,46,47 sont reliés en série entre une tension haute par exemple de 5V et le point commun 52. De la sorte, une tension haute sur l'une des entrées 36,29,35,37, rend bloquant l'un des transistors 44, 45, 46, 47 et rend passant l'un des transistors 48, 49, 50, 51, amenant le point commun 52 à la tension basse. L'étage inverseur des transistors 20,21 amène une sortie 40 de la porte OU à la tension haute si l'une des entrées 36,29,35,37 est à la tension haute. La sortie est à la tension basse si et seulement si le point commun 52 est à la tension haute, c'est-à-dire si les entrées 36,29,35,37 sont toutes à la tension basse de façon à rendre passants les transistors 44,45,46,47 et à rendre bloquant les transistors 48,49,50,51. Le transistor 44 étant ici celui le plus proche de la tension haute, le seuil de tension nécessaire sur sa grille pour le rendre bloquant est plus fort que pour les transistors 45, 46, 47. En effet, la tension de blocage du transistor 44 doit être supérieure à la chute de tension dans les transistors 45, 46, 47 lorsque ceux-ci sont en conduction. Ainsi, lorsqu'une tension basse est appliquce sur les entrées 29, 35, 37, un seuil de tension sur l'entrée 36 pour bloquer le transistor 44 est plus élevé que le seuil de tension sur l'entrée 37 pour bloquer le transistor 47 lorsqu'une tension haute est appliquée sur l'entrée 37 alors qu'une tension basse est appliquée sur les entrées 36, 29, 35. Le circuit de la figure 3 exploite avantageusement cette dissymétrie des seuils de déclenchement sur les entrées 36 et 37 de façon semblable au circuit de la figure 2. En référence à la figure 3, I'entrée 36 de la porte 33 est reliée à l'entrée 1, les entrées 29, 35, 37 sont reliées à la tension basse. Une sortie 40 de la porte 33 est reliée à l'entrée 12 du multiplexeur 5. Une sortie 41 de la porte 34 est reliée à l'entrée 13 du multiplexeur 5. Des entrées 42, 43, 38, 39 de la porte 34 ont les mêmes propriétés que respectivement les entrées 36, 29, 35, 37 telles qu'expliquées en référence à la figure 7. Les entrées 42, 43, 38 de la porte 34 sont reliées à la tension basse. L'entrée 39 est reliée à l'entrée 1 du circuit. Le circuit de la figure 3 fonctionne de façon identique au circuit de la figure 2. En variante, la figure 4 présente un circuit électrique semblable à celui de la figure 2 dans lequel, seule la porte 23 est remplacée par la porte 33. Une combinaison de porte OU et de porte ET permet d'exploiter le fait que les seuils de déclenchement les plus hauts et les plus bas des portes OU et des portes ET ne sont pas nécessairement identiques. En se fondant sur l'enseignement donné par le circuit de la figure 1, il est possible d'obtenir un cycle d'hystérésis le plus large en choisissant pour la porte logique 3, une porte logique avec le seuil de déclenchement le plus haut et pour la porte logique 4, une porte logique avec le seuil de déclenchement le plus bas parmi toutes les portes logiques OU et ET disponibles dans la bibliothèque de cellules pour la technologie de réalisation choisie. L'enseignement de l'invention ne se limite pas aux exemples présentés. Un fonctionnement dual peut être obtenu en remplaçant les portes ET et les portes OU par des portes NON-ET et des portes NON-OU. De même, I'enseignement ne se limite pas à la technologie CMOS, I'homme du métier peut transcrire facilement en courant le raisonnement explicité ci-dessus en tension pour exploiter l'invention dans d'autres technologies telles que la technologie TTL. Du point de vue de la logique combinatoire pour laquelle généralement, les cellules de la bibliothèque standard sont utilisées, le circuit électrique ci dessus décrit semble produire une simple tautologie. En réalité, le circuit électrique de l'invention utilise astucieusement les propriétés analogiques intrinsèques des cellules logiques pour réaliser un déclencheur de Schmitt sans avoir à concevoir un nouveau circuit analogique. Le schéma est indépendant de la technologie utilisée. En utilisant des cellules standard, les coûts d'étude sont réduits. REVENDICATIONS 1. Circuit électrique comprenant une entrée (1) et une sortie (2) pour réaliser un déclencheur de Schmitt, caractérisé en ce qu'il comprend: une première porte logique (3, 23, 33) avec une première entrée (6, 26, 36) à seuil haut de déclenchement, reliée à l'entrée (1) du circuit et une deuxième entrée (7, 37) à seuil bas de déclenchement, reliée à un premier point de valeur fixe; - une deuxième porte logique (4, 24, 34) avec une première entrée (8, 28, 38) à seuil haut de déclenchement, reliée à un deuxième point de valeur fixe et une deuxième entrée (7, 37) à seuil bas de déclenchement, reliée à l'entrée (1) du circuit; - un commutateur (5) avec une première entrée (12) reliée à une sortie (10, 30, 40) de la première porte logique, une deuxième entrée (13) reliée à une sortie (11, 31, 41) de la deuxième porte logique et une sortie (14) reliée d'une part à la sortie (2) du circuit électrique et d'autre part à une entrce de commande (15) du commutateur (5) prévue pour connecter la sortie (14) du commutateur avec la première entrée (12) du commutateur lorsque l'entrée de commande (15) est à une valeur basse et pour connecter la sortie (14) du commutateur avec la deuxième entrée (13) du commutateur lorsque l'entrée de commande (15) est à une valeur haute. 2. Circuit électrique selon la revendication 1, caractérisé en ce que: au moins une troisième entrée (25, 29) de la première porte logique (23, 33), à seuil de déclenchement compris entre ledit seuil bas et ledit seuil haut, est reliée au dit premier point de valeur fixe; - au moins une troisième entrée (27, 43) de la deuxième porte logique (24, 34), à seuil de déclenchement compris entre ledit seuil bas et ledit seuil haut, est reliée au dit deuxième point de valeur fixe. 3. Circuit électrique selon la revendication 1 ou 2, caractérisé en ce que: - la première porte logique est une porte ET (3, 23); - la deuxième porte logique est une porte ET (4, 24); - le premier et le deuxième point sont identiques de valeur fixe haute. 4. Circuit électrique selon la revendication 1 ou 2, caractérisé en ce que: - la première porte logique est une porte OU (33); - la deuxième porte logique est une porte OU (34); - le premier et le deuxième point sont identiques de valeur fixe basse. 5. Circuit électrique selon la revendication 1 ou 2, caractérisé en ce 1 0 que: - la première porte logique est une porte ET (23); - la deuxième porte logique est une porte OU (34); - le premier et de valeur fixe haute et le deuxième point est de valeur fixe basse. 6. Circuit électrique selon la revendication 1 ou 2, caractérisé en ce que: - la première porte logique est une porte OU (33); - la deuxième porte logique est une porte ET (24); - le premier point est de valeur fixe basse et le deuxième point est de