Brevet FR2823880A1 — publié le 20021025

basse tension et leurs éléments (1, 2, 4, 5) montés en amont et en aval. PROCEDE ET SYSTEME DE FABRICATION D' UN DISPOSITIF A SEMI CONDUCTEUR La présente invention concerne un procédé et un système de fabrication d'un dispositif à semi-conducteur. Par exemple, le dispositif à semi-conducteur peut comprendre un circuit intégré ou une partie d'un circuit intégré de type analogique. La présente invention propose un procédé de fabrication d'un dispositif à semi-conducteur, caractérisé en ce qu'il comprend: (a) la sélection d'un fichier de conception contenant un dessin d'un circuit-bloc analogique provenant d'une première bibliathèque; (b) la sélection dans une seconde bibliethèque d'un fichier de traitement contenant des informations sur un procédé de fabrication comprenant des informations de performance sur la performance d' au moins un composant électronique dans le cTrcuit-bloc; (c) la déLinition d'une spécification de performance souhaitée devant être obtenue par le circuit-bloc; (d) la simulation du fonctionnement du circuit-bloc en utilisant les informations de performance; (e) la comparaison d'un résultat de la simulation avec une spécification de performance souhaitée i (f) si la spécification de performance souhaitée est obtenue, l' intervention sur le dessin de telle sorte à fabriquer le dispositif à semi-conducteur; (g) si la spécification de performance souhaitée n'est pas obtenue, la modification d'une valeur de composant électronique du circuit-bloc et la répétition des étapes (d), (e) et (f). Le traitement peut comprendre une étape préliminaire de création dans la première biblicthèque du fichier de conception. Chaque étape de simulation et de modification peut être effectuée manuellement après l'étape de création. Les détails de chaque étape de simulation et de créstion peuvent être mémorisés dans le fichier de conception. A chaque sélection ultérieure du fichier de conception, les étapes de simulation et de modification pourront être effectuses automatiquement conformément aux détails mémorisés dans le fichier de conception. Chaque fichier de conception peut contenir une topologie du cTrcuit-bloc indépendante du traitement, chaque fichier de traitement peut contenir des informations sur les contraintes physiques des composants produits par traitement, et l'étape (f) peut comprendre l'aménagement de la topologie pour respecter les contraintes physiques. Les informations sur les contraintes physiques peuvent inclure l'espacement minimal des composants. Selon un second aspect de l' invention, il est prévu un programme informatique par un programme informatique afin de réaliser un traitement selon le premier aspect de l' invention. Selon un troisième aspect de l' invention, il est prévu un programme informatique pour programmer un ordinateur afin de réaliser un traitement selon le premier aspect de la présente invention. Selon un quatrième aspect de l' invention, il est prévu un moyen contenant un programme informatique selon le troisième aspect de la présente invention. Selon un cinquième aspect de l' invention, il est prévu un dispositif à semi-conducteur réalisé par un procédé selon le premier aspect de la présente invention. I1 est par conséquent possible de proposer une technique qui permet de fabriquer des dispositifs à semi- conducteurs avec une probabilité d'obtention d'une performance souhaitée très élevée dans une procédure de conception simple. En utilisant les informations sur le procédé de fabrication, la probabilité de réaliser un dispositif qui ne fonctionne pas correctement lorsqu'il est réalisé par un procédé de fabrication particulier est fortement réduite. La procédure de conception et de fabrication peut être accélérée en utilisant certaines techniques d' intelligence artificielle à base de connaissances basées sur la mémorisation et la mise à disposition des résultats des procédures de conception précédentes. Ainsi, le délai de commercialisation de nouveaux dispositifs peut être sensiblement réduit. La présente invention est ensuite décrite, à titre d'exemple, en faisant référence aux dessins joints, dans lesquels: La figure 1 est un organigramme illustrant un procédé de fabrication d'un dispositif à semiconducteur constituant un mode de réalisation préLéré de la présente invention; La figure 2 est un schéma de principe d'un système de mise en _uvre du procédé illustré sur la figure 1. La figure 3 est un schéma de circuits d'un circuit- bloc auquel peut être appliqué le procédé de la figure 1 ; La figure 4 illustre une topologie pour le circuit- bloc de la figure 3 formée par le procédé de la figure 1 et La figure 5 illustre un autre circuit-bloc et sa topologie formée par le procédé de la figure 1. La figure 1 illustre une technique de fabrication d'un circuit intogré basée sur de nouveaux circuits-blocs ou sur des circuits-blocs existants. Une technique de conception et de fabrication d'un seul cTrcuit-bloc est illustrée, mais elle doit être répétée afin de constituer certains ou l'ensemble des circuits-blocs formant un circuit intégré complet. De nombreuses étapes de cette technique sont effectuées par un ordinateur 1 représenté sur la figure 2 et équipé d'une mémoire de programmes 2 contenant un programme pour contrôler le fonctionnement de l'ordinateur 1. L'ordinateur 1 est également équipé de moyens d'entrce 3, tels qu'un clavier et une souris, et de moyens de sortie 4, tels qu'un écran de visualisation et une imprimante. Une biblicthaque de traitement 5 et une bibliothèque de circuit-bloc 6 sont présentes dans la mémoire vive non volatile et l'ordinateur possède une sortie qui transmet une conception de topologie finale au poste de fabrication 7, qui convertit la topologie finale en circuit intégré. Le poste de fabrication 7 peut comprendre plusieurs éléments qui peuvent être agencés à différents emplacements. Par exemple, le poste 7 peut comprendre des moyens pour créer des masques pour une utilisation dans une installation de fabrication de circuits intégrés physiquement séparée. L'exécution du programme commence au point 10 et, au point 11, le fichier des règles de traitement pour le procédé de fabrication à utiliser est lu dans la biblicthèque de traitement 5. La biblicthèque 5 contient un fichier pour chaque procédé de fabrication pouvant être utilisé. Outre les différentes catégories de procédés, tels que les technologies bipolaire, CMOS, MESFET, bipolaire complémentaire et BiCMOS, les règles peuvent varier au sein de chaque technologie particulière pour différents traitements individuels, par exemple effectués dans différentes installations de fabrication. La bibliothèque 5 contient un fichier de traitement pour chaque traitement individuel ayant des paramètres qui sont réservés à ce traitement, au moins un paramètre étant différent par rapport aux autres traitements. Au point 12, l'utilisateur sélectionne un circuit bloc ou un schéma dans la biblicthaque 6. Si la bibliothèque 6 contient le dessin du circuitbloc souhaité, alors l'utilisateur sélectionne ou choisit simplement le dessin approprié. Si la biblicthèque 6 ne contient pas le dessin approprié, alors l'utilisateur peut crécr un nouveau fichier en capLurant le schéma du circuit. Par exemple, le schéma peut être entré macuellement conjointement avec les informations de conception relatives à la performance du circuit-bloc. Au point 13, l'utilisateur détinit une spécification en termes de performance que le circuit-bloc est sensé réaliser. Par exemple, l'utilisateur peut spécifier des performances de bruit et de distorsion minimum pour le circuit-bloc. Au niveau de l'étape 14, il vérifie si une simulation pour le cTrcuit-bloc ou la cellule a été préalablement effectuée, de telle sorte qu'un fichier de simulation existe déjà. Si ce n'est pas le cas, une simulation manuelle est effectuée au point 16 et, au point 17, le fichier de simulation contenant toutes les analyses de simulation et après simulation effectuées par l'utilisateur est inscrit ou annexé au fichier de conception dans la biblicthèque 6. Si l'étape 14 détermine qu'un fichier de simulation existe déjà pour le cTrcuit-bloc, une simulation fraîche est automatiquement effectuée au point 15. Les détails de toutes les simulations manuelles précédentes sont mémorisés dans le fichier de simulation de telle sorte que le système effectue une simulation automatique en émulant les simulations précédentes. Par exemple, une simulation manuelle précédente peut avoir effectuée des simulations individuelles répétées, la valeur d'un ou plusieurs composants étant modifise par paliers entre chaque simulation individuelle pour obtenir une performance souhaitée. La simulation automatique 15 émule cette procédure et toute autre procédure effectuée lors des simulations manuelles précédentes. Le système fonctionne par conséquent comme un système expert à base de connais sances qui acquiert et ut i li se l es connaissances de telle sorte à améliorer la simulation automatique effectuée au cours de l'étape 15. Une étape 18 teste si comme résultat de la simulation, la cellule ou le circuit-bloc satisfont la spécification requise. Si ce n'est pas le cas, la commande revient à l'étape 16 de telle sorte que les étapes 16 et 17 sont répétées jusqu'à ce que la spécification soit satisfaite. Lorsque la spécification est satisfaite, une étape 19 permet de lire la liste des interaonnexions du schéma et d'inscrire les valeurs des composants par rapport à une topologie physique pour le circuit-bloc. Une étape 20 permet de déterminer si une topologie avec un placement optimum des composants existe dans le fichier de conception. Le cas échéant, une étape 21 utilise les règles de traitement pour espacer les composants, par exemple en respectant un espacement autorisé minimum pour le procédé en cours d'utilisation, et aguste les épaisseurs des pistes conductrices afin de s' assurer qu'elles sont adaptées aux courants qui vont passer. La topologie finale est alors transmise à l'étape de fabrication 22. Si une topologie optimale n'existe pas, l'utilisateur place les composants aux emplacements appropriés et câble les composants pour former la topologie du circuit-bloc au point 23. La topologie est entrce dans la bibliathèque du circuit-bloc 5 en 24 et les étapes 21 et 22 sont ensuite effectuées. Afin d'illustrer la procédure de conception, une procédure type de conception d'un circuit-bloc d'amplificateur à charge d'émetteur comme représenté sur la figure 3 sera décrite. Le circuit-bloc comprend un transistor NPN 30 avec une résistance d'émetteur 31 de valeur Re et une résistance de charge collecteur 32 de valeur R1. Au cours de l'étape 11, un fichier de règles de traitement est lu à partir de la bibliothèque 5 pour un procédé de fabrication bipolaire. Le fichier contient des données sur la migration des électrons, la migration des électrons en fonction de la température, le tolérancement de résistance, la gestion du courant de transistor, les données d'espacement et la performance de saturation du transistor. Par exemple, le fichier de traitement peut contenir les définitions de l'espacement minimum des composants de 2,2 micromètres et de migration des électrons M1 de 0,5 mA/m. Le fichier de traitement peut également contenir toutes les équations de conception qui correspondent au traitement particulier .... qul a ete cholsl. L'étape 12 permet ensuite de sélectionner le fichier de conception pour un amplificateur à charge d'émetteur courant du type représenté sur la figure 3. Si aucun fichier de ce type n'existe dans la bibliathèque 6, un fichier est créé par l'utilisateur qui entre le schéma de circuit représenté sur la figure 3 congointement avec les équat ions de concept ion corre spondant à ce cT rcuit particulier. Dans cet exemple part iculier, la spécificat ion la plus élevée pouvant être obtenue est mémorisée dans le fichier de conception. Au niveau du point 13, l'utilisateur définit la spécification de performance requise, par exemple en indiquant les performances de facteur de bruit et de distorsion requises (par exemple, en termes de IIP2 et IIP3). Le fonctionnement du circuit-bloc est alors simulé. Comme première étape de la simulation, la performance CC est considérce de telle sorte à vérifier le courant passant à travers le transistor 30. Si le courant est incorrect, des réglages peuvent être effectués sur les conditions de polarisation de base, les valeurs de résistance Re et Rl, ou la géométrie du transistor. Les résultats de toutes les simulations et analyses du courant continu sont inscrits sur le fichier de simulation. Une fois que les conditions CC ont été établies, la simulation CA commence. Par exemple, la valeur de résistance Rl peut être réglée de telle sorte que l'étage émetteur commun obtienne le gain souhaité et ceci est également inscrit dans le fichier de simulation. Les simulations CA se poursuivent avec des simulations transitoires de telle sorte à vérifier la performance de distorsion. Les performances de distorsion obtenues lors de la simulation sont à nouveau inscrites dans le fichier de simulation (qui fait partie du fichier de conception de la bibliothèque 6). Voici un exemple d'un fichier de simulation type: Cellule: émetteur commun Spécification maximale: GAIN=6 IIP3=130 IIP2=140 FB=4,5 Vcc=4,7 S11=7 CC: Re=20,ic=2m Re=25,ic=1,5m -) Solution! CA: Rl=65,gain=5, 5 Rl=70,gain=7,0 Solution FB: Re=25,Rf=200,NF=5,0 Re=25,Rf=220,NF=4,5 -) Solution! Transitoire: Re=25,vbias=1,8,courant=11,5m,IIP3=129,IIP2=139 Re=25,vbias=l,9,courant=2m,IIP3=130,IIP2=140 -) Solution. La simulation règle le courant en modifiant la valeur Re de la résistance d'émetteur 31 et fixe et règle la valeur Rl de la résistance de charge collecteur 32 pour régler le gain. Le facteur de bruit (FB) peut être réglé de telle sorte à obtenir la spécification en réglant la valeur de la résistance Rf depuis la base du transistor 30 vers la terre et la distorsion de troisième ordre IIP3 obtenue par le circuit-bloc est une fonction du courant de l'étage. Si la simulation et le contrôle n'arrivent pas à trouver une solution permettant à l'étage émetteur commun représenté sur la figure 3 d'atteindre la spécification de performance souhaitée en termes de facteur de bruit et de performance de distorsion, l'utilisateur peut intervenir au moyen de l'étape 16 de telle sorte à essayer d'atteindre une performance acceptable en modifiant manuellement les valeurs des composants et en vérifiant ensuite les résultats des simulations ultérieures. Une fois que la conception du circuit-bloc a été opt imisée de tel le sorte à obtenir la spéci fication de performance de conception, une topologie de composants adéquate est réalisée. Si une topologie existe déjà dans le fichier de conception, alors celle-ci est choisie et une topologie adéquate est illustrée sur la figure 4 pour l'étage émetteur commun de la figure 3. Les blocs 30 - 32 représentent les formes de topologie des composants 30 - 32 de la figure 3, les interaonnexions entre les composants étant illustrées, par exemple en 35, et les lignes d'alimentation positive et négative étant illustrées en 36 et 37 respectivement. Si aucune topologie n'existe dans le fichier de conception, l'utilisateur place les composants manuellement et câble l'étage pour obtenir, par exemple, la topologie représentée sur la figure 4. Cette topologie est mémorisée dans le fichier de conception. Pour finir, l'étape 21 se réfère aux règles du fichier de traitement, telles que l'espacement minimum des composants, de telle sorte à garantir que la topologie finale respecte les contraintes imposées par le procédé de fabrication particulier. Lors de l'étape de simulation 16, par exemple, l'état du transistor 30 est contrôlé afin de s' assurer que le transistor 30 fonctionne de manière continue à l'intérieur d'une zone acceptable. Par exemple, la performance de saturation du transistor 30 est connue à partir du fichier de traitement. Le point de fonctionnement du transistor 30 est contrôlé lors de chaque simulation, et si le transistor entre dans la zone de saturation de ses caractéristiques, ceci est noté et peut être signalé à l'utilisateur. La simulation peut ensuite être répétée mais avec les conditions de polarisation et/ou un courant d'étage modifiés de telle sorte que le transistor ne sature pas. Si la spécification de performance ne peut pas être satisfaite tout en empêchant le transistor de saturer, ceci peut être signalé à l'utilisateur qui peut alors effectuer une intervention manuelle, en utilisant son expérience à solutionner de tels problèmes. Comme mentionné précédemment, l'étape 22 de fabrication du dispositif peut être réalisoe de toutes les façons acceptables, telles que les techniques convéntionnel les cons i stant à former des ma sque s et à l es utiliser dans les procédés de fabrication des circuits intégrés. Ces techniques peuvent être appliquces à n'importe quel circuit-bloc et la figure 5 illustre l' application à une disposition en paire à longue queue des transistors NPN 40 et 41. Les transistors 40 et 41 ont des résistances de charge collecteur 42 et 43 et des résistances d'émetteur 44 et 45, respectivement. Les connexions métalliques entre les résistances et les transistors sont illustrées en 46 avec les pistes d'alimentation positive et négative illustrées en 36 et 37. Le circuit-bloc en paire à longue queue est conçu ou optimisé en utilisant le même procédé que celui décrit précédemment et la topologie de base (indépendante du procédé) est retrouvée au niveau de l'étape 20 dans le fichier de conception ou est crcée par l'utilisateur lors des étapes 23 et 24. Cependant, une exigence supplémentaire consiste à minimiser la séparation des composants individuels, particulièrement la séparation entre les résistances 42 et 43, la séparation entre les transistors 40 et 41 et la séparation entre les résistances 44 et 45, de telle sorte à améliorer l'adéquation de ces paires de composants pour optimiser la performance d'une paire à longue queue en tant qu'étage d'amplification équilibré ou différentiel. La topologie optimale demande par conséquent que la séparation de ces paires de composants soit réduite et que la séparation minimaIe entre les composants du fichier de traitement soit utilisce lors de l'étape 21 de telle sorte à garantir que la topologie obtenue par l'étape 22 satisfasse l' exigence d'adéquation maximale tout en se conformant à la contrainte d'espacement minimum des composants du procédé de fabrication. REVENDI CAT IONS 1. Procédé de fabrication d'un dispositif à semi- conducteur, caractérisé en ce qu'il comprend: (a) la sélection (12) d'un fichier de conception d'un circuit-bloc analogique dans une première biblicthèque (6); (b) la sélection (11) dans une seconde biblicthèque (5) d'un fichier de traitement contenant des informations sur un procédé de fabrication comprenant les informations sur la performance d' au moins un composant électronique dans le circuit-bloc; (c) la définition (13) d'une spécification de performance souhaitée devant être obtenue par le circuit- bloc; (d) la simulation (16) du fonctionnement du bloc de circuit en utilisant les informations de performance; (e) la comparaison (18) d'un résultat de la simulation avec la spécification de performance souhaitée; (f) si la spécification de performance souhaitée est obtenue, la manipulation (19-24) du dessin de telle sorte à fabriquer le dispositif à semi-conducteur; (g) si la spécification de performance souhaitée n'est pas obtenue, la modification d'une valeur de composant électronique du circuit-bloc et la répétition des étapes (d), (e) et (f). 2. Procédé selon la revendication 1, caractérisé en ce que l'étape (g) est répétée jusqu'à ce que la spécification de performance souhaitée soit obtenue. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce qu'il comprend une étape préliminaire de création (12) dans la première bibliothèque (6) du fichier de conception. 4. Procédé selon la revendication 3, caractérisé en ce que chaque étape de simulation (16) et étape de modification est effectuce manuellement après l'étape de création. 5. Procédé selon la revendication 4, caractérisé en ce que les détails de chaque étape de simulation (16) et de modification sont mémorisés dans le fichier de conception. 6. Procédé selon la revendication 5, caractérisé en ce que, désormais, lorsque le fichier de conception est sélectionné, les étapes de simulation et de modification sont effectuces automatiquement selon les détails mémorisés dans le fichier de conception. 7. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que chaque fichier de conception contient une topologie de circuit-bloc indépendante du traitement, chaque fichier de traitement contient des informations sur les contraintes physiques des composants produits par le traitement, et l'étape (f) comprend l'aménagement (21) de la topologie de telle sorte à respecter les contraintes physiques. 8. Procédé selon la revendication 7, caractérisé en ce que les informations sur les contraintes physiques comportent l'espacement minimal entre les composants. 9. Ordinateur (1) caractérisé en ce qu'il est programmé par un programme informatique (2) pour mettre en _uvre un procédé selon l'une queleonque des revendications précédentes. 10. Programme informatique (2) pour programmer un ordinateur (1) afin qu'il mette en _uvre un procédé selon l'une queleonque des revendications 1 à 8. 11. Moyen (2) caractérisé en ce qu'il contient un programme informatique selon la revendication 10. 12. Dispositif à semi-conducteur réalisé par un procédé