Brevet FR2828944A1 — publié le 20030228

DISPOSITIF SEMICONDUCTEUR PERMETTANT LA COMMANDE DE L'APPLICATION D'UNE HORLOGE A UN PROCESSEUR SUR LA BASE D'UN CYCLE D'HORLOGE La présente invention concerne un dispositif semiconducteur incluant un processeur qui reçoit des données par l'intermédiaire d'un bus de système et traite les données en synchronisme avec une horloge, et en particulier un dispositif permettant la réduction de la consommation d'énergie. En se référant à la figure 14, un dispositif semiconducteur 300 accomplissant un traitement de données en synchronisme avec une horloge comprend : un processeur 310, une interface 320, un circuit de boucle d'asservissement de phase (ou circuit de PLL pour "Phase Locked Loop") 330, un bus de système 340 et un arbitre 350. L'interface 320 comprend un registre de commande d'horloge 321. Le processeur 310 émet/reçoit un signal d'accès ACES vers à partir de l'interface 320, et il reçoit des données DA et une horloge CLK à partir de l'interface 320. Le processeur 310 effectue diverses sortes de traitement de données en synchronisme avec l'horloge CLK. L'interface 320 commande la transmission des données, ou autres, entre le processeur 310 et le bus de système 340. Le registre de commande d'horloge .321 inclus dans l'interface 320 reçoit l'horloge CLK à partir du circuit de boucle d'asservissement de phase 330 par l'intermédiaire du bus de système 340, et il commande l'application au processeur 310 de l'horloge CLK qui est reçue. Ici, le registre de commande d'horloge 321 utilise du logiciel pour commander l'application de l'horloge au processeur 310. Le circuit de boucle d'asservissement de phase 330 multiplie la fréquence d'une horloge de base CLKO reçue de l'extérieur du dispositif semiconducteur 300, pour générer l'horloge CLK, et il émet vers le bus de système 340 l'horloge CLK qui est générée. Le bus de système 340 transmet des données et des signaux qui sont émis par des parties respectives du dispositif semiconducteur 300. L'arbitre 350 reçoit un signal de requête (appelé ci-après "signal de requête d'utilisation de bus") BSAK pour l'utilisation du bus de système 340, à partir de l'interface 320, et il détermine la disponibilité du bus de système 340. Lorsque le bus de système 340 est disponible, l'arbitre 350 émet vers l'interface 320, par l'intermédiaire du bus de système 340, un signal de permission (appelé ci-après "signal de permission d'utilisation de bus") BSAW pour l'utilisation du bus de système 340. Lorsque le processeur 310 désire accéder au bus de système 340 pour un traitement de données, l'interface 320 reçoit le signal d'accès ACES provenant du processeur 310 et, en réponse, elle émet vers l'arbitre 350, par l'intermédiaire du bus de système 340, le signal de requête d'utilisation de bus BSAK du bus de système 340. A la réception du signal de requête d'utilisation de bus BSAK, l'arbitre 350 détermine la disponibilité du bus de système 340 et, lorsque le bus de système 340 est disponible, il émet vers l'interface 320, par l'intermédiaire du bus de système 340, le signal de permission d'utilisation de bus BSAW du bus de système 340. L'interface 320 reçoit le signal de permission d'utilisation de bus BSAW, et émet vers le processeur 310 le signal d'accès ACES indiquant que le bus de système 340 est disponible. A la réception de ce signal d'accès ACES, le processeur 310 accède au bus de système 340 pour effectuer le traitement de données. Ceci signifie qu'il existe un certain temps d'attente à partir du moment auquel le processeur 310 émet le signal d'accès ACES vers l'interface 320 pour tenter de commencer un traitement de données, jusqu'à ce qu'il commence réellement le traitement de données. En outre, le processeur 310 fonctionne en synchronisme avec l'horloge CLK, par exemple à 300 MHz. Lorsque le processeur 310 émet des données vers et reçoit des données à partir d'une mémoire externe placée à l'extérieur du dispositif à semiconducteur 300, fonctionnant en synchronisme avec une horloge à 15 MHz, il fonctionne une fois tous les 20 cycles de l'horloge CLK. Ceci signifie qu'il existe un intervalle de temps pendant lequel, en fait, le processeur 310 ne fonctionne pas. Dans un dispositif semiconducteur classique, une horloge a été appliquée à un processeur sous la commande d'un logiciel qui ne peut pas commander de manière dynamique le démarrage/l'arrêt de l'application de l'horloge au processeur. Il en résulte qu'il y a eu un problème consistant en ce que l'horloge est appliquée au processeur même lorsqu'il ne fonctionne pas, ce qui fait que la consommation d'énergie du dispositif semiconducteur augmente. A titre de moyen pour réduire la consommation d'énergie d'un dispositif semiconducteur, la demande de brevet japonais soumise à l'examen du public n 8-083133 divulgue un système informatique dans lequel l'application de l'horloge à un processeur est arrêtée lorsque le processeur est dans un état de non-fonctionnement. Cependant, le système informatique divulgué dans ce document ne commande pas l'application de l'horloge au processeur pendant une période de maîtrise de bus. De plus, il n'est pas clairement indiqué dans la publication si l'application de l'horloge au processeur peut être commandée sur la base d'un cycle d'horloge. Ainsi, avec un dispositif semiconducteur classique, il a été impossible de commander l'application de l'horloge à un processeur pendant une période de maîtrise du bus dans une unité de cycle d'horloge. En fonction de ce qui précède, un but de la présente invention est de procurer un dispositif semiconducteur qui puisse commander l'application d'une horloge à un processeur pendant une période de maîtrise de bus, sur la base d'un cycle d'horloge. Conformément à un aspect de la présente invention, le dispositif semiconducteur accomplissant un traitement de données en synchronisme avec une horloge comprend : un circuit de traitement lisant les données sur un bus de système en réponse à une commande de fonctionnement et accomplissant le traitement de données en synchronisme avec l'horloge; un circuit d'interface commandant une transmission de signal et de données entre le bus de système et le circuit de traitement; et un circuit d'application d'horloge appliquant l'horloge au circuit de traitement, le circuit d'application d'horloge arrêtant l'application de l'horloge au circuit de traitement sur la base d'un cycle d'horloge, lorsque le circuit d'interface détermine que le circuit de traitement est entré dans un état d'attente pour l'accès au bus de système. Dans ce dispositif semiconducteur, le circuit de traitement attend pour accéder au bus de système pendant une durée déterminée, afin d'acquérir des données nécessaires pour le traitement de données. Le circuit d'interface détecte un état d'attente du circuit de traitement dans lequel il attend d'accéder au bus de système. Lorsque le circuit d'interface détecte cet état d'attente d'accès du circuit de traitement, le circuit d'application d'horloge fait cesser l'application de l'horloge au circuit de traitement sur la base d'un cycle d'horloge. Par conséquent, la consommation d'énergie dans le dispositif semiconducteur est réduite. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels : La figure 1 est un schéma synoptique du dispositif semiconducteur conforme à un premier mode de réalisation de la présente invention. La figure 2 illustre des signaux, et autres, transmis entre le bus de système et l'interface, et entre l'interface et le processeur représentés sur la figure 1. La figure 3 est un schéma synoptique de l'interface et du processeur représentés sur la figure 2. La figure 4 est un schéma de circuit du circuit de génération du signal d'activation représenté sur la figure 3. Les figures 5-8 sont des diagrammes temporels de signaux illustrant des opérations de l'interface et du processeur représentés sur la figure 1. La figure 9 est un schéma synoptique du dispositif semiconducteur conforme à un second mode de réalisation de la présente invention. La figure 10 est un schéma synoptique de l'interface et du processeur représentés sur la figure 9. La figure 11 est un schéma synoptique du dispositif semiconducteur conforme à un troisième mode de réalisation de la présente invention. La figure 12 est un schéma synoptique de l'interface et du processeur représentés sur la figure 11. La figure 13 est un schéma synoptique du dispositif semiconducteur conforme à un quatrième mode de réalisation de la présente invention. La figure 14 est un schéma synoptique d'un dispositif semiconducteur classique. Dans tous les dessins, les éléments identiques ou correspondants sont désignés par les mêmes caractères de référence, et leur description n'est pas répétée lorsque c'est approprié. Premier Mode de Réalisation En se référant à la figure 1, on note que le dispositif semiconducteur 100 conforme au premier mode de réalisation comprend un processeur 10, des interfaces 20,80, un circuit de boucle d'asservissement de phase 30, une interface de mémoire 40, une mémoire 50, un décodeur 60, un arbitre 70, un contrôleur d'interruptions 90, une interface de débogage 110 et un bus de système 120. Le processeur 10 consiste en une unité centrale de traitement (UC) ou en un processeur de signal numérique (DSP) qui accomplit diverses sortes de traitement de données en synchronisme avec une horloge (une horloge intermittente GCLK, qu'on décrira ultérieurement) fournie par l'interface 20. L'interface 20 commande la transmission de données, et autres, entre le processeur 10 et le bus de système 120. Pendant un intervalle de temps au cours duquel le processeur 10 n'est pas en fonctionnement, l'interface 20 cesse l'application de l'horloge au processeur 10 sur la base d'un cycle d'horloge, d'une manière qu'on décrira ultérieurement. Le circuit de boucle d'asservissement de phase 30 multiplie la fréquence d'une horloge de référence CLKO fournie à partir de l'extérieur du dispositif semiconducteur 100, pour générer une horloge CLK, et il émet vers le bus de système 120 l'horloge CLK qui est générée. L'interface de mémoire 40 commande la transmission de données, et autres, entre la mémoire 50 et le bus de système 120. La mémoire 50 est constituée d'une mémoire quelconque parmi une mémoire vive dynamique (DRAM), une mémoire vive statique (SRAM) et une mémoire flash, et elle stocke des données. Le décodeur 60 décode une adresse pour la lecture/écriture de données en relation avec la mé- moire 50 et une mémoire externe 140. L'arbitre 70 reçoit un signal de requête d'utilisation de bus pour le bus de système 120, à partir de l'interface 20, par l'intermédiaire du bus de système 120, et il détermine la disponibilité du bus de système 120. Lorsque le bus de système 120 est disponible, l'arbitre 70 émet un signal de permission d'utilisation de bus vers l'interface 20, par l'intermédiaire du bus de système 120. L'interface 80 commande la transmission de données entre le bus de système 120 et la mémoire externe 140. Le contrôleur d'interruptions 90 reçoit un signal d'interruption introduit à partir de l'extérieur du dispositif semiconducteur 100, et émet vers l'interface 20 le signal d'interruption qui est reçu. L'interface de débogage 110 reçoit un signal de début de débogage provenant d'un dispositif de débogage 130 placé à l'extérieur du dispositif semiconducteur 100, et elle émet vers l'interface 20 le signal de début de débogage qui est reçu. Dans le dispositif semiconducteur 100, l'interface de mémoire 40, la mémoire 50, le décodeur 60, l'arbitre 70, l'interface 80, le contrôleur d'interruptions 90 et l'interface de débogage 110 constituent une partie esclave 150. Le dispositif de débogage 130 émet vers l'interface de débogage 110 le signal de début de débogage pour déboguer un programme exécuté sur le processeur 10. La mémoire externe 140 est formée d'une mémoire quelconque parmi une mémoire DRAM, une mémoire SRAM et une mémoire flash, et elle stocke des données et autres. En se référant à la figure 2, on va décrire la transmission de signaux et de données entre le processeur 10, l'interface 20 et le bus de système 120. Le processeur 10 émet/reçoit un signal d'accès ACES vers/à partir de l'interface 20. Le signal d'accès ACES comprend : une requête d'accès au bus de système que le processeur 10 émet vers l'in- terface 20 pour accéder au bus de système 120 ; requête de lec- ture/écriture que le processeur 10 émet vers l'interface 20 pour écrire ou pour lire des données dans la mémoire 50 (ou la mémoire externe 140) ; une permission d'utilisation du bus de système que l'interface 20 émet pour signaler au processeur 10 que l'utilisation du bus de système 120 est permise ; une permission de lecture/écriture que l'interface 20 émet pour signaler au processeur 10 que l'écriture/lecture de données en relation avec la mémoire 50 (ou la mémoire externe 140) est permise. A la réception de la requête d'accès au bus de système provenant du processeur 10, l'interface 20 émet vers l'arbitre 70, par l'intermédiaire du bus de système 120, un signal de requête d'utilisation de bus BSAK demandant l'utilisation du bus de système 120. Lorsque l'interface 20 reçoit à partir de l'arbitre 70 un signal de permission d'utilisation de bus BSAW, elle émet le signal d'accès ACES, c'est-à-dire la permission d'utilisation de bus de système, vers le processeur 10. A la réception de la requête de lecture/écriture provenant du processeur 10, l'interface 20 émet vers l'interface de mémoire 40 (ou l'interface 80), par l'intermédiaire du bus de système 120, un signal de transaction TRSK pour accomplir l'écriture/lecture de données en relation avec la mémoire 50 (ou la mémoire externe 140). En réponse, l'interface 20 reçoit un signal d'attente de bus BSWT provenant de l'interface de mémoire 40 (ou de l'interface 80). Ici, l'interface de mémoire 40 (ou l'interface 80) émet le signal d'attente de bus BSWT à un niveau logique B (niveau logique bas), jusqu'à ce que l'accès à la mémoire 50 (ou la mémoire externe 140) soit permis, et elle émet le signal d'attente de bus BSWT à un niveau H (niveau logique haut) une fois que l'accès à la mémoire 50 (ou la mémoire externe 140) est permis. Par conséquent, à la réception du signal d'attente de bus BSWT à un niveau H provenant de l'interface de mémoire 40 (ou de l'interface 80), l'interface 20 émet le signal d'accès ACES, c'est-à-dire la permission de lecture/écriture, vers le processeur 10. En outre, l'interface 20 reçoit des données provenant de la mémoire 50 (ou de la mémoire externe 140) par l'intermédiaire du bus de système 120, et elle émet les données reçues vers le processeur 10. De plus, l'interface 20 reçoit un signal d'interruption DSTS et un signal de début de débogage DBGS provenant respectivement du contrôleur d'interruptions 90 et de l'interface de débogage 110. L'interface 20 génère un signal de validation EN basé sur le signal de permission d'utilisation de bus BASW, le signal d'attente de bus BSWT, le signal d'interruption DSTS et le signal de début de débogage DBGS, d'une manière qu'on décrira ultérieurement, et elle émet vers le processeur 10 le signal de validation EN qui est généré. L'interface 20 reçoit en outre l'horloge CLK provenant du circuit de boucle d'asservissement de phase 30 par l'intermédiaire du bus de système 120, et elle génère une horloge intermittente GCLK. Cette horloge intermittente GCLK est générée en supprimant de l'horloge CLK une ou plusieurs composantes d'horloge (qu'on appelle ci-après collectivement la "composante d'horloge") correspondant à un intervalle de temps pendant lequel le processeur 10 est dans un état de non-fonctionnement. L'interface 20 émet vers le processeur 10 l'horloge intermittente GCLK qui est générée. En se référant à la figure 3, on note que l'interface 20 comprend un registre de commande d'horloge 21, un circuit de génération de signal d'activation 22, un circuit d'interface 23, un circuit de bascule 24 et une porte ET 25. Le registre de commande d'horloge 21 est mis en fonction et est arrêté en réponse à des signaux respectifs de démarrage/arrêt STR/STP, introduits à partir de l'extérieur du dispositif semiconducteur 100. Lorsqu'il est mis en fonction par le signal de démarrage STR, le registre de commande d'horloge 21 applique l'horloge CLK, introduite par l'intermédiaire du bus de système 120 au circuit de génération de signal d'activation 22 et au circuit d'interface 23. Lorsqu'il est arrêté par le signal d'arrêt STP, le registre de commande d'horloge 21 arrête l'application de l'horloge CLK au circuit de génération de signal d'activation 22 et au circuit d'interface 23. Le registre de commande d'horloge 21 utilise un logiciel pour la commande de l'application d'horloge. Le circuit de génération de signal d'activation 22 génère le signal de validation EN sur la base du signal de permission d'utilisation de bus BSAW et du signal d'attente de bus BSWT qui sont reçus par l'intermédiaire du bus de système 120, du signal de début de débogage DBGS qui est reçu à partir de l'interface de débogage 110, du signal d'interruption DSTS qui est reçu à partir du contrôleur d'interruptions 90, et d'un signal de remise à zéro RST qui est reçu à partir du circuit d'interface 23, et il émet le signal de validation EN qui est généré vers le processeur 10 et le circuit de mémorisation à bascule 24. A la réception de la requête d'accès au bus de système provenant du processeur 10, le circuit d'interface 23 émet le signal de requête d'utilisation de bus BSAK vers l'arbitre 70 par l'intermédiaire du bus de système 120. En réponse, il reçoit le signal de permission d'utilisation de bus BSAW provenant de l'arbitre 70 par l'intermédiaire du bus de système 120. A la réception de la requête de lecture/écriture pour la lecture/écriture de données dans la mémoire 50 (ou la mémoire externe 140) provenant du processeur 10, le circuit d'interface 23 émet le signal de transaction TRSK vers l'interface de mémoire 40 (ou l'interface 80) par l'intermédiaire du bus de système 120. En réponse, il reçoit le signal d'attente de bus BSWT provenant de l'interface de mémoire 40 (ou de l'interface 80) par l'intermédiaire du bus de système 120. Le circuit d'interface 23 reçoit également le signal de début de débogage DBGS provenant de l'interface de débogage 110 et le signal d'interruption DSTS provenant du contrôleur d'interruptions 90, et en outre il transmet une adresse ADD vers/à partir du bus de système 120. Le circuit d'interface 23 reçoit également les données DA provenant du bus de système 120, et il émet vers le processeur 10 les données DA reçues, sous la forme de données d'entrée DA-IN, en synchronisme avec l'horloge CLK. Le circuit de mémorisation à bascule 24 mémorise le signal de validation EN en synchronisme avec une horloge inverse de l'horloge CLK introduite par l'intermédiaire du bus de système 120, et il émet vers la porte ET 25 un signal de mémorisation ENLTH du signal de validation EN. La porte ET 25 effectue une opération ET entre le signal de mémorisation ENLTH et l'horloge CLK, pour générer l'horloge intermittente GCLK, et elle émet vers le processeur 10 l'horloge intermittente GCLK qui est générée. Le processeur 10 comprend un multiplexeur 11et une bascule 12. Parmi les composants inclus dans le processeur 10, seuls ceux concernant la commande de l'actualisation de données sont représentés sur la figure 3. Le multiplexeur 11 reçoit des données d'entrée DA-IN provenant du circuit d'interface 23 et des données de sortie DA-OUT de la bascule 12. Lorsque le signal de validation EN à un niveau H est introduit à partir du circuit de génération de signal d'activation 22, le multi- plexeur 11 sélectionne et émet les données d'entrée DA-IN vers la bascule 12. A la réception du signal de validation EN à un niveau B provenant du circuit de génération de signal d'activation 22, il sélectionne et émet les données de sortie DA-OUT vers la bascule 12. Par conséquent, le signal de validation EN est utilisé dans le multiplexeur 11 du processeur 10 à titre de signal de sélection pour sélectionner soit les données d'entrée DA-IN, soit les données de sortie DA-OUT. La bascule 12 fonctionne en synchronisme avec l'horloge intermittente GCLK provenant de la porte ET 25. Elle retarde les données émises par le multiplexeur 11 d'un cycle d'horloge de l'horloge intermittente GCLK, et elle les émet sous la forme des données de sortie DAOUT. Il est donc possible, en utilisant le multiplexeur 11 et la bascule 12, de commander l'actualisation ou la non-actualisation des données. En se référant à la figure 4, on note que le circuit de génération de signal d'activation 22 comprend un inverseur 221 et une porte OU 222. L'inverseur 221 inverse le signal de remise à zéro RST provenant du circuit d'interface 23, et il émet le signal inversé vers la porte OU 222. La porte OU 222 effectue une opération OU sur le signal de permission d'utilisation de bus BSAW, le signal d'attente de bus BSWT, le signal de début de débogage BBGS, le signal d'interruption DSTS et le signal inversé /RST du signal de remise à zéro RST, en synchronisme avec l'horloge CLK, et elle émet le résultat de l'opération sous la forme du signal de validation EN, vers le circuit de mémorisation à bascule 24 et le multiplexeur 11 du processeur 10. Du fait que le signal de validation EN est utilisé comme le signal de sélection pour la sélection de données dans le multiplexeur 11, comme décrit ci-dessus, la porte OU 222 constitue pratiquement un "circuit de génération de signal de sélection". En se référant à la figure 5, on va décrire le fonctionnement du processeur 10 pour acquérir le droit d'accès au bus de système 120. Le processeur 10 émet une requête d'accès au bus de système vers le circuit d'interface 23 pour accéder au bus de système 120. En réponse à cette requête provenant du processeur 10, le circuit d'interface 23 émet le signal de requête d'utilisation de bus BSAK vers l'arbitre 70 par l'intermédiaire du bus de système 120. Plus précisément, le circuit d'interface 23 émet le signal de requête d'utilisation de bus BSAK qui commute à un niveau B vers un niveau H à l'instant T1. Le circuit d'interface 23 émet également vers le circuit de génération de signal d'activation 22 le signal de remise à zéro RST ayant le même niveau logique que le signal de requête d'utilisation de bus BSAK. Lorsque le signal de remise à zéro RST est appliqué, l'inverseur 221 du circuit de génération de signal d'activation 22 inverse le signal de remise à zéro RST, tout en le retardant d'un cycle d'horloge de l'horloge CLK, et il émet vers la porte OU 222 le signal inversé /RST. Ainsi, l'inverseur 221 émet vers la porte OU 222 le signal inversé /RST qui commute à un niveau H vers un niveau B à l'instant T2. Dans ce cas, la porte OU 222 reçoit le signal de permission d'utilisation de bus BSAW à un niveau B, le signal d'attente de bus BSWT à un niveau B, le signal de début de débogage DBGS à un niveau B, et le signal d'interruption DSTS à un niveau B. Lorsque le signal de requête d'utilisation de bus BSAK est introduit par l'intermédiaire du bus de système 120, l'arbitre 70 détermine la disponibilité du bus de système 120. Lorsque le bus de système 120 est disponible, il émet le signal de permission d'utilisation de bus BSAW, par l'intermédiaire du bus de système 120, vers le circuit de génération de signal d'activation 22 et le circuit d'interface 23 dans l'interface 20. Plus précisément, l'arbitre 70 émet le signal de permission d'utilisation de bus BSAW qui commute à un niveau B vers un niveau H à l'instant T4. En réponse, la porte OU 222 émet vers le multiplexeur 11 et le circuit de mémorisation à bascule 24 le signal de validation EN qui commute à un niveau H vers un niveau B à l'instant T2, et commute à un niveau B vers un niveau H à l'instant T4, sur la base du signal de permission d'utilisation de bus BSAW, du signal d'attente de bus BSWT, du signal de début de débogage DBGS, du signal d'interruption DSTS et du signal inversé/RST. Le circuit de mémorisation à bascule 24 reçoit le signal de validation EN provenant du circuit de génération de signal d'activation 22, et émet vers la porte ET 25 le signal de mémorisation ENLTH correspondant au signal de validation EN mémorisé sur un demi-cycle de l'horloge CLK. La porte ET 25 effectue une opération ET sur le signal de mémorisation ENLTH et l'horloge CLK pour générer l'horloge intermittente GCLK, et elle émet vers la bascule 12 l'horloge intermittente GCLK qui est générée. Cette horloge intermittente GCLK est l'horloge de laquelle la composante d'horloge correspondant à l'intervalle de temps allant de l'instant T3 à l'instant T6 a été supprimée. Lorsque le signal de permission d'utilisation de bus BSAW à un niveau H permettant l'utilisation du bus de système 120 est appliqué en entrée, le circuit d'interface 23 émet vers le processeur 10 le signal d'accès ACES qui est la permission d'utilisation de bus de système indiquant que l'accès au bus de système 120 est permis. En réponse à la réception de ce signal d'accès ACES constitué de la permission d'utilisation de bus de système, le processeur 10 demande au circuit d'interface 23 de lire l'information stockée à une adresse 0. En réponse à la requête provenant du processeur 10, le circuit d'interface 23 lit dans la mémoire externe 140, par l'intermédiaire de l'interface 80 et du bus de système 120, l'information (instruction) stockée à l'adresse 0, décodée par le décodeur 60. Le circuit d'interface 23 émet vers le processeur 10 l'information (instruction) qui est lue. Le processeur 10 demande ensuite au circuit d'interface 23 de lire les données stockées dans la mémoire 50, sur la base de l'information (instruction) reçue du circuit d'interface 23. En réponse à la requête provenant du processeur 10, le circuit d'interface 23 émet vers l'interface de mémoire 40, par l'intermédiaire du bus de système 120, le signal de transaction TRSK, demandant la lecture de données dans la mémoire 50. A la réception, à partir de l'interface de mémoire 40, d'un signal permettant la lecture de données, le circuit d'interface 23 émet vers l'interface de mémoire 40 une adresse dans la mémoire 50 à laquelle les données sont stockées, et il reçoit par l'intermédiaire du bus 120 les données lues dans la mémoire 50. Le circuit d'interface 23 émet ensuite vers le processeur 10 les données de lecture re- çues, à titre de données d'entrée DA-IN. Dans le processeur 10, après l'instant T6, le multiplexeur 11 sélectionne et émet vers la bascule 12 les données d'entrée DA-IN, sur la base du signal de validation EN à un niveau H. La bascule 12 mémorise les données d'entrée DA-IN en synchronisme avec l'horloge intermittente GCLK, et elle émet les données de sortie DA-OUT. Les données sont donc actualisées dans le processeur 10. Ici, le multiplexeur 11 sélectionne les données d'entrée DA-IN en synchronisme avec le signal de validation EN à un niveau H. La bascule 12 mémorise les données provenant du multiplexeur 11en synchronisme avec l'horloge intermittente GCLK et elle émet les données de sortie DA-OUT. Par conséquent, dans le processeur 10, il est possible d'actualiser exclusivement les données exigeant l'application d'une horloge ayant des cycles continus. Il est également possible d'actualiser exclusivement les données nécessaires lorsqu'une horloge qui est activée seulement pendant l'intervalle de temps synchronisé avec le signal de validation EN à un niveau H (c'est-à-dire l'horloge intermittente), est appliquée. On a décrit ci-dessus la lecture de données, et autres, dans la mémoire 50 et la mémoire externe 140 après que l'utilisation du bus de système 120 a été permise. L'écriture de données, et autres, dans ces mémoires après que l'utilisation du bus de système 120 a été permise, est effectuée d'une manière similaire. Comme expliqué ci-dessus, du fait qu'il est inutile de faire fonctionner le processeur 10 à partir du moment auquel il émet une requête pour l'utilisation du bus de système 120, jusqu'à ce que l'utilisation de ce bus soit permise (c'est-à-dire pendant l'intervalle de temps au cours duquel le processeur 10 attend pour accéder au bus de système 120), l'interface 20 émet vers le processeur 10 l'horloge intermittente GCLK de laquelle a été supprimée la composante d'horloge correspondant à l'intervalle de temps pertinent. En d'autres termes, l'interface 20 arrête l'application de l'horloge au processeur 10 à partir du moment auquel une requête pour l'utilisation du bus de système 120 est faite, jusqu'à ce que l'utilisation soit permise. Ceci permet une réduction de la consommation d'énergie du dispositif semiconducteur 100. De plus, du fait que l'horloge intermittente est générée en supprimant la composante d'horloge, l'application de l'horloge au processeur 10 peut être commandée par unité d'un cycle d'horloge. L'idée principale de la présente invention est de générer et d'émettre vers le processeur 10 l'horloge intermittente GCLK de laquelle a été supprimée la composante d'horloge de l'horloge CLK qui corres- pond à l'intervalle de temps pendant lequel le processeur 10 est dans un état de non-fonctionnement, de façon que l'application de l'horloge au processeur 10 soit arrêtée pendant qu'il n'a pas besoin de fonctionner. Le circuit de génération de signal d'activation 22, le circuit de mémorisation à bascule 24 et la porte ET 25 qui coopèrent pour générer l'horloge intermittente GCLK constituant un "circuit d'application d'horloge". Le processeur 10 émet la requête d'accès au bus de système vers le circuit d'interface 23 et, en réponse à celle-ci, le circuit d'interface 23 émet vers l'arbitre 70, par l'intermédiaire du bus de système 120, le signal de requête d'utilisation de bus BSAK qui commute à un niveau B vers un niveau H à l'instant T1, et émet également vers le circuit de génération de signal d'activation 22 le signal de remise à zéro RST ayant le même niveau logique que le signal de requête d'utilisation de bus BSAK. Sous l'effet de l'émission du signal de requête d'utilisation de bus BSAK passant à un niveau B à un niveau H à l'instant T1, le circuit d'interface 23 détermine que le processeur 10 est entré dans l'état d'attente pour l'accès au bus de système 120. Sur la base du signal de remise à zéro RST, le circuit de génération de signal d'activation 22 génère le signal de validation EN qui commute à un niveau H vers un niveau B à l'instant T2. Sur la base du signal de mémorisation ENLTH qui est la version mémorisée du signal de validation EN, et qui commute à un niveau H vers un niveau B à l'instant T3, la porte ET 25 commence la suppression de la composante d'horloge à l'instant T3. Par conséquent, l'événement consistant en ce que le circuit d'application d'horloge formé du circuit de génération de signal d'activation 22, du circuit de mémorisation à bascule 24 et de la porte ET 25 commence la suppression de la composante d'horloge à l'instant T3, correspond à l'événement consistant en ce qu'il arrête l'application de l'horloge au processeur 10 lorsque le circuit d'interface 23 détermine que le processeur 10 est entré dans l'état d'attente pour l'accès au bus de système 120. En se référant à la figure 6, on va décrire le fonctionnement pour commencer l'écriturellecture de données, ou autres, en relation avec la mémoire 50 (ou une mémoire externe 140). Premièrement, le processeur 10 demande au circuit d'interface 23 d'écrire/lire des données, ou autres, dans la mémoire 50 (ou la mémoire externe 140). En réponse à la requête provenant du processeur 10, le circuit d'interface 23 émet vers l'interface de mémoire 40 (ou l'interface 80), par l'intermédiaire du bus de système 120, le signal de transaction TRSK demandant l'écriture de données ou la lecture de données dans la mémoire 50 (ou la mémoire externe 140). Plus précisément, le circuit d'interface 23 émet vers l'interface de mémoire 40 (ou l'interface 80), par l'intermédiaire du bus de système 120, le signal de transaction TRSK qui commute à un niveau B vers un niveau H à l'instant T1. Le circuit d'interface 23 émet également vers le circuit de génération de signal d'activation 22 le signal de remise à zéro RST ayant le même niveau logique que le signal de transaction TRSK. L'interface de mémoire 40 (ou l'interface 80) détermine si l'écri- turellecture de données en relation avec la mémoire 50 (ou la mémoire externe 140) est possible. Dans l'affirmative, elle émet vers le circuit de génération de signal d'activation 22 et le circuit d'interface 23, par l'intermédiaire du bus de système 120, un signal indiquant que l'écri- turellecture de données en relation avec la mémoire 50 (ou la mémoire externe 140) est possible. Plus précisément, l'interface de mémoire 40 (ou l'interface 80) émet vers le circuit de génération de signal d'activation 22 et le circuit d'interface 23, par l'intermédiaire du bus de système 120, un signal d'attente de bus BSTW qui commute à un niveau B vers un niveau H à l'instant T4. Dans ces conditions, le signal de permission d'utilisation de bus BASW, le signal de début de débogage DBGS et le signal d'interruption DSTS sont tous à un niveau B. Dans le circuit de génération de signal d'activation 22, l'inverseur 221 inverse le signal de remise à zéro RST et émet vers la porte OU 222 le signal inversé /RST qui commute à un niveau H vers un niveau B à l'instant T2. La porte OU 222 effectue une opération OU sur le signal de permission d'utilisation de bus BSAW, le signal d'attente de bus BSWT, le signal de début de débogage DBGS, le signal d'interruption DSTS et le signal inversé /RST, et elle émet vers le circuit de mémorisation à bascule 24 et le multiplexeur 11 du processeur 10 le signal de validation EN qui commute à un niveau H vers un niveau B à l'instant T2 et qui commute à un niveau B vers un niveau H à l'instant T4. Le circuit de mémorisation à bascule 24 mémorise le signal de validation EN sur un demi-cycle de l'horloge CLK, et émet vers la porte ET 25 le signal de mémorisation résultant ENLTH. La porte ET 25 effectue une opération ET sur le signal de mémorisation ENLTH et l'horloge CLK, et elle émet l'horloge intermittente GCLK vers la bascule 12 du processeur 10. Ensuite, l'écriture/lecture de données en relation avec la mémoire 50 (ou la mémoire externe 140) est effectuée de la manière décrite ci-dessus. Il en résulte que l'interface 20 émet vers la bascule 12 l'horloge intermittente GCLK de laquelle la composante d'horloge correspondant à l'intervalle de temps allant de l'instant T3 à l'instant T6 a été supprimée, pour arrêter l'application de l'horloge au processeur 10 pendant l'intervalle de temps allant du moment auquel l'écriture/lecture de données en relation avec la mémoire 50 (ou la mémoire externe 140) est demandée à l'interface de mémoire 40 (ou l'interface 80), jusqu'à ce que cette opération soit permise. Par conséquent, l'application de l'horloge au processeur 10 est arrêtée pendant que le processeur 10 est dans un état de nonfonctionnement, à partir du moment auquel l'écriture/lecture de données en relation avec la mémoire 50 (ou la mémoire externe 140) est demandée, jusqu'à ce qu'elle soit permise, ou pendant l'intervalle de temps au cours duquel le processeur 10 attend pour accéder au bus de système 120. Il en résulte qu'une diminution de la consommation d'énergie dans le dispositif semiconducteur 100 est rendue possible. Le processeur 10 adresse une requête au circuit d'interface 23 pour écrire/lire des données, ou autres, en relation avec la mémoire 50 (ou la mémoire externe 140). En réponse à cette requête, le circuit d'interface 23 émet vers l'interface de mémoire 40 (ou l'interface 80), par l'intermédiaire du bus de système 120, le signal de transaction TRSK qui commute à un niveau B vers un niveau H à l'instant T1, et il émet également vers le circuit de génération de signal d'activation 22 le signal de remise à zéro RST ayant le même niveau logique que le signal de transaction TRSK. Dans ces conditions, sur la base de l'émission du signal de transaction TRSK, le circuit d'interface 23 détermine que le processeur 10 est entré dans l'état d'attente d'accès au bus de système 120. Sur la base du signal de remise à zéro RST, le circuit de génération de signal d'activation 22 génère le signal de validation EN qui commute à un niveau H vers un niveau B à l'instant T2. La porte OU 25 commence la suppression de la composante d'horloge à l'instant T3, sur la base du signal de mémorisation ENLTH, qui est la version mémorisée du signal de validation EN, et qui commute à un niveau H vers un niveau B à l'instant T3. Par conséquent, le fait que le circuit d'application d'horloge constitué du circuit de génération de signal d'activation 22, du circuit de mémorisation à bascule 24 et de la porte ET 25, commence la suppression de la composante d'horloge à l'instant T3, correspond au fait que le circuit d'application d'horloge arrête l'application de l'horloge au processeur 10 lorsque le circuit d'interface 23 détermine que le processeur 10 est entré dans l'état d'attente d'accès au bus de système 120. En se référant à la figure 7, on va décrire le fonctionnement dans le cas du commencement de l'écriture/lecture de données, ou autres, dans la mémoire 50 (ou la mémoire externe 140), lorsqu'une opération de débogage est demandée avant que l'interface de mémoire 40 (ou l'interface 80) permette l'écriture/lecture de données. Sur la figure 7, on suppose que l'écriture/lecture de données en relation avec la mémoire 50 (ou la mémoire externe 140) est demandée à l'instant T1 et est permise à l'instant T9. Comme décrit ci-dessus en référence à la figure 6, l'interface 20 émet vers l'interface de mémoire 40 (ou l'interface 80), par l'intermédiaire du bus de système 120, le signal de transaction TRSK qui commute à un niveau B vers un niveau H à l'instant T1. Ensuite, elle reçoit à partir de l'interface de débogage 110 le signal de début de débogage DBGS qui commute à un niveau B vers un niveau H à l'instant T6. La porte OU 222 du circuit de génération de signal d'activation 22 effectue une opération OU sur le signal de permission d'utilisation de bus BSAW, le signal d'attente de bus BSWT, le signal de début de débogage DBGS, le signal d'interruption DSTS et le signal inversé /RST, et elle émet vers le circuit de mémorisation à bascule 24 et le multiplexeur 11 du processeur 10 le signal de validation EN qui commute à un niveau H vers un niveau B à l'instant T2 et qui commute à un niveau B vers un niveau H à l'instant T6. Le circuit de mémorisation à bascule 24 mémorise le signal de validation EN sur un demi-cycle de l'horloge CLK et émet vers la porte ET 25 le signal de mémorisation ENLTH. La porte ET 25 effectue une opération ET sur le signal de mémorisation ENLTH et l'horloge CLK, et elle émet vers la bascule 12 du processeur 10 l'horloge intermittente GCLK de laquelle la composante d'horloge correspondant à l'intervalle de temps allant de l'instant T3 à l'instant T7 est supprimée. Lorsqu'une requête de débogage est introduite, le processeur 10 doit fonctionner. Par conséquent, l'interface 20 émet vers le multiplexeur 11 le signal de validation EN qui commute à un niveau B vers un niveau H à l'instant T6 en réponse au signal de début de débogage DBGS à un niveau H, et elle émet également vers la bascule 12 l'horloge intermittente GCLK pour l'application de l'horloge au processeur 10, après l'instant T7. Par conséquent, le processeur 10 est capable d'effectuer un débogage à partir de l'instant T8, avant l'instant T9 auquel l'écriture/ lecture de données en relation avec la mémoire 50 (ou la mémoire externe 140) est permise. En se référant à la figure 8, on va décrire le fonctionnement dans le cas du début de l'écriture/lecture de données, ou autres, dans la mémoire 50 (ou la mémoire externe 140), lorsqu'une interruption est demandée avant que le circuit d'interface 40 (ou l'interface 80) permette l'écriture/lecture de données. Sur la figure 8, on suppose que l'écriture/ lecture de données en relation avec la mémoire 50 (ou la mémoire externe 140) est demandée à l'instant T1 et permise à l'instant T9. Comme décrit ci-dessus en relation avec la figure 6, l'interface 20 émet vers l'interface de mémoire 40 (ou l'interface 80), par l'intermédiaire du bus de système 120, le signal de transaction TRSK qui commute à un niveau B vers un niveau H à l'instant T1. Elle reçoit ensuite, à partir de l'unité de commande 90, le signal d'interruption DSTS qui commute à un niveau B vers un niveau H à l'instant T10. La porte OU 222 du circuit de génération de signal d'activation 22 effectue une opération OU sur le signal de permission d'utilisation de bus BSAW, le signal d'attente de bus BSWT, le signal de début de débogage DBGS, le signal d'interruption DSTS et le signal inversé /RST, et elle émet vers le circuit de mémorisation à bascule 24 et le multiplexeur 11 du processeur 10 le signal de validation EN qui commute à un niveau H vers un niveau B à l'instant T2 et commute à un niveau B vers un niveau H à l'instant T10. Le circuit de mémorisation à bascule 24 mémorise le signal de validation EN sur un demi-cycle de l'horloge CLK, et émet le signal de mémorisation ENLTH vers la porte ET 25. La porte ET 25 effectue une opération ET sur le signal de mémorisation ENLTH et l'horloge CLK, et elle émet vers la bascule 12 du processeur 10 l'horloge intermittente GCLK de laquelle la composante d'horloge correspondant à l'intervalle de temps allant de l'instant T3 à l'instant T11a été supprimée. Lorsque la requête d'introduction est introduite, le processeur 10 doit fonctionner. Par conséquent, l'interface 20 émet vers le multiplexeur 11 le signal de validation EN qui commute à un niveau B vers un niveau H à l'instant T10, en réponse au signal d'interruption DSTS à un niveau H, et elle émet également vers la bascule 12 l'horloge intermittente GCLK pour l'application de l'horloge au processeur 10, après l'instant T11. Ainsi, le processeur 10 est capable de commencer à fonctionner à l'instant T12 en réponse à la requête d'interruption, avant que l'écriture/lecture de données en relation avec la mémoire 50 (ou la mémoire externe 140) soit permise à l'instant T9. Dans l'interface 20, il est également possible d'arrêter de manière forcée l'application de l'horloge au processeur 10, en utilisant le registre de commande d'horloge 21. De façon spécifique, le registre de commande d'horloge 21 reçoit un signal d'arrêt STP provenant de l'extérieur du dispositif semiconducteur 100, et en réponse à celui-ci, il arrête l'application de l'horloge CLK au circuit de génération de signal d'activation 22 et au circuit d'interface 23. Dans ce cas, la porte OU 222 dans le circuit de génération de signal d'activation 22 n'est pas activée, ce qui fait que le signal de validation EN n'est pas envoyé au multiplexeur 11 ou au circuit de mémorisation à bascule 24. Il en résulte que l'application de l'horloge au processeur 10 est arrêtée. Ainsi, dans le dispositif semiconducteur 100, l'application de l'horloge au processeur 10 peut être arrêtée de manière forcée avec un signal appliqué à partir de l'extérieur. Conformément au premier mode de réalisation, le dispositif semiconducteur comporte un circuit d'application d'horloge qui arrête l'application de l'horloge à un processeur pendant un intervalle de temps au cours duquel le processeur est dans un état de non-fonctionnement. La consommation d'énergie du dispositif semiconducteur peut donc être réduite. En outre, en synchronisme avec une horloge, le circuit d'application d'horloge génère une horloge intermittente de laquelle la composante d'horloge correspondant à l'intervalle de temps pendant lequel le processeur est dans l'état de non-fonctionnement, a été supprimée, et il émet vers le processeur l'horloge intermittente qui est générée. Par conséquent, l'application de l'horloge au processeur peut être commandée sur la base d'un cycle d'horloge. Second Mode de Réalisation En se référant à la figure 9, on note que le dispositif semiconducteur 100A conforme au second mode de réalisation est identique au dispositif semiconducteur 100 du premier mode de réalisation, à l'exception du fait qu'il a une interface 20A à la place de l'interface 20 du dispositif semiconducteur 100. En se référant à la figure 10, on note que l'interface 20A diffère de l'interface 20 seulement par le fait que le registre de commande d'horloge 21 qu'on trouve dans l'interface 20 n'est pas incorporé. L'interface 20A arrête l'application d'horloge au processeur 10 pendant l'intervalle de temps au cours duquel le processeur 10 est dans un état de non-fonctionnement, conformément au fonctionnement décrit ci-dessus en référence aux figures 5-8. Du fait que l'interface 20A ne comporte pas le registre de commande d'horloge 21, comme dans l'interface 20, la consommation d'énergie peut être réduite encore davantage dans le dispositif semiconducteur 100A, en comparaison avec le dispositif semiconducteur 100. Le second mode de réalisation est par ailleurs identique au premier mode de réalisation. Conformément au second mode de réalisation, le dispositif semiconducteur comporte un circuit d'application d'horloge qui arrête l'application de l'horloge à un processeur pendant qu'il est dans un état de non-fonctionnement, et qui est dépourvu d'un registre de commande d'horloge commandant l'application de l'horloge par logiciel. Par conséquent, la consommation d'énergie du dispositif semiconducteur peut être réduite davantage. Troisième Mode de Réalisation En se référant à la figure 11, on note que le dispositif semiconducteur 100B conforme au troisième mode de réalisation est identique au dispositif semiconducteur 100A du second mode de réalisation, à l'exception du fait que l'interface 20A du dispositif semiconducteur 100A est remplacée par une interface 20B. En se référant à la figure 12, on note que l'interface 20B est identique à l'interface 20A, à l'exception du fait que le circuit de génération de signal d'activation 22 de l'interface 20A est remplacé par un circuit de génération de signal d'activation 22A. Le circuit de génération d'activation de signal 22A diffère du circuit de génération de signal d'activation 22 par le fait que, bien qu'il soit formé de l'inverseur 21 et de la porte OU 222 comme dans le circuit de génération de signal d'activation 22 (voir la figure 4), il n'émet pas vers le multiplexeur 11 du processeur 10 le signal de validation EN qui est généré. L'interface 20B génère l'horloge intermittente GCLK conformément aux opérations expliquées ci-dessus en relation avec les figures 5-8, comme les interfaces 20 et 20A, et elle émet vers la bascule 12 du processeur 10 l'horloge intermittente GCLK qui est générée. Le multiplexeur 11 reçoit seulement les données d'entrée DA-IN provenant du circuit d'interface 23; il ne reçoit pas les données de sortie DA-OUT provenant de la bascule 12. Par conséquent, à la réception des données d'entrée DA-IN, le multiplexeur 11 émet les données d'entrée DA-IN vers la bascule 12. En synchronisme avec l'horloge intermittente GCLK provenant de l'interface 20B, la bascule 12 mémorise les données d'entrée DA-IN et émet les données de sortie DA-OUT. Dans le processeur 10 représenté dans les premier et second modes de réalisation, l'actualisation des données était commandée par le signal de validation EN et l'horloge intermittente GCLK provenant de l'interface 20,20A. Cependant, dans le processeur 10 du troisième mode de réalisation, l'actualisation des données est commandée seulement par l'horloge intermittente GCLK. Ainsi, dans le troisième mode de réalisa- tion, alors que la bascule 12 reçoit constamment les données d'entrée DA-IN, elle mémorise les données d'entrée DA-IN seulement pendant l'intervalle de temps au cours duquel la composante d'horloge est présente dans l'horloge intermittente GCLK, et elle émet les données de sortie DAOUT. Par conséquent, dans le troisième mode de réalisation, le multiplexeur 11 et la bascule 12 peuvent actualiser les données seulement pendant que des composantes d'horloge continues existent. Le troisième mode de réalisation est par ailleurs identique au premier mode de réalisation. Conformément au troisième mode de réalisation, le dispositif semiconducteur comporte un circuit d'application d'horloge qui arrête l'application de l'horloge à un processeur pendant qu'il est dans un état de non-fonctionnement. Un signal de sélection pour sélectionner des données d'entrée ou des données de sortie dans le processeur n'est pas appliqué au processeur. La consommation d'énergie dans le dispositif semiconducteur peut donc être réduite davantage. Quatrième Mode de Réalisation En se référant à la figure 13, on note que le dispositif semiconducteur 200 du quatrième mode de réalisation comporte un dispositif semiconducteur 210 et un dispositif semiconducteur 220. Le dispositif semiconducteur 210 comprend un processeur 10 et une interface 20. Le dispositif semiconducteur 220 comprend un circuit de boucle d'asservissement de phase 30, une interface de mémoire 40, une mémoire 50, un décodeur 60, un arbitre 70, une interface 80, un contrôleur d'interruptions 90, une interface de débogage 110 et un bus de système 120. Le processeur 10, les interfaces 20,80, le circuit de boucle d'asservissement de phase 30, l'interface de mémoire 40, la mémoire 50, le décodeur 60, l'arbitre 70, le contrôleur d'interruptions 90, l'interface de débogage 110, le dispositif de débogage 130 et la mémoire externe 140 sont les mêmes que ceux décrits ci-dessus. Le dispositif semiconducteur 200 est formé de deux dispositifs à semiconducteur 210 et 220, et le dispositif semiconducteur 210 comprend le processeur 10 qui effectue un traitement de données, et l'interface 20 qui commande la transmission de données, et autres, entre le processeur 10 et le bus de système 120. Le dispositif semiconducteur 220 comprend la mémoire 50 qui stocke des données, l'interface de mémoire 40 qui commande l'accès à la mémoire 50, l'interface 80 qui commande l'accès à la mémoire externe 140, et autres. Les composants inclus dans le dispositif semiconducteur 220 sont destinés aux opérations d'entrée/sortie de données et de signaux nécessaires pour le traitement de données dans le processeur 10. Ainsi, on peut dire que le dispositif semiconducteur 210 comportant un circuit de commande principal, et le dispositif semiconducteur 220 comportant un circuit de commande auxiliaire, constituent le dispositif semiconducteur 200. Le fonctionnement dans le dispositif semiconducteur 200 pour arrêter l'application de l'horloge au processeur 10, est identique à celui dans le dispositif semiconducteur 100. Dans le dispositif semiconducteur 200, l'interface 20 du dispositif semiconducteur 210 peut être remplacée par l'interface 20A ou 20B. Dans ce cas, le fonctionnement du dispositif semiconducteur 200 pour arrêter l'application de l'horloge au processeur 10 est le même que dans le dispositif semiconducteur 100A ou 100B correspondant. Dans le quatrième mode de réalisation, le dispositif semiconducteur 210 comportant le circuit de commande principal, incluant le processeur 10 qui effectue un traitement de données et l'interface 20 qui commande l'application de l'horloge au processeur 10, est combiné avec le dispositif semiconducteur 220 comportant le circuit de commande auxiliaire, de façon à pouvoir réaliser un dispositif semiconducteur qui arrête l'application de l'horloge au processeur 10 pendant un intervalle de temps au cours duquel le processeur 10 est dans un état de nonfonctionnement, et qui consomme donc moins d'énergie. Le quatrième mode de réalisation est par ailleurs identique aux premier à troisième modes de réalisation. Conformément au quatrième mode de réalisation, le dispositif semiconducteur comprend un dispositif semiconducteur ayant un processeur qui effectue un traitement de données et une interface qui commande l'application de l'horloge au processeur, qui sont fabriqués sur un seul et même substrat semiconducteur. En combinant ce dispositif semiconducteur muni du circuit de commande principal avec chacun des au- tres dispositifs à semiconducteur munis d'un circuit de commande auxiliaire ayant diverses fonctions, il est possible de réduire la consommation d'énergie dans les dispositifs à semiconducteur combinés respectifs. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif semiconducteur (100,100A, 100B, 200) effectuant un traitement de données en synchronisme avec une horloge, caractérisé en ce qu'il comprend : un circuit de traitement (10) lisant les données sur un bus de système (120) en réponse à une commande de fonctionnement et accomplissant le traitement de données en synchronisme avec l'horloge; un circuit d'interface (23) commandant la transmission de signal et de données entre le bus de système (120) et le circuit de traitement (10) ; et, un circuit d'application d'horloge (22,24, 25 ; 22A, 24,25) fournissant l'horloge au circuit de traitement (10), ce circuit d'application d'horloge (22,24, 25 ; 22A, 24,25) arrêtant de fournir l'horloge au circuit de traitement (10) sur la base d'un cycle d'horloge, lorsque le circuit d'interface (23) détermine que le circuit de traitement (10) est entré dans un état d'attente pour l'accès au bus de système (120). 2. Dispositif semiconducteur selon la revendication 1, caractérisé en ce que le circuit d'application d'horloge (22,24, 25 ; 22A, 24,25) génère une horloge intermittente en supprimant de l'horloge au moins une composante d'horloge correspondant à un intervalle de temps pendant lequel le circuit de traitement (10) est dans l'état d'attente, et fournit l'horloge intermittente au circuit de traitement (10). 3. Dispositif semiconducteur selon la revendication 2, caractérisé en ce qu'il comprend en outre : une partie esclave (150) incluant une mémoire (50) stockant les données introduites par l'intermédiaire du bus de système (120), et émettant les données vers le bus de système (120) en réponse à une requête de lecture de données; et, un contrôleur d'interruptions (90) qui reçoit un signal d'interruption appliqué de façon externe et émet le signal d'interruption vers le circuit d'interface (23) et, le circuit d'application d'horloge (22,24, 25 ; 22A, 24,25), à la réception du signal d'interruption à un premier instant, génère l'horloge intermittente en supprimant de l'horloge ladite au moins une composante d'horloge correspondant à au moins un intervalle de temps à partir d'un second instant jusqu'au premier instant, ce second instant étant un instant auquel le circuit d'interface émet un signal de requête vers la partie esclave (150) par l'intermédiaire du bus de système (120). 4. Dispositif semiconducteur selon la revendication 2, caractérisé en ce qu'il comprend en outre : une partie esclave (150) incluant une mémoire (50) stockant les données introduites par l'intermédiaire du bus de système (120) et émettant les données vers le bus de système (120) en réponse à une requête de lecture de données ; une interface de débogage (110) qui reçoit un signal de début de débogage appliqué à partir de l'extérieur, pour commencer le débogage, et émet le signal de début de débogage vers le circuit d'interface (23) et, le circuit d'application d'horloge (22,24, 25; 22A, 24,25), à la réception du signal de début de débogage à un premier instant, génère l'horloge intermittente en supprimant de l'horloge ladite au moins une composante d'horloge correspondant à l'intervalle de temps allant d'un second instant jusqu'au premier instant, ce second instant étant un instant auquel le circuit d'interface émet un signal de requête vers la partie esclave (150) par l'intermédiaire du bus de système (120). 5. Dispositif semiconducteur selon la revendication 2, caractérisé en ce qu'il comprend en outre une partie esclave (150) incluant une mémoire (50) qui stocke les données introduites par l'intermédiaire du bus de système (120) et émet les données vers le bus de système (120) en réponse à une requête de lecture de données; et en ce que le circuit d'application d'horloge (22,24, 25 ; 22A, 24,25) génère l'horloge intermittente en supprimant de l'horloge ladite au moins une composante d'horloge correspondant à l'intervalle de temps allant d'un premier instant auquel le circuit d'interface (23) émet un signal de requête vers la partie esclave (150) par l'intermédiaire du bus de système (120), jusqu'à un second instant auquel le circuit d'interface (23) reçoit un signal de permission relatif au signal de requête à partir de la partie esclave (150), par l'intermédiaire du bus de système (120). 6. Dispositif semiconducteur selon la revendication 5, caractérisé en ce que la partie esclave (150) comprend en outre un arbitre (70) qui détermine la disponibilité du bus de système (120) à la réception d'un signal de requête pour l'utilisation du bus de système, qui est émis par le circuit d'interface (123), et émet un signal de permission pour l'utilisation du bus de système (120) lorsque le bus de système (120) est disponible, et le circuit d'application d'horloge (22,24, 25 ; 22A, 24,25) génère l'horloge intermittente en supprimant de l'horloge ladite au moins une composante d'horloge correspondant à l'intervalle de temps allant du premier instant auquel le circuit d'interface (23) émet le signal de requête vers l'arbitre (70), par l'intermédiaire du bus de système (120), jusqu'au second instant auquel le circuit d'interface (23) reçoit le signal de permission à partir de l'arbitre (70) par l'intermédiaire du bus de système (120). 7. Dispositif semiconducteur selon la revendication 5, caractérisé en ce que la partie esclave (150) comprend en outre une interface de mémoire (40) qui commande la transmission de signaux et de données entre le bus de système (120) et la mémoire (50), et le circuit d'application d'horloge (22,24, 25 ; 22A, 24,25) génère l'horloge intermittente en supprimant de l'horloge ladite au moins une composante correspondant à l'intervalle de temps allant du premier instant auquel le circuit d'interface (23) émet un signal de requête pour la lecture/écriture de données en relation avec la mémoire (50), vers l'interface de mémoire (40) par l'intermédiaire du bus de système (120), jusqu'au second instant auquel le circuit d'interface (23) reçoit un signal de permission permettant l'accès à la mémoire (50), à partir de l'interface de mémoire (40), par l'intermédiaire du bus de système (120). 8. Dispositif semiconducteur selon la revendication 5, caractérisé en ce qu'il comprend en outre un circuit de génération de signal de sélection (22) qui, sur la base du signal de permission provenant de la partie esclave (150), génère un signal de sélection utilisé pour la sélection de données au moment de l'actualisation des données dans le circuit de traitement (10), et émet le signal de sélection vers le circuit de traitement (10), et en ce que le circuit d'application d'horloge (22,24, 25 ; 22A, 24,25) génère l'horloge intermittente par une opération ET portant sur le signal de sélection et l'horloge. 9. Dispositif semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre un registre de commande d'horloge (21) commandant l'application de l'horloge au circuit d'application d'horloge (22,24, 25 ; 22A, 24,25), et en ce que le registre de commande d'horloge (21) cesse l'application de l'horloge au circuit d'application d'horloge (22,24, 25 ; 22A, 24,25) en réponse à une requête pour l'arrêt de l'horloge.