Brevet FR2826495A1 — publié le 20021227

rayonnement. CIRCUIT TAMPON. CELLULES MEMOIRE L'INCORPORANT ET MEMOIRE COMPRENANT UNE TELLE CELLULE MEMOIRE L'i nvention concerne un circu it tampon, d es exem ples de cel l u le mémo ire incorporant un tel circuit tampon, et une mémoire à accès aléatoire comprenant une telle cellule mémoire. Elle se rapporte au domaine de la conception de circuit, plus particulièrement en technologie CMOS. Elle trouve des applications, en particulier, dans des composants électroniques, par exemple des circuits mémoire en circuit intégré (circuits dits a Stand-Alone ") de type SRAM (de l'anglais " Static Random Access Memory") ou de type DRAM (de l'anglais " Dynamic Random Access Memory ", des microcontrôleurs, des circuits intégrés à application spécifique, etc. Dans l'état de la technique, il est connu de réaliser une cellule mémoire comprenant d'une part un circuit tampon (" Buffer Circuit " en anglais) dont la sortie est reliée à l'entrée de manière à former un verrou logique (" Latch " en anglais), et d'autre part des transistors d'accès en lecture eVou en écriture pour réaliser une opération de lecture et/ou d'écriture dans la cellule mémoire. De manière classique, un circuit tampon comprend deux inverseurs en cascade. A la figure 1 on a représenté de façon schématique un inverseur en technologie CMOS. L'inverseur 1 comprend un transistor MOS de type N référencé MN11 et un transistor MOS de type P référencé MP11, qui sont disposés en série entre une première borne 11 et une seconde borne 12. La borne 11 est portée à un potentiel Vdd, et la borne 12 est portée à un potentiel Gnd qui est inférieur au potentiel Vdd. En général, le potentiel Vdd est un potentiel d'alimentation positif, et le potentiel Gnd est un potentiel d'alimentation négatif ou un potentiel de masse. Les drains des transistors MN11 et MP11 sont reliées ensemble et forment la sortie OUT de l'inverseur 1. De même, les grilles de commande des transistors MN11 et MP11 sont reliées ensemble et forment l'entrce IN de l'inverseur 1. Enfin, la source du transistor MP11 est reliée à la borne 11 et la source du transistor MN11 est reliée à la borne 12. Le fonction nement de cet i nverseu r est bien con n u de l' hom me d u métier et n'appelle pas de commentaires particuliers. A la figure 2, on a représenté de façon schématique une première cellule mémoire connue dans l'état de la technique. La cellule mémoire 20 comprend un premier inverseur 2 et un second inverseur 3. Il s'agit d'inverseurs en technologie MOS tels que celui décrit ci-dessus en regard du schéma de la figure 1. La sortie de l'inverseur 2 est reliée à l'entrée de l'inverseur 3 de manière à former un circuit tampon. En outre, la sortie de l'inverseur 3 est reliée à l' entrée de l'i nverseu r 2 de man ière à form er u n verrou log ique. En outre, la cellule 20 comprend un premier transistor d'accès M2 et un second transistor d'accès M3. Il s'agit par exemple de transistor MOS de type N. Le transistor M2 est disposé entre la sortie de l'inverseur 2 et un n_ud qui est relié à une ligne de bits BL1 de la mémoire incorporant la cellule mémoire 20. De même, le transistor M3 est disposé entre la sortie de l'inverseur 3 et un n_ud qui est relié à une ligne de bits BL2 de la mémoire incorporant la cellule 20. Les lignes de bits BL1 et BL2 sont dites duales, dans la mesure o, en fonctionnement, elles sont portées à des potentiels symétriques l'un de l'autre, correspondant à des niveaux logiques inverses l'un de l'autre. Les grilles de commande des transistors d'accès M2 et M3 sont reliées à une ligne de mots WL de la mémoire incorporant la cellule 20. Comme on le voit, la cellule mémoire 20 de la figure 2 comprend au minimum 6 transistors MOS. Afin de réduire la surface de silicium occupée par une cellule mémoire sur un substrat de silicium dopé, on a déjà cherché à réduire le nombre de transistors MOS entrant dans la composition de la cellule mémoire. La figure 3, sur laquelle les mêmes éléments qu'à la figure 2 portent les mêmes références, montre de manière schématique une deuxième cellule mémoire 30 selon l'art antérieur, qui a déjà été proposée à cet effet. La cellule se distingue de la cellule 20 décrite ci-dessus en regard de la figure 2, en ce qu'elle ne comporte que quatre transistors MOS. En effet, les transistors MP11 respectifs de l'inverseur 2 et de l'inverseur 3 sont remplacés par des résistances R1 respectives. Ces résistances occupant moins de place que les transistors MOS de type P auxquels elles se substituent, on obtient la réduction de surface occupée par la cellule mémoire qui est recherchée. Cependant, la réalisation des résistances R1 nécessite la mise en ceuvre d'un procédé particulier qui rend la fabrication plus complexe. C'est pourquoi on a également proposé une cellule mémoire du type de celle représentée à la figure 4. Cette cellule mémoire 40, connue dans l'état de la technique, correspond sensiblement à la cellule mémoire 30 décrite ci-dessus en regard de la figure 3. Elle s'en distingue en ce que les résistances R1 respectives des inverseurs 2 et 3 sont remplacées par des courts-circuits. En réalité, le rôle joué par les résistances R1 de la celiule 30 de la figure 3 est joué, dans la cellule 40, par les résistances de fuite des transistors d'accès M2 et M3. A cet effet, ces d ern ie rs so nt de préférence des transistors M OS de type P à faible tension de conduction, dont les résistances de fuite sont élevées. De plus, les transistors MN11 respectifs des inverseurs 2 et 3 sont de préférence des transistors ayant une tension de conduction élevée. La cellule 40 ne comprend que quatre transistors MOS et ne présente pas les inconvénients précités de la cellule mémoire 30 de la figure 3. Le fonctionnement de la cellule mémoire 40 est cependant diffficile à matriser du fait de la difficulté à matriser les courants de fuite des transistors M2 et M3. En particulier, le fonctionnement de la cellule mémoire 40 est peu fiable pour les faibles valeurs de la tension d'alimentation (cette tension étant la différence entre les potentiels Vdd et Gnd). L'objet de la présente invention est de proposer un circuit tampon qui occupe une faible surface de siliclum et qui, notamment, puisse donc être utilisé pour la réalisation d'une cellule mémoire occupant une faible surface de siliclum. Ainsi qu'il n'échappera pas à l'homme du métier, le circuit tampon selon l'invention peut néanmoins être utilisé dans tout type d'application, en sorte que les applications de l'invention ne se limitent pas à la réalisation de cellules mémoire. Ce but est atteint, conformément à l'invention, grâce à un circuit tampon comprenant un transistor MOS de type N et un transistor MOS de type P. qui sont disposés en série entre une première borne portée à un premier potentiel déterminé et une seconde borne portée à un second potentiel déterminé, qui est inférieur audit premier potentiel déterminé, les sources desdits transistors étant reliées ensemble et formant la sortie du circuit tampon, les grilles de commande desdits transistors étant reliées ensemble et formant l'entrée du circuit tampon, le drain du transistor MOS de type N étant relié à ladite première borne et le drain du transistor MOS de type P étant relié à ladite seconde borne. Ce circuit tampon ne comprend donc que deux transistors MOS mais il peut avantageusement se substituer à un circuit tampon de type connu comprenant deux inverseurs en technologie CMOS en cascade tel que dans la cellule mémoire 20 décrite ci-dessus en regard du schéma de la figure 2, qui comprend quatre transistors MOS. Ainsi qu'il apparatra plus clairement dans la suite, le fonctionnement du circuit tampon selon l'invention est rendu possible par les faibles valeurs des tensions de conduction des transistors MOS de type P et de type N que l'on sait aujourd'hui réaliser. L'invention concerne aussi des exemples de cellule mémoire comprenant un circuit tampon tel que défini ci-dessus, dont la sortie est reliée à l'entrée de . manere a former un verrou logque. En outre, I'invention concerne une mémoire à accès aléstoire (" Random Access Memory ", en anglais) comprenant au moins une cellule mémoire du type précité. Il s'agit en particulier d'une mémoire statique de type SRAM, bien que l'invention ne se limite nullement à cet exemple. D'autres caractéristiques et avantages de la présente invention appara^'tront encore à la lecture de la description détaillée qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés, sur lesquels on a représenté: - à la figure 1, déjà analysée: le schéma d'un inverseur en technologie CMOS; - aux figures 2, 3 et 4, également déjà analysées: des schémas de cellules mémoire respectives connues dans l'état de la technique; - à la figure 5: le schéma d'un circuit tampon selon l'invention; - à la figure 6: un tableau illustrant le fonctionnement du circuit tampon d'un point de vue électrique; - à la figure 7: une courbe montrant l'allure du potentiel en sortie du circuit tampon en fonction du potentiel sur son entrée; - à la figure 8: un tableau logique illustrant le fonctionnement du circuit tampon d'un point de vue logique; - à la figure 9: le schéma d'un premier exemple de cellule mémoire selon l'invention; et, - à la figure 10: le schéma d'un second exemple de cellule mémoire selon l'invention. A la figure 5, on a représenté de façon schématique un circuit tampon selon l'invention. Le circuit 10 comprenant un transistor MOS de type N référencé MN1 et un transistor MOS de type P référencé MP1, disposés en série entre une borne 51 et une borne 52. La borne 51 est portée à un potentiel déterminé Vdd. La borne 52 est portée à un potentiel déterminé Gnd, qui est inférieur au potentiel Vdd. Dans un exemple de réalisation, le potentiel Vdd est un potentiel d'alimentation positif et le potentiel Gnd est un potentiel de masse. Néanmoins, le potentiel Gnd peut également être un potentiel d'alimentation négatif. Par convention, dans la suite de la description, le potentiel Vdd est associé à un niveau logique haut (valeur logique 1) et le potentiel Gnd est associé à un niveau logique bas (valeur logique 0). Une autre convention pourrait bien entendu être adoptée, I'homme du métier percevant alors immédiatement les adaptations de l'exposé suivant qui en découlerait. Les sources des transistors MN1 et MP1 sont reliées ensemble et forment la sortie Z du circuit tampon 10. En outre, les grilles de commande des transistors MN1 et l\4P1 sont reliées ensemble et forment l'entrée A du circuit tampon 10. Enfin, le drain du transistor MN1 est relié à la borne 51 et le drain du transistor MP1 est relié à la borne 52. On rappelle que, pour un transistor MOS, les électrodes de source et de drain sont structurellement identiques en sorte que leur branchement peut être inversé sans que le fonctionnement du transistor en soit modifié, et que la désignation de ces électrodes obéit à la convention suivante: pour un transistor MOS de type N. on désigne par "source" I'électrode du transistor qui est portée au potentiel le plus faible, et par "drain" I'électrode qui est portée au potentiel le plus élevé, alors que c'est l'inverse pour un transistor MOS de type P. Ainsi qu'on l'a compris, la structure du circuit tampon 10 correspond à celle d'un inverseur en technologie CMOS dans lequel la disposition du transistor MOS de type N et du transistor MOS de type P entre les bornes 51 et 52 a été inversé. En désignant par Vtn la tension de conduction du transistor MN1 (tension de conduction d'un transistor MOS de type N) et par Vtp la tension de conduction du transistor MP1 (tension de conduction d'un transistor MOS de type P), il est préférable de choisir les transistors MN1 et MP1 et la valeur des potentiels Vdd et Gnd de telle sorte que la différence entre le potentiel Vdd et le potentiel Gnd soit supérieure à la somme de ces tensions de conduction (soit Vdd - Gnd > Vtn + Vtp). De cette façon, on s'assure que les transistors MN1 et MP1 fonctionnent correctement. En outre la différence entre le potentiel Vdd et le potentiel Gnd est en général la plus faible possible, de manière à assurer un fonctionnement du circuit sous la tension d'alimentation la plus basse possible, ce qui rédu it la consom mation en courant et li mite l'échauffeme nt d u circuit. La combinaison de ces caractéristiques préférées conduit à faire en sorte que la différence entre le potentiel Vdd et le potentiel Gnd soit légèrement supérieure à la somme des tensions de conduction Vtn et Vtp des transistors respectivement MN1 et MP1. En partie droite du schéma de la figure 5, on peut voir un symbole qui est proposé pour représenter le cIrcuit tampon 10 selon l'invention. Il s'agit d'un triangle dont la base est matérialisée par un double trait. L'entrée A est matérialisée du côté de cette base et la sortie Z est matérialisée du côté du sommet du triangle. Par mesure de simplicité, ce symbole est utilisé sur les figures 9 et 10 en lieu et place du schéma de la partie gauche de la figure 5 qui constitue ie schéma détaillé du circuit tampon 10 selon l'invention. A la figure 6, on a représenté un tableau donnant la valeur du potentiel Vz sur la sortie Z du circuit tampon 10 en fonction de valeurs déterminées du potentiel VA sur l'entrée A du circuit tampon 10. Ce tableau permet d'illustrer le fonctionnement du circuit tampon d'un point de vue électrique. Ce fonctionnement est expliqué ci-dessous, en faisant l'hypothèse que la potentiel Gnd est nul (potentiel de masse), et que le potentiel Vdd est égal à +5 V (Volts) par rapport au potentiel Gnd. En considérant que la sortie Z est flottante, le potentiel Vz est forcément à une valeur positive comprise entre 0 et +5 V. Lorsque le potentiel VA est égal au potentiel Gnd, la tension grille-source Vgs du transistor MN1 est égale à Gnd - Vz. Elle est donc négative. Le transistor MN1 étant un transistor MOS de type N. il en résulte que ce transistor est bloqué. De même la tension grille-source Vgs du transistor MP1 est égale à Gnd - Vz, c'est-à-dire qu'elle est négative. Le transistor MP1 étant un transistor MOS de type P. il en résulte que ce transistor est conducteur. Par conséquent le potentiel Vz est égal au potentiel Vtp, qui est la tension de conduction du transistor MP1 (tension source-drain). Lorsque, au contraire, le potentiel VA est égal au potentiel Vdd, la tension grilie-source Vgs du transistor MN1 est égale à Vdd - Vz. Elle est donc positive. Le transistor MN1 est donc conducteur. De même la tension grille-source Vgs du transistor MP1 est égale à Vdd - Vz, qui est positive. Le transistor MP1 est donc bloqué. Par conséquent le potentiel Vz est égal au potentiel Vdd - Vtn, c'est-à-dire au potentiel Vdd diminué de la tension de conduction Vtn du transistor MN1 (tension drain-source). Le graphe de la figure 7 donne l'allure du potentiel Vz en fonction du potentiel VA lorsque ce dernier décro^'t de Vdd à Gnd. D'un point de vue logique, le circuit tampon se comporte comme la combinaison de deux inverseurs en cascade. En effet, la table logique du circuit tampon 10, qui est donnée dans le tableau de la figure 8, correspond à celle de deux inverseurs en cascade. En conclusion, le circuit tampon 10 selon l'invention se comporte du point de vue logique comme le circuit tampon constitué des deux inverseurs 2 et 3 en technologie CMOS représentés sur le schéma de la figure 2, mais ne comprend que deux transistors MOS au lieu de quatre. Cette simplification est obtenue au prix d'une dégradation des niveaux électriques délivrés en sortie Z par rapport à ceux fournis en entrée A, qui résulte des tensions de conduction Vtn et Vtp des transistors MN1 et MP1 respectivement. Toutefois, cet inconvénient n'en est pas réellement un si l'on considère que l'on sait aujourd'hui fabriquer des transistors MOS avec une tension de conduction de l'ordre de 0,4 à 0,5 V, ce qui est relativement faible, et que ces valeurs vont vraisemblablement encore diminuer dans les années à venir. Il est possible d'obtenir un verrou logique constitué d'un circuit tampon tel que le circuit tampon 10 décrit ci-dessus, dont la sortie Z est reliée à l'entrée A. Ceci permet l'application du circuit tampon, en particulier, à la réalisation de cellules mémoire. La figure 9 et la figure 10 montrent de façon schématique deux exemples de telles cellules mémoire. Ces cellules mémoire peuvent être comprises dans une mémoire de type SRAM (de l'anglais "Static RAM" qui signifie mémoire de type RAM statique) ou de type DRAM (de l'anglais "Dynamic RAM" qui signifie mémoire de type RAM dynamique). En plus du verrou logique, une cellule mémoire comprend un ou plusieurs transistors d'accès, qui permettent d'accéder au point mémoire soit en lecture, soit en écriture, soit en lecture et en écriture. Ces transistors d'accès sont reliés à des lignes d'accès au plan mémoire de la mémoire, qui sont des lignes de bits ou des lignes de mots. Ainsi, dans l'exemple conforme à la figure 9, la cellule mémoire 100 comprend en outre un transistor d'accès en écriture M3 disposé entre n_ud 11 pouvant être relié à une ligne de bit BL d'une mémoire incorporant la cellule mémoire 100 d'une part, et l'entrée A du circuit tampon 10 d'autre part. La grille de commande du transistor M3 est reliée à un autre n_ud 12 pouvant être relié à une ligne de mots d'écriture WLW de la mémoire. Le transistor d'accès en écriture M3 peut être un transistor MOS de type N (com me da ns l'exemple représenté) ou de type P. La mémo ire incorporant la cellule mémoire 100 comprend des moyens pour, pendant une opération d'écriture dans la cellule mémoire, porter la ligne de mots d'écriture WLW respectivement à l'état logique haut dans le premier cas ou à l'état logique bas dans le second cas, de manière à rendre le transistor M3 conducteur. La cellule mémoire 100 comprend encore un transistor d'accès en lecture M4 disposé entre le n_ud 11 d'une part et un autre n_ud 13 d'autre part, ce dernier pouvant être relié à une ligne de mots de lecture WLR1 de la mémoire. La grille de commande du transistor M4 est reliée à la sortie Z du circuit tampon 10. Le transistor d'accès en lecture M4 peut être un transistor MOS de type N ou de type P. Dans le premier cas, la mémoire incorporant la cellule mémoire comprend des moyens pour pré-charger la ligne de bits BL au potentiel Vdd et pour mettre la ligne de mots de lecture WLR1 à l'état logique bas pendant une opération de lecture dans la cellule mémoire 200. Dans le second cas, la mémoire incorporant la cellule mémoire 100 comprend des moyens pour pré charger la ligne de bits BL au potentiel Gnd et pour mettre la ligne de mots de lecture WLR1 à i'état logique haut pendant une opération de lecture dans la cellule mémoire 200. Un circuit de détection (appelé "Sense Circuit" dans la littérature) non représenté, permet dans un cas comme dans l'autre la détection d'un éventuel changement de la charge de la ligne de bits BL résultant de la lecture de la valeur logique stockée dans la cellule mémoire 200. Dans l'exemple conforme à la figure 10, la cellule mémoire 200 comprend en outre un transistor d'accès en écriture et en lecture M5 disposé entre un n_ud 14 d'une part, et l'entrée A du cIrcuit tampon 10 d'autre part. Le n_ud 14 peut être relié à une ligne de bit BL d'une mémoire incorporant la cellule mémoire 200. La grille de commande du transistor M5 est reliée à un autre n_ud 15. Le n_ud 15 peut être relié à une ligne de mots de lecture et d'écriture WLRW de la mémoire. Le transistor d'accès en écriture et en lecture M5 peut être un transistor MOS de type N ou de type P. Dans le premier cas, la mémoire incorporant la cellule mémoire 200 comprend des moyens pour porter la ligne de mots de lecture et d'écriture WLRW à un potentiel logique haut pendant une opération de lecture ou une opération de lecture dans la mémoire, de manière à rendre le transistor M5 conducteur, et à l'état logique bas le reste du temps de manière à rendre le transistor M5 bloqué afin que la valeur logique stockée dans la cellule mémoire 200 ne soit pas recopiée sur la ligne de bits BL. Pour les mêmes raisons, dans le second cas, ladite mémoire comprend des moyens pour porter la ligne WLRW à un état logique bas pendant une opération de lecture ou une opération de lecture dans la mémoire, et à l'état logique haut le reste du temps. -. La cellule mémoire 200 comprend en outre un transistor de protection en lecture M6 disposé entre l'entrée A et la sortie Z du circuit tampon 10. Dit autrement, la sortie Z du circuit tampon 10 n'est pas directement reliée à son entrce A comm e da ns le cas de la figure 9, mais el le y est reliée indirectement, par l'intermédiaire du transistor M6. La grille de commande du transistor M6 est reliée à un n_ud 16 qui peut être relié à une ligne de mots de lecture WLR2 de la mémoire incorporant la cellule mémoire 200. Le transistor de protection en lecture M6 peut être un transistor MOS de type N ou de type P. Dans le premier cas, la mémoire incorporant la cellule mémoire 200 comprend des moyens pour porter la ligne de mots de lecture WLR2 à un état logique bas pendant une opération de lecture dans la cellule mémoire, de manière à rendre le transistor M6 bloqué. Ceci a pour but d'empêcher que l'opération de lecture ne vienne détruire la donnée stockée dans la cellule mémoire 200 (i.e. de rendre l'opération de lecture non destructrice). On évite ainsi un rafraîchissement de la donnée stockée dans la cellule mémoire qui serait autrement nécessaire à chaque opération de lecture dans la cellule mémoire 200. Pour les mêmes raisons, dans le second cas, la mémoire incorporant la cellule mémoire 200 comprend des moyens pour porter la ligne de mots de lecture WLR2 à un état logique haut pendant une opération de lecture dans la cellule mémoire. Les exemples de cellule mémoire 100 et 200 décrits ci-dessus conviennent particulièrement à la réalisation de mémoires à accès aléatoire de type SRAM. Néanmoins, bien d'autres structures de cellule mémoire peuvent être imaginées sans sortir du cadre de la présente invention. REVENDICATIONS 1. Circuit tampon (10) comprenant, un transistor MOS de type N (MN1) et un transistor MOS de type P (MP1), qui sont disposés en série entre une première borne (51) portée à un premier potentiel déterminé (Vdd) et une seconde borne (52) portée à un second potentiel déterminé (Gnd), qui est inférieur audit premier potentiel déterminé (Vdd), les sources desdits transistors étant reliées ensemble et formant la sortie (Z) du circuit tampon, les grilles de commande desdits transistors étant reliées ensemble et formant l'entrée (A) du circuit tampon, le drain du transistor MOS de type N (MN1) étant relié à ladite première borne (51) et le drain du transistor MOS de type P étant relié à ladite seconde borne (52). 2. Circuit tampon selon la revendication 1, dans lequel le premier potentiel (Vdd) est un potentiel d'alimentation positif. 3. Circuit tampon selon la revendication 1 ou la revendication 2, dans leq uel le second potentiel (G nd) est u n potentiel d 'a limentation négatif ou u n potentiel de masse 4. Circuit tampon selon la revendication 1, dans lequel la différence entre le premier potentiel (Vdd) et le second potentiel (Gnd) est légèrement supérieure à la somme de la tension de conduction (Vtn) du transistor MOS de type N (MN1) et de la tension de conduction (Vtp) du transistor MOS de type P (MP1) 5. Cellule mémoire (100,200) comprenant un circuit tampon (10) selon l'une quelconque des revendications 1 à 4, dont la sortie (Z) est reliée à l'entrée (A) de manière à former un verrou logique. 6. Cellule mémoire (100) selon la revendication 5, comprenant en outre un transistor d'accès en écriture (M3) disposé entre premier n_ud (11) pouvant être relié à une ligne de bit (BL) d'une part et l'entrée (A) du circuit tampon (10) d'autre part, et dont la grille de commande est reliée à un deuxième n_ud (12) pouvant être relié à une ligne de mots d'écriture (WLW). 7. Cellule mémoire (100) selon la revendication 5 ou la revendication 6, comprenant en outre un transistor d'accès en lecture (M4) disposé entre ledit premier n_ud (11) d'une part et un troisième n_ud (13) pouvant être relié à une ligne de mots de lecture (WLR1) d'autre part, et dont la grille de commande est reliée à la sortie (Z) du circuit tampon (10). 8. Cellule mémoire (200) selon la revendication 5, comprenant en outre un transistor d'accès en écriture et en lecture (M5) disposé entre un quatrième n_ud (14) pouvant être relié à une ligne de bit (BL) d'une part, et l'entrée (A) du circuit tampon (10) d'autre part, et dont la grille de commande est reliée à un cinquième n_ud (15) pouvant être relié à une ligne de mots de lecture et d'écriture (WLRW). 9. Cellule mémoire selon la revendication 5 ou la revendication 8, comprenant en outre un transistor de protection en lecture (M6) disposé entre l'entrée (A) et la sortie (Z) du circuit tampon (10), et dont la grille de commande est reliée à un sixième n_ud (16) pouvant être relié à une ligne de commande de mots en lecture (WLR2). 10. Mémoire à accès aléatoire, en particulier mémoire statique, comprenant au moins une cellule mémoire selon l'une quelconque des