Brevet FR2824176A1 — publié le 20021031

PROCÉDÉ ET DISPOSITIF DE LECTURE DE CELLULES DE MÉMOIRE DYNAMIQUE La présente invention concerne les mémoires dynamiques à accès aléatoire (DRAM) et plus particulièrement un procédé et un dispositif de lecture d'une mémoire DRAM. Une mémoire dynamique comprend des cellules mémoire dans lesquelles une information logique "1" ou "0" peut être mémorisée. Chaque cellule mémoire comprend un condensateur dans lequel un potentiel prédéterminé choisi parmi deux valeurs est stocké selon qu'un "1" ou un "0" doit être mémorisé. Le condensateur d'une cellule mémoire ne peut jamais être parfaitement isolé, et la tension conservée par le condensateur n'est pas stable et se dégrade avec le temps. Après une durée déterminée, appelée période de rétention, le potentiel stocké dans le condensateur d'une cellule mémoire peut ainsi être trop faible pour être lisible. Pour éviter la perte de l'information stockée dans chaque condensateur, on procède périodiquement à un rafraîchissement du potentiel stocké dans chaque condensateur. Pour cela, un dispositif de lecture compare périodiquement le potentiel stocké dans chaque condensateur à un potentiel de référence, puis il recharge chaque condensateur à l'un ou à l'autre des potentiels prédéterminés selon que le potentiel comparé était supérieur ou inférieur au potentiel de référence. La figure 1 représente schématiquement la structure d'une mémoire DRAM classique organisée en rangées et en colonnes. Trois cellules Ml, M2 et Mn d' une même colonne ont été représentées, où n est le nombre de rangées de la mémoire. Chaque cellule mémoire Mi, où i est compris entre 1 et n, comporte un condensateur Ci, dont une première borne est reliée à un potentiel de référence Vp. Une seconde borne du condensateur Ci est reliée à une ligne de bit BL par l'intermédiaire d'un commutateur Si . La seconde borne du condensateur Ci constitue une borne d'entrée/sortie de la cellule mémoire Mi. La borne de commande du commutateur Si constitue une borne de sélection de la cellule mémoire Mi, et reçoit un signal de sélection WLi. La ligne de bit BL est reliée à une borne d'entrée d'un dispositif de lecture 6 par l'intermédiaire d'un commutateur 8. Le dispositif 6 comporte deux inverseurs 10 et 12 identiques montés en antiparallèle. L'entrée I10 de l'inverseur 10 et la sortie de l'inverseur 12 constituent la borne d'entrée du dispositif 6. La sortie de l'inverseur 10 est reliée à l'entrée 112 de l'inverseur 12. Une borne d'alimentation haute des inverseurs 10 et 12 est reliée à un potentiel d'alimentation Vdd par l'intermédiaire d'un commutateur 14. Une borne d'alimentation basse des inverseurs 10 et 12 est reliée à un potentiel de masse GND par l'intermédiaire d'un commutateur 16. L'entrée de l'inverseur 12 est reliée à une ligne de bit de référence BLref par l'intermédiaire d'un commutateur 18. La ligne de bit de référence BLref est prévue pour présenter une capacité parasite identique à celle de la ligne de bit BL. Une cellule mémoire de référence Mref, de structure identique à l'une quelconque des cellules mémoire Mi, est reliée à la ligne de bit de référence BLref. La cellule Mref comporte un condensateur Cref relié à la ligne de bit BLref par l'intermédiaire d'un commutateur Sref. Le condensateur Cref a la même valeur que l'un quelconque des condensateurs Ci. La borne de sélection de la cellule mémoire Mref reçoit un signal de commande WLref. Un circuit de précharge 22, commandé par un signal PRA, est relié aux bornes I10 et 112. Des circuits de précharge non représentés, commandés par le signal PRA, sont reliés aux lignes BL et BLref et à la borne d'entrée/sortie de la cellule mémoire Mref. Les commutateurs 8 et 18 reçoivent un même signal de commande PASS. Le commutateur 14 reçoit un signal de commande RESTORE. Le commu- tateur 16 reçoit un signal de commande SENSE. Les signaux de commande WLi, WLref, PASS, RESTORE et PRA sont produits par des moyens de commande non représentés. La figure 2 illustre l'évolution en fonction du temps des signaux WLi et WLref, des tensions des bornes I10 et 112, et des signaux PASS, SENSE, RESTORE et PRA lors du rafraîchissement d'une cellule mémoire Mi par le dispositif 6. A un instant initial tO, les signaux WLi et WLref sont à 0 et les condensateurs Ci et Cref des cellules mémoire Mi et Mref sont isolés des lignes BL et BLref. Le signal PASS est à 0 et les bornes I10 et 112 sont isolées des lignes BL et BLref. Les signaux SENSE et RESTORE sont à 0 et les inverseurs 10 et 12 sont inactivés. Le signal PRA est à 1 et le bloc 22 force les potentiels des bornes I10 et 112 à un potentiel Vdd/2. De même, des circuits de précharge non représentés forcent les lignes de bit BL et BLref au potentiel Vdd/2, et la borne d'entrée/sortie de la cellule Mref à un potentiel de référence que l'on considère par simplification égal à Vdd/2. A un instant tl, le signal PRA est amené à 0. Les circuits de précharge sont alors inactivés. A un instant t2, les signaux WLi, WLref et PASS sont amenés à 1. Les condensateurs Ci et Cref sont alors respectivement reliés aux bornes I10 et 112. La ligne de bit BL et la borne I10 présentent chacun une impédance prédéterminée, principalement capacitive. A partir de l'instant t2, les charges stockées dans le condensateur Ci se répartissent entre le condensateur Ci et les capacités parasites de la ligne BL et de la borne I10. La figure 2 illustre un exemple dans lequel un potentiel positif Vdd/2+V était stocké dans le condensateur Ci avant l'instant t2. Après l'instant t2, les charges qui étaient stockées dans le condensateur Ci se répartissent entre le condensateur Ci et les capacités parasites de la ligne BL et de la borne I10. La borne I10 est ainsi amenée à un potentiel vdd/2+#v inférieur au potentiel Vdd/2+V. La borne 112, reliée à la ligne BLref et au condensateur Cref, reste au potentiel Vdd/2. A un instant t3, le signal SENSE est amené à 1 de manière à fermer le commutateur 16. Les bornes d'alimentation basse des inverseurs 10 et 12 sont alors reliées au potentiel GND. En réponse au potentiel vdd/2+#v de la borne I10, l'inverseur 10 force la borne 112 et la ligne BLref au potentiel GND. A un instant t4, le signal RESTORE est amené à 1 de manière à fermer le commutateur 14. Les inverseurs 10 et 12 sont alors alimentés par la tension Vdd, et l'inverseur 12 force la borne I10 et la ligne BL au potentiel Vdd. Le condensateur Ci est alors rechargé par l'inverseur 12, et l'opération de rafraîchissement de la cellule Mi est terminée. A un instant t5, les signaux de commande WLi et WLref sont amenés à 0 de manière à isoler les condensateurs Ci et Cref des lignes de bit BL et BLref. A un instant t6, les signaux SENSE et RESTORE sont amenés à 0 de manière à ouvrir les commutateurs 14 et 16 et à inactiver les inverseurs 10 et 12. A un instant t7, le signal PASS est amené à 0, de manière à ouvrir les commutateurs 8 et 18 et à isoler les bornes I10 et 112 des lignes BL et BLref . A un instant t7, le signal PRA est amené à 1 de manière à commander la précharge des bornes I10 et 112, des lignes BL et BLref et du condensateur Cref, pour préparer une opération de rafraîchissement suivante. Une opération de lecture de la cellule mémoire Mi est identique à l'opération de rafraîchissement qui vient d'être décrite. Le résultat de l'opération de lecture est par exemple indiqué par l'état de la borne I10 à l'instant t5. Une opération d'écriture de la cellule Mi, dans laquelle un moyen non représenté force l'état de la borne 110 quel que soit le potentiel stocké dans le condensateur Ci, n'est pas décrite ici. Si le potentiel vdd/2+#v fourni à la borne d' entrée du dispositif 6 lors d'une opération de rafraîchissement ou de lecture est insuffisant pour le commander, celui-ci peut ne pas fonctionner de manière satisfaisante. Le potentiel Vdd/2+ÔV dépend du potentiel Vdd/2+AV stocké dans le condensateur Ci de la cellule mémoire, et du rapport entre le condensateur Ci et les capacités parasites de la ligne de bit et de la borne d'entrée du dispositif 6. L'évolution technologique et l'intégration de plus en plus poussée des circuits mémoire entraînent une réduction de la taille des condensateurs Ci et de la tension d'alimentation Vdd. Une première conséquence est que les potentiels stockés dans les cellules mémoire sont de plus en plus faibles. Une deuxième conséquence est que les condensateurs des cellules mémoire ont des valeurs de plus en plus faibles devant les capacités parasites de la ligne de bit et de la borne d'entrée du dispositif de lecture. Il en résulte que la différence de potentiel 8v qui doit être détectée lors d'une lecture diminue. En effet, la capacité parasite de la ligne de bit, qui dépend de la longueur et de la surface de la ligne de bit, est difficile à réduire. La capacité parasite de la borne d'entrée du dispositif 6 dépend notamment de la taille des grilles des transistors constituant les inverseurs 10 et 12. Or, les inverseurs 10 et 12 présentent une forte impédance de sortie afin de pouvoir commander la charge des cellules mémoire par l'intermédiaire des lignes de bit. Les inverseurs 10 et 12 sont ainsi constitués de transistors de grande taille présentant une forte capacité de grille et la capacité parasite de la borne d'entrée du dispositif 6 est également difficile à réduire. Une solution connue consiste à réduire l'intervalle de temps entre deux opérations de rafraîchissement. Cependant, une augmentation de la fréquence de rafraîchissement pose de nombreux problèmes, notamment une augmentation de la consommation de la mémoire et une moindre disponibilité de celle-ci pour les lectures/écritures. Un objet de la présente invention est de prévoir un dispositif et un procédé de lecture d'une cellule mémoire qui permettent d'utiliser des cellules mémoire dont le condensateur à une valeur réduite, et/ou une fréquence de rafraîchissement réduite. Pour atteindre ces objets, ainsi que d'autres, la présente invention prévoit un procédé de lecture d'un potentiel stocké dans une cellule mémoire capacitive, comportant les étapes successives consistant à fournir le potentiel stocké à un comparateur présentant une forte impédance d'entrée ; produire, avec un moyen de rafraîchissement ayant une faible impédance de sortie, un potentiel de rafraîchissement ayant une première ou une seconde valeur selon que le potentiel stocké est inférieur ou supérieur à un potentiel de référence ; et relier une borne de sortie du moyen de rafraîchissement à la cellule mémoire de manière à stocker le potentiel de rafraîchissement dans la cellule mémoire. La présente invention vise aussi un dispositif de lecture d'une cellule mémoire capacitive, comportant un comparateur de la tension stockée dans la cellule mémoire par rapport à une valeur de référence, qui présente une forte impédance d'entrée ; un moyen de rafraîchissement distinct du comparateur, le moyen de rafraîchissement ayant une faible impédance de sortie et étant commandé par le comparateur pour imposer à la cellule mémoire un potentiel de rafraîchissement ; et des moyens pour connecter de manière commandable le moyen de rafraîchissement à la cellule mémoire. Selon un mode de réalisation de la présente invention, une première borne d'entrée du comparateur est reliée directement à la cellule mémoire par une première ligne de bit, une première borne de sortie du moyen de rafraîchissement étant reliée de façon commutable à la première ligne de bit. Selon un mode de réalisation de la présente invention, une deuxième borne d'entrée du comparateur est reliée directement à une cellule mémoire de stockage du potentiel de référence par une deuxième ligne de bit, une deuxième borne de sortie du moyen de rafraîchissement étant reliée de façon commutable à la deuxième ligne de bit. Selon un mode de réalisation de la présente invention, le comparateur comprend un premier transistor MOS à canal N dont le drain est relié à une première borne de sortie du comparateur, et dont la source est reliée à un potentiel bas d'alimentation par l'intermédiaire d'un premier commutateur ; et un deuxième transistor MOS à canal N dont le drain est relié à une seconde borne de sortie du comparateur, dont la source est reliée au potentiel bas d'alimentation par l'intermédiaire d'un second commutateur, les premier et deuxième commutateurs étant commandés par un signal de commande de comparaison, et les grilles des premier et second transistors constituant les première et seconde bornes d' entrée du comparateur. Selon un mode de réalisation de la présente invention, le moyen de rafraîchissement comporte un premier inverseur dont une borne de sortie est reliée à une borne d' entrée d'un second inverseur, la borne de sortie du second inverseur étant reliée à la borne d'entrée du premier inverseur, les bornes d'alimentation haute des premier et second inverseurs étant reliées à un potentiel haut d'alimentation, les bornes de sortie des inverseurs constituant les bornes de sortie du moyen de rafraîchissement. Selon un mode de réalisation de la présente invention, le moyen de rafraîchissement comporte des troisième et quatrième commutateurs propres à relier les bornes d'alimentation basse des premier et second inverseurs au potentiel bas d'alimentation, les bornes d'alimentation basse des premier et second inverseurs étant respectivement reliées directement aux première et seconde bornes de sortie du comparateur. Selon un mode de réalisation de la présente invention, le comparateur et le moyen de rafraîchissement sont respectivement associés à des circuits de précharge distincts. Selon un mode de réalisation de la présente invention, le comparateur comprend un premier circuit de précharge propre à amener les sources des premier et deuxième transistors au potentiel haut d'alimentation, et un deuxième circuit de précharge propre à amener les première et deuxième bornes de sortie du comparateur au potentiel haut d'alimentation. La présente invention vise aussi un circuit mémoire comprenant un réseau matriciel de cellules mémoire comprenant chacune un commutateur de sélection reliant un élément capacitif de la cellule à une ligne de bit et dont une borne de commande est reliée à une ligne de mot, caractérisé en ce que chaque ligne de bit ou paire de lignes de bit est associée à un dispositif de lecture du type ci-dessus. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'un mode de réalisation particulier faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, représente schématiquement une colonne de cellules mémoire et un dispositif de lecture classique ; la figure 2, décrite précédemment, illustre le fonctionnement du dispositif de lecture de la figure 1 ; la figure 3 représente schématiquement un dispositif de lecture selon la présente invention ; et la figure 4 illustre le fonctionnement du dispositif de la figure 3. De mêmes références désignent de mêmes éléments aux figures 1 et 3. Seuls les éléments nécessaires à la compréhension de la présente invention ont été représentés. Une caractéristique de l'invention est de dissocier les moyens utilisés pour la comparaison du potentiel stocké dans une cellule pour sa lecture et pour la remise à niveau de ce potentiel. La présente invention prévoit un dispositif de lecture de cellules de mémoire dynamique comportant un comparateur de tension à forte impédance d'entrée et un moyen de rafraîchissement à faible impédance de sortie, distinct du comparateur de tension et commandé par le comparateur. Lors d'un cycle de rafraîchissement d'une cellule mémoire, seul le comparateur de tension est dans un premier temps relié à la cellule mémoire, afin de limiter la répartition des charges stockées dans la cellule mémoire. Dans un deuxième temps, la borne de sortie du moyen de rafraîchissement, commandé par le comparateur, est reliée à la cellule mémoire pour la rafraîchir. La figure 3 représente schématiquement un dispositif 26 de lecture de cellules de mémoire dynamique selon la présente invention. Le dispositif 26 comprend une première borne d'entrée/sortie I/O reliée à une cellule mémoire Mi d'une colonne non représentée de cellules mémoire par une ligne de bit BL et une seconde borne d'entrée/sortie I/Oref reliée à une cellule mémoire de référence Mref par une ligne de bit BLref. Les cellules mémoire Mi et Mref sont respectivement commandées de façon classique par des signaux WLi et WLref. Le dispositif 26 comprend un comparateur 28 dont une première borne d'entrée est reliée à la borne I/O et dont une seconde borne d'entrée est reliée à la borne I/Oref . Le comparateur 28 comporte un transistor MOS 40, à canal N, dont la grille est reliée à la première borne d'entrée du comparateur 28. Le drain du transistor 40 est relié à une première borne de sortie 0 du comparateur 28. La source du transistor 40 est reliée au potentiel de référence GND (la masse) par un commutateur 16'. Un transistor MOS 42, à canal N, a sa grille reliée à la deuxième borne d'entrée du comparateur 28. Le drain du transistor 42 est relié à une seconde borne de sortie Oref du comparateur 28. La source du transistor 42 est reliée au potentiel GND par l'intermédiaire d'un commutateur 16". Les transistors 40 et 42 sont appariés de sorte que leurs caractéristiques sont identiques et le restent, par exemple en cas de variation de la température de fonctionnement. Les transistors 40 et 42 sont des transistors de petite taille présentant une faible capacité de grille. Les commutateurs 16' et 16" sont commandés par un signal SENSE. Le comparateur 28 comporte en outre des circuits de précharge 22' et 22"propres à précharger les bornes 0 et Oref, et les sources des transistors 40 et 42, respective- ment, au potentiel Vdd. Les circuits 22' et 22" sont commandés par un signal PRA. Le dispositif 26 comprend également un moyen de rafraîchissement 30 comportant deux inverseurs 10 et 12, en antiparallèle. L'entrée 110 de l'inverseur 10 est reliée à la sortie de l'inverseur 12. L'entrée 112 de l'inverseur 12 est reliée à la sortie de l'inverseur 10. Les bornes d'alimentation haute des inverseurs 10 et 12 sont reliées directement au potentiel Vdd. Les bornes d'alimentation basse des inverseurs 10 et 12 sont respectivement reliées aux première et seconde bornes de sortie 0 et Oref du comparateur 28. En outre, les bornes d'alimentation basse des inverseurs 10 et 12 sont chacune reliées au potentiel GND par un commutateur, respectivement 32 et 34. Les commutateurs 32 et 34 sont commandés par un signal RESTORE. Des commutateurs 36 et 38, également commandés par le signal RESTORE, relient respectivement la borne I10 à la borne I/O et la borne 112 à la borne I/Oref . Le moyen de rafraîchissement 30 comprend en outre un circuit de précharge 22 commandé par le signal PRA pour précharger les bornes I10 et 112 au potentiel Vdd. La figure 4 illustre l'évolution en fonction du temps des signaux WLi, WLref, des tensions des bornes I/O, I/Oref, 0, Oref, I10 et 112, et des signaux SENSE, RESTORE et PRA lors d'un rafraîchissement de la cellule mémoire Mi par le dispositif 26. L'échelle des temps n'est donnée qu'à titre indicatif. En pratique, les signaux illustrés peuvent présenter un aspect différent des courbes de la figure 4. Avant un rafraîchissement, à un instant tO, les signaux WLi et WLref sont à 0 et les condensateurs Ci et Cref des cellules mémoire Mi et Mref ne sont pas reliés aux bornes I/O et I/Oref. Le signal SENSE est à 0 et le comparateur 28 est inactivé. Le signal RESTORE est à 0, les commutateurs 32 et 34 sont ouverts et les bornes I10 et 112 du moyen de rafraîchissement 30 ne sont pas reliées aux bornes I/O et I/Oref. Le signal PRA est à 1, et les circuits 22, 22' et 22" préchargent respectivement les bornes 110, 112, 0 et Oref, et les sources des transistors 40 et 42 au potentiel Vdd. En outre, des circuits de précharge non représentés préchargent des lignes de bit BL et BLref et le condensateur Cref au potentiel Vdd/2. A un instant tl, le signal PRA est amené à 0, et les circuits de précharge sont inactivés. A un instant t2, les signaux WLi et WLref sont amenés à 1 de manière à relier le condensateur Ci à la ligne de bit BL et le condensateur Cref à la ligne de bit BLref. A partir de l'instant t2, la charge stockée dans le condensateur Ci se répartit entre le condensateur Ci et les capacités parasites de la ligne de bit BL et de la grille du transistor 40. Dans l'exemple illustré, un potentiel Vdd/2+AV était stocké dans le condensateur Ci, et le potentiel de la borne I/O, illustré en trait plein, augmente jusqu'à un potentiel Vdd/2+8v . Le potentiel Vdd/2+#v' correspond à la répartition des charges qui constituaient le potentiel vdd/2+#v, dans le condensateur Ci et dans les capacités parasites de la ligne de bit BL et de grille du transistor 40. Le potentiel de la borne I/Oref, illustré en pointillés, reste égal à Vdd/2. A un instant t3, le signal SENSE est amené à 1, de manière à fermer les commutateurs 16' et 16". Le comparateur 28 est alors activé. Les transistors 40 et 42 sont mis en conduction. Dans l'exemple illustré, la tension de grille du transistor 40 est plus forte que la tension de grille du transistor 42, et le transistor 40 est plus conducteur que le transistor 42. Il en résulte que le potentiel de la borne 0, en trait plein, est amené au potentiel GND plus rapidement que le potentiel de la borne Oref, en pointillés. Le potentiel d'alimentation basse de l'inverseur 110 (relié à la borne 0) décroît plus rapidement que le potentiel d'alimentation basse de l'inverseur 12 (relié à la borne Oref) et le potentiel fourni par l'inverseur 10 chute plus rapidement que le potentiel fourni par l'inverseur 12. L'inverseur 10 est alimenté par l'intermédiaire du transistor 40, de petite taille, et le potentiel de la borne 112 est amené au potentiel GND à une vitesse faible dépendant du courant traversant le transistor 40. A un instant t4, le signal RESTORE est amené à 1, de manière à fermer les commutateurs 32,34, 36 et 38. La fermeture des commutateurs 32 et 34 amène les bornes 0 et Oref au potentiel GND. Les bornes d'alimentation basse des inverseurs 10 et 12 sont alors reliées directement au potentiel GND et le potentiel de la borne I10 est rapidement amené au potentiel GND. La fermeture des commutateurs 36 et 38 relie les bornes 110 et 112 aux bornes I/O et I/Oref, respectivement. La borne 110 amène la ligne de bit BL au potentiel Vdd, et la borne 112 amène la ligne de bit BLref au potentiel GND. Le potentiel stocké dans le condensateur Ci a été rafraîchi et l'opération de rafraîchissement est alors terminée. A un instant t5, les signaux de commande WLi et WLref sont amenés à 0, de manière à isoler les condensateurs Ci et Cref des lignes de bit. A un instant t6, les signaux SENSE et RESTORE sont amenés à 0, de manière à inactiver le comparateur 28 et le moyen de rafraîchissement 30. A un instant t7, le signal PRA est amené à 1 de manière à précharger les lignes de bit BL et BLref, le condensateur Cref et les bornes du dispositif 26 pour préparer une opération suivante. Une opération de lecture de la cellule mémoire Mi est identique à l'opération de rafraîchissement qui vient d'être décrite. Une opération d'écriture de la cellule Mi, réalisée de manière classique en forçant le potentiel de la borne I10 et en reliant les bornes I10 et I/O, n'est pas décrite ici. La figure 4 illustre le fonctionnement du dispositif 26 lorsqu'un potentiel Vdd/2+Av est stocké dans le condensateur Ci. Le fonctionnement du dispositif 26 est semblable lorsqu'un potentiel Vdd/2-V est stocké dans le condensateur Ci. Selon la présente invention, les transistors 40 et 42 du comparateur 28 sont des transistors dont les grilles présentent de faibles capacités parasites. La capacité parasite de la borne I/O est sensiblement égale à la capacité de la grille du transistor 40 lorsque le commutateur 36 est ouvert. Alors, la somme des capacités parasites de la ligne de bit BL et de la borne I/O est faible et même un potentiel Vdd/2+V réduit permet d'amener la borne I/O à un potentiel vdd+#v' détectable. Un dispositif de lecture selon la présente invention permet ainsi d'utiliser des cellules mémoire de petite taille ayant une faible capacité ou de rafraîchir les cellules mémoire moins fréquemment. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. A titre d' exemple, la présente invention a été décrite en relation avec un circuit mémoire comportant une ligne de bit BL et une ligne de bit de référence BLref non-identiques. En pratique, les lignes de bit BL et BLref peuvent être identiques. La ligne de bit BL comprendra alors une cellule mémoire de référence Mref' et la ligne de bit BLref comprendra alors n cellules mémoire Mi'. Lors du rafraîchissement ou de la lecture d'une cellule mémoire Mi reliée à la ligne de bit BL, la cellule mémoire Mref reliée à la ligne de bit BLref est activée, comme cela a été décrit précédemment. Lors du rafraîchissement ou de la lecture d'une cellule mémoire Mi' reliée à la ligne de bit BLref, la cellule mémoire de référence Mref' reliée la ligne de bit BL est activée. La présente invention a été décrite en relation avec un moyen de rafraîchissement 30 comprenant des commutateurs 32 et 34 permettant de relier directement les bornes d'alimentation des inverseurs 10 et 12 au potentiel GND. Cependant, les commutateurs 32 et 34, qui ont pour fonction d'accélérer la commutation des inverseurs 10 et 12, ne sont pas indispensables. La présente invention a été décrite en relation avec, avant chaque opération de rafraîchissement ou de lecture, une précharge de la borne d'entrée/sortie de la cellule mémoire de référence Mref à un potentiel Vdd/2. En pratique, la borne d'entrée/sortie de la cellule mémoire de référence sera préchargée à un potentiel prédéterminé dépendant du circuit mémoire. En outre, la présente invention a été décrite avec un dispositif 26 de lecture de cellules reliées à une seule ligne de bit BL, mais en pratique, un circuit mémoire comportera un grand nombre de lignes de bit et un grand nombre de dispositifs de lecture. A cet égard, on notera que la légère augmentation de surface nécessaire, côté dispositif de lecture, à la mise en oeuvre de l'invention, reste négligeable, un même dispositif de lecture étant partagé par un grand nombre de cellules reliées à une même ligne de bit. REVENDICATIONS 1. Procédé de lecture d'un potentiel stocké dans une cellule mémoire capacitive (Mi), comportant les étapes successives consistant à : fournir le potentiel stocké à un comparateur (28) présentant une forte impédance d'entrée ; produire, avec un moyen de rafraîchissement (30) ayant une faible impédance de sortie, un potentiel de rafraîchissement ayant une première ou une seconde valeur selon que le potentiel stocké est inférieur ou supérieur à un potentiel de référence ; relier une borne de sortie (110) du moyen de rafraîchissement à la cellule mémoire (Mi) de manière à stocker le potentiel de rafraîchissement dans la cellule mémoire. 2. Dispositif (26) de lecture d'une cellule mémoire capacitive (Mi), comportant : un comparateur (28) de la tension stockée dans la cellule mémoire par rapport à une valeur de référence, qui présente une forte impédance d'entrée ; un moyen de rafraîchissement (30) distinct du comparateur, le moyen de rafraîchissement ayant une faible impédance de sortie et étant commandé par le comparateur pour imposer à la cellule mémoire un potentiel de rafraîchissement ; et des moyens (36,38) pour connecter de manière commandable le moyen de rafraîchissement à la cellule mémoire (Mi). 3. Dispositif de lecture selon la revendication 2, dans lequel une première borne d'entrée (I/O) du comparateur (28) est reliée directement à la cellule mémoire (Mi) par une première ligne de bit (BL), une première borne de sortie (110) du moyen de rafraîchissement (30) étant reliée de façon commutable à la première ligne de bit (BL). 4. Dispositif de lecture selon la revendication 2, dans lequel une deuxième borne d'entrée (I/Oref) du comparateur (28) est reliée directement à une cellule mémoire (Mref) de stockage du potentiel de référence par une deuxième ligne de bit (BLref), une deuxième borne de sortie (I12) du moyen de rafraîchissement (30) étant reliée de façon commutable à la deuxième ligne de bit (BLref ) . 5. Dispositif de lecture selon la revendication 4, dans lequel le comparateur (28) comprend : un premier (40) transistor MOS à canal N dont le drain est relié à une première borne de sortie (0) du comparateur (28), et dont la source est reliée à un potentiel bas d'alimentation (GND) par l'intermédiaire d'un premier commutateur (16') ; et un deuxième (42) transistor MOS à canal N dont le drain est relié à une seconde borne de sortie (Oref) du comparateur (28), dont la source est reliée au potentiel bas d'alimentation (GND) par l'intermédiaire d'un second commutateur (16"), les premier et deuxième commutateurs étant commandés par un signal de commande de comparaison (SENSE), et les grilles des premier et second transistors (40,42) constituant les première et seconde bornes d'entrée du comparateur (28). 6. Dispositif de lecture selon la revendication 4 ou 5, dans lequel le moyen de rafraîchissement (30) comporte un premier inverseur (10) dont une borne de sortie est reliée à une borne d' entrée (112) d'un second inverseur (12), la borne de sortie du second inverseur étant reliée à la borne d'entrée (I10) du premier inverseur (10), les bornes d'alimentation haute des premier et second inverseurs étant reliées à un potentiel haut d'alimentation (Vdd) , les bornes de sortie des inverseurs constituant les bornes de sortie du moyen de rafraîchissement. 7. Dispositif de lecture selon les revendications 5 et 6, dans lequel le moyen de rafraîchissement (30) comporte des troisième et quatrième commutateurs propres à relier les bornes d'alimentation basse des premier (10) et second (12) inverseurs au potentiel bas d'alimentation (GND), les bornes d'alimentation basse des premier (10) et second (12) inverseurs étant respectivement reliées directement aux première (0) et seconde (Oref) bornes de sortie du comparateur. 8. Dispositif de lecture selon l'une quelconque des revendications 2 à 7, caractérisé en ce que le comparateur et le moyen de rafraîchissement sont respectivement associés à des circuits de précharge distincts. 9. Dispositif de lecture selon les revendications 5 et 8, dans lequel le comparateur (28) comprend un premier circuit de précharge (22") propre à amener les sources des premier (40) et deuxième (42) transistors au potentiel haut d'alimentation (Vdd), et un deuxième circuit de précharge (221) propre à amener les première (0) et deuxième (Oref) bornes de sortie du comparateur (28) au potentiel haut d'alimentation (28). 10. Circuit mémoire comprenant un réseau matriciel de cellules mémoire (Mi) comprenant chacune un commutateur de sélection (Si) reliant un élément capacitif (Ci) de la cellule à une ligne de bit (BL) et dont une borne de commande est reliée à une ligne de mot, caractérisé en ce que chaque ligne de bit ou paire de lignes de bit est associée à un dispositif de lecture (26) selon l'une quelconque des revendications 2 à 9.