Brevet FR2828328A1 — publié le 20030207

gi le gain désiré dans cette direction. MEMOIRE SEMI-CONDUCTRICE COMPRENANT UN CIRCUIT DE COMPENSATION DE CELLULE MEMOIRE DÉFECTUEUSE Contexte de l' invention La présente invention concerne une mémoire semi conductrice, et plus spécifiquement un procédé de compensation d'une cellule mémoire défectueuse et une mémoire semi-conductrice incorporant un circuit de compensation d'une cellule mémoire défectueuse. Dans un procédé de fabrication d'une mémoire semi conductrice, des cellules mémoire défectueuses apparaissent souvent, et si les cellules mémoire défectueuses sont déceléss lors d'une étape de contrôle, même quand un seul bit est défectueux, la puce mémoire est reetée. Par conséquent, plus particulièrement, dans une mémoire semi-conductrice de capacité mémoire importante, des cellules mémoire redondantes sont fournies au préalable pour compenser les cellules défectueuses. Pour compenser les cellules défectueuses, la puce doit intégrer une mémoire non volatile pour stocker des informations pour substituer une cellule mémoire redondante non-défectueuse à la cellule mémoire défectueuse décelée lors du contrôle de la puce. Dans l'art précédent, une mémoire des informations pour substituer la cellule mémoire redondante non- défectueuse à la cellule mémoire défectueuse, est réalisée à l' aide d'un fusible (que le fusible soit cassé ou non) fourni dans la mémoire semi-conductrice. Alternativement, un circuit de compensation a été proposé, substituant un condensateur ferroélectrique au fusible. Le circuit de compensation utilisant un condensateur ferroélectrique est décrit par exemple dans JP-A-2000-215687 ou JP-A-09-128991. Le circuit de compensation redondant décrit dans JP-A-09-128991 est décrit en référence aux Figs. 22 et 23. Dans la Fig. 22, un signal d'adresse fourni par un élément externe à la puce est appliqué à un décodeur de rangée 2205 et un décodeur de colonne 2202, et ensuite, il est appliqué aux circuits de compensation de cellule mémoire défectueuse 2206 et 2203. Quand une cellule 1S mémoire désignée par l'adresse indiquée est une cellule mémoire défectueuse, une conversion d'adresse est effectuce par les circuits de compensation de cellule défectueuse 2206 et 2203, afin de permettre l'accès à une cellule mémoire redondante non-défectueuse. La Fig. 23 illustre le circuit de compensation de cellule mémoire défectueuse. Dans La Fig. 23, un circuit de stockage d'adresses de compensation 2302 est constitué de "n+1" cellules mémoire ferroélectriques. La cellule mémoire ferroélectrique FE est constituée d'un transistor nMOS et d'un condensateur ferroélectrique. Le circuit de stockage d'adresses de compensation 2302 stocke une adresse de "n" bits d'informations et un bit indiquant la substitution ou la non-substitution. Un circuit d'écriture d'adresses de compensation 2301 est utilisé pour écrire une information de substitution dans le circuit de stockage d'adresses de compensation 2302. Un circuit de lecture d'adresses de compensation 2303 lit les informations de substitution dans le circuit de stockage d'adresses de compensation 2302 et fournit les informations de substitution de lecture à un décodeur redondant 2310. Le décodeur redondant 2310 compare les informations de substitution de lecture à l'adresse entrée dans la puce. En cas de coïncidence, c'est-à- dire lorsque l'adresse est remplacée par une autre, le décodeur redondant 2310 sélectionne une cellule mémoire redondante. A l' inverse, en l' absence de coïncidence, le décodeur redondant 2310 autorise la sélection d'une cellule mémoire désignée par l'adresse entrée. Le circuit de compensation redondant décrit dans JP-A-09-128991 mentionné ci-dessus peut réduire le nombre d'étapes du temps de test, par rapport au circuit de stockage d'adresses de compensation utilisant le fusible, étant donné qu'un écrêteur ou un élément similaire n'est pas utilisé, et étant donné qu'une écriture électrique est possible. En outre, le circuit de compensation redondant décrit dans JP-A-O9 128991 peut réduire une surface occupée par l' ensemble du circuit de compensation. D'autre part, JP-A-2000-215687 mentionné ci-dessus décrit un dispositif de mémoire comprenant un circuit de compensation de cellule mémoire défectueuse plus particulièrement pour une mémoire ferroélectrique (FeRAM) , dans lequel une mémoire de fichier redondante pour stocker des informations de substitution indiquant s'il s'agit d'une cellule défectueuse à remplacer ou non par une cellule redondante, est constituce de cellules mémoire présentant la même disposition que celle des cellules mémoire principales, et la mémoire de fichier redondante permet l'accès simultané à l'accès aux cellules mémoire principales, afin que des informations de substitution stockées dans la mémoire de fichier redondante soient lues lors de l'accès aux cellules mémoire principales, et la cellule mémoire défectueuse est remplacée par la cellule redondante conformément aux informations de substitution. Ce dispositif de mémoire est décrit en référence à La Fig. 24. Dans la Fig. 24, chacune des colonnes COL0 à COL7 et RCOL est constituée de 8 paires de lignes de bits. La substitution est effectuée en unités de colonne. Les informations de substitution sont stockées dans des cellules mémoire ferroélectriques, situées dans les mêmes lignes de mot que celles des cellules mémoire principales. Les informations de substitution sont lues lors de l'accès des cellules mémoire principales. Les informations de substitution de lecture sont comparées à l'adresse de colonne entrée, et en cas de coïncidence, des cellules mémoire redondantes (8 bits étant en unités de colonne) sont sélectionnées. Les cellules de stockage d'informations de substitution étant disposées de manière identique aux cellules mémoire principales, un circuit d'écriture/lecture peut étre partagé avec les cellules mémoire principales, afin de pouvoir simplifier une construction. En outre, l'opération d'écriture/lecture des cellules mémoire principales est identique à celle des cellules d'informations de substitution, les tests sont facilités, et les informations de substitution peuvent étre écrites après leur conditionnement. En outre, les cellules de stockage des informations de substitution étant disposées dans les mémes lignes de mots que celles des cellules mémoire principales, les informations de substitution des cellules mémoire défectueuses peuvent étre disposées en unités de ligne de mots, et donc, le degré de substitution est très élevé. Incidemment, JP-A-2000-067594 décrit un dispositif de mémoire semiconducteur non-volatile comprenant un circuit de verrou verrouillant, au moment de la mise sous tension, une donnée d'adresse d'une partie de stockage d'adresses défectueuse stockant une adresse d'une cellule mémoire défectueuse. Cependant, la disposition décrite dans JP-A-O9- 128991 en référence ci-dessus, configurée pour stocker les informations de substitution à l' aide des cellules mémoire ferroélectriques, est désavantageuse en ce que l'ensemble du circuit de compensation nécessite une surface étendue et que le délai d'accès est rallongé. En d'autres mots, étant donné que les fusibles sont remplacés par des cellules mémoire ferroélectriques, la surface consacrée aux fusibles est particulièrement réduite. Cependant, un circuit d'écriture/lecture dédié est nécessaire, et en outre, il est nocessaire d'intégrer à la puce une ou des plages de contact pour fournir des données à écrire. La contrainte de surface de la puce attribuable à l' installation du circuit de compensation ne peut être aussi réduite. En outre, pour remplacer la cellule mémoire défectueuse, l'adresse entrée dans la puce est fournie au circuit de compensation de mémoire défectueuse une seule fois, afin que la comparaison d'adresse soit effectuée dans le circuit de compensation de mémoire défectueuse, et ensuite, si l'adresse entrée doit être remplacée, la conversion d'adresse est effectuée, une cellule mémoire redondante étant enfin sélectionnée. Donc, le temps d'accès est allongé. D'autre part, le dispositif mémoire décrit dans JP-A-2000-215687 mentionné ci-dessus est également désavantageux en termes de surface de la puce et de temps d'accès. En outre, un autre problème existe, en ce que les caractéristiques du condensateur ferroélectrique sont détériorées. C'est-à-dire, dans cette construction de l' art précédent, les cellules de stockage des informations de substitution sont situées dans la même matrice et dans les mêmes lignes de mots que celles des cellules mémoire principales, et les informations de substitution stockent l'adresse de colonne des cellules mémoire défectueuses. Lorsque la matrice de cellules mémoire est constituée de 8 colonnes (8 paires de lignes de bits À 8 colonnes = 64 paires de lignes de bits), les cellules mémoire redondantes sont organisées en une colonne (8 bits), et donc, au moins trois bits sont nécessaires pour indiquer l'adresse de colonne, et un bit indique la substitution ou la non-substitution est requis, au moins quatre bits étant requis au total. De même, uniquement dans la matrice de cellules mémoire excluant un circuit périphérique pour la substitution, la contrainte de surface atteint 18 ou davantage C'est- à-dire que la contrainte de surface attribuable à l' installation du circuit redondant est particulièrement élevée. En outre, les cellules de stockage d'informations de substitution étant situées dans les mêmes lignes de mots que celles des cellules mémoire principales, la substitution n'est pas encore réalisée quand une tension de signal lue de la cellule mémoire est amplifiée par un amplificateur de saisie. L'adresse de colonne de lecture est décodée et comparce à l'adresse de colonne, et ensuite, l'opération de substitution est effectuée, afin de générer un signal de sélection de colonne (SO à SR). Par rapport au cas dans lequel la substitution n'est pas effectuée, une contrainte de temps d'accès est inévitablement générée. En outre, les informations de substitution étant lues à chaque accès mémoire, la détérioration des caractéristiques du condensateur ferroélectrique est inévitable. C'est-à dire une substitution erronée est possible, du fait de la détérioration des caractéristiques des cellules de stockage d'informations de substitution. Résumé de l' invention Ainsi, l'objet de la présente invention est de fournir une mémoire semi-conductrice éliminant les problèmes de l'art précédent mentionnés ci-dessus. Un autre objet de la présente invention est de fournir une mémoire semiconductrice minimisant la contrainte de surface et la contrainte de temps d'accès attribuables à l' installation du circuit de compensation de cellule mémoire défectueuse, offrant une mémoire semi-conductrice d'un rendement de production de puce élevé et d'une fiabilité renforcée. Les objets ci-dessus et les autres de la présente invention sont obtenus conformément à la présente invention par une mémoire semi-conductrice comportant une matrice de cellules mémoire constituée de plusieurs cellules mémoire disposées sous la forme d'une matrice comportant plusieurs rangées et plusieurs colonnes, et un dispositif de compensation de cellule mémoire défectueuse, dans lequel la matrice de cellules mémoire comporte des cellules mémoire disposées sous la forme d'une matrice comportant plusieurs rangées et plusieurs colonnes, au moins l'une des rangées des cellules mémoire dinformations de substitution et au moins l'une des colonnes de cellules mémoire redondantes, et le dispositif de compensation de cellule mémoire défectueuse comporte un dispositif de commande, à la place d'une colonne comportant une cellule mémoire défectueuse, une colonne non-défectueuse adjacente à la colonne comportant la cellule mémoire défectueuse. De préférence, le dispositif de compensation de cellule mémoire défectueuse comporte un dispositif d'inLibition de l'accès à la colonne comportant la cellule mémoire défectueuse en fonction du contenu des cellules mémoire de stockage d'informations de substitution, un dispositif de commande, à la place d'une colonne comportant une cellule mémoire défectueuse dans les cellules mémoire principales, une colonne non-défectueuse des cellules mémoire principales, adjacentes à la colonne comportant la cellule mémoire défectueuse, et un dispositif de compensation de la pénurie de cellules mémoire principales à l'aide des cellules mémoire redondantes. Spécifiquement, le dispositif de compensation de cellule mémoire défectueuse comporte un circuit de contrôle pour générer un signal de contrôle en fonction du contenu des cellules mémoire de stockage d'informations de substitution. En outre, le dispositif de compensation de cellule mémoire défectueuse comporte de préférence plus un circuit de sélection Y recevant un signal de sélection Y et le signal de contrôle pour sélectionner une colonne parmi les colonnes de la matrice de cellules mémoire pour connecter une ligne de bits de la colonne sélectionnée à une ligne d'entrée/sortie. Alternativement, des cellules mémoire volatiles pour stocker les informations de substitution de "n', bits stockées dans une rangée de cellules mémoire de stockage d'informations de substitution. Le circuit de contrôle peut en outre inclure un décodeur recevant les informations de substitution stockées dans les au moins "n" bits de cellules mémoire volatiles, pour générer le signal de contrôle. Conformément à un autre aspect de la présente invention, une mémoire semiconductrice est fournie comportant une première et une seconde matrices de cellules mémoire, chacune étant constituée de plusieurs cellules mémoire disposées sous la forme d'une matrice comportant plusieurs rangée et plusieurs colonnes, et un dispositif de compensation de cellule mémoire défectueuse, dans lequel chacune des première et seconde matrices de cellule mémoire comporte des cellules mémoire principales disposées sous la forme d'une matrice comptant plusieurs rangées et plusieurs colonnes, au moins une rangée de cellules mémoire stockant des informations de substitution et au moins une colonne de cellules mémoire redondantes, les informations de substitution pour la première matrice de cellules mémoire étant stockées dans les cellules mémoire stockant des informations de substitution de la seconde matrice de cellules mémoire, les informations de substitution de la seconde matrice de cellules mémoire étant stockées dans les cellules mémoire stockant des informations de substitution de la première matrice de cellules mémoire, afin que la première matrice de cellules mémoire soit accédée, des informations de substitution soient lues simultanément dans les cellules mémoire stockant des informations de substitution de la seconde matrice de cellules mémoire, pour compenser une cellule mémoire défectueuse de la première matrice de cellules mémoire. Conformément à un autre aspect de la présente invention, une mémoire semiconductrice est fournie comportant une matrice de cellules mémoire constituée de plusieurs cellules mémoire disposées sous la forme d'une matrice comprenant plusieurs rangées et plusieurs colonnes, et un dispositif de compensation de cellule mémoire, dans lequel la matrice de cellules mémoire comporte des cellules mémoire principales disposées sous la forme d'une matrice comportant plusieurs rangées et plusieurs colonnes et au moins une colonne de cellules mémoire redondantes, et le dispositif de compensation de cellule mémoire défectueuse comporte au moins "n" bits de cellules mémoire ferroélectriques non-volatiles, pour stocker des informations de substitution de "n" bits. Conformément à un autre aspect de la présente invention, une mémoire semiconductrice est fournie comprenant: une matrice de cellules mémoire comportant des cellules mémoire principales disposses sous la forme d'une matrice comportant plusieurs rangées et plusieurs colonnes, au moins une rangée de cellules mémoire stockant des informations de substitution et au moins une colonne de cellules mémoire redondantes, les cellules mémoire stockant des informations de substitution constituées d'une cellule mémoire réinscriptible non-volatile; un circuit de sélection Y associé à la matrice de cellules mémoire et recevant un signal de sélection Y pour connocter une ligne d'entrée/sortie à une ligne de bits de la colonne désignée par le signal de sélection Y; un circuit de contrôle pour générer un signal de contrôle, quand des informations de substitution lues dans les cellules mémoire stockant des informations de substitution avant une opération d'écriture/lecture ordinaire indiquent qu'une colonne comportant une cellule mémoire défectueuse est remplacoe par une colonne ne comportant aucune cellule mémoire défectueuse, le signal de contrôle étant fourni au circuit de sélection Y pour inLiber l'accès à la colonne comportant la cellule mémoire défectueuse et pour remplacer la colonne comportant la cellule mémoire défectueuse par une colonne parmi les autres colonnes et l'au moins une colonne de cellules mémoire redondantes, le circuit de sélection Y étant configuré afin que la colonne désignée par le signal de sélection Y soit la colonne comportant la cellule mémoire défectueuse, le circuit de sélection Y sélectionne une colonne adjacente à la colonne déaignse par le signal de sélection Y et relié à la ligne d'entrée/sortie à une ligne de bits de la colonne sélectionnée adjacente à la colonne désignce par le signal de sélection Y. Spécifiquement, le circuit de sélection Y est contrôlé par le signal de contrôle pour sélectionner la colonne désignée par le signal de sélection Y. jusqu'à une colonne juste avant la colonne comportant la cellule mémoire défectueuse, et pour sélectionner, lorsque la colonne comportant la cellule mémoire défectueuse est désignée par le signal de sélection Y. une colonne adjacente à la colonne comportant la cellule mémoire défectueuse. Dans l'une des réalisations de la mémoire semi- conductrice, la matrice de cellules mémoire comporte les (O)ème à (j)ème colonnes des cellules mémoire principales et une (j+l)ème colonne de cellules mémoire redondantes, et le circuit de sélection Y comporte: un premier circuit en série composé d'un premier commutateur Y et d'un premier commutateur de contrôle connecté en série entre la ligne d'entrée/sortie et une ligne de bits d'une (k)ème colonne (k=1 à (j+l)) excluant la (O)ème colonne, le premier commutateur Y étant contrôlé en activat ion- désact ivat ion par un signal de sélection Y correspondant à une (k-l)ème colonne, et le premier commutateur de contrôle étant contrôlé en activation-désactivation par un signal de contrôle CS(k-l) généré à partir des donnéss lues dans la cellule de stockage d'informations de substitution correspondant à la (k-l)ème colonne, et un second circuit en série composé d'un second commutateur Y et d'un second commutateur de contrôle connectés en série entre la ligne d'entrée/sortie et une ligne de bits d'une (k-l)ème colonne excluant la (j+l)ème colonne, le second commutateur Y étant contrôlé en activation-désactivation par le signal de sélection Y correspondant à la (k-l)ème colonne, et le second commutateur de contrôle étant contrôlé en activation-désactivation par un signal inversé du signal de contrôle CS(k-1) généré à partir des donnses lues dans le cellule mémoire de stockage d'informations de substitution correspondant à la (k-l)ème colonne. Les cellules mémoire stockant des informations de substitution sont lues et écrites à l' aide d'un circuit d'écriture/lecture pour les cellules mémoire principales. Chacune des cellules mémoire stockant des informations de substitution comporte un condensateur ferroélectrique dont une extrémité est connectée à une ligne de plaque et un transistor de cellule connectant une ligne de bits et l'autre extrémité du condensateur ferroélectrique, le transistor de cellule comportant une porte connsctée à une ligne de mots. Chacune des cellules mémoire principale comporte un condensateur ferroélectrique dont une extrémité est connectée à une ligne de plaque et un transistor de cellule connecté entre une ligne de bits et l'autre extrémité du condensateur ferroélectrique, le transistor de cellule comportant une porte connectée à une ligne de mots. Le circuit de contrôle comporte un circuit de mémoire pour recevoir et contenir les informations de substitution lues dans l'une des rangées de cellules mémoire stockant des informations de substitution, et le circuit de contrôle génère le signal de contr81e en fonction des informations de substitution contenues dans le circuit de mémoire. Spécifiquement, en réponse à un signal de sélection Y. une pluralité de lignes de bits sont sélectionnses simultanément et connectées à une pluralité de lignes d'entrée/sortie, et quand la pluralité de lignes de bits sélectionnée comporte une ligne de bits connectée à la colonne comportant la cellule mémoire défectueuse, une ligne de bits connectée à la colonne comportant la cellule mémoire défectueuse n'est pas sélectionnée, et une ligne de bits de colonne adjacente à la colonne comportant la cellule mémoire défectueuse est sélectionnée. Alternativement, les informations de substitution comportent une pluralité de bits indiquant une adresse d'une colonne de la matrice de cellules mémoire excluant la colonne de cellules mémoire redondantes, et un bit d' information indiquant la substitution ou la non-substitution, et des lignes de mots de la matrice de cellules mémoire excluant la rangée de cellules mémoire stockant des informations de substitution sont divisoes en une pluralité de groupes de lignes de mots, et une information de substitution est allouée à chaque groupe de lignes de mots, afin qu'une colonne de substitution puisse être différente d'un groupe de lignes de mots à un autre groupe de lignes de mots, ainsi même si une pluralité de cellules défectueuses existe dans différentes colonnes, les ceIlules mémoire défectueuses peuvent être compensées. Par exemple, le circuit de contrôle sélectionne des informations de substitution pour accéder à un groupe de lignes de mots, en fonction des informations de substitution lues dans la rangée de cellules mémoire stockant des informations de substitution excluant la colonne de cellules mémoire redondantes, et le circuit de contrôle génère le signal de contrôle en fonction des informations de substitution sélectionnées. En outre, des informations de substitution pour un groupe de lignes de mots à accéder sont sélectionnées en fonction d'un signal obtenu en décodant un ou des bits identifiant la pluralité des groupes de lignes de mots, d'une adresse X, et les informations de substitution sélectionnées sont fournies à un circuit de décodage, qui génère le signal de contrôle au circuit de sélection Y. En outre, le circuit de contrôle comporte des cellules mémoire en nombre correspondant au nombre de colonnes de la matrice de cellules mémoire excluant la colonne de cellules mémoire redondantes, chacune des cellules mémoire stockant les donnéss lues dans une cellule mémoire correspondante des cellules mémoire stockant des informations de substitution, et les informations de substitution pour un groupe de lignes de mots à accéder sont sélectionnées à partir des informations de substitution stockées dans les cellules mémoire du circuit de contrôle, en fonction d'un signal obtenu en décodant un ou des bits identifiant la pluralité de groupes de lignes de mots, d'une adresse X, et les informations de substitution sélectionnées sont fournies au circuit de décodage. Selon un aspect supplémentaire de la présente invention, une mémoire semiconductrice est fournie comprenant une matrice de cellules mémoire divisée en une pluralité de sous-matrices couplées via un bus local, chacune des sous-matrices comportant plusieurs cellules mémoire principales disposées sous la forme d'une matrice comprenant plusieurs rangées et plusieurs colonnes, au moins une rangée de cellules mémoire stockant des informations de substitution et au moins une colonne de cellules mémoire redondantes, chacune des sous-matrices étant associée à un circuit de sélection Y et une pluralité amplificateur de saisie chacun fourni pour une ligne de bits d'une colonne correspondante, dans laquelle dans la ligne de bits de chaque colonne, une porte de transfert est insérée entre les cellules mémoire stockant des informations de substitution et les cellules mémoire principales et les cellules mémoire redondantes, et elle est contrôlée par un signal de contrôle de séparation pour séparer les cellules mémoire principales et les cellules mémoire redondantes des amplificateur de saisies et les cellules mémoire stockant des informations de substitution associées, dans laquelle une paire de sous-matrices est couplée afin que les cellules mémoire stockant des informations de substitution de chaque paire de sous matrices stockent des informations de substitution pour l'autre paire de sous- matrices, et quand l'une des sous-matrices de la paire est lue, les informations de substitution pour l'une des sous-matrices de la paire est lue à partir des cellules mémoire stockant des informations de substitution de l'autre paire de sous- matrices, tout en séparant les cellules mémoire principales et les cellules mémoire redondantes de l'autre paire de sous-matrices des amplificateur de saisies et des cellules mémoire stockant des informations de substitution associés de l'autre paire de sous-matrices, en désactivant la paire de sous- matrices en désactivant les portes de transfert de l'autre paire de sousmatrices, et les informations de substitution lues sont transférées via le bus local, en tant que signal de contrôle, au circuit de sélection Y associé à celui de la paire de sous-matrices, afin que le circuit de sélection Y associé à celui de la paire de sous-matrices reçoive un signal de sélection Y et le signal de contrôle, pour connecter la ligne de bits de la colonne déaignée par le signal de sélection Y à une ligne d'entrée/sortie quand le signal de contrôle indique que la colonne désignée par le signal de sélection Y n'est pas une colonne comportant une cellule mémoire défectueuse, et pour connecter la ligne d'entrée/sortie à une colonne adjacente à la colonne déaignse par le signal de sélection Y quand le signal de contrôle indique que la colonne désignée par le signal de sélection Y est une colonne comportant une cellule mémoire défectueuse. Spécifiquement, des lignes de mots de chaque sous- matrice excluant la rangée de cellules mémoire stockant des informations de substitution sont divisées en une pluralité de groupes de lignes de mots, et une information de substitution est allouée à chaque groupe de lignes de mots, afin qu'une colonne de substitution puisse être différente d'un groupe de lignes de mots à un autre groupe de lignes de mots, par lequel même si une pluralité de cellules mémoire défectueuses existe dans les différentes colonnes, les cellules mémoire défectueuses puissent être compensées. Et, la mémoire semi-conductrice comporte un circuit de sélection pour sélectionner des informations de substitution pour accéderà un groupe de lignes de mots, en fonction d'un signal obtenu en décodant un ou des bits identifiant la pluralité de groupes de lignes de mots, d'une adresse X, et un circuit de décodage recevant les informations de substitution sélectionnées pour générer le signal de contrôle fourni via le bus local au circuit de sélection Y de l'autre sous-matrice. Conformément à un autre aspect de la présente invention, une mémoire semiconductrice est fournie, comprenant: une matrice de cellules mémoire comportant plusieurs cellules mémoire disposées sous la forme d'une matrice comportant plusieurs rangées et plusieurs colonnes et au moins une colonne de cellules mémoire redondantes; une pluralité d'amplificateurs de saisie, chacun fourni pour une ligne de bits d'une colonne correspondante de la matrice de cellules mémoire; un circuit de sélection Y associé à la matrice de cellules mémoire; un circuit de contrôle comportant une pluralité de cellules mémoire stockant des informations de substitution pour générer, en fonction des informations de substitution lues dans les cellules mémoire stockant des informations de substitution, un signal de contrôle vers le circuit de sélection Y pour inhiber l'accès à une colonne comportant une cellule mémoire défectueuse et pour remplacer la colonne comportant la cellule mémoire défectueuse par une colonne des autres colonnes et au moins une colonne de cellules mémoire redondantes, dans lequel quand une alimentation est activée, les informations de substitution sont lues dans les cellules mémoire stockant des informations de substitution, et le circuit de sélection Y recevant un signal de sélection Y et le signal de contrôle, connecte la ligne de bits de la colonne déaignée par le signal de sélection Y avec une ligne d'entrée/sortie quand le signal de contrôle indique que la colonne désignée par le signal de sélection Y n'est pas une colonne comportant une cellule mémoire défectueuse, et pour connecter la ligne d'entrée/sortie à une colonne ne comportant aucune cellule mémoire défectueuse quand le signal de contrôle indique que la colonne désignée par le signal de sélection Y est une colonne comportant une cellule mémoire défectueuse. L'objet ci-dessus et les autres objets, caractéristiques et avantages de la présente invention seront apparents dans la description suivante des réalisations préférées de l' invention en référence aux schémas joints. Brève description des schémas La Fig. 1 est un schéma fonctionnel d'une première réalisation du dispositif de mémoire semi-conducteur conformément à la présente invention; La Fig. 2 est un schéma de circuit illustrant un circuit de sé lect ion Y de la première réalisat ion du dispositif de mémoire semiconducteur; La Fig. 3 est un schéma de circuit illustrant un circuit de contrôle dans la première réalisation du dispositif mémoire semiconducteur; La Fig. 4 est un chronogramme illustrant le fonctionnement de la première réalisation du dispositif mémoire semi-conducteur; La Fig. 5 est un schéma fonctionnel d'une seconde réalisation du dispositif mémoire semi-conducteur selon la présente invention; La Fig. 6 est un schéma de circuit illustrant un circuit de sélection Y dans la seconde réalisation du dispositif mémoire semi-conducteur; La Fig. 7 est un schéma fonctionnel d'une troisième réalisation du dispositif mémoire semi- conducteur selon la présente invention; La Fig. 8 est un schéma de circuit illustrant un circuit de contrôle dans la troisième réalisation du dispositif mémoire semi-conducteur; La Fig. 9 illustre la troisième réalisation du dispositif mémoire semi-conducteur; La Fig. 10 est un chronogramme illustrant le fonctionnement de la troisième réalisation du dispositif mémoire semi-conducteur; La Fig. 11 est un schéma fonctionnel d'une quatrième réalisation du dispositif mémoire semi- conducteur selon la présente invention; La Fig. 12 est un chronogramme illustrant le fonctionnement de la quatrième réalisation du dispositif mémoire semi-conducteur; La Fig. 13 est un graphique illustrant la quatrième réalisation du dispositif mémoire semi conducteur; La Fig. 14 est un schéma de circuit illustrant la quatrième réalisation du dispositif mémoire semi- conducteur; La Fig. 15 est un schéma fonctionnel d'une cinquième réalisation du dispositif mémoire semi- conducteur selon la présente invention; La Fig. 16 est un schéma de circuit illustrant un circuit de contrôle dans la cinquième réalisation du dispositif mémoire semi-conducteur; La Fig. 17 est un chronogramme illustrant le fonctionnement de la cinquième réal i sat ion du dispositif mémoire semi-conducteur; La Fig. 18 est un schéma fonctionnel d'une sixième réalisation du dispositif mémoire semi-conducteur selon la présente invention; La Fig. 19 est un schéma de circuit illustrant un circuit de contrôle dans la sixième réalisation du dispositif mémoire semi-conducteur; La Fig. 20 est un chronogramme illustrant le fonctionnement de la sixième réalisation du dispositif mémoire semiconducteur; La Fig. 21 est un schéma fonctionnel d'une septième réalisation du dispositif mémoire semi- conducteur selon la présente invention; La Fig. 22 est un schéma fonctionnel illustrant le circuit de compensation de cellule mémoire défectueuse d'art précédent; La Fig. 23 est un schéma de circuit illustrant le circuit de compensation de cellule mémoire défectueuse d'art précédent; et La Fig. 24 est un schéma d' installation de circuit illustrant le circuit de compensation de cellule mémoire défectueuse d'art précédent. Description détaillée de l' invention Des réalisations de la présente invention sont décrites en référence aux schémas ci-après. En référence à la Fig. 1, qui est un schéma fonctionnel d'une première réalisation du dispositif mémoire semi-conducteur selon la présente invention. La première réalisation comporte une matrice de cellules mémoire (MA) 10 constituée de plusieurs cellules mémoire principales MCOO à MCij disposées sous la forme d'une matrice comportant plusieurs rangées et plusieurs colonnes, une colonne de cellules mémoire redondantes MCOj+1 à MCij+1, et une ligne de mots de cellules mémoire stockant des informations de substitution MCRAO à MCRAj+1. La cellule mémoire de stockage d'informations de substitution (par exemple, MCRAO) est constituée de deux condensateurs ferroélectriques FC1 et FC2 et de deux transistors de cellule TC1 et TC2. Comme le montre la Fig. 1, chacun des deux condensateurs ferroélectriques FC1 et FC2 comporte une extrémité connectée à une ligne de plaque PLR. L'autre extrémité du condensateur ferroélectrique FC1 est connectée à une source d'un transistor de cellule correspondant TC1, et l'autre-extrémité du condensateur ferroélectrique FC2 est connoctée à une source d'un transistor de cellule TC2 correspondant. .... Une porte de chacun des transistors de cellule TC1 et TC2 est connactée à une ligne de mots WLR. Un drain du transistor de cellule TC1 est connecté à une ligne de bits BLTO, et un drain du transistor de cellule TC2 est connecté à une ligne de bits BLNO. Les autres cellules mémoire MCOO à MCij+1 et MCRA1 à MCRAj+1 ont la méme construction de circuit et la même taille de cellule que celles de la cellule de stockage d'informations de substitution MCRAO. Des amplificateurs de saisie SAO à SAj+1 sont connectés à des paires de lignes de bits BLTO et BLNO à BLTj+1 et BLNj+1, respectivement, dont chacune est connectée à une pluralité de cellules mémoire associées. Une colonne est constituée d'une paire de lignes de bits et d'un amplificateur de saisie. Un circuit de sélection Y 11 connecte au moins un amplificateur de saisie (SAO à SAj+1) à une ligne E/S conformément à au moins un signal de sélection Y YO à Ym, afin que les données lues dans la cellule mémoire puissent 8tre sorties via la ligne E/S vers l'extérieur, ou alternativement, des données fournies de l'extérieur puissent étre écrites dans la cellule mémoire. Un circuit de contr61e 12 contrôle le circuit de sélection Y 11 en fonction du contenu de la cellule de mémoire de stockage d'informations de substitution, pour inhiber l'accès à la colonne à laquelle une cellule mémoire défectueuse est connectée, et pour substituer une colonne à laquelle une cellule non- défectueuse est connectée. Grâce à cette disposition, étant donné qu'une colonne de cellules mémoire redondantes est fournie, la substitution peut s'effectuer en unités d'une colonne. Ordinairement, un circuit de compensation de cellule mémoire défectueuse est utilisé pour compenser plusieurs bits de cellules défectueuses dans la puce. En outre, dans une mémoire à grande capacité d'une puce de grande taille d'une classe mégabit ou supérieure, la matrice de cellules mémoire est divisée en plusieurs sous-matrices, afin d'éviter une chute de la vitesse de fonctionnement et l' augmentation de la consommation de courant électrique. Selon la présente invention, une colonne de substitution peut étre fournie pour chaque sous- matrice. Par conséquent, même si la capacité mémoire est augmentée, un bit défectueux peut être compensé de manière réalisable. Le circuit de sélection Y 11 peut être réalisé dans par exemple une construction de circuit telle qu'illustrée dans la Fig. 2. Dans la Fig. 2, uniquement à des fins de simplification pour la description, les amplificateurs de saisies sont omis, et une seule ligne de bits et une seule ligne d'E/S sont montrces à la place d'une paire de lignes de bits (BLT et BLN) complémentaires et d'une paire de lignes d'E/S complémentaires, respectivement. La ligne de bits BL0 connectée à lamplificateur de saisie SA0 est connectée via un commutateur Y NOO1 et un commutateur N002, qui sont formés d'un transistor nMOS, avec la ligne d'E/S. Le signal de sélection Y YA0 est connecté à une porte du commutateur Y N001, et un signal de contrôle CS0 est connecté via un circuit inverseur I1 à une porte du commutateur Y N002. La ligne de bits BL1 connectée à l'amplificateur de saisie SA1 est connectée via un commutateur Y N101 et un commutateur N102, qui sont formés d'un transistor nMOS, à la ligne E/S, et également connectée via un commutateur Y Nlll et un commutateur N112, qui sont formés d'un transistor nMOS, à la ligne E/S. Le signal de sélection Y YA0 est connecté à une porte du commutateur Y N101, et le signal de contrôle CS0 est connecté directement à une porte du commutateur Y N102. Le signal de sélection Y YA1 est connecté à une porte du commutateur Y Nlll, et un signal de contrôle CS1 est connecté via un circuit inverseur I2 à une porte du commutateur Y N112. La ligne de bits BL2 connectée à l'amplificateur de saisie SA2 est connectée via un commutateur Y N201 et un commutateur N202, qui sont formés d'un transistor nMOS, à la ligne E/S, et également connectée via un commutateur Y N211 et un commutateur N212, qui sont formés d'un transistor nMOS, à la ligne E/S. Le signal de sélection Y YA1 est connecté à une porte du commutateur Y N201, et le signal de contrôle CS1 est connecté à une porte du commutateur Y N202. Le signal de sélection Y YA2 est connecté à une porte du commutateur Y N211, et un signal de contrôle CS2 est connocté via un circuit inverseur I3 à une porte du commutateur Y N212. La ligne de bits BL3 connectée à l'amplificateur de saisie SA3 est connectée via un commutateur Y N301 et un commutateur N302, qui sont formés d'un transistor nMOS, à la ligne E/S, et également connectée via un commutateur Y N311 et un commutateur N312, qui sont formés d'un transistor nMOS, à la ligne E/S. Le signal de sélection Y YA2 est connecté à une porte du commutateur Y N301, et le signal de contrôle CS2 est connecté directement à une porte du commutateur Y N302. Le signal de sélection Y YA3 est connecté à une porte du commutateur Y N311, et un signal de contrôle CS3 est connecté via un inverseur I4 à une porte du commutateur Y N312. La ligne de bits BL4 connsctée à l'amplificateur de saisie SA4 est connectée via un commutateur Y N401 et un commutateur N402, qui sont formés d'un transistor nMOS, à la ligne E/S. Le signal de sélection Y YA4 est connecté à une porte du commutateur Y N401, et le signal de contrôle CS3 est connecté directement à une porte du commutateur Y N402. En référence à la Fig. 3, qui montre un schéma fonctionnel d'un exemple du circuit de contr81e 12. Le circuit de contrôle 12 comporte une ou plusieurs cellules mémoire volatiles RMC0 à RMCj pour stocker le contenu des informations de substitution. Le circuit de contrôle 12 sort les signaux de contrôle CS0 à CSj au circuit de sélection Y 11. La cellule mémoire RMC0 comporte deux circuits inverseurs INV21 et INV22 chacun comportant une entrée connoctée à une sortie de l'autre circuit inverseur afin de former un circuit de verrou, et des transistors nMOS de porte de transfert N21 et N22 comportant une porte connectée à une ligne de contrôle d'écriture WLC. Une extrémité des transistors nMOS de porte de transfert N21 et N22 est respectivement connectée à une paire de lignes de sortie complémentaires DR0 et /DR0 de l'amplificateur de saisie connectées à la cellule de stockage d'informations de substitution MCRA0. L'autre extrémité des transistors nMOS de porte de transfert N21 et N22 est respectivement connectée à deux n_uds de connexion des circuits inverseurs INV21 et INV22 connectés ensemble en sens opposé. Le signal de contrôle CS0 est sorti du nud de connexion entre le transistor nMOS N21 et les circuits inverseurs. Les autres cellules mémoire RMCk (k=1 à j) ont une construction similaire, mais reçoivent une paire de sorties DRk et /DRk (k=1 à j) de l'amplificateur de saisie associé, et sortent le signal de contrôle CSk (k=1 à j), respectivement. Comme le montre la Fig. 2, si la seconde colonne comporte une cellule mémoire défectueuse (cellule 2), les informations de substitution sont programmoes au préalable afin que les (O)ème et premier signaux de contrôle CSO et CS1 prennent un niveau bas "L" et les autres signaux de contrôle prennent un niveau haut "H". En référence à la Fig. 4, ce dernier montre un chronogramme illustrant le fonctionnement du circuit illustré dans la Fig. 1. La Fig. 4 montre des formes d'ondes respectives de la ligne de mots WRL connectées aux cellules mémoire stockant des informations de substitution illustrées dans la Fig. 1, la ligne de mots WLx connectée aux cellules mémoire principales, la ligne de plaque PLR connectée aux cellules mémoire stockant des informations de substitution, la ligne de plaque PLx connectée aux cellules mémoire principales, le signal d'activation de l'amplificateur de saisie SAP, une (y)ème paire de lignes de bits BLTy et BLNy, la ligne de contrôle d'écriture WLC (la Fig. 3), et le signal de sélection Y. Suite à la mise sous tension de la puce et stabilisation de la tension d'alimentation, les cellules mémoire stockant des informations de substitution sont lues une seule fois. La ligne de mots WRL connectée aux cellules mémoire stockant des informations de substitution est sélectionnée, et la ligne de plaque PLR connectée aux cellules mémoire stockant des informations de substitution est élevée à un niveau haut "H", le contenu de la (y)ème cellule mémoire est lue vers la (y)ème paire de lignes de bits BLTy et BLNy, sous forme d'une tension de signal. Ensuite, le signal d'activation de l'amplificateur de saisie SAP est élevé à un haut niveau "Hi', afin que la tension de signal de lecture soit amplifiée. La tension de lecture et de signal amplifié est transférée via la ligne de signal DRy au circuit de contrôle 12, et ensuite, elle est écrite dans le circuit mémoire RMCy dans le circuit de contrôle 12 en levant le signal de contrôle d'écriture WLC à un haut niveau "H". Dans un second cycle et les cycles suivants, les cellules mémoire principales sont accédées, et les cellules mémoire stockant des informations de substitution ne sont pas accédées. Dans le cas de la substitution de colonne illustrée dans la Fig. 2, la troisième colonne et la colonne redondante opèrent en tant que seconde colonne et troisième colonne respectivement, en fonction des signaux de contrôle. Etant donné que le signal de contrôle CS1 est au niveau bas "L", le commutateur N202 est désactivé, et étant donné que le signal de contrôle CS2 est au niveau haut "H", le commutateur N212 est désactivé. Par conséquent, la ligne de bits BL2 connoctée à la cellule 2 est séparée de la ligne E/S. Donc, quand le signal de sélection Y YA2 est au niveau haut "H", le commutateur Y N301 est activé, afin que la ligne de bits BL3, C' est-àdire la troisième colonne, soit sélectionnée. Quand le signal de sélection Y YA3 est au niveau haut "H", le commutateur Y N401 est activé, afin que la ligne de bits BL4, c'est-à-dire la quatrième colonne (colonne redondante) est sélectionnce. Donc, les informations de substitution enregistrées par les fusibles dans l'art précédent sont enregistrées dans les cellules mémoire ferroélectriques (MCRAO à MCRAj+l), et les cellules mémoire ferroélectriques pour stocker les informations de substitution (cellules d'informations de substitution) sont situées dans la matrice de cellules mémoire 10, l'écriture/lecture des cellules d'informations de substitution s'effectue ainsi de manière similaire vers les cellules mémoire principales (cellules mémoire non redondantes). De même, il est possible de minimiser la contrainte de surface attribuable à l' installation des circuits d'écriture/lecture dédiés. En outre, les cellules dinformations de substitution (MCRAO à MCRAj+l) sont situées sur une ligne de mots WLR, et les informations de substitution sont lues une seule fois (premier cycle) quand l'alimentation est activée pour la puce, entraînant l' absence de détérioration caractéristique dans les cellules d'informations de substitution suite à la fatigue ou à l' impression. Généralement, un délai de plusieurs dizaines de microsecondes à plusieurs centaines de microsecondes est nécessaire après l' activation de l'alimentation pour que la tension d'alimentation se stabilise. Etant donné que le cycle d'écriture/lecture de la mémoire ferroélectrique peut atteindre 100 nanosecondes, le premier et seul accès aux cellules d'informations de substitution n'entraîne aucune chute des performances de l' ensemble du système. En outre, pour la substitution de la colonne défectueuse, étant donné que les informations de substitution sont lues au préalable pour contrôler le circuit de sélection Y afin de remplacer la colonne défectueuse par la colonne redondante, il n'est pas nécessaire de comparer le signal de sélection Y à l'adresse de la colonne défectueuse. De même, le circuit de comparaison d'adresses n'est plus nécessaire, donc aucune contrainte de temps d'accès attribuable à l'opération de substitution d'adresse n'est imposée. Pour conclure, selon la présente invention, le circuit de compensation de cellule mémoire défectueuse peut être réalisé en minimisant l' augmentation de la surface de la puce attribuable à l' installation du circuit redondant et présentant une fiabilité élevée et une vitesse de fonctionnement élevée, et permettant d'améliorer considérablement le rendement de production de la puce à mémoire ferroélectrique. Une seconde réalisation de la mémoire semi- conductrice selon la présente invention est décrite ci- après. La Fig. 5 est un schéma fonctionnel de la seconde réalisation de la mémoire semi-conductrice selon la présente invention. Dans la Fig. 5, des éléments correspondant à ceux illustrés dans la Fig. 1 portent les mêmes numéros de référence, et l'explication est omise. Dans la seconde réalisation, la matrice de cellule mémoire 10 et le circuit de contrôle 12 présentent la même construction que ceux inclus dans la première réalisation. En outre, le fonctionnement de la substitution de cellule défectueuse est identique à celui de la première réalisation. Cependant, un circuit de sélection Y llA présente une construct ion di fférente de cel le du circuit de sélection Y 11 de la première réalisation. En référence à la Fig. 6, qui montre un schéma du circuit de sélection Y llA de la seconde réalisation. Comme le montre la Fig. 6, une pluralité de lignes de bits sont simultanément connectées à une pluralité de lignes E/S en fonction du signal de sélection Y. Pour des raisons de simplification de la description, dans la Fig. 6, les amplificateurs de saisie sont omis et les lignes de bits et les lignes E/S sont illustrces en tant que ligne unique plutôt qu'en tant que paires de lignes complémentaires. En outre, dans la Fig. 6, des éléments correspondant à ceux illustrés dans la Fig. 2 portent les mêmes numéros de référence. La ligne de bits BL0 connectée à l'amplificateur de saisie SA0 est connectée via un commutateur Y N001 et un commutateur N002, qui sont formés d'un transistor nMOS, à la ligne E/S I/0-0. Le signal de sélection Y YA0 est connecté à une porte du commutateur Y N001, et un signal de contrôle CS0 est connecté via un circuit inverseur I1 à une porte du commutateur Y N002. La ligne de bits BL1 connectée à l'amplificateur de saisie SA1 est connectée via un commutateur Y N101 et un commutateur N102, qui sont formés d'un transistor nMOS, à la ligne E/S I/O-O, et également connoctée via un commutateur Y N111 et un commutateur N112, qui sont formés d'un transistor nMOS, à la ligne E/S I/O-1. Le signal de sélection Y est connecté à une porte des commutateurs Y N101 et Nlll, et le signal de contrôle CS0 est connecté directement à une porte du commutateur Y N102. Un signal de contrôle CS1 est connecté via un circuit inverseur I2 à une porte du commutateur Y N112. La ligne de bits BL2 connectée à l'amplificateur de saisie SA2 est connectée via un commutateur Y N201 et un commutateur N202, qui sont formés d'un transistor nMOS, à la ligne E/S I/O-1, et également connectée via un commutateur Y N211 et un commutateur N212, qui sont formés d'un transistor nMOS, à la ligne E/S I/O-0. Le signal de sélection YA0 est connactée à une porte du commutateur Y N201, et le signal de contrôle CS1 est connecté directement une porte du commutateur Y N202. Le signal de sélection YA1 est connecté à une porte du commutateur Y N211, et un signal de contrôle CS2 est connecté via un circuit inverseur I3 à une porte du commutateur Y N212. La ligne de bits BL3 connectée à l'amplificateur de saisie SA3 est connectée via un commutateur Y N301 et un commutateur N302, qui sont formés d'un transistor nMOS, à la ligne E/S I/O-0, et également connectée via un commutateur Y N311 et un commutateur N312, qui sont formés d'un transistor nMOS, à la ligne EjS I/O-1. Le signal de sélection Y YA1 est connecté à une porte des commutateurs Y N301 et N311, et le signal de contrôle CS2 est connecté directement à une porte du commutateur Y N302. Un signal de contrôle CS3 est connecté via un circuit inverseur I4 à une porte du commutateur Y N312. La ligne de bits BL4 connectée à l'amplificateur de saisie SA4 est connectée via un commutateur Y N401 et un commutateur N402, qui sont formés d'un transistor nMOS, à la ligne E/S I/O-1. Le signal de sélection Y YA0 est connscté à une porte du commutateur Y N401, et le signal de contrôle CS3 est connecté directement à une porte du commutateur Y N402. Quand les signaux de contrôle CSO à CS3 sont à l'état "L", "L", "L" et "L", si le signal de sélection Y YAO est à l'état "H", les colonnes des lignes de bits BLO et BL1 sont connectées aux lignes E/S I/O-O et I/O- 1, respectivement, et si le signal de sélection Y YA1 est dans l'état "H", les colonnes des lignes de bits BL2 et BL3 sont connectées aux lignes E/S I/O-O et I/O 1, respectivement. Par exemple, si la cellule 2 est défectueuse, les signaux de contrôle CSO à CS3 sont placés dans les états "L", "L", "H" et "H". Dans cet état, si le signal de sélection Y YA1 est dans l'état "H", la colonnes de la ligne de bits BL2 n'est pas connectée à la ligne E/S I/O-O, et la colonne de la ligne de bits BL3 et la colonne redondante de la ligne de bits BL4 sont connectées aux lignes E/S I/O-O et I/O-1, respectivement. Dans cette disposition, dans la mémoire comportant une pluralité de bornes d'entrée/sortie, il est possible de limiter le nombre de sous-matrices pouvant fonctionner simultanément à une seule, afin de bénéficier d'une consommation électrique réduite. Une troisième réalisation de la mémoire semi conductrice selon la présente invention est décrite ci après. La Fig. 7 est un schéma fonctionnel de la troisième réalisation de la mémoire semi-conductrice selon la présente invention. Dans la Fig. 7, des éléments correspondant à ceux illustrés dans les Figs. 1 et 5 portent les mêmes numéros de référence, et l' explication est omise. Dans la troisième réalisation, la matrice de cellules mémoire 10 présente la même construction que celles incluses aux première et seconde réalisation, et le circuit de sélection Y llA présente la même construction que celle incluse à la seconde réalisation. En outre, l'opération de substitution de cellule défectueuse est identique à celle de la première réalisation. Cependant, un circuit de contrôle 12A présente une construction différente de celle du circuit de contrôle 12 des première et seconde réalisations. Incidemment, dans la matrice de cellules mémoire (MA) 10, les cellules mémoire MCOO à MC25563 correspondent aux cellules mémoire MCOO à MCij, respectivement, et les cellules mémoire redondantes MC064 à MC25564 correspondent aux cellules mémoire redondantes MCOj+1 à MCij+l, respectivement. Les cellules mémoire stockant des informations de substitution MCRAO à MCRA64 correspondent aux cellules mémoire stockant des informations de substitution MCRAO à MCRAj+l, respectivement. Les lignes de mots WLO à WL255 correspondent aux lignes de mots WLO à WLi, respectivement, et les lignes de plaque PLO à PL255 correspondent aux lignes de plaque PL0 à PLi, respectivement. En référence à la Fig. 8, elle montre un schéma du circuit de contr81e 12A dans la troisième réalisation. Comme le montre la Fig. 8, le circuit de contrôle 12A comporte des cellules mémoire volatiles RMC0 à RMC63 (RMC0 à RMCj) pour stocker des informations de substitution et un décodeur (DEC) 14. La cellule mémoire RMC0 comporte deux circuits inverseurs INV21 et INV22 chacun comprenant une entrée connectée à une sortie de l'autre circuit inverseur afin de former un circuit de verrou, et des transistors nMOS de porte de transfert N21 et N22 comportant une porte connectée à une ligne de contr81e d'écriture WLC. Une extrémité des transistors nMOS de porte de transfert N21 et N22 est connectée respectivement à une paire de lignes de sortie complémentaires DR0 et /DR0 de l'amplificateur de saisie connecté à la cellule mémoire de stockage d'informations de substitution MCRA0. L'autre extrémité des transistors nMOS de porte de transfert N21 et N22 est connectée respectivement à deux n_uds de connexion des circuits inverseurs INV21 et INV22 connectés ensemble dans un sens opposé. La cellule mémoire RMC0 comporte également des transistors nMOS N23 et N24connectés entre le décodeur 14 et les deux neuds de connexion des circuits inverseurs INV21 et INV22, respectivement. Un signal de décodage XA0 d'une adresse X est fournie pour une porte de ces transistors nMOS N23 et N24. Les autres cellules mémoire RMCj (j=0 à 63) présentent une construction similaire, recevant une paire de sorties DRj et /DRj de l'amplificateur de saisie associé et un signal de décodage XAk (k=0 à 7). Le décodeur 14 sort les signaux de contrôle CS0 à CS63 au circuit de sélection Y llA. Dans la première et la seconde réalisations, les informations de substitution étaient les signaux de contrôle CS0 à CSj eux-mêmes des circuits de sélection Y 11 et llA. Dans cette troisième réalisation, les informations de substitution définissent une adresse de la colonne comportant la cellule mémoire défectueuse. Dans cette troisième réalisation, la matrice de cellules mémoire comporte 257 lignes de mots et 65 paires de lignes de bits (BLT et BLN). Cependant, la matrice de cellules mémoire peut inclure les lignes de mots ou tout autre nombre et les paires de lignes de bits de tout autre nombre. Dans la Fig. 7, la réservation de 6 bits est suffisante pour exprimer l'adresse de 64 colonnes autres que la colonne redondante. Par conséquent, pour les informations de substitution, une surface réservée de 7 bits est insuffisante pour l'adresse et un bit indiquant la substitution ou la non-substitution. Dans la troisième réalisation, la surface utilisée pour stocker les informations de substitution comporte 64 bits, 8 éléments d'informations de substitution peuvent être enregistrés. Par conséquent, comme le montre la Fig. 9, 256 lignes de mots divisées en 8 groupes comprenant chacun 32 lignes de mots, et il est configuré qu'une information de substitution est allouée à un groupe de lignes de mots. Par conséquent, il est possible de changer une colonne de substitution pour chaque 32 lignes de mots, afin que même si les cellules mémoire défectueuses sont incluses à des colonnes différentes, respectivement, il reste possible de compenser la mémoire. Dans le circuit de contrôle illustré à la Fig. 8, des 64 bits des cellules mémoire volatiles, les informations de substitution des 8 bits correspondant à la surface de ligne de mots à accéder sont sélectionnces. Pour sélectionner les informations de substitution, l'adresse X est utilisée pour sélectionner la ligne de mots. Les signaux de décodage XAO à XA7 sont des signaux obtenus en décodant le signal d'adresse de trois bits, indiquant 8 surfaces de ligne de mots, en 8 signaux différents, et en obtenant un AND logique des 8 signaux différents respectifs et un signal de synchronisation. D'autre part, le décodeur 14 génère les signaux de contrôle CSO à CS63 en fonction des informations de substitution de 8 bits. Similairement aux première et seconde réalisations, le (O)ème signal de contrôle CSO au signal de contrôle compté à partir du (O)ème signal de contrôle par le nombre obtenu en soustrayant "1" du nombre de la colonne défectueuse, sont amenés au niveau bas "L", et les autres signaux de contrôle sont amenés au niveau haut "H". En cas d'absence de substitution, tous les signaux de contrôle sont maintenus au niveau bas "L". Un fonctionnement de la réalisation illustrée dans la Fig. 7 est décrite ci-après, en référence à la Fig. , un chronogramme illustrant le fonctionnement du circuit illustré à la Fig. 7. La Fig. 10 montre les formes d'ondes respectives de la ligne de mots WRL connectée aux cellules mémoire stockant des informations de substitution illustrées à la Fig. 7, la ligne de mot s WLx connectée aux cellules mémoire principales, la ligne de plaque PLR connectée aux cellules mémoire stockant des informations de substitution, la ligne de plaque PLx connectée aux cellules mémoire principales, le signal d' activation de l'amplificateur de saisie SAP, une (y)ème paire de lignes de bits BLTy et BLNy, la ligne de contrôle d'écriture WLC (la Fig. 8), et le signal de sélection Y. les signaux de décodage XAO à XA7 (Fig. 8). * La troisième réalisation est similaire aux première et seconde réalisations dans la lecture des cellules mémoire stockant des informations de substitution et en ce que dans un second cycle et des cycles suivants, les cellules mémoire principales sont accédées et les cellules mémoire stockant des informations de substitution ne sont pas accédéss. La sélection des informations de substitution lues des cellules mémoire stockant des informations de substitution RMCO à RMC63 devient possible quand l'adresse X est établie. Par conséquent, le décodeur DEC est activé lors de l'activation des lignes de mots WLx. D'autre part, si le signal de sélection Y est porté au niveau haut 'rH", les données lues dans la cellule mémoire sont sorties via la ligne E/S vers l'extérieur, ou les données d'écriture fournies de l'extérieur sont écrites dans la cellule mémoire via la ligne E/S, et quand le signal de sélection Y est retourné au niveau bas "L", le circuit de contrôle 12A achève l'opération. Par conséquent, le délai après la ligne de mots est porté au niveau haut "H" jusqu'à ce que le signal de sélection Y porté au niveau haut "H", soit utilisé en tant que délai de décodage pour le signal de contrôle. Dans cette troisième réalisation, de même, étant donné qu'il est possible de définir une troisième colonne de substitution pour chacun des groupes de lignes de mots, il est possible de compenser la mémoire, méme si une pluralité de cellules mémoire défectueuses existent dans différentes colonnes, respectivement. Etant donné qu'il est au moins possible de compenser une cellule mémoire défectueuse pour chaque groupe de lignes de mots, il est possible de compenser huit cellules mémoire défectueuses au total. En outre, la conversion de l'adresse de colonne de substitution en signaux de contrôle de substitution peut s'effectuer en utilisant le temps avant que le circuit de sélection Y ne soit activé, étant donné que le circuit de contrôle 12A peut entrer en fonctionnement simultanément au fonctionnement de la ligne de mots. En outre, le fonctionnement du circuit de sélection Y après la génération des signaux de contrôle est identique à celui des première et seconde réalisations. Donc, dans la troisième réalisation, aucune contrainte n'existe dans le temps d'accès attribuable à l'opération de substitution de colonne. Dans cette troisième réalisation, la matrice de cellules mémoire comporte les 64 colonnes. Il est bien entendu qu'aucune limitation n'existe quand au nombre des colonnes. Par exemple, dans une matrice de cellules mémoire comportant 128 colonnes, 8 bits sont nécessaires pour les informations de substitution. Dans ce cas, étant donné que 128 bits sont disponibles en tant que cellules mémoire stockant des informations de substitution, les lignes de mots peuvent étre divisées en 16 groupes au maximum, et donc, il est possible de compenser au moins 16 cellules mémoire défectueuses au total. Une quatrième réalisation de la mémoire semi conductrice selon la présente invention est décrite ci après. En référence à la Fig. 11, qui montre un schéma fonctionnel de la quatrième réalisation de la mémoire semi-conductrice selon la présente invention. La quatrième réalisation illustrce comporte deux sous-matrices, "sousmatrice O" et "sous-matrice 1". La sous-matrice O" comporte une matrice de cellules mémoire MA1 et une pluralité d'amplificateurs de saisie SAO à SAj+l. La matrice de cellules mémoire MA1 comporte plusieurs cellules mémoire MCOO à MCij, une colonne de cellules mémoire redondantes MCOj+1 à MCij+l, et une ligne de mots de cellules mémoire stockant des informations de substitution MCRO à MCRAj+l. En outre, des portes de transfert TGOO et TG10 à TGOj+1 et TGlj+1 sont insérées entre les cellules mémoire stockant des informations de substitution et les cellules mémoire MCOO à MCij et les cellules mémoire redondantes MCOj+1 à MCij+l, et contrôlées par un signal ETG pouvant séparer sélectivement les cellules mémoire MCOO à MCij et les cellules mémoire redondantes MCOj+1 à MCij+l, des amplificateur de saisies SAO à SAj+l. Chaque ligne de bits comporte une capacitance parasite sur le nombre de cellules mémoire connectées à la ligne de bits concernée. Dans la Fig. 11, les capacitances parasites CbbOO et CbblO à CbbOj+1 et Cbblj+1 sont bien inférieures aux capacitances parasites CbaOO et CbalO à CbaOj+1 et Cbalj+l. En outre, des circuits de sélection Y 11-0 et 11-1 peuvent être identiques au circuit de sélection Y utilisé dans la première ou la seconde réalisations. La isous-matrice 1" présente la même construction que celle de la "sous-matrice 1". Comme le montre la Fig. 11, cette quatrième réalisation ne comporte aucun circuit de contrôle pour contrôler la substitution de colonne. Les signaux de contrôle CSOO à CSOj et CS10 à CSlj pour les circuits de sélection Y 11-0 et 11-1 sont fournis à partir d'une sous-matrice adjacente. C'est-à-dire, que deux sous-matrices sont appariées ou couplées afin que les cellules mémoire stockant des informations de substitution de chaque sous-matrice stockent les informations de substitution pour l'autre sous-matrice ou sous-matrice adjacente. Pour fournir les signaux de contrôle à la sous-matrice adjacente, un bus local 13 de (j+l) bits est connecté entre une paire de sous-matrices adjacentes à utiliser uniquement entre la paire de sous-matrices adjacentes. Un fonctionnement de la réalisation illustrée à la Fig. 11 est décrit ciaprès en référence à la Fig. 12, qui illustre le fonctionnement de l'accès mémoire pour la sous-matrice "sous-matrice O" et donc les informations de substitution de colonne sont fournies à partir de la sous-matrice "sous-matrice 1". Quand une (x)ème ligne de mots WLx de la sous matrice "sous-matrice 0" est accédée, la ligne de mots WLR connectée aux cellules mémoire stockant des informations de substitution de la sous-matrice "sous- matrice 1" est simultanément portée au niveau haut "H". Le signal de contrôle de porte de transfert ETG est porté au niveau haut "H" dans la sous-matrice "sous-matrice O" mais au niveau bas "L" dans la sous- matrice "sous-matrice 1". En outre, dans la sous- matrice "sous-matrice 0", la ligne de plaque PLx et le signal d' activation de l'amplificateur de saisie SAP sont portés au niveau haut "H" dans la séquence nommée avec un retard, afin que la lecture soit effectuée. D'autre part, dans la sous-matrice "sous-matrice 1", la ligne de plaque PLR est maintenue au niveau bas "L" et le signal d'activation de l'amplificateur de saisie SAP est porté au niveau haut "H". Ici, la cellule mémoire de type condensateur à deux transistors (telle que déaignée par MCRAO dans la Fig. 11) stocke un bit d' information par le fait qu'un condensateur ferroélectrique prend un état désigné "A" dans la Fig. 13 et l'autre condensateur ferroélectrique prend un état désigné "B" dans la Fig. 13. Si le signal d'activation de l'amplificateur de saisie SAP est porté au niveau haut "H" afin d'appliquer une tension aux condensateurs ferroélectriques de la cellule mémoire, le condensateur ferroélectrique prenant l'état "A" est de capacitance faible (Cfa) mais le condensateur ferroélectrique prenant l'état "B" est de capacitance élevée (Cfb). Ici, l'amplificateur de saisie est un amplificateur de saisie de type verrou présentant une construction de circuit telle qu'illustrée dans la Fig. 14. Cet amplificateur de saisie de type verrou SA comporte deux circuits inverseurs CMOS connectés entre une ligne du signal d'activation de l'amplificateur de saisie SAP et une ligne de masse GND, une entrée de chaque circuit inverseur CMOS est connsctée à une sortie de l'autre circuit inverseur CMOS. Un circuit inverseur CMOS est constitué d'un transistor pMOS MP1 et d'un transistor nMOS MN1 connectés en série et comportant une entrée et une sortie connoctées aux lignes de bits BLN et BLT, respectivement. L'autre circuit inverseur CMOS est constitué d'un transistor pMOS MP2 et d'un transistor nMOS MN2 connactés en série et comportant une entrée et une sortie connectées aux lignes de bits BLT et BLN, respectivement. Les deux transistors pMOS MP1 et MP2 présentent une taille identique, et les deux transistors nMOS MN1 et MN2 présentent la même taille. En outre, les lignes de bits BLT et BLN prennent le potentiel de masse (GND) en état initial. Par conséquent, des courants égaux passent dans les deux transistors pMOS MP1 et MP2, respectivement. Cependant, la capacitance des condensateurs ferroélectriques connectés aux lignes de bits BLT et BLN, respectivement, sont différentes, la tension du condensateur ferroélectrique présentant une capacitance réduite s'élève rapidement par rapport au condensateur ferroalectrique présentant une capacitance élevoe. Plus spécifiquement, la capacitance chargée par les transistors pMOS dans l'amplificateur de saisie est "Cfa+ Cbb" dans l'une des paires de lignes de bits, et "Cfb+Cbb'' dans l'autre paire de lignes de bits. Par conséquent, il est établi par la relation de V=It/C qu'à un instant donné, le potentiel de la ligne de bits comportant une capacitance inférieure est supérieur à la ligne de bits présentant une capacitance supérieure, afin qu'un écart de tension (tension de signal) soit généré entre la paire de lignes de bits. La tension sur la ligne de bits augmente, et quand la tension sur la ligne de bits dépasse un seuil Vt du transistor nMOS, le transistor nMOS est activé, ce qui amplifie une tension de signal et la lecture est achevée. Dans cette méthode de lecture, il est préférable que la capacitance parasite de la ligne de bits soit relativement faible. Etant donn'é que la capacitance de la ligne de bits est très faible dans la sous-matrice "sous-matrice 1", la vitesse de fonctionnement de l'amplificateur de saisie est très élevée par rapport à l'amplificateur de saisie de la sous-matrice "sous-matrice 0". Donc, dans l'opération de lecture de la sous matrice "sous-matrice 1", étant donné que la ligne de plaque n'est pas pilotée et étant donné que la vitesse de fonctionnement de l'amplificateur de saisie est très élevée, la lecture des cellules d'informations de 1S substitution est achevée avant la lecture des cellules mémoire principales d'un temps "t" comme l'illustre la Fig. 12. Les informations de substitution DR10 à DRlj lues dans la sous-matrice "sous-matrice 1", sont fournies au circuit de sélection Y 11-0 de la sous-matrice "sous- matrice O" en tant que signaux de contrôle CSOO à CSOj. Le circuit de sélection Y 11-0 de la sous-matrice "sous-matrice O" remplace la colonne défectueuse par la colonne non-défectueuse en fonction des signaux de contrôle CSOO à CSOj reçus. La description ci-dessus établit que lorsque la cellule mémoire de la sous-matrice "sous-matrice 1", est lue les informations de substitution sont fournies à partir de la sous-matrice "sous-matrice 0". Comme établi ci-dessus, dans cette quatrième réalisation, les cellules mémoire volatiles pour stocker temporairement le contenu des cellules mémoire stockant des informations de substitution ne sont plus nécessaires, il est possible d'éviter une augmentation de la surface de la puce attribuable à l'installation du circuit de substitution de cellule mémoire. En outre, il n'est pas nécessaire de lire les informations de substitution lors de la mise en tension de la puce mémoire. En outre, dans les première à troisième réalisations, l'opération de lecture des informations de substitution doit être réalisée par un circuit dédié d'un dispositif mémoire ferroélectrique, pour détecter l' activation de l' alimentation pour déclencher l'opération de lecture, ou alternativement de manière logicielle combinée avec un UC. Cependant, dans cette quatrième réalisation, étant donné qu'aucun de ces dispositifs n'est requis, le système est simplifié. En outre, dans l'opération de lecture des cellules mémoire stockant des informations de substitution, étant donné que la capacitance de la ligne de bits capacitance est d'une valeur négligeable par rapport à la capacitance du condensateur ferroélectrique, il est possible de minimiser l' influence d'un déséquilibre de la capacitance entre la paire de lignes de bits et un bruit de couplage reçu par la ligne de bits d'une longueur élevée. En d'autres termes, même si les caractéristiques des cellules mémoire stockant des informations de substitution sont détériorées, il est possible de lire de manière satisfaisante les informations des cellules mémoire stockant des informations de substitution, et la fiabilité n'est pas affectée méme si les cellules mémoire stockant des informations de substitution sont lues pour chaque cycle. Une cinquième réalisation du dispositif mémoire semi-conducteur selon la présente invention est décrite ci-après, en référence à la Fig. 15, un schéma fonctionnel de la cinquième réal isat ion du di spos it if mémoire semi-conducteur. Incidemment, les cellules mémoire MCOO à MC2 5 5 6 3 correspondent aux cellules mémoire MCOO à MCij, respectivement, et les cellules mémoire redondantes MC064 à MC25564 correspondent aux cellules mémoire redondantes MCOj+1 à MCij+l, respectivement. Les cellules mémoire stockant des informations de substitution MCRAO à MCRA64 correspondent aux cellules mémoire stockant des informations de substitution MCRAO à MCRAj+l, respectivement. Les lignes de mot s WLO à WL255 correspondent aux lignes de mots WLO à WLi, respectivement, et les lignes de plaque PLO à PL255 correspondent aux lignes de plaque PL0 à PLi, respectivement. Des portes de transfert TG00 et TG10 à TG064 et TG164 correspondent aux portes de transfert TG00 et TG10 à TGOj+1 et TGlj+l, respectivement. Dans cette cinquième réalisation, chaque sous matrice de la matrice de cellules mémoire comporte 257 lignes de mot s et 65 paires de lignes de bits, mais peut adopter toute autre disposition. L' emplacement des portes de transfert est identique à celui de la quatrième réalisation. La cinquième réalisation est différente de la quatrième réalisation en ce que la cinquième réalisation comporte des circuits de contrôle 12-0 et 121 associés à la sous-matrice ''sous-matrice 0" et "sous-matrice 1", respectivement. Comme le montre la Fig. 16, chacun des circuits de contrôle 12-0 et 12-1 comporte des circuits de sélection (S0 à S7) 150 à 157, et un décodeur (DEC) 16. Le circuit de sélection (S0) 150 comporte 8 transistors nMOS N161 à N168 connectés entre les lignes de données de lecture DR0 à DR7 des cellules mémoire stockant des informations de substitution et les lignes du bus 13, respectivement. Une porte de ces transistors nMOS N161 à N168 est connectée à une porte correspondante XA0 des signaux de décodage XA0 à XA7 de 1'adresse X. Les autres circuits de sélection (S1 à S7) 151 à 157 présentent une construction similaire, mais reçoivent des lignes de données de lecture différentes des cellules mémoire stockant des informations de substitution et sont contrôlés par des signaux de décodage XA1 à XA7 différents de l'adresse X. Dans cette cinquième réalisation, les informations de substitution sont l'adresse de la colonne comportant la cellule mémoire défectueuse, similairement à la troisième réalisation, et les lignes de mots sont divisées en une pluralité de groupes, et une information de substitution est allouée à un groupe de lignes de mots, similairement à la troisième réalisation. En outre, similairement à la quatrième réalisation, deux sous-matrices sont appariées ou couplées, afin que les informations de substitution pour chacune des paires de sous-matrices soient stockéss dans l'autre sous- matrice. Quand la cellule mémoire est lue, les informations de substitution sont lues simultanément. La cinquième réalisation est différente de la quatrième réalisation en ce que étant donné que les informations de substitution sont l'adresse de la colonne défectueuse, le nombre de lignes dans le bus 13 peut être réduit. Maintenant, un fonctionnement de la cinquième réalisation illustrée à la Fig. 15 sera décrite en référence à la Fig. 17, un chronogramme illustrant le fonctionnement de la cinquième réalisation du dispositif mémoire semi-conducteur. La lecture des cellules mémoire principales et la lecture des cellules mémoire stockant des informations de substitution sont identiques à celles de la quatrième réalisation. Un point de différence est que, des informations d'adresse de substitution de 64 bits, seulement 8 bits sélectionnés par les signaux de sélection XO à X7 sont sortis au bus 13. Les signaux de sélection XO à X7 sont générés en utilisant l'adresse X pour sélectionner la ligne de mots, similairement à la troisième réalisation. L'adresse de substitution sortie sur le bus 13 est convertie en signaux de contrôle CSO à CS63 par le décodeur (DEC) 16 dans le temps "t", et les signaux de contrôle CSO à CS63 sont sortis au circuit de sélection Y. Le circuit de sélection Y 11-0 ou 11-1 sélectionne la colonne à lire ou à écrire, en fonction du signal de contrôle et du signal de sélection Y. et connecte la colonne sélectionnée à la ligne E/S. De même, similairement à la quatrième réalisation, dans cette cinquième réalisation, étant donné qu'il n'est pas nécessaire de lire les informations de substitution lors de la mise sous tension de la puce mémoire, le système est simplifié. En outre, étant donné que les cellules mémoire volatiles pour le stockage temporaire du contenu des cellules mémoire stockant des informations de substitution ne sont plus nécessaires, il est possible de minimiser une augmentation de la surface de la puce attribuable à l' installation du circuit de substitution de cellules mémoire défectueuses. Etant donné que le nombre de lignes incluses au bus local peut être réduit, la surface du bus local peut être réduite. Etant donné que la lecture des informations de substitution peut être effectuée à une vitesse supérieure à celle de la lecture des cellules mémoire principales, cette cinquième-réalisation ne présente aucune contrainte de temps d'accès pour la conversion de l'adresse de colonne de substitution en signaux de contrôle. Une sixième réalisation du dispositif mémoire semi-conducteur selon la présente invention est décrite ci-après, en référence à la Fig. 18, un schéma fonctionnel de la sixième réalisation du dispositif mémoire semi-conducteur. Dans la Fig. 18, des éléments correspondant à ceux illustrés dans la Fig. 5 portent les mêmes numéros de référence et l' explication sera omise pour simplifier la description. Dans cette sixième réalisation, une matrice de cellules mémoire (MA2) 10 comporte plusieurs cellules mémoire MCOO à MCij disposées sous la forme d'une matrice et une colonne de cellules mémoire redondantes MCOj+1 à MCij+l, mais ne comporte pas de cellules mémoire stockant des informations de substitution. Chacun des amplificateurs de saisie SA0 à SAj+1 est connocté à une paire de lignes de bits correspondantes de plusieurs paires de lignes de bits BLT0 et BLN0 à BLTj+1 et BLNj+l. Un circuit de sélect ion Y llA est ident ique à la construct ion illustrée à la Fig. 6. Un circuit de contrôle 12B est constitué de "j+l" cellules mémoire nonvolatiles disposées par exemple telles qu'illustrées dans la Fig. 19. Comme le montre la Fig. 19, chaque cellule mémoire non-volatile est un SRAM non-volatile (SRAM statique) constitué en ajoutant une paire de condensateurs ferroélectriques et une ligne de plaque PLC aux cellules mémoire volatiles RMC0 illustrées à la Fig. 3. C'est-à-dire, une cellule mémoire RMC0 illustrée à la Fig. 19 comporte deux circuits inverseurs INV21 et INV22 chacun comprenant une entrée connectée à une sortie de l'autre circuit inverseur pour former un circuit de verrou, et des portes de transfert à transistors nMOS N21 et N22 comportant une porte connectée à une ligne de contrôle d'écriture WLC. Une extrémité des portes de transfert à transistor nMOS N21 et N22 est respectivement connoctée à une paire de lignes de sortie complémentaire DR0 et /DR0 de l'amplificateur de saisie correspondant SA0. L'autre extrémité des portes de transfert à transistors nMOS N21 et N22 est respectivement connectée à deux neuds de connexion des circuits inverseurs INV21 et INV22 interconnectés dans un sens opposé. Une paire de condensateurs ferroélectriques FC11 et FC12 sont connectés entre les deux n_uds de connexion des circuits inverseurs INV21 et INV22 et une ligne de plaque PLC, respectivement. Le signal de contrôle CS0 est sorti du n_ud de connexion entre le transistor nMOS N21 et les circuits inverseurs. Les autres cellules mémoire RMCk (k=1 à j) présentent une construction similaire, mais sont dotées d'une paire de sorties DRk et /DRk (k=1 à j) de l'amplificateur de saisie associé, et le signal de contrôle de sortie CSk (k=1 à j), respectivement. Les condensateurs ferroélectriques peuvent être formés directement au dessus de la cellule mémoire, et donc, la surface de puce n'augmente pas suite à l'ajout des condensateurs ferroélectriques. Les informations de substitution peuvent être écrites dans les cellules mémoire non-volatiles du circuit de contrôle 12B en portant la ligne de contrôle d'écriture WLC à haut niveau "H" et par l'action sur les amplificateurs de saisie SA0 à SAj via les lignes de sortie de l'amplificateur de saisie DR0 et /DR0 à DRj et /DRj. Un fonctionnement des circuits illustrés dans les Figs. 18 et 19 est décrit ci-après, à l' aide d'un chronogramme de la Fig. 20. Quand l'alimentation est activée pour la puce mémoire afin qu'elle alimente en tension d'alimentation les cellules mémoire non-volatiles RMCO à RMCj illustrées à la Fig. 19, la lecture des informations de substitution commence substantiellement simultanément. Etant donné que les deux circuits inverseurs de chacune des cellules mémoire non-volatiles RMCO à RMCj illustrés à la Fig. 19 sont les mêmes que le amplificateur de saisie illustré à la Fig. 14, les informations de substitution sont lues à partir des condensateurs ferroélectriques de manière similaire à la méthode de lecture des informations de substitution de la quatrième réalisation. Une fois les informations de substitution lues, le potentiel de la ligne de plaque PLC est porté à VDD/2 après que le potentiel de la ligne de plaque PLC ait été porté à VDD (niveau haut "H") une fois. Donc, les informations de substitution sont réécrites dans les condensateurs ferroélectriques. Après la réccriture, la lecture ordinaire des cellules mémoire dévient possible. Par conséquent, la substitution de la colonne défectueuse s'effectue en fonction des signaux de contrôle CSO à CSj, similairement aux réalisations mentionnées ci-dessus. Comme le montrent les éléments ci-dessus, dans cette sixième réalisation, la procédure de lecture des informations de substitution peut être particulièrement simplifiée. En outre, la surface du circuit de contrôle 12B n' est pas augmentée par l' ajout des condensateurs ferroélectriques, étant donné que les condensateurs ferroélectriques peuvent être formésdirectement au dessus de la cellule mémoire. En d'autres mots, le circuit de contrôle 12B peut être réalisé avec la même surface que celle du circuit de contrôle des autres réalisations, et donc, étant donné qu'aucune cellule mémoire de stockage d'informations de substitution nest formé dans la matrice de cellules mémoire, la surface totale peut être réduite. Dans cette sixième réalisation, les i-nformations de substitution peuvent être l'adresse de la colonne de substitution, similairement à la troisième réalisation mentionnée ci-dessus. Dans ce cas, le circuit de contrôle 12s est modifié comme illustré dans la Fig. 21. Le circuit de contrôle 12B illustré à la Fig. 21 comporte les cellules mémoire stockant des informations de substitution RMCO à RMC63 (correspondant à RMCO à RMCj) et un décodeur 14 pour générer les signaux de contrôle CSO à CS63 (correspondant à CSO à CSj). Il s'agit d'une septième réalisation de la présente invention. Dans cette septième réalisation, similairement à la troisième réalisation, le décodage en signal de contrôle peut étre effectué dans une période à partir de l' activation de la ligne de mots à l' activation du signal de sélection Y. entralnant l' absence de contrainte en temps d'accès. Dans les réalisations décrites ci dessus, le dispositif de mémoire ferroélectrique utilisant les cellules mémoire du type 2 transistors et 2 condensateurs est utilisé. Cependant, la présente invention peut étre appliquée de manière égale à un dispositif mémoire ferroélectrique utilisant des cellules mémoire du type 1 transistor, 1 condensateur. En outre, la présente invention peut étre appliquée non seulement au dispositif mémoire ferroélectrique mais également à d'autres mémoires non- volatiles tels qu'un EEPROM (mémoire morte reprogrammable électriquement), une mémoire flash, une MRAM (mémoire vive magnétique) et des mémoires volatiles telles qu'une DRAM (mémoire vive dynamique) et une SRAM (mémoire vive statique). Comme ltétablissent les éléments ci-dessus, selon la présente invention, non seulement l'augmentation de la surface est minimisce, mais également la contrainte de temps dans l'opération de lecture/écriture de cellule mémoire est éliminée, par rapport à l'art précédent, dans lequel les informations de substitution sont programmoes à l'aide des fusibles et l'art précédent dans lequel les informations de substitution sont programmées à l'aide de condensateurs ferroélectriques. En outre, selon la présente invention, aucune détérioration des caractéristiques ne se produit dans les cellules d'informations de substitution suite à la fatigue ou l' impression. Par conséquent, le rendement de production et la fiabilité de la puce à dispositif mémoire semi-conducteur peuvent être remarquablement améliorés. L' invention a donc été illustrée et décrite en référence aux réalisations spécifiques. Cependant, il devra être noté que la présente invention ne se limite aucunement aux détails des structures illustrées, mais que des changements et des modifications peuvent être apportés dans le cadre des revendications jointes. REVENDICATIONS 1. Mémoire semi-conductrice comportant une matrice de cellules mémoire constituée de plusieurs cellules mémoire disposées sous la forme d'une matrice comptant plusieurs rangées et plusieurs colonnes, et un dispositif de compensation de cellule mémoire défectueuse, dans lequel ladite matrice de cellules mémoire comporte des cellules mémoire principales disposées sous la forme d'une matrice comptant plusieurs rangées et plusieurs colonnes, au moins une rangée de cellules mémoire stockant des informations de substitution et au moins une colonne de cellules mémoire redondantes, et le dispositif de compensation de cellule mémoire défectueuse comportant un dispositif pour opérer, à la place de la colonne comportant une cellule mémoire défectueuse, une colonne non- défectueuse adjacente à ladite colonne comportant la cellule mémoire défectueuse. 2. Mémoire semi-conductrice selon la Revendication 1 dans laquel le ledit dispos it i f de compensation de cellule mémoire défectueuse comporte un dispositif d' inhibition de l'accès à ladite colonne comportant la cellule mémoire défectueuse en fonction du contenu desdites cellules mémoire stockant des informations de substitution, un dispositif pour opérer, à la place d'une colonne comportant une colonne comportant une cellule mémoire défectueuse dans lesdites cellules mémoire principales, une colonne non-défectueuse dans lesdites cellules mémoire principales, adjacentes à ladite colonne comportant la cellule mémoire défectueuse, et un dispositif de compensation de la pénurie desdites cellules mémoire principales à l' aide desdites cellules mémoire redondantes. 3. Mémoire semi-conductrice selon la Revendication 1 ou 2 dans laquelle ledit dispositif de compensation de cellule mémoire défectueuse comporte un circuit de contrôle pour générer un signal de contrôle en fonction du contenu desdites cellules mémoire stockant des informations de substitution. 4. Mémoire semi-conductrice selon la Revendication 3 dans laquelle ledit dispositif de compensation de cellule mémoire défectueuse comporte en outre un circuit de sélection Y recevant un signal de sélection Y et le signal de sélection et ledit signal de contrôle pour sélectionner une colonne parmi les colonnes de ladite matrice de cellules mémoire pour connocter une ligne de bits de la colonne sélectionnée vers une ligne d'entrée/sortie. 5. Mémoire semi-conductrice selon la Revendication 4 dans laquelle ledit circuit de contrôle génère des premier et second signaux de contrôle, et ledit circuit de sélection Y reçoit un premier signal de sélection Y et lesdits premier et second signaux de contrôle pour connecter ladite ligne de bits de la colonne sélectionnée soit avec une première ligne d'entrée/sortie soit avec une seconde ligne d'entrée/sortie. 6. Mémoire semi-conductrice selon la Revendication 4 dans laquelle ledit ctrcuit de contrôle génère des premier et second signaux de contrôle, et ledit circuit de sélection Y reçoit les premier et second signaux de sélection Y et lesdits premier et second signaux de contrôle pour connecter ladite ligne de bits de ladite colonne sélectionnée avec ladite ligne d'entrée/sortie. 7. Mémoire semi-conductrice selon les Revendications 3 à 6 dans laquelle ledit circuit de contrôle comporte au moins ''n'' bits de cellules mémoire volatiles pour stocker les informations de substitution de "n" bits stockés dans une rangée de cellules mémoire stockant des informations de substitution. S. Mémoire semi-conductrice selon la Revendication 7 dans laquelle ledit circuit de contrôle comporte en outre un décodeur recevant les informations de substitution stockées dans au moins "n" bits de cellules mémoire volatiles, pour générer ledit signal de contrôle. 9. Mémoire semi-conductrice comportant des première et seconde matrices de cellules mémoire chacune constituée de plusieurs cellules mémoire disposées sous la forme d'une matrice comptant plusieurs rangées et plusieurs colonnes, et un dispositif de compensation de cellule mémoire, dans laquelle chacune desdites première et seconde matrices de cellules mémoire incluent des cellules mémoire principales disposées sous la forme d'une matrice comptant plusieurs rangées et plusieurs colonnes, au moins une rangée de cellules mémoire stockant des informations de substitution et au moins une colonne de cellules mémoire redondantes, les informations de substitution pour ladite première matrice de cellules mémoire étant stockées dans lesdites cellules mémoire stockant des informations de substitution de ladite seconde matrice de cellules mémoire, les informations de substitution de ladite seconde matrice de cellules mémoire étant stochées dans lesdites cellules mémoire stockant des informations de substitution de ladite première matrice de cellules mémoire, afin que lorsque ladite matrice de cellules mémoire est accédée, les informations de substitution soient simultanément lues dans lesdites cellules mémoire stockant des informations de substitution de ladite seconde matrice de cellules mémoire pour compenser une cellule mémoire défectueuse dans ladite première matrice de cellules mémoire. 10. Mémoire semi-conductrice comportant une matrice de cellules mémoire constituée de plusieurs cellules mémoire disposées sous la forme d'une matrice comptant plusieurs rangées et plusieurs colonnes, et un dispositif de compensation de cellule mémoire défectueuse, dans lequel ladite matrice de cellules mémoire inclut des cellules mémoire principales disposées sous la forme d'une matrice comprenant plusieurs rangées et plusieurs colonnes et au moins une colonne de cellules mémoire redondantes, et ledit dispositif de compensation de cellule mémoire défectueuse comporte au moins "n" bits de cellules de mémoire non- volatiles ferroélectriques, pour stocker des informations de substitution de "n" bits. 11. Mémoire semi-conductrice selon la Revendication 10 dans laquelle chacun desdits au moins "n" bits de cellules mémoire non-volatiles ferroélectriques comprend deux condensateurs ferroélectrique et au moins quatre transistors. 12. Mémoire semi-conductrice selon l'une des Revendications 1 à 9 dans laquelle uniquement lesdites cellules mémoire stockant des informations de substitution sont des cellules mémoire non-volatiles. 13. Mémoire semi-conductrice selon l'une des Revendications 1 à 9 dans laquelle lesdites cellules mémoire principales, lesdites cellules mémoire redondantes et lesSites cellules mémoire stockant des informations de substitution sont des cellules mémoire non-volatiles. 14. Mémoire semi-conductrice selon la Revendication 13 dans laquelle ladite cellule mémoire non-volatile est une cellule mémoire non-volatile ferroélectrique. 15. Mémoire semi-conductrice comprenant une matrice de cellules mémoire comportant des cellules mémoire principales disposées sous la forme d'une matrice comptant plusieurs rangées et plusieurs colonnes, au moins une rangée de cellules mémoire stockant des informations de substitution et au moins une colonne de cellules mémoire redondantes, lesdites cellules mémoire stockant des informations de substitution étant constituées d'une cellule mémoire non-volatile réinscriptible; un circuit de sélection Y associé à ladite matrice de cellules mémoire et recevant un signal de sélection Y pour connecter une ligne d'entrée/sortie à une ligne de bits de la colonne désignse par ledit signal de sélection Y.; un circuit de contrôle pour générer un signal de contrôle, quand des informations de substitution lues dans lesdites cellules mémoire stockant des informations de substitution avant qu'une opération de lecture/écriture ordinaire indique qu'une colonne comportant une cellule mémoire défectueuse est remplacoe par une colonne ne comportant aucune cellule mémoire défectueuse, ladit signal de contrôle étant fourni au dit circuit de sélection Y pour inhiber l'accès à ladite colonne comportant la cellule mémoire défectueuse et pour remplacer ladite colonne comportant la cellule mémoire défectueuse par une colonne des autres colonnes et ladite au moins une colonne de cellules mémoire redondantes, ledit circuit de sélection Y étant configuré afin que la colonne désignée par ledit signal de sélection Y soit ladite colonne comportant la cellule mémoire défectueuse, ledit circuit de sélection Y sélectionne une colonne adjacente à la colonne désignée par ledit signal de sélection Y et connectée à ladite ligne d'entrée/sortie à une ligne de bits de la colonne sélectionnse adjacente à la colonne désignée par ledit signal de sélection Y. 16. Mémoire semi-conductrice selon la Revendication 15 dans laquelle ledit circuit de sélection Y est contrôlé par ledit signal de - contrôle pour sélectionner la colonne désignée par ledit signal de sélection Y. jusqu'à la colonne immédiatement avant ladite colonne comportant la cellule mémoire défectueuse, et pour sélectionner, quand ladite colonne comportant la cellule mémoire défectueuse est désignée par ledit signal de sélection Y. une colonne adjacente à ladite colonne comportant la cellule mémoire défectueuse. 17. Mémoire semi-conductrice selon la Revendication 15 dans laquelle ladite matrice de cellules mémoire comporte des (O)ème à (j)ème colonnes desdites cellules mémoire principales et une (j+l)ème colonne de cellules mémoire redondantes, et ledit circuit de sélection Y comporte: un premier circuit en série composé d'un premier commutateur Y et d'un premier commutateur de contrôle connectés en série entre ladite ligne d'entrce/sortie et une ligne de bits d'une (k)ème colonne (k=1 à (j+l)) excluant la (O)ème colonne, ledit premier commutateur Y étant contrôlé en activation-désactivation par un signal de sélection Y correspondant à une (k-l)ème colonne, et ledit premier commutateur de contrôle étant contrôlé en activation-désactivation par un signal de contrôle CS(k-l) généré à partir des données lues dans la cellule mémoire stockant les informations de substitution correspondant à ladite (k-l)ème colonne, et un second circuit en série composé d'un second commutateur Y et d'un second commutateur de contrôle connectés en série entre ladite ligne d'entrée/sortie et une ligne de bits d'une (k-l)ème colonne excluant la (j+l)ème colonne, ledit second commutateur Y étant contrôlé en activationdésactivation par ledit signal de sélection Y correspondant à ladite (k-l) ème colonne, et ledit second commutateur de contrôle étant contrôlé en activation-désactivation par un signal inversé dudit signal de contrôle CS(k-l) généré à partir des données lues dans la cellule mémoire stockant des informations de substitution correspondant à ladite (k-l)ème colonne. 18. Mémoire semi-conductrice selon la Revendication 15 dans laquelle lesdites cellules mémoire stockant des informations de substitution sont lues et écrites à l' aide d'un circuit d' écriture/lecture pour lesdites cellules mémoire principales. 19. Mémoire semi-conductrice selon la Revendication 15 dans laquelle chacune desdites cellules mémoire stockant des informations de substitution comporte un condensateur ferroélectrique comportant une extrémité connectée à une ligne de plaque et un transistor de cellule connecté entre une ligne de bits et l'autre extrémité dudit condensateur ferroélectrique, ledit transistor de cellule comportant une porte connectée à une ligne de mots. 20. Mémoire semi-conductrice selon la Revendication 15 dans laquelle chacune desdites cellules mémoire principales comporte un condensateur ferroélectrique dont l'une des extrémités est connectée à une ligne de plaque et un transistor de cellule connecté entre une ligne de bits et l'autre extrémité dudit condensateur ferroélectrique, ledit transistor de cellule comportant une porte connectée à une ligne de mots. 21. Mémoire semi-conductrice selon la Revendication 15 dans laquelle ladit circuit de contrôle comporte un circuit de mémoire pour recevoir et contenir les informations de substitution lues de ladite rangée de cellules mémoire stockant des informations de substitution, et ledit circuit de contrôle génère ledit signal de contrôle en fonction des informations de substitution contenues dans ledit circuit mémoire. 22. Mémoire semi-conductrice selon la Revendication 15 dans laquelle, en réaction à un signal de sélection Y. une pluralité de lignes de bits sont simultanément sélectionnées et connectée à une pluralité de lignes d'entrée/sortie, et quand la pluralité de lignes de bits comporte une ligne de bits connectée à la colonne comportant la cellule mémoire défectueuse, la ligne de bits connectée à la colonne comportant la cellule mémoire défectueuse n'est pas sélectionnée, et une ligne de bits d'une colonne adjacente à la colonne comportant la cellule mémoire défectueuse est sélectionnée. 23. Mémoire semi-conductrice selon la Revendication 15 dans laquelle les informations de substitution comportent une pluralité de bits indiquant une adresse d'une colonne dans ladite matrice de cellules mémoire excluant ladite colonne de cellules mémoire redondantes, et un bit d' information indiquant la substitution ou la non-substitution, et dans laquelle des lignes de mots de ladite matrice de cellules mémoire excluant ladite rangée de cellules mémoire stockant des informations de substitution sont divisées en une pluralité de groupes de lignes de mots, et une information de substitution est allouée à chaque groupe de lignes de mots, afin qu'une colonne de substitution puisse être différente d'un groupe de lignes de mots par rapport à un autre groupe de lignes de mots, par lequel même si une pluralité de cellules mémoire défectueuses existent dans des colonnes différentes, les cellules mémoire défectueuses peuvent être compensées. 24. Mémoire semi-conductrice selon la Revendication 23 dans laquelle ledit circuit de contr81e sélectionne des informations de substitution pour un groupe de lignes de mots à accéder, à partir des informations de substitution lues dans l'une desdites rangées de cellules mémoire stockant des informations de substitution excluant ladite colonne de cellules mémoire redondantes, et ledit circuit de contrôle génère ledit signal de contrôle en fonction des informations de substitution sélectionnées. 25. Mémoire semi-conductrice selon la Revendication 23 dans laquelle des informations de substitution pour un groupe de lignes de mots à accéder sont sélectionnées en fonction d'un signal obtenu en décodant un ou des bits identifiant ladite pluralité de groupes de lignes de mots, d'une adresse X, et les informations de substitution sélectionnées sont fournies à un circuit de décodage, générant ledit signal de contrôle au dit circuit de sélection Y. 26. Mémoire semi-conductrice selon la Revendication 25 dans laquelle ledit circuit de contr81e comporte des cellules mémoire du nombre correspondant au nombre de colonnes de ladite matrice de cellules mémoire excluant ladite colonne de cellules mémoire redondantes, chacune desdites cellules mémoire stockant les données lues dans une cellule mémoire correspondante de ladite rangée de cellules mémoire stockant des informations de substitution, et dans laquelle desdites informations de substitution pour un groupe de lignes de mots à accéder sont sélectionnées à partir des informations de substitution stockées dans desdites cellules mémoire dudit circuit de contrôle, en fonction d'un signal obtenu en décodant un ou des bits identifiant ladite pluralité de groupes de lignes de mots, d'une adresse , et les informations de substitution sélectionnées sont fournies au dit circuit de décodage. 27. Mémoire semi-conductrice selon la Revendication 15 dans laquelle quand une alimentation est activée, les données sont lues à partir desdites cellules mémoire stockant des informations de substitution. 28. Mémoire semi-conductrice comprenant une matrice de cellules mémoire divisée en une pluralité de sous- matrices coupléss via un bus local, chacune desdites sous-matrices comportant plusieurs cellules mémoire principales disposées sous la forme d'une matrice comptant plusieurs rangées et plusieurs colonnes, au moins une rangée de cellules mémoire stockant des informations de substitution et au moins une colonne de cellules mémoire redondantes, chacune desdites sous- matrices étant associée à un circuit de sélection Y et une pluralité d'amplificateurs de saisie chacun fourni pour une ligne de bits d'une colonne correspondante, dans laquelle dans la ligne de bits de chaque colonne, une porte de transfert est insérée entre lesdites cellules mémoire stockant des informations de substitution et lesdites cellules mémoire principales et lesdites cellules mémoire redondantes, et elle est contrôlée par un signal de contrôle de séparation pour séparer lesdites cellules mémoire principales et lesdites cellules mémoire redondantes des amplificateurs de saisie associés et desdites ce'llules mémoire stockant des informations de substitution, dans laquelle une paire dadites sousmatrices sont couplées afin que lesdites cellules mémoire stockant des informations de substitution de chacune des paires desdites sous-matrices stockent des informations de substitution pour l'autre de ladite paire de sous- matrices, et quand l'une desdites paires de sous- matrices est lue, les informations de substitution pour ladite paire de sous-matrices est lue dans lesdites cellules mémoire stockant des informations de substitution dans l'autre dite paire de sous-matrices lors de la séparation desdites cellules mémoire principales et desdites cellules mémoire redondantes dans l'autre dite paire de sous-matrices des amplificateurs de saisie associés et desdites cellules mémoire stockant des informations de substitution dans l'autre dite paire de sous-matrices en désactivant lesdites portes de transfert dans l'autre dite paire de sous-matrices, et la lecture d'informations de substitution est transférée via ledit bus local, en tant que signal de contrôle, au dit circuit de sélection Y associé à l'une desdites paires de sous- matrices, afin que ledit circuit de sélection Y associé à l'une desdites paires de sous-matrices reçoivent un signal de sélection Y et ledit signal de contrôle, pour connecter la ligne de bits de la colonne désignée par ledit signal de sélection Y vers une ligne d'entrée/sortie quand ledit signal de contrôle indique que la colonne déaignée par ledit signal de sélection Y n'est pas une colonne comportant une cellule mémoire défectueuse, et pour connecter ladite ligne d'entrée/sortie à une colonne adjacente à la colonne désignée par ledit signal de sélection Y quand ledit signal de contrôle indique que la colonne désignée par ledit signal de sélection Y est une colonne comportant une cellule mémoire défectueuse. 29. Mémoire semi-conductrice selon la Revendication 28, dans laquelle des lignes de mots de chaque sous- matrice excluant ladite rangée de cellules mémoire stockant des informations de substitution sont divisées en une pluralité de groupes de lignes de mots, et une information de substitution est allouée à chaque groupe de lignes de mots, afin qu'une colonne de substitution puisse être différente d'un groupe de lignes de mots par rapport à un autre groupe de lignes de mots, par lequel même une pluralité de cellules mémoire défectueuses existe dans différentes colonnes, les cellules mémoire défectueuses peuvent être compensées, et comportant en outre un circuit de sélection pour sélectionner des informations de substitution pour un groupe de -lignes de mots auxquelles accéder, en fonction d'un signal obtenu en décodant un ou des bits identifiant ladite pluralité de groupes de lignes de mots, d'une adresse X, et un circuit de décodage recevant les informations de substitution sélectionnées pour générer ledit signal de contrôle fourni via ledit bus local au dit circuit de sélection Y de l'autre sous-matrice. 30. Mémoire semi-conductrice comprenant: une matrice de cellules mémoire comportant plusieurs cellules mémoire principales disposées sous la forme d'une matrice comptant plusieurs rangées et plusieurs colonnes et au moins une colonne de cellules mémoire redondantes; une pluralité d'amplificateurs de saisie chacun fourni pour une ligne de bits d'une colonne correspondante de ladite matrice de cellules mémoire; un circuit de sélection Y associé à ladite matrice de cellules mémoire; un circuit de contrôle comportant une pluralité de cellules mémoire stockant des informations de substitution pour générer, en fonction d'informations de substitution lues dans lesdites cellules mémoire stockant des informations de substitution, un signal de contrôle vers ledit circuit de sélection Y pour inhiber l'accès à une colonne comportant une cellule mémoire défectueuse et pour remplacer ladite colonne comportant la cellule mémoire défectueuse par une colonne des autres colonnes et ladite au moins une colonne de cellules mémoire redondantes, dans laquelle quand une alimentation est appliquée, lesdites informations de substitution sont lues dans lesdites cellules mémoire stockant des informations de substitution, et ledit circuit de sélection Y recevant un signal de sélection Y et ladit signal de contrôle, connecte la ligne de bits de la colonne désignée par ledit signal de sélection Y vers une ligne d'entrée/sortie quand ledit signal de contrôle indique que la colonne désignée par ledit signal de sélection Y n'est pas une colonne comportant une cellule mémoire défectueuse, et pour connecter ladite ligne d'entrée/sortie à une colonne ne comportant aucune cellule mémoire défectueuse quand ledit signal de contrôle indique que la colonne désignée par ladit signal de détection est une colonne comportant une cellule mémoire défectueuse. 31. Mémoire semi-conductrice selon la Revendication , dans laquelle lesdites cellules mémoire stockant des informations de substitution dudit circuit de contrôle est formé d'une cellule mémoire ferroélectrique comprenant un condensateur ferroélectrique formé au dessus dun transistor mémoire. 32. Mémoire semi-conductrice selon la Revendication , dans laquelle des lignes de mots de ladite matrice de cellules mémoire excluant ladite ligne de cellules mémoire stockant des informations de substitution sont divisées en une pluralité de groupes de lignes de mots, et une information de substitution est allouée à chaque groupe de lignes de mots, afin qu'une colonne de substitution puisse être différente d'un groupe de lignes de mots par rapport à un autre groupe de lignes de mots, par lequel même si une pluralité de cellules mémoire défectueuses existent dans des colonnes différentes, les cellules mémoire défectueuses peuvent être compensées, et dans laquelle des informations de substitution pour un groupe de lignes de mots à accéder sont sélectionnces en fonction d'un signal obtenu en décodant un ou des bits identifiant ladite pluralité de groupes de lignes de mots, d'une adresse X, et les informations de substitution sélectionnées sont fournies à un circuit de décodage, qui génère ledit signal de contrôle pour ledit circuit de sélection Y. 33. Mémoire semi-conductrice selon la Revendication 32 dans laquelle ledit circuit de contrôle comporte des 1S cellules mémoire du nombre correspondant au nombre des colonnes de ladite matrice de cellules mémoire excluant ladite colonne de cellules mémoire redondantes, chaque cellule mémoire stockant les données lues dans la cellule mémoire correspondante desdites cellules mémoire stockant des informations de substitution, et dans laquelle lesdites informations de substitution pour un groupe de lignes de mots à accéder sont sélectionnées à partir des informations de substitution stockées dans lesdites cellules mémoire dudit circuit de contrôle, en fonction d'un signal obtenu en décodant un ou des bits identifiant ladite pluralité de groupes de lignes de mots, d'une adresse X, et les informations de substitution sélectionnées