Brevet FR2831736A1 — publié le 20030502

turboégalisation de rang inférieur. L' invention concerne de facon générale un système de communication pour une transmission de données par paquets, et en particulier un appareil et un procédé pour attacher une information de détection d'erreur à une information de transmission avant l'émission et la réception de l'information de transmission. Un système de communication mobile du type AMRC (accès multiple par répartition par code) IS-2000, qui est un système de communication mobile typique, ne supporte qu'un service vocal. Cependant, avec le développement de la technologie des communications et à la demande des utilisateurs, un système de communication mobile du futur supportera un service de données en même temps que le service vocal. Un système de communication mobile supportant un service multimédia comprenant des services vocal et de donnces fournit le service vocal à plusieurs utilisateurs, en utilisant la même bande de fréquence. En outre, le système de communication mobile supporte le service de donnces par multiplexage par répartition dans le temps (TDM pour "Time Division Multiplexing") ou par multiplexage par répartition dans le temps/multiplexage par répart it ion par code (TDM/CDM pour "Time Division Multiplexing/Code Division Multiplexing"). Le multiplexage TDM est une technique pour affecter un code dans un créneau temporel affecté à un utilisateur spécifique. Le multiplexage TDM/CDM est une technique dans laquelle plusieurs utilisateurs utilisent simultanément un créneau temporel. Les utilisateurs sont identifiés par des codes uniques (par exemple des codes orÉhogonaux tels que des codes Walsh) affectés aux utilisateurs. Le système de communication mobile comprend un canal de données en paquets (PDCH pour "packet data channel") pour la transmission de données par paquets et un canal de commande de donnces par paquets (PCCCH pour "pachet data control channel"), par exemple un canal de commande de données par paquets secondaire (SPDCCH), pour une transmission efficace de données par paquets. Les données en paquets sont transmises sur le canal de données en paquets. La transmission de données en paquets dans l'air est effectuée dans une unité de paquet à couche physique (PLP pour "physical layer packet"), et une longueur du paquet de la couche physique est modifiée à chaque émission. Le canal de commande de donnces en paquets transmet une séquence d'information de commande nécessaire pour permettre à un récepteur de recevoir efficacement les donnces en paquets. Une longueur de la séquence d' information de commande est modifice en fonction d'une longueur des données en paquets. Par conséquent, le récepteur peut déterminer une longueur variable des données en paquets en estimant une longueur de la séquence d'information de commande. La longueur de la séquence d' information de commande est estimée par une détection de créneau aveugle (BSD pour "blind slot detection"). La figure 1 des dessins annexés et décrits ci-après illustre une structure d'un émetteur d'un canal de commande de données par paquets dans un système de communication mobile auquel l' invention est appliquée. En rétérence à la figure 1, une séquence d'entrce de canal de commande de données par paquets, ou une séquence d' information de 2s commande transmise par un canal de commande de données par paquets, est supposse avoir 13 bits pour N créneaux (o N=1, 2 ou 4). Il convient de noter que le nombre de bits inclus dans la séquence d' information de commande n'est pas lié à une longueur de la séquence d' information de commande ni limité à 13. La longueur de la séquence d' information de commande transmise par le canal de commande de données par paquets dépend de la longueur des donnces en paquets. Par exemple, si les données en paquets sont d'une longueur de 1 créneau, une longueur de 2 créneaux, d'une longueur de 4 créneaux et/ou d'une longueur de 8 créneaux, la séquence d'information de commande a alors une longueur sélectionnée parmi une longueur de 1 créneau, une longueur de 2 créneaux et une longueur de 4 créneaux. Pour les donnces en paquets ayant une longueur de 1 créneau, une séquence d' information de commande ayant une longueur de 1 créneau est transmise. Pour les données en paquets ayant une longueur de 2 créneaux, une séquence d' information de commande ayant une longueur de 2 créneaux est transmise. Pour les données en paquets ayant une longueur de 4 créneaux, une séquence d' information de commande ayant une longueur de 4 créneaux est transmise. Pour les données en paquets ayant une longueur de 8 créneaux, une séquence d' information de commande ayant une longueur de 4 créneaux est transmise. La raison pour laquelle on transmet une séquence d' information de commande ayant une longueur de 4 créneaux même pour les donnces en paquets ayant une longueur de 8 créneaux, est d'empêcher l'accroissement excessif d'une longueur de préambule. Des bits de détection d'erreur sont adjoints par un dispositif 110 d'adjonction de bits de détection d'erreur à la séquence d' information de commande transmise sur le canal de commande de donnces en paquets. Le dispositif 110 d'adjonction de bits de détection d'erreur adjoint les bits de détection d'erreur à la séquence d' information de commande afin qu'un récepteur puisse détecter une erreur de 2s transmission sur la séquence d'informatlon de commande. Par exemple, le dispositif 110 d'adjonction de bits de détection d'erreur adjoint 8 bits de détection d'erreur à la séquence d' information de commande à 13 bits et génère une séquence de données de commande de 21 bits. Un générateur de code de redondance cyclique CRC est un exemple typique du dispositif 110 d'adjonction de bits de détection d'erreur. Le générateur CRC génère une séquence de donnces de commande, ou une séquence d' information de commande à laquelle est adjointe une information CRC, en codant une séquence d'information de commande d'entrée avec un code CRC. Si le nombre de bits de redondance générés par le générateur CRC est augmenté, la capacité de détection d'une erreur de transmission est augmentée. Cependant, l'accroissement du nombre des bits de redondance pour la séquence d' information de commande réduit le rendement de puissance. On utilise donc généralement 8 bits CRC pour les bits de détection d'erreur. Un dispositif 120 d'adjonction de bits de quene adjoint des bits de quene à la séquence de donnces de commande délivrée en sortie du dispositif 110 d'adjanction de bits de détection d'erreur. Un codeur 130 à convolution code le signal de sortie du dispositif 120 d'adjonction de bits de queue à l 'aide d'un code à convolution et délivre en sortie des symboles codés. Par exemple, le dispositif d'adjonction de bits de queue adjoint 8 bits de queue ayant tous la valeur 0 pour un codage par convolution par le codeur 130 à convolution et délivre en sortie une information à 29 bits. Le codeur 130 à convolution code par convolution une séquence d' information de commande d'une longueur de 1 créneau à un taux de codage de 1/2, et une séquence d' information de commande d'une longueur de 2 créneaux et une séquence d' information de commande d'une longueur de 4 créneaux à un taux de codage de 1/4. Le nombre de symboles dans la séquence d' information de commande codée par convolution au taux de codoge de 1/4 est 2s deux fois plus grand que le nombre de symboles dans la séquence d' information de commande codée par convolution au taux de codage de 1/2. Un dispositif 140 de répétition de symboles délivre en sortie de façon répétée les symboles obtenus par le codage par convolution de la séquence d' information de commande d'une longueur de 4 créneaux afin que le nombre de symboles obtenus par codage par convolution de la séquence d' information de commande d'une longueur de 4 créneaux soit deux fois plus grand que le nombre de symboles obtenus par le codage par convolution de la séquence d' information de commande d'une longueur de 2 créneaux. En conséquence, le dispositif 140 de répétition de symboles délivre en sortie 58N (o N=1, 2 ou 4) symboles. Un dispositif 150 de poinçonnage poinçonne lON symboles parmi les symboles de sortie du dispositif 140 s de répét ition de symboles a fin de minimi ser la dégradation des performances et de parvenir à une adaptation appropriée du débit. Le dispositif de poinçonnage 150 délivre donc en sortie 48N symboles. Un dispositif d'entrelacement 160 entrelace les symboles de sortie du dispositif de l0 poinçonnage 150. La raison pour laquelle on utilise le dispositif d'entrelacement 150 est de rédu re la probabilité d'erreurs en rafales en entrelagant (ou permutant) l'ordre des symboles afin de résoudre le problème d'erreurs en ratales posé par le codage par convolution. Un dispositif d'entrelacement à inversion de bits (BRI pour "bit reverse interleaver"), qui est une forme de dispositif d'entrelacement de blocs, peut être utilisé pour le dispositif d'entrelacement 160. Le dispositif BRI augmente l'intervalle entre des symboles adjacents, de manière que la première moitié de la séquence de symboles entrelacés soit constituée de symboles de numéros pairs et que la seconde moitié de la séquence de symboles entrelacés soit constituée de symboles de numéros impairs. Un modulateur 170 module les symboles entrelacés par le dispositif d'entrelacement 160 par une modulation de phase en quadrature ou à quatre états (QPSK pour "Quadrature Phase Shift Keying"), et génère des symboles modulés pour la transmission. La figure 2 des dessins annexés et décrits ci-après illustre une structure du dispositif 110 d'adjonction de bits de détection d'erreur montré sur la figure 1, selon l'art antérieur. La figure 2 illustre un exemple d'un générateur CRC destiné à adjoindre 8 bits CRC à une séquence d'information de commande d'entrce. En référence à la figure 2, le dispositif 110 d' adjonction de bits de détection d' erreur comprend plusieurs registres 211 à 218, plusieurs additionneurs 221 à 224, des commutateurs SW1 à SW3, un additionneur de sortie 225 et une unité 230 de commande de valeur initiale. L'unité 230 de commande de valeur initiale initialise des valeurs des registres 211 à 218 à "1" lorsque des données en paquets d'une longueur de 1, 2 et 4 créneaux sont transmises. Par contre, l'unité 230 de commande de valeur initiale initialise des valeurs des registres 211 à 218 à "O" lorsque des données en paquets d'une longueur de 8 créneaux sont transmises. Etant donné que la longueur de la séquence d' information de commande correspondant aux données en paquets d'une longueur de 4 créneaux et la longueur de la séquence d' information de commande correspondant aux donnces en paquets d'une longueur de 8 créneaux sont toutes deux également de 4 créneaux, le récepteur ne peut pas reconnaître une longueur de données en paquets de la longueur de la séquence d' information de commande, bien qu'il estime une longueur de la séquence d' information de commande. Par conséquent, lorsque le dispositif 110 d'adjonction de bits de détection d'erreur génère des bits redondants (ou des bits de détection d'erreur) pour une séquence d' information de commande correspondant aux données en paquets d'une longueur de 4 créneaux et pour une séquence d' information de commande 2s correspondant aux données en paquets d'une longueur de 8 créneaux, l'unité de commande 230 de valeur initiale établit des valeurs initiales des registres 211 à 218 à des valeurs différentes comme indiqué ci-dessus, afin que le récepteur puisse reconnaître par décodage si les donnces en paquets d'une longueur de 4 créneaux et les données en paquets d'une longueur de 8 créneaux ont été transmises. Après que les valeurs des registres 211 à 218 ont été initialisces, une opération binaire est effectuée par l'additionneur de sortie 225 entre chaque bit de la séquence d'information de commande d'entrce et une valeur obtenue en décalant vers la droite les valeurs des registres 211 à 218, et la valeur du résultat de l'opération est appliquée en tant que séquence de données de commande de sortie. Pendant cette opération, les commutateurs SW1 à SW3 sont tous commotés sur leurs bornes supérieures. Après que l'opération ci-dessus a été effectuce sur tous les bits de la séquence d' information de commande à 13 bits, les commutateurs SW1 à SW3 sont commutés sur leurs bornes inférieures, afin que les commutateurs SW1 et SW2 reçoivent une valeur "0". Ensuite, 8 bits redondants sont adjoints en décalant des valeurs des registres un nombre de fois égal au nombre, 8, des bits redondants. La figure 3 des dessins annexés et décrits ci-après illustre une structure d'un récepteur d'un canal de commande de données en paquets selon l'art antérieur, et la figure 4 des dessins annexés et décrits ci-après illustre des longueurs et des positions de créneaux utilisces lors d'une détection d'une séquence d'information de commande par le récepteur de la figure 3. En particulier, la figure 3 illustre une structure d'un récepteur pour la détection d'une longueur de données en paquets en détectant par une détection BSD (détection de créneaux aveugles) une séquence d' information de commande transmise sur un canal de commande de données en paquets. Le récepteur correspond à 2s l'émetteur du canal de commande de données en paquets dans lequel un générateur CRC est utilisé en tant que dispositif d'adjonction de bits de détection d'erreur. Le récepteur comprend des dispositifs de contrôle CRC correspondant au générateur CRC dans l'émetteur. En rétérence à la figure 3, le récepteur comprend 4 blocs de traitement de réception 310 à 340 destinés à détecter une longueur de données en paquets. Le bloc 310 de traitement de réception est un bloc destiné à traiter une séquence d' information de commande d'une longueur de 1 créneau correspondant à des données en paquets d'une longueur de 1 créneau, le bloc 320 de traitement de réception est un bloc destiné à traiter une séquence d' information de commande d'une longueur de 2 créneaux correspondant à des données en paquets d'une longueur de 2 créneaux, le bloc 330 de traitement de réception est un bloc destiné à traiter une séquence d' information de commande d'une longueur de 4 créneaux correspondant à des donnces en paquets d'une longueur de 4 créneaux, et le bloc 340 de traitement de réception est un bloc destiné à traiter une séquence d'information de commande d'une l0 longueur de 4 créneaux correspondant à des données en paquets d'une longueur de 8 créneaux. Dans les blocs 310 à 340 de traitement de réception, des dispositifs de désentrelacement 312, 322, 332 et 342 effectuent un désentrelacement autant que possible des longueurs de créneaux correspondantes, et des dispositifs de dépoinçonnage 314, 324, 334 et 344 effectuent un dépoinçonnage conformément aux longueurs de créneaux correspondantes. Dans les blocs 330 et 340 de traitement de réception pour la séquence d' information de commande d'une longueur de 4 créneaux, des dispositifs 335 et 345 de combinaisons de symboles effectuent une combinaison de symboles sur deux symboles adjacents, laquelle est une opération inverse de la répétition de symboles effectuée par le dispositif 140 de répétition de symboles de la 2s figure 1. Après que le dépoinçonnage a été effectué dans les blocs 310 et 320 de traitement de réception et que la combinaison de symboles a été effectuée dans les blocs 330 et 340 de traitement de réception, des décodeurs 316, 326, 336 et 346 à convolution dans les blocs 310 à 340 de traitement de réception, effectuent un décodage à convolution. Le décodeur 316 à convolution pour la séquence d' information de commande d'une longueur de 1 créneau effectue un décodage par convolution d'un signal de sortie du dispositif de dépoinçonnage 314 à un taux de codage de 1/2. Le décodeur 326 à convolution pour la séquence d' information de commande de la longueur de 2 créneaux effectue un décodage par convolution d'un signal de sortie du dispositif de dépoinconnage 324 à un taux de codage de 1/4. De la même manière, les décodeurs 336 et 346 à convolution pour la séquence d' information de commande de la longueur de 4 créneaux effectuent un décodage par convolution des signaux de sortie des dispositifs 335 et 345 de combinaisons de symboles à un taux de codage de 1/4, respectivement. Des dispositifs de contrôle CRC 318, 328, 338 et 348 sont disposés dans les derniers étages des blocs 310 à 340 de traitement de réception. Les dispositifs de contrôle CRC 318, 328, 338 et 348 effectuent un contrôle CRC sur les symboles décodés par convolution par les décodeurs à convolution 316, 326, 336 et 346, respectivement. Il est déterminé, par le contrôle CRC l5 effectué par les dispositifs de contrôle CRC 318, 328, 338 et 348, si une erreur CRC existe dans la séquence d' information de commande transmise depuis l'émetteur. Pendant le contrôle CRC, les dispositifs de contrôle CRC 318, 328, 338 et 348 utilisent les valeurs initiales "1" ou "0" déterminées précédemment comme décrit en regard de la figure 2. Autrement dit, le dispositif de contrôle CRC 318 détecte une erreur CRC en positionnant à "1" une valeur initiale d'un registre de décodeur, le dispositif de contrôle CRC 328 détecte une erreur CRC en positionnant à "1" une valeur initiale d'un registre de décodeur, le dispositif de contrôle CRC 338 détecte une erreur CRC en positionnant à "1" une valeur initiale d'un registre de décodeur, et le dispositif de contrôle CRC 348 détecte une erreur CRC en positionnant à "O" une valeur initiale d'un registre de décodeur. Un détecteur 350 de longueur de paquet détecte une longueur de données en paquets sur la base des résultats de traitement de réception par les blocs 310 à 340 de traitement de réception. Ici, les 4 blocs 310 à 340 de traitement de réception peuvent être réalisés soit sous la forme de blocs de traitement de réception séparés physiquement, soit sous la forme d'un bloc unique de traitement de réception utilisant différents paramètres de réception. Dans le récepteur de la figure 3, en résultat d'un décodage CRC, si trois blocs de traitement de réception ont des erreurs et un bloc de traitement de réception n'a pas d'erreur, il est estimé qu'une quantité de donnces en paquets égale à une longueur correspondant au bloc de traitement de réception sans erreur a été transmise. Cependant, s'il est indiqué que deux ou plus de deux blocs de traitement de réception ne présentent pas d'erreur ou qu'aucun des blocs de traitement de réception ne GOmpOrte d'erreur, il n'est pas possible de déterminer quelle séquence d' information de commande a été transmise, ce qui aboutit à une défaillance à recevoir des données en paquets. Le récepteur qui détecte une séquence d' information de commande par le détection BSD présente les problèmes suivants dans un processus de détection d'une séquence d' information de commande de 2 créneaux et d'une séquence d' information de commande de 4 créneaux correspondant à des données en paquets de 4 créneaux. En référence à la figure 1, une séquence d' information de commande de 2 créneaux et une séquence d' information de commande de 4 créneaux correspondant à des donnses en paquets de 4 créneaux ont la même valeur initiale de registre CRC, et sont codées par un code à convolution avec un taux de codage de 1/4. Ensuite, la séquence d'information de commande à 4 créneaux subit une répétition de symboles, doublant ainsi le nombre de symboles, alors que la séquence d' information de commande à 2 créneaux ne subit pas de répétition de symboles. Ensuite, une séquence de symboles codés de la séquence d' information de commande à 2 créneaux et une séquence de symboles codés de la séquence d'information de commande à 4 créneaux subissent un poinçonnage et un entrelacement. Lorsque la séquence d' information de commande de 4 créneaux subit un entrelacement BRI, bien que la séquence d' information de commande à 2 créneaux et la séquence d'information de commande à 4 créneaux aient des configurations de poinçonnage différentes, une partie considérable de l' information dont les symboles sont répétés est insérée séparément dans les deux premiers créneaux et dans les deux derniers créneaux. Par conséquent, si le bloc 320 de traitement de réception pour la séquence d' information de commande à 2 créneaux, illustrée sur la figure 3, reçoit la séquence d' information de commande à 4 créneaux transmise, il est estimé que la séquence d' information de commande à 4 créneaux a été correctement reque sans erreur CRC. Par exemple, lorsque la ]5 séquence d' information de commande à 9 créneaux est transmise, le décodeur 326 à convolution dans le bloc 320 de traitement de réception pour la séquence d' information de commande à 2 créneaux et le décodeur 336 à convolution dans le bloc 330 de traitement de réception pour la séquence d' information de commande à 4 créneaux génèrent le même nombre, 10 000, de symboles codés. En d'autres termes, les mêmes résultats de décodage CRC, en 2(1) et 4(1) de réussite CRC sont indiqués dans une rangée 4(1) de SPDCCH (CRC) dans le tableau 1 obtenu expérimentalement. Par 2s conséquent, il est estimé pendant le décodage CRC qu'il n'y a pas d'erreur. En conséquence, il n'est pas possible de déterminer une longueur des donnces en paquets. Le même problème apparaît même lorsque la séquence d' information de commande à 2 créneaux est transmise. Lorsque la séquence d' information de commande à 2 créneaux est transmise, le bloc 330 de traitement de réception pour la séquence d' information de commande à 4 créneaux reçoit une information portant sur la séquence d' information de commande à 2 créneaux, combince avec une information 3s portant sur 2 créneaux précédents ou bruits. Etant donné qu'une configuration d'entrelacement et une configuration de poinçonnage pour la séquence d' information de commande à 2 créneaux sont similaires à une configuration d'entrelacement et à une configuration de poinçonnage pour la séquence d' information de commande à 4 créneaux, il est estimé qu'il n'y a pas d'erreur, même lorsqu'un décodage CRC sur la séquence d' information de commande à 2 créneaux est effectué par le bloc 330 de traitement de réception pour la séquence d' information de commande à 4 créneaux. Par exemple, lorsque la séquence d' information de commande à 2 créneaux est transmise, le décodeur à convolution 326 dans le bloc 320 de traitement de réception pour la séquence d' information de commande à 2 créneaux et le décodeur 336 à convolution dans le bloc 330 de traitement de réception pour la séquence d' information de commande à 4 créneaux génèrent pratiquement le même nombre, 10 000 et 7902, de symboles décodés. Autrement dit, pratiquement les mêmes résultats de décodage CRC, en 2(1) et 4(1) de réussite CRC dans une rangée 2(1) du SPDCCH (CRC) sont indiqués dans le tableau 1. Il est donc estimé pendant un décodage CRC qu'il n'y a pas d'erreur. En conséquence, il n'est pas possible de déterminer une longueur des donnces en paquets. De plus, étant donné que les signaux de sortie des décodeurs à convolution 326 et 336 sont identiques (ou pratiquement identiques) l'un à l'autre, des bits d'information de la séquence d' information de commande reque, par exemple des bits d' information indiquant un utilisateur auquel la séquence d' information de commande a été transmise, ou des bits d' information en relation avec une réémission, sont également requs de façon égale dans le bloc 320 de traitement de réception pour la séquence d' information de commande à 2 créneaux et dans le bloc 330 de traitement de réception pour la séquence d' information de commande à 4 créneaux. Par conséquent, bien que les bits 3s d'information dans la séquence d' information de commande soient utilisés, il n'est pas possible de distinguer une longueur de créneaux de la séquence d' information de commande. Il n'est donc pas possible de déterminer une longueur des donnces en paquets. Un tel problème est montré dans le tableau 1. Le tableau 1 illustre des résultats de simulation obtenus en transmettant chacune des séquences d' information de commande avec une longueur de créneaux de 1(1), 2(1), 4(1) et 4(0) 10 000 fois dans un état sans bruit. Ici, "1" et "0" entre parenthèses indiquent des valeurs initiales auxquelles tous les registres du générateur CRC sont initialisés. Les valeurs des résultats obtenues par la simulation par ordinateur comprennent une probabilité de détection réussie Pd. une fausse probabilité Pfa de reconnaissance d'une longueur de créneau incorrecte en tant IS que longueur de créneau correcte, une mauvaise probabilité Pm de considérer par erreur une longueur de créneau correcte comme étant une longueur de créneau incorrecte, et une probabilité d'erreur Pe, la somme de la fausse probabilité Pfa et de la mauvaise probabilité Pm. On notera dans le tableau 1 que la probabilité d'erreur Pe dans la détection d'une trame d'information de commande constituée de 2(1) créneaux et de 4(1) créneaux est anormalement élevoe. TABLEAU 1 SPDCCH Pd Pfa Pm Pe s (CRC) 1 (1) 9 881 e-01 O,OOOe+OO 1,190e-02 1,190e-02 2(1) 2081 e-01 OOOOe+OO 7,919e-01 7919e-01 4(1) O,OOOe+OO O,OOOe+OO l,OOOe+ OO l'OOOe+OO o 4(0) 9963e-01 O'OOOe+OO 3700e-03 3j700e-03 SPDCCH CRC réUssi dédié à dautres symboles (CRC) 1(1) 2(1) 4(1) 4(0) CRC 2(1) 1 4(1) 4(0) 1(1) 10000 40 43 38 0 40 43 38 21) 34 10000 7902 5 34 0 7 5 4(1) 47 10000 10000 0 47 0 0 0 4(0) l 0 __0 10000 37 0 0 Un objet de linvention est donc de proposer un appareil et un procédé pour adjoindre une information de détection d'erreur à une information de transmission dans un système de communication. Un autre objet de l' invention est de proposer un appareil et un procédé pour adjoindre une information de détection d'erreur correspondante à des blocs d' information de transmission ayant des longueurs différentes dans un système de communication. Un autre objet de l' invention est de proposer un appareil et un procédé pour adjoindre une information de détection d'erreur à une information de commande de données en paquets dans un système de communication pour la transmission des données en paquets. Un autre objet encore de l' invention est de proposer un appareil et un procédé pour la réception d'une information de commande de données en paquets et l'analyse de l' information de commande reque dans un système de communication pour la transmission des donnces en paquets. Un autre objet encore de la présente invention est de proposer un appareil et un procédé d'émission et de réception d'une trame d' information de commande pour estimer efficacement une longueur d'une trame d'information de commande transmise par un canal de commande de données en paquets par détection de créneau aveugle BSD dans un système de communication pour la transmission de donnces en paquets. Conformément à un premier aspect de l' invention, il est proposé un appareil pour la génération d'une séquence de bits d'information de détection d'erreur pour déterminer une longueur d'une séquence de données transmise. L'appareil est appliqué à un système de communication qui peut transmettre au moins deux séquences de données ayant des longueurs différentes par un canal de données, et qui peut transmettre par un canal de commande de données une séquence de donnces de commande ayant la même longueur que lesséquences de donnces. La séquence de données de commande comprend une séquence d' information de commande indiquant une information concernant chaque séquence de données et une séquence de bits d' information de détection d'erreur pour détecter une erreur de la séquence d' information de commande. L'appareil comporte en outre plusieurs registres en cascade, le nombre des registres étant identique au nombre de bits dans la séquence de bits d'information de détecteur d'erreur. Plusieurs additionneurs sont disposés sur des chemins déterminés par un polynôme générateur prédéterminé parmi des chemins entre les registres. Chacun des additionneurs additionne une séquence de bits requs par un chemin d'entrée à une séquence de bits de rétroaction et délivre en sortie le 3s résultat de l 'addition par un chemin de sort e. Un opérateur est prévu pour générer, pendant la réception de la séquence d'information de commande, la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d' information de commande à des bits de sortie d'un registre final parmi les registres, et il fournit la séquence de bits de rétroaction générce aux additionneurs. Après l'achèvement de la réception de la séquence d' information de commande, l'opérateur additionne séquentiellement un bit d'entrce préctabli à des bits de sortie du registre final et délivre en sortie le résultat de l 'addition en tant que séquences de bits d' information de détection d'erreur. Une unité de commande de valeur initiale fournit aux registres l'une, sélectionnée, de deux valeurs initiales déterminées séparément pour les deux séquences de données. I5 Conformément à un deuxième aspect de l' invention, il est proposé un appareil pour la génération d'une séquence d'information de transmission en adjoignant une séquence de bits d' information de détection d'erreur à une séquence d' information d' entrce d' une première séquence d' information ou d'une seconde séquence d' information. L'appareil est appliqué à un système de communication qui code une première séquence d'information d'une première longueur à un taux de codage prédéterminé avant une émission, ou qui code une seconde séquence d' information 2s d'une seconde longueur égale à F fois (o F est un multiple de 2) la première longueur au taux de codage prédéterminé avant de répéter F fois l'émission. L'appareil comporte plusieurs registres en cascade, le nombre de registres étant identique au nombre de bits dans la séquence de bits d'information de détection d'erreur. Plusieurs additionneurs sont disposés sur des chemins déterminés par un polynôme générateur prédéterminé parmi des chemins entre les registres. Chacun des additionneurs additionne une séquence de bits reçus par un chemin d'entrée à une séquence de bits de rétroaction et délivre en sortie le résultat de l 'addition par un chemin de sortie. Un opérateur est prévu pour générer, pendant une réception de la séquence d' information d'entrée, la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d' information d'entrée à des bits de sortie d'un dernier registre parmi les registres, fournir la séquence de bits de rétroaction générée aux additionneurs et délivrer en sortie la séquence d'information d'entrée en tant que séquence d' information de transmission. Après l'achèvement de la réception de la séquence d'information ]O d'entrce, l'opérateur applique un bit d'entrée préétabli aux additionneurs, additionne séquentiellement le bit d'entrée prcétabli à des bits de sortie du dernier registre afin de générer une séquence de bits d' information de détection d'erreur, et délivre en sortie la séquence de lS bits d' information de détection d'erreur en tant que séquence d' information d'émission. Une unité de commande de valeur initiale est destince à fournir aux registres l'une, sélectionnée, de deux valeurs initiales déterminées séparément pour la première séquence d' information et la seconde séquence d' information. Conformément à un troisième aspect de l' invention, il est proposé un appareil de contrôle pour la détection d'une erreur d'une séquence de donnces de commande reque afin de détecter une longueur de séquence de données transmises sur 2s un canal de donnces. L'appareil est appliqué à un système de communication comprenant un émetteur qui peut émettre au moins deux séquences de données de logueurs différentes par le canal de données et émettre par un canal de commande de données une séquence de donnces de commande de la même longueur que les séquences de données. La séquence de donnces de commande comporte une séquence d' information de commande indiquant une information concernant chaque séquence de données et une séquence de bits d' information de détection d'erreur pour détecter une erreur dans la séquence d' information de commande. Le système de communication comprend aussi un récepteur qui reçoit des séquences de données transmises par le canal de données depuis l'émetteur et une séquence de données de commande transmise par le canal de commande de données depuis l'émetteur. L'appareil comporte plusieurs registres en cascade, le nombre des registres étant identique au nombre de bits dans la séquence de bits d' information de détection d'erreur. Plusieurs additionneurs sont agencés sur des chemins déterminés par un polynôme générateur prédéterminé parmi des chemins entre les registres. Chacun des additionneurs additionne une séquence de bits reçue par un chemin d'entrce à une séquence de bits de rétroaction et délivre en sortie le résultat de l' addition par un chemin de sortie. Un opérateur est prévu pour générer, pendant la réception de la séquence d' information de commande, la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d'information de commande à des bits de sortie d'un registre final parmi les registres et pour fournir la séquence de bits de rétroaction générce aux additionneurs. Après l'achèvement de la réception de la séquence d' information de commande, l'opérateur additionne séquentiellement un bit d'entrce prcétabli à des bits de sortie dans le registre final et délivre en sortie le résultat de l' addition en tant que séquence de bits d' information de détection d'erreur reque. 2s Une unité de commande de valeur initiale fournit aux registres, l'une, sélectionnée, de deux valeurs initiales déterminées séparément pour les deux séquences de données. Un bloc de décision d'erreur compare la séquence de bits d' information de détection d'erreur reque à une séquence de bits d' information de détection d'erreur correspondant à la valeur initiale sélectionnce, afin de déterminer l' existence d'une erreur. Selon un quatrième aspect de l' invention, il est proposé un appareil de contrôle pour une détection d'une 3s erreur d'une séquence d'information reque dans un système de communication comprenant un émetteur qui code une première séquence d' information d'une première longueur à un taux de codage prédéterminé avant une émission, ou qui code une seconde séquence d' information d'une seconde longueur égale à M fois (o F est un multiple de 2) la première longueur au taux de codage prédéterminé avant de répéter F fois l'émission. L'émetteur adjoint en outre une séquence de bits d' information de détection d'erreur à la première séquence d'information ou à la seconde séquence d' information et transmet le résultat sous la forme d'une séquence d' information d'émission. Le système de communication comprend également un récepteur qui reçoit une séquence d' information provenant de l'émetteur. L'appareil comporte plusieurs registres en cascade, le nombre des registres étant identique au nombre des bits dans la séquence de bits d' information de détection d'erreur. Plusieurs additionneurs sont agencés sur des chemins déterminés par un polynôme générateur prédéterminé parmi des chemins entre les registres. Chacun des additionneurs additionne une séquence de bits requs par un chemin d'entrce à une séquence de bits de rétroaction et délivre en sortie le résultat par un chemin de sortie. Un opérateur est prévu pour générer, pendant la réception de la séquence d'information reque, la séquence de bits de rétroaction en additionnant séquentiellement des bits de la 2s séquence d' information reque à des bits de sortie d'un registre final parmi les registres et pour fournir la séquence de bits de rétroaction générée aux additionneurs. Après l'achèvement de la réception de la séquence d' information reque, l'opérateur applique un bit d'entrée préctabli aux additionneurs, additionne séquentiellement le bit d'entrce préctabli aux bits de sortie du registre final et délivre en sortie le résultat de l' addition en tant que séquence de bits d' information de détection d'erreur reque. Une unité de commande de valeur initiale fournit aux registres l'une, sélectionnée, de deux valeurs initiales déterminées séparément pour la première séquence d'information et la seconde séquence d' information. Un bloc de décision d'erreur compare la séquence de bits d' information de détection d'erreur reque à une séquence de bits d' information de détection d'erreur correspondant à la valeur initiale sélectionnée, pour déterminer ainsi l' existence d'une erreur. L' invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: la figure 1 illustre une structure d'un émetteur d'un canal de commande de données en paquets dans un système de communication mobile auquel l' invention est appliquée i la figure 2 illustre une structure du dispositif d'adjonction de bits de détection d'erreur représenté sur la figure 1, selon l'art antérieur; la figure 3 illustre une structure d'un récepteur d'un canal de commande de données en paquets selon l'art antérieur; la figure 4 illustre des longueurs et des positions de créneaux utilisces lors de la détection d'une séquence d'information de commande par le récepteur de la figure 3; la figure 5 illustre une structure d'un dispositif d'adjonction d'une information de détection d'erreur selon une forme de réalisation de l' invention; la figure 6 illustre une structure d'un récepteur d'un canal de commande de données en paquets selon une forme de réalisation de l' invention; et la figure 7 illustre une structure d'un appareil pour la détection d'une erreur dans des bits requs selon une forme de réalisation de l' invention. On décrira ci-dessous en référence aux dessins d'accompagnement une forme appréciée de réalisation de l' invention. Dans la description qui suit, des fonctions ou des constructions bien connues ne sont pas décrites en 3s détail pour ne pas obscurcir inutilement l'invention. Dans la description suivante, l' invention procure un émetteur-récepteur pour un canal de commande de données en paquets pour l'émission et la réception de donnces de commande pour commander des séquences de données en paquets dans un système de communication mobile destiné à la transmission d' au moins deux séquences de données en paquets ayant des longueurs différentes. On supposera ici que les données de commande comprennent une séquence d' information de commande (par exemple un préambule) indiquant un déLit de données en paquets d'émission et un format d'émission de donnces (par exemple une longueur de données en paquets), et que le canal de commande de données en paquets est un canal de commande de donnces en paquets secondaire (SPDCCH pour "secondary packet data control channel"). Un émetteur selon une forme de réalisation de l' invention comprend un dispositif d'adjonction d'information de détection d'erreur destiné à adjoindre une séquence de bits d' information pour une détection d'erreur à la séquence d' information de commande avant l 'émission afin qu'un récepteur puisse déterminer si les données de commande transmises sont correctement reques. Dans la forme de réalisation de l' invention, un générateur CRC (code de redondance cyclique) est habituellement utilisé en tant que dispositif d' adjonction d' une formation de détection d'erreur. Un récepteur selon une forme de réalisation de l' invention est un récepteur du type BSD (la détection de créneau aveugle) destiné à recevoir des données de commande transmises depuis l'émetteur et à déterminer une longueur de donnces en paquets sur la base des données de commande reques. L'émetteur et le récepteur selon une forme de réalisation de l' invention peuvent être appliqués non seulement au système de communication du service mobile, mais également à un système de communication destiné à transmettre une séquence de données comprenant (i) une séquence d' information de commande indiquant un débit de données émises pour une transmission efficace de la séquence de donnces et un format de transmission de données, et (ii) une séquence de bits d'information de détection d'erreur pour détecter une erreur de la séquence d' information de commande. Pour distinguer des séquences d' information de commande (ou des trames d' information de commande) de longueurs différentes provoquées par un problème de structure du canal classique de commande de données en paquets, une forme appréciée de réalisation de l' invention propose un générateur CRC perfectionné et un récepteur BSD pour corriger une erreur générée dans une trame d' information de commande reçue par le récepteur BSD. La forme de réalisation de l' invention établit des valeurs initiales de registres différentes pour le générateur CRC non seulement dans des trames d' information de commande de la même longueur, mais également dans des trames d'information de commande ayant des longueurs différentes, corrigeant ainsi une erreur générée dans une trame d' information de commande reque par le récepteur BSD. Autrement dit, contrairement à la technique antérieure dans laquelle les signaux de sortie des décodeurs à convolution deviennent identiques les uns aux autres dans les blocs de traitement de réception pour les trames d' information de commande ayant des longueurs différentes comme montré, par exemple, sur la figure 3, l' invention établit des valeurs 2s initiales différentes pour les registres du générateur CRC afin qu'un seul bloc de traitement de réception puisse estimer que le décodeur CRC ne comporte pas d'erreur, ce qui rend possible de déterminer la longueur d'une trame d' information de commande. Des expressions "trame d' information de commande", "bit de détection d'erreur", "information de commande" et "donnes en paquets" utiliséss dans la description correspondent à "séquence d' information de commande", "séquence d'information de détection d'erreur", "séquence de données de commande" et "séquence de données" telles qu'utilisées, respectivement, par exemple dans les revendications. La figure 5 illustre une structure d'un dispositif d' adjonction d'une information de détection d' erreur selon une forme de réalisation de l' invention. Le dispositif d'adjanction d' une information de détection d' erreur constitue le dispositif 110 d'adjonction de bits de détection d'erreur de la figure 1, et il remplace le générateur CRC illustré sur la figure 2. Le générateur CRC de la figure 2 établit des valeurs initiales différentes pour ses registres uniquement lorsque des trames d' information de commande ont la même longueur, c'est-à- dire lorsqu'une trame d' information de commande pour des données en paquets de 4 créneaux et une trame d' information de commande pour des données en paquets de 8 créneaux ont toutes deux une longueur de 4 créneaux. Cependant, le générateur CRC selon l' invention tel que montré sur la figure 5 établit des valeurs initiales différentes des registres pour des trames d' information de commande du canal de commande supportant des données en paquets ayant des longueurs différentes indépendamment de la longueur d'une trame d' information de commande. Par exemple, lorsque >3 bits de détection d'erreur sont adjoints à une trame d' information de commande, 8 registres consistant le générateur CRC sont arUitrairement positionnés à "1" ou "0". Lorsque les valeurs initiales sont exprimées par un nombre décimal, les 8 registres sont positionnés à une valeur initiale décimale comprise entre O et 255 (=28-1). Autrement dit, si le nombre de registres constituant le générateur CRC (ou le nombre de bits d'information redondants pour la détection d'erreur) est défini comme étant "m", les valeurs initiales des registres dans le générateur CRC peuvent être établies à une valeur décimale comprise entre O et 2m-1. Par exemple, des valeurs initiales N1, N2, N3 et N4 des registres dans le générateur CRC, devant être utilisées lors de la transmission d'une trame d' information de commande de 1 créneau pour des données en paquets de 1 créneau, d'une trame d' information de commande de 2 créneaux pour des données en paquets de 2 créneaux, d'une trame d' information de commande de 9 créneaux pour des donnces en paquets de 9 créneaux et s d'une trame d' information de commande de 4 créneaux pour des données en paquets de 8 créneaux, respectivement, peuvent être établies à une valeur comprise entre O et 255. N1, N2, N3 et N4 peuvent être établis à des valeurs différentes. En variante, N1 peut être établi à la même valeur que N2, N3 ou N4. Il en est ainsi car il est possible de positionner uniquement N2 et N3, qui étaient concernés dans le générateur CRC classique, à des valeurs différentes. Les valeurs N1 à N4 peuvent évidemment être établies à une valeur fixe. En référence à la figure 5, le dispositif d'adjonction d'une information de détection d'erreur selon une forme de réalisation de l' invention comprend plusieurs registres 211 à 218, plusieurs additionneurs 221 à 224, des commotateurs SW1 à SW3, un additionneur de sortie 225 et une unité de commande 400 de valeur initiale. L'unité de commande 400 de valeur initiale initialise à N1 les valeurs des registres 211 à 218 lors de la transmission de données en paquets d'une longueur de 1 créneau. L'unité de commande 400 de valeur initiale initialise à N2 les valeurs des registres 2s 211 à 218 lorsque des donnces en paquets d'une longueur de 2 créneaux sont transmises. L'unité 400 de commande de valeur initiale initialise à N3 les valeurs des registres 211 à 218 lorsque des donnces en paquets d'une longueur de 4 créneaux sont transmises. L'unité 400 de commande de valeur initiale initialise à N4 les valeurs des registres 211 à 218 lorsque des données en paquets d'une longueur de 8 créneaux sont transmises. Après que les valeurs des registres 211 à 218 ont été initialisées, une opération binaire (une opération OU exclusif ou une opération modulo-2) est effectuée par l'additionneur de sortie 225 entre chaque bit de la séquence d' information de commande d'entrce et une valeur finalement obtenue à partir du registre 218 en décalant vers la droite les valeurs des registres 211 à 218, et la valeur du résultat de l'opération est générée en tant que séquence de bits de rétroaction. La séquence générée de bits de rétroaction est appliquée en tant qu'une entrée du registre initial 211 parmi les registres 211 à 218 et qu'une entrée des additionneurs 221 à 224. Pendant cette opération, les commutateurs SW1 à SW3 sont tous commutés sur leurs bornes supérieures. Après l'exéaution de l'opération ci-dessus sur tous les bits de la séquence d' information de commande à 13 bits, les commutateurs SW1 à SW3 sont basculés sur leurs bornes inférieures, afin que les commutateurs SW1 et SW2 soient pourvos d'une valeur "0". Ainsi, 8 bits redondants sont adjoints en décalant les valeurs des registres à un nombre de fois égal au nombre, 8, des bits redondants. Le dispositif d'adjonction d' information de détection d'erreur selon une forme de réalisation de l' invention est concu pour résoudre les problèmes du générateur CRC classique. Autrement dit, même lorsqu'une trame d' information de commande ayant une longueur de 2 créneaux indiquant une transmission de données en paquets d'une longueur de 2 créneaux est transmise et qu'une trame d' information de commande d'une longueur de 4 créneaux indiquant une transmission de donnces en paquets d'une longueur de 4 créneaux est transmise, le récepteur peut détecter une longueur d'une trame d'information de commande et une longueur des données en paquets transmises par une détection d'erreur normale. Le dispositif d'adjonction d'une information de détection d'erreur sera donc décrit en référence aux figures 1 et 5. Dans un système de communication qui code (ou qui code par convolution) une première information d'une première longueur (par exemple des données en paquets d'une longueur de 2 créneaux) à un taux de codage prédéterminé (par exemple à un taux de codage de 1/4) avant l'émission, ou qui code une seconde information d'une seconde longueur égale à F fois la première longueur (par exemple des données en paquets d'une longueur de 4 créneaux) au taux de s codage prédéterminé avant de répéter F fois l'émission, le dispositif d'adjonction d'une information de détection d'erreur selon une forme de réalisation de l' invention adjoint une information de détection d'erreur à la première information ou à la seconde information. Le dispositif d'adjonction d'une information de détection d'erreur comprend l'unité de commande 400 de valeur initiale et un générateur d' information de détection d'erreur. Le générateur d' information de détection d'erreur est constitué de plusieurs registres 211 à 218, de plusieurs additionneurs 221 à 224, d'un premier commutateur SW1, d'un deuxième commutateur SW2, d'un troisième commutateur SW3 et d'un additionneur de sortie 225. L'unité 400 de commande de valeur initiale reçoit une information portant sur une longueur (N créneaux) de données en paquets d'émission, et fournit aux registres 211 à 218 des valeurs initiales approprices en fonction de l' information portant sur la longueur des données en paquets d'émission. Par exemple, l'unité 400 de commande de valeur initiale fournit une première valeur initiale pendant l'émission de la première information et fournit une seconde valeur initiale pendant l'émission de la seconde information. La première valeur initiale et la seconde valeur initiale sont déterminces dans une plage d'une valeur correspondant au nombre de bits d' information de détection d'erreur. Si le nombre de bits d' information de détection d'erreur est défini comme étant m, la première valeur initiale et la seconde valeur initiale sont des valeurs différentes déterminces dans une plage de 2m-1. Le générateur d' information de détection d'erreur 3s comprend plusieurs registres en cascade 211 à 218 dont le nombre est identique au nombre de bits d'information de détection d'erreur. Le générateur d' information de détection d'erreur initialise les registres 211 à 218 aux valeurs initiales correspondantes fournies par l'unité de commande 400 de valeur initiale avant d'émettre une information d'émission de la première information et de la seconde information. De plus, le générateur d' information de détection d'erreur décale séquentiellement les registres 211 à 218 tout en transmettant l' information d'émission. Les bits décalés séquentiellement délivrés en sortie du registre final 218 parmi les registres 211 à 218 sont additionnés par l'additionneur de sortie 225 aux bits de l' information d'émission. Les bits de sortie de l'additionneur de sortie 225 sont appliqués au registre initial 211 et aux additionneurs 211 à 224 en tant que séquence de bits de rétroaction par l'intermédiaire du deuxième commotateur SW2. De plus, le générateur d'information de détection d'erreur décale séquentiellement les registres 211 à 218 après l'achèvement de l'émission de l' information d'émission. En ce point, une valeur de sortie du registre final 218 est générée en tant qu'information de détection d'erreur devant être adjointe à l'information d'émission, par l'intermédiaire du troisième commotateur SW3. Les registres 211 à 218 comprennent le registre initial 211, les registres intermédiaires 212 à 217 et le dernier registre 218, ayant chacun une borne d'entrce de signal, une borne de sortie de signal et une borne d'entrée de valeur initiale connectée de facon à recevoir une valeur initiale depuis l'unité de commande 400 de valeur initiale. Le registre initial 211, les registres intermédiaires 212 à 218 et le registre final 218 sont montés en cascade par l'intermédiaire de leurs chemins d'entrce et de leurs chemins de sortie. Des valeurs de sortie des registres 211, 213, 214 et 217 correspondant à des chemins prédéterminés parmi les chemins des registres 211 à 218 sont additionnées à une valeur de sortie de l'additionneur de sortie 225 ou à une valeur préctablie (par exemple "O") par les additionneurs 221 à 224, respectivement, puis appliquces à leurs registres suivants 212, 214, 215 et 218. Les positions des additionneurs 221 à 224 sont déterminces de façon à satisfaire à un polynôme générateur prédétini pour générer une information de contrôle de redondance cyclique CRC. Ici, l' information CRC a 8 bits, et le polynôme générateur est g(x) = X8 + X7 + X4 + X3 + X + 1. Lorsque l' information d'émission est transmise, l'additionneur de sortie 225 dans le générateur d' information de détection d'erreur additionne chaque bit de l 'information d'émission à la valeur de sortie du registre final 218, et applique son signal de sortie aux bornes d'entrce de signaux du registre initial 211 et des ]5 additionneurs 221 à 224, en tant que séquence de bits de rétroaction. Lorsque la transmission de l' information d'émission est achevoe, l'additionneur de sortie 225 additionne la valeur de sortie du registre final 218 à la valeur prcétablie "O" et applique son signal de sortie en tant qu' information de détection d'erreur. Les commutateurs SW1 à SW3 sont prévus pour cette opération. Le premier commutateur SW1 comporte une première borne d'entrce destince à recevoir l' information d'émission, une seconde borne d'entrce destinée à recevoir la valeur pré 2s établie "0", et une borne de sortie connactée à une première borne d'entrce de l'additionneur de sortie 225. Le premier commutateur SW1 sélectionne l' information d'émission reque par l'intermédiaire de la première borne d'entrée ou la valeur prcétablie "O" reque par l'intermédiaire de la seconde borne d'entrée, et délivre en sortie la valeur sélectionnée par l'intermédiaire de la borne de sortie. Le deuxième commotateur SW2 a une première borne d'entrée connectée à une borne de sortie de l'additionneur de sortie 225, une seconde borne d'entrée 3s destince à recevoir la valeur préétablie "0", et une borne de sortie connectée à une borne d'entrce du registre initial 211 et des additionneurs 221 à 224. Le deuxième commutateur SW2 sélectionne le signal de sortie de l'additionneur de sortie 225 requ par l'intermédiaire de la première borne d'entrée ou la valeur prcétablie "O" reque s par l'intermédiaire de la seconde borne d'entrée, et délivre en sortie la valeur sélectionnce par l'intermédiaire de la borne de sortie. Le troisième commotateur SW3 comporte une première borne d'entrce connectée à la borne de sortie du premier commutateur, une seconde borne d'entrce connectée à la borne de sortie de l'additionneur de sortie 225 et uneborne de sortie destinée à délivrer en sortie l' information d'émission et l' information de détection d'erreur. Le troisième commutateur SW3 sélectionne l' information d'émission ou la l5 valeur préétablie "0" reçue par l'intermédiaire de la première borne d'entrée ou le signal de sortie de l'additionneur de sortie 225 requ par l'intermédiaire de la seconde borne d'entrce et délivre en sortie la valeur sélectionnée par l'intermédiaire de la borne de sortie. Cependant, une construction d'un registre est également réalisée dans un procédé différent du procédé matérialisé sur la figure 5 et le registre et l'additionneur peuvent être exécutés sans être matérialisés physiquement, ce qui est évident à un spécialiste de la technique. L'additionneur de sortie 225 et les commutateurs SW1 à SW3 constituent un opérateur destiné à effectuer l'opération suivante. L'opérateur, en recevant une séquence d' information d'entrse, génère la séquence de bits de rétroaction en additionnant séquentiellement les bits de la séquence d' information d'entrée aux bits de sortie du registre final 218 au moyen de l'additionneur de sortie 225, applique la séquence de bits de rétroaction générée aux additionneurs 221 à 224 et délivre en sortie la séquence d' information d'entrce en tant que séquence d'information d'émission par l'intermédiaire du troisième commutateur SW3. En outre, l'opérateur, après l'achèvement de la réception de la séquence d' information d'entrée, additionne séquentiellement la valeur préétablie "O" aux bits de sortie du registre final 218 au moyen de l'additionneur de sortie 225 et délivre en sortie le résultat de l'addition par l'additionneur de sortie 225 en tant que séquence de bits d' information de détection d'erreur par l'intermédiaire du troisième commotateur SW3. La figure 6 illustre une structure d'un récepteur d'un canal de commande de donnces en paquets selon une forme de réalisation de l' invention. La structure du récepteur est identique à celle du récepteur BSD illustré sur la figure 3, mais diffère du récepteur BSD par le fait que des valeurs initiales de registres du générateur CRC sont établies par des dispositifs de contrôle CRC conformément à l' invention. Autrement dit, le récepteur selon une forme de réalisation de l' invention est caractérisé en ce que 4 blocs de traitement de récept ion utili sent di fférentes valeurs initiales des registres du générateur CRC lors de l'exécution d'un contrôle CRC. Le récepteur est basé sur une détection BSD. Ici, on entend par "BSD" une technique pour la détection d'une longueur de données en paquets transmis en estimant, dans une unité de créneau, une trame d' information de commande reque pour les donnces en paquets transmises depuis un émetteur. Par exemple, comme illustré 2s sur la figure 4, il est déterminé dans un (k+3) ième créneau si une trame d' information de commande de 1 créneau a été reque, et il est déterminé dans un (k+2) ième créneau si une trame d' information de commande de 2 créneaux a été reque successivement depuis le (k+3) ième créneau précédent. Il est déterminé dans un kième créneau si une trame d' information de commande de 4 créneaux pour des données en paquets de 4 créneaux ou une trame d' information de commande de 4 créneaux pour des donnces en paquets de 8 créneaux a été reçue successivement depuis les (k+ 3)ième créneau, (k+2)ième créneau et (k+1) ième créneau précédents. Pendant l'opration de détection des trames d' information de commande, une information de détection d'erreur (information CRC) est contrôlée, et des valeurs initiales utilisées pour le contrôle CRC sur chaque trame d' information de commande sont établies à N1, N2, N3 et N4 comme décrit en regard de la figure 5. En réLérence à la figure 6, le récepteur comprend 4 blocs de traitement de réception 510 à 540 pour détecter une longueur de données en paquets transmises depuis le récepteur. Les blocs 510 à 540 de traitement de réception, après avoir requ un signal d'entrée, déterminent o une erreur CRC existe dans le signal d'entrce requ, afin de déterminer une longueur de donnces en paquets. Ici, le signal d'entrée requ, constitué de valeurs de décision conditionnelles démodulées, est une trame d' information de commande ayant une longueur déterminée en fonction du nombre de bits d' information de donnces en paquets qui peuvent être transmises par l'émetteur. Ici, un exemple typique des bits d' information est une information à 13 bits sur un canal SPDCCH, et l' information à 13 bits comprend un identificateur ID de commande d'accès au support (MAC pour "Medium Access Control") à 6 bits, un identificateur ID de canal de demande de réponse automatique (ARQ pour "Automatic Response Request") à 2 bits, une taille de paquets de codeur à 3 bits et un identificateur ID de sous-paquets à 2 bits. Le bloc 510 de traitement de réception est un bloc destiné à traiter une trame d' information de commande d' une longueur de 1 créneau correspondant à des données en paquets d'une longueur de 1 créneau, le bloc 520 de traitement de réception est un bloc destiné à traiter une trame d' information de commande d'une longueur de 2 créneaux correspondant à des données en paquets d'une longueur de 2 créneaux, le bloc 530 de traitement de réception est un bloc destiné à traiter une trame d' information de commande d'une longueur de 4 créneaux correspondant à des données en paquets d'une longueur de 4 créneaux, et le bloc 540 de traitement de réception est un bloc destiné à traiter une trame d' information de commande d'une longueur de 4 créneaux correspondant à des données en paquets d'une longueur de créneaux. Dans les blocs 510 à 540 de traitement de réception, des dispositifs de désentrelacement 312, 322, 332 et 392 effectuent un désentrelacement à hauteur des longueurs de créneaux correspondantes, et des dispositifs de dépoinçonnage 314, 324, 334 et 344 effectuent un dépoinçonnage conformément aux longueurs de créneaux correspondantes. Dans les blocs 530 et 540 de traitement de réception pour la trame d' information de commande d'une longueur de 4 créneaux, des dispositifs 335 et 345 de combinaisons de symboles effectuent une combinaison de IS symboles portant sur deux symboles adjacents, qui est une opération inverse de la répétition de symboles effectuce par le dispositif 140 de répétition de symboles de la figure 1. Après que le dépoinçonnage a été effectué dans les blocs 510 et 520 de traitement de réception et que la combinaison de symboles a été effectuée dans les blocs 530 et 540 de traitement de réception, des décodeurs 316, 326, 336 et 346 à convolution se trouvant dans les blocs 510 à 540 de traitement de réception effectuent un décodage par convolution. Le décodeur 316 à convolution pour la trame d' information de commande d'une longueur de 1 créneau effectue un décodage par convolution d'un signal de sortie du dispositif de dépoinçonnage 314 à un taux de codage de 1/2. Le décodeur 326 à convolution pour la trame d' information de commande d'une longueur de 2 créneaux effectue un décodage par convolution d'un signal de sortie du dispositif de dépoinçonnage 324 à un taux de codage de 1/4. De la même manière, les décodeurs 336 et 346 à convolution pour la trame d'information de commande d'une longueur de 4 créneaux effectuent un décodage par convolution des signaux de sortie des dispositifs 335 et 345 de combinaison de symboles à un taux de codage de 1/4, respectivement. Des dispositifs de contrôle CRC 518, 528, 538 et 548 sont disposés dans les derniers étages des blocs 510 à 540 de traitement de réception. Les dispositifs de contrôle CRC S 518, 528, 538 et 548 effectuent un contrôle CRC sur les symboles soumis à un décodage par convolution par les décodeurs à convolution 316, 326, 336 et 346, respectivement. Le contrôle CRC effectué par les dispositifs de contrôle CRC 318, 328, 338 et 348 détermine s'il existe une erreur CRC dans la trame d' information de commande transmise depuis l'émetteur. Bien que des dispositifs de contrôle CRC séparés soient inclus séparément dans les blocs de traitement de réception de la figure 6, il est évident aux spécialistes de la technique que les blocs de traitement de réception peuvent avoir en commun un seul dispositif de contrôle CRC utilisant des valeurs initiales de registres différentes comme illustré sur la figure 7. Pendant le contrôle CRC, les dispositifs de contrôle CRC 518, 528, 538 et 548 utilisent des valeurs initiales prédéterminées fournies par l'unité de commande 400 de valeurs initiales comme décrit en regard de la figure 5. Autrement dit, le dispositif de contrôle CRC 518 détecte une erreur CRC en positionnant à N1 une valeur initiale d'un registre du décodeur, le dispositif de 2s contrôle CRC 528 détecte une erreur CRC en positionnant à N2 une valeur initiale d'un registre de décodeur, le dispositif de contrôle CRC 538 détecte une erreur CRC en positionnant à N3 une valeur initiale d'un registre de décodeur, et le dispositif de contrôle CRC 548 détecte une erreur CRC en positionnant à N4 une valeur initiale d'un registre de décodeur. Un détecteur 350 de longueur de paquet détecte une longueur de données en paquets sur la base des résultats du traitement de réception effectué par les blocs 510 à 540 de traitement de réception. Ici, les 3s 4 blocs 510 à 540 de traitement de réception peuvent être réalisés soit sous forme de blocs de traitement de réception physiquement séparés, soit sous la forme d'un seul bloc de traitement de réception utilisant différents paramètres de réception. La figure 7 illustre une structure d'un appareil destiné à détecter une erreur dans des bits requs selon une forme de réalisation de l' invention. L'appareil de détection d'erreur correspond au générateur de bits de détection d'erreur illustré sur la figure 5, et il a le même fonctionnement que le générateur de bits de détection d'erreur, sanf que des bits requs sont appliqués à une borne d' entrée du premier commutateur SW1. L' appareil de détection d'erreur selon une forme de réalisation de l' invention est conçu pour résoudre les problèmes du récepteur classique. Autrement dit, même lorsqu'une trame d' information de commande d'une longueur de 2 créneaux indiquant la transmission de données en paquets d'une longueur de 2 créneaux est reque et qu'une trame d' information de commande d'une longueur de 4 créneaux indiquant la transmission de données en paquets d'une longueur de 4 créneaux est reque, le récepteur peut détecter avec précision la longueur d'une trame d' information de commande et la longueur des donnces en paquets transmises, au moyen d'une détection d'erreur normale. En rétérence à la figure 7, l'appareil de détection d'erreur selon une forme de réalisation de l' invention est conçu pour détecter une erreur dans des bits requs dans le récepteur qui reçoit une information transmise depuis un émetteur qui adjoint, avant l'émission, une information de détection d'erreur à une information d'émission (par exemple une trame d' information de commande de données en paquets) d'une première information d'une première longueur (par exemple une trame d' information de commande d'une longueur de 2 créneaux) ou d' une seconde information d' une seconde longueur égale à F fois (par exemple 2 fois) la première longueur (par exemple une trame d' information de commande d'une longueur de 4 créneaux). L'appareil de détection d'erreur comprend plusieurs registres 561 à 568, plusieurs additionneurs 571 à 574, un additionneur de sortie 575, des commutateurs SW1 à SW3, une unité 550 de commande de valeurs initiales et un bloc 580 de décision d'erreur. L'unité 550 de commande de valeurs initiales produit une première valeur initiale pour la première information et produit une seconde valeur initiale pour la seconde lO information afin d'initialiser les registres. Les valeurs initiales produites sont déterminées en fonction des diverses longueurs (N créneaux) des donnces en paquets. La première valeur initiale et la seconde valeur initiale sont avantageusement déterminées dans une plage de valeurs correspondant au nombre de bits d' information de détection d'erreur adjoints. Les registres 561 à 568, dont le nombre est identique aux nombres de bits d' information de détection d'erreur adjoints, sont montés en cascade et initialisés à des valeurs initiales correspondantes fournies par l'unité 550 de commande de valeurs initiales. Les additionneurs 571 à 574 sont agencés sur des chemins déterminés par un polynôme générateur prédéterminé parmi les chemins entre les registres 561 à 568. Chacun des additionneurs 571 à 574 2s additionne une séquence de bits d'entrce reque par l'intermédiaire d'un chemin d'entrée à une séquence de bits de rétroaction, et applique son signal de sortie par l'intermédiaire d'un chemin de sortie. La séquence de bits de rétroaction fait référence à une séquence de bits délivrés en sortie de l'additionneur de sortie 575. L'additionneur de sortie 575 et les commutateurs SW1 à SW3 constituent un opérateur destiné à effectuer l'opération suivante. Tandis qu'il reçoit une séquence d' information reçue (la première information ou la seconde information), l'opérateur génère la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d' information reque à des bits de sortie du registre final 568, et il applique la séquence de bits de rétroaction générce aux additionneurs 571 à 574 et au registre initial 561 par l'intermédiaire du deuxième commutateur SW2. En outre, après avoir achevé la réception de la séquence d'information reque, l'opérateur applique le bit d'entrée préétabli "O" aux additionneurs 571 à 574 et au registre initial 561 par l'intermédiaire du premier commotateur SW1, additionne séquentiellement le bit d'entrée préétabli "0" à des bits de sortie du registre final 568 au moyen de l'additionneur de sortie 575 et délivre en sortie le résultat de l 'addition sous la forme d'une séquence de bits d' information de détection d'erreur reque. Le premier commotateur SW1 sélectionne la séquence d' information reque ou le bit d'entrce préétabli "0". Le premier commutateur SW1 délivre en sortie la séquence d' information reque tout en recevant la séquence d'information reque et il délivre en sortie le bit d'entrce préétabli "0" après l'achèvement de la réception de la séquence d' information reque. L'additionneur de sortie 575 additionne un signal de sortie du premier commutateur SW1 aux bits de sortie du registre final 568. Le deuxième commutateur SW2 sélectionne le signal de sortie de l'additionneur de sortie 575 ou le bit d'entrée préétabli "O" et applique la valeur sélectionnce aux additionneurs 571 à 574 et au registre initial 561, en tant que séquence de bits de rétroaction. Le deuxième commotateur SW2 applique le signal de sortie de l'additionneur de sortie 575 aux additionneurs 571 à 574 et au registre initial 561 pendant la réception de la séquence d'information reque et applique le bit d'entrée préétabli "O" aux additionneurs 571 à 574 et au registre initial 561 après l'achèvement de la réception de la séquence d' information reque. Le troisième commutateur SW3 sélectionne la séquence d' information reque ou la séquence de bits de sortie, c'est-à-dire la séquence de bits d' information de détection d'erreur reque, de l'additionneur de sortie 575. Le troisième commutateur SW3 délivre en sortie la séquence d'information reque pendant la réception de la séquence s d'information reque et délivre en sortie la séquence de bits d' information de détection d'erreur reque provenant de l'additionneur de sortie 575 après l'achèvement de la réception de la séquence d' information reque. Le bloc 580 de décision d'erreur compare la séquence de bits d' information de détection d'erreur reque à une séquence de bits d' information de détection d'erreur correspondant à la valeur initiale sélectionnce, pour déterminer ainsi si une erreur est présente dans les bits requs. Autrement dit, le bloc 580 de décision d'erreur décide qu'aucune erreur n'est présente dans les bits requs si la séquence de bits d' information de détection d'erreur reque est identique à la séquence de bits d'information de détection d'erreur correspondant à la valeur initiale sélectionnce. Autrement, si la séquence de bits d' information de détection d'erreur reque n'est pas identique à la séquence de bits d' information de détection d'erreur correspondant à la valeur initiale sélectionnée, le bloc 580 de décision d'erreur décide qu'une erreur est présente dans les bits reçus. Sur la base du résultat de la décision prise par le bloc 580 de décision d'erreur, le détecteur 350 de longueur de paquet de la figure 6 peut détecter une longueur des bits requs. Comme décrit ci-dessus, dans l'appareil de détection d'erreur de la figure 7, l'unité de commande 550 de valeurs initiales agit en fonction d'une longueur des données en paquets. Lorsque les 13 premiers bits des bits reçus transmis depuis l'émetteur sont totalement requs, les commotateurs SW1 à SW3 sont basculés sur leurs bornes inférieures, de manière que les commutateurs SW1 et SW2 reçoivent le bit d'entrée préétabli "0". Ensuite, 8 bits de détection d'erreur (ou bits redondants) sont générés en décalant les valeurs des registres à un nombre de fois égal au nombre, 8, des bits de détection d'erreur. Le bloc 580 de détection d'erreur compare des bits de détection d'erreur (adjoints par l'émetteur) inclus dans les bits S requs à des bits de détection d'erreur nouvellement générés. Le bloc 580 de détection d'erreur décide qu'aucune erreur n'est présente dans les bits recus si les bits de détection d'erreur inclus dans les bits sont identiques aux bits de détection d'erreur nouvellement générés. Par contre, si les bits de détection d'erreur inclus dans les bits requs ne sont pas identiques aux bits de détection d'erreur nouvellement générés, le bloc 580 de détection d'erreur décide qu'une erreur est présente dans les bits requs. Bien que l'unité 550 de commande de valeurs IS initiales et le bloc 580 de détection d'erreur soient construits séparément dans cette forme de réalisation, les éléments peuvent être réalisés à l' aide d'une seule unité de commande. Le tableau 2 illustre des résultats de simulation obtenus en transmettant 10 000 fois dans un état sans bruit chacune des trames d'information de commande ayant une longueur de créneaux de 1(2), 2(4), 4(255) et 4(0). Ici, les numéros entre parenthèses représentent des valeurs initiales du générateur CRC en décimales. Dans la simulation, la valeur initiale du registre est positionnée à N1=2 pour une trame d' information de commande d'une longueur de 1 créneau. La valeur initiale du registre est positionnée à N2=4 pour une trame d' information de commande ayant une longueur de 2 créneaux. La valeur initiale du registre est positionnée à N3=255 pour une trame d' information de commande ayant une longueur de 4 créneaux correspondant à des données en paquets d'une longueur de 4 créneaux. La valeur initiale du registre est positionnée à N4=0 pour une trame d'information de commande ayant une 3s longueur de 4 créneaux correspondant à des données en paquets d'une longueur de 8 créneaux. Les valeurs résultantes obtenues par la simulation par ordinateur comprennent une probabilité de détection réussie Pd. une probabilité fausse Pfa, une mauvaise probabilité Pm et une probabilité d'erreur Pe qui est la somme de la probabilité fausse Pfa et de la mauvaise probabilité Pm. I1 est à noter dans le tableau 2 que la probabilité d'erreur Pe dans la détection d'une trame d'information de commande constituée de 2(4) créneaux et de 4(255) créneaux est extrêmement faible en comparaison avec les erreurs correspondantes telles qu'indiquées dans le tableau 1. TABLEAU 2 SPDCCH Pd Pfa Pm Pe (CRC) s 1 (2) 9889e-01 O,OOOe+OO 1,11 Oe-02 1,11 Oe-02 2(4) 9936e-01 0/OOOe+OO 6f400e-03 6,400e-03 4(255) 9f969e+00 OOOOe+OO 3100e- 03 3100e-03 4(0) 9,956e-01 O,OOOe+OO 4,400e-03 4400e-03 SPDCCH CRC réUssi déié à d'autres symboles (CRC) 1 (2) 2(4) 4(255) 4(o) 1 (2) 2(4) 4(255) 4(o) 1(2) 10000 36 37 38 O 36 37 - -38 2(4) 45 10000 7 12 45 O 7 12 4(255) 31 O 10000 O 31 - O O O 4(0) 44 O O 10000 44 O O O Comme décrit précédemment, le système de communication mobile destiné à la transmission de données en paquets établit différentes valeurs initiales de registre du générateur CRC non seulement dans des trames d' information de commande de la même longueur, mais également dans des trames d'information de commande ayant des longueurs différentes lors de l'émission et de la réception de signaux sur le canal de commande de données en paquets, ce qui permet de résoudre un problème de génération d'erreur pendant la réception d'une trame d' information de commande par détection BSD. Il va de soi que de nombreuses modifications peuvent être apportées aux procédés et appareils décrits et représentés sans sortir du cadre de l' invention. Par exemple, la présente invention a été décrite en référence uniquement à un cas dans lequel l'émetteur du canal de commande de donnces en paquets de la figure l code une séquence d' information de commande à 2 créneaux pour commander des données en paquets de 2 créneaux à un taux de codage R=l/9 avant l'émission, et à un autre cas dans lequel l'émetteur du canal de commande de donnces en paquets code une séquence d' information de commande de 4 créneaux pour commander des données en paquets de 4 créneaux à un taux de codage de R=l/4, et effectue un répétition de symboles sur la séquence d' information de commande codée avant l'émission. Cependant, la présente invention peut également être appliquée à un émetteur d'un canal de données en paquets aussi bien qu'à l'émetteur d'un canal de commande de donnces en paquets. Autrement dit, l' invention peut être appliquée à un système de communication qui code une première information d'une première longueur à un taux de codage prédéterminé avant l'émission, ou qui code une seconde information d'une seconde longueur égale à F fois (o F est un multiple de 2) la première longueur au taux de codage prédéterminé avant une émission répétée F fois. REVEND I CAT I ONS 1. Appareil pour la génération d'une séquence d'information de détection d'erreur pour déterminer une longueur d'une séquence de données transmise, dans un système de communication qui peut transmettre au moins deux séquences de donnces ayant des longueurs différentes par un canal de données, et qui peut transmettre par un canal de commande de données une séquence de données de commande ayant la même longueur que les séquences de données, la séquence de données de commande comprenant une séquence d' information de commande indiquant qu'une information concernant chaque séquence de donnces et une séquence d' information de détection d'erreur pour la détection d'une erreur de la séquence d' information de commande, l'appareil étant caractérisé en ce qu'il comporte plusieurs registres (211 à 218) en cascade, dont le nombre est équivalent au nombre de bits dans la séquence d' information de détection d'erreur; plusieurs additionneurs (221 à 224) déterminés par un polynôme générateur prédéterminé positionné entre les registres, chacun des additionneurs additionnant une séquence de bits reque par un chemin d'entrée à une séquence de bits de rétroaction et délivre en sortie le résultat de l' addition par un chemin de sortie i un opérateur qui, lors d'une réception de la séquence d'information de commande, génère la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d' information de commande à des bits de sortie d'un registre final parmi les registres et applique la séquence de bits de rétroaction générse aux additionneurs, et qui, après l'achèvement de la réception de la séquence d'information de commande, additionne séquentiellement un bit d'entrce préctabli à des bits de sortie du registre final et délivre en sortie le résultat de l' addition en tant que séquence d' information de détection d'erreur; et une unité (400) de commande de valeurs initiales destinée à fournir aux registres l'une, sélectionnce, de deux valeurs initiales déterminées séparément pour les deux séquences de données. 2. Appareil selon la revendication 1, caractérisé en ce que l'opérateur comporte un premier commotateur (SW1) destiné à délivrer sélectivement en sortie la séquence d' information de commande et le bit d'entrée préétabli; un additionneur de sortie (225) destiné à additionner un signal de sortie du premier commutateur à des bits de sortie du registre final; un deuxième commutateur (SW2) destiné à fournir sélectivement un signal de sortie de l'additionneur de sortie et le bit d'entrée préétabli en tant que séquence de bits de rétroaction aux additionneurs; et un troisième commutateur (SW3) destiné à délivrer sélectivement en sortie la séquence d' information de commande et la séquence de bits d' information de détection d'erreur provenant de l'additionneur de sortie. 3. Appareil selon la revendication 2, caractérisé en ce que le premier commutateur délivre en sortie la séquence d'information de commande pendant la réception de la séquence d' information de commande et délivre en sortie le bit d'entrée préétabli après l'achèvement de la réception de la séquence d' information de commande. 4. Appareil selon la revendication 3, caractérisé en ce que le deuxième commutateur applique un signal de sortie de l'additionneur de sortie aux additionneurs pendant la réception de la séquence d' information de commande, et applique le bit d'entrée préctabli aux additionneurs après l'achèvement de la réception de la séquence d'information de commande. 5. Appareil selon la revendication 4, caractérisé en ce que le troisième commotateur délivre en sortie la séquence d' information de commande pendant la réception de la séquence d'information de commande et délivre en sortie la séquence d' information de détection d'erreur après 3s l'achèvement de la réception de la séquence d' information de commande. 6. Appareil selon la revendication 1, caractérisé en ce que les deux séquences de données ont des longueurs de créneaux différentes. 7. Appareil selon la revendication 6, caractérisé en ce qu'une séquence de données parmi les deux séquences de données a une longueur de créneaux deux fois plus grande que celle de l'autre séquence de données. 8. Appareil pour la génération d'une séquence lO d' information d'émission par l'adjonction d'une séquence de bits d' information de détection d'erreur à une séquence d'information d'entrée d'une première séquence d' information ou d'une seconde séquence d' information, dans un système de communication qui code une première séquence d' information d'une première longueur à un premier taux de codage avant l'émission, et qui code une seconde séquence d'information d'une seconde longueur égale à F fois (o F est un multiple de 2) la première longueur au taux de codage prédéterminé avant une émission répétée F fois, l'appareil étant caractérisé en ce qu'il comporte plusieurs registres (211 à 218) en cascade, dont le nombre est équivalent au nombre de bits dans la séquence d' information de détection d'erreur; plusieurs additionneurs (221 à 229) déterminés par un polynôme générateur prédéterminé 2s positionné entre les registres, chacun des additionneurs additionnant une séquence de bits reque par un chemin d'entrée à une séquence de bits de rétroaction et délivre en sortie le résultat de l' addition par un chemin de sortie; un opérateur qui, lors de la réception de la séquence d' information d'entrée, génère la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d' information d'entrée à des bits de sortie d'un registre final parmi les registres, applique la séquence de bits de rétroaction générée aux additionneurs et délivre en sortie la séquence d'information d'entrée en tant que séquence d' information d'émission; et qui, après l'achèvement de la réception de la séquence d'information d'entrée, applique un bit d'entrée préétabli aux additionneurs, additionne séquentiellement le bit d'entrée prcétabli à des bits de sortie du registre final pour s générer une séquence de bits d' information de détection d'erreur et délivre en sortie la séquence de bits d' information de détection d'erreur en tant que séquence d' information d'émission i et une unité (400) de commande de valeurs initiales destinée à fournir aux registres l'une, sélectionnée, de deux valeurs initiales déterminces séparément pour la première séquence d' information et la seconde séquence d'information. 9. Appareil selon la revendication 8, caractérisé en ce que la séquence d' information d'entrée est une séquence d' information de commande de données en paquets. 10. Appareil selon la revendication 9, caractérisé en ce que la première séquence d' information est une séquence d' information de commande d'une longueur de 2 créneaux, et la seconde séquence d' information est une séquence d' information de commande d'une longueur de 4 créneaux. 11. Appareil selon la revendication 8, caractérisé en ce que l'opérateur comporte un premier commutateur (SW1) destiné à délivrer sélectivement en sortie la séquence d' information d'entrce et le bit d'entrée préétabli i un 2s additionneur de sortie (225) destiné à additionner un signal de sortie du premier commutateur à des bits de sortie du registre final i un deuxième commutateur (SW2) destiné à appliquer sélectivement aux additionneurs un signal de sortie de l'additionneur de sortie et le bit d'entrée préétabli en tant que séquence de bits de rétro action i et un troisième commutateur (SW3) destiné à délivrer sélectivement en sortie la séquence d' information d'entrée et les bits de sortie de l'additionneur de sortie en tant que séquence d'information d'émission. 3s 12. Appareil de contrôle pour la détection d'une erreur d'une séquence de données de commande reque destiné à détecter une longueur de séquence de donnces transmises par un canal de donnses, dans un système de communication comprenant un émetteur qui peut émettre au moins deux séquences de données ayant des longueurs différentes par le canal de données et émettre, par un canal de commande de données, une séquence de données de commande de la même longueur que les séquences de donnces, la séquence de données de commande ayant une séquence d' information de commande indiquant une information concernant chaque séquence de données et une séquence d' information de détection d'erreur pour la détection d'une erreur dans la séquence d' information de commande, et un récepteur qui reçoit des séquences de données transmises par le canal de donnces depuis l'émetteur et une séquence de données de commande transmise depuis l'émetteur par le canal de commande de données, l'appareil étant caractérisé en ce qu'il comporte plusieurs registres (561 à 568) en cascade, dont le nombre est équivalent au nombre de bits dans la séquence d'information de détection d'erreur; plusieurs additionneurs (571 à 574) déterminés par un polynôme générateur prédéterminé positionné entre les registres, chacun des additionneurs additionnant une séquence de bits reçue par un chemin d'entrée à une séquence de bits de rétroaction et délivre en sortie le résultat de l' addition par un chemin de sortie; un opérateur qui, à la réception de la séquence d' information de commande, génère la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d' information de commande à des bits de sortie d'un registre final parmi les registres et applique la séquence de bits de rétroaction générée aux additionneurs, et qui, après l'achèvement de la réception de la séquence d' information de commande, additionne séquentiellement un bit d'entrée préétabli à des bits de sortie du registre final et délivre en sortie le 3s résultat de l' addition en tant que séquence d' information de détection d'erreur reque; une unité (500) de commande de valeurs initiales destinée à fournir aux registres l'une, sélectionnce, de deux valeurs initiales déterminées séparément pour les deux séquences de données i et un bloc (580) de décision d'erreur destiné à comparer la séquence S de bits d' information de détection d' erreur reque à une séquence de bits d' information de détection d'erreur correspondant à la valeur initiale sélectionnce, pour déterminer ainsi la présence d'une erreur. 13. Appareil selon la revendication 12, caractérisé en ce que l'opérateur comporte un premier commutateur (SW1) destiné à délivrer sélectivement en sortie la séquence d'information de commande et le bit d'entrée préétabli; un additionneur de sortie (575) destiné à additionner un signal de sotie du premier commutateur à des bits de sortie du registre final; un deuxième commotateur (SW2) destiné à appliquer sélectivement aux additionneurs un signal de sortie de l'additionneur de sortie et le bit d'entrée pré- établi en tant que séquence de bits de rétroaction; et un troisième commutateur (SW3) destiné à délivrer sélectivement en sortie la séquence d' information de commande reque et la séquence de bits d'information de détection d'erreur reque provenant de l' addition de sortie. 14. Appareil selon la revendication 12, caractérisé en ce qu'une séquence de donnces parmi les deux séquences de données a une longueur de créneaux double de celle de l'autre séquence de données. 15. Appareil selon la revendication 12, caractérisé en ce que le bit d'entrce préétabli a une valeur de "0". 16. Appareil de contrôle pour la détection d'une erreur d'une séquence d' information reçue dans un système de communication comprenant un émetteur qui code une première séquence d'information d'une première longueur à un taux de codage prédéterminé avant une émission, et qui code une seconde séquence d' information d'une seconde longueur égale à F fois (o F est un multiple de 2) la première longueur au taux de codage prédéterminé avant une 4l émission répétée F fois, et qui adjoint une séquence d' information de détection d'erreur à la première séquence d' information ou à la seconde séquence d' information et transmet le résultat en tant que séquence d' information d'émission, et un récepteur qui reçoit une séquence d'information provenant de l'émetteur, l'appareil étant caractérisé en ce qu'il comporte plusieurs registres (561 à 568) en cascade dont le nombre est équivalent au nombre de bits dans la séquence d' information de détection d'erreur; plusieurs additionneurs (571 à 574) déterminés par un polynôme générateur prédéterminé positionné entre les registres, chacun des additionneurs additionnant une séquence de bits reçue par un chemin d'entrée à une séquence de bits de rétroaction et délivre en sortie le IS résultat par un chemin de sortie i un opérateur qui, lors de la réception de la séquence d' information reque, génère la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d' information reque à des bits de sortie d'un registre final parmi les registres, et applique la séquence de bits de rétroaction générée aux additionneurs, et qui, après l'achèvement de la réception de la séquence d' information reque, applique un bit d'entrée préétabli aux additionneurs, additionne séquentiellement le bit d'entrée prcétabli à des bits de 2s sortie du registre final et délivre en sortie le résultat de l' addition en tant que séquence d'information de détection d'erreur reque; une unité (500) de commande de valeurs initiales destinée à fournir aux registres l'une, sélectionnée, de deux valeurs initiales déterminces séparément pour la première séquence d'information et la seconde séquence d' information; et un bloc (580) de décision d'erreur destiné à comparer la séquence d'information de détection d'erreur reque à une séquence d' information de détection d'erreur correspondant à la 3s valeur initiale sélectionnce, pour déterminer la présence d'une erreur. 17. Appareil selon la revendication 16, caractérisé en ce que la séquence d' information est une séquence d' information de commande de donnces en paquets. 18. Appareil selon la revendication 17, caractérisé en ce que la première séquence d' information est une séquence d' information de commande d'une longueur de 2 créneaux, et la seconde séquence d' information est une séquence d' information de commande d'une longueur de 4 créneaux. 19. Procédé pour la génération d'une séquence d'information de détection d'erreur pour déterminer si au moins deux séquences de données sont transmises dans des longueurs différentes, dans un système de communication qui peut transmettre au moins deux séquences de donnces ayant des longueurs différentes par un canal de donnces, et qui peut transmettre, par un canal de commande de donnces, une séquence de données de commande ayant la même longueur que les séquences de données, la séquence de données de commande comprenant une séquence d'information de commande indiquant une information concernant chaque séquence de données et une séquence d' information de détection d'erreur pour détecter une erreur de la séquence d' information de commande, le procédé étant caractérisé en ce qu'il comprend les étapes qui consistent à utiliser plusieurs registres (211 à 218) en cascade dont le nombre est équivalent au nombre de bits dans la séquence de bits d'information de détection d'erreur, et plusieurs additionneurs (221 à 224) déterminés par un polynôme générateur prédéterminé positionné entre les registres, chacun des additionneurs additionnant une séquence de bits reque par un chemin d'entrée à une séquence de bits de rétroaction et délivrant en sortie le résultat de l' addition par un chemin de sortie; à fournir aux registres l'une, sélectionnée, de deux valeurs initiales déterminces séparément pour les deux séquences de données; pendant la réception de la séquence 3s d' information de commande, à générer la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d' information de commande à des bits de sortie d'un registre final parmi les registres, et à appliquer la séquence de bits de rétroaction générée aux additionneurs; après l'achèvement de la réception de la séquence d'information de commande, à additionner séquentiellement un bit d'entrée préétabli à des bits de sortie du registre final (218) et à délivrer en sortie le résultat de l' addition en tant que séquence de bits d' information de détection d'erreur. IO 20. Procédé selon la revendication 19, caractérisé en ce que l'une des deux séquences de donnces a une longueur de créneaux deux fois plus grande que celle de l'autre séquence de donnces. 21. Procédé selon la revendication 19, caractérisé en IS ce que le bit d'entrce préétabli a une valeur de "0". 22. Procédé pour générer une séquence d' information d'émission en adjoignant une séquence d' information de détection d'erreur à une séquence d'information d'entrce d' une première séquence d' information ou d' une seconde séquence d' information, dans un système de communication qui code une première séquence d' information d'une première longueur à un taux de codage prédéterminé avant une émission, et qui code une seconde séquence d' information d'une seconde longueur égale à F fois (o F est un multiple de 2) la première longueur au taux de codage prédéterminé avant une émission répétée F fois, le procédé étant caractérisé par les étapes qui consistent à utiliser plusieurs registres (211 à 218) en cascade dont le nombre est équivalent au nombre de bits dans la séquence d' information de détection d'erreur, et plusieurs additionneurs (221 à 224) déterminés par un polynôme générateur prédéterminé positionné entre les registres, chacun des additionneurs additionnant une séquence de bits reque par un chemin d'entrée à une séquence de bits de rétroaction et délivrant en sortie le résultat par un chemin de sortie; à fournir aux registres l'une, sélectionnée, de deux valeurs initiales déterminées séparément pour la première séquence d'information et la seconde séquence d'information; pendant la réception de la séquence d' information d'entrée, à générer la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d' information d'entrée à des bits de sortie d'un registre final parmi les registres, à appliquer la séquence de bits de rétroaction générée aux additionneurs et à délivrer en sortie la séquence d' information d'entrée en tant que séquence d' information d'émission; et, après l'achèvement de la réception de la séquence d' information d'entrée, à appliquer un bit d'entrée préétabli aux additionneurs, à additionner séquentiellement le bit d'entrée préctabli à des bits de sortie du registre final pour générer une séquence d' information de détection d'erreur, et à délivrer en sortie la séquence de bits d' information de détection d'erreur en tant que séquence d' information d'émission. 23. Procédé selon la revendication 22, caractérisé en ce que la séquence d' information d'entrce est une séquence d' information de commande de données en paquets. 24. Procédé selon la revendication 23, caractérisé en ce que la première séquence d' information est une séquence d' information de commande d'une longueur de 2 créneaux, et la seconde séquence d' information est une séquence d' information de commande d'une longueur de 4 créneaux. 25. Procédé selon la revendication 22, caractérisé en ce que le bit d'entrée préétabli a une valeur de "0". 26. Procédé de contrôle pour la détection d'une erreur d'une séquence de données de commande reque pour détecter une longueur de séquence de données transmise par un canal de données, dans un système de communication comprenant un émetteur qui peut émettre au moins deux séquences de données ayant des longueurs différentes par le canal de données, et émettre, par un canal de commande de donnces, une séquence de donnces de commande de même longueur que les séquences de données, la séquence de donnces de commande ayant une séquence d' information de commande indiquant un débit de données et un format de transmission de données de chaque séquence de données et une séquence d'information de détection d'erreur pour détecter une erreur dans la séquence d' information de commande, et un récepteur qui reçoit des séquences de données transmises depuis l'émetteur par le canal de donnéss et une séquence de données de commande transmise de l'émetteur par le canal de commande de donnces, le procédé étant caractérisé en ce qu'il comprend les étapes qui consistent à utiliser plusieurs registres (561 à 568) en cascade, le nombre de registres étant équivalent au nombre de bits dans la séquence d' information de détection d'erreur, et plusieurs additionneurs (571 à 574) déterminés par un polynôme générateur prédéterminé positionné entre les registres, chacun des additionneurs additionnant une séquence de bits reque par un chemin d'entrée à une séquence de bits de rétroaction et délivrant en sortie le résultat par un chemin de sortie; à fournir aux registres l'une, sélectionnée, de deux valeurs initiales déterminces séparément pour les deux séquences de données; à la réception de la séquence d' information de commande incluse dans la séquence de données de commande reque, à générer la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d'information de commande à des bits de sortie d'un registre final parmi les registres et à appliquer la séquence de bits de rétroaction générée aux additionneurs; après l'achèvement de la réception de la séquence d' information de commande, à additionner séquentiellement un bit d'entrée prcétabli à des bits de sortie du registre final et à délivrer en sortie le résultat de l 'addition en tant que séquence d' information de détection d'erreur reçue; et à comparer la séquence d' information de détection d'erreur reque à une séquence d'information de détection d'erreur correspondant à la valeur initiale sélectionnce, afin de déterminer ainsi la présence d'une erreur. 27. Procédé selon la revendication 26, caractérisé en ce que l'une des deux séquences de données a une longueur de créneaux deux fois plus grande que celle de l'autre séquence de donnces. 28. Procédé selon la revendication 26, caractérisé en ce que le bit d'entrée préétabli a une valeur de "0". 29. Procédé de contrôle pour la détection d'une erreur d'une séquence d' information reque dans un système de communication comprenant un émetteur qui code une première séquence d'information d'une première longueur à un taux de codage prédéterminé avant une émission, et qui code une seconde séquence d'information d'une seconde longueur égale à F fois (o F est un multiple de 2) la première longueur au taux de codage prédéterminé avant une émission répétée F fois, et qui adjoint une séquence d' information de détection d'erreur à la première séquence d' information ou à la seconde séquence d' information et transmet le résultat en tant que séquence d' information d'émission, et un récepteur qui repoit de l'émetteur une séquence d' information, le procédé étant caractérisé par les étapes qui consistent à utiliser plusieurs registres (561 à 568) en cascade, dont le nombre est équivalent au nombre de bits dans la séquence d' information de détection d' erreur, et plusieurs additionneurs (571 à 574) déterminés par un polynôme générateur prédéterminé positionné entre les registres, chacun des additionneurs additionnant une séquence de bits reque par un chemin d'entrée à une séquence de bits de rétroaction et délivrant en sortie le résultat par un chemin de sortie; à appliquer aux registres l'une, sélectionnée, de deux valeurs initiales déterminces séparément pour la première séquence d'information et la seconde séquence d' information; pendant la réception de la séquence d' information reque, à générer la séquence de bits de rétroaction en additionnant séquentiellement des bits de la séquence d' information reque à des bits de sortie d'un registre final parmi les registres et à appliquer la séquence de bits de rétroaction générce aux additionneurs; après l'achèvement de la S réception de la séquence d' information reque, à appliquer un bit d'entrée préctabli aux additionneurs, à additionner séquentiellement le bit d'entrée préctabli à des bits de sortie du registre final et à délivrer en sortie le résultat de l' addition en tant que séquence d' information de détection d'erreur; et à comparer la séquence d' information de détection d'erreur reque à une séquence d' information de détection d'erreur correspondant à la valeur initiale sélectionnée, pour déterminer ainsi la présence d'une erreur. IS 30. Procédé selon la revendication 29, caractérisé en ce que la séquence d' information est une séquence d' information de commande de données en paquets. 31. Procédé selon la revendication 30, caractérisé en ce que la première séquence d' information est une séquence d' information de commande d'une longueur de 2 créneaux, et la seconde séquence d' information est une séquence d' information de commande d'une longueur de 4 créneaux. 32. Procédé selon la revendication 29, caractérisé en