Brevet FR2830670A1 — publié le 20030411

INDUCTANCE ET SON PROCEDE DE FABRICATION La présente invention concerne un procédé de fabrication d'une inductance dans un circuit monolithique. Plus précisément, elle concerne la fabrication d'une inductance dans un circuit monolithique intégrant un nombre limité d'éléments passifs, du type inductance, résistance, condensateur, et éventuellement un nombre limité d'éléments actifs, tels qu'une diode de protection. La figure 1 représente une coupe d'un circuit monolithique comprenant une inductance 10 réalisée de façon classique. Un substrat semiconducteur 11, par exemple en silicium, est recouvert d'un empilement d'une couche isolante 12, par exemple de l'oxyde de silicium, et de première et deuxième couches de passivation 13, 14. L'inductance 10 repose sur la surface extérieure de la première couche de passivation 13. La figure 2 représente une coupe de l'inductance 10 selon les lignes A-A de la figure 1. L'inductance 10 se compose d'une piste conductrice 15 disposée en spirale et présentant des première 16 et deuxième 17 extrémités, la première extrémité 16 étant située sensiblement au centre de la spirale. La seconde extrémité 17 est reliée à un plot 20. La première extrémité 16 est reliée à un plot 21, par l'intermédiaire de vias 22, 23, formés dans la première couche de passivation 13, et d'une portion métallique 24 déposée sur la couche isolante 12. Les plots 20 et 21 font partie d'un ensemble de plots destinés au montage direct de la face supérieure du circuit monolithique sur un circuit imprimé. L'inductance 10 est réalisée après la formation dans le substrat 11 d'éventuels composants actifs. L'inductance 10 peut être obtenue par le dépôt, sur la première couche de passivation 13, d'une couche métallique, par exemple de l'aluminium, recouverte d'un masque, et ensuite gravée de façon anisotrope. Les parties de la zone métallique non protégées par le masque forment la piste conductrice 15 et les extrémités 16,17 de l'inductance 10. Finalement, la deuxième couche de passivation 14 est déposée et les plots 20 et 21 sont formés. La première couche de passivation 13 a entre autres pour rôle d'éloigner l'inductance 10 du substrat 11 afin de limiter les couplages entre ceux-ci. L'inductance 10 possède une résistance série dont la formule est la suivante : où p est la résistivité du matériau constituant l'inductance 10, f la longueur de la piste conductrice 15 et S la surface de la section de la piste conductrice 15. De façon classique, la section de la piste conductrice 15 est sensiblement rectangulaire, et S est définie par S=dxw où d correspond à l'épaisseur de la piste conductrice 15, c'est-à-dire sensiblement l'épaisseur de métal déposée sur la première couche de passivation 13, et w la largeur de la piste conductrice 15 comme cela est représenté sur la figure 1. L'inductance 10 présente également un facteur de qualité qui correspond au rapport entre l'énergie échangée (l'énergie magnétique) et l'énergie perdue (les pertes ohmiques). Sa valeur est donnée, pour des fréquences inférieures à 500 Mhz, par la formule suivante : Q = Lxm/Rnc où (ù est la pulsation du courant traversant l'inductance 10, L la valeur de l'inductance et Rac la résistance série équivalente de l'inductance en basse fréquence (c'est-à-dire pour des fréquences inférieures à 500 Mhz), qui est égale à la résistance série donnée par la formule ci-dessus. Selon le procédé classique de formation d'une inductance 10 précédemment décrit, les valeurs de résistances série d'inductance 10 obtenues présentent une dispersion d'environ 5%, due aux dispersions cumulées à la fois par l'étape de dépôt de métal sur la première couche de passivation 13, et la gravure du métal. Cette dispersion entraîne une dispersion du facteur de qualité de l'inductance. De façon pratique, une telle dispersion peut provoquer des problèmes d'adaptation lors de l'utilisation ultérieure du circuit monolithique. En outre, l'épaisseur d de l'inductance 10 est limitée à la fois par la technologie utilisée pour le dépôt du métal et par le fait que ce dépôt doit être recouvert par la deuxième couche de passivation 14. En effet, en raison de la présence de l'inductance 10, la surface sur laquelle est formée la deuxième couche de passivation 14 présente un relief irrégulier pouvant être à l'origine d'inhomogénéité de répartition de contraintes dans la deuxième couche de passivitation 14, pouvant aboutir à des ruptures de couche. C'est pourquoi l'épaisseur d est, de façon générale, maintenue à moins de 3 lim. Ceci rend difficile l'obtention de valeurs de résistance série très faibles, et de facteurs de qualité élevés, si l'on ne veut pas augmenter la largeur w et donc la surface occupée par l'inductance. La présente invention vise l'obtention d'une inductance de circuit monolithique pouvant présenter des épaisseurs élevées. Elle vise également l'obtention d'une inductance facilitant la formation des couches de passivation. Pour atteindre ces objets, la présente invention prévoit un procédé de fabrication d'une inductance dans un circuit monolithique comprenant un substrat de surface supérieure plane, comportant les étapes de former dans le substrat une cavité suivant sensiblement le contour de l'inductance à former, la section de la cavité étant profonde par rapport à sa largeur ; et remplir la cavité d'un matériau conducteur. Selon une caractéristique de l'invention, la cavité est 5 à 10 fois plus profonde que large. Selon une caractéristique de l'invention, la section de la cavité a une épaisseur supérieure à 10 um et une largeur de l'ordre de 1 à 2 yam. Selon une caractéristique de l'invention, le substrat étant en silicium, le procédé comprend en outre une étape de formation d'une région d'isolement de l'inductance consistant à former une région de silicium poreux au niveau de la cavité puis à oxyder ladite région de silicium poreux. Selon une caractéristique de l'invention, le procédé comporte en outre une étape de formation d'une couche isolante sur les parois de la cavité. Selon une caractéristique de l'invention, le substrat est du type silicium sur isolant, ou est un isolant. L'invention prévoit également une inductance formée dans un circuit monolithique, comprenant un substrat de surface supérieure plane, l'inductance étant au moins en partie logée dans une cavité du substrat, dont la section est profonde par rapport à sa largeur, et affleure la surface supérieure du substrat. Selon une caractéristique de l'invention, le substrat est du silicium, et en ce qu'elle est isolée du substrat par une région d'isolement, consistant en une région de silicium poreux oxydé. Selon une caractéristique de l'invention, l'inductance est isolée du substrat par une couche isolante recouvrant les parois de la cavité. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de quatre modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente une coupe d'un circuit monolithique comportant une inductance obtenue selon un procédé de fabrication classique ; la figure 2, précédemment décrite, représente une coupe de la figure 1 selon les lignes A-A ; les figures 3 à 5 représentent des coupes d'un circuit monolithique à différentes étapes du procédé de fabrication d'une inductance selon un premier mode de réalisation de l'invention ; les figures 6 et 7 représentent des coupes d'un circuit monolithique à différentes étapes du procédé de fabrication d'une inductance selon un second mode de réalisation de l'invention ; la figure 8 représente une coupe d'un circuit monolithique à une étape du procédé de fabrication d'une inductance selon l'invention selon un troisième mode de réalisation de l'invention ; la figure 9 représente une coupe d'un circuit monolithique à une étape du procédé de fabrication d'une inductance selon un quatrième mode de réalisation de l'invention ; et la figure 10 représente une coupe d'un circuit monolithique comportant une inductance selon le premier mode de réalisation de l'invention. On va décrire de façon détaillée quatre modes de réalisation de la présente invention. On notera que dans les différentes figures, comme cela est usuel dans le domaine de la représentation des circuits monolithiques, les épaisseurs et dimensions latérales des diverses couches ne sont pas tracées à l'échelle ni à l'intérieur d'une même figure ni d'une figure à l'autre pour améliorer la lisibilité de ces figures. Par ailleurs, de mêmes références désigneront de mêmes éléments de couche, éventuellement à des stades successifs de fabrication. La figure 3 représente un substrat semiconducteur 11, par exemple en silicium, dans lequel on a formé une cavité 26 dont la profondeur est fonction de l'épaisseur d d'inductance 10 souhaitée. La cavité 26 peut être obtenue par une gravure anisotrope du substrat 11 recouvert d'un masque (non représenté) qui expose une partie du substrat 11 selon un motif ayant approxima- tivement l'allure de la figure 2. La cavité 26 obtenue suit ainsi sensiblement le contour de l'inductance 10. La figure 4 représente le substrat 11 dans lequel sont successivement réalisées une électrolyse localisée pour obtenir une zone de silicium poreux enveloppant la cavité 26, puis une oxydation de la zone poreuse pour former une région 27 isolante. Une couche de métal, par exemple de l'aluminium, est alors déposée dans la cavité 26. Un dépôt de cuivre peut également être obtenu par électrolyse. La figure 5 représente la cavité 26 remplie du matériau métallique après une étape dite de planarisation de la surface du substrat 11 au niveau de l'inductance 10. La planarisation peut être réalisée par un procédé du type polissage mécano-chimique (CMP) dans lequel les portions de métal en saillie par rapport à la surface extérieure du substrat 11 sont retirées. On obtient ainsi une inductance 10 intégrée au substrat 11, et isolée de celui-ci par la région d'isolement 27. L'ensemble formé par le substrat 11, la région d'isolement 27 et l'inductance 10 présente une surface supérieure sensiblement plane. A titre d'exemple, on peut réaliser selon la présente invention une inductance 10 présentant une épaisseur de 10 um, et une largeur de 1, 5 gm. La figure 6 illustre une étape d'un deuxième mode de réalisation de la présente invention, à laquelle, après la formation de la cavité 26 dans le substrat 11 de façon identique au premier mode de réalisation, on forme au niveau de la cavité 26 une couche conforme isolante 30, par exemple une couche d'oxyde de silicium. La figure 7 représente l'inductance 10 formée, comme dans le premier mode de réalisation, par le dépôt de métal dans la cavité 26. La figure 8 illustre une étape d'un troisième mode de réalisation de la présente invention, dans lequel le substrat est du type SOI (Silicon On Isolator). Le substrat 11 se compose alors, de façon classique, d'une tranche mince de silicium 33 reposant, avec interposition d'une couche isolante 32 (d'oxyde de silicium), sur une tranche de silicium 31. L'inductance 10 est alors formée de façon identique au second mode de réalisation. La couche isolante 32 améliore l'isolation de l'inductance 10 par rapport à la tranche de silicium 31. L'épaisseur de la tranche mince de silicium 33 peut être égale à celle de l'inductance 10 souhaitée. Dans ce cas, lors de la gravure formant la cavité 26, la couche isolante 32 joue le rôle d'arrêt de gravure, ce qui permet d'obtenir facilement une épaisseur homogène d'inductance 10. La figure 9 représente une inductance 10 obtenue selon un quatrième mode de réalisation dans lequel le substrat 11 est un isolant, par exemple du verre. Dans ce quatrième mode de réalisation, la cavité 26 est gravée par tout type de gravure adaptée au substrat 11 isolant. Dans ce mode de réalisation, l'isolation de l'inductance 10 est réalisée directement par le substrat 11 lui-même. La figure 10 représente une coupe d'un circuit monolithique comprenant une inductance 10 réalisée selon le premier mode de réalisation de l'invention. Les extrémités 16,17 de l'inductance 10 sont reliées à des plots 20,21 par l'intermédiaire de vias 22,23 et de portions métalliques de façon classique. Par rapport à la structure représentée sur la figure 1, la présente invention comporte de nombreux avantages. Un premier avantage résulte dans le fait que, l'inductance 10 étant intégrée au substrat 11, le dépôt des première et deuxième couches de passivation 13,14 est facilité. En effet, l'inductance 10 ne participe plus aux irrégularités de surface à l'origine de la fragilisation de la deuxième couche de passivation 14. Ainsi, la deuxième couche de passivation est formée sur une surface plus régulière. En outre, la formation de l'inductance 10 au niveau du substrat 11 ne perturbe pas non plus la formation de la première couche de passivation 13 puisque l'ensemble formé par le substrat 11 et l'inductance 10 présente une surface extérieure sensiblement plane. On améliore ainsi la fiabilité du composant en diminuant le risque de cassure des passivations. Un autre avantage de la présente invention est qu'une inductance 10 obtenue selon l'invention peut présenter une épaisseur d importante par rapport à celle d'une inductance classique. En effet, les technologies actuellement utilisées permettent de graver profondément le substrat 11 par exemple sur une profondeur de 10 à 20 gm. Pour une même longueur d'induc- tance 10, en augmentant l'épaisseur d on diminue la résistance série et on obtient ainsi une inductance 10 à faible chute de tension et faibles pertes ohmiques. De plus, pour une résistance série constante et pour un nombre de tours donnés, l'augmentation de l'épaisseur d permet de réduire la largeur w et donc la longueur , d'où il résulte une diminution la surface occupée par l'inductance 10 sur le substrat 11. Un autre avantage de la présente invention est lobtention d'un meilleur contrôle de l'épaisseur de l'inductance 10 lors de sa formation. On diminue ainsi la dispersion des résistances série, et, en conséquence, la dispersion du facteur de qualité des inductances 10. Un autre avantage de la présente invention est que, dans le cas d'une inductance 10 réalisée selon le premier mode de réalisation, c'est-à-dire isolée du substrat semiconducteur 11 par une région 27 de silicium poreux oxydé, les couplages résistifs et capacitifs de l'inductance 10 avec le substrat 11 sont remarquablement minimisés. L'inductance 10 est alors efficacement isolée du substrat 11 et le facteur de qualité amélioré. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, l'inductance peut ne pas être disposée en spirale mais agencée différemment. La section de la piste conductrice peut ne pas être rectangulaire. De plus, l'homme de l'art saura choisir des matériaux isolants et conducteurs autres que ceux spécifiquement décrits selon les technologies de fabrication envisagées. REVENDICATIONS 1. Procédé de fabrication d'une inductance (10) dans un circuit monolithique comprenant un substrat (11) de surface supérieure plane, caractérisé en ce qu'il comporte les étapes suivantes : - former dans le substrat (11) une cavité (26) suivant sensiblement le contour de l'inductance (10) à former, la section de la cavité étant profonde par rapport à sa largeur ; et - remplir la cavité (26) d'un matériau conducteur. 2. Procédé de fabrication d'une inductance (10) selon la revendication 1, caractérisé en ce que la cavité (26) est 5 à 10 fois plus profonde que large. 3. Procédé de fabrication d'une inductance (10) selon la revendication 2, caractérisé en ce que la section de la cavité (26) a une épaisseur supérieure à 10 jum et une largeur de l'ordre de 1 à 2 hum. 4. Procédé de fabrication d'une inductance (10) selon la revendication 1, dans lequel le substrat (11) est en silicium, caractérisé en ce qu'il comprend en outre une étape de formation d'une région d'isolement (27) de l'inductance (10) consistant à former une région de silicium poreux au niveau de la cavité (26) puis à oxyder ladite région de silicium poreux. 5. Procédé de fabrication d'une inductance (10) selon la revendication 1, caractérisé en ce qu'il comporte en outre une étape de formation d'une couche isolante (30) sur les parois de la cavité (26). 6. Procédé de fabrication d'une inductance (10) selon la revendication 1, caractérisé en ce que le substrat (11) est du type silicium sur isolant. 7. Procédé de fabrication d'une inductance (10) selon la revendication 1, caractérisé en ce que le substrat (11) est un isolant. 8. Inductance (10) formée dans un circuit monolithique, comprenant un substrat (11) de surface supérieure plane, caractérisée en ce qu'elle est au moins en partie logée dans une cavité (26) du substrat (11), dont la section est profonde par rapport à sa largeur, et affleure la surface supérieure du substrat (11). 9. Inductance (10) selon la revendication 8, caractérisée en ce que le substrat (11) est du silicium, et en ce qu'elle est isolée du substrat (11) par une région d'isolement (27,30, 32), consistant en une région de silicium poreux oxydé. 10. Inductance (10) selon la revendication 8, caractérisée en ce qu'elle est isolée du substrat (11) par une couche isolante (33) recouvrant les parois de la cavité (26).