Brevet FR2831355A1 — publié le 20030425

(14) de gestion de son fonctionnement. 1 2831355 COUPLEUR LOGIQUE DANS UN RESEAU DE COMMUNICATION La présente invention concerne un coupleur logique entre au moins deux parties d'un réseau électrique de communication, de type multiplexé intersystèmes. Dans le domaine automobile, l'électronique embarquée intègre de plus en plus de fonctionnalités complexes, entraînant un accroissement de la quantité d'informations échangées entre les différents calculateurs qui sont connectés sur le réseau o multiplexé de communication. Ces calculateurs assurent le contrôle de la gestion du moteur du véhicule, du tableau de bord, de l'habitacle, du système de freinage assisté A.B.S., de 1'AIRBAG, de la climatisation ou de la boîte de vitesse automatique par exemple. Actuellement, le réseau intersystèmes est de type CAN - Controller Area Network -, avec un bus constitué d'une paire de fils fonctionnant en différentiel. La valeur de la différence de tension entre deux fils détermine l'état récessif, ou 1, et l'état dominant du bus, ou 0. o Pour optimiser la capacité de transmission du bus, la procédure d'arbitrage, en cas de collision de plusieurs messages, doit permettre l'accès au bus du message le plus prioritaire sans destruction de la trame en cours. Le dispositif C.S.M.A./C.A. - Carrier Sensor Multiple Access/Collision Avoidance - permet d'éviter les conflits d'accès au bus pendant la durée d'un bit, en assignant un niveau de priorité à chacun des messages transportés, autorisant alors au transmetteur le plus prioritaire de continuer à émettre et au moins prioritaire de commuter en réception. 2 2831355 Pour augmenter la capacité d'un réseau, il faudrait augmenter le nombre de noeuds auxquels de nouveaux calculateurs pourraient se connecter. Mais au-delà d'un nombre limité de noeuds, le réseau CAN est saturé en charges électriques car trop de calculateurs émettent sur le bus, provoquant des déformations et des dégradations des signaux émis, et allongeant le temps de leur traitement. o Pour réaliser une isolation entre deux parties d'un réseau de communication, dans le cas de défaut détecté sur l'une des lignes du bus de multiplexage, il existe actuellement un système appelé "CAN REPEATER", développé par la Société STZP, qui permet de réaliser une isolation galvanique entre deux parties d'un réseau CAN. Quand le système détecte un défaut sur l'une des lignes du bus, il déconnecte celle-ci du réseau, afin d'autoriser le dialogue entre les calculateurs connectés sur l'autre partie du réseau. Par contre, quand le défaut sur la ligne endommagée disparaît, la ligne défectueuse n'est pas automatiquement reconnectée au reste du réseau. De plus, l'encombrement total ainsi que le coût ne sont pas compatibles avec une application automobile. Le but de l' invention est donc de réaliser une isolation électrique entre au moins deux parties distinctes d'un réseau électrique multiplexé, tout en maintenant la continuité logique des informations qui o transitent. Ainsi, si une ligne comporte un défaut, l'autre ligne du réseau continue à fonctionner normalement sans trame d'erreur, et quand le défaut disparaît, le coupleur logique reliant ces deux parties du réseau permet de retrouver immédiatement un coupleur logique entre les deux bus du réseau puisque la ligne 3 2831355 défectueuse n'a pas été déconnectée du réseau pendant la période de défaut. Pour cela, l'objet de l' invention est un coupleur logique entre au moins deux parties d'un réseau électrique de communication, chacune comprenant un bus de transmission à deux fils auxquels sont connectés des modules fonctionnant avec le même débit, utilisant des protocoles de communication identiques et étant de plus o connectés chacun à un pilote de lignes transcodant les signaux différentiels circulant sur les bus en signaux logiques, caractérisé en ce qu'il comporte un circuit logique de verrouillage, transférant les bits dominant à l'état O de la ligne de réception d'un premier bus à la ligne de transmission de l'autre bus en forcant la ligne de transmission du premier bus à rester à un niveau logique récessif à l'état 1 tant que la ligne de réception associée est à l'état dominant et gérant les collisions en maintenant le niveau dominant présent sur o l'une des lignes de réception du coupleur prioritaire sur les deux lignes de transmission du coupleur. D'autres caractéristiques et avantages de l' invention apparaîtront à la lecture de la description d'un exemple de réalisation, illustrée par les figures suivantes qui sont: - la figure 1: un schéma de principe du coupleur logique entre deux bus multiplexés, selon l' invention; - la figure 2: un schéma synoptique du coupleur logique entre deux bus multiplexés, selon l' invention; - la figure 3: un schéma détaillé du circuit de verrouillage du coupleur logique selon l 'invention; - la figure 4: des chronogrammes des signaux logiques circulant à travers le coupleur logique selon l'invention. 4 2831355 Comme le montre la figure 1, le coupleur logique 1 selon l' invention relie deux parties, ou sous-réseaux, d'un réseau électrique de communication de type s multiplexé tel un réseau C.A.N. par exemple. Chaque sous-réseau comprend un bus, B1 et B2, auquel sont connectés des modules ou calculateurs M1, M2, M3, M4 Mi, au niveau de noeuds N1 et N2 par exemple. Chaque bus de transmission est constitué de deux fils, o transportant des signaux en mode différentiel afin d'&tre peu sensibles aux parasites. Le coupleur logique 1 relie ces deux bus de telle sorte que la ligne de chacun des bus émettant des signaux vers le coupleur 1 est dite ligne de réception, RX1 et RX2, pendant que la seconde ligne de chaque bus qui recoit les signaux sortant du coupleur est appelée ligne de transmission, TX1 et TX2. Pour transcoder les signaux différentiels des bus en signaux logiques, qui seront exploités par le contrôle o du protocole de décodage dadresses de chaque module connecté au réseau, il faut placer un pilote de ligne D1 et D2 à l'entrée de chaque bus B1 et B2 sur le coupleur logique 1. Le coupleur logique selon l 'invention est applicable aux réseaux de communication de type CSMA/CA, afin d'éviter les conflits d'accès au bus, ou collisions, en assignant un niveau de priorité à chacun des messages transportés sur le réseau. En cas de collision, c'est o le message le plus prioritaire émis par un module qui gagne le bus. Comme le montre la figure 1, il est possible de connocter au moins un module 3 au coupleur logique 1. 2831355 Le rôle du coupleur logique 1 est d' assurer le transfert des informations circulant sur l'un des deux bus vers l'autre bus, en tenant compte des collisions d'une part et des éventuels défauts apparaissant sur l'un des bus d'autre part. Pour cela, le coupleur logique 1 comporte un système de verrouillage 2, qui permet le transfert d'un bit de niveau logique dominant O d'un bus vers l'autre bus, sans que le système se bloque dans une situation irréversible. Dans le cas d'un coupleur logique entre deux bus B1 et B2 et relié de plus à un calculateur central 3, représenté sur la figure 2, si un bit de niveau dominant O est présent sur la ligne de réception RX2 du bus B2, il va se propager sur la ligne de transmission TX1 du bus B1 et sur la ligne de réception RX3 du calculateur 3. En raison de la conception interne des pilotes de o lignes D1 et D2, chaque ligne de transmission TX d'un bus est rebouclée sur sa ligne de réception RX. Par conséquent, le bit de niveau O présent sur la ligne TX se retrouve également sur la ligne RX1 du même bus B1 et sur la ligne TX2 du bus B2. Pour éviter que les deux bus B1 et B2 se retrouvent dans un état dominant O permanent et irréversible, le coupleur logique 1 comprend un circuit de verrouillage 2, qui vient forcer la ligne de transmission TX2 du bus B2 au niveau logique récessif 1 quand la ligne de réception RX2 de so ce même bus est à un niveau logique dominant 0. Ce système de verrouillage 2 gère de plus les problèmes de collision, quand une ligne de réception du coupleur RX1 ou RX2 provenant d'un des deux bus B1 ou B2 passe dun niveau logique dominant O à un niveau récessif 1, 6 2831355 alors que l'autre ligne de réception reste au niveau dominant 0. Pour cela, il maintient le niveau dominant O prioritaire sur les deux lignes de transmission TX1 et TX2 des deux bus respectifs B1 et B2 jusqu'à ce que la ligne de réception à l'état dominant O au moment de la collision bascule à l'état récessif 1, à son tour. Concernant l 'apparition de défauts sur l'un des bus, si l'un d'eux est en erreur, en raison de la présence d'un o court-circuit ou d'un circuit ouvert sur l'une de ses lignes, ou en raison d'une perte d'alimentation électrique par exemple, le système de verrouillage 2 autorise un fonctionnement sans erreur du sous-réseau isolé par le coupleur logique 1. Selon le schéma synoptique de la figure 2, le coupleur logique 1 est relié aux deux bus B1 et B2 d'une part par un pilote de ligne Dl et D2 respectivement, comme cela a été décrit précédemment, mais d'autre part, par un adaptateur de tension T1 et T2 permettant d'avoir un signal d'entrée sur la ligne de réception du coupleur en provenance de chaque bus, qui soit au niveau dominant à l'état O quel que soit le pilote de ligne utilisé, par exemple si le bus multiplexé n'est pas de type CAN. Selon l' invention, le coupleur logique peut être relié à un calculateur central 3 qui va émettre simultanément sur les deux bus B1 et B2 et recevoir également les donnces circulant sur eux. En émission, le calculateur 3 est prioritaire vis-à-vis des signaux présents sur les lignes de réception RX1 et RX2 du coupleur logique. Le coupleur 1 est constitué de portes logiques ET et OU, destinées à combiner logiquement les signaux 7 2831355 circulant sur les lignes de transmission et de réception de manière à transférer les signaux des lignes de réception du coupleur RX1 et RX2, ainsi que ceux de la ligne de transmission TX3 du module 3 respectivement vers les lignes de transmission TX2 et TX1. De la même façon, la ligne de réception RX3 du module 3 recevra les signaux provenant des lignes de réception du coupleur RX1 et RX2 issues des bus B1 et B2. Pour cela, les fonctions logiques réalisées dans le o coupleur sont notamment: TX1 = TX3 ET RX2 mr _ mr m v 2 - 13 = - ET rX3 - RX1 R2. Le système de verrouillage 2, qui tient compte des collisions et des éventuels défauts, est constitué de deux bascules logiques de type D, V1 et V2, qui recoivent chacune les signaux circulant sur les lignes de réception RX1 et RX2 du coupleur ainsi qu'un signal o d'horloge H provenant d'un cTrcuit générateur d'horloge 4. Ce générateur d'horloge recoit en entrée d'une part les signaux cTrculant sur les deux lignes de réception RX1 et RX2 et d'autre part ces mémes signaux retardés, R1 et R2, par une cellule R-C externe et recombinés pour donner un signal RXD. I1 génère un signal d'horloge H qui va commander les deux bascules V1 et V2, afin de réaliser un circuit de verrouillage des lignes de transmission qui permet le passage des bits dominants de part et d'autre du coupleur logique 1, entre les deux bus B1 et B2. Chacune des bascules délivre un signal LOCK1, LOCK2 respectivement qui va être associé, dans une porte logique OU, au signal provenant de la ligne de réception RX1, RX2 pour verrouiller la ligne de transmission correspondante 3 5 TX1, TX2, 8 2831355 Concernant ces cellules R-C, il ne doit pas y avoir une dispersion trop importante entre elles deux, et la valeur de leur constante de temps TRC doit être supérieure au temps de retard maximal introduit par les pilotes et inférieure à l' instant du point d'échantillonnage par le contrôleur du protocole. La figure 4 représente les chronogrammes des différents o signaux apparaissant dans le coupleur logique 1. Les deux premiers signaux S(CAN B2) et S(CAN B1) représentent les différents bits circulant sur les deux bus B2 et B1 des deux sous-réseaux CAN reliés par le coupleur logique selon l'invention. Le troisième signal (TX3) représente les bits émis par le calculateur central 3 sur sa ligne de transmission TX3 vers le coupleur. Les deux signaux suivants S(RX1) et S(RX2) représentent la succession des bits apparaissant sur o les lignes de réception RX1 et RX2 du coupleur en provenance des bus B1 et B2 respectivement. Le sixième signal H est émis par le générateur d'horloge 4 pour commander les deux bascules V1 et V2 de verrouillage, qui ellesmêmes vont délivrer respectivement un signal LOCK1 et LOCK2 de verrouillage des lignes de transmission TX1 et TX2. Le neuvième signal BUSOFF représente. Les chronogrammes font apparaître tous les cas de o fonctionnement possibles entre deux bus B1 et B2 de type CAN et un calculateur central 3 reliés à un coupleur logique selon l 'invention. Le cas 1 fait apparaître un "glitch", ou impulsion ss parasite de très faible largeur, sur le bus B1. On 9 2831355 constate que le système reste stable. Ce glitch est transmis sur les deux lignes TX1 et TX2, sans gêner le protocole CAN et sans entraîner de resynchronisation. Le cas 2 correspond à l 'apparition d'un bit dominant à l'état 0 sur le bus B1, qui apparaît donc sur la ligne de réception RX1. Le cas 3 correspond à la présente simultanée d'un bit o dominant à l'état 0 sur les deux bus B1 et B2. Le cas 4 correspond à une collision sur le bus B2, c'est-à-dire que le signal passe du niveau dominant 0 au niveau récessif 1, alors que l'autre bus B1 reste au niveau dominant 0. On remarque que le niveau dominant demeure sur les deux lignes de réception RX1 et RX2 jusquà la remontée à un niveau récessif 1 du bus B1. Au moment o ce bus B1 remonte à un niveau récessif, une impulsion apparaît sur la ligne de réception RX2 correspondante. Sa largeur est équivalente au temps de retard introduit par la cellule externe RC, mais elle n'engendre pas de resynchronisation, donc ne perturbe pas le protocole CAN. I1 faut éviter que le temps de retard introduit par cette cellule RC ne soit pas trop grand pour ne pas o introduire d'erreur sur le point d'échantillonnage. Le cas 5 correspond à l'apparition d'un bit dominant 0 sur le bus B2. Le cas 6 correspond à l'apparition d'un bit dominant 0 sur la ligne de transmission TX3 du module 3, en même 2831355 temps qu'un "bus off" sur le bus B1. Si l'un des bus est hors service, dû à un défaut de type court-circuit ou circuit ouvert par exemple, le second bus qui est isolé par le coupleur logique, continue à fonctionner correctement sans trame d'erreur. Le cas 7 correspondant à l'émission d'un bit dominant 0 sur la ligne de transmission TX3 du module électronique 3. I1 a priorité sur les signaux circulant sur les bus B1 et B2. Le cas 8 correspond à une collision sur le bus B1, sans création d'un glitch. On constate que tout bit dominant à l'état 0 présent sur l'un des bus se propage sur l'autre bus et sur la ligne de réception RX3 du calculateur central, par l'intermédiaire du coupleur logique. Selon une autre version, il est possible d'aj outer des optocoupleurs sur les lignes de transmission et de réception d'un ou des deux bus afin de rendre les deux sous-réseaux reliés au coupleur logique complètement isolés électriquement, ce qui supprime tout problème de masse commune. Le coupleur selon l' invention a pour avantage de pouvoir être entièrement intégré dans un composant programmable permettant de regrouper l es fonct ions o logiques nécessaires- pour réaliser le système de verrouillage. Selon le type d'application, il est possible d'utiliser un composant de type FPGA déjà présent ou bien 11 2831355 d'intogrer ce coupleur dans un composant programmable discret, tel un P.A.L. - Programmable Array Logic -. I1 a l'avantage d'être également très peu encombrant et dun coût de revient très faible. Un autre intérêt de l' invention provient de ce que le blocage d'un sous-réseau à l'état récessif, pour toute raison entraînant une tension différentielle inférieure o au seuil de commutation du comparateur, ne gêne pas le fonctionnement des autres sous- réseaux et ne nécessite pas l' intervention du module hôte. La défaillance peut être détectée dans le module hôte par une surveillance du trafic sur les sous-réseaux. En cas de bruit anormal sur l'un d'eux, les entrées de contrôle isolent rapidement le réseau et le reconnecte logiquement après cessation des perturLations. i2 2831355 R E V E N D I C A T I O N S 1. Coupleur logique entre au moins deux parties d'un réseau électrique de communication, chacune comprenant un bus de transmission à deux fils auxquels sont connectés des modules fonctionnant avec le même débit, s utilisant des protocoles de communication identiques et étant de plus connectés chacun à un pilote de ligne transcodant les signaux différentiels circulant sur les bus en signaux logiques, caractérisé en ce qu'il comporte un système logique de verrouillage (2), o transférant les bits dominant à l'état O de la ligne de réception d'un premier bus à la ligne de transmission de l'autre bus en forçant la ligne de transmission du premier bus à rester à un niveau logique récessif à l'état 1 tant que la ligne de réception associée est à l' état dominant et gérant les collisions en maintenant le niveau dominant présent sur l'une des lignes de réception du coupleur prioritaire sur les deux lignes de transmission du coupleur. o 2. Coupleur logique selon la revendication 1, caractérisé en ce que le système logique de verrouillage (2) comporte: - deux bascules (V1 et V2) de type D, recevant chacune les signaux circulant sur les lignes de réception (RX1 et RX2) du coupleur issues des deux bus (B1 et B2) et commandées par un signal d'horloge (H); - un circuit générateur d'horloge (4) recevant en entrée, d'une part, les signaux circulant sur lesdites deux lignes de réception (RX1 et RX2) du coupleur et, o d'autre part, ces mêmes signaux retardés (R1 et R2) par une cellule R-C externe et un signal (RXD) issu de leur combinaison logique, et destiné à générer ledit signal dhorloge (H) commandant les deux bascules; 13 2831355 et en ce que chacune des bascules délivre un signal (LOCK1, LOCK2) respectivement qui est associé, dans une porte logique OU au signal de la ligne de réception (RX1 et RX2) pour verrouiller la ligne de transmission correspondante (TX1 et TX2). 3. Coupleur logique selon la revendication 2, caractérisé en ce qu'un circuit adaptateur de tension (T1, T2) est placé, pour chaque bus (B1, B2), entre le o pilote de ligne (D1, D2) et le coupleur logique (1), et destiné à ce que les bits au niveau dominant du signal d'entrée sur les lignes de réception du coupleur en provenance des bus (B1, B2) soient à l'état O quel que