Brevet FR2829887A1 — publié le 20030321

BOUCLE À VERROUILLAGE DE PHASE AMÉLIORÉE La présente invention concerne le domaine des boucles à verrouillage de phase, et en particulier celui des boucles à verrouillage de phase réalisées sous forme de circuit intégré. La figure 1 représente schématiquement une boucle à verrouillage de phase classique, par exemple utilisée dans un synthétiseur de fréquence. La boucle à verrouillage de phase comprend un oscillateur commandé en tension (VCO) 2 produisant un signal de sortie périodique Fout devant être synchronisé sur un signal périodique de référence Fref. Un comparateur phase/fréquence (PFD) 4 compare le signal de référence Fref et un signal périodique Fvar de fréquence égale à une division par un facteur prédéterminé de la fréquence du signal Fout. Le comparateur phase/fréquence 4 commande au moyen de deux signaux numériques UP et DOWN un circuit de pompe de charge 6 fournissant un courant positif +1 ou négatif -1. Un filtre intégrateur et passe bas 8 intègre le courant fourni par le générateur 6 sur une borne 0 et produit un potentiel de commande Vcom de l'oscillateur 2. La figure 2 illustre des exemples de signaux Fref et Fvar fournis au comparateur phase/fréquence 4, et des signaux UP et DOWN produits en réponse. A gauche de la figure, on suppose que le signal Fref est en avance sur le signal Fvar. La durée du créneau décrit par le signal UP, égale à tl-tO, correspond à l'avance de phase du signal Fref sur le signal Fvar. A droite de la figure, on suppose que le signal Fref est en retard sur le signal Fvar. La durée t3-t2 du créneau décrit par le signal DOWN correspond au retard de phase du signal Fref sur le signal Fvar. Un tel fonctionnement du comparateur phase/fréquence, théorique, est relativement difficile à mettre en oeuvre, en particulier lorsque le déphasage des signaux Fref et Fvar est faible et que les signaux UP et DOWN doivent décrire des créneaux étroits. En pratique, plutôt que de faire évoluer soit le signal UP soit le signal DOWN selon un créneau qui peut devenir très bref, une solution consiste à fournir à chaque comparaison un signal UP et un signal DOWN ayant chacun une durée minimale, et tels que leur différence de durée soit proportionnelle au déphasage entre les signaux Fref et Fvar. La figure 3 représente schématiquement un comparateur phase/fréquence 4 et un circuit de pompe de charges 6 propres à mettre en oeuvre une telle solution, tels que décrits par L. Sun et A. Kwasniewski en relation avec la figure 15 de la page 914 du journal IEEE de l'an 2001, volume 36 nO 6. Le comparateur phase/fréquence 4 comprend une première bascule D 10 cadencée par le signal Fref. La borne d'entrée de la bascule 10 est reliée au "1"logique. La borne de sortie produit le signal UP. Une bascule D 12, cadencée par le signal Fvar, a sa borne d'entrée reliée au " 111 logique. La borne de sortie de la bascule 12 produit le signal DOWN. Une porte NON-ET 14 ayant deux bornes d'entrée recevant respectivement les signaux UP et DOWN, fournit un signal de réinitialisation des bascules 10 et 12. Le circuit de pompe de charges 6 comprend un transistor MOS Tl de type P dont la source est reliée à une source 16 de courant positif constant +1, et dont le drain est relié à une borne de sortie O. La grille du transistor Tl reçoit l'inverse du signal UP. Un transistor MOS T2, de type N, a sa source reliée à une source 18 de courant négatif constant-I. Le drain du transistor T2 est relié à la borne de sortie 0 et sa grille reçoit le signal DOWN. Un transistor MOS T3, de type P, a sa source reliée à la source du transistor Tl et son drain relié à un noeud interne N. La grille du transistor T3 reçoit le signal UP. Un transistor MOS T4, de type N, a sa source reliée à la source du transistor T2 et son drain relié au noeud interne N. La grille du transistor T4 reçoit l'inverse du signal DOWN. Un amplificateur opérationnel 20 a son entrée non inverseuse reliée à la borne de sortie 0, sa borne de sortie reliée au noeud N, et sa borne d'entrée inverseuse reliée à sa borne de sortie. Le transistor T3 est choisi sensiblement identique au transistor Tl et il est disposé de manière que les transistors T3 et Tl fonctionnent dans des conditions sensiblement identiques. Les transistors Tl et T3 sont rendus conducteurs ou sont bloqués à l'exclusion l'un de l'autre, de manière qu'une injection de courant parasite positif dans le chemin de courant situé entre la source de courant 16 et la borne 0, due à la fermeture du transistor Tl, soit sensiblement annulée par une injection de courant négatif due à l'ouverture simultanée du transistor T3, et réciproquement. De même, les transistors T2 et T4 sont choisis sensiblement identiques et ils sont disposés de manière à fonctionner dans des conditions sensiblement identiques. La figure 4 illustre des exemples de signaux Fref et Fvar fournis au comparateur phase/fréquence 4 de la figure 3, et des signaux UP et DOWN qu 1 il produit en réponse. A gauche de la figure, on suppose que le signal Fref est en avance sur le signal Fvar. A un instant t4, le signal Fref passe à "1". Cela provoque la mémorisation d'un "1" logique dans la bascule 10, c'est-à-dire le passage à"1"du signal UP. A un instant t5, le signal Fvar passe ai, ce qui provoque la mémorisation d'un 11111 logique dans la bascule 12 et amène le signal DOWN à 1 à un instant t6. Pour des raisons de simplicité, on considère que les durées de commutation des bascules 10 et 12 sont égales. A partir de l'instant t6, la combinaison NON-ET des signaux UP et DOWN s'annule, ce qui provoque la réinitialisation des bascules 10 et 12 et le passage à 0 des signaux UP et DOWN. La réinitialisation des bascules 10 et 12 a lieu une durée A après l'instant t6, où A représente la durée de commutation de la porte NON-ET 14 et de réinitialisation des bascules 10 et 12. Le signal DOWN décrit un créneau de largeur fixe égale à la durée A et le signal UP décrit un créneau de largeur A+t5-t4, où t5-t4 représente l'avance de phase du signal Fref sur le signal Fvar. Le circuit 4 a un fonctionnement semblable lorsque le signal Fref est en retard sur le signal Fvar. A un instant t7, on suppose que le signal Fvar passe de 0 à 1 alors que les signaux Fref, UP et DOWN sont à 0. Cela provoque le passage à 1 du signal DOWN. A un instant t8, le signal Fref passe à 1. Le signal UP est amené à 1 à un instant t9. Les bascules 10 et 12 sont réinitialisées et les signaux UP et DOWN sont amenés de 1 à 0 une durée A après l'instant t9. Lorsque le signal Fref est en retard sur le signal Fvar, le signal UP décrit un créneau de largeur fixe A et la signal DOWN décrit un créneau de largeur A+t8-t7, où t8-t7 représente le retard de phase du signal Fref sur le signal Fvar. La durée A peut être rallongée volontairement d'une durée prédéterminée, par exemple en introduisant des couples d'inverseurs entre la sortie de la porte 14 et les bornes de réinitialisation des bascules 10 et 12, de telle manière que les créneaux décrits par les signaux UP et DOWN aient une largeur minimale supérieure à la durée de commutation des bascules 10 et 12. La figure 5 illustre le fonctionnement des transistors Tl, T2, T3 et T4 du circuit de pompe de charges 6 en fonction de la valeur des signaux UP et DOWN. Lorsque les signaux UP et DOWN sont à 0, les transistors Tl et T2 sont bloqués (OFF) et les transistors T3 et T4 sont conducteurs (ON). Aucun courant n'est alors fourni à la borne O. Lorsque le signal UP est à 0 et le signal DOWN à 1, les transistors Tl et T4 sont bloqués et les transistors T2 et T3 sont conducteurs. Un courant négatif-I produit par la source de courant 18 est alors fourni à la borne O. Lorsque le signal UP est à 1 et le signal DOWN à 0, les transistors Tl et T4 sont conducteurs et les transistors T2 et T3 sont bloqués. Un courant positif +1 produit par la source de courant 16 est alors fourni à la borne O. Lorsque les signaux UP et DOWN sont à 1, les transistors Tl et T2 sont conducteurs et les transistors T3 et T4 sont bloqués. Si les courants-I et +1 ont la même valeur absolue, aucun courant n'est alors fourni à la borne O. Le circuit de la figure 3 fonctionne de manière satisfaisante tant que les sources de courant 16 et 18 sont identiques et produisent des courants +1 et-I de même valeur absolue. Dans le cas contraire, les courants fournis à la borne 0 pendant la durée A ne s'annulent pas et la borne 0 reçoit un courant résultant qui ne dépend pas uniquement du déphasage des signaux Fref et Fvar. Cela peut avoir pour conséquence de réduire le rapport signal sur bruit en sortie de l'oscillateur 2, ou d'introduire une fréquence parasite dans le signal Fout produit par l'oscillateur 2. En pratique, il est délicat de réaliser des sources de courant 16 et 18 identiques. Si par exemple, les sources de courant 16 et 18 sont réalisées au moyen de transistors MOS, le courant +1 fourni par la source de courant 16 aura tendance à décroître lorsque le potentiel de la borne de sortie 0 augmentera. De même, dans un tel cas, le courant-I fourni par la source de courant 18 aura tendance à décroître lorsque le potentiel de la borne de commande 0 diminuera. En outre, lorsque la boucle à verrouillage de phase est réalisée sous forme d'un circuit intégré, des dérives du processus de fabrication du circuit intégré peuvent entraîner un déséquilibre supplémentaire des sources de courant 16 et 18. Un objet de la présente invention est de prévoir une boucle à verrouillage de phase comportant un comparateur phase/fréquence et un circuit de pompe de charges propres à limiter le bruit introduit par une dissymétrie des sources de courant positif et négatif du circuit de pompe de charges. Un autre objet de la présente invention est de prévoir une telle boucle à verrouillage de phase qui soit facile et peu coûteuse à mettre en oeuvre. Pour atteindre cet objet, la présente invention prévoit une boucle à verrouillage de phase comportant : un comparateur phase/fréquence comprenant une première bascule D propre à activer un premier signal de commande en cadence avec une fréquence de référence, une seconde bascule D propre à activer un second signal de commande en cadence avec une fréquence variable, et un circuit d'initialisation propre à inactiver les premier et second signaux de commande une durée prédéterminée après que les premier et second signaux de commande aient été tous deux activés ; un circuit de pompe de charges comprenant un premier commutateur reliant, lorsqu'il est fermé, une source de courant positif à une borne de sortie, un deuxième commutateur reliant, lorsqu'il est fermé, une source de courant négatif à la borne de sortie, un troisième commutateur 1 commandé pour être fermé lorsque le premier commutateur est ouvert et réciproquement, reliant lorsqu'il est fermé la source de courant positif à un noeud interne, un quatrième commutateur, commandé pour être fermé lorsque le deuxième commutateur est ouvert et réciproquement, reliant lorsqu'il est fermé la source de courant négatif au noeud interne, et un moyen pour maintenir le potentiel du noeud interne au même potentiel que la borne de sortie ; et un circuit de commande ouvrant les premier et deuxième commutateurs lorsque les premier et second signaux de commande sont égaux, et sinon, fermant le premier commutateur et ouvrant le deuxième commutateur lorsque le premier signal de commande est activé, et ouvrant le premier commutateur et fermant le deuxième commutateur lorsque le second signal de commande est activé. Selon un mode de réalisation de la présente invention, le circuit de commande comprend une porte NON-OU-EXCLUSIF dont une première entrée reçoit l'inverse du premier signal de commande, une porte OU-EXCLUSIF dont une première entrée reçoit l'inverse du second signal de commande, une seconde entrée des portes NON-OU-EXCLUSIF et OU-EXCLUSIF recevant une combinaison NON-ET des premier et second signaux de commande. Selon un mode de réalisation de la présente invention, les premier et troisième commutateurs sont des transistors MOS de type P dont les sources sont reliées à la source de courant positif et dont les drains sont respectivement reliés à la borne de sortie et au noeud interne, la grille du premier commutateur étant reliée à la sortie de la porte NON-OU-EXCLUSIF et la grille du troisième commutateur étant reliée à l'inverse de la sortie de la porte NON-OU-EXCLUSIF, les deuxième et quatrième commutateurs sont des transistors MOS de type N dont les sources sont reliées à la source de courant négatif, et dont les drains sont respectivement reliés à la borne de sortie et au noeud interne, la grille du deuxième commutateur étant reliée à la sortie de la porte OUEXCLUSIF et la grille du quatrième commutateur étant reliée à l'inverse de la sortie de la porte OU-EXCLUSIF, et le moyen pour maintenir le potentiel du noeud interne au même potentiel que la borne de sortie est un amplificateur opérationnel dont l'entrée non inverseuse est reliée à la borne de sortie, et dont l'entrée inverseuse et la sortie sont reliées au noeud interne. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'un mode de réalisation particulier faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente schématiquement une boucle à verrouillage de phase classique ; la figure 2, précédemment décrite, illustre un fonctionnement théorique du comparateur phase/fréquence de la boucle à verrouillage de phase de la figure 1 ; la figure 3, précédemment décrite, représente schématiquement un mode de réalisation d'un comparateur phase/fréquence et d'un circuit de pompe de charges classiques ; la figure 4, précédemment décrite, illustre le fonctionnement du comparateur phase/fréquence de la figure 3 ; la figure 5, précédemment décrite, illustre le fonctionnement du circuit de pompe de charges de la figure 3 ; la figure 6, représente schématiquement un comparateur phase/fréquence et un circuit de pompe de charges selon la présente invention ; et la figure 7 illustre le fonctionnement du circuit de pompe de charges de la figure 6. La figure 6 représente schématiquement un comparateur phase/fréquence 4 et un circuit de pompe de charges 22 d'une boucle à verrouillage de phase selon la présente invention. Le comparateur phase/fréquence 4 est identique au comparateur phase/fréquence de la figure 3. Le circuit de pompe de charges 22 comprend des transistors Tl, T2, T3 et T4 dont les drains et les sources sont reliés à des sources de courant positif 16 et 18 et à un amplificateur opérationnel 20 comme dans le circuit de pompe de charges 6 de la figure 3. Selon la présente invention, le circuit de pompe de charges 22 comporte un circuit de commande 24 comprenant une porte NON-OU-EXCLUSIF 26 dont une première entrée reçoit l'inverse du signal UP. Une porte OU-EXCLUSIF 28 reçoit sur une première entrée l'inverse du signal DOWN. Une seconde entrée des portes 26 et 28 reçoit une combinaison NON-ET du signal UP et du signal DOWN. La sortie de la porte NON-OUEXCLUSIF 26 est reliée à la grille du transistor Tl. La sortie de la porte 26 est reliée par l'intermédiaire d'un inverseur à la grille du transistor T3. La sortie de la porte OU-EXCLUSIF 28 est reliée à la grille du transistor T2. La sortie de la borne 28 est reliée par l'intermédiaire d'un inverseur à la grille du transistor T4. Le fonctionnement du comparateur phase/fréquence 4 est tel qu'il a été décrit en relation avec la figure 4. Comme dans le circuit de pompe de charges 6 de la figure 3, les transistors T3 et T4 sont commandés chacun pour être conducteur lorsque les transistors Tl et T2 respectivement sont bloqués, et réciproque- ment, de manière à annuler l'injection de courants parasites sur la borne 0 lors de la commutation des transistors Tl et T2. La figure 7 illustre le fonctionnement des transistors Tl, T2, T3 et T4 du circuit de pompe de charges 6 en fonction de la valeur des signaux UP et DOWN. Lorsque les signaux UP et DOWN sont à 0, lorsque le signal UP est à 0 et le signal DOWN à 1, et lorsque le signal UP est à 1 et le signal DOWN à 0, les transistors Tl, T2, T3 et T4 sont bloqués ou mis en conduction comme cela est décrit en relation avec la figure 5. Selon la présente invention, lorsque les signaux UP et DOWN sont à 1, les transistors Tl et T2 sont bloqués (OFF) et les transistors T3 et T4 sont conducteurs (ON). Quelles que soient les valeurs respectives des courants +1 et-I fournis par les sources de courant 16 et 18, aucun courant n'est alors fourni à la borne de sortie O. Les sources de courant 16 et 18 sont alors reliées l'une à l'autre par l'intermédiaire du noeud N. Selon la présente invention, les transistors Tl et T2 sont chacun commandés pendant une durée proportionnelle respectivement à l'avance ou au retard du signal Fref sur le signal Fvar, de telle manière que la borne 0 reçoit un courant résultant positif ou négatif pendant une durée proportionnelle au déphasage des signaux Fref et Fvar. Notamment, lorsque les signaux Fref et Fvar sont en phase, et que les signaux UP et DOWN décrivent simultanément des créneaux de largeur minimale A, aucun courant n'est fourni à la borne de sortie O. Selon la présente invention aucun bruit n'est plus introduit par une disparité des sources de courant du circuit de pompe de charges lorsque les signaux UP et DOWN sont simultanément à 1. On notera que les portes 26 et 28 du circuit de commande selon la présente invention sont prévues pour commuter rapidement, de manière à pouvoir commander les grilles des transistors Tl et T2 même lorsque la différence de phase est faible entre les signaux Fref et Fvar. La réalisation des portes logiques 26 et 28 du circuit de commande 26 est à la portée de l'homme du métier et elle n'est pas décrite ci-après. Les bornes de sortie des portes 26 et 28 sont reliées directement respectivement aux grilles des transistors Tl et T2, ce qui permet de faciliter une commande rapide des transistors Tl et T2. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme du métier. A titre d'exemple, la présente invention a été décrite en relation avec un mode de réalisation particulier d'un comparateur phase/fréquence, mais l'homme du métier adaptera sans difficultés la présente invention à d'autres comparateurs phase/fréquence ayant une fonctionnalité semblable. Les sources de courant du circuit de pompe de charges n'ont pas été décrites, mais l'homme du métier les réalisera sans difficultés, par exemple au moyen de transistors MOS respectivement de type P et N dont les grilles sont maintenues à un potentiel prédéterminé par des miroirs de courants. La présente invention a été décrite en relation avec un mode de réalisation particulier utilisant des signaux logiques actifs à 1 et inactifs à 0, mais l'homme du métier adaptera sans difficultés la présente invention à des modes de réalisation équivalents utilisant des signaux logiques actifs à 0 et inactifs à 1. REVENDICATIONS 1. Boucle à verrouillage de phase comportant : un comparateur phase/fréquence (4) comprenant une première bascule D (10) propre à activer un premier signal de commande (UP) en cadence avec une fréquence de référence, une seconde bascule D (12) propre à activer un second signal de commande (DOWN) en cadence avec une fréquence variable, et un circuit d'initialisation (14) propre à inactiver les premier (UP) et second (DOWN) signaux de commande une durée prédéterminée après que les premier (UP) et second (DOWN) signaux de commande aient été tous deux activés ; et un circuit de pompe de charges (22) comprenant un premier commutateur (Tl) reliant, lorsqu'il est fermé, une source de courant positif (16) à une borne de sortie (0), un deuxième commutateur (T2) reliant, lorsqu'il est fermé, une source de courant négatif (18) à la borne de sortie (0), un troisième commutateur (T3), commandé pour être fermé lorsque le premier commutateur est ouvert et réciproquement, reliant lorsqu'il est fermé la source de courant positif (16) à un noeud interne (N), un quatrième commutateur (T4), commandé pour être fermé lorsque le deuxième commutateur est ouvert et réciproquement, reliant lorsqu'il est fermé la source de courant négatif (18) au noeud interne (N), et un moyen (20) pour maintenir le potentiel du noeud interne (N) au même potentiel que la borne de sortie (0) i caractérisée en ce qu'elle comprend : un circuit de commande (24) ouvrant les premier (Tl) et deuxième (T2) commutateurs lorsque les premier (UP) et second (DOWN) signaux de commande sont égaux, et sinon, fermant le premier commutateur (Tl) et ouvrant le deuxième commutateur (T2) lorsque le premier signal de commande (UP) est activé, et ouvrant le premier commutateur (Tl) et fermant le deuxième commutateur (T2) lorsque le second signal de commande (DOWN) est activé. 2. Boucle à verrouillage de phase selon la revendication 1, dans laquelle le circuit de commande (24) comprend une porte NON-OU-EXCLUSIF (26) dont une première entrée reçoit l'inverse du premier signal de commande (up), une porte OUEXCLUSIF (28) dont une première entrée reçoit l'inverse du second signal de commande (DOWN), une seconde entrée des portes NON-OUEXCLUSIF (26) et OU-EXCLUSIF (28) recevant une combinaison NON-ET des premier (UP) et second (DOWN) signaux de commande. 3. Boucle à verrouillage de phase selon la revendication 2, dans laquelle les premier (Tl) et troisième (T3) commutateurs sont des transistors MOS de type P dont les sources sont reliées à la source de courant positif (16) et dont les drains sont respectivement reliés à la borne de sortie (0) et au noeud interne (N), la grille du premier commutateur (Tl) étant reliée à la sortie de la porte NON-OU-EXCLUSIF (26) et la grille du troisième commutateur (T3) étant reliée à l'inverse de la sortie de la porte NON-OU-EXCLUSIF (26), dans laquelle les deuxième (T2) et quatrième (T4) commutateurs sont des transistors MOS de type N dont les sources sont reliées à la source de courant négatif (18), et dont les drains sont respectivement reliés à la borne de sortie (0) et au noeud interne (N), la grille du deuxième commutateur (T2) étant reliée à la sortie de la porte OU-EXCLUSIF (28) et la grille du quatrième commutateur (T4) étant reliée à l'inverse de la sortie de la porte OUEXCLUSIF (28), et dans laquelle le moyen (20) pour maintenir le potentiel du noeud interne (N) au même potentiel que la borne de sortie (0) est un amplificateur opérationnel dont l'entrée non inverseuse est reliée à la borne de sortie (0), et dont l'entrée inverseuse et la sortie sont reliées au noeud interne (N).