Brevet FR2819660A1 — publié le 20020719

La présente invention concerne l'égalisation des signaux reçus par un modem, pour corriger les effets de la distorsion que présente la liaison transmettant les signaux. Lorsqu'on met en service une liaison de transmission de données reliant deux modems, l'émetteur émet tout d'abord une suite de motifs de symboles de données représentant des blocs de bits de diverses valeurs, connus du récepteur, et ce dernier compare la forme des symboles reçus à leur forme nominale de référence pour déterminer un modèle de distorsion de la liaison. Il communique ensuite ce modèle à l'émetteur afin que celui-ci, pour les émissions suivantes de données utiles, applique la contre-distorsion voulue. Le récepteur n'a donc ensuite à corriger qu'un résidu de distorsion. Pour cela, outre un filtre égaliseur de tête, il comporte un circuit opérateur modulo qui transforme chaque forme de symbole reçu en un signal de tension de niveau spécifique qui est appliqué à un comparateur de niveau associé à une échelle des divers niveaux nominaux des symboles attendus, exempts de défauts. La transformation d'une forme de symbole en un niveau déterminé présente l'avantage de simplifier les traitements de comparaison suivants, puisqu'ils vont porter sur des comparaisons de paliers de tension. Le symbole de l'échelle ayant le niveau nominal le plus proche du niveau du symbole reçu est donc a priori sélectionné comme représentant le symbole émis. L'écart du niveau du symbole reçu par rapport au niveau nominal représente une erreur instantanée asservissant le filtre égaliseur de tête. Ce dernier commande par ailleurs, à travers l'opérateur modulo, un décodeur, par exemple de Viterbi, qui prend en compte les signaux de symbole reçus, dans une fenêtre temporelle glissante correspondant à un grand nombre de signaux de symbole, et qui corrige leurs niveaux pour prendre cycliquement une décision d'appariement, c'est-à-dire attribue, à un symbole ancien, une valeur logique, représentant un bloc de bits de valeur particulière parmi celles qui sont possibles. Cependant, même si la distorsion de la liaison a été essentiellement compensée, le comparateur reste sensible au bruit et aux dérives lentes des caractéristiques de transmission de celle-ci. Un parasite peut en particulier temporairement translater le niveau instantané reçu et le faire passer à un niveau proche d'un autre niveau nominal de l'échelle. Dans ce cas, l'erreur qui a été déterminée est fausse, puisque le niveau nominal de l'échelle qui a été pris comme référence n'est pas le bon. Le filtre de tête est alors déréglé. La présente invention vise à proposer une solution pour limiter de tels déréglages. A cet effet, l'invention concerne tout d'abord un procédé d'égalisation d'un flux de symboles de données reçu dans un modem, procédé dans lequel - on effectue un traitement d'égalisation d'un symbole actuel en fonction du symbole précédent égalisé, - on effectue un traitement de comparaison du symbole actuel égalisé à une échelle de symboles de référence attendus, pour déterminer un écart minimal représentant une erreur d'égalisation, et - on corrige les traitements d'égalisation des symboles ultérieurs en fonction de l'erreur d'égalisation, procédé caractérisé par le fait que le traitement de comparaison porte sur une pluralité de symboles égalisés antérieurs. Ainsi, l'analyse d'une pluralité de symboles permet de déterminer l'évolution de l'erreur d'égalisation et donc d'éliminer ou filtrer tout écart anormal associé à l'un des symboles analysés et dû par exemple à un bruit instantané. Les corrections d'égalisation sont ainsi lissées et ont donc une précision accrue, avec en particulier une quasi élimination du risque de "décrochage"de l'asservissement d'égalisation en cas de bruit sporadique produisant un écart anormal. Avantageusement, on compense un effet de latence dans la détermination de l'erreur, dû aux écarts temporels entre le symbole actuel et les symboles de la pluralité, en effectuant une prédiction d'erreur d'égalisation que l'on associe au traitement de comparaison. L'asservissement est ainsi bien en phase avec les perturbations qu'il doit corriger. L'invention concerne aussi un modem pour la mise en oeuvre du procédé de l'invention, comportant des moyens d'égalisation de signaux de symbole reçus, commandant des moyens comparateurs agencés pour effectuer une comparaison entre chaque symbole actuel reçu et une échelle de symboles de référence et en déterminer une erreur d'égalisation commandant en retour les moyens d'égalisation, caractérisé par le fait que les moyens comparateurs sont agencés pour que la comparaison porte aussi sur une pluralité de symboles antérieurs égalisés et sont en outre agencés pour prendre des décisions de décodage de ceux-ci. L'invention sera mieux comprise à l'aide de la description suivante d'un mode préféré de mise en oeuvre du procédé de l'invention, en référence à la figure unique annexée qui représente une chaîne de réception de données d'un modem pour la mise en oeuvre du procédé de l'invention. La chaîne de réception de données représentée comporte, en tête, un bloc de filtrage d'adaptation 1 destiné à égaliser des signaux de symbole reçus, représentant chacun un bloc de bits de valeur particulière. On compense ainsi la distorsion de la liaison de transmission de données associée, ou le résidu de distorsion et ses dérives, lorsque le modem émetteur effectue une contre-distorsion approximative. La sortie du bloc de filtrage d'adaptation 1 est reliée à un bloc modulo référencé 2 qui analyse la forme du symbole actuel, ou courant, et fournit en réponse un niveau continu de tension spécifique à chaque forme, en vue de le comparer à une échelle de niveaux nominaux attendus, c'est-à-dire correspondant aux symboles possibles. La sortie du bloc modulo référencé 2 est reliée à un bloc à retard 3, du genre registre à décalage ou équivalent, qui présente une longueur de N étages pour N symboles antérieurs. En parallèle sur le bloc à retard 3, un bloc 4 de décision de décodage des symboles antérieurs reçus, ici un décodeur de Viterbi, présente le même nombre N d'étages et commande l'entrée négative d'un soustracteur 5 en fournissant cycliquement un symbole, résultat d'une décision de reconnaissance d'un des symboles antérieurs qu'il traite. Le bloc de décodage 4 fournit en outre ce résultat de décision à un circuit de sortie 10, de décodage symbole, qui fournit les valeurs des bits du symbole reconnu. Le bloc à retard 3 commande l'entrée positive du soustracteur 5. Le soustracteur 5 commande le bloc de filtrage d'égalisation 1, par un signal Vk de différence ou erreur d'égalisation. Les indices des signaux de symboles représentent le rang temporel du symbole considéré, croissant d'une unité à chaque réception de symbole. Dans cet exemple, cette commande Vk prend en compte une prédiction d'erreur pour compenser la latence de valeur N, en sortie du soustracteur 5, expliquée plus loin. A cet effet, le soustracteur 5 commande une voie d'un multiplieur 6 dont l'autre voie reçoit un signal Ak-l provenant d'un bloc 8 de prédiction d'erreur d'égalisation recevant (vk-1) le signal d'erreur d'égalisation Vk à travers un circuit 7 à retard unitaire (1 période symbole). Les circuits 7 et 8 forment un ensemble ou bloc fonctionnel. Le signal de sortie V k du multiplieur 6, représentant une correction optimale de la latence, est appliquée à l'entrée négative d'un additionneur 9 recevant le signal (primaire) d'erreur d'égalisation Vk sur son entrée positive et fournissant un signal (secondaire) d'erreur d'égalisation ek qui est appliqué au bloc de filtrage d'égalisation 1 ainsi qu'au bloc de prédiction d'erreur d'égalisation 8. 1 1Le fonctionnement de la chaîne de réception de données représentée va maintenant être expliqué plus en détails. Le bloc de filtrage d'égalisation 1 est de type classique mais est commandé de façon spécifique afin d'optimiser l'égalisation. On rappellera qu'un tel bloc de filtrage est de type transversal et comporte une pluralité d'étages à retard en cascade permettant de multiplier des échantillons numériques du symbole actuel, en cours de réception pendant la période de rang k, par divers coefficients de pondération. Le bloc modulo référencé 2 compose ensemble les échantillons égalisés du symbole actuel pour fournir un niveau de tension ak+N spécifique du symbole égalisé, ce niveau ak+N étant, en aval, comparé à une échelle de niveaux, correspondant à la pluralité de symboles nominaux possibles attendus, pour sélectionner le symbole possible ak+N dont l'écart Vk+N avec le symbole reçu actuel est minimal, c'est-à-dire le plus faible parmi ceux de la pluralité. Le signal en sortie du bloc modulo référencé 2 représente le niveau théorique ak+N du symbole émis auquel s'ajoute l'écart ou erreur d'égalisation Vk+N. Par les deux chemins en parallèle constitués par le bloc à retard 3 et le bloc décodeur 4, le signal composite ak+N et Vk+N parvient, avec un retard N, au soustracteur 5, qui traite donc les signaux antérieurs ak et Vk. Les circuits 3, 4,5 constituent fonctionnellement un ensemble de traitement de comparaison des symboles actuels à l'échelle des symboles attendus. Le bloc de décodage 4 effectue un traitement de filtrage pour analyser les écarts vkl à Vk+N d'au moins les N symboles antérieurs et, d'après leur séquence, détermine cycliquement une valeur corrigée d'un des N symboles à adaptation imparfaite et la compare à l'échelle pour prendre une décision de reconnaissance du symbole antérieur considéré. Comme évoqué, le bloc de décision de décodage 4 peut comporter des étages supplémentaires en aval des N étages, afin de prendre en compte des symboles antérieurs à celui pour lequel la décision de reconnaissance est prise. Le signal d'erreur primaire Vk représente donc l'effet du traitement d'analyse du bloc de décodage 4, c'est-à-dire fournit, mais avec une latence de N périodes de symbole, la valeur de l'erreur d'adaptation Vk+N en sortie du bloc modulo référencé 2, puisque le bloc de décodage 4, supposé avoir une efficacité quasiment parfaite, fournit la valeur de référence ak du symbole considéré. En d'autres termes, on compare le signal lissé issu du bloc de décodage 4 au même signal non lissé pour déterminer l'erreur primaire d'adaptation Vk, qui va servir à corriger les valeurs des coefficients de pondération du bloc de filtrage d'égalisation 1, en vue de réduire progressivement l'erreur primaire Vk+N des symboles à recevoir. Dans un schéma classique, c'est par contre un circuit comparateur instantané, appelé slicer, qui compare le seul symbole actuel à l'échelle pour commander le bloc d'égalisation 1. Comme le retard N a, dans cet exemple, une valeur relativement élevée, 60 périodes de symbole, la correction apportée aux coefficients de pondération du bloc de filtrage 1 risque toutefois d'être tardive, et donc moins bonne, si la distorsion de la liaison dérive rapidement. Le bloc 8 de prédiction d'erreur d'égalisation permet d'estimer l'erreur de latence du signal primaire d'erreur Vk par rapport au signal d'erreur Vk+N du symbole actuel qui vient d'être reçu. Le signal Vk, représente le produit du signal primaire d'erreur Vk par le coefficient de correction Ak-i, représente le taux de correction de latence à apporter au signal primaire d'erreur d'adaptation Vk pour que l'ajustement des coefficients de pondération suive au mieux, sans perte de temps, les variations de la distorsion de la liaison. Un résidu d'erreur d'adaptation, subsistant éventuellement, correspondrait à l'incertitude inhérente à toute prédiction d'un phénomène en partie aléatoire, tel que la dérive de la distorsion. Le signal secondaire d'erreur ek représente donc l'erreur primaire Vk actualisée pour l'instant actuel k+N et commandant l'ajustement des coefficients du bloc de filtrage 1. Le signal secondaire d'erreur ek sert aussi, avec le signal primaire d'erreur Vk-l du circuit à retard 7, à tenir à jour le bloc de prédiction 8, comme expliqué ci-après. Le signal primaire d'erreur ek peut s'écrire : Un signal Akl de correction de latence est calculé d'après la Un slgnal k+l formule : c'est-à-dire que l'on recherche un gradient maximal pour réduire l'énergie du signal primaire d'erreur e2k, et donc son amplitude ek, par variation de la variable Ak, qui peut encore s'écrire : et, d'après l'équation (1) : avec Il représentant un pas d'itération de réglage à chaque cycle de calcul. Le coefficient Ak+l évolue donc comme le produit du signal secondaire aval d'erreur ek juste antérieur, de commande en retour, par le signal primaire d'erreur vk-i, amont, antérieur à ce dernier. La prédiction d'erreur d'égalisation ainsi associée, par le multiplieur 6, au traitement de comparaison dans le bloc de décision 4 permet donc de compenser la latence de celui-ci. En variante, le traitement de comparaison pourrait être effectué selon un décodage séquentiel dans un bloc 4 adapté en conséquence. REVENDICATIONS 1-Procédé d'égalisation d'un flux de symboles de données reçu dans un modem, procédé dans lequel - on effectue un traitement d'égalisation (1) d'un symbole actuel en fonction du symbole précédent égalisé, - on effectue un traitement de comparaison du symbole actuel égalisé à une échelle de symboles de référence attendus, pour déterminer un écart minimal représentant une erreur d'égalisation (Vk), et - on corrige les traitements d'égalisation des symboles ultérieurs en fonction de l'erreur d'égalisation (vs), procédé caractérisé par le fait que le traitement de comparaison porte sur une pluralité de symboles égalisés antérieurs. 2-Procédé selon la revendication 1, dans lequel on compense un effet de latence dans la détermination de l'erreur (Vk), dû aux écarts temporels (N) entre le symbole actuel et les symboles de la pluralité, en effectuant une prédiction d'erreur d'égalisation que l'on associe au traitement de comparaison. 3-Procédé selon la revendication 2, dans lequel l'erreur (Vk) est compensée par une prédiction d'erreur évoluant en fonction d'une erreur antérieure (vk-l) et d'une autre erreur antérieure compensée (ek). 4-Procédé selon l'une des revendications 1 à 3, dans lequel le traitement de comparaison s'effectue selon un décodage de Viterbi. 5-Procédé selon l'une des revendications 1 à 3, dans lequel le traitement de comparaison s'effectue selon un décodage séquentiel. 6-Modem pour la mise en oeuvre du procédé de la revendication 1, comportant des moyens (1) d'égalisation de signaux de symbole reçus, commandant des moyens comparateurs (3,4, 5) agencés pour effectuer une comparaison entre chaque symbole actuel reçu et une échelle de symboles de référence et en déterminer une erreur d'égalisation commandant en retour les moyens d'égalisation (1), caractérisé par le fait que les moyens comparateurs (3,4, 5) sont agencés pour que la comparaison porte aussi sur une pluralité de symboles antérieurs égalisés et sont en outre agencés pour prendre des décisions de décodage de ceux-ci. 7-Modem selon la revendication 6, dans lequel les moyens comparateurs (3,4, 5) comportant un soustracteur de sortie (5) relié, d'un côté, à un bloc (4) de traitement de comparaison des symboles reçus et, d'un autre côté, à un circuit à retard (3) en parallèle surle bloc de traitement de comparaison (4). 8-Modem selon l'une des revendications 4 et 7, dans lequel les moyens comparateurs (3,4, 5) sont reliés en sortie à des moyens (6,9) de correction de l'erreur d'égalisation et à des moyens (7,8) de prédiction d'erreur commandant les moyens de correction (6,9). 9-Modem selon la revendication 8, dans lequel les moyens (7,8) de prédiction d'erreur sont agencés pour être commandés en retour par les moyens de correction (6,9).