Brevet FR2821436A1 — publié le 20020830

PROCÉDÉ ET SYSTÈME DE TEST D'UN CIRCUIT INTÉGRÉ La présente invention concerne un procédé et un système améliorés de test fonctionnel d'un circuit intégré. Lors d'un test fonctionnel, on vérifie si un circuit intégré remplit les fonctions pour lesquelles il a été conçu. On fournit des signaux prédéterminés aux entrées du circuit ou de blocs déterminés du circuit et on lit les sorties pour déterminer si elles correspondent à une réponse attendue. Pour tester toutes les erreurs possibles d'un circuit intégré, une première approche consiste à fournir au circuit intégré toutes les combinaisons possibles d'états d'entrée et à vérifier tous les signaux fournis en réponse par le circuit. Toutefois ceci est très long. Des modèles d'erreur permettent de déterminer les signaux de test (ou vecteurs de test) les plus adaptés pour tester un circuit. On s'intéressera plus particulièrement ici à un procédé de test appelé test par balayage, appliqué à un bloc logique d'un circuit intégré dont chaque entrée est reliée à une borne de sortie d'une bascule, et dont chaque sortie est reliée à une borne d'entrée d'une bascule. Un système de test par balayage comprend des moyens pour commander l'écriture et la lecture de signaux de test dans lesdites bascules. La figure 1 représente schématiquement un système de test par balayage associé à un circuit intégré comprenant un bloc de logique combinatoire, ou bloc logique LB. Le circuit comprend trois bascules FF1, FF2 et FF3. Les bornes d'entrée Dl et de sortie Ql de la bascule FF1 sont respectivement couplées à une borne de sortie 01 et une borne d'entrée Il du bloc LB. De même, les bornes d'entrée et de sortie D2, Q2 et D3, Q3 des bascules FF2 et FF3 sont respectivement couplées à des bornes de sortie et d'entrée 02, 12 et 03, 13 du bloc LB. Les bornes d'horloge CK1, CK2 et CK3 des bascules FF1, FF2 et FF3 reçoivent un même signal d'horloge CLK. Les bascules FF1, FF2 et FF3, ainsi que le bloc logique LB, forment la partie fonctionnelle du circuit. Le système de test du circuit comprend des multiplexeurs Mi (où i est compris entre 1 et 3) associés chacun à la bascule FFi de même rang. La borne de sortie de chaque multiplexeur Mi est reliée à l'entrée Di de même rang. Une première borne d'entrée de chaque multiplexeur Mi est reliée à la borne de sortie Oi du bloc LB. Une borne de commande de chaque multiplexeur Mi reçoit un signal SC. La seconde borne d'entrée du multiplexeur Ml est reliée à une borne d'entrée SI du circuit. Les secondes bornes d'entrée des multiplexeurs M2 et M3 sont respectivement reliées aux bornes de sortie Ql et Q2 des bascules FF1 et FF2. La borne Q3 de la bascule FF3 est reliée à une borne de sortie SO du circuit. En dehors des périodes de test, le signal SC est inactif et les multiplexeurs Mi sont commandés de telle manière que les sorties Oi du bloc logique sont reliées aux entrées Di des bascules FFi. Lorsque le signal SC est actif, les multiplexeurs Mi sont commandés de telle manière que les bascules FFi forment un registre de test de type premier-entré/premier-sorti cadencé par le signal d'horloge CLK. La figure 2 illustre schématiquement le fonctionnement du système de test de la figure 1. Lors d'une première étape, le signal SC est maintenu actif de manière que les bascules FF1, FF2 et FF3 forment le registre de test. Des données de test TD3, TD2 et TD1 sont successivement présentées à la borne SI en cadence avec des impulsions du signal d'horloge CLK, à des instants tl, t2 et t3. A l'instant t3, les données TD3, TD2 et TD1 sont respectivement mémorisées dans les bascules FF3, FF2 et FF1. Sur les bornes de sortie 03,02 et 01 du bloc logique LB sont alors présentes des données TD3', TD2' et TD1'. Lors d'une deuxième étape, après l'instant t3, le signal SC est rendu inactif de manière que les multiplexeurs relient les bornes de sortie 03,02 et 01 du bloc logique aux bornes d'entrée D3, D2 et Dl des bascules. Lors de l'impulsion suivante du signal CLK, à un instant t4, les données TD3', TD2' et TD1' sont mémorisées dans les bascules D3, D2 et Dl. Le signal SC est de nouveau rendu actif après l'instant t4. Lors d'une troisième étape, à partir de la réactivation du signal SC, les données TD3', TD2' et TD1' sont décalées dans le registre de test en cadence avec des impulsions du signal d'horloge CLK, à des instants t5 et t6, et fournies successivement à la borne SO. Pendant ce décalage, on introduit dans le registre un nouveau vecteur de test TD6, TD5, TD4. Les données TD3' , TD2' et TD1' fournies à la borne SO sont comparées avec leurs valeurs attendues, généralement des "0" ou des "1" logiques. Ces trois étapes sont répétées autant de fois que l'on a prévu de vecteurs de test. L'analyse des données fournies par le bloc logique en réponse aux données de test, recueillies lors de chaque troisième étape, permet de déterminer si le circuit comporte des éléments défectueux. Un élément défectueux est, selon le modèle d'erreur classiquement utilisé, un élément dont une sortie est anormalement figée à 0 ou à 1. Un tel système de test fonctionne de manière satisfaisante si le bloc logique ne comprend aucun élément susceptible de perturber le fonctionnement du registre de test, ou de perturber la propagation des signaux dans le bloc logique. Même si de tels éléments perturbateurs existent, les systèmes de test existants sont adaptés à les inhiber. La figure 3 représente schématiquement un système de test d'un circuit intégré semblable au circuit représenté en figure 1, dans lequel on a inséré trois types d'éléments perturbateurs. Un premier élément perturbateur est une porte ET 2 dont une première entrée reçoit le signal d'horloge CLK, dont la deuxième entrée est couplée à un signal de validation d'horloge EN1 produit dans le bloc LB, et dont la sortie est reliée à la borne CK2. La porte 2 est susceptible de perturber le séquencement du registre de test, si par exemple des données fournies au bloc LB entraînent l'inactivation du signal EN1 et le blocage de la bascule FF2. L'ensemble des bascules ne peut alors plus fonctionner en registre à décalage pendant le test. Pour résoudre ce type de problème et rendre le circuit testable, une solution proposée dans l'art antérieur consiste à rajouter une porte OU 4 dont la borne de sortie est reliée à la seconde borne d'entrée de la porte ET 2, dont une première borne d'entrée reçoit le signal de validation d'horloge EN1, et dont une seconde borne d'entrée reçoit un signal de commande TEST. Lorsque le circuit n'est pas testé, le signal TEST est rendu inactif, la porte 4 transmet le signal EN1 à la porte 2 sans avoir d' influence sur le fonctionnement du circuit. Lorsque le circuit est testé, le signal TEST est activé, la sortie de la porte 4 reste activée quel que soit le signal EN1 et la porte 2 n'est plus susceptible de perturber le séquencement du registre de test. Un deuxième élément perturbateur est un élément 5 qui fournit un signal d'initialisation RS à une borne d'initialisation RST de la bascule FF3 par l'intermédiaire d'une borne de sortie 05. L'élément 5 est susceptible de perturber le séquencement du registre de test, si par exemple des données de test fournies au bloc LB entraînent l'activation du signal RS et l'initialisation de la bascule FF3. Pour rendre le circuit testable, on a rajouté un multiplexeur 6 dont une borne de sortie est reliée à la borne RST de la bascule FF3 et dont une première borne d'entrée est reliée à la sortie 05 du bloc logique. Une seconde entrée du multiplexeur 6 reçoit un signal commandable TRST, par exemple inactif en permanence. Lorsque le circuit n'est pas testé, le signal TEST est rendu inactif et le multiplexeur 6 transmet le signal RS sans avoir d'influence sur le fonctionnement du circuit. Lorsque le circuit est testé, le signal TEST est rendu actif et le multiplexeur 6 fournit en permanence le signal commandable TRST à la borne RST de la bascule FF3. De cette manière, le bloc 5 n'est pas susceptible de perturber le séquencement du registre de test. Un troisième élément perturbateur est un commutateur 8 susceptible de perturber la propagation d'un signal OD fourni par le bloc LB à la borne de sortie 01. La borne 01 est reliée à un élément de mémorisation du signal 9 et le commutateur 8 reçoit un signal EN2 produit par le bloc LB. Le commutateur 8 est susceptible de perturber le test du circuit, notamment lors d'une deuxième étape du test, si des données de test fournies au bloc LB entraînent l'inactivation du signal EN2 et l'ouverture du commutateur 8. L'élément de mémorisation 9 fournit alors la dernière valeur du signal qu'il a reçue. Le circuit logique n'est plus combinatoire et il n'est plus testable par balayage. Pour rendre le circuit testable, on a rajouté une porte OU 10 dont la sortie est reliée de manière à commander le commutateur 8, dont une première borne d'entrée reçoit le signal de validation EN2, et dont une seconde borne d'entrée reçoit le signal TEST. Lorsque le circuit n'est pas testé, le signal TEST est rendu inactif et la porte 10 transmet le signal EN2 au commutateur 8 sans avoir d' influence sur le fonctionnement du circuit. Lorsque le circuit est testé, le signal TEST est rendu actif, la sortie de la porte 10 reste activée quel que soit le signal EN2 et le commutateur 8 reste fermé et n'est plus susceptible de perturber le test du circuit. Lorsque le signal TEST est rendu actif, le fonctionnement du système de test représenté en figure 3 est semblable au fonctionnement illustré en figure 2 du système de test de la figure 1. Un inconvénient du système de test de la figure 3 est qu'il ne permet pas de tester le bon fonctionnement des éléments 2,5 et 8 inhibés par les moyens d'inhibition 4,6 et 10 du système de test. Le test des éléments 2,5 et 8 doit alors être réalisé au moyen de vecteurs de tests particuliers, sans que soit utilisé le système de test. La taille et la complexité des circuits intégrés croissant, le nombre des éléments perturbateurs devient important et il devient difficile de prévoir tous les vecteurs de test particuliers nécessaires. Un objet de la présente invention est de prévoir un système et un procédé de test permettant de tester le plus grand nombre possible d'éléments d'un circuit intégré. Pour cela, la présente invention prévoit un système de test par balayage disposant de moyens pour tester les éléments perturbateurs du test. Pour atteindre cet objet, la présente invention prévoit un système de test d'un circuit intégré, le circuit intégré comportant des bascules reliées à un bloc logique et le système de test comportant des moyens pour connecter les bascules en registre, des moyens d'inhibition des différents éléments du bloc logique susceptibles de perturber le séquencement du registre ou la propagation des signaux dans le bloc logique, et un moyen de commande pour commander séparément les différents moyens d'inhibition desdits éléments du bloc logique et les moyens pour connecter les bascules en registre. Selon un mode de réalisation de la présente invention, lesdits éléments du bloc logique sont de plusieurs types, et le moyen de commande est prévu pour commander ensemble les moyens d'inhibition des éléments d'un même type. Selon un mode de réalisation de la présente invention, des éléments d'un premier type conditionnent le signal d'horloge fourni à au moins une bascule. Selon un mode de réalisation de la présente invention, des éléments d'un deuxième type conditionnent un signal d'initialisation fourni à au moins une bascule. Selon un mode de réalisation de la présente invention, des éléments d'un troisième type comprennent des éléments de verrouillage susceptibles d'empêcher la propagation d'au moins un signal dans le bloc logique. La présente invention vise également un procédé de test d'un circuit intégré comportant des bascules reliées à un bloc logique, comportant notamment les étapes consistant à : a/ connecter les bascules en registre et inhiber les éléments du bloc logique susceptibles de perturber le séquencement du registre, ces éléments étant groupés en ensembles d'éléments de même type, puis écrire un vecteur de test dans le registre, b/ réactiver un ensemble d'éléments puis cadencer les bascules, et c/ inhiber de nouveau l'ensemble d'éléments réactivés avant de lire séquentiellement les données contenues dans le registre. Selon un mode de réalisation de la présente invention, l'étape b/ consiste également à inactiver la connexion en registre des bascules avant de cadencer les bascules, et l'étape c/ consiste également à réactiver la connexion en registre des bascules avant de lire séquentiellement les données contenues dans le registre. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente schématiquement un système classique de test par balayage d'un circuit intégré ; la figure 2, précédemment décrite, illustre le fonctionnement du système de test de la figure 1 ; la figure 3, précédemment décrite, représente schématiquement un système classique de test par balayage d'un circuit intégré comprenant des éléments perturbateurs du système de test ; la figure 4, représente schématiquement un mode de réalisation d'un système de test selon la présente invention ; la figure 5 illustre le test d'un premier élément perturbateur du circuit de la figure 4 ; la figure 6 illustre le test d'un deuxième élément perturbateur du circuit de la figure 4 ; la figure 7 illustre le test d'un troisième élément perturbateur du circuit de la figure 4 ; et la figure 8 représente schématiquement un mode de réalisation d'un système de test selon la présente invention. La figure 4 représente schématiquement un système de test par balayage selon la présente invention, associé à un circuit intégré tel que représenté en figure 3. Le système de test comporte des multiplexeurs Mi et des moyens d'inhibition 4, 6 et 10 identiques aux éléments ayant les mêmes références en figure 3, connectés de manière semblable à l'exception de leurs bornes de commande. Selon la présente invention, chaque type de moyen d' inhibition est commandé par un signal de commande particulier. Les moyens d'inhibition 4,6 et 10 reçoivent respectivement un signal de commande TEST1, TEST2 et TEST3 fourni par un moyen de commande 12. Selon la présente invention également, les multiplexeurs Mi sont commandés par un signal de commande SC1 fourni par le moyen de commande 12, qui reçoit le signal de commande SC. Le moyen de commande 12 est prévu pour produire les signaux TEST1, TEST2, TEST3 et SC1 à partir du signal SC. Au repos, le système de test selon la présente invention n'intervient pas sur le fonctionnement du circuit. Selon un premier mode de fonctionnement, le moyen de commande 12 fournit aux multiplexeurs Mi un signal SC1 identique au signal SC et il maintient les signaux de commande TEST1, TEST2 et TEST3 actifs. Ainsi, les moyens d'inhibition 4,6 et 10 sont activés et l'effet des éléments perturbateurs est inhibé. Le fonctionnement du système de test est alors semblable au fonctionnement du système de test de la figure 3. Ce premier mode de fonctionnement permet d'effectuer un test par balayage classique du circuit. Lors de ce premier mode de fonctionnement, les éléments perturbateurs 2,5 et 8 ne sont pas testés. Selon un second mode de fonctionnement, illustré par les figures 5,6 et 7, le moyen de commande 12 commande successivement le test de chaque élément perturbateur, notamment en inhibant temporairement les effets de l'élément perturbateur testé, et en inhibant en permanence les effets des autres éléments perturbateurs non testés. Pour des raisons de simplicité d'écriture, on utilise dans les figures 5,6 et 7 suivantes des références TD1 à TD6 et tl à t6 déjà utilisées en figure 2, mais qui représentent des données de test et des instants différents aux différentes figures. La figure 5 illustre le test de l'élément perturbateur 2. Pendant toute la durée du test, les signaux de commande TEST2, TEST3 et SC1, sont maintenus actifs, de manière que les bascules FF1, FF2 et FF3 forment le registre de test et que l'effet des éléments perturbateurs 5 et 8 soit inhibé. Le signal de commande TEST1 est égal au signal SC reçu par le bloc 12. Lors d'une première étape, le signal TEST1 est maintenu actif de manière que le signal EN1 fourni par le bloc LB à l'élément 2 ne soit pas susceptible de perturber le séquencement du registre de test. Des données de test TD3, TD2 et TD1 sont successivement présentées à la borne SI en cadence avec des impulsions du signal d'horloge CLK, à des instants tl, t2 et t3, de manière que les données TD3, TD2 et TD1 soient respectivement mémorisées dans les bascules FF3, FF2 et FF1 à partir de l'instant t3. Le vecteur de test correspondant aux données TD3, TD2 et TD1 est choisi pour conférer au bloc logique LB un état tel que le signal EN1 est normalement actif. Lors d'une deuxième étape, une durée prédéterminée après l'instant t3, le signal TEST1 est rendu inactif de manière que la porte 4 transmette le signal EN1 à l'élément 2. Si l'élé- ment 2 ou sa connexion présente une erreur et que le signal EN1 est inactif, au lieu d'être actif comme il devrait l'être, la bascule FF2 n'est pas cadencée lors de l'impulsion suivante du signal CLK, à un instant t4. La donnée TD2 reste alors mémorisée dans la bascule FF2 après l'instant t4, alors que c'est la donnée TD1 qui aurait dû être introduite dans la bascule FF2. Lors d'une troisième étape, le signal de commande TEST1 est de nouveau rendu actif une durée prédéterminée après l'instant t4. Les données contenues dans les bascules FF1, FF2 et FF3 sont décalées dans le registre de test en cadence avec les impulsions du signal d'horloge CLK, à des instants t5 et t6, et fournies successivement à la borne SO pour être analysées. Aux instants t4, t5 et t6, on introduit dans le registre de test un nouveau vecteur de test TD6, TD5 et TD4. Ce nouveau vecteur de test est choisi pour conférer au bloc logique un état dans lequel le signal EN1 est normalement inactif. On répète ensuite les deuxième et troisième étapes précédentes pour vérifier que l' élément 2 ou sa connexion ne présente pas une erreur qui maintient le signal EN1 actif. La figure 6 illustre le test de l'élément perturbateur 5. Les signaux de commande TEST1, TEST3 et SC1, sont maintenus actifs, de manière que les bascules FF1, FF2 et FF3 forment le registre de test et que l'effet des éléments perturbateurs 2 et 8 soit inhibé. Le signal de commande TEST2 est égal au signal SC reçu par le bloc 12. Lors d'une première étape, le signal TEST2 est maintenu actif de manière que le signal RS fourni par l'élément 5 ne soit pas susceptible de perturber le séquencement du registre de test. Des données de test TD3, TD2 et TD1 sont successivement présentées à la borne SI en cadence avec des impulsions du signal d'horloge CLK, à des instants tl, t2 et t3, de telle manière que les données TD3, TD2 et TD1 sont respectivement mémorisées dans les bascules FF3, FF2 et FF1 et fournies aux bornes d'entrée 13, 12 et Il à partir de l'instant t3. Les données TD3, TD2 et TD1 forment un vecteur de test destiné à commander l'activation du signal RS par l'élément 5. Ainsi, lors d'un fonctionnement normal du bloc logique, le signal RS provoquerait une réinitialisation du contenu de la bascule FF3. Pendant la première étape, rien ne se produit du fait de la présence du signal TEST2 à un état actif . Lors d'une deuxième étape, à un instant t3' postérieur à l'instant t3, le signal de commande TEST2 est rendu inactif de manière que le signal RS commande directement la borne d'initialisation de la bascule FF3. Si l'élément 5 ou sa connexion présente une erreur qui maintient le signal RS inactif, la bascule FF3 n'est pas réinitialisée et la donnée TD3 reste mémorisée dans la bascule FF3 pendant la période représentée en hachuré en figure 6. De plus, lors de l'impulsion suivante du signal CLK, qui se produit à un instant t4, la donnée TD2 est mémorisée dans la bascule FF3 au lieu que la bascule FF3 reste réinitialisée. Si le signal RS est actif, la donnée TD3 est remplacée dans la bascule FF3 par une valeur d'initialisation et la bascule FF3 reste réinitialisée après l'instant t4. Lors d'une troisième étape, le signal de commande TEST2 est de nouveau rendu actif une durée prédéterminée après l'instant t4. A l' instant t4 et à des instants t5 et t6 représentant les impulsions suivantes du signal d'horloge CK, on introduit dans le registre de test un nouveau vecteur de test TD6, TD5 et TD4. Le vecteur TD6, TD5 et TD4 est choisi pour conférer au bloc logique un état dans lequel le signal RS est inactivé par l'élément 5. On répète ensuite la deuxième étape précédente pour vérifier que l'élément 5 ou sa connexion ne présente pas une erreur qui maintient le signal RS actif. La figure 7 illustre le test de l'élément perturbateur 8. Les signaux de commande TEST1 et TEST2 sont maintenus actifs de manière que l'effet des éléments perturbateurs 2 et 8 soit inhibé. Les signaux de commande TEST3 et SC1 sont égaux au signal SC reçu par le bloc 12. Lors d'une première étape, le signal de commande SC1 est rendu actif de manière que les bascules FF1, FF2 et FF3 forment le registre de test. Le signal de commande TEST3 est également actif, et la propagation du signal OD fourni par le bloc LB à la borne 01 n'est pas susceptible d'être perturbée par le commutateur 8, quelle que soit la valeur du signal EN2 fourni au commutateur 8. Des données de test TD3, TD2 et TD1 sont successivement présentées à la borne SI en cadence avec des impulsions du signal d'horloge CLK, à des instants tl, t2 et t3, de telle manière que les données TD3, TD2 et TD1 sont respectivement mémorisées dans les bascules FF3, FF2 et FF1 et fournies aux bornes d'entrée 13, 12 et Il à partir de l'instant t3. On appelle TD3 ', TD2 ' et TD1' les données qui sont alors présentes sur les sorties 03,02 et 01 du bloc LB. L'élément de mémorisation 9 mémorise la valeur TD1'. Lors d'une deuxième étape, une durée prédéterminée après l'instant t3, les signaux de commande TEST3 et SC1 sont rendus inactifs. Le signal EN2 commande alors directement le commutateur 8 et les multiplexeurs relient les bornes de sortie 03,02 et 01 du bloc logique aux bornes d'entrée D3, D2 et Dl des bascules. Lors de l'impulsion suivante du signal CLK, à un instant t4, les données TD3', TD2' et TD11 sont mémorisées dans les bascules D3, D2 et Dl. Les données TD3', TD2' et TD1' sont alors fournies par les bascules aux bornes 13, 12 et Il du bloc logique. On appelle TD1" la valeur que prend le signal OD après l'instant t4. Les données TD3', TD2' et TD1' forment un vecteur de test choisi pour conférer au bloc LB un état dans lequel le signal EN2 est inactif et commande l'ouverture du commutateur 8 . Si le commutateur 8 ou sa connexion présentent une erreur qui maintient le commutateur 8 fermé, la donnée TD1" est fournie à la bascule FF1 après l'instant t4, comme cela a été illustré. Si le commutateur 8 ne présente pas d'erreurs et que le signal EN2 commande l'ouverture du commutateur 8 à l'instant t4, la donnée TD1" n'est pas fournie à la bascule FF1, et la bascule FF1 conserve la donnée TD1'. Lors d'une troisième étape, les signaux SC1 et TEST3 sont de nouveau rendus actifs une durée prédéterminée après l'instant t4. Les données contenues dans les bascules FF1, FF2 et FF3 sont décalées dans le registre de test en cadence avec les impulsions du signal d'horloge CLK, à des instants t5 et t6, et fournies successivement à la borne SO. Aux instants t4, t5 et t6, on introduit dans le registre de test un nouveau vecteur de test TD6, TD5 et TD4, par exemple choisi pour conférer au bloc LB un état dans lequel le signal EN2 est actif. On répète ensuite les deuxième et troisième étapes précédentes pour vérifier que le commutateur 8 n'est pas maintenu fermé. Un système de test selon la présente invention permet ainsi de tester les éléments perturbateurs du test par balayage, ce qui représente un premier avantage. Le bloc 12 produit les signaux TEST1, TEST2, TEST3 et SC1 à partir du signal SC. Ainsi, un système de test selon la présente invention permet de tester les éléments perturbateurs du test par balayage sans avoir recours à un grand nombre de bornes de test particulières destinées à recevoir chacune l'un des signaux TEST1, TEST2, TEST3 et SC1, ce qui représente un avantage supplémentaire de la présente invention. Le circuit représenté ne comporte à titre d'exemple qu'un élément perturbateur de chaque type. Lorsqu'un circuit présente plusieurs éléments perturbateurs de même type, c'est-àdire ayant chacun un même effet sur des éléments semblables du circuit, la présente invention prévoit de commander les moyens d'inhibition de ces éléments perturbateurs de même type par un même signal de commande fourni par le moyen 12. Une telle commande des moyens d'inhibition permet notamment d'effectuer le test des éléments perturbateurs rapidement au moyen d'un faible nombre de vecteurs de test, ce qui représente un avantage supplémentaire de la présente invention. Le moyen de commande, de structure simple, a une taille réduite. Ainsi, un système de test selon la présente invention a sensiblement la même taille qu'un système de test par balayage classique, ce qui représente un avantage supplémentaire de la présente invention. En outre, la présente invention prévoyant d'isoler le test de chaque type d'élément perturbateur, les vecteurs de test utilisés pour chaque type d'élément perturbateur peuvent être générés automatiquement et rapidement par un calculateur disposant d'une liste des éléments du circuit et de leurs connexions. Cela représente un avantage supplémentaire de la présente invention. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. Les éléments perturbateurs 2,5 et 8 représentés en figure 4 ne sont donnés qu'à titre d'exemple. Il existe de nombreux types d'éléments perturbateurs du test par balayage, généralement connus sous le nom "d'exceptions aux règles de testabilité par balayage", et l'homme du métier adaptera sans difficultés la présente invention aux types d'éléments perturbateurs qui n'ont pas été représentés ici. La figure 8 représente schématiquement un mode de réalisation d'un système de test selon la présente invention, adapté au test d'un élément perturbateur 8 particulier. Les éléments perturbateurs 2 et 5 précédents n'ont pas été représentés en figure 8. En figure 8, le signal OD est fourni directement par la sortie de la bascule FF2, et la borne 01 et l'élément de mémorisation 9 sont reliés à un bus trois-états TB. Le bus TB reçoit en outre des signaux OD4, OD5, OD6 par l'intermédiaire de commutateurs 18,20 et 22. Les commutateurs 18,20 et 22 reçoivent du bloc LB des signaux EN4, EN5, EN6. Le commutateur 8 est commandé par une porte NON-OU recevant en entrée les signaux EN4, EN5, EN6 et l'inverse du signal TEST3. Lorsque le signal TEST3 est activé, la borne 01 est commandée soit par les signaux OD4, OD5, OD6, soit par la bascule FF2, et le circuit reste combinatoire quel que soit l'état des signaux EN4, EN5, EN6. Les étapes et les vecteurs de test des éléments perturbateurs 2,5 et 8 ont également été décrits à titre d'exemple, mais l'homme du métier adaptera sans difficultés la présente invention à d'autres étapes de test et à d'autres vecteurs de test. La présente invention a été décrite en relation avec un circuit comprenant un seul bloc logique et trois bascules, mais l'homme du métier adaptera sans difficultés la présente invention à un circuit comprenant un plus grand nombre de blocs logiques et/ou un plus grand nombre de bascules. Si le circuit comporte plusieurs blocs logiques, chaque bloc logique pourra être testé séparément. REVENDICATIONS 1. Système de test d'un circuit intégré, le circuit intégré comportant des bascules (FF1, FF2, FF3) reliées à un bloc logique (LB) et le système de test comportant : des moyens (Ml, M2, M3) pour connecter les bascules en registre, et des moyens d'inhibition (4,6, 10) des différents éléments (2,5, 8) du bloc logique susceptibles de perturber le séquencement du registre (2,5) ou la propagation des signaux dans le bloc logique (8), caractérisé en ce qu'il comprend un moyen de commande (12) pour commander séparément les différents moyens d'inhibition (4, 6, 10) desdits éléments (2,5, 10) du bloc logique, et les moyens (Ml, M2, M3) pour connecter les bascules en registre. 2. Système de test d'un circuit intégré selon la revendication 1, dans lequel lesdits éléments (2,5, 10) du bloc logique (LB) sont de plusieurs types, et dans lequel le moyen de commande (12) est prévu pour commander ensemble les moyens d'inhibition (4,6, 10) des éléments d'un même type. 3. Système de test d'un circuit intégré selon la revendication 2, dans lequel des éléments (2) d'un premier type conditionnent le signal d'horloge (CLK) fourni à au moins une bascule (FF1). 4. Système de test d'un circuit intégré selon la revendication 2 ou 3, dans lequel des éléments (5) d'un deuxième type conditionnent un signal d'initialisation (RS) fourni à au moins une bascule (FF3). 5. Système de test d'un circuit intégré selon l'une quelconque des revendications 2 à 4, dans lequel des éléments d'un troisième type comprennent des éléments de verrouillage (8) susceptibles d'empêcher la propagation d'au moins un signal (OD) dans le bloc logique (LB). 6. Procédé de test d'un circuit intégré comportant des bascules (FF1, FF2, FF3) reliées à un bloc logique (LB), comportant notamment les étapes consistant à : a/ connecter les bascules (FF1, FF2, FF3) en registre et inhiber les éléments (2,5, 8) du bloc logique (LB) susceptibles de perturber le séquencement du registre, ces éléments étant groupés en ensembles d'éléments de même type, puis écrire un vecteur de test (TD1, TD2, TD3) dans le registre, b/ réactiver un ensemble d'éléments puis cadencer les bascules, et c/ inhiber de nouveau l'ensemble d'éléments réactivés avant de lire séquentiellement les données contenues dans le registre. 7. Procédé de test d'un circuit intégré selon la revendication 6, dans lequel : l'étape b/ consiste également à inactiver la connexion en registre des bascules (FF1, FF2, FF3) avant de cadencer les bascules ; et l'étape c/ consiste également à réactiver la connexion en registre des bascules (FF1, FF2, FF3) avant de lire séquentiellement les données contenues dans le registre.