Brevet FR2821477A1 — publié le 20020830

Cette demande revendique le bénéfice de la demande de brevet coréen N 2001-000944, déposée le 8 janvier 2001, qui est incorporée ici à titre de référence dans sa totalité. La présente invention concerne de façon générale des dispositifs de mémoire, et, plus particulièrement, des dispositifs de mémoire ferro- électriques. Les dispositifs de mémoire vive ferro- électriques (FRAM) comprennent de façon caractéristique un condensateur de stockage avec un diélectrique comprenant un matériau ferro-électrique, tel qu'un composé de zirconate et de titanate de plomb. Les architectures de cellules utilisées pour les mémoires vives ferro-électriques comprennent celles utilisant un transistor et un condensateur (désignées sous le nom de configuration de cellule 1TC ) et celles utilisant deux transistors et deux condensateurs (désignées sous le nom de configuration de cellule 2TC ). Une architecture 2TC est décrite dans le brevet US n 4 873 664. Une architecture 1TC est décrite dans le brevet US n 5 978 251. Les mémoires vives ferro- électriques, comme les mémoires vives dynamiques (DRAM) peuvent être classées comme ayant une structure de lignes de bits partagée (ou ouverte), comme décrit, par exemple, dans le brevet US n 6 137 711, ou une structure de lignes de bits repliée, comme décrit, par exemple, dans les brevets US n 6 151 243 et 5 880 989. En général, les données sont lues à partir d'une mémoire vive ferro- électrique en déterminant une charge sur le condensateur en appliquant un signal d'impulsion de tension prédéterminé à une électrode du condensateur. Dans le but de fabriquer une mémoire vive ferro-électrique hautement intégrée, il est généralement souhaitable de connecter autant de condensateurs que possible à une ligne de plaque. Cependant, le nombre de condensateurs qui peuvent être connectés à une ligne de plaque est généralement limité par la capacité des condensateurs. Comme le nombre de cellules de mémoire qui peuvent être connectées à une ligne de plaque unique est, de façon caractéristique, réduit, il est souvent nécessaire d'employer un nombre de circuits relativement grand pour commander les lignes de plaque. En résultat, la taille des pastilles peut être accrue. Les figures 1 et 2 illustrent des configurations de cellules de mémoire classiques pour des cellules de mémoire 1TC, pour des architectures de ligne de bits partagées et repliées, respectivement. Dans l'architecture de ligne de bits partagée montrée en figure 1, des unités de groupement de cellules de mémoire MC10 sont disposées dans une matrice. Une cellule de mémoire dans l'unité de groupement MC10 comprend un transistor métal-oxyde-semiconducteur à canal N (NMOS) NO ayant une grille connectée à une ième ligne de mots WLi et un canal connecté entre une ième ligne de bits BLi et un condensateur CFO. Les cellules de mémoire connectées à la même ligne de bits sont connectées à des lignes de plaque différentes respectives PLi, PLi+1. Dans l'architecture de ligne de bits repliée montrée en figure 2, une unité de groupement à deux cellules de mémoire MC20 est activée par des lignes de bits adjacentes BLi, BLi+1, et les condensateurs des deux cellules de mémoire de l'unité de groupement MC20 sont respectivement connectées aux lignes de mots WLi et WLi+1, et connectées en commun à une ligne de plaque PLi. Une telle configuration peut être plus intégrée que l'architecture de ligne de bits ouverte de la figure 1. Cependant, le nombre des condensateurs qui peuvent être connectés à une ligne de plaque unique est, de façon caractéristique, limité. Par conséquent, de nombreux circuits peuvent être nécessaires pour sélectionner les lignes de plaque, ce qui peut accroître la taille des pastilles. Selon des formes de réalisation de la présente invention, un dispositif de mémoire ferro- électrique comprend une pluralité des lignes de mots parallèles s'étendant le long d'une première direction, une pluralité de lignes de bits parallèles s'étendant le long d'une deuxième direction transversale à la première direction, et une pluralité de lignes de plaque parallèles s'étendant le long de la première direction. Une pluralité de cellules de mémoire sont configurées en rangées et en colonnes le long des première et deuxième directions respectives, chacune des cellules de mémoire comprenant un transistor couplé à l'une des lignes de mots et à l'une des lignes de bits, et un condensateur ferro-électrique connecté au transistor et à l'une des lignes de plaque, de telle sorte que des cellules dans les rangées respectives soient connectées à des lignes de mots respectives et que les condensateurs ferro-électriques des premier et deuxième sous-jeux d'une rangée de cellules de mémoire soient connectés aux première et deuxième lignes de plaque respectives. Dans certaines formes de réalisation de la présente invention, les lignes de plaque sont agencées sous la forme d'une pluralité de paires de lignes de plaque adjacentes de telle sorte qu'une première paire de lignes de plaque adjacentes soit séparée d'une deuxième paire de lignes de plaque adjacentes par une paire de rangées de cellules de mémoire. Les cellules de mémoire dans une rangée de cellules de mémoire adjacente à la première paire de lignes de plaque adjacentes peuvent être connectées à des lignes alternées parmi les première et deuxième lignes de plaque le long de la première direction. Des colonnes respectives de cellules de mémoire peuvent être connectées à des lignes de bits respectives, ou, d'une autre façon, des cellules de mémoire dans une colonne de cellules de mémoire peuvent être connectées en alternance à des première et deuxième lignes de bits le long de la deuxième direction. Dans d'autres formes de réalisation de la présente invention, des première et deuxième paires de lignes de plaque adjacentes sont connectées à des cellules de mémoire dans les deux rangées d'une paire de rangées de cellules de mémoire qui séparent des première et deuxième paires de lignes de plaque adjacentes. Des colonnes de cellules de mémoire respectives peuvent être connectées à des lignes de bits respectives, ou, d'une autre façon, des cellules de mémoire dans une colonne de cellules de mémoire peuvent être connectées en alternance à des première et deuxième lignes de bits le long de la deuxième direction. Dans encore d'autres formes de réalisation, une paire de lignes de bits adjacentes sont connectées uniquement à des cellules de mémoire dans des première et deuxième rangées de cellules de mémoire disposées sur les côtés opposés de la paire de lignes de bits. Dans d'autres formes de réalisation de la présente invention, les lignes de plaque sont séparées les unes des autres par des paires de rangées adjacentes de cellules de mémoire. Dans certaines formes de réalisation, une ligne de plaque peut être connectée uniquement à des cellules de mémoire dans une colonne sur deux le long de la première direction. Des colonnes respectives de cellules de mémoire peuvent être connectées à des lignes de bits respectives, ou, d'une autre façon, des cellules de mémoire dans une colonne de cellules de mémoire peuvent être, d'une autre façon, connectées aux première et deuxième lignes de bits le long de la deuxième direction. La figure 1 est une représentation schématique d'un dispositif de mémoire ferro-électrique classique ayant une architecture de ligne de bits partagée. La figure 2 est une représentation schématique d'un dispositif de mémoire ferro-électrique classique ayant une architecture de ligne de bits repliée. La figure 3 est une représentation schématique d'un dispositif de mémoire ferro-électrique selon des premières formes de réalisation de la présente invention. La figure 4 est une représentation schématique d'un dispositif de mémoire ferro-électrique selon des deuxièmes formes de réalisation de la présente invention. La figure 5 est une représentation schématique d'un dispositif de mémoire ferro-électrique selon des troisièmes formes de réalisation de la présente invention. La figure 6 est une représentation schématique d'un dispositif de mémoire ferro-électrique selon des quatrièmes formes de réalisation de la présente invention. La figure 7 est une représentation schématique d'un dispositif de mémoire ferro-électrique selon des cinquièmes formes de réalisation de la présente invention. La figure 8 est une représentation schématique d'un dispositif de mémoire ferro-électrique selon des sixièmes formes de réalisation de la présente invention. La figure 9 est une représentation schématique d'un dispositif de mémoire ferro-électrique selon des septièmes formes de réalisation de la présente invention. La figure 10 est une représentation schématique d'un dispositif de mémoire ferro-électrique selon des huitièmes réalisations de la présente invention. La présente invention va à présent être décrite plus complètement ci-après en se référant aux dessins joints, dans lesquels des formes de réalisation de l'invention sont représentées. Cependant, cette invention peut être mise en oeuvre sous de nombreuses formes différentes, et ne devrait pas être considérée comme étant limitée aux formes de réalisation exposées ici ; au contraire, ces formes de réalisation sont proposées de telle sorte que cette description soit exhaustive et complète, et indique complètement l'étendue de l'applicabilité de l'invention aux personnes ayant une bonne connaissance de la technique. Des numéros identiques se réfèrent à des éléments identiques dans toute la description. Dans des formes de réalisation de la présente invention illustrées en figure 3, un dispositif de mémoire avec une architecture de ligne de bits partagée comporte des cellules de mémoire MCO, MC1, MC2, MC3 agencées en rangées et en colonnes, avec des cellules de mémoire dans des colonnes respectives qui sont connectées à des lignes de bits respectives BLi, BLi+1, BLi+2, BLi+3. Des condensateurs de cellules de mémoire CFO, CF1, CF2, CF3 sont connectés à des lignes de plaque PLj, PLj+1 qui s'étendent dans les directions des rangées, de telle sorte que les cellules de mémoire dans une rangée donnée soient connectées en alternance aux lignes de plaque PLj, PLj+1. Une paire de lignes de plaque adjacentes PLj et PLj+1 est séparée d'une autre paire de lignes de plaque adjacentes PLj+2, PLj+3 par deux rangées de cellules de mémoire. On comprendra que, dans une architecture de ligne de bits partagée, un autre groupement de cellules de mémoire est connecté à un jeu de référence (ou complémentaire) de lignes de bits, avec un amplificateur de détection disposé entre les jeux de lignes de bits. Les quatre cellules de mémoire MCO, MCI, MC2, MC3 forment une unité de groupement répétée MA30. La cellule de mémoire MCO comprend un transistor de passage NO comportant une grille connectée à une ligne de mots WLi et un drain connecté à la ligne de bits BLi, et un condensateur CFO connecté entre le transistor de passage NO et la ligne de plaque PLj. La cellule de mémoire MCI comprend un transistor de passage NI et un condensateur CF1. Le transistor de passage N1 comporte un drain connecté à la ligne de bits BLi+1 et une grille connectée à la ligne de mots WLi. Le condensateur CF1 est connecté entre le transistor de passage N1 et la ligne de plaque PLj+1. La cellule de mémoire MC2 comprend un transistor de passage N2 comportant un drain connecté à la ligne de bits BLi, et une grille connectée à la ligne de mots WLi+1, et un condensateur CF2 connecté entre le transistor de passage N2 et la ligne de plaque PLj. Les condensateurs CFO et CF2 des cellules de mémoire MCO et MC2 dans la colonne correspondant à la ligne de bits BLi sont connectés à la même ligne de plaque PLj. La cellule de mémoire MC3 comprend un transistor de passage N3 comportant un drain connecté à la ligne de bits BLi+1 et une grille connectée à la ligne de mots WLi+1, et un condensateur CF3 connecté entre le transistor de passage N3 et la ligne de plaque PLj+1. Les condensateurs CF1 et CF3 des cellules de mémoire MC1 et MC3 sont connectés à la ligne de plaque PLj+1. L'unité de groupement MA30 est répartie en rangées et en colonnes. Pour effectuer une opération d'écriture ou de lecture pour une cellule de mémoire, une ligne de mots, une ligne de plaque et une ligne de bits sont, de façon caractéristique, activées simultanément. En particulier, les lignes de mots sont commandées de façon sélective par un décodeur de rangées, et les lignes de bits sont sélectionnées par un circuit de porte qui commande la connexion d'une ligne d'entrée/sortie (comme illustré par exemple dans le brevet US n 5 917 746). Si l'on suppose que la ligne de mots WLi et la ligne de plaque PLj sont activées, la cellule de mémoire MCO est sélectionnée pour effectuer l'opération d'écriture ou de lecture. Comme la ligne de mots WLi+1 et la ligne de plaque PLj+1 dans l'unité de groupement MA30 ne sont pas activées, on n'accède pas aux autres cellules de mémoire MC1 à MC3. L'architecture de la figure 3 peut permettre de réaliser une intégration supérieure à celle de la configuration montrée en -figure 1, parce que deux condensateurs sont connectés à une ligne de plaque dans l'unité de groupement MA30. Lorsque la cellule de mémoire MCO est sélectionnée et que le transistor métal-oxydesemiconducteur à canal N N2 est bloqué, la capacité C2 sur la ligne de plaque PLj dans la cellule de mémoire MC2 peut être décrite par l'équation suivante : C2 = CF2 x Cjn2/(CF2 + Cjn2), où Cjn2 est une capacité de jonction entre la source du transistor N2 et le condensateur CF2. La valeur de la capacité de jonction Cjn2 est, de façon caractéristique, égale à environ 3 femtofarads (fF) (10-15 farad), ce qui peut être insignifiant par rapport à la capacité du condensateur CF2, qui peut être d'environ 300 fF. Par conséquent, l'effet de la capacité de la cellule de mémoire connectée en commun mais non sélectionnée peut être insignifiant. Dans des formes de réalisation de la présente invention illustrées en figure 4, des condensateurs le long d'une rangée sont connectés en alternance à deux lignes de plaque PLj, PLj+1 qui sont séparées par deux rangées de cellules de mémoire. Une unité de groupement MA40 comprend huit cellules de mémoire MCO à MC7. Dans la cellule de mémoire MCO, un drain et une grille d'un transistor métaloxyde.-semiconducteur à canal N NO sont respectivement connectés à une ligne de bits BLi et à une ligne de mots WLi, et un condensateur CFO est connecté à la ligne de plaque PLj. Un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N NI de la cellule de mémoire MC1 sont respectivement connectés à une ligne de bits BLi+1 et à la ligne de mots WLi, et un condensateur CF1 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC2, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N2 sont respectivement connectés à la ligne de bits BLi et à une ligne de mots WLi+1, et un condensateur CF2 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC3, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N3 sont respectivement connectés à la ligne de bits BLi+1 et à la ligne de mots WLi+1, et un condensateur CF3 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC4, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N4 sont respectivement connectés à la ligne de bits BLi et à une ligne de mots WLi+2, et un condensateur CF4 est connecté à la ligne de plaque PLj . Dans la cellule de mémoire MC5, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N5 sont respectivement connectés à la ligne de bits BLi+1 et à une ligne de mots WLi+2, et un condensateur CF5 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC6, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N6 sont respectivement connectés à la ligne de bits BLi et à une ligne de mots WLi+3, et un condensateur CF6 est connecté à la ligne de plaque PLj . Dans la cellule de mémoire MC7, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N7 sont respectivement connectés à la ligne de bits BLi+1 et à une ligne de mots WLi+3, et un condensateur CF7 est connecté à la ligne de plaque PLj+1. Lorsque la cellule de mémoire MCO est sélectionnée par l'activation de la ligne de mots WLi, de la ligne de plaque PLj et de la ligne de bits BLi, les autres cellules de mémoire MC1 à MC7 restent hors service. Lorsque quatre condensateurs sont connectés à une ligne de plaque, la capacité des cellules de mémoire hors service est d'environ 3fF, ce qui est, de façon caractéristique, insignifiant par rapport à la capacité d'environ 300 fF du condensateur CFO dans la cellule de mémoire sélectionnée MCO. Dans des formes de réalisation de la présente invention illustrées en figure 5, un agencement de ligne de plaque similaire à celui de la figure 3 est utilisé. Le nombre de circuits pour sélectionner les lignes de plaque peut être réduit, de façon à obtenir par conséquent une intégration supérieure à celle de l'architecture montrée en figure 4. Comme décrit ci-dessus, l'accroissement de la charge de transmission sur la ligne de plaque n'affecte pratiquement pas le fonctionnement normal, du fait de la capacité relativement importante (environ 300 fF) des condensateurs. Une unité de groupement MA50 comprend quatre cellules de mémoire MCO à MC3. Dans la cellule de mémoire MCO, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N NO sont respectivement connectés à une ligne de bits BLi et à une ligne de mots WLi, et un condensateur CFO est connecté à la ligne de plaque PLj . Dans la cellule de mémoire MC1, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N1 sont respectivement connectés à une ligne de bits BLi+2 et à la ligne de mots WLi, et un condensateur CF1 est connecté à une ligne de plaque PLj+1. Dans la cellule de mémoire MC2 , un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N2 sont respectivement connectés à une ligne de bits BLi+1 et à la ligne de mots WLi, et un condensateur CF2 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC3, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N3 sont respectivement connectés à une ligne de bits BLi+3 et à une ligne de mots WLi+1, et un condensateur CF3 est connecté à une ligne de plaque PLj+l. Dans la cellule de mémoire MC4, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N4 sont respectivement connectés à une ligne de bits BLi et à la ligne de mots WLi+2, et un condensateur CF4 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC5, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N5 sont respectivement connectés à une ligne de bits BLi+2 et à la ligne de mots WLi+2, et un condensateur CF5 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC6, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N6 sont respectivement connectés à une ligne de bits BLi+1 et à la ligne de mots WLi+3, et un condensateur CF6 est connecté à une ligne de plaque PLj. Dans la cellule de mémoire MC7, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N7 sont respectivement connectés à la ligne de bits BLi+3 et à la ligne de mots WLi+3, et un condensateur CF7 est connecté à une ligne de plaque PLj+1. Si la ligne de mots WLi, la ligne de bits BLi et la ligne de plaque PLj sont activées, la cellule de mémoire MCO est sélectionnée, tandis que les autres cellules de mémoire MCI à MC3 dans l'unité de groupement MA50 ne sont pas sélectionnées. La figure 6 illustre une configuration similaire à celle illustrée en figure 4 en ce que les lignes de plaque PLj et Plj+1 sont séparées par deux rangées de cellules de mémoire. Une unité de groupement MA60 comprend huit cellules de mémoire MCO à MC7. Dans la cellule de mémoire MCO, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N NO sont respectivement connectés à une ligne de bits.BLi et à une ligne de mots WLi, et un condensateur CFO est connecté à une ligne de plaque PLj. Dans la cellule de mémoire MCI, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N NI sont respectivement connectés à une ligne de bits BLi+2 et à la ligne de mots WLi, et un condensateur CF1 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC2 , un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N2 sont respectivement connectés à une ligne de bits BLi+1 et à une ligne de mots WLi+1, et un condensateur CF2 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC3, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N3 sont respectivement connectés à une ligne de bits BLi+3 et à la ligne de mots WLi+1, et un condensateur CF3 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC4 , un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N4 sont respectivement connectés à la ligne de bits BLi et à une ligne de mots WLi+2, et un condensateur CF4 est connecté à la ligne de plaque PLj . Dans la cellule de mémoire MC5, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N5 sont respectivement connectés à la ligne de bits BLi+2 et à la ligne de mots WLi+2, et un condensateur CF5 est connecté à une ligne de plaque PLj+1. Dans la cellule de mémoire MC6, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N6 sont respectivement connectés à la ligne de bits BLi+1 et à la ligne de mots WLi+3, et un condensateur CF6 est connecté à la ligne de plaque PLj . Dans la cellule de mémoire MC7, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N7 sont respectivement connectés à la ligne de bits BLi+3 et à la ligne de mots WLi+3, et un condensateur CF7 est connecté à une ligne de plaque PLj+1. Lorsque quatre condensateurs sont connectés à une ligne de plaque dans l'unité de groupement MA60, l'intégration peut être améliorée. Les opérations de lecture et d'écriture pour l'unité de groupement MA60 sont similaires à celles décrites ci-dessus, à savoir que, lorsqu'une combinaison particulière de ligne de mots, de ligne de bits et de ligne de plaque est activée, une cellule connectée à une ligne de plaque est sélectionnée, et les autres cellules connectées à la ligne de plaque restent dans un état non sélectionné. La figure 7 illustre une configuration selon d'autres formes de réalisation de la présente invention, comprenant un agencement de lignes de plaque similaire à celui de la figure 3. Une unité de groupement MA70 comprend seize cellules de mémoire MCO à MC15. Dans la cellule de mémoire MCO, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N NO sont respectivement connectés à une ligne de bits BLi et à une ligne de mots WLi, et un condensateur CFO est connecté à une ligne de plaque PLj. Dans la cellule de mémoire MC1, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N1 sont respectivement connectés à une ligne de bits BLi+1 et à la ligne de mots WLi, et un condensateur CF1 est connecté à une ligne de plaque PLj+1. Dans la cellule de mémoire MC2 , un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N2 sont respectivement connectés à une ligne de bits BLi+2 et à la ligne de mots WLi, et un condensateur CF2 est connecté à une ligne de plaque PLj+2. Dans la cellule de mémoire MC3, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N3 sont respectivement connectés à une ligne de bits BLi+3 et à la ligne de mots WLi, et un condensateur CF3 est connecté à une ligne de plaque PLj+3. Dans la cellule de mémoire MC4, un drain et une grille d'un transistor métal-oxydesemiconducteur à canal N N4 sont respectivement connectés à la ligne de bits BLi et à une ligne de mots WLi+1, et un condensateur CF4 est connecté à la ligne de plaque PLj. Dans.la cellule de mémoire MC5, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N5 sont respectivement connectés à la ligne de bits BLi+1 et à la ligne de mots WLi+1, et un condensateur CF5 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC6, un drain et une grille d'un transistor métal-oxydesemiconducteur à canal N N6 sont respectivement connectés à la ligne de bits BLi+2 et à la ligne de mots WLi+1, et un condensateur CF6 est connecté à la ligne de plaque PLj+2. Dans la cellule de mémoire MC7, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N7 sont respectivement connectés à la ligne de bits BLi+3 et à la ligne de mots WLi+1, et un condensateur CF7 est connecté à la ligne de plaque PLj+3. Dans la cellule de mémoire MC8, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N8 sont respectivement connectés à la ligne de bits BLi et à une ligne de mots WLi+2, et un condensateur CF8 est connecté à la ligne de plaque PLj . Dans la cellule de mémoire MC9, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N9 sont respectivement connectés à la ligne de bits BLi+1 et à la ligne de mots WLi+2, et un condensateur CF9 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC10, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N10 sont respectivement connectés à la ligne de bits BLi+2 et à la ligne de mots WLi+2, et un condensateur CF10 est connecté à la ligne de plaque PLj+2. Dans la cellule de mémoire MC11, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N11 sont respectivement connectés à la ligne de bits BLi+3 et à la ligne de mots WLi+2, et un condensateur CF11 est connecté à la ligne de plaque PLj+3. Dans la cellule de mémoire MC12, un drain et une grille d'un transistor métal-oxydesemiconducteur à canal N N12 sont respectivement connectés à la ligne de bits BLi et à la ligne de mots WLi+3, et un condensateur CF12 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC13, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N13 sont respectivement connectés à la ligne de bits BLi+1 et à la ligne de mots WLi+3, et un condensateur CF13 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC14, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N14 sont respectivement connectés à la ligne de bits BLi+2 et à la ligne de mots WLi+3, et un condensateur CF14 est connecté à la ligne de plaque PLj+2. Dans la cellule de mémoire MC15, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N15 sont respectivement connectés à la ligne de bits BLi+3 et à la ligne de mots WLi+3, et un condensateur CF15 est connecté à la ligne de plaque PLj+3. Comme quatre condensateurs sont connectés à une ligne de plaque dans l'unité de groupement MA70, l'intégration peut être accrue. De façon similaire aux opérations décrites ci-dessus, lorsque la ligne de mots WLi, la ligne de plaque PLj et la ligne de bits BLi sont activées dans une opération de lecture ou d'écriture, par exemple, seule la cellule de mémoire MCO est sélectionnée, tandis que les autres cellules de mémoire connectées à la ligne de plaque PLj restent dans un état non sélectionné. La figure 8 illustre une configuration selon d'autres formes de réalisation de la présente invention, utilisant un agencement de lignes de plaque similaire à celui de la figure 3. Une unité de groupement MA80 comprend seize cellules de mémoire MCO à MC15. Dans la cellule de mémoire MCO, une grille et un drain d'un transistor métal-oxyde-semiconducteur à canal N NO sont respectivement connectés à une ligne de bits BLi et à une ligne de mots WLi, et un condensateur CFO est connecté à la ligne de plaque PLj. Un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N NI dans la cellule de mémoire MC1 sont respectivement connectés à une ligne de bits BLi+2 et à la ligne de mots WLi, et un condensateur CF1 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC2, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N2 sont respectivement connectés à une ligne de bits BLi+4 et à la ligne de mots WLi, et un condensateur CF2 est connecté à une ligne de plaque PLj+2. Dans la cellule de mémoire MC3, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N3 sont respectivement connectés à une ligne de bits BLi+6 et à la ligne de mots WLi, et un condensateur CF3 est connecté à la ligne de plaque PLj+3. Dans la cellule de mémoire MC4, un drain et une grille d'un transistor métal-oxydesemiconducteur à canal N N4 sont respectivement connectés à la ligne de bits BLi+1 et à une ligne de mots WLi+1, et un condensateur CF4 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC5, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N5 sont respectivement connectés à une ligne de bits BLi+3 et à la ligne de mots WLi+1, et un condensateur CF5 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC6, un drain et une grille d'un transistor métal-oxydesemiconducteur à canal N N6 sont respectivement connectés à une ligne de bits BLi+5 et à la ligne de mots WLi+1, et un condensateur CF6 est connecté à la ligne de plaque PLj+2. Dans la cellule de mémoire MC7, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N7 sont respectivement connectés à une ligne de bits BLi+7 et à la ligne de mots WLi+1, et un condensateur CF7 est connecté à la ligne de plaque PLj+3. Dans la cellule de mémoire MC8, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N8 sont respectivement connectés à la ligne de bits BLi et à la ligne de mots WLi+2, et un condensateur CF8 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC9, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N9 sont respectivement connectés à la ligne de bits BLi+2 et à la ligne de mots WLi+2, et un condensateur CF9 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC10, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N10 sont respectivement connectés à la ligne de bits BLi+4 et à la ligne de mots WLi+2, et un condensateur CF10 est connecté à la ligne de plaque PLj+2. Dans la cellule de mémoire MC11, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N11 sont respectivement connectés à la ligne de bits BLi+7 et à la ligne de mots WLi+2, et un condensateur CF11 est connecté à la ligne de plaque PLj+3. Dans la cellule de mémoire MC12, un drain et une grille d'un transistor métal-oxydesemiconducteur à canal N N12 sont respectivement connectés à la ligne de bits BLi+1 et à la ligne de mots WLi+3, et un condensateur CF12 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC13, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N13 sont respectivement connectés à la ligne de bits BLi+3 et à la ligne de mots WLi+3, et un condensateur CF13 est connecté à la ligne de plaque PLj+l. Dans la cellule de mémoire MC14, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N14 sont respectivement connectés à la ligne de bits BLi+5 et à la ligne de mots WLi+3, et un condensateur CF14 est connecté à la ligne de plaque PLj+2. Dans la cellule de mémoire MC15, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N15 sont respectivement connectés à la ligne de bits BLi+7 et à la ligne de mots WLi+3, et un condensateur CF15 est connecté à la ligne de plaque PLj+3. Quatre condensateurs sont connectés en commun à une ligne de plaque dans une unité de groupement MA80, similaire à la configuration de la figure 7. Si, par exemple, la ligne de mots WLi, la ligne de plaque PLj et la ligne de bits BLi sont simultanément activées dans une opération de lecture ou d'écriture, la cellule de mémoire MCO est sélectionnée, tandis que les autres cellules de mémoire connectées à la ligne de plaque PLj restent dans un état non sélectionné. La figure 9 illustre une configuration selon d'autres formes de réalisation de la présente invention, utilisant un agencement de lignes de plaque similaire à celui utilisé en figure 3. Une unité de groupement MA90 comprend huit cellules de mémoire MCO à MC7. Dans la cellule de mémoire MCO, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N NO sont respectivement connectés à une ligne de bits BLi et à une ligne de mots WLi, et un condensateur CFO est connecté à une ligne de plaque PLj. Dans la cellule de mémoire MC1, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N1 sont respectivement connectés à une ligne de bits BLi+1 et à la ligne de mots WLi, et un condensateur CF1 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC2, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N2 sont respectivement connectés à une ligne de bits BLi+2 et à la ligne de mots WLi, et un condensateur CF2 est connecté à une ligne de plaque PLj+1. Dans la cellule de mémoire MC3, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N3 sont respectivement connectés à une ligne de bits BLi+3 et à la ligne de mots WLi, et un condensateur CF3 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC4 , un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N4 sont respectivement connectés à la ligne de bits BLi et à la ligne de mots WLi+1, et un condensateur CF4 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC5, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N5 sont respectivement connectés à la ligne de bits BLi+1 et à la ligne de mots WLi+1, et un condensateur CF5 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC6, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N6 sont respectivement connectés à la ligne de bits BLi+2 et à la ligne de mots WLi+1, et un condensateur CF6 est connecté à la ligne de plaque PLj+l. Dans la cellule de mémoire MC7, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N7 sont respectivement connectés à la ligne de bits BLi+3 et à la ligne de mots WLi+l, et un condensateur CF7 est connecté à la ligne de plaque PLj+l. La configuration de la figure 9 est similaire à celle de la figure 7 en ce que quatre condensateurs sont connectés à une ligne de plaque dans l'unité de groupement MA90. Si, par exemple, la ligne de mots WLi, la ligne de plaque PLj et la ligne de bits BLi sont simultanément activées dans une opération de lecture ou d'écriture, la cellule de mémoire MCO est sélectionnée, tandis que les autres cellules de mémoire connectées à la ligne de plaque PLj restent dans un état non sélectionné. La figure 10 illustre une configuration selon d'autres formes de réalisation de la présente invention, à savoir un cas appliquant une forme de connexion étendue de la ligne de plaque avec les condensateurs dans l'architecture de ligne de bits partagée dans laquelle l'agencement de lignes de plaque a un espacement entre lignes de plaque similaire à celui de la figure 4. Une unité de groupement MA100 comprend seize cellules de mémoire MCO à MC15. Dans la cellule de mémoire MCO, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N NO sont respectivement connectés à une ligne de bits BLi et à une ligne de mots WLi, et un condensateur CFO est connecté à une ligne de plaque PLj. Un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N NI dans la cellule de mémoire MC1 sont respectivement connectés à une ligne de bits BLi+1 et à la ligne de mots WLi,.et un condensateur CF1 est connecté à une ligne de plaque PLj. Dans la cellule de mémoire MC2, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N2 sont respectivement connectés à une ligne de bits BLi+2 et à la ligne de mots WLi, et un condensateur CF2 est connecté à une ligne de plaque PLj+1. Dans la cellule de mémoire MC3, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N3 sont respectivement connectés à une ligne de bits BLi+3 et à la ligne de mots WLi, et un condensateur CF3 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC4, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N4 sont respectivement connectés à une ligne de bits BLi et à la ligne de mots WLi+1, et un condensateur CF4 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC5, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N5 sont respectivement connectés à la ligne de bits BLi+1 et à la ligne de mots WLi+1, et un condensateur CF5 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC6, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N6 sont respectivement connectés à la ligne de bits BLi+2 et à la ligne de mots WLi+1, et un condensateur CF6 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC7, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N7 sont respectivement connectés à la ligne de bits BLi+3 et à la ligne de mots WLi+1, et un condensateur CF7 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC8, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N8 sont respectivement connectés à la ligne de bits BLi et à une ligne de mots WLi+2, et un condensateur CF8 est connecté à la ligne de plaque PLj . Dans la cellule de mémoire MC9, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N9 sont respectivement connectés à la ligne de bits BLi+1 et à la ligne de mots WLi+2, et un condensateur CF9 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC10, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N10 sont respectivement connectés à la ligne de bits BLi+2 et à la ligne de mots WLi+2, et un condensateur CF10 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC11, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N11 sont respectivement connectés à la ligne de bits BLi+3 et à la ligne de mots WLi+2, et un condensateur CF11 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC12, un drain et une grille d'un transistor métal-oxydesemiconducteur à canal N N12 sont respectivement connectés à la ligne de bits BLi et à la ligne de mots WLi+3, et un condensateur CF12 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC13, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N13 sont respectivement connectés à la ligne de bits BLi+1 et à la ligne de mots WLi+3, et un condensateur CF13 est connecté à la ligne de plaque PLj. Dans la cellule de mémoire MC14, un drain et une grille d'un transistor métaloxyde-semiconducteur à canal N N14 sont respectivement connectés à la ligne de bits BLi+2 et à la ligne de mots WLi+3, et un condensateur CF14 est connecté à la ligne de plaque PLj+1. Dans la cellule de mémoire MC15, un drain et une grille d'un transistor métal-oxyde-semiconducteur à canal N N15 sont respectivement connectés à la ligne de bits BLi+3 et à la ligne de mots WLi+3, et un condensateur CF15 est connecté à la ligne de plaque PLj+1. On appréciera le fait que, bien que les formes de réalisations décrites ci-dessus montrent l'utilisation de cellules de mémoire 1TC, la présente demande peut être appliquée aux configurations de cellule de mémoire 2TC. La présente invention peut procurer des configurations de cellule de mémoire qui peuvent être hautement intégrées grâce à la réduction du nombre de circuits pour sélectionner et activer des lignes de plaque et à l'augmentation du nombre des condensateurs connectés à une ligne de plaque. De plus, le nombre d'amplificateurs de détection requis peut être réduit, ce qui peut produire une consommation d'énergie réduite. Dans les dessins et la description, on a décrit des formes de réalisation caractéristiques de l'invention, et, bien que des termes spécifiques soient employés, ils sont utilisés uniquement dans un sens générique et descriptif et non aux fins de limitation, l'étendue de l'applicabilité de l'invention étant exposée dans les revendications qui suivent. Bien que l'invention ait été décrite en se référant à des formes de réalisation particulières, il apparaîtra de façon évidente aux personnes ayant une connaissance ordinaire de la technique que des modifications des formes de réalisation décrites peuvent être réalisées sans s'écarter de l'esprit ni de l'étendue de l'applicabilité de l'invention. REVENDICATIONS 1. Dispositif de mémoire ferro-électrique, caractérisé en ce qu'il comprend : une pluralité de lignes de mots parallèles (WLi, WLi+1, WLi+2, WLi+3) s'étendant le long d'une première direction ; une pluralité de lignes de bits parallèles (BLi, BLi+1, BLi+2, BLi+3, BLi+4, BLi+5, BLi+6, BLi+7) s'étendant le long d'une deuxième direction transversale à la première direction ; une pluralité de lignes de plaque parallèles (PLj, PLj+1, PLj+2, PLj+3) s'étendant le long de la première direction ; et une pluralité de cellules de mémoire (MCO, MCI, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) agencées en rangées et en colonnes le long des première et deuxième directions respectives, chacune des cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) comprenant un transistor (NO, NI, N2, N3, N4, N5, N6, N7, N8, N9, N10, N11, N12, N13, N14, N15) couplé à l'une des lignes de mots (WLi, WLi+1, WLi+2, WLi+3) et à l'une des lignes de bits (BLi, BLi+1, BLi+2, BLi+3, BLi+4, BLi+5, BLi+6, BLi+7) et un condensateur ferro-électrique (CFO, CF1, CF2, CF3, CF4, CF5, CF6, CF7, CF8, CF9, CF10, CF11, CF12,. CF13, CF14, CF15) connecté au transistor (NO, N1, N2, N3, N4, N5, N6, N7, N8, N9, N10, N11, N12, N13, N14, N15) et à l'une des lignes de plaque (PLj, PLj+1, PLj+2, PLj+3), de telle sorte que les cellules (MCO, MCI, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) dans les rangées respectives soient connectées à des lignes de mots respectives (WLi, WLi+1, WLi+2, WLi+3) et que les condensateurs ferro-électriques (CFO, CF1, CF2, CF3, CF4, CF5, CF6, CF7, CF8, CF9, CF10, CF11, CF12, CF13, CF14, CF15) des premier et deuxième sous-jeux d'une rangée de cellules de mémoire (MCO, MCI, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) soient connectés à des premières et deuxièmes lignes de plaque respectives (PLj, PLj+1, PLj+2, PLj+3). 2. Dispositif de mémoire selon la revendication 1, caractérisé en ce que les lignes de plaque (PLj, PLj+1, PLj+2, PLj+3) sont agencées sous la forme d'une pluralité de paires de lignes de plaque adjacentes (PLj, PLj+1, PLj+2, PLj+3) de telle sorte qu'une première paire de lignes de plaque adjacentes (PLj, PLj+1, PLj+2, PLj+3) soit séparée d'une deuxième paire de lignes de plaque adjacentes (PLj, PLj+1, PLj +2 , PLj+3) par une paire de rangées de cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) . 3. Dispositif de mémoire selon la revendication 2, caractérisé en ce que les cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) dans une rangée de cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) adjacentes à la première paire de lignes de plaque adjacentes (PLj, PLj+1, PLj+2, PLj+3) sont connectées à des lignes alternées parmi une première et deuxième lignes de plaque (PLj, PLj+1, PLj+2, PLj+3) le long de la première direction. 4. Dispositif de mémoire selon la revendication 3, caractérisé en ce que les colonnes respectives de cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) sont connectées à des lignes de bits respectives (BLi, BLi+1, BLi+2, BLi+3, BLi+4, BLi+5, BLi+6, BLi+7). 5. Dispositif de mémoire selon la revendication 3, caractérisé en ce que les cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) dans une colonne de cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) sont connectées en alternance à des premières et deuxièmes lignes de bits (BLi, BLi+1, BLi+2, BLi+3, BLi+4, BLi+5, BLi+6, BLi+7) le long de la deuxième direction. 6. Dispositif de mémoire selon la revendication 2, caractérisé en ce que les première et deuxième paires de lignes de plaque adjacentes (PLj, PLj+1, PLj+2, PLj+3) sont connectées à des cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) dans les deux rangées de la paire de rangées de cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) qui séparent les première et deuxième paires de lignes de plaque adjacentes (PLj, PLj+1, PLj+2, PLj+3). 7. Dispositif de mémoire selon la revendication 6, caractérisé en ce que les colonnes respectives de cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) sont connectées à des lignes de bits respectives (BLi, BLi+1, BLi+2, BLi+3, BLi+4, BLi+5, BLi+6, BLi+7). 8. Dispositif de mémoire selon la revendication 6, caractérisé en ce que les cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) dans une colonne de cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7,.MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) sont connectées en alternance à des premières et deuxièmes lignes de bits (BLi, BLi+1, BLi+2, BLi+3, BLi+4, BLi+5, BLi+6, BLi+7) le long de la deuxième direction. 9. Dispositif de mémoire selon la revendication 2, caractérisé en ce que la première paire de lignes de bits adjacentes (BLi, BLi+1) est connectée uniquement à des cellules de mémoire dans les premières et deuxièmes rangées de cellules de mémoire (MCO, MCI, MC2, MC3 ; MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7 ; MCO, MC1, MC4, MC5, MC8, MC9, MC12, MC13 ; MCO, MC1, MC4, MC5) disposées sur les côtés opposés de la première paire de lignes de bits (BLi, BLi+1). 10. Dispositif de mémoire selon la revendication 1, caractérisé en ce que les lignes de plaque (PLj, PLj+1, PLj+2, PLj+3) sont séparées les unes des autres par des paires de rangées adjacentes de cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MCS, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15). 11. Dispositif de mémoire selon la revendication 10, caractérisé en ce que chaque ligne de plaque (PLj, PLj+1, PLj+2, PLj+3) est connectée uniquement à des cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) dans une colonne sur deux le long de la première direction. 12. Dispositif de mémoire selon la revendication 11, caractérisé en ce que les colonnes respectives de cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) sont connectées à des lignes de bits respectives (BLi, BLi+1, BLi+2, BLi+3, BLi+4, BLi+5, BLi+6, BLi+7). 13. Dispositif de mémoire selon la revendication 11, caractérisé en ce que les cellules de mémoire dans une colonne de cellules de mémoire (MCO , MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) sont connectées en alternance à des premières et deuxièmes lignes de bits (BLi, BLi+1, BLi+2, BLi+3, BLi+4, BLi+5, BLi+6, BLi+7) le long de la deuxième direction. 14. Dispositif de mémoire selon la revendication 10, caractérisé en ce que chaque ligne de plaque (PLj, PLj+1, PLj+2, PLj+3) est connectée uniquement à des cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) dans une paire sur deux de colonnes adjacentes le long de la première direction. 15. Dispositif de mémoire ferro-électrique, caractérisé en ce qu'il comprend : une unité de groupement (MA30, MA40, MA50, MA60, MA70, MA80, MA90, MA100) connectée à une pluralité de lignes de mots (WLi, WLi+1, WLi+2, WLi+3) et à une pluralité de lignes de bits (BLi, BLi+1, BLi+2, BLi+3, BLi+4, BLi+5, BLi+6, BLi+7) agencées le long de directions de rangées et de colonnes respectives et à une pluralité de lignes de plaque (PLj, PLj+1, PLj+2, PLj+3) s'étendant le long de la direction des rangées et comprenant une pluralité de cellules de mémoire (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) et en ce que n cellules de mémoire parmi m cellules de mémoire (m>n) dans une rangée de cellules de l'unité de groupement (MA30, MA40, MASO, MA60, MA70, MA80, MA90, MA100) sont connectées à une ligne de plaque (PLj, PLj+1, PLj +2 , PLj+3). 16. Dispositif selon la revendication 15, caractérisé en ce qu'une ligne de plaque (PLj, PLj+1, PLj+2, PLj+3) est connectée en commun à des cellules de mémoire adjacentes (MCO, MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12, MC13, MC14, MC15) dans la direction des colonnes. 17. Dispositif de mémoire ferro-électrique, caractérisé en ce que : un groupement de cellules de mémoire comprend des unités de groupement identiques (MA30) agencées en rangées et en colonnes, et en ce que chacune des unités de groupement (MA30) comprend : une première cellule de mémoire (MCO) connectée à une première ligne de mots (WLi), à une première ligne de bits (BLi), et à une première ligne de plaque (PLj) ; une deuxième cellule de mémoire (MCI) connectée à la première ligne de mots (WLi), à une deuxième ligne de bits (BLi+1), et à une deuxième ligne de plaque (PLj+1) ; une troisième cellule de mémoire (MC2) connectée à une deuxième ligne de mots (WLi+1), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; et une quatrième cellule de mémoire (MC3) connectée à la deuxième ligne de mots (WLi+1), à la deuxième ligne de bits (BLi+1) , et à la deuxième ligne de plaque (PLj+1) . 18. Dispositif de mémoire ferro-électrique, caractérisé en ce qu'il comprend : un groupement de cellules de mémoire comprenant des unités de groupement répétées (MA40) agencées en rangées et en colonnes, et en ce que chacune des unités de groupement (MA40) comprend : une première cellule de mémoire (MCO) connectée à une première ligne de mots (WLi), à une première ligne de bits (BLi), et à une première ligne de plaque (PLj) ; une deuxième cellule de mémoire (MC1) connectée à la première ligne de mots (WLi), à une deuxième ligne de bits (BLi+1), et à une deuxième ligne de plaque (PLj+1) ; une troisième cellule de mémoire (MC2) connectée à une deuxième ligne de mots (WLi+1), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une quatrième cellule de mémoire (MC3) connectée à la deuxième ligne de mots (WLi+1), à la deuxième ligne de bits (BLi+1) , et à la deuxième ligne de plaque (PLj+1) ; une cinquième cellule de mémoire (MC4) connectée à une troisième ligne de mots (WLi+2), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une sixième cellule de mémoire (MC5) connectée à la troisième ligne de mots (WLi+2), à la deuxième ligne de bits (BLi+1), et à la deuxième ligne de plaque (PLj+1) ; une septième cellule de mémoire (MC6) connectée à une quatrième ligne de mots (WLi+3), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; et une huitième cellule de mémoire (MC7) connectée à la quatrième ligne de mots (WLi+3), à la deuxième ligne de bits (BLi+1), et à la deuxième ligne de plaque (PLj+1). 19. Dispositif de mémoire ferro-électrique, caractérisé en ce qu'il comprend : un groupement de cellules de mémoire comprenant des unités de groupement identiques (MA50) agencées en rangées et en colonnes, et en ce que chacune des unités de groupement (MA50) comprend : une première cellule de mémoire (MCO) connectée à une première ligne de mots (WLi), à une première ligne de bits (BLi), et à une première ligne de plaque (PLj) ; une deuxième cellule de mémoire (MCI) connectée à la première ligne de mots (WLi), à une troisième ligne de bits (BLi+2), et à une deuxième ligne de plaque (PLj+1) ; une troisième cellule de mémoire (MC2) connectée à une deuxième ligne de mots (WLi+1), à une deuxième ligne de bits (BLi+1), et à la première ligne de plaque (PLj) ; et une quatrième cellule de mémoire (MC3) connectée à la deuxième ligne de mots (WLi+1), à la quatrième ligne de bits (BLi+3) et à la deuxième ligne de plaque (PLj+1), et en ce que les première et deuxième lignes de plaque (PLj, PLj+1) s'étendent dans la direction des rangées dans une unité de groupement adjacente dans la direction des colonnes vis-à-vis de l'unité de groupement (MA50) . 20. Dispositif de mémoire ferro-électrique, caractérisé en ce qu'il comprend : un groupement de cellules de mémoire comportant une pluralité d'unités de groupement (MA60) agencées en rangées et en colonnes, et en ce que chacune des unités de groupement (MA60) comprend : une première cellule de mémoire (MCO) connectée à une première ligne de mots (WLi), à une première ligne de bits (BLi), et à une première ligne de plaque (PLj) ; une deuxième cellule de mémoire (MC1) connectée à la première ligne de mots (WLi), à une troisième ligne de bits (BLi+2), et à une deuxième ligne de plaque (PLj+1) ; une troisième cellule de mémoire (MC2) connectée à une deuxième ligne de mots (WLi+1), à la première ligne de bits (BLi+1), et à la première ligne de plaque (PLj) ; une quatrième cellule de mémoire (MC3) connectée à la deuxième ligne de mots (WLi+1), à une quatrième ligne de bits (BLi+3), et à la deuxième ligne de plaque (PLj+1) ; une cinquième cellule de mémoire (MC4) connectée à une troisième ligne de mots (WLi+2), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une sixième cellule de mémoire (MC5) connectée à la troisième ligne de mots (WLi+2), à la troisième ligne de bits (BLi+2), et à la deuxième ligne de plaque (PLj+1) ; une septième cellule de mémoire (MC6) connectée à une quatrième ligne de mots (WLi+3), à la première ligne de bits (BLi+1), et à la première ligne de plaque (PLj) ; et une huitième cellule de mémoire (MC7) connectée à la quatrième ligne de mots (WLi+3), à la quatrième ligne de bits (BLi+3), et à la deuxième ligne de plaque (PLj+1) . 21. Dispositif de mémoire ferro-électrique, caractérisé en ce qu'il comprend : un groupement de cellules de mémoire comportant une pluralité d'unités de groupement (MA70) agencées en rangées et en colonnes, et en ce que chacune des unités de groupement (MA70) comprend : une première cellule de mémoire (MCO) connectée à une première ligne de mots (WLi), à une première ligne de bits (BLi), et à une première ligne de plaque (PLj) ; une deuxième cellule de mémoire (MCI) connectée à la première ligne de mots (WLi), à une deuxième ligne de bits (BLi+1), et à une deuxième ligne de plaque (PLj+1) ; une troisième cellule de mémoire (MC2) connectée à la première ligne de mots (WLi), à une troisième ligne de bits (BLi+2), et à une troisième ligne de plaque (PLj+2) ; une quatrième cellule de mémoire (MC3) connectée à la première ligne de mots (WLi), à la quatrième ligne de bits (BLi+3), et à une quatrième ligne de plaque (PLj+3) ; une cinquième cellule de mémoire (MC4) connectée à une deuxième ligne de mots (WLi+1), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une sixième cellule de mémoire (MC5) connectée à la deuxième ligne de mots (WLi+1), à la deuxième ligne de bits (BLi+l), et à la deuxième ligne de plaque (PLj+1) ; une septième cellule de mémoire (MC6) connectée à la deuxième ligne de mots (WLi+1), à la troisième ligne de bits (BLi+2), et à la troisième ligne de plaque (PLj+2) ; une huitième cellule de mémoire (MC7) connectée à la deuxième ligne de mots (WLi+1), à la quatrième ligne de bits (BLi+3), et à la quatrième ligne de plaque (PLj+3) ; une neuvième cellule de mémoire (MC8) connectée à une troisième ligne de mots (WLi+2), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une dixième cellule de mémoire (MC9) connectée à la troisième ligne de mots (WLi+2), à la deuxième ligne de bits (BLi+1), et à la deuxième ligne de plaque (PLj+1) ; une onzième cellule de mémoire (MC10) connectée à la troisième ligne de mots (WLi+2), à la troisième ligne de bits (BLi+2), et à la troisième ligne de plaque (PLj+2) ; une douzième cellule de mémoire (MC11) connectée à la troisième ligne de mots (WLi+2), à la quatrième ligne de bits (BLi+3), et à la quatrième ligne de plaque (PLj+3) ; une treizième cellule de mémoire (MC12) connectée à la quatrième ligne de mots (WLi+3), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une quatorzième cellule de mémoire (MC13) connectée à la quatrième ligne de mots (WLi+3), à la deuxième ligne de bits (BLi+1), et à la deuxième ligne de plaque (PLj+1) ; une quinzième cellule de mémoire (MC14) connectée à la quatrième ligne de mots (WLi+3), à la troisième ligne de bits (BLi+2), et à la troisième ligne de plaque (PLj+2) ; et une seizième cellule de mémoire (MC15) connectée à la quatrième ligne de mots (WLi+3), à la quatrième ligne de bits (BLi+3), et à la quatrième ligne de plaque (PLj+3). 22. Dispositif de mémoire ferro-électrique, caractérisé en ce qu'il comprend : un groupement de cellules de mémoire comprenant une pluralité d'unités de groupement (MA80) agencées en rangées et en colonnes, et en ce que chacune des unités de groupement (MA80) comprend : une première cellule de mémoire (MCO) connectée à une première ligne de mots (WLi), à une première ligne de bits (BLi), et à une première ligne de plaque (PLj) ; une deuxième cellule de mémoire (MC1) connectée à la première ligne de mots (WLi), à une troisième ligne de bits (BLi+2), et à une deuxième ligne de plaque (PLj+1) ; une troisième cellule de mémoire (MC2) connectée à la première ligne de mots (WLi), à une cinquième ligne de bits (BLi+4), et à une troisième ligne de plaque (PLj+2) ; une quatrième cellule de mémoire (MC3) connectée à la première ligne de mots (WLi), à une septième ligne de bits (BLi+6), et à une quatrième ligne de plaque (PLj+3) ; une cinquième cellule de mémoire (MC4) connectée à une deuxième ligne de mots (WLi+1), à une deuxième ligne de bits (BLi+1), et à la première ligne de plaque (PLj) ; une sixième cellule de mémoire (MC5) connectée à la deuxième ligne de mots (WLi+1), à une quatrième ligne de bits (BLi+3), et à la deuxième ligne de plaque (PLj+1) ; une septième cellule de mémoire (MC6) connectée à la deuxième ligne de mots (WLi+1), à une sixième ligne de bits (BLi+5), et à la troisième ligne de plaque (PLj+2) ; une huitième cellule de mémoire (MC7) connectée à la deuxième ligne de mots (WLi+1), à une huitième ligne de bits (BLi+7), et à la quatrième ligne de plaque (PLj+3) ; une neuvième cellule de mémoire (MC8) connectée à une troisième ligne de mots (WLi+2), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une dixième cellule de mémoire (MC9) connectée à la troisième ligne de mots (WLi+2), à la troisième ligne de bits (BLi+2), et à la deuxième ligne de plaque (PLj+1) ; une onzième cellule de mémoire (MC10) connectée à la troisième ligne de mots (WLi+2), à la cinquième ligne de bits (BLi+4), et à la troisième ligne de plaque (PLj+2) ; une douzième cellule de mémoire (MC11) connectée à la troisième ligne de mots (WLi+2), à la septième ligne de bits (BLi+6), et à la quatrième ligne de plaque (PLj+3) ; une treizième cellule de mémoire (MC12) connectée à une quatrième ligne de mots (WLi+3), à la deuxième ligne de bits (BLi+1) , et à la première ligne de plaque (PLj) ; une quatorzième cellule de mémoire (MC13) connectée à la quatrième ligne de mots (WLi+3), à la quatrième ligne de bits (BLi+3), et à la deuxième ligne de plaque (PLj+1) ; une quinzième cellule de mémoire (MC14) connectée à la quatrième ligne de mots (WLi+3), à la sixième ligne de bits (BLi+5), et à la troisième ligne de plaque (PLj+2) ; et une seizième cellule de mémoire (MC15) connectée à la quatrième ligne de mots (WLi+3), à la huitième ligne de bits (BLi+7), et à la quatrième ligne de plaque (PLj+3). 23. Dispositif de mémoire ferro-électrique, caractérisé en ce qu'il comprend : un groupement de cellules de mémoire comportant une pluralité d'unités de groupement (MA90) agencées en rangées et en colonnes, et en ce que chacune des unités de groupement (MA90) comprend : une première cellule de mémoire (MCO) connectée à une première ligne de mots (WLi), à une première ligne de bits (BLi), et à une première ligne de plaque (PLj) ; une deuxième cellule de mémoire (MC1) connectée à la première ligne de mots (WLi), à une deuxième ligne de bits (BLi+1), et à la première ligne de plaque (PLj) ; une troisième cellule de mémoire (MC2) connectée à la première ligne de mots (WLi), à une troisième ligne de bits (BLi+2), et à une deuxième ligne de plaque (PLj+1) ; une quatrième cellule de mémoire (MC3) connectée à la première ligne de mots (WLi), à une quatrième ligne de bits (BLi+3), et à la deuxième ligne de plaque (PLj+1) ; une cinquième cellule de mémoire (MC4) connectée à une deuxième ligne de mots (WLi+1), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une sixième cellule de mémoire (MC5) connectée à la deuxième ligne de mots (WLi+1), à la deuxième ligne de bits (BLi+1), et à la première ligne de plaque (PLj) ; une septième cellule de mémoire (MC6) connectée à la deuxième ligne de mots (WLi+1), à la troisième ligne de bits (BLi+2), et à la deuxième ligne de plaque (PLj+1) ; et une huitième cellule de mémoire (MC7) connectée à la deuxième ligne de mots (WLi+l), à la quatrième ligne de bits (BLi+3), et à la deuxième ligne de plaque (PLj+l). 24. Dispositif de mémoire ferro-électrique, caractérisé en ce qu'il comprend : un groupement de cellules de mémoire comprenant une pluralité d'unités de groupement (MA100) agencées en rangées et en colonnes, et en ce que chacune des unités de groupement (MA100) comprend : une première cellule de mémoire (MCO) connectée à une première ligne de mots (WLi), à une première ligne de bits (BLi), et à une première ligne de plaque (PLj) ; une deuxième cellule de mémoire (MC1) connectée à la première ligne de mots (WLi), à une deuxième ligne de bits (BLi+1), et à une première ligne de plaque (PLj) ; une troisième cellule de mémoire (MC2) connectée à la première ligne de mots (WLi), à une troisième ligne de bits (BLi+2), et à une deuxième ligne de plaque (PLj+1) ; une quatrième cellule de mémoire (MC3) connectée à la première ligne de mots (WLi), à une quatrième ligne de bits (BLi+3), et à la deuxième ligne de plaque (PLj+1) ; une cinquième cellule de mémoire (MC4) connectée à une deuxième ligne de mots (WLi+1), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une sixième cellule de mémoire (MC5) connectée à la deuxième ligne de mots (WLi+1), à la deuxième ligne de bits (BLi+1) , et à la première ligne de plaque (PLj) ; une septième cellule de mémoire (MC6) connectée à la deuxième ligne de mots (WLi+1), à la troisième ligne de bits (BLi+2), et à la deuxième ligne de plaque (PLj+1) ; une huitième cellule de mémoire (MC7) connectée à la deuxième ligne de mots (WLi+1), à la quatrième ligne de bits (BLi+3), et à la deuxième ligne de plaque (PLj+1) ; une neuvième cellule de mémoire (MC8) connectée à une troisième ligne de mots (WLi+2), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une dixième cellule de mémoire (MC9) connectée à la troisième ligne de mots (WLi+2), à la deuxième ligne de bits (BLi+1), et à la première ligne de plaque (PLj) ; une onzième cellule de mémoire (MC10) connectée à la troisième ligne de mots (WLi+2), à la troisième ligne de bits (BLi+2), et à la deuxième ligne de plaque (PLj+1) ; une douzième cellule de mémoire (MC11) connectée à la troisième ligne de mots (WLi+2), à la quatrième ligne de bits (BLi+3), et à la deuxième ligne de plaque (PLj+1) ; une treizième cellule de mémoire (MC12) connectée à une quatrième ligne de mots (WLi+3), à la première ligne de bits (BLi), et à la première ligne de plaque (PLj) ; une quatorzième cellule de mémoire (MC13) connectée à la quatrième ligne de mots (WLi+3), à la deuxième ligne de bits (BLi+l), et à la première ligne de plaque (PLj) ; une quinzième cellule de mémoire (MC14) connectée à la quatrième ligne de mots (WLi+3), à la troisième ligne de bits (BLi+2), et à la deuxième ligne de plaque (PLj+1) ; et une seizième cellule de mémoire (MC15) connectée à la quatrième ligne de mots (WLi+3), à la quatrième ligne de bits (BLi+3), et à la deuxième ligne de plaque (PLj+1) .