Brevet FR2817360A1 — publié le 20020531

CIRCUIT INTEGRE AVEC DISPOSITIF DE REGULATION DE LA TENSION D'ALIMENTATION La présente invention concerne un circuit intégré comprenant un dispositif de régulation de tension d'alimentation. Dans les nouvelles technologies submicroniques, les épaisseurs d'oxydes sont très faibles, par exemple de vingt, trente-cinq, cinquante-cinq ou soixante-dix angströms. Un oxyde de trente-cinq angströms ne peut supporter une tension de plus de deux volts. lin oxyde de cinquante-cinq ou soixante-dix angströms ne peut supporter au maximum qu'une tension de respectivement 2,75 et 3,9 volts. Ainsi, avec ces nouvelles technologies, les circuits intégrés reçoivent une tension d'alimentation logique de niveau plus faible, dont le niveau est optimisé pour permettre de baisser la puissance dissipée et une grande fiabilité du circuit (protection des oxydes) tout en garantissant une vitesse maximale. Typiquement, pour des circuits intégrés en technologie submicronique avec des oxydes de 35 angströms, la tension d'alimentation logique optimum est de 1,8 volts. Pour des circuits intégrés en technologie submicronique avec des oxydes de 55 ou 70 angströms, la tension d'alimentation logique optimum est de 2,5 ou 3,3 volts. Or, les circuits intégrés sont utilisés dans des applications pour lesquelles certaines caractéristiques sont standardisées, et auxquels les circuits intégrés issus des nouvelles technologies doivent satisfaire. Dans l'invention, on s'intéresse notamment aux applications dans lesquelles le protocole série USB est utilisé comme protocole de communication. Cela concerne notamment les ordinateurs qui utilisent différents périphériques mémoires, de cryptographie ou autres. Ce protocole bien connu dont l'acronyme anglo-saxon USB signifie Bus Série Universel, correspond à une liaison série à 3 fils, deux pour les données et un pour l'alimentation. Dans ce protocole, le niveau du signal transmis sur le fil d'alimentation est de 5 volts. Les circuits intégrés réalisés dans les nouvelles technologies submicroniques doivent donc comprendre une interface d'adaptation (réduction) des niveaux, pour i être utilisables dans des applications utilisant le protocole de communication série USB. Un objet de l'invention est ainsi un dispositif de régulation de la tension d'alimentation logique externe, pour fournir une tension d'alimentation logique interne adaptée à la technologie du circuit intégré. Telle que caractérisée, l'invention concerne donc un circuit intégré recevant sur un plot externe une tension d'alimentation logique. Selon l'invention, le circuit intégré comprend un dispositif de régulation de la tension d'alimentation logique externe pour fournir une tension d'alimentation logique interne. Ce dispositif comprend deux étages de régulation, un premier étage pour fournir à partir de la tension d'alimentation logique externe, une première tension régulée appliquée comme tension d'alimentation d'un amplificateur différentiel et un deuxième étage de régulation pour fournir à partir de la tension d'alimentation logique externe, une deuxième tension régulée appliquée comme tension d'alimentation logique interne du circuit intégré, cette deuxième tension régulée étant appliquée en entrée dudit amplificateur. Cette deuxième tension régulée est appliquée à l'amplificateur par un diviseur de tension dimensionné en fonction du niveau de la tension d'alimentation logique interne recherché, typiquement 3,3 volts, 2,5 volts ou 1,8 volts. Les deux étages de régulation ont la même structure à compensation par inverseur rebouclé, offrant une grande stabilité. D'autres caractéristiques et avantages de l'invention sont détaillés dans la description suivante, faite à titre indicatif et non limitatif de t l'invention et en référence aux dessins annexés dans lesquels : - la figure 1 représente un schéma bloc d'un circuit intégré comprenant un dispositif de régulation de la tension d'alimentation externe selon l'invention ; et - la figure 2 est un schéma détaillé d'un dispositif de régulation selon l'invention. Sur la figure 1, on a représenté de façon schématique un circuit intégré 1 muni de trois broches externes bl, b2, b3, pour recevoir les trois fils d'un bus série USB. Parmi ces trois fils, on a deux fils pour la transmission des données. Ces deux fils sont notés USBDP et USBDN. Le troisième fil est le fil qui fournit la tension d'alimentation logique externe, et qui est noté USBV sur la figure. Le niveau de cette tension est de cinq volts. Selon l'invention, le circuit intégré comprend un dispositif 2 de régulation de la tension d'alimentation logique externe USBV, pour fournir la tension d'alimentation logique interne Vdd au reste de la circuiterie du circuit intégré, référencée 3 sur la figure. Dans un exemple, selon la technologie submicronique utilisée dans le circuit intégré, le dispositif 2 de régulation selon l'invention fournit une tension d'alimentation logique interne de 1,8 ou 3,3 volts. Un exemple détaillé de réalisation d'un dispositif de régulation de la tension d'alimentation logique selon l'invention est représenté sur la figure 2. Le dispositif de régulation comprend deux étages de régulation 10 et 20. Le premier étage 10 de régulation fournit une première tension régulée Veg1, à partir de la. tension d'alimentation logique externe USB V. Cette tension régulée Vregl est notamment appliquée comme tension d'alimentation d'un amplificateur différentiel 30 et d'un circuit de référence 40, par exemple un circuit à bandgap. L'amplificateur différentiel permet de contrôler le niveau de la tension d'alimentation logique interne fournie en sortie du dispositif, par comparaison avec une tension de référence Vref fournie par le circuit de référence 40, à partir de la première tension régulée Veg1. Dans l'exemple, la tension de référence Vref est appliquée sur l'entrée non inverseuse e+ de l'amplificateur 30. Le circuit de référence 40 permet de fournir une tension de référence très stable à partir de la tension régulée Veg1. Dans l'exemple, le niveau de cette tension de référence est de 1,26 volts, pour une tension régulée Vregl de 3 volts. Sur la figure, on a détaillé un circuit de référence du type à bandgap. Ce type de circuit est bien connu de l'homme du métier. Bien d'autres réalisations bien connues de l'homme du métier peuvent être utilisées. Le deuxième étage de régulation 20 fournit en sortie OUT une deuxième tension régulée à partir de la tension d'alimentation logique externe USBV. Cette deuxième tension régulée est la tension d'alimentation logique Vdd appliquée au reste de la circuiterie du circuit intégré (figure 1). Cette deuxième tension régulée Vdd est appliquée à un diviseur de tension 50. Ce diviseur 50 fournit en sortie Sd un signal Vs, qui est appliqué sur. l'autre entrée (entrée inverseuse e-) de l'amplificateur différentiel 30. Le rapport de division du diviseur 50 est déterminé pour permettre l'obtention du niveau désiré régulé en sortie. Dans une variante, on prévoit que ce rapport peut être modifié, permettant d'utiliser le dispositif de régulation dans les circuits intégrés en technologie du type 1,8 volts et 3,3 volts d'alimentation. Dans l'exemple, le diviseur comprend ainsi deux résistances R1 et R2 en série entre la sortie OUT et la masse, et une troisième résistance R3 en série avec un transistor MOS de commutation Tl, connectés en parallèle sur la deuxième résistance. Ainsi, lorsque le transistor de commutation n'est pas activé, le rapport de division est maximum, permettant l'obtention d'un niveau régulé de 1,8 volts en sortie OUT. Lorsque le transistor de commutation Tl est activé (équivalent à un circuit fermé), le rapport de division est minimum, et permet l'obtention d'un niveau régulé de 3,3 volts en sortie OUT. La commande du transistor Tl peut se faire par un circuit logique 51, typiquement un fusible programmable. Dans l'exemple, ce circuit logique est alimenté par la première tension régulée Vregl. On peut prévoir plusieurs transistors de commutation permettant l'obtention de plusieurs rapports de division. Les étages de régulation 10 et 20 comprennent la même structure à deux branches de régulation par inverseur rebouclé. La seule différence réside dans leur polarisation. En effet, le premier étage est relié à la masse par des résistances, tandis que le second étage est polarisé par la sortie de l'amplificateur. Ainsi, chaque étage de régulation comprend deux branches. Si on prend le premier étage de régulation 10, la première branche comprend : un premier transistor MOS MO de type P, qui reçoit sur sa source s la tension d'alimentation logique externe (USB~V), et dont la grille est connectée au drain, un deuxième transistor MOS M4 de type P, dont la source s est reliée au drain d du premier, et un troisième transistor MOS M5 de type N, dont le drain d est connecté au drain du deuxième. Le deuxième transistor M4 et le troisième transistor M5 forment un inverseur dont l'entrée E est formée par les grilles de ces transistors et dont la sortie S est formée par les drains de ces transistors. La deuxième branche comprend : - un premier transistor MOS Ml de type P recevant sur sa source s la tension d'alimentation logique externe USB V et dont la grille est reliée au drain, un deuxième transistor MOS M3 de type N, dont le drain d est connecté au drain du premier, et dont la source s forme la sortie de l'étage de régulation. Cette sortie est rebouclée sur l'entrée E de l'inverseur de la première branche, la sortie dudit inverseur étant connectée sur la grille du transistor M3. Cette structure à rebouclage permet d'assurer la stabilité du niveau de tension en sortie. En effet, le transistor M3 de la deuxième branche est un gros transistor. Dans l'exemple ses dimensions sont de 860 microns (W) sur 3,75 microns (L), pour une technologie HCMOS 7. La tension en sortie, est la tension sur la source de ce transistor, qui est égale à sa tension de grille moins sa tension de seuil Vtn. Cette tension est très sensible à toute variation de la tension drainsource Vds du transistor M3. Comme ce transistor peut être amené à tirer un fort courant, le rebouclage par l'inverseur M4, M5, compense toute variation de la tension Vds du transistor M3, ce qui permet d'obtenir la stabilité voulue en sortie. Dans le premier étage de régulation 10 la polarisation en courant est assurée par une résistance connectée à la masse. Dans l'exemple, cette résistance est réalisée par deux transistors MOS M6 et M7, de type N, connectés en série entre les sources des transistors M5 et M3 et la masse. Les dimensions de ces transistors utilisés en résistance sont déterminées pour obtenir le niveau désiré en sortie du premier étage de régulation, soit 3 volts dans l'exemple. Le deuxième étage de régulation 20 comprend deux branches identiques à celle du premier étage. Pour simplifier l'exposé, les éléments de ce deuxième étage sont notés avec la même référence que dans le premier, doublée d'un prime'. La polarisation de ce deuxième étage est ici assurée par la sortie de l'amplificateur 30, qui est donc connectée à la source du transistor M5'du deuxième étage de régulation. Le diviseur 50, le circuit de référence 40 et l'amplificateur 30 forment ainsi une boucle de contreréaction par laquelle on peut obtenir le niveau désiré en sortie OUT du dispositif de régulation. L'invention qui vient d'être décrite s'applique notamment aux circuits intégrés utilisés dans des systèmes électroniques dans lesquels ils sont connectés . à une liaison série USB. REVENDICATIONS 1. Circuit intégré (l) recevant sur un plot externe (b3) une tension d'alimentation logique (USB~V), caractérisé en ce qu'il comprend un dispositif de régulation (2) de ladite tension d'alimentation logique externe pour fournir une tension d'alimentation logique interne (Vdd), ce dispositif comprenant deux étages de régulation (10,20), un premier étage (10) pour fournir à partir de la tension d'alimentation logique externe, une première tension régulée (VREG) appliquée comme tension d'alimentation d'un amplificateur différentiel (30) et un deuxième étage de régulation (20) polarisé par la sortie dudit amplificateur (30), pour fournir à partir de la tension d'alimentation logique externe, une deuxième tension régulée appliquée comme tension d'alimentation logique interne (Vdd) du circuit intégré, ladite deuxième tension régulée étant appliquée en entrée dudit amplificateur. 2. Circuit intégré selon la revendication 1, caractérisé en ce que la première tension régulée (VREG) est appliquée à un circuit de référence (40), qui fournit en sortie une tension de référence (Vref) appliquée sur une entrée (e+) dudit amplificateur (30). 3. Circuit intégré selon la revendication 2, caractérisé en ce que la dite deuxième tension régulée (Vdd) est appliquée à un diviseur de tension (50) qui fournit en sortie (Sd) un signal de tension appliqué sur une autre entrée (e-) dudit amplificateur. 4. Circuit intégré selon la revendication 3, caractérisé en ce que le diviseur de tension (50) est dimensionné pour obtenir le niveau désiré en sortie (OUT) du deuxième étage de régulation (20). 5. Circuit intégré selon la revendication 4, caractérisé en ce que le diviseur de tension (50) comprend des moyens (Tl) commandés par un circuit logique (51) pour obtenir au moins un premier ou un deuxième rapport de division en fonction du niveau désiré en sortie (OUT) du deuxième étage de régulation (20). . 6. Circuit intégré selon l'une quelconque des revendications précédentes, caractérisé en ce que chaque étage de régulation comprend deux branches, une première branche comprenant un premier transistor MOS (MO) de type P, recevant sur sa source la tension d'alimentation logique externe (USB V), un deuxième transistor MOS (M4) de type P dont la source est reliée au drain du premier, et un troisième transistor MOS (M5) de type N (M5) dont le drain est connecté au drain du deuxième, les deuxième et troisième transistors formant un inverseur dont l'entrée (E) est donnée par les grilles reliées ensemble et la sortie (S) par les drains reliés ensemble, la deuxième branche comprenant un premier transistor MOS (Ml) de type P recevant sur sa source la tension d'alimentation logique externe (USBV) et un deuxième transistor MOS (M3) de type N, dont le drain est connecté au drain du premier, dont la source forme la sortie de l'étage de régulation et est connectée sur l'entrée (E) de l'inverseur de la première branche et dont la grille est connectée sur la sortie (S) dudit inverseur. 7. Circuit intégré selon la revendication 6, caractérisé en ce que le premier étage de régulation (10) comprend en outre dans la première branche, un quatrième et un cinquième transistors MOS (M6, M7), de type N, connectés en série entre la source du troisième transistor (M5) de cette branche et la masse et connectés en résistances, ces dits transistors permettant de fixer le niveau de sortie du premier étage de régulation. 8. Circuit intégré selon l'une quelconque des revendications précédentes, connecté dans un système électronique par une liaison série USB, par laquelle il reçoit ladite tension d'alimentation externe (USB~V).