Brevet FR2811092A1 — publié le 20020104

ARRIÈRE-PLAN DE L'INVENTION Domaine de l'invention La présente invention concerne un appareil de traitement qui comprend une unité centrale de traitement ou CPU qui exécute un programme, un circuit interne qui comporte une mémoire interne qui stocke des programmes internes et une mémoire externe qui stocke des programmes externes, un circuit intégré dans lequel la CPU et la mémoire interne sont intégrées sur une seule puce, et la mémoire externe peut être prévue à l'extérieur du circuit intégré, et un module de circuit intégré dans lequel la puce sur laquelle un tel circuit intégré est monté est moulée. Description de l'art antérieur Compte tenu du récent développement de la technique des circuits intégrés à grande échelle d'intégration ou LSI, une CPU qui exécute des programmes, une mémoire dans laquelle les programmes qui sont exécutés par la CPU sont stockés et divers autres modules fonctionnels peuvent être intégrés sur une seule puce, ce qui contribue fortement à diminuer la dimension des appareils, à réduire leur coût et similaire. Afin de fabriquer un tel LSI, une mémoire qui stocke des programmes peut être montée sur une puce LSI dans le cas d'un système qui exécute le même programme indépendamment des utilisateurs et qui n'a pas besoin de changer de programme après une menée à terme du programme. Cependant, s'il est nécessaire d'exécuter différents programmes en fonction des utilisateurs ou de changer un programme tandis que le programme est en utilisation, alors il est souhaitable de constituer un LSI qui soit tel qu'une mémoire externe puisse être en outre prévue à l'extérieur du LSI présentant la constitution mentionnée ci-avant et de stocker des programmes qui peuvent être éventuellement changés tandis qu'on est en utilisation ou des programmes qui diffèrent en fonction des utilisateurs dans la mémoire externe. Dans le même temps, dans le cas du système qui permet d'ajouter la mémoire externe mentionnée ci-avant à l'extérieur du LSI, il y a une probabilité que le contenu de la mémoire externe soit réécrit (programmé) de façon illicite ou que la mémoire externe soit remplacée par une mémoire qui stocke un programme illicite et qui présente la même spécification que celle de la mémoire externe, le résultat étant que des programmes importants ou des données importantes stockées dans la mémoire interne sont accédées de façon illicite et les contenus des programmes ou des données sont interprétés de façon illicite. Ce qui suit est un exemple de ce cas. Récemment, des cartes IC et des cartes magnétiques dont chacune présente une valeur monétaire ou une valeur de points correspondant à une valeur monétaire en tant que données sont en train de connaître un développement croissant. A la suite de cela, la protection des données devient d'une signification considérable de manière à empêcher la fabrication et la falsification des cartes. Pour réaliser cela, comme décrit par exemple dans la publication de demande de brevet du Japon n 2916338, la protection d'une carte en elle-même pour empêcher qu'elle ne soit accédée est proposée. Cependant, I'écriture et la lecture de données de carte sont mises en oeuvre par l'intermédiaire d'un appareil de traitement de carte. De ce fait, si l'appareil de traitement de carte interprète de façon illicite des données ou un programme, la protection d'une carte en elle-même devient imparfaite même si une telle protection est réalisée. Le système mis en exergue ci-avant selon lequel une mémoire externe est prévue a l'extérieur est également souhaité en tant qu'appareil de traitement de carte. Le problème avec le système est constitué par le fait de déterminer comment empêcher un accès illicite. BREF RÉSUMÉ DE L'INVENTION La présente invention a été élaborée au vu des circonstances mentionnées ci-avant. Par conséquent, un objet de la présente invention consiste à proposer un appareil de traitement, un circuit intégré et un module de circuit intégré permettant d'empêcher un accès illicite au moyen de l'exécution d'un programme dans une mémoire externe. Afin d'atteindre l'objet mentionné ci-avant, un appareil de traitement conformément à la présente invention est caractérisé en ce qu'il comprend: un circuit interne, le circuit interne incluant une unité centrale de traitement ou CPU qui exécute un programme; une mémoire interne qui stocke un programme interne; une ligne de bus qui connecte la CPU à la mémoire interne, laquelle ligne de bus s'étend de façon externe et transmet une adresse et des données; et une section de brouillage qui est prévue au niveau d'une sortie et d'une entrée de la ligne de bus jusqu'à l'extérieur et qui brouille au moins les données prises parmi l'adresse et les données sur la ligne de bus; et une mémoire externe prévue à l'extérieur d'une partie s'étendant à l'extérieur de la ligne de bus et qui stocke un programme externe, dans lequel: le circuit interne inclut en outre un contrôleur d'adresse qui surveille si l'adresse sur la ligne de bus est une adresse dans une région d'adresses prédéterminée tandis que le programme qui est stocké dans la mémoire externe est en train d'être exécuté et qui notifie à la CPU la détection de l'adresse dans la région prédéterminée. L'appareil de traitement conformément à la présente invention comporte le circuit interne qui inclut le contrôleur d'adresse comme mis en exergue ci-avant. De ce fait, même si le programme qui est stocké dans par exemple la mémoire externe est remplacé de façon illicite par un autre programme, des programmes importants et des données importantes sont stockés dans la région d'adresses prédéterminée et la CPU reçoit notification du fait que la région d'adresses est accédée depuis l'extérieur. Ceci permet à la CPU de prendre des mesures, y compris l'invalidation de l'accès en réponse à la notification, I'arrêt complet de l'exécution du programme qui est stocké dans la mémoire externe et la notification à l'extérieur de la CPU d'un tel accès illicite. Dans l'appareil de traitement conformément à la présente invention, la CPU peut empêcher typiquement un accès à l'adresse détectée par le contrôleur d'adresse lorsqu'elle en reçoit notification par le contrôleur d'adresse. En outre, dans l'appareil de traitement conformément à la présente invention, la mémoire interne peut inclure une mémoire morte ou ROM; et le contrôleur d'adresse peut surveiller si oui ou non l'adresse sur la ligne de bus est une adresse dans une partie de régions d'adresses comme alloué à la ROM. Dans ce cas, la ROM stocke de préférence un programme de système d'exploitation ou OS dans une partie de la région d'adresses surveillée par le contrôleur d'adresse parmi les régions d'adresses allouées à la ROM. Le programme OS (système d'exploitation) sert à commander l'appareil de traitement pris dans sa globalité et il est par conséquent d'une grande importance que le programme OS ne soit pas accédé de façon illicite. En outre, dans un appareil de traitement conformément à la présente invention, il est préférable que la mémoire interne inclue une mémoire morte ou ROM et une mémoire vive ou RAM; et le contrôleur d'adresse surveille si oui ou non l'adresse sur la ligne de bus est une adresse dans au moins une partie de régions d'adresses allouée à la ROM et surveille si oui ou non l'adresse sur la ligne de bus est une adresse dans au moins une partie de régions d'adresses allouées à la RAM. Ce faisant, il est possible de protéger des données lisibles et écrivables qui sont stockées dans la RAM vis-à-vis d'un accès de façon illicite depuis l'extérieur. En outre, afin d'atteindre l'objet mentionné ci-avant, un circuit intégré est caractérisé en ce qu'il est constitué en intégrant, sur une seule puce, une CPU qui exécute un programme; une mémoire interne qui stocke un programme interne; une ligne de bus qui connecte la CPU à la mémoire interne, qui s'étend de façon externe, qui comporte une partie s'étendant vers l'extérieur dont une mémoire externe qui stocke un programme externe est prévue à l'extérieur, et qui transmet une adresse et des données; une section de brouillage prévue au niveau d'une entrée et d'une sortie de la ligne de bus vers l'extérieur et qui brouille au moins les données prises parmi l'adresse et les données sur la ligne de bus; et un contrôleur d'adresse qui surveille si oui ou non l'adresse sur la ligne de bus est une adresse dans une région d'adresses prédéterminée tandis que le programme qui est stocké dans la mémoire externe est en train d'être exécuté et qui adresse une notification à la CPU lors de la détection de l'adresse dans la région prédéterminée. Le circuit intégré selon la présente invention présente la constitution mise en exergue ci-avant, et procure des fonctions et avantages équivalents de ceux de l'appareil de traitement selon la présente invention. En outre, puisque le circuit intégré conformément à la présente invention est monté sur une seule puce (LSI), il est difficile d'inspecter et d'examiner l'agencement de circuit ou la sortie de tension électrique du LSI sans utiliser un microscope à agrandissement élevé et un dispositif à usinage fin. A cet égard également, le circuit intégré conformément à la présente invention permet d'empêcher l'interprétation et l'interpolation de données. Dans le circuit intégré conformément a la présente invention, la CPU peut typiquement empêcher l'accès à l'adresse qui est détectée par le contrôleur d'adresse lorsqu'elle en reçoit notification par le contrôleur d'adresse tel que dans le cas de l'appareil de traitement mis en exergue ci-avant conformément à la présente invention. En outre, dans le circuit intégré conformément à la présente invention, la mémoire interne peut inclure une mémoire morte ou ROM; et le contrôleur d'adresse peut surveiller si oui ou non l'adresse sur la ligne de bus est une adresse dans au moins une partie de régions d'adresses allouées à la ROM. Dans ce cas, la ROM stocke de préférence un programme OS dans une partie de la région d'adresses qui est surveillée par le contrôleur d'adresse parmi les régions d'adresses qui sont allouées à la ROM. Qui plus est, dans un appareil de traitement conformément à la présente invention, il est préférable que la mémoire interne inclue une ROM et une RAM; et le contrôleur d'adresse surveille si oui ou non l'adresse sur la ligne de bus est une adresse dans au moins une partie de régions d'adresses allouée à la ROM et surveille si oui ou non l'adresse sur la ligne de bus est une adresse dans au moins une partie de régions d'adresses allouées à la RAM. Additionnellement, afin d'atteindre l'objet mentionné ci-avant, un module de circuit intégré conformément à la présente invention est caractérisé en ce qu'il est constitué en intégrant, sur une seule puce, une CPU qui exécute un programme; une mémoire interne qui stocke un programme interne; une ligne de bus qui connecte la CPU à la mémoire interne, qui s'étend de façon externe, qui comporte une partie s'étendant vers l'extérieur dont une mémoire externe qui stocke un programme externe est prévue à l'extérieur et qui transmet une adresse et des données; une section de brouillage prévue au niveau d'une entrée et d'une sortie de la ligne de bus vers l'extérieur et qui brouille au moins les données prises parmi l'adresse et les données sur la ligne de bus; et un contrôleur d'adresse qui surveille si l'adresse sur la ligne de bus est une adresse dans une région d'adresses prédéterminée tandis que le programme qui est stocké dans la mémoire externe est en train d'être exécuté et qui adresse une notification à la CPU lors de la détection de l'adresse dans la région prédéterminée, et en réalisant un moulage de l'unique puce. Le module de circuit intégré conformément à la présente invention est constitué en moulant le circuit intégré conformément à la présente invention (LSI). Par conséquent, en plus des fonctions et avantages équivalents de ceux du LSI selon la présente invention, il est possible de rendre davantage difficile un contact avec des parties de circuit telles que la ligne de bus interne en moulant le circuit. Il est pratiquement impossible d'inspecter et d'examiner la sortie de tension électrique du LSI. En outre, il est possible d'assurer mieux l'empêchement de l'interprétation et de l'interpolation de données internes. BRÈVE DESCRIPTION DES DESSINS La figure 1 est un schéma fonctionnel qui représente la constitution d'un mode de réalisation d'un appareil de traitement conformément à la présente invention; la figure 2 est un organigramme de programme dans un appareil de traitement de carte 1 représenté sur la figure 1; la figure 3 est une vue explicative pour la fonction d'une section de brouillage; la figure 4 est une vue en perspective externe d'un mode de réalisation du module de circuit intégré conformément à la présente invention; et la figure 5 est une vue en coupe typique du module de circuit intégré représenté sur la figure 4. DESCRIPTION DES MODES DE RÉALISATION PREFERES La figure 1 est un schéma fonctionnel de circuit qui représente la constitution d'un mode de réalisation d'un appareil de traitement conformément à la présente invention. Le mode de réalisation présenté ici présente une constitution telle qu'un appareil de traitement de carte qui accède à une carte IC. Un appareil de traitement de carte 1 qui est représenté sur la figure 1 est constitué par un circuit interne 10 et par une mémoire externe 20 prévue à l'extérieur. Le circuit interne 10 est monté sur une puce LSI 100. Cette puce LSI 100 est également un mode de réalisation d'un circuit intégré conformément à la présente invention. Le circuit interne 10 qui est monté sur la puce LSI 100 comprend une CPU 101, une ROM interne 102, une RAM interne 103, une interface de carte IC (ICIF) 104, une interface externe (EXIF) 105 et un contrôleur d'adresse (AC) 106. Ces éléments constitutifs sont connectés de façon mutuelle au moyen d'un bus d'adresse 111 et au moyen d'un bus de données 112. Le bus d'adresse 111 et le bus de données 112 s'étendent jusqu'à l'extérieur de la puce LSI 100 au travers d'une section de brouillage 107 qui est agencée au niveau de sorties/d'entrées sur/depuis les extérieurs du bus d'adresse 111 et du bus de données 112. La mémoire externe 20 qui est constituée par une ROM externe 121 et par une RAM externe 122 est connectée aux parties s'étendant vers l'extérieur 111 a et 112a du bus d'adresse 111 et du bus de données 112, de façon respective. Ici, la CPU 120 sert à exécuter des programmes qui sont stockés dans la ROM interne 102 et des programmes qui sont stockés dans la ROM externe 121. La ROM interne 102 et la RAM interne 103 sont un exemple d'une mémoire interne conformément à la présente invention. Parmi la ROM 102 et la RAM 103, la ROM interne 102 stocke en son sein un logiciel de démarrage initial qui démarre au niveau d'une adresse de démarrage initial lorsque l'alimentation est mise en route, un logiciel OS (système d'exploitation), un logiciel de dispositif de pilotage pour un traitement de carte IC, un logiciel de dispositif de pilotage pour l'interface externe 105 et similaire. Il existe une pluralité de types de commandes de communication entre des cartes IC tels que par exemple ISO 7816 T1 et TO. Selon ce mode de réalisation, une pluralité de types de logiciels de dispositif de pilotage pour un traitement de carte IC sont stockés dans la ROM interne 102 de telle sorte que l'appareil de traitement puisse utiliser une pluralité de types de cartes IC 200 par l'intermédiaire de l'interface de carte IC 104 et puisse y accéder de façon sélective, lorsque nécessaire. Selon ce mode de réalisation, au moins deux types de logiciels de dispositif de pilotage (qui seront appelés respectivement "IC-TI" et "ICT0") pour accéder à une carte IC conformément aux commandes de communication qui satisfont les standards respectifs ISO 7816 T1 et TO sont stockés dans la ROM interne 102. En outre, un appareil hôte 300 qui commande en tant qu'hôte cet appareil de traitement de carte 1 est connecté à l'interface externe 105. Le logiciel de dispositif de pilotage d'interface externe qui est stocké dans la ROM interne 102 prend en charge la communication entre l'appareil de traitement 1 et l'appareil hôte 300 par l'intermédiaire de l'interface externe 105. En tant que logiciel de dispositif de pilotage d'interface externe, une pluralité de types de logiciels de dispositif de pilotage incluant par exemple un logiciel de dispositif de pilotage pour une vitesse de transmission de 9600 bits par seconde ou bps, celui pour 19200 bps et similaire sont stockés dans la ROM interne 102 et sont utilisés de façon sélective lorsque nécessaire. Selon ce mode de réalisation, au moins deux types de logiciels de dispositif de pilotage, c'est-à-dire un logiciel de dispositif de pilotage pour une vitesse de transmission de 9600 bps (qui sera appelé "EX-9600") et celui pour une vitesse de transmission de 19200 bps (qui sera appelé "EX-19200") sont stockés dans la ROM interne 102. La RAM interne 103 est utilisée en tant que région opératoire lorsque la CPU 101 exécute un programme, pour stocker temporairement des données qui sont en train d'être traitées. En outre, un logiciel d'application pour sélectionner l'un des plusieurs logiciels de dispositif de pilotage IC-T1 et IC-T0 pour un accès de carte IC et pour sélectionner l'un des plusieurs logiciels de dispositif de pilotage EX-9600 et EX-19200 pour l'interface externe 105 sont stockés dans la ROM externe 121. Il est également possible de stocker un logiciel d'application pour commander un équipement d'affichage qui n'est pas représenté dans la ROM externe 121. La RAM externe 122 est utilisée en tant que région d'opération ou opératoire lors de l'exécution d'un programme d'application qui est stocké dans la ROM externe 121. Selon ce mode de réalisation, des adresses sont allouées à la ROM interne 102, à la RAM interne 103, à la ROM externe 121 et à la RAM externe 122 comme représenté au niveau du tableau 1 ci-après. Tableau 1 Elément Région d'adresse ROM interne 00010000-0002FFFF RAM interne 00030000-0004FFFF ROM externe 00050000-0006FFFF RAM externe 000700000008FFFF La figure 2 est un organigramme de programme pour l'appareil de traitement de carte 1 qui est représenté sur la figure 1. Sur la figure 2, "OS", "IC-TI" et "EX-9600" représentent le logiciel de système d'exploitation ou OS, I'un des plusieurs types de logiciels de dispositif de pilotage pour un accès de carte IC et l'un des plusieurs types de logiciels de dispositif de pilotage pour une communication avec l'appareil hôte par l'intermédiaire de l'interface externe 105, de façon respective, tous ces logiciels étant stockés dans la ROM interne 102. "APLI" représente le logiciel d'application qui est stocké dans la ROM externe 121. "APLI", "IC-TIl" et "EX-9600" communiquent seulement avec le logiciel OS pour la transmission d'information et similaire et ne communiquent pas les uns avec les autres. Ceci est vrai pour un cas dans lequel un logiciel autre que le logiciel qui est représenté sur la figure 2 est exécuté. C'est-à-dire que le logiciel communique seulement avec le logiciel OS. Selon ce mode de réalisation, un système de logiciel est construit comme décrit ci-avant et un accès illicite au logiciel OS est prohibé comme il sera décrit ultérieurement et ainsi, une interprétation illicite et une interpolation illicite peuvent être empêchées même si la ROM externe 121 est remplacée par une ROM qui stocke un logiciel d'application illicite. Puis la fonction de la section de brouillage 107 sera décrite. La figure 3 est une vue explicative pour la fonction de la section de brouillage 107. Dans cette section de brouillage 107, un brouillage qui est représenté au niveau du tableau 2 ci-après est mis en oeuvre pour respectivement des adresses et des données. Tableau 2 Elément Conversion de A1 à A2 A1 0005XXXX A2 OOOAXXXX Elément Conversion de D1 à D2 Conversion de D2 à D1 A1 XXXXXXXX XXXXXXXX A2 XXXXXXXX XXXXXXXX Dans le tableau 2 présenté ci-avant, X représente un nombre hexadécimal arbitraire. La section de brouillage 107 convertit un nombre hexadécimal au niveau du cinquième emplacement d'une adresse A1 émise en sortie depuis la CPU 101 selon un complément. Le tableau 2 représente un cas dans lequel 5 en hexadécimal au niveau du cinquième emplacement de l'adresse A1 est converti selon A par brouillage et l'adresse A1 est ainsi convertie selon une adresse A2. En ce qui concerne des données sur le bus de données, des nombres hexadécimaux dans l'ensemble des huit emplacements sont convertis selon des compléments et ainsi, des données internes D1 sont converties selon des données externes D2 et les données externes D2 sont converties selon les données internes D1. Il est à noter que la description présentée ci-avant est seulement un exemple de brouillage et que des algorithmes de brouillage dans la section de brouillage de la présente invention ne doivent pas être limités à l'algorithme mentionné ci-avant. En outre, selon ce mode de réalisation, la section de brouillage brouille à la fois les adresses et les données. Cependant, il n'est pas nécessairement requis de mettre en ceuvre un brouillage pour à la fois les adresses et les données conformément à la présente invention mais seulement les données peuvent être brouillées. Par retour à la figure 1, le contrôleur d'adresse AC sera décrit. Lors de l'exécution du logiciel d'application qui est stocké dans la ROM externe 121, la CPU 101 transmet un signal ACE de niveau logique 1 qui indique que le logiciel qui est stocké dans la ROM externe 121 est exécuté au contrôleur d'adresse ou AC 106. Le contrôleur d'adresse 106 surveille le bus d'adresse 111 pour apprécier si oui ou non une adresse sur le bus d'adresse 111 est dans une région d'adresses prédéterminée qui est préétablie à l'avance. Selon ce mode de réalisation, le contrôleur d'adresse 106 surveille le bus d'adresse 111 afin d'apprécier si oui ou non une adresse sur le bus d'adresse 111 est XXX2XXXX en hexadécimal. Ici, le logiciel OS est stocké dans la région d'adresses XXX2XXXX de la ROM interne 102. Pour être spécifique, le contrôleur d'adresse 106 surveille 4 bits en hexadécimal au niveau du cinquième emplacement, détecte si oui ou non les 4 bits coïncident avec un motif de 4 bits "0010" et s'il y a coïncidence, obtient un signal AC4 de niveau logique 1. Si le signal AC4 et le signal ACE qui est reçu depuis la CPU 101 sont à un niveau logique 1, un signal d'interruption ACF de niveau logique 1 est émis en sortie sur la CPU 101. C'est-à-dire que ce signal d'interruption ACF représente qu'une adresse dans la région d'adresses prédéterminée de la ROM interne 102 est accédée tandis que le programme qui est stocké dans la ROM externe 121 est en train d'être exécuté. Lorsque la CPU 101 reçoit le signal d'interruption ACF, un programme d'interruption préétabli à l'intérieur de l'OS est démarré. Puis la CPU 101 reconnaît que l'adresse est accédée de façon illicite depuis l'extérieur, empêche l'accès et exécute un traitement qui a été préétabli pour un quelconque accès illicite éventuel. Comme représenté au niveau du tableau 1, les adresses 00010000 à 0002FFFF selon une représentation hexadécimale sont allouées à la ROM interne 102. Selon ce mode de réalisation, toutes les régions d'adresses de la ROM interne 102 ne sont pas empêchées d'être accédées mais les régions d'adresses 00010000 à 0001FFFF sont accessibles depuis l'extérieur. En outre, tandis que le programme qui est stocké dans la ROM interne 102 est en train d'être exécuté, le niveau logique du signal ACE qui est émis en sortie depuis la CPU 101 sur le contrôleur d'adresse 106 devient égal à 0. Dans ce cas, même si le contrôleur d'adresse 106 détecte une adresse dans une région d'adresses préétablie, un signal d'interruption ACF n'est pas transmis à la CP 101. Par conséquent, lorsque le programme qui est stocké dans la ROM interne 102 est exécuté, toutes les régions d'adresses de la ROM interne 102 sont accessibles. Dans le mode de réalisation présenté ci-avant, le contrôleur d'adresse 106 détecte la région d'adresses XXX2XXXX en représentation hexadécimale, c'est-à-dire une partie des régions d'adresses de la ROM interne 102. Selon une variante, à la fois une partie des régions d'adresses de la ROM interne 102 et une partie des régions d'adresses de la RAM interne 103 peuvent être détectées en détectant par exemple des régions d'adresses XXX2XXXX et XXX4XXXX en représentation hexadécimale. En créant un programme de telle sorte que les données qui sont empêchées d'être envoyées vers l'extérieur par inadvertance, parmi les données stockées dans la RAM interne 103, tandis qu'un programme est en train d'être exécuté, soient stockées dans la région d'adresses XXX4XXXX, il est possible d'empêcher une lecture de données illicites. En outre, selon ce mode de réalisation, seulement une partie des régions d'adresses de la ROM interne 102 ou de la RAM interne 103 est détectée. Selon une variante, le contrôleur d'adresse 106 peut détecter soit toutes les régions d'adresses de la ROM interne 102, soit celles de la RAM interne 103 ou les deux. Selon ce mode de réalisation, le circuit interne 10, parmi les éléments constitutifs de l'appareil de traitement de données 1 qui est représenté sur la figure 1, est monté sur une seule puce LSI 100. De ce fait, sans utiliser un microscope à agrandissement élevé et sans un dispositif d'usinage fin, il est difficile d'inspecter et d'examiner l'agencement de circuit d'un LSI ou sa sortie de tension électronique. A cet égard également, ce mode de réalisation empêche l'interprétation illicite et l'interpolation illicite de données ou de programmes. La figure 4 est une vue en perspective externe d'un mode de réalisation d'un module de circuit intégré conformément à la présente invention. La figure 5 est une vue en coupe typique du module de circuit intégré. Dans un module de circuit intégré 400, une puce LSI 100 qui présente un agencement de circuit représenté sur la figure 1 est prévue àa l'intérieur. La périphérie de la puce 100 est complètement moulée au moyen d'une résine synthétique non conductrice 410 (107ç./cm ou plus) et seulement des bornes de connexion 420 sont mises à nu à l'extérieur du moule. En moulant la puce LSI 100 à l'aide d'un matériau isolant électrique, il devient davantage difficile d'entrer en contact avec des parties de circuit telles qu'une ligne de bus interne et il devient par conséquent pratiquement impossible d'inspecter et d'examiner la sortie de tension électrique du LSI. Par conséquent, il est possible d'assurer davantage un empêchement de l'interprétation et de l'interpolation de données internes. REVENDICATIONS 1. Appareil de traitement caractérisé en ce qu'il comprend: un circuit interne (10), ledit circuit interne incluant une unité centrale de traitement ou CPU (101) qui exécute un programme; une mémoire interne (102, 103) qui stocke un programme interne; une ligne de bus (111) qui connecte ladite CPU à ladite mémoire interne, laquelle ligne de bus s'étend de façon externe et transmet une adresse et des données; et une section de brouillage (107) qui est prévue au niveau d'une sortie et d'une entrée de ladite ligne de bus jusqu'à l'extérieur et qui brouille au moins les données prises parmi l'adresse et les données 1 0 sur la ligne de bus; et une mémoire externe (20) prévue à l'extérieur d'une partie s'étendant à l'extérieur de ladite ligne de bus (111) et qui stocke un programme externe, dans lequel: ledit circuit interne (10) inclut en outre un contrôleur d'adresse (106) qui surveille si l'adresse sur ladite ligne de bus est une adresse dans une région d'adresses prédéterminée tandis que le programme qui est stocké dans ladite mémoire externe (20) est en train d'être exécuté et qui notifie à ladite CPU la détection de l'adresse dans la région prédéterminée. 2. Appareil de traitement selon la revendication 1, caractérisé en ce que ladite CPU (101) empêche un accès à l'adresse détectée par ledit contrôleur d'adresse (106) suite à une notification par ledit contrôleur d'adresse. 3. Appareil de traitement selon la revendication 1, caractérisé en ce que: ladite mémoire interne (102, 103) inclut une ROM (102); et ledit contrôleur d'adresse (106) surveille si oui ou non l'adresse sur la ligne de bus (111) est une adresse dans une partie de régions d'adresses comme alloué à la ROM. 4. Appareil de traitement selon la revendication 1, caractérisé en ce que: ladite mémoire interne (102, 103) inclut une ROM (102) et une RAM (103); ledit contrôleur d'adresse (106) surveille si oui ou non l'adresse sur la ligne de bus (111) est une adresse dans au moins une partie de régions d'adresses comme alloué à la ROM et surveille si oui ou non l'adresse sur la ligne de bus est une adresse dans au moins une partie de régions d'adresses comme alloué à la RAM. 5. Circuit intégré constitué en intégrant, sur une seule puce, une CPU (101) qui exécute un programme; une mémoire interne (102, 103) qui stocke un programme interne; une ligne de bus (111) qui connecte ladite CPU à ladite mémoire interne, qui s'étend de façon externe, qui comporte une partie s'étendant vers l'extérieur dont une mémoire externe (20) qui stocke un programme externe est prévue à l'extérieur, et qui transmet une adresse et des données; une section de brouillage (107) prévue au niveau d'une entrée et d'une sortie de ladite ligne de bus (111) vers l'extérieur et qui brouille au moins les données prises parmi l'adresse et les données sur la ligne de bus; et un contrôleur d'adresse (106) qui surveille si oui ou non l'adresse sur ladite ligne de bus est émise en sortie en tant qu'adresse dans une région d'adresses prédéterminée tandis que le programme qui est stocké dans ladite mémoire externe est en train d'être exécuté et qui adresse une notification à ladite CPU lors de la détection de l'adresse dans la région prédéterminée. 6. Circuit intégré selon la revendication 5, caractérisé en ce que ladite CPU (101) empêche un accés à l'adresse qui est détectée par ledit contrôleur d'adresse (106) lorsqu'elle en reçoit notification par ledit contrôleur d'adresse. 7. Circuit intégré selon la revendication 5, caractérisé en ce que: ladite mémoire interne (102, 103) inclut une ROM (102); ledit contrôleur d'adresse (106) surveille si l'adresse sur ladite ligne de bus (111) est une adresse dans une partie de régions d'adresses comme alloué à la ROM. 8. Module de circuit intégré caractérisé en ce qu'il est constitué en intégrant, sur une seule puce, une CPU (101) qui exécute un programme; une mémoire interne (102, 103) qui stocke un programme interne; une ligne de bus (111) qui connecte ladite CPU à ladite mémoire interne, qui s'étend de façon externe, qui comporte une partie s'étendant vers l'extérieur dont une mémoire externe (20) qui stocke un programme externe est prévue à l'extérieur et qui transmet une adresse et des données; une section de brouillage (107) prévue au niveau d'une entrée et d'une sortie de ladite ligne de bus (111) vers l'extérieur et qui brouille au moins les données prises parmi l'adresse et les données sur la ligne de bus; et un contrôleur d'adresse (106) qui surveille si I'adresse sur ladite ligne de bus est une adresse dans une région d'adresses prédéterminée tandis que le programme qui est stocké dans ladite mémoire externe (20) est en train d'être exécuté et qui adresse une notification à ladite CPU lors de la détection de l'adresse dans la région prédéterminée, et en réalisant un moulage de l'unique puce.