Brevet FR2813462A1 — publié le 20020301

CIRCUIT TAMPON POUR LA RECEPTION D'UN SIGNAL D'HORLOGE La présente invention concerne un circuit tampon comprenant des moyens de transfert sur sa sortie d'un signal logique reçu en entrée, les moyens de transfert comprenant au moins une porte logique présentant un point de basculement sensible à la tension d'alimentation du circuit tampon. Dans les circuits intégrés, il est fréquent que des signaux logiques externes soient reçus par l'intermédiaire de circuits tampons assurant la mise en forme de ces signaux. De tels circuits tampons comprennent généralement des portes logiques qui présentent un point de basculement ("trip-point") sensible aux variations de la tension d'alimentation appliquée aux circuits intégrés. Or, certaines opérations provoquent parfois un fort appel de courant dans l'étage de sortie des circuits intégrés qui entraîne une baisse temporaire mais significative de la tension d'alimentation. Une telle baisse de la tension d'alimentation entraîne elle-même une baisse du seuil de basculement des circuits tampons qui est à l'origine de l'émission de signaux erronés, comme cela sera mieux compris au moyen d'un exemple. La figure 1 représente schématiquement un circuit intégré 1 agencé sur un support d'interconnexion 10. Le circuit intégré 1 comprend des plages de contact Pi à P5 connectées à des plages Pl' à P5' du support 10 par l'intermédiaire de fils métalliques il soudés aux ultrasons. La plage Pl reçoit un potentiel de masse GND, la plage P2 reçoit une tension d'alimentation VCC, la plage P3 reçoit un signal d'horloge externe CLKEXT, la plage P4 est prévue pour recevoir des données DTR et la 2 2813462 plage P5 est prévue pour émettre des données DTX. En raison de la résistivité des fils 11 et de leur inductance parasite, le potentiel de masse GND présent sur la plage Pl peut, dans des conditions décrites ci- après, être différent du potentiel de masse externe GNDEXT présent sur la plage Pl'. De même, la tension d'alimentation VCC reçue sur la plage P2 peut être différente de la tension d'alimentation externe VCCEXT présente sur la plage P2'. Le signal d'horloge externe CLKEXT reçu sur la plage P3 est appliqué au coeur 2 du circuit intégré (représenté schématiquement par un bloc) par l'intermédiaire d'un circuit tampon 3 comprenant deux portes inverseuses en cascade 4, 5, dont la sortie délivre un signal d'horloge interne CLK qui recopie les variations du signal d'horloge externe CLKEXT. Les données DTX émises par le coeur 2 du circuit intégré sont délivrées sur la plage P5 par l'intermédiaire d'un tampon de sortie 6 comprenant deux portes inverseuses en cascade 7, 8. La porte inverseuse de sortie 8 comprend un transistor tire-haut 8-1 ("pull-up") de fortes dimensions, capable de délivrer un courant important lors de l'émission d'un "1" en présence d'une charge fortement capacitive. De même, la porte 8 comprend un transistor tire-bas 8-2 ("pull-down") de fortes dimensions, capable de recevoir un courant important lors de l'émission d'un "0" (GND) en présence d'une charge fortement capacitive. Une telle charge capacitive est par exemple un bus de données connecté à la plage P5', présentant une capacité parasite élevée. Ainsi, lorsque le circuit intégré 1 émet des données sur la plage P5 en présence d'une charge fortement capacitive, le fort courant sortant lors de l'émission d'un "1" entraîne une chute de tension dans le fil d'alimentation 11 reliant la plage P2 à la plage P2' et une diminution de la tension d'alimentation interne VCC relativement à la tension externe VCCEXT. De même, le 3- 2813462 fort courant entrant lors de l'émission d'un "0" entraîne une chute de tension dans le fil d'alimentation 11 reliant la plage Pl à la plage Pl' et une augmentation du potentiel de la masse interne GND relativement à la masse externe GNDEXT. Or, dans les transmissions de données synchrones, l'envoi de données est généralement synchronisé avec les fronts d'horloge, généralement les fronts descendants, de sorte qu'une telle fluctuation de la tension d'alimentation interne VCC ou du potentiel de masse GND se produit simultanément à la réception d'un front de variation du signal d'horloge externe CLKEXT. Les figures 2A à 2D illustrent les conséquences d'une baisse de la tension VCC au moment de la réception d'un front descendant du signal d'horloge. La figure 2A représente le signal d'horloge CLKEXT reçu sur la plage P3 au moment d'un front descendant et la figure 2D représente le signal d'horloge CLK délivré par la sortie du tampon 3. La figure 2B représente une donnée DTX émise par la plage P5 et la figure 2C représente la tension d'alimentation interne VCC reçue par la plage P2. Sur la figure 2A, le trait pointillé représente le point de basculement Vt des portes inverseuses 4, 5, qui est généralement égal à VCC/2. A un instant tO, le signal d'horloge CLKEXT présente un front descendant et commence à diminuer. A un instant tl, le signal d'horloge CLKEXT atteint le point de basculement des portes 4, 5 de sorte que la sortie du tampon 3 bascule, le signal d'horloge CLK passant30 également à 0. Le passage à O du signal d'horloge CLK déclenche l'émission d'une donnée, ici une donnée à 1 (fig. 2B), et l'émission de la donnée provoque une baisse significative de la tension VCC (fig. 2C). Il s'ensuit que le point de basculement Vt des portes 4, 5 baisse également (fig. 2A) et devient inférieur au signal d'horloge CLKEXT à un instant t2, de sorte que les portes 4, 5 basculent à nouveau. Le signal d'horloge CLK délivré par le tampon 3 passe ainsi à 1 alors qu'il devrait rester à 0. A un instant t3, la tension d'alimentation VCC remonte, le point de basculement Vt remonte et redevient supérieur au signal d'horloge CLKEXT, et le signal d'horloge CLK repasse à 0. En définitive, après le passage à 0 du signal d'horloge externe CLKEXT, on voit apparaître à la sortie du circuit tampon 3 un signal parasite de courte durée. Ce signal parasite risque d'être traité par le circuit intégré comme une impulsion du signal d'horloge ce qui conduira à des erreurs de fonctionnement, par exemple l'émission d'une donnée avant que le "vrai" front descendant suivant du signal d'horloge externe n'apparaisse. Dans l'art antérieur, il est connu de prévenir ce problème en réalisant des tampons d'entrée au moyen de portes inverseuses à hystérésis de commutation, généralement des triggers de Schmitt inverseurs. De tels inverseurs de Schmitt présentent un seuil de basculement à l'état bas Vtl et un seuil de basculement à l'état haut Vth distincts, le premier étant inférieur au second. Toutefois, selon les constatations faites par la demanderesse, les inverseurs de Schmitt ne permettent pas de supprimer complètement les risques d'émission de signaux parasites. Cela est illustré sur les figures 3A à 3D, qui représentent l'aspect des signaux des figures 2A à 2D lorsque le tampon d'entrée 3 comprend deux inverseurs de Schmitt en cascade. On voit qu'une forte baisse de la tension d'alimentation VCC (fig. 3C) suite à l'émission d'une donnée à 1 (fig. 3B) peut également, à un instant t2, faire baisser le point de basculement à l'état haut Vth des inverseurs de Schmitt en dessous du niveau du signal d'horloge CLKEXT (fig. 3A). Dans ces conditions, le signal d'horloge interne CLK présente ici également une impulsion parasite, qui disparaît à l'instant t3 lorsque le point de basculement à l'état bas t5 2813462 Vtl des inverseurs de Schmitt devient supérieur au signal d'horloge externe CLKEXT. La présente invention vise à pallier cet inconvénient. Plus particulièrement, un objectif de la présente invention est de prévoir un circuit tampon qui ne soit pas sensible à une baisse de la tension d'alimentation intervenant après un front montant et/ou descendant du signal reçu en entrée. Cet objectif est atteint par la prévision d'un circuit tampon comprenant des moyens de transfert sur sa sortie d'un signal logique reçu en entrée, les moyens de transfert comprenant au moins une porte logique présentant un point de basculement sensible à la tension d'alimentation du circuit tampon, le circuit tampon comprenant des moyens pour délivrer un signal d'inhibition d'une durée déterminée quand le signal logique présente un front descendant et/ou un front montant, des moyens d'inhibition des moyens de transfert, agencés pour isoler la sortie de l'entrée du circuit tampon lorsque le signal d'inhibition est délivré, et des moyens de mémorisation, agencés pour maintenir à la sortie du circuit tampon la valeur logique qui y est présente lorsque le signal d'inhibition est délivré. Selon un mode de réalisation, les moyens pour délivrer le signal d'inhibition comprennent une ligne à retard recevant en entree un signal de référence présentant les mêmes fronts descendants et/ou montants que le signal logique, et une porte logique recevant sur une première entrée la sortie de la ligne à retard et sur une seconde entrée le signal de référence. Selon un mode de réalisation, les moyens pour délivrer le signal d'inhibition reçoivent en entrée un signal de référence prélevé à la sortie du circuit tampon. Selon un mode de réalisation, les moyens de transfert comprennent une première et une deuxième portes 6 2813462 inverseuses en série et les moyens d'inhibition comprennent un premier interrupteur agencé entre les deux portes inverseuses. Selon un mode de réalisation, les moyens de transfert comprennent une première et une deuxième portes inverseuses en série, et les moyens de mémorisation comprennent une troisième porte inverseuse recevant en entrée la sortie de la deuxième porte inverseuse, la sortie de la troisième porte inverseuse étant reliée à l'entrée de la deuxième porte inverseuse par l'intermédiaire d'un second interrupteur. Selon un mode de réalisation, les premier et second interrupteurs sont pilotés par des signaux inverses de manière que le premier interrupteur soit fermé quand le second est ouvert, et réciproquement. Selon un mode de réalisation, le circuit tampon comprend des moyens pour bloquer les moyens délivrant le signal d'inhibition du circuit tampon. La présente invention concerne également un circuit électronique comprenant au moins un circuit tampon selon l'invention dont l'entrée est reliée à une borne du circuit électronique destinée à recevoir un signal d'horloge. Selon un mode de réalisation, le circuit électronique comprend des moyens pour émettre des données en synchronisation avec des fronts descendants et/ou montants du signal d'horloge. Selon un mode de réalisation, le circuit électronique comprend un plan mémoire et des moyens pour émettre, en synchronisation avec des fronts descendants et/ou montants du signal d'horloge, des données lues dans le plan mémoire. Selon un mode de réalisation, le signal d'inhibition du circuit tampon n'est émis que pendant des périodes d'émission de données. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un exemple de réalisation d'un circuit tampon selon l'invention et de deux exemples d'application de ce circuit tampon, faite en relation avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite représente schématiquement un circuit intégré comprenant sur son entrée d'horloge un circuit tampon classique, - les figures 2A à 2D précédemment décrites représentent des signaux électriques apparaissant dans le circuit de la figure 1 et illustrent le problème que cherche à résoudre l'invention, les figures 3A à 3D précédemment décrites représentent des signaux électriques apparaissant dans le circuit de la figure 1 lorsque le circuit tampon présente une hystérésis de commutation, et illustrent le problème que cherche à résoudre l'invention, - la figure 4 est le schéma électrique et logique d'un circuit tampon selon l'invention, - la figure 5 est le schéma électrique d'un élément représenté sous forme de bloc en figure 4, - les figures 6A à 6E représentent des signaux électriques apparaissant dans le circuit de la figure 1 lorsque le circuit tampon classique est remplacé par un circuit tampon selon l'invention, - la figure 7 représente schématiquement une mémoire effaçable et programmable électriquement à entrée/sortie série, comprenant un circuit tampon selon l'invention, et les figures 8A à 8H représentent des signaux électriques apparaissant dans la mémoire de la figure 7 lorsque des données sont délivrées par la mémoire. Exemple de réalisation d'un circuit tampon selon l'invention La figure 1 représente un circuit tampon 20 selon l'invention. Le circuit 20 comprend classiquement deux portes inverseuses Il, I2 en cascade, l'entrée de la porte Il recevant un signal d'horloge externe CLKEXT et la sortie de la porte I2 délivrant un signal d'horloge 8x 2813462 interne CLK. Selon l'invention, le circuit 20 comprend en outre un interrupteur d'inhibition Tl, une porte inverseuse de mémorisation I3 et un détecteur de front FED. L'interrupteur d'inhibition Tl, ici un transistor MOS, est agencé entre la sortie de la porte Il et l'entrée de la porte I2. La porte inverseuse de mémorisation I3 est connectée en entrée à la sortie de la porte I2. La sortie de la porte I3 est connectée à l'entrée de la porte I2 par l'intermédiaire d'un interrupteur T2, ici un transistor MOS. Le détecteur de front FED reçoit en entrée le signal CLK prélevé à la sortie du circuit tampon 20 et délivre un signal INHIB appliqué sur la grille du transistor T2. Le signal INHIB est également appliqué sur la grille du transistor Tl par l'intermédiaire d'une porte inverseuse I4. De façon optionnelle, le détecteur de front FED reçoit le signal CLK par l'intermédiaire d'une porte ET 21 recevant en entrée le signal CLK et un signal VALID qui doit être mis à 1 pour que le signal de sortie CLK parvienne à l'entrée du détecteur FED. Le détecteur FED est ici un détecteur de front descendant prévu pour mettre à 1 le signal INHIB lorsque le signal d'horloge interne CLK présente un front descendant. Une fois mis à 1, le signal INHIB est maintenu à 1 pendant un temps très court, inférieur à la durée séparant les fronts descendants et les fronts montants du signal d'horloge externe CLKEXT. Comme illustré en figure 5, le détecteur FED comprend par exemple une porte NOR 22 (NON OU) dont la sortie délivre le signal INHIB. La porte 22 reçoit sur une première entrée le signal CLK et sur une deuxième entrée la sortie d'une ligne à retard inverseuse. Cette ligne à retard inverseuse reçoit en entrée le signal CLK et comprend par exemple trois portes inverseuses en cascade 23, 24, 25 et deux capacités électriques 26, 27 connectées respectivement à la sortie de la porte 23 et à la sortie de la porte 24. Lorsque le signal CLK présente une valeur stable égale à 1 ou à 0, le signal INHIB est à 0. Lorsque le signal CLK passe de 1 à 0 (front descendant) la porte 22 reçoit temporairement la valeur 0 sur ses deux entrées jusqu'à ce que la capacité 26 soit chargée et la capacité 27 décharchée. Pendant cette période de courte durée, le signal INHIB est à 1. Fonctionnement du circuit tampon selon l'invention Sur la figure 4, on voit que le passage à 1 du signal INHIB a pour effet de fermer l'interrupteur Tl (transistor bloqué) et d'ouvrir l'interrupteur T2 (transistor T2 passant). La sortie du circuit tampon 20 se trouve alors isolée de l'entrée du circuit tampon car la porte Il n'est plus reliée à la porte I2. La valeur du signal CLK est maintenue par la porte I3, qui forme avec la porte I2 une cellule mémoire constituée par deux portes inverseuses agencées tête-bêche. Lorsque le signal INHIB repasse à 0, la sortie de la porte Il se retrouve connectée à l'entrée de la porte I2 et la sortie du circuit 20 recopie à nouveau le signal CLKEXT. Premier exemple d'application Les figures 6A à 6E illustrent une application du circuit tampon 20 au circuit intégré 1 représenté en figure 1, déjà décrit au préambule. On suppose ici que le circuit tampon 20 est agencé en lieu et place du circuit tampon classique 3. La figure 6A représente le signal CLKEXT, la figure 6B représente une donnée DTX émise par le tampon de sortie 6 du circuit intégré 1, la figure 6C représente le profil de la tension d'alimentation VCC, la figure 6D représente le signal INHIB et la figure 6E représente le signal d'horloge interne CLK délivré par le circuit tampon 20. A l'instant tO, le signal d'horloge externe CLKEXT présente un front descendant et commence à diminuer. A l'instant tl, le signal CLKEXT devient inférieur au point35 de commutation Vt des portes inverseuses Il, I2 et le signal d'horloge interne CLK passe à 0 (fig. 6E). Le passage à 0 du signal d'horloge interne CLK entraîne 2813462 l'émission d'une donnée DTX, ici égale à 1 (fig. 6B). L'émission de la donnée DTX entraîne une baisse significative de la tension d'alimentation interne VCC (fig. 6C), qui entraîne elle-même un baisse proportionnelle du seuil de commutation Vt des portes Il, I2. Toutefois, le passage à 0 du signal CLK est détecté par le détecteur FED qui met à 1 le signal INHIB (fig. 6D) et le circuit tampon 20 passe dans un état d'inhibition et de mémorisation de sa sortie. Ainsi, entre les instants t2 et t3, le signal d'horloge interne CLK est maintenu à 0 malgré le fait que le seuil de commutation Vt des portes Il, I2 se trouve en dessous du niveau du signal d'horloge CLKEXT. A un instant t4, le signal INHIB est remis à 0 et le circuit tampon quitte l'état inhibé. La durée d'émission du signal INHIB est égale à (t4 - tl) et correspond au délai imposé par la ligne à retard du détecteur FED. Deuxième exemple d'application On décrira maintenant en relation avec la figure 7 une application du circuit tampon 20 à une mémoire 30 effaçable et programmable électriquement à entrée/sortie série, destinée à être connectée à un bus de données présentant une forte capacité parasite. La mémoire 30 se présente sous la forme d'une plaquette de circuit intégré comprenant un plan mémoire MA (Memory Array) de type EEPROM ou FLASH, dans lequel les cellules mémoire sont agencées en lignes de mots et en lignes de bits, les lignes de bits étant regroupées en colonnes pour former des mots binaires, par exemple des octets. La mémoire 30 comprend des plages de connexion parmi lesquelles on distingue une plage Pl de masse GND, une plage P2 d'alimentation VCC, un plage P3 de réception d'un signal d'horloge externe CLKEXT, une plage P4 de réception de données DTR et une plage P5 d'émission de données DTX. La mémoire 30 comprend également un décodeur de colonne CDEC connecté aux lignes de bits du plan mémoire l ' 2813462 MA, un décodeur de ligne RDEC connecté aux lignes de mots, un registre d'entrée REG1, un bloc de lecture SA, un registre de sortie REG2 et un tampon de sortie DBUF. Le registre REG1 est connecté en entrée à la plage P4 par l'intermédiaire d'un circuit tampon classique comprenant deux portes inverseuses. La sortie du registre REG1 délivre respectivement aux décodeurs RDEC et CDEC les bits d'adresse de poids fort et les bits d'adresse de poids faible d'une adresse ADD reçue par l'intermédiaire de la plage P4. Le bloc de lecture SA est connecté en entrée à la sortie du décodeur CDEC. Sur réception d'un signal de lecture READ, le bloc SA délivre sur une entrée parallèle du registre REG2 les huit bits d'un mot binaire d'adresse ADD lu dans le plan mémoire. Le registre REG2 reçoit des signaux de contrôle SHIFT et LOAD et présente une sortie série délivrant des données séries DTX constituées par les bits du mot binaire délivré par le bloc de lecture SA. Plus particulièrement, le registre REG2 charge en parallèle le mot délivré par le circuit SA lorsque le signal SHIFT et le signal LOAD sont conjointement à 1, et délivre un bit du mot binaire sur réception d'un front descendant du signal SHIFT. Enfin, la sortie du registre REG2 est connectée à la plage P5 par l'intermédiaire du tampon de sortie DBUF recevant un signal de contrôle TST. Le tampon DBUF comprend deux étages inverseurs en cascade, le premier étage étant agencé pour placer la sortie du deuxième étage dans l'état haute impédance lorsque le signal TST est égal à 1. Ces divers éléments sont pilotés par un circuit de contrôle logique CLC qui délivre le signal de lecture READ, les signaux LOAD et SHIFT ainsi que le signal TST. Le circuit CLC est cadencé par un signal d'horloge interne CLK délivré par un circuit tampon 20 selon l'invention, dont l'entrée est connectée à la plage P3. Le circuit tampon 20 est identique à celui décrit précédemment à la seule différence que le détecteur FED reçoit ici en entrée le signal SHIFT au lieu de recevoir le signal CLK. Le fonctionnement de la mémoire 30 en mode lecture est illustré sur les figures 8A à 8H, qui représentent respectivement: - figure 8A: signal d'horloge interne CLK délivré par le circuit tampon 20, - figure 8B: bits d'adresse aN, a un bit de poids fort b7, qui se retrouve sur la plage P5. 1 3 2813462 Cette étape d'émission d'un bit par le tampon de sortie DBUF1 correspond à la période critique au cours de laquelle la tension d'alimentation VCC peut s'effondrer, entraînant dans l'art antérieur un risque d'émission d'un bit d'horloge erroné. Toutefois, ici, le passage à O du signal SHIFT active le détecteur de front FED qui met temporairement à 1 le signal INHIB (fig. BE). Ainsi, pendant la période critique, le circuit tampon 20 selon l'invention est inhibé et le signal d'horloge interne CLK est maintenu à 0. Au cours des périodes d'horloge suivantes, le signal SHIFT est remis à 1 à chaque front montant du signal d'horloge CLK et est remis à O à chaque front descendant du signal d'horloge. Ainsi, à chaque front descendant, les bits suivants b6, b5...bO du mot binaire sont délivrés par le registre REG2 et à chaque délivrance d'un bit le détecteur FED met à 1 le signal INHIB. La réception du signal d'horloge CLK est donc entièrement sécurisée grâce à la présente invention. En dehors des périodes d'émission de bits en sortie, le20 signal SHIFT reste à O et le circuit tampon 20 selon l'invention n'est jamais inhibé car le détecteur FED reste inactif. Variantes de réalisation et autres applications La présente invention est bien entendu susceptible de diverses variantes, modes de réalisation et applications. Bien que l'on se soit attaché à décrire dans ce qui précède un circuit tampon basculant dans un état d'inhibition sur réception d'un front descendant du signal d'horloge, il est bien entendu possible de prévoir une inhibition sur front montant si des données sont émises à cet instant. Egalement, il est possible de prévoir un circuit tampon basculant dans l'état inhibé après chaque front montant et chaque front descendant du signal d'horloge. D'autre part, le terme "signal d'horloge" n'est nullement limitatif et peut désigner tout type de signal logique utilisé pour déclencher des opérations susceptibles de provoquer une baisse de la tension d'alimentation ou une augmentation du potentiel de masse d'un circuit intégré. Ainsi, dans certaines mémoires à sortie parallèle, la délivrance d'un mot binaire est déclenchée par la réception d'un bit d'adresse. Le signal d'adresse peut dans ce cas être reçu par l'intermédiaire d'un circuit tampon selon l'invention. De façon générale, un circuit tampon selon l'invention est susceptible d'être utilisé dans tout type de circuit intégré assurant une transmission de données en synchronisation avec un signal d'horloge externe. Enfin, bien que le circuit tampon décrit ci-dessus ait été réalisé à partir de portes inverseuses, qui constituent l'élément de base des circuits logiques, diverses variantes peuvent être envisagées par l'homme de l'art. Notamment, des inverseurs de Schmitt peuvent être utilisés à la place des portes inverseuses, ou tout autre circuit logique permettant de recopier le signal d'horloge externe CLKEXT. Le détecteur FED est également susceptible de diverses variantes de réalisation, une ligne à retard pouvant par exemple être remplacée par une minuterie ("timer"). De plus, dans des circuits intégrés plus complexes comportant un microprocesseur ou des moyens de calcul, le signal INHIB peut être élaboré par le microprocesseur lui-même ou par les moyens de calcul. 1 5 2813462 REVENDICATIONS 1. Circuit tampon (20) comprenant des moyens de transfert sur sa sortie d'un signal logique (CLKEXT) reçu en entrée, les moyens de transfert comprenant au moins une porte logique (Il, I2) présentant un point de basculement (Vt) sensible à la tension d'alimentation (VCC) du circuit tampon, caractérisé en ce qu'il comprend: - des moyens (FED) pour délivrer un signal d'inhibition (INHIB) d'une durée déterminée quand le signal logique (CLKEXT) présente un front descendant et/ou un front montant, des moyens d'inhibition (T1) des moyens de transfert, agencés pour isoler la sortie de l'entrée du circuit tampon lorsque le signal d'inhibition est délivré, et - des moyens de mémorisation (I3, T2), agencés pour maintenir à la sortie du circuit tampon la valeur logique (CLK) qui y est présente lorsque le signal d'inhibition est délivré. 2. Circuit tampon selon la revendication 1, dans lequel les moyens (FED) pour délivrer le signal d'inhibition comprennent une ligne à retard (2327) recevant en entrée un signal de référence (CLK, SHIFT) présentant les mêmes fronts descendants et/ou montants que le signal logique (CLKEXT), et une porte logique (22) recevant sur une première entrée la sortie de la ligne à retard et sur une seconde entrée le signal de référence (CLK, SHIFT). 3. Circuit tampon selon l'une des revendications 1 et 2, dans lequel les moyens pour délivrer le signal d'inhibition reçoivent en entrée un signal de référence (CLK) prélevé à la sortie du circuit tampon. 1 6 4. Circuit tampon selon l'une des revendications 1 à 3, dans lequel les moyens de transfert comprennent une première (Il) et une deuxième (I2) portes inverseuses en série et les moyens d'inhibition comprennent un premier interrupteur (TI) agencé entre les deux portes inverseuses. 5. Circuit tampon selon l'une des revendications 1 à 4, dans lequel les moyens de transfert comprennent une première (Il) et une deuxième (I2) portes inverseuses en série, et les moyens de mémorisation comprennent une troisième porte inverseuse (I3) recevant en entrée la sortie de la deuxième porte inverseuse (I2), la sortie de la troisième porte inverseuse (I3) étant reliée à l'entrée de la deuxième porte inverseuse (I2) par l'intermédiaire d'un second interrupteur (T2). 6. Circuit tampon selon les revendications 4 et 5, dans lequel les premier (Tl) et second (T2) interrupteurs sont pilotés par des signaux inverses de manière que le premier interrupteur soit fermé quand le second est ouvert, et réciproquement. 7. Circuit tampon selon les revendications 1 à 6, comprenant des moyens pour bloquer (21) les moyens (FED) délivrant le signal d'inhibition (INHIB) du circuit tampon. 8. Circuit électronique (10, 30), caractérisé en ce qu'il comprend au moins un circuit tampon (20) selon l'une des revendications 1 à 7, dont l'entrée est reliée à une borne (P3) du circuit électronique destinée à recevoir un signal d'horloge (CLKEXT). 9. Circuit électronique selon la revendication 8, caractérisé en ce qu'il comprend des moyens (2, REG2, DBUF) pour émettre des données (DTX) en synchronisation avec des fronts descendants et/ou montants du signal d'horloge (CLKEXT). 10. Circuit électronique selon la revendication 9, caractérisé en ce qu'il comprend un plan mémoire (MA) et des moyens (CLC, REG2, DBUF) pour émettre, en synchronisation avec des fronts descendants et/ou montants du signal d'horloge, des données (DTX) lues dans le plan mémoire.10 11. Circuit électronique (30) selon l'une des revendications 9 et 10, dans lequel le signal d'inhibition (INHIB) du circuit tampon (20) n'est émis que pendant des périodes d'émission de données.