Brevet FR2820903A1 — publié le 20020816

DISPOSITIF DE COMMUTATION DU TYPE A TRANSLATEUR HAUTE TENSION La présente invention concerne un dispositif de commutation de tensions du type à translateur haute tension. De tels dispositifs sont notamment utilisés dans les circuits intégrés à mémoire non volatile, pour appliquer les niveaux de tension appropriés sur les cellules mémoire, en fonction de l'opération à effectuer. En effet, dans ces applications, différents niveaux basse et haute tension doivent être appliqués, pour assurer les diverses opérations de lecture, et d'écriture (programmation, effacement). L'invention s'inscrit plus particulièrement dans le contexte de développement de circuits intégrés dans des technologies basse-tension. Dans ces technologies, les éléments électroniques ne supportent pas des tensions trop élevées. Notamment les oxydes sont très sensibles. Dans un exemple pratique, avec des transistors à double épaisseur d'oxyde, ces transistors ne supportent pas plus de cinq volts de tension grille-source, grilledrain ou source-drain. Or, dans les applications mémoire non volatile notamment, de hautes tensions sont appliquées pour les opérations d'écriture, et les oxydes de certains transistors voient des tensions bien supérieures à cinq volts. Un objet de l'invention est donc un dispositif apte à générer des niveaux de tension adaptés à ces technologies basse-tension et permettant leur utilisation dans ce type d'application. Comme représenté schématiquement sur la figure 1, les mémoires sont habituellement organisées sous forme matricielle, selon des lignes de bit Bl et des lignes de mot Wl. Chaque ligne de bit Bl connecte les drains des cellules mémoire d'une même colonne, et chaque ligne de mot Wl connecte les grilles des cellules mémoire d'une même rangée. Différentes architectures existent. Notamment, les lignes de bit peuvent être regroupées par banques de données, DATABANKO,... DATABANKn, permettant l'accès simultané à plusieurs cellules mémoire d'une même banque de données, situées sur la même rangée. Dans ces architectures, la sélection d'une adresse mémoire comprend la sélection de la rangée ou ligne de mot correspondante et des lignes de bit de la banque correspondante. Cette sélection d'adresse est assurée par des circuits de décodage. Ces circuits de décodage permettent de sélectionner la ou les cellules mémoire correspondant à une adresse mémoire présentée en entrée, en appliquant sur ces cellules des niveaux de tension appropriés, fonction de l'opération demandée. En pratique, on a un circuit de décodage d'adresse colonne DECY et un circuit de décodage de rangée DECX. Dans l'invention, on s'intéresse plus particulièrement au circuit de décodage d'adresse de colonne DECY. En effet, le circuit de décodage de rangée DECX fournit en sortie pour chaque rangée des niveaux basse ou haute tension, directement appliqués sur les grilles des cellules de la mémoire. Le circuit de décodage de rangée comprend à cet effet un circuit de type translateur, qui a une structure adaptée, notamment à étage cascode, pour supporter les niveaux de tension concernés. Mais le circuit de décodage de colonne fournit lui un signal de commande en logique basse (0, Vdd) ou haute tension (0, HV) lui-même appliqué sur un ou plusieurs transistors de commutation d'un circuit multiplexeur MUXY qui connecte les circuits I/O de lecture/écriture aux lignes de bit Bl de la mémoire. En programmation (ou effacement), un transistor de commutation peut se voir appliquer sur son drain (ou sa source) une haute tension par les circuits d'écriture, tandis que sa grille se voit appliquer un signal logique haute tension, qui peut donc être soit à 0 soit au niveau haute tension. Dans un cas, le transistor de commutation est bloqué. Dans l'autre cas, il est passant et son niveau de drain (ou de source) transmis sur une ligne de bit de la mémoire. On comprend que dans un circuit intégré réalisé dans une technologie basse-tension, ces transistors de commutation sont particulièrement vulnérables. Le circuit de décodage d'adresse colonne DECY comprend un circuit de décodage proprement dit, qui fournit des signaux de sélection d'adresse en logique basse-tension (0, Vdd), Com-topi, en fonction de l'adresse colonne ADRY qui lui est appliquée et d'un signal de commande de la mémoire READ, dont le niveau "0"ou"1"indique une opération d'écriture, ou de lecture. Chaque signal de sélection d'adresse Com-topi est appliqué à un circuit de type translateur haute tension HV-Switch, dont la sortie Yocti permet de commander une ou plusieurs portes du circuit multiplexeur MUXY placé entre les lignes de bit Bl de la mémoire et les circuits I/O de lecture/écriture. Chaque signal de sortie Yocti a un niveau de tension qui dépend du signal de sélection associé Com-topi, et de l'opération à effectuer en mémoire, c'est à dire, du signal de commande de la mémoire, READ. Le circuit multiplexeur MUXY est habituellement basé sur une structure de portes, qui permettent de connecter un circuit de lecture ou d'écriture à une ligne de bit sélectionnée de la mémoire. Chaque porte est commandée par l'un des signaux Yocti fournis par le circuit de décodage d'adresse colonne. Dans l'exemple de structure représenté sur la figure 1, le multiplexeur MUXY comprend un jeu de portes par groupe de lignes de bit GO,..., Gn, correspondant à une banque de données DATABANKo,.... DATABANKn. Chaque jeu de portes est commandé par un signal de sélection Yocti correspondant. Dans cet exemple, on a un signal de sortie Yocti par jeu de portes du multiplexeur, c'est à dire par banque de données de la mémoire. En pratique, le nombre de portes commandées par un même signal Yocti ainsi que le nombre de portes pour commander une ligne de bit dépendent de l'architecture mémoire et du nombre de niveaux de décodage du circuit de décodage d'adresse. La figure 1 ne représente qu'une possibilité de structure parmi d'autres. Dans l'état de la technique, les portes du multiplexeur sont habituellement des transistors NMOS. Pour une opération de lecture, les signaux Yocti sont des signaux logiques basse-tension. Ils prennent typiquement, le niveau de la masse, OV, dans le cas d'une non sélection : transistor NMOS bloqué, et celui de la tension d'alimentation logique Vdd (ou un niveau inférieur), par exemple 2,5V, dans le cas d'une sélection : transistor NMOS passant. Pour une opération d'écriture, ce sont des signaux logiques haute tension. Ils prennent typiquement le niveau de la masse, OV, dans le cas d'une non sélection : transistor NMOS bloqué, et un niveau haute tension, par exemple 12, dans le cas d'une sélection : transistor NMOS passant, permettant de faire passer de son drain vers sa source un niveau haute tension de l'ordre de 7,5 volts. Dans les circuits intégrés en technologie bassetension, on a pu remarquer une fragilité de ces transistors de commutation, due aux niveaux de tension qui peuvent leur être appliqués en écriture. Pour ces raisons, d'autres structures de portes sont utilisées, plus résistantes au stress. Dans l'invention, on s'est intéressé à une structure de portes à transistors MOS complémentaires, dans laquelle, le transistor MOS N est le transistor actif en lecture et le transistor PMOS est le transistor actif en écriture. Ces transistors reçoivent alors sur leurs grilles un signal de commande complémentaire. Le transistor PMOS a cet avantage sur le transistor NMOS de commuter la haute tension sans pertes. Pour le bloquer, il faut appliquer la haute tension sur sa grille. Pour le rendre passant, et commuter sans pertes sur son drain la haute tension appliquée sur sa source, il suffit de lui appliquer un niveau de tension inférieur d'un peu plus qu'un seuil de transistor par rapport à la haute tension. Dans l'invention, on propose d'appliquer en écriture, sur la grille du transistor PMOS, le niveau de tension Vdd au lieu du niveau 0 volt, ou de manière générale, un niveau logique basse tension tel que la différence entre le niveau haute tension et le niveau appliqué sur la grille reste inférieur ou égal à la tension limite acceptable aux bornes de l'oxyde. Ainsi, en utilisant le niveau logique haut bassetension, Vdd dans l'exemple, on commande parfaitement le transistor PMOS, et ce, sans stress. Le transistor NMOS en parallèle, commandé sur sa grille par un signal complémentaire de celui du transistor PMOS, voit des niveaux de tension équivalents. Il est donc lui aussi sans stress. Ce problème de commande de transistors de commutation en haute tension peut se retrouver, selon les architectures, au niveau des circuits d'écriture, pour l'application de la haute tension en amont du multiplexeur (en considérant que les lignes de bit sont en aval), en fonction de la donnée"0"ou"1"appliquée en entrée des circuits d'écriture, pour commuter le niveau haute tension Vpp=HV ou le niveau logique basse tension Vdd sur la source du transistor PMOS. Ainsi, un problème général de l'invention est la commande de transistors MOS de commutation dans des circuits intégrés réalisés en technologie bassetension. Dans l'exemple de génération des niveaux de tension appropriés pour la commande de grille Yoct d'un transistor MOS P actif en écriture, et/Yoct pour la commande d'un transistor NMOS actif en lecture, en posant par convention que le signal Com-top est actif à "0" (Sélection de la ou des lignes de bit associées), le dispositif de commutation haute tension doit fournir les niveaux suivant les niveaux suivants : Lecture Écriture NMOS PMOS NMOS PMOS /Yoct Yoct/Yoct Yoct Com-top=O 2, 5V0V 7, 5V 2, 5V (sélection) Com-top=1 0V 2,5V 2,5V 7,5V (non sélection) On a une translation des niveaux logiques entre le mode lecture et le mode écriture. La commande du multiplexeur en écriture devient du type analogique. Les circuits translateurs haute tension de l'état de la technique ne permettent pas de fournir un signal de commande de grille de ce type. Ces circuits ne peuvent en effet fournir sur une sortie, que 0 et Vpp=Vdd en lecture et 0 et Vpp=HV en écriture. L'invention a ainsi pour objet la fourniture d'un signal de commande à niveaux de tension décalés ou analogiques, en fonction d'un signal de commande donné. L'invention ne se limite pas à l'exemple d'application donné. Il s'applique plus généralement à tout circuit nécessitant des niveaux de tension analogiques. Telle que revendiquée, l'invention concerne donc un dispositif de commutation de tensions comprenant un translateur haute tension 1 connecté à un noeud haute tension Nl recevant soit un niveau logique basse tension Vdd, soit un niveau haute tension VPP en fonction d'un signal de commande de mode basse tension /haute tension READ, pour fournir au moins un signal de sortie en fonction de ce signal de commande de mode et d'un signal de commande de commutation Com-top. Selon l'invention, un circuit 2 de commutation de niveaux de tension est prévu commandé par des signaux de sortie OUT1, OUT2 du translateur 1 et par les signaux de commande de mode et de commutation READ, Com-top, pour appliquer comme niveaux de tension en sortie Yoct, soit la masse ou le niveau logique basse-tension Vdd, en mode basse-tension, soit le niveau logique bassetension Vdd ou le niveau haute tension, en mode haute tension. L'invention concerne aussi un circuit intégré comprenant un tel dispositif de commutation, notamment, un circuit intégré à mémoire non volatile. D'autres caractéristiques et avantages de l'invention sont donnés dans la description qui suit, faite à titre indicatif et non limitatif et en référence aux dessins annexés dans lesquels : la figure 1 déjà décrite est un schéma bloc général rappelant un exemple classique d'architecture mémoire, avec les circuits de décodage et d'entrée/sortie (lecture/écriture) associés ; la figure 2 est un schéma général d'un dispositif selon l'invention ; les figures 3 et 4 montrent la forme du signal de sortie du dispositif de l'invention en fonction de la commande d'entrée, respectivement pour une opération de lecture et d'écriture et la figure 5 montre deux dispositifs de commutation selon l'invention à commande complémentaire pour commander une porte logique à transistors complémentaires MOS P et MOS N. La figure 2 représente un schéma général d'un dispositif commutation haute tension selon l'invention. Il comprend un circuit 1 translateur de tension et un circuit 2 de commutation de niveaux. Ce dispositif fournit un signal de sortie Yoct, en fonction de deux signaux de contrôle qui lui sont appliqués : un signal de commande de mode basse tension/haute tension, READ et un signal de commande de commutation Com-top. Le niveau obtenu sur la sortie Yoct en fonction de ces signaux de contrôle est représenté sur les figures 3 et 4 qui correspondent au tableau présenté ci-dessus. Dans une application à une mémoire, le signal READ correspond au signal de commande de lecture (mode basse tension) /écriture (mode haute tension). Le signal de commande de commutation Com-top, correspond à un signal de sélection d'adresse. Le circuit 1 translateur de tension a une structure habituelle à deux branches, B1 et B2. Les deux branches sont identiques. Chacune est connectée entre un noeud N1 recevant un signal Vpp et un circuit de commande de source. Le signal Vpp est forcé à un niveau logique basse tension, typiquement Vdd (mais qui peut être un niveau inférieur à Vdd, en fonction de la technologie considérée), soit à un niveau haute tension HV fourni en général par un circuit à pompes de charge interne au circuit intégré. Cette commande du niveau de tension du noeud N1 est en fonction du signal READ de commande de mode basse tension (lecture)/haute tension (écriture). Dans la suite, par niveau de la tension d'alimentation logique Vdd, il faut comprendre plus généralement, niveau logique basse tension, qui est un niveau inférieur ou égal à Vdd, défini en fonction de la technologie du circuit intégré. La première branche B1 comprend un transistor MOS P Ml, un transistor MOS P cascode M2 et un transistor MOS N M3, connectés en série. Le transistor Ml a sa source connectée au noeud N1. Dans un circuit translateur de tension habituel, la source du transistor MOS N serait connectée à la masse, et un signal de commande de commutation serait appliqué sur sa grille. Dans les technologies basse tension, une telle configuration n'est pas souhaitable car le drain du transistor MOS N peut monter à une haute tension, créant un stress drain/source et drain/grille indésirable. En effet, dans les technologies bassetension, il n'est pas souhaitable d'avoir une différence de tension drain-source, drain-grille ou source-grille de plus de 5 volts (pour une tension d'alimentation logique définie à 2,5 volts). Aussi, dans l'invention, la commande de commutation est de préférence appliquée sur la source SI du transistor MOS N M3, par un circuit SB1 de commande de source approprié. La grille du transistor MOS N M3 est portée à la tension d'alimentation logique Vdd. La deuxième branche B2 est identique à la première branche Bl. Aux transistors Ml, M2 et M3 dans la branche Bl, correspondent les transistors M4, M5 et M6 dans cette branche. La source S2 du transistor MOS M6 est commandée par un circuit de commande de source SB2. La grille du transistor MOS N M6 est portée à la tension d'alimentation logique Vdd. Les circuits de commande de source SB1 et SB2 sont identiques, mais commandés de façon complémentaire, pour transmettre sur le noeud de source le niveau du deuxième signal de commande de commutation (Com-top) ou le niveau inverse (Com-topn), en fonction du signal de commande de mode (READ). Le circuit de commande de source SB1 comprend deux portes de transfert ("pass gate"ou"buffer"dans la littérature anglo-saxonne) Tfl et Tf2. Chaque porte de transfert comprend deux transistors MOS'complémentaires en parallèle, connectés entre la source SI de la branche B1 et un noeud de commande respectif. Le noeud de commande NC1 de la première porte Tfl reçoit le signal de commande de commutation Com-top (ou un signal correspondant Com-top-buff, pour des raisons expliquées plus loin). Le noeud de commande NC2 de l'autre porte de transfert Tf2 reçoit le signal de commutation inverse, Com-topn. De même, la commande de grille des portes de transfert est inverse : dans la première porte de transfert Tfl, c'est le signal de commande de mode lecture/écriture READ qui est appliqué sur la grille du transistor MOS P, et le signal de commande inverse READn sur la grille du transistor MOS N ; dans la deuxième porte de transfert Tf2, c'est l'inverse. Le circuit de commande SB2 de source de la branche B2 est identique. Mais les signaux de commande de commutation Com-top et Com-topn sont appliqués de façon inverse : ainsi, c'est le noeud NC2 qui reçoit le signal de commande de commutation d'adresse Com-top (ou Com-topbuff), tandis que le noeud NC1 reçoit le signal de commande de commutation inverse Com-topn. De préférence, pour des raisons d'équilibrage des sortances, on utilise le signal Com-topbuff au lieu du signal de commande de commutation Com-top sur les noeuds de commande des portes de transfert. En effet, le signal de commande de commutation Com-top est dans l'exemple le signal fournit par une circuiterie de décodage. Le signal Com-topn est fourni à partir du signal Com-top par un inverseur. Il est préférable dans ces conditions d'appliquer le signal Com-top-buff fournit aussi par un inverseur à partir du signal Comtopn. De cette façon, on améliore la commande de ces portes de transfert. Le fonctionnement des circuits de commande de source SB1 et SB2 est simple, et complémentaire. Il dépend du signal de commande de mode READ. En lecture, le signal de commande de mode READ est à"1", par convention. Dans ce cas, les portes de transfert Tfl des circuits de commande SB1 et SB2 sont bloquées. Le circuit SB1 recopie alors le signal de commande de commutation inverse Com-topn sur la source SI de la branche Bl, tandis que le circuit SB2 recopie le signal de commande de commutation Com-top (ou Com-top-buff) sur la source S2 de la branche B2. En écriture, READ à "0", c'est l'inverse : le circuit SB1 recopie le signal de commande de commutation Com-top sur la source SI de la branche Bl, tandis que le circuit SB2 recopie le signal de commande de commutation inverse Com-topn (ou Com-top-buff) sur la source S2 de la branche B2. Le circuit translateur 1 fournit deux signaux de sortie OUT1 et OUT2 dont les niveaux sont fonction des signaux de commande de mode READ et de commande de commutation Com-top. Le noeud N2 entre le drain du transistor cascode M2 et le drain du transistor M3 de la première branche fournit le premier signal de sortie OUT1. Le noeud N3 entre le drain du transistor M4 et la source du transistor cascode M5 de la deuxième branche fournit l'autre signal de sortie OUT2. Ces signaux de sortie OUT 1 et OUT2 sont appliqués comme signaux de contrôle du circuit 2 de commutation de niveaux. Un autre signal de contrôle Com-m et son inverse Com-mn sont fournis par un circuit logique 24, en fonction des signaux de commande de mode READ et de commutation Com-top. Ce circuit logique 24 comprend dans l'exemple, un inverseur Il qui reçoit le signal de commande de commutation Com-top et fournit le signal de commande inverse Com-topn et une porte NON ET, (NAND sur la figure), qui reçoit en entrées, ce signal de commande de commutation inverse et le signal de commande de mode READ. Cette porte NON ET fournit en sortie le signal de contrôle Com-m. Un inverseur supplémentaire 12 fournit le signal inverse Com-mn. Le circuit 2 de commutation applique le niveau approprié en sortie, sur la ligne Yoct, en fonction des signaux de commande de mode Read et de commutation Comtop. Il comprend un circuit par niveau à commuter sur cette ligne : un premier circuit 20 pour la commutation d'un niveau logique basse tension, Vdd dans l'exemple ; un deuxième circuit 21 pour la commutation d'un niveau haute tension, HV dans l'exemple ; et un troisième circuit 22 pour commuter la masse. Le premier circuit de commutation 20 est commandé par le signal OUT1 fourni par le circuit 1 translateur de niveaux. Il comprend un inverseur à transistors PMOS M7 et M8, connectés en série entre la tension d'alimentation logique Vdd (le niveau logique"haut basse tension"à commuter) et la ligne de sortie Yoct. Les grilles de ces transistors sont connectées en commun et commandées par le signal OUT1. Ce circuit 20 comprend un circuit de protection des transistors MOS P M7 et M8, surtout pour ce dernier. Ce circuit de protection comprend un transistor MOS P M9 et un transistor MOS N M10 connectés en série entre la tension d'alimentation logique Vdd et la masse. Le transistor MOS P M9 dont la source est connectée à Vdd, est commandé sur sa grille par le signal de commande de mode READ. Le signal MOS N M10 dont la source est connectée à la masse, est commandé sur sa grille par le signal de contrôle inverse Com-mn fourni par l'inverseur 12 du circuit logique 24. Le noeud de connexion entre les transistors M9 et M10 est relié au noeud de connexion entre les transistors M7 et M8. Le deuxième circuit de commutation 21 est commandé par le signal OUT2. Il comprend deux transistors MOS P Mil et M12 connectés en série entre le noeud N1 recevant le signal Vpp et la ligne de sortie Yoct. Le transistor Mil dont la source est connectée au noeud N1 est commandé sur sa grille par le signal OUT2. Le transistor M12 dont le drain est connecté à la ligne de sortie Yoct, a sa grille polarisée à la tension d'alimentation logique Vdd. Un transistor de protection M13 du transistor M12 est prévu. C'est un transistor MOS P connecté entre la tension d'alimentation logique Vdd et la source du transistor M12. Enfin, le troisième circuit de commutation 22 est commandé par le signal de contrôle Com-m. Il comprend un unique transistor MOS N M14, connecté entre la ligne de sortie Yoct et la sortie Com-m du circuit logique 24. Le fonctionnement d'un dispositif à translateur haute tension et circuit de commutation de niveaux selon l'invention dépend des signaux logiques de commande de mode READ et de commutation Com-top appliqués en entrée. En mode basse tension (correspondant à une lecture, dans une application mémoire), on a Read="l" (par convention) et Vpp=Vdd. Dans le translateur haute tension 1, les transistors M5 et M2 du translateur sont passants, équivalents à un court-circuit (leur grille est à READ=0). On peut donc les ignorer. Le fonctionnement en lecture du dispositif selon l'invention est alors le suivant : Dans le cas où le signal de commande de commutation Com-top vaut 0 (sélection d'adresse), la source S2 de la branche B2 est forcée à Com-top=0. Le transistor M6 est passant, tandis que le transistor M3 est bloqué. Le drain du transistor M6 est donc tiré à 0, que l'on retrouve donc sur la sortie OUT2. Soit OUT2=0. Par ailleurs, le transistor Ml tire le drain du transistor M3 à Vpp=Vdd. La sortie OUT1 est donc à Vdd. La sortie OUT1 à Vdd bloque donc les transistors M7 et M8 du circuit 20 de commutation de Vdd. Cette sortie OUT1 bloque aussi le transistor de protection M13 du circuit de commutation 21. Le transistor M9 du circuit de commutation 20 est bloqué, mais le transistor M10, commandé par le signal inverse Com-mn du signal Com-m, est passant. Il ramène OV sur le drain du transistor M8, assurant ainsi un rôle de protection qui sera expliqué plus loin. La sortie OUT2 à 0 rend passant le transistor Mil du circuit de commutation 21, qui amène donc Vpp=Vdd sur la source du transistor M12 de ce circuit. Mais comme le transistor M12 est polarisé à Vdd sur sa grille, il est bloqué. Ainsi, les circuits de commutation 20 et 21 sont inactivés : ils n'influent pas sur le niveau de la ligne de sortie Yoct. Seul le transistor M14 du circuit 23 de commutation est passant. En effet, avec READ à 1 et Com-top à 0, le signal de contrôle Com-m est à 0. Le transistor M14 qui a sa grille polarisée à Vdd, impose donc le niveau 0 sur la ligne de sortie Yoct. Ainsi, dans ces conditions, READ=1 et Com-top=0, on a donc Yoct=0, forcé par le transistor M14 (Figure 3). Lorsque le signal de commande de commutation Comtop est à 1 (non sélection d'adresse), le signal de contrôle Com-m passe à 1, et le transistor M14 est alors bloqué. Le circuit de commutation 23 devient inactif. Dans le translateur haute tension 1, on a le fonctionnement inverse de précédemment : on a donc la sortie OUT1 qui est tirée à 0 par le transistor M6, et la sortie OUT2 qui s'établit à Vdd : OUT1=0 et OUT2=Vdd. Les transistors M7 et M8 du circuit 20 de commutation de niveaux deviennent donc passants et portent la ligne de sortie Yoct à Vdd, tandis que les transistors de protection M9 et M10 de ce circuit sont tous les deux bloqués. Le transistor Mll du circuit de commutation 21 est bloqué. Le transistor M13 est passant amenant Vdd sur la source du transistor M12 qui par suite est bloqué. Le circuit de commutation 21 est donc inactif. Ainsi, dans ces conditions, READ=1 et Com-top=l, on a Yoct=Vdd, forcé par les transistors M7 et M8 (FIG. 3). En mode haute tension (correspondant au mode d'écriture dans une application mémoire), on a READ="0" (par convention) et Vpp=HV. Dans le translateur haute tension 1, les transistors M5 et M2 ne sont plus équivalents à des court-circuits, mais remplissent une fonction de protection, équivalente à des transistors cascodes. En outre, le transistor M14 du circuit de commutation 22 est toujours bloqué (Com-m=l), quel que soit le niveau du signal de commande de commutation Com-top. En écriture, le circuit de commutation 22 est donc toujours inactif. Enfin le transistor M9 du circuit de commutation 20 est passant, assurant ainsi son rôle de protection du transistor M8 qui sera expliqué plus loin, tandis que le transistor M10 est lui bloqué, (Com-mn à 0). Lorsque le signal de commande de commutation Comtop est à 0 (sélection), le fonctionnement est le suivant : Dans le translateur haute tension, au niveau des commandes des source SI et S2 des branches, on a le fonctionnement inverse (commande READ inversée) par rapport au fonctionnement en lecture. Ainsi, c'est le transistor M6 qui est bloqué et le transistor M3 qui est passant. Alors, la sortie OUT1 prise aux drains des transistors M2 et M3 s'établit à 0, tirée par le transistor M3. La sortie OUT2 s'établit elle à Vpp=HV, par le transistor M4. On a donc OUT1= 0 et OUT2=Vpp=HV. Les transistors M7 et M8 du circuit de commutation 20 sont passants et portent la ligne de sortie Yoct à Vdd. Le transistor Mil du circuit de commutation 21 est bloqué. Le transistor M13 est lui passant et amène Vdd sur le drain du transistor Mil, empêchant le noeud intermédiaire entre les transistors Mil et M12 d'être flottant. Par suite, le transistor M12 est bloqué. Le circuit de commutation 21 est donc inactif. Dans ces conditions, READ=O et Com-top=0, on a Yoct=Vdd, forcé par les transistors M7 et M8 (FIG. 4). Si le signal de commande de commutation Com-top vaut 1 (non sélection), on a le fonctionnement suivant : Dans le translateur haute tension, c'est le transistor M6 qui devient passant et le transistor M3 qui est bloqué. La sortie OUT2 s'établit alors à un niveau intermédiaire VI entre 0 et Vpp=HV. Ce niveau VI est fonction du rapport des géométries W/L des transistors M4 et M5. Il est réglé pour être suffisamment bas pour permettre la conduction du transistor Mil du circuit de commutation 21, soit typiquement VI inférieur ou égal à HV-2. Vtp (où Vtp est un seuil de transistor MOS P). La sortie OUT1 s'établit elle au niveau Vpp=HV. On a donc OUT2=VI et OUT1=HV. Les transistors M7 et M8 du circuit de commutation 20 sont bloqués. Ce circuit est donc inactif. Le transistor M9 est passant, imposant Vdd sur la source du transistor M8. Le transistor Mil du circuit de commutation 21 est passant et amène le niveau Vpp=HV sur la source du transistor M12, le transistor M13 étant lui bloqué. Aussi, la ligne de sortie Yoct est-elle portée à Vpp=HV par ce circuit 21. Dans ces conditions, READ=0 et Com-top=l, on a Yoct=Vpp=HV, forcé par les transistors Mil et M12 (FIG. 4). Le transistor M9 du circuit de commutation 20 permet de protéger le transistor M8 lorsque la ligne Yoct est portée à Vpp=HV (en écriture, dans le cas d'une non sélection), en forçant sa source à Vdd. Ainsi, le transistor M8 ne voit pas de trop grandes différences de potentiel à ses bornes. Le transistor M10 a lui un rôle de protection lorsque l'on est en lecture (READ=1) et que la ligne Yoct est portée à OV. En effet, on peut voir sur la figure 2, que le substrat du transistor M8 est connecté à cette ligne de sortie Yoct. Cette polarisation du substrat est nécessaire pour empêcher une fuite de courant par la diode drain-substrat du transistor M8 (ce qui se passerait si le substrat du transistor M8 était polarisée à Vdd). Or, en lecture, quand la ligne Yoct est à 0, sans le transistor M10, le transistor M8 fuirait par sa diode substrat (N)/source (P). Le transistor M10 permet d'éviter cela en forçant OV sur la source du transistor M8. Le transistor M13 est lui un transistor de protection du transistor Mil du circuit de commutation 21, quand on est en écriture et que la ligne Yoct est portée à Vdd. En effet, il impose alors le niveau logique basse tension Vdd sur le drain du transistor Mil dont la source est à Vpp=HV. Ce transistor ne voit donc pas de trop grandes différences de potentiel à ses bornes. Avec un dispositif de commutation haute tension à translateur haute tension et circuits de commutation de niveaux selon l'invention, on peut commander un ou plusieurs transistors MOS sans stress. En dupliquant le dispositif de commutation, on peut commander une porte à transistors MOS complémentaires N et P, en appliquant le signal de commande de commutation complémentaire. C'est ce qui est représenté sur la figure 5. Sur cette figure, un dispositif de commutation 10 selon l'invention, commandé par le signal de commande de mode READ et le signal de commande de commutation Com-top fournit le signal de sortie Yoct appliqué comme commande de grille d'un transistor MOS P. Un dispositif de commutation 20 selon l'invention, identique au dispositif 10, mais commandé par le signal de commande de mode READ et le signal de commande de commutation complémentaire Com-topn, fournit un signal de sortie/Yoct appliqué comme commande de grille d'un transistor MOS N. Dans une application à une mémoire non volatile, les transistors MOS N et P sont connectés en parallèle et forment une porte de commutation du circuit multiplexeur MUXY (figure 1). Le signal de commande de commutation correspond alors au signal de sélection fourni par le circuit de décodage d'adresse du décodeur de colonne DECY. Selon le mode lecture (ou basse tension) ou écriture (ou haute tension), on obtient comme commande Yoct et/Yoct en fonction du signal Com-top, les signaux représentés sur les figures 3 et 4. L'invention s'applique notamment dans le cadre des circuits intégrés à mémoire non volatile. Mais elle s'applique plus généralement dans tous les cas où différents niveaux de tension doivent être commutés par des transistors MOS de commutation, plus particulièrement dans des circuits intégrés en technologie basse-tension. REVENDICATIONS 1. Dispositif de commutation de tensions comprenant un translateur haute tension (1) connecté à un noeud haute tension (N1) recevant soit un niveau logique basse tension (Vdd), soit un niveau haute tension (VPP) en fonction d'un signal de commande de mode basse tension ou haute tension (READ), pour fournir au moins un signal de sortie en fonction dudit signal de commande de mode et d'un signal de commande de commutation (Com-top), caractérisé en ce que ledit dispositif comprend en outre un circuit (2) de commutation de niveaux de tension, commandé par des signaux de sortie (OUT1, OUT2) dudit translateur (1) et par lesdits signaux de commande de mode et de commutation (READ, Com-top), pour appliquer comme niveaux de tension en sortie (Yoct), soit la masse (OV) ou le niveau logique basse-tension (Vdd) en mode bassetension, soit le niveau logique basse-tension (Vdd) ou le niveau haute tension (HV) en mode haute tension. 2. Dispositif selon la revendication 1, caractérisé en ce que le translateur comprend deux branches de commutation (bel, B2) connectées chacune entre le dit noeud de haute tension (N1) et un noeud de source (SI, S2) respectif, un circuit de commande (SB1, SB2) étant associé à chacun desdits noeuds de source pour transmettre le niveau du deuxième signal de commande de commutation (Com-top) ou le niveau inverse (Com-topn), en fonction du signal de commande de mode (READ). 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que le circuit (2) de commutation de niveaux comprend un circuit de commutation par niveau à commuter en sortie (Yoct). 4. Dispositif selon la revendication 3, caractérisé en ce qu'un premier circuit de commutation (22) comprend un transistor MOS de type N (M14), connecté entre la ligne de sortie (Yoct) et la sortie (Com-m) d'un circuit logique (24) recevant en entrée le signal de commande de mode (READ) et le deuxième signal de commande (Com-top) ou son inverse (Com-topn), pour commuter la masse sur ladite ligne de sortie (Yoct). 5. Dispositif selon la revendication 3, caractérisé en ce qu'un deuxième circuit de commutation (20) comprend un premier (M7) et un deuxième (M8) transistors MOS P connectés en série entre le niveau logique basse-tension (Vdd) et la ligne de sortie (Yoct), lesdits transistors ayant leurs grilles connectées en commun et commandées par un premier signal de sortie du translateur (OUT1), pour commuter ledit niveau logique basse tension (Vdd) sur ladite ligne de sortie (Yoct). 6. Dispositif selon la revendication 5, caractérisé en ce que ledit deuxième circuit de commutation (20) comprend en outre deux transistors de protection, un transistor MOS P (M9) et un transistor MOS N (M10) connectés entre le niveau logique basse tension (Vdd) et la masse (Gnd), le transistor MOS P étant commandé sur sa grille par le signal de commande de mode (READ) et le transistor MOS N étant commandé sur sa grille par une sortie (Com-mn) d'un circuit logique (24) ) recevant en entrée le signal de commande de mode (READ) et le deuxième signal de commande (Comtop) ou son inverse (Com-topn). 7. Dispositif selon la revendication 3, caractérisé en ce qu'un troisième circuit de commutation (21) comprend un premier (Mil) et un deuxième (M12) transistors MOS P connectés entre le noeud de haute tension (N1) et la ligne de sortie Yoct, le premier transistor étant commandé sur sa grille par un autre signal de sortie (OUT2) du translateur et le deuxième transistor ayant sa grille polarisée au niveau logique basse-tension. 8. Dispositif selon la revendication 7, caractérisé en ce qu'il comprend un troisième transistor MOS P (M13) connecté entre le niveau logique basse tension (Vdd) et le point de connexion entre les dits premier et deuxième transistors (Mil, M12), et commandé sur sa grille par le premier signal de sortie (OUT1) du translateur (1). 9. Dispositif selon l'une quelconque des revendications 7 ou 8, prise en combinaison avec l'une quelconque des revendications 5 ou 6, et la revendication 2, caractérisé en ce que le signal de sortie (OUT1) appliqué comme signal de commande du deuxième circuit de commutation (20) est fourni par une branche (bel) du translateur, l'autre sortie (OUT2) du translateur appliqué comme commande du troisième circuit de commutation (21) étant pris sur l'autre branche (B2). 10. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il est utilisé pour commander la grille d'un transistor MOS de type P ou de type N. 11. Circuit intégré en technologie basse tension comprenant un dispositif de commutation selon l'une quelconque des revendications 1 à 10. 12. Circuit intégré à mémoire non volatile organisée matriciellement en lignes de bit et lignes de mot, et comprenant un décodeur d'adresse colonne (DECY) pour commander des transistors de commutation connectés entre les dites lignes de bit et un circuit de lecture/écriture (I/O), ledit décodeur comprenant un circuit de décodage d'adresse fournissant en sortie des signaux de sélection d'adresse de lignes de bit, caractérisé en ce que ledit décodeur de colonne comprend au moins un dispositif de commutation haute tension selon l'une quelconque des revendications 1 à 10 par signal de sélection d'adresse, ledit signal de sélection d'adresse ou son inverse, étant appliqué comme signal de commande de commutation (Com-top) du dit dispositif de commutation. 13. Circuit intégré selon la revendication 12, caractérisé en ce qu'il comprend qu'il comprend deux dispositifs de commutation (10, 20) pour chaque signal de commutation (Com-top), un premier dispositif (10) étant commandé par ledit signal de commutation (Comtop) et un deuxième dispositif étant commandé par le signal de commutation inverse (Com-topn), les sorties (Yoct, /Yoct) desdits premier et deuxième dispositifs étant appliquées l'une pour commander un transistor MOS P et l'autre un transistor MOS N. 14. Circuit intégré selon la revendication 12 ou 13, caractérisé en ce qu'à un premier niveau du signal de commande de mode (READ) correspond un accès mémoire de type lecture, et en ce que, dans ce mode, la sortie de chaque dispositif de commutation est portée soit à la masse soit au niveau logique basse-tension en fonction du signal de commutation (Com-top, Com-topn) appliqué en entrée. 15. Circuit intégré selon la revendication 12 ou 13, caractérisé en qu'à un deuxième niveau du signal de commande de mode (READ) correspond un accès mémoire de type écriture, et en ce que, dans ce mode, la sortie de chaque dispositif de commutation est portée soit au niveau logique basse-tension (Vdd) soit au niveau haute tension (HV) en fonction du signal de commutation (Comtop, Com-topn) appliqué en entrée.