Brevet FR2812752A1 — publié le 20020208

L'invention concerne un dispositif à mémoire à semiconducteur et un système de mémoire, et plus particulièrement un dispositif à mémoire à semiconducteur et un système de mémoire destinés à améliorer le rendement d'un bus. Des dispositifs à mémoire sont habituellement développés de façon à avoir une densité d'intégration élevée et une grande capacité. Des unités centrales de traitement (CPU) sont développées pour parvenir à un traitement à une vitesse élevée. La vitesse de fonctionnement de dispositifs à mémoire de grande dimension est habituellement inférieure à la vitesse des unités centrales de traitement. Il apparaît donc un décalage entre les vitesses de fonctionnement des unités centrales de traitement et des dispositifs à mémoire. Les vitesses plus basses de fonctionnement des dispositifs à mémoire limitent les performances globales des systèmes informatiques. Pour obtenir des systèmes de mémoire rapide, on doit développer des dispositifs à mémoire à vitesse élevée et améliorer le rendement de leur bus. Les mémoires vives dynamiques DRAM synchrones sont parmi les dispositifs à mémoire de grande dimension les plus rapides. Cependant, dans des mémoires DRAM synchrones, pour réduire le nombre de broches, un ordre de rangée (RAS) et un ordre de colonne (CAS) doivent se partager une adresse, et une multitude d'ordres doivent être appliqués simultanément avec un signal de sélection de puce (CS). Par conséquent, les mémoires DRAM synchrones dégradent le rendement du bus des systèmes de mémoire et limitent donc les performances de ces systèmes. La figure 1 des dessins annexés et décrits ci-après montre la configuration des broches d'une mémoire DRAM synchrone classique, et la figure 2 montre un système de mémoire adoptant la mémoire DRAM synchrone classique de la figure 1. Sur la figure 1, seules les broches associées à l'entrée et la sortie de données sont représentées, et les broches sont disposées dans un ordre arbitraire. En référence à la figure 1, une mémoire DRAM synchrone classique 100 comprend une broche d'entrée 11 destinée à la réception d'un signal d'horloge CK, une broche d'entrée 12 destinée à la réception d'un signal de validation d'horloge CKE, une broche d'entrée 13 destinée à la réception d'un signal de sélection de puce CS, une broche d'entrée 14 destinée à la réception d'un signal RASB à impulsion d'adresse de rangée, une broche d'entrée 15 destinée à la réception d'un signal CASB à impulsion d'adresse de colonne, et une broche d'entrée 16 destinée à la réception d'un signal de validation d'écriture WEB. De plus, la mémoire DRAM synchrone classique 100 comprend plusieurs broches 17-1 à 17-n d'entrée d'adresses destinées à la réception d'adresses Ai (o i est un entier de 1 à n), et plusieurs broches 18-1 à 18-n d'entrée et de sortie de données destinées à la réception de données DQi (o i est un entier de 1 à n). Le signal de validation d'horloge CKE, le signal de sélection de puce CS, le signal à impulsion d'adresse de rangée RASB, le signal à impulsion d'adresse de colonne CASB et le signal de validation d'écriture WEB sont appelés signaux d'ordres, et ils sont générés par le régisseur 23 de mémoire représenté sur la figure 2. Le régisseur 23 de mémoire génère également le signal d'horloge CK et les adresses Ai. Les données DQi sont délivrées en sortie du régisseur 23 de mémoire pendant une opération d'écriture, et sont délivrées en sortie de la mémoire DRAM synchrone 100 pendant une opération de lecture. Dans la mémoire DRAM synchrone classique 100, des adresses de rangées et des adresses de colonnes sont reçues par l'intermédiaire des mêmes broches d'entrée, c'est-à-dire par l'intermédiaire des broches d'entrée d'adresses 17-1 à 17-n. En référence à la figure 2, un système de mémoire classique comprend des modules de mémoire 21-1 à 21-4 sur lesquels plusieurs mémoires DRAM synchrones M, ayant chacune une configuration de broches, comme montré sur la figure 1, sont montées, et le régisseur 23 de mémoire destiné à commander les mémoires DRAM synchrones M. Sur la figure 2, RASB0, CASB0 et CS0 sont pour le module de mémoire 21-1, RASB1, CASB1 et CS1 sont pour le module de mémoire 21-2, RASB2, CASB2 et CS2 sont pour le module de mémoire 21-3, et RASB3, CASB3 et CS3 sont pour le module de mémoire 21-4. La figure 3 est un diagramme des temps illustrant un protocole utilisé dans le système de mémoire classique montré sur la figure 2 pendant une opération de lecture, en particulier lorsque des données sont extraites de façon consécutive des modules de mémoire 21-1 et 21-2 parmi les modules de mémoire montrés sur la figure 2. Sur la figure 3, on suppose que tRCD, c'est-à-dire le temps d'activation de RASB (c'est-à-dire la transition d'un niveau logique "haut" à un niveau logique "bas") jusqu'au temps d'activation de CASB, est de deux cycles d'horloge (2T), qu'un temps de latence CL d'impulsion d'adresse de colonne est de deux cycles d'horloge (2T), et qu'une longueur de rafale BL est de deux cycles d'horloge (2T). Cependant, dans le système de mémoire classique montré sur la figure 2, lorsque des données sont extraites des deux modules de mémoire 21-1 et 212, il existe une période de temps pendant laquelle il n'y a aucune donnée sur un bus de données, par exemple pendant un cycle d'horloge T8 comme montré sur la figure 3. Pendant ce temps, aucun ordre n'est émis dans le système de mémoire classique et un cycle d'horloge de "bulle" T8 doit être ajouté. Par conséquent, le rendement du bus est dégradé et les performances du système de mémoire sont limitées. Si l'on élimine le cycle de bulle T8 en avançant d'un cycle d'horloge, on peut voir sur la figure 3 qu'une adresse de colonne CAl pour le module de mémoire 21-1 et une adresse de rangée RA2 pour le module de mémoire 21-2 doivent être appliquées simultanément. Conformément à la conception et au protocole de mémoires classiques, les lignes d'adresses de colonnes sont en commun avec l'adresse de rangée et l'application d'adresses CAl et RA2 en même temps aboutit à une opération de lecture erronée. On a donc besoin d'un dispositif à mémoire à semiconducteur ayant un rendement de bus amélioré. L'invention propose un dispositif à mémoire à semiconducteur comportant une broche d'entrée d'horloge destinée à la réception d'un signal d'horloge; une première broche d'entrée d'un signal de sélection de puce destinée à la réception d'un premier signal de sélection de puce pour une impulsion d'adresse de rangée provenant du régisseur de la mémoire; une seconde broche d'entrée de signal de sélection de puce pour la réception d'un second signal de sélection de puce pour une impulsion d'adresse de colonne provenant du régisseur de la mémoire; une broche d'entrée d'ordre de rangée destinée à la réception d'un ordre de rangée provenant du régisseur de la mémoire; une broche d'entrée d'ordre de colonne destinée à la réception d'un ordre de colonne provenant du régisseur de la mémoire; plusieurs broches d'entrée d'adresses de rangées destinées à la réception d'adresses de rangées provenant du régisseur de la mémoire; et plusieurs broches d'adresses de colonnes destinées à la réception d'adresses de colonnes provenant du régisseur de la mémoire, l'ordre de rangée et l'ordre de colonne étant reçus en réponse à deux flancs consécutifs du signal d'horloge. La première donnée du premier signal de sélection de puce reçue en réponse au premier flanc du signal d'horloge est reconnue comme étant un signal de sélection de puce, et la deuxième donnée du premier signal de sélection de puce reçue en réponse au second flanc suivant le premier flanc est reconnue comme étant un ordre de rangée. La première donnée du second signal de sélection de puce reçue en réponse au premier flanc du signal d'horloge est reconnue comme étant un signal de sélection de puce, et la seconde donnée du second signal de sélection de puce reçue en réponse au second flanc du signal d'horloge, qui suit le premier flanc du premier signal, est reconnue comme étant un ordre de colonne. L'invention propose un système de mémoire ayant des modules de mémoire sur lesquels plusieurs dispositifs à mémoire à semiconducteur sont montés, et un régisseur de mémoire destiné à commander les dispositifs à mémoire à semiconducteur, dans lequel chacun des dispositifs à mémoire à semiconducteur comprend séparément: une première broche d'entrée de signal de sélection de puce destinée à la réception d'un premier signal de sélection de puce pour une impulsion d'adresse de rangée; et une seconde broche d'entrée de signal de sélection de puce destinée à la réception d'un second signal de sélection de puce pour une impulsion d'adresse de colonne, les premier et second signaux de sélection de puce étant générés par le régisseur de la mémoire et transmis à chacun des modules de mémoire par des lignes de bus différentes. Chacun des dispositifs à mémoire à semiconducteur comporte en outre une broche d'entrée d'ordre de rangée destinée à la réception d'un ordre de rangée; et une broche d'entrée d'ordre de colonne destinée à la réception d'un ordre de colonne, une ligne de bus pour la transmission de l'ordre de rangée étant séparée d'une ligne de bus pour la transmission de l'ordre de colonne. Chacun des dispositifs à mémoire à semiconducteur comporte en outre plusieurs broches d'entrée d'adresses de rangées destinées à la réception d'adresses de rangées; et, séparément, plusieurs broches d'entrée d'adresses de colonnes destinées à la réception d'adresses de colonnes, des lignes de bus pour la transmission des adresses de rangées étant séparées des lignes de bus pour la transmission des adresses de colonnes. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: la figure 1 montre une configuration commune de broches d'une mémoire DRAM synchrone classique; la figure 2 montre un système de mémoire ayant la mémoire DRAM synchrone classique représentée sur la figure 1; la figure 3 est un diagramme des temps illustrant un protocole pour une opération de lecture du système de mémoire classique représenté sur la figure 2; la figure 4 illustre une configuration de broches d'un dispositif à mémoire à semiconducteur selon la présente invention; la figure 5 illustre un système de mémoire selon la présente invention ayant le dispositif à mémoire à semiconducteur de la figure 4; et les figures 6 et 7 sont des diagrammes des temps illustrant des protocoles utilisés dans le système de mémoire selon l'invention montré sur la figure 5 pendant une opération de lecture. En référence à la figure 4, un dispositif 400 à mémoire à semiconducteur selon l'invention est une mémoire vive dynamique (DRAM) ayant une configuration de broche illustrative qui comprend une première broche 43 d'entrée de signal de sélection de puce destinée à la réception d'un premier signal RCS de sélection de puce pour une impulsion d'adresse de rangée provenant d'un régisseur de mémoire, et une seconde broche séparée 44 d'entrée de signal de sélection de puce destinée à la réception d'un second signal CCS de sélection de puce pour une impulsion d'adresse de colonne provenant du régisseur de mémoire. La figure montre uniquement des broches associées à l'entrée de données et l'agencement réel représenté n'est pas essentiel à l'invention. Selon une forme appréciée de réalisation de l'invention, le dispositif 400 à mémoire à semiconducteur comprend également séparément une broche 45 d'entrée d'ordre de rangée destinée à la réception d'un ordre de rangée RC provenant d'un régisseur de mémoire, et une broche 46 d'entrée d'ordre de colonne destinée à la réception d'une impulsion CC d'adresse de colonne provenant d'un régisseur de mémoire. Le dispositif 400 à mémoire à semiconducteur comprend également séparément plusieurs broches 47-1 à 47-n d'entrée d'adresses de rangées destinées à la réception d'adresses RAi de rangées (o i est un entier de 1 à n) provenant d'un régisseur de mémoire, et plusieurs broches 48-1 à 48-n d'entrée d'adresses de colonnes destinées à la réception d'adresses CAi de colonnes (o i est un entier de 1 à n) provenant d'un régisseur de mémoire. Le dispositif 400 à mémoire à semiconducteur comprend en outre une broche 41 d'entrée d'horloge destinée à la réception d'un signal d'horloge CK pour synchroniser des signaux reçus par l'intermédiaire des broches décrites ci- dessus, une broche 42 de validation d'horloge destinée à la réception d'un signal CKE de validation d'horloge, et plusieurs broches 49-1 à 49-n d'entrée et de sortie de données destinées à la réception de données DQi (o i est un entier de 1 à n) provenant d'un régisseur de mémoire, ou à la sortie de données DQi (o i est un entier de 1 à n) vers un régisseur de mémoire. Le signal d'horloge CK et le signal de validation d'horloge CKE sont avantageusement générés par le régisseur de la mémoire. Cependant, ils peuvent être générés par d'autres circuits logiques si cela est nécessaire. En particulier, le dispositif 400 à mémoire à semiconducteur selon une forme appréciée de réalisation de l'invention reçoit l'ordre de rangée RC et l'ordre de colonne CC en deux coches d'un signal d'horloge. En d'autres termes, l'ordre de rangée RC et l'ordre de colonne CC sont appliqués en entrée au dispositif à mémoire à semiconducteur en réponse à deux flancs consécutifs d'un signal d'horloge CK. De plus, les adresses de rangées RAi (o i est un entier de 1 à n) et les adresses de colonnes CAi (o i est un entier de 1 à n) sont appliquées chacune en entrée au dispositif à mémoire à semiconducteur en deux coches d'un signal d'horloge, c'est-à-dire en réponse aux deux flancs consécutifs d'un signal d'horloge CK. Le premier signal RCS de sélection de puce pour une impulsion d'adresse de rangée, et le second signal CCS de sélection de puce pour une impulsion d'adresse de colonne sont appliqués chacun en entrée au dispositif à mémoire à semiconducteur en deux coches d'un signal d'horloge, c'est- à-dire en réponse aux deux flancs consécutifs d'un signal d'horloge CK. Dans le dispositif 400 à mémoire à semiconducteur selon une forme appréciée de réalisation de l'invention, une opération active est exécutée par le premier niveau logique de l'ordre de rangée RC, et une opération de précharge est exécutée par le second niveau logique de l'ordre de rangée RC. De plus, une lecture est exécutée par le premier niveau logique de l'ordre de colonne CC, et une écriture est exécutée par le second niveau logique de l'ordre de colonne CC. Ici, le premier niveau logique est un niveau logique "bas", et le second niveau logique est un niveau logique "haut". Cependant, le dispositif à mémoire à semiconducteur selon l'invention peut être structuré de façon que le premier niveau logique soit un niveau logique "haut" et que le second niveau logique soit un niveau logique "bas", comme souhaité. Dans le dispositif 400 à mémoire à semiconducteur, la première donnée du premier signal RCS de sélection de puce reçue en réponse à une première coche, c'est-à-dire à un premier flanc du signal d'horloge CK, est reconnue comme étant un signal de sélection de puce, et la seconde donnée du premier signal RCS de sélection de puce reçue en réponse à une seconde coche, c'est-à-dire un second flanc du signal d'horloge CK, est reconnue comme étant un ordre de rangée. De plus, la première donnée du second signal CCS de sélection de puce, reçue en réponse à une autre première coche, c'est-à-dire à un autre premier flanc du signal d'horloge CK, est reconnue comme étant un signal de sélection de puce et la seconde donnée du second signal CCS de sélection de puce, reçue en réponse à une autre seconde coche (un autre second flanc du signal d'horloge CK), est reconnue comme étant un ordre de colonne. La figure 5 est une vue illustrant un système de mémoire selon l'invention qui adopte le dispositif à mémoire à semiconducteur représenté sur la figure 4. En référence à la figure 5, le système de mémoire selon une forme de réalisation de l'invention comprend des modules de mémoire 51-1 à 51-4 sur chacun desquels plusieurs dispositifs M à mémoire à semiconducteur sont montés, et un régisseur 53 de mémoire destiné à commander les dispositifs M à mémoire à semiconducteur. Ici, quatre modules de mémoire sont représentés, et quatre dispositifs à mémoire à semiconducteur sont montés sur chacun des modules de mémoire. Chacun des dispositifs M à mémoire à semiconducteur est le dispositif à mémoire à semiconducteur de la figure 4 et comporte avantageusement une configuration de broches telle que représentée sur la figure 4. Le régisseur 53 de mémoire génère le premier signal RCS de sélection de puce pour une impulsion d'adresse de rangée et le second signal CCS de sélection de puce pour une impulsion d'adresse de colonne. Les premier et second signaux RCS et CCS de sélection de puce sont appliqués à chacun des modules de mémoire 51-1 à 51-4 par des lignes de bus différentes. Sur la figure 5, RCS0 et CCS0 sont destinés à une application au module de mémoire 51-1, RCS1 et CCS1 sont destinés à une application au module de mémoire 51-2, RCS2 et CCS2 sont destinés au module de mémoire 51-3 et RCS3 et CCS3 sont destinés au module de mémoire 51-4. Le régisseur 53 de mémoire génère un ordre de rangée RC et un ordre de colonne CC et transmet les deux ordres à chacun des dispositifs M à mémoire à semiconducteur par l'intermédiaire de lignes de bus séparées. Le régisseur 53 de mémoire génère également une adresse de rangée RAi (o i est un entier de 1 à n) et une adresse de colonne CAi (o i est un entier de 1 à n) et transmet les deux adresses à chacun des dispositifs M à mémoire à semiconducteur par l'intermédiaire de lignes de bus séparées respectives. Le régisseur 53 de mémoire génère également un signal d'horloge CK et un signal de validation d'horloge CKE et transmet les deux signaux à chacun des dispositifs M à mémoire à semiconducteur par l'intermédiaire de lignes de bus divisées. Il apparaîtra aux spécialistes de la technique que les signaux CK et CKE peuvent être générés par d'autres circuits logiques au lieu d'être générés par le régisseur de mémoire. Pendant une opération d'écriture, une donnée Dqi (o i est un entier de 1 à n) délivrée en sortie par le régisseur 53 de mémoire, c'est-à-dire une donnée d'écriture, est écrite dans l'un des dispositifs à mémoire sélectionnés parmi les dispositifs M à mémoire à semiconducteur par l'intermédiaire de lignes de bus de données. Pendant une opération de lecture, une donnée DQi est extraite de l'un des dispositifs à mémoire sélectionnés parmi les dispositifs M à mémoire à semiconducteur, c'est-àdire qu'une donnée de lecture est transmise au régisseur 53 de mémoire par l'intermédiaire de lignes de bus de données. Les figures 6 et 7 montrent des diagrammes des temps illustrant des protocoles pour une opération de lecture dans le système de mémoire selon la forme de réalisation telle que montrée sur la figure 5. Ici, il est illustré un exemple de données extraites des deux modules de mémoire 51-1 et 51-2 parmi les modules de mémoire montrés sur la figure 5. Sur la figure 6, un diagramme des temps de lecture concernant le module de mémoire 51-1, et un diagramme des temps de lecture concernant le module de mémoire 51-2 sont montrés séparément. Sur la figure 7, un diagramme des temps de lecture concernant le module de mémoire 51-1 et un diagramme des temps de lecture concernant le module de mémoire 51-2 sont représentés ensemble. Sur les figures 6 et 7, on suppose que tRCD - le temps allant de l'activation (c'est-à-dire un instant d'une transition d'un niveau logique "haut" à un niveau logique "bas") du premier signal RCS de sélection de puce pour une impulsion d'adresse de rangée jusqu'à l'instant d'activation du second signal CCS de sélection de puce pour une impulsion d'adresse de colonne - est de deux cycles d'horloge (2T), qu'un temps de latence CL d'impulsion d'adresse de colonne est de deux cycles d'horloge (2T) et qu'une longueur de rafale BL est de deux cycles d'horloge (2T). Une opération de lecture du système de mémoire montré sur la figure 5 sera maintenant décrite en référence au diagramme des temps de la figure 6. Premièrement, pour accéder à un dispositif à mémoire à semiconducteur particulier du module de mémoire 51-1, on active RCS0 à un niveau logique "bas" dans un cycle T2, tandis que RC est activé à un niveau logique "haut". Dans des cycles T2 et T3, deux adresses de rangées consécutives RAi sont appliquées au module de mémoire 51-1. Ensuite, on active CCS0 au niveau logique "bas" dans un cycle T4, et deux adresses de colonnes consécutives CAi sont appliquées en entrée au module de mémoire 51-1 dans des cycles T4 et T5. Entre-temps, CC reste à l'état logique "bas". Par conséquent, à des cycles T7 et T8, deux données consécutives DQi sont extraites d'un dispositif à mémoire à semiconducteur sur le module de mémoire 51-1. Pour accéder à un dispositif à mémoire à semiconducteur particulier du module de mémoire 51-2, on active RCS1 au niveau logique "bas" dans un cycle T4, tandis que RC est activé au niveau logique "haut". Dans les cycles T4 et T5, deux adresses de rangées consécutives RAi sont appliquées en entrée au module de mémoire 51-2. Ensuite, on active CCS1 au niveau logique "bas" dans le cycle T6, et deux adresses de colonnes consécutives CAi sont appliquées en entrée au module de mémoire 51-2 dans les cycles T6 et T7. Entre-temps, CC reste à l'état logique "bas". Par conséquent, dans des cycles T9 et T10, deux données consécutives DQi sont extraites d'un dispositif à mémoire à semiconducteur du module de mémoire 51-2. Par conséquent, dans le système de mémoire selon l'invention, lorsqu'une donnée est extraite des deux modules de mémoire 51-1 et 51-2, quatre données DQi sur un bus de données sont lues consécutivement comme montré dans les diagrammes des temps des figures 6 et 7 et, par conséquent, il n'y a pas d'espace dépourvu de données sur le bus de données, ce qui aboutit à une amélioration du rendement du bus. On doit comprendre que toutes les quantités physiques indiquées ici, sauf indication expresse contraire, ne doivent pas être considérées comme indiquant de façon exacte la quantité citée, mais plutôt comme l'indiquant de façon approximative. En outre, la simple absence d'un terme tel que "approximativement" ou analogue ne doit pas être considérée comme indiquant expressément qu'une quantité physique indiquée quelconque est une quantité exacte, même si de tels termes sont utilisés pour d'autres quantités physiques indiquées ici. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif, au système et au procédé décrits et représentés sans sortir du cadre de l'invention. REVEND I CATIONS 1. Dispositif à mémoire commandé par un régisseur (53) de mémoire, caractérisé en ce qu'il comporte une broche (41) d'entrée d'horloge destinée à la réception d'un signal d'horloge (CK); une broche (43) d'entrée d'un premier signal de sélection de puce destinée à la réception d'un premier signal (RCS) de sélection de puce pour une impulsion d'adresse de rangée provenant du régisseur de mémoire; une broche (44) d'entrée d'un second signal de sélection de puce destinée à la réception d'un second signal (CCS) de sélection de puce pour une impulsion d'adresse de colonne provenant du régisseur de mémoire; au moins une broche (45) d'entrée d'ordre de rangée destinée à la réception d'un ordre de rangée (RC) provenant du régisseur de mémoire; au moins une broche (46) d'entrée d'ordre de colonne destinée à la réception d'un ordre de colonne (CC) provenant du régisseur de mémoire; plusieurs broches (47-1 à 47-n) d'entrée d'adresses de rangées destinées à la réception d'adresses de rangées (RAi) provenant du régisseur de mémoire; et plusieurs broches (48-1 à 48-n) d'entrée d'adresses de colonnes destinées à la réception d'adresses de colonnes (CAi) provenant du régisseur de mémoire; l'ordre de rangée et l'ordre de colonne étant reçus en réponse à deux flancs consécutifs du signal d'horloge, en synchronisme avec les premier et second signaux de sélection de puce, respectivement. 2. Dispositif à mémoire selon la revendication 1, caractérisé en ce que l'adresse de rangée et l'adresse de colonne sont reçues en réponse à deux flancs consécutifs du signal d'horloge, en synchronisme avec les premier et second signaux de sélection de puce, respectivement. 3. Dispositif à mémoire selon la revendication 1, caractérisé en ce que la première donnée du premier signal de sélection de puce reçue en réponse au premier flanc du signal d'horloge est reconnue comme étant un signal de sélection de puce, et la seconde donnée du premier signal de sélection de puce reçue en réponse au second flanc suivant le premier flanc est reconnue comme étant un ordre d'impulsion d'adresse de rangée. 4. Dispositif à mémoire selon la revendication 1, caractérisé en ce que la première donnée du second signal de sélection de puce reçue en réponse au premier flanc du signal d'horloge est reconnue comme étant un signal de sélection de puce, et la seconde donnée du second signal de sélection de puce reçue en réponse au second flanc du signal d'horloge, qui suit le premier flanc du premier signal, est reconnue comme étant un ordre d'impulsion d'adresse de colonne. 5. Dispositif à mémoire commandé par un régisseur (53) de mémoire, caractérisé en ce qu'il comporte une broche (41) d'entrée d'horloge destinée à la réception d'un signal d'horloge (CK); une broche (43) d'entrée d'un premier signal de sélection de puce destinée à la réception d'un premier signal (RCS) de sélection de puce provenant du régisseur de mémoire; une broche (44) d'entrée d'un second signal de sélection de puce destinée à la réception d'un second signal (CCS) de sélection de puce provenant du régisseur de mémoire; au moins une broche (45) d'entrée d'un premier ordre destinée à la réception d'un premier ordre (RC) provenant du régisseur de mémoire; et au moins une broche (46) d'entrée d'un second ordre destinée à la réception d'un second ordre (CC) provenant du régisseur de mémoire, les premier et second ordres étant reçus en réponse à au moins un flanc du signal d'horloge, en synchronisme avec les premier et second signaux de sélection de puce, respectivement. 6. Dispositif à mémoire selon la revendication 5, caractérisé en ce qu'il comporte en outre plusieurs broches (47-1 à 47-n) d'entrée de premières adresses destinées à la réception de premières adresses (RAi) provenant du régisseur de mémoire; et plusieurs broches (48-1 à 48-n) d'entrée de secondes adresses destinées à la réception de secondes adresses (CAi) provenant du régisseur de mémoire, les premières et secondes adresses étant reçues en réponse à au moins un flanc du signal d'horloge, en synchronisme avec les premier et second signaux de sélection de puce, respectivement. 7. Dispositif à mémoire qui est commandé par un régisseur (53) de mémoire, caractérisé en ce qu'il comporte une broche (41) d'entrée d'horloge destinée à la réception d'un signal d'horloge (CK); plusieurs broches (43, 44) d'entrée de signaux de sélection de puce destinées à la réception de signaux respectifs (RCS, CCS) de sélection de puces provenant du régisseur de mémoire; et plusieurs broches (47-1 à 47- n; 48-1 à 48-n) d'entrée d'ordres destinées à la réception d'ordres respectifs (RAi, CAi) provenant du régisseur de mémoire, les ordres respectifs étant reçus en réponse à au moins un flanc du signal d'horloge, en synchronisme avec leurs signaux de sélection de puce respectifs. 8. Système de mémoire ayant des modules de mémoire (51-1 à 51-4) sur lesquels plusieurs dispositifs (M) à mémoire à semiconducteur sont montés, et un régisseur (53) de mémoire destiné à commander les dispositifs à mémoire à semiconducteur, caractérisé en ce que chacun des dispositifs à mémoire à semiconducteur comporte une broche (43) d'entrée d'un premier signal de sélection de puce destinée à la réception d'un premier signal (RCS) de sélection de puce; et une broche (44) d'entrée d'un second signal de sélection de puce destinée à la réception d'un second signal (CCS) de sélection de puce, les premier et second signaux de sélection de puce étant générés par le régisseur de mémoire et transmis à chacun des modules de mémoire par des lignes de bus différentes. 9. Système de mémoire selon la revendication 8, caractérisé en ce que chacun des dispositifs à mémoire à semiconducteur comporte en outre au moins une broche (45) d'entrée d'un premier ordre destinée à la réception d'un premier ordre (RC), et au moins une broche (46) d'entrée d'un second ordre destinée à la réception d'un second ordre (CC), une ligne de bus destinée à la transmission du premier ordre étant séparée d'une ligne de bus destinée à la transmission du second ordre. 10. Système de mémoire selon la revendication 9, caractérisé en ce que chacun des dispositifs à mémoire à semiconducteur comporte en outre plusieurs broches (47-1 à 47-n) d'entrée de premières adresses destinées à la réception de premières adresses (RAi), et plusieurs broches (48-1 à 48-n) d'entrée de secondes adresses destinées à la réception de secondes adresses (CAi), des lignes de bus pour la transmission des premières adresses étant séparées des lignes de bus pour la transmission des secondes adresses. 11. Système de mémoire ayant des modules de mémoire (51-1 à 51-4) sur lesquels plusieurs dispositifs (M) à mémoire à semiconducteur sont montés, et un régisseur (53) de mémoire destiné à commander les dispositifs à mémoire à semiconducteur, caractérisé en ce que chacun des dispositifs à mémoire à semiconducteur comporte plusieurs broches (43, 44) d'entrée de signaux de sélection de puce (RCS, CCS) destinées à recevoir leurs signaux respectifs de sélection de puce, les signaux de sélection de puce étant générés par le régisseur de mémoire et transmis à leurs modules de mémoire respectifs par des lignes de bus différentes. 12. Système de mémoire selon la revendication 11, caractérisé en ce que chacun des dispositifs à mémoire à semiconducteur comporte en outre plusieurs broches (45, 46) d'entrée d'ordres destinées à la réception d'ordres respectifs (RC, CC), des lignes de bus pour la transmission des ordres respectifs étant séparées les unes des autres. 13. Procédé d'accès à des données en plusieurs mémoires dans un ensemble de mémoires à semiconducteurs, caractérisé en ce qu'il comprend les étapes dans lesquelles on reçoit à une première broche (43) d'une première mémoire un premier signal (RCS) de sélection de puce pour une impulsion d'adresse de rangée; on reçoit à une seconde broche (44) de la première mémoire un second signal (CCS) de sélection de puce pour une impulsion d'adresse de colonne; on reçoit à au moins une broche (45) d'ordre de rangée de la première mémoire un ordre (RC) de rangée; on reçoit à au moins une broche (46) d'ordre de colonne de la première mémoire un ordre (CC) de colonne; on reçoit à des broches (47-1 à 47-n) d'adresses de rangées de la première mémoire des adresses de rangées (RAi) ; et on reçoit à des broches (48-1 à 48-n) d'adresses de colonnes de la première mémoire des adresses de colonnes (CAi). 14. Procédé selon la revendication 13, caractérisé en ce que l'ordre de rangée et l'ordre de colonne sont reçus d'un régisseur (53) de mémoire par l'intermédiaire de lignes de bus séparées. 15. Procédé selon la revendication 13, caractérisé en ce que les adresses de rangées et les adresses de colonnes sont reçues séparément depuis des lignes d'adresses séparées. 16. Procédé selon la revendication 13, caractérisé en ce que le premier signal de sélection de puce et le second signal de sélection de puce sont reçus en passant par des lignes de bus séparées.