Brevet FR2813463A1 — publié le 20020301

La présente invention concerne des circuits électroniques. En particulier l'invention concerne un circuit électronique intégré permettant de réduire des effets du couplage d'un bruit induit sur les circuits d'une plaquette dite VLS1, c'est-à-dire à haute densité d'intégration. Dans un circuit intégré VLSI, tel qu'un microprocesseur, certaines lignes de transmission de signaux peuvent être soumises à un bruit de couplage induit ayant des intensités élevées. D'autres raisons possibles, peuvent se situer dans le fait que les signaux sont acheminés en étant adjacents à d'autres signaux, sur des distances relativement grandes ou bien parce que la source de ce signal propage une forme d'onde de signal de mauvaise qualité ou "déformée". Malheureusement, ce bruit induit par couplage pose des problèmes qui peuvent conduire à un fonctionnement peu fiable, lent ou incorrect du circuit intégré. Une solution à ce problème consiste à accroître la distance entre les lignes de transmission de signaux. Ceci réduit la quantité de charge couplée au signal affecté d'un bruit, par réduction de la capacité de couplage entre ce signal et d'autres signaux. Cependant, ceci est indésirable étant donné que ceci accroît le coût du circuit intégré, tout en réduisant la densité globale du circuit intégré VLSI. Une autre solution consiste à ajouter un condensateur "ballast" connecté entre le signal affecté d'un bruit et une source d'alimentation. Ceci réduit la quantité de variation de tension "déformée", qui apparaît par accroissement de la capacité d'ensemble de la ligne affectée d'un bruit. Cependant ceci est indésirable étant donné que le condensateur "ballast" applique une sollicitation à la ligne affectée d'un bruit avec une charge supplémentaire, qui doit être retirée de la ligne affectée d'un bruit, lorsqu'elle commute. Une autre solution consiste à ajouter plusieurs portes logiques entre le signal affecté d'un bruit, et des circuits qui sont sensibles à une forme d'onde de signal de déformation. Ceci est indésirable étant donné que les portes logiques supplémentaires ajoutent un retard de cadencement qui peut avoir un effet important sur la vitesse d'ensemble de fonctionnement de la plaquette. En outre ces portes logiques supplémentaires peuvent avoir un impact important sur l'étendue en surface du circuit de la plaquette, ce qui peut accroître le coût de la plaquette. C'est pourquoi, on a besoin de moyens simples introduisant un faible retard de rejet du bruit affectant un signal. Le système perfectionné de rejet de bruit ne doit pas nécessiter un espace accru des lignes ou une quantité importante de circuit supplémentaire de sorte que la densité d'ensemble du circuit intégré (et par conséquent le coût) n'est pas affectée d'une manière excessive. En outre un tel système perfectionné doit réduire la valeur de la capacité ajoutée à la ligne affectée et ne doit pas affecter fortement des pentes des flancs du signal de sorte que le signal puisse encore commuter aussi rapidement que possible, afin d'obtenir un circuit fonctionnant avec une vitesse maximale. Une forme de réalisation préférée de l'invention fournit un circuit qui rejette le bruit affectant un signal. L'invention est simple, économique et applique un retard relativement faible à des signaux d'entrée dont les flancs possèdent des pentes raisonnables. De même l'invention est mise en oeuvre avec un seul transistor PFET. Ceci contribue à réduire la surface requise par ce circuit. La présente invention a trait à un inverseur qui présente une hystérésis importante dans sa courbe de transfert. Un réseau de transistors NFET introduit une hystérésis lors d'une transition faisant passer du niveau bas au niveau haut. Ceci contribue à empêcher des déformations du signal de sortie qui sont provoquées par le bruit qui écarte le signal d'entrée d'un bon niveau bas logique. La taille d'un transistor PFET et la stabilité du réseau de transistors NFET sont choisies pour fournir une immunité vis-à-vis d'un bruit constitué par des baisses du signal d'entrée par rapport à un bon niveau haut logique. La capacité de l'inverseur à fournir une source et un puits de courant sont choisies de manière que le retard produit par l'inverseur diffère seulement faiblement de ce que fournit un inverseur standard. Ces inverseurs peuvent alors être utilisés pour recevoir, dans un circuit intégré, des signaux qui sont soumis ou sont sensibles à un bruit. De façon plus précise l'invention concerne un dispositif à circuit intégré, qui reçoit un signal affecté d'un bruit, caractérisé en ce qu'il comporte un inverseur de rejet de bruit, qui reçoit ledit signal affecté d'un bruit en tant que signal d'entrée, un inverseur de rejet de bruit possédant une hystérésis importante pour une transition faisant passer du niveau bas au niveau haut ledit signal d'entrée et une tension, au niveau du plan médian, qui est inférieure à la tension située à mi-chemin entre la tension d'alimentation négative et la tension d'alimentation positive, lors d'une transition la faisant passer d'un niveau haut à un niveau bas. Selon une autre caractéristique de l'invention, ledit inverseur de rejet de bruit comprend un réseau de transistors NFET recevant un signal de réaction à partir d'une sortie. Selon une autre caractéristique de l'invention, ledit réseau de transistors NFET inclut un premier transistor NFET possédant une première grille, une première source et un premier drain, ladite première grille étant connectée à ladite sortie. Selon une autre caractéristique de l'invention, ledit réseau de transistors NFET comprend un second transistor NFET possédant une seconde grille, une seconde source et un second drain, que ledit réseau de transistors NFET comprend un troisième transistor NFET (1O6) possédant une troisième grille, une troisième source et un troisième drain, et que ladite seconde source et ledit troisième drain sont connectés à ladite première source. Selon une autre caractéristique de l'invention, ladite seconde grille et ladite troisième grille sont connectées à ladite entrée. Selon une autre caractéristique de l'invention, ledit inverseur de rejet de bruit inclut un transistor PFET (109) possédant une quatrième grille, une quatrième source et un quatrième drain, et que ladite quatrième grille est connectée à ladite entrée et ledit quatrième drain est connecté à ladite sortie. L'invention concerne en outre un procédé de rejet d'un bruit sur puce, caractérisé en ce qu'il consiste à fabriquer un circuit intégré recevant une pluralité de signaux affectés d'un bruit et une pluralité d'inverseurs de rejet de bruit possédant chacun une entrée, chaque inverseur de ladite pluralité d'inverseurs de rejet de bruit recevant sur ladite entrée l'un desdits signaux affectés de bruit. Selon une autre caractéristique de l'invention, lesdits inverseurs de rejet de rejet inclut un réseau de transistors NFET recevant un signal de réaction de la partie d'une sortie. Selon une autre caractéristique de l'invention, ledit réseau de transistors NFET comprend un premier transistor NFET, comprend une première grille, une première source et un premier drain, et que ladite première grille est connectée à ladite source. Selon une autre caractéristique de l'invention, ledit réseau de transistors NFET inclut un second transistor NFET possédant une seconde grille, une seconde source et un second drain, que ledit réseau de transistors NFET comprend un troisième transistor NFET possédant une troisième grille, une troisième source et un troisième drain, et que ladite seconde source et ledit troisième drain sont connectés à ladite première source. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence au dessin annexé, dont ta figure unique représente le schéma d'un inverseur de rejet de bruit. La figure 1 représente un schéma d'un inverseur de rejet de bruit 100. L'entrée IN 110 reçoit un signal qui est soumis à un bruit sur puce ou plaquette. En dehors d'autres causes, ce bruit peut être un bruit induit par couplage ou un bruit produit par des déformations qui sont propagées par le circuit traitant le signal d'entrée 110. La sortie de l'inverseur de rejet de bruit 100 est la sortie OUT 120. La grille d'un transistor à effet de champ à canal p (PFET) 102 est connectée à l'entrée IN 110. De même les grilles de transistors à effet de champ à canal n (NFET) 104 et 106 sont connectées à l'entrée 1N 110. Le drain du transistor PFET 102, le drain du transistor PFET 104 et la grille du transistor NFET 108 sont connectés à la sortie OUT 120. La tension d'alimentation positive pour l'inverseur de rejet de bruit 100 est VDD. La tension VDD est appliquée à la source du transistor PFET 102 et au drain du transistor NFET 108. La source d'alimentation négative pour l'inverseur de rejet de bruit 100 est GND. La tension GND est connectée à la source du transistor NFET 106. Enfin la source du transistor NFET 104, le drain du transistor NFET 106 et la source du transistor NFET 108 sont connectés à un noeud intermédiaire Xl. Dans une forme de réalisation préférée, l'inverseur de rejet de bruit 100 présente une hystérésis élevée dans sa courbe de transfert, tout en ne nécessitant qu'un seul transistor NFET. Le fait de prévoir un seul transistor NFET réduit la surface de l'inverseur de rejet de bruit et par conséquent le coût de cet inverseur par rapport à d'autres circuits de rejet de bruit. Le réseau de transistors NFET constitué par des transistors NFET 104, 106 et 108 fournit une hystérésis importante lors de la transition faisant passer du niveau bas au niveau haut. La connexion allant de la sortie OUT au réseau de transistors NFET par l'intermédiaire de la grille du transistor NFET 108 forme une boucle de réaction aboutissant au réseau de transistors NFET, ce qui facilite l'obtention de l'hystérésis conséquente. Ceci contribue à empêcher des déformations du signal de sortie produit par un bruit qui écarte le signal d'entrée d'un bon niveau bas logique. La taille du transistor PFET 102 et la taille du réseau de transistors NFET 104, 106 et 108 sont choisies de manière à produire une immunité vis-à-vis de baisses dans le signal d'entrée à partir d'un bon niveau haut logique. En particulier les tailles du transistor PFET 102 et du réseau de transistors NFET 104, 106 et 108 sont choisies de telle sorte que le point; où la tension présente à l'entrée, est égale à la tension présente à la sortie, pendant une transition lente faisant passer du niveau haut au niveau bas, et est située plus bas qu'à mi-chemin entre GND et VDD. Le point où la tension présente à l'entrée est égale à 1a tension présente à la sortie pendant une transition lente, est désigné comme étant la tension de point médiane VM. Les capacités de source et de puits de courant de l'inverseur sont choisies de telle sorte que le retard produit dans l'inverseur diffère seulement faiblement du cas d'un inverseur standard. Ces inverseurs de rejet de bruit peuvent être alors utilisés pour tamponner ou recevoir, dans un circuit intégré, des signaux qui sont soumis ou sont sensibles à un bruit. Par exemple on considère un inverseur CMOS standard qui possède un transistor PFET possédant un rapport largeur/longueur (W/L) relatif égal à 4 et un transistor NFET possédant un rapport W/E égal à'2,8. Pour obtenir de manière approximative le retard et la capacité de commande de cet inverseur CMOS avec un inverseur de rejet de bruit 100, le transistor PFET 102 doit posséder un rapport W/L égal approximativement à 3,4 ; le transistor NFET 104 doit posséder un rapport W/L égal approximativement à 3,8, le transistor NFET 106 doit posséder un rapport W/L égal approximativement à 4,6 ; et le transistor NFET 108 doit posséder un rapport W/L égal approximativement à 3. Les tailles précises et les rapports W/L précis de tous les dispositifs présents dans l'inverseur de rejet de bruit dépendent de la quantité et du type de rejet de bruit désiré, de la capacité de commande désirée et de la quantité de la valeur du retard de propagation admissible. Ces valeurs précises peuvent être déterminées par un spécialiste ordinaire de la technique en utilisant des procédés standards de calcul et de simulation. Bien que l'on ait décrit et représenté une forme de réalisation spécifique de l'invention, cette dernière n'est pas censée être limitée aux formes ou agencement spécifique des éléments décrits et représentés. REVENDICATIONS 1. Dispositif à circuit intégré, qui reçoit un signal affecté d'un bruit, caractérisé en ce qu'il comporte un inverseur de rejet de bruit (100), qui reçoit ledit signal affecté d'un bruit en tant que signal d'entrée, un inverseur de rejet de bruit possédant une hystérésis importante pour une transition faisant passer du niveau bas au niveau haut ledit signal d'entrée et une tension, au niveau du plan médian, qui est inférieure à la tension située à mi-chemin entre la tension d'alimentation négative et la tension d'alimentation positive, lors d'une transition la faisant passer d'un niveau haut à un niveau bas. 2. Circuit intégré selon la revendication 1, caractérisé en ce que ledit inverseur de rejet de bruit comprend un réseau de transistors NFET (104, 106, 108) recevant un signal de réaction à partir d'une sortie (120). 3. Circuit selon la revendication 2, caractérisé en ce que ledit réseau de transistors NFET inclut un premier transistor NFET (108) possédant une première grille, une première source et un premier drain, ladite première grille étant connectée à ladite sortie. 4. Circuit intégré selon la revendication 3, caractérisé en ce que ledit réseau de transistors NFET comprend un second transistor NFET (104) possédant une seconde grille, une seconde source et un second drain, que ledit réseau de transistors NFET comprend un troisième transistor NFET (106) possédant une troisième grille, une troisième source et un troisième drain, et que ladite seconde source et ledit troisième drain sont connectés à ladite première source. 5. Circuit intégré selon la revendication 4, caractérisé en ce que ladite seconde grille et ladite troisième grille sont connectées à ladite entrée. 6. Circuit intégré selon la revendication 5, dans lequel ledit inverseur de rejet de bruit inclut un transistor PFET (102) possédant une quatrième grille, une quatrième source et un quatrième drain, et que ladite quatrième grille est connectée à ladite entrée et ledit quatrième drain est connecté à ladite sortie. 7. Procédé de rejet d'un bruit sur puce, caractérisé en ce qu'il consiste - à fabriquer un circuit intégré recevant une pluralité de signaux affectés d'un bruit ; - à fabriquer une pluralité d'inverseurs de rejet de bruit (100) possédant chacun une entrée; et à brancher un desdits signaux affectés de bruit sur ladite entrée de chaque inverseur de ladite pluralité d'inverseurs de rejet de bruit. 8. Procédé selon la revendication 7, caractérisé en ce qu'on inclut un réseau de transistors NFET (l04, 106, 108) parmi lesdits inverseurs de rejet et on branche un signal de réaction à partir d'une sortie (120). 9. Procédé selon la revendication 8, caractérisé en ce qu'on inclut un premier transistor NFET (108), comprenant une première grille, une première source et un premier drain et qu'on connecte ladite première grille à ladite sortie. 10. Procédé selon la revendication 9, caractérisé en ce qu'on inclut dans ledit réseau de transistors NFET un second transistor NFET (104), possédant une seconde grille, une seconde source et un second drain, en ce qu'on inclut dans ledit réseau de transistors NFET comprend un troisième transistor NFET (l06) possédant une troisième grille, une troisième source et un troisième drain, et en ce qu'on connecte ladite seconde source et ledit troisième drain à ladite première source.