Brevet FR2815194A1 — publié le 20020412

La présente invention concerne de façon générale des synthétiseurs de fréquence et des circuits de modulateur utilisés dans les synthétiseurs de fréquence, et, de façon plus particulière, la présente invention concerne les synthétiseurs de fréquence fractionnel N modulé sigma/delta. Elle correspond, et revendique la priorité, de la Demande Coréenne NO P2000-0059408, déposée- le 10 octobre 2000, dont la totalité est incorporée ici à titre de référence. Il existe une demande croissante pour une variété de services multimédia sans fil en temps réel, comprenant la vidéo en temps réel, l'accès à internet, etc. Ceux-ci nécessitent des connexions à grande vitesse avec les terminaux de communication sans fil ou mobiles. Reflétant cette tendance vers des vitesses de transmission de plus en plus élevées, la norme CMDA-2000 1X (2.5 G) est configurée de telle sorte qu'un service de données à 144 kilobauds soit disponible sur les bandes CDMA/PCS existante. Les terminaux de communication sans fil utilisent couramment des synthétiseurs de fréquence à haute fréquence (HF) pour effectuer la sélection du canal programmable. Pour fonctionner, par exemple, dans l'environnement à grande vitesse imposé par la norme CDMA-2000 1X, le synthétiseur de fréquence à haute fréquence devrait de préférence présenter un temps de stabilisation inférieur à 500 ps, une définition de fréquence de 10 kHz, et un bruit de phase inférieur à 135 dBc/Hz avec une fréquence de décalage d'environ 1 MHz. Comme décrit ci-dessous, les synthétiseurs de fréquence HF classiques ne sont pas idéalement appropriés pour satisfaire à ces caractéristiques préférées associées à la norme CDMA-2000 1X. Les figures 7 à 10 illustrent un synthétiseur de fréquence fractionnel N commandé sigma/delta comme décrit dans Norman M. Filiol et al.,"An Agile ISM Band Frequency Synthesizer with Built-In GMSK Data Modulation", IEEE JSSC, Vol. 33, pages 998 à 1008, juillet 1998, dont la totalité est incorporée ici à titre de référence. La modulation sigma/delta des synthétiseurs de fréquence fractionnels N est également décrite dans [1] Philip S. Gaskell et al., Brevet US NO 5 079 521, délivré le 7 janvier 1992 i [2] Thomas A. D. Riley et al., Brevet US NO 5 781 044, délivré le 14 juillet 1998 ; [3] Thomas A. D. Riley, Brevet US NO 4 965 531 ; [4] Brian Miller et al.,"A Multiple Modulator Fractional Divider", IEEE Trans. Instrument and Measurement, Vol. 410, NO 3, pages 578 à 583, juin 1991 ; [5] Terrance P. Kenny et al.,"Design and Realization of a Digital Delta Sigma Modulator for Fractional-n Frequency Synthesis", IEEE Trans. Vehicular Tech., Vol. 48, NO 2, pages 510 à 521, mars 1999 ; et [6] Woogeun Rhee et al.,"A 1.1 GHz CMOS Fractional-N Frequency Synthesizer with a 3b 3rd-Order Delta Sigma Modulator", ISSCC 2000, pages 198 à 199,2000. La totalité de chacun de ces documents est incorporée ici à titre de référence. Si l'on se réfère à la figure 7, une fréquence cible foible est délivrée à l'entrée du modulateur sigma/delta 702 sous la forme d'un mot numérique. Une chaîne de bits de sortie modulée b (t) est appliquée au diviseur à deux modules 704 contenu dans la rétroaction d'une boucle à phase asservie et commande le fonctionnement de celui-ci. La boucle à phase asservie comprend le diviseur 704, un détecteur de phase 706, un filtre de boucle 708, et un oscillateur commandé en tension (voltage-controlledoscillator ou VCO) 710. La valeur moyenne de b (t) correspond au rapport de division requis pour délivrer en sortie la fréquence de sortie désirée fout. Le diviseur à deux modules 704 délivre en sortie un signal de commande de phase fd, qui est la fréquence de sortie divisée par N ou N+1 (en fonction de b (t)) fout. Le signal de commande de phase fd est appliqué au détecteur de phase 706, qui compare le signal de commande de phase fd à un signal de référence d'entrée fref- Le signal délivré à la sortie du détecteur de phase 706 est proportionnel à la différence de phase entre le signal de référence fref et le signal de commande de phase fd. Ce signal est filtré par le filtre à boucle (passe-bas) 708, produisant une tension normalement continue, et est appliqué pour commander l'oscillateur commandé en tension (VCO) 701 qui génère la fréquence de sortie fout. La figure 8 est un schéma général fonctionnel du diviseur à deux modules 704 montré en figure 7. L'entrée b (t) du diviseur est une commande à bit unique qui permet de soustraire 0 ou 2 radians de phase (0 ou 1 période de l'oscillateur commandé en tension 710) du signal d'entrée fout à chaque cycle de référence. La soustraction est suivie par une division fixe par N comme représenté, ce qui produit en résultat le signal de commande de phase fd. Les modulateurs sigma/delta obtiennent une définition élevée à partir d'un quantificateur à bit unique grâce à l'utilisation de techniques de mise en forme de bruit et de suréchantillonnage. Les modulateurs d'ordre plus élevé ont moins de fréquences de cycle de limite, et des rapports signal/bruit internes à la bande plus élevés. Lors de la conception de modulateurs sigma/delta d'ordre plus élevé, la stabilité devient un souci, du fait de la rétraction d'ordre élevé autour de la boucle. Une alternative à cette approche consiste à utiliser une architecture MASH. Un modulateur sigma/delta à architecture MASH est montré en figure 9. Dans ce cas, le modulateur est une cascade de modulateurs sigma/delta du premier ordre. L'erreur de quantification de chaque étage est redélivrée à l'étage suivant, dont la chaîne de bits de sortie est une estimation quantifiée sigma/delta de l'erreur de l'étage précédent. Les sorties sont ensuite combinées dans un bloc de mise en forme de bruit qui annule le bruit des n-1 premiers étages, produisant une sortie à bits multiples qui a une mise en forme du bruit du nème ordre donnée sous la forme suivante : N (z) = (1-z-')". Ici, n désigne l'ordre ou le nombre d'étages. La figure 10 illustre le spectre de fréquence d'un modulateur MASH du quatrième ordre (n=4). Un avantage de cette architecture de modulateur réside dans sa stabilité, car aucune rétroaction du nème ordre n'est présente, et les étages du premier ordre sont stables. Un inconvénient essentiel réside dans sa sortie à bits multiples, ce qui rend un diviseur à modules multiples nécessaire dans la rétroaction de la boucle à phase asservie du synthétiseur. De plus, les caractéristiques des synthétiseurs de fréquence fractionnels N précédemment proposés sont généralement insatisfaisantes vis-à-vis du bruit de phase hors de la bande à un décalage d'environ 1 MHz, ou pour obtenir une définition de fréquence précise de 10 kHz. De plus, le synthétiseur présente d'importants écarts de- 40 dBc dans des conditions de fonctionnement particulières, se traduisant par de gros créneaux lors de leur utilisation réelle. On pense que cela est dû au fait que la nonlinéarité d'un détecteur de phase/fréquence ou d'un diviseur à modules multiples existant dans une boucle à phase asservie réelle ne correspond pas à la linéarité élevée de la boucle à phase asservie qui est requise lors de l'utilisation d'un modulateur à bits multiples et d'un modulateur du type MASH. De plus, les précédents synthétiseurs subissent d'importants écarts dans des conditions de fonctionnement particulières qui résultent de la non-linéarité du détecteur de phase/fréquence et du diviseur à modules multiples lorsque des modulateurs à bits multiples et des modulateurs du type MASH sont utilisés comme dispositifs de commande de division fractionnels dans une boucle à phase asservie. Pour ces raisons tout au moins, les synthétiseurs de fréquence HF classiques ne sont pas idéalement appropriés pour satisfaire aux caractéristiques préférées associées à la norme CDMA-2000 1X. Un objectif de la présente invention est de procurer un synthétiseur de fréquence, et un modulateur sigma/delta pour celui-ci, qui permettent d'obtenir une fine définition de fréquence et un temps de stabilisation rapide, et qui réduisent le bruit de phase et suppriment les écarts de référence. Un autre objectif de la présente invention est de procurer un synthétiseur de fréquence, et un modulateur sigma/delta pour celui-ci, qui permettent d'obtenir une définition de fréquence précise de 10 kHz, tout en conservant un temps de stabilisation rapide, un bruit de phase réduit, et des écarts de référence supprimés. Un autre objectif de la présente invention est de procurer un synthétiseur de fréquence, et un modulateur sigma/delta pour celui-ci, qui satisfassent aux caractéristiques de performances de la norme CDMA-2000 1X ou qui dépassent celles-ci. Selon un aspect de l'invention, un synthétiseur de fréquence fractionnel N comprend un oscillateur commandé en tension, un diviseur à deux modules qui divise une fréquence de sortie de l'oscillateur commandé en tension selon une entrée de commande fractionnelle, et un comparateur de phase qui compare une phase d'une sortie du diviseur à deux modules à une phase d'une fréquence de référence, une sortie du comparateur de phase commandant une entrée de l'oscillateur commandé en tension. Le synthétiseur comprend de plus un modulateur sigma/delta qui comporte une sortie à bit unique, et un convertisseur de bits qui convertit la sortie à bit unique du modulateur sigma/delta en une entrée de commande fractionnelle appliquée au diviseur à deux modules. Selon un autre aspect de la présente invention, un synthétiseur de fréquence fractionnel N comprend un oscillateur commandé en tension, un diviseur à deux modules qui divise une fréquence de sortie de l'oscillateur commandé en tension selon une entrée de commande fractionnelle, un comparateur de phase qui compare une phase d'une sortie du diviseur à deux modules à une phase d'une fréquence de référence, une sortie du comparateur de phase étant couplée à une entrée de commande de l'oscillateur commandé en tension, et un modulateur sigma/delta qui a une sortie à bit unique. Le modulateur sigma/delta comprend un circuit d'accumulateur en cascade qui comprend n étages d'accumulateur, n étant un entier égal à au moins 2, et un circuit de quantificateur qui quantifie une sortie du circuit d'accumulateur en cascade pour générer la sortie à bit unique. La sortie du quantificateur est redélivrée à chacun des n étages d'accumulateur, et une fonction de transfert de bruit du modulateur sigma/delta est H (z), dans laquelle : H (z) = (1-Z-/ (l + piZ-l + P2Z'"... + pnZ-n) et dans laquelle pi,..., pn sont des coefficients de nombre réel. Selon encore un autre aspect de la présente invention, un synthétiseur de fréquence fractionnel N comprend un oscillateur commandé en tension, un diviseur à deux modules qui divise une fréquence de sortie de l'oscillateur commandé en tension selon une entrée de commande fractionnelle, un comparateur de phase qui compare une phase d'une sortie du diviseur à deux modules à une phase d'une fréquence de référence, une sortie du comparateur de phase étant couplée à une entrée de commande de l'oscillateur commandé en tension, et un modulateur sigma/delta qui a une sortie à bit unique. Le modulateur sigma/delta comprend un circuit d'accumulateur en cascade qui comprend n étages d'accumulateur, n étant un entier égal à au moins 2. Chacun des n étages d'accumulateur comprend un circuit de génération de coefficient qui délivre sélectivement en sortie un coefficient bn, un additionneur comportant une première entrée qui est connectée à une entrée ou à une sortie d'un étage d'accumulateur précédent, et une deuxième entrée qui reçoit la valeur de coefficient bn depuis le circuit de génération de coefficient, et un accumulateur qui reçoit une sortie de l'additionneur. Le modulateur sigma/delta comprend de plus un circuit de quantificateur qui quantifie une sortie d'au moins l'un des n étages d'accumulateur de façon à générer la sortie à bit unique, la sortie du quantificateur étant redélivrée de façon à commander le circuit de génération de coefficient de chacun des n étages d'accumulateur. Selon encore un autre aspect de la présente invention, un modulateur sigma/delta comprend un circuit d'accumulateur en cascade qui comprend n étages d'accumulateur, n étant un entier égal à au moins 2, et un circuit de quantificateur qui quantifie une sortie du circuit d'accumulateur en cascade. Une sortie du quantificateur est redélivrée à chacun des n étages d'accumulateur, et un transfert de bruit du modulateur sigma/delta est H (z), dans lequel : H z = 1 - Z 1 + piZ + P2Z... + pnZ-") et dans lequel pl, Pn sont des coefficients de nombre réel. Selon un autre aspect de la présente invention, un modulateur sigma/delta comprend un circuit d'accumulateur en cascade qui comprend n étages d'accumulateur, n étant un entier égal à au moins 2. Chacun des n étages d'accumulateur comprend un circuit de génération de coefficient qui délivre sélectivement en sortie un coefficient bn, un additionneur comportant une première entrée qui est connectée à une entrée ou à une sortie d'un étage d'accumulateur précédent, et une deuxième entrée qui reçoit la valeur de coefficient bn depuis le circuit de génération de coefficient, et un accumulateur qui reçoit une sortie de l'additionneur. Le modulateur sigma/delta comprend également un circuit de quantificateur qui quantifie une sortie d'au moins l'un des n étages d'accumulateur, la sortie du quantificateur étant une sortie à bit unique, et la sortie du quantificateur étant redélivrée de façon à commander le circuit de génération de coefficient de chacun des n étages d'accumulateur. Les objectifs et avantages ci-dessus de la présente invention, ainsi que d'autres, apparaîtront de façon évidente à partir de la description détaillée qui suit, en se référant aux dessins joints, dans lesquels : la figure 1 illustre l'architecture d'un synthétiseur de fréquence fractionnel N selon une forme-de réalisation de la présente invention ; la figure 2 est un schéma général fonctionnel d'un modulateur sigma/delta du quatrième ordre à bit unique selon une forme de réalisation de la présente invention ; la figure 3 est un schéma général fonctionnel d'un modulateur sigma/delta du quatrième ordre à bit unique selon une autre forme de réalisation de la présente invention ; la figure 4 est un graphique d'un rapport signal/bruit mesuré du modulateur sigma/delta ; la figure 5 est un graphique d'un spectre de sortie d'oscillateur commandé en tension mesuré ; la figure 6 est un graphique d'un bruit de phase de bande latérale unique mesuré ; la figure 7 illustre un synthétiseur de fréquence classique comportant un diviseur à deux modules commandé par un modulateur sigma/delta ; la figure 8 montre un schéma général fonctionnel du diviseur à deux modules de la figure 7 ; la figure 9 illustre un modulateur sigma/delta MASH classique ; et la figure 10 illustre le spectre de fréquence d'un modulateur MASH du quatrième ordre (n = 4) Un schéma d'architecture illustratif d'un synthétiseur de fréquence fractionnel N d'une forme de réalisation selon la présente invention est montré en figure 1. Le synthétiseur comprend un diviseur préalable à deux modules 102, un compteur principal programmable 106, un compteur de retenue programmable 104, un circuit de commande de module 108, un diviseur de référence 110, un détecteur de phase/fréquence (phase/frequency detector ou PFD) 112, une pompe de charge 114, un convertisseur de bits 116, et un modulateur sigma/delta numérique 118. Ici, au lieu d'un diviseur à modules multiples, le diviseur à deux modules (diviseur préalable 102) est employé pour minimiser l'influence de la non-linéarité existant dans la boucle à phase asservie pour faciliter le fonctionnement sous une faible puissance. Le synthétiseur est effectivement configuré sous la forme d'une combinaison d'un synthétiseur de fréquence à retenue d'impulsion à deux modules, qui est largement utilisé dans les boucles à phase asservie à entier N, et du modulateur sigma/delta numérique 118 et du convertisseur de bits 116. En général, lors du fonctionnement, le rapport de division est p + 1 à A (1/fief) la période de référence, et le rapport de division est p à (B-A) (l/fref) la période de référence. Par conséquent, la relation générale entre fvco et fret est la suivante : fvco = (Bp + A) fref où B, p et A indiquent la valeur du compteur principal 106, le module du diviseur préalable 102, et la valeur du compteur de retenue 104, respectivement. Si l'on se réfère à présent à la figure 2, le modulateur sigma/delta numérique 118 fonctionne comme un dispositif de commande de division fractionnel, et se manifeste dans cette forme de réalisation comme un modulateur sigma/delta du 4ème ordre (n = 4) à bit unique ayant une rétroaction du bit le plus significatif (most signifiant bit ou MSB). On note que l'ordre n (à savoir le nombre d'étages) peut être diminué ou augmenté en fonction de l'utilisation. De façon plus particulière, le modulateur sigma/delta numérique 118 se compose d'un circuit de quantificateur 220 et d'un circuit d'accumulateur en cascade qui comprend un détecteur de dépassement de capacité (overflow detector ou OFD) 218 et quatre (4) étages d'accumulateur 202,204, 206 et 208. Chacun des étages d'accumulateur est constitué par un circuit de génération de coefficient 212 qui délivre en sortie de façon sélective un coefficient bn, un additionneur 214 comportant une première entrée qui est connectée à une entrée ou à une sortie d'un étage d'accumulateur précédent, et une deuxième entrée qui reçoit la valeur de coefficient bn du circuit de génération de coefficient, et un accumulateur 216 qui reçoit une sortie de l'additionneur 214. Des circuits de coefficient an additionnels peuvent également être présents, comme représenté. Le détecteur de dépassement de capacité 218 fonctionne lorsque la grandeur de l'entrée du modulateur, k/bl, dépasse de beaucoup 0, 5, auquel cas tous les accumulateurs sont remis à zéro, à 0. Le quantificateur 220 quantifie la sortie de l'étage final 208, grâce à quoi la fonction de transfert de bruit a du modulateur sigma/delta 118 devient H (z), dans laquelle : H (z) = (1-Z-/ (1 + plz-l + P2Z-'... + PnZ-n) et dans laquelle pi,.... Pn sont des coefficients de nombre réel. Si l'on se réfère à nouveau à la figure 1, le modulateur 118 selon la présente forme de réalisation est connecté aux circuits de diviseur à deux modules par l'intermédiaire d'un convertisseur de bits simple 116. Le convertisseur de bits convertit les entrées 0 et 1 du modulateur 118 en 1 et-1, respectivement, et délivre les résultats aux bornes d'entrée programmées des compteurs 104 et 106. Le diviseur à deux modules totalise les résultats délivrés par le convertisseur de bits et divise la sortie du diviseur préalable par la valeur totalisée tout en assurant une fonction de retenue d'impulsion. Lorsque le synthétiseur de fréquence fractionnel n selon la présente invention forme une boucle et est dans un état asservi, l'oscillateur commandé en tension délivre en sortie une valeur stable de N. f fois la fréquence de comparaison, où N = Bp + A et f = k/bl, et où B, p et A désignent la valeur du compteur principal 106, le module du diviseur préalable 102, et la valeur du compteur de retenue 104, respectivement. B et A sont des entiers et peuvent être programmés de façon externe. "k/bl"est un terme fonctionnel, et le dénominateur bl est fixé dans les circuits. La définition de fréquence peut être facilement ajustée en ajustant le dénominateur bl, et la valeur fractionnelle de la fréquence de comparaison fr peut être ajustée en ajustant"k", qui peut être programmé de façon externe. La sortie du modulateur à bit unique commandant le diviseur à deux modules est utile pour éviter le problème de non-linéarité précédemment décrit. De façon générale, un modulateur sigma/delta amène effectivement le bruit de quantification se produisant durant la numérisation à une fréquence élevée. En résultat, le bruit de basse fréquence est sensiblement diminué, et, de la même ampleur, un bruit de haute fréquence est accru par rapport au cas où il n'y a pas de mise en forme de bruit. Le bruit à haute fréquence peut être simplement éliminé en effectuant ensuite un filtrage passe-bas. Par conséquent, le rapport signal/bruit est accru. Comme le bruit du diviseur a une caractéristique passe-bas dans la boucle à phase asservie, le bruit de haute fréquence mis en forme se produisant dans le modulateur sigma/delta est spontanément éliminé de la boucle à phase asservie. En résultat, une valeur fractionnelle ayant un rapport signal/bruit élevé peut être obtenue lorsqu'une moyenne à long terme est extraite. La valeur fractionnelle, à savoir un rapport de division efficace,. f, est décrite précédemment et donnée sous la forme suivante : . f = k/bl pour -b1/2 k bl/2 Par exemple, lorsque bl = 62976,. f = k/62976 pour - 31488 constante de rétroaction bl est donnée comme étant un nombre invariable, et ceci peut être réalisé à l'aide d'un multiplexeur simple. Au contraire, un modulateur MASH nécessite des circuits complexes lorsque le dénominateur bl n'est pas un multiple de 2. Par conséquent, la présente invention est avantageuse du fait qu'un plus petit nombre de circuits est nécessaire lorsque le dénominateur bl n'est pas un multiple de 2, par rapport à des techniques classiques. Pour démontrer les avantages de la présente invention à la lumière du bruit de phase à une fréquence décalée vers les fréquences élevées, la fonction de transfert de bruit (noise transfer function ou NTF) du modulateur va être décrite. La fonction de transfert de bruit d'un modulateur MASH du nème ordre couramment utilisé dans les synthétiseurs de fréquence fractionnels N classiques a une caractéristique passe-haut, et est exprimée sous la forme (1-z')". Cependant, la fonction de transfert de bruit d'un modulateur selon la présente invention est de (1-z'/D (z), où D (z) est le polynôme du nème ordre de z Un polynôme de Butterworth ayant une fréquence de coude est habituellement employé pour une configuration stable. A titre de comparaison, lorsque n = 4, la fonction de transfert de bruit d'un modulateur MASH classique est de (1-z-1) \ et la fonction de transfert de bruit d'un modulateur selon la présente invention est de (1- Z-1) 4/D (z). Lorsqu'une fréquence s'approche de la moitié de la fréquence d'horloge d'un modulateur (z-l =-1), selon la présente invention, le gain de boucle s'approche de 0, car la fréquence a dépassé une fréquence de coude. Par conséquent, le bruit de quantification est directement délivré en sortie sans avoir été filtré, et le gain de transfert de bruit est de 1. Par ailleurs, dans un procédé MASH classique, on peut facilement voir à partir de l'équation de fonction de transfert de bruit que le gain de transfert de bruit est de 16. Lorsque l'on suppose que le même bruit de quantification est exercé sur un modulateur du 4ème ordre selon la présente invention et un modulateur du 4 sème ordre du type MASH, le modulateur selon la présente invention a une puissance de bruit qui est 16 fois plus faible que le modulateur du type MASH à une fréquence décalée dans les fréquences élevées, ce qui fait que le bruit de phase est réduit à un seizième de celui du modulateur du type MASH classique lorsque le modulateur selon la présente invention est appliqué à une boucle à phase asservie. La figure 4 illustre le rapport signal/bruit mesuré à partir de la sortie d'un modulateur selon la présente invention. Ici, une fréquence de coude est établie à 0,04 fois une fréquence de comparaison. Il peut être confirmé que la puissance de bruit n'est pas remarquablement accrue et est constante après avoir passé une fréquence de coude. Contrairement à ce que l'on constate en figure 10, où une fréquence augmente continuellement sans fréquence de coude dans le modulateur du type MASH, il est évident que le modulateur selon la présente invention réduit de façon avantageuse le bruit de phase à une fréquence décalée vers les hautes fréquences. De plus, le modulateur selon la présente invention obtient avec précision une définition de fréquence à 10 kHz, ce qui diminue par conséquent les erreurs de fréquence dans les terminaux. Ceci est dû au fait qu'une définition de fréquence minimale est établie à une fréquence de comparaison divisée par bl. Par exemple, lorsqu'une fréquence de comparaison est de 9,84 MHz, la définition de fréquence minimale est de 10 kHz/64. Egalement, les circuits du modulateur selon la présente invention sont relativement simples. Un coefficient de division entre étages ai peut être établi comme étant le réciproque d'un multiple de 2 afin d'éviter l'utilisation d'un multiplicateur et de réaliser le modulateur uniquement à l'aide d'opérations de décalage de bits simples. Comme le modulateur a une structure rendant possible un tronquage du bit le plus bas autorisé par simulation de plage dynamique, les circuits peuvent être simplifiés. De plus, un coefficient de rétroaction bi est une constante, ce qui fait que le modulateur peut être réalisé en utilisant un multiplexeur simple, de façon à diminuer par conséquent la charge sur les circuits. Comme décrit ci-dessus, le modulateur selon la présente invention n'a pas d'effet défavorable significatif sur le rapport signal/bruit, il rend le tronquage de bits possible, il ne nécessite pas de multiplicateur, et il peut être réalisé à l'aide d'un additionneur, d'un registre et d'un multiplexeur simple, de façon à simplifier par conséquent les circuits. Comme un modulateur d'ordre élevé est utilisé, la présente invention présente d'excellentes performances de fréquences libres. Par conséquent, un modulateur selon la présente invention ne nécessite pas l'activation du bit le moins significatif qui est requise pour un modulateur du type MASH classique. La figure 5 montre le spectre de sortie de l'oscillateur commandé en tension mesuré à 1628,52 MHz (N. f = 165, 5 ; bel = 62976). L'expérience est effectuée dans une boucle à phase asservie de 12 kHz de largeur de bande dans laquelle un oscillateur commandé en tension externe de 33 MHz/V, un filtre passe-bas passif du 3ème ordre et la fréquence de comparaison du détecteur de phase/fréquence sont utilisés. Le filtre passe-bas externe a un pôle zéro et trois pôles comprenant deux pôles hors de la bande. Les écarts de référence et fractionnels sont inférieurs à-68 dBc. Le bruit de phase de bande latérale unique (BLU) mesuré à 1643, 28 MHz (N. f = 167,0) est montré en figure 6, et comprend son résultat d'entier N à titre de comparaison. Pour une comparaison valable, on a utilisé le même rapport de division, à la différence que le modulateur est soit actif soit inactif. Les bruits de phase de l'oscillateur commandé en tension à l'intérieur de la bande sont identiques pour les opérations entières et fractionnelles, et relativement plats avec-84 dBc/Hz. Ceci signifie que le modulateur sigma/delta n'affecte pas la caractéristique de bruit de phase à l'intérieur de la bande du synthétiseur. Le bruit de phase avec un décalage de 1,2 MHz est de-139 dBc/Hz. Le plancher de bruit de phase à partir de 200 MHz jusqu'à 800 MHz est dû au bruit de quantification sigma/delta résiduel. L'élévation à une fréquence plus basse autour de 1 kHz peut venir de bruits de l'oscillateur commandé en tension. En bref, un synthétiseur de fréquence fractionnel N selon la présente invention présente les avantages suivants. Premièrement, la présente invention produit un effet d'aplanissement vis-à-vis de la non-linéarité de la boucle à phase asservie dans la plage donnée de fonctionnement normal, ce qui fait qu'elle n'est pas caractérisée par des écarts importants. Deuxièmement, la présente invention peut diminuer le bruit de phase de 10 dB ou plus à une fréquence élevée (hors de la bande). Par conséquent, la présente invention satisfait facilement aux conditions de bruit de phase hors de la bande établies pour la norme CDMA2000. Troisièmement, la définition de fréquence peut être facilement changée en ajustant le coefficient de rétroaction bl du modulateur, ce qui est par ailleurs obtenu en changeant simplement les circuits. Lorsque fr/bl est établi à un multiple rationnel de 10 kHz, une définition de 10 kHz peut être facilement obtenue. Quatrièmement, une optimisation de bits peut être obtenue dans les circuits, de façon à diminuer par conséquent la taille globale des circuits. Cinquièmement, comme la présente invention présente des performances de fréquences libres satisfaisantes lorsque l'on utilise un modulateur d'ordre élevé, un circuit d'activation du bit le moins significatif séparé n'est pas nécessaire, ce qui simplifie par conséquent les circuits. Sixièmement, en utilisant un modulateur sigma/delta comme dispositif de commande de division fractionnel, on peut diminuer les écarts fractionnels lorsqu'une boucle à phase asservie est formée, et un écart de référence est avantageusement supprimé. Dans les dessins et la description, des formes de réalisation préférées caractéristiques de l'invention sont décrites, et, bien que des termes spécifiques soient employés, ils sont utilisés dans un sens générique et descriptif uniquement, et non aux fins de limitation. Les personnes ayant une bonne connaissance de la technique comprendront que différents changements de formes et de détails peuvent être apportés aux formes de réalisation décrites sans s'écarter de l'esprit et de l'étendue de l'applicabilité de l'invention telle qu'elle est définie par les revendications jointes. A titre d'exemple uniquement, on appréciera le fait que le modulateur sigma/delta de la figure 2 peut être configuré de différentes façons afin d'obtenir des résultats identiques ou similaires, telle que la configuration du modulateur sigma/delta du 4 sème ordre à bit unique montré en figure 3. REVENDICATIONS 1. Synthétiseur de fréquence fractionnel N, caractérisé en ce qu'il comprend : un oscillateur commandé en tension ; un diviseur à deux modules (102) qui divise une fréquence de sortie dudit oscillateur commandé en tension en fonction d'une entrée de commande fractionnelle ; un comparateur de phase qui compare une phase d'une sortie dudit diviseur à deux modules (102) à une phase d'une fréquence de référence, dans lequel une sortie dudit comparateur de phase commande une entrée dudit oscillateur commandé en tension ; un modulateur sigma/delta (118) qui comporte une sortie à bit unique ; un convertisseur de bits (116) qui convertit la sortie à bit unique du modulateur sigma/delta (118) en une entrée de commande fractionnelle appliquée au diviseur à deux modules (102). 2. Synthétiseur de fréquence fractionnel N selon la revendication 1, caractérisé en ce que le diviseur à deux modules (102) comprend : un diviseur préalable (102) qui reçoit une sortie de l'oscillateur commandé en tension ; un circuit de commande de module (108) qui commande le fonctionnement du diviseur préalable (102) ; un compteur principal (106) et un compteur de retenue (104) comportant chacun des entrées couplées à une sortie du diviseur préalable (102), et comportant chacun une borne d'entrée programmée qui reçoit l'entrée de commande fractionnelle venant du convertisseur de bits (116), et comportant chacun des sorties couplées à une entrée du circuit de commande de module (108). 3. Synthétiseur de fréquence fractionnel N selon la revendication 1, caractérisé en ce que le modulateur sigma/delta (118) comprend (a) un circuit d'accumulateur en cascade qui comprend n étages d'accumulateur (202, 204, 206, 208), n étant un entier égal à au moins 2, et (b) un circuit de quantificateur (220) qui quantifie une sortie du circuit d'accumulateur en cascade pour générer la sortie à bit unique du modulateur sigma/delta (118) ; en ce qu'une sortie du quantificateur (220) est renvoyée à chacun des n étages d'accumulateur (202,204, 206,208), et en ce qu'une fonction de transfert de bruit du modulateur sigma/delta (118) est H (z), dans laquelle : H (z) = (1-Z'T/ (l + P1Z-1 + p2Z-2... + PnZ-n) et dans laquelle p1,..., Pn sont des coefficients de nombre réel. 4. Synthétiseur de fréquence fractionnel N selon la revendication 3, caractérisé en ce que nc2. 5. Circuit de synthétiseur de fréquence fractionnel N selon la revendication 1, caractérisé en ce que ledit modulateur sigma/delta (118) comprend : un circuit d'accumulateur en cascade qui comprend n étages d'accumulateur (202, 204, 206, 208), n étant un entier égal à au moins 2, et dans lequel chacun desdits n étages d'accumulateur (202, 204, 206, 208) comprend (a) un circuit de génération de coefficient (212) qui délivre sélectivement en sortie un coefficient bn, (b) un additionneur (214) comportant une première entrée qui est connectée à une entrée ou à une sortie d'un étage d'accumulateur précédent (202, 204, 206, 208), et une deuxième entrée qui reçoit la valeur de coefficient bn venant du circuit de génération de coefficient (212), et (c) un accumulateur (216) qui reçoit une sortie de l'additionneur (214), un circuit de quantificateur (220) qui quantifie une sortie d'au moins l'un des n étages d'accumulateur (202, 204, 206,208), dans lequel la sortie du quantificateur (220) est une sortie à bit unique, et dans lequel la sortie du quantificateur (220) est renvoyée afin de commander le circuit de génération de coefficient (212) de chacun des n étages d'accumulateur (202, 204, 206,208). 6. Synthétiseur de fréquence fractionnel N selon la revendication 5, caractérisé en ce qu'une fonction de transfert de bruit du modulateur sigma/delta (118) est H (z), dans laquelle : H (z) = (1-Z-/ (l + plZ-l + p2Z-2... + PnZ-n) et dans laquelle pi,..., pn sont des coefficients de nombre réel. 7. Synthétiseur de fréquence fractionnel N selon la revendication 6, caractérisé en ce que nc2. 8. Synthétiseur de fréquence fractionnel N selon la revendication 6, caractérisé en ce qu'il comprend de plus des circuits de pondération de coefficient entre étages auxquels sont sélectivement délivrés des coefficients de pondération...,an, entre les étages d'accumulateur consécutifs (202, 204,206, 208) du circuit d'accumulateur en cascade, respectivement. 9. Synthétiseur de fréquence fractionnel N, caractérisé en ce qu'il comprend : un oscillateur commandé en tension un diviseur à deux modules (102) qui divise une fréquence de sortie dudit oscillateur commandé en tension en fonction d'une entrée de commande fractionnelle ; un comparateur de phase qui compare une phase d'une sortie dudit diviseur à deux modules (102) à une phase d'une fréquence de référence, dans lequel une sortie dudit comparateur de phase est couplée à une entrée de commande dudit oscillateur commandé en tension ; un modulateur sigma/delta (118) qui comporte une sortie à bit unique et qui comprend (a) un circuit d'accumulateur en cascade qui comprend n étages d'accumulateur (202, 204, 206, 208), n étant un entier égal à au moins 2, et (b) un circuit de quantificateur (220) qui quantifie une sortie du circuit d'accumulateur en cascade pour générer la sortie à bit unique ; en ce qu'une sortie du quantificateur (220) est renvoyée à chacun des n étages d'accumulateur (202, 204, 206, 208), et en ce qu'une fonction de transfert de bruit du modulateur sigma/delta (118) est H (z), dans laquelle : H (z) = (1-Z-T/ (1 + p1Z-l + p2Z-'... + pnZ-") et dans laquelle pi,..., pn sont des coefficients de nombre réel. 10. Synthétiseur de fréquence fractionnel N selon la revendication 9, caractérisé en ce que le diviseur à deux modules (102) comprend : un diviseur préalable (102) qui reçoit une sortie de l'oscillateur commandé en tension ; un circuit de commande de module (108) qui commande le fonctionnement du diviseur préalable (102) ; un compteur principal (106) et un compteur de retenue (104) comportant chacun des entrées couplées à une sortie du diviseur préalable (102), et comportant chacun une borne d'entrée programmée qui reçoit l'entrée de commande fractionnelle venant du convertisseur de bits (116), et comportant chacun des sorties couplées à une entrée du circuit de commande de module (108). 11. Synthétiseur de fréquence fractionnel N selon la revendication 9, caractérisé en ce que chacun des étages d'accumulateur (202, 204, 206,208) comprend un additionneur (214) et un accumulateur (216), et en ce que la sortie du quantificateur (220) est connectée à une entrée de l'additionneur (214) de chaque étage d'accumulateur (202, 204, 206,208). 12. Synthétiseur de fréquence fractionnel N selon la revendication 11, caractérisé en ce que nc2. 13. Synthétiseur de fréquence fractionnel N, caractérisé en ce qu'il comprend : un oscillateur commandé en tension un diviseur à deux modules (102) qui divise une fréquence de sortie dudit oscillateur commandé en tension en fonction d'une entrée de commande fractionnelle ; un comparateur de phase qui compare une phase d'une sortie dudit diviseur à deux modules (102) à une phase d'une fréquence de référence, dans lequel une sortie dudit comparateur de phase est couplée à une entrée de commande dudit oscillateur commandé en tension ; un modulateur sigma/delta (118) qui comporte une sortie à bit unique et qui comprend : (a) un circuit d'accumulateur en cascade qui comprend n étages d'accumulateur (202,204, 206, 208), n étant un entier égal à au moins 2, et dans lequel chacun desdits n étages d'accumulateur (202,204, 206, 208) comprend (a) un circuit de génération de coefficient (212) qui délivre sélectivement en sortie un coefficient bn, (b) un additionneur (214) comportant une première entrée qui est connectée à une entrée ou à une sortie d'un étage d'accumulateur précédent (202, 204,206, 208), et une deuxième entrée qui reçoit la valeur de coefficient bn venant du circuit de génération de coefficient (212), et (c) un accumulateur (216) qui reçoit une sortie de l'additionneur (214), et (b) un circuit de quantificateur (220) qui quantifie une sortie d'au moins l'un des n étages d'accumulateur (202, 204, 206,208) afin de générer la sortie à bit unique, dans lequel la sortie du quantificateur (220) est renvoyée pour commander le circuit de génération de coefficient (212) de chacun des n étages d'accumulateur (202,204, 206,208). 14. Synthétiseur de fréquence fractionnel N selon la revendication 1, caractérisé en ce que le diviseur à deux modules (102) comprend : un diviseur préalable (102) qui reçoit une sortie de l'oscillateur commandé en tension ; un circuit de commande de module (108) qui commande le fonctionnement du diviseur préalable (102) ; un compteur principal (106) et un compteur de retenue (104) comportant des entrées couplées à une sortie du diviseur préalable (102), et comportant chacun une borne d'entrée programmée qui reçoit l'entrée de commande fractionnelle venant du convertisseur de bits (116), et comportant chacun des sorties couplées à une entrée du circuit de commande de module (108). 15. Synthétiseur de fréquence fractionnel N selon la revendication 13, caractérisé en ce qu'une fonction de transfert de bruit du modulateur sigma/delta (118) est H (z), dans laquelle : H (z) = (1-Z'/ (1 + P1Z-1 + p2Z-2... + pnZ-n) et dans laquelle pi,..., pin sont des coefficients de nombre réel. 16. Synthétiseur de fréquence fractionnel N selon la revendication 15, caractérisé en ce que nc2. 17. Synthétiseur de fréquence fractionnel N selon la revendication 11, caractérisé en ce qu'il comprend de plus des circuits de pondération de coefficient entre étages qui délivrent sélectivement des coefficients de pondération a (n+1),..., an, entre les étages d'accumulateur consécutifs (202,204, 206, 208) du circuit d'accumulateur en cascade, respectivement. 18. Modulateur sigma/delta (118), caractérisé en ce qu'il comprend : un circuit d'accumulateur en cascade qui comprend n étages d'accumulateur (202, 204, 206, 208), dans lequel n est un entier égal à au moins 2 ; et un circuit de quantificateur (220) qui quantifie une sortie du circuit d'accumulateur en cascade ; en ce qu'une sortie du quantificateur (220) est renvoyée à chacun des n étages d'accumulateur (202, 204, 206,208) ; et en ce qu'une fonction de transfert de bruit du modulateur sigma/delta (118) est H (z), dans laquelle : H (z) = (1-Z-/ (1 + p1Z-l + p2Z-2... + PnZ-n) et dans laquelle pi,..., pn sont des coefficients de nombre réel. 19. Modulateur sigma/delta (118) selon la revendication 18, caractérisé en ce que chacun des étages d'accumulateur (202, 204, 206, 208) comprend un additionneur (214) et un accumulateur (216), et en ce que la sortie du quantificateur (220) est connectée à une entrée de l'additionneur (214) de chaque étage d'accumulateur (202, 204,206, 208). 20. Modulateur sigma/delta (118) selon la revendication 19, caractérisé en ce que nc2. 21. Modulateur sigma/delta (118) selon la revendication 18, caractérisé en ce que le quantificateur (220) comporte une sortie à bit unique. 22. Modulateur sigma/delta (118), caractérisé en ce qu'il comprend : un circuit d'accumulateur en cascade qui comprend n étages d'accumulateur (202, 204, 206, 208), n étant un entier égal à au moins 2, et dans lequel chacun desdits n étages d'accumulateur (202,204, 206,208) comprend (a) un circuit de génération de coefficient (212) qui délivre sélectivement en sortie un coefficient bn, (b) un additionneur (214) comportant une première entrée qui est connectée à une entrée ou à une sortie d'un étage d'accumulateur précédent (202, 204, 206,208), et une deuxième entrée qui reçoit la valeur de coefficient bn venant du circuit de génération de coefficient (212), et (c) un accumulateur (216) qui reçoit une sortie de l'additionneur (214), un circuit de quantificateur (220) qui quantifie une sortie d'au moins l'un des n étages d'accumulateur (202, 204,206, 208), dans lequel la sortie du quantificateur (220) est une sortie à bit unique, et dans lequel la sortie du quantificateur (220) est renvoyée pour commander le circuit de génération de coefficient (212) de chacun des n étages d'accumulateur (202, 204, 206, 208). 23. Modulateur sigma/delta (118) selon la revendication 22, caractérisé en ce qu'une fonction de transfert de bruit du modulateur sigma/delta (118) est H (z), dans laquelle : H (z) = (1-Z-/ (1 + p1Z-l + p2Z-2... + pnZ-n) et dans laquelle pi,..., pin sont des coefficients de nombre réel. 24. Modulateur sigma/delta (118) selon la revendication 23, caractérisé en ce que nc2. 25. Modulateur sigma/delta (118) selon la revendication 23, caractérisé en ce qu'il comprend de plus des circuits de génération de coefficient entre étages (212) qui génèrent sélectivement des coefficients a(n+1), ..., an, et qui sont connectés entre les étages d'accumulateur consécutifs (202,204, 206, 208) du circuit d'accumulateur en cascade, respectivement.