Brevet FR2810452A1 — publié le 20011221

CELLULE DE MÉÉOIRE NON VOLATILE POUVANT ASSOCIA À LA RÉALISATION DE CELLULES DRAM La présente invention concerne les cellules mémoire formées sur un substrat semiconducteur. Parmi les cellules mémoire sur substrat semiconducteur, les cellules de mire dynamique de type DRAM (Dynamic Random Access Memory), et les cellules de mémoire non volatile de type EPROM (Electrically Programmable Read Only Memory), EEPROM (Electrically Erasable and Programmable Read Only Memory) et FLASH sont très répandues. La figure 1A représente schématiquement une cellule DRAM 1. La cellule DRAM 1 se présente sous la forme d'un transistor MOS 2, et d'un condensateur C relié entre la source S du transistor 2 et un potentiel V constant, par exemple la tension d'alimentation vdd/2 ou la masse. Le condensateur C est l'élément qui emmagasine l'information stockée dans la cellule ire DRAM. La grille G du transistor 2 est reliée à une ligne de mot wL et son drain D à une ligne de bit BL. Le fonctionnement d'une cellule mémoire DRAM, bien connu, ne sera pas décrit ici. La figure 1B illustre une structure classique de cellules mémoire DRAM réalisées sur un substrat semiconducteur. En contact électrique avec la source S, se trouve une première armature de condensateur 3 ayant ici, à titre d'exemple non limitatif, la forme d'un puits. Une couche isolante 4, par exemple en oxyde de silicium, recouvre l'armature 3. Une couche conductrice 5 constitue la seconde armature du condensateur C. De façon générale, une mémoire DRAM comporte de nombreuses cellules mémoire, et la couche conductrice 5 forme en général un plan conducteur, présentant des ouvertures pour le passage des liaisons BL et WL. En général également, les cellules mémoires DRAM sont groupées par groupes de deux cellules se faisant face carme cela est représenté en figure 1B. Un avantage des mémoires DRAM est qu'elles présentent une densité de stockage importante. Un de leurs inconvénients est qu'elles nécessitent un rafraîchissement fréquent, typiquement toutes les millisecondes, afin de garder les informations qu elles mémorisent. La figure 2A illustre une cellule mémoire non volatile de type EPROM, EEPROM ou FLASH, ci-après désignée simplement par mire non volatile. En figure 2A, une cellule mémoire non volatile 10 comprend une source S reliée à la masse, un drain D relié à une ligne de bit BL, et une double grille 12, comportant une grille de commande CG reliée à une ligne de mots WL et une grille flottante FG isolée à la fois de la grille de commande et du substrat. Le fonctionnement dune cellule mémoire non volatile, bien connu, ne sera pas détaillé ici. La figure 2B illustre une structure classique de cellules mémoire 14, 15 à double grille sur un substrat semiconducteur. La grille flottante FG repose sur le substrat semiconducteur par l'intermédiaire d'une couche isolante et la grille de commande CG repose sur la grille flottante FG par l'intermédiaire d'une autre couche isolante. Les drain D, source S et grille de commande CG sont reliées respectivement à la masse, à une ligne de bits BL et à une ligne de mots wL, comme cela a été mentionné ci-dessus. Les cellules non volatiles peuvent garder longtemps l'information stockée. En outre, elles peuvent être effaçables et on peut les programmer électriquement. Deux techniques sont utilisées pour programmer les mémoires non volatiles. Avec une première technique dite "par électrons chauds", on fait circuler un courant électrique entre le drain et la source du transistor de base constituant la cellule. En appliquant une tension relativement élevée (par exemple 12 V) sur la grille de commande, les électrons circulant entre drain et source subissent l'effet du champ électrique provoqué par la tension entre la grille de commande et le drain, et une partie de ceux-ci sont captés par la grille flottante. Lorsque le champ électrique cesse, ces électrons restent piégés dans la grille flottante. Les électrons piégés font augmenter la tension de seuil qu'il faut appliquer sur la grille de commande pour rendre conducteur le transistor de base. En lecture, on applique une tension Vds faible (par exemple 1 V) entre la source et le drain de la cellule et, sur la grille de commande, une tension Vg comprise entre la tension de seuil vt correspondant à une grille flottante sans charges et la tension de seuil VtI correspondant à une grille flottante chargée d'électrons. La circulation ou non de courant entre drain et source indique l'état de la cellule. Une deuxième technique pour programmer une cellule non volatile est par effet tunnel. Dans ce cas, aucun courant ne circule entre source et drain du transistor de base et une tension importante (par exemple 15 V) est appliquée entre la grille de commande et les électrodes de source ou de drain (ou encore le substrat), du transistor de base. Dans ce cas, le champ électrique entre grille et substrat est très élevé et des porteurs du canal source-drain peuvent franchir l'oxyde de grille entre grille flottante et substrat pour se retrouver piégés dans la grille flottante. Par cette technique, la grille flottante peut piéger des électrons ou des trous, selon le signe de la tension appliquée sur la grille de commande. Dans le cas OÙ des trous sont piégés, la tension de seuil vt décroît et peut prendre une valeur négative. Le temps de programmation par effet tunnel est beaucoup plus long que le tues de programmation par électrons chauds. La lecture d'une cellule programmée effet tunnel se fait de la même manière que pour une cellule programmée par électrons chauds. Toute cellule EPROM, EEPROM ou FLASH peut être effacée lorsqu'elle est soumise à un rayonnement ultraviolet. En outre, on peut effacer certaines cellules par effet tunnel. Des différences de structure, au niveau de la forme des electrodes notamment, font que les cellules EPROM sont programmées par électrons chauds et ne peuvent être effacées que par rayonnement ultraviolet. Les cellules EEPROM sont programmées et effacées par effet tunnel. Les cellules FLASH sont électrons chauds et effacées par effet tunnel. On définit classiquement deux paramètres, le coefficient de couplage a entre grille de commande et grille flottante, et la quantité d'électricité Q stockée dans la grille flottante. Il est avantageux que ces deux paramètres soient elevés. En effet, si le coefficient de couplage a est élevé, une plus grande partie de la tension sur la grille de commande se retrouve sur la grille flottante, et, en programmation, le stockage d'électrons ou, le cas échéant, de trous dans la grille flottante sera facilité. Aussi, si la quantité d'électricité Q est importante, c'est-à-dire si le nombre de porteurs de charge stockés dans la grille flottante est grand, on dispose d'une réserve de charges accrue, ce qui augmente la durée de rétention de la cellule et permet de pallier d'éventuelles fuites. On notera que les deux paramètres a et Q sont proportionnels à la capacité Cg entre la grille de commande et la grille flottante. Dans cette capacité, la grille flottante et la grille de commande forment les deux électrodes, et le diélectrique est constitué par la couche isolante qui sépare la grille de commande de la grille flottante. Or, cette capacité est limitée. En effet, des contraintes technologiques limitent l'épaisseur du diélectrique et, comme on le voit en figure 2B, la surface des électrodes est réduite. En conséquence, les paramètres a et Q restent limités. Pour cela, un objet de la présente invention est de prévoir une cellule de mémoire non volatile présentant une grande capacité entre la grille de commande et la grille flottante. Par ailleurs, dans les circuits intégrés actuels, on a souvent besoin de disposer, sur un même circuit, de cellules de ire DRAM et de cellules de mémoire non volatile. Dans ce cas, il faut réaliser sur un même substrat des cellules comme celles qui sont illustrées en figure 1B et des cellules came celles qui sont illustrées en figure 2B. Cela nécessite un procédé de fabrication comprenant un nombre élevé d'étapes, ainsi que l'utilisation de nombreux masques différents pour former les structures des cellules DRAM et des cellules non volatiles. I1 en résulte un temps de fabrication et un prix de revient élevés. Un autre objet de la présente invention est de prévoir une cellule de mémoire non volatile qui peut être facilement fabriquée lors de la fabrication de cellules mémoire DRAM. Un autre objet de la présente invention est de prévoir un procédé de fabrication sur un substrat semiconducteur de cellules DRAM et de cellules non volatiles qui soit simple et peu coûteux. Pour atteindre ces objets, la présente invention prévoit une structure de cellule mémoire à double grille comportant une source, un drain, une grille flottante et une grille de commande. La grille flottante est formée par une grille classique couplée à une première électrode conductrice, et la grille de commande est formée par une deuxième électrode conductrice disposée au regard de la première électrode et séparée de celle-ci par une couche isolante. Selon un mode de réalisation de la présente invention, les première et deuxième électrodes sont similaires à des première et deuxième armatures de condensateur utilisé dans une structure de cellule mémoire de type DRAM. Selon un mode de réalisation de la présente invention, la première électrode est en silicium polycristallin rugueux. Selon un mode de réalisation de la présente invention, la cellule mémoire est une cellule mémoire de type EPROM, EEPROM ou FLASH. La présente invention prévoit aussi un procédé de fabrication, sur un substrat semiconducteur, de premières cellules mémoire à simple grille et de deuxièmes cellules mémoire à double grille comportant une grille flottante et une grille de commande. Le procédé comprend les étapes suivantes a) réaliser, pour chacune des premières et deuxièmes cellules mémoire, un drain, une source et une grille, b) réaliser, en contact avec la source de chacune des premières cellules mémoire, une première électrode formant une première armature de condensateur, c) déposer une couche isolante sur chacune des premières électrodes, d) réaliser, au regard de la première électrode, une deuxième électrode conductrice, formant respectivement une deuxième armature de condensateur, lesdites première et deuxième électrodes constituant un condensateur associé à chacune des premières cellules mémoire, e) réaliser, au cours de l'étape b), une troisième électrode conductrice en contact avec la grille de chacune des deuxièmes cellules mémoire, ladite troisième électrode étant similaire à la première électrode et formant, avec la grille à laquelle elle est liée, la grille flottante des deuxièmes cellules mémoire, f) déposer, au cours de l'étape c), une couche isolante sur chacune des troisièmes électrodes, et g) réaliser, au cours de l'étape d), une quatrième électrode conductrice au regard de la troisième électrode, la quatrième électrode formant la grille de commande des deuxièmes cellules mémoire. Selon un mode de réalisation de la présente invention, la couche isolante sur chacune des troisièmes électrodes est plus épaisse que la couche isolante sur chacune des premières électrodes. Selon un mode de réalisation de la présente invention, l'étape d) au cours de laquelle la deuxième électrode la quatrième électrode sont déposées, comprend deux phases une phase dépôt de la deuxième électrode et une phase de dépôt de la quatrième électrode, afin de pouvoir optimiser les caractéristiques des première et deuxième cellules mémoire. La présente invention prévoit aussi un circuit intégré comportant une cellule mémoire ou des cellules mémoire. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail la description suivante de modes de réalisation particuliers faite a titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1A représente le schéma d'une cellule mémoire DRAM classique ; la figure 1B représente la structure de cellules mémoire DRAM classiques sur un substrat semiconducteur ; la figure 2A représente le schéma d'une cellule mémoire non volatile classique ; la figure 2B représente la structure de cellules mémoire non volatiles classiques sur un substrat semiconducteur la figure 3 représente la structure d'une cellule mémoire non volatile selon la présente invention au voisinage d'une cellule mémoire DRAM classique ; et la figure 4 représente une vue en perspective 'une structure de cellule ire non volatile selon la présente invention. La figure 3 représente deux cellules mémoire, séparées par une ligne pointillée verticale. Du côté droit de la figure, se trouve une cellule mémoire 1 de type DRAM, ayant son drain D connecté à une ligne de bit BL, sa grille G connectée à une ligne de mot WL et sa source S connectée à une première électrode 3 formant armature de condensateur. L'armature 3 a ici la d'un puits, et est séparée par une couche isolante 4 dune deuxième électrode 5 formant une deuxième armature d'un condensateur C. L'armature 3 peut être en silicium polycristallin rugueux, afin d'augmenter la surface en regard des armatures 3 et 5. Du côté gauche de la figure 3 se trouve une structure de cellule mémoire 20 à double grille selon la présente invention. Cette cellule mémoire comporte de manière classique une source S et un drain D. Entre le drain D et la source S se trouve, isolée du substrat par une couche isolante, une grille 30 de même structure que la grille G de la cellule DRAM. Sur la grille 30 et reliée à celle-ci, se trouve une première électrode 31 d'une forme semblable à celle de la première armature 3 de condensateur situé au-dessus de la source de la cellule DRAM. Au- dessus de l'électrode 31, se trouve une couche isolante 32 et, au-dessus de la couche isolante 32, est disposée une seconde électrode 33 remplissant, dans l'exemple non limitatif illustré, le puits formé par l'électrode 31. Selon la présente invention, l'électrode 31 et la grille 30, qui sont reliées par exemple par un via 34, forment ensemble la grille flottante FG de la cellule mémoire à double grille de la présente invention. En effet, l'ensemble formé par la grille 30 et l'électrode 31 est isolé à la fois du substrat, puisque la grille 30 est de façon classique isolée du substrat, et isolé de la deuxième électrode 33 par la couche isolante 32. Selon la présente invention, c'est la deuxième électrode 33 qui forme la grille de commande CG de la structure de cellules mémoire à double grille de la présente invention. Pour chaque cellule de mémoire non volatile, la grille de commande est reliée à une ligne de mot WL et le drain D est relié à une ligne de bit BL. Comme la grille flottante et la grille de commande de la cellule mémoire à double grille selon la présente invention sont formées d'éléments similaires des éléments de la cellule DRAM, la présente invention permet une réalisation facile de la cellule selon la présente invention au cours des étapes de fabrication de cellules DRAM. Ainsi, dans l'exemple illustré, la partie 30 de la grille flottante FG est réalisée en même temps que la grille G des cellules DRAM. L'électrode 31, de même forme que l'armature 3 du condensateur C, est réalisée au cours de la même étape que la première armature 3 du condensateur C de la cellule DRAM. La couche isolante 32 peut être de même matériau que la couche isolante 4 et toutes deux peuvent être déposées au cours de la même étape. La deuxième électrode 33 a la même forme que la deuxième armature de condensateur 5 de la cellule DRAM et elle réalisée au cours de la même étape que l'armature 5. on notera néanmoins que des ajustements des étapes de traitement peuvent être réalisés pour optimiser les caractéristiques des cellules DRAM ou des cellules non volatiles. Par exemple, la couche isolante 32 peut être plus épaisse que la couche isolante 4, pour diminuer d'éventuelles fuites de la capacité entre la grille de commande et la grille flottante des cellules non volatiles. Ainsi, grâce à la structure particulière de la cellule mémoire à double grille de la présente invention, on peut réaliser simplement des cellules non volatiles au cours des mêmes étapes des cellules DRAM. Dans la cellule de mémoire non volatile de la présente invention, la surface en regard de la grille de commande et de la grille flottante est beaucoup plus importante que dans l'art antérieur. Même si, comme cela a été évoqué, une couche d'oxyde 32 plus épaisse que la couche 4 est réalisée pour éviter d'éventuelles fuites et augmenter la durée de rétention de la cellule, la capacité Cg a une valeur très supérieure aux capacités de l'art antérieur. A titre d'exemple, la valeur de la capacité entre grille de commande et grille flottante dans une cellule selon la présente invention est de l'ordre de 30 femtofarads, alors qu'elle est inférieure à 3 femtofarads dans une cellule de l'art antérieur. Cela accroît de manière importante le coefficient de couplage entre grille flottante et grille de commande, ainsi que la charge Q pouvant être stockée dans la grille flottante, d'où les avantages cités ci-dessus. La figure 4 illustre une vue en perspective d'une structure de cellules mémoire 20 selon la présente invention, formée sur un substrat seniconducteur 41. La cellule mémoire 20 ccxnprend une source S, reliée à une ligne de source 42 de type N+ dans l'exemple illustré, un drain D, aussi de type N+, relié à une ligne de bits 49 par un via 48, et une grille G classique déposée entre drain et source et séparée du substrat par une couche isolante non représentée en figure 4. La ligne de source 42 peut être reliée, comme cela est représenté, par l'intermédiaire d'un via 46, à une ligne conductrice 47, destinée à être reliée au potentiel V, par exemple la masse. Relié à la grille G, se trouve un via 34, par exemple en métal, pour connecter la grille G à une première électrode 31 en forme de première armature de condensateur. La grille flottante FG de la cellule mémoire à double grille de la présente invention est ainsi constituée des éléments 31, 34 et G. Dans l'exemple illustré, la première électrode 31 a la forme d'un puits de section rectangulaire, mais cela est un exemple seulement, et on peut utiliser pour l'électrode 31 toute forme d'électrode connue servant d'armature de condensateur à une cellule DRAM. Ainsi, par exemple, l'électrode 31 peut être de forme totalement planaire. Sur l'électrode 31, et séparée de celle-ci par une couche isolante non représentée, se trouve une deuxième électrode conductrice 33, remplissant au moins partiellement le puits interne de l'électrode 31. Dans l'exemple représenté, l'électrode 33 fait partie d'une piste conductrice correspondant à une ligne de mots WL. L'électrode 33 constitue, comme cela a été mentionné, la grille de commande GC de la cellule mémoire à double grille. De manière classique, la ligne de bits BL et la ligne de mot WL sont perpendiculaires et peuvent être comRnxnes à plusieurs cellules mémoire. La figure 4 ne reprend que les éléments principaux de la cellule mémoire à double grille de la présente invention et tous les détails, notamment les couches isolantes, n'ont pas été représentés. La structure de cellule mémoire selon la présente invention une structure de cellule mémoire non volatile comportant une grille flottante et une grille de commande. Il peut s'agir d'une cellule de mémoire de type EPROM, EEPROM ou FLASH. En effet, vu la grande capacité entre grille de commande et grille flottante, la cellule peut être programmée soit par électrons chauds, soit par effet tunnel. La cellule de la présente invention peut aussi être effacée par effet tunnel ou par rayonnement W. Par conséquent, la cellule de l'invention peut être utilisée en tant que cellule EPROM, EEPROM ou Du fait de la grande capacité entre grille de commande et grille flottante, la cellule mémoire selon la présente invention pourra en outre être programmée ou effacée avec des tensions sur la grille de commande plus faibles que dans l'art antérieur. Des essais de programmation ont ainsi été effectués avec une tension de 6V sur la grille de commande (source à la masse, 4V sur le drain) . Pour l' effacement, 8 V ont été utilisés (8 V sur le drain, source et grille de commande à la masse). Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, l'invention a été décrite dans le cas où le condensateur est un condensateur "empilé", c'est-à-dire formé au dessus de l'électrode à laquelle il est relié. Néanmoins, il pourra s'agir d'un condensateur enterré, si l'on dispose de masques de fabrication de DRAM avec ce type de condensateur. Aussi, les matériaux constituant les électrodes du condensateur ou les vias pourront être du silicium polycristallin ou du métal. Aussi, lors de la programmation, effacement ou lecture de la cellule selon la présente invention, on pourra mettre une certaine tension non nulle sur le substrat ("bulk" en anglais), comme cela est connu de l'homme de l'art. REVMMICATIONS 1. Structure de cellule mémoire double grille comportant une source (S), un drain (D), une grille flottante (GF) et une grille de commande (GC), caractérisée en ce que la grille flottante est formée par une grille (30) classique couplée à une première électrode conductrice (31), et la grille de commande est formée par une deuxième électrode conductrice (33) disposée au regard de la première électrode et séparée de celle-ci par une couche isolante (32). 2. Structure de cellule mémoire selon la revendication 1, dans laquelle les première et deuxième électrodes sont similaires des première et deuxième arnzatures de condensateur utilisé dans une structure de cellule mémoire de type DRAM. 3. Structure de cellule mémoire selon la revendication 1, dans laquelle la première électrode est en silicium polycristallin rugueux. 4. Structure de cellule mémoire selon la revendication 1, dans lequel la cellule mémoire est une cellule mémoire de type EPROM, EEPROM ou FLASH. 5. Procédé de fabrication, sur un substrat semiconducteur, de premières cellules mémoire à simple grille et de deuxièmes cellules mémoire à double grille comportant une grille flottante et une grille de carmande, comprenant les étapes suivantes a) réaliser, pour chacune des premières et deuxièmes cellules mémoire, un drain (D), une source (S) et une grille (G, 30), b) réaliser, en contact avec la source (S) de chacune des premières cellules mémoire, une première électrode (3) formant une première armature de condensateur, c) déposer une couche isolante (4) sur chacune des premières électrodes, d) réaliser, au regard de la première électrode, une deuxième électrode conductrice (5), formant respectivement une deuxième armature de condensateur, lesdites première et deuxième electrodes constituant un condensateur associé à chacune des premières cellules mémoire, caractérisé en ce qu'il comprend les étapes suivantes e) réaliser, au cours de l'étape b), une troisieme electrode conductrice (31) en contact avec la grille (30) de chacune des deuxièmes cellules mémoire, ladite troisieme electrode étant similaire à la première électrode et formant, avec la grille (30) à laquelle elle est liée, la grille flottante des deuxièmes cellules mémoire, f) déposer, au cours de l'étape c), une couche isolante sur chacune des troisièmes électrodes, et g) réaliser, au cours de l'étape d), une quatrieme electrode conductrice (33) au regard de la troisième électrode, la quatrième électrode formant la grille de commande (CG) deuxièmes cellules mémoire. 6. Procédé selon la revendication 5, dans lequel première électrode est en silicium polycristallin rugueux. 7. Procédé selon la revendication 5, dans lequel couche isolante (32) sur chacune des troisièmes électrodes plus épaisse que la couche isolante (4) sur chacune des premières electrodes. 8. Procédé selon la revendication 5, dans lequel 'étape d) au cours de laquelle la deuxième électrode (5) et quatrième électrode (33) sont déposées, comprend deux phases, une phase de dépôt de la deuxième électrode et une phase de dépôt de la quatrième électrode, afin de pouvoir optimiser les caractéristiques des première et deuxième cellules mémoire. 9. circuit intégré comportant une cellule mémoire selon une des revendications 1 à 4 ou des cellules mémoire réalisées selon le procédé d'une des revendications 5 à 8.