Brevet FR2814876A1 — publié le 20020405

La présente invention concerne le test d'éléments électroniques et plus particulièrement un dispositif et un procédé qui mesurent un retard de propagation, une durée de stabilisation et un temps de maintien pour des éléments électroniques soumis à des tests. Des mesures précises de cadencement du retard de propagation, de la durée de stabilisation et du temps de maintien de composants électroniques sont nécessaires pour la conception d'appareils électroniques modernes et de systèmes de test modernes. Un moyen de décrire la mesure du cadencement d'un signal est de caractériser le signal comme étant un front qui est une transition entre deux niveaux de tension représentant le zéro logique et le un logique dans un système numérique et de spécifier la précision de positionnement de ce front par rapport à une position spécifiée. Des systèmes de test automatiques conçus pour caractériser et qualifier des circuits intégrés (IC) sont fréquemment décrits comme possédant une précision de positionnement de front de signaux mesurée en picosecondes (ps) comme par exemple + 50 ps. La précision de positionnement du front dans de tels systèmes de test automatique incorpore des erreurs cumulées provenant d'un certain nombre de composants différents dans le trajet de cadencement des systèmes de test automatiques. Ces composants doivent être caractérisés et qualifiés avec une précision très supérieure à la capacité des systèmes de test automatiques étant donné que les erreurs provenant de chacun de ces composants d'accumulent dans le trajet. En outre, si les erreurs sont des erreurs systématiques, elles peuvent s'ajouter directement en fonction de leur nature. En outre, si les erreurs sont dues à un bruit aléatoire, elles peuvent s'ajouter en quadrature (c'est-à-dire que chaque erreur est élevée au carré et la racine carrée de la somme des carrés est formée). C'est pourquoi il est nécessaire de connaître de façon très précise les composantes systématiques et les composantes aléatoires des erreurs de cadencement introduites par l'ensemble des composants dans le trajet de cadencement des systèmes de test automatiques afin de garantir que les systèmes de test automatiques présentent une précision spécifiée de positionnement du front. Il existe de nombreux appareils conçus pour mesurer des caractéristiques de cadencement de signaux électriques, incluant des oscilloscopes fonctionnant en temps réel, des oscilloscopes d'échantillonnage, des appareils de mesure d'intervalles de temps et des analyseurs de spectres. Pour mesurer leur précision et leur stabilité, ces appareils mesurent un signal circulant selon un trajet de retardement connu de façon précise. Les mesures de ces appareils sont comparées à un retard tiré de la longueur connue du trajet de retardement. Un tel trajet de retardement est une ligne coaxial de transmission de signaux. Dans une ligne coaxial de transmission de signaux, on sait qu'un retard de propagation d'un signal électrique est égal à la vitesse de la lumière dans le vide, multipliée par l'inverse de la racine carrée de la constante diélectrique du matériau diélectrique séparant les conducteurs intérieur et extérieur de la ligne coaxial de transmission de signaux. Le matériau diélectrique peut être l'air, si la ligne coaxiale de transmission de signaux est formée d'un métal rigide. La constante diélectrique de l'air est bien connue pour n'importe quelle température et n'importe quelle humidité données. Une telle ligne coaxial connue de transmission de signaux est formée à partir de deux lignes à retard rigides de longueur variable à diélectrique formé d'air, appariées avec une jonction en U connue ci-après sous la désignation"trombone". Un oscilloscope classique à hautes performances possède une précision de 1/2 à 1 picoseconde. Étant donné que la demande d'un appareillage de test automatique plus précis augmente, la demande d'appareils plus précis utilisés pour caractériser et qualifier les composants d'un appareillage de test automatique augmente également. C'est pourquoi, ce qui est nécessaire est un appareil et un procédé permettant de caractériser et de qualifier des composants électroniques (y compris des circuits intégrés et des composants discrets) d'un appareil de test automatique, et ce avec une précision accrue. Il est prévu un dispositif pour comparer le retard de propagation dans des éléments électroniques, tels que des transistors, des circuits intégrés et des interconnexions pour circuits intégrés. Cet appareil inclut une source d'échantillonnage comportant une ligne de sortie couplée à une borne de commande d'une source de profils et une borne d'entrée d'un circuit de retardement d'un signal d'horloge à retard variable. La source de signaux d'échantillonnage déclenche la source de profils pour la délivrance d'un signal formé par une séquence prédéterminée de signaux logiques qui sont des"0"et des"t", et une borne d'entrée de l'élément du dispositif soumis au test (DUT). Le dispositif DUT transmet la séquence de"0"et de"1" logiques à une première bascule bistable (ou à un autre élément de mémoire). La première bascule bistable transmet le signal reçu de la part du dispositif DUT à une seconde bascule bistable (ou à un autre élément de mémoire), chaque fois que la première bascule bistable est commandée de façon cadencée par le circuit de retardement du signal d'horloge, produi- sant un retard variable. La seconde bascule bistable transmet le signal reçu de la première bascule bistable, lorsqu'elle est commandée de façon cadencée. Pour comparer le retard de propagation dans des dispositifs DUT, la source de profils délivre la même séquence de"0"et de"T"logiques à chaque dispositif DUT. Le circuit de retardement du signal d'horloge produisant un retard variable est utilisé pour déplacer le front du signal d'horloge en direction de la première bascule bistable en va-et-vient de sorte que la première bascule bistable reçoit le front du signal d'horloge essentiellement en même temps que le front du signal de données (c'est-àdire la transition du signal de sortie du dispositif DUT faisant passer de l'état zéro logique et un logique à un autre état). L'alignement du cadencement place la bascule bistable dans un état intermédiaire connu de courte durée désigné sous le terme"état métastable". La seconde bascule bistable mémorise le signal de sortie de la première bascule bistable et arrête l'état métastable de la première bascule bistable. Lorsque la première bascule bistable reçoit le front du signal d'horloge et le front du signal de données sensiblement simultanément, le signal de sortie de la première bascule bistable est imprévisible (c'est-à-dire varie entre le "0" logique et le"1"logique) pour le retard normal de propagation de la première bascule bistable si le temps de stabilisation ou le temps de maintien de la première bascule bistable est violé. L'intervalle de temps, pendant lequel le front du signal d'horloge devient suffisamment proche du front du signal de données pour que le signal de sortie soit imprévisible pour le retard normal de propagation, est désigné comme étant la région métastable. L'intervalle de temps, qui est nécessaire au front du signal d'horloge pour venir à une proximité telle du front du signal de données que le signal de sortie est imprévisible au bout d'un intervalle de temps nettement supérieur au retard normal de propagation, est désigné comme étant la région d'ambiguïté. La région d'ambiguïté peut être réglée à une faible valeur si le signal de sortie de la première bascule bistable a le temps de se stabiliser au-delà du retard normal de propagation. En déplaçant le front du signal d'horloge en va-et-vient dans le temps par rapport à la première bascule bistable, la région d'ambiguïté est déterminée (dans laquelle est situé le front du signal de données) à partir du signal de sortie de la première bascule bistable enregistré par la seconde bascule bistable. Par conséquent, le front du signal de données peut être situé avec une grande précision si la seconde bascule bistable transmet le signal de sortie de la première bascule bistable au bout d'un intervalle de temps étendu au-delà de la durée normale de propagation de la première bascule bistable (retard étendu). Dans une forme de réalisation, le signal de retardement variable du signal d'horloge commande de façon cadencée la première bascule bistable et la seconde bascule bistable simultanément, ce qui fait apparaître un retard d'un cycle du signal d'horloge dans la propagation du signal de sortie de la première bascule bistable, dans la seconde bascule bistable. Le retard d'un cycle du signal d'horloge fournit le retard accru nécessaire pour créer une courte région d'ambiguïté pour positionner le front du signal de données. Après les retards produits par le circuit de retardement à retard variable et du signal d'horloge, qui produisent les régions d'ambiguïté pour les dispositifs DUT pour le même signal d'entrée et le même retard étendu sont positionnés, on les compare pour déterminer quel dispositif DUT présente le retard de propagation le plus faible. Par conséquent le dispositif et le processus associé peuvent caractériser et qualifier les retards de propagation de dispositifs DUT différents, avec une grande précision. Il est en outre prévu un dispositif pour comparer la durée de stabilisation et la durée de maintien de dispositifs DUT. Dans une autre forme de réalisation, le circuit de retardement variable de signal d'horloge délivre des signaux d'horloge aux dispositifs DUT. Pour comparer la durée de stabili- sation et la durée de maintien du dispositif DUT, la source de profils envoie ! a même séquence de signaux logiques "0" et "1" à chaque dispositif DUT. Le circuit de retardement variable du signal d'horloge est utilisé pour déplacer en V ettvient le front du signal d'horloge polir chaque dispositif DUT de manière que le dispositif DUT reçoive le front du signal d'horloge sensiblement au même instant que le front du signal de données (c'est-à-dire la transmission du signal d'entrée du dispositif DUT depuls l'état zéro logique dans if autre état). La première bascule bistable est utilisée pour enregistrer je signal de sortie résultant du dispositif DUT. Lorsque le dispositif DUT reçoit le front du signal d'horloge sensiblement en même temps que le front du signal de données, le signal de sortie résultant du dispositif DUT est imprévisible (c'est-à-dire qu'il varie entre le "0"logique et le "1" logique) avec un retard de propagation dans le dispositif DUT si la durée de stabilisation ou la durée de maintien du dispositif DUT est vîoiëe. La durée de stabilisation du dispositif DUT n'est pas satisfaite lqrsque le front du signal d'horloge n'arrive pas suffisamment longtemps après le front du signal de données. Le temps de maintien du dispositif DUT n'est pas satisfait lorsque le front du signal d'horloge n'arrive pas suffisamment tôt avant le front du signal de données. Par conséquent l'intervalle de temps, que met le front du signal d'horloge à venir suffisamment près du front du signal de données pour que le signal de sortie du dispositif DUT soit imprévisible (la réglon d'ambiguité), est la somme de la durée de stabilisation et de la durée de maintien du disposltif DUT pour un retard de propagation lorsque la première bascule bistable enregistre le signal de sortie du dispositif DUT. En déplaçant en va-et-vient le front du signal d'horloge, les régions d'ambiguïté de chaque dispositif DUT pour Je même retard de propagation sont déterminées par le signal de sortie du dispositif DUT, enregistre par la première bascule bistable. Dans une forme de réalisation, le circuit de retardement variable du signal dhorloge commande de façon cadencée le dlspositif DUT et la première bascule bistable, qui crée un retard d'un cycle d'horloge par rapport au retard de propagation, pour lequel la première bascule bistable enregistre le signal de sortie du dispositif DUT. En d'autres termes, la durée de stabilisation et la durée de maintien de chaque dispositif DUT sont déterminées pour le retard de propagation d'un cycle d'horloge. Une fois que les retards produits par le circuit de retardement variable du signal d'horloge, qui produisent l'ensemble des gammes d'ambiguïtés des dispositifs DUT pour ce retard de propagation, sont déterminés, ils peuvent être comparés pour déterminer quel dispositif DUT possède la plus faible durée de stabilisation et la plus faible durée de maintien. Par conséquent le dispositif et le procédé associé peuvent caractériser et qualifier la durée de stabilisation et la durée de maintien de différents dispositifs DUT, avec une grande précision. De façon plus précise, l'invention concerne un dispositif pour mesurer une caractéristique d'un élément électronique soumis à un test, caractérisé en ce qu'il comporte : - une source de signaux d'échantillonnage comportant une borne de sortie, - une source de profils possédant une borne de sortie destinée à être couplée à une borne d'entrée de l'élément soumis au test et une borne d'entrée couplée à la borne de sortie de la source de signaux d'échan- tillonnage, - un circuit de retardement à retard variable possédant une borne d'en- trée couplée à la borne de sortie de la source de signaux d'échantil- lonnage et une borne de sortie, - un premier élément de mémoire possédant une borne d'entrée destinée à être couplée à une borne de sortie de l'élément soumis au test, une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable et une borne de sortie, et - un second élément de mémoire possédant une borne d'entrée couplée à la borne de sortie du premier élément de mémoire, une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable et une borne de sortie. Selon une autre caractéristique de l'invention, le dispositif comporte en outre une mémoire possédant une borne d'entrée couplée à la borne de sortie du second élément de mémoire et une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable. Selon une autre caractéristique de l'invention, le dispositif comporte en outre un circuit de retardement couplé entre la borne de sortie du circuit de retardement à retard variable et la borne de signal d'horloge du second élément de mémoire. Selon une autre caractéristique de l'invention, le dispositif comporte en outre un dispositif de commande de transfert couplé entre la borne de sortie du circuit de retardement à retard variable et la borne de signal d'horloge du second élément de mémoire, le dispositif de commande de transfert comprenant : - un compteur possédant une borne d'entrée couplée à la borne de sortie du circuit de retardement à retard variable, et une borne de sortie, et - une porte ET possédant une première borne d'entrée couplée à la borne de sortie du compteur, une seconde borne d'entrée couplée à la borne de sortie du circuit de retardement à retard variable et une borne de sortie couplée à la borne de signal d'horloge du second élé- ment de mémoire. Selon une autre caractéristique de l'invention, le dispositif comporte en outre une mémoire possédant une borne d'entrée couplée à la borne de sortie du second élément de mémoire et une borne de signal d'horloge couplée à la borne de sortie du dispositif de commande de transfert. Selon une autre caractéristique de l'invention, le dispositif comporte en outre un circuit de retardement possédant une borne d'entrée couplée à la borne de sortie du dispositif de commande de transfert et une borne de sortie couplée à la borne de signal d'horloge de la mémoire. Selon une autre caractéristique de l'invention, la source de signaux d'échantillonnage comprend un oscillateur en anneau commandé. Selon une autre caractéristique de l'invention, le circuit de retardement à retard variable comporte : - une prendre ligne à retard alustable à diélectrique formé d'air, possédant une première extrémité qui est la borne d'entrée du circuit de retardement à retard variable, et une seconde extrémité, une seconde ligne à retard ajustable à diélectrique forme d'air, possédant une première extrémité qui est la borne de sortie du circuit de retardement à retard variable, et une seconde extrémité, une jonction couplant les secondes extrémités des première et seconde lignes à retard, - une plaque de base, à laquelle sont fixées les premières extrémités des première et seconde lignes à retard, et - une tab ! e de posît ! onnement linéaire, à laquelle sont fixées los second des extrémités couplées des première et seconde lignes à retard. Selon une autre caractéristique de l'invention, la borne de sortie du circuit de retardement à retard variable doit être couplée à une borne de signal d'horloge de l'élément soumis au test. Selon une autre caractéristique de l'invention, le dispositif comporte en outre une mémoire possédant une borne d'entrée couplée à la borne de sortie du premier élément de mémoire. Selon une autre caractéristique de l'invention, le dispositif comporte en outre un troisième élément de mémoire possédant une borne d'entrée couplée à une seconde borne de sortie de la source de profils, une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable, une borne de sortie devant être couplée à une borne de signal d'horloge de l'élément soumis au test. Selon une autre caractéristique de l'invention, le dispositif comporte en outre un ordinateur comportant une borne de sortie couplée à une borne d'entrée de la source de signaux d'échantillonnage, ce qui permet de faire démarrer et d'arrêter l'échantillonnage de la source de signaux d'échantillonnage. Selon une autre caractéristique de l'invention, la mémoire possède une borne de sortie couplée à une borne d'entrée de l'ordinateur. L'invention concerne en outre un dispositif pour mesurer une caractéristique d'un élément électronique soumis à un test, caractérisé en ce qu'il comporte : une source de signaux d'échantillonnage comportant une borne de sortie, - une source de profils possédant une borne de sortie destinée à être couplée à une borne d'entrée de l'élément soumis au test et une borne d'entrée couplée à la borne de sortie de la source de signaux d'échantillonnage, - un circuit de retardement à retard variable possédant une borne d'entrée couplée à la borne de sortie de la source de signaux d'échantillonnage et une borne de sortie devant être couplée à une borne de signal d'horloge de l'élément soumis au test, et - un premier élément de mémoire possédant une borne d'entrée destinée à être couplée à une borne de sortie de l'élément soumis au test, une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable et une borne de sortie. Selon une autre caractéristique de l'invention, ! e dispositif comporte en outre une mémoire possédant une borne d'entrée couplée à la borne de sortie du premier élément de mémoire et une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable. Selon une autre caractéristique de l'invention, le dispositif comporte en outre un second élément de mémoire possédant une borne d'entrée couplée à la borne de sortie du premier élément de mémoire, une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable et une borne de sortie devant être couplée à une borne de signal d'horloge de l'élément soumis au test. Selon une autre caractéristique de l'invention ! la source de signaux d'échantillonnage comprend un oscillateur en anneau commandé. Selon une autre caractéristique de l'invention, le circuit de retardement à retard variable comprend - une première ligne à retard ajustable à diélectrique formé d'air, possédant une première extrémité qui est la borne d'entrée du circuit de retardement à retard variable, et une seconde extrémité, - une seconde ligne à retard ajustable à diélectrique formé d'air, possédant une première extrémité qui est la borne de sortie du circuit de retardement à retard variable, et une seconde extrémité, - une jonction couplant les secondes extrémités des première et seconde lignes à retard, - une plaque de base, à laquelle sont fixées les premières extrémités des première et seconde lignes à retard, et - une table de positionnement linéaire, à laquelle sont fixées les secondes extrémités couplées des première et seconde lignes à retard. Selon une autre caractéristique de l'invention, le dispositif comporte en outre un second élément de mémoire possédant une borne d'entrée couplée à la borne de sortie du premier élément de mémoire, une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement du signal d'horloge et une borne de sortie couplée à la borne d'entrée de la mémoire de saisie. Selon une autre caractéristique de l'invention, le dispositif comporte en outre un ordinateur possédant une borne de sortie couplée à une borne d'entrée de la source de signaux d'échantillonnage de manière à faire démarrer et arrêter la source de signaux d'échantillonnage. Selon une autre caractéristique de l'invention, la mémoire de saisie possède une borne de sortie couplée à une borne d'entrée de l'ordinateur. L'invention concerne en outre un procédé pour mesurer une caractéristique d'un élément électronique soumis à un test, caractérisé en ce qu'il consiste à : - envoyer un signal d'entrée à l'élément soumis au test, à un premier instant, - transmettre un signal de sortie résultant de l'élément soumis au test par l'intermédiaire d'un premier élément de mémoire, à un second instant postérieur au premier instant, - transmettre un signal de sortie du premier élément de mémoire par l'intermédiaire d'un second élément de mémoire à un troisième instant postérieur au second instant, et - mémoriser le signal de sortie du second élément de mémoire à un quatrième instant postérieur au troisième instant. Selon une autre caractéristique de l'invention, le procédé comprend une répétition des opérations indiquées précédemment. Selon une autre caractéristique de l'invention, il est prévu de modifier l'intervalle de temps entre les premier et second instants et de répéter les opérations indiquées précédemment. L'invention concerne en outre un procédé pour mesurer une caractéristique d'un élément électronique soumis à un test, consistant à : - à un premier instant, envoyer un signal d'entrée à l'élément soumis au test, - commander de façon cadencée l'élément soumis au test, à un second instant postérieur au premier instant, - transmettre un signal de sortie résultant de l'élément soumis au test par l'intermédiaire d'un élément de mémoire, à un troisième instant postérieur au second instant, et - mémoriser le signal de sortie du premier élément de mémoire à un quatrième instant postérieur au troisième instant. Selon une autre caractéristique de l'invention, le procédé comprend en outre la répétition des opérations indiquées précédemment. Selon une autre caractéristique de l'invention, il est en outre prévu de modifier l'intervalle de temps entre les premier et second instant et de répéter les opérations indiquées précédemment. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels : - la Figure 1 représente un appareil de test selon une forme de réali- sation de l'invention ; - la Figure 2 représente une forme de réalisation d'une structure de retardement de signal d'horloge produisant un retard variable, de la Figure 1 ; - les Figures 3A et 3B illustrent des formes de réalisation d'une structure de retardement de signal d'horloge de la Figure 1 ; - la Figure 4 représente un retard de propagation en fonction d'un instant d'entrée de données par rapport à l'instant d'entrée du signal d'horloge ; - la Figure 5 représente un chronogramme des signaux d'entrée et de sortie du dispositif soumis au test, les signaux d'horloge envoyés à une bascule bistable de la Figure 1 et utilisés pour capter le signal de sortie du dispositif testé, et le signal de sortie d'une bascule bistable ; - la Figure 6 représente la probabilité qu'une bascule bistable de la Figure 1 enregistre un "1" logique à partir du signal de sortie d'une bascule bistable pour différents signaux d'horloge envoyés à une bascule bistable ; - la Figure 7 illustre un procédé pour comparer les retards de propagation de dispositifs testés conformément à une forme de réalisation de l'invention ; - la Figure 8 représente le signal d'entrée et le signal d'horloge du dispositif testé et les signaux de sortie captés par une bascule bistable ; - la Figure 9 représente un procédé pour comparer la durée de stabilisation et la durée de maintien de dispositifs testés conformément à une forme de réalisation. Les mêmes chiffres de référence sur différentes Figures désignent les mêmes éléments ou des éléments similaires. La Figure 1 représente un schéma-bloc d'un appareil de test 100 conforme à la présente description. Une mémoire de profils 1 comporte une ligne de sortie 20 couplée à une borne d'entrée 22 d'une bascule bistable de type D 2 déclenchée par les flancs ou fronts d'impulsions. La mémoire de profils 1 possède également une ligne de sortie 24 couplée à une borne d'entrée 26 d'une bascule bistable 3 de type D, déclenchée par les fronts des impulsions. La mémoire de profils 1 mémorise un ou plusieurs profils formés de"0"et de"1" ! ogiques (profits de test) pour tester un élément ou un dispositif (DUT) 4. La mémoire de profils 1 reçoit le profil de test de la part d'un ordinateur classique par l'intermédiaire d'un port 84. La mémoire de profils 1 est par exemple un fichier de registres (RAM) Motorola MCI OH 145 16x4 de Motorola Inc. de Schaumburg, Illinois. Les bascules bistables 2 et 3 sont par exemple des bascules bistables de type D de transfert différentiel de données à commande cadencée Motorola MC10EL52. Le dispositif DUT 4 inclut des circuits intégrés, des pistes de cartes à circuits imprimés, des lignes statiques de retardement, des connecteurs, des convertisseurs électro-optiques et d'autres composants électroniques dont la propagation du signal doit être caractérisée ou qualifiée. Comme le comprendra un spécialiste de la technique, on peut utiliser un processeur ou un microcontrôleur à la place d'un ordinateur classique 16 pour commander les fonctions de l'appareil 100. La bascule bistable 2 possède une ligne de sortie 28 couplée à une borne d'entrée 30 du dispositif DUT 4 (qui ne fait pas partie du dispositif 100). La bascule bistable 3 possède une ligne de sortie 32 qui est couplée à une borne d'entrée 34 du dispositif DUT 4. Dans une forme de réalisation, la borne 34 est une borne de signal d'horloge. Dans cette forme de réalisation, la bascule bistable 2 délivre le signal d'entrée (de données) pour le dispositif DUT 4 et la bascule bistable 3 délivre le signal d'horloge au dispositif DUT 4. Dans une forme de réalisation, le dispositif DUT 4 est couplé au dispositif 100 par l'intermédiaire d'un ensemble de montages de test classique comportant des douilles qui reçoivent les broches du dispositif DUT 4. Les lignes de sortie 20 et 24 de la mémoire de profils 1 peuvent être couplées directement aux bornes d'entrée respectives 30 et 34. Cependant, étant donné que les profils de test deviennent complexes, le cadencement du signal de sortie de la mémoire de profil 1 devient moins précis. Par conséquent les bascules bistables 2 et 3 sont utilisées pour réaliser une commande addltionneite par rapport au cadencement du signal de sortie des profils de test délivrés par la mémoire de profils 1. Étant donné que les bascules bistables 2 et 3 reçoivent le même signal d'horloge que la mémoire de profils 1, les bascules bistables 2 et 3 transmettent des signaux reçus de la part de la mémoire de profils 1 au dispositif DUT 4 avec un retard d'un cycle d'horloge. Le dispositif DUT 4 possède une ligne de sortie 36 couplée à une borne d'entrée 38 d'une bascule bistable 6 de type D déclenchée au niveau des fronts d'impulsions. 14 bascule brstable 6 possède une ligne de sortie 44 couplée à une borne d'entrée 46, d'une bascule bistable de type D 8 dédenchée par les fronts des impulsions, et une borne d'entrée 53 d'un mu ! t ! p ! ex ; ur (mux) 5. La bascule bistabile 8 comporte une ligne de sortie 55 couptée à une borne d'entrée 54 du multiplexeur mux 5. Le multiplex ur mux 5 possède une ligne de sortie 57 couplée à une borne d'entrée !) 0 d'une mémoire de saisie 9. Le mu ! t ! p) exeur mux eyt commandé par un ordinateur 16 par l'intermédiaire d'une borne de commande 52. La mémoire de saisie 9 est du même type que la mémoire de profils 1. Les bascules bistabiles 6 et 8 sont du même type que Tes bascules bistabiles 2 et 3. Une source de signal d'horloge (source d'échantillonnage) 10 possède une ligne de sortie 56 couplée à une borne de signal d'horloge 58 d'un circuit de sortie de signal d'horloge 11 et une borne de signal d'horloge 66 d'un dra ! t 12 de retardement variable du signal d'horloge. L'horloge 10 est commandée (par exemple cadencement ou non-cadencement d'autres composants) par un ordinateur classique 16 par l'intermédiaire d'une borne de commande 88. L'horloge 10 est par exemple un oscillateur en anneau commandé de façon cadencée classique. Le circuit de sortie de signal La Figure 2 illustre une forme de réalisation d'un circuit 12 de retardement variable du signal d'horloge. Le circuit 12 de retardement variable du signal d'horloge comprend deux lignes à retard rigides ajustables à diélectrique formé d'air 202 et 204 comportant une paire d'extrémités couplées au moyen d'une jonction en U 206 et montées sur une table de positionnement linéaire 208, et une autre paire d'extrémités montées sur une plaque de base 210 (connue collectivement désignée ci-après sous le terme trombone). Le trombone correspond par exemple au dispositif numéro de modèle ST-05 SMA de Microlab/FXR de Livingston, New Jersey. La table de positionnement linéaire 208 peut être ajustée par un mécanisme d'ajustement à vis à vernier associée, qui fournit une résolution d'au moins 0,02 mm sur la longueur des lignes 202 et 204, ce qui conduit à une résolution égale au moins à 12 femtosecondes pour le retard global de propagation du signal dans les trombones. Le circuit de sortie de signal d'horloge 11 comporte des lignes 62 de sortie du signal d'horloge couplées à une borne de signal d'horloge 64 de la mémoire de profils 1 et la borne de signal d'horloge 66 de la bascule bistable 2. Lorsqu'elle est commandée de façon cadencée, la mémoire de profils 1 délivre un"0"ou un"1"logique à la bascule bistable 2. Le circuit de retardement d'horloge 12 possède une ligne de sortie 68 couplée à une borne de signal d'horloge 70 d'un circuit de sortie de signal d'horloge 13, qui est du même type que le circuit de sortie de signal d'horloge 11. Le circuit de sortie de signal d'horloge 13 possède des lignes 72 de sortie de signaux d'horloge couplées à une borne de signal d'horloge 74 de la bascule bistable 3, une borne de signal d'horloge 78 de la bascule bistable 6, une borne de signal d'horloge 82 d'un circuit 15 de retardement du signal d'horloge, et une borne d'entrée 76 d'un multiplexeur mux 7. Le circuit 15 de retardement du signal d'horloge comporte une ligne 84 de sortie du signal d'horloge, couplée à une borne de signal d'horloge 86 de la bascule bistable 8 et une borne d'entrée 132 d'un circuit de retardement fixe 134. Le circuit de retardement 134 produisant un retard fixe possède une ligne de sortie 136 couplée à une borne d'entrée 75 du multiplexeur mux 7. Le circuit de retardement 134 produisant un retard fixe est par exemple une piste d'un panneau de circuits imprimés qui produit un retard d'environ une demi-nanoseconde (par exemple environ 3 pouces de longueur). Le multiplexeur mux 7 possède une ligne de sortie 79 couplée à une borne de signal d'horloge 80 de la mémoire de saisie 9. Le multiplexeur mux 7 est commandé par l'ordinateur 70 par l'intermédiaire d'une borne de commande 77. La Figure 3A représente une forme de réalisation du circuit 15 de retardement du signal d'horloge, désigné ci-après comme étant le circuit de retardement de signal d'horloge 15-1. Dans le circuit de retardement de signal d'horloge 15-1, la borne 82 est couplée directement à la ligne de sortie 84. Le circuit de retardement de signal d'horloge 15-1 utilise le comportement de bascules bistables de type D pour appliquer un retard d'un cycle d'horloge au signal transmis de la bascule bistable 6 à la bascule bistable 8. Lorsque le circuit de retardement de signal d'horloge 15-1 est utilisé, la bascule bistable 6 et la bascule bistable 8 sont commandées de façon cadencée vers le même signal d'horloge. Par conséquent, lorsque la bascule bistable 6 envoie un signal à la bascule bistable 8, la bascule bistable 8 ne transmet pas le signal avant le cycle d'horloge suivant, lorsqu'elle est commandée de façon cadencée. La Figure 3B illustre schématiquement une autre réalisation du circuit 15 de retardement du signal d'horloge, désigné ci-après comme étant le circuit de retardement de signal d'horloge 15-2. Le circuit de retardement de signal d'horloge 15-2 comprend une porte ET 102 possédant une borne d'entrée 104 couplée à la borne 82 par l'intermédiaire d'une ligne 106. La porte ET 102 possède également une borne d'entrée 108 couplée à une ligne de sortie 110 d'un compteur programmable 112. Le compteur 112 compte le nombre de signaux d'horloge reçus sur la borne d'entrée 118 couplée à la borne 82 par l'intermédiaire de la ligne 106. Lorsque le compteur 112 atteint une valeur de comptage préréglée, le compteur 112 délivre un signal actif dans la ligne 110. Si la porte ET 102 reçoit également un signal actif de la part de la borne 82, la porte ET 102 délivre un signal actif dans la ligne 84. Le comptage préréglé du compteur 112 est réglé par l'ordinateur 16 par l'intermédiaire d'un port 116 couplé à un port 95 par l'intermédiaire d'un bus 114. L'ordinateur 16 peut également ramener à l'état initial la valeur de comptage actuelle du compteur 112 par l'intermédiaire du port 116. Le compteur 112 est par exemple un compteur progressif binaire synchrone à 8 bits Motorola MC10E016. L'ordinateur 16 commande les opérations du dispositif 100. L'ordinateur 16 inclut une ligne de sortie 94 couplée à une borne de commande 77 du multiplexeur mux 7, une ligne de sortie 96 couplée à la borne de commande 52 du multiplexeur mux 5, un bus 99 couplé à un port 95 d'un circuit de retardement de signal d'horloge 15, une ligne de commande 97 couplée à une borne de commande 88 du signal d'horloge 10 et un bus 98 couplé au port 84 de la mémoire de profils 1. L'ordinateur 16 inclut également un port 90 couplé à un bus 92 d'une mémoire de saisie 9 pour recevoir les résultats délivrés enregistrés par la mémoire de saisie 9. Dans une forme de réalisation, l'ordinateur 16 inclut une carte de registre de signaux d'entrée/sortie, qui permet à l'ordinateur 16 de commander des lignes d'entrée/sortie. La carte du registre de signaux d'entrée/sortie est par exemple la carte PCI-6601 de la société National Instrument de Austin, Texas. L'équation, qui exprime le caractère métastable d'une bascule bistable est : TW (TD) = Tp*10- (At/ï), TW étant la région d'ambiguïté, TD le retard étendu, Tp le retard de propagation normal, At étant le retard excessif (TD-Tp) et r étant la constante de temps de résolution de la bascule bistable. La Figure 4 représente graphiquement le retard de propagation provoqué par l'état métastable de la bascule bistable en fonction de l'instant d'entrée de données par rapport à l'instant d'entrée du signal d'horloge. La région d'ambiguïté TW est la gamme des instants d'entrée de données par rapport à l'instant To d'entrée du signal d'horloge, pour lequel le signal de sortie de la bascule bistable est imprévisible (varie entre"0"et"1") pour un retard étendu TD. En d'autres termes le signal de sortie de la bascule bistable, en tant que retard étendu TD, est imprévisible si le front du signal de données arrive avant ou après l'instant To d'arrivée du signal d'horloge, dans la gamme désignée par TW. Ces caractéristiques d'une bascule bistable sont utilisées pour positionner l'instant du signal d'entrée de données (front du signal de données) de la bascule bistable 6, qui correspond à l'instant de sortie de données du dispositif DUT 4. Si tous les dispositifs DUT testés par le dispositif 100 reçoivent le même signal d'entrée, les instants des signaux de sortie du dispositif DUT correspondent alors à leur retard de propagation relatif. La bascule bistable 6 capte (propage) le signal de sortie de chaque dispositif DUT dans une gamme d'instants d'entrée du signal d'horloge (du front du signal d'horloge) commandés au moyen de circuits de retardement créés par le circuit de retardement variable du signal d'horloge 12 par modification de la longueur des lignes à retard 202 et 204. Le signal de sortie de la bascule bistable 6 à chaque instant d'entrée du signal d'horloge est capté d'une manière répétée avec un retard étendu TD. Le circuit 15 de retardement du signal d'horloge produit le signal d'horloge avec le retard étendu TD en direction de la bascule bistable 8 de sorte que la bascule bistable 8 transmet le signal de sortie de la bascule bistable 6 à une mémoire de saisie 9 avec le retard étendu TD. La mémoire de saisie 9 enregistre le signal de sortie de la bascule bistable 8 et l'ordinateur 16 lit les données enregistrées de la mémoire de saisie 9. L'ordinateur 16 peut analyser les données enregistrées pour déterminer la région d'ambiguïté sous le retard étendu TD, qui se situe entre au moins deux instants d'entrée de signal d'horloge (c'est-à-dire deux réglages de retard du circuit 12 de retardement variable du signal d'horloge) qui conduisent à des signaux de sortie imprévisibles délivrés par la bascule bistable 6. Si le circuit 15-2 de retardement du signal d'horloge est utilisé, la bascule bistable 8 et la mémoire de saisie 9 sont seulement commandées de façon cadencée une seule fois après que le compteur programmable 112 a atteint la valeur de comptage préréglée. L'utilisation du circuit 15-2 de retardement du signal d'horloge conserve la mémoire lorsqu'un seul signal de sortie est enregistré par la bascule bistable 8. Le retard étendu TD appliqué à la bascule bistable 8 règle la résolution, dans laquelle l'instant d'entrée des données peut être situé (résolution du front du signal de données). Comme le montre la Figure 4, si on augmente le retard étendu TD de TDI à Tt) 2, la région d'ambieité diminue de T à TW2-Bien que dans la forme de réalisation décrite cldessus on utilise un retard étendu TD d'un cycle d'horloge, on peut utiliser un retard étendu supérieur TD pour augmenter la résolution du front du signal de données. Cependant, la résolution du front du signal de données ne devrait pas être supérieure à la résolution au moyen de laquelle les instants d'entrée du signal d'horloge peuvent être ajustés (résolution du front du signal d'horloge). Si la résolution du front du signal de données est supérieure à la résolution du front du signal d'horloge, la région d'ambigurté peut être sautée, si les mesures du signal de sortie sont enregistrées à un instant d'entrée de données d'un côté d ! a région d'ambiguïté et à un autre instant d'entrée de données sur l'autre côté de la région d'ambiguïté. Les trombones décrits précédemment (Figure 2) fournissent une résolution élevée pour le retard concernant les fronts des signaux d'horloge et par conséquent le front du signal de données peut être positionné avec une haute résolution en utilisant le dispositif 100. La Figure 5 représente un exemple d'organigramme de cadencement du signal d'entrée envoyé au dispositif DUT 4, du signal de sortie du dispositif, DUT 4 (le signal d'entrée envoyé à la bascule bistable 6), de différents signaux d'horloge envoyés à la bascule bistable 6 et du signal de sortie de la bascule bistabile 6 détecté par la bascule bistabile 8. Aux instants Tl et T des fronts respectifs de signaux d'horloge 120 et 122 atteignent la bascule bistable 6 sufflsamment avant le front du signal de données 130 pour l'obtention de la durée de stabilisation et de la durée de maintien de la bascule bistabile 6 de sorte que le signal de sortie de la bascule bistabile 6 est toujours le 111" logique lorsque ce signal est reçu par la bascule bistable 8 avec un retard étendu TD (un cycle d'horloge) En T le front 124 du signal d'horloge atteint la bascule bistabte 6 sensiblement au même instant que le front 130 du signal de données d sorte que la durée de stabilisation ou la durée de maintien de la bascule bistable 6 est violée. Par conséquent, le signal de sortie de la bascule bistable 6, varie entre"1"et"0" (représenté par" ?" à la sortie de la bascule bistable 6 sur la Figure 5) lorsque le signal est reçu par la bascule bistable 8 avec un retard étendu TD. En T 10 et Tl 1, les fronts respectifs 126 et 128 du signal d'horloge arrivent dans ! a bascule bistable 6 suffisamment longtemps après le front 130 du signal de données pour que l'on obtienne la durée de stabilisation et la durée de maintien de la bascule bistable 6 de sorte que le signal de sortie de la bascule bistable 6 est toujours le "0" logique lorsqu'il est saisi par la bascule bistable 8 avec le retard étendu TD2. La Figure 6 représente un tracé du signal de sortie de la bascule bistable 6 (axe horizontal) du pourcentage de"1"logiques enregistrés avec le retard étendu TD pour le dispositif DUT 4, depuis le retard 2 jusqu'au retard 10 (axe vertical). Dans une forme de réalisation, le signal de sortie de la bascule bistable 6 est mesuré au moins 100 fois. Pour le retard 2, le signal de sortie de la bascule bistable 6 est formé uniquement par des"1". Du retard 3 au retard 9, le signal de sortie de la bascule bistable 6 est un mélange formé de"1"et de"O", et le pourcentage de"1"logiques diminue du retard 3 au retard 9. Pour le retard 10, le signal de sortie de la bascule bistable 6 est formé uniquement par des"0". Par conséquent la région d'ambiguïté est positionnée au moins entre le retard 2 et le retard 10, pour le retard étendu TD. Cela signifie également que l'instant de sortie de données du dispositif DUT 4, qui correspond au retard de propagation du dispositif DUT 4, est situé entre le retard 2 et le retard 10 avec une résolution TW. Comme décrit précédemment, TW peut être une petite plage temporelle qui dépend du retard étendu TD. Pour une bascule bistable de type D Motorola MC10EL52 fournissant un retard T de 200 ps, une durée Tp de 365 ps et At (TD-Tp) de 2,5 nanosecondes, la région d'ambiguïté est de seulement environ 8 femtosecondes. Une fois que le retard de propagation pour un dispositif DUT est situé entre deux réglages de retard du circuit 12 de retardement variable du signal d'horloge (par exemple le retard 2 et le retard 10), un autre dispositif DUT peut être testé avec la même installation pour repérer son retard de propagation par rapport à des réglages de retards du circuit 12 de retardement variable du signal d'horloge. Si les réglages de retards d'un premier dispositif DUT sont inférieurs aux réglages de retards d'un second dispositif DUT, le premier dispositif DUT possède un retard de propagation inférieur à celui du second dispositif DUT. Par conséquent, le retard de propagation relatif parmi les dispositifs DUT testés peut être déterminé. La Figure 7 illustre un procédé 140 permettant de comparer les retards de propagation de différents dispositifs DUT. Lors de l'action 142, l'ordinateur 16 charge un profil de test dans la mémoire de profils 1. Lors d'une action facultative 144, l'ordinateur 16 règle la valeur de comptage préréglée dans le circuit 15-2 de retardement du signal d'horloge. Dans l'action 146, l'ordinateur 16 règle le multiplexeur mux pour coupler la ligne 55 de la bascule bistable 8 à la borne 50 de la mémoire de saisie 9. Lors de l'action 148, l'ordinateur 16 règle le multiplexeur mux 7 de manière à coupler la ligne 136 du circuit de retardement produisant un retard fixe 134 à la borne 80 de la mémoire de comptage 9. Lors de l'action 150, un opérateur du dispositif de test 100 règle manuellement le retard du circuit 12 de retardement variable du signal d'horloge, en faisant tourner le mécanisme d'ajustement à vis du vernier. Sinon un moteur pas à pas commandé par l'ordinateur 16 peut être couplé de manière à faire tourner le mécanisme d'ajustement à vis du vernier du circuit 12 de retardement variable du signal d'horloge. Lors de l'action 152, l'ordinateur 16 commande l'horloge 10 pour qu'elle commande de façon cadencée les autres composants. Lors de l'action 154, l'ordinateur 16 commande l'horloge 10 pour qu'elle arrête le cadencement des autres composants au bout d'un intervalle de temps prédéterminé. L'ordinateur 16 commande l'horloge 10 pour qu'elle arrête le cadencement du composant par exemple au bout de trois cycles d'horloge. Au niveau du premier front du signal d'horloge, la mémoire de profils 1 délivre un état logique du profil de test. Au niveau du second front du signal d'horloge, la bascule bistable de type D 2 délivre un état logique du profil de test au dispositif DUT 4. Après un retard appliqué au front du second signal d'horloge, généré par le circuit 12 de retardement variable du signal d'horloge, la bascule bistable de type D 6 capte le signal de sortie du dispositif DUT 4. Un cycle d'horloge après cela (au niveau d'un front retardé du troisième signal d'horloge), la bascule bistable de type D 8 capte le signal de sortie de la bascule bistable de type D 6. Après un retard supplémentaire appliqué au front du troisième signal d'horloge retardé, produit par le premier circuit de retardement 134, la mémoire de saisie 9 enregistre le signal de sortie de la bascule bistable de type D 8. Lors de l'action 156, l'ordinateur 16 lit les données enregistrées provenant de la mémoire de saisie 9. Si le dispositif 100 utilise le circuit 15-1 de retardement du signal d'horloge et si l'ordinateur 16 commande le circuit 15 de retardement du signal d'horloge pour qu'il arrête le cadencement au bout de trois cycles d'horloge, la mémoire de saisie 9 mémorise un ensemble de trois états logiques, parmi lesquels le dernier état logique est le résultat du test. Une fois que le test est répété, la mémoire 9 mémorise un autre ensemble de trois états logiques. Par comparaison du dernier état logique entre les ensembles fournis par tous les tests pour ce réglage du retard du circuit 12 de retardement du signal d'horloge variable, on peut déterminer si ce réglage de retard correspond à un point situé dans la région d'ambiguïté. Par exemple, si le dernier état logique varie entre les ensembles, alors ce retard correspond à un point situé dans la région d'ambiguïté et représenté sur les Figures 4,5 et 6. Si le circuit 15-2 de retardement du signal d'horloge est utilisé, la mémoire de saisie 9 enregistre uniquement le résultat du test (sur le dernier bit) étant donné qu'il est commandé de façon cadencée uniquement par le circuit 15-2 de retardement du signal d'horloge. Lors de l'action 158, un ordinateur 16 (qui est programmé de façon appropriée) détermine si la n-ième itération du test a été exécutée. Comme cela a été décrit précédemment, n est égal par exemple à 100. Par exemple lors de chaque réglage de retard du circuit 12 de retardement variable du signal d'horloge, 100 itérations du test sont exécutées. Si l'itération actuelle est inférieure à n, alors l'action 158 est suivie par l'action facultative 160. Sinon, l'action 158 est suivie par l'action 162. Lors de l'action facultative 160, l'ordinateur 16 ramène à zéro le comptage actuel dans le compteur programmable 112 du circuit 15-2 de retardement du signal d'horloge. L'action facultative 160 est suivie par l'action 152, et le cycle décrit précédemment des actions jusqu'à ce que n itérations aient été exécutées. Lors de l'action 162, l'ordinateur 16 détermine si la région d'ambi- guïté a été repérée. La région d'ambiguïté a été repérée si le réglage du retard produit des résultats de test qui sont tous formés par l'état un logique (par exemple retard 2 de la Figure 5) et un autre réglage de retard produit des résultats de tests qui sont tous formés par l'autre état logique (par exemple le retard 10 de la Figure 5). Comme le montre la Figure 5, plus la précision, que le circuit de retardement du signal d'horloge peut produire, est précise, plus la précision, avec laquelle la région d'ambiguïté peut être positionnée, est précise. Si la région d'ambiguïté a été positionnée, l'action 162 est suivie par l'action 104 qui arrête la procédure 140. D'autre part, l'action 162 est suivie par l'action 164 qui arrête la procédure 140. Sinon, une action 162 est suivie par l'action 150, qui règle un autre retard pour le circuit 12 de retardement variable du signal d'horloge, et le cycle précédent des actions décrites jusqu'à ce que la région d'ambiguïté soit repérée. Si le retard de propagation dans les trajets de données du dispositif 100 est connu, le retard réel de propagation dans le dispositif DUT 4 peut être déterminé. L'instant où le dispositif DUT 4 reçoit un signal d'entrée peut être déterminé par un calibrage classique du trajet de données depuis l'horloge 10 jusqu'au dispositif DUT 4 en passant par la ligne 56, le système de sortie de signal d'horloge 11, la ligne 66, la bascule bistable 2 et la ligne 28. L'instant, auquel la bascule bistable 6 reçoit un front du signal d'horloge, qui place le dispositif DUT 4 au centre de la région d'ambiguïté, peut être également déterminé par un étalonnage classique du trajet de données depuis l'horloge 10 jusqu'à la bascule bistable 6, passant par la ligne 56, le circuit 2 de retardement variable du signal d'horloge (réglé sur le retard qui provoque l'état métastable), la ligne 68, le circuit 13 de sortie du signal d'horloge et la ligne 72. Le retard de propagation du dispositif DUT 4 peut être déterminé par soustraction de ces deux instants et sur la base de la précision obtenue au moyen de l'étalonnage classique. Un spécialiste de la technique peut calibrer le trajet de données par (1) une réflectométrie dans le domaine temporel, (2) l'insertion d'un dispositif DUT produisant un retard connu ("bloc de référence") et (3) l'application du dispositif de mesure comme par exemple un oscilloscope à hautes performances. La durée de stabilisation est l'intervalle de temps pendant lequel les données doivent être présentes et ne pas varier au niveau de la borne d'entrée d'un dispositif avant d'être transféré de façon cadencée. Le temps de maintien est l'intervalle de temps, pendant lequel les données doivent rester inchangées au niveau de la borne d'entrée du dispositif après la commande de cadencement. La durée de stabilisation et la durée de maintien doivent être assurées pour que le dispositif fournisse le signal de sortie approprié avec un retard de propagation spécifié par le fabricant (retard normal de propagation). Pour mesurer la durée de stabilisation et la durée de maintien, la mémoire de profils 1 et la bascule bistable 2 produisent des profils de test "0"et"1". Dans une forme de réalisation, la mémoire de profils 1 délivre un profil"10"à la bascule bistable 2 et le dispositif DUT 4 reçoit le profil provenant de la ligne de sortie 28 de la bascule bistable 2. Le dispositif DUT 4 reçoit également des signaux d'horloge retardés au niveau de la borne 34 en provenance de la ligne de sortie 32 de la bascule bistable 3. La bascule bistable 3 reçoit de la part de la mémoire de profils 1 un profil "01"utilisé par la bascule bistable 3 pour produire les signaux d'horloge envoyés au dispositif DUT 4. La bascule bistable 3 est commandée de façon cadencée par un signal d'horloge retardé par le circuit 12 de retardement variable du signal d'horloge. Le circuit 12 de retardement du signal d'horloge variable est utilisé pour déplacer le front du signal d'horloge de la bascule bistable 3 au dispositif DUT 4, et ce en va-et-vient, de manière que ce front coïncide avec le front du signal de données envoyé à l'unité DUT 4 par la bascule bistable 2. La bascule bistable 6 capte le signal de sortie du dispositif DUT 4. Étant donné que la bascule bistable 6 et le dispositif DUT 4 utilisent le même front de signal d'horloge retardé par le circuit 12 de retardement variable du signal d'horloge, la bascule bistable 6 capte le signal de sortie du dispositif DUT 4 après un retard d'un cycle d'horloge. Par conséquent la durée de stabilisation et la durée de maintien sont mesurées avec un retard de propagation correspondant à un cycle d'horloge. Lorsque le dispositif DUT 4 reçoit le front du signal d'horloge essentiellement en tant que front du signal de données, le signal de sortie du dispositif DUT 4 est imprévisible (c'est-à-dire qu'il varie entre le"0"et le "1"logiques) pour un temps de propagation si la durée de stabilisation ou la durée de maintien du dispositif DUT n'est pas satisfaite. La durée de stabilisation du dispositif DUT n'est pas satisfaite lorsque le front du signal d'horloge n'arrive pas suffisamment en retard après le front du signal de données. La durée de maintien du dispositif DUT n'est pas satisfaite lorsque le front du signal d'horloge n'arrive pas suffisamment tôt avant le front du signal de données. Par conséquent, l'intervalle de temps pendant lequel le signal dans le front du signal d'horloge devient suffisamment proche du front du signal de données pour que le signal de sortie du dispositif DUT soit imprévisible (la région d'ambiguïté), est la somme de la durée de stabilisation et de la durée de maintien du dispositif DUT pour ce retard de propagation. En déplaçant en va-et-vient le front du signal d'horloge, les régions d'ambiguïtés de chaque dispositif DUT pour le même retard de propagation sont déterminées à partir du signal de sortie du dispositif DUT enregistré par la première bascule bistable. La Figure 8 représente le chronogramme du signal d'entrée envoyé au dispositif DUT 4, différents signaux d'horloge envoyés au dispositif DUT 4 et le signal de sortie du dispositif DUT 4 lorsqu'il est commandé de façon cadencée par les différents signaux d'horloge. Aux instants T 12 et T 13 (qui correspondent aux retards 12 et 13 réglés par le circuit 12 de retardement variable du signal d'horloge), des fronts représentatifs 170 et 172 du signal d'horloge atteignent la bascule bistable 6 suffisamment avant le front 179 du signal de données pour satisfaire à la durée de stabilisation et à la durée de maintien du dispositif DUT 4 de sorte que le signal de sortie du dispositif DUT 4 est toujours le"0"logique lorsqu'il est enregistré au moyen de la bascule bistable 6 au niveau du retard de propagation d'un cycle d'horloge. À Tal 4, un front 174 du signal d'horloge atteint le dispositif DUT 4 sensiblement au même moment que le front 179 du signal de données de sorte que la durée de stabilisation ou la durée de maintien du dispositif DUT 4 est violée. Par conséquent, le signal de sortie du dispositif DUT 4 varie entre"1"et"0" (ce qui est représenté par" ?" au niveau de la sortie du dispositif DUT 4 sur la Figure 8) lorsqu'il est enregistré par la bascule bistable 6 au niveau du retard de propagation. Aux instants Tal 5 et T, des fronts respectifs 176 et 178 de signaux d'horloge atteignent le dispositif DUT 4 suffisamment longtemps après le front 179 du signal de données pour satisfaire à la durée de stabilisation et à la durée de maintien du dispositif DUT 4 de sorte que le signal de sortie du dispositif DUT 4 est toujours e"1"logique lorsqu'il est enregistré par la bascule bistable pour le retard étendu TD2. Dans ce chronogramme, la somme de la durée de stabilisation et de la durée de maintien est égale au maximum à la différence entre Tl 3 et T (qui correspond à des retards 13 et 15 réglés par le circuit 12 de retardement variable du signal d'horloge). La somme précise de la durée de stabilisation et de la durée de maintien du dispositif 4 est la différence entre le retard 15 et le retard 13. La Figure 9 illustre un procédé 180 servant à comparer la durée de stabilisation et la durée de maintien de dispositifs DUT. Lors de l'action 182, l'ordinateur 16 charge des profils de test dans la mémoire de profils 1. Lors de l'action 184, l'ordinateur 16 règle le multiplexeur mux 5 de manière à coupler la ligne 44 de la bascule bistable de type D 6 à la borne 50 de la mémoire de saisie 9. Lors de l'action 186, l'ordinateur 16 règle le multiplexeur mux 7 pour coupler la ligne 72 du dispositif 13 de sortie du signal d'horloge à la borne de signal d'horloge 80 de la mémoire de saisie 9. Lors de l'action 188, un opérateur faisant fonctionner le dispositif de test 100 règle manuellement le retard du circuit 12 de retardement variable du signal d'horloge en réglant le mécanisme d'ajustement à vis du vernier. Sinon, un moteur pas à pas commandé par l'ordinateur 16 peut être couplé de manière à faire tourner le mécanisme d'ajustement à vis du vernier du circuit 12 de retardement variable du signal d'horloge. Lors de l'action 190, l'ordinateur 16 commande l'horloge 10 pour qu'elle commande de façon cadencée les autres composants. Lors de l'action 192, l'ordinateur 16 commande l'horloge 10 pour qu'elle arrête la commande cadencée des autres composants après un intervalle de temps prédéterminé. L'ordinateur 16 commande l'horloge 10 pour qu'elle arrête la commande cadencée des autres composants après par exemple trois cycles d'horloge. Au niveau du premier front du signal d'horloge, la mémoire de profils 1 délivre un état logique du profil de test. Au niveau d'un second front du signal d'horloge, la bascule bistable de type D 2 délivre l'état logique du profil de test au dispositif DUT 4. Au bout d'un retard appliqué au second front du signal d'horloge, produit par le circuit 12 de retardement variable du signal d'horloge, la bascule bistable de type D 6 reçoit le signal de sortie du dispositif DUT 4. Un cycle d'horloge plus tard (au niveau d'un troisième front retardé de signal d'horloge), la mémoire de saisie 9 enregistre le signal de sortie de la bascule bistable de type D 6. Lors de l'action 194, l'ordinateur 16 lit les données enregistrées provenant de la mémoire de saisie 9. Étant donné que la mémoire de saisie 9 est commandée de façon cadencée par l'horloge 6, la mémoire de saisie 9 mémorise un ensemble de trois états logiques, parmi lesquels le dernier état logique est le résultat du test. Chaque fois que le test est répété, la mémoire de saisie 9 mémorise un autre ensemble de trois états logiques. Par comparaison du dernier état logique entre les ensembles fournis par l'ensemble des tests pour ce réglage de retard du circuit 12 de retardement variable du signal d'horloge, on peut déterminer si ce réglage de retard correspond à un point situé dans la région d'ambiguïté (la somme de la durée de stabilisation et de la durée de maintien) du dispositif DUT 4 pour le retard de propagation d'un cycle d'horloge. Par exemple, si le dernier état logique varie entre les ensembles, alors ce retard correspond à un point situé dans la région d'ambiguïté représentée sur la Figure 8. Lors de l'action 196, l'ordinateur 16 détermine si la n-ième itération du test a été exécutée. Comme cela a été décrit précédemment, n est égal par exemple à 100. Par conséquent, pour chaque réglage du retard dans le circuit 12 de retardement variable du signal d'horloge, 100 itérations du test sont exécutées. Si l'itération actuelle est inférieure à n, alors l'action 196 est suivie par l'action 190 et les actions décrites précédemment se répètent de façon cyclique jusqu'à ce que n itérations aient été exécutées. Sinon, l'action 196 est suivie par l'action 198. Lors de l'action 198, l'ordinateur 16 détermine si la région d'ambiguïté a été localisée. La région d'ambiguïté a été localisée si un réglage de retard produit des résultats de tests qui sont constitués uniquement par l'état un logique (par exemple Tal 3 sur la Figure 8), et un autre réglage de retard produit des résultats de tests qui sont tous constitués par un autre état logique (par exemple T 16 sur la Figure 8). Si la région d'ambiguïté a été localisée, l'action 198 est suivie par l'action 200, qui arrête la procédure 180. Sinon, l'action 198 est suivie par l'action 188, qui règle un autre retard pour le circuit 12 de retardement variable du signal d'horloge, et les actions décrites précédemment sont exécutées de façon cyclique jusqu'à ce que la région d'ambiguïté soit localisée. Bien que l'on ait décrit des formes de réalisation de la présente invention d'une manière très détaillée en référence à certaines versions de l'invention, d'autres versions sont possibles. Comme cela a été décrit précédemment, les trajets de données du dispositif 100 peuvent être calibrés pour déterminer le retard de propagation précis dans le dispositif DUT 4. LÉGENDES DES FIGURES FIGURE 1 1. Mémoire de profils 2,3, 6,8. Bascule bistable de type D 9. Mémoire de saisie 16. Ordinateur 10. Horloge 12. Circuit de retardement variable du signal d'horloge 11, 13. Circuit de sortie du signal d'horloge 15. Circuit de retardement du signal d'horloge 134. Circuit de retardement produisant un retard fixe FIGURE 2 1. Ligne coaxial à retard ajustable à diélectrique formé d'air 2. Signal d'entrée 3. Signal de sortie retardé 208. Table linéaire 210. Plaque de base rigide FIGURES 3A ET 3B : Pas de légendes FIGURE 4 a. Retard de propagation b. Instant d'entrée des données FIGURE 5 a. Signal d'entrée du dispositif DUT b. Signal de sortie du dispositif DUT/signal d'entrée de la bascule bistable c. Signal d'horloge présentant le retard 1 d. Signal d'horloge présentant le retard 2 e. Signal d'horloge présentant le retard 6 f. Signal d'horloge présentant le retard 10 g. Signal d'horloge présentant le retard 11 FIGURE 7 142. Chargement du profil dans la mémoire de profils 1 144. Chargement de la valeur de comptage préréglée pour le compteur du circuit 15-2 de retardement du signal d'horloge 146. Réglage du multiplexeur mux 5 pour le couplage de la bascule bistable 8 dans la mémoire de saisie 9 148. Réglage du multiplexeur mux 7 pour le couplage du circuit 15 de retardement du signal d'horloge à la mémoire de saisie 9 150. Réglage du retard dans le circuit 12 de retardement variable du signal d'horloge 152. Démarrage de l'horloge 10 154. Arrêt de l'horloge 10 156. Lecture de données à partir de la mémoire de saisie 9 160. Retour à zéro du compteur du circuit 15-2 de retardement du signal d'horloge 162. Région d'ambiguïté localisée ? 164. Fin a. Oui b. Non FIGURE 8 a. Signal de sortie du dispositif DUT 4 b. Signal d'entrée du dispositif DUT c. Signal d'horloge présentant le retard 12 d. Signal d'horloge présentant le retard 13 e. Signal d'horloge présentant le retard 14 f. Signal d'horloge présentant le retard 15 g. Signal d'horloge présentant le retard 16 FIGURE 9 182. Chargement du profil dans la mémoire de profils 1 184. Réglage du multiplexeur mux pour coupler la bascule bistable 6 à la mémoire de saisie 9 186. Réglage du multiplexeur mux 7 pour coupler le circuit 13 de sortie du signal d'horloge à la mémoire de saisie 9 188. Réglage du retard dans le circuit 12 de retardement variable du signal d'horloge 190. Démarrage du signal d'horloge 10 192. Démarrage de l'horloge 10 192. Arrêt de l'horloge 10 194. Lecture de données à partir de la mémoire de saisie 9 198. Région d'ambiguïté localisée ? 200. Fin a. Non b. Oui REVENDICATIONS 1. Dispositif pour mesurer une caractéristique d'un élément électro- nique (4, DUT) soumis à un test, caractérisé en ce qu'il comporte : - une source de signaux d'échantillonnage (10) comportant une borne de sortie, - une source de profils (1) possédant une borne de sortie destinée à être couplée à une borne d'entrée de l'élément soumis au test et une borne d'entrée couplée à la borne de sortie de la source de signaux d'échantillonnage, - un circuit de retardement à retard variable (12) possédant une borne d'entrée couplée à la borne de sortie de la source de signaux d'échantillonnage et une borne de sortie, - un premier élément de mémoire (6) possédant une borne d'entrée destinée à être couplée à une borne de sortie de l'élément (4) soumis au test, une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable (12) et une borne de sortie, et - un second élément de mémoire (8) possédant une borne d'entrée couplée à la borne de sortie du premier élément de mémoire (6), une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable (12) et une borne de sortie. 2. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte en outre une mémoire (9) possédant une borne d'entrée couplée à la borne de sortie du second élément de mémoire et une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable (12). 3. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte en outre un circuit de retardement (15) couplé entre la borne de sortie du circuit de retardement à retard variable (12) et la borne de signal d'horloge du second élément de mémoire (8). 4. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte en outre un dispositif de commande de transfert (15-2) couplé entre la borne de sortie du circuit de retardement à retard variable (12) et la borne de signal d'horloge du second élément de mémoire (8), le dispositif de commande de transfert comprenant : - un compteur (112) possédant une borne d'entrée couplée à la borne de sortie du circuit de retardement à retard variable, et une borne de sortie, et - une porte ET (102) possédant une première borne d'entrée couplée à la borne de sortie du compteur, une seconde borne d'entrée couplée à la borne de sortie du circuit de retardement à retard variable et une borne de sortie couplée à la borne de signal d'horloge du second élément de mémoire. 5. Dispositif selon la revendication 4, caractérisé en ce qu'il comporte en outre une mémoire (9) possédant une borne d'entrée couplée à la borne de sortie du second élément de mémoire (8) et une borne de signal d'horloge couplée à la borne de sortie du dispositif de commande de transfert (12). 6. Dispositif selon la revendication 5, caractérisé en ce qu'il comporte en outre un circuit de retardement possédant une borne d'entrée couplée à la borne de sortie du dispositif de commande de transfert et une borne de sortie couplée à la borne de signal d'horloge de la mémoire. 7. Dispositif selon la revendication 1, caractérisé en ce que la source de signaux d'échantillonnage (10) comprend un oscillateur en anneau commandé. 8. Dispositif selon la revendication 1, caractérisé en ce que le circuit de retardement à retard variable (12) comporte : - une première ligne à retard ajustable à diélectrique formé d'air (202), possédant une première extrémité qui est la borne d'entrée du circuit de retardement à retard variable, et une seconde extrémité, - une seconde ligne à retard ajustable à diélectrique formé d'air (204), possédant une première extrémité qui est la borne de sortie du circuit de retardement à retard variable, et une seconde extrémité, - une jonction (206) couplant les secondes extrémités des première et seconde lignes à retard, une plaque de base (210), à laquelle sont fixées les premières extré- mités des première et seconde lignes à retard, et une table de positionnement linéaire (208), à laquelle sont fixées les secondes extrémités couples des première et seconde lignes à retard. 9. Dispositif selon la revendication 1, caractérisé en ce que la borne de sortie du circuit de retardement à retard variable (12) doit être couplée à une borne de signal d'horloge de l'élément (4) soumis au test. 10. Dispositif selon la revendication 9, caractérisé en ce qu'il comporte en outre une mémoire possédant une borne d'entrée couplée à la borne de sortie du premier élément de mémoire. 1 L Dispositif selon (a revendication 9, caractérisé en ce qu'il comporte en outre un troisième élément de mémoire (2) possédant une borne d'entrée couplée à une seconde borne de sortie de la source de profils (1), une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable, une borne de sortie devant être couplée à une borne de signal d'horloge de l'élément soumis au test. 12. Dispositif selon la revendication 2, caractérlsé en ce qu'il comporte en outre un ordinateur (16) comportant une borne de sortie couplée à une borne d'entrée de la source de signaux d'échantillonnage, ce qui permet de démarrer et d'arrêter l'échantillonnage de la source de signaux d'échantillonnage (10). 13. Dispositif selon la revendication 12, caractérisé en ce que la mémoire possède une borne de sortie couplée à une borne d'entrée de l'ordinateur. t 4. Dispositif pour mesurer une caractéristique d'un élément électronique soumis à un test, caractérisé en ce qu'il comporte. - une source de signaux d'échantillonnage (10) comportant une borne de sorde, - une source de profils (1) possédant une borne de sortie destinée à être couplée à une borne d'entrée de rétément soumis au test et une borne d'entrée couplée à la borne de sortie de la source de signaux d'échantillonnage, - un circuit de retardement à retard variable (12) possédant une borne d'entrée couplée à la borne de sortie de a source de signaux d'échantillonnage et une borne de sortie devant être couplée à une borne de signal d'horloge de l'élément soumis au test, et - un premier élément de mémoire (6) possédant une borne d'entrée destinée à, être couplée à une borne de sortie de l'élément soumis au test, une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable et une borne de sorde. 15. Dispositif selon la revendication 14, caractérisée en ce qu'il comporte en outre une mémoire (9) possédant une borne d'entrée couplée à la borne de sortie du premier élément de mémoire et une borne de signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable. 16. Dispositif seton ta revendication 14, caractérisé en ce qu'il comporte en outre un second élélbent de mémoire possédant une borne d'entrée couplée à la borne de sdrtie du premier élément de mémoire, une borne de "signal d'horloge couplée à la borne de sortie du circuit de retardement à retard variable et vene boje de sortie devant être couplée à une borne de signal d'horloge de J'élément soumis au test. 17. Dispositif selon la revendication 14, caractérisé en ce que la source de signaux d'échantillonnage t 0) comprend un oscillateur en anneau commandé. 18. Dispositif selon a revndicafion 14, caractérisé en ce que le circuit de retardement à retard variable (12) comprend - une première ligne à r tard àjustable à diélectrique formé d'air (202), possédant une première extrémités qui est la borne d'entrée du circuit de retardement à retard variable, et une seconde extrémité, - une seconde ligne à retard ustaMe à diélectrique formé d'air (204), pfssédant une première extremité qui est la borne de sortie du circuit d ! retardement à retaJjd variable, et une seconde extrémité, - u e jonction (206) :'uplan les secondes extrënlités des première et seconde lignes à retar une plaque de base (210), à laquelle sont fixées les premières extré- mités des première et seconde lignes à retard, et une table de positionnement linéaire (208), à laquelle sont fixées les secondes extrémités couplées des première et seconde lignes à retard. 19. Dispositif selon la revendication 14, caractérisé en ce qu'il comporte en outre un second élément de mémoire (8) possédant une borne d'entrée couplée à la borne de sortie du premier élément de mémoire (6), une borne de signal d'horloge couplée à la borne de sortie du circuit (12) de retardement du signal d'horloge et une borne de sortie couplée à la borne d'entrée de la mémoire de saisie (9). 20. Dispositif selon la revendication 15, caractérisé en ce qu'il comporte en outre un ordinateur (16) possédant une borne de sortie couplée à une borne d'entrée de la source de signaux d'échantillonnage de manière à faire démarrer et arrêter la source de signaux d'échantillonnage (10). 21. Dispositif selon la revendication 20, caractérisé en ce que la mémoire de saisie (9) possède une borne de sortie couplée à une borne d'entrée de l'ordinateur. 22. Procédé pour mesurer une caractéristique d'un élément électronique soumis à un test, caractérisé en ce qu'il consiste à : - envoyer un signal d'entrée à l'élément soumis au test, à un premier instant, - transmettre un signal de sortie résultant de l'élément soumis au test par l'intermédiaire d'un premier élément de mémoire, à un second instant postérieur au premier instant, - transmettre un signal de sortie du premier élément de mémoire par l'intermédiaire d'un second élément de mémoire à un troisième instant postérieur au second instant, et - mémoriser le signal de sortie du second élément de mémoire à un quatrième instant postérieur au troisième instant. 23. Procédé selon la revendication 22, caractérisé en ce qu'il consiste à répéter les opérations consistant à : envoyer un signal d'entrée à l'élément soumis au test, à un premier instant, - transmettre un signal de sortie résultant de l'élément soumis au test par l'intermédiaire d'un premier élément de mémoire, à un second instant postérieur au premier instant, - transmettre un signal de sortie du premier élément de mémoire par l'intermédiaire d'un second élément de mémoire à un troisième instant postérieur au second instant, et mémoriser le signal de sortie du second élément de mémoire à un quatrième instant postérieur au troisième instant. 24. Procédé selon la revendication 22, caractérisé en ce qu'il comprend en outre la modification de l'intervalle de temps entre les premier et second instants et à répéter les opérations consistant à : - envoyer un signal d'entrée à l'élément soumis au test, à un premier instant, - transmettre un signal de sortie résultant de l'élément soumis au test par l'intermédiaire d'un premier élément de mémoire, à un second instant postérieur au premier instant, - transmettre un signal de sortie du premier élément de mémoire par l'intermédiaire d'un second élément de mémoire à un troisième instant postérieur au second instant, et - mémoriser le signal de sortie du second élément de mémoire à un quatrième instant postérieur au troisième instant. 25. Procédé pour mesurer une caractéristique d'un élément électronique soumis à un test, consistant à : - à un premier instant, envoyer un signal d'entrée à l'élément soumis au test, - commander de façon cadencée l'élément soumis au test à un second instant postérieur au premier instant, - transmettre un signal de sortie résultant de l'élément soumis au test par l'intermédiaire d'un élément de mémoire, à un troisième instant postérieur au second instant, et mémoriser le signal de sortie du premier élément de mémoire à un quatrième instant postérieur au troisième instant. 26. Procédé selon la revendication 25, caractérisé en ce qu'il consiste en outre à répéter les opérations consistant à : - à un premier instant, envoyer un signal d'entrée à l'élément soumis au test, - commander de façon cadencée l'élément soumis au test à un second instant postérieur au premier instant, - transmettre un signal de sortie résultant de l'élément soumis au test par l'intermédiaire d'un élément de mémoire, à un troisième instant postérieur au second instant, et - mémoriser le signal de sortie du premier élément de mémoire à un quatrième instant postérieur au troisième instant. 27. Procédé selon la revendication 25, caractérisé en outre en ce qu'il consiste à modifier l'intervalle de temps entre les premier et second instants et à répéter les opérations consistant à : - à un premier instant, envoyer un signal d'entrée à l'élément soumis au test, - commander de façon cadencée l'élément soumis au test à un second instant postérieur au premier instant, - transmettre un signal de sortie résultant de l'élément soumis au test par l'intermédiaire d'un élément de mémoire, à un troisième instant postérieur au second instant, et - mémoriser le signal de sortie du premier élément de mémoire à un quatrième instant postérieur au troisième instant.