Brevet FR2810160A1 — publié le 20011214

DISPOSITIF A SEMICONDUCTEUR La présente invention concerne un dispositif à semiconducteur à grille isolée représenté par un transistor à effet de champ MOS (ou MOSFET), un transistor bipolaire à grille isolée (ou IGBT) et autres, et elle concerne plus particulièrement une amélioration d'une caractéristi- que de polarisation inverse de celui-ci. Au cours des dernières années, on a considéré un MOSFET ou un IGBT à titre d'élément de commutation pour l'utilisation dans la com- mande d'onduleurs, ou autres. La figure 8 est une vue en plan montrant un MOSFET typique. Le MOSFET est ce qu'on appelle un MOSFET de type vertical dans lequel une plage de connexion de fil de grille 2 et une plage de connexion de fil de source 3 sont disposées sur une surface principale supérieure d'un substrat semiconducteur 1. Un grand nombre de cellules élémentaires sont disposées le long d'une surface principale du substrat semiconducteur 1. Chacune des cellules élémentaires fonc- tionne comme un seul MOSFET. Une région 40 dans laquelle les cellules élémentaires sont disposées est appelée une région de cellules, et une région partielle B représente la région de cellule 40. En outre, une région de connexion de grille 4 est formée autour de la région de cellules 40 et une région partielle A représente une partie frontière entre la région de cellules 40 et la région de connexion de grille 4. La figure 9 est une vue en plan agrandie montrant des motifs de diverses couches de semiconducteur qui sont à nu à la surface principale supérieure du substrat semiconducteur 1 dans la région A de la figure 8. En outre, la figure 10 est une coupe selon une ligne de coupe E-E sur la figure 9. Le substrat semiconducteur 1 comprend une couche N+ 11 à nu sur une surface principale inférieure, une couche N- 10 formée sur la couche N+ 11, une couche N 17 ayant une faible résistance, qui est for- 2 2810160 mée sur la couche N- 10 et est à nu à la surface principale supérieure, des couches de base P 6, 7 et 8 formées sélectivement dans la surface principale supérieure, une couche de base P+ 20 ayant une faible résis- tance, qui fait saillie vers le bas dans des parties centrales de régions inférieures des couches de base P 6 et 7, et une couche de source N 5 formée sélectivement dans la surface principale supérieure avec une profondeur inférieure à celle de la couche de base P 6, à l'intérieur de celle-ci. La couche N 17 est formée avec une profondeur inférieure à celles des couches de base P 6, 7 et 8. Les couches de base P 6 et 7 ont des formes en plan polygo- nales (carrées dans l'exemple de la figure 9) et sont mutuellement iso- lées et sont disposées en une matrice. En outre, les couches de base P 6 et 7 sont également séparées de la région de base P 8 formée sous la région de connexion de grille 4. La couche de source N 5 formée dans la couche de base P 6 a une forme en plan annulaire et forme le même polygone (un carré dans l'exemple de la figure 9) que la couche de base P 6. Une partie annulaire de la couche de base P 6 placée à l'extérieur de la couche de source N annulaire 5 remplit la fonction d'une région de canal. D'autre part, la cou- che de source N 5 n'est pas formée dans les couches de base P 7 et 8. Par conséquent, les couches de base P 7 et 8 n'ont pas la région de ca- nal. La couche de base P 7 est formée sélectivement au voisinage de la couche de base P 8. Une couche isolante 15 est formée sur la surface principale su- périeure du substrat semiconducteur 1, et une électrode de source 16 est formée sur la couche isolante 15. L'électrode de source 16 est recouverte par une autre couche isolante 30. Les couches de base P 6 et 7 sont connectées à l'électrode de source 16 à travers une ouverture 9 formée sélectivement sur la couche isolante 15. L'électrode de source 16 est également connectée à la région de base P 8 à travers une ouverture 31 formée sélectivement sur la couche isolante 15. Plus précisément, les couches de base P 6, 7 et 8, séparées les unes des autres dans le subs- trat semiconducteur 1, sont connectées les unes aux autres seulement par l'intermédiaire de l'électrode de source 16. Une électrode de grille 14 est enterrée dans la couche isolante 3 2810160 et est placée face à la surface principale supérieure du substrat semi- conducteur 1, avec interposition d'une pellicule isolante de grille 13, qui est une partie de la couche isolante 15. L'électrode de grille 14 est placée face à la région de canal de la couche de base P 6 et elle est également placée face à une surface à nu de la couche N 17 (la surface à nu impli- que également une partie à nu à la surface principale supérieure du substrat semiconducteur 1). En outre, I'électrode de grille 14 est égale- ment placée face à une partie d'une surface à nu de la couche de base P 7 et à la presque totalité de la région d'une surface à nu de la couche de base P 8. Une partie dans l'électrode de grille 14 qui est placée face à la presque totalité de la surface à nu de la région de base P 8 remplit la fonction d'une connexion de grille. Une électrode de drain 12 est connectée à la surface principale inférieure du substrat semiconducteur 1. Comme représenté sur la figure 10, la couche N+ 11 est exposée à la surface principale inférieure du MOSFET. Par conséquent, l'électrode de drain 12 est directement con- nectée à la couche N+ 11. Dans le MOSFET ayant la structure mentionnée ci-dessus, lors- qu'une tension de grille qui est égale ou supérieure à une tension de seuil est appliquée à l'électrode de grille 14 dans un état dans lequel une ten- sion positive est appliquée à l'électrode de drain 12, par rapport à l'élec- trode de source 16, une couche d'inversion est formée dans la surface à nu de la région de base P 6 qui est placée sous l'électrode de grille 14, c'est-à-dire la région de canal, et un courant circule à travers la couche d'inversion. En d'autres termes, le MOSFET devient conducteur. Si la tension de grille qui est appliquée à l'électrode de grille 14 est inférieure à un seuil, la couche d'inversion est supprimée. Par consé- quent, le MOSFET est amené dans un état bloqué. A ce moment, une ten- sion de drain est maintenue par une couche de déplétion s'étendant à partir d'une jonction PN entre chacune des couches de base P 6, 7 et 8 et la couche N- 10 dans un état de polarisation inverse vers l'intérieur de la couche N- 10. Lorsqu'une tension positive est appliquée à l'électrode de source 16 par rapport à l'électrode de drain 12, dans un état dans lequel I'électrode de source 16 et l'électrode de grille 14 sont mutuellement 4 2810160 court-circuitées, des trous sont injectés dans la couche N- 10 à partir de chacune des régions de base P 6, 7 et 8 connectées à l'électrode de source 16, et des électrons sont injectés dans la couche N- 10 à partir de la couche N+ 11 jointe à la région de drain 12. Du fait que la jonction PN entre chacune des régions de base P 6, 7 et 8 et la couche N- 10 fonctionne comme une diode, un courant circule à partir de l'électrode de source 16 vers l'électrode de drain 12. Lorsqu'une tension négative est appliquée à l'électrode de source 26 par rapport à l'électrode de drain 12 dans cet état, c'est-à-dire qu'une tension source-drain est inversée pour devenir une polarisation en inverse, les trous qui restent dans la couche N- 10 se déplacent vers l'électrode de source 16 et les électrons qui restent dans la couche N- se déplacent vers l'électrode de drain 12. Il en résulte qu'un courant circule de l'électrode de drain 12 vers l'électrode de source 16. La mobilité d'un trou est égale à la moitié de celle d'un électron. Par conséquent, une du- rée exigée pour réduire le courant à zéro est égale à une durée exigée pour faire disparaître les trous qui restent dans la couche N- 10. Une opé- ration du MOSFET qui est accomplie sous la tension inverse équivaut exactement à une opération de récupération d'une diode incorporée dans le MOSFET. Une perte de commutation générée par une opération de com- mutation du MOSFET dépend fortement d'une capacité de rétroaction, qui est une capacité parasite du MOSFET. La capacité de rétroaction est gé- nérée entre l'électrode de grille 14 et la couche N 17 qui lui fait face, et elle dépend fortement d'une aire de la surface à nu de la couche N 17. Dans le MOSFET classique, la couche de base P 6 appartenant à chaque cellule est disposée sous la forme d'une matrice. Il en résulte qu'il y a eu un problème consistant en ce qu'un rapport d'occupation de la surface à nu de la couche N 17 est supérieur à celui de la surface à nu de la cou- che de base P 6 dans la surface principale supérieure du substrat semi- conducteur 1, et la capacité de rétroaction est élevée. En outre, les couches de base P 6 et 7 du MOSFET classique ont des formes en plan polygonales. Par conséquent, une distance entre les couches de base P 6 et 7 mutuellement adjacentes dans une direction de la matrice (dans une direction verticale ou transversale de la figure 9) 2810160 est différente d'une distance entre les couches de base P 6 et 7 mutuel- lement adjacentes dans une direction oblique. En outre, une partie de coin est formée dans les formes en plan des couches de base P 6 et 7, dans une direction dans laquelle elles sont adjacentes en oblique à d'au- tres couchés de base P 6 et 7. La partie de coin a une grande courbure. Pour cette raison, lorsque la tension source-drain est changée pour deve- nir une polarisation inverse, la couche de déplétion s'étend de façon non uniforme à partir de la jonction PN entre chacune des régions de base P 6, 7 et 8 et la couche N- 10, vers l'intérieur de la couche N- 10, et une intensité de champ critique est atteinte pour une tension source-drain re- lativement faible dans la partie de coin, ce qui occasionne un claquage par avalanche. En outre, lorsque le MOSFET classique accomplit une opération de commutation en présence d'une charge inductive, une force contre- électromotrice est générée pendant le blocage, ce qui occasionne le cla- quage par avalanche, et un courant d'avalanche circule dans certains cas. Le courant d'avalanche converge sur les parties de coin des couches de base P 6 et 7 o l'intensité de champ critique est atteinte à une tension source-drain relativement faible. Par conséquent, il y a eu un problème consistant en ce qu'un transistor bipolaire parasite formé par la couche N- , la couche de base P 6 et la couche de source N 5 devient conducteur avec un courant d'avalanche relativement faible. En outre, dans le MOSFET classique, la couche de base P+ 20 est formée dans les régions de base P 6 et 7 et fait saillie vers le bas dans les parties centrales des régions inférieures. La couche de base P+ a une plus grande profondeur et une plus grande courbure que les couches de base P 6 et 7. Du fait que la couche de base P+ 20 est plus profonde que les couches de base P 6 et 7, lorsque la tension source- drain est changée pour devenir la polarisation inverse, une distance ef- fective de la couche de déplétion pouvant s'étendre à partir de la jonction PN entre la couche de base P+ 20 et la couche N- 10, vers l'intérieur de la couche N- 10, est raccourcie dans la couche N- 10. En outre, du fait que la couche de base P+ 20 a une grande courbure, il y a eu un problème consistant dans l'apparition d'une partie dans laquelle l'intensité de champ critique est atteinte à une tension source-drain relativement faible, 6 2810160 ce qui occasionne un claquage par avalanche. En outre, dans le MOSFET classique, la couche N 17 ayant une faible résistance est formée sous l'électrode de grille 14 avec une plus faible profondeur que la couche de base P 6. Lorsque le MOSFET est pla- ce à l'état conducteur, la couche N 17 ayant une faible résistance fonctionne de façon à réduire une résistance de jonction dans la jonction PN entre la couche de base P 6 et la couche N- 10. Cependant, du fait que la couche N 17 est moins profonde que la couche de base P 6, il y a eu un problème consistant en ce que la résistance de jonction n'est pas suffi- samment réduite. En outre, dans le MOSFET classique, les couches de base P 6, 7 et 8 sont séparées les unes des autres dans le substrat semiconducteur 1 et sont connectées les unes aux autres seulement par l'intermédiaire de l'électrode de source 16. Comme décrit ci-dessus, la jonction PN entre chacune des couches de base P 6, 7 et 8 et la couche N- 10 correspond à la diode formée dans le MOSFET. Des trous générés sous l'effet de la conduction de la diode interne dépendent d'aires des surfaces à nu des couches de base P 6, 7 et 8 et d'une concentration d'une impureté de type P qui est contenue dans celles-ci. Par conséquent, les trous sont générés en plus grand nombre au voisinage de la couche de base P 8. Dans le cas o la diode interne est commandée de façon à accomplir une opération de récupération avec un di/dt (c'est-à-dire une vitesse de changement du courant) relativement élevé, les trous qui restent au voisinage de la cou- che de base P 8 circulent de façon intense vers la couche de base P 6 placée au voisinage de la couche de base P 8 et, en outre, ils traversent une partie de contact 18 entre la couche de base P 6 et l'électrode de source 16, en direction de l'électrode de source 16. Pendant ce proces- sus, un transistor bipolaire parasite formé par la couche N- 10, la couche de base P 6 et la région de source N 5 conduit dans une mesure qui oc- casionne un problème. Comme représenté sur la figure 9, la couche de base P 7 dans laquelle la région de source N n'est pas formée est établie au voisinage de la couche de base P 8, de façon que le transistor bipolaire parasite ne soit pas formé au voisinage de la couche de base P 8. Cependant, lors- que le di/dt est augmenté dans une certaine mesure, les trous qui restent 7 2810160 au voisinage de la couche de base P 8 circulent de façon intense non seulement jusque dans la couche de base P 7 la plus proche, mais éga- lement jusque dans la couche de base P 6 placée au voisinage de celle- ci. Par conséquent, les trous traversent la partie de contact 18 en direc- tion de l'électrode de source 16. Il en résulte qu'il y a eu un problème consistant en ce que le transistor bipolaire parasite devient conducteur dans la couche de base P 6 placée au voisinage de la couche de base P 7. En outre, si un grand nombre de couches de base P 7 dans lesquelles la couche de source N n'est pas formée, sont établies pour obtenir une tolérance élevée au di/dt, le nombre de cellules devant passer à l'état conducteur lorsque le MOSFET devient conducteur est diminué, c'est-à- dire qu'une largeur de canal du MOSFET complet est réduite dans une mesure qui occasionne un problème, et par conséquent une résistance à l'état conducteur est augmentée. Pour résoudre les problèmes mentionnés ci-dessus qu'on ren- contre dans le dispositif classique, un but de la présente invention est de procurer un dispositif à semiconducteur capable d'améliorer une caracté- ristique sous une polarisation inverse. Un premier aspect de la présente invention porte sur un dispo- sitif à semiconducteur comprenant un substrat semiconducteur ayant une surface principale supérieure et une surface principale inférieure, le substrat semiconducteur comprenant une première couche de semicon- ducteur d'un premier type de conductivité, une seconde couche de semi- conducteur du premier type de conductivité qui est formée sur la première couche de semiconducteur de façon à être à nu sur la surface principale supérieure et qui a une concentration en impureté plus élevée que celle de la première couche de semiconducteur, une troisième couche de semi- conducteur d'un second type de conductivité qui est formée sélectivement dans la surface principale supérieure avec une profondeur plus faible que celle de la seconde couche de semiconducteur, qui est divisée en une multiplicité de parties en forme de bandes parallèles les unes aux autres, et se présente sous cette forme, et qui ne comporte pas une saillie diri- gée vers le bas ayant une concentration en impureté plus élevée dans une partie inférieure que dans une périphérie, une quatrième couche de semi- conducteur du premier type de conductivité qui est formée sélectivement 8 2810160 dans la surface principale supérieure et est divisée en une multiplicité de parties en forme d'échelle parallèles les unes aux autres, et se présente sous cette forme, chacune des parties en forme d'échelle étant formée de façon à s'étendre à une plus faible profondeur dans n'importe laquelle d'au moins une région des parties en forme de bande lui correspondant individuellement, et le long de celle-ci, et une cinquième couche de semi- conducteur du second type de conductivité qui est formée sélectivement dans la surface principale supérieure et couple les unes aux autres les parties en forme de bande, le dispositif à semiconducteur comprenant en outre une pellicule isolante formée sur une région interposée entre des ensembles adjacents des parties en forme d'échelle dans la surface prin- cipale supérieure, une électrode de grille formée sur la pellicule isolante et face à la région, une première électrode principale connectée à cha- cune des parties en forme de bande et connectée à chacune des parties en forme d'échelle par l'intermédiaire d'au moins une partie de barreau de celles-ci, et une seconde électrode principale connectée à la surface prin- cipale inférieure. Un second aspect de la présente invention porte sur le dispositif à semiconducteur conforme au premier aspect de la présente invention, dans lequel la première électrode principale est connectée à chacune des parties en forme d'échelle par l'intermédiaire seulement de leur partie de barreau. Un troisième aspect de la présente invention porte sur le dispo- sitif à semiconducteur conforme au premier ou au second aspect de la présente invention, dans lequel la cinquième couche de semiconducteur est formée de façon à entourer une région dans laquelle les parties en forme de bande sont disposées, et couple les unes aux autres les parties en forme de bande à des extrémités dans une direction d'extension des parties en forme de bande. Un quatrième aspect de la présente invention porte sur le dispo- sitif à semiconducteur conforme à l'un quelconque des premier à troi- sième aspects de la présente invention, dans lequel l'une au moins des parties en forme de bande ne contient aucune des parties en forme d'échelle à des extrémités dans une direction de disposition de celles-ci. Un cinquième aspect de la présente invention porte sur le dis- 9 2810160 positif à semiconducteur conforme au quatrième aspect de la présente invention, comprenant en outre une sixième couche de semiconducteur du premier type de conductivité qui est formée sélectivement comme une dent de peigne dans la surface principale supérieure et qui s'étend à une plus faible profondeur à l'intérieur et le long de l'une, parmi l'au moins une partie en forme de bande, qui est placée le plus loin de l'extrémité dans la direction de disposition de l'au moins une partie en forme de bande, de façon que la dent de peigne soit placée face au côté d'extré- mité, la pellicule isolante étant également formée sur une région d'extré- mité qui est une région interposée entre la sixième couche de semicon- ducteur et l'une des parties en forme d'échelle qui lui est adjacente dans la surface principale supérieure, l'électrode de grille étant également for- mée sur une partie de la pellicule isolante qui est placée sur la région d'extrémité et étant ainsi placée face à la région d'extrémité, et la pre- mière électrode principale étant également connectée à la sixième couche de semiconducteur au moins par l'intermédiaire de la dent. Un sixième aspect de la présente invention porte sur le disposi- tif à semiconducteur conforme au cinquième aspect de la présente inven- tion, dans lequel la première électrode principale est connectée à la sixième couche de semiconducteur seulement par l'intermédiaire de la dent. Un septième aspect de la présente invention porte sur le dispo- sitif à semiconducteur conforme à l'un quelconque des premier à sixième aspects de la présente invention, dans lequel la seconde couche de semi- conducteur est formée sélectivement de façon moins profonde directe- ment au-dessous de la troisième couche de semiconducteur. Un huitième aspect de la présente invention porte sur le dispo- sitif a semiconducteur conforme à l'un quelconque des premier à septième aspects de la présente invention, dans lequel une première partie de frontière disposée le long d'un extérieur de chacune des parties en forme d'échelle est plus courte qu'une seconde partie de frontière disposée le long d'un intérieur dans une frontière à nu à la surface principale supé- rieure, entre les troisième et quatrième couches de semiconducteur. Un neuvième aspect de la présente invention porte sur le dispo- sitif à semiconducteur conforme à l'un quelconque des premier à huitième 2810160 aspects de la présente invention, dans lequel une largeur de barreau de chacune des parties en forme d'échelle est inférieure ou égale à 1/10 d'un écartement entre barreaux. Un dixième aspect de la présente invention porte sur le disposi- tif à semiconducteur conforme à l'un quelconque des premier à neuvième aspects de la présente invention, dans lequel une aire d'une surface de la seconde couche de semiconducteur qui est à nu à la surface principale supérieure est quatre fois plus grande qu'une aire d'une surface de la troisième couche de semiconducteur qui est à nu à la surface principale supérieure, ou moins. Conformément au premier aspect de la présente invention, la troisième couche de semiconducteur est établie sous la forme d'une mul- tiplicité de parties en forme de bande parallèles les unes aux autres et, en outre, la saillie vers le bas ayant une concentration en impureté supé- rieure n'est pas formée dans une partie inférieure de la troisième couche de semiconducteur. Par conséquent, il n'y a pas de partie dans laquelle une intensité de champ critique est atteinte sous une faible polarisation inverse. Il en résulte qu'il est possible d'éviter une concentration d'un courant d'avalanche dans une partie spécifique, lorsque le dispositif est bloqué en présence d'une charge inductive. En outre, la troisième couche de semiconducteur est moins profonde que la seconde couche de semi- conducteur. Par conséquent, une résistance de jonction dans une jonction PN entre la troisième couche de semiconducteur et une périphérie de celleci peut être suffisamment réduite. En outre, les parties en forme de bande qui forment la troisième couche de semiconducteur sont couplées les unes aux autres par l'intermédiaire de la cinquième couche de semi- conducteur. Par conséquent, il est possible d'atténuer un phénomène consistant en ce que des porteurs minoritaires se concentrent sur la par- tie spécifique de la troisième couche de semiconducteur dans une opéra- tion de récupération d'une diode incorporée dans le dispositif. On peut donc empêcher la conduction d'un transistor bipolaire parasite. Conformément au second aspect de la présente invention, la quatrième couche de semiconducteur a une forme en échelle et est con- nectée à la première électrode principale par l'intermédiaire seulement d'une partie de barreau de cette couche. Par conséquent, même si la 11 2810160 jonction PN entre la troisième couche de semiconducteur et sa périphérie est amenée dans un état de polarisation inverse, ce qui occasionne un claquage par avalanche, et un courant d'avalanche circule, le transistor bipolaire parasite conduit difficilement. Selon le troisième aspect de la présente invention, la cinquième couche de semiconducteur est formée de façon à entourer la région dans laquelle les parties en forme de bande doivent être disposées, et elle couple les unes aux autres les parties en forme de bande aux extrémités dans la direction d'extension des parties en forme de bande. Par consé- quent, une partie de coin ayant une grande courbure n'est pas formée dans la partie en forme de bande. Il en résulte que la concentration du courant d'avalanche est encore réduite davantage. On peut donc empê- cher plus efficacement la conduction du transistor bipolaire parasite sous l'effet du courant d'avalanche. Conformément au quatrième aspect de la présente invention, l'une au moins des parties en forme de bande ne comprend aucune des parties en forme d'échelle aux extrémités dans la direction de disposition de celles-ci. Par conséquent, on peut éviter plus efficacement la conduc- tion du transistor bipolaire parasite pendant une opération de récupéra- tion. Conformément au cinquième aspect de la présente invention, la partie en forme de bande incluant la sixième couche de semiconducteur correspondant seulement à une région de la partie en forme d'échelle, est disposée dans une position qui est la plus éloignée de l'extrémité dans l'au moins une partie en forme de bande n'ayant pas de partie en forme d'échelle. Par conséquent, on peut éviter plus efficacement la conduction du transistor bipolaire parasite pendant l'opération de récupération. Conformément au sixième aspect de la présente invention, la première électrode principale est connectée à la sixième couche de semi- conducteur en forme de dent de peigne, par l'intermédiaire seulement de la dent. Par conséquent, même si la jonction PN entre la troisième couche de semiconducteur et sa périphérie est amenée dans un état de polarisa- tion inverse, ce qui fait qu'un claquage par avalanche se produit et un courant d'avalanche circule, le transistor bipolaire parasite conduit diffi- cilement. 12 2810160 Conformément au septième aspect de la présente invention, la seconde couche de semiconducteur est formée sélectivement avec une faible profondeur directement au-dessous de la troisième couche de se- miconducteur. Par conséquent, même si la jonction PN entre la troisième couche de semiconducteur et sa périphérie est amenée dans un état de polarisation inverse, il est possible d'éviter la concentration d'un champ électrique directement au-dessous de la troisième couche de semicon- ducteur, ce qui permet d'atténuer une réduction d'une tension de cla- quage. Conformément au huitième aspect de la présente invention, la première partie de frontière est établie de façon à être plus courte que la seconde partie de frontière. Par conséquent, même si la jonction PN entre la troisième couche de semiconducteur et sa périphérie est amenée dans un état de polarisation inverse, ce qui fait qu'un claquage par avalanche se produit et un courant d'avalanche circule, il est possible d'éviter plus efficacement la conduction du transistor bipolaire parasite. Conformément au neuvième aspect de la présente invention, la largeur de barreau de chacune des parties en forme d'échelle est fixée à 1/10 de l'écartement entre barreaux, ou moins. On peut donc éviter plus efficacement la conduction du transistor bipolaire parasite. Conformément au dixième aspect de la présente invention, l'aire de la surface à nu de la seconde couche de semiconducteur est fixée de façon à être quatre fois plus grande que l'aire de la surface à nu de la troisième couche de semiconducteur, ou moins. On peut donc réduire une capacité de rétroaction. Il en résulte qu'il est possible de réduire une perte de commutation occasionnée par une opération de commutation du dispositif. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est une vue en plan partiellement agrandie montrant une région A de la figure 8 conforme à un mode de réalisation, La figure 2 est une vue en plan partiellement agrandie montrant la région A de la figure 8 dans un autre exemple d'un dispositif conforme 13 2810160 au mode de réalisation, La figure 3 est une vue en plan partiellement agrandie montrant une région B de la figure 8 conforme au mode de réalisation, La figure 4 est une coupe selon une ligne C-C sur la figure 3, La figure 5 est une coupe selon une ligne D-D sur la figure 3, La figure 6 est une coupe montrant un exemple supplémentaire du dispositif conforme au mode de réalisation, La figure 7 est une représentation graphique montrant des don- nées prouvées du dispositif conforme au mode de réalisation, La figure 8 est une vue en plan qui est commune au dispositif conforme au mode de réalisation et à un dispositif classique, La figure 9 est une vue en plan partiellement agrandie montrant la région A de la figure 8 dans le dispositif classique, et La figure 10 est une coupe selon une ligne E-E sur la figure 9. * On décrira ci-dessous un dispositif à semiconducteur conforme à un mode de réalisation, en considérant un MOSFET à titre d'exemple. Une vue en plan montrant le MOSFET équivaut à la figure 8. La figure 1 est une vue en plan agrandie montrant des configurations de diverses couches de semiconducteur à nu sur une surface principale supérieure d'un substrat semiconducteur I dans une région A de la figure 8. Pour éviter une description redondante, les parties identiques ou les parties correspondantes (ayant les mêmes fonctions) ont les mêmes numéros de référence que dans le dispositif classique représenté sur les figures 8 à , et leur description détaillée sera omise. Les couches de base P 6 et 7 sont divisées et établies sous la forme d'une multiplicité de parties en forme de bande qui sont disposées parallèlement les unes aux autres à des intervalles réguliers dans la sur- face principale supérieure du substrat semiconducteur 1. Par conséquent, une distance entre les parties en forme de bande respectives est uni- forme. Il en résulte que dans le cas dans lequel une tension source-drain est changée pour devenir une polarisation inverse, une couche de déplé- tion s'étend uniformément à partir d'une jonction PN entre chacune des couches de base P 6, 7 et 8 et une couche N- 10, en direction de l'inté- rieur de la couche N- 10, et il n'y a pas de partie dans laquelle une inten- sité de champ critique est atteinte pour une tension source-drain relati- 14 2810160 vement basse. Par conséquent, même si le MOSFET conforme au mode de réalisation accomplit une opération de commutation en présence d'une charge inductive, et une force contre-électromotrice est générée pendant le blocage, ce qui fait qu'un claquage par avalanche se produit et un cou- rant d'avalanche circule, le courant d'avalanche ne circule pas de manière intense vers une partie spécifique, du fait qu'il n'y a pas de partie dans laquelle l'intensité de champ critique est atteinte à une polarisation in- verse relativement basse. A la place d'une configuration représentée sur la figure 1, on peut employer une configuration représentée sur la figure 2. Dans les deux figures 1 et 2, la couche de base P 7 dans laquelle une couche de source N 5 n'est pas formée, est établie sélectivement au voisinage de la couche de base P 8. Par conséquent, il est possible d'éviter la conduction d'un transistor bipolaire parasite pendant une opération de récupération. Les figures 1 et 2 diffèrent l'une de l'autre par le fait qu'une partie en forme de bande adjacente à la couche de base P 8 est formée comme la couche de base P 7 sur la figure 1, et une partie correspondant à 1,5 par- ties en forme de bande adjacentes à la couche de base P 8 est formée comme la couche de base P 7 sur la figure 2. Sur la figure 2, la couche de source N 5 est formée comme une dent de peigne correspondant à la moitié d'une partie en forme d'échelle dans la couche de base P 7 adja- cente à la couche de base P 6. Alors qu'une résistance à l'état conducteur est avantageusement faible dans la configuration de la figure 1, du fait qu'il y a moins de couche de base P 7, une tolérance au di/dt est élevée et une tolérance d'avalanche est avantageusement élevée dans la confi- guration de la figure 2, du fait qu'on peut empêcher plus efficacement la conduction du transistor bipolaire parasite. La figure 3 est une vue en plan agrandie montrant des configu- rations de diverses couches de semiconducteur qui sont à nu à la surface principale supérieure du substrat semiconducteur 1 dans une région B de la figure 8, pour le MOSFET conforme au mode de réalisation. La figure 4 est une coupe selon une ligne de coupe C-C sur la figure 3 et la figure 5 est une coupe selon une ligne de coupe D-D sur la figure 3. Comme re- présenté sur les figures 4 et 5, une couche de base P+ 20 ayant une con- centration en impureté élevée n'est pas formée sous la forme d'une saillie 2810160 établie vers le bas dans une partie centrale d'une partie inférieure de la couche de base P 6 dans le MOSFET conforme au mode de réalisation. Par conséquent, lorsque la tension source-drain est changée pour devenir une polarisation inverse, une distance effective de la couche de déplétion pouvant s'étendre à partir de la jonction PN entre la couche de base P+ 20 et la couche N- 10, en direction de l'intérieur de la couche N- 10, n'est pas raccourcie par la couche de base P+ 20 dans la couche N- 10, et, en outre, il n'y a pas de partie dans laquelle l'intensité de champ critique est atteinte à une tension source-drain relativement basse. Par conséquent, il y a un avantage consistant en ce qu'un claquage par avalanche se produit difficilement. En outre, dans le MOSFET classique, la couche de base P+ 20 est formée dans le but de réduire la conduction du transistor bipolaire parasite. Dans le MOSFET conforme au mode de réalisation, la couche de base P 6 est divisée et est établie comme une multiplicité de parties en forme de bande. On peut donc éliminer la con- vergence d'un champ électrique. Par conséquent, même si la couche de base P+ 20 est enlevée, il est possible de réduire la conduction du tran- sistor bipolaire parasite. En outre, comme représenté sur les figures 4 et 5, une couche N 17 ayant une faible résistance, qui est placée au-dessous d'une élec- trode de grille 14, est formée plus profondément que la couche de base P 6 dans le MOSFET conforme au mode de réalisation. Par conséquent, il est possible de réduire suffisamment une résistance de jonction dans la jonction PN entre la couche de base P 6 et la couche N- 10. Comme représenté sur les figures 1 à 3, les couches de base 6 et 7 sont formées comme les parties en forme de bande séparées les unes des autres dans le MOSFET conforme au mode de réalisation. Les couches de base P 6 et 7 sont couplées les unes aux autres par l'inter- médiaire de la région de base P 8 au moins à des extrémités dans une direction longitudinale de celles-ci. La jonction PN entre chacune des couches de base P 6, 7 et 8 et la couche N- 10 ou la couche N 17 corres- pond à une diode formée dans le MOSFET. Des trous générés sous l'effet de la conduction de la diode interne dépendent d'une aire de chacune des couches de base P 6, 7 et 8 et d'une concentration d'une impureté de type P qui est contenue à l'intérieur. Par conséquent, les trous sont générés en un nombre qui est le plus grand au voisinage de la couche de base P 8. Egalement dans le cas o la diode interne accomplit une opération de récupération avec un di/dt relativement élevé, les trous générés ne circu- lent pas de façon intense vers la couche de base P 6 séparée spécifique, du fait que la couche de base P 6 séparée n'est pas placée au voisinage de la couche de base P 8. Par conséquent, il est possible d'éviter un phé- nomène consistant dans la conduction d'un transistor bipolaire parasite formé par la couche N- 10 ou la couche N 17, la couche de base P 6 et la couche de source N 5. Comme représenté sur les figures 3 à 5, la couche de source N formée sélectivement dans la surface principale supérieure du substrat semiconducteur 1, présente une correspondance une à une avec la cou- che de base P 6 et elle est divisée et établie sous la forme d'une multipli- cité de parties en forme d'échelle ayant des formes en plan semblables à des échelles, disposées parallèlement les unes aux autres, dans le MOSFET conforme au mode de réalisation. Une partie adjacente à l'exté- rieur de la partie en forme d'échelle formée dans la surface à nu de cha- que partie en forme de bande de la couche de base P 6 correspond à une région de canal. L'électrode de grille 14 est disposée face à une région interposée entre les parties en forme d'échelle adjacentes les unes aux autres dans la surface principale supérieure du substrat semiconducteur 1, avec une pellicule d'isolation de grille 13 placée entre elles. Une ouverture 9 formée sur une couche isolante 15 a une forme de bande s'étendant le long d'une direction longitudinale de chaque partie en forme d'échelle et, en outre, elle est établie séparément de la région de canal. Par conséquent, la couche de source N 5 est connectée à une électrode de source 16 par l'intermédiaire seulement d'une partie de con- tact 19 placée dans une surface à nu d'une partie d'élément transversal (qui est également appelée une partie de barreau, d'échelon ou de mar- che) de la partie en forme d'échelle. En outre, la couche de base P 6 est connectée à l'électrode de source 16 par l'intermédiaire seulement d'une partie de contact 18 placée dans une surface à nu rectangulaire entourée par des parties de montants (c'est-à-dire de barres latérales), et les par- ties d'éléments transversaux de chaque partie en forme d'échelle. Par conséquent, une largeur 5a de la couche de source N 5 17 2810160 (figure 4) peut être fixée de façon à être plus petite qu'une largeur 5a dans le MOSFET classique (figure 10). Il en résulte qu'une résistance est réduite dans la partie de couche de base P 6 se trouvant sous la couche de source N 5. De ce fait, même si la jonction PN entre la couche de base P 6 et la couche N 17 ou la couche N- 10 est amenée dans un état de polarisation inverse, ce qui fait qu'un claquage par avalanche se produit et un courant d'avalanche circule, le transistor bipolaire parasite conduit plus difficilement que le MOSFET classique. Comme représenté sur la figure 3, dans le MOSFET conforme au mode de réalisation, une frontière à nu à la surface principale supé- rieure du substrat semiconducteur 1, entre la couche de source 5 et la couche de base P 6, comprend une première partie de frontière I et une seconde partie de frontière II. La première partie de frontière est une partie disposée le long de l'extérieur de chaque partie en forme d'échelle, c'est-à-dire une partie formant une frontière avec la région de canal. La seconde partie de frontière Il est une partie disposée le long de l'intérieur de chaque partie en forme d'échelle, c'est-à-dire une partie formant une frontière avec la partie de surface rectangulaire à nu de la couche de base P 6 entourée par les parties de montants et les parties d'éléments transversaux dans chaque partie en forme d'échelle. Les longueurs des première et seconde parties de frontière I et II peuvent être comparées l'une à l'autre en utilisant une longueur représentative déterminée comme étant une longueur à l'intérieur d'une unité de répétition de motif, comme représenté sur la figure 3. Dans le MOSFET conforme au mode de réalisation, la seconde partie de frontière Il est de préférence fixée de façon à être plus longue que la première partie de frontière I. Par conséquent, la largeur 5a de la couche de source N 5 est réduite. De plus, une longueur 5b de la couche de source N 5 (c'est-à-dire une largeur de la partie d'élément transversal; une largeur de barreau) est limitée de façon à être beaucoup plus petite qu'une longueur 7a (c'est-à-dire un écartement entre les parties d'élément transversal adjacentes; un écartement de barreaux) de la surface à nu de la couche de base P 6 dans une direction d'extension de l'ouverture 9. Il en résulte que même si la jonction PN entre la couche de base P 6 et la couche N 17 ou la couche N- 10 est amenée dans un état de polarisation 18 2810160 inverse, ce qui fait que le claquage par avalanche se produit et le courant d'avalanche circule, le transistor bipolaire parasite formé par la couche N- ou la couche N 17, la couche de base P 6 et la couche de source N 5, conduit difficilement. Plus préférablement, la largeur de barreau 5b est fixée égale ou inférieure au dixième de l'écartement de barreaux 7a. Par conséquent, le transistor bipolaire parasite conduit plus difficilement. Plus préférablement, la couche N 17 est formée sélectivement avec une faible profondeur directement au-dessous de la couche de base P 6, comme représenté sur la figure 6 illustrant un autre exemple de la coupe selon la ligne de coupe C-C sur la figure 3. Une région se trouvant au-dessous de la couche de base P 6 n'est pas un chemin de courant. En outre, également dans le cas dans lequel la jonction PN entre la couche de base P 6 et la couche N- 10 ou la couche N 17 est amenée dans l'état de polarisation inverse, la concentration d'un champ électrique est réduite sous la couche de base P 6, ce qui permet d'éviter une réduction d'une tension de claquage. Plus préférablement, l'aire de la surface à nu de la couche N 17 faisant face à l'électrode de grille 14 est commandée de façon à être quatre fois plus grande que l'aire de la surface à nu de la couche de base P 6, ou moins. Par conséquent, une capacité de rétroaction est réduite. Il en résulte qu'il est possible de réduire une perte de commutation occa- sionnée par une opération de commutation. La figure 7 montre des don- nées prouvées basées sur ce qui précède. Dans une représentation gra- phique de la figure 7, un axe d'abscisse représente une fonction (WG - 4 pm) / (WG + WCD) exprimée par une largeur de grille WG et un écarte- ment de grille WCD sur la figure 4, et un axe d'ordonnée représente une capacité de rétroaction Crss avec une tension source-drain de 25 V et une fréquence de fonctionnement de 1 MHz. Des données concernant le MOSFET classique (la forme en plan de la couche de base P 6 n'est pas un carré mais un cercle et n'a pas de différence notable) sont représen- tées par un cercle blanc, et des données concernant le MOSFET conforme au mode de réalisation sont représentées par un cercle noir. Comme représenté sur la figure 7, lorsqu'une valeur de fonction est 0,6, la capacité de rétroaction du MOSFET conforme au mode de réa- 19 2810160 lisation coïncide avec celle du MOSFET classique. Ceci implique ce qui suit. Lorsque l'écartement de grille WCD est de 4 pm et la largeur de grille WG est de 16 pm, c'est-à-dire qu'un rapport des aires est de quatre, les capacités de rétroaction Crss coïncident mutuellement entre les deux MOSFET. En outre, si le rapport des aires est de quatre ou moins, la ca- pacité de rétroaction Crss du MOSFET conforme au mode de réalisation est inférieure à celle du MOSFET classique. Bien qu'on ait pris dans la description ci-dessus l'exemple dans lequel le dispositif à semiconducteur est un MOSFET à canal N, la pré- sente invention peut également être mise en oeuvre pour un MOSFET à canal P ayant un type de conductivité inversé. En outre, la présente in- vention peut également être appliqué à un IGBT à canal N dans lequel une couche de semiconducteur de type P est incorporée entre la couche N+ 11 et une surface principale inférieure du substrat semiconducteur 1, ainsi qu'au MOSFET à canal N dans lequel la couche N+ 11 est à nu à la surface principale inférieure du substrat semiconducteur 1. En outre, la présente invention peut également être appliquée à un IGBT à canal P ayant un type de conductivité obtenu en inversant le type de conductivité de l'IGBT à canal N. En outre, la présente invention peut être appliquée à un dispositif à semiconducteur à grille isolée de type vertical général, ayant une structure MOS sur la surface principale supérieure du substrat semiconducteur 1, ainsi que le MOSFET et l'IGBT. De plus, bien qu'on ait décrit l'exemple dans lequel la couche de source N 5 est formée dans toutes les couches de base P, il est égale- ment possible de mettre en oeuvre de façon générale la présente inven- tion dans une configuration dans laquelle la couche de source N 5 n'est pas formée dans une partie des couches de base P 6 disposée à l'inté- rieur, ainsi que dans la couche de base P 7 placée à l'extrémité. En outre, bien qu'on utilise de façon caractéristique un substrat en silicium pour le substrat semiconducteur 1, la présente invention peut également être mise en oeuvre pour un substrat semiconducteur utilisant d'autres matériaux semiconducteurs. Il va de soi que de nombreuses modifications peuvent être ap- portées au dispositif décrit et représenté, sans sortir du cadre de l'inven- tion. 2810160 REVENDICATIONS 1. Dispositif à semiconducteur caractérisé en ce qu'il comprend un substrat semiconducteur (1) ayant une surface principale supérieure et une surface principale inférieure, ce substrat semiconducteur comprenant une première couche de semiconducteur (10) d'un premier type de conductivité; une seconde couche de semiconducteur (17) du premier type de conductivité qui est formée sur la première couche de semiconducteur (10) pour être à nu à la surface principale supérieure et qui a une con- centration en impureté supérieure à celle de la première couche de semi- conducteur (10); une troisième couche de semiconducteur (6, 7) d'un se- cond type de conductivité qui est formée sélectivement dans la surface principale supérieure avec une profondeur inférieure à celle de la seconde couche de semiconducteur (17), est divisée en une multiplicité de parties en forme de bandes parallèles les unes aux autres et se présente sous cette forme, et ne comporte pas une saillie vers le bas ayant une concen- tration en impureté plus élevée dans une partie inférieure que dans une périphérie; une quatrième couche de semiconducteur (5) du premier type de conductivité qui est formée sélectivement dans la surface principale supérieure et est divisée en une multiplicité de parties en forme d'échelle parallèles les unes aux autres et se présente sous cette forme, chacune des parties en forme d'échelle étant formée de façon à s'étendre moins profondément dans et le long de l'une quelconque d'au moins une région des parties en forme de bande lui correspondant individuellement; et une cinquième couche de semiconducteur (8) du second type de conductivité qui est formée sélectivement dans la surface principale supérieure et couple les unes aux autres les parties en forme de bande, ce dispositif à semiconducteur comprenant en outre: une pellicule isolante (13) formée sur une région interposée entre des ensembles adjacents des parties en forme d'échelle dans la surface principale supérieure; une électrode de grille (14) formée sur la pellicule isolante (13) et faisant face à cette ré- gion; une première électrode principale (16) connectée à chacune des parties en forme de bande et connectée à chacune des parties en forme d'échelle par l'intermédiaire d'au moins une partie d'élément transversal de celles-ci; et une seconde électrode principale (12) connectée à la sur- face principale inférieure. 21 2810160 2. Dispositif à semiconducteur selon la revendication 1, carac- térisé en ce que la première électrode principale (16) est connectée à chacune des parties en forme d'échelle par l'intermédiaire seulement de sa partie d'élément transversal. 3. Dispositif à semiconducteur selon la revendication 1 ou 2, caractérisé en ce que la cinquième couche de semiconducteur (8) est formée de façon à entourer une région dans laquelle les parties en forme de bande sont disposées, et couple les unes aux autres les parties en forme de bande sur des extrémités dans une direction d'extension des parties en forme de bande. 4. Dispositif à semiconducteur selon l'une quelconque des re- vendications 1 à 3, caractérisé en ce que l'une au moins des parties en forme de bande ne comprend aucune des parties en forme d'échelle sur des extrémités dans une direction de disposition de celles-ci. 5. Dispositif à semiconducteur selon la revendication 4, carac- térisé en ce qu'il comprend en outre une sixième couche de semiconduc- teur (5) du premier type de conductivité qui est formée sélectivement de façon semblable à une dent de peigne dans la surface principale supé- rieure, et qui s'étend moins profondément à l'intérieur et le long de l'une parmi l'au moins une partie en forme de bande placée dans la position la plus éloignée de l'extrémité dans la direction de disposition de l'au moins une partie en forme de bande, de façon que la dent de peigne soit placée face au côté d'extrémité, la pellicule isolante (13) étant également formée sur une région d'extrémité qui est une région interposée entre la sixième couche de semiconducteur et l'une des parties en forme d'échelle qui lui est adjacente dans la surface principale supérieure, l'électrode de grille (14) étant également formée sur une partie de la pellicule isolante qui est placée sur la région d'extrémité et étant ainsi disposée face à la région d'extrémité, et la première électrode principale (16) étant également con- nectée à la sixième couche de semiconducteur (5) au moins par l'intermé- diaire de la dent. 6. Dispositif à semiconducteur selon la revendication 5, carac- térisé en ce que la première électrode principale (16) est connectée à la sixième couche de semiconducteur (5) seulement par l'intermédiaire de la dent. 22 2810160 7. Dispositif à semiconducteur selon la revendication 1, carac- térisé en ce que la seconde couche de semiconducteur (17) est formée sélectivement avec une faible profondeur directement au-dessous de la troisième couche de semiconducteur (6, 7). 8. Dispositif à semiconducteur selon la revendication 1, carac- térisé en ce qu'une première partie de frontière (I) disposée le long d'un extérieur de chacune des parties en forme d'échelle est plus courte qu'une seconde partie de frontière (II) disposée le long d'un intérieur dans une frontière à nu à la surface principale supérieure entre les troi- sième et quatrième (6, 5) couches de semiconducteur. 9. Dispositif à semiconducteur selon la revendication 1, carac- térisé en ce qu'une largeur de barreau de chacune des parties en forme d'échelle est inférieure ou égale à 1/10 d'un écartement de barreaux. 10. Dispositif à semiconducteur selon la revendication 1, ca- ractérisé en ce qu'une aire d'une surface de la seconde couche de semi- conducteur (17) qui est à nu à la surface principale supérieure est quatre fois plus grande, ou moins, qu'une aire d'une surface de la troisième cou- che de semiconducteur (6) qui est à nu à la surface principale supérieure.