Brevet FR2809204A1 — publié le 20011123

Interface applicative multiprocesseur. ne nécessitant pas l'utilisation d'un svstèeme d'exploitation multiprocesseur. Le domaine d'application de l'invention est celui des tests de machines multiprocesseurs. Les tests sont utiles pour la mise au point d'une machine en phase de conception, pour la vérification de conformité en phase de production, pour la maintenance en phase d'exploitation. Le test de machines multiprocesseurs est plus difficile que le test de machines monoprocesseurs. En effet, dans une machine monoprocesseur, un unique processeur exécute à un instant donné une seule instruction du système d'exploitation ou de tâches applicatives même si, grâce au temps partagé, ces tâches semblent s'exécuter simultanément. Dans une machine multiprocesseur, plusieurs processeurs peuvent exécuter simultanément différentes instructions modifiant l'état de la machine. Un système d'exploitation multiprocesseur comprend généralement des fonctions de répartitions (dispatching en anglais) de processus aux processeurs. Il est alors difficile d'effectuer des tests reproductibles car le système d'exploitation ne répartit pas nécessairement deux fois de suite les processus aux processeurs de façcon identique. Il est difficile aussi de contrôler sur quel processeur est exécutée une instruction à un instant donné. Ceci présente des inconvénients pour vérifier un comportement des processeurs dans un environnement multiprocesseur de la machine, par exemple vis à vis d'antémémoires de différents niveaux. Pour pallier les inconvénients précédemment cités, un premier objet de l'invention est un procédé pour exécuter des séquences d'instructions simultanément sur plusieurs processeurs d'une machine multiprocesseur, caractérisé en ce qu'il comprend: - une première étape dans laquelle un système d'exploitation monoprocesseur est lancé sur un premier processeur; 2 2809204 une deuxième étape dans laquelle le premier processeur commande à au moins un autre processeur de la machine d'exécuter une ou plusieurs séquences d'instructions sous contrôle du dit premier processeur. Ainsi, ce procédé permet d'exécuter plusieurs séquences de code de test simultanément sur plusieurs processeurs, en contrôlant sur quel processeur s'exécute une séquence de code de test donnée. Ce procédé constitue un moyen simple pour piloter des tests dans un contexte multiprocesseur. En effet, le système d'exploitation monoprocesseur n'a alors aucune action sur le fonctionnement des processeurs distincts du premier processeur. Un deuxième objet de l'invention est un moniteur de test pour mettre en oeuvre un procédé conforme à l'invention. D'autres détails et avantages de l'invention ressortent de la description qui suit en référence aux figures o: - la figure 1 présente une machine multiprocesseur; - la figure 2 présente les étapes principales du procédé; - la figure 3 présente les phases essentielles d'une étape; - la figure 4 présente les éléments d'un moniteur de test. En référence à la figure 1, une machine 1 comprend plusieurs processeurs 2, 3, 4, qui accèdent à une mémoire 6 au moyen d'un bus 7. En référence à la figure 2, un système d'exploitation (operating system O.S. en anglais) simplifié monoprocesseur est lancé sur le processeur 2 dans une étape 8. Le processeur 2, encore appelé BSP (BootStrap Processor en anglais pour processeur de lancement), se distingue des autres processeurs 3, 4, 5, encore appelés AP (Application Processor en anglais pour processeur applicatif) en ce que le système d'exploitation monoprocesseur simplifié ne voit que le processeur 2. Le système d'exploitation monoprocesseur est lancé au moyen de fonctions micrologicielles de la machine (firmware en anglais), encore connues sous le nom 3 2809204 de BIOS (Basic Input Output System en anglais pour Système d'Entrées Sorties de Base) qui constitue un programme de liaison entre le système d'exploitation et le matériel. Ces fonctions micrologicielles sont généralement stockées dans des mémoires permanentes qui les apparentent aux fonctions matérielles réalisées au moyen de microcircuits. Le système d'exploitation monoprocesseur permet au processeur 2 d'activer une étape 9 dans laquelle le processeur 2 exécute une application de test en commandant aux autres processeurs 3, 4, 5 d'exécuter des séquences d'instructions. L'étape 2 comprend plusieurs phases expliquées en référence à la figure 3. Dans une phase 10, le processeur 2 charge en zone mémoire 20, une séquence d'instructions 21 à une adresse A1 et une ou plusieurs séquences d'instructions 17, 18, 19 à une adresse A2, A'2, A"2. Les séquences d'instructions 17, 18, 19, 20 sont disponibles dans des fichiers disques non représentés, dans lesquels elles ont été préalablement écrites au moyen par exemple d'un ordinateur indépendant. De façon avantageuse, la séquence d'instruction 21 est écrite en assembleur car elle utilise directement des instructions processeurs qui servent à initialiser les registres processeur pour mettre un processeur en état d'exécuter une séquence programmée. Les séquences d'instructions 17, 18, 19, constituent ici des séquences de code de test. De façon avantageuse, les séquences de code de test sont obtenues par programmation en langage évolué tel que par exemple le langage C. Le processeur 2 charge également en zone mémoire 20, une structure de verrous sur certaines ressources de la machine 1. Dans une phase 11, le processeur 2 fait appel à des fonctions micrologicielles du BIOS pour répertorier chacun des autres processeurs 3, 4, 5 de la riachine 1. Ces fonctions utilisent généralement des tables micrologicielles de configuration de la machine. Le processeur 2 construit alors en zone mémoire 20, une table applicative 16 à plusieurs lignes dont chaque ligne est accessible au moyen d'un identificateur de processeur de la machine. Pour chaque ligne de la table 16, le processeur associe une zone mémoire 22, 23, 24, propre à respectivement 4 2809204 chaque processeur 3, 4, 5. Le processeur 2 range alors dans chaque ligne de la table 16, des données nécessaires à établir un contexte d'exécution pour chaque processeur 3, 4, 5 dont l'identificateur référence cette ligne. Parmi ces données figure par exemple une adresse A2, A'2, A"2 de la séquence 17, 18, 19 à exécuter par le processeur 3, 4, 5 dont l'identificateur référence cette ligne. Une ligne de la table 16 peut contenir une adresse différente de celle contenue dans une autre ligne si les processeurs associés sont appelés à exécuter des séquences d'instructions différentes ou des adresses identiques si les processeurs associés sont appelés à exécuter les mêmes séquences d'instructions. Dans une phase 12, le processeur 2 alloue une zone mémoire privée 22, 23, 24 à chaque processeur 3, 4, 5 en rangeant à la ligne de la table 16 correspondante une adresse de début et une taille de zone mémoire privée. Dans une phase 13, le processeur 2 fait appel à une fonction micrologicielle du BIOS pour ranger l'adresse A1 de début de la séquence d'instructions 21, dans une table micrologicielle de démarrage 28. La table 28 est prévue pour donner l'adresse sur laquelle démarre un processeur lorsqu'il reçoit une interruption. Dans une phase 14, le processeur 2 envoie une interruption 25, 26, 27, respectivement au ou aux processeurs 3, 4, 5, prévus d'être testés. Dans une phase 15, lorsque le processeur 4 reçoit l'interruption 26, celui-ci est branché par le contrôleur d'interruption sur le point d'entrée de la séquence d'instructions 21. En exécutant la séquence d'instructions 21, le processeur 4 prend en compte son identificateur pour consulter la ligne de la table 16 qui lui est associée, de façon à s'initialiser. En particulier, le processeur 4 construit dans sa zone mémoire privée 23 au moyen de la séquence 21, des structures de données telles que des piles d'exécution nécessaires à s'établir un contexte d'exécution. La séquence d'instructions se termine par un appel à une procédure de tests, qui dans le contexte d'exécution du processeur 4, est par exemple la séquence 17 de code de test. Le processeur 4 exécute alors sa séquence propre 17. De façon 2809204 avantageuse, la programmation de la séquence 23 prévoie l'utilisation de la structure de verrous créée en phase 11 de façon à conserver une cohérence de ressources de la machine 1, accédée par les autres processeurs 1, 3, 5, comme c'est le cas avec un système d'exploitation multiprocesseur. Les explications des phases 14 et 15 qui précèdent pour le processeur 4, restent valables pour tout processeur 3, 5. Ainsi chaque processeur 3, 4, 5, exécute en parallèle sa propre séquence de code de test 17, 18, 19. Plusieurs processeurs peuvent aussi exécuter la même séquence de test 17 si la même adresse A2 a été rangée dans la table 16. En fin d'exécution des séquences de code de test 17, 18, 19, la machine 1 se trouve dans un état maîtrisé donc reproductible, disponible pour une exécution de nouvelles séquences de code en répétant les phases 12 à 15. En référence à la figure 4, un moniteur de test conforme à l'invention comprend en mémoire 6 de la machine, un programme 31 destiné à interpréter un langage de script destiné à ceux qui écrivent les tests, un programme 29 qui constitue une partie noyau pour piloter les tests en fonction des scripts, une librairie 30 de fonctions qui constitue une interface de programmation applicative (API pour Application Programming Interface en anglais) avec le micrologiciel de la machine 1. Lorsqu'un utilisateur veut effectuer une série de tests en environnement multiprocesseur, il lance le moniteur de test qui tourne sous le système d'exploitation simplifié monoprocesseur. Ceci a pour effet d'activer le noyau 29 qui met en oeuvre les phases 10 à 14 au moyen de fonctions contenues dans la librairie 30. Chaque processeur activé par la phase 14, déclenche alors la phase en utilisant les fonctions de la librairie 30. La librairie 30 contient une fonction pour construire la table 16 en phase 11 qui appelle des fonctions micrologicielles d'identification de processeurs, une fonction pour allouer un contexte d'exécution à un processeur applicatif en phase 12, une 6; )2809204 fonction pour enregistrer un point de démarrage de processeur applicatif en phase 13, une fonction pour démarrer un processeur applicatif indépendamment des autres en phase 14, des fonctions de verrou. Les fonctions de verrou ne sont pas les fonctions de verrou standard du système d'exploitation monoprocesseur, lequel ne prévoyant pas que plusieurs instructions peuvent s'exécuter simultanément sur des processeurs différents. Ces fonctions de verrou sont réalisées au moyen d'opérations atomiques connues telles que Test&Set, Load&Reserved. Rappelons qu'une opération atomique est telle qu'aucune autre opération ne peut être réalisée entre le début et la fin de l'opération. Pour plus de détails, on peut se référer par exemple au brevet FR2754925. 7 2809204 REVENDICATIONS 1. Procédé pour exécuter des séquences d'instructions simultanément sur plusieurs processeurs (3,4,5) d'une machine multiprocesseur (1), caractérisé en ce qu'il comprend: - une première étape (8) dans laquelle un système d'exploitation monoprocesseur est lancé sur un premier processeur (2); - une deuxième étape (9) dans laquelle le premier processeur (1) commande à au moins un autre processeur (3) de la machine, dit processeur applicatif, d'exécuter une ou plusieurs séquences d'instructions (17,18,19) sous contrôle du dit premier processeur. 2. Procédé selon la revendication 1 caractérisé en ce que la deuxième étape (9) comprend: - une première phase (10) dans laquelle ledit premier processeur (2) charge à une première adresse (A1) d'une zone mémoire commune (20), une première séquence d'instructions (21) exécutable par les processeurs applicatifs (3,4,5) pour s'initialiser et à au moins une deuxième adresse (A2) de ladite zone mémoire commune, une deuxième séquence d'instructions (17) exécutable par les processeurs applicatifs (3,4,5) après initialisation; - une deuxième phase (11) dans laquelle ledit premier processeur (2) construit dans ladite zone mémoire commune (20) de la machine en parcourant des tables micrologicielles de configuration de la machine (1), une table applicative (16) avec des lignes accessibles chacune par un identificateur de processeur applicatif, contenant ladite deuxième adresse; - une troisième phase (12) dans laquelle ledit premier processeur (2) alloue une zone mémoire privée (22, 23,24) à chaque processeur applicatif (3,4,5); - une quatrième phase (13) dans laquelle ledit premier processeur range dans une table micrologicielle (28) de démarrage de processeur applicatif, ladite première adresse (A1); - une cinquième phase (14) dans laquelle ledit premier processeur (2) envoie une interruption (25,26,27) à au moins un processeur applicatif (3,4,5) qui * 8 2809204 provoque un branchement du dit processeur applicatif à la première adresse (A1) contenue dans la table micrologicielle (28) de démarrage de sorte que ledit processeur applicatif (3,4,5) exécute la première séquence d'instructions (21) à la fin de laquelle ledit processeur applicatif se branche sur la deuxième adresse (A2) contenue dans la ligne de la table applicative (16) accessible par l'identificateur du dit processeur applicatif. 3. Procédé selon la revendication 2, caractérisé en ce que toute deuxième séquence d'instructions (17,18,19) dispose de fonctions de verrouillage déverrouillage de ressources de la machine auxquelles un processeur applicatif accède. 4. Machine multiprocesseur (1) comprenant des moyens de mémoire incluant un moniteur de tests mettant en oeuvre le procédé défini par l'une des revendications 1 à 3, caractérisée en ce qu'elle comprend: - un programme (31), contenu dans les moyens de mémoire, destiné à interpréter un langage de script pour écrire des tests, - un programme (29), contenu dans les moyens de mémoire, constituant une partie noyau pour piloter les tests en fonction des scripts pour la mise en oeuvre de la deuxième étape (9) au moyen de fonctions, - une librairie (30), contenue dans les moyens de mémoire, incluant lesdites fonctions pour constituer une interface de programmation applicative avec le micrologiciel de la machine (1).