Brevet FR2820225A1 — publié le 20020802

La présente invention concerne le domaine des systèmes intégrés sur une pastille de semiconducteurs, et, de façon plus caractéristique, des systèmes comportant un bus du système, un bus externe et un arbitre de bus avec des priorités programmables pour les différents bus, un logiciel, et des procédés pour attribuer ces priorités. Les systèmes de traitement de l'information, tels que les systèmes du type à ordinateur, sont de plus en plus disposés sur une pastille de semiconducteur unique. Lorsqu'ils sont disposés de cette façon, ils sont appelés système sur une pastille (System On a Chip ou SCO). Dans les systèmes sur une pastille, différents blocs fonctionnels (qui sont également appelés blocs ou blocs de "PI", d'après l'expression "Propriété Intellectuelle") sont intégrés sur la pastille. Ils échangent des données à l'aide d'un dispositif appelé bus, qui est connecté à tous ceux-ci sous la forme d'un système. Si l'on se réfère à présent à la figure 1, un exemple d'un système de bus caractéristique 100 est représenté. Le système de bus 100 comprend un bus 110, des maîtres de bus , des esclaves de bus 160 et un arbitre de bus 190. On observera que les blocs fonctionnels du système 100 sont classés soit sous le nom de maîtres de bus 120, soit sous le nom d'esclaves de bus 160. Les maîtres de bus 120 doivent utiliser le bus 110 pour lire des données à partir de l'un des esclaves de bus 160 ou écrire des données sur l'un de ceux-ci. Pour une telle opération, les maîtres de bus 120 nécessitent la possession exclusive du bus 110. (Les esclaves de bus 160 ne peuvent pas se voir attribuer de possession de bus - ils se contentent de préparer et de transmettre des données en réponse à une demande de lecture ou d'écriture d'un maître de bus 120.) Un seul maître 120 peut utiliser le bus à la fois. Les besoins conflictuels entre des maîtres différents 120 sont résolus par l'arbitre de bus 190. Cette résolution s'effectue comme suit. Chaque maître de bus 120 délivre en premier un signal de demande REQ à l'arbitre de bus 190, qui contient une demande d'utilisation du bus 110 (également appelée demande de propriété). L'arbitre de bus 190 reçoit toutes les demandes, et décide dans quel ordre les maîtres 120 se verront attribuer la propriété du bus 110. Ensuite, l'arbitre de bus transmet des signaux d'attribution de bus GNT aux différents maîtres 120, qui contiennent des attributions de bus. L'arbitre 190 décide de l'ordre en attribuant des priorités à chacun des maîtres 120. A chaque fois, la priorité du bus est attribuée au maître de bus 120 ayant la priorité la plus élevée, parmi les maîtres de bus 120 délivrant des demandes de bus. Différents modes sont utilisés pour attribuer des priorités aux maîtres de bus, en prenant certaines décisions à l'avance. Un de ces modes est un mode à priorité fixe, dans lequel les maîtres 120 sont classés de façon fixe. Un autre de ces modes est un mode de pétition tournante, o les maîtres 120 reçoivent des priorités tournantes en fonction de celui qui a attendu le plus longtemps, et, une fois que leur demande devient la plus élevée et qu'elle est satisfaite, ils tombent à nouveau au fond. Un problème spécifique à la configuration de système sur une pastille est que, en plus d'un bus du système pour les blocs sur la pastille, un bus externe peut également être utilisé, en plus d'un bus du système qui traite les blocs maîtres sur la pastille. Un bus externe est défini comme un bus pour accéder à une mémoire morte (ROM), à une mémoire vive statique (SRAM), à une mémoire flash, à une mémoire vive dynamique (DRAM), à un dispositif d'entrée/sortie (E/S) externe, et analogues, qui sont positionnés à l'extérieur de la pastille. Ceci signifie que, pour la configuration de système sur une pastille, il peut y avoir au moins deux bus (bus du système et bus externe) avec des propriétés respectives qui doivent être arbitrées. Il s'agit là d'un problème difficile, parce que les dispositifs externes ne font pas partie de la pastille, et ne sont donc pas complètement connus à l'avance. Deux modes d'arbitrage principaux ont été développés pour des configurations de système sur une pastille, à savoir le mode d'arbitrage exclusif et le mode hiérarchique. Ceux-ci sont décrits immédiatement ci- dessous. Si l'on se réfère à présent à la figure 2A, un système sur une pastille selon la technique existante 200 est montré, celui-ci utilisant un mode d'arbitrage exclusif. On appréciera le fait que les avantages de ce type de système sont que le circuit d'arbitre est simple, et que les priorités opérationnelles des blocs fonctionnels peuvent être programmées. Le système 200 est disposé sur une pastille 205, qui peut être une pastille de semiconducteurs. Le système 200 comprend un bus du système 210 sur la pastille 205, et un bus externe 215. Chaque- bus comporte ses blocs opérationnels maîtres et esclaves. Les maîtres pour le bus du système 210 sont les blocs fonctionnels suivants: une unité centrale (UC) 222, des blocs d'accès en mémoire direct dédiés (DDMA) 224, 226, et un bloc d'accès en mémoire direct général (GDMA) à canaux multiples 228. Le GDMA 228 peut comporter quatre canaux (numérotés par exemple 0, 1, 2 et 3), qui ne peuvent fonctionner que par l'intermédiaire du bus de système 210 à raison d'un à la fois. Les blocs de DDMA 224, 226 communiquent avec d'autres blocs de propriété industrielle (PI) 234, 236, respectivement. Les esclaves pour le bus"du système 210 sont les blocs fonctionnels suivants: un dispositif de commande de mémoire interne 262, et un dispositif de commande de mémoire externe 244. Le dispositif de commande de mémoire interne 262 commande la mémoire interne 272. Les maîtres pour le bus externe 215 sont le dispositif de commande de mémoire externe 244, et un dispositif de commande de rafraîchissement de mémoire vive dynamique (DRAM) 264, qui fonctionne par l'intermédiaire du dispositif de commande 244. En d'autres termes, le bus externe 215 est subordonné au bus du système 210. Les maîtres pour le bus externe 215 peuvent également être des blocs à l'extérieur de la pastille 205, ce qui constitue une caractéristique particulière et différente du bus externe. Ces blocs sont disposés sur d'autres dispositifs, et sont également appelés dispositifs hors de la pastille. L'un de ces blocs peut être un dispositif externe 273. Le dispositif externe 273 fonctionne en maître de bus externe pour attaquer le bus externe 215 lorsqu'il n'est pas utilisé par les blocs fonctionnels à l'intérieur de la pastille de système sur une pastille 205, de façon à réaliser par conséquent un accès direct à une mémoire 282 ou à des dispositif d'entrée/sortie 274 à l'extérieur de la pastille 205. De plus, les esclaves pour le bus externe 215 peuvent également être des blocs hors de la pastille. Dans l'exemple de la figure 2A, les esclaves pour le bus 215 sont les blocs fonctionnels suivants: une mémoire morte (ROM) 282, une mémoire vive dynamique (DRAM) 284, et un bloc d'entrée/sortie (E/S) externe 274. Le système 200 comprend un arbitre de bus 292, qui exécute un mode ou un procédé d'arbitrage exclusif. Selon le procédé d'arbitrage de bus exclusif classique, chaque maître fonctionne en maître de bus du système, et un seul bloc fonctionnel fonctionne à tout moment. Le bus externe est considéré comme un esclave, et le dispositif de commande de mémoire externe 244 joue le rôle de pont de bus hiérarchique. Dans ce cas, un bloc fonctionnel sélectionné a tout à la fois la propriété du bus du système et du bus externe. Ceci signifie que le bus du système et le bus externe ne peuvent pas être possédés par des blocs fonctionnels différents en même temps. Dans sa meilleure réalisation, le mode d'arbitrage exclusif mis en oeuvre par l'arbitre 292 utilise un procédé d'arbitrage hybride qui est décrit ci-dessous. Si l'on se réfère à présent à la figure 2B, le procédé d'arbitrage hybride est décrit plus en détail. On appréciera le fait que le procédé d'arbitrage hybride est une combinaison d'un mode de classement fixe et d'un mode d'arbitrage à pétition tournante. Selon le procédé d'arbitrage hybride, les demandes 222-1, 224-1, 226-1, 228-1, 228-2, 228-3, 228-4, 264-1 sont tout d'abord rassemblées par groupes en fonction des blocs maîtres d'o elles tirent leur origine. Chaque groupe contient des demandes d'importance équivalente. La demande 264-1 venant de la mémoire vive dynamique (DRAM) 264 est mise dans le Groupe A toute seule. Les demandes 224-1, 226-1, 228-1, 228-2, 228-3, 2284 sont rassemblées dans le Groupe B. Par ailleurs, la demande 222-1 venant de l'unité centrale (UC) 222 est mise dans le Groupe C toute seule. Ensuite, les groupes sont classés en fonction de leur importance. Le Groupe A (demande de rafraîchissement de la mémoire vive dynamique (DRAM)) est classé comme étant le plus important, et le Groupe B et le Groupe C sont rassemblés dans un Groupe composite D comme étant équivalents. Dans l'exemple de la figure 2B, les priorités sont attribuées comme suit. Les éléments du Groupe A (à savoir les demandes 264-1 venant de la mémoire vive dynamique (DRAM) 264) ont une priorité fixe par rapport aux éléments du Groupe D. A l'intérieur du Groupe D, il y a une configuration de pétition tournante entre le Groupe B et le Groupe C. En d'autres termes, la priorité alterne entre l'élément du Groupe B qui a la priorité la plus élevée, et l'élément du Groupe C qui a la priorité la plus élevée (qui est toujours une demande 222-1 venant de l'unité centrale 222). Par ailleurs, à l'intérieur du Groupe B, il y a un mode de pétition tournante des éléments, comme représenté. On se souviendra que le mode de la figure 2B est réalisé du point de vue de l'arbitre 292, qui est un arbitre qui décide des priorités entre les blocs maîtres du seul bus du système 210. Si l'on se réfère à présent à la figure 2C, on trouve la représentation d'un exemple du fonctionnement du système de la figure 2A. La figure 2C montre des vues instantanées de signaux de demande de bus REQ en association avec le fonctionnement des blocs fonctionnels, et des changements de l'ordre de priorité des blocs fonctionnels en huit étapes de fonctionnement, appelées Etape 1, Etape 2,..., Etape 8. Chaque étape désigne une opération en un temps de chaque bloc fonctionnel soumis à l'arbitrage par l'arbitre de bus 292. Même si les étapes sont montrées comme étant similaires, le temps absolu pour exécuter chaque étape peut varier, selon sa nature. Pour les étapes de la figure 2C, certaines hypothèses de fonctionnement ont été réalisées. Ces hypothèses ont été réalisées uniquement pour la facilité de comparaison future, comme on l'appréciera à partir de ce qui suit. Ces hypothèses sont tout d'abord que le mode hybride de la figure 2B est utilisé. Deuxièmement, que le dispositif de commande de rafraîchissement de DRAM (dispositif de commande de rafraîchissement de mémoire vive dynamique) n'établit pas de demande d'opération lors des étapes 5, 6 et 7, et que l'UC (unité centrale) 422 établit une demande d'opération lors de l'étape 1, tandis que les blocs fonctionnels restants établissent des demandes d'opération continues. Comme on peut le voir à partir de la figure 2C, un bloc fonctionnel est sélectionné à chaque moment, quelles que soient les demandes pour un bus du système et un bus externe. Le bloc fonctionnel sélectionné aura tout à la fois la propriété du bus du système et du bus externe. Le bloc fonctionnel en grisé désigne celui auquel est attribuée la propriété pour effectuer l'opération présente. Toutefois, dans les étapes 4, 5, 6 et 7, bien que le bloc fonctionnel sélectionné utilise uniquement soit le bus du système soit le bus externe durant son fonctionnement présent, le bloc fonctionnel a la propriété des deux bus, ce qui dégrade l'utilisation des bus. Si l'on se réfère à présent à la figure 3A, un système sur une pastille selon la technique existante 300 est montré, celui-ci utilisant un mode d'arbitrage hiérarchique. On appréciera le fait que ce mode permet d'obtenir une utilisation de bus plus élevée que le mode exclusif décrit ci-dessus. Ceci se fait au prix de la disposition d'un nombre d'arbitres double, et du fait que les priorités de fonctionnement de tous les blocs fonctionnels ne peuvent pas être aussi bien programmées que ci-dessus. Le système 300 est disposé sur une pastille 305, qui peut être une pastille de semiconducteurs. De nombreux composants du système 300, tels que le bus du système 210 et les blocs fonctionnels 222, 224, 234, 226, 236, 228, 244, 262, 272 et 264 sont disposés sur la pastille 305, et peuvent être identiques à des blocs numérotés de façon similaire dans le système 200, et, par conséquent, une description plus détaillée ne sera pas répétée. De plus, le système sur une pastille 300 sert à la connexion aux blocs fonctionnels hors de la pastille 273, 274, 282, 284 de façon similaire à ce qui a été décrit en se référant à la figure 2A. La connexion à ces blocs se fait par l'intermédiaire d'un bus externe 315. De plus, le système sur une pastille 300 comprend deux arbitres 394, 396. Comme on le verra, les progrès de la technique existante ont été effectués en incluant le deuxième arbitre. L'arbitre du bus du système 394 sert à arbitrer les demandes concernant le bus du système 210, et l'arbitre du bus externe 396 sert à arbitrer les demandes concernant le bus externe 315. Les deux arbitres 394, 396 effectuent ce qui est connu sous le nom d'arbitrage hiérarchique l'un visà-vis de l'autre. L'arbitre de bus du système 394 est classé comme étant dans une hiérarchie plus élevée que le maître du bus externe 396. En d'autres termes, le fonctionnement de l'arbitre de bus du système 394 est indépendant, tandis que le fonctionnement de l'arbitre de bus externe 396 est subordonné à celui de bus du système 394. (Par ailleurs, le dispositif de commande de mémoire externe 244 sert de pont de bus hiérarchique.) Ceci est illustré ci-dessous. Si l'on se réfère à présent aux figures 3B et 3C, ces fonctionnements sont illustrés. On notera que chacun des arbitres 394, 396 nécessite son graphique séparé pour traiter les seules demandes de son propre bus. De plus (ceci n'étant pas représenté) il y a le fait que les demandes pour l'arbitre 396 sont subordonnées aux demandes pour l'arbitre 394. Ceci permet d'obtenir tne utilisation des bus plus élevée que le mode d'arbitrage exclusif décrit ci-dessus. La meilleure utilisation est illustrée par ce qui suit. Si l'on se réfère à présent à la figure 3D, on trouve représenté un exemple du fonctionnement du système 300 de la figure 3A. On appréciera le fait que la figure 3D est analogue à la figure 2C. De plus, on a effectué en figure 3D les mêmes hypothèses de fonctionnement que pour l'évolution des priorités de la figure 2C. La figure 3D montre des vues instantanées de signaux de demande de bus REQ en association avec le fonctionnement des blocs fonctionnels pour l'arbitre de bus du système 394 et l'arbitre de bus externe 396. Lorsque les vues instantanées progressent, on voit des changements de l'ordre de priorité des blocs fonctionnels dans les huit étapes de fonctionnement, indiquées Etape 1, Etape 2,... Etape 8. Chaque étape représente une opération en un temps de chaque bloc fonctionnel soumis à l'arbitrage des arbitres de bus 394, 396. Il existe des avantages au mode hiérarchique. Comme on peut le voir dans les étapes 6 et 7, des blocs fonctionnels différents ayant la propriété des deux bus peuvent effectuer leur opération, de façon à offrir par conséquent une utilisation des bus plus élevée qu'avec le mode d'arbitrage de bus exclusif classique. On va à présent expliquer pourquoi l'ordre de priorité des blocs fonctionnels ne peut pas être programmé comme on le souhaite. Par exemple, dans l'étape 1, lorsque l'arbitre de bus du système 394 sélectionne l'unité centrale (UC), l'arbitre de bus externe 396 peut souhaiter sélectionner le canal de GDMA (canal d'accès en mémoire direct général) n 2. Cependant, l'arbitre 396 est forcé de sélectionner l'unité centrale à la place du canal de GDMA n 2, car le bloc fonctionnel sélectionné par l'arbitre de bus du système 394 a une priorité hiérarchique sur celui sélectionné par l'arbitre de bus externe 396. Dans d'autres cas, les opérations sont inefficaces. Par exemple, dans l'étape 2, bien que l'arbitre de bus du système 394 ait sélectionné le bloc de DDMA (bloc d'accès en mémoire direct dédié) n 0, l'arbitre de bus externe 396 tente de sélectionner le canal de GDMA n 2. Dans ce cas, le canal de GDMA n 2 prend effectivement la commande du bus externe 315, car le bloc fonctionnel sélectionné par l'arbitre de bus externe 396 a priorité sur celui sélectionné par l'arbitre de bus du système 394. Dans ce cas, comme le bloc de DDMA n 0 a la propriété du bus du système 210, tandis que le canal de GDMA n 2 a la propriété du bus externe 315, le bloc de DDMA n 0 ne peut tout simplement pas effectuer son opération lors de l'étape 2. Comme cela est également montré dans les étapes 4 et 8, il y a des blocs fonctionnels qui ne réalisent pas leur opération correctement durant leur étape attribuée, du fait de l'absence de propriété du bus externe 315. Dans ce cas, ils doivent attendre une autre étape, pour le bus externe 315. Dans les deux modes de la figure 2A et de la figure 3A, on observera qu'il y a des inefficacités. Dans certains cas, l'un des bus est occasionnellement inactif. Ceci dégrade la vitesse du système global sur une pastille. La présente invention remédie à ces problèmes et limitations de la technique existante. De façon générale, la présente invention propose un système sur une pastille qui comporte des blocs fonctionnels traités par au moins un bus du système, et un bus externe pour communiquer avec des blocs externes. L'invention propose également un arbitre de bus multi- juridictionnel de pastille avec des classements programmables pour attribuer des priorités aux demandes émises par les blocs qui constituent les maîtres pour l'un ou l'autre des deux bus. L'invention propose également un logiciel et des procédés pour attribuer les priorités programmables. Les priorités sont attribuées en considérant les demandes du point de vue du bus qu'elles nécessitent. Même avec un programme de demande complet, les deux bus peuvent être utilisés simultanément, soit pour un transfert de données unique à travers les deux bus, soit pour des transferts de données séparés à travers chacun d'entre eux. Ceci peut permettre d'effectuer une pleine utilisation des bus, avec une vitesse accrue pour un système sur une pastille. L'invention offre un avantage additionnel qui est que des priorités peuvent être programmées sans subordination même pour des blocs hors de la pastille, tandis qu'une pleine utilisation peut être obtenue pour les deux bus en même temps. De plus, le circuit pour l'arbitre est plus simple, et l'on n'a besoin d'en utiliser qu'un seul. De plus, l'invention propose un bloc d'accès en mémoire direct à canaux multiples multi-juridictionnel qui peut être un bloc maître pour le bus du système ou le bus externe. Ceci accélère le transfert de données et la vitesse globale d'un système sur une pastille. L'invention apparaîtra de façon plus évidente à partir de la description détaillée qui suit, en référence aux dessins, dans lesquels: la figure 1 est un schéma général d'un système de bus d'une mémoire selon la technique existante. La figure 2A est un schéma général d'un système sur une pastille, utilisant un arbitre unique dans une configuration de type exclusif selon la technique existante. La figure 2B est un graphique utilisant un exemple de classements pour un procédé d'arbitrage hybride selon la technique existante, utilisé pour attribuer des priorités d'opération à des blocs fonctionnels à l'aide d'un arbitre unique dans la figure 2A, qui utilise un mode exclusif. La figure 2C montre des vues instantanées résultantes dans le système de la figure 2A à partir de l'arbitrage de bus selon le mode d'arbitrage de bus exclusif, qui utilise le mode hybride de la figure 2B. La figure 3A est un schéma général d'un système sur une pastille, utilisant un arbitre unique dans une configuration de type hiérarchique selon la technique existante. La figure 3B est un schéma illustrant un exemple de classements selon la technique existante, utilisés pour attribuer des priorités d'opération à des blocs fonctionnels à l'aide de l'un des deux arbitres de la figure 3A. La figure 3C est un graphique illustrant un exemple de classements selon la technique existante, utilisés pour attribuer des priorités d'opération à des blocs fonctionnels à l'aide de l'autre des deux arbitres de la figure 3A, qui est un mode hiérarchique avec les classements de la figure 3B. La figure 3D montre des vues instantanées résultantes dans le système de la figure 3A, à partir de l'arbitrage de bus selon une combinaison hiérarchique classique des modes de la figure 3B et de la figure 3C. La figure 4 est un schéma général d'un système sur une pastille selon une forme de réalisation de l'invention qui comporte des blocs fonctionnels intégrés et qui utilise un arbitre de bus multi-juridictionnel de pastille pour traiter un bus externe et un bus du système entre les blocs. La figure 5 est un schéma général d'un système sur une pastille selon une autre forme de réalisation de la présente invention, qui comporte des blocs intégrés et qui utilise un arbitre de bus multi-juridictionnel de pastille pour traiter un bus externe et deux bus du système entre les blocs. La figure 6 est un schéma général d'un système sur une pastille selon encore une autre forme de réalisation de l'invention, qui comporte des blocs intégrés et qui utilise un arbitre de bus multi-juridictionnel de pastille pour traiter un bus externe et trois bus du système entre les blocs. La figure 7 est un schéma général d'un arbitre de bus multijuridictionnel selon une forme de réalisation de la présente invention. La figure 8 est un schéma général interne d'un dispositif de commande de mémoire externe à entrées multiples qui peut être utilisé avec l'arbitre de bus de la figure 7, avec une disposition possible d'autres composants. La figure 9 illustre une table utilisée pour mettre en table des types de demande de bus de blocs fonctionnels selon une forme de réalisation de l'invention. La figure 10 est un schéma montrant une relation entre des jeux de demandes mises en table dans la table 1 de la figure 9. La figure 11 illustre une table utilisée pour classer les demandes de la figure 9 selon les jeux de la figure 10. La figure 12 est un schéma illustrant un exemple de classements pour un procédé d'arbitrage hybride utilisé pour attribuer des priorités d'opérations à des blocs fonctionnels selon une forme de réalisation de la présente invention. La figure 13 est un organigramme illustrant un procédé général selon une forme de réalisation de l'invention. La figure 14 est un organigramme illustrant un procédé général selon une autre forme de réalisation de l'invention. La figure 15 est un organigramme illustrant un fonctionnement d'un arbitre de bus selon une forme de réalisation de la présente invention. La figure 16 montre des vues instantanées résultant d'un arbitrage de bus selon un mode d'arbitrage de bus selon une forme de réalisation de la présente invention. La figure 17 illustre une table pour comparer les performances d'un mode seloni l'invention à celles de la technique existante. Comme cela a été mentionné, la présente invention propose un système sur une pastille. Différentes formes de réalisation de l'invention sont à présent décrites en se référant à la figure 4, à la figure 5 et à la figure 6. On appréciera le fait que des aspects de ces formes de réalisation peuvent être relativement similaires entre eux, partageant de nombreux blocs similaires et qui sont numérotés de façon similaire. Si l'on se réfère en particulier à la figure 4, un système 400 est disposé sur une pastille 405 selon une forme de réalisation de l'invention. le système 400 comprend un bus du système 410, qui peut être un bus à architecture de bus à micro-dispositif de commande avancée (advanced microcontroller bus architecture ou AMBA), développé, par exemple, par Advanced RISC Machines (ARM) Co. Le bus du système 410 peut être constitué par un bus à hautes performances avancé (advanced high performance bus ou AHB). Le système sur une pastille 400 comprend une unité centrale (UC) 422, qui est un maître du bus du système 410. L'unité centrale 422 peut être une unité centrale d'ordinateur à établissement d'instructions réduites (reduced instruction set computer ou RISC) de Advanced RISC Machines (ARM) Co. avec une mémoire cache. Des exemples de blocs pour l'unité centrale 422 peuvent être des pièces conçues par ARM Co. sous les références ARM920T et ARM940T. Le système sur une pastille 400 comprend également des blocs de DDMA 424, 426 directement connectés à des blocs de PI (Propriété Intellectuelle) respectifs 434, 436. Chacun des blocs de PI 434, 436 peut être un pont à commande d'accès à support Ethernet (Ethernet medium access control ou MAC), ou un pont d'interconnexion de composants périphériques (peripheral component interconnect ou PCI). Le système 400 comprend de plus un dispositif de commande de mémoire interne 462 pour accéder à une mémoire interne 472. Un autre bloc du système 400 est un bloc de GDMA spécial 430, qui est également appelé bloc de DMA général à canaux multiples multijuridictionnel (mJnCGDMA) 430 selon l'invention, qui est également connu simplement sous le nom de GDMA 430. Il peut servir à n canaux, comme indiqué par la configuration globale. De plus, un dispositif de commande de mémoire externe à entrées multiples spécial 440 est présent selon une forme de réalisation de l'invention pour le système sur une pastille 400. Le système 400 comprend de plus un bus externe 415, qui sert à accéder aux blocs hors de la pastille. Le bus externe 415 est couplé au dispositif de commande de mémoire externe à entrées multiples 440. En d'autres termes, le dispositif de commande de mémoire externe à entrées multiples 440 est un bloc qui est couplé tout à la fois au bus du système 410 et au bus externe 415. Aux fins de ce document, ceci fait du bloc 440 un bloc "double". Un autre aspect du dispositif de commande 440 est qu'il reçoit des entrées directement du bloc 430 décrit ci- dessus, par l'intermédiaire de ce que l'on appelle un troisième chemin 431, comme cela sera décrit plus en détail ci-dessous. Le troisième chemin 431 est distinct du bus du système 410 et du bus externe 415. Le système 400 comprend de plus un dispositif de commande de rafraîchissement de DRAM (mémoire vive dynamique) 464, qui est couplé audispositif de commande de mémoire externe à entrées multiples 440. Les blocs hors de la pastille destinés à être utilisés avec le système 400 peuvent être un dispositif externe 473, un dispositif d'entrée/sortie externe 474, une mémoire morte 482, une DRAM (mémoire vive dynamique) 484, une mémoire vive statique (SRAM) (non représentée), une mémoire flash (non représentée), etc. Le dispositif externe 473 utilise le bus externe 415 lorsqu'il n'est pas utilisé par les blocs fonctionnels à l'intérieur du système sur une pastille 400. (Pour que les blocs fonctionnels à l'intérieur du système sur une pastille 400 utilisent le bus externe 415, une commande par le dispositif de commande mémoire externe à entrées multiples 440 est nécessairement requise.) Le système 400 comprend, de façon importante, un arbitre multi-juridictionnel spécial 495 pour traiter les demandes affectant tout à la fois le bus du système 410 et le bus externe 415. Le logiciel, les procédés et les configurations pour l'arbitre 495 sont présentés ci-dessous plus en détail. En ce point, il est suffisant d'indiquer que le bloc de mJmCGDMA selon la présente invention 430 peut être un maître pour le bus du système 410 et le bus externe 415. Ceci est accompli avec la coopération du dispositif de commande de mémoire externe à entrées multiples selon la présente invention 440, qui reçoit également des entrées du mJmCGDMA 430 à cet effet. Si l'on se réfère à présent en particulier à la figure , un système 500 est disposé sur une pastille 505, selon une autre forme de réalisation de l'invention. la description est identique à celle de la figure 4 pour le bus du système 410, le bus externe 415, l'unité centrale 422, le DDMA n 0 424, le DDMA n N 426, la PI n 0 434, la PI n N 436, le mJmCGDMA 430, le dispositif de commande de mémoire externe à entrées multiples 440, le dispositif de commande de mémoire interne 462 et la mémoire interne 472, tous ceux-ci étant disposés sur la pastille 505. De plus, le système 500 est adapté pour travailler, par l'intermédiaire du bus externe 415, avec des blocs hors de la pastille tels que le dispositif externe 473, une entrée/sortie externe 474, une mémoire morte 482, une mémoire vive dynamique (DRAM) 484, etc., de façon similaire à ce qui a été décrit ci-dessus vis-à-vis de la figure 4. Dans la forme de réalisation de la figure 5, davantage de composants sont disposés sur la pastille 505 que sur la pastille 405 de la figure 4.- Un bus du système auxiliaire additionnel APB 516, tel qu'un bus périphérique avancé, est connecté au bus du système principal 410 par l'intermédiaire d'un bloc de pont principal 518, tel qu'un pont APB. Le bus du système auxiliaire APB 516 sert à accéder à des blocs fonctionnels additionnels, configurés comme étant ses esclaves. Le pont principal 518 peut être configuré comme un esclave du bus du système principal 410, pour accéder aux blocs fonctionnels additionnels couplés au bus du système auxiliaire APB 516. Les blocs fonctionnels additionnels accessibles par l'intermédiaire du bus du système auxiliaire APB 516 peuvent comprendre un récepteur/émetteur asynchrone universel (UART) 552, un bus série universel (USB) 554, un minuteur 556, et un dispositif de commande d'interruption 558. Le système 500 comprend de plus un arbitre multi- juridictionnel 595 pour traiter les demandes affectant tout à la fois le bus du système 410 et le bus externe 415. L'arbitre 595 est, de façon optionnelle, adapté pour traiter également les demandes venant des blocs connectés par l'intermédiaire du bus du système auxiliaire APB 516. Si l'on se réfère à présent en particulier à la figure 6, un système 600 est disposé sur une pastille 605, selon encore une autre forme de réalisation de l'invention. La description est identique à celle de la figure 5 en ce qui concerne le bus externe 415, l'unité centrale 422, le DDMA N 0 424, le DDMA N N 426, la PI N 0 434, la PI N N 436, le mjmCGDMA 430, le dispositif de commande de mémoire externe à entrées multiples 440, le dispositif de commande de mémoire interne 462 et la mémoire interne 472, le bus du système auxiliaire APB 516, le bloc de pont principal 518, le récepteur/émetteur asynchrone universel (UART) 552, le bus série universel (USB) 554, le minuteur 556 et le dispositif de commande d'interruption 558, tous ceux-ci étant disposés sur la pastille 605. De plus, le système 600 est adapté pour travailler, par l'intermédiaire du bus externe 415, avec des blocs hors de la pastille tels que le dispositif externe 473, l'entrée/sortie externe 474, la mémoire morte 482, la mémoire vive dynamique (DRAM) 484, etc., de façon similaire à ce qui a été décrit ci-dessus. Une différence importante est qu'un bus du système principal est constitué par deux bus, un bus du système gauche AHBL 610-L et un bus du système droit AHBR 610-R. Ils sont divisés par un commutateur de bus 612, constitué par un pont approprié. Le système 600 comprend de plus un arbitre multi- juridictionnel 695 pour traiter les demandes affectant tout à la fois le bus du système gauche 610-L et le bus du système droit 610-R, ainsi que le bus externe 415. Ceci est également accompli par le fait que l'arbitre 695 comporte une ligne directe avec le commutateur de bus 612. L'arbitre 695 est, de façon optionnelle, adapté pour traiter également les demandes venant des blocs connectés par l'intermédiaire du bus du système auxiliaire APB 516. Dans l'ensemble des trois formes de réalisation représentées, l'arbitre peut traiter, comme on peut le souhaiter, les blocs maîtres de tous les bus sous une forme non-hiérarchique. D'une autre façon, il peut traiter certains d'entre eux de façon hiérarchique par rapport aux autres. Si l'on se réfère à présent à la figure 7, on trouve représenté un schéma général d'un arbitre de bus multi- juridictionnel 495 selon une forme de réalisation de la présente invention. On appréciera le fait que, bien que la description soit celle de l'arbitre 495 de la figure 4, la description est également applicable à l'arbitre 595 et à l'arbitre 695, avec des ajustements minimes. On observera également le fait que, étant donné le niveau de détail de la figure 7, le bus du système 410 est montré divisé en ses deux composants d'adresse et de commande 410-C et de données 410-D. L'arbitre 495 comprend un décodeur de demande 710. Le décodeur de demande 710 est adapté pour recevoir des signaux de demande REQ depuis les blocs sur la pastille qui fonctionnent en maîtres du bus du système 410, et, également, des blocs hors de la pastille qui fonctionnent en maîtres du bus externe 415. Les signaux de demande REQ sont reçus sous la forme de signaux numériques, et décodés par le décodeur de demande 710, qui produit lui-même une sortie pertinente. Parfois, les signaux de demande venant des maîtres du bus du système 410 sont désignés par SREQ, et les signaux de demande venant des maîtres du bus externe 415 sont désignés par EREQ. L'arbitre 495 comprend également un programmateur de priorité 720. Le programmateur de priorité 720 est adapté pour recevoir la sortie du décodeur de demande 710. Le programmateur de priorité 720 décide alors des priorités relatives de tous les blocs maîtres, comme décrit ci- dessous. On se souviendra que le programmateur de priorité 720 selon l'invention est, de façon optionnelle, susceptible d'être programmé avec des programmes différents, qui effectueront des programmes d'exécution différents. Il est avantageux, mais non nécessaire, que le programme pour sélectionner les priorités réside dans le programmateur de priorité 720. Une fois que les priorités ont été décidés, le programmateur de priorité 720 délivre en sortie des signaux indiquant quel bloc maître a la priorité la plus élevée. Une partie essentielle de l'invention est qu'une priorité la plus élevée peut être déterminée comme étant attribuée à un bloc hors de la pastille en même temps qu'à un bloc sur la pastille. La sortie du programmateur de priorité peut, de façon optionnelle, être redélivrée au décodeur de demande 710, si les demandes y sont mémorisées. De façon équivalente, les demandes peuvent être mémorisées dans le programmateur de priorité 720, et lues à partir de celui-ci. L'arbitre 495 comprend de façon additionnelle un sélecteur de maître de bus du système 730. Le sélecteur de maître 730 est adapté pour recevoir une sortie du programmateur de priorité 720 (ou, de façon équivalente, du décodeur de demande 710, si les demandes y sont mémorisées). Le sélecteur de maître 730 est de plus adapté pour transmettre un signal d'attribution GNT au bloc de maître de bus du système qui a la priorité la plus élevée, en réponse à la sortie reçue du programmateur de priorité. Comme ce signal d'attribution est destiné à un bloc maître du bus du système 410, il est également désigné sous le nom de SGNT. L'arbitre 495 comprend de plus un sélecteur d'esclave de bus du système 740. Le sélecteur d'esclave de bus du système 740 est adapté pour recevoir un signal correspondant CRS du sélecteur de maître de bus du système 730, dont le contenu a pour origine le programmateur de priorité 720 (ou, de façon équivalente, le décodeur de demande 710, si les demandes y sont mémorisées). De façon équivalente, un signal correspondant CRS pourra être reçu directement du programmateur de priorité 720. De plus, le sélecteur d'esclave de bus du système 740 est, de façon optionnelle, adapté pour recevoir une sortie du bus du système 410. Le sélecteur d'esclave de bus du système 740 est adapté pour transmettre un signal de sélection SEL à l'un des esclaves du bus du système. Dans certaines formes de réalisation, le dispositif de commande de mémoire externe 440 est un tel esclave du bus du système. L'arbitre 495, comprend de plus un sélecteur de maître de bus externe 750. Le sélecteur de maître de bus externe 750 est adapté pour recevoir une autre sortie du programmateur de priorité 720 (ou, de façon équivalente, du décodeur de demande 710, si les demandes y sont mémorisées). Le sélecteur de maître de bus externe 750 est de plus adapté pour transmettre un autre signal d'attribution GNT au bloc de maître de bus externe qui a la priorité la plus élevée, en réponse à la sortie reçue du programmateur de priorité. Comme ce signal d'attribution sert à un bloc maître du bus externe 415, il est également désigné par EGNT. Le sélecteur de maître de bus externe 750 est de plus adapté pour transmettre un signal d'attaque EDR au dispositif de commande de mémoire externe 440. Si l'on se réfère à présent à la figure 8, un dispositif de commande de mémoire externe à entrées multiples 440 est décrit. Il apparaîtra de façon évidente que le dispositif de commande 440 peut être utilisé avec l'arbitre de bus de la figure 7, et avec l'une quelconque des ses variations suggérées ci-dessus. On observera également que, étant donné le niveau de détail de la figure 7, le bus externe 415 est montré divisé en ses deux composants d'adresse et de commande 415-C et de données 415-D. Le dispositif de commande de mémoire externe à entrées multiples 440 comprend un dispositif de commande de bus externe 810. Le dispositif de commande de bus externe 810 est adapté pour commander le bus externe 415. De façon optionnelle, et de préférence, le dispositif de commande de bus externe 810 est adapté pour recevoir des entrées directement de l'arbitre 495. De façon plus caractéristique, il peut recevoir un signal de sélection SEL du sélecteur d'esclave de bus du système 740. D'une autre façon, il peut recevoir un signal d'attribution de bus externe EGNT depuis le sélecteur de maître de bus externe 750. Le dispositif de commande de mémoire externe 440 comprend également un multiplexeur d'adresse et de commande 820. Le multiplexeur d'adresse et de commande 820 est adapté pour recevoir des entrées d'adresse et de commande tout à la fois depuis le bus du système 410 et depuis le bloc d'accès en mémoire direct général à canaux multiples multi-juridictionnel (mJmCGDMA) 430. Le multiplexeur d'adresse et de commande 820 est de plus adapté pour transférer l'une des entrées d'adresse et de commande reçues au dispositif de commande de bus externe 810. Le dispositif de commande de mémoire externe 440 comprend de plus un multiplexeur de données d'écriture 830. Le multiplexeur de données d'écriture 830 est adapté pour recevoir des entrées de données tout à la fois depuis le bus du système 410 et depuis le bloc de mJmCGDMA 430. Le multiplexeur de données d'écriture 830 est de plus adapté pour transférer l'une des entrées de données reçues au dispositif de commande de bus externe 810. Le dispositif de commande de mémoire externe 440 comprend de plus un démultiplexeur de données de lecture 840. Le démultiplexeur de données de lecture 840 est adapté pour recevoir des entrées de données depuis le dispositif de commande de bus externe 810. Le démultiplexeur de données de lecture 840 est de plus adapté pour transférer les entrées de données reçues à l'un parmi le bus du système 410 et le bloc de mJmCGDMA 430. Dans la forme de réalisation préférée, tous parmi le multiplexeur d'adresse et de commande 820, le multiplexeur de données d'écriture 830 et le démultiplexeur de données de lecture 840 sont commandés par des entrées venant du dispositif de commande de bus externe 810. Le dispositif de commande de mémoire externe 440 comprend de plus, de façon optionnelle, trois mémoires tampons à trois états 852, 854, 856 couplées entre le dispositif de commande de bus externe 810 et le bus externe 415. Celles-ci peuvent être commandées par le dispositif de commande de bus externe 810. Si l'on se réfère à présent à la figure 5, des opérations du système 500 sont décrites. Une personne ayant une bonne connaissance de la technique discernera comment les descriptions qui suivent sont également adaptables aux systèmes 400 et 600 de la figure 4 et de la figure 6, respectivement. Les premières opérations de l'unité centrale 422 sont décrites. La personne ayant une bonne connaissance de la technique discernera le fait que des explications pour les composants restants parmi les composants peuvent être dérivées des dessins joints. Lorsque l'unité centrale 422 délivre une demande de bus du système pour obtenir une attribution de la propriété du bus du système 410, l'unité centrale 422 peut lire des données à partir de, ou écrire des données vers, les registres des blocs couplés au bus du système 410. De plus, après s'être vu attribuer la propriété du bus du système 410 et du bus principal auxiliaire 516, l'unité centrale 422 peut lire des données à partir de, ou écrire des données vers, les registres des blocs connectés par l'intermédiaire du pont principal 518. Pour l'accès à la DRAM externe 484, l'unité centrale 422 doit obtenir tout à la fois la propriété du bus du système 410 et du bus externe 415. Pour accomplir cela, l'unité centrale 422 accepte tout d'abord le dispositif de commande de mémoire externe à entrées multiples 440 par l'intermédiaire du bus du système 410, après quoi le dispositif de commande 440 peut lire et écrire des données entre l'unité centrale et la DRAM 484 également par l'intermédiaire du bus externe 415. Par conséquent, l'unité centrale 422 fonctionne en maître du bus du système. La même chose s'applique à l'accès par l'unité centrale 422 à la mémoire morte 482. Les blocs de DDMA 424, 426 effectuent des opérations de lecture et d'écriture sur les données mémorisées dans la mémoire interne 472 ou dans la mémoire externe 482. La première opération nécessite la propriété du seul bus du système 410, tandis que la dernière opération nécessite tout à la fois la propriété du bus du système 410 et du bus externe 415. Par conséquent, les blocs de DDMA 424, 426 fonctionnent en maîtres du bus du système. Le bloc de GDMA à canaux multiples multi-juridictionnel 430 effectue des opérations de lecture et d'écriture sur les données mémorisées dans la mémoire interne 472 ou la mémoire externe 484. Les opérations du bloc de GDMA 430 sont classées en communications de données de quatre types: a) entre un bloc de PI arbitraire programmé et la mémoire interne 472, b) entre un bloc de PI arbitraire et la mémoire externe 484, c) entre la mémoire interne 472 et la mémoire externe 484, et d) entre les mémoires externes 482 et 484. Les canaux multiples peuvent programmer chacun des quatre types de communication de données à l'intérieur du bloc de GDMA 430. Même durant la programmation de canaux multiples, le bloc de GDMA 430 effectue une commande telle que seul un canal fonctionne à la fois. Les exemples de blocs de PI arbitraires devant être programmés dans chacun des canaux multiples de GDMA peuvent comprendre I'UART 442, l'USB 554, le dispositif de commande d'interruption 558, etc. Parmi les types de communications de données décrits ci-dessus, a) nécessite la propriété de bus du seul bus du système 410, b) et c) nécessitent tout à la fois la propriété du bus du système 410 et du bus externe 415, et d) nécessite la propriété de bus du seul bus externe 415. Par conséquent, le GDMA à canaux multiples multi- juridictionnel 430 peut fonctionner soit comme maître du bus externe durant les quatre types d'opération, soit comme maître du bus du système durant les types restants d'opération. Le dispositif de commande de rafraîchissement de DRAM 464, qui est l'un des maîtres du bus externe 415, ne nécessite pas la propriété du bus du système. Il n'utilise que le bus externe 415 pour générer périodiquement un signal pour rafraîchir la DRAM externe 484. Pour que le dispositif de commande de rafraîchissement de DRAM 464 utilise le bus externe 415, le dispositif de commande de mémoire externe 440 est utilisé pour transmettre un signal à l'extérieur de la pastille par l'intermédiaire du bus externe 415, auquel cas les maîtres du bus du système ne peuvent pas utiliser le dispositif de commande de mémoire externe 440 ni le bus externe 415. De la même façon, pour l'utilisation du bus externe 415 par un maître du bus du système, un signal est transmis à l'extérieur de la pastille par une commande du dispositif de commande de mémoire externe 440, tandis que les maîtres du bus externe ne peuvent pas utiliser le bus externe 415 pendant ce moment. Le type de description ci-dessus peut être étendu à tout bloc sur la pastille ou à tout bloc hors de la pastille, en fonction des caractéristiques de fonctionnement connues et anticipées de chaque bloc * fonctionnel. Après l'achèvement de ces descriptions, on trouve avantageux de décrire quels types de signaux pourront être utilisés pour la mise en oeuvre d'un dispositif selon l'invention. Le type de demande de propriété de bus peut être représenté par quatre signaux de demande de bus à deux bits REQ[l:0] = {EREQ, SREQ} utilisant un signal de demande de bus du système à 1 bit SREQ et un signal de demande de bus externe à 1 bit EREQ. Autrement dit, si REQ[l:0] = 2'b00, aucune demande pour un bus n'est établie (aucune demande), et si REQ[1:0] = 2'b01, une demande pour le seul bus du système 410 est établie (demande du seul bus du système). Si REQ[1:O] = 2'b10, une demande pour le seul bus externe 415 est établie (demande du seul bus externe), et si REQ[l:0] = 2'bll, une demande pour les deux bus est établie (demande des deux bus). De façon similaire, une attribution de propriété de bus peut être représentée par un signal d'attribution de propriété de bus GNT[1:0] = {EGNT, SGNT}. Autrement dit, si GNT[l:0] = 2'bOO, aucun bus n'est attribué (aucune attribution), et si GNT[1:0] = 2'bO1, le seul bus du système 410 est attribué (attribution du seul bus du système). Si GNT[l:0] = 2'blO, le seul bus externe 415 est attribué (attribution du seul bus externe), et si GNT[l:O] = 2'bll, la propriété simultanée des deux bus est attribuée (attribution des deux bus). Un aspect important de l'invention est de classer les demandes en référence au bus qu'elles devraient utiliser, et à celui qu'elles devraient laisser libres. Le classement peut, de façon avantageuse, être réalisé à l'aide du codage des signaux décrits ci-dessus. Si l'on se réfère à présent à la figure 9, une Table 1 est montrée, celleci classant le type possible de demandes de bus par chaque bloc fonctionnel. Comme montré dans la Table 1, les maîtres du bus externe sont le dispositif de commande de rafraîchissement de DRAM 464, un canal du bloc de mJmCGDMA 430, et un dispositif externe 473. Ils soumettent un signal de demande de bus REQ = 2'blO. Les maîtres du bus du système sont l'unité centrale 422, les blocs de DDMA 424, 426 et le canal de GDMA 430, qui soumettent un signal de demande de bus REQ = 2'b01 ou REQ = 2'bll. Si l'on se réfère à présent à la figure 10, on trouve représenté un schéma pour conceptualiser encore davantage les caractéristiques des demandes. Ce type de schéma est également connu sous le nom de diagramme de Venn. L'ensemble S sert à regrouper, à rassembler ou à classer les demandes de bus du système 410. L'ensemble E rassemble les demandes de bus externe 415. Leur intersection (sous- ensemble ES) rassemble les demandes qui nécessitent les deux bus. Le sousensemble ES laisse, dans l'ensemble S, un sous-ensemble SO pour les demandes du seul bus du système, et dans l'ensemble E, un sous-ensemble EO pour les demandes du seul bus externe. L'union de E et de S (EO + ES + SO) est donnée par A, et contient Toutes les demandes. Dans une notation mathématique plus rigoureuse, si l'on suppose que la fonction n(X) est définie comme étant le nombre d'éléments de l'ensemble X, la relation est que n(A) = n(EUS) = n(EO) + n(ES) + n(SO) et n(ES) = n(EnS) = n(EnES) = n(SnES). Si l'on se réfère à présent à la figure 11, il est encore plus avantageux de montrer les demandes de la figure 9 dans les ensembles indiqués par la figure 10. Tout d'abord, l'ensemble des blocs fonctionnels établissant une demande de bus du système à l'aide d'un signal de demande de bus REQ[1:0] égal à 2'bOl ou 2'bll est défini comme étant l'ensemble S, qui est identique à l'ensemble des maîtres du bus du système. Deuxièmement, l'ensemble de blocs fonctionnels établissant une demande de bus externe à l'aide d'un signal de demande de bus REQ[l:O] égal à 2'blO ou à 2'bll est défini comme étant l'ensemble E. Troisièmement, l'ensemble de blocs fonctionnels n'établissant qu'une demande de bus du système par l'intermédiaire d'un signal de demande de bus REQ[l:0] égal à 2'bOl est défini comme étant l'ensemble SO. Quatrièmement, l'ensemble de blocs fonctionnels n'effectuant qu'une demande de bus externe par l'intermédiaire d'un signal de demande de bus REQ[il:0] égal à 2'blO est défini comme étant l'ensemble EO, qui est le même que l'ensemble des maîtres du bus externe. Cinquièmement, l'ensemble de blocs fonctionnels effectuant une demande tout à la fois pour le bus du système et le bus externe par l'intermédiaire d'un signal de demande de bus REQ[l:0] égal à 2'bll est défini comme étant l'ensemble ES. Sixièmement, l'ensemble de blocs fonctionnels établissant une demande pour un bus du système ou un bus externe par l'intermédiaire d'un signal de demande de bus REQ[l:O0] égal à 2'bOl, à 2'blO ou à 2'bll est défini comme étant l'ensemble A. La description ci-dessus facilite la description du fonctionnement des composants spéciaux de l'invention. Si l'on se réfère à nouveau à la figure 7, les opérations de l'arbitre 495 pour permettre les types de demande ci-dessus sont décrites. Les opérations sont décrites en fonction des classifications de la figure il. Cependant, les procédés de l'arbitre 495 pour attribuer les priorités sont décrits par la suite. Tout d'abord, si le bloc fonctionnel sélectionné est l'élément de l'ensemble ES (un signal de demande de bus REQ est 2'bll), seul le sélecteur de maître de bus du système 730 est attaqué. Il attribue un signal d'attribution de bus du système SGNT 11 au bloc fonctionnel sélectionné. Le sélecteur de maître de bus du système 730 attaque également le sélecteur d'esclave de bus du système 740. Le sélecteur d'esclave de bus du système 740 attaque également, de façon optionnelle, le dispositif de commande de mémoire externe 440, de telle sorte que le bloc fonctionnel de maître du bus du système auquel est attribuée la propriété du bus puisse se voir également attribuer l'utilisation du bus externe 415. Dans ce cas, le dispositif de commande de mémoire externe 440 reçoit le signal d'adresse et de commande du bus du système S16 par l'intermédiaire de la partie d'adresse et de commande 410-C du bus du système 410 à partir du bloc maître sélectionné. Le dispositif de commande de mémoire externe 440 reçoit également les données du bus du système S17 par l'intermédiaire de la partie de données 410-D du bus du système 410 à partir du bloc maître sélectionné. Le signal d'adresse et de commande S16, ainsi que les données S17, qui sont reçus, servent à la connexion avec un bus externe. Par ailleurs, si le signal de demande de bus est 2'bOl ou 2'blO, le sélecteur de maître de bus du système 730 et le sélecteur de maître de bus externe 750, respectivement, sélectionnent des blocs fonctionnels différents auxquels sont attribués des signaux d'attribution de bus. En d'autres termes, si le bloc fonctionnel sélectionné est un élément de l'ensemble EO (le signal de demande de bus REQ est 2'blO), alors, le sélecteur de maître de bus du système 730 peut de plus sélectionner un bloc fonctionnel qui sera l'un des éléments de l'ensemble SO. Autrement dit, s'il y a des blocs fonctionnels qui ont établi des demandes qui appartiennent à l'ensemble SO parmi les blocs fonctionnels restants (à l'exclusion du bloc fonctionnel sélectionné en premier), le bloc fonctionnel ayant la priorité la plus élevée parmi ces blocs fonctionnels est ensuite sélectionné. Le sélecteur de maître de bus externe 750 est attaqué de telle sorte qu'un signal d'attribution de bus externe EGNT soit transmis au bloc fonctionnel sélectionné en premier, tandis que le sélecteur de maître de bus du système 730 est attaqué de telle sorte qu'un signal d'attribution de bus du système SGNT soit transmis au bloc fonctionnel sélectionné en deuxième. Le sélecteur de maître de bus externe 750 transmet un signal d'attaque EDR pour attaquer le dispositif de commande de mémoire externe 440, de telle sorte que le maître de bus externe sélectionné puisse utiliser le bus externe 415. Le sélecteur de maître de bus du système 730 attaque le sélecteur d'esclave de bus du système 740 pour sélectionner un esclave du bus du système en fonction de l'opération du maître du bus du système sélectionné. Le sélecteur d'esclave de bus du système 740 détermine quel esclave du bus peut être utilisé à partir du signal d'adresse et de commande du bus du système S18, de façon à transmettre un signal de sélection à l'esclave du bus sélectionné. Troisièmement, si le bloc fonctionnel sélectionné est l'élément del'ensemble SO, le décodeur de demande 710 peut de plus sélectionner un bloc fonctionnel dans l'ensemble EO. Autrement dit, s'il y a des blocs fonctionnels qui appartiennent à l'ensemble EO parmi les blocs fonctionnels restants (à l'exclusion du bloc fonctionnel sélectionné en premier), le bloc fonctionnel ayant la priorité la plus élevée parmi ces blocs fonctionnels est alors sélectionné. Le sélecteur de maître de bus du système 730 est attaqué de telle sorte que le signal d'attribution de bus du système SGNT soit transmis au bloc fonctionnel sélectionné en premier, tandis que le sélecteur de maître de bus externe 750 est attaqué de telle sorte que le signal d'attribution de bus externe EGNT soit transmis au bloc fonctionnel sélectionné en deuxième. Le sélecteur de maître de bus externe 750 attaque le dispositif de commande de mémoire externe 440 de telle sorte que le maître du bus externe sélectionné puisse utiliser le bus externe 415. Si l'on se réfère à nouveau à la figure 8, des opérations du dispositif de commande de mémoire externe à entrées multiples 440 pour permettre les différents types de demandes sont décrites. Les opérations sont décrites selon les classifications de la figure 11. Lorsque le dispositif de commande de mémoire externe 440 fonctionne comme un esclave du bus du système, un maître du bus du système fonctionne comme l'élément de l'ensemble ES, de telle sorte qu'il puisse utiliser le bus du système 410 et le bus externe 415 en même temps. Dans ce cas, le sélecteur d'esclave de bus du système 740 envoie un signal SEL attaquant le dispositif de commande de mémoire externe 440 de façon à fonctionner comme un esclave du bus du système, tandis que le sélecteur de maître de bus externe 750 n'attaque pas le dispositif de commande de mémoire externe. Ensuite, le dispositif de commande de bus externe 810 envoie un signal de commande S38 au multiplexeur d'adresse et de commande 820, au multiplexeur de données d'écriture 830, et au démultiplexeur de données de lecture 840. Après cela, le dispositif de commande de bus externe 810 reçoit un signal d'adresse et de commande S16 et des données S17 par l'intermédiaire du bus du système 410 à partir du bloc fonctionnel maître du bus du système, et les décode de façon à attaquer le bus externe 415 de façon à accéder à une mémoire ou à un dispositif d'entrée/sortie à l'extérieur de la pastille. Dans ce but, le dispositif de commande de bus externe 810 envoie un signal de commande S39 de façon à attaquer les mémoires tampons à trois états 852, 854 et 856 dans un état actif. Autrement dit, lorsque l'unité centrale 82 ou le bloc de DDMA 424 établit des demandes tout à la fois pour le bus du système 410 et pour le bus externe 415, le dispositif de commande de mémoire externe 440 reçoit le signal d'adresse et de commande S16 et les données S17 depuis le bus du système 410 et attaque le bus externe 415. Par ailleurs, lorsque le dispositif de commande de mémoire externe 440 ne fonctionne pas en esclave du bus du système, mais qu'il est attaqué par le sélecteur de maître de bus externe 750 par un signal EDR, le dispositif de commande de mémoire externe 440 commande le bus externe 415 de telle sorte qu'un maître du bus externe puisse utiliser le bus externe 415. Le maître du bus externe peut être le dispositif de commande de rafraîchissement de DRAM 464, un canal du mJmCGDMA 430, ou un dispositif externe 473. Le sélecteur de maître de bus externe 750 en informe le dispositif de commande de bus externe 810 par le signal d'attaque EDR. Si le dispositif de commande de rafraîchissement de DRAM est sélectionné parmi des maîtres du bus externe, le dispositif de commande de bus externe 810 interrompt les signaux venant du multiplexeur d'adresse et de commande 820, du multiplexeur d'adresse et de commande 820, du multiplexeur de données d'écriture 830, et du démultiplexeur de données de lecture 840, et, à la place, génère et envoie un signal de commande pour rafraîchir la DRAM 484. Si le dispositif externe 473 est sélectionné, le dispositif de commande de bus externe 810 interrompt les signaux venant du multiplexeur d'adresse et de commande 820, du multiplexeur de données d'écriture 830 et du démultiplexeur de données de lecture 840, et envoie le signal de commande S39 aux mémoires tampons à trois états 852, 854 et 856 pour les mettre dans un état d'impédance élevée, de telle sorte que le dispositif externe 473 puisse attaquer le bus externe 415. Après que le canal du GDMA 430 se soit vu attribuer la propriété du bus externe pour la communication de données entre les mémoires externes (signal de demande de bus REQ = 2'blO), le dispositif de commande de mémoire externe 440 reçoit l'adresse, le signal de commande et les données S15 directement à partir du canal de GDMA, de façon à attaquer par conséquent le bus externe 415, au lieu de recevoir le signal d'adresse et de commande S16 et les données S17 du bus du système 410. A cette fin, le dispositif de commande du bus externe 810 peut être en communication directe avec le canal de GDMA par l'intermédiaire du signal de commande S38 venant du multiplexeur d'adresse et de commande 820, du multiplexeur de données d'écriture 830 et du démultiplexeur de données de lecture 840. Les signaux échangés entre le GDMA 430 et le multiplexeur d'adresse et de commande 820, le multiplexeur de données d'écriture 830 et le démultiplexeur de données de lecture 840 sont transmis par l'intermédiaire des lignes du troisième chemin 431 montré en figure 4. L'invention procure de plus des procédés qui sont décrits ci-dessous. De plus, l'invention procure un dispositif qui exécute, ou qui aide à exécuter, les procédés selon l'invention. Ce dispositif peut être construit spécialement pour les fins requises, ou il peut comprendre un ordinateur à usage général activé de façon sélective ou reconfiguré par un programme informatique mémorisé dans l'ordinateur. Les procédés et les algorithmes présentés ici ne sont pas nécessairement liés de façon inhérente à n'importe quel ordinateur ou autre dispositif particulier. En particulier, différentes machines à usage général peuvent être utilisées avec des programmes selon les présents enseignements, ou il peut s'avérer plus pratique de construire un dispositif plus spécialisé pour exécuter les étapes de procédé requises. La structure requise pour une variété de ces machines apparaîtra à partir de cette description. Des machines ou des articles utiles pour effectuer les opérations de la présente invention comprennent les ordinateurs numériques à usage général et d'autres dispositifs similaires. Dans tous les cas, on devra garder à l'esprit la distinction entre le procédé d'utilisation d'un ordinateur et le procédé de calcul lui-même. La présente invention concerne également des étapes de procédé pour utiliser un ordinateur et pour traiter des signaux électriques ou autres signaux physiques pour générer d'autres signaux physiques désirés. L'invention propose de plus un programme, et un procédé d'utilisation du programme. Le programme est réalisé de la façon la plus avantageuse sous la forme d'un programme pour une machine informatique, telle qu'un ordinateur à usage général, un ordinateur à usage spécial, un microprocesseur, etc. L'invention propose également un support de mémorisation sur lequel est mémorisé le programme selon l'invention. Le support de mémorisation est un support lisible par un ordinateur, tel qu'une mémoire, et est lu par la machine informatique mentionnée ci-dessus. Un programme est généralement défini comme une séquence d'étapes menant à un résultat désiré. Ces étapes, également connues sous le nom d'instructions, sont celles qui nécessitent des manipulations physiques de quantités physiques. Habituellement, bien que cela ne soit pas nécessaire, ces quantités prennent la forme de signaux électriques ou magnétiques susceptibles d'être mémorisés, transférés, combinés, comparés, et manipulés ou traités d'une autre façon. Lorsqu'ils sont mémorisés, ils peuvent être mémorisés sur n'importe quel support lisible par un ordinateur. Il est pratique à tout moment, principalement pour des raisons d'utilisation commune, de désigner ces signaux sous le nom de bits, de bits de données, d'échantillons, de valeurs, d'éléments, de symboles, de caractères, d'images, de termes, de nombres, ou analogues. Cependant, on gardera présent à l'esprit le fait que tous ces termes, ainsi que les termes similaires, sont associés aux quantités physiques appropriées, et que ces termes sont simplement des désignations pratiques appliquées à ces quantités physiques. Cette description détaillée est largement présentée sous forme d'organigrammes, d'images affichées, d'algorithmes, et de représentations symboliques d'opérations de bits de données à l'intérieur d'un support lisible par un ordinateur, tel qu'une mémoire. Ces descriptions et ces représentations sont le type de désignations pratiques utilisées par les personnes ayant une bonne connaissance des techniques de la programmation et/ou du traitement de données pour transmettre efficacement la substance de leur travail à d'autres personnes ayant une bonne connaissance de la technique. Une personne ayant une bonne connaissance de la technique de la programmation peut utiliser cette description pour générer facilement des instructions spécifiques pour réaliser un programme selon la présente invention. Cependant, aux fins d'économie, les organigrammes utilisés pour décrire les procédés selon l'invention ne sont pas répétés dans ce document pour décrire un logiciel selon l'invention. Souvent, dans un but pratique uniquement, on préfère réaliser et décrire un programme sous la forme de différents modules ou éléments de logiciel distincts interconnectés, connus également collectivement sous le nom de logiciel. Toutefois, ceci n'est pas nécessaire, et il peut y avoir des cas dans lesquels les modules sont agrégés de façon équivalente en un programme unique avec des limites peu définies. Dans tous les cas, les modules ou les éléments de logiciel selon la présente invention peuvent être réalisés par eux-mêmes, ou en combinaison avec d'autres. Même s'il est dit que le programme peut être mémorisé dans un support lisible par un ordinateur, il apparaîtra clairement à une personne ayant une bonne connaissance de la technique qu'il n'est pas nécessaire qu'il s'agisse d'une mémoire unique, ou même d'une machine unique. Différentes parties, modules ou éléments de celui- ci peuvent résider dans des parties séparées, ou même dans des machines séparées. Les machines séparées peuvent être connectées directement, ou par l'intermédiaire d'un réseau, tel qu'un réseau local (RL), ou un réseau mondial, tel que l'Internet. Dans le présent cas, des procédés selon l'invention sont réalisés par des opérations de machine. En d'autres termes, des formes de réalisation du programme selon l'invention sont réalisées de telle sorte qu'elles exécutent des procédés selon l'invention qui sont décrits dans ce document. Ceux-ci peuvent être, de façon optionnelle, exécutés en relation avec un ou plusieurs opérateurs humains qui exécutent certains d'entre eux, mais non la totalité d'entre eux. Comme pour ce qui précède, il n'est pas nécessaire que les utilisateurs soient situés ensemble au même endroit, mais chacun d'entre eux peut simplement avoir une machine qui renferme une partie du programme. D'une autre façon, certaines de ces machines peuvent fonctionner automatiquement, sans utilisateurs et/ou indépendamment les unes des autres. Si l'on se réfère à présent à la figure 12, un schéma est tout d'abord montré pour visualiser en partie des classements pour des procédés qui sont ensuite décrits selon une forme de réalisation de l'invention. On se souviendra que les classements de la figure 12 ne sont qu'un seul exemple, et que d'autres classements sont possibles selon l'invention. Selon le procédé d'arbitrage hybride, les demandes 422- 1, 424-1, 426-1, 428-1, 428-2, 428-3, 428-4, 464-1 sont tout d'abord rassemblées par groupes selon les blocs maîtres d'o elles sont originaires. Chaque groupe contient des demandes d'importance équivalente. La demande 464-1 venant de la DRAM 464 est mise dans le Groupe E toute seule. Les demandes 424-1, 426-1, 428-1, 428-2, 428-3, 428- 4 sont rassemblées dans le Groupe G, à partir des blocs de DDMA 424, 426, et de quatre canaux du GDMA 430, respectivement. Par ailleurs, la demande 422-1 venant l'unité centrale 422 est mise dans le groupe H toute seule. Ensuite, les groupes sont classés en fonction de leur importance. Le Groupe E (demande de rafraîchissement de DRAM) est classé comme étant le plus important, et le Groupe G et le Groupe H sont rassemblés dans un groupe composite, le Groupe F, comme étant équivalents. On notera que, dans la configuration de la figure 12, il n'y a qu'un seul schéma, pour l'adressage des demandes aussi bien du bus interne que du bus externe pour un arbitre unique 495. De plus (ceci n'étant pas représenté), il y a le fait que les demandes sont également classées en fonction de celui des deux bus qu'elles devraient utiliser. Des procédés selon l'invention sont à présents décrits. Si l'on se réfère à la figure 13, un organigramme 1300 est utilisé pour illustrer un procédé général selon une forme de réalisation de l'invention. Selon une étape 1310, toutes demandes additionnelles sont entrées dans un arbitre 495. Ceci se produit habituellement une fois pour chaque cycle de fonctionnement. Selon une étape suivante 1320, les demandes entrées sont caractérisées en fonction des bus qu'elles nécessitent. En d'autres termes, en fonction du fait qu'elles devraient nécessiter un bus du système sur la pastille, un bus externe à la pastille, ou les deux. A titre d'exemple, une telle caractérisation a été faite dans la figure 11 ci-dessus, au niveau conceptuel. La caractérisation peut être faite par un codage spécial des signaux de demande, comme décrit ci-dessus. Selon une étape suivant:e 1330, l'une des demandes entrées est identifiée, celle-ci devant utiliser uniquement des bus disponibles parmi les bus. Si l'étape est répétée, une deuxième (et une troisième) demandes pourraient être identifiées simultanément par cette étape 1330. Selon une étape suivante optionnelle 1340, l'étape précédente 1330 peut être exécutée en considérant également les classements des demandes. Les classements (tels que ceux de la figure 12) peuvent être préétablis, et donnés sous la forme de classements absolus ou de classements relatifs. Les classements peuvent également considérer l'historique d'attente d'une demande, favorisant une demande qui a attendu plus longtemps parmi des demandes égales. Selon une étape suivante 1350, il est demandé si l'attribution de la demande identifiée ci-dessus laissera l'un ou l'autre des bus disponibles. Si c'est oui, l'exécution retourne à l'étape 1330, et une autre demande est identifiée. Dans le cas contraire, alors, selon une étape suivante 1360, toutes les demandes identifiées jusqu'à présent sont exécutées simultanément. Ceci est accompli en satisfaisant toutes les demandes identifiées, de préférence simultanément. L'exécution peut ensuite retourner à l'étape 1310. Si l'on se réfère à présent à la figure 14, un organigramme 1400 est utilisé pour illustrer un procédé général selon une forme de réalisation de l'invention. Selon une étape 1410, toutes les demandes additionnelles sont entrées, de façon similaire à l'étape 1310 ci-dessus. Selon une étape suivante 1420, les demandes entrées sont caractérisées en fonction des bus qu'elles nécessitent, de façon similaire à l'étape 1320 ci-dessus. Selon une étape suivante 1430, les demandes sont classées, comme décrit ci-dessus. Selon une étape suivante 1440, la demande avec la priorité la plus élevée est identifiée. Selon une étape suivante 1450, il est déterminé quels bus seraient libres si toutes les demandes identifiées étaient attribuées. S'il n'y en a aucun, alors, selon une étape suivante 1460, les demandes identifiées sont satisfaites, et l'exécution peut retourner à l'étape 1410. Si non, alors, selon une étape suivante 1470, la demande avec la priorité la plus élevée suivante est identifiée. Selon une étape suivante 1480, il est demandé si la dernière demande identifiée peut être exécutée (si elle a été satisfaite) uniquement par les bus qui devraient être libres. Si c'est oui, alors, l'exécution retourne à l'étape 1450. Dans le cas contraire, alors, selon une étape suivante 1490, il est déterminé si la dernière demande identifiée était la dernière des demandes entrées. Dans le cas contraire, alors, l'exécution se poursuit par l'étape 1470, pour examiner une autre demande. Si c'est oui, alors, l'exécution se poursuit par l'étape 1460. Si l'on se réfère à présent à la figure 15, un organigramme 1500 est utilisé pour illustrer un procédé particulier selon l'invention. On appréciera le fait que les étapes de la figure 15 montrent le fonctionnement de chaque bloc fonctionnel dans l'arbitre de bus de la figure 7 ou de la figure 8. Etape 1510: Le décodeur de demande 710 vérifie si un signal de demande de bus (REQ) a été entré. S'il y a une demande de bus, le déroulement du traitement passe à l'étape 1520, tandis que, s'il n'y a pas de demande de bus, le décodeur de demande 710 attend une demande de bus dans l'étape 1510. Etape 1520: Le décodeur de demande 710 sélectionne le bloc fonctionnel ayant la priorité la plus élevée parmi le ou les bloc(s) fonctionnel(s) soumettant des demandes de bus selon un algorithme de priorité préprogrammé, en se référant au programmateur de priorité 720. Le déroulement du traitement passe à l'étape 1530. Etape 1530: Une vérification est faite pour savoir si le signal de demande de bus du bloc fonctionnel sélectionné au cours de l'étape 1520 est 2'bll, ce qui correspondrait au groupe ES. Si le signal de demande de bus est 2'bll, le déroulement du traitement passe à l'étape 1540, tandis que, dans le cas contraire, le déroulement du traitement passe à l'étape 1550. Etape 1540: Le décodeur de demande 710 attaque le sélecteur de maître de bus du système 730 de telle sorte que le bloc fonctionnel sélectionné au cours de l'étape 1520 puisse se voir attribuer un signal d'attribution de bus du système SGNT afin d'utiliser un bus du système. Le déroulement du traitement passe à l'étape 1620. Etape 1550: Il est vérifié que le signal de demande de bus du bloc fonctionnel sélectionné au cours de l'étape 1520 est 2'bOl, ce qui correspond au groupe SO. Si le signal de demande de bus est 2'bOl, le déroulement du traitement passe à l'étape 1560, tandis que, dans le cas contraire, le déroulement du traitement passe à l'étape 1590. Etape 1560: Une vérification est faite pour savoir s'il y a des blocs fonctionnels qui soumettent des signaux de demande de bus 2'blO correspondant à l'ensemble EO parmi les blocs fonctionnels restants à l'exception du bloc fonctionnel sélectionné au cours de l'étape 1520. Si de tels blocs fonctionnels existent, le déroulement du traitement passe à l'étape 1570, tandis que, s'il n'en existe pas, le déroulement du traitement passe à l'étape 1580. Etape 1570: Le décodeur de demande 710 sélectionne le bloc fonctionnel ayant la priorité la plus élevée parmi les blocs fonctionnels dans l'ensemble EO. Ensuite, le décodeur de demande 710 attaque le sélecteur de maître de bus du système 730 de telle sorte qu'un signal d'attribution de bus du système SGNT soit délivré au bloc fonctionnel sélectionné au cours de l'étape 1520, tandis que le décodeur de demande 710 attaque le sélecteur de maître de bus externe 750 de telle sorte qu'un signal d'attribution de bus externe EGNT soit délivré au bloc fonctionnel sélectionné au cours de l'étape 1570. Le déroulement du traitement passe à l'étape 1620. Etape 1580: Le décodeur de demande 710 attaque uniquement le sélecteur de maître de bus du système 730, de telle sorte que le signal d'attribution de bus du système SGNT soit délivré au bloc fonctionnel sélectionné au cours de l'étape 1520. Le déroulement du traitement passe à l'étape 1620. Etape 1590: Une vérification est faite pour savoir s'il y a des blocs fonctionnels soumettant des signaux de demande de bus 2'blO correspondant à l'ensemble SO parmi les blocs fonctionnels restants à l'exception du bloc fonctionnel sélectionné au cours de l'étape 1520. Si ces blocs fonctionnels existent, le déroulement du traitement passe à l'étape 1600, tandis que, s'ils n'existent pas, le déroulement du traitement passe à l'étape 1610. Etape 1600: Le décodeur de demande 710 sélectionne le bloc fonctionnel ayant la priorité la plus élevée parmi les blocs fonctionnels dans l'ensemble SO. Ensuite, le décodeur de demande 710 attaque le sélecteur de maître de bus externe 750 de telle sorte qu'un signal d'attribution de bus externe EGNT soit délivré au bloc fonctionnel sélectionné lors de l'étape 1520, tandis qu'il attaque le sélecteur de maître de bus du système 730 de telle sorte que le signal d'attribution de bus du système SGNT soit délivré au bloc fonctionnel sélectionné au cours de l'étape 1520. Le déroulement du traitement passe à l'étape 1620. Etape 1610: Le décodeur de demande 710 attaque uniquement le sélecteur de maître de bus externe 750, de telle sorte que le signal d'attribution de bus externe EGNT soit délivré au bloc fonctionnel sélectionné lors de l'étape 1520. Le déroulement du traitement passe à l'étape 1620. Etape 1620: Si le sélecteur de maître de bus du système 730 sélectionne un maître du bus du système, le sélecteur de maître de bus du système 730 attaque le sélecteur d'esclave de bus du système 740 de telle sorte qu'un esclave du bus du système approprié puisse être sélectionné en fonction de l'opération du maître du bus du système sélectionné. En particulier, si le maître du bus du système sélectionné est l'élément de l'ensemble ES, le sélecteur d'esclave de bus du système 740 attaque le dispositif de commande de mémoire externe 440, qui est esclave du bus du système, de telle sorte que le bloc fonctionnel sélectionné au cours de l'étape 1520 utilise simultanément le bus du système et le bus externe. Si le sélecteur de maître de bus externe 750 sélectionne un maître du bus externe, le sélecteur de maître de bus externe 750 attaque le dispositif de commande de mémoire externe 440 afin de commander le bus externe. Le programmateur de priorité 720 réajuste la priorité de chaque bloc fonctionnel selon un programme. Le déroulement du traitement passe ensuite à l'étape 1630. On clarifiera le fait que l'étape 1620 est optionnelle. Dans une autre forme de réalisation de l'invention, l'étape 1620 n'est pas incluse, et le déroulement du traitement passe directement à l'étape 1630. Etape 1630: Une vérification est faite pour savoir si l'opération des blocs fonctionnels sélectionnés a été achevée. Si l'opération est achevée, le déroulement du traitement retourne à l'étape 1510, tandis que, si ce n'est pas le cas, le déroulement du traitement continue à attendre l'achèvement pendant l'étape 1630. Si l'on se réfère à présent à la figure 16, des vues instantanées sont représentées, celles-ci résultant d'un arbitrage de bus selon un mode d'arbitrage de bus selon une forme de réalisation de la présente invention. on appréciera le fait que les signaux appropriés sont montrés à la suite des demandes, pour caractériser les demandes en fonction des bus qu'elles devraient utiliser. L'un des aspects importants de l'invention est que les demandes sont traitées de façon non hiérarchique pour être utilisées par des maîtres du bus du système de la pastille et du bus externe, que ces derniers se trouvent sur la pastille ou hors de la pastille. Autrement dit, les blocs de l'ensemble A sont adressés, et non pas seulement ceux de l'ensemble S. On note qu'un autre aspect est que, dans certains cas, des demandes disparates sont effectuées simultanément. De plus, la priorité de tous les blocs fonctionnels, sur la pastille et hors de la pastille, peut être programmée à l'aide d'un arbitre unique 495. La figure 17 illustre une Table 3 pour comparer l'exécution d'une configuration de l'invention par rapport à celles de la technique existante. La Table 3 travaille en termes de probabilités. Pour la Table 3, les hypothèses suivantes ont été réalisées. Premièrement, le fait que la vitesse à laquelle chaque bloc fonctionnel exécute son opération est rendue égale si les blocs fonctionnels ayant la même priorité effectuent leurs opérations pendant une période de temps suffisante. Deuxièmement, le fait que les ensembles de blocs fonctionnels, à savoir les ensembles EO, ES et SO, comportent tous un ou plusieurs éléments. Dans la Table 3, la probabilité d'exécution d'une opération est déterminée par ensemble. Pour la Table 3, l'utilisation des bus est définie comme le taux d'utilisation de chaque bus durant l'opération réelle de chaque bloc fonctionnel ayant la propriété du bus. Le cas dans lequel le bloc fonctionnel ayant la propriété du bus du système ne peut pas exécuter son opération du fait de l'absence de la propriété du bus externe (comme montré en figure 3D) est exclu de l'utilisation des bus du mode d'arbitrage de bus hiérarchique classique dans la Table 3. Comme cela apparaît de façon évidente à partir de la Table 3, selon le mode d'arbitrage de bus exclusif, la probabilité d'exécution d'une opération par tous les éléments est identique. Toutefois, selon le mode d'arbitrage de bus hiérarchique classique et selon la présente invention, chaque ensemble a une valeur différente dans la probabilité de celui-ci. Dans le mode d'arbitrage de bus exclusif classique, la probabilité pour que les éléments des ensembles EO, ES et SO ayant la propriété des bus exécutent leurs opérations peut être obtenue à partir des équations (1), (2) et (3): n(EO)1 1 () n(A) n(EO) n(A) n(ES) 1 12 î)x = (2) n(A) n(ES) n(A) n(SO)1 1 (3) n(A) n(SO) n(A) De plus, l'utilisation des bus lors de l'exécution d'une opération par les éléments des ensembles EO, ES et SO selon le mode d'arbitrage de bus exclusif classique peut être obtenue à partir de l'équation (4): la probabilité pour que les éléments des ensembles EO, ES et SO ayant la propriété des bus exécutent leurs opérations peut être obtenue à partir des équations (5), (6), et (7) n(So) 1) +(nxS) 1 1) n(ES) + 2n(S0) x +i --x x- (5) n(s) n %0)n(s)nô)2 2r(S) n(EO) n(ES)1 1 1o6 n(S) n(ES) 2 2n(S) n(So)1 1 (7) n(S) n(So) n(S) De plus, l'utilisation des bus selon le mode d'arbitrage de bus hiérarchique classique peut être obtenue à partir de l'équation (8): (nES+2n(so) 1 + (nSO)1 3En(S) 1+n d'arbitrage de bus exclusif classique. De plus, le mode d'arbitrage de bus selon la présente invention, le mode d'arbitrage de bus hiérarchique classique et le mode d'arbitrage de bus exclusif classique sont dans l'ordre de taille suivant pour une utilisation de bus: (Equation (12) > Equation (8) > Equation (4)). Par conséquent, le mode d'arbitrage de bus selon la présente invention permet la programmation de la priorité de tous les blocs fonctionnels et autorise une utilisation de bus résultante élevée. Une personne ayant une bonne connaissance de la technique sera susceptible de mettre en pratique la présente invention à la lumière de la description présente dans ce document, qui doit être considérée dans son entier. De nombreux détails ont été exposés pour permettre une compréhension plus complète de l'invention. Dans d'autres cas, des éléments et caractéristiques bien connus n'ont pas été décrits en détail afin de ne pas obscurcir inutilement l'invention. Bien que l'invention ait été décrite sous sa forme préférée, les formes de réalisation spécifiques de celle-ci décrites et illustrées ici ne doivent pas être considérées dans un sens limitatif. En réalité, il apparaîtra aisément aux personnes ayant une bonne connaissance de la technique, à la lumière de la présente description, que l'invention peut être modifiée de nombreuses façons. L'inventeur considère que l'objet de l'invention comprend toutes les combinaisons et sous- combinaisons des différents éléments, caractéristiques, fonctions et/ou propriétés décrits ici. Les revendications qui suivent définissent certaines combinaisons et sous-combinaisons, qui sont considérées comme nouvelles et non évidentes. Des revendications additionnelles pour d'autres combinaisons et sous- combinaisons de caractéristiques, de fonctions, d'éléments et/ou de propriétés peuvent être présentées dans ce document ou dans un document associé. REVENDICATIONS 1. Dispositif à semiconducteurs caractérisé en ce qu'il comprend: une pastille (405; 505; 605); une pluralité de premiers blocs sur la pastille (405; 505; 605); un bus du système (410; 610-L, 610-R; 410-C, 410-D) sur la pastille (405; 505; 605) couplé avec les premiers blocs; un bus externe (415; 415-C, 415D) pour coupler un bloc double parmi les premiers blocs à une pluralité de deuxièmes blocs extérieurs à la pastille (405; 505; 605); et un arbitre multi-juridictionnel unique (495; 595; 695) sur la pastille (405; 505; 605) adapté pour recevoir des demandes pour la propriété du bus du système (410; 610-L, 610-R; 410-C, 410-D) et du bus externe (415; 415- C, 415-D), pour classer toutes les demandes reçues selon un programme de priorité programmable, pour transmettre un premier signal d'attribution au premier bloc double concernant une première propriété du bus externe (415; 415-C, 415-D), et pour transmettre un deuxième signal d'attribution concernant une deuxième propriété du bus du système (410; 610-L, 610-R; 410-C, 410-D) à un autre des premiers blocs, qui est simultanée à la première propriété. 2. Dispositif selon la revendication 1, caractérisé en ce que l'arbitre (495; 595; 695) comprend: un décodeur de demande (710) adapté pour recevoir un signal de demande à partir du premier bloc double fonctionnant en maître du bus externe (415; 415-C, 415-D) et un autre signal de demande venant d'un autre des premiers blocs fonctionnant en maître du bus du système (410; 610-L, 610-R; 410-C, 410-D); un programmateur de priorité (720) pour recevoir une sortie du décodeur de demande (710); un sélecteur de maître de bus du système (730) pour recevoir une sortie du programmateur de priorité (720) contenant des données concernant une première priorité la plus élevée, et également adapté pour transmettre le premier signal d'attribution en réponse à la première priorité la plus élevée; et un sélecteur de maitre de bus externe (750) pour recevoir une sortie du programmateur de priorité (720), contenant des données concernant une deuxième priorité la plus élevée, et également adapté pour transmettre le deuxième signal d'attribution en réponse à la deuxième priorité la plus élevée. 3. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend de plus: un premier commutateur de bus (518) sur la pastille (505; 605); un bus du système auxiliaire (516) sur la pastille (505; 605), couplé au bus du système (410; 610-L, 610-R) par l'intermédiaire du premier commutateur de bus (518); et une pluralité de troisièmes blocs sur la pastille (505; 605), couplés au bus du système auxiliaire (516); et en ce que l'arbitre (595; 595) est adapté pour transmettre un troisième signal d'attribution à l'un des troisièmes blocs, concernant une troisième propriété du bus du système auxiliaire (516), qui doit être simultanée à la première propriété. 4. Dispositif selon la revendication 1, caractérisé en ce que: le bus du système est divisé en une partie gauche (610- L) et une partie droite (610-R) séparées par un deuxième commutateur de bus (612); et l'arbitre (695) est adapté pour transmettre un signal de commande au deuxième commutateur de bus (612). 5. Dispositif caractérisé en ce qu'il comprend: une pastille de semiconducteurs (405; 505; 605); un bus du système (410; 610-L, 610-R; 410-C, 410-D) sur la pastille (405; 505; 605); un bus externe (415; 415-C, 415-D); un troisième chemin (431) distinct du bus du système (410; 610-L, 610-R; 410-C, 410-D) et du bus externe (415; 415-C, 415-D); et une pluralité de premiers blocs sur la pastille (405; 505; 605), couplés directement au bus du système (410; 610-L, 610-R; 410-C, 410-D); en ce que: au moins l'un des premiers blocs est un dispositif de commande de mémoire externe (440) couplé au bus externe (410; 610-L, 610-R; 410-C, 410-D), et adapté pour commander au moins un dispositif de mémoire qui est extérieur à la pastille (405; 505; 605); et en ce que: un autre des premiers blocs est un bloc d'accès en mémoire direct général à canaux multiples multi- juridictionnel (430) qui est couplé au dispositif de commande de mémoire externe (440) par l'intermédiaire du troisième chemin (431). 6. Dispositif selon la revendication 5, caractérisé en ce que le dispositif de commande de mémoire externe (440) comprend: un dispositif de commande de bus externe (810) pour commander le bus externe (415; 415- C, 415-D); un multiplexeur d'adresse et de commande (820) adapté pour recevoir des entrées d'adresse et de commande aussi bien du bus du système (410; 610-L, 610-R; 410-C, 410-D) que du bloc d'accès en mémoire direct général à canaux multiples multi-juridictionnel (430) et adapté pour transférer l'une des entrées d'adresse et de commande reçues au dispositif de commande de bus externe (810); un multiplexeur de données d'écriture (830) adapté pour recevoir des entrées de données aussi bien du bus du système (410; 610-L, 610-R; 410-C, 410-D) que du bloc d'accès en mémoire direct général à canaux multiples multi- juridictionnel (430), et adapté pour transférer l'une des entrées de données reçues au dispositif de commande de bus externe (810); et un démultiplexeur de données de lecture (840) adapté pour recevoir des entrées de données depuis le dispositif de commande de bus externe (810), et adapté pour transférer les entrées de données reçues à l'un parmi le bus du système (410; 610-L, 610-R; 410-C, 410-D) et le bloc d'accès en mémoire direct général à canaux multiples multi- juridictionnel (430) de la pastille (405; 505; 605). 7. Dispositif selon la revendication 6, caractérisé en ce que: le multiplexeur d'adresse et de commande (820), le multiplexeur de données d'écriture (830) et le démultiplexeur de données de lecture (840) sont commandés par des entrées venant du dispositif de commande de bus externe (810). 8. Dispositif selon la revendication 6, caractérisé en ce qu'il comprend de plus: au moins une mémoire tampon (852, 854, 856) couplée entre le dispositif de commande de bus externe (810) et le bus externe (410; 610-L, 610-R; 410-C, 410-D). 9. Dispositif selon la revendication 5, caractérisé en ce qu'il comprend de plus: un arbitre multi-juridictionnel (495; 595; 695) sur la pastille (405; 505; 605) pour transmettre un premier signal d'attribution à l'un des premiers blocs en ce qui concerne une première propriété du bus du système (410; 610-L, 610-R; 410-C, 410-D) et pour transmettre un deuxième signal d'attribution au dispositif de mémoire externe en ce qui concerne une deuxième propriété du bus externe (415; 415-C, 415-D), qui est simultanée à la première propriété. 10. Dispositif selon la revendication 9, caractérisé en ce que l'arbitre (495; 595; 695) comprend: un décodeur de demande (710) pour recevoir un signal de demande depuis l'un parmi le dispositif de mémoire externe et l'un des premiers blocs; un programmateur de priorité (720) pour recevoir une sortie du décodeur de demande (710); un sélecteur de maître de bus du système (730) pour recevoir une première sortie du programmateur de priorité (720), contenant des données concernant une première priorité la plus élevée, et également adapté pour transmettre le premier signal d'attribution en réponse à la première priorité la plus élevée; et un sélecteur de maître de bus externe (750) pour recevoir une deuxième sortie du programmateur de priorité (720), contenant des données concernant une deuxième priorité la plus élevée, et également adapté pour transmettre le deuxième signal d'attribution en réponse à la deuxième priorité la plus élevée. 11. Dispositif selon la revendication 10, caractérisé en ce que l'arbitre (495; 595; 695) comprend de plus: un sélecteur d'esclave de bus du système (740) pour transmettre un signal de sélection à l'un des premiers blocs en réponse à une troisième sortie ayant pour origine le programmateur de priorité (720). 12. Dispositif selon la revendication 11, caractérisé en ce que: la troisième sortie est tout d'abord reçue et décodée par le sélecteur de maître de bus du système (730); et le sélecteur d'esclave de bus du système (740) est adapté pour recevoir du sélecteur de maître de bus du système (730) un signal correspondant en réponse à la troisième sortie. 13. Dispositif selon la revendication 9, caractérisé en ce que le dispositif de commande de mémoire externe (440) comprend: un dispositif de commande de bus externe (810) pour commander le bus externe (415; 415- C, 415-D); un multiplexeur d'adresse et de commande (820) adapté pour recevoir des entrées d'adresse et de commande tout à la fois depuis le bus du système (410; 610-L, 610-R; 410- C, 410-D) et depuis le bloc d'accès en mémoire direct général à canaux multiples multi-juridictionnel (430) selon la première propriété, et adapté pour transférer l'une des entrées d'adresse et de commande reçues au dispositif de commande de bus externe (810) selon la deuxième propriété; un multiplexeur de données d'écriture (830) adapté pour recevoir des entrées de données tout à la fois depuis le bus du système (410; 610-L, 610-R; 410-C, 410-D) et depuis le bloc d'accès en mémoire direct général à canaux multiples multi-juridictionnel (430), et adapté pour transférer l'une des entrées de données reçues au dispositif de commande bus externe (810); et un démultiplexeur de données de lecture (840) adapté pour recevoir des entrées de données depuis le dispositif de commande de bus externe (810), et adapté pour transférer les entrées de données reçues à l'un parmi le bus du système (410; 610-L, 610-R; 410-C, 410-D) et le bloc d'accès en mémoire direct général à canaux multiples multi- juridictionnel (430). 14. Dispositif selon la revendication 13, caractérisé en ce que: le multiplexeur d'adresse et de commande (820), le multiplexeur de données d'écriture (830) et le démultiplexeur de données de lecture (840) sont commandés par des entrées venant du dispositif de commande de bus externe (810). 15. Dispositif selon la revendication 13, caractérisé en ce qu'il comprend de plus: au moins une mémoire tampon (852, 854, 856) couplée entre le dispositif de commande de bus externe (810) et le bus externe (415; 415-C, 415-D). 16. Dispositif selon la revendication 13, caractérisé en ce que: le dispositif de commande de bus externe (810) est adapté pour recevoir un signal d'attribution de bus externe depuis l'arbitre (495; 595; 695) pour commander le bus externe (410; 610-L, 610-R; 410-C, 410-D) comme un maître. 17. Dispositif selon la revendication 13, caractérisé en ce que: le dispositif de commande de bus externe (810) est adapté pour recevoir un signal de sélection depuis l'arbitre (495; 595; 695) pour être commandé comme un esclave. 18. Article caractérisé en ce qu'il comprend: un support de mémorisation, ledit support de mémorisation comportant, mémorisées sur celui-ci, des instructions qui, lorsqu'elles sont exécutées par au moins un dispositif, ont pour résultat: la réception d'une pluralité de demandes; la caractérisation des demandes reçues en ce qui concerne le fait qu'elles devront ou non utiliser l'un parmi un bus du système (410; 610-L, 610-R; 410-C, 410-D) d'un système (400; 500; 600) sur une pastille (405; 505; 605), un bus externe (415; 415-C, 415-D) du système (400; 500; 600), et les deux bus (410; 610-L, 610-R; 410-C, 410-D; 415; 415-C, 415-D); l'attribution de priorités aux demandes en fonction de classements préétablis; la sélection d'une première des demandes ayant une priorité la plus élevée parmi les priorités; la détermination du fait qu'au moins l'un parmi le bus du système (410; 610-L, 610-R; 410-C, 410-D) et le bus externe (415; 415-C, 415-D) devrait être libre si la première demande était attribuée; et si c'est le cas, la sélection d'une deuxième des demandes qui peuvent être exécutées par au moins l'un des bus qui devraient être libres, et, ensuite, la satisfaction simultanée de la première demande et de la deuxième demande. 19. Article selon la revendication 18, caractérisé en ce que les instructions ont de plus pour résultat: la détermination du fait qu'une demande ayant une deuxième des priorités peut être la deuxième demande. 20. Article selon la revendication 18, caractérisé en ce que les instructions ont de plus pour résultat: si la demande ayant la deuxième des priorités ne peut pas être la deuxième demande, la détermination du fait qu'une demande ayant une troisième des priorités peut être la deuxième demande. 21. Article caractérisé en ce qu'il comprend: un support de mémorisation, ledit support de mémorisation comportant, mémorisées sur celui-ci, des instructions qui, lorsqu'elles sont exécutées par au moins un dispositif, ont pour résultat: la satisfaction d'une demande par un bloc d'accès en mémoire direct général à canaux multiples multi- juridictionnnel (mJmCGDMA) (430) sur une pastille (405; 505; 605) pour commander seulement un bus du système (410; 610-L, 610-R; 410-C, 410-D) sur un système (400; 500; 600) sur une pastille (405; 505; 605); et ensuite, la satisfaction d'une demande par le bloc d'accès en mémoire direct général à canaux multiples multi- juridictionnel (430) pour commander uniquement un bus externe (415; 415-C, 415-D) dans un système hors de la pastille (405; 505; 605). 22. Article selon la revendication 21, caractérisé en ce que les instructions ont de plus pour résultat: la satisfaction, ensuite, d'une demande par le bloc d'accès en mémoire direct général à canaux multiples multi- juridictionnel (430) pour commander tout à la fois le bus du système (410; 610-L, 610-R; 410-C, 410-D) et le bus externe (415; 415-C, 415-D) simultanément. 23. Procédé pour une pastille de semiconducteurs (405; 505; 605) comportant une pluralité de blocs fonctionnels sur la pastille (405; 505; 605), au moins un bus du système (410; 610-L, 610-R; 410-C, 410-D) sur la pastille (405; 505; 605) pour connecter au moins certains des blocs, et un bus externe (415; 415-C, 415-D) pour au moins l'un des blocs fonctionnels afin d'échanger des données avec des dispositifs hors de la pastille (405; 505; 605), le procédé étant caractérisé en ce qu'il comprend: réception d'une pluralité de demandes; la caractérisation des demandes reçues en ce qui concerne le fait qu'elles devraient ou non utiliser le bus du système (410; 610-L, 610-R; 410-C, 410-D), le bus externe (415; 415-C, 415-D), et les deux bus (410; 610-L, 610-R; 410-C, 410-D; 415; 415-C, 415-D); la sélection d'une première des demandes; l'identification des bus qui devraient être libres si la première demande était satisfaite; la sélection d'une deuxième des demandes qui peut être effectuée par au moins l'un parmi le bus du système (410; 610-L, 610-R; 410-C, 410-D) et le bus externe (415; 415- C, 415-D) qui devrait être libre si la première demande était satisfaite; et la satisfaction de la deuxième demande simultanément à la satisfaction de la première demande. 24. Procédé selon la revendication 23, caractérisé en ce qu'il comprend de plus: l'attribution de priorités non hiérarchiques respectives à toutes les demandes par un arbitre multi- juridictionnel unique (495; 595; 695) de pastille (405; 505; 605); et en ce que la première demande est celle avec une priorité la plus élevée des priorités. 25. Procédé selon la revendication 23, caractérisé en ce qu'il comprend de plus: l'identification de tous les bus sur la pastille (505; 605) qui devraient être libres si la première demande et la deuxième demande étaient exécutées simultanément; la sélection d'une troisième des demandes qui peut être exécutée par un bus du système auxiliaire (516) sur la pastille (505; 605) qui devrait être libre si la première demande et la deuxième demande étaient exécutées simultanément; et la satisfaction de la troisième demande simultanément à la satisfaction de la première demande. 26. Procédé selon la revendication 23, caractérisé en ce qu'il comprend de plus: le transfert d'un premier jeu de données par l'intermédiaire du bus du système (410; 610-L, 610-R; 410-C, 410-D), conformément à la première demande satisfaite; le transfert d'un deuxième jeu de données par l'intermédiaire du bus externe (415; 415-C, 415-D), conformément à la deuxième demande satisfaite simultanément au transfert du premier jeu de données; et le transfert d'un troisième jeu de données par l'intermédiaire du bus du système auxiliaire (516), correspondant à la troisième demande satisfaite simultanément au transfert du premier jeu de données. 27. Procédé selon la revendication 23, caractérisé en ce qu'il comprend de plus: le transfert d'un jeu de données unique par l'intermédiaire du bus du système auxiliaire (516), du bus du système (410; 610-L, 610-R; 410-C, 410-D), et du bus externe (415; 415-C, 415-D;, conformément aux première, deuxième et troisième demandes satisfaites. 28. Procédé pour une pastille de semiconducteurs (405; 505; 605) comportant un bloc d'unité centrale (422) sur la pastille (405; 505; 605), un deuxième bloc fonctionnel sur la pastille (405; 505; 605), au moins un bus du système (410; 610-L, 610-R; 410-C, 410-D) sur la pastille (405; 505; 605) pour connecter les blocs sur la pastille (405; 505; 605), un dispositif de commande de rafraîchissement de mémoire vive dynamique (DRAM) (464) sur la pastille (405; 505; 605) et un bus externe (415; 415- C, 415-D), le procédé étant caractérisé en ce qu'il comprend: la réception d'une pluralité de demandes, une première d'entre elles venant du dispositif de commande de rafraîchissement de DRAM (464); l'examen du fait qu'une deuxième des demandes restantes vise ou non à utiliser uniquement le bus du système (410 610-L, 610-R; 410-C, 410-D); et si c'est le cas, la satisfaction des première et deuxième demandes de telle sorte qu'elles soient exécutées simultanément. 29. Procédé selon la revendication 28, caractérisé en ce qu'il comprend de plus: l'attribution de priorités aux demandes; la sélection d'une demande ayant une deuxième des priorités; et la détermination du fait que la demande sélectionnée peut ou non être la deuxième demande. 30. Procédé selon la revendication 28, caractérisé en ce qu'il comprend de plus: si la demande ayant la deuxième des priorités ne peut pas être la deuxième demande, la détermination du fait qu'une demande ayant une troisième des priorités peut ou non être la deuxième demande. 31. Procédé pour une pastille de semiconducteurs (405 505; 605) comportant une pluralité de blocs fonctionnels sur la pastille (405; 505; 605), au moins un bus du système (410; 610-L, 610-R; 410-C, 410-D) sur la pastille (405; 505; 605) pour connecter au moins certains des blocs, et un bus externe (415; 415-C, 415-D) pour au moins l'un des blocs fonctionnels pour échanger des données avec des dispositifs hors de la pastille (405; 505; 605), le procédé étant caractérisé en ce qu'il comprend: la réception d'une pluralité de demandes; la caractérisation des demandes reçues en fonction du fait qu'elles devraient utiliser l'un parmi le bus du système (410; 610-L, 610-R; 410-C, 410-D), le bus externe (415; 415-C, 415-D) et les deux bus (410; 610-L, 610-R; 410-C, 410-D; 415; 415-C, 415-D); l'attribution de priorités aux demandes en fonction de classements préétablis; la sélection d'une première des demandes ayant une priorité la plus élevée parmi les priorités; la détermination du fait qu'au moins l'un parmi le bus du système (410; 610-L, 610-R; 410-C, 410-D) et le bus externe (415; 415-C, 415-D) qui serait disponible si la première demande était satisfaite; et si c'est le cas, la sélection d'une deuxième des demandes qui peut être exécutée par au moins l'un des bus qui serait disponible, et, ensuite, la satisfaction simultanée de la première demande et de la deuxième demande. 32. Procédé selon la revendication 31, caractérisé en ce qu'il comprend de plus: la détermination du fait qu'une demande ayant une deuxième des priorités peut ou non être la deuxième demande. 33. Procédé selon la revendication 32, caractérisé en ce qu'il comprend de plus: si la demande ayant la deuxième des priorités ne peut pas être la deuxième demande, la détermination du fait qu'une demande ayant une troisième des priorités peut être la deuxième-demande. 34. Procédé pour une pastille de semiconducteurs (405; 505; 605) comportant un bloc d'accès en mémoire direct général à canaux multiples multi-juridictionnel (mJmCGDMA) (430) sur une pastille (405; 505; 605), un deuxième bloc fonctionnel sur la pastille (405; 505; 605), au moins un bus du système (410; 610-L, 610-R; 410-C, 410-D) sur la pastille (405; 505; 605) pour connecter les blocs sur la pastille (405; 505; 605), et un bus externe (415; 415-C, 415-D) pour le bloc d'accès en mémoire direct général à canaux multiples multi-juridictionnel (430) pour échanger des données avec un dispositif hors de la pastille (405; 505; 605), le procédé étant caractérisé en ce qu'il comprend: la satisfaction d'une demande par le bloc d'accès en mémoire direct général à canaux multiples multi- juridictionnel (430) pour commander uniquement le bus du système (410; 610-L, 610-R; 410-C, 4410-D) lors d'un premier cycle; et ensuite, la satisfaction d'une demande par le bloc d'accès en mémoire direct général à canaux multiples multi- juridictionnel (430) pour commander uniquement le bus externe (415; 415-C, 415-D) lors d'un deuxième cycle suivant le premier cycle. 35. Procédé selon la revendication 34, caractérisé en ce qu'il comprend de plus: ensuite, la satisfaction d'une demande par le bloc d'accès en mémoire direct général à canaux multiples multi- juridictionnel (430) pour commander le bus du système (410; 610-L, 610-R; 410-C, 410-D) et le bus externe (415; 415-C, 415-D) simultanément lors d'un troisième cycle suivant le deuxième cycle