Brevet FR2819632A1 — publié le 20020719

Circuit intégré comportant un dispositif analogique de stockage de charges, et procédé de fabrication L'invention concerne les circuits intégrés, et plus particulièrement les dispositifs analogiques de stockage de charges, en particulier des points mémoire analogiques ou des capteurs lumineux. Les mémoires électroniques fonctionnent habituellement avec deux niveaux logiques 1 et 0. Dans le cas d'une mémoire dynamique à accès aléatoire (mémoire DRAM), ces niveaux correspondent à l'état chargé ou non d'un condensateur. La lecture du point mémoire est destructrice de l'état de ce point mémoire car on utilise les charges stockées dans le condensateur comme signal de lecture. En outre, pour des raisons de densité du point mémoire, la valeur capacitive du condensateur est faible, et il est alors impossible de différencier plusieurs niveaux de charge du condensateur. De plus la charge du condensateur, en raison des divers courants de fuite associés aux dispositifs de commande, décroît et n'est pas stable au cours du temps. Un point mémoire de type DRAM doit pour des raisons de densité être le plus petit possible. Il est constitué d'un transistor d'accès commandant la charge ou la décharge d'un condensateur. Ce condensateur doit d'une part présenter une valeur capacitive maximale et d'autre part occuper une surface minimale. Actuellement le condensateur est réalisé soit dans le substrat en silicium soit dans les couches supérieures d'interconnexion du circuit intégré. Dans le premier cas le condensateur est situé à côté du transistor d'accès. Dans le deuxième cas, le condensateur occupe un volume important au dessus du transistor, volume qui ne peut pas être utilisé pour réaliser des interconnexions du circuit intégré. Dans ces deux cas, la densité du point mémoire, c'est-à-dire son encombrement, s'en trouve affectée. L'invention vise à apporter une solution à ce problème. Un but de l'invention est de proposer un dispositif présentant une surface minimale et capable de stocker des charges, d'offrir une très longue durée de rétention des charges stockées, de permettre la lecture des charges stockées sans perte de l'information ainsi que l'évaluation de la quantité de charges stockées de façon analogique. L'un des buts de l'invention est ainsi de proposer l'utilisation d'un tel dispositif en tant que point mémoire analogique offrant une lecture non destructrice de l'information mémorisée. L'invention a encore pour but de proposer l'utilisation d'un tel dispositif, une fois matricé, en tant que capteur d'image permettant de CD transformer une image lumineuse en information électrique analogique. Une telle transformation n'est pas destructrice de l'empreinte de l'image, ce qui permet au niveau du capteur d'effectuer des opérations élémentaires comme la superposition de deux images. L'invention propose donc un circuit intégré, comprenant un dispositif semiconducteur de stockage de charges comportant au moins un transistor de commande et un condensateur de stockage. Selon une caractéristique générale de l'invention, le dispositif comprend un substrat comportant une région inférieure contenant au moins une tranchée capacitive enterrée formant ledit condensateur de stockage, et un caisson situé au-dessus de ladite région inférieure de substrat. Le transistor de commande est réalisé dans et sur le caisson et ladite tranchée capacitive est située sous le transistor et est en contact avec le caisson. En d'autre termes, le dispositif selon l'invention est un transistor avec un condensateur de type tranchée enterrée située non pas à côté du transistor mais sous le transistor. L'encombrement est donc réduit. La première électrode du condensateur est le substrat et la deuxième électrode est un conducteur remplissant la tranchée. Ce condensateur est situé au-dessous du caisson du transistor de commande, et est relié à ce caisson par contact direct entre l'électrode interne du condensateur et le caisson. La surface de la jonction caisson-substrat est réduite par la présence du condensateur enterré. Selon un mode de réalisation, le substrat est formé de silicium, et la tranchée capacitive comporte une zone interne de silicium dopé, partiellement enveloppée d'une paroi isolante séparant latéralement ladite zone interne du substrat, et surmontée d'une zone supérieure de silicium dopé, cette zone supérieure étant en contact avec le caisson du transistor. Selon un mode de réalisation, le substrat a une conductivité de type N, la zone interne et la zone supérieure de la tranchée capacitive ont une conductivité de type P, et les régions de source et de drain du r > transistor ont une conductivité de type N tandis que le caisson a une conductivité de type P. Le dispositif peut être utilisé en tant que point mémoire analogique, ou bien en tant que capteur lumineux. Dans ce dernier cas, selon un mode de réalisation, le dispositif de stockage comporte plusieurs transistors de commande adjacents respectivement associés à plusieurs tranchées capacitives enterrées, de façon à former un capteur lumineux dont chaque pixel est formé d'un transistor et de la tranchée associée. Les procédés de fabrication des composants semiconducteurs peuvent détruire la continuité cristalline de la surface d'une partie du substrat initial semiconducteur monocristallin. C'est notamment le cas lors de la réalisation d'une tranchée. Le substrat semiconducteur présente, à l'endroit de la tranchée, un matériau différent sans structure cristalline. En conséquence la surface de la partie du substrat occupée par la tranchée, est inutilisable pour réaliser des dispositifs semiconducteurs. L'invention permet également d'apporter une solution à ce problème. Un but de l'invention est de permettre la réalisation d'un substrat monocristallin autorisant la formation ultérieure d'une couche épitaxiale de silicium exempte de défauts cristallins et dans laquelle on réalisera le ou les transistors de commande du dispositif. L'invention propose donc également un procédé de fabrication d'un circuit intégré comprenant un dispositif semiconducteur de stockage de charges comportant un transistor de commande et un condensateur de stockage. Selon une caractéristique générale de l'invention, a) on élabore un substrat initial monocristallin présentant localement une tranchée capacitive débouchant à la surface du substrat initial et formant une discontinuité du réseau cristallin, b) on évide le substrat initial au niveau de la tranchée, c) on amorphise le réseau cristallin en périphérie de l'évidemment, d) on dépose sur la structure obtenue à l'étape précédente une couche de matière amorphe ayant la même composition chimique que celle du substrat initial, e) on effectue un recuit thermique de la structure obtenue à l'étape précédente afin de recristalliser la matière amorphe en continuité avec le réseau monocristallin du substrat initial, f) on fait croître par épitaxie une couche supérieure de substrat, g) on définit dans ladite couche supérieure de substrat, un caisson situé au-dessus et au contact de la tranchée capacitive, et on réalise le transistor de commande dans et sur ledit caisson. Selon un mode de mise en oeuvre, le procédé comprend, préalablement ou postérieurement à l'étape e), une étape d'aplanissement de surface, par exemple un polissage mécano-chimique. La définition du caisson comporte par exemple la réalisation de zones d'isolation, une implantation et un recuit. Selon un mode de mise en oeuvre, l'étape d'amorphisation comporte une implantation ionique localisée autour de l'évidemment par une opération de masquage. Selon un mode de mise en oeuvre, dans l'étape a), on dépose successivement sur le substrat initial une première couche d'un premier matériau et une deuxième couche d'un deuxième matériau, puis on grave une tranchée que l'on remplit avec un matériau de remplissage, et dans l'étape b), on effectue une gravure sélective vis-à-vis de ladite deuxième couche, de la première couche et d'une partie supérieure du matériau de remplissage de la tranchée, de façon à former des cavités latérales et ledit évidemment au niveau de la discontinuité cristalline, et on retire ladite deuxième couche. Dans l'étape a), le remplissage de la tranchée comprend avantageusement les étapes suivantes : - on tapisse les parois de la tranchée avec de l'oxyde par oxydation thermique ; - on dépose du silicium polycristallin fortement dopé dans la tranchée de manière à la remplir ; - on grave le silicium polycristallin déposé précédemment de manière à ce que le niveau de remplissage de la tranchée soit en dessous de la surface du substrat initial. D'autres avantages et caractéristique de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels les figures la à li illustrent schématiquement les principales étapes d'un procédé selon l'invention ainsi que des modes de réalisation d'un dispositif de stockage selon l'invention. Le substrat de départ du procédé de l'invention, ou substrat initial, est illustré sur la figure la et comporte ici une tranchée. Le substrat initial 1 est ici dopé N. La tranchée peut être réalisée, selon une mise en oeuvre du procédé de l'invention, par dépôt dans un premier temps d'une couche d'oxyde de silicium 2 sur le substrat initial en silicium monocristallin 1. L'épaisseur de cette couche 2 peut varier entre 0, 01 micron et 1 micron, et est de préférence de l'ordre de 2000 . On dépose ensuite sur l'oxyde 2 une couche de nitrure de silicium 3. L'épaisseur de cette couche 3 peut également varier entre 0, 01 micron et 1 micron, et est également de préférence de l'ordre de 2000 . On grave ensuite, de manière classique, tout d'abord le nitrure 3 et l'oxyde 2, puis finalement le silicium monocristallin du substrat 1 à l'aide d'une opération de photo-lithographie, pour former la tranchée 4. La tranchée 4 a une profondeur de 6m environ et une largeur, de préférence inférieure à lum, par exemple égale à 0, 3um. On effectue ensuite une oxydation thermique contrôlée de manière à déposer sur les parois de la tranchée 4 une couche d'oxyde de silicium 8 d'épaisseur comprise entre 40 et 1000 Â, de préférence entre 50 et 300 À. on obtient le dispositif illustré à la figure la. On dépose ensuite sur la plaquette et de manière à remplir la tranchée 4, du silicium polycristallin 9 fortement dopé P+. Le dopage du silicium est réalisé in situ. On obtient un dispositif tel qu'illustré à la figure lb. On grave ensuite le silicium polycristallin 9, déposé précédemment, au moins de manière à le retirer de la surface de la plaquette. Par ailleurs, cette gravure est menée jusqu'à ce que le niveau du silicium polycristallin dans la tranchée 4 soit en dessous de la surface du substrat initial 1. L'étape suivante consiste en une désoxydation contrôlée, essentiellement de manière à former sous la couche de nitrure de silicium 3 deux cavités latérales de largeur donnée dans la couche d'oxyde 2 comme l'illustre la figure le. On retire également une partie de l'oxyde de silicium 8 dans la tranchée 4. Cette désoxydation s'effectue par gravure isotrope à l'acide fluorhydrique ou encore par gravure plasma isotrope au fluor. On obtient alors le dispositif illustré à la figure le sur laquelle la tranchée est tapissée d'une couche d'oxyde de silicium 8 dont la hauteur est inférieure à la hauteur de la couche de silicium polycristallin dopé 9 dans la tranchée 4. Deux cavités latérales de largeur donnée apparaissent sous la couche de nitrure de silicium 3 et dans la couche d'oxyde de silicium 2. On retire ensuite de manière classique le masque de nitrure de silicium 3. On amorphise ensuite le silicium découvert. Le silicium découvert à ce stade du procédé est le silicium monocristallin du substrat 1, ainsi que la partie émergente de silicium polycristallin dopé 9 dans la tranchée 4. On crée ainsi des zones de silicium amorphe référencées 6 et 6bis (figure Id). L'amorphisation est localisée et auto-alignée. L'amorphisation s'effectue de manière classique par destruction du réseau cristallin du silicium, par exemple par implantation de particules lourdes telles que les ions. Dans le cadre de l'invention, on préférera notamment l'implantation d'ions fluorure. On dépose ensuite sur toute la surface de la plaquette une couche de silicium amorphe 7 de manière à au moins combler les cavités latérales et l'évidemment au dessus de la tranchée 4. Le dépôt de silicium amorphe se fait de manière classique à basse température. On peut par exemple utiliser un four LPCVD (dépôt chimique basse pression) en injectant du silane à température suffisamment faible, par exemple inférieure à 600OC, typiquement à 400OC. On obtient alors le dispositif illustré à la figure Id, sur laquelle dans une tranchée 4 gravée dans un substrat 1, un bloc de silicium polycristallin 9 est partiellement enveloppé dans une couche d'oxyde de silicium 8. La hauteur de ce bloc, inférieure à celle de la tranchée 4, est également inférieure à la hauteur de l'enveloppe d'oxyde de silicium 8. Cet élément est surmonté d'une zone de silicium amorphe comportant les zones de silicium amorphisé 6 et 6bis et le silicium amorphe 7 déposé. On effectue un recuit thermique de manière à restaurer la structure cristalline du silicium amorphe. Le recuit thermique permet de recristalliser le silicium amorphe en créant une ré-épitaxie du silicium amorphe 6,7 à partir du silicium monocristallin du substrat initial 1. La restructuration du réseau de silicium monocristallin conduit à la figure le où la précédente couche de silicium amorphe se fond maintenant avec le silicium monocristallin du substrat 1. On effectue ensuite un polissage mécano chimique s'arrêtant sur la couche d'oxyde de silicium 2 pour retirer la couche de silicium recristallisé en surface de la plaquette. On élimine ensuite de manière classique la couche d'oxyde de silicium 2. Puis, afin de planifier la surface, on soumet la plaquette à un ultime polissage mécano chimique. Après les étapes d'égalisation de la surface du substrat, on obtient un substrat final 10 en silicium monocristallin illustré à la figure If, dont la surface monocristalline parfaitement plane et uniforme permet la croissance épitaxiale sans défaut de silicium monocristallin. L'épaisseur du substrat 10 au dessus de la tranchée est de l'ordre de 0,2 micron. Le substrat comporte par ailleurs une tranchée capacitive enterrée TRC et constituée de silicium polycristallin 90 fortement dopé partiellement enveloppé d'une paroi d'oxyde de silicium 8 le séparant latéralement du substrat 1. Audessus de cette tranchée capacitive enterrée et dans le substrat 1, il subsiste une zone dopée Ibis, de même conductivité que le silicium polycristallin 90. Cette zone correspond à la zone de silicium polycristallin amorphisée 6bis ainsi qu'à la partie de silicium 7 dopée par diffusion des dopants lors du recuit. Le procédé se poursuit par une croissance épitaxiale sur la surface du substrat 10, d'une couche supérieure de substrat 12, formée de silicium dopé P (figure lg), et ayant une épaisseur de 111m environ. C'est dans cette couche 12 que va être réalisé le transistor de commande T du dispositif DIS. Le substrat SB, formé du substrat 10 et de la couche 12, incorpore la tranchée capacitive TRC Plus précisément, comme illustré sur la figure lh, on réalise autour de la tranchée enterrée TRC, des zones latérales isolantes peu profondes STI ayant environ l, 5nm de profondeur. Dans le volume de silicium délimité par ces zones STI, on réalise par implantation ionique suivie d'une diffusion et d'un recuit, un caisson CS dopé P. L'implantation est par exemple une implantation de bore à 1013 at/cm2 à une énergie de 80keV. Le recuit s'effectue par exemple à 950 C pendant 20minutes. La profondeur de ce caisson CS est telle qu'une continuité électrique est assurée entre le caisson et la zone supérieure Ibis de la tranchée dopée P. La profondeur des zones STI est suffisante pour assurer l'isolation de deux caissons adjacents. A l'intérieur du volume délimité par les zones STI, on forme de façon tout à fait classique le transistor de commande T, ici de type NMOS. Plus précisément, après avoir réalisé les zones d'isolation latérales STI, on forme l'oxyde de grille, puis le polysilicium de grille que l'on grave de façon à former la grille isolée G du transistor. Les régions de drain et de source sont réalisées de façon classique par double implantation avant et après formation des espaceurs isolants ES flanquant la grille. Une étape classique de siliciuration permet de métalliser les régions de drain, source et grille de façon à permettre des prises de contacts. On obtient donc finalement un transistor NMOS dont le caisson CS est isolé du substrat par une jonction P/N et par la couche diélectrique 8 de la tranchée TRC. La tranchée capacitive sous le caisson permet - de réaliser un transistor MOS proche des dimensions minimales, ce transistor étant directement connecté à une électrode de la tranchée capacitive sans utiliser de niveau d'interconnexion métallique - l'augmentation de la valeur capacitive entre le caisson et le substrat, la diminution de la surface de la jonction caisson P/substrat N , donc la diminution des courants de cette jonction et en particulier les courants de fuite. Le dispositif peut ainsi être avantageusement utilisé comme point mémoire analogique ou bien comme capteur élémentaire de lumière. Lorsque le dispositif DIS est utilisé comme point mémoire analogique, il fonctionne avec trois cycles, à savoir un cycle d'écriture, un cycle de rétention de l'information stockée, et un cycle de lecture. Lors de l'écriture, on polarise le caisson CS à une tension négative donnée. Plus précisément on polarise par exemple le substrat à OV, le drain à-IV, et on laisse la source et la grille flottantes. Des électrons sont alors injectés dans le caisson CS flottant et le polarisent à ladite tension négative, par exemple-lV. Lors de la rétention, la charge ainsi stockée est importante car la valeur capacitive du caisson vis-à-vis du substrat est forte. Cette charge ne disparaît que très lentement car les courants de fuite, en particulier ceux vis-à-vis du substrat, sont faibles. Les caractéristiques du transistor de commande dépendent directement du potentiel du caisson. En particulier la tension de seuil du transistor augmente lorsque le potentiel du caisson diminue. Ainsi, pour une polarisation de la grille supérieure à la tension de seuil, le courant de drain est une fonction de la tension du caisson pour une tension de drain donnée. La connaissance de ce courant de drain permet la mesure de la tension du caisson, et par conséquent la mesure de la quantité de charges stockées. Cette mesure est analogique et non destructrice pour les charges stockées dans le caisson flottant. Sur la figure li, on a représenté schématiquement plusieurs (par exemple trois) paires adjacentes de transistors T1-T3 et de tranchées capacitives enterrées associées TRC1-TRC3. Chaque paire forme un pixel du capteur. Par rapport au mode de mise en oeuvre détaillé ci-avant, le substrat initial est dopé P. Par conséquent il est prévu une structure à double caisson comportant un caisson diffusé CD dopé N. Les caissons CS1-CS3 des transistors sont ensuite formés comme indiqué ci-avant et sont mutuellement séparés par des zones d'isolation STI. Un caisson supplémentaire CSN, de type N, est également réalisé par implantation et permet de polariser le caisson diffusé CD. Le capteur matricé à plusieurs pixels (en pratique plusieurs millions de pixels) fonctionne avec trois cycles, à savoir un cycle de précharge, un cycle de prise en compte de l'information lumineuse, et un cycle de lecture. Lors de la précharge, le potentiel du caisson de chaque pixel peut être fixé comme expliqué précédemment par la polarisation du drain (par exemple-IV). Une autre possibilité avantageuse pour ce type de capteur consiste à polariser la source, la grille et le drain du transistor à 0V, et à polariser le caisson CSN (donc les caissons CS1- CS3) successivement à-IV puis à 0V. Avec cette solution, tous les caissons Csi se trouvent à un potentiel proche de-IV lorsque la tension du caisson CSN (ou CD) passe à 0V. Les potentiels des caissons ne varient pas au cours du temps pour les mêmes raisons que celles exposées précédemment. Lors de la prise en compte de l'information lumineuse, on laisse la source, la grille et le drain de chaque transistor, flottants, et on polarise le caisson CSN à 0V. Lorsqu'une image lumineuse est formée à la surface du capteur, chaque pixel est éclairé différemment. En particulier, le flux lumineux augmente le courant de fuite de chaque jonction caisson Csi/caisson CD. Il en résulte une augmentation du potentiel de chaque caisson Csi en fonction de l'éclairement. La lecture de l'image précédemment formée se fait par la mesure de la tension des caissons Csi à travers le courant de chaque transistor de commande. Cette mesure est analogique et non destructrice. La mesure de l'intensité lumineuse est par conséquent analogique. Il est également possible, si le cycle de précharge n'est pas effectué, de comparer deux images successives pour mesurer, par exemple leur différences. On facilite alors les méthodes de compactage d'une image numérisée. REVENDICATIONS 1. Circuit intégré, comprenant un dispositif semiconducteur de stockage de charges comportant au moins un transistor de commande et un condensateur de stockage, caractérisé par le fait que le dispositif comprend un substrat comportant une région inférieure contenant au moins une tranchée capacitive enterrée formant ledit condensateur de stockage, et un caisson situé au-dessus de ladite région inférieure de substrat, par le fait que le transistor de commande est réalisé dans et sur le caisson et par le fait que ladite tranchée capacitive est située sous le transistor et est en contact avec le caisson. 2. Circuit selon la revendication 1, caractérisé par le fait que le substrat est formé de silicium, par le fait que la tranchée capacitive comporte une zone interne de silicium dopé, partiellement enveloppée d'une paroi isolante séparant latéralement ladite zone interne du substrat, et surmontée d'une zone supérieure de silicium dopé, cette zone supérieure étant en contact avec le caisson du transistor. 3. Circuit selon la revendication 2, caractérisé par le fait que le substrat a une conductivité de type N, par le fait que la zone interne et la zone supérieure de la tranchée capacitive ont une conductivité de type P, et par le fait que les régions de source et de drain du transistor ont une conductivité de type N tandis que le caisson a une conductivité de type P. 4. Circuit selon l'une des revendications 1 à 3, caractérisé par le fait que le dispositif forme un point mémoire analogique. 5. Circuit selon l'une des revendications 1 ou 2, caractérisé par le fait que le dispositif de stockage comporte plusieurs transistors de commande adjacents respectivement associés à plusieurs tranchées capacitives enterrées, de façon à former un capteur lumineux dont chaque pixel est formé d'un transistor et de la tranchée associée. 6. Procédé de fabrication d'un circuit intégré comprenant un dispositif semiconducteur de stockage de charges comportant au moins un transistor de commande et un condensateur de stockage, caractérisé par le fait que : a) on élabore un substrat initial monocristallin (1) présentant localement une tranchée capacitive débouchant à la surface du substrat initial et formant une discontinuité du réseau cristallin, b) on évide le substrat initial au niveau de la tranchée, c) on amorphise le réseau cristallin en périphérie de l'évidemment, d) on dépose sur la structure obtenue à l'étape précédente une couche de matière amorphe ayant la même composition chimique que celle du substrat initial, e) on effectue un recuit thermique de la structure obtenue à l'étape précédente afin de recristalliser la matière amorphe en continuité avec le réseau monocristallin du substrat initial, f) on fait croître par épitaxie une couche supérieure de substrat, g) on définit dans ladite couche supérieure de substrat, un caisson situé au-dessus et au contact de la tranchée capacitive, et on réalise le transistor de commande dans et sur ledit caisson. 7. Procédé selon la revendication 6, caractérisé par le fait qu'il comprend, préalablement ou postérieurement à l'étape e), une étape d'aplanissement de surface. 8. Procédé selon la revendication 7, caractérisé par le fait que l'étape d'aplanissement comporte un polissage mécano-chimique. 9. Procédé selon l'une des revendications 6 à 8, caractérisé par le fait que l'étape d'amorphisation comporte une implantation ionique localisée autour de l'évidemment par une opération de masquage. 10. Procédé selon l'une des revendications 6 à 9, caractérisé par le fait que dans l'étape a), on dépose successivement sur le substrat initial (1) une première couche (2) d'un premier matériau et une deuxième couche (3) d'un deuxième matériau, puis on grave une tranchée (4) que l'on remplit avec un matériau de remplissage, et par le fait que dans l'étape b), on effectue une gravure sélective vis-à-vis de ladite deuxième couche (3), de la première couche et d'une partie supérieure du matériau de remplissage de la tranchée, de façon à former des cavités latérales et ledit évidemment au niveau de la discontinuité cristalline, et on retire ladite deuxième couche (2). Il. Procédé selon la revendication 10, caractérisé en ce que dans l'étape a), le remplissage de la tranchée comprend les étapes suivantes : - on tapisse les parois de la tranchée (4) avec de l'oxyde (8) par oxydation thermique ; - on dépose du silicium polycristallin (9) fortement dopé dans la tranchée (4) de manière à la remplir ; - on grave le silicium polycristallin (9) déposé précédemment de manière à ce que le niveau de remplissage de la tranchée (4) soit en dessous de la surface du substrat initial (1). 12. Procédé selon l'une des revendications 6 à 11, caractérisé par le fait que la définition du caisson comporte la réalisation de zones d'isolation, une implantation et un recuit.