Brevet FR2809526A1 — publié le 20011130

MEMOIRE ROI DE TAILLE RÉDUITE La présente invention concerne le domaine des mémoires non volatiles, aussi appelées mémoires mortes ou mémoires ROM. Dans une mémoire ROM, l'information est stockée une fois pour toutes lors de la fabrication de la mémoire. Une telle mémoire comporte plusieurs blocs de cellules mémoires organisées en colonnes et en rangées, et ne peut être utilisée qu'en lecture. En figure 1, un bloc d'une mémoire ROM 10 comporte des cellules mémoire 1 formant deux colonnes Ai et Ai+l, reliées respectivement à des lignes de bit BLi et BLi+l. Les cellules mémoires 1 du bloc représenté sont aussi disposées selon seize rangées, une cellule mémoire se trouvant à chaque intersection d'une colonne et d'une rangée. Chaque cellule mémoire 1 comporte ou non un transistor 2. Les trois électrodes de chaque transistor 2, grille, drain et source, sont respectivement reliées à une ligne de mot WLO à WL15, à une ligne de bit BLi, BLi+l et à la masse (GND). Lorsque la cellule 1 ne comporte pas de transistor 2, la ligne de mot correspondante traverse simplement la colonne sans aucune action sur celle-ci. Chaque colonne comprend aussi un transistor de sélec tion 5 commandé par une ligne d'activation BS ("Bloc Select" "Sélection de bloc") commune à toutes les colonnes du bloc. Lorsque la ligne d'activation reçoit une tension haute, en général la tension d'alimentation VDD, correspondant aussi à un "i" logique, tous les transistors 5 des colonnes du bloc sont passants, ce qui met en communication chaque colonne du bloc avec sa ligne de bit respective. Un amplificateur 6 relié à chaque ligne de bit BLi, permet la lecture de l'information stockée. Notons que le terme "colonne" désigne ici l'ensemble formé d'un transistor de sélection 5 et de toutes les cellules mémoires couplées à ce transistor de sélection. Chaque colonne a une extrémité reliée à une ligne de bit. L'autre extrémité de chaque colonne est reliée à la masse, soit par l'intermédiaire de la source du transistor de la dernière cellule mémoire, si celle- ci en comporte un (cas de la colonne Ai), soit directement, si la dernière cellule n'a pas de transistor (cas de la colonne Ai.,) . Notons aussi que les lignes de bit BLi, BLi+1 se poursuivent au- delà du bloc représenté pour connexion à d'autres colonnes d'autres blocs de la mémoire 10. Pour la lecture d'une rangée d'un bloc de la mémoire 10, les lignes de bit sont d'abord préchargées à une tension haute, en général la tension d'alimentation VDD, et la ligne d'activation BS du bloc est portée à "1" (VDD). Ensuite, la ligne de mot de la rangée choisie est mise à "1", les autres lignes de mot étant à "0" (GND). Tous les transistors des rangées non sélectionnées, recevant une tension nulle sur leurs grilles, seront bloqués et n'auront aucune influence sur l'information lue. Par contre, tous les transistors de la rangée sélectionnée seront passants, ce qui a pour effet de décharger la ligne de bit à laquelle ils sont reliés. Ainsi, si la cellule 1 sélectionnée comporte un transistor 2, la ligne de bit est déchargée et un "0" est lu par l'amplificateur 6. Si la cellule ne comporte pas de transistor 2, la ligne de bit ne sera pas déchargée et un "1" sera lu en sortie de l'amplificateur 6. Par exemple, si la ligne WL15 est sélectionnée, l'amplificateur 6 de la ligne de bit BLi fournira un "0" et celui de la ligne de bit BLi+l fournira un 111n. La figure 2A illustre un autre type de mémoire ROM 20. Dans la mémoire 20, les colonnes de cellules mémoire sont formées d'un ensemble de transistors en série. Chaque colonne Ai, Ai+l comporte un transistor de sélection 5 permettant d'activer la colonne à laquelle il appartient et des transistors 10 correspon dant aux cellules mémoire. Une extrémité de chaque colonne est reliée à une ligne de bit BLi, BLi+l, et l'autre extrémité de la colonne est reliée à la masse (GND). Pour représenter un "0", le transistor 10 est court-circuité par une liaison conductrice 11 entre sa source et son drain. Pour représenter un "1", le tran sistor 10 n'est pas court-circuité. chaque transistor de sélection 5 est commandé par une ligne d'activation BS commune à toutes les colonnes du bloc, et chaque ligne de bit est reliée à un amplificateur de lecture 6. Les lignes de bit se poursuivent, au-delà du bloc représenté, en direction d'autres blocs de la mémoire. Pour la lecture d'une rangée d'un bloc de la mémoire 20, les lignes de bit sont d'abord préchargées à une tension haute, en général VDD, et la ligne d'activation BS du bloc est portée à "1" (VDD). Tous les transistors 5 du bloc considéré sont alors passants. Ensuite, une rangée est sélectionnée en portant la ligne de mot correspondante à un potentiel bas, en général le potentiel de la masse, correspondant au "0" logique. Toutes les autres lignes de mot sont portées à un potentiel haut. Tous les transistors des rangées non sélectionnées sont donc alors passants et ne présentent aucun obstacle au passage d'un courant dans la colonne. Les transistors de la rangée sélectionnée, ayant leur grille au potentiel 0, sont tous bloqués. Si le transistor n'est pas court-circuité, comme c'est le cas du transistor 10 situé à l'intersection de la ligne de bit BLi et de la ligne de mot m-15, le transistor est bloqué et il va empêcher la décharge de la ligne de bit. La ligne de bit correspondante restera donc au potentiel haut et l'amplificateur de lecture 6 correspondant fournira un "1". Par contre, si le transistor est court-circuité, comme c'est le cas du transistor 10 situé à l'intersection de la ligne de bit BLi+l et de la ligne de mot WL15, le fait que ce transistor soit bloqué ne perturbe pas la conduction du courant dans la colonne reliée à la ligne de bit BLi+1 qui va se décharger à la masse par l'intermédiaire de tous les autres transistors, passants, de la colonne. L'amplificateur 6 correspondant va donc lire un "0". Le circuit de la figure 2A est souvent préféré car il est simple à mettre en oeuvre en technologie intégrée. La figure représente une vue schématique de dessus de la mémoire 20 de la figure 2A, réalisée sous forme de circuit intégré. La mémoire 20 est réalisée sur un substrat 21 comportant deux zones actives allongées 22 et 22'. Les zones 22, 22 ', par exemple dopées N, sont isolées entre elles et correspondent respectivement aux drains et aux sources des transistors 10 en série des colonnes Ai, Ai+l de la figure 2A. Des bandes de sili cium polycristallin 24 passent sur les zones actives 22 et 22' tout en étant isolées de celles-ci. Les bandes 24 constituent les lignes de mots WL0 WL 15. Elles forment, à chacune de leur intersection avec les zones 22, 22', la grille d'un transistor 10. I1 en résulte la formation d'une suite de transistors 10 en série, le long des zones 22, 22'. Pour chaque bloc, une bande particulière 24' constitue la ligne d'activation BS et forme les transistors de sélection 5. Chaque colonne comporte, à une extré- mité, une prise de contact 25i, 25i+1 pour la ligne de bit correspondante et, à l'autre extrémité, une prise de contact M pour connexion à la masse. Si une liaison conductrice doit être réalisée pour court-circuiter un transistor, comme c'est le cas pour le transistor 10 situé à l'intersection des lignes de mot W L15 et de la zone active 221, des prises de contact 26 et 26' sont prévues de part et d'autre de la grille du transistor consi déré pour connexion à un niveau de métallisation supérieur. Les mémoires ROM telles qu'illustrées en figures 1, 2A et 2B présentent des inconvénients. Par exemple, la prise de masse qui se trouve à une extrémité de la zone active nécessite en général un niveau de métallisation supplémentaire, ce qui accroît la taille, les temps fabrication et les coûts. Aussi, la qualité des amplificateurs de lecture est mediocre. Situés à l'extrémité des lignes bit, les amplificateurs de lecture ne peuvent en effet occuper que la largeur de celles-ci. Ils sont en conséquence petits et ne peu vent être conçus de manière très élaborée. Par exemple, leur temps de réponse est faible, ce qui limite la fréquence maximale utilisation de la mémoire, et ils consomment beaucoup. Un objet de la présente invention est prévoir une memoire de type ROM de taille réduite. Un autre objet de la présente invention de prévoir une mémoire ROM comportant des amplificateurs de lecture perfec tionnés et à consommation réduite. Pour atteindre ces objets ainsi que d'autres, la pré sente invention prévoit un circuit de mémoire ROM comportant des colonnes de cellules mémoire, chaque colonne étant reliée à une ligne de bit, dans lequel les colonnes sont agencées en groupes deux colonnes adjacentes, chaque colonne d'un groupe étant activable sélectivement par rapport à l'autre colonne du groupe. Selon un mode de réalisation de la présente invention, chaque colonne d'un groupe comporte un moyen de sélection propre a activer/inactiver sélectivement ladite colonne. Selon un mode de réalisation de la présente invention, chaque moyen de sélection est commandé par une ligne d'activation portée au potentiel de la masse pour inactiver la colonne du groupe de ligne de bit. Selon un mode de réalisation de la présente invention, chaque colonne d'un groupe est reliée par une extrémité à la ligne d'activation du moyen de sélection de l'autre colonne du groupe. Selon un mode de réalisation de la présente invention, le circuit comprend un amplificateur connecté aux lignes de bit reliées aux deux colonnes d'un même groupe. Selon un mode de réalisation de la présente invention, l'amplificateur comporte un moyen pour invalider l'information présente sur la ligne de bit reliée la colonne inactivée du groupe. Selon un mode de réalisation de la présente invention, l'amplificateur comporte un moyen pour abaisser la tension pré sente sur la ligne de bit reliée à la colonne inactivée du groupe. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1, précédemment décrite, représente schémati- quement un premier exemple de mémoire ROM classique ; les figures 2A et 2B, précédemment décrites, représen tent de manière schématique, respectivement, le schéma électrique et une vue de dessus sous forme intégrée d'un deuxième exemple de mémoire ROM classique ; la figure 3 illustre schématiquement un premier mode de réalisation de la présente invention ; la figure 4 illustre schématiquement un deuxième mode de réalisation de la présente invention ; et la figure 5 illustre schématiquement un troisième mode de réalisation de la présente invention. Les mêmes éléments ont été désignés par les mêmes réfé rences aux différentes figures. Selon la présente invention, les colonnes d'un circuit de mémoire ROM sont agencées en groupes de deux colonnes adja centes. Chacune des colonnes d'un groupe comporte un moyen de sélection, commandable par une ligne d'activation spécifique. La ligne d'activation permet de sélectionner soit toutes les colonnes de rang pair, soit toutes les colonnes de rang impair d'un bloc de la mémoire. Selon le rang des colonnes sélectionnées, on obtiendra en lecture une information provenant soit de toutes les lignes de bit de rang pair, soit de toutes les lignes de bit de rang impair. En figure 3, une mémoire ROM 30 est représentée avec deux colonnes adjacentes Ai, Ai,, reliées respectivement à des lignes de bit BLi et BLi+l. Chaque colonne comporte des transis tors 10, court-circuités ou non, correspondant aux cellules mémoire. La colonne Ai comporte en outre, à une extrémité, un transistor de sélection 35, commandé une ligne d'activation BSi. La colonne Ai est reliée à la ligne de bit BLi par l'extré mité comportant le transistor 35. même, la colonne Ai+l comporte, à une extrémité, un transistor sélection 36, commandé par une ligne d'activation BSi+l. La colonne Ai,, est reliée à la ligne de bit BLi+l par l'extrémité comportant le transistor 36. En outre, l'extrémité de la colonne ne comportant pas le transistor 35 est reliée à la ligne 'activation BSi+l et l'extrémité de la colonne Ai,, ne comportant pas le transistor 36 est reliée à la ligne d'activation BSi. Selon la présente invention, deux colonnes Ai, Ai+l forment un groupe de deux colonnes adjacentes activées sélective ment, c'est-à-dire que, lorsqu'une colonne du groupe est activée, l'autre est désactivée, et vice versa. Pour ce faire, les tran sistors 35 et 36 sont commandés sélectivement, c'est-à-dire que les lignes d'activation BSi et BSi+l reçoivent des signaux complémentaires. Ainsi, lorsque la ligne d'activation BSi est à "1", la ligne d'activation BSi+1 est à " " et les transistors 35 et 36 sont respectivement passant et bloqué. Seule la colonne Ai est alors activée. En effet, le transistor 35 passant met en communication les cellules mémoire de la colonne Ai avec la ligne de bit BLi et l'extrémité de la colonne opposée au transistor 35 est au potentiel de la masse, puisqu'elle est reliée à BSi+l, alors à "0". Inversement, lorsque la ligne d'activation BSi+1 est à "i", la ligne BSi est à "0" et seule la colonne Ai+l est activée. Ainsi, dans la mémoire de la figure 3, la mise à un potentiel nul de l'extrémité des colonnes est réalisée en connectant l'extrémité d'une colonne d'un groupe à la ligne d'activation de l'autre colonne du groupe. Cela est possible selon l'invention car, lorsqu'une colonne d'un groupe est activée, la tension sur la ligne d'activation correspondante est à VDD et la tension sur la ligne d'activation de l'autre colonne du groupe est égale à zéro. Par conséquent, la liaison de la source du dernier transistor d'une colonne d'un groupe à la ligne d'activation du moyen de sélection de l'autre colonne du groupe ne modifie pas le fonctionnement de la mémoire. La connexion à la masse des colonnes est devenue inutile. Cela peut éviter une couche de métallisation supplémentaire et rendre la mémoire plus compacte en diminuant ses coûts de fabrication. Pour pouvoir réaliser sans difficulté la connexion du dernier transistor d'une colonne à la ligne d'activation de l'autre colonne du groupe, le moyen de sélection de la deuxième colonne d'un groupe sera de préférence situé du côté opposé au moyen de sélection de la première colonne, comme cela est illustré en figure 3. Cependant, à titre de variante, il est possible de s'affranchir d'une connexion à la masse en disposant les deux lignes d'activation BSi et BSi+1 côte à côte, l'homme de l'art définissant les modifications à apporter au schéma de la figure 3. Le fait de prévoir le groupement par deux des colonnes adjacentes et de les activer sélectivement permet aussi d'avoir des amplificateurs de lecture plus performants. La figure 4 illustre un deuxième mode de réalisation de la présente invention. En figure 4, une mémoire ROM 40 reprend les principaux éléments de la mémoire 30. En outre, un amplifica teur 41 remplace les deux amplificateurs de lecture 6 de la figure 3. L'amplificateur 41 a deux entrées, reliées respective ment aux lignes de bit BLi et BLi+l. Le remplacement par l'amplificateur 41 est rendu possible par le groupement par deux des colonnes adjacentes. En effet, en lecture, une seule des deux colonnes d'un groupe est activée et par conséquent un seul amplificateur de lecture est nécessaire par groupe. L'amplificateur de lecture 41 peut ainsi occuper jusqu'à fois plus de place que chacun des amplificateurs 6 de l'art antérieur. En pratique, il sera globalement un peu plus petit que amplificateurs 6, d'où un gain de place. Sa conception peut être plus soignée et notamment, la réponse en fréquence l'amplificateur peut être plus rapide, ce qui, diminuant son temps de réponse, permet d'augmenter la fréquence maximale d'utilisation de la mémoire 40. Étant plus rapide, l'amplificateur 41 peut en outre être activé pendant une durée plus courte en lecture et il consommera moins. Comme les amplifi cateurs de lecture sont nombreux dans une mémoire, par exemple 512 ou 1024 par bloc, la présente invention permet aussi une diminution significative de la consommation de la mémoire. amplificateur 41 peut fonctionner de diverses manières. Par exemple l'entrée correspondant à la colonne inactivée peut être invalidée, l'amplificateur ne recevant effectivement que l'information à lire. Aussi, l'amplificateur 41 peut comprendre des étages différentiels couplés aux deux lignes de bits BLi et BLi+1, qui jouent alors un rôle complémentaire, un peu comme dans le cas d'une mémoire DRAM. Dans une opération de lecture, les lignes de bit sont abord préchargées à une tension quelconque, par exemple vDD Ensuite, la colonne sélectionnée du groupe fournit un "1" ou "0", et, selon le cas, la ligne de bit correspon dante reste préchargée à VDD ou se décharge à 0. Pour les étages différentiels de l'amplificateur 41 discriminent correcte ment un 1, il faudra réaliser une baisse de tension sur ligne de bit la colonne inactivée, par exemple en la faisant passer à VDD/2. telle modification est à la portée de l' de l'art et sera pas décrite plus avant. figure 5 illustre un troisième mode de réalisation d'une mémoire ROM 50 selon la présente invention, dans lequel l'amplificateur de lecture 41 est le même qu'en figure 4. Ce mode de réalisation diffère de celui de la figure 4 en que les deux lignes 'activation BSi et BSi+l sont côte à côte. Dans le cas général les lignes d'activation BSi et BSi+l sont réalisées, comme le cas de la figure 2B, par des bandes conductrices en silicium polycristallin passant sur des zones actives constituant les premiere et deuxième colonnes. Ces bandes forment alors, à chacune leur intersection avec une zone active, transistor, respectivement 35, 35', 36, 36'. Un des deux transistors, ici 35', , de chaque colonne est court-circuité ' l'aide d'une liaison métallique ou par du silicium polycristallin. En effet par exemple, lorsque BSi est à 1, la colonne Ai activée par le transistor 35. Comme BSi+l est à 0, le transistor 36' est bloque, il désactiverait la colonne Ai s'il n'était pas court circuité. De même, le transistor 35' n'a aucune influence sur la conduction du courant dans la colonne Ai+l du groupe lorsque celle-ci est activée. Ce mode de réalisation ne permet pas de supprimer un niveau métal correspondant à la connexion à la masse de l'extrémité de chaque colonne. Cependant, il permet la conception d'amplificateurs de lecture améliorés, même dans le cas où les colonnes sont formées autrement que par une chaîne de transistors reliée a la masse, comme dans le cas de la mémoire 10 de la figure 1. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. Ainsi, la tension haute a été décrite comme étant la tension d'alimentation VDD, mais une valeur autre peut être utilisée. De même, le potentiel bas a été décrit comme étant le potentiel de la masse, mais il peut s'agir d'une masse virtuelle associée à la mémoire, distincte de la masse d'autres circuits liés à mémoire. Aussi, les rôles des tensions haute et basse, et des "1" et " logiques peuvent être inversés sans sortir du domaine de l'invention. Également, bien que les modes de réalisation décrits proposent l'agencement des colonnes des blocs d'une mémoire ROM en groupes de deux colonnes adjacentes, il est à la portée de l'homme de l'art d'agencer les colonnes en groupes d'un nombre n quelconque de colonnes adjacentes, n moyens de sélection permet tant alors d'activer une seule colonne la fois. REVENDICATIONS 1. Circuit de mémoire ROM (30, 40, 50) comportant des colonnes de cellules mémoire, chaque colonne étant reliée à une ligne de bit (BLi, BLi+1), caractérisé en ce que les colonnes sont agencees en groupes de deux colonnes adjacentes , Ai+1), chaque colonne d'un groupe étant activable sélectivement par rapport à 'autre colonne du groupe. 2. Circuit de mémoire selon la revendication 1, dans lequel chaque colonne d'un groupe comporte un moyen sélection (35, 36) propre à activer/inactiver sélectivement ladite colonne. Circuit de mémoire selon la revendication 2, dans lequel chaque moyen de sélection (35, 36) est commandé par une ligne d'activation (BSi, BSi+l) portée au potentiel la masse pour inactiver la colonne du groupe de ligne de bit. Circuit de mémoire selon la revendication 3, dans lequel chaque colonne d'un groupe est reliée par une extrémité à la ligne 'activation (BSi, BSi+1) du moyen de selection de l'autre colonne du groupe. Circuit de mémoire selon lune quelconque des reven dications 1 à 4, comprenant un amplificateur (41, connecté aux lignes de bit reliées aux deux colonnes d'un même groupe. Circuit de mémoire selon la revendication 5, dans lequel l'amplificateur (41, 51) comporte un moyen pour invalider l'information présente sur la ligne de bit reliée a colonne inactivée du groupe. Circuit de mémoire selon la revendication 5, dans lequel l'amplificateur (41, 51) comporte un moyen pour abaisser la tension présente sur la ligne de bit reliée à colonne inactivée du groupe.