Brevet FR2810127A1 — publié le 20011214

Procédé pour mettre en évidence la dépendance d'un signal en fonction d'un autre signal. Le domaine d'application de l'invention est celui d'un procédé pour indiquer une combinaison de signaux à appliquer à un élément physique pour obtenir un changement d'état d'un signal déterminé suite à un changement d'état d'un autre signal dont dépend le signal déterminé. Dans des éléments physiques complexes, tels que tout ou partie de circuits à haute densité d'intégration, des signaux générés par ces éléments physiques peuvent dépendre de nombreux autres signaux. Il est alors difficile de savoir si l'élément physique se comporte correctement. Après gravure dans le silicium de circuits électriques, il faut détecter les circuits mauvais afin d'éviter de les utiliser. La technique employée pour trier les bons circuits des mauvais circuits est celle qui consiste à appliquer des stimuli au circuit et à comparer leurs réponses à des valeurs précalculées. Dans le cas d'un circuit purement combinatoire à deux cents entrées, il faudrait appliquer deux à la puissance deux cent combinaisons d'états binaires sur les entrées pour traiter tous les cas possibles. Un appareil de test fonctionnant à 50 MHz, nécessiterait mille ans pour tester un seul circuit. Ces chiffres augmentent exponentiellement lorsqu'il y a des états mémonsants dans le circuit. Il est donc nécessaire de minimiser le nombre de combinaisons d'états binaires à appliquer sur des signaux du circuit, pour trouver les fautes possibles du circuit. Pour un premier signal normalement généré par un élément physique en fonction d'autres signaux appliqués à cet élément physique, il est connu des brevets US5434794 et US5737242 d'utiliser des diagrammes de décision binaires pour déterminer des états binaires possibles du premier signal résultant de combinaisons d'états binaires d'un deuxième signal avec des états binaires de troisièmes signaux du circuit. L'intérêt des diagrammes de décision binaires est de pouvoir représenter en mémoire d'ordinateur, de façon particulièrement compacte, les combinaisons d'états binaires de signaux menant à un état binaire déterminé du premier signal. Cependant, les diagrammes de décision binaires de l'état de la technique donnent une image statique de combinaisons possibles d'états binaires d'un deuxième signal avec des troisièmes signaux menant à un état binaire déterminé du premier signal. Il se peut alors qu'une combinaison de premier état binaire du deuxième signal avec des états binaires de troisièmes signaux mène au même état binaire déterminé du premier signal qu'une combinaison de deuxième état binaire du deuxième signal avec d'autres états binaires de troisièmes signaux. D'autre part, on pourrait observer sur l'élément physique, l'état binaire déterminé du premier signal pour le premier état binaire ou le deuxième état binaire du deuxième signal alors que celui-ci ne résulte pas des combinaisons binaires pour lequel l'élément physique est conçu mais de fautes tels qu'un collage de signaux dans l'élément physique. On entend par collage de signal, le fait pour un signal d'être à un état non prévu au moment de la conception, par exemple celui qui résulte d'un court circuit ou d'une destruction. Pour s'assurer que l'état d'un premier signal résulte effectivement de l'état d'un deuxième signal, il convient d'observer qu'une transition d'état du deuxième signal induit une transition d'état du premier signal, les états des autres signaux restant invariables. Si de plus, la transition du premier signal n'est pas conforme à la transition prévue, ceci est interprétable comme une erreur. L'objet de l'invention est un procédé qui associe à un premier signal généré par un élément physique, deux diagrammes de décision binaire sur deux états binaires d'un deuxième signal, - le premier diagramme de décision binaire comprenant : - un premier sous diagramme de décision binaire codant un premier ensemble des combinaisons d'états binaires de troisièmes signaux pour lesquelles le premier signal est à un premier état binaire ou à un deuxième état binaire lorsque le deuxième signal est au premier état binaire, - un deuxième sous diagramme de décision binaire codant un deuxième ensemble des combinaisons d'états binaires des troisièmes signaux pour lesquelles le premier signal est au premier état binaire ou au deuxième état binaire lorsque le deuxième signal est au deuxième état binaire, - le deuxième diagramme de décision binaire comprenant : - un troisième sous diagramme de décision binaire codant un troisième ensemble des combinaisons d'états binaires des troisièmes signaux pour lesquelles le premier signal est au deuxième état binaire ou à un premier état non binaire lorsque le deuxième signal est au premier état binaire, - un quatrième sous diagramme de décision binaire codant un quatrième ensemble des combinaisons d'états binaires des troisièmes signaux pour lesquelles le premier signal est au deuxième état binaire ou au premier état non binaire lorsque le deuxième signal est au deuxième état binaire. Le procédé comprend au moins une étape qui effectue une combinaison logique du premier, du deuxième et d'au moins l'un des troisième ou quatrième sous diagramme de décision binaire, ladite combinaison logique comprenant une conjonction logique de trois des dits quatre sous diagrammes de décision binaire dans laquelle un des dits trois sous diagramme de décision binaire est complémenté, de façon à générer un cinquième sous diagramme de décision binaire qui code un cinquième ensemble de combinaisons d'états binaires des dits troisièmes signaux. Si le sous diagramme de décision binaire complémenté est le premier sous diagramme de décision binaire, le cinquième ensemble des combinaisons d'états binaires des dits troisièmes signaux est tel que le premier signal n'est pas au premier état ou au deuxième état binaire lorsque le deuxième signal est au premier état binaire, une disjonction avec le deuxième et le troisième sous diagramme de décision binaire non complémentés, fait que le cinquième ensemble de combinaisons d'états binaires des dits troisièmes signaux est tel que le premier signal est au premier état non binaire ou au deuxième état binaire lorsque le deuxième signal est au premier état binaire, que le premier signal est au premier état binaire ou au deuxième état binaire lorsque le deuxième signal est au deuxième état binaire. Ainsi, lorsque le deuxième signal est au deuxième état binaire, le premier signal est au premier ou au deuxième état binaire, lorsque le deuxième signal passe au premier état binaire, le premier signal passe au premier état non binaire. Si le sous diagramme de décision binaire complémenté est le deuxième sous diagramme de décision binaire, le cinquième ensemble des combinaisons d'états binaires des dits troisièmes signaux est tel que le premier signal n'est pas au premier état ou au deuxième état binaire lorsque le deuxième signal est au deuxième état binaire, une disjonction avec le premier et le quatnème sous diagramme de décision binaire non complémentés, fait que le cinquième ensemble de combinaisons d'états binaires des dits troisièmes signaux est tel que le premier signal est au premier état non binaire ou au deuxième état binaire lorsque le deuxième signal est au deuxième état binaire, que le premier signal est au premier état binaire ou au deuxième état binaire lorsque le deuxième signal est au premier état binaire. Ainsi, lorsque le deuxième signal est au premier état binaire, le premier signal est au premier ou au deuxième état binaire, lorsque le deuxième signal passe au deuxième état binaire, le premier signal passe au premier état non binaire. Si le sous diagramme de décision binaire complémenté est le troisième sous diagramme de décision binaire, le cinquième ensemble des combinaisons d'états binaires des dits troisièmes signaux est tel que le premier signal n'est pas au premier état binaire ou au premier état non binaire lorsque le deuxième signal est au premier état binaire, une disjonction avec le premier et le deuxième sous diagramme de décision binaire non complémentés, fait que le cinquième ensemble de combinaisons d'états binaires des dits troisièmes signaux est tel que le premier signal est au premier état binaire ou au deuxième état binaire lorsque le deuxième signal est au deuxième état binaire, que le premier signal est au premier état binaire ou au deuxième état binaire lorsque le deuxième signal est au premier état binaire. Ainsi, lorsque le deuxième signal est au premier état binaire, le premier signal est au deuxième état binaire, lorsque le deuxième signal passe au deuxième état binaire, le premier signal passe au premier état non binaire. Ainsi, pour tester si un signal déterminé de circuit complexe a un comportement correct, le procédé permet d'obtenir en mémoire d'ordinateur, un profil d'états d'autres signaux parmi lesquels une variation d'état d'un seul signal doit provoquer une variation d'état du signal déterminé, sur un échantillon physique du circuit De façon à minimiser le temps de traitement et l'espace mémoire nécessaires à l'obtention de ce profil, le procédé utilise deux diagrammes de décision binaire débutant par une variable binaire du dit seul signal, avec chacun deux sous diagrammes de décision binaire. Le procédé combine les sous diagrammes de décision binaire de façon à ce que le signal déterminé soit à un premier état lorsque la variable binaire est à une première valeur et ne soit pas à ce premier état lorsque la variable binaire est à une deuxième valeur. D'autres avantages et détails de l'invention seront mieux compris dans la descnption qui suit en référence aux figures où : - la figure 1 représente des étapes de procédé pour associer à un premier signal, au moins deux diagrammes de décision binaire , - la figure 2 représente des étapes de procédé pour associer au premier signal, un autre diagramme de décision binaire pour lequel un changement d'état de deuxième signal provoque un changement d'état du premier signal à état fixé d'un ensemble de troisièmes signaux ; - les figures 3 et 4 représentent des éléments physiques pour comprendre l'effet du procédé sur un exemple simple ; - la figure 5 représente deux diagrammes de décision binaire obtenus au moyen du procédé de la figure 1, pour l'élément physique de la figure 3 ; la figure 6 représente un troisième diagramme de décision binaire obtenu au moyen du procédé de la figure 1, pour l'élément physique de la figure 3 ; la figure 7 représente un exemple de diagramme de décision binaire obtenu au moyen du procédé conforme à l'invention - la figure 8 représente des étapes supplémentaires d'un procédé conforme à l'invention. La figure 1 représente des étapes de procédé pour associer à un premier signal s,, au moins deux diagrammes de décision binaire. Ces étapes sont exécutées par un ordinateur qui possède en mémoire une liste de connectique (netlist en anglais) de signaux et d'éléments physiques qui détermine différentes relations entre ces signaux. Les résultats intermédiaires et finaux des étapes sont automatiquement stockées en mémoire de l'ordinateur. Dans une première étape 1, un couple de variables binaires (xvi,xci) est attribué à un signal s@ pour coder au moins trois états possibles du signal s,. La variable xci, dite de contexte est définie pour indiquer que, lorsque sa valeur est égale à 1, les valeurs 0 et 1 de la variable xv, codent respectivement directement un premier état logique B et un deuxième état logique H du signal si. Lorsque la valeur de la vanable de contexte xci est égale à 0, les valeurs 0 et 1 de la vanable xvi codent respectivement un état indéterminé et un état Z du signal si. L'état Z du signal s, est celui de haute impédance au sens où on l'entend habituellement dans un circuit électrique. Dans l'état indéterminé, on retrouve un état E d'erreur du signal s, telle que par exemple un court circuit électnque. Le couple de vanables binaires (xv1,xc1) permet ainsi de coder quatre états possibles du signal si. Dans une deuxième étape 2, trois diagrammes de décision binaire Tv( si), Tc( s,), Te( s,), sont attribués au signal s,. Le diagramme de décision binaire Tc(si), dit de contexte, est construit au moyen d'une règle Rc, de façon à ce qu'il conduise à 1 si l'état du signal s, est l'état logique B ou l'état logique H. Le diagramme de décision binaire T(si), dit de valeur, est construit au moyen d'une règle Rv, de façon à ce qu'il conduise à 1 si l'état du signal s, est l'état de haute impédance Z ou l'état logique H. Le diagramme de décision binaire Te( s, ), dit d'erreur, est construit au moyen d'une règle Re, de façon à ce qu'il conduise à 1 si l'état du signal si est un état d'erreur. L'application d'une règle Rc, Rv, Re, active une troisième étape 3 qui scrute la liste de connectique de façon à déterminer une combinaison #c, #v, si aux états d'un ou plusieurs autres signaux S,+l, St+2. Lorsque le signal Si ne dépend d'aucun autre signal, chacune des variables x,,,X.,,, du couple de variables binaires (xvi,xci) peut prendre une valeur égale à 0 ou à 1. C'est par exemple le cas pour un signal d'entrée du circuit électrique ou pour un signal intermédiaire qu'il est possible de forcer au moyen d'une pointe de test. Les diagrammes de décision binaire Tv( si), T,( Si), sont tels que Tv( s,) conduit à 1 si XVI est égal à 1, T,( s,) conduit à 1 si xci est égal à 1. Les diagrammes de décision binaire étant alors immédiatement construits, une étape 6 de fin est activée. Lorsque le signal Si dépend d'un ou plusieurs signaux si, s 2, une quatrième étape 4 met à disposition les diagrammes de décision binaire associés au signal si+1, Si.2. Si les diagrammes de décision binaires existent déjà en mémoire, cette mise à disposition consiste en une simple lecture de pointeurs sur ces diagrammes de décision binaires. Si les diagrammes de décision binaires n'existent pas en mémoire, cette mise à disposition consiste à réactiver le procédé de façon récursive pour le ou les signaux St+1, St+2... Une étape 5 combine alors les diagrammes de décision binaire au moyen des combinaisons déterminées en étape 3. Rappelons qu'un diagramme de décision binaire Tf associé à une première fonction booléenne f(a,b,c,...,w) de variables binaires a,b,c,...,w, est accessible au moyen d'une première structure de données informatiques qui permet de représenter en mémoire, les valeurs prises par la première fonction f selon les valeurs prises par les variables binaires a,b,c, .,w. Cette première structure de donnée est construite en utilisant les propriétés connues d'une décomposition de Shannon par rapport à une première variable a, à savoir, en utilisant les notations usuelles d'écriture des fonctions logiques: où f(a = 0, b, c, ., w) est une deuxième fonction booléenne invariable selon a car a y est fixé à zéro et où f (a =1, b, c,. , ww) est une troisième fonction booléenne invariable selon a car a y est fixé à un. La deuxième fonction booléenne prend les mêmes valeurs que la première fonction booléenne selon les valeurs prises par les variables binaires b,c,...,w lorsque a=0. La troisième fonction booléenne prend les mêmes valeurs que la première fonction booléenne selon les valeurs prises par les variables binaires b,c,...,w lorsque a=1. La première structure de données se présente donc comme un triplet d'adresses de zones mémoire {a,f(a=0,b,...),f(a=1,b,...)} qui comprend alors un premier n#ud occupé par la première variable a, un pointeur gauche sur une deuxième structure de données {b,f(a=O,b=0,...),f(a=O,b=1,...)} permettant d'accéder à un premier sous-diagramme de décision binaire associé à la deuxième fonction booléenne et un pointeur droit sur une troisième structure de données {b,f(a=1,b=0,...),f(a=1,b=1,...)} permettant d'accéder à un deuxième sous-diagramme de décision binaire associé à la troisième fonction booléenne. La deuxième et la troisième structure de données étant de même type que la première structure de donnée avec respectivement un deuxième et un troisième n#ud occupé par une deuxième variable binaire b, c. L'opération ci dessus répétée jusqu'à la dernière vanable binaire w donne le diagramme de décision binaire Tf constitué par un enchaînement {a,{b,{...},{... }},{b,{...},{...}}} des structures au moyen des pointeurs. Un identificateur du diagramme de décision binaire Tf pointe sur le premier n#ud alors appelé n#ud racine. La représentation en mémoire d'une fonction par un diagramme de décision binaire présente un avantage appréciable de compacité car si deux ou plusieurs sousdiagrammes de décision binaire sont identiques, une seule représentation en mémoire suffit, deux ou plusieurs pointeurs pouvant pointer sur une même structure de données. Lorsqu'une fonction est indépendante d'une variable binaire, le diagramme de décision binaire se simplifie de lui-même. La représentation en mémoire d'une fonction par un diagramme de décision binaire peut être implicite dans le sens où il est possible de faire des calculs sur le n#ud racine sans développer nécessairement le diagramme de décision binaire pour tous les n#uds. Une propriété intéressante des diagrammes de décision binaire résulte du constat suivant sur la décomposition de Shannon. Lorsqu'une fonction booléenne h(a,b,c,...,w) résulte d'une opération combinatoire #(f,g) d'une ou plusieurs fonctions booléennes f(a,b,c,...,w), 9(a,b, c,... ,w): Par exemple: Lorsque est un complément logique, Le diagramme de décision binaire associé au complément logique d'une fonction f comprend donc le même n#ud occupé par la variable a que le diagramme de décision binaire associé à la fonction f où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à zéro est remplacé par un pointeur sur un sousdiagramme de décision binaire associé au complément logique de la fonction f pour a égal à zéro, et où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à un est remplacé par un pointeur sur un sous-diagramme de décision binaire associé au complément logique de la fonction f pour a égal à un. Lorsque (V est une disjonction logique de deux fonctions f et g, Le diagramme de décision binaire associé à la disjonction logique de deux fonctions f et g, comprend donc le même noeud occupé par la variable a que le diagramme de décision binaire associé à la fonction f où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à zéro est remplacé par un pointeur sur un sous- diagramme de décision binaire associé à la disjonction logique de la fonction f pour a égal à zéro et de la fonction g pour a égal à zéro, et où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à un est remplacé par un pointeur sur un sous-diagramme de décision binaire associé à la disjonction logique de la fonction f pour a égal à un et de la fonction g pour a égal à un. Lorsque Le diagramme de décision binaire associé à la conjonction logique de deux fonctions f et g, comprend donc le même n#ud occupé par la variable a que le diagramme de décision binaire associé à la fonction f où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à zéro est remplacé par un pointeur sur un sousdiagramme de décision binaire associé à la conjonction logique de la fonction f pour a égal à zéro et de la fonction g pour a égal à zéro, et où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à un est remplacé par un pointeur sur un sous-diagramme de décision binaire associé à la conjonction logique de la fonction f pour a égal à un et de la fonction g pour a égal à un. En procédant par récurrence jusqu'à la dernière variable w de une ou plusieurs fonctions f, g, il est possible d'effectuer de façon simple toute opération combinatoire 0 d'un ou de plusieurs diagrammes de décision binaire. Le diagramme de décision binaire Tc( si) est construit au moyen de la combinaison #c qui donne Tv( si) en XVt+1. Xa+1, XV1+2, X,,,,2 respectivement par les diagrammes de décision binaire Tv( SI+1), Ta( si.,), T.( si.,), Tv( SI-2), Ta( Si+2)0 Te( 5/+2); Le diagramme de décision binaire Tv( si) est construit au moyen de la combinaison Un conducteur 21 véhicule un signal Si. Le conducteur 21 est raccordé en un point 25, à trois conducteurs 22, 23, 24 en parallèle. Les conducteurs 22,23, 24 véhiculent chacun respectivement un signal s2, s3, s4. Le raccordement des signaux s2, s3 au point 25 est équivalent à un signal intermédiaire s11raccordé au point 25 avec le signal s4. La variable xv1 est égale à 1 si et seulement si l'état de chacun des signaux s2, s3, s4 est l'état de haute impédance Z ou l'état logique H. La règle Rv applicable pour construire le diagramme de décision binaire Tv( si,) est une règle Rvr pour deux conducteurs raccordés en un même point 25: T( s")= T( s2) T( s3). Tv(s11) étant maintenant présent en mémoire, la règle Rvr est appliquée à nouveau à s11 et 54. Une erreur se produit sur le signal s11 si l'un des signaux s2, s3, est à l'état logique H alors que l'autre signal s3, s2 est à l'état logique B, ou si l'un des signaux s2, s3, est à l'état d'erreur. La règle Re applicable pour construire le diagramme de décision binaire Te( si,) est une règle Rer pour deux conducteurs raccordés au point 25: Une erreur se produit sur le signal si si l'un des signaux Su, s4, est à l'état logique H alors que l'autre signal S4, s11 est à l'état logique B, ou si l'un des signaux s11, s4, est à l'état d'erreur. La règle Rer est à nouveau applicable pour construire le diagramme de décision binaire Te( Si) , La vanable xc1 est égale à 1 si l'état du signal s1 est l'état B ou l'état H logique. Le signal s11est à l'état B ou H si et seulement si le signal s2 ou le signal s3 est à l'état B ou H logique et si aucune erreur ne résulte des signaux s2 et s3 sur le signal s11. La règle Rc applicable pour construire le diagramme de décision binaire Tc( s11) est une règle Rcr pour deux conducteurs raccordés au point 25: La règle Rcr est appliquée à nouveau pour les signaux s11et s4: Tc (s1) = Si pour s2, Tv( 82). To( s2), Te( S2) ne sont pas présents en mémoire, la deuxième étape est répétée pour le signal s2. Le conducteur 22 est raccordé au drain d'un transistor 27 MOS de type N. La grille du transistor 27 reçoit un signal s5 et la source du transistor 27 reçoit un signal s6. En technologie CMOS, la notion de drain et de source d'un transistor est liée de façon connue à son régime de fonctionnement, aussi ces deux notions sont-elles interchangeables. Le signal S2 est à l'état H logique si et seulement si les signaux s5 et s6 sont à l'état H logique. Le signal S2 est à l'état Z de haute impédance si et seulement si le signal s5 est à l'état B logique ou si le signal s5 est à l'état logique H et le signal s6 est à l'état Z de haute impédance. La règle Rv qui s'applique est une règle Rvn : ce qui par simplification donne : Le signal s2 est à l'état E d'erreur si le signal s5 est à l'état Z de haute impédance. En effet, une gnlle de transistor attaquée par un signal de haute impédance est particulièrement sensible au bruit. La règle Re qui s'applique est une règle Ren : Le signal s2 est à l'état B ou H logique si et seulement si le signal s5 est à l'état H logique et le signal se est à l'état B ou H logique. La règle Rc qui s'applique est une règle Rcn: Si pour s4, Tv( s4), Tc( S4), Te( 54) ne sont pas présents en mémoire, la deuxième étape est répétée pour le signal S4. Le conducteur 23 est raccordé au drain d'un transistor 26 MOS de type N. La grille du transistor 26 reçoit un signal s7 et la source du transistor 26 reçoit un signal s8. Les deux premières étapes sont exécutées pour le signal s3 au moyen des mêmes règles Rvn, Rcn et Ren que pour le signal s2 de sorte à obtenir: Le conducteur 24 est raccordé au drain d'un transistor 29 MOS de type P. La grille du transistor 29 reçoit un signal s9 et la source du transistor 27 reçoit un signal s10. Le signal S4 est à l'état H logique si et seulement si les signaux s9 et s10 sont respectivement à l'état B et H logique. Le signal s4 est à l'état Z de haute impédance si et seulement si le signal s9 est à l'état H logique ou si le signal s9 est à l'état B logique et le signal s10 est à l'état Z de haute impédance. Après simplification, la règle Rv qui s'applique est une règle Rvp : Le signal s4 est à l'état E d'erreur si le signal s9 est à l'état Z de haute impédance. En effet, une gnlle de transistor attaquée par un signal de haute impédance est particulièrement sensible au bruit. La règle Re qui s'applique est une règle Rep : Le signal s4 est à l'état B ou H logique si et seulement si le signal s9 est à l'état B logique et le signal s10 est à l'état B ou H logique. La règle Rc qui s'applique est une règle Rcp: Tc(s4) = Tc(s9).Tv(s9).Tc(s10) On obtient ainsi les diagrammes de décision binaire Tv( Si). Tc( si), Te( Si) en fonction des diagrammes de décision binaire Tv( s5), T,( s5), Tv( Se). T,( Se), Tv( S7), T,( S7), Tv( s8), Tc( sa). Tv( 59), Te( sq), T( S10), T.( s10). Si on s'intéresse aux états possibles du signal Si, pour deux états logiques B et H possibles de chacun des signaux s5 à s10, la troisième étape est exécutée où chacun des diagrammes de décision binaire T( ss), Tc( Se). Tc( S7), Tc( se), T( s9), Tc( S10) vaut 1 et où chacun des diagrammes de décision binaire Tv( Sa), Tv( Se). Tv( S7), Tv( Sa), Tv( s9), Tv( sio), est remplacé respectivement par chacun des diagrammes de décision binaire {Xvs;0;1}, {x,;0;1}, {xv7;0;1}, {xve;0:1}. {X,9,0;1), {xvio;0;1}. On obtient ainsi trois diagrammes de décision binaire Tv( Si). Tc( Si), Te( Si) avec des n#uds occupés par les variables x,,5, XV6, Xv7, XV8, Xv9, xvio et des feuilles à 0 ou à 1. Pour connaître par exemple les valeurs de x,, Xv6, Xv7, xv8, Xyg, xvio qui mettent le signal si à l'état logique H, un diagramme de décision binaire T1( Si) est construit au moyen de la règle R1: Le diagramme de décision binaire T1( Si) est parcouru sur chaque branche conduisant du n#ud occupé par la variable xv5, à une feuille occupée par la valeur 1, en conservant dans une conjonction logique chaque vanable Xvs, Xye. X,7, xv8, Xvg, XY10 rencontrée telle quelle si le parcours de la branche est poursuivi au moyen du pointeur droit et complémentée si le parcours de la branche est poursuivi au moyen du pointeur gauche. Chaque conjonction logique obtenue par le parcours sur une branche, est conservée dans une disjonction logique jusqu'à avoir parcouru toutes les branches conduisant à une feuille occupée par la valeur 1. On obtient ainsi une équation logique du circuit de la figure 3 : Appliquons par exemple le procédé précédemment décrit au circuit élémentaire de la figure 4 où cinq signaux d'entrée s16, s17, S18, Slg, S21, se combinent pour générer un signal S12. L'entité élémentaire de circuit de la figure 4 comprend deux transistors NMOS 34 et 35, dont les sources sont respectivement attaquées par les signaux s16 et s18, dont les grilles sont respectivement attaquées par les signaux s17 et s19, et dont les drains génèrent respectivement des signaux s13 et s14 sur des conducteurs 29 et 30. L'entité élémentaire de circuit de la figure 4 comprend aussi deux transistors PMOS 37 et 36, dont les sources sont respectivement attaquées par le signal s21 et un signal s2o, dont les gnlles sont respectivement attaquées par les signaux s17 et s19, et dont les drains génèrent respectivement le signal s20 et un signal s15 sur des conducteurs 32 et 31. Les conducteurs 29,30 et 31 sont raccordés à un conducteur 28 en un point 33. La cinquième étape scrute (scan en anglais) chacun des signaux Sis, Si?, Sis, S19, s2i, de la liste de connectique et pour chaque signal scruté, exécute les deux premières étapes. Dans le cas où les sources des transistors 34 et 35 sont reliées à la masse, les diagrammes de décision binaire Tv( sie), Tc( Si6), Te( S16), Tv( Sis), Tc( s8), Te( Sis) sont respectivement égaux aux singletons {0}, {1}, {0}, {0}, {1}, {0}. Dans le cas où la source du transistor 37 est reliée à l'alimentation, les diagrammes de décision binaire Tv s21), To( s2i), Te( S21), sont respectivement égaux aux singletons {1}, {1}, {0}. Dans le cas où les gnlles des transistors 34 et 37 sont reliés à une entrée nécessairement mises à un état logique 0 ou 1, les diagrammes de décision binaire Tv( S17), Tc( Si7), Te( S17), sont respectivement {X,17,0,1), {1}, {0}. Dans le cas où les grilles des transistors 35 et 36 sont reliés à une entrée nécessairement mises à un état logique B ou H, les diagrammes de décision binaire Tv( 519), Tc( S19), Te( S19), sont respectivement {x9,0,1}, {1}, {0}. Les éléments du circuit élémentaire attaqués par les signaux Sie, S17, S18, S19, S21, de la liste de connectique, sont ensuite scrutés de façon à associer aux transistors 34,35, 37, respectivement les signaux s13, s14, s2o, pour chacun desquels les étapes 1 à 5 sont exécutées. Pour le transistor 34, les règles Rvn, Rcn, Ren s'appliquent au signal s13, dans la deuxième étape. Ce qui donne en appliquant les règles de combinaison connues de diagrammes de décision binaire : Pour le transistor 35, les règles Rvn, Rcn, Ren s'appliquent au signal s14, dans la deuxième étape pour donner de façon identique: Pour le transistor 37, les règles Rvp, Rcp, Rep s'appliquent au signal s20, dans la deuxième étape. Ce qui donne en appliquant les règles de combinaison connues de diagrammes de décision binaire: La sixième étape est relancée pour scruter les éléments du circuit élémentaire attaqués par les signaux précédemment générés Si3, s14, s20, de la liste de connectique et associe à ces éléments qui sont le point 33 et le transistor 36, respectivement les signaux s22, s15, pour chacun desquels elle exécute les deux premières étapes. Pour le point 33, les règles Rvr, Rcr, Rer s'appliquent au signal s22, dans la deuxième étape. Ce qui donne en appliquant les règles de combinaison connues de diagrammes de décision binaire: Pour le transistor 36, les règles Rvp, Rcp, Rep s'appliquent au signal s15, dans la deuxième étape. Ce qui donne en appliquant les règles de combinaison connues de diagrammes de décision binaire: La sixième étape est relancée pour scruter les éléments du circuit élémentaire attaqués par les signaux précédemment générés s22, s15, de la liste de connectique et associe au seul élément trouvé qui est le point 33, le signal s12 pour lequel elle exécute les deux premières étapes. Pour le point 33, les règles Rvr, Rcr, Rer s'appliquent au signal s12, dans la deuxième étape. Ce qui donne en appliquant les règles de combinaison connues de diagrammes de décision binaire: Le seul signal restant étant le signal s12, la quatrième étape donne le diagramme de décision binaire Tlog( s12) au moyen de la règle Rlog: La variable binaire xv12 est à l'état logique 1 pour les branches du diagramme de décision binaire T1og( S12) qui mènent à 1. Ce qui s'écrit: Dans la quatrième étape, le circuit de la figure 4 est reconnu comme étant une porte NOR. La figure 2 représente des étapes de procédé pour indiquer, en rapport avec un élément physique générant un premier signal (s11) en fonction d'un deuxième signal (s5) et de troisièmes signaux (s6,s7,s8), une combinaison d'états des dits troisièmes signaux telle qu'un changement d'état du dit deuxième signal fait passer ledit premier signal d'un état binaire à un état non binaire. A un signal si sont associés deux ou trois diagrammes de décision binaire Tc(si) = {x,fi0,fi1}, T,(si) = {x,,,giO,gil), Te( si) = {x,,ei0,ei1}, où fiO, giO, eiO, sont des pointeurs sur des sous diagrammes de décision binaire lorsque xv1 est égal à 0, où fil, gl1, ei1, sont des pointeurs sur des sous diagrammes de décision binaire lorsque xvj est égal à 1, xcj étant pris dans tous les cas égal à 1 car on ne considère ici que les états binaires B, H du signal Sj auquel est associé la variable xvj. Pour simplifier, ces pointeurs seront assimilés aux sous diagrammes de décision binaires qu'ils pointent. Le procédé décnt reste valable pour tout signal sk auquel est associé une variable xvk en réordonnant de façon connue les diagrammes de décision binaire de façon à faire remonter xvk à la racine du diagramme de décision binaire. Les valeurs à 1 du sous diagramme de décision binaire fiO codent des combinaisons de variables xvn pour lesquelles la variable xc@ a pour valeur 1, c'est à dire le signal s, est à l'un des états binaires B ou H, lorsque la variable xvi a pour valeur 0. Les valeurs à 1 du sous diagramme de décision binaire fil codent des combinaisons de variables Xvn pour lesquelles la variable xci a pour valeur 1, c'est à dire le signal s, est à l'un des états binaires B ou H, lorsque la variable xvj a pour valeur 1. Les valeurs à 1 du sous diagramme de décision binaire giO codent des combinaisons de vanables xvn pour lesquelles la variable xvi a pour valeur 1, c'est à dire le signal s, est à l'état binaire H ou à l'état non binaire Z, lorsque la variable xvj a pour valeur 0. Les valeurs à 1 du sous diagramme de décision binaire gi1 codent des combinaisons de vanables xvn pour lesquelles la variable xvi a pour valeur 1, c'est à dire le signal si est à l'état binaire H ou à l'état non binaire Z, lorsque la variable xvj a pour valeur 1. Les valeurs à 1 du sous diagramme de décision binaire eiO codent des combinaisons de vanables Xvn pour lesquelles les vanables xXv, ont pour valeur 0, c'est à dire le signal si est à un état indéterminé tel que l'état non binaire E, lorsque la variable xvj a pour valeur 0. Les valeurs à 1 du sous diagramme de décision binaire eiO codent des combinaisons de vanables Xvn pour lesquelles les variables Xc"XVI ont pour valeur 0, c'est à dire le signal s, est à un état indéterminé tel que l'état non binaire E, lorsque la variable xvj a pour valeur 1. Dans la suite de la description, le symbole -, placé devant une référence de diagramme de décision binaire signifie que le diagramme de décision binaire est complémenté de façon connue selon ce qui précède. Une étape 8 génère un sous diagramme de décision binaire CpiO en combinant les sous diagrammes de décision binaire ci-dessus mentionnés au moyen de la formule : CpiO = fi0ei0(ei1+gi1fi1). La combinaison gi1--.fi1 code des combinaisons de variables x, pour lesquelles la variable xvi a pour valeur 1, c'est à dire le signal s@ est à l'état binaire H ou à l'état non binaire Z, et pour lesquelles la variable Xc, n'a pas pour valeur 1, c'est à dire le signal s, n'est pas à l'un des états binaires B ou H, lorsque la vanable xvj a pour valeur 1. La disjonction de cette combinaison avec ei1 code ainsi les combinaisons de variables xvn pour lesquelles le signal si n'est pas à l'un des états binaires B ou H, lorsque la vanable XV] a pour valeur 1. La combinaison fiO#,eiO code des combinaisons de variables Xvn pour lesquelles la vanable xv@ a pour valeur 1, c'est à dire le signal s, est à l'état binaire H ou à l'état non binaire Z, et pour lesquelles la variable Xc, n'a pas pour valeur 0, c'est à dire le signal s, n'est pas à un état non binaire, lorsque la variable xvj a pour valeur 0. La disjonction de cette dernière combinaison avec ei1 code ainsi les combinaisons de variables xvn pour lesquelles le signal s, est à l'un des états binaires B ou H, lorsque la vanable xvj a pour valeur 0, et n'est pas à l'un des états binaires B ou H, lorsque la vanable xvj a pour valeur 1. Les valeurs à 1 de CpiO correspondent à un ensemble de combinaisons de valeurs xvn pour lesquelles s, est à un état binaire lorsque xvj n'est pas à la valeur 1, et pour lesquelles s, n'est pas à un état binaire lorsque xvj est à la valeur 1. Ainsi, pour les combinaisons à 1 des variables xvm, le signal s, passe d'un état binaire à un état non binaire lorsque le signal sj passe du premier état B au deuxième état H. Lorsque l'élément physique est tel que l'état du signal si n'est jamais indéterminé, le sous diagrammes de décision binaire e11 est toujours à 0 et le sous diagramme de décision binaire ~e10 est toujours à 1. Ces sous diagrammes de décision binaire n'ont pas à être pris en considération dans une étape 7 qui se contente alors de la formule simplifiée suivante pour générer le sous diagramme de décision binaire Cp10 : CpiO = fi0gi1 -,fi1 ). Une étape 10 génère un sous diagramme de décision binaire Cpi1 en combinant les sous diagrammes de décision binaire ci-dessus mentionnés au moyen de la formule : Cpi1 =fi1ei1(ei0+gi0-f0). La combinaison giO#ifiO code des combinaisons de variables Xvn pour lesquelles la variable xvi a pour valeur 1, c'est à dire le signal Si est à l'état binaire H ou à l'état non binaire Z, et pour lesquelles la vanable xci n'a pas pour valeur 1, c'est à dire le signal s, n'est pas à l'un des états binaires B ou H, lorsque la variable xvj a pour valeur 0. La disjonction de cette combinaison avec ei0 code ainsi les combinaisons de variables xvn pour lesquelles le signal si n'est pas à l'un des états binaires B ou H, lorsque la variable XV] a pour valeur 0. La combinaison fi1--.ei1 code des combinaisons de vanables Xvn pour lesquelles la variable xvi a pour valeur 1, c'est à dire le signal si est à l'état binaire H ou à l'état non binaire Z, et pour lesquelles la variable xci n'a pas pour valeur 0, c'est à dire le signal s, n'est pas à un état non binaire, lorsque la variable xvj a pour valeur 1. La disjonction de cette dernière combinaison avec eiO code ainsi les combinaisons de variables xvn pour lesquelles le signal s, est à l'un des états binaires B ou H, lorsque la variable xvj a pour valeur 1, et n'est pas à l'un des états binaires B ou H, lorsque la variable xvj a pour valeur 0. Les valeurs à 1 de Cpi1 correspondent à un ensemble de combinaisons de valeurs xvn pour lesquelles si est à un état binaire lorsque xvj n'est pas à la valeur 0, et pour lesquelles si n'est pas à un état binaire lorsque xvj est à la valeur 0. Ainsi, pour les combinaisons à 1 des variables xvn, le signal s, passe d'un état binaire à un état non binaire lorsque le signal sj passe du deuxième état H au premier état B. Lorsque l'élément physique est tel que l'état du signal s, n'est jamais indéterminé, le sous diagrammes de décision binaire e11 est toujours à 0 et le sous diagramme de décision binaire -.e10 est toujours à 1. Ces sous diagrammes de décision binaire n'ont pas à être pris en considération dans une étape 9 qui se contente alors de la formule simplifiée suivante pour générer le sous diagramme de décision binaire Cpi1 : Cpi1 =fi1giO~,fiO). Une étape 11 génère un diagramme de décision binaire Cp(Si,sj) avec à sa racine, la vanable xvj, une branche gauche égale au sous diagramme CpiO et une branche droite égale au sous diagramme Cpi1. Les valeurs à 1 de ce diagramme de décision binaire code les combinaisons de signaux sn pour lesquelles un changement d'état binaire du signal sj fait passer le signal s, d'un état binaire à un état non binaire. Une étape 13 génère un sous diagramme de décision binaire CdiO en combinant les sous diagrammes de décision binaire ci-dessus mentionnés au moyen de la formule : CdiO = fi0gi0-,ei0fi1 gi1 ei1. La combinaison gil-fil code des combinaisons de variables Xvn pour lesquelles la variable xv@ a pour valeur 1, c'est à dire le signal s, est à l'état binaire H ou à l'état non binaire Z, et pour lesquelles la variable Xc, a pour valeur 1, c'est à dire le signal s, est à l'état binaire H, lorsque la variable xvj a pour valeur 1. La conjonction de cette combinaison avec ~el1 code ainsi les combinaisons de variables xvn pour lesquelles le signal si est à l'état binaire H, lorsque la variable XV! a pour valeur 1. La combinaison fiO # ieiO code des combinaisons de variables xvn pour lesquelles la vanable xvn a pour valeur 1, c'est à dire le signal s, est à l'état binaire H ou à l'état binaire B, et pour lesquelles la vanable xci n'a pas pour valeur 0, c'est à dire le signal si n'est pas à un état non binaire, lorsque la variable xvj a pour valeur 0. La conjonction de cette dernière combinaison avec -,giO code ainsi les combinaisons de variables xvn pour lesquelles le signal Si est à l'état binaire B, lorsque la variable xvj a pour valeur 0, et n'est pas à un état non binaire, lorsque la variable xvj a pour valeur 0. Les valeurs à 1 de CdiO correspondent à un ensemble de combinaisons de valeurs xvn pour lesquelles si est à un état binaire B lorsque xvj est à la valeur 0, et pour lesquelles s, est à un état binaire H lorsque xvj est à la valeur 1. Ainsi, pour les combinaisons à 1 des variables xvn, le signal s, passe d'un état binaire B à un état binaire H lorsque le signal sj passe du premier état B au deuxième état H. Par symétne, le signal si passe d'un état binaire H à un état binaire B lorsque le signal s, passe du premier état B au deuxième état H. Lorsque l'élément physique est tel que l'état du signal s, n'est jamais indéterminé, le sous diagrammes de décision binaire e11 est toujours à 0 et le sous diagramme de décision binaire -,e10 est toujours à 1. Ces sous diagrammes de décision binaire n'ont pas à être pns en considération dans une étape 12 qui se contente alors de la formule simplifiée suivante pour générer le sous diagramme de décision binaire CdiO : CdiO = fi0-gi0.fi1gi1. Une étape 15 génère un diagramme de décision binaire Cii(si,sj) en combinant les sous diagrammes de décision binaire ci-dessus mentionnés au moyen de la formule : Cii(s,sj) = fi0gi1ei0fi1gi0ei1. La combinaison giO.fiO code des combinaisons de variables xvn pour lesquelles la variable xvi a pour valeur 1, c'est à dire le signal s, est à l'état binaire H lorsque la variable xvj a pour valeur 0. La conjonction de cette combinaison avec -,ei1 code ainsi les combinaisons de variables xvn pour lesquelles le signal s, n'est pas à un état indéterminé, lorsque la variable x,, n'a pas pour valeur 0. La combinaison fi1--.gi1 code des combinaisons de variables xvn pour lesquelles la variable xvi a pour valeur 0, c'est à dire le signal s, est à l'état binaire B, lorsque la vanable xvj a pour valeur 1. La conjonction de cette dernière combinaison avec ~el0 code ainsi les combinaisons de variables xvn pour lesquelles le signal si n'est pas à un état indéterminé, lorsque la variable xvj n'a pas pour valeur 1. Les valeurs à 1 de Cii(s,,s correspondent à un ensemble de combinaisons de valeurs xm pour lesquelles s, est à un état binaire H lorsque xvj est à la valeur 0, et pour lesquelles si est à un état binaire B lorsque xvj est à la valeur 1. Ainsi, pour les combinaisons à 1 des variables xvn, le signal si passe d'un état binaire H à un état binaire B lorsque le signal Sj passe du premier état B au deuxième état H. Par symétrie, le signal s, passe d'un état binaire B à un état binaire H lorsque le signal s, passe du deuxième état H au premier état B. Lorsque l'élément physique est tel que l'état du signal si n'est jamais indéterminé, le sous diagrammes de décision binaire e11est toujours à 0 et le sous diagramme de décision binaire ~e10 est toujours à 1. Ces sous diagrammes de décision binaire n'ont pas à être pns en considération dans une étape 14 qui se contente alors de la formule simplifiée suivante pour générer le sous diagramme de décision binaire Cii(si,sj): Ciis;,sj) = fiO# ,gi1fi1giO. Les étapes 7 à 15 ont en commun de générer un diagramme de décision binaire dont les valeurs à 1 correspondent à un premier état du signal si lorsque xvj est à une première valeur et à un deuxième état différent lorsque xvj n'est pas à la première valeur. En reprenant le circuit élémentaire de la figure 3, les trois diagrammes de décision binaire sont déployés récursivement à partir chacun des diagrammes de décision binaire Tc( s5), Tc( Se), Tc( s7), Tc( s8), Tc( S9). Tc( S10) valant 1 et de chacun des diagrammes de décision binaire Tv( ss), Tv( se), Tv( s7), Tv( s8), Tv( Sg), T,( S10), remplacé respectivement par chacun des diagrammes de décision binaire {xv5;0;1}, {X,6;0;1, {xv7;0;1}. {xv8;0;1}, {xv9;0;1}, {xv10;0;1}. On obtient ainsi en prenant un ordre alphanumérique : Pour s4 : Les règles de combinaison des diagrammes de décision binaire donnent le diagramme de décision binaire Tc(s11 1)représenté figure 5, à savoir un triplet {xv5;f10;f1 Ù Où f10 est un pointeur sur un sous diagramme de décision binaire {x;0;1} et où fi est un pointeur sur un sous diagramme de décision binaire {Xve;{XY7; 1;{xe;1; 0}};(xo 1;{xa; 0;1 1}}}. Les règles de combinaison des diagrammes de décision binaire donnent le diagramme de décision binaire Tv(s11) représenté figure 5, à savoir un triplet {xS;glo;glll Où agio est un pointeur sur un sous diagramme de décision binaire {x;l;{x8;0;1}}et où gan est un pointeur sur un sous diagramme de décision binaire {x,;0;{x;1;{x8;0;1}}}. Les régies ae comoinaison des diagrammes ae décision idinaire donnent le diagramme ae décision binaire Te(s11)représenté figure 6, à savoir un triplet {xyS;e10;e11} Où e10 est un pointeur sur un sous diagramme de décision binaire {0} et où en est un pointeur sur un sous diagramme de décision binaire {x,,{x;0;{x8;0;1}};{x;0;{x8;1;0}}}. Le diagramme de décision binaire Cp(S11,S5)= {XyS;CP10;CP11}est généré en étape 11 avec: En appliquant les règles de combinaison des diagrammes de décision binaire, cp10 ponte sur un sous diagramme de décision binaire X,;{X7;O;Xg;O;1}};{X7;O;(Xg;l;0}}}}}. En appliquant les règles de combinaison des diagrammes de décision binaire, cp11 pointe sur un sous diagramme de décision binaire {Xv6;{Xv7; 1 ;{xvs; 1 ; O}};O}. D'où le diagramme de décision binaire Cp(S11,S5) représenté figure 7. Un parcours des branches du diagramme de décision binaire Cp(S11,S5) qui mènent à la valeur 1, donne les combinaisons de variables logiques suivantes : - pour xv5 initialement égale à zéro : - pour xv5 initialement égale à un : Lorsqu'on applique un état binaire à chacun des signaux s5, s6, s7, s8, les variables xc5 Xc6 Xç7 Xcs ont toutes pour valeur 1 et les valeurs à 0, respectivement à 1, des variables Xv5 Xve xi Xv8 représentent les états B, respectivement H, des signaux s5, s6, s7, s8. La première combinaison indique que, lorsque l'ensemble de signaux {s6,s7,s8} est mis aux états {B,H,H} ou respectivement {H,H,B}, le passage du signal s5 d'un état B à H, fait passer le signal s11d'un état binaire, en l'occurrence H ou respectivement B, à un état non binaire, en l'occurrence ici un état d'erreur. La deuxième combinaison indique que, lorsque l'ensemble de signaux {s6,s7} est mis aux états {B,B} ou respectivement lorsque l'ensemble de signaux {s6,s7,s8} est mis aux états {B,H,B}, le passage du signal s5 d'un état H à B, fait passer le signal s11d'un état binaire, en l'occurrence B, à un état non binaire, en l'occurrence ici un état de haute impédance ou respectivement un état d'erreur. Les étapes 12 et 14 ou 13 et 15 du procédé décrit précédemment permettent d'obtenir pour un signal de sortie s11, un diagramme de décision binaire de contexte directe Cd(s11,s5) et un diagramme de décision binaire de contexte inverse Ci(s11,s5) pour chaque signal d'entrée s5 dont dépend le signal s11. Un parcours de chaque branche du diagramme de décision binaire de contexte directe Cd(s11,s5) qui mène à 1 donne une conjonction logique d'états binaires de signaux s6, s7, s8... pour laquelle une variation d'état binaire du signal s5 est sensée provoquer une même variation d'état binaire du signal s11. Un parcours de chaque branche du diagramme de décision binaire de contexte inverse Ci(s11,s5) qui mène à 1 donne une conjonction logique d'états binaires de signaux s6, s7, s8... pour laquelle une vanation d'état binaire du signal s5 est sensée provoquer une variation inverse d'état binaire du signal s11. En appliquant une combinaison d'états binaires aux signaux s6, s7, s8... d'un échantillon matériel du circuit étudié, de telle sorte qu'une conjonction logique trouvée au paragraphe précédent soit à 1, une détection de comportement du signal de sortie s11non conforme à la variation d'état binaire sensée être provoquée par un test de variation d'état binaire du signal s5, indique une faute sur cet échantillon matériel. Il convient alors de déclarer impropre à la consommation, un échantillon matériel pour lequel une faute est indiquée. En répétant l'opération précédente avec s6, s7, s8... comme signal de test, il est possible de s'assurer d'un comportement conforme du signal s11pour une variation d'état binaire de chacun des signaux s6, s7, s8... De façon à réduire le nombre de signaux d'entrée à tester, le procédé comprend de façon avantageuse, les étapes supplémentaires suivantes. Dans une étape 61, un diagramme de décision binaire S(s11,s5) est construit comme étant une disjonction logique des diagrammes de décision binaire de contexte directe Cd(s11,s5) et inverse Ci(s11,s5): Dans une étape 62, pour un signal s6, un diagramme de décision binaire S(s11,s6) est construit comme étant une disjonction logique des diagrammes de décision binaire de contexte directe Cd(sl l,s6) et inverse Ci(sl l,s6): pour la paire de signaux s5, s6, un diagramme de décision binaire S(s11,s5,s6) est construit comme étant une conjonction logique des diagrammes de décision binaire S(s11,s5) etS(s11,s6): Dans une étape 63, le diagramme de décision binaire S(s11,s5,s6) est ordonné de façon à commencer par les variables xv5, xv6. Si le diagramme de décision binaire S(s11,s5,s6) se présente sous la forme d'un diagramme de décision binaire a(xv7,xv8,...)indépendant de xv5 et xv6, les branches du diagramme de décision binaire a(xv7,xv8,...) sont parcourues dans une étape 64. La première branche qui mène à 1 donne une conjonction logique d'états binaires de signaux s7, s8... pour laquelle une variation d'état binaire du signal s5 est sensée provoquer une variation d'état binaire du signal s11et pour laquelle une variation d'état binaire du signal s6 est sensée provoquer une variation d'état binaire du signal s11. En effet par construction de S(s11,s5,s6), la conjonction logique d'états binaires de signaux s7, s8,... ainsi trouvée, vérifie simultanément S(s11,s5) et S(s11,s6). En appliquant une combinaison d'états binaires aux signaux s7, s8,... d'un échantillon matériel du circuit étudié, de telle sorte que la conjonction logique trouvée au paragraphe précédent soit à 1, une détection de comportement du signal de sortie s11non conforme à la variation d'état binaire sensée être provoquée par un test de variation d'état binaire du signal s5, ou une détection de comportement du signal de sortie s11non conforme à la vanation d'état binaire sensée être provoquée par un test de variation d'état binaire du signal s6, indique une faute sur cet échantillon matériel. Il convient alors de déclarer impropre à la consommation, un échantillon matériel pour lequel une faute est indiquée. Ainsi, un même profil d'états binaires de signaux s7, s8,... permet de tester la conformité de variation du signal s11pour deux signaux s5 et s6. Lorsqu'un tel profil est trouvé par exécution des étapes 61 à 63, un gain de temps est procuré sur le test d'un échantillon matériel du circuit car ce même profil permet de tester la variation de deux signaux d'entrée différents. Si le diagramme de décision binaire S(s11,s5,s6) ne se présente pas en étape 63 sous la forme d'un diagramme de décision binaire a(xv7,xv8,...) indépendant de xv5 et xv6, le signal s6 est conservé dans une liste annexe pour lui appliquer l'étape 61 où le signal s6 remplace alors le signal s5, de façon à détecter d'éventuelles fautes équivalentes avec d'autres signaux s7, s8... Après l'étape 64, tant qu'il existe des signaux s7, s8... dont dépend le signal s11, les étapes 62 à 63 sont répétées dans lesquelles chacun des signaux s7, s8... remplace à son tour le signal s6. Ceci permet de trouver un profil commun à tous les signaux qui vérifient positivement l'étape 63 pour un signal s5 donné. Ce profil commun permet de réduire la durée du test d'un échantillon maténel du circuit pour ces signaux d'entrée. REVENDICATIONS: 1. Procédé pour indiquer, en rapport avec un élément physique générant un premier signal (sll) en fonction d'un deuxième signal (s5) et de troisièmes signaux (s6, s7,s8), une combinaison d'états des dits troisièmes signaux telle qu'un changement d'état du dit deuxième signal fait passer ledit premier signal d'un état binaire à un état non binaire, deux diagrammes de décision binaire (Tc(sll),Tv(sll)) étant associés dans un ordinateur au dit premier signal (sll), - le premier diagramme de décision binaire (Tc(sll)) comprenant : - un premier sous diagramme de décision binaire (flO) codant un premier ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est à un premier état binaire (B) ou à un deuxième état binaire (H)lorsque le deuxième signal (s5) est au premier état binaire (B), - un deuxième sous diagramme de décision binaire (fil) codant un deuxième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est au premier état binaire (B) ou au deuxième état binaire (H)lorsque le deuxième signal (s5) est au deuxième état binaire (H), le deuxième diagramme de décision binaire (Tv(sll)) comprenant : - un troisième sous diagramme de décision binaire (glO) codant un troisième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est au deuxième état binaire (H) ou à un premier état non binaire (Z)lorsque le deuxième signal (s5) est au premier état binaire (B), - un quatrième sous diagramme de décision binaire (gll) codant un quatrième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est au deuxième état binaire (H) ou au premier état non binaire (Z) lorsque le deuxième signal (s5) est au deuxième état binaire (H), caractérisé en ce que l'ordinateur exécute : - une première étape qui effectue une première combinaison logique (f10#g11#~f11) du premier, du deuxième et du quatrième sous diagramme de décision binaire, de façon à générer un cinquième sous diagramme de décision binaire (CplO) qui code un cinquième ensemble de combinaisons d'états des dits troisièmes signaux pour lesquels le premier signal (sll) est à un premier état binaire (B) ou à un deuxième état binaire (H) lorsque le deuxième signal (s5) est au premier état binaire (B), le premier signal (sll) n'est pas au premier état binaire (B) ou au deuxième état binaire (H)lorsque le deuxième signal (s5) est au deuxième état binaire (H), le premier signal (sll) est au deuxième état binaire (H) ou au premier état non binaire (Z) lorsque le deuxième signal (s5) est au deuxième état binaire (H), de sorte qu'un passage du dit deuxième signal du deuxième état binaire (B) au premier état binaire (H), fait passer ledit premier signal d'un état binaire (H, B) au premier état non binaire (Z). 2. Procédé selon la revendication 1, un troisième diagramme de décision binaire (Te(sll)) étant associé dans l'ordinateur au dit premier signal (sll), - le troisième diagramme de décision binaire (Te (sll)) comprenant : - un sixième sous diagramme de décision binaire (elO) codant un sixième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est à un deuxième état non binaire (E)lorsque le deuxième signal (s5) est au premier état binaire (B), - un septième sous diagramme de décision binaire (ell) codant un septième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est à un deuxième état non binaire (E)lorsque le deuxième signal (s5) est au deuxième état binaire (H) , caractérisé en ce que l'ordinateur exécute : - une deuxième étape qui effectue une deuxième combinaison logique (f10 (e11+gllfl1) -,e10) du premier, du deuxième, du quatrième, du sixième et du septième sous diagramme de décision binaire, de façon à générer le cinquième sous diagramme de décision binaire (CplO) qui code alors un huitième ensemble de combinaisons d'états des dits troisièmes signaux pour lesquels le premier signal (sll) est au deuxième état binaire (H) ou au premier état non binaire (Z) lorsque le deuxième signal (s5) est au deuxième état binaire (H) et le premier signal (sll) n'est pas au premier état binaire (B) ou au deuxième état binaire (H)lorsque le deuxième signal (s5) est au deuxième état binaire (H) ou le premier signal (sll) est au deuxième état non binaire (E) lorsque le deuxième signal (s5) est au deuxième état binaire (H), et pour lesquels le premier signal (sll) est au premier état binaire (B) ou au deuxième état binaire (H)lorsque le deuxième signal (s5) est au premier état binaire (B)et le premier signal (sll) n'est pas au deuxième état non binaire (E) lorsque le deuxième signal (s5) est au premier état binaire (B), de sorte qu'un passage du dit deuxième signal du deuxième état binaire (H) au premier état binaire (B), fait passer ledit premier signal d'un état binaire (H,B) au premier ou au deuxième état non binaire (Z,E). 3. Procédé selon l'une des revendications précédentes, caractérisé en ce que l'ordinateur exécute : - une troisième étape qui effectue une troisième combinaison logique (fll-glO# if 10) du premier, du deuxième et du troisième sous diagramme de décision binaire, de façon à générer un huitième sous diagramme de décision binaire (Cpll) qui code un neuvième ensemble de combinaisons d'états des dits troisièmes signaux pour lesquels le premier signal (sll) est à un premier état binaire (B) ou à un deuxième état binaire (H)lorsque le deuxième signal (s5) est au deuxième état binaire (H), le premier signal (sll) n'est pas au premier état binaire (B) ou au deuxième état binaire (H)lorsque le deuxième signal (s5) est au premier état binaire (B), le premier signal (sll) est au deuxième état binaire (H) ou au premier état non binaire (Z) lorsque le deuxième signal (s5) est au premier état binaire (B), de sorte qu'un passage du dit deuxième signal du premier état binaire (H) au deuxième état binaire (B), fait passer ledit premier signal d'un état binaire (H, B) au premier état non binaire (Z). 4. Procédé selon l'une des revendications précédentes, caractérisé en ce que l'ordinateur exécute : - une quatrième étape qui effectue une quatrième combinaison logique (fll (e10+g10-f10) ell) du premier, du deuxième, du troisième, du sixième et du septième sous diagramme de décision binaire, de façon à générer le huitième sous diagramme de décision binaire (Cpll) qui code alors un dixième ensemble de combinaisons d'états des dits troisièmes signaux pour lesquels le premier signal (sll) est au deuxième état binaire (H) ou au premier état non binaire (Z) lorsque le deuxième signal (s5) est au premier état binaire (B) et le premier signal (sll) n'est pas au premier état binaire (B) ou au deuxième état binaire (H)lorsque le deuxième signal (s5) est au premier état binaire (B) ou le premier signal (sll) est au deuxième état non binaire (E) lorsque le deuxième signal (s5) est au premier état binaire (B), et pour lesquels le premier signal (sll) est au premier état binaire (B) ou au deuxième état binaire (H)lorsque le deuxième signal (s5) est au deuxième état binaire (H)et le premier signal (sll) n'est pas au deuxième état non binaire (E) lorsque le deuxième signal (s5) est au deuxième état binaire (H), de sorte qu'un passage du dit deuxième signal du premier état binaire (B) au deuxième état binaire (H), fait passer ledit premier signal d'un état binaire (H,B) au premier ou au deuxième état non binaire (Z,E) . 5. Procédé selon la revendication 4 caractérisé en ce que l'ordinateur exécute : - une cinquième étape qui génère un quatrième diagramme de décision binaire (Cp(sll,s5)) constitué du cinquième sous diagramme de décision binaire (CplO) lorsque le deuxième signal s5 est au premier état binaire (B) d'une part, et du huitième sous diagramme de décision binaire (Cpll) lorsque le deuxième signal s5 est au deuxième état binaire (H) d'autre part, de sorte qu'un passage du dit deuxième signal du premier état binaire (B) au deuxième état binaire (H), respectivement du dit deuxième signal du premier état binaire (B) au deuxième état binaire (H), fait passer ledit premier signal d'un état binaire (H, B) au premier ou au deuxième état non binaire (Z,E). 6. Procédé pour indiquer, en rapport avec un élément physique générant un premier signal (sll) en fonction d'un deuxième signal (s5) et de troisièmes signaux (s6, s7,s8), une combinaison d'états binaires des dits troisièmes signaux telle qu'un changement d'état binaire du dit deuxième signal procure le même changement d'état binaire du dit premier signal, deux diagrammes de décision binaire (Tc(sll),Tv(sll)) étant associés dans un ordinateur au dit premier signal (sll), le premier diagramme de décision binaire (Tc(sll)) comprenant : - un premier sous diagramme de décision binaire (flO) codant un premier ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est à un premier état binaire (B) ou à un deuxième état binaire (H)lorsque le deuxième signal (s5) est au premier état binaire (B), - un deuxième sous diagramme de décision binaire (fil) codant un deuxième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est au premier état binaire (B) ou au deuxième état binaire (H)lorsque le deuxième signal (s5) est au deuxième état binaire (H), le deuxième diagramme de décision binaire (Tv(sll)) comprenant : - un troisième sous diagramme de décision binaire (glO) codant un troisième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est au deuxième état binaire (H) ou à un premier état non binaire (Z)lorsque le deuxième signal (s5) est au premier état binaire (B), - un quatrième sous diagramme de décision binaire (gll) codant un quatrième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est au deuxième état binaire (H) ou au premier état non binaire (Z) lorsque le deuxième signal (s5) est au deuxième état binaire (H), caractérisé en ce que l'ordinateur exécute : - une sixième étape qui effectue une sixième combinaison logique (f10f11g11g10) du premier, du deuxième, du troisième et du quatrième sous diagramme de décision binaire, de façon à générer un cinquième diagramme de décision binaire (Cd(sll,s5)) qui code un onzième ensemble de combinaisons d'états des dits troisièmes signaux pour lesquels le premier signal (sll) est à un premier état binaire (B) ou à un deuxième état binaire (H)lorsque le deuxième signal (s5) est au premier état binaire (B), le premier signal (sll) est à un premier état binaire (B) ou à un deuxième état binaire (H)lorsque le deuxième signal (s5) est au deuxième état binaire (H), le premier signal (sll) n'est pas au premier état binaire (B) ou au deuxième état binaire (H) lorsque le deuxième signal (s5) est au premier état binaire (B), le premier signal (sll) est au deuxième état binaire (H) ou au premier état non binaire (Z) lorsque le deuxième signal (s5) est au deuxième état binaire (H), de sorte qu'un passage du dit deuxième signal du premier état binaire (B) au deuxième état binaire (H), respectivement du deuxième état binaire (H) au premier état binaire (B) , fait passer ledit premier signal du premier état binaire (B) au deuxième état binaire (H), respectivement du deuxième état binaire (H) au premier état binaire (B) . 7. Procédé selon la revendication 6, un troisième diagramme de décision binaire (Te(sll)) étant associé dans l'ordinateur au dit premier signal (sll), - le troisième diagramme de décision binaire (Te(sll)) comprenant : - un sixième sous diagramme de décision binaire (elO) codant un sixième ensemble des combinaisons d'états binaires des troisièmes signaux (s6,s7,s8) pour lesquelles le premier signal (sll) est à un deuxième état non binaire (E)lorsque le deuxième signal (s5) est au premier état binaire (B) , - un septième sous diagramme de décision binaire (ell) codant un septième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est à un deuxième état non binaire (E)lorsque le deuxième signal (s5) est au deuxième état binaire (H), caractérisé en ce que l'ordinateur exécute : - une septième étape qui effectue une septième combinaison logique (f10f11g11g10-,ellel0) de la sixième combinaison logique, du sixième et du septième sous diagramme de décision binaire, de façon à générer le cinquième diagramme de décision binaire (Cd(sll,s5)) qui code alors un douzième ensemble de combinaisons d'états des dits troisièmes signaux pour lesquels de plus, le premier signal (sll) n' est pas à un deuxième état non binaire (E) et le premier signal (sll) n'est pas au deuxième état non binaire (E) lorsque le deuxième signal (s5) est au deuxième état binaire (H), de sorte qu'un passage du dit deuxième signal du premier état binaire (B) au deuxième état binaire (H), respectivement du deuxième état binaire (H) au premier état binaire (B), fait passer ledit premier signal du premier état binaire (B) au deuxième état binaire (H), respectivement du deuxième état binaire (H) au premier état binaire (B). 8. Procédé pour indiquer, en rapport avec un élément physique générant un premier signal (sll) en fonction d'un deuxième signal (s5) et de troisièmes signaux (s6, s7,s8), une combinaison d'états binaires des dits troisièmes signaux telle qu'un changement d'état binaire du dit deuxième signal procure un changement d'état binaire inverse du dit premier signal, deux diagrammes de décision binaire (Tc(sll),Tv(s11)) étant associés dans un ordinateur au dit premier signal (sll), - le premier diagramme de décision binaire (Tc(s11)) comprenant : - un premier sous diagramme de décision binaire (flO) codant un premier ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est à un premier état binaire (B) ou à un deuxième état binaire (H)lorsque le deuxième signal (s5) est au premier état binaire (B), - un deuxième sous diagramme de décision binaire (fil) codant un deuxième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est au premier état binaire (B) ou au deuxième état binaire (H)lorsque le deuxième signal (s5) est au deuxième état binaire (H), le deuxième diagramme de décision binaire (Tv(sll)) comprenant : - un troisième sous diagramme de décision binaire (glO) codant un troisième ensemble des combinaisons d'états binaires des troisièmes signaux (s6,s7,s8) pour lesquelles le premier signal (sll) est au deuxième état binaire (H) ou à un premier état non binaire (Z)lorsque le deuxième signal (s5) est au premier état binaire (B), - un quatrième sous diagramme de décision binaire (gll) codant un quatrième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est au deuxième état binaire (H) ou au premier état non binaire (Z) lorsque le deuxième signal (s5) est au deuxième état binaire (H), caractérisé en ce que l'ordinateur exécute : - une huitième étape qui effectue une huitième combinaison logique (f10f11g10g11) du premier, du deuxième, du troisième et du quatrième sous diagramme de décision binaire, de façon à générer un sixième diagramme de décision binaire (Ci(sll,s5)) qui code un treizième ensemble de combinaisons d'états des dits troisièmes signaux pour lesquels le premier signal (sll) est à un premier état binaire (B) ou à un deuxième état binaire (H)lorsque le deuxième signal (s5) est au premier état binaire (B), le premier signal (sll) est à un premier état binaire (B) ou à un deuxième état binaire (H)lorsque le deuxième signal (s5) est au deuxième état binaire (H), le premier signal (sll) est au premier état binaire (B) ou au deuxième état binaire (H) lorsque le deuxième signal (s5) est au premier état binaire (B), le premier signal (sll) n'est pas au deuxième état binaire (H) ou au premier état non binaire (Z) lorsque le deuxième signal (s5) est au deuxième état binaire (H), de sorte qu'un passage du dit deuxième signal du premier état binaire (B) au deuxième état binaire (H), respectivement du deuxième état binaire (H) au premier état binaire (B), fait passer ledit premier signal du deuxième état binaire (H) au premier état binaire (B), respectivement du premier état binaire (B) au deuxième état binaire (H). 9. Procédé selon la revendication 8, un troisième diagramme de décision binaire (Te(sll)) étant associé au dit premier signal (sll), - le troisième diagramme de décision binaire (Te(sll)) comprenant : - un sixième sous diagramme de décision binaire (elO) codant un sixième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est à un deuxième état non binaire (E)lorsque le deuxième signal (s5) est au premier état binaire (B), - un septième sous diagramme de décision binaire (ell) codant un septième ensemble des combinaisons d'états binaires des troisièmes signaux (s6, s7,s8) pour lesquelles le premier signal (sll) est à un deuxième état non binaire (E)lorsque le deuxième signal (s5) est au deuxième état binaire (H), caractérisé en ce que l'ordinateur exécute : - une neuvième étape qui effectue une neuvième combinaison logique (f10f11g10-,gllellel0) de la huitième combinaison logique, du sixième et du septième sous diagramme de décision binaire, de façon à générer le sixième diagramme de décision binaire (Ci(sll,s5)) qui code alors un quatorzième ensemble de combinaisons d'états des dits troisièmes signaux pour lesquels de plus, le premier signal (sll) n'est pas à un deuxième état non binaire (E) lorsque le deuxième signal (s5) est au premier état binaire (B), et le premier signal (sll) n'est pas au deuxième état non binaire (E) lorsque le deuxième signal (s5) est au deuxième état binaire (H), de sorte qu'un passage du dit deuxième signal du premier état binaire (B) au deuxième état binaire (H), respectivement du deuxième état binaire (H) au premier état binaire (B), fait passer ledit premier signal du premier état binaire (B) au deuxième état binaire (H), respectivement du deuxième état binaire (H) au premier état binaire (B) . 10. Procédé selon la revendication 9, caractérisé en ce que l'ordinateur exécute: - une dixième étape (61) qui effectue une première disjonction logique du cinquième et du sixième diagramme de décision binaire pour un premier signal d'entrée (s5), - une onzième étape (62) qui effectue une deuxième disjonction logique du cinquième et du sixième diagramme de décision binaire pour un deuxième signal d'entrée (s6) et qui effectue une conjonction logique de la première et de la deuxième disjonction logique, - une douzième étape qui parcourt le diagramme de décision binaire correspondant à la conjonction logique obtenue dans la onzième étape si ledit diagramme de décision binaire correspondant, dépend d'états binaires de signaux différents des signaux (s5) et (s6), de façon à obtenir une conjonction logique d'états binaires de signaux (s7,s8,...) .