Brevet FR2817399A1 — publié le 20020531

ó PU CE ELECTRONIQUE MULTIFONCTIONS La présente invention concerne le domaine de la micro- électronique. La présente invention concerne plus particulièrement la réalisation de puces électroniques composites permettant de remplir de nombreuses fonctions de divers types. Un système électronique est constitué d'une ou plu- sieurs cartes électroniques. Chaque carte réalise un ensemble de fonctionnalités et pour cela elle réunit des éléments passifs, des circuits hybrides et des circuits intégrés. Un circuit inté- gré est constitué d'une puce électronique montée sur un support ou dans un boîtier. L'intégration des fonctionnalités d'une carte électro- nique dans un même circuit intégré permet notamment: - une réduction du coût car plusieurs milliers de puces sont réalisées de façon collective sur une même plaquette; - une augmentation des performances en vitesse et en consomma- tion car les éléments parasites entre les diverses fonctions sont minimisés au sein d'un même circuit intégré; et - une augmentation de la fiabilité obtenue pour l'ensemble de ces fonctions puisqu'elles sont réunies dans un seul circuit. Cependant, toutes les fonctionnalités d'une carte élec- tronique ne sont pas toujours intégrables simultanément dans un même circuit intégré. C'est le cas lorsque l'intégration d'un bloc de fonctions nécessite l'utilisation d'un premier type de substrat et que l'intégration d'un autre bloc de fonctions néces- site l'utilisation d'un second type de substrat. A titre d'exemple on prendra le cas d'un téléphone por- table GSM. Dans un tel téléphone on trouve une partie radiofréquence, un bloc traitant les fréquences intermédiaires, un traitement analogique du signal (bande de base). D'autres blocs de fonctions sont également présents. Ces blocs sont notam- ment les amplificateurs audio, les mémoires, la gestion et la régulation des alimentations de puissance. Des éléments annexes comme un calculateur peuvent faire partie du système. Des procédés technologiques utilisant un substrat en silicium massif comme les procédés BICMOS (brevet US-A-5953600) permettent d'intégrer sur une même puce électronique: - des composants bipolaires fonctionnant à plusieurs gigahertz; - des transistors MOS pour des circuits numériques et analo- giques complexes; - des composants actifs et passifs permettant la réalisation d'une mémoire électronique; et - des composants de puissance. Cependant ces procédés technologiques utilisant un substrat en silicium massif ne permettent pas l'intégration, avec des caractéristiques électriques optimales, de composants passifs tels que capacités, résistances et inductances. La dégradation des caractéristiques de ces composants passifs est causée par la présence du substrat qui se comporte comme un plan de masse présentant une résistance interne élevée. Il crée sur tout composant situé à proximité des couplages capa- citif et électromagnétique. Dans le cas des applications radiofréquence, des courants de Foucault sont générés dans le substrat en silicium. On ne peut pas calculer avec précision ces couplages capacitifs et électromagnétiques. En conséquence un substrat en silicium massif a un effet non prévisible sur les composants passifs et en conséquence sur les blocs de fonctions intégrés. Pour des fréquences de fonctionnement de plusieurs gigahertz, ces effets peuvent être rédhibitoires. Dans l'exemple précité du téléphone portable réalisé avec un procédé BICMOS, on considère maintenant les cas particu- liers de la résistance et de l'inductance. Dans un procédé BICMOS, des résistances sont utilisées pour polariser le point de repos des transistors bipolaires. C'est le cas, en particulier, pour les étages d'amplification du signal radiofréquence. Le courant continu de polarisation doit être supérieur à une valeur minimum. Les aléas du procédé de fabrication utilisé créent une incertitude sur la valeur de la résistance qui sera obtenue à la fin du cycle de fabrication. Il est nécessaire d'augmenter le courant de repos moyen pour être certain d'être toujours supérieur au courant de repos minimum nécessaire au bon fonctionnement du circuit. Toute incertitude, due au procédé de fabrication, sur la valeur de la résistance qui sera obtenue en fin de procédé se traduit par une surconsommation inutile du circuit. L'autonomie de fonctionnement d'un téléphone portable est une caractéristique essentielle. Le procédé de fabrication doit pouvoir réaliser des résistances de précision. Ces résistances sont également parcourues par un signal alternatif dont la fréquence est de plusieurs gigahertz. Les éléments parasites de la résistance, principalement la capacité parasite vis-à-vis du substrat, doivent être aussi petits que possible. Les procédés utilisant un substrat en silicium massif permettent de réaliser soit des résistances en silicium mono- cristallin dans le substrat soit des résistances en silicium polycristallin au-dessus d'une couche d'oxyde épais. La valeur d'une résistance en silicium dépend de la quantité de dopants actifs et de la mobilité des porteurs dans la couche de silicium. Ces deux paramètres sont mieux contrôlés lorsque la résistance est en silicium monocristallin plutôt qu'en silicium polycristal- lin. Pour un procédé industriel, la reproductibilité des résistances réalisée en silicium monocristallin est de 5% tandis que celle des résistances réalisées en silicium polycristallin est de 20%. Pour un procédé utilisant un substrat en silicium massif, les résistances en silicium monocristallin sont réalisées dans le substrat en silicium et isolées de celui-ci par une jonction. Cette jonction présente une capacité de jonction trop élevée pour les applications radiofréquence envisagées. On préfère alors, au détriment de la consommation électrique du système, réaliser ces résistances en silicium polycristallin malgré leur défaut de reproductibilité. Il serait souhaitable, pour réduire l'imprécision des résistances, d'utiliser des résistances en silicium monocristal- lin sur isolant. Toutefois ceci est impossible avec les procédés de fabrication courants de circuits intégrés sur silicium massif. L'impédance de charge des transistors fonctionnant en radiofréquence est souvent constituée d'une inductance. Les fréquences étant élevées, la valeur de cette inductance est petite et par suite elle est intégrable. Pratiquement on réalise une ou plusieurs spires définies dans un niveau métallique pour obtenir une valeur de l'inductance de 10 nH environ. Les éléments parasites de cette inductance sont alors: - la résistance des spires; - les différentes capacités parasites associées à l'inductance telles que: o les capacités entre les spires; o les capacités de couplage avec le substrat; - le couplage électromagnétique avec le substrat. On utilise, pour réaliser de telles inductances, soit de l'aluminium épais soit du cuivre qui présentent une faible résistance. Ces deux métaux, avec les épaisseurs utilisées, ne sont généralement pas disponibles dans l'environnement des pro- cédés de fabrication utilisés. En outre, le cuivre est très polluant visà-vis des composants actifs intégrés. Il en résulte un surcoût pour la mise au point et la réalisation des procédés technologiques intégrant ces composants. Si le substrat est du silicium massif, il existe un fort couplage entre le champ électromagnétique généré par 1'inductance et le silicium conducteur du substrat. La profondeur de pénétration du champ électromagnétique dans le substrat est compris entre 50 et 100 gm pour un substrat de résistivité supé- rieur à 5 ohm.cm et pour des fréquences de quelques gigahertz. Le couplage électromagnétique et les divers éléments parasites mentionnés ci-dessus dégradent le facteur de qualité de l'inductance. Ce facteur de qualité ne dépasse pas 10 pour des inductances réalisées sur un substrat en silicium massif. Il augmenterait jusqu'à 40 pour des inductances réalisées au-dessus d'un isolant d'épaisseur minimum de 50 gm en utilisant un niveau métallique de faible résistance. Ce type d'inductance n'est pas réalisable dans un procédé de fabrication utilisant un substrat en silicium massif. L'intégration de tous les composants d'un système, tel qu'un téléphone portable, dans un circuit intégré unique néces- site des compromis qui conduisent à une surconsommation et à des pertes en performances. Certains éléments passifs, en particulier les inductances, doivent être placés à l'extérieur du boîtier contenant la puce. Une autre solution est la réalisation d'un circuit hybride comportant plusieurs puces, certaines au moins des puces étant autres que sur silicium massif pour optimiser les perfor- mances recherchées. Dans ce cas on peut noter que: - les performances obtenues par un circuit hybride sont un compromis entre celles de la carte électronique et celles qu'on aurait pu obtenir avec un circuit intégré unique; - le coût est élevé car l'hybridation est réalisée en manipulant chaque puce séparément; - les performances sont moyennes car l'encombrement général est important et il subsiste de nombreux éléments parasites; et - la fiabilité de l'ensemble dépend des qualités mécaniques des composants et de la qualité des diverses connexions ou sou- dures réalisées pendant l'hybridation. Cette fiabilité est très inférieure à celle d'un circuit intégré. Un objet de la présente invention est de prévoir une technique permettant de réaliser, au sein d'une même puce, des fonctions électroniques nécessitant des substrats différents pour leur intégration. Un autre objet de la présente invention est d'associer un procédé permettant de réaliser des composants passifs opti- misés pour les fréquences supérieures à plusieurs gigahertz avec un procédé technologique utilisant du silicium massif. Un troisième objet de la présente invention est de pré- voir un procédé permettant la réalisation de puces électroniques ayant les caractéristiques suivantes: - coût plus faible que celui obtenu avec les techniques d'hybridation; - fiabilité similaire à celle d'un circuit intégré standard; et - performances électriques maximales. Pour atteindre ces objets, la présente invention pré- voit un système électronique intégré dans une puce constituée d'une première puce élémentaire dans laquelle est enchâssée au moins une seconde puce élémentaire de telle façon que les sur- faces des puces élémentaires soient sensiblement dans un même plan, ladite au moins seconde puce élémentaire étant reliée à la première puce élémentaire par au moins un niveau d'interconnexion métallique. Selon un mode de réalisation de la présente invention, le système électronique est adapté à un téléphone portable et comportant dans la seconde puce élémentaire des éléments passifs radiofréquence. La présente invention prévoit aussi une puce électro- nique constituée au moins d'une seconde puce élémentaire enchâssée dans une première puce élémentaire de telle façon que les surfaces des puces élémentaires soient sensiblement dans un même plan, ladite au moins seconde puce élémentaire étant reliée à la première puce élémentaire par au moins un niveau d'interconnexion métallique. Selon un mode de réalisation de la présente invention, les surfaces des puces élémentaires constituant la puce électro- nique présentent des différences de niveaux inférieures à 10 micromètres. Selon un mode de réalisation de la présente invention, la seconde puce élémentaire est réalisée en utilisant un substrat en saphir et la première puce élémentaire est réalisée en utili- sant un substrat en silicium massif. Selon un mode de réalisation de la présente invention, la première puce élémentaire est réalisée dans un substrat hété- rogène comportant une couche de surface au-dessus d'une couche de dopage différent; et au moins une cavité est creusée dans toute l'épaisseur de la couche de surface. Selon un mode de réalisation de la présente invention, la première puce élémentaire ou ladite au moins une seconde puce élémentaire comporte au moins un plot de dimensions au moins égales à 10 Im, utilisé comme surface de contact pour le niveau métallique interconnectant la première puce élémentaire à ladite au moins une seconde puce élémentaire. Selon un mode de réalisation de la présente invention, une des puces élémentaires comporte un matériau polluant connecté au niveau d'interconnexion métallique par l'intermédiaire d'un niveau métallique réalisé avant le niveau du matériau polluant. La présente invention prévoit aussi un procédé d'enchâssement d'une seconde puce élémentaire dans une première puce élémentaire comportant les étapes suivantes: réalisation d'une première puce élémentaire sur une tranche; réalisation dans la première puce élémentaire d'au moins une cavité; réalisation et découpe d'au moins une seconde puce élé- mentaire dont la hauteur est sensiblement égale à la profondeur de ladite cavité; report de ladite au moins une seconde puce élémentaire dans ladite ou moins une cavité; dépôt d'une couche isolante; et réalisation d'au moins un niveau métallique d'interconnexion entre la première puce élémentaire et ladite au moins une seconde puce élémentaire. Selon un mode de réalisation de la présente invention, le substrat utilisé pour réaliser la première puce élémentaire comporte une première couche fortement dopée; le substrat uti- lisé pour réaliser la première puce élémentaire cormporte une seconde couche de dopage différent; et la sélectivité de la gravure ou bien une propriété optique entre la seconde et la première couche est utilisée pour régler la profondeur des cavités creusées dans le substrat de la première puce élémentaire. Selon un mode de réalisation de la présente invention, des premiers plots d'interconnexion sont réalisés sur la première puce élémentaire; des seconds plots d'interconnexion sont réalisés sur ladite au moins une seconde puce élémentaire; et un niveau métallique défini par photolithographie relie des premiers et seconds plots d'interconnexion. Selon un mode de réalisation de la présente invention, les plots d'interconnexion de l'une des puces élémentaires ont des dimensions supérieures au défaut d'alignement latéral éven- tuel résultant de l'enchâssement de la seconde puce élémentaire dans la première. Selon un mode de réalisation de la présente invention, une seconde puce élémentaire est réalisée en utilisant une tech- nologie silicium sur saphir et elle comporte des inductances réalisées en cuivre. Selon un mode de réalisation de la présente invention, une seconde puce élémentaire est réalisée en utilisant une tech- nologie silicium sur isolant et elle comporte des résistances réalisées en silicium monocristallin. Selon un mode de réalisation de la présente invention, après la création des cavités, une couche barrière est déposée sur la tranche afin de recouvrir les flancs de la cavité. Selon un mode de réalisation de la présente invention, la première puce élémentaire est réalisée sur un substrat en silicium massif; et ladite au moins une seconde puce élémentaire comporte des éléments passifs utilisés en radiofréquence. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail, dans la description suivante d'un mode de réalisation particulier faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente un montage hybride de deux puces électroniques suivant l'art antérieur; la figure 2 est une vue en coupe illustrant une puce électronique suivant la présente invention; la figure 3 représente, suivant un mode de réalisation de la présente invention, une puce réalisée en technologie sili- cium sur saphir et comportant une résistance et une inductance; et les figures 4 à 7 représentent, suivant un mode de réa- lisation particulier de la présente invention, la fabrication d'une tranche comportant des puces utilisant deux types de subs- trat. Dans les diverses figures, des éléments homologues sont désignés par de mêmes références. De plus, comme cela est habi- tuel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. La figure 1 représente un circuit hybride selon l'art antérieur. Un circuit hybride est une première approche pour l'intégration des fonctions d'une carte électronique. Cette approche permet d'associer, dans un même module, plusieurs puces réalisées sur différents types de substrats ainsi que des compo- sants passifs non intégrés. Par exemple, la figure 1 représente un montage hybride de deux puces Dl et D2. Ces deux puces sont collées sur un support S constitué d'un matériau céramique. Le support S porte des pistes en métal conducteur ainsi que des éléments passifs tels que des capacités, résistances ou induc- tances. Des fils d'or soudés réalisent des connexions entre des plots Pl du support S et des plots P2 des puces. Il est également possible de connecter directement les puces entre elles grâce à des plots P3 et P4 réalisés respectivement sur les puces Dl et D2. Lorsque cela est nécessaire des fils conducteurs de quelques millimètres de long créent des inductances L. A titre d'exemple une telle inductance est représentée sur la figure 1 entre un plot P5 de la puce D2 et un plot P6 du support S. L'ensemble du support S et des éléments ainsi associés est alors utilisé comme un module indépendant. Ce module permet le montage de puces électroniques réalisées sur des substrats différents. Ces subs- trats sont, par exemple, du silicium massif, de l'arséniure de gallium (AsGa), du silicium sur isolant (SOI). Comme l'illustre la figure 2, la présente invention prévoit d'intégrer deux puces Dl et D2 en une seule et même puce D. Des puces Dl sont réalisées sur un substrat d'un premier type. Au sein de chaque puce Dl, en utilisant des procédés de photoli- thographie, on réalise une cavité. Des puces D2 sont réalisées sur un substrat d'un second type. Ces puces D2 sont découpées. Les puces D2 ont la taille des cavités ménagées dans les puces Dl. En particulier l'épaisseur des puces D2 est égale à la pro- fondeur des cavités. Ceci peut être obtenu soit en utilisant un substrat d'épaisseur adéquate pour la fabrication des puces D2, soit en rodant, en fin du procédé de fabrication, les tranches supportant les puces D2 afin de les ajuster à l'épaisseur voulue. On reporte alors les puces D2 dans les cavités ménagées à cet effet dans les puces Dl. La tranche résultante comporte ainsi le premier et le second type de substrat. Selon un aspect de la présente invention, les inter- connexions des puces Dl avec les puces D2 sont réalisées par des procédés standard de dépôt de couches conductrices et photoli- thographie, du fait que les surfaces des deux puces sont sensiblement au même niveau. Dans un mode de réalisation de la présente invention, on utilise un substrat en silicium massif comme premier type de substrat et un substrat en silicium sur saphir (SOS) comme second type de substrat. Un procédé de fabrication utilisant un substrat SOS permet la réalisation de composants optimisés pour les radio- fréquences. La figure 3 représente un exemple particulier de puce D2. Cette puce utilise un monocristal 1 en saphir (A1203 cristal- lisé). L'épaisseur de ce monocristal est comprise entre 50 et 300 um. Une résistance R en silicium monocristallin est repré- sentée sur la partie gauche de la figure 3. Une inductance en cuivre L est représentée sur la partie droite de la figure 3. Ces deux composants sont vus en coupe. Une couche fine de silicium monocristallin est formée par épitaxie de silicium sur le mono- cristal en saphir 1. L'épaisseur de cette couche est environ 0,5 cm. En utilisant des étapes de photolithographie et des techniques d'implantations ioniques, on réalise des bandes de silicium comportant à chaque extrémité des têtes de contact 3 fortement dopées séparées par un corps 2 faiblement dopé et du même type de conductivité. La valeur de la résistance obtenue entre les deux têtes de contact dépend des conditions utilisées pour les implantations. Par exemple, pour la zone 2, du phosphore est implanté pour obtenir une concentration de 1029 at./cm3 et, pour la zone 3, de l'arsenic est implanté pour obtenir une concentration de 1021 at./cm3. On dépose une première couche isolante 4 dans laquelle on grave des ouvertures de contact 5. On dépose et on grave une première couche métallique 6 en alliage d'aluminium. Ce premier niveau d'interconnexion a trois rôles: - connecter des dispositifs réalisés dans le silicium monocris- tallin; - former des plots P4 d'une surface d'environ 10x10 nm2, pour connecter ensuite les puces D2 aux puces Dl; et - connecter des éléments qui seront réalisés dans le niveau métallique suivant. On dépose ensuite une deuxième couche isolante 7. Dans la suite du procédé, on définit des ouvertures de contact 8 à travers l'isolant 7. Un niveau métallique 9 en cuivre, déposé ensuite, est dessiné en forme de spire afin de favoriser la self inductance du conducteur déposé. Les connexions de l'inductance ainsi réalisée avec les autres composants de la puce D2 se font à travers les ouvertures de contact 8 grâce au niveau métallique 6. Une troisième couche isolante 10 est déposée. Elle per- met la protection des puces D2 et en particulier du cuivre 9 qui ne sera plus jamais découvert durant le procédé de réalisation. La figure 4 représente, suivant un mode de réalisation de l'invention, une tranche en silicium W1 à partir de laquelle seront réalisées les puces Dl. Cette tranche de silicium a une épaisseur standard de 725 um pour une tranche de 200 nmmn de dia- mètre. Cette tranche de silicium présente, dans le sens de l'épaisseur, deux couches. La première couche 20 est constituée, par exemple, de silicium de type P+, dopé fortement avec du bore et a une résistivité inférieure à 0,1 ohm.cm. La seconde couche 21 est obtenue par épitaxie de silicium de type P. L'épaisseur de cette couche est proche de l'épaisseur des puces D2, sa résisti- vité est 20 ohm.cm. On réalise des composants actifs et passifs dans la partie supérieure 22 de la couche 21. Plusieurs niveaux d'interconnexions en aluminium sont ensuite réalisés à la surface de la tranche, dans une couche 23. Le dernier niveau métallique 24 comporte des plots P2, ayant, par exemple une surface de x80 nm2, et des plots P3, ayant, par exemple, une surface de lOxlO 1 m2. On réserve, dans chaque puce Dl ainsi réalisée, au moins une zone A libre de tout composant et de surface supérieure à 500x500 gm2. La figure 5 illustre l'étape suivante du mode de réali- sation choisi selon l'invention. On creuse, à travers les couches successives 23, 22 et 21, une cavité 30 dans chaque puce Dl de la tranche de silicium W1. Cette cavité est centrée sur la zone A et est située à l'intérieur de celle-ci. Cette cavité est creusée en utilisant des moyens standard de photolithographie et des gra- vures utilisant des plasmas à base de composés halogénés. Suivant les compositions des gaz et les conditions de gravure, il est possible de commencer la gravure de façon anisotrope pour conserver la dimension initiale du masque. Un changement de procédé de gravure optimise la vitesse de gravure de façon à arriver rapidement près de la couche 20 en silicium P+. Un der- nier changement de procédé de gravure permet l'arrêt de la gravure en utilisant la sélectivité de gravure entre le silicium P et le silicium P+. La profondeur des cavités 30 est déterminée par l'épaisseur, reproductible, de la couche 21. Ce mode de réalisation des cavités 30 permet d'ajuster, avec précision, les dimensions surfaciques ainsi que la profondeur de ces cavités aux dimensions des puces D2. Après élimination du masque et nettoyage, on procède à un dépôt d'une couche barrière 31. Cette couche est, par exemple du nitrure de silicium d'épaisseur 0,1 gm. Comme l'illustre la figure 6, une puce D2 est insérée dans une ouverture A d'une puce Dl, alors que la tranche de silicium n'est pas encore découpée en puces individuelles. Selon un mode de réalisation de l'invention, une couche d'isolation 40 est déposée. Elle est constituée, par exemple, de trois dépôts. Le premier dépôt est un oxyde déposé par voie chimique sous phase vapeur (CVD). Ce premier dépôt de, par exemple, 1 micromètre d'épaisseur assure le maintien mécanique des puces D2. Un deuxième dépôt de verre liquide (SOG) génère une surface plane et remplit les cavités résiduelles. Ce deuxième dépôt a, par exemple, une épaisseur de 5 micromètres. Un troisième dépôt d'oxyde ou de nitrure (type CVD) protège la surface. Ce troisième dépôt a, par exemple, une épaisseur de 0,2 pm. La couche 31 isole les circuits de la tranche W1 des éventuels polluants apportés par la puce D2. Une marche faible, inférieure à 1 à 10 gm, peut subsister entre la surface des puces électroniques D2 et la surface de la tranche W1. La figure 7 montre la tranche W1 après réalisation de connexions. Des trous de contact 50 débouchent sur les plots P3 et P4. La taille des plots P3 et P4 et les dimensions des trous de contact tiennent compte de l'imprécision sur l'alignement des surfaces des deux puces et de l'imprécision de la position de la puce D2 dans la cavité 30. Par exemple, des plots de 10 im de côté seront utilisés dans un procédé de fabrication submicro- nique. Un niveau métallique 52 en aluminium est déposé et gravé. Une couche de protection 53 d'oxyde et de nitrure est déposée sur toute la tranche. Cette couche de protection est gravée au-dessus des plots P2 d'interconnexion. Après découpe de la tranche W1, on obtient des puces D dont chacune est composée d'une ou plusieurs puces D2 enchâssées dans une puce Dl. Les plots d'interconnexion P2 sont les plots classiques d'un procédé de fabrication réalisé en utilisant du silicium massif, bien que la puce D comporte un niveau de cuivre et un substrat SOS. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. Tout type de système dont les modules élémentaires sont intégrables peut faire l'objet de la présente invention. Ces modules peuvent avoir une fonction électronique telle que des fonctions numériques, analogiques, traitement du signal de mémo- risation, de capteurs, de détecteurs. Les fonctions mécaniques sont également bien adaptées à l'invention; on peut citer les accéléromètres, les capteurs de pression. Des fonctions optiques, telles que génération et détection laser, peuvent, une fois intégrées faire l'objet de l'invention. Enfin il ne faut pas oublier les fonctions thermiques telles que celles réalisées par une cellule Pelletier. Les types de substrat utilisables simultanément dans une même puce ne dépendent que des fonctions à réaliser. On peut citer notamment les matériaux suivant comme substrat utilisable: silicium, arséniure de gallium, germanium, saphir, zircone, carbure de silicium, matériaux ferromagnétiques. Les propriétés physiques du substrat de départ données à titre d'exemple ci- dessus (épaisseur, diamètre de la tranche) correspondent à un mode de réalisation et ne constituent pas une caractéristique de l'invention en tant que telle. Le nombre de cavités 30 n'est pas limité. Ces cavités peuvent être créées à divers moments du procédé de fabrication de la première puce Dl. Ces cavités peuvent recevoir des puces de type D2 réalisées avec des substrats différents. Ces cavités peuvent recevoir des puces de type D2 comportant des circuits différents. La puce D2, enchâssée dans la puce Dl, peut être réa- lisée suivant la présente invention. Dans un mode de réalisation, il est proposé d'utiliser un substrat en silicium sur saphir. Tous les dispositifs et interconnexions disponibles avec ce type du substrat sont direc- tement utilisables dans le cas du mode de réalisation décrit. Ainsi on peut réaliser sur la puce D2 de la figure 3 tous les types de transistors: MOS, JFET, bipolaires. Tout élément passif est susceptible d'être utilisé dans l'invention: des résistances métalliques, des capacités utilisant des conducteurs ou des diélectriques polluants, des inductances comportant un noyau en matériau métallique. Le mode de réalisation décrit en figure 3 comporte seu- lement deux niveaux d'interconnexion, le second étant polluant et non utilisable pour les connexions avec les autres éléments de la puce D. Il est possible d'utiliser un nombre quelconque de niveaux d'interconnexion, chacun de ces niveaux ayant des carac- téristiques particulières qu'il faut traiter spécifiquement. Les dimensions citées pour les cavités 30, les plots P2, P3, P4 ne le sont qu'à titre d'exemple et dépendent des techniques utilisées. Le contrôle de la profondeur des cavités 30 est impor- tant car c'est de lui que dépend, en partie, la possibilité de réaliser, en fin de procédé, un niveau d'interconnexion métalli- que défini par photolithographie. Le mode de réalisation décrit prévoit un substrat de départ hétérogène comportant deux couches distinctes 20 et 21. La sélectivité d'une gravure plasma de la couche 21 vis-à-vis de la couche 20 permet d'arrêter la gravure des cavités 30 au niveau de l'interface des couches 20 et 21. D'autres méthodes sont utilisables. Par exemple, il est possible de mesurer l'épaisseur restante de la couche 21 pendant sa gra- vure, grâce à des méthodes optiques utilisant des interférences lumineuses dans la couche 21. Ainsi à tout moment de la gravure on connaît la profondeur de la cavité 30. Comme cela est décrit en relation avec la figure 6, la tenue mécanique de la puce D2 dans la puce Dl peut être réalisée grâce à un dépôt de verre. Toute autre méthode de soudage ou collage est possible et dépend des matériaux utilisés. Sur la figure 6, la surface de la tranche W1 est rendue plane par dépôt d'un verre liquide (SOG). D'autres dépôts minéraux ou organiques permettent le même résultat. Il faut que ce dépôt soit compatible avec les niveaux d'interconnexion ultérieurs. Un seul niveau d'interconnexion a été décrit pour connecter les secondes puces à la première puce (figure 7). Le nombre et les types de niveaux métalliques utilisés après l'enchâssement des puces D2 n'est pas limité. Enfin les puces D2 peuvent être, comme les puces Dl, réalisées sur un substrat de silicium massif et présentent alors l'avantage de permettre de choisir des dopages optimisés, de réaliser des cycles thermiques spécifiques et/ou d'être isolées des composants des puces Dl. REVENDICATIONS 1. Système électronique caractérisé en ce qu'il est intégré dans une puce (D) constituée d'une première puce élémentaire (Dl) dans laquelle est enchâssée au moins une seconde puce élémentaire (D2), de telle façon que les surfaces des puces élémentaires soient sensiblement dans un même plan, ladite au moins seconde puce élémentaire (D2) étant reliée à la première puce élémentaire (D1) par au moins un niveau d'interconnexion métallique (52). 2. Système électronique suivant la revendication 1, adapté à un téléphone portable et comportant dans la seconde puce élémentaire (D2) des éléments passifs radiofréquence. 3. Puce électronique (D) constituée au moins d'une seconde puce élémentaire (D2) enchâssée dans une première puce élémentaire (D1) de telle façon que les surfaces des puces élé- mentaires soient sensiblement dans un même plan, ladite au moins seconde puce élémentaire (D2) étant reliée à la première puce élémentaire (D1) par au moins un niveau d'interconnexion métal- lique (52). 4. Puce électronique (D) selon la revendication 3, caractérisée en ce que les surfaces des puces élémentaires (Dl, D2) la constituant présentent des différences de niveaux infé- rieures à 10 micromètres. 5. Puce électronique (D) selon la revendication 3, caractérisée en ce que la seconde puce élémentaire (D2) est réalisée en utilisant un substrat en saphir (1) et la première puce élémentaire (Dl) est réalisée en utilisant un substrat (20) en silicium massif. 6. Puce électronique (D) selon la revendication 3, caractérisée en ce que la première puce élémentaire (Dl) est réalisée dans un substrat hétérogène comportant une couche de surface (21) au-dessus d'une couche (20) de dopage différent; et au moins une cavité (30) est creusée dans toute l'épaisseur de la couche de surface (21). 7. Puce électronique (D) selon la revendication 3, caractérisée en ce que la première puce élémentaire (D1) ou ladite au moins une seconde puce élémentaire (D2) comporte au moins un plot (P3, P4) de dimensions au moins égales à 10 gm, utilisé comme surface de contact pour le niveau métallique (52) interconnectant la première puce élémentaire à ladite au moins une seconde puce élémentaire. 8. Puce électronique (D) selon la revendication 3, caractérisée en ce qu'une des puces élémentaires (Dl, D2) comporte un matériau polluant (9) connecté au niveau d'interconnexion métallique (52) par l'intermédiaire d'un niveau métallique réalisé avant le niveau du matériau polluant. 9. Procédé d'enchâssement d'une seconde puce élémen- taire (D2) dans une première puce élémentaire (Dl) caractérisé par les étapes suivantes: réalisation d'une première puce élémentaire (D1) sur une tranche (W1); réalisation dans la première puce élémentaire (D1) d'au moins une cavité (30); réalisation et découpe d'au moins une seconde puce élé- mentaire (D2) dont la hauteur est sensiblement égale à la profondeur de ladite cavité (30); report de ladite au moins une seconde puce élémentaire (D2) dans ladite au moins une cavité (30); dépôt d'une couche isolante (40); et réalisation d'au moins un niveau métallique (52) d'interconnexion entre la première puce élémentaire (D1) et ladite au moins une seconde puce élémentaire (D2). 10. Procédé selon la revendication 9, caractérisé en ce que: le substrat utilisé pour réaliser la première puce élé- mentaire (Dl) cormporte une première couche (20) fortement dopée; le substrat utilisé pour réaliser la première puce élé- mentaire (Dl) comporte une seconde couche (21) de dopage différent; et la sélectivité de la gravure ou bien une propriété optique entre la seconde et la première couche est utilisée pour régler la profondeur des cavités (30) creusées dans le substrat de la première puce élémentaire (Dl). 11. Procédé selon la revendication 9, caractérisé en ce que: des premiers plots d'interconnexion (P3) sont réalisés sur la première puce élémentaire (D1); des seconds plots d'interconnexion (P4) sont réalisés sur ladite au moins une seconde puce élémentaire (D2); et un niveau métallique (52), défini par photolithographie, relie des premiers et seconds plots d'interconnexion (P3, P4). 12. Procédé selon la revendication 11, caractérisé en ce que les plots d'interconnexion (P3, P4) de l'une des puces élémentaires ont des dimensions supérieures au défaut d'aligne- ment latéral éventuel résultant de l'enchâssement de la seconde puce élémentaire dans la première. 13. Procédé selon la revendication 9, caractérisé en ce qu'une seconde puce élémentaire (D2) est réalisée en utilisant une technologie silicium sur saphir et en ce qu'elle comporte des inductances (L) réalisées en cuivre. 14. Procédé selon la revendication 9, caractérisé en ce qu'une seconde puce élémentaire (D2) est réalisée en utilisant une technologie silicium sur isolant et en ce qu'elle comporte des résistances (R) réalisées en silicium monocristallin. 15. Procédé selon la revendication 9, caractérisé en ce que, après la création des cavités (30), une couche barrière (31) est déposée sur la tranche afin de recouvrir les flancs de la cavité. 16. Procédé selon la revendication 9, caractérisé en ce que la première puce élémentaire (Dl) est réalisée sur un substrat en silicium massif; et ladite au moins une seconde puce élémentaire (D2) comporte des éléments passifs utilisés en radiofréquence.