Brevet FR2819629A1 — publié le 20020719

Circuit intégré à risque de perçage réduit entre des couches enterrées, et procédé de fabrication La présente invention concerne la fabrication de circuits intégrés. La présente invention est plus particulièrement appropriée pour la réalisation de dispositifs de type MOS ou MOS complémentaire ou la fabrication dans un même substrat semi conducteur de transistors de type bipolaire et de transistors de type MOS complémentaire (BiCMOS). Lors de la fabrication de composants de type bipolaire ou de type MOS, on procède tout d'abord par la réalisation dans le substrat semi conducteur, généralement en silicium, de couches enterrées qui ultérieurement joueront un rôle spécifique selon le composant réalisé. Ainsi les couches enterrées peuvent être notamment des collecteurs pour transistors bipolaires, ou encore des prises de fond de caisson pour les transistors MOS. Ces couches enterrées sont caractérisées par leur dopage de type P ou N afin de satisfaire les spécificités des composants que l'on souhaite réaliser (transistor bipolaire NPN ou PNP, transistor NMOS ou PMOS). Au sein d'un même dispositif semi conducteur, on peut rencontrer deux transistors MOS adjacents de conductivité différente (CMOS), deux transistors MOS voisins de même conductivité séparée par une zone de conductivité inverse, ainsi que des transistors MOS et des transistors bipolaires (BiCMOS). Bien qu'étant des éléments constitutifs de composants distincts, les couches enterrées, au sein d'un même substrat, ne peuvent pas être dopées de manière indépendante les unes des autres. En effet, les niveaux de dopage des couches enterrées définissent notamment des phénomènes parasites comme les tensions de claquage entre couches de type P et N, ainsi que les tensions de perçage entre couches de même type de conductivité. Ainsi, par exemple, la tension de claquage entre deux couches de conductivités inverses est d'autant plus faible que le gradient de dopage entre ces couches est plus fort. Ceci est généralement le cas lorsque les couches enterrées sont fortement dopées. Par ailleurs, le risque de perçage entre couches enterrées de 1 même type, est d'autant plus grand que la distance séparant les deux couches est réduite. La zone de séparation de conductivité inverse, non fortement dopée et devenant de plus en plus étroite, ne peut plus jouer son rôle d'isolant entre les deux couches enterrées de même nature. La miniaturisation des circuits intégrés entraîne nécessairement une augmentation de ce risque. On pourrait envisager, pour remédier au problème du perçage, de diminuer le niveau de dopage des couches de même nature et d'augmenter celui des couches de conductivité inverse qui les séparent. Ceci aurait notamment pour conséquence de limiter la diffusion des dopants des couches fortement dopées vers les couches faiblement dopées isolantes. Or, la modification des niveaux de dopage des couches enterrées modifierait également le fonctionnement intrinsèque des dispositifs que l'on souhaite. En outre, si l'on augmente le dopage des couches de séparation, on risque également d'abaisser les tensions de claquage. Avec la réduction des dimensions des composants et circuits intégrés, il sera de plus en plus complexe d'obtenir un compromis satisfaisant entre le fonctionnement intrinsèque des dispositifs et leur isolation. Il existe donc un besoin de surmonter ces phénomènes parasitaires générés par la proximité des composants, et notamment la contiguïté des couches enterrées. Plus particulièrement, il apparaît nécessaire de proposer des solutions pour minimiser, voire éviter, le risque de perçage des couches enterrées, ainsi que l'abaissement des tensions de claquage tout en préservant le bon fonctionnement intrinsèque des composants réalisés. La demanderesse propose une solution qui permet de remédier à ces problèmes. L'invention consiste essentiellement en la formation de tranchées enterrées isolant latéralement les unes des autres, les couches enterrées de conductivités identiques ou différentes. On constate notamment que l'on peut éviter le perçage immédiat des couches enterrées par l'ajout dans le substrat semi conducteur de telles tranchées entre les couches. Ces tranchées sont positionnées de manière à séparer les unes des autres les couches enterrées de conductivité différente ou identique. Ces tranchées font obstacle à la diffusion des dopants d'une couche enterrée vers l'autre, réduisant également le risque d'abaissement de la tension de claquage. Le bon fonctionnement intrinsèque des composants est assuré du fait d'un dopage indépendant des couches enterrées du dispositif. L'invention propose ainsi un circuit intégré, comprenant un substrat semiconducteur, par exemple en silicium, comportant au moins une tranchée enterrée, verticale, diélectriquement isolante et ayant une hauteur au moins cinq fois supérieure à sa largeur, ladite tranchée séparant latéralement deux régions, et une couche semiconductrice épitaxiale, par exemple en silicium monocristallin, recouvrant ladite tranchée. Les tranchées permettent d'éviter la diffusion de dopants à travers elles, ou bien assurent une isolation galvanique. La tranchée doit être suffisamment étroite pour permettre le développement d'une couche épitaxiée homogène sur la totalité de la surface de la plaquette semiconductrice. De préférence, la largeur de ces tranchées est inférieure à lum, et encore de préférence inférieure à 0, 3um, et plus particulièrement de l'ordre de 0, 2um. Les tranchées peuvent être plus ou moins profondes selon la nécessité du dispositif semiconducteur réalisé au sein du substrat. A titre indicatif, une tranchée peut avoir une largeur égale à 0,2 microns, une hauteur supérieure à 5 microns, et être enterrée à une profondeur d'au moins 0,8 microns. L'invention s'applique avantageusement lorsque l'on est en présence d'au moins trois couches enterrées adjacentes N, P et N ou P, N et P, notamment lorsque l'on souhaite réaliser deux transistors MOS de même nature dont les couches enterrées sont séparées par une zone de conductivité inverse ou encore dans le cas d'une technologie BiCMOS. En effet, dans ce cas de figure, le risque de perçage immédiat des couches enterrées peut être important. La réalisation de tranchées étroites pour isoler latéralement les couches enterrées les unes des autres, permet de fortement réduire, voire d'éliminer ce risque. Ainsi, selon un mode de réalisation, le substrat comporte au moins deux tranchées enterrées et au moins trois zones enterrées adjacentes de conductivité alternée, chacune de ces zones enterrée étant séparée latéralement de celle qui lui est adjacente par une tranchée. Le substrat peut comporter sensiblement au-dessus des trois zones enterrées de conductivité alternée, trois zones épitaxiales ayant respectivement les mêmes types de conductivité que les trois zones enterrées, et le circuit peut comporter deux transistors MOS de même nature réalisés dans les deux zones épitaxiales ayant le même type de conductivité. En variante, le circuit peut comporter deux transistors MOS de nature différente, respectivement réalisés dans les deux zones épitaxiales ayant deux types de conductivité différents. Il peut également comporter en outre un transistor bipolaire réalisé dans la troisième zone épitaxiale. L'invention a également pour objet, un procédé de fabrication d'un circuit intégré, comprenant la réalisation dans le substrat semiconducteur du circuit d'au moins une tranchée enterrée, verticale, diélectriquement isolante et ayant une hauteur au moins cinq fois supérieure à sa largeur, ladite tranchée séparant latéralement deux régions, et d'une couche semiconductrice épitaxiale recouvrant ladite tranchée. Les deux régions peuvent avoir des conductivités de type différent obtenues par implantation de dopants. Selon un mode de mise en oeuvre, a) on réalise ladite tranchée dans le substrat, b) on forme de part et d'autre de la tranchée, par implantation, les deux régions ayant le même type de conductivité ou bien deux types différents de conductivité, c) on procède à un recuit, d) on fait croître par épitaxie ladite couche épitaxiale sur la structure obtenue à l'étape c). La réalisation de la tranchée se fait préférentiellement avant l'implantation de dopants dans les zones du substrat destinées à former ultérieurement les couches enterrées. En effet, après cet instant du procédé, le bilan thermique est plus faible mais il y a moins de risque de diffusion de dopants d'une couche vers l'autre. Mais on peut envisager de graver les tranchées après implantation dans des cas spécifiques que pourraient requérir certains dispositifs. Cette étape d'implantation est habituellement suivie d'un recuit pour diffuser les dopants en particulier sur une épaisseur de préférence inférieure à la profondeur des tranchées. Selon un mode de mise en oeuvre, on fait croître ensuite par épitaxie une première couche de silicium monocristallin sur toute la surface du substrat. La très faible dimension des tranchées permet une croissance de silicium monocristallin quasi-homogène sur toute la surface du substrat. Dans cette couche épitaxiale de silicium monocristallin, on peut former des zones de même conductivité que celles des couches enterrées sous-jacentes et l'on procède avantageusement à un recuit tel que le dopant de cette zone épitaxiale soit en continuité avec celui de la zone enterrée. Selon un mode de mise en oeuvre, préalablement à l'étape b), on remplit les tranchées avec un matériau diélectrique, de préférence l'oxyde de silicium. On pourrait également utiliser des composés z : l nitrurés, ou bien des composés isolant + conducteur , comme par exemple du dioxyde de silicium + du polysilicium. Le procédé de l'invention peut avantageusement être mis en oeuvre pour la réalisation de transistors MOS et/ou bipolaires contigus, notamment dans les technologies BiCMOS et CMOS. La suite de la description se réfère aux figures annexées, respectivement les figures la à Id, qui représentent schématiquement les étapes principales de modes de mise en oeuvre particuliers du procédé de réalisation d'un dispositif semi conducteur intégrant des tranchées étroites enterrées selon l'invention. Ces modes de réalisation particuliers ne sont nullement limitatifs du procédé de l'invention. Le circuit intégré réalisé conformément aux modes de réalisation illustrés par les figure la à lb, comporte des composants nécessitant la contiguïté de trois couches enterrées, dont une centrale d'un premier type de conductivité et deux latérales d'un deuxième type de conductivité. Il est bien entendu que l'invention ne se limite pas à ce cas de figure et englobe notamment également la contiguïté de deux couches enterrées de conductivité différente, ou encore la contiguïté de plus de trois couches enterrées. Selon le procédé de l'invention, on détermine préalablement et de manière classique sur un substrat semi conducteur 1, généralement en silicium, l'emplacement des différentes zones d'implantation de dopants de type N ou P, qui constitueront ultérieurement les couches enterrées. Selon une mise en oeuvre préférentielle du procédé de l'invention, et comme l'illustre la figure la, on grave ensuite des iz > ZD tranchées 2 à l'emplacement des jonctions entre ces différentes zones. Ces tranchées 2 peuvent être profondes ou peu profondes. Leur taille dépend essentiellement de l'implantation ultérieure et de l'épaisseur des couches enterrées, des recuits, et donc plus généralement du composant que l'on souhaite réaliser. Si leur profondeur peut être variable, la largeur des tranchées 2 ZD constitue un paramètre important. En effet, les tranchées 2 doivent être suffisamment larges pour que d'une part elles puissent être réalisées techniquement et remplies de façon uniforme avec un matériau diélectrique, et d'autre part elles puissent jouer leur rôle d'isolation entre deux couches de conductivité différente. En outre, les tranchées 2 doivent être suffisamment étroites pour permettre la croissance sur la totalité de la surface de la plaquette d'une couche épitaxiale homogène de silicium monocristallin. La largeur des tranchées 2 selon le procédé de l'invention est de préférence inférieure à lum et encore de préférence inférieure à 0, 3pom. Plus particulièrement, selon une mise en oeuvre préférentielle de l'invention, les tranchées 2 ont une largeur de l'ordre de 0, 2um. Les tranchées 2 sont ensuite remplies avec un matériau diélectrique 3. On utilisera de préférence de l'oxyde de silicium comme matériau d'isolation dans les tranchées. Comme l'illustre la figure lb, on réalise ensuite de part et d'autre des tranchées des zones de conductivité différente. Dans le dispositif illustré à la figure lb, on a réalisé entre les deux tranchées 2 une zone 5 d'un premier type de conductivité. De l'autre côté des tranchées 2, ou encore à l'extérieur des tranchées 2, on a réalisé deux zones 4 d'un deuxième type de conductivité. Le dopage de ces zones se fait de façon classique par implantation ionique avec des dopants appropriés (par exemple). D'après la figure Ib, la zone centrale est de conductivité P et les zones latérales, de conductivité N. Une conductivité inverse de ces zones entre également dans le cadre du procédé de l'invention. Les zones 4 et 5 constitueront les couches enterrées des composants semi conducteurs réalisés. Ces couches enterrées pourront être par exemple des collecteurs de transistors bipolaires ou encore des prises de fond de caisson pour les transistors MOS. Après le dopage, on procède généralement à un recuit thermique pour que les zones d'implantation 4 et 5, s'étendent en particulier sur toute l'épaisseur souhaitée et de préférence sur une épaisseur inférieure à la profondeur des tranchées 2. Selon une mise en oeuvre préférentielle de l'invention, on réalise les tranchées isolantes avant l'implantation des couches enterrées afin d'éviter toute diffusion de dopants d'une zone à l'autre notamment pendant l'étape de recuit. À ce stade du procédé de l'invention, les zones de différente conductivité sont séparées les unes des autres par des tranchées isolantes, comme l'illustre la figure lb. Les diffusions latérales des zones 4 et 5 sont limitées. Les dopants de ces différentes zones ne se compensent pas. En outre, les parties fortement dopées ne sont plus en contact les unes avec les autres, comme elles l'étaient précédemment sans les tranchées. Un mur diélectrique sépare les couches enterrées fortement dopées ce qui entraîne une augmentation des tensions de claquage et donc une meilleure tenue des composants semi conducteurs réalisés. Par ailleurs, selon le procédé de l'invention, il est maintenant possible de doper les couches enterrées indépendamment les unes des autres, ce qui rajoute un degré de liberté supplémentaire dans la réalisation des composants. En effet, le choix du niveau de dopage ne dépend plus maintenant que de la nature des composants que l'on souhaite réaliser et respecte leur fonctionnement intrinsèque. On fait croître ensuite par épitaxie sur toute la plaquette une première couche 6 de silicium monocristallin. Cette couche 6 se développe sur la surface du substrat 1 et des tranchées 2 par croissance épitaxiale verticale et latérale. Comme illustré à la figure lc, on réalise ensuite des implantations dans cette première couche épitaxiale 6 et sensiblement au-dessus de chacune des zones réalisées dans l'étape précédente pour former des zones de même conductivité. Ainsi la couche 8 est du premier type de conductivité et les couches 7 sont du deuxième type de conductivité, conformément aux couches 5 et 4 respectivement. Après cette implantation, on procède à un recuit thermique pour que les couches 7 et 8 s'étendent en particulier sur toute l'épaisseur de la couche épitaxiale 6. Comme illustrés à la figure ld, les dopages ont été effectués pour que la région centrale 8 soit dopée P et les régions latérales 7 soient dopées N. Le dopage de la couche épitaxiale dépend de la conductivité des couches enterrées ou du dispositif semiconducteur à réaliser. Une conductivité inverse par rapport au cas de figure illustré entre également dans le cadre de l'invention. Selon le procédé de l'invention, on réalise ensuite dans les zones épitaxiales de conductivité différentes, les composants semi conducteurs souhaités selon les procédés habituels. À titre d'exemple, nullement limitatif, on peut envisager plusieurs types de dispositifs semi conducteurs à réaliser à partir du dispositif illustré à la figure Id. Selon une première variante, on peut réaliser deux transistors PMOS dans les zones épitaxiales N 7. Les couches enterrées 4 dopées N constituent alors les prises de fond des caissons de ces transistors. La zone P centrale constitue une zone de séparation de conductivité inverse. Selon une autre variante, on peut envisager de réaliser de la même manière sur une zone épitaxiale 7 un transistor PMOS. Sur l'autre zone épitaxiale 7 dopée N, on peut envisager de réaliser un transistor bipolaire NPN. Auquel cas les couches enterrées N 4 constitueront respectivement la prise de fond de caisson du transistor MOS et le collecteur du transistor bipolaire. La zone centrale dopée P, constituée des couches 5 et 8, peut alors servir de base à la réalisation d'un transistor NMOS. Ces différents dispositifs sont isolés les uns des autres par jonction 20, et par isolation diélectrique en profondeur 3. Le procédé de l'invention est particulièrement approprié à la réalisation de transistors de technologie MOS, CMOS ou encore BICMOS. Les dispositifs semi conducteurs réalisés selon le procédé de l'invention présentent une meilleure tenue au claquage et l'on observe un perçage immédiat des couches enterrées considérablement réduit, voire inexistant. L'invention s'applique également aux dispositifs de puisssance en permettant une isolation diélectrique en profondeur. Elle s'applique également aux dispositifs capteurs en permettant une élimination des courants de fuite latéraux des jonctions profondes. REVENDICATIONS 1. Circuit intégré, comprenant un substrat semiconducteur, caractérisé par le fait que le substrat semiconducteur comporte au moins une tranchée (2) enterrée, verticale, diélectriquement isolante et ayant une hauteur au moins cinq fois supérieure à sa largeur, ladite tranchée séparant latéralement deux régions (4,5), et une couche semiconductrice épitaxiale recouvrant ladite tranchée. 2. Circuit selon la revendication 1, caractérisé par le fait que les deux régions (4,5) ont des conductivités de type différent. 3. Circuit selon l'une des revendications précédentes, caractérisé par le fait que le substrat est formé de silicium monocristallin. 4. Circuit selon l'une des revendications précédentes, caractérisé par le fait que la largeur de la tranchée est inférieure à 0,3 microns. 5. Circuit selon la revendication 4, caractérisé par le fait que la tranchée a une largeur égale à 0,2 microns, une hauteur supérieure à 5 microns, et par le fait qu'elle est enterrée à une profondeur d'au moins 0,8 microns. 6. Circuit selon l'une des revendications précédentes, caractérisé par le fait que le substrat comporte au moins deux tranchées enterrées (2) et au moins trois zones enterrées adjacentes de conductivité alternée (4 et 5), chacune de ces zones enterrée étant séparée latéralement de celle qui lui est adjacente par une tranchée (2). 7. Circuit selon la revendication 6, caractérisé par le fait que le substrat comporte sensiblement au-dessus des trois zones enterrées de conductivité alternée (4 et 5), trois zones épitaxiales (7 et 8) ayant respectivement les mêmes types de conductivité que les trois zones enterrées, et par le fait que le circuit comporte deux transistors MOS de même nature réalisés dans les deux zones épitaxiales (7) ayant le même type de conductivité. 8. Circuit selon la revendication 6, caractérisé par le fait que le substrat comporte sensiblement au-dessus des trois zones enterrées de conductivité alternée (4 et 5), trois zones épitaxiales (7 et 8) ayant respectivement les mêmes types de conductivité que les trois zones enterrées, et par le fait que le circuit comporte deux transistors MOS de nature différente, respectivement réalisés dans les deux zones épitaxiales (7,8) ayant deux types de conductivité différents. 9. Circuit selon la revendication 8, caractérisé par le fait qu'il comporte en outre un transistor bipolaire réalisé dans la troisième zone épitaxiale (7). 10. Procédé de fabrication d'un circuit intégré, caractérisé par le fait qu'il comprend la réalisation dans le substrat semiconducteur du circuit d'au moins une tranchée (2) enterrée, verticale, diélectriquement isolante et ayant une hauteur au moins cinq fois supérieure à sa largeur, ladite tranchée séparant latéralement deux régions (4,5), et d'une couche semiconductrice épitaxiale recouvrant ladite tranchée. 11. Procédé selon la revendication 10, caractérisé par le fait que les deux régions (4,5) ont des conductivités de type différent obtenues par implantation de dopants. 12. Procédé selon l'une des revendications 10 ou 11, caractérisé par le fait que la largeur de la tranchée est inférieure à 0,3 microns. 13. Procédé selon l'une des revendications 10 à 12, caractérisé par le fait que le substrat étant en silicium, a) on réalise ladite tranchée (2) dans le substrat, b) on forme de part et d'autre de la tranchée, par implantation, les deux régions (4,5) ayant le même type de conductivité ou bien deux types différents de conductivité, c) on procède à un recuit, d) on fait croître par épitaxie ladite couche épitaxiale sur la structure obtenue à l'étape c). 14. Procédé selon la revendication 13, caractérisé par le fait que préalablement à l'étape b), on remplit les tranchées avec un matériau diélectrique, de préférence l'oxyde de silicium. 15. Procédé selon l'une des revendications 10 à 14, caractérisé par le fait qu'on réalise dans le substrat au moins deux tranchées enterrées (2) et au moins trois zones enterrées adjacentes de conductivité alternée (4 et 5), chacune de ces zones enterrée étant séparée latéralement de celle qui lui est adjacente par une tranchée (2), par le fait qu'on réalise dans la couche épitaxiale, sensiblement audessus des trois zones enterrées de conductivité alternée (4 et 5), trois zones épitaxiales (7 et 8) ayant respectivement les mêmes types de conductivité que les trois zones enterrées. 16. Procédé selon la revendication 15, caractérisé par le fait qu'on réalise deux transistors MOS de même nature dans les deux zones épitaxiales (7) ayant le même type de conductivité. 17. Procédé selon la revendication 15, caractérisé par le fait qu'on réalise deux transistors MOS de nature différente, respectivement dans les deux zones épitaxiales (7,8) ayant deux types de conductivité différents. 18. Procédé selon la revendication 17, caractérisé par le fait qu'on réalise en outre un transistor bipolaire dans la troisième zone épitaxiale (7).