Brevet FR2821483A1 — publié le 20020830

thermique (4). B 00/4298 FR Procédé de fabrication d'un transistor à grille isolée et à architecture du type substrat sur isolant, et transistor correspondant. L'invention concerne les circuits intégrés, et plus particulièrement les transistors à grilles isolées (transistors MOS), notamment ceux présentant une architecture du type "substrat sur isolant", c'est-à-dire réalisés sur un film de silicium mince isolé du substrat par une fine couche isolante. L'intérêt de telles architectures est de faire fonctionner les transistors en régime totalement appauvri, permettant de réduire considérablement les effets des canaux courts pour les technologies inférieures à 0,l micron. l0 Actuellement, lors des procédés classiques de fabrication d'un substrat sur isolant (SOI: "Substrat On Insulator"), l'épaisseur du film mince de silicium (correspondant au canal de conduction du transistor) qui est isolé du substrat par une fine couche isolante, n'est pas contrôlée de façon reproductible et des incertitudes de l'ordre de 20 nm se retrouvent lS sur les dispositifs finalement réalisés. Par ailleurs, actuellement, les différents transistors réalisés ainsi sur substrat sur isolant, sont mutuellement isolés latéralement par des zones d'isolation du type LOCOS (oxydation localisoe du substrat), qui présentent, comme cela est bien connu de l'homme du métier, des régions en forme de bec d'oiseau. Or, de telles isolations latérales favori sent l 'apparition de courants de fuite importants et, s' avèrent pénalisantes au niveau encombrement pour la densité d'intogration des différents transistors. Une solution consisterait à réaliser des zones d'isolement latéral du type "tranchée peu profonde" ("Shallow Trench Isolation"), également bien connues de l'homme du métier, et qui sont moins pénalisantes en ce qui concerne les courants de fuite et la densité d'intogration. Cependant, la réalisation de telles tranchées peu profondes dans un substrat sur isolant s'avère destructrice du film isolant. De ce fait, on se limite actuellement à la réalisation de zones du type LOCOS dans les substrats sur isolant. L'invention vise à apporter une solution à ce problème. Un but de l'invention est de pouvoir réaliser des transistors de type substrat sur isolant, avec un film de siliclum et un diélectrique enterré très minces et ayant des épaisseurs parfaitement contrôlées. S L'invention a également pour but de réaliser ces transistors entre des régions d'isolement latéral du type "tranchée peu profonde". Pour atteindre ces objectifs, l'invention part, selon un mode de mise en oeuvre, d'une zone d'un substrat délimitée latéralement par des zones d'isolement latéral du type "tranchée peu profonde". Puis, on forme sur cette zone de substrat un empilement formé d'une première couche comportant un alliage de silicium-germanium, surmontée d'une deuxième couche comportant du silicium. La première couche de l'empilement sera alors totalement gravoe par une gravure sélective puis remplie d'un matériau isolant. Les zones de source et de drain ainsi que la région de canal du transistor seront réalisces dans la deuxième couche de l'empilement et seront ainsi totalement isolées verticalement du substrat par la couche de matériau isolant ayant remplacé la première couche de l'empilement. Par ailleurs, le transistor ainsi réalisé sera isolé latéralement des autres transistors par des régions du type "tranchée peu profonde". En outre, l'invention présente l'avantage de réaliser le transistor sans rupture de la deuxième couche de l'empilement au sein de laquelle sont situées les zones de source, de drain et de canal. En d'autres termes, la continuité de cette couche est préservoe tout au long du procédé selon l'invention, c'est-à-dire qu'il n'y a notamment pas à un instant donné, gravure verticale de cette couche puis reconstitution de cette couche, ce qui permet d'éviter des problèmes technologiques délicats de reconnexion de couche. Plus généralement, l 'inventi on propo se un pro cédé de fabrication d'un transistor à grille isolée, comprenant - la formation par épitaxie sélective sur la surface d'une zone active d'un substrat délimitée par une région d'isolement latéral du type tranchée peu profonde, d'un empilement d'une première couche comportant un alliage de silicium- germanium surmontée d'une deuxième couche de silicium, - la formation d'une couche d'oxyde de grille sur ledit empilement, - la formation d'une région de grille s'appuyant sur la couche d'oxyde de grille et sur la région d'isolement latéral, - une gravure sélective totale de ladite première couche de l'empilement de façon à former un tunnel, et - le remplissage du tunnel par un matériau isolant. Ladite gravure sélective totale de la première couche de l'empilement est effectuce depuis les bords de la région d'isolement latéral en direction de la grille. L'étape de gravore sélective de ladite première couche est avantageusement précédée d'une étape de désoxydation locale au niveau des bords de la zone active. L'étape de gravore sélective est de préférence effectuce avant les étapes d'implantation des régions de source et de drain. L'épaisseur de la deuxième couche peut être de l'ordre de la dizaine de nanomètres, par exemple vingt nanomètres. L'invention propose également un circuit intogré comprenant un transistor à grille isolée, dont les régions de source, de drain et de canal sont réalisces dans une couche de siliclum totalement isolée verticalement d'un substrat porteur par une couche isolante, et délimitée latéralement par une région d'isolement latéral du type tranchée peu profonde. D' autre s avantages et caractéristiques de l 'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels: - les figures 1, 2a, 2b et 3 à 5 illustrent les principales étapes d'un mode de mise en oeuvre du procédé selon l'invention, aboutissant à un mode de réali sation d' un transistor selon l 'invention. Sur la figure 1, la référence 1 désigne un substrat semiconducteur, par exemple en silicium, comportant une zone de substrat ZA délimitée latéralement par une région d'isolement latéral STI, du type "tranchée peu profonde". La réalisation d'une telle zone d'isolation latérale STI est parfaitement connue en elle-même par l'homme du métier et on ne la décrira pas ici en détail. A partir de la structure illustrce sur la figure 1, on forme par épitaxie sélective, comme illustré sur la figure 2a, un empilement d'une première couche 2, formoe d'un alliage de silicium-germanium, surmontée d'une deuxième couche 3 formoe de silicium. Ces couches sont S formoes par une épitaxie sélective, connue en elle-même de l'homme du métier, c'est-àdire que le silicium-germanium ne cro^it que sur la zone de substrat ZA et ne croît pas sur la zone d'isolement latéral STI. De même, la couche 3 de silicium ne croît que sur la couche de silicium-germanium 2. Les épaisseurs respectives de la couche 2 et de la couche 3 sont de l'ordre de 20 nm. En fait, le matériau formant la couche 2 est plus généralement un matériau sélectivement éliminable par rapport au silicium, et qui de préférence assure une continuité de maille avec le silicium au cours de l'épitaxie. C'est ainsi que l'on peut choisir par exemple un alliage Si1 xGex (0 0,5%), soit d'une attaque plasma isatrope. De préférence, on utilisera des alliages Si1 xGex comportant un taux élevé de germanium, car la sélectivité de la gravure par rapport au silicium s'accro^it avec l'accroissement du taux de germanium dans l'alliage. On peut également utiliser des alliages Si1 x yGexCy (0 couches de sélicium. On forme ensuite par oxydation, une couche isolante 4, formée par exemple de dioxyde de silicium. Cette couche 4 recouvre la couche 3 de silicium et va servir à former ultérieurement la couche d'oxyde de grille du transistor. On réalise ensuite de manière classique et connue en soi, la grille S du transistor en utilisant un dépôt d'un matériau de grille, par exemple du polysilicium, puis une gravure de ce matériau de façon à former la grille 5. A cet égard, comme illustré sur la figure 2b qui représente une vue de dessus du dispositif de la figure 2a, on voit que la grille 5 forme un pont chevauchant transversalement la zone de substrat ZA et s'appuyant des deux côtés de cette zone ZA sur la région d'isolement latéral STI. L'étape suivante (figure 3) consiste en une gravure sélective de la première couche 2 de l'empilement. Cette gravure sélective est illustrce par les flèches GS sur la figure 3. Cette gravure sélective peut s'effectuer comme indiqué ci-avant au moyen d'une chimie oxydante ou bien au moyen d'une attaque plasma isotrope et va conduire à éliminer totalement la couche 2 de l'empilement, de façon à former un tunnel 20 sous la couche 3. Cette couche 3 est mécaniquement maintenue par la grille 5 qui repose comme indiqué ci-avant sur la zone d'isolement latéral STI. I1 convient de noter ici que la gravure sélective GS de la couche de silicium-germanium est de préférence précédée d'une désoxydation locale au niveau de la zone d'isolement latéral STI, de façon à pouvoir accéder plus facilement à la couche de silicium-germanium 2. Ceci ne portera pas préjudice à la qualité de l'isolement latéral, car cet isolement latéral n'est pas critique du fait de l'isolement du transistor par rapport au substrat ZA. Cette désoxydation locale résulte dans le mode de mis en oeuvre décrit ici, d'une désoxydation de la structure conduisant à un retrait de la couche 4 de part et d'autre de la grille 5. La gravure du tunnel 20 est suivie par une oxydation afin de remplir ce tunnel par un matériau isolant 21 (figure 4), par exemple du dioxyde de silicium. Cette oxydation conduit également à reformer la couche 4. Le matériau isolant 21 va garantir une isolation du canal de conduction du transistor qui sera formoe dans la couche de silicium 3. Puis, comme illustré sur la figure 5, le transistor T va étre achevé de façon classique par une première implantation de dopants de façon à former les zones d'extension de source et de drain. Cette première implantation de dopant est suivie de la formation d'espaceurs isolants 6 flanquant les bords de la grille 5. Puis, une deuxième implantation de plus forte dose va étre réalisée de part et d'autre des espaceurs, de façon à former les régions de source S et de drain D. Les étapes ultérieures consisteront notamment à la réalisation des prises de contact métalliques sur les régions de source, de drain et de grille du transistor. Le transistor T. selon l'invention, comporte un canal de conduction 30 isolé de la grille 5 par une couche d'oxyde de grille 40. Ce canal de conduction est lui-même isolé du substrat 1 par une couche 21 formoe d'un matériau isolant. Par ailleurs, les régions de source S et de drain D sont également isolées totalement verticalement du substrat par l'intermédiaire de la couche isolante 21. Enfin, le transistor T est isolé latéralement d'autres transistors formés sur le même circuit intogré par des régions d'isolement latéral du type "tranchée peu profonde" STI. L'invention n'est pas limitée aux modes de mise en oeuvre et de réalisation qui viennent d'être décrits, mais en embrasse toutes les variantes. Ainsi, alors qu'il est préférable d'effectuer les implantations des zones d'extension de source et de drain et les implantations de source et de drain, postérieurement à l'étape de gravure du tunnel, afin d'obtenir encore une meilleure sélectivité de gravure du silicium-germanium par rapport au silicium, il pourrait être également envisagé de réuliser totalement le transistor avant de graver la première couche de l'empilement 2 de façon à former le tunnel 20. REVENDICATIONS 1. Procédé de fabrication d'un transistor à grille isolée, caractérisé par le fait qu'il comprend la formation par épitaxie sélective sur la surface d'une zone (ZA) d'un substrat délimitée par une région d'isolement latéral du type tranchée peu profonde (STI), d'un empilement d'une première couche (2) comportant un alliage de silicium-germanium surmontée d'une deuxième couche (3) de silicium, la formation d'une couche d'oxyde (40) de grille sur ledit empilement, la formation d'une région de grille (5) s'appuyant sur la couche d'oxyde de grille et sur la région d'isolement latéral, une gravure sélective totale de ladite première couche (2) de l'empilement de façon à former un tunnel (20), cette gravure étant effectuce depuis les bords de la région d'isolement latéral (STI) en direction de la grille (5), et le remplissage du tunnel par un matériau isolant, de façon à isoler verticalement totalement le transistor du substrat (ZA). 2. Procédé selon la revendication 1, caractérisé par le fait que l'étape de gravure sélective de ladite première couche (2) est précédée d'une étape de désoxydation locale au niveau des bords de la zone active (STI). 3. Procédé selon la revendication 1 ou 2, caractérisé par le fait que l'étape de gravure sélective est effectuce avant les étapes d'implantation des régions de source (S) et de drain (D). 4. Procédé selon l'une des revendications précédentes, caractérisé par le fait que l'épaisseur de la deuxième couche (3) est de l'ordre de la dizaine de nanomètres, par exemple vingt nanomètres. 5. Circuit intogré comprenant un transistor à grille isolée, caractérisé par le fait que les régions de source (S), de drain (D) et de canal (30) sont réalisces dans une couche de siliclum (3) totalement isolée verticalement d'un substrat porteur (1) par une couche isolante (21), et délimitée latéralement par une région d'isolement latéral du type tranchée peu profonde (STI). 6. Circuit intogré selon la revendication 5, caractérisé par le fait que l'épaisseur de la couche de silicium (3) est de l'ordre de la dizaine de