Brevet FR2814300A1 — publié le 20020322

La présente invention se rapporte à un dispositif et un procédé d'estimation d'une suite de symboles à implantation réduite, ainsi qu'à des circuits et des systèmes correspondants. L'invention trouve une application particulière au décodage suivant l'algorithme"BCJR", proposé par BAHL, COCKE, JELINEK et RAVIV et décrit dans leur article intitulé"Optimal decoding of linear codes for minimizing symboi error rate", in IEEE Transactions on Information Theory, mars 1974, pages 284-287. Grâce à hnvention, on peut avantageusement réduire le nombre de portes logiques nécessaire pour cet algorithme, par exemple dans un matériel de type FPGA (réseau de portes programmable, en anglais"Field Programmable Gate Array") ou ASIC (circuit intégré dédié, en anglais "Application-Specific/ntegrated Circuif'), en particulier quand le détecteur compris dans le décodeur est construit pour calculer des probabilités a posteriori suivant un algorithme du"Log-MAP" (MAP pour"Maximum A Posterion"), utilisant des logarithmes jacobiens. L'invention est décrite ici plus particulièrement dans son application au turbodécodage, à titre d'exemple nullement limitatif. L'invention peut être appliquée à d'autres domaines, comme par exemple le domaine de l'égalisation. Les turbocodes sont très intéressants dans des conditions de faibles rapports signal à bruit (RSB, en anglais SNR,"Signal to Noise Ratio"). Un turbocodeur classique est constitué de deux codeurs convolutifs récursifs systématiques (en anglais RSC, "Recursive Systematic Convolutionaf') et d'un entrelaceur, disposés comme le montre la figure 1. Le turbocodeur fournit en sortie trois suites d'éléments binaires (x, y1, y2), où x est la sortie dite systématique du turbocodeur, c'est-à-dire n'ayant subi aucun traitement par rapport au signal d'entrée x, y1 est la sortie codée par le premier codeur RSC, et y2 est la sortie codée par le second codeur RSC après passage dans l'entrelaceur. Pour plus de détails sur les turbocodes, on se reportera utilement à l'article de C. BERROU, A. GLAVIEUX et P. THITIMAJSHIMA intitulé"Near Shannon limit error-correcting coding and decoding : turbo-codes", ICC'93, Genève. La figure 2 représente un exemple de turbodécodeur classique susceptible de décoder des données fournies par un turbocodeur tel que celui de la figure 1. Les entrées x', y1', y2'du turbodécodeur sont les sorties du turbocodeur altérées par le canal de transmission et les processus d'émission et de réception. La structure d'un tel turbodécodeur est bien connue de l'homme du métier et ne sera donc pas décrite en détail ici. Il nécessite en particulier deux décodeurs, désignés par"Décodeur 1"et"Décodeur 2"sur la figure 2 ; ces décodeurs peuvent être du type BCJR mentionné ci-dessus ou, en variante, du type SOVA (en anglais"Soft Output Viterbi Algorithm"). Un turbodécodeur classique nécessite également un rebouclage de la sortie du désentrelaceur 1t2 sur l'entrée du premier décodeur, afin de transmettre l'information dite"extnnsèque"du second décodeur au premier décodeur. Un tel système de décodage fait appel à une exploration des probabilités suivant l'ordre chronologique d'arrivée des symboles (premier symbole reçu, premier symbole décodé), mais aussi dans le sens contraire à cet ordre chronologique (dernier symbole reçu, premier symbole décodé). Cela apparaît dans les éléments de description du décodeur BCJR ci-après. La structure réelle d'un décodeur MAP à chaque instant k fait intervenir, non seulement les données reçues (bruitées) systématiques Yks et les parités Issues du codeur et reçues bruitées Ykp, mais aussi une moyenne du bruit a et des informations extrinsèques provenant de l'autre décodeur. Le but du décodage est d'estimer les états consécutifs du codeur en fonction de la connaissance qu'on en a, c'est-à-dire à partir de la séquence d'informations reçues bruitées. La figure 3 illustre un tel décodeur L'entrée Yks du décodeur MAP correspond à l'entrée x'du turbodécodeur illustré sur la figure 2, l'entrée Ykp correspond à l'entrée y1'ou y2'de la figure 2 suivant qu'elle se rapporte au décodeur 1 ou 2, et L'e correspond à L4 ou L2. La variable o correspond à la valeur efficace du bruit Elle est utilisée dans le décodeur sous forme de p puissance de bruit, pour normaliser les valeurs de Yks et Yk. Si on considère que les données sont codées, non en binaire (0 ou 1), mais en NRZ (Non-Retour à Zéro), c'est-à-dire avec des données transmises sur des niveaux +1 ou-1, le décodeur cherche à décider si la donnée reçue bruitée était au départ un +1 ou un-1. Soit Ûk le résultat de cette décision, soit uk la donnée originale émise et soit Y la séquence complète d'informations codées reçues. La décision est l'opération suivante, en notant P la probabilité : Ûk = +1 si P (Uk = +1) Y) > P (Uk =-11 Y) Ûk =-1 si P (Uk = +11 Y) Ainsi, la décision Ûk est donnée par le signe de la variable L (bk), définie comme le logarithme du rapport des probabilités a posteriori (en anglais LAPP,"Logarithm of A Posteriori Probab/My") ; Soit S l'ensemble des états possibles du codeur. En utilisant la notion de treillis du code, on peut écrire : où * Skc S est l'état du codeur au temps k, . S+ est l'ensemble des paires d'états (s', s) correspondant à toutes les transitions (Sk-i=s')- (sk=s) provoquées par une entrée du codeur Uk = +1, et # S- est défini de façon similaire pour Uk =-1. On observe qu'on peut supprimer p (Y) dans l'équation (1). Cela signifie qu'on a besoin uniquement d'un algorithme pour calculer p (s', s, Y) = P (Sk-1 = s', Sk = S, Y). Selon l'algorithme BCJR, p (s', s, Y) =aak-1 (s') Yk (s', S) Pk (s) (2) avec : k ak (s) =p (Sk =s, Y) = ai (S') Yk (S', S) S'ES ssk-1 (S')-n-p =p (Y =s) = Pk (S) Yk (s', s) (3) SES Yk (S', S) =p (Sk =s, ykjsi=s') où a et p représentent les probabilités d'obtenir les états S au temps k. Les probabilités a et p sont calculées dans une récursion, respectivement en partant de l'état initial (c'est-à-dire les premiers symboles reçus) et en partant de l'état final (c'est-à-dire les derniers symboles reçus), avec : ao (0) =1 et ao (s0) =0 ssN (0) =1 et ssN (so0) =0 si le codeur part d'un état zéro et finit dans un état zéro, l'indice N désignant la longueur de la trame de données reçue et correspondant donc au dernier symbole reçu Il y a (N+1) xNs valeurs de probabilités a et NxNs valeurs de probabilités ss, Ns étant le nombre d'états possibles du codeur. C'est pourquoi on numérote les a de 0 à N et les P, de 1 à N. L'élimination du facteur p (Y) dans l'équation (1) apporte une instabilité numérique. Cela peut être évité en utilisant des probabilités modifiées de la façon suivante : k (s) n-ak 1) - N y k) ssk (S) =Pk (S)/P (YY) ce qui peut être réécrit comme suit : En divisant l'équation (2) par p (Y)/P (Yk) = p (Yi). P (YjY/), on obtient : p (S', sY)/p (Yk) = ak-l (S') Yk (S', S) k (S) (5) Maintenant, l'algorithme BCJR-MAP revient à calculer le LAPP, défini plus haut et noté L (Uk), en combinant les équations (1) et (5) : les probabilités a et les p étant calculées récursivement par l'équation (4). Appliquons ce résultat aux turbocodes, pour un code convolutif itératif parallèle, dans un canal à bruit blanc additif gaussien (BBAG, en anglais AWGN,"Additive White Gaussian Noise"). Par le théorème de Bayes, le LAPP du décodeur MAP peut s'écrire : où le second terme de la somme représente information a priori. Etant donné qu'en général, P (Uk = +1) = P (Uk =-1), !'information a priori est zéro pour les codeurs convolutifs. Toutefois, dans un décodeur itératif, le décodeur 1 (noté D1) reçoit une information extrinsèque ou décision douce pour chaque Uk venant du décodeur 2 (noté D2), qui sert d'information a priori pour D1, ce qui lance le mécanisme D1 Dz- D1-.... le décodeur délivrant une décision douce à chaque demi-itération pour le décodeur suivant (sauf pour le premier décodage) Ces décisions douces proviennent de l'utilisation de deux codeurs différents après entrelacement ; elles sont donc décorrélées. On décrit maintenant une façon d'obtenir cette information extrinsèque : à partir de l'équation (3), Yk (s', s) peut s'écrire : Yk (s', s) =P (sS') P (ys', s) =P (Uk) P (Yk) (7) En définissant : on peut écrire : OÙ Y est la donnée systématique reçue et Yk est la parité correspondante issue du codeur, à l'instant k. Il vient alors : Maintenant, Yk (S', S) apparaît dans le numérateur et le dénominateur de l'équation (6). Le facteur AkBk disparaît car il est indépendant de Uk. Soit 2Ec/No = 1/cy2 et = No/2Ec, où Ec = RcEb est l'énergie par bit, puisque des symboles {-1, +1} sont transmis dans le canal, No étant l'énergie du bruit du canal. De l'équation (7), on tire yk (s\s)-expfUk (L' (Uk) +L, y+UkL, y (9) k ( (2 k) 2 UkLcy kxk (9) = expUk (LUk) +L, y (s-. s) 2 avec : (s', s)-=expL,Yykj k 2 k k L No En combinant (8) et (9), on obtient : La deuxième égalité dans l'équation (10) ci-dessus est justifiée par le 1 fait que la quantité C=exp-u (Uk) +L ( ; yj peut être mise en facteur 2 k dans les sommations du numérateur et du dénominateur. Le dernier terme de l'équation (10) représente l'information extrinsèque passée d'un décodeur à l'autre. La décision finale peut être obtenue sur la base de la formule suivante : L1 (Uk) =L+L (Uk) +L (Uk) k 2 1, 2 (Uk) OÙ Le2X1 (Uk) est l'information extrinsèque transmise de D2 à Di et Le (uk) 2 l-2 (uk) est l'information extrinsèque transmise de D1 à D2. De façon générale, lors de l'implantation matérielle d'une fonction, l'homme du métier cherche à éviter les multiplications, qui sont coûteuses en surface de silicium. al est bien connu que le coût matériel est une fonction croissante de la surface de silicium engagée dans la réalisation d'une fonction. L'homme du métier recherche généralement un équilibre entre la rapidité d'exécution de la fonction et la surface en silicium résultante. Pour éviter t'empiot de multlplieurs, il est connu d'utiliser le logarithme naturel des fonctions de calcul des probabilités a et ss définies plus haut. Ikak (S) = In 1 expak-1 (S') +k (S', S) In Elexp 1 (S') + Y k (S', S) s s s' Pk-, (s') ='nfexp (S) k (s') s) Infexp (S) k (s\s) 1 s s's Yk (S, s) -Uk (LUk) +Lcy) + (s', s) (S', s) =) n (Ys-, s)) =L, y et L, 4Ec e cNO La sortie obtenue est la log vraisemblance : (u,) = ! nfexp-1-) nfexp1 (12) S+ s- A partir de cette constatation, obtenir les probabilités liées aux noeuds du treillis revient à calculer la quantité. AN = In (exp + exp+... + exp+... + exp) où N désigne la longueur de la trame de données reçue et où DI, pour i = 0 à Ns, vaut par exemple ak-l (s') +Y (s', s), ou encore Pk-1 (s') +y (s', s), etc. Cette quantité se calcule de façon récursive, à l'aide du logarithme jacobien ; la formule de récursion peut s'écrire comme suit : A, =) n (exp+exp) =max (A, i. 5,) +fc (] A,-)-5) avec Ai = In (exp) =5i et fc (x) =) n (l+expJ, x > 0 Cette équation n'étant pas une approximation, il n'y a pas de perte d'information lorsqu'on utilise le logarithme jacobien et des additions, au lieu de multiplications. En résumé, on peut dire aussi que le décodage se fait sur la base d'un calcul concernant des probabilités liées aux états du codeur, en utilisant une métrique constituée à la fois d'un calcul de distance euclidienne et de l'information obtenue à l'itération précédente Cette métrique est le terme défini plus haut Les états du codeur sont calculés en observant les effets des états antérieurs sur l'état courant, en tenant compte de la métrique, ce qui donne les probabilités a. De même, on obtient les états du codeur en observant les effets des états postérieurs sur l'état courant, en tenant compte de la métrique, ce qui donne les probabilités ss. A partir de ces probabilités et de la métrique, on obtient une mesure qui est la log vraisemblance de l'appartenance du symbole à l'un ou l'autre des éléments de l'alphabet NRZ. On décrit maintenant à l'aide des figures 4 et 5 deux exemples de réalisation d'un tel décodeur dans l'art antérieur, en particulier pour ce qui concerne le calcul des probabilités. Sur ces figures, les variables a et ss désignent les probabilités définies plus haut, la variable J désigne le logarithme jacobien et la variable Lke est identique à la variable L (up) définie par l'équation (8) donnée plus haut. La première réalisation de l'art antérieur illustrée sur la figure 4 comporte essentiellement un calculateur de logarithmes jacobiens et trois registres de mémoire pour stocker les résultats des calculs correspondant e respectivement aux trois quantités Lkw, as et pk-i. La seconde réalisation de l'art antérieur illustrée sur la figure 5 comporte en plus un multiplexeur (avec des connexions appropriées) et une machine d'état commandant ce multiplexeur. L'art antérieur écarte la possibilité d'utiliser le même circuit de calcul pour les trois quantités précitées, puisque les équations (11) et (12) données plus haut n'utilisent ni le même nombre d'opérandes, ni les mêmes états. La présente invention a pour but d'apporter une solution au problème de la réduction du nombre de portes logiques, exposé en introduction, en proposant notamment une réalisation matérielle pour un décodeur de type MAP, c'est-à-dire utilisant la technique du maximum a posteriori, faisant tntervenir un nombre limité de portes logiques. Dans ce but, la présente invention propose un dispositif d'estimation d'une suite de symboles, les symboles étant liés entre eux par une relation de parité préalablement créée par un codeur, l'estimation se faisant par une fonction ayant plusieurs composantes réalisant un calcul de probabilités correspondant à un état du codeur, ces probabilités comportant : - des premières valeurs de probabilités, résultant de l'observation des effets des états antérieurs du codeur sur l'état courant, - des deuxièmes valeurs de probabilités, résultant de l'observation des effets des états postérieurs du codeur sur l'état courant et - des troisièmes valeurs de probabilités, représentatives de l'appartenance d'un symbole à une partie prédéterminée d'un alphabet de codage, ce dispositif comportant : - un élément de calcul, - un multiplexeur spécifique, - une unité de commande de ce multiplexeur et - un module de mémorisation, pour mémoriser des estimations des symboles, le multiplexeur étant commandé par l'unité de commande et adapté à coopérer avec l'élément de calcul de telle façon que, non seulement les premières et deuxièmes valeurs de probabilités, mais aussi les troisièmes valeurs de probabilités, sont obtenues par un seul et même circuit à partir d'une pluralité de paramètres prédéterminés. C'est cette utilisation d'un seul et même circuit pour le calcul des trois types de probabilités qui, moyennant une réduction du nombre de fonctions à implanter, permet de réduire la surface de silicium utilisée et donc, de réduire le coût du décodeur, tout en permettant éventuellement de miniaturiser davantage le produit En particulier, dans le cas d'une réalisation sous forme d'un ASIC, l'invention permet un gain de place et, dans le cas d'une réalisation sous forme d'un FPGA, laisse la possibilité de bâtir, si besoin est, de nouvelles fonctions, non nécessairement en rapport avec le décodeur, sur les structures de portes qui seront restées libres grâce à l'économie réalisée. Ainsi, la circuiterie requise pour effectuer l'ensemble des opérations est minimisée, un grand nombre de circuits élémentaires étant réutilisé plusieurs fois. En outre, on sait qu'un multiplexeur est beaucoup plus simple à réaliser qu'un additionneur Au surplus, le dispositif d'estimation conforme à la présente invention présente de meilleures performances que les réalisations de l'art antérieur. Dans un mode particulier de réalisation de l'invention, l'unité de commande du multiplexeur comporte une machine d'état. Une machine d'état est un moyen commode de modéliser des enchaînements conditionnels d'actions et est particulièrement adaptée à une implantation par FPGA, par exemple. L'élément de calcul peut être en particulier adapté au calcul de logarithmes jacobiens, dont la mise en oeuvre pour l'algorithme du Log-MAP a été décrite en introduction. Le résultat en sortie d'un codeur convolutif ne dépend que de la donnée présentée en entrée et de l'état du codeur. En conséquence, on peut énumérer de façon exhaustive les états et la façon dont ils communiquent entre eux en fonction du temps. Cette énumération peut être illustrée, de façon connue en soi, par un treillis, diagramme constitué de noeuds (points représentatifs des états du codeur) et de branches (lignes représentatives des transitions entre noeuds). A chaque branche, on associe la valeur de la donnée en entrée et du résultat en sortie. Quel que soit le codeur choisi, le motif du treillis est répétitif. Après un certain temps, on ne retient donc comme représentation que le motif minimum nécessaire à la représentation exhaustive. Selon une caractéristique particulière de la présente invention, le codeur étant associé à un treillis de codage prédéterminé, le dispositif d'estimation comporte avantageusement des moyens adaptés à décrire le treillis, non seulement dans le sens montant, mais également dans le sens descendant. Cette création artificielle de deux treillis présente l'avantage d'éviter l'exploration systématique des transitions d'un état vers tous les autres et apporte ainsi un gain en rapidité de traitement, ainsi qu'une économie en nombre de registres de mémoire. Les moyens précités de description du treillis peuvent comporter des première et seconde pluralités de tables de dimension Mx2, M étant le nombre d'états possibles du codeur, - ladite première pluralité de tables étant adaptée à décrire le treillis dans le sens de calcul montant, c'est-à-dire avec un calcul des probabilités tenant compte de l'influence de l'état antérieur du codeur sur l'état courant et - ladite seconde pluralité de tables étant adaptée à décrire le treillis dans le sens de calcul descendant, c'est-à-dire avec un calcul des probabilités tenant compte de l'influence de l'état postérieur du codeur sur l'état courant. A chaque treillis est associée la transition, soit du symbole systématique, soit du symbole de parité. Le dispositif d'estimation suivant l'invention peut avantageusement être réalisé par mise en oeuvre d'outils logiciels ou matériels utilisant le langage VHDL, langage de description matériel pour circuits intégrés à très grande vitesse (en anglais IIVHSIC (Very High Speed Integrated Circuit) Hardware Description Language"). En variante, on pourrait bien sûr utiliser d'autres outils de synthèse de circuits, tels que"Verilog" (marque déposée). Toujours dans le même but, la présente invention propose également un dispositif de décodage comportant un dispositif d'estimation tel que o-dessus. Dans l'application de l'invention au domaine des turbocodes, ce dispositif de décodage peut comporter un ou plusieurs turbodécodeurs. Ce dispositif de décodage peut également avantageusement être réalisé par mise en oeuvre d'outils logiciels ou matériels utilisant le langage VHDL. Dans le même but que celui indiqué plus haut, la présente invention propose également un procédé d'estimation d'une suite de symboles, les symboles étant liés entre eux par une relation de parité préalablement créée par un codeur, l'estimation se faisant par une fonction ayant plusieurs composantes réalisant un calcul de probabilités correspondant à un état du codeur, ces probabilités comportant : - des premières valeurs de probabilités, résultant de l'observation des effets des états antérieurs du codeur sur l'état courant, - des deuxièmes valeurs de probabilités, résultant de l'observation des effets des états postérieurs du codeur sur l'état courant et - des troisièmes valeurs de probabilités, représentatives de l'appartenance d'un symbole à une partie prédéterminée d'un alphabet de codage, ce procédé comportant : - au moins une étape de calcul, - au moins une étape de multiplexage spécifique, - au moins une étape de commande de l'étape de multiplexage et - au moins une étape de mémorisation, pour mémoriser des estimations des symboles, l'étape de multiplexage étant commandée par l'étape de commande et se combinant avec l'étape de calcul de telle façon que, non seulement les premières et deuxièmes valeurs de probabilités, mais aussi les troisièmes valeurs de probabilités, sont obtenues par un seul et même circuit à partir d'une pluralité de paramètres prédéterminés. Toujours dans le même but, l'invention propose aussi un procédé de décodage mettant en oeuvre un procédé d'estimation tel que ci-dessus. Toujours dans le même but, la présente invention propose aussi : - une matrice de portes programmable par l'utilisateur ou FPGA (en anglais"Field Programmable Gate Array"), comportant des moyens adaptés à mettre en oeuvre un procédé d'estimation et/ou des moyens adaptés à mettre en oeuvre un procédé de décodage tel (s) que ci-dessus ; - une matrice de portes programmable par l'utilisateur ou FPGA, comportant un dispositif d'estimation et/ou un dispositif de décodage tel (s) que ci-dessus ; - un circuit logique programmé, comportant des moyens adaptés à mettre en oeuvre un procédé d'estimation et/ou des moyens adaptés à mettre en oeuvre un procédé de décodage tel (s) que ct-dessus ; - un circuit ! ogtque programmé, comportant un dispositif d'estimation et/ou un dispositif de décodage tel (s) que ci-dessus. La présente invention vise aussi un appareil de traitement de signaux numériques, comportant un dispositif d'estimation et/ou un dispositif de décodage tel (s) que ci-dessus. La présente invention vise aussi un appareil de traitement de signaux numériques, comportant des moyens adaptés à mettre en oeuvre un procédé d'estimation et/ou des moyens adaptés à mettre en oeuvre un procédé de décodage tel (s) que ci-dessus. La présente invention vise aussi un réseau de télécommunications, comportant un dispositif d'estimation et/ou un dispositif de décodage tel (s) que ct-dessus. La présente invention vise aussi un réseau de télécommunications, comportant des moyens adaptés à mettre en oeuvre un procédé d'estimation et/ou des moyens adaptés à mettre en oeuvre un procédé de décodage tel (s) que ci-dessus. La présente invention vise aussi une station mobile dans un réseau de télécommunications, comportant un dispositif d'estimation et/ou un dispositif de décodage tel (s) que ci-dessus La présente invention vise aussi une station mobile dans un réseau de télécommunications, comportant des moyens adaptés à mettre en oeuvre un procédé d'estimation et/ou des moyens adaptés à mettre en oeuvre un procédé de décodage tel (s) que ci-dessus. La présente invention vise aussi une station de base dans un réseau de télécommunications, comportant un dispositif d'estimation et/ou un dispositif de décodage tel (s) que ci-dessus. La présente invention vise aussi une station de base dans un réseau de télécommunications, comportant des moyens adaptés à mettre en oeuvre un procédé d'estimation et/ou des moyens adaptés à mettre en oeuvre un procédé de décodage tel (s) que ci-dessus. L'invention vise aussi : - un moyen de stockage d'informations lisible par un ordinateur ou un microprocesseur conservant des instructions d'un programme informatique, permettant la mise en oeuvre d'un procédé d'estimation et/ou de décodage tel que ci-dessus, et - un moyen de stockage d'informations amovible, partiellement ou totalement, lisible par un ordinateur ou un microprocesseur conservant des instructions d'un programme informatique, permettant la mise en oeuvre d'un procédé d'estimation et/ou de décodage tel que ci-dessus. L'invention vise aussi un produit programme d'ordinateur comportant des séquences d'instructions pour mettre en oeuvre un procédé d'estimation et/ou de décodage tel que ci-dessus. Les caractéristiques particulières et les avantages du dispositif de décodage, des procédés d'estimation et de décodage, des circuits et systèmes correspondants, des différents appareils de traitement de signaux numériques, des différents réseaux de télécommunications, des différentes stations mobiles, des différentes stations de base, des moyens de stockage d'informations et du produit programme d'ordinateur étant similaires à ceux du dispositif d'estimation selon l'invention, ils ne sont pas rappelés ici. D'autres aspects et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit de modes particuliers de réalisation, donnés à titre d'exemples non limitatifs. La description se réfère aux dessins qui l'accompagnent, dans lesquels : - la figure 1, déjà décrite, représente schématiquement un turbocodeur classique ; - la figure 2, déjà décrite, représente schématiquement un turbodécodeur classique ; - la figure 3, déjà décrite, représente schématiquement un décodeur MAP classique ; - la figure 4, déjà décrite, illustre une première réalisation du calcul des probabilités suivant l'art antérieur ; - la figure 5, déjà décrite, illustre une seconde réalisation du calcul des probabilités suivant l'art antérieur ; - la figure 6 est un schéma bloc illustrant le calcul des probabilités dans un dispositif d'estimation conforme à la présente invention, dans un mode particulier de réalisation ; - la figure 7 illustre schématiquement l'architecture générale d'un dispositif d'estimation conforme à la présente invention, dans un mode particulier de réalisation ; - la figure 8 est un tableau schématisant un exemple nullement limitatif de l'organisation d'une mémoire comprise dans le dispositif d'estimation de la figure 7 ; - la figure 9 est un graphe illustrant une fonction de correction utilisée par le moteur de calcul des probabilités liées aux états du codeur, dans le dispositif d'estimation de la figure 7, - la figure 10 est un organigramme illustrant la machine d'état principale comprise dans le dispositif d'estimation suivant l'invention, dans un mode particulier de réalisation ; - la figure 11 est un organigramme illustrant un premier groupe de multiplexeurs élémentaires compris dans le dispositif d'estimation suivant l'invention, dans le mode de réalisation de la figure 10 ; - la figure 12 est un organigramme Illustrant un second groupe de multiplexeurs élémentaires compris dans le dispositif d'estimation suivant hnvention, dans le mode de réalisation de la figure 10 ; - la figure 13 est un organigramme illustrant l'architecture du moteur de calcul des probabilités dans le dispositif d'estimation conforme à la présente invention, dans un mode particulier de réalisation ; - les figures 14 et 15 sont des organigrammes illustrant l'utilisation des tables de treillis dans le dispositif d'estimation conforme à l'invention, dans un mode particulier de réalisation ; et - la figure 16 est une représentation d'un treillis de codage associé à la première parité du codeur, dans le sens montant. Dans le mode particulier de réalisation de la figure 6, un dispositif d'estimation conforme à l'invention comporte : - un élément de calcul 10, - un multiplexeur 12, - une machine d'état 14 et - une mémoire 16. Le multiplexeur 12 reçoit en entrée les paramètres nécessaires au calcul des trois types de probabilités définies en introduction, à savoir : - les probabilités de type a, résultant de l'observation des effets des états antérieurs sur l'état courant du codeur, - les probabilités de type p, résultant de l'observation des effets des états postérieurs sur l'état courant du codeur, et - les probabilités de type log vraisemblance Luke, représentatives de l'appartenance d'un symbole reçu à une partie prédéterminée d'un alphabet de codage (à savoir, par exemple,-1 ou +1 si l'alphabet utilisé est l'alphabet NRZ). Le multiplexeur 12 est commandé par la machine d'état 14, laquelle fournit par ailleurs, par exemple sous forme d'un pointeur d'adresse, une information relative à un emplacement de la mémoire 16. La sortie du multiplexeur 12 est reliée à l'entrée de l'élément de calcul 10, qui permet notamment de calculer les logarithmes jacobiens mentionnés en introduction. Les données délivrées par l'élément de calcul 10 sont fournies à la mémoire 16, laquelle comporte par exemple trous registres adaptés à la e mémorisation respective des a, des ss et des Lk Sur la figure 6, le démultlplexeur est représenté par la mémoire 16, dont les données proviennent de l'élément de calcul 10 et dont les adresses proviennent de la machine d'état 14. On donne maintenant, pour une meilleure compréhension de la présente invention, des éléments descriptifs relativement à l'effet de la quantification sur le calcul du logarithme jacobien. L'algorithme de calcul du logarithme jacobien est exact sur des nombres réels. Cependant, on ne peut pas utiliser de nombres réels dans des circuits logiques qu'on cherche à simplifier au maximum ; une représentation binaire est adoptée. Quelles que soient les valeurs des entrées du décodeur, leurs représentations seront avantageusement, même au prix d'une perte d'information, codées sur un nombre d'éléments binaires restreint. Dans le mode particulier de réalisation décrit ici, on a choisi de coder les nombres sur un octet, dont le bit de poids fort (en anglais MSB,"Most Significant Bir') indique le signe (ce format est appelé"8 bits signé"). Ce choix n'est cependant pas limitatif : un nombre de bits plus restreint peut être choisi (au détriment toutefois de la précision et donc des performances du décodeur). Le système de codage implique un nombre de possibilités de représentation limité ; dans l'exemple non limitatif décrit ici, ce nombre est de 255 possibilités de-128 à +127. Les différents éléments rentrants et sortants du codeur sont donc projetés sur cette base de-128 à +127. Les sorties des codeurs sont les informations extrinsèques, qui représentent un logarithme de la vraisemblance de la donnée. Par commodité, on décide d'utiliser les valeurs de-128 à +127. Il y a saturation pour les valeurs supérieures à +127 et inférieures à-128, et troncature si le résultat des calculs implique l'existence d'une valeur non entière. Dans l'exemple non limitatif décrit ici, on suppose que les entrées du codeur sont des valeurs appartenant à l'ensemble {-1, +1}, entachées de bruit. Elles peuvent donc théoriquement prendre n'importe quelle valeur sur l'ensemble des nombres réels Néanmoins, lorsqu'on fait l'hypothèse d'un bruit blanc gaussien, les valeurs très élevées sont rares et on peut saturer à +16 si la valeur du symbole ou de la parité reçu (e) entaché (e) du bruit gaussien est supérieure à 16, et-16 si cette valeur est inférieure à-16. La valeur de saturation +16 sera représentée pour les calculs par +127 et la valeur de saturation -16, par -128. Le premier effet de cette quantification est d'introduire un changement de base dans le calcul. Il est en effet moins avantageux, car moins adapté à la présente invention, d'utiliser des logarithmes naturels que des logarithmes de base s. La valeur de s s'obtient en choisissant le pas minimum susceptible d'être représenté, soit ici 16/128 = 0,125. La base de calcul est l'exponentielle de 0,125, soit 1,13, de sorte qu'on obtient une correspondance de log (E) à 0,125. L'ensemble du décodeur travaille donc uniquement avec des mots au format 8 bits signé, qui représentent des logarithmes en base 1,13. Cette modification est connue de l'homme du métier et a été décrite par Steven S. PIETROBON, plus spécifiquement pour un décodeur Log-MAP, dans le document intitulé"Implementation and performance of a serial MAP decoder for use in an erative Turbo decoder', Annales du Symposium International IEEE sur la Théorie de l'information, Whistler, B. C, Canada, 17-22 septembre 1995. Ainsi, le calcul du logarithme jacobien, qui était fondé sur A, =ln (exp A,-'+ expô,-à il) avec A1 = In (exp) =6i et fc (x) = (l+exp'). x > 0 devient : As =tog, (+) =max (A, i, 5,) +fA, 1-o, 1) avec Aiog, () =0i et fc (x) =tog, (1+E-), x > 0 Par la formule du changement de base, il est facile de retrouver : 1 f (x) =JLln (l+e-). x > 0 cinE On décrit maintenant un mode particulier de réalisation de la fonction décodeur. Architecture générale Le décodeur est réalisé de façon à prendre en compte des trames de données utiles de longueur N (on peut aussi dire que le nombre de symboles systématiques est N). Comme le montre la figure 7, le décodeur comporte avantageusement une mémoire RAM double accès et un circuit électronique de décodage, par exemple du type FPGA. En variante, il est bien sûr possible d'utiliser un circuit ASIC ou, de façon générale, de la logique câblée. On peut également intégrer la mémoire double accès dans le FPGA ou l'ASIC. Au lieu d'une mémoire double accès, on peut utiliser une mémoire simple accès avec arbitrage de l'accès (en anglais"RAM with access arbitraon"). Dans ce mode particulier de réalisation, seule la fonction décodeur MAP est réalisée sous forme matérielle ; les fonctions d'entrelacement et de décision finale sont réalisées sous forme logicielle. On effectue deux opérations de décodage lors de chaque itération de décodage turbo. Un exemple d'organisation de la mémoire RAM est illustré sur la figure 8 pour un codeur à 8 états, à titre indicatif et nullement limitatif. Les possibilités d'arrangement sont multiple. Les paramètres utiles stockés aux adresses 10 à 20 sont par exemple la longueur N de la trame et/ou une information indiquant si le treillis est terminé ou non. Moteur de calcul de la métrique Le calcul de la métrique euclidienne est dépendant des états du codeur. Il est décrit plus loin en relation avec l'utilisation des tables de treillis Uk~f, Uk~b et Xpf et Xp~b, également définies plus loin. Notons LcYs/2 la quantité équivalente à la valeur de la donnée systématique reçue Yks multipliée par le rapport signal sur bruit et divisée par 2. Notons Le/2 la valeur extrinsèque liée à l'entrée du codeur au temps k. On verra que la valeur obtenue par addition de LcYs/2 et de Le/2 a été représentée sur les dessins par ye+ (k) et que la valeur opposée a été représentée par Ys- (k). Moteur de calcul des probabilités liées aux états du codeur Dans le mode particulier de réalisation du dispositif d'estimation décrit ici, ce moteur utilise : - six tables de registres de mémoire interne de 8 bits, désignées par les signes de référence tempj, i = 1,.... 6. Chaque table a une profondeur égale au nombre d'états du codeur ; - quatre fonctions addition sur 8 bits en logique complémentée à deux ; ces fonctions addition additionnent un à un des éléments des tables de registres tempj et peuvent comporter autant de groupes de quatre éléments unitaires d'addition sur 8 bits qu'il y a d'états du codeur ; et - des fonctions maximum, réalisées par une comparaison des entrées en logique complémentée à deux ; il Y a autant de fonctions maximum que d'états du codeur. Les éléments unitaires de ces deux dernières fonctions sont connus de l'homme du métier et ne sont donc pas détaillés ici. Le moteur de calcul des probabilités liées aux états du codeur comporte en outre : - une mémoire externe, qui contient à la fois les données à décoder et les paramètres de calcul ; - une machine d'état, dont le déroulement permet de réaliser les étapes représentées sur la figure 10 décrite ci-après ; - six multiplexeurs, associés un par un aux registres précités ; ces multiplexeurs sont commandés par la machine d'état ; et - une fonction de correction, qui est en fait réalisée par une table de valeurs stockées en mémoire interne du décodeur ; cette fonction est illustrée sur la figure 9. La figure 9 représente ainsi un choix de valeurs discrètes de la fonction de correction, notée f. de correction, notée fc, portées en ordonnée de la courbe Les indices des entrées successives sont portés en abscisse On observe que le fait de choisir pour cette fonction de correction une valeur toujours nulle, ce qui équivaut à ne pas appliquer de correction, revient à appliquer l'algorithme connu sous le nom de "Max-Log-MAP". Le décodeur comporte aussi quatre tables de dimension Mx2, M étant le nombre d'états possibles du codeur ; ces tables décrivent le treillis : - dans le sens de calcul montant (calcul des probabilités en tenant compte de l'influence de l'état antérieur du codeur sur l'état courant) et - dans le sens de calcul descendant (calcul des probabilités en tenant compte de l'influence de l'état postérieur du codeur sur l'état courant). A chaque treillis est associée la transition, soit du symbole systématique, soit du symbole de parité. L'utilisation de deux tables de treillis permet d'éviter l'exploration systématique des transitions d'un état vers tous les autres et permet d'augmenter la rapidité de calcul Dans toute la suite, ces tables sont appelées : - Ukf pour le treillis associé au sens montant et correspondant au symbole systématique, - Ukb pour le treillis associé au sens descendant et correspondant au symbole systématique, - Xpf pour le treillis associé au sens montant et correspondant au symbole de parité et - Xpb pour le treillis associé au sens descendant et correspondant au symbole de parité. La figure 10 représente la machine d'état principale. Cette machine engendre cinq signaux notés C1 à C5 (C pour condition). Ces signaux représentent des"déclenchements"ou"mtses à feu" (en anglais"triggering") ; ils sont utilisés pour valider les branchements des multiplexeurs qui permettent de mémoriser certaines valeurs dans les registres temp~1 à temp~6 définis plus haut. La machine d'état calcule d'abord les valeurs associées aux probabilités montantes, puis les valeurs associées aux probabilités descendantes et finalement, calcule la log vraisemblance. Les états apparaissent en séquence. Sur la figure 10, les a et les p désignent les probabilités décrites précédemment, la variable N désigne la longueur de la trame traitée et l'indice k est un entier compris entre 0 et N qui désigne un compteur, incrémenté un certain nombre de fois (événement"k = k+1"). La figure 11 illustre les trois premiers multiplexeurs qui adressen les tables de registres temp~1, temp~3 et temp4. Lorsque la condition est validée par la machine d'état, la valeur correspondante est mémorisée dans le registre. Ainsi, lorsque par exemple le signal C5 est engendré par la machine d'état, la table de registre temp~1 va contenir l'ensemble des M éléments a conservés par la mémoire double accès (voir figure 7 décrite précédemment) à l'adresse (N-1). De façon similaire, la figure 12 illustre les trois multiplexeurs correspondant aux tables de registres temp~6, temp~5 et temp~2. La figure 13 décrit les opérations qui sont effectuées entre chaque changement d'état. Pour simplifier, sur la figure 13, les conditions C1 à C5 sont uniquement représentées par des points. Pour plus de détails, on pourra se reporter aux figures 11 et 12. Les résultats des additions effectuées une à une entre les tables de registres temp~1, temp~3 et temp~5, ainsi que les résultats des additions effectuées une à une entre les tables de registres temp~2, temp~4 et temp~6 sont stockés dans les tables temp~1 et temp~2 respectivement. A l'étape suivante, les registres temp~2 reçoivent les résultats des opérations de détermination du maximum de deux valeurs, effectuées élément par élément, sur le contenu des registres temp~1 et temp~2, tandis que les registres temp~1 reçoivent le résultat des soustractions, élément par élément, des registres temp~2 aux registres temp~1. Comme le montre la figure 13, les valeurs des registres temp~1 constituent alors l'entrée d"une table de correction pour la fonction de correction fc définie précédemment. Les sorties sont de nouveau mémorisées dans les registres temp~1. Les valeurs contenues dans les registres temp~1 et les registres temp~2 sont de nouveau additionnées et les résultats de ces additions sont ventilés dans les registres de temp~1 ou temp~2 suivant la parité de leur adresse dans la table. Ainsi, le résultat de temp~1 (0) + temp~2 (0) est écrit dans temp~1 (0), tandis que temp~2 (0) reçoit le résultat de l'addition de temp~1 (1) et temp~2 (1), et ainsi de suite. De la même façon, temp~3 reçoit les registres temp~1 et temp~2 : - temp~3 (0) est mis à jour avec temp~1 (0), - temp3 (1) est mis à jour avec temp~2 (0), - temp~3 (2) est mis à jour avec temp~1 (1), - temp~3 (3) est mis à jour avec temp~2 (1), etc. Utilisation des tables de treillis Ukf, Uk~b, Xp~f et Xp~b On a représenté par y (k, s) une valeur qui est obtenue en fait par la comparaison des tables liées aux états s. Comme on l'a vu en introduction (équations (11)), Yk (s S) Uk (Le (Uk) +L) (s', s) 2 ye (') 1 (ye (')) - 1 L P P t L 4Ee ys) = ! n (ys)) =y et L, No On remplace avantageusement uk et xk par leur valeur algébrique, k qui vaut soit +1, soit-1 et on substitue, à la multiplication de ces valeurs avec les valeurs systématiques et de parité reçues, une comparaison entre les deux tables de treillis, de façon à en déduire e bon résultat. On utilise donc la valeur Lc~Yp/2, qui est la valeur reçue du symbole de parité, normalisée par une estimation du bruit, ou son opposée-LcYp/2, en tieu et place de Y (k, s). Le choix du signe est déterminé par la comparaison des tables de treillis avec comme entrée la valeur de s'. Cette valeur de s'n'est autre que l'indice de la table de registre. On s'affrachit ainsi d'un calcul, ce qui se traduit par un gain en nombre de portes logiques dans la réalisation. Ainsi, par exemple, à la k'e itération, le registre temp~5 enregistrera ta valeur-y (k) si Uk~b (k, O) est égal à Xp~b (k, O) et enregistrera la valeur Y (k) dans le cas contraire. Ce processus est illustré sur les figures 14 et 15. De même, la valeur de s, qui détermine le registre à mémoriser aux étapes ou conditions C1, C2 et C5 est déterminée par le treillis. Un exemple des tables de treillis est donné sur les tables 1 à 4 cidessous, pour un codeur RSC défini par h (x) =1+x+x=110113 g (x) = 1+x2+x3 # 1011=11. où h (x) et g (x) désignent les polynômes générateurs du codeur, respectivement multiplicateur et diviseur. Dans les tables 1 à 4, s'désigne l'état au temps (n-1) et s désigne l'état au temps (n). La table 1 ci-dessous est la table Xp~b du treillis dans le sens montant, associé à la première parité du codeur RSC : s' s si +1 0 0 1 1 2 3 2 5 4 3 7 6 4 1 0 5 3 2 6 4 5 7 6 7 Table 1 La table 2 ci-dessous est ! a tab ! e Xpf du treillis dans le sens descendant, associé à la première parité du codeur RSC : s' s = -1 s si parité = +1 0 0 4 1 4 0 2 1 5 3 5 1 4 6 2 5 2 6 6 7 3 7 3 7 Table 2 La table 3 ci-dessous est a table Uk~f du treillis dans le sens montant, associé au symbole systématique : s' s si symbole = -1 +1 0 0 1 1 3 2 2 4 5 3 7 6 4 1 0 5 2 3 6 5 4 7 6 7 Table 3 La table 4 ci-dessous est la table Uk~b du treillis dans le sens descendant, associé au symbole systématique : s' s +1 0 0 4 1 4 0 2 5 1 3 1 5 4 2 6 5 6 2 6 7 3 7 3 7 Table 4 Pour illustrer la correspondance entre table et treillis, le treillis correspondant au sens montant pour la parité est illustré en figure 16. Les autres treillis se déduisent aisément, soit en partant du polynôme générateur, soit en partant des tables. Le treillis correspondant à Xp~f se déduit du treillis de la figure 16 par lecture dans l'autre sens, comme indiqué précédemment. Les éléments nécessaires à la réalisation des fonctions qui viennent d'être décrites sont des comparateurs et des inverseurs, bien connus de l'homme du métier. Les tables de treillis se déduisent du codeur d'une façon simple, évidente pour l'homme du métier. Par ailleurs, on a vu qu'en vertu de la présente invention, les mêmes circuits fournissent le calcul, non seulement des valeurs des probabilités a et ss, mais aussi des valeurs de la log vraisemblance Le. REVENDICATIONS 1. Dispositif d'estimation d'une suite de symboles, les symboles étant liés entre eux par une relation de parité préalablement créée par un codeur, l'estimation se faisant par une fonction ayant plusieurs composantes réalisant un calcul de probabilités correspondant à un état du codeur, lesdites probabilités comportant : - des premières valeurs de probabilités (&alpha;), résultant de l'observation des effets des états antérieurs dudit codeur sur l'état courant, - des deuxièmes valeurs de probabilités (ss), résultant de l'observation des effets des états postérieurs dudit codeur sur l'état courant et - des troisièmes valeurs de probabilités (Le), représentatives de l'appartenance d'un symbole à une partie prédéterminée d'un alphabet de codage, ce dispositif comportant - des moyens (10) de calcul, - des moyens (12) de multiplexage spécifiques, - des moyens (14) de commande desdits moyens de multiplexage et - des moyens (16) de mémorisation, pour mémoriser des estimations desdits symboles, lesdits moyens de multiplexage étant commandés par lesdits moyens de commande et adaptés à coopérer avec lesdits moyens de calcul de telle façon que, non seulement lesdites premières et deuxièmes valeurs de probabilités (a, P), mais aussi lesdites troisièmes valeurs de probabilités (Le), sont obtenues par un seul et même circuit à partir d'une pluralité de paramètres prédéterminés. 2. Dispositif selon la revendication 1, dans lequel les moyens (14) de commande desdits moyens (12) de multiplexage comportent une machine d'état. 3. Dispositif selon la revendication 1 ou 2, dans lequel les moyens (10) de calcul sont adaptés au calcul de logarithmes jacobiens. 4. Dispositif selon la revendication 1,2 ou 3, dans lequel le codeur est associé à un treillis de codage prédéterminé, ledit dispositif étant caractérisé en ce qu'il comporte des moyens (Ukf, Uk b, Xpf, Xpb) adaptés à décrire le treillis, non seulement dans le sens montant, mais également dans le sens descendant. 5. Dispositif selon la revendication précédente, caractérisé en ce que lesdits moyens de description du treillis comportent des première et seconde pluralités de tables de dimension Mx2, M étant le nombre d'états possibles du codeur, - ladite première pluralité de tab ! es (Ukf, Xpf) étant adaptée à décrire le treillis dans le sens de calcul montant, tenant compte de l'influence de l'état antérieur du codeur sur l'état courant et - ladite seconde pluralité de tables (Uk~b, Xp~b) étant adaptée à décrire le treillis dans le sens de calcul descendant, tenant compte de l'influence de l'état postérieur du codeur sur l'état courant. 6. Dispositif selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il est réalisé par mise en oeuvre d'outils utilisant le langage VHDL. 7. Dispositif de décodage, caractérisé en ce qu'il comporte un dispositif d'estimation selon l'une quelconque des revendications précédentes. 8. Dispositif de décodage selon la revendication 7, caractérisé en ce qu'il comporte au moins un turbodécodeur. 9. Dispositif de décodage selon la revendication 7 ou 8, caractérisé en ce qu'il est réalisé par mise en oeuvre d'outils utilisant le langage VHDL. 10. Matrice de portes programmable par l'utilisateur ou FPGA (en anglais"F/e/d Programmab/e Gae rray"), caractérisée en ce qu'elle comporte un dispositif d'estimation selon l'une quelconque des revendications 1 à 6. 11. Matrice de portes programmable par l'utilisateur ou FPGA, caractérisée en ce qu'elle comporte un dispositif de décodage selon la revendication 7,8 ou 9. 12. Circuit logique programmé, caractérisé en ce qu'il comporte un dispositif d'estimation selon l'une quelconque des revendications 1 à 6. 13. Circuit logique programmé, caractérisé en ce qu'il comporte un dispositif de décodage selon la revendication 7,8 ou 9. 14. Procédé d'estimation d'une suite de symboles, les symboles étant liés entre eux par une relation de parité préalablement créée par un codeur, l'estimation se faisant par une fonction ayant plusieurs composantes réalisant un calcul de probabilités correspondant à un état du codeur, lesdites probabilités comportant : - des premières valeurs de probabilités (a), résultant de l'observation des effets des états antérieurs dudit codeur sur l'état courant, - des deuxièmes valeurs de probabilités (ss), résultant de l'observation des effets des états postérieurs dudit codeur sur l'état courant et - des troisièmes valeurs de probabilités (Le), représentatives de l'appartenance d'un symbole à une partie prédéterminée d'un alphabet de codage, ce procédé comportant : - au moins une étape de calcul, - au moins une étape de multiplexage spécifique, - au moins une étape de commande de ladite étape de multiplexage et - au moins une étape de mémorisation, pour mémoriser des estimations desdits symboles, ladite étape de multiplexage étant commandée par ladite étape de commande et se combinant avec ladite étape de calcul de telle façon que, non seulement lesdites premières et deuxièmes valeurs de probabilités (a, ss), mais aussi lesdites troisièmes valeurs de probabilités (Le), sont obtenues par un seul et même circuit à partir d'une pluralité de paramètres prédéterminés 15. Procédé selon la revendication 14, dans lequel ladite étape de commande de ladite étape de multlplexage met en oeuvre une machine d'état. 16. Procédé selon la revendication 14 ou 15, dans lequel, lors de ladite étape de calcul, on calcule des logarithmes jacobiens. 17. Procédé selon la revendication 14,15 ou 16, dans lequel le codeur est associé à un treillis de codage prédéterminé, ledit procédé étant caractérisé en ce qu'il comporte au moins une étape consistant à décrire le treillis, non seulement dans le sens montant, mais également dans le sens descendant. 18. Procédé selon la revendication précédente, caractérisé en ce que ladite étape de description du treillis met en oeuvre des première et seconde pluralités de tables de dimension Mx2, M étant le nombre d'états possibles du codeur, - ladite première pluralité de tab ! es (Ukf, Xpf) étant adaptée à décrire e teil, ins dans le sens de calcul montant, tenant compte de l'influence de l'état antérieur du codeur sur l'état courant et - ladite seconde pluralité de tables (Uk~b, Xp~b) étant adaptée à décrire e treillis dans le sens de calcul descendant, tenant compte de l'influence de l'état postérieur du codeur sur l'état courant. 19. Procédé de décodage, caractérisé en ce qu'il met en oeuvre un procédé d'estimation selon l'une quelconque des revendications 14 à 18. 20. Procédé de décodage selon la revendication 19, caractérisé en ce qu'il met en oeuvre au moins une étape de turbodécodage. 21. Matrice de portes programmable par l'utilisateur ou FPGA, caractérisée en ce qu'elle comporte des moyens adaptés à mettre en oeuvre un procédé d'estimation selon l'une quelconque des revendications 14 à 18. 22. Matrice de portes programmable par l'utilisateur ou FPGA, caractérisée en ce qu'elle comporte des moyens adaptés à mettre en oeuvre un procédé de décodage selon la revendication 19 ou 20. 23. Circuit ogique programmé, caractérisé en ce qu'il comporte des moyens adaptés à mettre en oeuvre un procédé d'estimation selon l'une quelconque des revendications 14 à 18. 24. Circuit logique programmé, caractérisé en ce qu'il comporte des moyens adaptés à mettre en oeuvre un procédé de décodage selon a revendication 19 ou 20. 25. Appareil de traitement de signaux numériques, caractérisé en ce qu'il comporte un dispositif d'estimation selon l'une quelconque des revendications 1 à 6. 26 Appareil de traitement de signaux numériques, caractérisé en ce qu'il comporte un dispositif de décodage selon la revendication 7, 8 ou 9. 27. Appareil de traitement de signaux numériques, caractérisé en ce qu'il comporte des moyens adaptés à mettre en oeuvre un procédé d'estimation selon l'une quelconque des revendications 14 à 18. 28 Appareil de traitement de signaux numériques, caractérisé en ce qu'l, comporte des moyens adaptés à mettre en oeuvre un procédé de décodage selon la revendication 19 ou 20. 29. Réseau de télécommunications, caractérisé en ce qu'il comporte un dispositif d'estimation selon l'une quelconque des revendications 1 à 6. 30. Réseau de télécommunications, caractérisé en ce qu'il comporte un dispositif de décodage selon la revendication 7,8 ou 9. 31. Réseau de télécommunications, caractérisé en ce qu'il comporte des moyens adaptés à mettre en oeuvre un procédé d'estimation selon l'une quelconque des revendications 14 à 18. 32. Réseau de télécommunications, caractérisé en ce qu'il comporte des moyens adaptés à mettre en oeuvre un procédé de décodage selon la revendication 19 ou 20. 33. Station mobile dans un réseau de télécommunications, caractérisée en ce qu'elle comporte un dispositif d'estimation selon l'une quelconque des revendications 1 à 6. 34. Station mobile dans un réseau de télécommunications, caractérisée en ce qu'elle comporte un dispositif de décodage selon la revendication 7,8 ou 9. 35. Station mobile dans un réseau de télécommunications, caractérisée en ce qu'elle comporte des moyens adaptés à mettre en oeuvre un procédé d'estimation selon l'une quelconque des revendications 14 à 18 36. Station mobile dans un réseau de télécommunications, caractérisée en ce qu'elle comporte des moyens adaptés à mettre en oeuvre un procédé de décodage selon la revendication 19 ou 20. 37 Station de base dans un réseau de télécommunications, caractérisée en ce qu'elle comporte un dispositif d'estimation selon l'une quelconque des revendications 1 à 6. 38. Station de base dans un réseau de télécommunications, caractérisée en ce qu'elle comporte un dispositif de décodage selon la revendication 7,8 ou 9. 39. Station de base dans un réseau de télécommunications, caractérisée en ce qu'elle comporte des moyens adaptés à mettre en oeuvre un procédé d'estimation selon l'une quelconque des revendications 14 à 18. 40. Station de base dans un réseau de télécommunications, caractérisée en ce qu'elle comporte des moyens adaptés à mettre en oeuvre un procédé de décodage selon la revendication 19 ou 20.