Brevet FR2800934A1 — publié le 20010511

CIRCUIT ÉLÉVATEUR DE TENSION DE TYPE POMPE DE CHARGE L'invention concerne un circuit élévateur tension type pompe de charge destiné à produire tension supérieure à sa tension d'alimentation. A l'heure actuelle, on utilise couramment de tel= circuits élévateurs de tension, notamment dans les circuit intégrés qui comportent des mémoires non volatiles dont 1E programmation nécessite une tension de programmation supérieure à la tension d'alimentation des circuit intégrés. Parmi ces circuits élévateurs de tension de tvpe pompe de charge, 'L'invention concerne plus particulièrement circuit commandé par un signal d'horloge comprenant une pluralité de cellules en T constituées chacune par un élément redresseur et un condensateur connectés cascade entre une tension d'alimentation et une tension de référence. Le schéma de principe d'un te' circuit est représenté sur la figure 1. I1 comprend une succession de, exemple, quatre cellules identiques comprenant chacune diode D et un condensateur de pompage de capacité C. La quatrième cellule est connectée à une borne de sortie OUT par l'intermédiaire d'une diode D' qui est identique à chaque diode D. Cette diode D' est montée de façon ' ce que son anode soit connectée à la auatriéme cellule et sa cathode soit connectée à une résistance de charge BOUT montée en parallèle avec un condensateur de filtrage Co U T. Ce circuit élévateur comprend en outre des interrupteurs pour commuter les connexions des condensateurs C entre une tension d'alimentation Vcc et une tension de référence VREE selon deux signaux d'horloge périodiques complémentés CL_K et CLK . Dans cet exemple, 1a tension Vcc est égale à 3 V eu la tension VREF est sensiblement nulle. Quant aux valeurs respectives de BOUT de CJ U T, elles sont égales respectivement à 33kS2 lOnF. Comme cela est représenté sur la figuré 2; les signaux CL,K et CLK sont en opposition de phase. Si on suppose, le signal CLK est à la tension d'alimentation Vcc au cours d'une première demi-période, le condensateur de la première cellule est alors chargé à Vcc. Au cours de la demi-période suivante, le signal CLK passe à la tension de référence si bien que le condensateur C de la premiére'-cellule décharge partiellement dans 1e condensateur C de la deuxième cellule. Puis dans la demi période suivante, le condensateur C de la première cellule se charge à nouveau. Compte tenu du fait que la présence des diodes D empêche la décharge du condensateur d'une cellule dans le condensate@,r d'une cellule immédiatement précédente, la tension de sortie évolue progressivement jusqu'à atteindre une valeur le à environ 5Vcc (en faisant abstraction des chutes de tension, dans les diodes D et la diode D'). Un des problèmes ce type de circ it est que la valeur de 1a tension de sortie obtenue n'est pas suffisante, notamment dans le cas l'on souhaite utiliser cet élévateur de tension pour alimenter un dispositif, tel que par exemple un afficheur à cristaux liquides, un chargeur de batteries ou autres. En effet, comme on peut l'observer à 1a figure 3, au T cours d'une première demi-période -, le condensateur C,,u.L, se charge sous l'effet du passage du signal CLK ' la tension d'alimentation Vcc, c'est à dire que l'intensité du courant de sortie IOUT croit rapidement jusqu'à atteindre sa valeur maximale, laquelle est égale à environ S yC` puis se BOUT décharge exponentiellement dans la résistance sortie ROUT avec la constante de temps ROUT*COUT, c'est dire que l'intensité du courant de sortie TOUT décroît exponentiellement avec la constante de temps ROUT*COUT, laquelle est non négligeable par rapport à la période T des signaux horloge CLK et CLK, Au cours de la demi-période 2 suivante, le.... signal CLK passe à la tension référence VREF. Etant donné que la tension VREF est sensiblement nulle, aucun courant n' est délivré dans ROUT, et, de fait, VOUT est nulle. Comme on peut le voir sur la figure 3, le phénomène se répète ainsi à chaque période suivante du signal autre problème de ce circuit élévateur de tension réside dans son encombrement relativement élevé lorsqu'il est réalisé sous la forme d'un circuit intégré. En effet, comme on peut l'observer sur la figure 4, pour obtenir une tension de sortie VOUT de valeur égale à 4,6V à partir d'une tension d'alimentation Vcc de 3V, la valeur de capacité C de chaque condensateur de pompage est choisie manière à être égale à 32,3 pF, ce qui, compte tenu du nombre non négligeable de condensateurs de pompage utilisés, correspond à une surface de silicium importante. présente invention a notamment pour but de remédier inconvénients précités. A cet effet, le circuit élévateur de tension selon présente invention comprend . - un module générateur d'une pluralité n signaux horloge CLKj, j E [0, n-1], chaque signal horloge de rang j délivré par ledit module générateur étant constitué par un signal rectangulaire de facteur de forme 1/n et retardé de jT/n où T désigne la période de chaque signal d'horloge ; - une pluralité de n voies de rang j formées chacune par une pluralité de cellules en T (Ai,j) en cascade, i désignant l'ordre de la cellule dans voie de rang j considéré, chaque cellule comportant une diode et un condensateur-,dont l'une des bornes est connectée à borne cette diode, l'autre borne de cette diode étant connectée point commun de la diode et du condensateur de 1a cellule adjacente de même rang, l'autre borne de ce condensateur recevant l'un des signaux d'horloge de rang j=k tel que k=i mod n, k désignant le reste de la division de l'ordre i par n le nombre de voies, la dernière cellule de chaque voie de rang j étant connectée à une borne de sortie par une diode de sortie, l'ensemble des n voies étant connectées en parallèle sur ladite borne de sortie par l'intermédiaire desdites diodes de sortie, ce qui permet de délivrer un signal de charge à chaque partie T/n du signal d'horloge et de charger la borne de sortie à une valeur de tension proportionnelle au nombre n de voies. L'avantage d'une telle disposition de circuit est qu'un courant de sortie IoUT est engendré dans la résistance de charge à chaque partie T/n du signal d'horloge, d'où il résulte que la tension de sortie V@,;.@ n'a pas le temps de décroître au cours d'une période de ce signal d'horloge, et reste de ce fait à un niveau sensiblement constant. D'autres caractéristiques et avantages de la présente invention apparaîtront au cours de description détaillée suivante de deux de ses formes réalisation, données à titre d'exemples non limitatifs, regard des dessins joints. Sur les dessins . - la figure la représente le schéma d'un circuit élévateur de tension du type pompe de charge à une seule voie - la figure lb représente les signaux d'horloge associés au circuit de la figure 1 ; - la figure 1c représente une courbe représentative de l'évolution du courant de sortie en fonction du temps, dans cas du circuit de la figure 1 ; - la figure 1d représente une courbe représentative de l'évolution de la tension de sortie en fonction de la valeur des condensateurs de pompage, dans 1e cas du circuit de la figure 1 ; - la figure 2a représente, sous forme matricielle, un circuit élévateur de type pompe de charge à n voies et m cellules en r par voie, conformément à l'objet de la présente invention ; - la figure 2b représente de manière illustrative les signaux d'horloges appliqués à chaque voie du circuit de la figure 2a ; - la figure 3 représente un circuit élévateur de tension du type pompe de charge à deux voies, selon la présente invention telle que représentée en figure 2a ; - la figure 4 représente une courbe représentative de l'évolution du courant de sortie en fonction du temps dans le cas du circuit de la figure 3 ; - la figure 5 représente une courbe représentative de ï'evolution de la tension de sortie en fonction de valeur des condensateurs de pompage, dans le cas du circuit de la figure 3 ; - la figure 6 représente une variante du mode réalisation de la figure 3, selon laquelle le circuit élévateur de tension du type pompe de charge comporte troisième voie ; - la figure 7 représente les signaux d'horloge associés au circuit de la figure 6. On va, maintenant décrire, en référence à la figure 2a, un mode de réalisation général du circuit élévateur tension selon la présente invention, lequel se présente sous forme matricielle. Ce mode de réalisation est essentiel il se prête bien à ..:::e exécution sous forme intégrée. Comme on peut le voir sur cette figure, ce circuit comprend n voies de pompage de charge de rang j montées en parallèle, j E [o,n-11. Chaque voie de rang j du circuit élévateur de tension selon la présente invention comprend une pluralité de cellules en r Ai,j montées en cascade, i désignant l'ordre de la cellule dans la voie de rang j considéré. Ces cellules, toutes identiques, sont représentées en pointillé sur la figure 2a, respectivement par A0, 0, Al, 0,..., Ai, 0, ...,Am-1, Am, 0 lorscue j=0, respectivement par A0, 1, A1, l,..., Ai, 1, ... 1, 1, Am,'_ lorsque j=!,..., et respectivement par A0, n-1, Al, n-1, ..., Ai, n-1, ..., Am-1, n-1, Am, n-1 lorsque j=n-i . Chaque cellule Ai, j comprend une diode Di,j et un condensateur de pompage de capacité Ci,j. La diode DO,j de chaque première cellule AO,j a son anode reliée à la tension d'alimentation Voo, laquelle, dans cet exemple, a une valeur fixée à 3V. La cathode de chaque diode DO,j est quant à elle reliée à une première borne j condensateur CO,j de la première cellule AO,j à anode de la diode Dl,j de la deuxième cellule Al,j. Mise à part chacune de ces diodes DO,j, il résulte du montage en cascade que chacune des autres diodes Di,j a son anode est reliée à la fois à la cathode de la diode Di-l,j et à première borne bi-l,j du condensateur Ci-l,j de la cellule Ai-l,j adjacente de même rang. Toujours en référence à la figure 2a, la dernière cellule Am,j de chaque voie de rang j est connectée à une borne de sortie OUT par l'intermédiaire d'une diode D'j qui est identique à chaque diode Di,j. Chaque diode D'j est montée de façon à ce que son anode soit connectée à la cathode de 1a diode Dm,j de 1a dernière cellule Am,j chaque voie de rang j et que sa cathode soit connectée premières bornes respectives d'une résistance de charge RoU.r et d'un condensateur de filtrage CouT, lequel est monté en parallèle avec 1a résistance de charge PIouT. Le circuit élévateur de tension, objet de présente invention, comprend en outre un module générateur d'une pluralité de n signaux d'horloge CLKj, j E [0,n-, , dont des modes de réalisation particuliers seront décrits plus en détails dans la suite de la description. Chaque condensateur Ci,j d'une cellule Ai,j de rang j comporte une deuxième borne b'i,j recevant l'un des signaux d'horloge de rang j=k tel que k= imodn, k désignant le reste de la division de l'ordre i par le nombre n de voies, par permutation circulaire Pj successive, k E [O,ï,...,n-1], k E [1,...,n-1,0],..., k [n-1,0,...,n-2] successivement. En référence à la figure 2b où sont représentées respectivement la première série PO de signaux d'horloge CLKO,CLKï,..., CLKn-1 reçue par la première voie de rang j=0 et la j ième série Pj de signaux d' hor 1 oge C-Kj, ..., CLKn-1, CLKO,CLK1, CLKj-1, reçue par la jième voie de rang j, chaque signal d'horloge de rang j délivré ledit module générateur est constitué par un signal rectangulaire de facteur de forme 1/n et retardé de jT/n ' T désigne la période de chaque signal d'horloge. Les signaux d'horloge précités peuvent être engendrés à partir d'une boucle à verrouillage de phase, ainsi qu'il sera décrit de manière plus détaillée ultérieurement dans la description. Dans cet exemol e, toutes les diodes sont identiques et ont une tension de seuil respective égale à 0,7 V. Tous condensateurs de pompage sont également identiques. Comme on l'expliquera ci-dessous pour deux modes de réalisation particuliers du circuit élévateur de tension sous forme matricielle selon la présente invention, la valeur de ces condensateurs est déterminée par simulation. Quant aux valeurs respectives de RQUT et de CouT, elles sont égales respectivement à 33kS2 et 10 n-F. Compte tenu du fait qu'avec une telle disposition de circuit, le courant de sortie 1 O U T est engendré dans la résistance de charge Ro"T à chaque partie T/n du signal horloge, une application intéressante de ce circuit pourrait être envisagée en vue de l'aliTentation d'un moteur à couple sensiblement constant. On va maintenant décrire, e r, référence à la figure un cas particulier à deux voies du mode de réalisation du circuit élévateur de tension la figure 2a. Comme on peut le voir sur la figure 3, ce circuit comprend deux voies de pompage de charge parallèle, la première voie ayant un rang j=0, tandis que seconde voie a un rang j=1. Comme cela a été décrit précédemment référence à la figure 2a, la voie de rang j=0 du circuit élévateur de tension selon la présente invention comprend, par exemple, quatre cellules Ai,O en r montées en cascade, i désignant l'ordre la cellule dans la voie de rang 0. Ces cellules, toutes identiques, sont représentées en pointillé sur la figure 2a, respectivement par A0,0, A1,0, 0 et A3,0. Chaque cellule Ai,O comprend une diode ' 0 et un condensateur de pompage de capacité Ci,O. La diode D0,0 de la première cellule A0,0 a son anode reliée à la tension d'alimentation Vcc, laquelle, dans cet exemple, a une valeur fixée à 3V. La cathode de cette diode D0,0 est quant à elle reliée à une première borne b0,0 du condensateur C0,0 de la première cellule A0,0 et à l'anode de la diode D1,0 de la deuxième cellule A1,0. Compte tenu du montage en cascade, chaque cellule A0,0, A1,0, A2,0, et A3,0 comporte en fait une borne d'entrée constituée par l'anode de sa diode D0,0, D1,0, D2,0 et D3,0 correspondante, une borne de sortie constituée par la cathode de sa diode D0,0, D1, D2,0 et D3,0 correspondante, laquelle diode est reliée à première corne c0, 0, bl,--,, b2,0 et b3,0 de son condensateur C0,0, C1,0, C2,0 et C3,0 correspondant. Chaque condensateur C0, 0, Cl, 0, C2,0 et C3,0 comprend en outre une deuxième borne respective b' O, 0, b'l,O, b'2,0 et b'3,0, les deuxièmes bornes respectives des condensateurs de première et de 1a troisième cellule étant destinées recevoir un premier signal d'horloge périodique CLKO, et les deuxièmes bornes respectives des condensateurs de deuxième et de la quatrième cellule étant destinées recevoir un second signal d'horloge périodique CLK1=CLKO. Toujours en référence à la figure 3, la quatrième cellule de la voie de rang 0 est connectée à une borne sortie OUT par l'intermédiaire d'une diode D'0 qui identique à chaque diode D0,0, D1,0, D2,0 et D3,0. Cette diode D'0 e-st montée de façon à ce que son anode soit connectée à la cathode de 1a diode D3,0 de la quatrième cellule et que sa cathode soit connectée aux premières bornes respectives d'une résistance de charge BOUT et d'un condensateur de filtrage Cou-, lequel est monté en parallèle avec la résistance de charge RQUT# En ce qui concerne la deuxième voie de rang j=1 du circuit élévateur de tension selon la présente invention, elle est analogue à 1a première voie. Cette deuxième voie comporte quatre cellules en f représentées en pointillé par A0, 1, Al,l, A2,1 et A3,1 sur figure 3. Comme les cellules A0,0, AI,O, A2,0 et A3,0 première voie de rang j=0, les cellules A0,1, Al, 1, A2, A3,1 sont toutes identiques et comprennent respectivement diode D0,1, D1,1, D2,1 et D3,1, ainsi qu'un condensateur de pompage de capacité C0, 1, CI,I, C2,1 et C3,1. La diode DO, 1 de 1a première cellule A0,1 a son anode reliée à la tension d'alimentation Vco. La cathode de cette diode D0,1 est quant à elle reliée à une première borne b0,1 du condensateur C0,1 de 1a première cellule 1 et à l'anode de la diode Dl, 1 de la deuxième cellule A1, Compte tenu du montage en cascade, chaque cellule cellules 1, A1,1, A2,1 et A3,1 comporte en fait une borne d'entrée constituée par l'anode de sa diode DO,!-, Dl,!, D2,1 et D3,1 correspondante, une borne de sortie constituée car la cathode de sa diode D0,1, Dl,!, D2,1 et D3,1 correspondante, lesquelles diodes sont reliées respectivement à chacune des premières bornes b0,1, b1,1 b2,1 et b3,1 de leurs condensateurs de pompage C0,1, C1,1, C2,1 et C3,1 associés. Chaque condensateur C0,1, Cl,l, C2,1 et C3,1 comprend en outre une deuxième borne b'0,1, b'1,1, b'2,1 et 3,1. Niais à la différence de la première voie, chacune deuxièmes bornes b'0,1 et b'2,1 des condensateurs de première et de la troisième cellule A0,1 et A2,1 destinée à recevoir le signal d'horloge CLK1, tandis que chacune des deuxièmes bornes b'1,1 et b'3,1 des condensateurs de la deuxième et de la quatrième cellule 1 et A3,1 est destinée à recevoir 1e signal d'horloge CLKO. De manière tout à fait classique, les signaux CLKO et CLK1 sont délivrés, par exemple, car une bascule bistable telle que représentée sur la figure 3, laquelle alimentée par un signal de référence CLK. La bascule précitée comporte, de manière connue en tant que telle, deux portes NAND N1 et N2 montées en cascade. La porte NAND a entrée portée à la tension d'alimentation V ##ç- et délivre en sortie le signal CLKI, tandis que la porte NAND N2 a entrée portée à la tension de référence VREF et délivre en sortie le signal CLKO. Comme cela est représenté sur la figure 1b, CLKO et CLK1 sont constitués par un même signal rectangulaire périodique de facteur de forme 1/2, les signaux CLKO et CLK1 étant décalés successivement de 0 et T/2 par rapport au signal horloge de référence CLK. La deuxième borne des condensateurs de chacune des première et deuxième voies reçoit fait l'un des signaux de rang j=k tel que k = imod2, par permutation circulaire successive k [0 ,1] ; k E [1,0] respectivement. Enfin, de la même façon que dans 1a première voie, la quatrième cellule A3,1 de la deuxième voie connectée à la borne de sortie OUT par l'intermédiaire d' diode D'1 qui est identique à chaque diode D0,1, Dl,!, D2,1 et D3,1. Dans cet exemple, toutes les diodes sont identiques et ont une tension de seuil respective égale à 7 V. Tous les condensateurs de pompage sont également identiques. Quant aux valeurs respectives de RcuT et de Cp U T, elles sont égales respectivement à 33kS@ et 10 nF. On va maintenant décrire le fonctionnement du circuit élévateur de tension selon l'invention référence aux figures 4 et 5. Si on suppose que 1e signal CLKO est à la tension d'alimentation Vcc au cours d'une première demi-période comprise entre 0 et 2, le condensateur C0,0 de la première cellule A0,0 de la première voie est alors chargé à VcC, tandis que le condensateur CO,l de la première cellule A0,1 de la deuxième voie est chargé à la tension de référence UREF. Au cours de la seconde demi-période suivante comprise entre T et T, le signal CLKO passe à la tension de référence VREF si bien que 1e condensateur C0,0 se décharge partiellement dans le condensateur C1,0 de la deuxième cellule A1,0. Quant au condensateur C1,1 la deuxième cellule Al, l de la deuxième voie, celui-ci charge à VcC. Puis, dans la troisième demi-période suivante comprise entre T et 'T , le condensateur C0,0 de la première cellule A0,0 2 de 1a première voie se charge à nouveau à tandis que le condensateur C0,1 de 1a première cellule A0,1 de la deuxième voie se charge à nouveau à VnF. Compte tenu fait que la présence des diodes D0,0, D1,0, D2,0 et D3,0 respectivement D0,1, D1,1, D2,1 et D3,1) empêche la décharge d'un condensateur d'une cellule A0,0, A1,0, 0 et A3,0 respectivement A0,1, Al, 1, A2,1 et A3, dans le condensateur d'une cellule immédiatement précédente, la tension de sort,@e VAUT évolue rapidement jusqu'à atteindre valeur maximale VOUTmax qui est un multiple de Vcc (en faisant abstraction des chutes de tension dans les diodes 0, D1, 0, D2,0 et D3,0 (respectivement D0, 1, Dl,l, D2,1 et 1 ) et de la diode D'0 (respectivement D'1) . En référence à la figure 4 où est représentée, non pas l'évolution de la tension de sortie Vy;T fonction du temps, mais l'évolution de l'intensité du courant de sortie I,OUT (c'est-à-dire y"`' ) en fonction du temps on observe au cours d'une première demi-période comprise entre 0 et le condensateur CQUT se charge, sous l'effet du signal CLK1 engendré sur la deuxième borne b'3,0 du condensateur C3,0 de la quatrième cellule A3,0 de la première voie, à la tension d'alimentation Vnc, c'est à dire que l'intensité du courant de sortie BOUT croit rapidement jusqu'à atteindre sa valeur maximale I;"w,,na. puis se décharge exponentiellement dans la résistance de sortie Rouen avec la constante de temps ROUTXCCUT, est à dire que i' intensité du courant de sortie TOUT décroit exponentiellement avec la constante de temps ROUTXCOUT, laquelle est non négligeable par rapport à la période T signaux d'horloge CLKO et CLK'1. Au cours de la seconde demi période suivante comprise entre T et T, le signal précité CLK1 passe à 1a tension de référence VREe, mais le signal CLKO, qui est engendré sur la borne b'3,1 du condensateur C3,1 de la quatrième cellule A3,1 de la deuxième voie, passe quant à lui à la tension d'alimentation Vcc puisqu il est en opposition de phase avec le signal CLK1. Il résulte qu'au cours de cette seconde demi période, intensité du courant de sortie IOUT croît à nouveau progressivement jusqu'à attendre sa valeur maximale lOUTmax, puis se décharge exponentiellement dans la résistance de sortie BOUT avec la constante de temps ROUTXCOUT. Ce phénomène répète ainsi à chaque demi-période successive du signal signal d'horloge CLKO ou CLK1. La capacité en courant du circuit élévateur de tension est donc deux fois plus importante que celle d'un circuit élévateur de tension de l'art antérieur. Comme on peut le voir sur 1a figure 5, on obtient ainsi une valeur de la tension de sortie VOUT qui est sensiblement le double de celle de 1a tension d'alimentation Vcc De plus, toujours en référence à la figure 5, on constate la tension de sortie VOUT commence à se stabiliser pour une valeur des condensateurs de pompage de l'ordre de 16 pF. I1 n'est donc pas utile de choisir une valeur de condensateur plus élevée, tel que notamment une valeur de condensateur égale à 32,3 _F, comme c'était le cas pour circuit élévateur de tension de l'art antérieur ' a décrit ci-dessus. Par conséquent, la taille condensateurs de pompage peut être, dans cet exemple, réduite de moitié, ce qui présente un réel intérêt du point de la densité d'intégration du circuit élévateur de tension de l'invention, -Lors d'une réalisation sous forme de circuit intégré. I1 est certain qu'avec de telles valeurs réduites de ces condensateurs de pompage, la valeur maximale IOUTmal de l'intensité du courant de sortie IOUT va être quelque réduite par rapport à celle obtenue dans 'Le cas d'un circuit élévateur de tension monovoie, étant donné que l'intensité qui circule. dans chaque condensateur Ci,j est égale Ci,jx " , où Vii" représentent respectivement la tension dt aux bornes de chaque condensateur Ci, j. Mais cette faible diminution de la valeur maximale de l'intensité du courant de sortie IOUT est aisément compensée par 1a nette augmentation de la capacité en courant du circuit élévateur de la présente invention, du fait de la multiplication nombre de voies. Compte tenu des résultats très probants qui sont obtenus avec un circuit élévateur de tension à deux voies, il est facile de comprendre qu'en augmentant 1e nombre de parties T/n, et donc le nombre de voies pour une fréquence d'horloge donnée, la capacité en courant de ce circuit sera augmentée en conséquence. C'est ce que propose de réaliser une variante du mode de réalisation de la figure 3, en référence à la figure 6. Sur la fig;are 6, le circuit élévateur de tension de l'invention comprend une troisième voie en plus des première et deuxième voies précitées. Compte tenu du fait que cette troisième voie est identique aux première et deuxième voies, elle ne sera pas à nouveau décrite en détails. Notons simolement qu'elle comporte quatre cellules en I' représentées respectivement en pointillé par A0,2, A1,2, ,2 et A3,2 sur la figure 6. Chaque cellule A0,2, A1,2, 2 et A3,2 comporte une diode D0,2, D1,2, D2,2 et D3,2 un condensateur de pompage de capacité C0,2, C1,2, C2,2 et C3,2. De manière équivalente aux condensateurs de pompage des première et deuxième voies, chaque condensateur C0,2, C1,2, C2,2 et C3,2 comporte une première borne b0,2, b1,2, b2,2, b3,2 et une deuxième borne b'0, b'1,2, b'2,2 et b' 2. La diode D0,1 de la première cellule A0,2 a son anode reliée à la tension d'alimentation . 1a quatrième cellule A3,2 de la troisième voie est connectée à la borne de sortie OUT par l'intermédiaire d'une diode D'2 qui est identique aux diodes D'0 et D'1. En plus de l'existence de sa troisième voie, la variante de la figure 6 se distingue du mode de réalisation de la figure 3 bar le fait qu'elle comporte un module générateur d'une pluralité de trois signaux d'horloge, et non plus d'une pluralité de deux signaux horloge. Dans l'exemple de la figure 6, le module générateur d'une pluralité de trois signaux d'horloge est constitué par une boucle ' verrouillage de phase (h2 co:@:nue en tant que telle, laquelle comporte deux entrées, l'une portée à V@-- et l'autre portée à VEEF. Cette boucle à verrouillage de phase comporte un registre à décalage qui, à chaque signal d'horloge de référence reçu par la boucle délivre, sur trois sorties respectives, un premier, un deuxième et un troisième signal d'horloge CLKO, CLK1, CLK2. Comme on peut le voir sur la figure 7, ces trois signaux d'horloge sont constitués par un même signal rectangulaire périodique de facteur de forme et déphasés l'un par rapport à l'autre de T/3. La boucle de verrouillage de phase est reliée au première, deuxième et troisième voies de telle façon que la deuxième borne des condensateurs de pompage de chacune de ces voies reçoit l'un des signaux d'horl CLKO, CLK1 et CLK2 par permutation circulaire successive PO={CLKO, CLKl, CLK2 } , P 1= { CLK1, CLK2, CLKO } , P 2 = { CLK2 , CLKO, CLKl } respectivement. Dans le cas par exemple de la figure 6, la deuxième borne du condensateur de chacune des première et quatrième cellule A0,0 et A3,0 de la première voie reçoit un signal d'horloge CLKO, la deuxième borne du condensateur de la deuxième cellule A1,0 reçoit un signal horloge CLKl déphasé de T/3 par rapport à CLKO, et 1 a deuxième borne du condensateur de la troisième cellule A2,0 de la première voie reçoit un signal d'horloge CL K2 déphasé de T/3 par rapport à CLK1. Dans le cas de la deuxième voie, la deuxième borne du condensateur de chacune des première et quatrième cellule A0,1 et A3,1 reçoit le signal d'horloge CLK1, la deuxième borne du condensateur de la deuxième cellule Al,l reçoit le signal d'horloge CLK2, et la deuxième borne du condensateur de la troisième cellule A2,1 reçoit le signal d'horloge CLKO. Enfin, dans le cas de la troisième voie, la deuxième borne du condensateur de chacune des première et quatrième cellule A0,2 et A3,2 reçoit 1e signal d'horloge CLK2, deuxième borne du condensateur de la deuxième cellule 2 reçoit le signal d'horloge CLKO, et la deuxième borne du condensateur de la troisième cellule A2,2 reçoit le signal d'horloge CLKO. Compte tenu de cette disposition, au cours d' même période T, on n'observera, non plus deux pics courant de sortie successifs, mais trois pics, ce qui permet charger la borne de sortie OUT à une valeur d'amplitude tension supérieure à trois fois celle de la tension d'alimentation (Vrc) . REVENDICATIONS 1. Circuit élévateur de tension type pompe de charge commandé par un signal d'horloge CLK), comprenant une pluralité de cellules en r constituées chacune par un élément redresseur et un condensateur connectés en cascade entre une tension d'alimentation (V@@) et '.:ne tension de référence (VqE_), ledit circuit élévateur de tension comprenant - des moyens générateurs d'une pluralité de n signaux d'horloge (CLKj), j E [0, n-1], chaque signal d'horloge de rang j délivré par lesdits moyens générateurs étant constitué par un signal rectangulaire de facteur de forme 1/n et retardé de jT/n où T désigne 1a période de chaque signal d'horloge ; - une pluralité de n voies de rang j formées chacune par une pluralité de cellules en P (Ai,j) connectées en cascade, i dési,,,ant l'ordre de a cellule dans la voie rang j considéré, chaque cellule comportant une diode j) et un condensateur (Ci,j) dont l'une des bornes est connectée à une borne de cette diode, l'autre borne de cette diode étant connectée au point cor~.nun de la diode (Di-1, j ) et du condensateur (Ci-l,j) de la cellule , -1,j) adjacente de même rang, l'autre borne de ce condensateur (Ci,j) recevant l'un des signaux d'horloge de rang '=k tel que k=i n, k désignant le reste de 1a division l'ordre i par n nombre de voies, la dernière cellule j) de chaque voie de rang j étant connectée à ladite borne de sortie (OUT) par une diode de sortie (D'j), l'ensemble des n voies étant connectées en parallèle sur ladite borne de sortie (OUT) par l'intermédiaire desdites diodes de sortie, ce qui permet de délivrer un signal charge à chaque partie T/n du signal d'horloge et de charger la borne de sortie à une valeur de tension proportionnel au nombre n de voies. 2. Circuit selon la revendication 1, caractérisé en ce que pour n=2, lesdits moyens générateurs d'une pluralité de deux signaux d'horloge comprennent - une bascule bistable alimentée par un signal d'horloge de référence (CLK) délivrant un premier signal d'horloge CLKo et un deuxième signal d'horloge CLKI = CLKo, et en ce que, d'une part, l'autre borne desdits condensateurs (Ci,O) d'ordre i=2 k, et (Ci,O) d'ordre impair, i=2k+1, des cellules premier rang j=0, reçoivent ledit premier signal d'horl CLKo respectivement ledit deuxième signal d'horloge CLKI, et, d'autre part, l'autre borne desdits condensateurs ', l) d'ordre pair, i=2k, et (Ci,l) d'ordre impair, i=2k+l, cellules de deuxième rang j=1, reçoivent ledit deuxième signal d'horloge CLK1 respectivement ledit premier signal d'horloge CLKo. 3. Circuit selon la revendication 1, caractérisé en ce que pour n=3, lesdits moyens générateurs d'une pluralité de trois signaux d'horloge sont constitués par une boucle à verrouillage de phase recevant un signal d'horloge de référence (CLK) et délivrant un premier, un deuxième et un troisième signal d'horloge CLKo, CLKI, CLK2 constitués par un même signal rectangulaire périodique de facteur de forme m 1/3 et décalés successivement de j^ [j = 0,1,2] par rapport au signal d'horloge de référence, l'autre borne des condensateurs (Ci,j) de chaque voie de rang j recevant l'un des signaux d'horloge de rang j=k tel que k = i mod 3, par permutation circulaire successive k E [0, 2] ; k E [1,2,0] k E [2,0,1] respectivemenL. 4. Circuit selon la revendication caractérisé en que ladite boucle à verrouillage de phase comporte un registre à décalage qui, à chaque signal d'horloge de référence (CLK) reçu, délivre le premier, deuxième et troisième signal d'horloge CLKo, CLK1, CLK2, 'Lesdits signaux étant déphasés l'un par rapport à l'autre de T/3.