Brevet FR2801421A1 — publié le 20010525

TRANSISTOR MOS A DRAIN ÉTENDU La presente invention concerne les transistors MOS dans les circuits intégrés et leurs procédés de fabrication. La présente invention concerne plus particulièrement transistors MOS à drain étendu, utilisés dans les étages d'entrée/sortie des circuits intégrés, dans les circuits intégrés analogiques, notamment les circuits intégrés et de façon générale dans les applications nécessitant des transistors résistant aux surtensions. La figure 1 représente la structure d'un transistor MOS à drain étendu de type classique. Le transistor 15 est par exemple un transistor NMOS (canal N) réalisé dans un substrat de silicium 1 faiblement dopé de type P. Le substrat 1 est un caisson dopé implanté dans une plaquette de silicium monocristallin ou une couche de silicium épitaxié légèrement dopée. La grille 2 du transistor, en silicium polycristallin, est formée sur le substrat par l'intermédiaire d'une couche mince isolante 3 d'épaisseur identique pour tous les transistors MOS du circuit intégré. La grille 2 présente sur flancs des espaceurs isolants 4, 5 en oxyde ou nitrure de silicium, assurant son isolation électrique vis-à-vis des régions de drain 6 et de source 7. Les régions de drain 6 et de source 7, fortement dopées (N++), sont recouvertes d'une mince couche de siliciure 9 améliorant leur conductivité électrique et rejoignent le canal 8 présent sous la grille par 1 intermédiaire de régions plus faiblement dopées, ou régions LDD1, LDD2 ("Lightly Doped Drain"), s'étendant sous les espaceurs 4,5. Enfin, le transistor 15 comporte des contacts 10, 11, 12, respectivement de drain, de source et de grille. Dans un tel transistor 15, la région de drain 6 est plus éloignée de la grille 2 que la région de source 7, de sorte que la région d'extension de drain LDD1 est plus étendue que la région d'extension de source LDD2. Ainsi, le transistor 15 peut supporter sans claquer des tensions drain-source supérieures à celles pouvant être appliquées à un transistor conventionnel. Lorsque le transistor 15 est dans l'état bloqué et est soumis à forte tension, la zone de déplétion apparaissant dans la région LDD1 est plus étendue que celle d'un transistor conventionnel et absorbe mieux le potentiel appliqué sur le drain. Lorsque le transistor 15 est dans l'état passant, il présente une résistance de drain RD de plus forte valeur que celle d'un transistor conventionnel, qui absorbe une partie de la tension drain/source. De façon générale, cette architecture de transistor garantit que la tension appliquée aux bords de l'oxyde de grille reste limitée à la tension normale d'utilisation (par exemple 2,7 V avec les technologies actuelles) même lorsque la tension d'entrée appliquée au drain est supérieure à cette valeur (par exemple 4 V). Toutefois, la prévision d'une région LDD1 plus étendue que la normale complique significativement le procédé de fabrication du transistor car la région de drain 6 ne peut pas être implantée avec auto-alignement sur l'espaceur 4, c'est-à-dire en utilisant l'espaceur comme masque d'implantation. Ainsi, l'implantation des régions de drain 6 et de source 7 nécessite un masque en résine s'étendant sur une zone Ml représentée sur la figure 1, et l'étape de siliciuration de ces régions nécessite masque de siliciuration (par exemple un masque Si3N4) s'étendant sur une zone M2 également représentée sur la figure. De plus, la zone M2 doit couvrir la zone M1 le processus de siliciuration peut déborder sensiblement sous le masque de siliciuration, avec risque de perçage de la région faiblement dopée LDD1, qui présente faible épaisseur de jonction. En outre, les limites physiques du masque d'implantation et du masque de siliciuration doivent être sensiblement repoussées au regard leur valeur théorique pour tenir compte tolérances de fabrication des masques en résine photosensible, qui sont de l'ordre de 0,18 micromètre d'un lot circuits intégrés à l'autre dans le cas d un procédé de fabrication standard. Il est donc nécessaire que la zone M1 couverte par le masque d'implantation comprenne une garde Gl, et que la zone M2 couverte par le masque de siliciuration comprenne une garde G2. Ainsi, par exemple, lorsque le transistor 15 doit présenter une région LDD1 s'étendant sur 0,2 gym, l'implantation de la région de drain est réalisée avec un masque ayant une ouverture théorique à 0,4m du bord de la grille 2, soit une garde G1 de 0,2 gym, et l'étape de siliciuration est réalisée avec un masque ayant une ouverture théorique à 0,6 @tm du bord de la grille 2, soit une garde G2 de 0,2 Fm. Selon l'erreur entre la limite théorique et la limite réelle des masques, le transistor 15 présentera une région LDD1 d'une longueur effective comprise entre 0,4m et 0,2m et la limite de la région siliciurée 9 se trouvera à une distance de 0,6 #tm 0,4 #tm du bord de la grille 2. I1 s'ensuit que les propriétés électriques du transistor 15 peuvent fortement varier d'un lot de circuits intégrés à l'autre, notamment la résistance de drain RD transistor dans l'état passant et son courant de saturation ISAT. La présente invention vise à pallier ces inconvénients. Plus particulièrement, la présente invention vise une structure de transistor MOS à drain étendu et un procédé de fabrication d'un tel transistor permettant de limiter dispersion des caractéristiques du transistor entre différents lots de circuits intégrés. objectif est atteint par un transistor MOS comprenant une grille formée sur un substrat de silicium, des régions de drain et de source, des régions d'extension de drain et de source se prolongeant jusqu'au canal du transistor, et des espaceurs isolants agencés sur les flancs de la grille, la région de drain étant plus éloignée de la grille que la région de source et la région d'extension de drain plus étendue que la région d'extension de source, dans lequel l'espaceur côté drain s'étend depuis le bord de la grille jusqu'à la région de drain, et recouvre entièrement la région d'extension de drain. Selon un mode de réalisation, l'espaceur côté drain comprend un empilement de deux couches isolantes, la deuxième couche formant une extension de 'espaceur jusqu'à la région de drain. Selon un mode de réalisation, l'espaceur coté drain comprend une couche de nitrure de silicium et couche d'oxyde de silicium. Selon un mode de réalisation, la couche d'oxyde recouvre la couche de nitrure et s'étend en direction de la région de drain. La présente invention concerne également un procédé de fabrication d'un transistor MOS, comprenant des étapes de formation d'une grille sur un substrat de silicium et d'implantation de régions d'extension de drain et de source part et d'autre de la grille, et une étape de formation sur les flancs de la grille d'espaceurs isolants dissymétriques, cette étape comprenant : une étape formation d'espaceurs sensiblement même longueur, par dépôt et gravure d'une première couche isolante constituée par un premier matériau isolant ; une étape extension des espaceurs par dépôt et gravure d'une deuxième couche isolante constituée par second matériau isolant ; et une étape de retrait de la deuxième couche isolante de l'espaceur côté source, sans retirer la deuxième couche isolante de l'espaceur côté drain. Selon un mode de réalisation, la deuxième couche isolante est retirée par gravure humide, au moyen d'une solution de gravure sélective vis-à-vis de la première couche isolante de l'espaceur côté source. Selon mode de réalisation, les matériaux isolants sont du nitrure de silicium et de l'oxyde de silicium. Selon mode de réalisation, la première couche isolante est en nitrure de silicium. Selon mode de réalisation, le procédé comprend une étape d'implantation de régions de drain et de source auto-alignée sur les espaceurs. Selon un mode de réalisation, le procédé comprend une étape de siliciuration des régions de drain et de source auto-alignée sur les espaceurs. Selon un mode de réalisation, l'étape d'implantation des régions d'extension de drain et de source comprend deux étapes distinctes d'implantation côté drain et côté source réalisées avec des doses différentes, de manière que région d'extension de source soit sensiblement plus dopée que la région d'extension de drain. Ces ets, caractéristiques et avantages de la présente invention seront exposés plus en détail dans description suivante d'une structure de transistor MOS selon 'invention et d'un procédé de fabrication de ce transistor, en relation avec les figures jointes parmi lesquelles - la figure 1 précédemment décrite représente schématiquement une vue en coupe d'un transistor MOS à drain étendu classique, - les figures 2A à 2G représentent schématiquement des étapes de fabrication d'un transistor MOS à drain étendu selon 'invention, - la figure 3 représente schématiquement une vue en coupe d'un transistor MOS à drain étendu selon l'invention. La figure 3 est une vue en coupe schématique d'un transistor MOS à drain étendu selon l'invention, ici du type NMOS. Le transistor 40 comprend de façon classique une grille en silicium polycristallin 20 reposant sur substrat 21 de type P par l'intermédiaire d'une couche mince isolante 22, des régions de drain 23 et de source 24 fortement dopées N, et des régions LDD1, LDD2 d'extension de drain et de source, plus faiblement dopées se prolongeant jusqu'au canal 19 présent sous grille 20. Les bords de la grille 20 sont isolés des régions de drain 23 et de source 24 par des espaceurs isolants 25, 28. Le transistor 40 comprend également des contacts 31, 32, 33, respectivement de drain, de source et de grille, déposés par l'intermédiaire d'une couche mince de siliciure 34 améliorant la conductivité électrique des régions de drain, de source et de grille. De façon classique, la région de drain est plus éloignée de la grille 20 que la région de source 24, et la région LDD1 est par conséquent plus étendue que la région LDD2. Selon l'invention, l'espaceur 25 côté drain est d'une plus grande longueur que l'espaceur 28 côte source, et s'étend depuis le bord de la grille 20 jusqu'à la région de drain 23 en recouvrant la région d'extension LDD1. Plus particulièrement, selon un aspect de l'invention, l'espaceur 25 côté drain comprend un empilement de deux couches isolantes 26, 27 alors que l'espaceur 28 côté source ne comprend qu'une seule couche isolante 29. La couche 27 recouvre la couche 26 et s'étend au-delà de cette dernière en direction de la région de drain 23 en formant extension horizontale de l'espaceur 25. Cette structure de transistor 40 selon l'invention présente notamment l'avantage de permettre une implantation des régions de drain 23 et de source 24 auto-alignee sur les espaceurs 25, 28, de sorte que la distance entre la région de drain 23 et le bord de la grille 20 dépend plus des tolérances de fabrication d'un masque d'implantation et reste sensiblement constante un lot de circuits intégrés à l'autre. Ces avantages de l'invention, ainsi que d'autres, seront mieux compris en se référant aux figures 2A à 2G qui illustrent les principales étapes d'un procédé de fabrication selon l'invention du transistor 40. Les figures 2A à 2B illustrent des étapes d'implantation des régions LDDl, LDD2 dans le substrat 21, réalisées après formation de la couche mince isolante 22 et de la grille 20 du transistor 40 (étapes non représentées). A l'étape illustrée sur la figure 2A, la partie gauche du transistor en formation est recouverte par un masque en resine 41 et la région LDD2 est implantée avec une dose moyenne, de manière à présenter une concentration en dopant moyenne après recuit et redistribution des dopants. Ainsi, bien que la référence LDD2 soit conservée pour des raisons pratiques, la région LDD2 est plutôt du type MDD ("Medium Doped Drain") que du type LDD ("Light Doped Drain"). A l'étape illustrée sur la figure 2B, le masque 41 est retiré, la partie droite du transistor en formation est recouverte par un autre masque en résine 42 et la région LDD1 est implantée faible dose, pour présenter une faible concentration en dopant après recuit et redistribution des dopants. Il convient de noter que les deux étapes ci-dessus sont optionnelles et peuvent être remplacées par une étape classique d'implantation simultanée, à faible dose, des régions LDD1 et LDD2. Toutefois, cet aspect optionnel du procédé de l'invention permet de renforcer le dopage de la région d'extension de source LDD2 et d'améliorer les caractéristiques électriques du transistor 40, notamment la résistance série du transistor et le courant à l'état passant ION- A une étape dont le résultat est illustré sur la figure 2C, on a réalisé de façon classique des espaceurs symétriques 26, 29 par dépôt et gravure d'une couche d'un matériau isolant, de préférence du nitrure de silicium SiN. La couche de nitrure a été gravée au plasma (gravure sèche) ou au moyen d'une solution d'acide orthophosphorique H3P04. L'apparition des espaceurs 26, 29 est due classiquement à un renflement de la couche initiale de nitrure, provoqué par la présence de la grille 20. Les espaceurs 26, 29 s'étendent depuis la surface du substrat jusqu'à la grille 20 en recouvrant environ 70 à 80% de ses flancs. Les conditions du processus de fabrication des espaceurs (dépôt et gravure) sont choisies de façon à obtenir une forme d'espaceurs plus proche d'un rectangle à flancs verticaux que d'un triangle, afin de faciliter les étapes décrites ci-après. A 'étape illustrée sur la figure 2D, on dépose sur la plaquette de silicium une couche 43 d'un deuxième matériau isolant, par exemple de l'oxyde de silicium Si02. La couche d'oxyde 43 est déposée au moyen de la technique PECVD ("Plasma Enhanced Chemical Vapour Déposition", ou dépôt chimique en phase vapeur amélioré par plasma) à une température moyenne de 650 suivie d'une densification sous oxygène à 950 pendant 30 mn. A étape dont le résultat est illustré sur la figure 2E, la couche d'oxyde 43 a été attaquée par gravure anisotrope au plasma, de manière à faire apparaître des espaceurs 25, 28 s'étendant au-delà des espaceurs initiaux. Chaque espaceur 25, 28 comprend maintenant le couche de nitrure 26, 29 qui constituait l'espaceur initial, recouverte par une couche d'oxyde 27, 30. La couche d'oxyde 27, 30 s'étend au-delà de la couche de nitrure 26, 29 et forme une extension horizontale des espaceurs 25, 28 en direction des futures régions de drain et de source. Cette extension horizontale est par exemple de 0,1 #tm pour une longueur initiale des espaceurs de 0,1 gym, soit une longueur totale espaceurs de 0,2 gym. Pour des raisons qui apparaîtront clairement plus loin, il est souhaitable que la couche d'oxyde 27 à l'extrémité de l'espaceur 25 présente une épaisseur supérieure 80 nm (nanomètre), considérée comme l'épaisseur minimale assurant un pouvoir d'arrêt des dopants lors d'une implantation auto-alignée. L'obtention de cette épaisseur implique, à l'étape précédente, le dépôt d'une couche d'oxyde 43 d'une épaisseur minimale de l'ordre de 0,4 a 0, 6 gym. A une etape dont le résultat est illustré sur la figure 2F, l'espaceur 25 côté drain a été recouvert par un masque en résine 44 et la couche d'oxyde 30 de l'espaceur 28 côte source a été retirée par gravure humide, sans attaquer la couche de nitrure 29. La gravure est faite par exemple au moyen d'une solution d'acide fluorhydrique HF ayant une sélectivité de gravure supérieure à 20 relativement au nitrure. Ainsi, la couche d'oxyde 30 est entièrement retirée et l'espaceur 28 côté source retrouve sa forme initiale 29. On réalise ainsi, selon l'invention, un espaceur 25 côté drain plus étendu que l'espaceur 28 côté source. Ainsi, à l'étape de la figure 2G, les régions de drain 23 et de source 24 sont implantées de façon auto-alignée sur les espaceurs 25, 28, en utilisant la grille 20 et les espaceurs 25, 28 comme masque d'implantation. Comme autre avantage, le matériau de grille 20 se trouve entièrement dopé, alors qu'il n'était que partiellement dopé dans l'art antérieur en raison du masque d'implantation en résine (Ml) couvrant une partie de la grille (figure 1). Ainsi, la grille présentera une zone de déplétion moins étendue permettant d'augmenter le courant ION du transistor. Les régions de drain et de source peuvent ensuite être siliciurées de façon auto-alignée, en utilisant la grille 20 et les espaceurs 25, 28 comme masque de siliciuration. Comme autre avantage, la grille 20 est simultanément siliciurée alors qu'elle n'était pas siliciurée dans l'art antérieur en raison du masque de siliciuration (M2) qui la recouvrait (figure 1). Ainsi, la résistance de grille est plus faible et les caractéristiques électriques du transistor sont améliorées à haute fréquence. L'étape de siliciuration est par exemple réalisée selon la technique classique SALICIDE ("Self Aligned Silicide" , comprenant une étape de dépôt d'une couche de métal comme le titane (Ti), une étape de recuit sous azote pour la formation d'une couche protectrice de nitrure titane TiN, une étape de recuit flash RTA ("Rapid Thermal Annealing") pendant quelques dizaines de secondes, conduisant à la formation de la couche de siliciure TiSi2 par combinaison du silicium et du titane, et une étape de décapage chimique pour retirer la couche de titane et de nitrure de titane TiN sans enlever le siliciure TiSi2. La couche de siliciure 34 ainsi réalisée (figure ne se forme pas sur les régions d'oxyde et de nitrure, notamment sur la couche d'oxyde 27 de l'espaceur 25 côté drain et sur la couche de nitrure 29 l'espaceur 28 côté source. Le transistor 40 représenté sur la figure 3 est achevé après dépôt et gravure d'une mince couche métallique constituant les contacts électriques 31, 32, 33 de drain de source et de grille. En résumé, outre la possibilité de réaliser des étapes d'implantation et de siliciuration auto-alignées sur espaceurs 25, 28, comme cela vient d'être décrit, le transistor 40 offre divers autres avantages - possibilité de fixer l'étendue de la région LDD1 à sa valeur minimale théorique, par exemple 0,2 lm contre 0,4 pm pour un transistor à drain étendu classique, - très faible variation de l'étendue de la région LDD1 d'un lot de circuits intégrés à l'autre, - diminution substantielle de la dispersion des caractéristiques électriques du transistor (RD, IsAT,...) - amélioration des caractéristiques électriques du transistor (diminution de la résistance de drain Ro, diminution de la résistance série, de capacité parasite du transistor, augmentation du courant ION...) - amélioration du fonctionnement en fréquence pour les applications RF (la grille siliciurée 20 présentant une meilleure conductivité électrique), et - optionnellement, implantation indépendante de la région d'extension de drain permettant d'ajuster la dose de façon à obtenir une jonction dont la zone de charge d'espace absorbe la quantité de tension nécessaire à l'établissement, aux bornes de l'oxyde de grille, d'une tension satisfaisant les critères de fiabilité de l'oxyde. Le procédé de l'invention est bien entendu susceptible de diverses variantes à la portée de l'homme de l'art. En particulier, le choix d'un oxyde comme matériau de première couche et d'un nitrure comme matériau de deuxième couche est envisageable, malgré une sélectivité plus faible au regard de l'oxyde des solutions connues permettant de graver les nitrures. ailleurs, il va de soi que le procédé de l'invention est applicable à la fabrication de transistors de type PMOS. Plus particulièrement, les diverses étapes du procédé de l'invention sont applicables à la fabrication simultanée, dans un circuit intégré, de transistor NMOS et PMOS, à l'exception des étapes d'implantation nécessitant des dopants de conductivités opposées. De façon classique, ces étapes sont réalisées en alternance avec masquage des régions de transistors PMOS pendant l'implantation des régions de transistors NMOS et réciproquement. Enfin, dans les figures qui précèdent, les isseurs des divers éléments ne sont pas représentées à l'échelle pour des raisons de lisibilité. Pour fixer les idées, le tableau ci-après décrit les caractéristiques d'un exemple réalisation d'un transistor NMOS selon l'invention. Tableau (les valeurs données sont approximatives) Substrat Matériau : Silicium monocristallin Dopant : Bore (type P) Grille Longueur : 0,25 pu Epaisseur : 0,25 W Matériau : Si polycristallin Couche mince Epaisseur : 5 nm isolante Matériau : Si02 Region LDD1 Longueur : 0,2 pu (extension de Epaisseur : 50 nm drain) Dose d'implantation : 3 1013 cnï2 Dopage après recuit : 101$ Cm-3 Dopant : Phosphore (type N) Région LDD2 Longueur : 0,1 pm (extension de Profondeur : 80 nm source) Dose d'implantation : 2 1014 crtï2 Dopage après recuit : 1019 cm 7' Dopant : Arsenic (type N) Espaceur Longueur : 0,2 pm (0,1 + 0,1) côté drain Epaisseur : 220 nm Espaceur Longueur : 0,1 Eun côté source Epaisseur : 220 nm Région Profondeur : 0,2 W de drain Dose d'implantation : 3 101s CM_ 2 et de source Dopage après recuit : 2 102 Cm-3 Dopant : Arsenic (type N) siliciure Epaisseur : 40 nm Matériau : TiSi2 Contacts Epaisseur : 500 nm Matériau : Aluminium REVENDICATIONS 1. Transistor MOS (40) comprenant une grille (20) formée sur un substrat de silicium (21), des régions de drain (23) et de source (24), des régions (LDD1, LDD2) d'extension de drain et de source se prolongeant jusqu'au canal (19) du transistor, et des espaceurs isolants (25, 28) agencés sur les flancs de la grille, la région de drain (23) étant plus éloignée de la grille que la région de source (24) et la région d'extension de drain (LDD1) plus étendue que la région d'extension de source (LDD2), caractérisé en ce que l'espaceur (25) côté drain s'étend depuis le bord de la grille (20) jusqu'à la région de drain (23), et recouvre entièrement la région d'extension de drain (LDDl). 2. Transistor selon la revendication 1, caractérisé en ce que l'espaceur (25) côté drain comprend un empilement de deux couches isolantes (26, 27), la deuxième couche (27) formant une extension de l'espaceur jusqu'à la région de drain (23). 3. Transistor selon la revendication 2, caractérisé en ce que l'espaceur (25) côté drain comprend une couche (26) de nitrure de silicium et une couche (27) d'oxyde de silicium. 4. Transistor selon la revendication 3, dans lequel la couche d'oxyde (27) recouvre la couche de nitrure (26) et s'étend en direction de la région de drain (23). 5. Procédé de fabrication d'un transistor MOS, comprenant des étapes de formation d'une grille (20) sur un substrat de silicium (21) et d'implantation de régions (LDD1, LDD2) d'extension de drain et de source de part et d'autre de la grille (20), caractérisé en ce qu'il comprend une étape de formation sur les flancs de la grille (20) d'espaceurs isolants (25, 28) dissymétriques, ladite étape comprenant - une étape de formation d'espaceurs (26, 29) sensiblement de même longueur, par dépôt et gravure d'une première couche isolante constituée par un premier matériau isolant, - une étape d'extension des espaceurs par dépôt et gravure d'une deuxième couche isolante (27, 30) constituée par un second matériau isolant, et - une étape de retrait de la deuxième couche isolante (30) de l'espaceur (28) côté source, sans retirer la deuxième couche isolante (27) de l'espaceur ) côté drain. 6. Procédé selon la revendication 5, caractérisé en ce que la deuxième couche isolante (30) est retirée par gravure humide, au moyen d'une solution de gravure sélective vis-à-vis de la première couche isolante (29) de l'espaceur (28) côté source. 7. Procédé selon l'une des revendications et 6, caractérisé en ce que les matériaux isolants sont du nitrure de silicium et de l'oxyde de silicium. 8. Procédé selon la revendication 7, dans lequel la premiere couche isolante (26, 29) est en nitrure de silicium. Procédé selon l'une des revendications 5 à 8, comprenant une étape d'implantation de régions drain (23) et de source (24) auto-alignée sur les espaceurs (25, 10. Procédé selon l'une des revendications 5 à 9, comprenant une étape de siliciuration des régions de drain (23) et de source (24) auto-alignée sur les espaceurs (25, 28). 11. Procédé selon l'une des revendications 5 à 10, caractérisé en ce que l'étape d'implantation des régions (LDDl, LDD2) d'extension de drain et de source comprend deux étapes distinctes d'implantation côté drain et côté source réalisées avec des doses différentes, de manière que la région d'extension de source (LDD2) soit sensiblement plus dopée que la région d'extension de drain (LDD1).