Brevet FR2799555A1 — publié le 20010413

SYSTEME D'ACCES A UNE MEMOIRE COMPRENANT DES MODULES DE MEMOIRE IMBRIO AYANT DES CAPACITES DIFFERENTES DESCRIPTION Arrière-plan de l'invention Domaine de l'invention La présente invention se rapporte à un système de commande d'accès à une mémoire pour permettre à un processeur d'accéder, de façon imbriquée, à mémoire principale (constituée par des dispositifs de mémoire tels qu'une RAM (mémoire à accès direct) et qu'une DRAM (RAM dynamique . Description de la technique antérieure Dans les systèmes informatiques récents, on utilise un processus de commande permettant d'augmenter la vitesse d'accès à la mémoire jusqu'à une vitesse proche de celle du processeur. On se réfère à ce processus de commande par processus à imbrication. Dans le processus à imbrication, la mémoire principale est divisée en une pluralité de zones auxquelles on se réfère par bancs. Dans les bancs individuels, on accède à des données (lecture et écriture) de façon simultanée ou en alternance. Ainsi, on peut empêcher la diminution de vitesse de traitement du système informatique même on accède à la mémoire principale. Cependant, les systèmes informatiques récents voient leur taille diminuer et leur structure devient ouverte. En d'autres termes, on souhaite des fonctions différentes des fonctions classiques 'ordinateurs centraux. Par exemple, on connaît fonction permettant à des dispositifs de mémoire ayant des capacités de stockage différentes d'être utilisés en tant que mémoire principale. Dans un système de commande classique accès à la mémoire, quand une mémoire principale constituée par une pluralité de dispositifs de mémoire ayant des capacités de stockage différentes est imbriquée, les dispositifs de mémoire sont imbriqués en correspondance à la capacité de mémoire la plus petite d'un dispositif de mémoire en son sein. Comme on l'a précédemment décrit, dans le système de commande classique d'accès à la mémoire, quand une mémoire principale constituée par une pluralité de dispositifs de mémoire ayant des capacités de stockage différentes est imbriquée, étant donné que les dispositifs de mémoire sont imbriques en correspondance à la capacité de stockage la plus petite d'un dispositif de mémoire en son sein, les capacités de stockage des dispositifs de mémoire ayant des capacités de stockage plus grandes que la capacité de stockage la plus petite ne sont pas utilisées de façon efficace. Etant donné que l'intégration de dispositifs de memoire est radicalement améliorée, lorsque 1 utilisateur souhaite étendre la mémoire principale, peut utiliser un dispositif de mémoire supplémentaire ayant une capacité de stockage deux ou quatre fois plus grande que celle d'un dispositif de memoire déjà utilisé dans la mémoire ppincipale. Dans cas, l'inconvénient précédemment décrit va se produire fréquemment. Afin de résoudre un inconvénient de ce type, si des dispositifs de mémoire utilisés dans la mémoire principale sont remplaces par des dispositifs de mémoire ayant des capacités de stockage plus grandes que celles-ci, les dispositifs de mémoire d'origine vont être retirés et devenir inutiles. En tant que référence de la technique concernée pour traiter une modification des capacites de stockage pour le processus de commande à imbrication, une technologie a été décrite, par exemple, dans JP A 6-309 223 intitulé "Storing Apparatus Having Memory Interleaving Function". Dans la référence de technique concernée, chaque banc est divisé en blocs ayant la même taille. Les états de mise en oeuvre de mémoire de blocs individuels sont stockés dans un registre de configuration. Lorsque le processeur désigne une adresse à laquelle on doit accéder, en se référant au registre de configuration, l'adresse est transformée en correspondance à l'état de mise en oeuvre de mémoire. Ainsi, même . la mémoire principale est étendue d'un banc, la mémoire principale peut être imbriquée. Cependant, selon une référence technique concernée de ce type, étant donné que seule la capacité de stockage de chaque mémoire d'une pluralité de DRAM et des informations de numéro de banc de cette dernière sont stockées, si les DRAM ont desL capacités de stockage différentes, il est difficile d imbriquer la mémoire principale. Résumé de l'invention Afin de surmonter l'inconvénient précédemment mentionné, la présente invention a été établie et, par conséquent, a pour objectif de proposer un système de commande d'accès à la mémoire qui permet à une mémoire principale constituée par une pluralité de dispositifs de mémoire ayant des capacités de stockage différentes d'être imbriquée de manière egale et d'utiliser de manière efficace les capacités de stockage des dispositifs de mémoire. Selon la présente invention, on propose un système de commande d'accès à la mémoire pour imbriquer de manière hiérarchique une mémoire en une unité de modules de mémoire et d'accéder à la mémoire, comprenant : une table de commandes de banc ayant des entrées correspondant à des unités, chacune des entrées contenant des données pour une pluralité des modules de mémoire, les données pour chacun des modules de mémoire ayant un bit de présence et une adresse de source à transformer en une adresse de rangée pour le module mémoire concerné, le bit de présence représentant si dispositif de mémoire est ou non monté sur le module de mémoire concerné ; une table de positions de bit d'adresse contenant des informations qui représentent à la fois le nombre de bits de l'adresse de rangée' et le nombre de bits de l'adresse de colonne d'un dispositif de mémoire, s'il y a lieu, monté sur chacun des modules de mémoire un décodeur pour obtenir le numéro l'unité à laquelle on doit accéder sur la base dl adresse de ligne qui est amenée en provenance d'une source d'accès ; une partie de détermination de numéros pour déterminer le module de mémoire auquel on doit accéder sur la base de l'adresse de ligne et du bit de présence dans les données contenues dans une entrée de la table de commandes de banc ayant le numéro obtenu par le décodeur ; et une partie de détermination d'adresses pour rechercher dans la table de positions de bit d'adresse les informations qui représentent à la fois le nombre de bits de l'adresse de rangée et le nombre de bits de l'adresse de colonne du dispositif de mémoire monté sur le module de mémoire déterminé par la partie de détermination de numéros, et en plus pour déterminer à la fois l'adresse de rangée et l'adresse de colonne du module de mémoire auquel on doit accéder sur la base de l'adresse de ligne, d'une adresse de source à transformer en adresse de rangée du module de mémoire auquel on doit accéder, l'adresse de source étant incluse dans les données contenues dans l'entrée ayant le numéro obtenu par le décodeur, et les informations recherchées représentant à la fois le nombre de bits de l'adresse de rangée et le nombre bits de l'adresse de colonne. Le système de commande d'accès à la mémoire peut comprendre de plus : un groupe de tampons pour stocker une pluralité d'adresses de mise en oeuvre, chacune d'elles étant constituée par le numéro du module mémoire determiné par la partie de détermination de numéros par l'adresse de rangée et l'adresse de colonne déterminées par la partie de détermination d'adresses ; et un dispositif d'arbitrage pour arbitrer la pluralité d'adresses de mise en oeuvre stockées dans le groupe de tampons. Dans le système de commande d'accès à la mémoire, une capacité de stockage égale peut être attribuée chacune des unités. Dans le système de commande d'accès à la mémoire la capacité de stockage de chacune des unités peut être la même que la capacité de stockage d'un module mémoire ayant la capacité de stockage la plus petite. Dans le système de commande d'accès à la mémoire la hiérarchie des modules de mémoire peut avoir structure arborescente à deux branches. Dans le système de commande d'accès à la mémoire une capacité de stockage égale peut être attribuée à des rassemblements dans le même niveau hiérarchique pour chacune des unités. Ces objectifs, caractéristiques et avantages de la présente invention ainsi que d'autres vont devenir plus évidents à la lecture de la description détaillée qui va suivre du mode de réalisation préféré de l'invention, lorsque prise en relation avec dessins annexés. Brève description des dessins La figure 1 est un schéma fonctionnel représentant un exemple de la structure d'un système -- commande d'accès à la mémoire selon un mode de réalisation de la présente invention ; la f igure 2 est une vue schématique représentant un exemple de la structure d'une mémoire principale du système d'accès à la mémoire représenté à figure 1 ; la figure 3 est une vue schématique représentant un exemple de la structure d'une BCT Table de Commandes de Banc) représentée à la figure 1 , la figure 4 est une vue schématique représentant un exemple de la structure d'une ABPT (Table de Positions de Bit d'Adresse) représentée à la figure 1 ; la figure 5 est un schéma fonctionnel représentant un exemple de la structure d'un système informatique correspondant au système de commande d'accès à la mémoire représenté à la figure 1 ; la figure 6 est un schéma fonctionnel représentant un autre exemple de la structure du système informatique correspondant au système commande d'accès à la mémoire représenté à la figure la figure 7 est une vue schématique représentant un exemple concret de la mise en oeuvre modules de mémoire dans une mémoire principale, système informatique ayant la structure représentée à la figure 6 ; - la figure 8 est un organigramme representant un processus d'une partie de détermination numéros correspondant au système de commande 'accès à la mémoire représenté à la figure 1 la figure 9 est un organigramme representant un processus d'une partie de détermination d'adresses correspondant au système de commande 'accès à la mémoire représenté à la figure 1 ; et la figure 10 est un schéma fonctionnel représentant un exemple d'une hiérarchie imbriquée du système informatique correspondant au système de commande d'accès à la mémoire représenté a figure 1. Description du mode de réalisation Préferé (1) Mode de réalisation de base On va maintenant décrire un mode de réalisation de la présente invention en se référant dessins annexés. La figure 1 est un schéma fonctionnel représentant la structure d'un système de commande d accès à la mémoire selon un premier mode de réalisation de la présente invention. En se référant à la figure 1, le système de commande d'accès à la mémoire selon le mode de réalisation la présente invention comprend un processeur 1, dispositif de commande de système 2, et une mémoire principale 3. Le dispositif de commande de système 2 comprend un registre d'adresses 10, une BCT 11, une partie de détermination numéros 12, une ABPT 13, une-partie de détermination d'adresses 14, un groupe de tampons d'adresses de mise en oeuvre 15, un premier dispositif de sélection 16, un premier décodeur 17, un deuxième dispositif de sélection 18, un second décodeur 19, un premier registre de signal de sélection de lecture/écriture 20 (désigné par "#SEl" à la figure 1), un premier registre d'adresses d'écriture 21 (désigné par "#lWA" à la figure 1), un premier registre de validation d écriture 22 (désigné par "#lWE" à la figure 1), un premier registre de données d'écriture 23 (désigné par "#lWD" à la figure 1), un second registre de signal de sélection de lecture/écriture 24 (désigné par 11#2SEI' à la figure 1), un second registre d'adresses d écriture 25 (désigné par "#2WA" à la figure 1), un second registre de validation d'écriture 26 (désigné par "#2WE" à la figure 1), un second registre de données d'écriture 27 (désigné par "#2WD" à la figure 1), un troisième dispositif de sélection 28, une partie d'arbitrage de sortie de mémoire principale 29, et une partie d,informations de paramétrage initial 30. Le signal de sélection de lecture/écriture est un signal représentant que l'une quelconque d'une opération de lecture ou d'une opération d'écriture est sélectionnée, c'est-à-dire qu'un accès provenant du processeur 1 à des données dans la mémoire principale est sélectionné. En _d'autres termes, le signal de sélection de lecture/écriture n'est pas un signal représentant si une opération de lecture une opération d'écriture est sélectionnée, mais un signal représentant si l'accès ou un processus d'initialisation du dispositif de commande de système 2 est sélectionné. Le registre d'adresses 10 stocke de façon temporaire une adresse de ligne (une adresse physique) qui est envoyée en provenance du processeur 1. La BCT 11 possède des entrées pour des unités individuelles, c'est-à-dire des zones de stockage, chacune ayant une capacité de stockage unitaire. Chaque entrée contient des bits de validité (bits V), chacun représentant si chaque module de mémoire dans chaque unité comporte un dispositif de mémoire mis en oeuvre (par exemple, une DRAM). Pour un module ayant un dispositif de mémoire mis en oeuvre, chaque entrée contient une adresse de source à transformer une adresse de rangée du dispositif de mémoire. Lorsque l'on accède à la mémoire principale, la partie de détermination de numéros 12 détermine un numéro de carte, un numéro de pile, et un numéro de module de mémoire auquel on doit accéder correspondant à l'adresse de ligne envoyée depuis le processeur 1 aux informations stockées dans la BCT 11. Le numéro carte, le numéro de pile, et le numéro de module mémoire vont être expliqués par la suite. LIABPT 13 possède des entrées pour des modules mémoire individuels qpi sont mis en oeuvre dans mémoire principale 3. Chaque entrée contient informations concernant à la fois le nombre de bits ,adresse de rangée et le nombre de bits de-l'adresse colonne du module de mémoire concerné. Lorsque l'on accède à la mémoire principale, partie de détermination d'adresses 14 recherche l'ABPT sur la base du résultat déterminé de la partie determination de numéros 12 et détermine une adresse mise en oeuvre (l'adresse de rangée, l'adresse colonne, et ainsi de suite, avec laquelle on accède a mémoire principale 3) à la fois sur la base nombre de bits de l'adresse de rangée et du nombre bits de l'adresse de colonnes obtenus à partir 'ABPT 13, de l'adresse de ligne envoyée depuis processeur 1, et d'une adresse de source à transformer en adresse de rangée. L'adresse de source est lue partir de la BCT 11 (on se réfère à l'adresse de source adresse de rangée lue dans la BCT). Le groupe de tampons d'adresses de mise en oeuvre est un ensemble de tainp-O*ns d'adresses de mise oeuvre, chacune stockant une adresse de mise en oeuvre constituée par un numéro de carte, un numéro de pile, un numéro de module de mémoire, et à la fois une adresse de rangée et une adresse de colonne du module de mémoire. L'adresse de mise en oeuvre est obtenue par la partie de détermination de numéros et par la partie de détermination d'adresses 14. Le premier dispositif de sélection 16 amène, en alternance, une adresse d'écriture qui est à envoyer en provenance du processeur 1 à la BCT 11 quand une initialisation est effectuée ou une adresse de ligne qui est à envoyer en provenance du processeur 1 à la BCT 11 lorsque l'on accède à la mémoire principale pour être validée et sort l'adresse validée vers le premier décodeur 17. Le premier décodeur 17 effectue un processus de décodage de façon à rechercher la BCT 11. Le deuxième dispositif de sélection 18 valide l'adresse d'écriture qui est envoyée en provenance processeur 1 à 11ABPT 13 quand une initialisation effectuée et le résultat déterminé qui est envoyé provenance de la partie de détermination de numéros 12 lorsque l'on accède à la mémoire principale, et sort l'adresse validée vers le second décodeur 19. Le second décodeur 19 effectue un processus de décodage de façon à rechercher l'ABPT 13. Le premier registre de signal de sélection lecture/écriture 20 stocke de façon temporaire signal de sélection de lecture/écriture pour commuter le premier dispositif de sélection 16. Le premier registre d'adresses d'écriture 21 stocke de façon temporaire une adresse d'écriture pour la BCT 11. Le premier registre de validation d'écriture 22 stocke de façon temporaire un signal de validation d'écriture pour la BCT 11. Le premier regiptre de données écriture 23 stocke de façon temporaire des informations à écrire dans la BCT 11 (on se réfère à ces informations par données d'écriture). Le second registre de signal de sélection de lecture/écriture 24 stocke de façon temporaire un signal de sélection de lecture/écriture pour commuter le deuxième dispositif de sélection 18. Le second registre d'adresses d'écriture 25 stocke de façon temporaire une adresse d'écriture pour l'ABPT 13. Le second registre de validation écriture 26 stocke de façon temporaire un signal de validation d'écriture pour l'ABPT 13. Le second registre de données d'écriture 27 stocke de façon temporaire des informations à écrire dans 11ABPT 13 (on se réfère à ces informations par données d'écriture). Le troisième dispositif de sélection 28 sélectionne une adresse de mise en oeuvre à envoyer en provenance du groupe de tampons d'adresses de mise en oeuvre 15 à la mémoire principale 3. La partie d'arbitrage de sortie de memoire principale 29 crée une condition de sélection du troisième dispositif de sélection 28. La partie d'informations de paramétrage initial 30 stocke des informations de mémoire de mise en oeuvre, qui sont les informations de chaque module de memoire mis en oeuvre dans la mémoire principale 3 Les informations de mémoire de mise en oeuvre sont constituées par des informations de mémoire de mise en oeuvre de paramétrage de BCT et par des informations de mémoire de mise en oeuvre de paramétrage d'ABPT. La figure 2 est une vue schématique représentant un exemple de la structure de la mémoire principale 3 représentée à la figure 1. En se référant à la figure 2, la memoire principale 3 de cet exemple est constituée par une première carte (Carte #0) et par une seconde carte (Carte #1). Chacune de la première carte et de la seconde carte est constituée par quatre modules de mémoire, c'est-à-dire que la première carte est constituée par un premier module de mémoire, un deuxième module de mémoire, un troisième module de mémoire, et un quatrième module de mémoire, tandis que la seconde carte est constituée par un cinquième module de mémoire, un sixième module de mémoire, un septième module de mémoire, et un huitième module de mémoire. Le premier module de mémoire et le deuxième module de mémoire parmi les quatre modules de mémoire de la première carte constituent une première pile gauche. même, le troisième module de mémoire et le quatrième module de mémoire constituent une première pile de droite. De même, le cinquième module de mémoire et le sixième module de mémoire parmi les quatre modules de memoire de la secondç carte constituent seconde pile de gauche. De même, le septième module de mémoire le huitième module de mémoire constituent une seconde pile de droite. Ainsi, la mémoire principale 3 possède une hiérarchie imbriquée constituée d'une carte, d'une pile, et d'un module de mémoire dans cet ordre. Des details concernant la hiérarchie imbriquée vont être expliqués par la suite en se référant à la figure 10. La figure 3 est une vue schématique représentant un exemple de la structure de la BCT 11 représentée à la figure 1 (correspondant à la mémoire principale 3 représentée à la figure 2). Les capacités de stockage (par exemple, 128 Mo pour la combinaison de la première unité et du premier module de mémoire) de la zone de stockage de chaque module de mémoire correspondant à l'entrée de chaque unité sont juste un exemple, et ne sont pas stockées dans la BCT 11. En se référant à la figure 3, la BCT 11 est constituée par un certain nombre d'entrées (constituées de données de 48 bits (bit 0 à bit 47) ). Le nombre d'entrées correspond au nombre d'unités. Les 48 bits servent pour huit modules, et 6 bits servent pour chaque module. Des données de six bits correspondant à chaque module de mémoire dans l'entrée d'une unité particulière sont constituées par un bit de validité (bit V) et par cinq bits d'une adresse de source à transformer en adressg de rangée de la zone de stockage du module de mémoire. Le bit V est à "1" quand une zone de mémoire de l'unité concernée est mise en oeuvre dans la zone de stockage du module de mémoire concerné. Lorsque le bit V est à 1'l", les cinq bits représentent une adresse de source à transformer en adresse de rangée d'un dispositif de mémoire (tel qu'une DRAM) qui est monté sur le module de mémoire. En d'autres termes, les bits (47 42), (41 36), (35 - 30), (29 - 24), (23 - 18), (17 12), (11 6), et (5 - 0) de chaque entrée représentent respectivement un bit V et une adresse de source à transformer en une adresse de rangée de la zone de stockage du premier module de mémoire, du deuxième module de mémoire, du troisième module de mémoire, du quatrième module de mémoire, du cinquième module de mémoire, du sixième module de mémoire, du septième module de mémoire, et du huitième module de mémoire. Par exemple, la notation "bits (x - y)" représente un groupe de bits du bit x bit y (par exemple, les "bits (47 - 42)" représentent un groupe de bits du bit 47 au bit 42). La figure 4 représente un exemple de la structure de l'ABPT 13 représentée à la figure 1 (correspondant a la mémoire principale 3 représentée à la figure 2 et à la BCT 11 représentée à la figure 3). En se référant à la figure 4, l'ABPT 13 possède des entrées un à huit contenant respectivement des valeurs représentant à,la fois le nombre de bits des adresses de rangées et le nombre de bits des adresses de colonnes du premi \ er module de mémoire au huitième module de mémoire. A la figure 4, le nombre de bits de l'adresse chaque module de mémoire (à savoir, le nombre de bits de chaque adresse de rangée et le nombre de- bits chaque adresse de colonne) représenté par une valeur contenue dans l'ABPT 13 dépend de la capacité stockage et du type de chaque dispositif de mémoire monté sur chaque module de mémoire. Dans exemple, on suppose que le nombre de bits de l'adresse rangée qu'un quelconque dispositif de mémoire dans la plage de 10 à 13 et que le nombre de bits adresse de colonne du dispositif de mémoire est dans plage de 8 à 11. Chaque entrée de 11ABPT 13 est constituée de deux premiers bits qui représentent le nombre de bits adresse de rangée (où 1100" (binaire) représente nombre de bits est 10 (décimal) ; '101" (binaire représente que le nombre de bits est 11 (décimal) Il (binaire) représente que le nombre de bits est decimal) ; 11111, (binaire) représente que le nombre bits est 13 (décimal , et de deux seconds bits qui représentent le nombre de bits de l'adresse de colonne (où "00" (binaire) représente que le nombre de bits est 8 (décimal) ; 1101" (binaire) représente que le nombre de bits est 9 (décimal) ; "10" (binaire) représente que le nombre de bits est 10 (décimal) ; et "11" (binaire) représente que le nombre de bits est 11 (décimal . Dans cet exemple, les bits (3 - 2) représentent le nombre de bits de l'adresse de rangée, alors que les bits (1 - 0) représentent le nombre de bits de l'adresse de colonne, La figure 5 est un schéma fonctionnel représentant un exemple de la structure d'un système informatique correspondant au système de commande d'accès à la mémoire selon le mode de réalisation de la présente invention. Le système informatique comprend le processeur 1, le dispositif de commande 2, la mémoire principale 3 un dispositif d'E/S 4 (entrée/sortie), et un support d'enregistrement 5. Dans le système informatique, les modules mémoire individuels (le premier module de mémoire huitième module de mémoire) dans la mémoire principale 3 sont directement reliés au dispositif de commande de système 2 (par l'intermédiaire d'une interface de mémoire unique entre le dispositif de commande de système 2 et chacun des modules de mémoire). La figure 6 est un schéma fonctionnel représentant un autre exemple de la structure du système informatique correspondant au système de commande d'accès à la mémoire selon le mode de réalisation de la présente invention. Le système informatique représenté à la figure 6 comprend le processeur 1, le dispositif de commande de système 2 la mémoire principale 3, le dispositif d'E/S 4, le support d'enregistrement 5, une première unité d'interface de mémoire 6, et une seconde unité d'interface de mémoire 7. La première unité d'interface de mémoire 6 est constituée par un circuit LSI à relais (intégration à haute densité) et ainsi suite. Dans le système informatique, chacun des modules de mémoire (le premier module de mémoire au huitième module mémoire) dans la mémoire principale 3 est relié dispositif de commande de système 2 par l'intermédiaire d'une unité d'interface mémoire (la première unité d'interface de mémoire 6 la seconde unité d'interface de mémoire 7). Il y a deux étages d'interface de mémoire contre le dispositif de commande de système 2 et chacun des modules de mémoire. En d'autres termes, une première interface de mémoire est disposée entre le dispositif de commande de système 2 et la première unité d'interface de mémoire 6. Une deuxième interface de mémoire est disposée entre le dispositif de commande de système 2 et la seconde unité d'interface de mémoire 7. Une troisième interface de mémoire est disposée entre la première unité d'interface de mémoire 6 et chacun du premier module de mémoire et du deuxième module de mémoire. Une quatrième interface de mémoire est disposée entre la première unité d interface de mémoire 6 et chacun troisième module mémoire et du quatrième module mémoire. Une cinquième interface de mémoire est disposée entre la seconde unité d'interface de mémoire 7 chacun du cinquième module de mémoire et du sixième module de mémoire. sixième interface de mémoire disposée entre la seconde unité d'interface de memoire 7 et chacun septième module de mémoire et huitième module mémoire. La figure 7 est une vue schématique représentant un exemple de la mise en oeuvre de modules mémoire de la memoire principale 3 dans le système informatique correspondant au système de commande d acces à la mémoire selon le mode de réalisation de la présente invention (dans cet exemple, la structure système informatique représenté à la figure 7 est même que la structure de système informatique representé à la figure ). Dans cet exemple, la capacité de stockage du premier module de mémoire est 1 Go. La capacité de stockage du cinquième module de mémoire 256 Mo. La capacite de stockage du sixième module mémoire est 512 Mo. La capacité de stockage du septieme module de mémoire est 1 Go. La capacité de stockage du huitième module mémoire est 2 Go. Le deuxième module de mémoire, le troisième module de mémoire, et le quatrième module de mémoire ne sont pas mis en oeuvre. La figure 8 est un organigramme représentant un processus de la partie de détermination numéros 12 correspondant au système de commande de mémoire selon le mode de réalisation de la présente invention. Le processus comprend les étapes de détermination de savoir si un module de mémoire auquel une zone stockage a été attribuée est ou non présent sur carte (à l'étape Sl), de détermination d'un numéro carte (à l'étape S2), de détermination de savoir si module de mémoire auquel une capacité de stockage a été attribuée est ou non présent dans une pile (à l'étape S3), de détermination d'un numéro de pile (à l'étape S4), de détermination de savoir si une zone de stockage a été ou non attribuée à un module de mémoire (à l'étape S5), et de détermination d'un numéro de module de mémoire (à l'étape S6). La figure 9 est un organigramme représentant un processus de la partie de détermination d'adresses 14 correspondant au système de commande d'accès à la mémoire selon le mode de réalisation de la présente invention. Le processus comprend les étapes de détermination du nombre de bits d'une adresse de ligne pour désigner un numéro de carte, un numéro de pile, et un numéro de module de mémoire (à l'étape S10), de détermination du nombre de bits d'une adresse de colonne (à l'étape Sll), de détermination de l'adresse de colonne (à l'étape S12), de détermination d'une capacité de stockage de rangée (à l'étape S13), de détermination du nombre de bits d'une adresse de rangée (à l'étape S14), de détermination de l'adresse de rangée (à l'étape S15), et du stockage des données obtenues dans un tampon d'adresses de mise en oeuvre l'étape S16). La figure 10 est un schéma fonctionnel représentant un exemple d'une hiérarchie imbriquée du système informatique correspondant au système de commande d'accès à la mémoire selon le mode de réalisation de la présente invention. La hiérarchie imbriquée de la mémoire principale 3 représentée figures 2, 5, 6, et 7 correspond à la hiérarchie imbriquée représentée à la figure 10. Selon le mode de réalisation de la présente invention, dans la hiérarchie imbriquée correspondant au système de commande d'accès à la mémoire, à partir du niveau hiérarchique le plus élevé (dans lequel totalité de la mémoire principale 3 est traitée comme un rassemblement particulier) jusqu'au niveau hiérarchique le plus bas (dans lequel un module mémoire est traité comme un rassemblement particulier un noeud particulier dans un niveau hiérarchique particulier (à savoir, la mémoire principale 3, une carte, ou une pile dans ce mode de réalisation) est suivi par deux noeuds (à savoir, une carte, une pile, ou un module de mémoire dans ce mode de réalisation) en tant que niveau hiérarchique immédiatement inférieur. Cette hiérarchie imbriquée correspond, à la base, à structure matérielle de la mémoire principale 3 (a savoir, des cartes, des piles, et des modules de mémoire dans ce mode de réalisation). Cependant, on notera que la hiérarchie imbriquée peut être etablie en supposant des niveaux hiérarchiques logiques. Ensuite, on va expliquer le fonctionnement du système de commande d'accès à la mémoire selon le mode de réalisation de la présente invention. Dans ce mode de réalisation, on suppose que des modules mémoire ont été mis en oeuvre dans la mémoire principale 3 comme le montre la figure 7. En général, la capacité unitaire de la mémoire principale 3 est la même que la capacité de stockage des modules de mémoire les plus petits mis en oeuvre dans cette dernière. Dans cet exemple de mode de réalisation, étant donné que la capacité de stockage du cinquième module de mémoire est la plus petite parmi les modules de mémoire, la capacité unitaire est 256 Mo qui est la même que la capacité de stockage du cinquième module de mémoire. Tout d'abord, on va décrire le fonctionnement du système de commande d'accès à la mémoire effectué lorsque la BCT 11 est initialisée. Lorsque la BCT 11 est initialisée, le processeur 1 obtient des informations de mémoire de mise en oeuvre de paramétrage de BCT pour chaque module de mémoire à partir de la mémoire principale 3 et écrit les informations de mémoire de mise en oeuvre de paramétrage de BCT dans la partie d'informations de paramétrage initial 30. Les informations de mémoire de mise en oeuvre de paramétrage de BCT sont les informations qui représentent la capacité de stockage et le nombre de bits de l'adresse de rangée de chaque module de mémoire. Après cela, le processeur 1 met le signal de validation d'écriture dans le premier registre de validation d'écriture 22 à "1" (ON). A ce point, le premier dispositif de sélection 16 valide une adresse d'écriture qui est envoyée en provenance du processeur 1 correspondant à un signal de sélection de lecture/écriture qui valide l'opération d'écriture. Le signal de sélection de lecture/écriture est stocké dans le premier registre de signal de sélection de lecture/écriture 20 sous la commande du processeur 1 L'adresse d'écriture a été stockée dans le premier registre d'adresses d'écriture 21. Dans cet état, le processeur 1 initialise la 11 en utilisant les informations de mémoire de mise oeuvre de paramétrage de BCT stockées dans la partie d'informations de paramétrage initial 30 aux étapes (a) à (g) de la manière suivante : (a) En se référant à la capacité de stockage de chaque module de mémoire, le processeur 1 définit la capacité de stockage d'un module de mémoire ayant capacité de stockage la plus petite parmi les modules de mémoire mis en oeuvre en tant que capacité unitaire (b) Le processeur 1 divise la totalité de la zone de mémoire de la mémoire principale 3 par la capacité unitaire afin de définir des unités. Ainsi, la capacité de stockage d'une unité particulière est égale à la capacité de stockage des modules de mémoire ayant capacité de stockage la plus petite. (c) Le processeur 1 détermine si un module mémoire (ou des modules de mémoire) ayant une capacite de stockage (ou des capacités de stockage) non encore attribuée(s) à une quelconque autre unité est (ou sont ou non relié(s) à chacun de deux noeuds juste précédes par un noeud dans un niveau hiérarchique soumis a 'étape (c) cette fois. On notera que même si un module mémoire a été mis en oeuvre, le module de mémoire peut ou non avoir une zone de stockage non encore attribuée. (d) Quand un module de mémoire (ou des modules memoire) ayant une capacité de stockage (ou capacités de stockage) non attribuée(s) à quelconque autre unité est (ou sont) relié(s) à 1 deux noeuds, et quand un module de mémoire (ou modules de mémoire) ayant une capacité de stockage capacités de stockage) non attribuée(s) à quelconque autre unité est (ou sont) relié(s) à l'autre deux noeuds, le processeur 1 attribue de façon egale la zone de mémoire qui a été attribuée au niveau hiérarchique soumis à l'étape (c) aux deux noeuds dans niveau hiérarchique juste inférieur. (e) D'un autre cÔté, quand un module de mémoire des modules de mémoire) ayant une capacité de stockage (ou des capacités de stockage) non attribuée(s) à une quelconque autre unité est (ou sont relié(s) à l'un des deux noeuds, et qu'aucun module mémoire ayant une capacité de stockage non attribuée à une quelconque autre unité n'est relié à l'autre des deux noeuds, le processeur 1 attribue la totalité de la zone mémoire qui a été attribuée au niveau hiérarchique soumis à l'étape (c) au noeud particulier des deux noeuds dans le niveau hiérarchique juste inférieur. Le processeur 1 répète les étapes (c) à (e) pour niveaux hiérarchiques, s'il y a lieu, et pour toutes unités. Ainsi, le processeur 1 attribue la zone mémoire de chaque unité à des modules de mémoire qui sont présents dans l'unité. Selon les étapes (d) et (e), une capacité de stockage égale est attribuée aux rassemblements dans chaque niveau hiérarchique. (g) Pour une combinaison d'une unité d'un module, si une zone de mémoire est attribuee à la combinaison, le processeur 1 stocke une adresse de source - transformer en une adresse de rangée le bit V "P' qui représente un état "valide". 'adresse de source est produite sur la base de la taille des zones de mémoire attribuées aux combinaisons lune unité d'un module et de la capacité du dispositif de mémoire monté sur le module. D'un autre côté, pour une combinaison d'une unité et d'un module, si zone de mémoire n'est pas attribuée à la combinaison, le processeur 1 remet le bit V à "0" qui représente l'état "non valide". Comme cela est évident à partir de 1 explication précédente, en supposant que la capacité de stockage d'une unité particulière (capacité de stockage unitaire) est de 256 Mo, afin d'imbriquer deux cartes de manière égale, une capacité de stockage de 128 Mo devrait être attribuée de manière égale à chacune des deux cartes. De manière similaire, afin d'imbriquer deux piles de manière égale, une capacité de stockage de 64 Mo devrait être attribuée de manière égale à chacune des deux piles. De plus, afin d'imbriquer deux modules de mémoire de manière égale, une capacité de stockage de 32 Mo devrait être attribuée de maniere égale à chacun des deux modules de mémoire. Ainsi, quand des modules de mémoire ont été mis en oeuvre comme le montre la figure 7, on attribue au premier module de mémoire une zone de stockage de 128 Mo pour chaque unité de la première unité à la huitième unité. On attribue à chaque module du cinquième module de mémoire au huitième module de mémoire une zone de stockage de 32 Mo pour chaque unité de la première unité à la huitième unité. Dans l'exemple précédent, le premier module de mémoire et le cinquième module de mémoire n'ont pas de zone de stockage attribuée à la neuvième unité. Ainsi, on attribue au sixième module de mémoire une zone de stockage de 128 Mo pour la neuvième unité. On attribue au septième module de mémoire une zone de stockage de 64 Mo pour la neuvième unité. On attribue au huitieme module de mémoire une zone de stockage de 64 Mo pour la neuvième unité. Etant donné que le processus similaire est répété pour la dixième unité et pour les unités ulterieures, alors la BCT 11 ayant le contenu représenté à la figure 3 est créée. Deuxièmement, on va expliquer l'opération selon laquelle l'ABPT 13 est initialisée. Lorsque l'ABPT 13 est initialement fixée, le processeur 1 obtient des informations de mémoire de mise en oeuvre de paramétrage d'ABPT pour chaque module de mémoire à partir de la mémoire principale 3 Les informations de mémoire de mise en oeuvre de paramétrage d'A-BPT sont les informations qui représentent la capacité de stockage et le type de chaque module de mémoire (ou de chaque dispositif de mémoire) mis en oeuvre dans la mémoire principale 3. A la fois le nombre de bits de l'adresse de rangée et le nombre de bits de l'adresse de colonne représentés par les informations contenues dans chaque entrée l'ABPT 13 dépendent de la capacité de stockage et du type de chaque dispositif de mémoire qui constitue chaque module de mémoire. Dans cet exemple, comme on l'a précédemment décrit, on suppose que le nombre de bits de l'adresse de rangée est dans la plage de 0 à 13 et que le nombre de bits de l'adresse de colonne est dans la plage de 8 à 11. Lorsque le processeur 1 met un signal de validation d'écriture (informations stockées dans le second registre de validation d'écriture ) à "P', le deuxième dispositif de sélection 18 valide une adresse écriture (stockée dans le second registre d'adresses ,écriture 25) qui est envoyée en provenance du processeur 1 correspondant à un signal de sélection de lecture/écriture (informations stockées dans le second registre de signal de sélection de lecture/écriture Ainsi, le processeur 1 stocke les informations qui représentent à la fois le nombre de bits l'adresse rangée et le nombre de bits de l'adresse de colonne un dispositif de mémoire mis en oeuvre dans chaque module de mémoire dans l'entrée de l'ABPT (voir la figure 4). Troisièmement, en supposant que 11 et ABPT 13 ont été initialisées comme on l'a précédemment expliqué, une opération lacces à la memoire imbriquée va être expliquée. Lorsque le processeur 1 envoie une adresse de ligne (adresse physique) d'une zone memoire à laquelle on doit accéder, au dispositif commande de système 2, le dispositif 2 commence à acceder a la zone mémoire. Lorsque le dispositif de commande de système 2 reçoit l'adresse de ligne, 'adresse est stockée de façon temporaire dans le registre d'adresses Le processeur 1 envoie un signal de sélection de lecture/écriture qui représente un "accès a la mémoire" au dispositif de commande de système 2. Les informations du signal sont stockées dans le premier registre de signal de sélection de lecture/écriture 20 et dans le second registre de signal de sélection de lecture/écriture 24. Tout d'abord, on va décrire le processus de la partie de détermination de numéros 12 utilisant la BCT 11. Le dispositif de sélection 16 valide une adresse d'écriture reçue en provenance du registre d'adresses 10 correspondant à un signal de sélection de lecture/écriture (informations stockées dans le premier registre de signal de sélection de lecture/écriture 20) reçu en provenance du processeur 1. Le signal de sélection de lecture/écriture représente que l'accès à la mémoire est en train d'être effectué. Le premier dispositif de sélection 16 envoie l'adresse de ligne au premier décodeur 17. Le premier décodeur 17 décode un groupe de bits prédéterminé stocké dans le registre d'adresses 10. Le groupe de bits prédéterminé est, par exemple, un groupe de bits allant du bit 31 au bit 25. La partie de détermination de numéros 12 recherche dans la BCT 11 une clé du résultat provenant du décodeur 17. Le résultat est une adresse de BCT obtenue par l'opération de décodage du décodeur 17 L'adresse de BCT est une information qui représente une entrée de la BCT 11. La partie de détermination de numéros détermine un numéro de carte, un numéro de pile, et numéro de module de mémoire sur la base de données de bits retrouvées à partir de la BCT 11 (données dl entrée de la BCT 11 correspondant à l'unité à laquelle on doit accéder) et d'informations de l'adresse de ligne stockées dans le registre d'adresses 10. Dans ce mode de réalisation, on suppose que l'on accède à la mémoire principale dans une unite de 32 octets. Par conséquent, les bits (4 - 0) de 1 adresse de ligne ne sont pas utilisés pour désigner une adresse de la mémoire principale et les bits (7. 5) de l'adresse de ligne sont utilisés pour imbriquer la mémoire principale. En se référant à la figure 3, pour les unites un à huit, le premier module a un dispositif de mémoire ayant une capacité de stockage 128 Mo et chaque module du cinquième module au huitième module de mémoire a un dispositif de mémoire ayant une capacité de stockage de 32 Mo. Par conséquent, pour une valeur allant #100011 (binaire) à " 0 11 " (binaire) des bits (7 - 5) de l'adresse de ligne, on accède au premier module de mémoire. Pour une valeur de "100" (binaire) des bits (7 - 5) de l'adresse de ligne, on accède au cinquième module de mémoire. Pour une valeur de "10l" (binaire) des bits (7 - 5) de l'adresse de ligne, on accède au sixième module de mémoire. Pour une valeur de 111101, (binaire) des bits (7 - 5) de l'adresse de ligne, on accède au septième module de mémoire. Pour une valeur de "11l" (binaire) des bits (7 - 5) de l'adresse de ligne, on accède au huitième module de mémoire. La capacité de stockage d'un dispositif de mémoire dans chaque module de mémoire déterminée par une combinaison de bits de validité pour huit modules. Les bits de validité sont le bit 47, bit 41, le bit 35, bit 29, le bit 23, le bit 17, bit il, et le bit 5 parmi les bits (47 - 0) lus à partir de la BCT 11. Etant donné qu'une opération OU LOGIQUE du bit 47, du 41, du bit 35, et du bit 29 à "P', et qu'une operation OU LOGIQUE du bit 23, du 17, du bit il, du bit 5 est à "111, on détermine la carte #0 et la carte #1 ont la même capacité est de 128 Mo. Etant donné qu'une opération OU LOGIQUE du bit 47 et du 41 est à "l", et qu'une opération LOGIQUE du bit et du 29 est à l'O,-, on détermine la première pile de gauche a la totalité de la capacité de stockage la carte #0 et que la première pile droite n'a aucune capacité de stockage. Par conséquent, on determine que la première pile de gauche a une capacité stockage de 128 Mo et que le troisième module de memoire et le quatrième module de mémoire n'ont aucune capacité de stockage. Etant donné que le bit 47 est à il et que le bit 41 est à "0", on détermine que le premier module de mémoire a la totalité de la capacité stockage de la première pile de gauche et que le deuxième module de mémoire n'a aucune capacité de stockage. Par conséquent, on détermine que le premier module de mémoire a une capacité de stockage de 128 Mo que le deuxième module de mémoire n'a aucune capacité de stockage. Etant donné qu'une opération OU LOGIQUE du bit 23 et du bit 17 est à "1" et qu'une opération OU LOGIQUE du bit 11 et du bit 5 est à "l", on détermine que la seconde pile de gauche et que la seconde pile de droite ont la même capacité de stockage qui est de 64 Mo. Etant donné que le bit 23 est à "11, et que le bit 17 est à " 1 " et qu'une opération OU LOGIQUE du bit 11 et du bit 5 est à "1", on détermine que le cinquième module de mémoire et le sixième module de mémoire ont la même capacité de stockage est de 32 Mo. Etant donné que le bit 11 est à "1" que le bit 5 est à 11111, on détermine que le septième module de mémoire et le huitième module de mémoire ont la même capacité de stockage qui est de 32 Mo. Pour les neuvième et dixième unités, le sixième module a un dispositif de mémoire d'une capacité de stockage de 128 Mo et chacun des septième huitième modules de mémoire a un dispositif de mémoire ayant une capacité de stockage de 64 Mo. Par conséquent pour une valeur allant de 110001, (binaire) à "01l" (binaire) des bits (7 - 5) de l'adresse de ligne, on accède au sixième module de mémoire. Pour une valeur allant de 11100" (binaire) à 111011, (binaire) des bits - 5) de l'adresse de ligne, on accède au septième module de mémoire. Pour une valeur allant de "11V (binaire) à '1111" (binaire) des bits (7 - 5) de l'adresse de ligne, on accède au huitième module de mémoire. La capacité de stockage d'un dispositif mémoire dans chaque module de mémoire est déterminée par une combinaison de bits de validité pour huit modules. Les bits de validité sont le bit 47, le bit 41, bit 35, le bit 29, le bit 23, le bit 17, le bit 11, le bit 5 parmi les bits (47 - 0) lus à partir de la BCT 11. Etant donné qu'une opération OU LOGIQUE du bit 47, du bit 41, du bit 35, et du bit 29 est à "0" et qu'une opération OU LOGIQUE du bit 23, du bit 17, du bit 11, et du bit 5 est à ,il', on détermine que la carte #0 n'a pas de capacité et que la carte #1 a une capacité de mémoire de 256 Mo. Par conséquent, on détermine que les modules de mémoire un à quatre n'ont pas de capacité de stockage. Etant donné qu'une opération OU LOGIQUE du bit 23 et du bit 17 est à "1" et qu'une opération OU LOGIQUE du bit 11 et du bit 5 est à "l", on détermine que la seconde pile de gauche et que la seconde pile de droite ont la même capacité de stockage est de 128 Mo. Etant donné que le bit 23 est à "0" que le bit 17 est à 'Il", on détermine que le cinquieme module de mémoire n'a pas de capacité de mémoire que le sixième module de mémoire a une capacité de mémoire de 128 Mo. Etant donné que le bit 11 est à "1" et que le bit 5 est à on détermine que le septième module de mémoire et que le huitième module de mémoire ont la même capacité de mémoire qui est de 64 Mo. Pour les unités onze à quinze, chacun du septième module de mémoire et du huitième module de mémoire a un dispositif de mémoire ayant une capacité de stockage de 128 Mo. Par conséquent, pour une valeur allant de 110001, (binaire) à " 0 11 " (binaire) des bits (7 - 5) de l'adresse de ligne, on accède au septième module de mémoire. Pour une valeur allant de "100" (binaire) à 11111" (binaire) des bits (7 - 5) de l'adresse de ligne, on accède au huitième module de mémoire. La capacité de stockage d'un dispositif de mémoire dans chaque module de mémoire est déterminée par une combinaison de bits de validité pour huit modules. Les bits de validité sont le bit 47, le bit 41, le bit 35, le bit 29, le bit 23, le bit 17, le bit 11, et le bit 5 parmi les bits (47 - 0) lus à partir de la BCT 11. Etant donné qu'une opération OU LOGIQUE du bit 47, du bit 41, du bit 35, et du bit 29 est à "0" et qu'une opération OU LOGIQUE du bit 23, du bit 17, du bit 11, et du bit 5 est à "P', on détermine que la carte #0 n'a pas de capacité et que la carte #1 a une capacité de mémoire de 256 Mo. Par conséquent, on détermine les modules de mémoire un à quatre n'ont pas de capacité de stockage. Etant donné qu'une opération OU LOGIQUE du bit 23 et du bit 17 est à "0" et qu'une opération OU LOGIQUE du bit 11 et du bit 5 est à "l", on détermine que la seconde pile de gauche n'a pas de capacité de stockage et que la seconde pile de droite une capacité de stockage de 256 Mo. Par conséquent, on détermine que le cinquième et le sixième modules de mémoire n'ont pas de capacité de stockage. Etant donné que le bit 11 est à 'Il" et que le bit 5 est à Il 11, on détermine que le septième module de mémoire et que le huitième module de mémoire ont la même capacité de mémoire qui est de 128 Mo. Pour les unités seize à dix-neuf, le huitième module de mémoire a un dispositif de mémoire ayant une capacité de stockage de 256 Mo. Par conséquent, pour une valeur allant de '1000" (binaire) à "11l', (binaire) bits (7 - 5) de l'adresse de ligne, on accède au huitième module de mémoire. La capacité de stockage d'un dispositif de memoire dans chaque module de mémoire est déterminée par une combinaison de bits de validité pour huit modules. Les bits de validité sont le bit 47, le bit 41, le 35), bit 29, le bit 23, le bit 17, le bit 11, et bit 5 parmi les bits (47 - 0) lus à partir de la il. Etant donné qu'une opération OU LOGIQUE du bit du 41, du bit 35, et du bit 29 est à "0" et 'une operation OU LOGIQUE du bit 23, du bit 17, du il, et du bit 5 est à 11111, on détermine que la carte n'a de capacité et que la carte #1 a une capacité de memoire de 256 Mo. Par conséquent, on détermine les modules de mémoire un à quatre n'ont pas de capacité de stockage. Etant donné qu'une opération OU LOGIQUE du 23 et du bit 17 est à 110" et qu'une opération OU LOGIQUE du bit 11 et du bit 5 est à "1", on détermine la seconde pile de gauche n'a pas de capacité de stockage et que la seconde pile de droite a une capacité de stockage de 256 Mo. Par conséquent, on determine que le cinquième et le sixième modules de memoire n'ont pas de capacité de stockage. Etant donné le bit 11 est à "C" et que le bit 5 est à on determine que le septième module de mémoire n'a de capacité de stockage et que le huitième module de mémoire a une capacité de stockage de Mo. Le numéro de la carte à laquelle doit accéder, le numéro de la pile à laquelle on doit accéder, et le numéro du module de mémoire auquel on doit accéder sont déterminés sur la base d'un élément de données constituées de 48 bits lues à partir de BCT 11 et de l'adresse de ligne. Ce qui suit est une explication du procédé de détermination des numéros précédents. Dans l'explication qui va suivre, on va prendre comme exemple un cas dans lequel la neuvième entrée de la BCT 11 est lue et dans lequel la valeur des bits (7 - 5) de l'adresse de ligne est '1101". Parce que l'accès à la mémoire est exécuté dans une unité de 32 octets, les bits (4 - 0) ne sont pas utilisés. Premièrement, la partie de détermination de numéros 12 détermine si chaque carte a ou non au moins un module de mémoire auquel une zone de mémoire est attribuée (à l'étape Sl). A l'étape Sl, si une opération OU LOGIQUE du bit 47, du bit 41, du bit 35, et du bit 29 est à 111", alors on détermine qu'il y a au moins un module de mémoire auquel une zone de mémoire est attribuée dans la première carte. De manière similaire, si une opération OU LOGIQUE du bit 23, du bit 17, du bit 11, et du bit 5 est à 111", alors on détermine qu'il y a au moins un module de mémoire auquel une zone de mémoire est attribuée dans la seconde carte. Dans ce cas, parce que les deux opérations OU LOGIQUE sont à "l", on détermine que première carte et la seconde carte ont au moins module de mémoire auquel une zone de mémoire est attribuée. Ici, la carte à laquelle on doit accéder est déterminée sur la base du bit 7 de l'adresse de ligne Dans cas, parce que le bit 7 est à 1'l", on devrait accéder à la seconde carte. Si une seule carte comporte au moins un module de mémoire auquel une zone mémoire est attribuée et que l'autre carte ne comporte pas module de mémoire auquel une zone de mémoire est attribuée, alors on devrait accéder à la première carte sans tenir compte du bit 7 (à l'étape S2). Ensuite, la partie de détermination de numéros 12 détermine si chaque pile dans la carte déterminee possede ou non au moins un module de mémoire auquel zone mémoire est attribuée (à l'étape S3). A l'étape S3, une opération OU LOGIQUE du bit 23 et du bit est "l", alors on détermine qu'il y a au moins module de mémoire auquel une zone de mémoire est attribuée dans la seconde pile de gauche. De manière similaire, si une opération OU LOGIQUE du bit 11 et du bit est à "l", alors on détermine qu'il y a au moins un module de mémoire auquel une zone de mémoire attribuée dans la seconde pile de droite. Dans ce parce que les deux opérations OU LOGIQUE sont à "1", on détermine que la seconde pile de gauche et la seconde pile de droite ont au moins un module de mémoire auquel une zone de mémoire est attribuée. Ici, la pile à laquelle on doit accéder est déterminée sur la base du bit 6 de l'adresse de ligne si le bit 5 a été utilisé pour déterminer la carte à laquelle on doit accéder. D'un autre côte, la pile à laquelle on doit accéder est déterminée la base du bit 7 de l'adresse de ligne si le bit 7 n'a pas été utilisé pour déterminer la carte à laquelle on doit accéder. Dans ce cas, le bit 7 a été utilisé et le bit 6 est à "0", on devrait accéder à la seconde pile de gauche. Si une seule pile possède au moins un module de mémoire auquel une zone de mémoire est attribuée et que l'autre pile n'a pas de module de mémoire auquel une zone de mémoire est attribuée, alors on accède à la première pile sans tenir compte du bit concerné, c'est- à-dire le bit 6 ou le bit 5 (à l'étape S4). Ensuite, la partie de détermination numéros 12 détermine si une zone de mémoire a été ou attribuée à chaque module de mémoire dans la pile déterminée (à l'étape S5). A l'étape S5, si le bit est à "111, alors on détermine qu'une zone de mémoire attribuée au cinquième module de mémoire. De manière similaire, si le bit 17 est à "P', alors on détermine qu'une zone de mémoire est attribuée au sixième module de mémoire. Dans ce cas, parce que le bit 23 est à "0" et que le bit 17 est à "P', on détermine qu'une zone de mémoire est attribuée seulement au sixième module de mémoire. Dans ce cas, on détermine que le module de mémoire auquel on doit accéder est le sixième module de mémoire sans utiliser le bit 5 de l'adresse de ligne. En conséquence, les bits (16 - 12) de neuvième entrée sont lus à partir de la BCT 1 en tant ,adresse de source à transformer en adresse de rangée. Ensuite, on va expliquer le processus la partie détermination d'adresses 14 en utilisant 'ABPT 13. Le deuxième dispositif de sélection 18 valide les resultats déterminés de la partie de détermination de numéros 12 (à savoir, le numéro de carte, numéro de pile, et le numéro de module de mémoire) corr.espondant - un signal de sélection de lecture/écriture (OU informations stockées dans le second registre de signal sélection de lecture/écriture 24) representant que 'on est en train d'accéder à la mémoire principale, et envoie les résultats déterminés au second décodeur 19. il le signal de sélection de lecture/ecriture est reçu en provenance du processeur 1. Le second décodeur 19 décode le numéro de carte, numéro de pile, et le numéro de module de mémoire determinés par la partie de détermination de numéros La partie de détermination d'adresses recherche dans l'ABPT 13 une clé des résultats décodés. La partie de détermination d'adresses 14 détermine adresse de mise en oeuvre (à la fois une adresse de rangée et une adresse de colonne auxquelles on doit accéder) sur la base des informations représentant à la fois le nombre de bits de l'adresse de rangée et le nombre de bits de l'adresse de colonne, dans lesquelles les informations sont retrouvées à partir de 11ABPT 13, 1 1 adresse de ligne qui a été reçue en provenance du processeur 1 et stockée dans le registre adresses 10, et l'adresse de source qui a été lue à partir de la BCT 11 par partie de détermination de numéros 12. Ensuite, en se référant à l'organigramme représenté à la figure 9, on va décrire un processus de détermination d'adresse de ce type. Dans l'explication qui va suivre, on suppose que les donnees "1000" (binaire) ont été écrites -dans une entrée l'ABPT 13 correspondant au sixième module de mémoire voir la figure 4). La partie de détermination d'adresses 14 détermine quels bits de l'adresse de ligne ont été utilisés pour désigner le numéro de carte, le numéro de pile et le numéro de module de mémoire (à l'étape S10). Selon le mode de réalisation de la présente invention, étant donné que le nombre de cartes égal à deux, lequel peut être représenté par un seul bit ; le nombre de piles dans une carte est deux, lequel peut être représenté par un seul bit ; et le nombre de modules de mémoire dans une seule pile est deux, lequel peut être représenté par un seul bit, afin de designer un numéro de carte, un numéro de pile, et un numéro de module de mémoire, trois bits prédéterminés de l'adresse de ligne sont utilisés (comme on l'a précédemment décrit, on suppose que les bits (7 - 5) sont utilisés dans cet exemple). Après cela, la partie de détermination d'adresses 14 détermine le nombre de bits de l'adresse de colonne sur la base d'informations dans l'entrée de l'ABPT 13 qui correspondent au module de mémoire ayant le numéro de module de mémoire déterminé par la partie de détermination de numéros 12 (à l'étape S11), et détermine l'adresse de colonne à envoyer à la mémoire principale 3 avec le nombre de bits déterminés (à l'étape S12). Dans cet exemple, étant donné que les bits (1 - 0) de l'entrée concernée de l'ABPT 13 ( 'entrée correspondant au sixième module de mémoire) sont 11001, (binaire) , le nombre de bits de l'adresse de colonne est égal à 8. Ainsi, les bits (15 - 8) de l'adresse de ligne (les bits (15 - 8) sont les huit bits juste précédés par les bits (7 - 5) en tant que resultats déterminés à l'étape S10) sont combinés bits supérieurs de "00V (binaire), ayant pour conséquence une adresse de colonne qui est réellement envoyée à la mémoire principale 3. La notation de "000 - A(15 - 8)11 représentée à la figure 9 représente l'adresse de colonne. La raison pour laquelle les trois bits d'ordre élevé sont ajoutés est que l'adresse de mise en oeuvre qui est envoyée à la mémoire principale 3 contient une adresse de colonne allant jusqu'à 11 bits. Après cela, la partie de détermination d'adresses 14 détermine une capacité de stockage de rangée, laquelle est définie en tant que capacité de stockage de la zone de stockage attribuée au module de mémoire par rapport à la zone de mémoire à laquelle on doit accéder par une adresse de rangée, sur la base du numéro de carte, du numéro de pile, et du numero de module de mémoire qui sont détermines par la partie de détermination de numéros 12. La partie de détermination d'adresses 14 détermine également quels bits de l'adresse de source (données de cinq bits qui vont être transformées en adresse de rangée du module de memoire (dans cet exemple, le sixième module de mémoire devraient être utilisés sur la base de la capacité de stockage de rangée afin de créer une adresse de rangée (à l'étape S13). En d'autres termes, si la capacité de stockage de rangée est de 32 Mo, les deux bits d'ordre inférieur de l'adresse de source sont utilisés pour créer une adresse de rangée. Si la capacité de stockage de rangée est de 64 Mo, les trois bits d'ordre inférieur de l'adresse de source sont utilisés pour créer une adresse de rangée. Si la capacité de stockage de rangée est de 128 Mo, les quatre bits d'ordre inférieur de l'adresse de source sont utilisés pour créer une adresse de rangée. Si la capacité de stockage de rangée est de 256 Mo, tous les bits de l'adresse de source sont utilisés pour créer une adresse de rangée réelle. Dans cet exemple, étant donné que la capacité de stockage de rangée est de 128 Mo, les quatre bits d'ordre inférieur de l'adresse de source sont utilisés. Après cela, la partie de détermination d'adresses 14 détermine le nombre de bits de l'adresse de rangée sur la base de la valeur des bits (3 - 2) de 1 entrée concernée de l'ABPT 13 (à l'étape S14), et détermine une adresse de rangée à envoyer à la mémoire principale 3 sur la base des résultats déterminés aux étapes S13 et S14 ' l'étape S15). Dans cet exemple, étant donné que les bits 3 - 2) de l'entrée concernée de 11ABPT 13 sont '11V (binaire), le nombre de bits de l'adresse de rangée est égal à 12. Ainsi, bits (23 - 16) de l'adresse de ligne (les bits 16) sont les huit bits juste précédés par les bits (15 - 8) utilisés pour déterminer l'adresse de colonne à l'étape S12) sont combinés à quatre bits supérieurs qui sont les mêmes que les quatre bits inférieurs de l'adresse de source. De plus, les bits combines sont combinés au bit le plus élevé de "01', ayant pour conséquence une adresse de rangée qui est réellement envoyée à la mémoire principale 3. La notation de "O-BCT(3 - 0) - A(23 - 16) " représentée à la f igure 9 représente l'adresse de rangée. La raison pour laquelle les cinq bits d'ordre élevé sont ajoutés est l'adresse de mise en oeuvre qui est envoyée à la mémoire principale 3 contient une adresse de colonne allant jusqu'à 13 bits. Enfin, l'adresse de mise en oeuvre comprenant à la fois l'adresse de colonne obtenue à l'étape S12 et l'adresse de rangée obtenue à l'étape S15 est stockée dans un tampon du groupe de tampons d'adresses de mise en oeuvre 15 (à l'étape S16). Ici, l'adresse de mise en oeuvre comprend également un numéro de carte, un numéro de pile, et un numéro module de mémoire envoyés en provenance de la partie détermination de numéros 12. Le troisième dispositif de sélection 28 sélectionne l'une des adresses de mise en oeuvre stockées dans le groupe tampons d'adresses de mise en oeuvre 15 sur la base d'un signal d'arbitrage de sortie en provenance de partie d'arbitrage de sortie de mémoire principale 2 et amène l'adresse de mise en oeuvre sélectionnée à mémoire principale 3. La partie d'arbitrage de sortie de mémoire principale 29 arbitre une sortie provenant du troisième dispositif de sélection 8 en utilisant, par exemple, un procédé à séquence periodique. Etant donné que le procédé à séquence périodique est utilisé, on peut empêcher l'accès intensif au même banc. (2) Modes de réalisation modifiés Le système de commande d'accès à la mémoire selon le mode de réalisation base peut être modifié selon les modifications (a) (b), de la manière suivante : (a) Dans le mode de réalisation de base, la BCT 11 et 11ABPT 13 sont initialisées sous la commande du processeur 1. Cependant, après la délivrance d'une commande par le processeur 1 pour initialiser la BCT 11 et l'ABPT 13 au dispositif de commande de système 2, le dispositif de commande de système 2 peut fixer initialement la BCT 11 l'ABPT 13. (b) L'arbitrage de sortie par la partie d'arbitrage de sortie de mémoire principale 29 peut être effectué en utilisant un procédé autre le procédé à séquence périodique. Comme on l'a précédemment décrit, selon la présente invention, les effets suivants sont obtenus. Premièrement, étant donné que le processeur accède à chaque unité de la mémoire principale, la mémoire principale peut être étendue unité par l'unité, même s'il y a une pluralité de modules de mémoire ayant des capacités de stockage différentes, ils peuvent être imbriqués de manière égale. C'est parce que la BCT est initialisée en considérant la hiérarchie imbriquée et lorsque l'on accède à la mémoire principale, la mémoire prJ I -ncipale est imbriquée par le processus de la partie de détermination de numéros en utilisant la BCT. Deuxièmement, même si une pluralité de modules de mémoire ayant des capacités de stockage différentes ont été mis en oeuvre, une adresse mise en oeuvre ne varie pas à la frontière entre une adresse où une zone de stockage existe et une adresse où une zone de stockage n'existe pas. De plus, on évite qu'une adresse de mise en oeuvre n'indique une zone de mémoire utilisée, et également on évite qu'une adresse de mise en oeuvre n'indique une pluralité de zones de mémoire utilisées. C'est parce que chaque entrée de la BCT contient non seulement des adresses de source de modules de mémoire mais également des bits de validité, chacun représentant si un dispositif de mémoire est ou non mis en oeuvre dans chaque module de mémoire, et lorsque l'on indique qu'un certain module de mémoire ne comporte pas de dispositif de mémoire, un module de mémoire de ce type est exclu d un processus d'imbrication. Troisièmement, même si le nombre de modules de mémoire ayant chacun un dispositif de mémoire n'est pas une puissance de 2 (par exemple, le nombre de modules de mémoire de ce type est 3, 5, 6, ou la mémoire principale peut être imbriquée sans tenir compte du nombre de modules de mémoire parce que la BCT est utilisée pour l'imbrication. Bien que la présente invention ait eté représentée et décrite en se référant au meilleur mode de réalisation de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que ce qui précède et différents autres changements, omissions et ajouts dans la forme et les détails de cette dernière peuvent être apportés en sein sans s'écarter de l'esprit ni de l'étendue de la présente invention. REVENDICATIONS 1 . Système de commande d'accès à mémoire (2) pour imbriquer de manière hiérarchique mémoire (3) en une unité de modules de mémoire et accéder à la mémoire (3), caractérisé en ce qu'il comprend : une table de commandes de banc (11)- ayant des entrées correspondant à des unités, chacune des entrées contenant des données pour une pluralité des modules de mémoire, lesdites données pour chacun desdits modules de mémoire ayant un bit de présence et une adresse de source à transformer en une adresse de rangée pour le module de mémoire concerné, ledit bit de présence représentant si un dispositif de mémoire est ou non monté sur le module de mémoire concerné ; une table de positions de bit d'adresse (13) contenant des informations qui représentent à la fois le nombre de bits de l'adresse de rangée et le nombre de bits de l'adresse de colonne d'un dispositif de mémoire, s'il y a lieu, monté sur chacun desdits modules de mémoire ; un décodeur (17) pour obtenir le numero de l'unité à laquelle on doit accéder sur la base dl adresse de ligne qui est amenée en provenance d'une source d'accès ; une partie de détermination de numeros (12) pour déterminer le module de mémoire auquel doit accéder sur la base de ladite adresse de ligne du bit de présence dans les données contenues dans entrée de ladite table de commandes de banc (11) ayant numéro obtenu par ledit décodeur (17) ; et une partie de détermination d'adresses pour rechercher dans ladite table de positions bit d'adresse (13) les informations qui représentent à la fois nombre de bits de l'adresse de rangee le nombre bits de l'adresse de colonne du dispositif de mémoire monté sur le module de mémoire détermine par ladite partie de détermination de numéros ( r en plus pour déterminer à la fois l'adresse de -rangee et l'adresse de colonne du module de mémoire auquel on doit acceder sur la base de ladite adresse ligne, d'une adresse de source à transformer en adresse de rangée module de mémoire auquel on doit acceder, ladite adresse de source étant incluse dans données contenues dans l'entrée ayant le numéro obtenu par ledit decodeur (17), et les informations recherchées représentant à la fois le nombre de bits de 'adresse de rangée et le nombre de bits de l'adresse de colonne. 2. Système de commande d'accès à la mémoire (2) selon revendication 1, caractérisé en ce qu'il comprend, de plus : groupe de tampons (15) pour stocker une pluralité d'adresses de mise en oeuvre, chacune d'elles étant constituée par le numéro du module de mémoire déterminé par ladite partie de détermination de numéros (12) par l'adresse de rangée et l'adresse de colonne déterminées par ladite partie de détermination d'adresses (14) ; et un dispositif d'arbitrage (29) pour arbitrer la pluralité d'adresses de mise en oeuvre stockées dans ledit groupe de tampons (15). 3. Système de commande d'accès à la memoire (2) selon la revendication 1, caractérisé en qu'une capacité de stockage égale est attribuée à chacune des unités. 4. Système de commande d'accès à la memoire (2) selon la revendication 1, caractérisé en que la capacité de stockage de chacune des unités est la même que la capacité de stockage d'un module de mémoire ayant la capacité de stockage la plus petite. 5. Système de commande d'accès à la memoire (2) selon la revendication 1, caractérisé en que la hiérarchie des modules de mémoire a une structure arborescente à deux branches. 6. Système de commande d'accès à la memoire (2) selon la revendication 1, caractérisé en qu'une capacité de stockage égale est attribuée à des rassemblements dans le même niveau hiérarchique pour chacune desdites unités.