Brevet FR2797700A1 — publié le 20010223

LECTEUR DE CARTE A PUCE PROGRAMMABLE La présente invention concerne un lecteur de carte à puce comprenant un microprocesseur, une mémoire programmable électriquement et un connecteur comprenant des contacts agencés pour relier des ports du microprocesseur à des plages de contact d'une carte puce. La présente invention concerne notamment les lecteurs de carte à puce appelés ilvisionneuses" ("viewers"), du type illustré sur la figure 1, comprenant un boîtier 2 de faible dimension, un afficheur 3 et une fente 4 introduction d'une carte à puce 5. Ce type de lecteur 1 fait l'objet de diverses applications et permet par exemple d'afficher le nombre d'unités restant dans une carte téléphonique, la quantité d'argent disponible dans une carte à puce du type porte-monnaie électronique, etc.. En raison de sa taille réduite, le lecteur 1 se présente parfois sous la forme d'un porte-clés, comme on le voit sur la figure 1. Comme illustré sur la figure 2, on trouve généralement dans un tel lecteur 1 une carte à circuit imprimé 10 sur laquelle est agencé un microprocesseur 11, l'afficheur 3, un connecteur 12 de carte à puce, un interrupteur de fin de course 13 et une pile électrique 14 assurant l'alimentation électrique du microprocesseur 11. Le connecteur 12, généralement à friction, comprend des plages métalliques 12-i agencées pour coïncider avec les plages de contact 5-i d'une carte à puce 5 insérée dans le lecteur. L'interrupteur de fin de course 13 est connecté des ports DTC1, DTC2 du microprocesseur 11 et permet à ce dernier de détecter l'insertion ou le retrait de la carte à puce 5. Le microprocesseur 11 est généralement du type microcontrôleur et incorpore sur la même puce de silicium, outre une unité centrale 15 (CPU), divers éléments périphériques. Ces éléments comprennent notamment un plan mémoire 16, un premier groupe 17 et un second groupe 18 de ports d'entrée/sortie. Le premier groupe 17 désigne des ports du microprocesseur dédiés aux communications avec les cartes à puce, . sont reliés électriquement au connecteur 12. Le second groupe 18 désigne divers autres ports du microprocesseur 11, notamment les ports DTC1, DTC2 susmentionnés. Le plan mémoire 16 comprend généralement une mémoire programme volatile 16-1 dans laquelle est charge le programme application du lecteur, et une mémoire vive 16-2 de type RAM pour le stockage temporaire de données pendant la lecture d'une carte à puce. Le programme application du lecteur comprend généralement les paramètres de communication avec une carte à puce (type de carte devant etre lue, protocole de communication, emplacement des données à lire, ... et les opérations à effectuer lorsqu'une carte est insérée. En pratique, la mémoire programme 16-1 peut être mémoire programmable et effaçable électriquement de type EEPROM ou FLASH, ou une mémoire morte de type ROM. Comme cela est bien connu de l'homme de l'art, les mémoires EEPROM présentent l'avantage, par rapport aux mémoires ROM, de pouvoir être effacées et programmées à volonté par l'intermédiaire de ports du microprocesseur, par exemple des ports ISP-SEL, ISP-DATA, ISP-CK représentés sur la figure 2. Le port ISP-SEL permet de placer le microprocesseur dans le mode ISP ("In Situ Programming") . Lorsque le microprocesseur est dans le mode ISP, le port ISP-CK délivre un signal d'horloge de synchronisation et le port ISP-DATA reçoit sous forme série les données de programmation de la mémoire 16-1. Toutefois, ces facilités de programmation offertes par les microprocesseurs à mémoire EEPROM ne sont pas utilisées dans les lecteurs à faible coût du type décrit ci-dessus. La prévision d'un connecteur spécifique permettant d'accéder aux ports ISP augmente en effet le prix de revient des lecteurs et ne siavère pas judicieuse. On préfère utiliser un microprocesseur pourvu d'une mémoire ROM conventionnelle qui est programmée au stade du test électrique, lorsque les circuits intégrés sont encore présents collectivement sur une tranche de silicium. En cas de production excédentaire ou de changement d'application de dernière minute, les cartes à circuit imprimé qui ont été assemblées inutilement sont mises au rebut et de nouvelles cartes sont fabriquées avec des microprocesseurs programmés de façon adéquate. La présente invention vise à pallier cet inconvénient. Plus particulièrement, la présente invention vise un lecteur de carte à puce comprenant une mémoire programmable et effaçable électriquement et un procédé pour programmer ou reprogrammer cette mémoire sans qu'il soit nécessaire de prévoir un connecteur spécifique. Cet objectif est atteint par un procédé pour charger un programme dans la mémoire d'un lecteur de carte à puce comprenant un microprocesseur et un connecteur comportant des contacts agencés pour relier des ports du microprocesseur à des plages de contact d'une carte à puce, comprenant une étape consistant à envoyer au microprocesseur des données de programmation de la mémoire par l'intermédiaire du connecteur, en insérant dans le lecteur une carte à puce factice comprenant des plages de contact standard reliées tout en partie par des fils électriques à un dispositif de contrôle du processus de programmation de la mémoire. Selon un mode de réalisation, au moins un signal ou commande nécessaire au déclenchement du processus de programmation de la mémoire est applique au microprocesseur par l'intermédiaire d'une plage de contact de la carte factice choisie parmi les plages de contact C4 et C8 prévues par la norme ISO 7816. Selon un mode de réalisation, au moins un signal ou commande nécessaire au déclenchement du processus de programmation de la mémoire est applique au microprocesseur par l'intermédiaire d'une plage de contact supplémentaire agencée sur la carte factice à proximité des plages de contact standard de carte à puce. Selon un mode de réalisation, le procédé comprend une étape préliminaire de remise à zéro du microprocesseur réalisée au moyen d'un système interne au microprocesseur, agencé pour délivrer un signal de remise à zéro à la mise sous tension du microprocesseur, et au moyen d'un interrupteur de fin de course agencé pour mettre le microprocesseur sous tension lorsqu une carte est insérée dans le lecteur. Selon un mode de réalisation, la carte factice comprend un circuit adaptateur de la tension signaux émis ou envoyés au microprocesseur, le circuit adaptateur recevant d'une part une tension d'alimentation et une référence de potentiel du microprocesseur par 'intermédiaire des plages de contact standard de la carte factice, et d'autre part une tension d'alimentation et une référence de potentiel du dispositif de contrôle. Selon un mode de réalisation, le lecteur comprend une mémoire vive, une mémoire programmable et effaçable électriquement et une mémoire morte, le procédé comprend une étape consistant à charger un premier programme dans la mémoire vive du lecteur, pendant laquelle le microprocesseur est contrôlé par un programme présent dans la mémoire morte, et une étape consistant à charger un second programme dans la mémoire programmable électriquement, pendant laquelle le microprocesseur est contrôlé par le premier programme. La présente invention concerne également un lecteur carte à puce comprenant un microprocesseur, une mémoire programmable électriquement, un connecteur comportant des contacts agencés pour relier des ports du microprocesseur à des plages de contact d'une carte à puce, et des moyens pour charger un programme dans la mémoire programmable par l'intermédiaire du connecteur et l'intermédiaire de ports du microprocesseur servant normalement à communiquer avec une carte à puce. Selon un mode de réalisation, au moins contact connecteur est relié électriquement à une entrée du microprocesseur prévue pour recevoir un signal ou une commande nécessaire au déclenchement d'un processus de chargement d'un programme dans la mémoire du lecteur. Selon un mode de réalisation, le contact correspond par son agencement dans le connecteur à plage de contact standard de carte à puce choisie parmi plages C4 et C8 prévues par la norme ISO. Selon un mode de réalisation, le contact correspond par son agencement dans le connecteur à une plage de contact non standard agencée sur une carte factice à proximité des plages de contact standard de carte à puce. Ces objets, caractéristiques et avantages de la présente invention seront exposés plus en détail dans la description suivante du procédé selon l'invention et de divers exemples de réalisation de lecteurs carte à puce selon l'invention, faite à titre non limitatif en se reférant à la norme ISO 7816 et en relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite représente un lecteur de carte à puce de type "visionneuse", - la figure 2 précédemment décrite représente schématiquement la structure interne du lecteur de la figure 1, - la figure 3 représente schématiquement un premier mode de réalisation d'un lecteur de carte à puce selon 1 invention et illustre le procédé selon l'invention, - la figure 4 représente un adaptateur de tension agencé dans une carte factice selon l'invention, - les figures SA à 5D représentent des signaux et des commandes appliqués au lecteur de la figure 3 pour déclencher un processus de programmation, - la figure 6 représente le plan mémoire du microprocesseur de la figure 3 et illustre un aspect du procédé selon l'invention, - la figure 7 est un chronogramme résumant le procédé illustré par la figure 6, - la figure 8 représente schématiquement un second mode de réalisation d'un lecteur de carte puce selon l'invention, et - la figure 9 représente schématiquement un troisième mode de réalisation d'un lecteur de carte à puce selon l'invention. Comme illustré sur la figure 3, le procédé selon l'invention consiste à programmer ou reprogrammer un lecteur 30 de carte à puce au moyen d'une carte à puce factice 40 insérée dans le lecteur 30, la carte factice 40 étant connectée par des fils électriques 41 à un dispositif de contrôle du processus de programmation, ou programmeur 50, en soi classique. La carte factice 40 comprend ici huit plages de contacts standard Cl à CB prévues par la norme ISO 7816, reliées aux fils électriques 41 par l'intermédiaire d'un circuit adaptateur de tension 42. Le lecteur 30 comprend de façon classique un microprocesseur 31 et un connecteur 32 agencés sur une carte circuit imprimé 33. Le microprocesseur 31 comprend une mémoire programme du type effaçable et programmable électriquement et comporte un port ISP-SEL pour la sélection du mode ISP (programmation de la mémoire). Le microprocesseur 31 comprend également des ports Pl, P2, P3, P5, P6, P7 dédiés aux communications avec des cartes à puce. Les ports Pl-P3, P5-P7 sont reliés électriquement à des contacts cl-c3, c5-c7 du connecteur 32, par exemple au moyen de broches bl-b3, b5-b7 du connecteur 32 soudées sur la carte à circuit imprimé 33. Les contacts cl-c3, c5-c7 correspondent, par leur agencement, aux plages de contact standard Cl-C3, C5-C7 d'une carte à puce. Toujours de façon classique, le microprocesseur 31 comporte une entrée de remise zéro RESET, des ports DTC1, DTC2 connectés à un interrupteur de fin de course 34, ainsi qu'une borne d'alimentation électrique VDD et une borne de masse GND connectées respectivement à l'anode et la cathode d'une pile électrique 35. Selon l'invention, le port ISP-SEL et la borne RESET du microprocesseur sont connectés à des contacts c4 et c8 du connecteur 32, ici par l'intermédiaire de broches b4 et b8. Les contacts c4, c8 correspondent, par leur emplacement, aux plages de contact standard C4, C8 une carte à puce. Ces plages étant généralement non utilisées dans les communications avec les cartes puce (réservées par ISO 7816-2 à l'ISO/CEI JTC 1/SC 17) on les utilise selon l'invention pour accéder à distance, par 'intermédiaire de la carte factice 40 et du connecteur au port ISP-SEL et à la borne RESET. D'autre part, lorsque le microprocesseur 31 est dans le mode ISP, les ports Pl, P3, P5 et P7 sont utilisés en tant que ports ISP de la manière décrite par le tableau 1 ci-après. Tableau 1 Port Contacts Usage classique du port Usage du port en mode ISP Iso (selon ISO 7816) (selon l'invention) ci (VCC) Délivre la tension d'alimentation Délivre la tension VDD électrique d'une carte à puce P2 C2 (RST) Délivre le signal de remise à zéro d'une non utilisé carte à puce P3 C3 (CLK) Emet le signal d'horloge d'une carte à Port ISP-CK puce P5 C5 (GND) Référence de masse Masse ISP P6 C6 (VPP) Délivre la tension de programmation non utilisé VPP d'une carte à puce P7 C7 (1/0) Port série pour l'émission/réception de Port ISP-DATA données avec une carte à puce Dans le mode ISP, le port Pl délivre la tension VDD fournie par la pile électrique 35 et le port P5 délivre la masse GND du microprocesseur. La tension VDD et la masse GND sont envoyées au circuit 42 pour l'adaptation en tension des signaux reçus ou émis par le microprocesseur 31. Le port P3, utilisé en tant que port ISP-CK, délivre le signal d'horloge CK permettant au programmeur 50 de synchroniser les données qu'il envoie au microprocesseur. Le port P7, utilisé en tant que port ISP-DATA, reçoit les données de programmation envoyées par le programmeur 50. La figure 4 représente un exemple de réalisation du circuit adaptateur 42. Le circuit 42 est interposé sur les lignes de transmission ISP-CK (envoi du signal d'horloge CK au programmeur 50), 1 SP-DATA (envoi des données de programmation au microprocesseur), ISP-SEL (envoi d'une commande de sélection du mode ISP au microprocesseur), et RESET (envoi du signal de remise à zéro du microprocesseur) . Le circuit 42 reçoit d'un côté la tension VDD et la masse GND du microprocesseur 31 et d'un autre côté la tension d'alimentation VDDE et la masse GNDE du contrôleur 50. Les masses GND et GNDE sont connectées ensemble. L'adaptation en tension est assurée de façon simple par des transistors Tl T4 de type PMOS dont la source est connectée à la tension VDD OU VDDE par l'intermédiaire d'une résistance de forte valeur Rl à R4. La grille de chaque transistor Tl à T4 est connectée à une ligne de transmission du côté où le signal est émis, tandis que la source de chaque transistor est connectée à une ligne de transmission du côté le signal est envoyé. En pratique, le circuit 42 est susceptible de divers autres modes de réalisation et peut notamment être agencé à l'intérieur du programmeur 50 plutôt que sur la carte factice 40. Egalement, le circuit 42 peut n'être pas nécessaire si la tension VDDE du programmeur 50 est compatible avec la tension VDD du microprocesseur 31. On décrira maintenant plus en détail un exemple de mise en #uvre du procédé de l'invention. Les figures 5A 5D illustrent une séquence de programmation du microprocesseur 31 et représentent respectivement les signaux appliqués sur la borne RESET et sur les ports ISP-SEL, ISP-DATA (port P7), ainsi que les signaux émis par le port ISP-CK (port P3). Au cours d'une étape Sl, le programmeur 50 applique sur la borne RESET du microprocesseur 31 un signal de remise zéro (fig. 5A) , par exemple un signal à 1. Le signal RESET est ensuite remis à 0 pour que le microprocesseur démarre. Au cours d'une étape S2, le programmeur 50 applique sur le port ISP-SEL un nombre d'impulsions prédéterminé (fig. 5B), représentant par convention une commande "ISPSEL" d'activation du mode ISP. Le microprocesseur reconnaît la commande ISPSEL et passe dans le mode ISP. Ainsi, au cours d'une étape S3, le microprocesseur délivre le signal d'horloge CK sur le port ISP-CK (fig. 5D) ainsi que la tension VDD et la masse GND sur les ports Pl et P5. Le programmeur 50 envoie les données de programmation sur le port ISP-DATA en synchronisation avec le signal d'horloge CK, et le microprocesseur charge les données reçues dans sa mémoire. La figure 6 représente le plan mémoire 36 du microprocesseur 31 et illustre en relation avec le chronogramme de la figure 7 un mode de réalisation préféré du procédé de l'invention offrant une grande souplesse de programmation du microprocesseur. Le plan mémoire 36 comprend une mémoire morte 37 de type ROM, une mémoire effaçable et programmable électriquement 38 de type EEPROM ou FLASH et une mémoire vive 39 de type RAM. La mémoire morte 37 comprend un programme racine PGRBOOT actif à chaque démarrage du microprocesseur 31. Après la remise zéro du microprocesseur (étape Sl), le programme PGRBOOT assure la détection de la commande ISPSEL sur le port ISP-SEL (étape S2) et fait passer le microprocesseur 31 dans le mode ISP (étape S3). Selon l'invention, le programme PGRBOOT charge les données reçues sur le port ISP-DATA dans la mémoire vive 39. On charge de cette manière dans la mémoire vive 39 un programme PGR1 qui n'est pas un programme application du lecteur mais un programme de chargement, dans la mémoire EEPROM 38, d'un programme application PGR2. Lorsque le programme PGR1 a été chargé dans la mémoire vive 39 (étape S3), le programme PGRBOOT exécute, au cours d'une étape S4, une instruction JUMPRAM. Cette instruction charge dans le compteur ordinal du microprocesseur l'adresse de la mémoire vive 39 où se trouve la première instruction du programme PGR1. Au cours de l'étape S4, le programme PGR1 prend ainsi le contrôle du microprocesseur. Au cours d'une étape S5, le programme PGR1 délivre le signal d'horloge sur le port ISP-CK. Le programmeur 50 détecte la réapparition du signal d'horloge CK et envoie sur le port ISP-DATA les données constituant le programme application PGR2, qui sont chargées dans la mémoire EEPROM 38 par le programme PGR1. Le lecteur 30 selon l'invention peut ainsi être programmé et reprogrammé volonté une fois sa fabrication achevée. En pratique, le plan mémoire 36 peut être incorporé sur la puce de silicium du microprocesseur 31 (le microprocesseur étant alors appelé un microcontrôleur) ou être constitué par une ou plusieurs puces de silicium distinctes. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de divers modes de réalisation, tant au plan logiciel (manière dont les données sont# chargées et protocole de déclenchement du mode ISP) qu'au plan matériel. A titre d'exemple de modifications matérielles, les figures 8 et 9 illustrent deux variantes de réalisation du lecteur selon l'invention et deux variantes correspondantes du procédé selon l'invention. Dans le lecteur 30-1 de la figure 8, l'anode de la pile électrique 35 est connectée à la borne VDD du microprocesseur 31 par l'intermédiaire de l'interrupteur de fin de course 34 (les ports DTC1, DTC2 ne sont plus utilisés). Un condensateur 60 est agencé entre les bornes GND et VDD du microprocesseur. Le microprocesseur comporte un système classique de remise à zéro l'apparition de la tension d'alimentation VDD, prenant ici la forme d'un détecteur de basse tension LVD 61 ("Low Voltage Detector"). Le détecteur 61 délivre le signal RESET 1 quand la tension d'alimentation apparaît, et relâche le signal RESET quand la tension devient supérieure à un seuil Vl. Le détecteur 61 remet le signal RESET 1 quand la tension d'alimentation diminue et devient inférieure à un seuil V2 inférieur au seuil Vl. Ainsi, lorsque la carte factice 40 est insérée dans le lecteur 30-1, l'interrupteur de fin de course 34 se ferme, le condensateur 60 se charge et la tension VDD monte progressivement. Lorsque la tension VDD atteint le seuil Vl, le signal RESET est relâché par le détecteur 61 et le programme PGRBOOT est exécuté. Le microprocesseur passe dans le mode ISP s'il reçoit sur le port ISP-SEL la commande ISPSEL décrite plus haut. Dans ce mode de réalisation, il n'est donc pas nécessaire de piloter a distance la borne RESET et celle-ci n'est pas connectée au connecteur 32. Dans le lecteur 30-2 de la figure 9, le connecteur 32 comporte deux contacts supplémentaires C9, correspondant par leur agencement à des plages de contact supplémentaires C9, C10 de la carte factice 40. Ces plages C9, C10 sont agencées sur la carte factice 40 proximité des plages de contact standard Cl à C8. Les contacts c9, clO sont reliés respectivement au port ISP-SEL et à la borne RESET du microprocesseur 31 par l'intermédiaire de broches b9, blO du connecteur 32. Ainsi, le signal RESET et la commande ISPSEL ne sont pas envoyés au microprocesseur par les plages ISO standard C4, C8 mais par les plages supplémentaires C9, C10. Diverses autres variantes de réalisation du lecteur selon l'invention peuvent être prévues par combinaison des trois exemples de réalisation qui viennent d'etre décrits. Par ailleurs, bien que le lecteur décrit ci- dessus soit prévu pour lire des cartes ISO 7816, la présente invention est transposable à tout autre type de lecteur, notamment un lecteur de carte répondant ' la norme AFNOR. Egalement, bien que la présente invention ait été initialement conçue pour permettre l'utilisation de microprocesseurs à mémoire EEPROM ou FLASH dans les lecteurs faible coût de fabrication, la présente invention n'en demeure pas moins applicable à tout type de lecteur et permet, de façon générale, d'éviter l'installation d'un connecteur supplémentaire. REVENDICATIONS 1. Procédé pour charger un programme (PGR1, PGR2) dans la mémoire (36, 38, 39) d'un lecteur (30, 30-1, 30-2) de carte à puce comprenant un microprocesseur (31) et un connecteur (32) comportant des contacts (cl-c8) agencés pour relier des ports (Pl, P3, P5, P7) du microprocesseur à des plages de contact (Cl-C8) d'une carte à puce, caractérisé en ce qu'il comprend une étape consistant à envoyer au microprocesseur des données de programmation de la mémoire (36, 38, 39) par l'intermédiaire du connecteur (32), en insérant dans le lecteur (30, 30-1, 30-2) une carte à puce factice (40) comprenant des plages de contact standard (Cl-C8) reliées en tout ou en partie par des fils électriques (41) à un dispositif (50) de contrôle du processus de programmation de la mémoire. 2. Procédé selon la revendication 1, dans lequel au moins un signal (RESET) ou une commande (ISPSEL) nécessaire au déclenchement du processus de programmation de la mémoire (36, 38, 39) est appliqué au microprocesseur (31) par l'intermédiaire d'une plage de contact de la carte factice (40) choisie parmi les plages contact C4 et C8 prévues par la norme ISO 7816. 3. Procédé selon l'une des revendications 1 et 2, dans lequel au moins un signal (RESET) ou une commande (ISPSEL) nécessaire au déclenchement du processus de programmation de la mémoire (36, 38, 39) est appliqué au microprocesseur (31) par l'intermédiaire d'une plage de contact supplémentaire (C9, C10) agencée sur la carte factice (40) à proximité des plages de contact standard carte à puce (Cl-C8). 4. Procédé selon l'une des revendications 1 3, comprenant une étape préliminaire de remise à zéro du microprocesseur réalisée au moyen d'un système (61) interne au microprocesseur, agencé pour délivrer un signal de remise à zéro (RESET) à la mise sous tension du microprocesseur, et au moyen d'un interrupteur de fin de course (34) agencé pour mettre le microprocesseur sous tension lorsqu'une carte est insérée dans le lecteur (30-1). 5. Procédé selon l'une des revendications 1 à 4, dans lequel la carte factice (40) comprend un circuit (42) adaptateur de la tension des signaux émis ou envoyés au microprocesseur (31), le circuit adaptateur recevant d'une part une tension d'alimentation (VDD) et une référence de potentiel (GND) du microprocesseur par l'intermédiaire des plages de contact standard (Cl, C5) de la carte factice (40), et d'autre part une tension d'alimentation (VDDE) et une référence de potentiel (GNDE) du dispositif de contrôle (50). 6. Procédé selon l'une de revendication 1 à 5. dans lequel le lecteur (30, 30-1, 30-2) comprend une mémoire vive (39), une mémoire programmable et effaçable électriquement (38) et une mémoire morte (37), caractérisé en qu'il comprend une étape (S4) consistant à charger un premier programme (PGR1) dans la mémoire vive du lecteur, pendant laquelle le microprocesseur est contrôlé par un programme (PGRBOOT) présent dans la mémoire morte, et une étape (S6) consistant à charger un second programme (PGR2) dans la mémoire programmable électriquement (38), pendant laquelle le microprocesseur est contrôlé par le premier programme (PGR1). 7. Lecteur (30, 30-1, 30-2) de carte à puce comprenant un microprocesseur (31), une mémoire programmable électriquement (38) et un connecteur (32) comportant des contacts (cl-c8) agencés pour relier des ports (Pl, P3, P5, P7) du microprocesseur (31) à des plages de contact (Cl-C8) d'une carte à puce, caractérisé en ce 'il comprend des moyens (36, 37, 39, PGRBOOT PGR1, RESET, bl-blO, cl-clO, Pl, P3, P5, P7, ISP-SEL, 40) pour charger un programme (PGR2) dans la mémoire programmable (38) par l'intermédiaire du connecteur (32) et par l'intermédiaire de ports (Pl, P3, P5, P7) du microprocesseur servant normalement à communiquer avec une carte à puce. 8. Lecteur de carte à puce selon la revendication 7, dans lequel au moins un contact (c4, c8, c9, clO) connecteur (32) est relié électriquement à une entrée du microprocesseur (RESET, ISP-SEL) prévue pour recevoir un signal (RESET) ou une commande (ISPSEL) nécessaire au déclenchement d'un processus de chargement d'un programme (PGR1, PGR2) dans la mémoire (36, 38, 39) du lecteur. 9. Lecteur (30, 30-1) de carte à puce selon la revendication 8, dans lequel ledit contact (c4, c8) correspond par son agencement dans le connecteur (32) à une plage de contact standard de carte à puce choisie parmi les plages C4 et C8 prévues par la norme ISO. . Lecteur (30-2) de carte à puce selon l'une des revendications 8 et 9, dans lequel ledit contact (c9, clO) correspond par son agencement dans le connecteur (32) à une plage de contact non standard (C9, C10) agencée sur une carte factice (40) à proximité des plages de contact standard (Cl-C8) de carte à puce.