Brevet FR2798773A3 — publié le 20010323

FR 2798773 A3 20010323 FR 9911209 A 19990908 Structure de conditionnement de circuit integré. La présente invention concerne une structure conditionne ment de circuit intégré et, en particulier, une structure de conditionne ment qui permet de doubler la capacité de la mémoire sans augmenter les dimensions du boîtier de conditionnement et le nombre de broches de connexion. La mémoire joue un rôle très important dans fonctionnement d'un ordinateur. Parallèlement à l'augmentation de la vitesse de calcul de l'unité de traitement centrale (CPU), la mémoire a évolué considérable ment de sorte qu'au cours des années récentes la règle de Moore selon laquelle la capacité des mémoires est multipliée par facteur de quatre tous les deux ou trois ans est dépassée. La capacité est passée rapidement de 16 MB 64 MB, puis à 128 MB pour atteindre 256 MB et évolue encore vers une capacité plus grande. La mémoire a également été mise sous une forme modulaire conformément aux besoins de l'industrie de l'informatique. Un module SDRAM de 64 MB connu dans la technique antérieure est composé de huit circuits intégrés (IC) de mémoire et chaque IC de mémoire muni de 54 broches de connexion ne comporte qu'une seule pastille semi- conductrice, ou puce, formant mémoire. C'est pourquoi le fait de placer une petite puce seulement dans un si grand boîtier est réellement un gâchis du point de vue espace. En observant les inconvénients de la structure de conditionne ment de mémoire selon la technique antérieure, laquelle structure est en attente d'une amélioration, l'auteur de la présente invention s'est alors efforcé de la modifier et de la perfectionner et est finalement parvenu à l'invention de la présente structure de conditionnement circuit intégré apres de nombreuses années de recherche et de labeur; La présente invention fournit une structure de conditionnement de circuit intégré qui comporte une disposition indépendante pour les bus de données parmi les puces et une disposition en parallèle pour les bus d'adresses et les bus de commande et qui les encapsule, 'est-à-dire les incorpore, dans un seul module ou boîtier de manière à doubler la capacité de mémoire. En outre, la présente invention fournit une structure de condi tionnement de circuit intégré au moyen de laquelle le rendement d'un circuit intégré (IC) de mémoire peut être effectivement amélioré et l'espace intérieur du boîtier utilisé plus efficacement. L'invention fournit encore une structure de conditionnement de circuit intégré au moyen de laquelle il est possible de doubler la capacité de la mémoire et de mettre cette dernière sous une forme modulaire, ainsi d'accélérer les progrès de l'industrie des mémoires. La structure de conditionnement de circuit intégré ayant les caractéristiques avantageuses mentionnées ci-dessus inclut deux ou qua- puces de mémoire dans la structure concave formée par les plaques de circuits supérieure et inférieure, comporte des bus de données indépen dants pour chaque puce de mémoire tout en faisant travailler en parallèle bus d'adresses et les bus de commande, et finalement les encapsule dans un seul boîtier dans le but d'accroître la capacité de la mémoire sans augmenter les dimensions du boîtier et le nombre broches de connexion. D'une façon générale, la structure de conditionnement de circuit intégré selon la présente invention augmente la capacité la mémoire par incorporation d'une puce de mémoire dans une structure concave formée par une plaque de circuit supérieure et une plaque de circuit inférieure, par la disposition de façon indépendante des bus de données parmi chaque puce de mémoire tout en mettant en parallèle les bus d'adresses et les bus de commande, et par encapsulation des éléments dans seul boîtier. Cette structure de conditionnement de circuit intégré présente en outre les caractéristiques ci-après prises isolément ou en combinaison: - deux puces de mémoire peuvent être disposées parallèlement dans la structure concave de manière à doubler la capacité de mémoire; - quatre puces de mémoire peuvent être disposées en parallèle et empilées dans ladite structure concave pour multiplier la capacité de mémoire un facteur de quatre; et lesdites puces de mémoire empilées sont mises en place par collage l'une à l'autre des faces arrière des deux puces de mémoire préci tées à l'aide d'une bande à double face adhésive. va maintenant décrire la présente invention en se référant aux dessins annexés sur lesquels: figure l(A) représente un mode de réalisation de conditionne ment de deux puces de mémoire sous la forme d'un boîtier selon la présente invention- figure I(B) est une vue en coupe faite par A-A de figure 1 (A); figure 2 représente un circuit dans lequel deux puces de mémoire sont conditionnées dans un boîtier selon la présente invention, figure 3(A) représente un mode de réalisation de conditionne ment de quatre puces de mémoire dans un boîtier selon la présente inven tion; figure 3(B) est une vue en coupe faite par A-A de figure 3(A); et figure 4 représente un circuit dans lequel quatre puces de mémoire sont conditionnées dans un boîtier selon la présente invention. va se référer à la figure 1(A) qui représente un mode réali sation d'un conditionnement de deux puces de mémoire dans un boîtier selon la présente invention. Sur le schéma, on peut voir que deux puces de mémoire 2a, 2b sont encapsulées dans un boîtier 1 et du fait que les puces de mémoire 2a, 2b sont en parallèle, la capacité de mémoire trouve doublée sans que soit augmenté le volume du boîtier 1. On va se référer maintenant à la figure I(B) qui est vue en coupe faite par A-A de la figure l(A).. Ce schéma montre la structure du mode de réalisation de la présente invention, dans lequel la puce de mémoire 2a est incorporée dans la rainure formée par la plaque de circuit supérieure 3 et la plaque de circuit inférieure 4. On peut raccorder le plot de soudure 21 de la puce de mémoire 2a et le plot de soudure 42 de la plaque de circuit inférieure 4 à l'aide de la technique classique d'établissement de connexions. En appliquant une couche de protection en une matière colloïdale (telle qu'une résine époxy), on peut protéger le fil de connexion intérieur 6 et la puce de mémoire 2a. Le poinçonnage de trous 7 dans les plaques de circuit supé rieure et inférieure 3, 4 peut favoriser la connexion des circuits aux plaques de circuit supérieure et inférieure 3, 4, ce qui est commode pour le procédé SMT. L'invention peut efficacement doubler la capacité de mémoire grace à cette structure. On va se référer maintenant à la figure 2, qui est un schéma du circuit d'un mode de conditionnement de deux puces de mémoire dans un boîtier selon la présente invention. Ce schéma montre que la puce de mémoire 2a la puce de mémoire 2b sont encapsulées dans le boîtier 1, les bus de données (DQO-DQ7) du boîtier 1 étant composés des bus (DQO-DQ3) de la puce de mémoire 2a et des bas de données (DQO-DQ3) de la puce de mémoire 2b, d'une façon indépendante, tandis que les bus d'adresses (AO-A 11, BAO, BAI) et les bus de commande (E-S, CAS, RAS, CLK, CKE, DQM) du boîtier 1 sont réalisés par combinaison du bus d'adresses (AO-A 11; BAO, BA 1) et du bus de commande (CS, WE, CAS, RAS, CLK, CKE, DQM) en parallèle. L'application de ce circuit à la struc ture de conditionnement représentée sur la figure I(B) permet de réaliser un circuit intégré (IC) de mémoire ayant une capacité de mémoire doublée. On va se référer maintenant à la figure 3(A) qui représente un mode de réalisation de conditionnement de quatre puces de mémoire dans un boîtier selon la présente invention. La principale différence entre ce schéma et celui de la figure l(A) réside dans l'encapsulation, c'est-à-dire l'incorporation, de quatre puces de mémoire 2a, 2b, 2c et 2d dans un boîtier la et, en mettant en parallèle et en empilant les puces de mémoire 2a, 2b, 2c et 2d, on peut multiplier la capacité de mémoire par un facteur de quatre sans augmenter le volume du boîtier la. On va se référer maintenant à la figure 3(B) qui est une vue en coupe faite par A-A de la figure 3(A). Selon ce schéma, les faces arrière des puces de mémoire supérieure et inférieure 2e, 2c sont collées mutuel lement par une bande 8 à double face adhésive et ces puces sont empilées en tant que double couche incorporée dans la rainure formée par la plaque de circuit supérieure 3a et la plaque de circuit inférieure 4a. Le plot de soudure 2la de la puce de mémoire supérieure 2e et le plot de soudure 32 de la plaque de circuit supérieure 3a sont raccordés à l'aide de technique classique d'établissement de connexions tandis que le plot de soudure 21b de la puce de mémoire inférieure 2c peut être laissé découvert dans l'ouverture 4la de la plaque de circuit inférieure 4a, et le plot soudure 21b de la puce de mémoire inférieure 2c ainsi que le plot de soudure 42a de la plaque de circuit inférieure 4a peuvent être raccordés à l'aide également de la technique classique d'établissement de connexions. En appliquant des couches de protection 5a, 5b en une matière colloïdale (telle qu'une résine époxy) sur les deux extrémités des éléments collés, on peut protéger le fil de connexion intérieur 6a et les puces de mémoire 2e, 2c. poinçon nage de trous 7a dans les plaques de circuit supérieure et inférieure 4a, 4b favorise le raccordement des circuits des plaques de circuit supérieure et inférieure 4a, 4b, ce qui à son tour est pratique pour le procédé M.T . La présente invention permet de multiplier efficacement la capacité de la mémoire par un facteur de quatre grâce à cette structure. On va se référer maintenant à la figure 4 qui représente un circuit mode de réalisation de conditionnement de quatre puces mémoire dans un boîtier selon la présente invention. Le schéma montre que les puces de mémoire 2c, 2d, 2e et 2f sont encapsulées dans un boîtier la muni de broches de connexion, les bus de données (DQO-DQ15) boîtier la étant composés, de façon indépendante, des bus de données (DQO-DQ3) de chacune des puces de mémoire 2a, 2b, 2c et 2d, tandis que l'on dispose les d'adresses (AO-A 11, BAO, BA 1) et les bus de commande (CS, WE, CAS, RAS, CLK, CKE, LDQM, UDQM) du boîtier la en mettant en paral lèle les bus d'adresses (AO-All, BAO, BA I) et le bus de commande (CS, WE, CAS, RAS, CLK, CKE, DQM) de chacune des puces de mémoire 2a, 2b, 2c et 2d . En appliquant cette caractéristique de circuit à la structure de conditionnement décrite à propos de la figure 3(B), on peut former un circuit intégré (IC) de mémoire ayant une capacité de mémoire quatre fois plus grande. La structure de conditionnement de circuit intégré fournie par cette invention,quand on la compare à la structure de la technique anté- rieure présente les avantages suivants: 1. La structure de conditionnement de circuit intégré selon l'invention permet d'encapsuler deux puces de mémoire dans un seul boîtier et de ce fait de multiplier la capacité de mémoire par un facteur de deux ou de quatre sans augmenter les dimensions du boîtier et le nombre broches. 2. La structure de conditionnement de circuit intégré selon l'invention permet de favoriser efficacement le rendement d'un circuit intégré (IC) de mémoire et d'utiliser au mieux l'espace intérieur du boîtier- 3. La structure de conditionnement de circuit intégré selon l'invention permet efficacement de doubler et de rendre modulaire la mémoire, ce qui peut contribuer à un développement rapide dans l'indus trie des mémoires. Il est bien entendu que la description qui précède n'a été donnée 'à titre illustratif et que des variantes et de modifications peuvent y être apportées dans le cadre de la présente invention. REVENDICATIONS 1. Structure de conditionnement de circuit intégré, caractérisée en ce qu'elle augmente la capacité de la mémoire par incorporation d'une puce de mémoire dans une structure concave formée par plaque de circuit supérieure (3) et une plaque de circuit inférieure (4), par la disposi tion de façon indépendante des bus de données parmi chaque puce de mémoire (2a, 2b) tout en mettant en parallèle les bus d'adresses et les bus de commande, et par encapsulation de ces éléments dans un seul boîtier 2. Structure de conditionnement de circuit intégré selon la revendication 1, caractérisée en ce que deux puces de mémoire peuvent etre disposées parallèlement dans la structure concave de manière à dou bler la capacité de mémoire. 3. Structure de conditionnement de circuit intégré selon la revendication 1, caractérisée en ce que quatre puces de mémoire peuvent être disposées en parallèle et empilées dans ladite structure concave pour multiplier la capacité de mémoire par un facteur de quatre. 4. Structure de conditionnement de circuit intécrré selon la revendication 3, caractérisée en ce que lesdites puces de mémoire empi lées sont mises en place par collage l'une à l'autre des faces arrière des deux puces de mémoire précitées à l'aide d'une bande à double faces adhé sives.