Brevet FR2801750A1 — publié le 20010601

La présente invention concerne un procédé de compensation des perturbations dues au démultiplexage d'un signal analogique sur un circuit comportant N-lignes de données, plus particulièrement sur un afficheur matriciel. La présente invention sera décrite en se référant à un afficheur matriciel tel qu'un écran LCD pour Liquid Crystal Display , plus particulièrement un écran LCD du type à matrice active. Toutefois, il est évident pour l'homme de l'art que la présente invention peut s'appliquer à d'autres types d'afficheurs matriciels, notamment aux écrans LED pour Light Emitted Diodes , aux écrans OLED Organic Light Emitted Diodes ou à des afficheurs matriciels du même type dans lequel les points images sont des éléments capacitifs. Comme représenté sur la figure 1, de manière connue, un afficheur matriciel est en général composé d'un premier substrat comportant des lignes de sélection référencées ci-après lignes L1, L2, L3 ... L0 et des lignes de données référencées ci-après colonnes C1, C2, C3, C4, C5 ... CN, aux intersections desquelles sont situés des points images symbolisés par la capacité 2 sur la figure 1. Dans le cas d'un afficheur matriciel constitué par un écran à cristaux liquides, l'écran comporte un deuxième substrat comportant une contre-électrode, les cristaux liquides étant insérés entre les deux substrats. Dans ce cas, les points images sont constitués notamment par des électrodes de pixel connectées au travers de circuits de commutation tels que des transistors ou des diodes aux lignes de sélection ou lignes L1 à LO et aux lignes de données ou colonnes C1 à CN. Les lignes et les colonnes sont respectivement connectées à des circuits de commande périphériques généralement appelés drivers en langue anglaise. Les drivers-lignes balaient les lignes L1 à LO les unes après les autres et ferment les circuits de commutation, c'est-à-dire rendent passant les transistors ou les diodes de chaque ligne. D'autre part, les drivers-colonnes appliquent sur chaque colonne une information, à savoir chargent les électrodes des pixels sélectionnés et modifient les propriétés optiques du cristal liquide compris entre ces électrodes et la contre-électrode permettant ainsi la formation d'images sur l'écran. Lorsque l'écran LCD présente une définition importante, c'est-à-dire un nombre de lignes et de colonnes important, on utilise le principe du multiplexage entre les sorties des drivers colonnes et les colonnes de l'écran de manière à réduire le nombre de pistes en entrée de l'écran. Ainsi, comme représenté sur la figure 1, les colonnes sont regroupées en P bloc 1 de N colonnes, à savoir cinq colonnes C1 à C5 dans le mode de réalisation représenté. Chaque bloc 1 comporte M circuits échantillonneur-bloqueur 3 constitués, dans le mode de réalisation représenté, par des transistors 3, plus particulièrement des transistors FET. Ainsi, le bloc 1 est donc constitué de cinq transistors FET 3 dont une des électrodes, à savoir la source s est reliée à l'une des colonnes C1, C2, C3, C4, C5 respectivement et dont l'autre électrode, à savoir le drain d, est connectée à la même électrode des autres transistors du bloc, l'ensemble des drains étant connecté à une entrée analogique ou vidéo référencée SA1 pour le premier bloc, SA2 pour le deuxième bloc, SAP pour le dernier bloc, dans le cas d'un écran LCD comportant N colonnes avec N = 5 x P. D'autre part, comme représenté sur la figure 1, les grilles g des transistors 3 reçoivent chacune un signal d'échantillonnage référencé ECH,, ECH2, ECH3, ECH4, ECH5 respectivement. De manière évidente, chaque bloc 1 présente la même structure. Comme représenté sur la figure 1, dans ce cas le driver colonnes est un démultiplexeur de P sources analogiques ou vidéo vers P x M = N lignes de données ou colonnes de l'écran matriciel. Le signal analogique est donc connecté aux M drains des transistors FET d'un bloc et les grilles g des transistors FET3 sont pilotées par le signal d'échantillonnage. De manière connue et comme représenté sur la figure 2, les signaux d'échantillonnage sont constitués par des signaux impulsionnels présentant deux niveaux actifs, à savoir un niveau bas V2 dans lequel le transistor FET 3 est bloqué et un niveau haut V1 dans lequel le transistor FET 3 est passant. Les signaux d'échantillonnage sont appliqués successivement sur les grilles des transistors FET 3 d'un même bloc, comme représenté par ECHI, ECH2, ECH3, ECH4 et ECH5. Lorsque l'on applique une impulsion d'échantillonnage ECHi sur la grille g d'un des transistors FET3 formant le circuit échantillonneur bloqueur, on observe des perturbations sur le signal analogique SA1, SA2 ... appliqué sur le drain des transistors de chaque bloc. Cette perturbation est représentée par les deux pics 11 et 12 sur la figure 3. Une partie des perturbations est due à la capacité parasite grille I drain symbolisée par Cp sur la figure 1. Du fait de cette capacité parasite, on observe, lors de la commutation du signal sur la grille, faisant passer le signal du niveau bas V2 au niveau haut V1, un fort couplage capacitif tel que représenté par le pic 11. Ensuite, le signal d'entrée converge vers son niveau nominal puis, lorsque le signal passe du niveau haut V1 au niveau bas V2, on observe un couplage capacitif inverse donnant le pic 12 sur le signal d'entrée. Puis, le signal d'entrée converge vers son niveau nominal. Toutefois, la convergence n'est pas toujours parfaite, notamment lorsque le temps de convergence est insuffisant, comme symbolisé par la ligne en tiretets L. Dans ce cas, on obtient une mauvaise qualité de l'image. En particulier, on observe des différences de contraste et un papillotement variable d'une colonne à l'autre ainsi qu'un crosstalk horizontal. En fait, une partie de la perturbation du signal vidéo lors de l'application d'une impulsion d'échantillonnage ECHi correspond à l'appel de courant dans la capacité parasite Cp du transistor FET formant circuit échantillonneur bloqueur. Le couplage entre la grille et le drain des P x M transistors FET limite donc la convergence de la source analogique (vidéo) et, en conséquence, les performances de l'écran LCD. La présente invention a donc pour but de proposer un procédé qui permet d'améliorer la convergence des P signaux analogiques appliqués à l'entrée du démultiplexeur en compensant le couplage grille I drain dans les transistors FET formant circuit échantillon neur-bloqueur. En conséquence, la présente invention a pour objet un procédé de compensation des perturbations dues au démultiplexage d'un signal analogique sur un circuit comportant N lignes de données dans lequel le démultiplexage est réalisé par des circuits échantillonneur-bloqueur dont l'entrée reçoit le signal analogique et la sortie est connectée à l'une des N lignes de données, les circuits échantillon neur-bloqueur étant commandés successivement par un signal d'échantillonnage, caractérisé en ce que, lors de l'application du signal d'échantillonnage sur un des circuits échantillonneur-bloqueur, un niveau de compensation opposé inférieur au niveau du signal d'échantillonnage est appliqué sur les autres circuits échantillonneur-bloqueur. De préférence, le signal d'échantillonnage est un signal comportant trois niveaux, à savoir un premier niveau V1 rendant le circuit échantillonneur bloqueur passant et un second V2 et troisième V3 niveaux maintenant les circuits échantillonneur-bloqueur non-passants. De préférence, les trois niveaux du signal d'échantillonnage sont choisis de telle sorte que (V2 - V3) = (V1 - V2) l (N-1). Selon une autre caractéristique de la présente invention, pour éliminer tout couplage capacitif, le temps de transition du deuxième niveau V2 au premier niveau V1 et du deuxième niveau V2 au troisième niveau V3 sont identiques. II en est de même pour le passage du premier niveau V1 au deuxième niveau V2 et du troisième niveau V3 au deuxième niveau V2. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description détaillée faite ci-après d'un mode de réalisation préférentiel, cette description étant faite avec référence aux dessins ci-annexés dans lesquels La figure 1 déjà décrite est une représentation schématique d'un écran LCD connecté à un driver-colonnes constitué par un démultiplexeur permettant la mise en oeuvre de la présente invention. La figure 2 représente les formes d'ondes du signal d'échantillonnage appliqué sur l'écran de la figure 1 selon l'art antérieur. La figure 3 représente les formes d'ondes d'un signal d'échantillonnage et du signal analogique d'entrée associé montrant les perturbations observées pendant l'échantillonnage. La figure 4 représente les formes d'ondes des signaux d'échantillonnage appliqués sur le driver-colonnes constitué par un démultiplexeur de la figure 1 selon un mode de réalisation de la présente invention. La figure 5 est une représentation schématique d'un circuit permettant d'obtenir les signaux d'échantillonnage de la figure 4. La présente invention sera décrite en se référant à un afficheur du type matriciel tel que décrit ci-dessus avec référence à la figure 1. Le driver- colonnes est donc constitué de P blocs 1 comportant chacun cinq transistors FET3 destinés à échantillonner les P signaux vidéos SA1, SA2,.... SAP. Le procédé conforme à la présente invention décrit ci-après permet d'améliorer la convergence des P signaux vidéos appliqués en entrée du driver-colonnes en compensant le couplage grille g I drain d des transistors FET3. Ceci est réalisé en réduisant la quantité de courant que doit fournir la source analogique, à savoir la source vidéo. Ainsi, comme représenté sur la figure 4, pour obtenir ce résultat, conformément à la présente invention, des signaux d'échantillonnage ECHi à trois niveaux sont utilisés pour commander la grille g des cinq transistors FET d'un bloc. De manière plus précise, les signaux d'échantillonnage ECHi comportent un niveau haut V1 rendant le transistor FET passant, un premier niveau de blocage V2 dans lequel le transistor FET est bloqué et un second niveau de blocage V3 inférieur au premier niveau de blocage, dans lequel le transistor FET est bloqué. Ainsi, comme représenté sur la figure 4, lorsque le premier transistor FET d'un bloc reçoit le signal d'échantillonnage, sa grille g reçoit au temps t1 un signal impulsionnel passant du niveau bas V2 au niveau haut V1 rendant le transistor FET passant. Au même moment t1, les grilles des quatre autres transistors FET d'un même bloc reçoivent un signal impuisionnel passant du niveau de blocage V2 à un niveau de blocage inférieur V3. Puis au temps t2, le signal d'échantillonnage ECH1 appliqué sur la grille du premier transistor FET repasse du niveau haut V1 au niveau bas V2 ; au même moment t2, la grille des quatre autres transistors FET repasse du niveau bas V3 au niveau de blocage V2. Ensuite au temps t3, le second transistor d'un bloc est échantillonné en recevant une impulsion, passant du niveau bas V2 au niveau haut V1, tandis que les grilles des quatre autres transistors reçoivent une impulsion inverse passant du niveau bas V2 au niveau inférieur V3, comme représenté sur la figure 4. En utilisant des signaux d'échantillonnage à trois niveaux, le courant passant dans la capacité grille I drain Cp du transistor FET sélectionné lors de la commutation de sa grille entre le niveau de blocage V2 et le niveau passant V1 est compensé par le courant dans les capacités grille I drain Cp des N-1 autres transistors qui commutent intentionnellement du niveau de blocage V2 à un niveau de blocage plus bas V3. De ce fait, la variation de tension sur les drains des transistors FET est plus faible et la convergence plus rapide. Pour obtenir une convergence optimale, les niveaux du signal d'échantillonnage sont choisis de telle sorte que (V2 - V3) = (V1 - V2) l (N 1), N étant le nombre de voies du démultiplexeur. D'autre part, la minimisation des perturbations est obtenue en optimisant le front des signaux impulsionnels lors du passage du niveau bas V2 au niveau haut V1 et du niveau bas V2 au niveau inférieur V3, comme cela sera expliqué ci- après avec référence à la figure 5. Sur la figure 5, on a représenté très schématiquement un circuit permettant d'obtenir un signal d'échantillonnage conforme à la présente invention. Ce circuit est constitué d'un premier moyen de commutation 10 contrôlé par les signaux d'échantillonnage ECH1TTL, ECH2TTL ... passant à travers une porte OR et permettant de commuter d'un niveau bas V2 à un niveau V3 de manière à obtenir le signal S. Ce signal S est envoyé sur une borne d'entrée d'un second moyen de commutation 11 permettant de commuter entre le signal S et un niveau haut V1. On obtient donc, en sortie du moyen de commutation 11, le signal V représenté sur la figure 5. Le moyen de commutation 11 commute vers le niveau haut V1 uniquement au moment de l'échantillonnage d'un transistor FET 3. Comme représenté par le signal V, le passage du premier niveau de blocage V2 au niveau passant V1 est réalisé en un temps AT. De même, le passage du niveau bas V2 au niveau inférieur V3 est réalisé lui aussi en un temps oT, comme représenté sur le signal S. Le fait d'optimiser la durée des fronts permet de minimiser les perturbations dues à la commutation du niveau bas V2 au niveau haut V1. La présente invention a été décrite en se référant à un afficheur matriciel du type LCD à matrice active. Toutefois, il est évident que la présente invention peut s'appliquer à d'autres types d'afficheurs, comme mentionné dans l'introduction. De plus, la présente invention peut s'appliquer à différents types de technologie, en particulier à des écrans réalisés en silicium amorphe, en silicium polycristallin basse température, en silicium polycristallin haute température ou en silicium cristallin. REVENDICATIONS 1. Procédé de compensation des perturbations dues au démultiplexage d'un signal analogique sur un circuit comportant N lignes de données, dans lequel le démultiplexage est réalisé par des circuits (3) échantillonneur-bloqueur dont l'entrée reçoit le signal analogique (SA1, SA2,...) et la sortie est connectée à l'une des N lignes de données, les circuits échantillonneur-bloqueur étant commandés successivement par un signal d'échantillonnage (ECHi), caractérisé en ce que, lors de l'application du signal d'échantillonnage sur un des circuits échantillonneur-bloqueur, un niveau de compensation opposé inférieur au niveau du signal d'échantillonnage est appliqué sur les autres circuits échantillonneur- bloqueur. 2. Procédé selon la revendication 1, caractérisé en ce que le signal d'échantillonnage est un signal comportant trois niveaux, à savoir un premier niveau V1 rendant le circuit échantillon neur-bloqueur passant et un second V2 et troisième V3 niveaux maintenant les circuits échantillonneur - bloqueur non passants. 3. Procédé selon la revendication 1, caractérisé en ce que les trois niveaux du signal d'échantillonnage sont choisis de telle sorte que (V2 - V3) = (V1 - V2) I (N -1). 4. Procédé selon l'une quelconque des revendications 2 et 3, caractérisé en ce que les temps de transition du deuxième niveau V2 au premier niveau V1 et du deuxième niveau V2 au troisième niveau V3 sont identiques, et en ce que les temps de transition du premier niveau V1 au deuxième niveau V2 et du troisième niveau V3 au deuxième niveau V2 sont identiques. 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que les circuits échantillonneur-bloqueur sont constitués par des transistors (3) dont l'électrode de commande reçoit le signal d'échantillonnage. 6. Procédé selon la revendication 5, caractérisé en ce que les transistors sont des transistors FET. 7. Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le circuit comportant des lignes de données est un afficheur matriciel. 8. Procédé selon la revendication 7, caractérisé en ce que l'afficheur matriciel est un écran LCD, un écran LED ou un écran OLED. 9. Procédé selon l'une quelconque des revendications 7 et 8, caractérisé en ce que, lorsque l'afficheur comporte N lignes de données, le signal analogique est démultiplexé à l'aide de P blocs de M circuits échantillonneur-bloqueur, P et M étant choisis tels que N = P x M.