Brevet FR2803096A1 — publié le 20010629

CIRCUIT INTÉGRÉ =édPPMPM DES TRANSISTORS HA= TENSION ET LOGIQUES ET DES CELLULES EPROM présente invention concerne la réalisation de circuits intégrés comprenant divers types de composants élemen- taires, notamment des transistors MOS logiques, de type conplémentaire (CMOS), des cellules EPROM et des transistors pouvant supporter une tension plus élevée que les transistors MOS logiques. Bien entendu, la présente invention n'exclut pas de nombreux autres conposants, et même des composants bipolaires puissent être réalisés dans le même circuit intégré. figures 1A, 1B et 1C représentent une vue en coupe selon une ligne A-A, une vue de dessus, et une vue en coupe selon une ligne C d'une cellule EPROM. Les figures 2A, 2B et 2C représentent une vue en coupe selon une ligne A-A, une de dessus et une vue en coupe selon une ligne C-C d'un transistor MOS logique. Ces deux composants sont fabriqués dans un - circuit integré. on s'intéresse plus particulièrement au où la structure de circuit intégré est extrêmement miniaturisée par exemple à structures dans lesquelles la largeur d'un motif élémentaire peut être de 0,25 gm. composants élémentaires sont formés dans des zones éventuellement spécifiquement dopées d'un substrat 1 de type P. Ce substrat sera généralement une couche épitaxiée formée sur un substrat de silicium. mais il peut aussi s'agir d'une couche mince de silicium sur isolant. Les divers composants sont séparés les uns des autres par des zones d'oxyde épais 3. De préférence, ces zones d'oxyde épais sont faites selon la technique dite STI (shallow trench insulation) consistant à creuser dans le substrat des tranchées puis à remplir ces tranchées d'oxyde. Ce remplis sage est généralement fait par dépôt uniforme d'une couche d'oxyde suivi d'un polissage mécanochin-dque. Bien que dans les dessins joints, la face supérieure de l'oxyde remplissant les tranchées 3 soit représentée comme étant exactement au même niveau que la face supérieure du substrat de silicium 1, il pourra en pratique exister un léger décalage. La cellule EPROM comprend une grille flottante 5 constituée d'une portion d'une première couche de silicium poly- cristallin formée au-dessus d'une couche d'oxyde mince 7, parfois appelé oxyde tunnel. La grille flottante est revêtue et entourée d'une couche mince d'isolant, par exemple un sandwich oxyde- nitrure-oxyde (ONO) et est ensuite revêtue et, dans le mode de réalisation représenté, encadrée d'une portion d'une deuxième couche de silicium polycristallin il constituant une grille de commande. Des espaceurs 13 sont formés le long des parois latéra les de la deuxième couche de silicium polycristallin 11. Diverses étapes d'implantation sont prévues pour former des régions de source et de drain. Une première implantation 15-1, 15-2 est masquée par la première couche de silicium polycristallin 5. une deuxième implantation 16-1, 16-2 est masquée par la deuxième couche de silicium polycristallin 11. Une troisième implantation 17-1, 17-2 à niveau de dopage élevé est masquée par la structure élargie par les espaceurs 13. La zone active de la cellule EPROM correspond dans la vue de dessus de la figure 1B à l'intérieur d'un rectangle 20 entouré doxyde épais. L'ensemble de la structure est revêtu d'une couche isolante épaisse 23, de préférence planarisée. Dans cette couche isolante sont formées des ouvertures 24, 25, 26 destinées à prendre respectivement des contacts avec la source 17-1, le drain 17 et la grille de comnande il. Comme le montrent mieux les f igures 1B et 1C, la grille de commande se prolonge de préférence au-dessus de l'oxyde épais 3 aux emplace ments des zones de contact. Dans le transistor MOS illustré en figures 2A, 2B, 2C, une zone active est délimitée dans une portion du substrat. Dans la vue de dessus de la f igure 2B la zone active correspond à l'intérieur d'un rectangle 30 en dehors duquel existe la zone d'oxyde épais 3. On notera que cette portion de substrat n'est pas nécessairement même nature que la portion de substrat P dans laquelle est formée la cellule EPROM. Il pourra s'agir d'une zone dans laquelle a été formé un caisson P par une diffusion spécifique. Le transistor MOS comprend une grille ili séparée du substrat par un oxyde mince 31. A la périphérie de la grille 111 est formé un espaceur 113. Les régions de source et de drain correspondent à des premières implantations 116-1, 116-2 délimi tées par la grille ili et à des deuxième implantations 117-1, 117-2 délimitées par les espaceurs 113. Comme précédemment, la structure est revêtue d'une couche d'un isolant épais 23 dans lequel sont formées des ouvertures de contact de source, de drain et de grille 34, 35 et 36. Comme dans le cas précédent, le contact de grille est de préférence déporté au-dessus d'une région d'oxyde épais. Les représentations des figures 1A-lC et 2A-2C sont extrêmement schématiques et sont seulement destinées à faire comprendre le type de structure des composants décrits. Les formes illustrées ne correspondent pas à des formes réelles. Notamment, dans les zones de contacts, au lieu de réaliser une seule ouverture de contact, on réalise généralement plusieurs ouvertures de contact parallèles les unes aux autres pour augmen ter la surface de contact sans augmenter la surface de chacune des ouvertures. D'autre part, les largeurs des diverses couches ne sont pas à l'échelle. A titre d'exemple, on se placera dans une configuration dans laquelle on a les paramètres suivants : longueur L de la grille 111 du transistor MOS 0,25 jim, épaisseur de lIcmyde de grille 31 du transistor MOS 5 nm, épaisseur de l'oxyde tunnel 7 de la cellule EPROM 11 nm, épaisseur de la couche de silicium polycristallin 100 nm, épaisseur de la couche dIONO 9 16 nm, épaisseur la couche de silicium polycristallin il 250 nm, épaisseur totale de la couche isolant 23 1 JÀM. ,ordre des étapes de fabrication d,une telle structure est par exemple le suivant : 1) formation des tranchées remplies d'isolant pour définir zones actives ; 2) implantation de caissons P et N, respectivement pour transistors MOS à canal N et des transistors MOS à canal P 3) premieres étapes de fabrication des cellules EPROM à savoir dépôt gravure de l'oxyde tunnel 7 et de la première couche de silicium polycristallin 5 et revêtement par une couche dIONO 4) suppression de couches spécifiques aux cellules EPROM les zones des transistors MOS ; 5) formation des oxydes de grille des transistors MOS 6) pour transistors MOS et les cellules EPROM formation d'un deuxième niveau de silicium polycristallin et gravure ce deuxième niveau selon le contour des grilles des transis tors MOS et des grilles de conmiande de cellules EPROM formation d'espaceurs ; 7) dépôt d'une couche isolante épaisse 23 et formation d'ouver tures dans cette couche isolante épaisse pour contacter les régions de grille, de grille de ccmnande, de source et de drain. Bien entendu, un processus réel corrprend de nombreuses autres étapes qui n'ont pas été mentionnées ici, notamment les diverses étapes d'implantation et de diffusion pour former les régions de source et de drain et pour doper les diverses couches de silicium polycristallin. En ce qui concerne la gravure des ouvertures de contact, on veut former simultanément des ouvertures de source et de drain 24, 25, 34, 35, des ouvertures de contact sur des grilles de commande de cellules EEPROM 26, et des ouvertures de contact sur des grilles de transistors MOS 36. Etant donné que les ouvertures 26 et 36 débouchent sur des couches de silicium polycristallin relativement épaisses, il n'y a pas de problème particulier si la gravure entre l'oxyde 23 et le silicium poly- cristallin n'est pas extrêmement sélective puisque l'épaisseur de silicium polycristallin est suffisante pour absorber une légère surgravure. On notera que, dans ces structures, il n'est prévu aucun contact sur des régions de silicium polycristallin corres pondant à la première couche de silicium polycristallin de grille flottante 5 qui est généralement très mince, d'une épaisseur de l'ordre de 100 nm, pour éviter des problèmes de passage de marche pour les couches suivantes. Etant donné la minceur de la couche 5, la réalisation d'une ouverture de contact risquerait, en cas de mauvaise sélectivité de gravure entre loxyde 23 et le sili cium polycristallin, de percer la couche de silicium polycristal- lin 5 et même ensuite les couches d'oxyde sous-jacentes. On arriverait alors à des structures susceptibles de présenter des défauts importants. Dans des circuits intégrés comprenant de la façon décrite précédemment, des transistors MOS de très petites din-en- sions, de longueur de grille de l'ordre de 0,25 pm ou moins, on a vu que l'épaisseur de l'oxyde de grille était de l'ordre de 5 nm. Cela signifie que de tels transistors ne peuvent pas supporter de façon sûre des tensions supérieures à 2,5 volts. or, les cellules EPROM du type illustré, ayant par exemple une épaisseur d'oxyde tunnel de l'ordre de il nm, ont besoin pour leur progranmtion de tensions de l'ordre de 8 à 10 volts. Ainsi, si l'on veut gérer ces tensions par des circuits logiques inclus dans le circuit intégré lui-même, il n'est pas possible dutiliser directement les transistors logiques décrits précédemment. Dans le cadre des technologies antérieures, dans lesquelles les transistors logiques pouvaient supporter des tensions de l'ordre de 4 à 5 volts, on utilisait généralement comme solution de connecter un certain nombre de transistors en cascode pour diviser la tension supportée par chacun d'eux. Par exemple, dans les technologies où la longueur de grille était de l'ordre de 0, jÀm, on utilisait pour chaque élément de commande un montage cascode à quatre étages comprenant par exemple 10 transistors élémentaires. Néanmoins, de telles structures occupent une surface très in-portante et deviennent impossibles à utiliser la tension que peut supporter chaque transistor est réduite. Un et de la présente invention est donc de réaliser un transistor compatible par ses étapes de fabrication avec une cellule EPROM ou un transistor MOS tel que décrit précédem ment mais qui puisse supporter les tensions de programmation des cellules EEPROM. Un autre objet de la présente invention est de prévoir un tel transistor qui puisse être réalisé sans augmenter le nombre d'étapes fabrication mais seulement en modifiant la forme de certains masques. Pour atteindre ces objets, la présente invention pré voit un circuit intégré comprenant des transistors MOS logiques, des cellules EPROM, et des transistors MOS haute tension, dans lequel chaque cellule EPROM comprend une grille flottante consti tuée à partir un premier niveau de silicium polycristallin au- dessus d'un oxyde tunnel et une grille de commande constituée à partir d'un deuxième niveau de silicium polycristallin ; chaque transistor MOS logique comprend une grille constituée à partir d'une portion deuxième niveau de silicium polycristallin au- dessus d'un oxyde très mince ; chaque transistor haute tension comprend une grille correspondant à une portion du premier niveau de silicium polycristallin au-dessus d'une couche dudit oxyde tunnel, la grille étant recouverte d'une portion de la seconde couche de silicium polycristallin sauf à des emplacements oÙ l'on souhaite prendre un contact sur la grille. La partie apparente de la première couche de silicium polycristallin dans les transis tors MOS haute tension est revêtue d'une couche de nitrure de silicium. Selon un mode de réalisation de la présente invention, les parties apparentes des première et deuxième couches de silicium polycristallin sont revêtues de nitrure de silicium. Selon un mode de réalisation de la présente invention, la zone de drain des transistors haute tension comporte une région de caisson séparée de la zone de drain en contact avec canal par une région s'étendant sous une portion d'oxyde épais. un procédé de fabrication d'un tel circuit intégre comprend les étapes suivantes : depôt et gravure, dans les régions des cellules EPROM et des transistors haute tension d'une couche d'oxyde tunnel d'une prerniere couche de silicium polycristallin et d'une couche d'isolant ; élimination des couches qui viennent d'être déposées dans les régions où doivent être formés les transistors MOS logiques et formation de l'oxyde de grille des transistors MOS logiques ; depôt et gravure d'un deuxième niveau de silicium poly- cristallin pour former les grilles de commande des cellules EPROM et les grilles des transistors MOS logiques ainsi qu'une zone d'encapsulation de grilles des transistors haute tension formation d'espaceurs ; nitruration des surfaces apparentes des première et deuxième couches de silicium polycristallin et des régions de drain et de source ; depôt d'une couche isolante épaisse ; et ouverture de contacts. Selon un mode de réalisation de la présente invention, l'étape de nitruration est précédée d'une étape de siliciuration. Selon un mode de réalisation de la présente invention l'étape d'ouverture des contacts comprend les étapes consistant a ouvrir un masque aux emplacements souhaités ; graver de façon anisotrope des ouvertures jusqu'à détecter que l'on atteint des zones de nitrure de silicium ; et continuer la gravure pendant un temps préétabli pour assurer que l'on vient en contact avec le nitrure supérieur des zones de grille des transistors haute ten sion avec les zones de source et de drain des divers éléments. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite a titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A, 1B et 1C représentent respectivement une vue en coupe selon une première direction, une vue de dessus et une vue en coupe selon une deuxième direction d'une cellule EPROM classique ; les figures 2A, 2B et 2C représentent respectivement une vue en coupe selon une première direction, une vue dessus et une vue en coupe selon une deuxième direction d'un transistor MOS logique classique ; les figures 3A, 3B et 3C représentent respectivement une vue en coupe selon une première direction, une vue dessus et une vue en coupe selon une deuxième direction d'un transistor MOS selon la présente invention ; et les figures 4A, 4B représentent une vue en coupe et une vue de dessus d'une variante de réalisation d'un transistor MOS selon présente invention. On rappellera que les diverses figures ne sont tra cées à échelle mais que leurs dimensions ont été arbitrairement dilatées pour faciliter la représentation des éléments decrits. Par ailleurs, en ce qui concerne les dimensions particulières, l'honTne de l'art fera appel à son expérience et ' éventuellement, aux indications spécifiques données dans la présente description. Un mode de réalisation d'un transistor "haute tension" selon présente invention est illustré en figures 3A, 3B et 3C, les f igures 3A et 3C étant des vues en coupe selon la ligne A-A et selon la ligne C-C de la figure 3B, respectivement. Le transistor est formé autour d'une zone active 40, illustrée en figure 3B. Ce transistor utilise comme grille une portion 205 de la première couche de silicium polycristallin formée au-dessus d'un oxyde 207 identique à loxyde tunnel 7 décrit en relation avec la f igure 1. Cet oxyde a dans la techno logie considérée une épaisseur de il run, au lieu d'une épaisseur de 5 nm pour l'oxyde des transistors MOS logiques tels que repré sentés en figure 2. Cette épaisseur de 11 nm permet de supporter les tensions de 8 à 10 volts sur la grille. En outre, on maintient de préférence une portion 211 de la deuxième couche de silicium polycristallin au-dessus et autour de la grille 205 du transistor. Cette grille 205 comprend toutefois une partie 205-1 qui se prolonge au delà de la portion 211, au-dessus de l'oxyde épais 3, comme cela est représenté en figures 3B et 3C. Selon une caractéristique essentielle de la présente invention, juste après formation des espaceurs 213 (qui corres pondent aux espaceurs 13 de la f igure 1 et aux espaceurs 113 de la figure 2), tandis que la partie 205-1 de la première couche de silicium polycristallin est apparente, ainsi que la surface supé rieure de la deuxième couche de silicium polycristallin 211, on procède à une nitruration sélective du silicium pour former une couche de nitrure de silicium 41 au-dessus de la région 205-1 et une couche de nitrure de silicium 42 au-dessus de la couche 221. On notera que l'on procède simultanément à une nitruration des surfaces supérieures des régions il de la f igure 1 et 111 de la f igure 2, ainsi que des surfaces apparentes de drain et de source. Grâce à cette étape de nitruration, de préférence précédée d'une étape de siliciuration, on peut former les ouver tures de contact de drain-source 44, 45 en même temps qu'une ouverture de contact de grille du transistor de commande 46 au- dessus de la région 205-1. On forme aussi de préférence une ouverture 47 au-dessus de la région 211 dans le but de court- circuiter ensuite la grille 205 du transistor et la région 211 qui la recouvre. Un avantage de la nitruration est que la gravure de l'oxyde de silicium qui constitue la couche 23 est extrêmement sélective par rapport à la gravure du nitrure de silicium. Lors de la gravure, on détecte d'abord l'instant oÙ l'ouverture 47 atteint la surface supérieure du nitrure de silicium 42 recou vrant la couche 211. On poursuit alors la gravure pendant un tenps déterminé pour être certain que l'ouverture 46 atteint la surface supérieure du nitrure de silicium 41 et que les ouver tures 44 et 45 atteignent la surface supérieure nitrurée des régions de drain et de source. Pendant cette deuxième phase de gravure, en raison de la forte sélectivité de gravure oxyde/nitrure, on ne risque pas de traverser les couches de nitrure et ensuite de traverser la couche très mince de silicium polycristallin 205 dans sa région 205-1. fois les ouvertures formées, on procédera à une gravure sélective du nitrure de sili cium au fond des ouvertures avant de réaliser de façon classique des vias métalliques dans les ouvertures. Ainsi, le transistor %%haute tension" selon la présente invention est parfaitement co-apatible avec le procédé de fabrica tion d'une cellule EPROM décrit en relation avec la figure 1 et d'un transistor MOS logique décrit en relation avec la figure 2. En effet, si l'on reprend les étapes 1 à 7 de fabrication décrites précédemment : - les deux premières étapes sont bien entendu conTrunes - lors de la troisième étape, en même temps que l'on forme et que l'on délimite l'oxyde tunnel 7, le silicium polycristallin 5 et la couche d'ONO 9, on forme l'oxyde de grille 207, la grille 205 et l'isolant 209 du transistor haute tension ; - à la quatrième étape, on préserve les couches 207, 205, 209 formées dans la région des transistors haute tension comme les régions 7, 5, 9 formées dans la région des cellules EPROM ; - la cinquième étape ne concerne pas transistors MOS haute tension ; à la sixième étape, on forme et on délin-dte la région de deuxième niveau de silicium polycristallin en même temps que les régions 11 et 111 ; lors de la gravure de la région 1 on veille à laisser déborder une partie 205-1 du premier niveau silicium polycristallin, comme cela est représenté en figure 3C ; la formation des espaceurs est la même ; la septieme étape est commune ; la formation des ouvertures à 47 transistor selon l'invention est réalisée temps la formation des ouvertures 24-26 des cellules EPROM et 34- transistors MOS logiques. La seule étape rajoutée est une étape de nitruration qui agit à fois sur les parties apparentes du deuxième niveau de silicium polycristallin, sur la partie 205-1 du premier niveau de silicium polycristallin constituant la grille des transistors selon l'invention et sur les régions de drain et de source. Ainsi, le procédé selon la présente invention rajoute aucune étape de masquage par rapport au procédé classique. Seule la forme des masques est modifiée au niveau des transistors haute tension à former. figures 4A et 4B représentent des vues similaires aux vues des f igures 3A et 3B et illustrent une variante de réalisation d'un transistor selon la présente invention. vue en coupe similaire à celle de la figure 3C n'a pas été représen tée car elle serait identique. La structure de la figure 4 est identique à celle de la figure 3 côté source. Elle en diffère par la structure côté drain, cette structure côté drain étant du type à drain déporté (drift drain). Pour mieux ccmprendre la structure, on se réferera d 1 abord à la vue de dessus de la f igure 4B. La zone active est délimitée d'une part par un rectangle 50 qui, côté source, est sensiblement identique au rectangle 40 de la figure 3B. Par contre, cette zone active est interrompue avant la limite rieure de la grille et une autre zone active de drain 51 est définie côté drain, écartée par rapport à la grille, sensiblement de la façon représentée. Un rectangle 52 définit la limite d'une implantation de caisson N,_ similaire à celle réalisée aux empla cements où on veut former des transistors MOS logiques à canal P. En figure 4A, la même référence 52 a été utilisée pour dési gner l'ef de l'implantation réalisée dans l'ouverture du masque 52. voit que la zone de canal 53 du transistor s étend entre la limite de la région diffusée 315-1 qui correspond à la région 215 de la f igure 3A et la limite du caisson N . En suite, la région de drain passe sous une tranchée d'isolement 3-1 avant de rejoindre une région de contact 317-2 qui correspond à la région 217-2 de la figure 3A. Le faible niveau de dopage du caisson N 52 génère une zone de déplétion de la jonction donc une répartition du champ électrique. Le champ vu par l'oxyde est alors faible, ce qui évite les risques de claquage. Bien entendu, la présente invention est susceptible de nombreuses variantes et modifications, notamment en qui concerne les dimensions qui pourront être choisies dans des plages situées au moins à 50 '-*. autour des valeurs indiquées à titre d'exemple. De nême, les matériaux et notamment les maté riaux isolants pourront être choisis de diverses natures. Bien que l'on ait décrit à titre d'exemple un transistor MOS à canal N, l'invention s'applique bien entendu aussi à la réalisation d'un transistor MOS à canal P, en modifiant de façon appropriée les divers types de conductivité. Enfin, comme on l'a indiqué précédenT#nt, les topologies des divers composants pourront être choisies par l'homme de l'art en fonction des usages et des impé ratifs spécifiques recherchés. PJ#àIÇATIONS 1. Circuit intégré comprenant des transistors MOS logiques, des cellules EPROM, et des transistors MOS haute tension, dans lequel : chaque cellule EPROM comprend une grille flottante (5) constituée à partir d'un premier niveau de silicium poly- cristallin au-dessus d'un oxyde tunnel (7) et une grille de commande (9) constituée à partir d'un deuxième niveau de silicium polycristallin ; chaque transistor MOS logique conprend une grille (11) constituée à partir d'une portion du deuxieme niveau de silicium polycristallin au-dessus d'un oxyde très mince (31) ; chaque transistor haute tension comprend une grille (205) correspondant à une portion du premier niveau de silicium polycristallin au-dessus d'une couche (202 dudit oxyde tunnel, la grille (205) étant recouverte d'une portion (211) de la seconde couche de silicium polycristallin sauf à des emplacements (205-1) oÙ l'on souhaite prendre un contact sur la grille (205) ; caractérisé en outre en ce que la partie apparente (205-1) de la première couche de silicium polycristallin dans les transistors MOS haute tension est revêtue d'une couche de nitrure de silicium. 2. Circuit intégré selon la revendication 1, caracté risé en ce que les parties apparentes des première et deuxième couches de silicium polycristallin sont revêtues de nitrure de silicium. 3. Circuit intégré selon la revendication 1, caracté risé en ce que la zone de drain (317-2) des transistors haute tension comporte une région de caisson (52) séparée de la zone de drain en contact avec le canal par une région s'étendant sous une portion d'oxyde épais. 4. Procédé de fabrication d'un circuit intégré selon la revendication 1, caractérisé en ce qu'il comprend les étapes suivantes : dépôt et gravure, dans les régions des cellules EPROM et des transistors haute tension d'une couche d'oxyde tunnel (7, 207), d' première couche de silicium polycristallin (5, 205) et d'une couche d'isolant (9, 209) ; élimination des couches qui viennent d'être déposées dans les régions où doivent être formés les transistors MOS logiques formation de l'oxyde de grille (31) des transistors MOS logiques ; dépôt et gravure d'un deuxième niveau de silicium poly- cristallin (il, 111, 211) pour former les grilles commande des cellules EPROM et les grilles des transistors MOS logiques ainsi qu'une zone d'encapsulation de grilles des transistors haute tension ; formation d'espaceurs (13, 113, 213) nitruration (41, 42) des surfaces apparentes des première deuxième couches de silicium polycristallin et des régions drain et de source ; dépôt d'une couche isolante épaisse (23) - et ouverture de contacts. . Procédé selon la revendication 4, caractérisé en ce que l'étape de nitruration est précédée d'une étape de siliciu- ration Procédé selon la revendication 4, caractérisé en ce que l'étape d'ouverture des contacts comprend les étapes suivantes : ouvrir un masque aux emplacements souhaités graver de façon anisotrope des ouvertures jusqu'à détecter que l'on atteint des zones de nitrure de silicium ; et continuer la gravure pendant un temps préétabli pour assurer que l'on vient en contact avec le nitrure supérieur des zones de grille des transistors haute tension et avec les zones de source et de drain des divers éléments.