Brevet FR2800908A1 — publié le 20010511

La présente invention concerne la technique SOI (silicium sur isolant) et, plus particulièrement, un circuit intégré à semiconducteur SOI permettant d'eliminer les effets de corps flottant dans les MOSFET SOI, ainsi son procédé de fabrication. Dans l'industrie de la fabrication des semiconducteurs, on fait gros efforts pour réduire les capacités et les résistances parasites, afin d'augmenter la vitesse de fonctionnement des circuits intégrés à semiconducteur. Les MOSFET SOI se sont révélés supérieurs aux MOSFET en silicium massif en ce qui concerne les applications intégrées à très grande echelle (VLSI) à vitesse élevée et faible puissance du fait de leurs avantages propres tels une moindre capacité de jonction et une meilleure isolation des dispositifs. De plus, il existe de nombreux avantages dans les dispositifs SOI tels une meilleure immunité vis-à-vis des erreurs induites, une réduction la puissance dynamique, une amélioration de la résistance de verrouillage, même avec une plus grande densité d'intégration. Malgré les particularités remarquables ci-dessus indiquées dispo sitifs SOI, les circuits intégrés SOI n'ont jamais rencontré de succès commercial en raison de problèmes techniques se rapportant au traitement des materiaux et à la conception des dispositifs. La figure 1 présente une structure typique d'un MOSFET selon la technique antérieure. Le MOSFET SOI comporte une électrode de grille un dielectrique de grille 21, une source 23 et un drain 24 se trouvant sur une couche isolante 15. La surface dorsale de la couche isolante 15 est en contact avec un substrat de support 10. Puisque la région de corps 30 du MOSFET SOI est isolée la couche isolante 15, elle est électriquement isolée et, par conséquent, sa tension varie avec la tension appliquée à la région de source 23, à la région de drain ou à l'électrode de grille 20. Les fluctuations de tension de la région de corps d'un MOSFET , ce que l'on appelle l'effet FBE (ou effet de corps flottant, d'après "floating body effect") produit des effets préjudiciables au fonctionnement correct des dispositifs Les plus courants de ces effets négatifs sont l'effet de bosse de transconduc tance et l'effet bipolaire. Lorsque la région de canal du dispositif est partiellement appauvrie et qu'une tension de drain élevée est appliquée, le champ électrique créé dans le dispositif peut provoquer une ionisation par impact au voisinage de la région de drain 24. Par conséquent, dans le cas où le MOSFET SOI est un MOSFET de type SOI, les trous produits sont injectés dans le corps, ce qui crée un corps positivement chargé. La première conséquence de l'accumulation de cette charge positive dans le corps 30 est l'augmentation du potentiel du corps, ce qui entraîne une diminution de la tension de seuil (VT) du MOSFET SOI. Puisque la diminution de la tension de seuil élève le courant de drain, la variation de la tension de seuil fait apparaître des bosses dans les caractéris tiques de sortie des MOSFET SOI. Une autre conséquence de l'augmentation de tension est le passage final dans l'état conducteur de la structure bipolaire latérale, puisque le MOSFET comporte un transistor bipolaire latéral, à savoir la structure n-p-n 23, 30 et 24. Lorsque le corps 30 du MOSFET devient positivement polarisé, la jonction source-corps (23-30), correspondant à la jonction émetteur-base de la structure n-p-n latérale, se polarise en sens passant et des électrons sont injectes dans région de corps 30 en provenance de la source 23. Les électrons injectés atteignant la région d'appauvrissement de drain ajoutent au courant de drain. Par conséquent, le courant de drain est principale ment commandé par le transistor bipolaire parasite, au lieu que ce soit par courant de canal qui est sous commande de l'électrode de grille. Cet effet est ce que l'on appelle l'effet "bipolaire" parasite. L'action bipolaire parasite du MOSFET SOI induit un "courant de fuite dynamique" (noté DLC, d'après "dynamic leakage current"). Dans un circuit multiplexeur (MUX) tel que présenté sur la figure 2A, si les tensions appliquées sur les noeuds A et B sont hautes, alors le signal de sortie du noeud de sortie C sera haut. Maintenant, la tension de grille du noeud A commute sur une tension basse. Le noeud de sortie C doit alors être maintenu à une tension haute. Toutefois, dans un état où les noeuds A et C maintiennent une tension basse et une tension haute respectivement, alors la tension présente sur le noeud B commute à une tension basse pour diverses raisons, la tension de sortie du noeud C chute instantanément sous l'effet du mécanisme de fuite dynamique qui est dû à l'effet bipolaire parasite. La figure 2B illustre la chute instantanée de la tension de sortie sur le noeud C du circuit multiplexeur, selon la technique antérieure. Ici, l'axe x représente le temps (t) tandis que l'axe y représente la tension du noeud C. Pour remédier à ces effets nuisibles, dus à l'effet de corps flottant, qu'on observe dans les MOSFET SOI, plusieurs approches techniques ont été proposées. Par exemple, F. Assaderaghi et al. ont proposé une technique permettant de réduire l'effet de corps flottant dans un article intitule "A dynamic threshold voltage MOSFET (DTMOS) for very low voltage opération", publié dans Electron Device Lett., pages 510-512, vol. 15 n 12, 1994. F. Assaderaghi et al. ont essayé d'éliminer l'effet de corps flottant en liant le corps flottant à la grille du MOSFET SOI. Toutefois, puisqu' ne peut pas éviter le courant de fuite dynamique entre la source et le drain, dans le cas où la tension de grille est élevée, avec maintien au niveau bas de la source et du drain, ils ont remarqué que leur approche ne pouvait être appliquée qu'au fonctionnement à tension basse. Dans une autre approche visant à résoudre le problème du corps flottant dans le dispositif SOI, J.W. Sleight et al. ont proposé une nouvelle technique de contact de corps de Schottky dans un article intitulé "DC and transient characterization of a compact Schottky body contact technology for SOI transistors", publié dans IEEE Transactions on Electron Devices pages 1451 1456, vol. 46, n 7, juillet 1999. Ce dernier article propose un procédé à diodes de Schottky auto alignées permettant la mise en contact partielle du corps avec les transistors SOI appauvris. Dans cet article, les diodes Schottky sont placées au niveau des bornes de source et de drain, ce qui permet au corps flottant d'être lié à la région source drain. Les figures 3A et 3B sont des schémas simplifiés de la mise en oeuvre du contact de corps lié avec la région source-drain et la grille, respectivement, selon la technique antérieure. Comme on peut voir sur la figure 3A, région de source n+ 23 est liée au corps 30 via des régions p+ 31. Comme on peut voir sur la figure 3B qui représente le contact grille corps selon le premier moyen de la technique antérieure, le corps 30 est électri quement connecté à l'électrode de grille 20 via le contact électrique 33. Toutefois, il faut noter que les schémas de mise en contact du corps avec la source ou bien la grille qui sont décrits dans la technique antérieure ont une limite fondamentale en ce qui concerne leur application à des circuits intégrés SOI du commerce. Tout d'abord, puisque seules les parties faibles, qui sont vulnérables au courant de fuite dynamique émanant de l'ensemble du circuit, sont traitées manuellement par mise en contact du corps flottant selon la technique antérieure, il est difficile résoudre le problème propre du corps flottant dans les circuits intégrés SOI. exemple, seuls cinquante mille à cent mille transistors sont ordi nairement l'objet d'une mise en contact du corps pour remédier à l'effet de corps flottant, sur million et demi de transistors que constitue un microprocesseur 64 bits fabriqué sur un substrat SOI. égard à ces problèmes, il est devenu nécessaire, dans la technique, de concevoir un procédé et une structure permettant d'éliminer fondamentalement l'effet de corps flottant dans les circuits intégrés à semiconducteur SOI, qui soient pas soumis à ces limitations. C'est par conséquent un but de la présente invention de produire technique permettant d'éliminer l'effet de corps flottant dans les circuits intégrés SOI. Un autre but de l'invention est de fournir une technique permettant de résoudre l'effet de bosse de transconductance dans les circuits intégrés SOI. Un autre but de l'invention est de fournir une technique permettant d'éliminer l'effet bipolaire parasite et, par conséquent, le courant de fuite dynamique dans les circuits intégrés SOI. Un autre but de l'invention est de fournir une technique permettant d'éliminer l'effet de corps flottant, qui soit applicable à des produits SOI commer ciaux. Un autre but de l'invention est de fournir une solution complète permettant d'éliminer l'effet de corps flottant tout en conservant la compatibilité tracé classique. Selon un point de vue large de l'invention, il est proposé des circuits intégrés à semiconducteur SOI présentant un prolongement de corps qui connecte une région de corps d'un MOSFET SOI à une ligne de corps liée à la ligne d'alimentation électrique ou à la ligne de terre, ainsi que des procédés permettant de fabriquer les circuits intégrés à semiconducteurs SOI. Un circuit intégré SOI selon la présente invention comprend au moins un MOSFET SOI isolé qui est entouré par un isolant, une ligne de corps disposee d'un côté du MOSFET SOI et un prolongement de corps qui connecte électrique- ment une paroi latérale d'une région de corps du MOSFET SOI avec la ligne de corps. Par conséquent, on peut disposer une pluralité de MOSFET SOI d'un côté de la ligne de corps. En outre, on peut disposer la pluralité de MOSFET SOI des deux côtés de la ligne de corps. Le MOSFET SOI est formé en une région prédéterminée d'un substrat qui consiste en un substrat de support, une couche d'isolation enterrée empilée sur le substrat de support une couche semiconductrice empilée sur la couche isolante enterrée. De façon plus détaillée, le MOSFET SOI comprend une région active de transistor entourée par une couche d'isolation qui est formée en une région sélectionnée de la couche semiconductrice et un motif de grille isolée croisant la région active de transistor. La ligne de corps est également entourée par la couche d'isolation. De ce fait, parois latérales de la région active de transistor et de la ligne de corps sont entourées par la couche d'isolation, laquelle est en contact avec la couche isolante enterrée. Le prolongement de corps s'étend depuis une paroi latérale de la région active de transistor à la ligne de corps, de manière que soit électriquement connectée la région active transistor avec la ligne de corps. Le prolongement de corps est plus mince la région active de transistor. De plus, la surface supérieure du prolongement de corps est recouverte d'une couche isolante de corps. Une couche isolante de grille est interposée entre le motif de grille isolée et la région active transistor, et une extrémité du motif de grille isolée est en chevauchement avec la couche isolante de corps. La couche isolante de corps est plus épaisse que la couche isolante de grille. Ainsi, on peut empêcher qu'un canal d'inversion ne se forme au niveau du prolongement de corps quelle que soit la tension appliquée au motif de grille isolée. De ce fait, il devient possible de mettre en oeuvre un MOSFET SOI perfectionné dépourvu de corps flottants dans l'ensemble des circuits intégrés SOI. Un procédé fabrication des circuits intégrés SOI comprend la formation d'au moins un MOSFET SOI sur un substrat SOI, la formation d'une ligne de corps disposée côté du MOSFET SOI et la formation d'un prolonge ment de corps qui connecte électriquement une région de corps du MOSFET SOI avec la ligne de corps. ' le substrat SOI consiste en un substrat de support, une couche isolante enterrée est formée sur le substrat de support, et une couche semiconductrice qui est formée sur la couche isolante enterrée. Ainsi, une pluralité de MOSFET SOI peuvent être formés d'un côté de la ligne de corps ou des deux côtés de la ligne de corps. Le procédé de formation du MOSFET SOI, de la ligne de corps et du prolongement de corps comprend la gravure d'une région déterminée de la couche semiconductrice visant à former une région de tranchée définissant au moins une région active de transistor isolée et une région active de ligne de corps d'un côté de la région active de transistor. La profondeur de la région de tranchée est plus petite que l'épaisseur de la couche semiconductrice. Ainsi une couche résidu semiconductrice, qui est plus mince que la couche semi conductrice, existe au niveau du fond de la région de tranchée. Une région prédé terminée de la couche résidu semiconductrice est alors sélectivement gravée jusqu ' ce que la couche isolante enterrée soit exposée, de manière à ainsi laisser un prolongement de corps qui connecte la région active de transistor à la ligne corps. conséquent, une région d'isolation exposant la couche isolante enterrée est formée. De ce fait, la région d'isolation est plus profonde que la région de tranchée exposant le prolongement de corps. Ensuite, on forme une couche isolante de corps et une couche d'isola tion dans la région de tranchée exposant le prolongement de corps et dans région d'isolation exposant la couche isolante enterrée, respectivement. Un motif de grille isolée croisant la région active de transistor est formé. Le motif de grille est formé de façon qu'une extrémité du motif de grille soit en chevauchement avec la couche isolante de corps. Ici, une couche isolante de grille est formée entre motif de grille et la région active de transistor. La couche isolante de corps est plus épaisse que la couche isolante de grille. Alors, même si on applique au motif grille une tension prédéterminée comprise dans l'intervalle des tensions de fonc tionnement, il est possible d'empêcher qu'un canal d'inversion ne se forme au niveau du prolongement de corps sous la couche isolante de corps. Des ions d'impureté ayant le même type de conductivité que la couche semiconductrice, c'est-à-dire une région de corps du MOSFET SOI, sont implantés dans la région active de ligne de corps de façon à former une ligne de corps ayant une faible résistivité. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages ; elle s'appuie sur les dessins annexés, parmi lesquels la figure 1 est une vue en section droite simplifiée illustrant un MOSFET SOI typique de la technique antérieure. Les figures 2A et 2B sont respectivement un circuit multiplexeur et une forme d'onde de sortie servant à illustrer le courant de fuite dynamique à l'effet corps flottant dans des circuits intégrés SOI classiques ; les figures 3A et 3B sont des vues simplifiées de MOSFET en contact avec le corps, selon diverses formes de la technique antérieure ; la figure 4A est une vue de dessus d'un circuit intégré SOI selon un mode réalisation préféré de l'invention ; la figure 4B est une vue de dessus d'un circuit intégré SOI selon un autre mode de réalisation préféré de l'invention ; la figure 5 est une vue en perspective simplifiée du circuit intégré selon mode de réalisation préféré de l'invention ; les figures 6A à 11A sont des vues en section droite prises suivant ligne -I' de la figure 4A et servant à illustrer un procédé de fabrication d'un circuit intégré selon l'invention ; les figures 6B à 11B sont des vues en section droite prises suivant la ligne de la figure 4A et servant à illustrer un procédé de fabrication circuit intégré SOI selon l'invention ; et les figures 6C à 11C sont des vues en section droite prises suivant ligne -III' de la figure 4A et servant à illustrer un procédé de fabrication d'un circuit intégré SOI selon l'invention. On représente maintenant l'invention de manière détaillée en se rapportant aux dessins annexés. Les figures 4A et 5 sont respectivement une vue de dessus et une vue en perspective montrant une partie d'un circuit intégré selon mode de réalisation de l'invention. On explique ci-après un circuit intégré SOI comportant des MOSFET de type n, dotés N-MOSFET, en liaison avec les figures 4A et 5. Toutefois l'invention pourrait aussi bien s'appliquer à un circuit intégré SOI comportant MOSFET de type p, notés P-MOSFET. De plus, l'invention pourrait aisément être modifiée pour produire un circuit intégré SOI comportant des N-MOSFET et des P-MOSFET. Comme on peut le voir sur les figures 4A et 5, au moins une région active transistor isolée la est placée en une région prédéterminée d'un substrat SOI. Une ligne de corps lb est disposée d'un côté de la région active de tran sistor la. De manière détaillée, la région active de transistor la peut être disposée d'un côté de la ligne de corps lb. La ligne de corps lb est électriquement connectée à un prolongement de corps le, qui se prolonge d'une paroi latérale de la région active de transistor la. De plus, la ligne de corps lb a de préférence la forme d'une ligne droite. Ici, le substrat SOI consiste en un substrat de support 53, une couche isolante enterrée 51 qui est empilée sur le substrat de support 53, et une couche semiconductrice empilée sur la couche isolante enterrée 51. La couche semiconductrice possède un premier type de conductivité. Le premier type de conductivité peut être le type p ou le type n. Dans le cas où la couche semiconduc trice est le type p, un N-MOSFET SOI est formé au niveau de la couche semi conductrice. Au contraire, dans le cas où la couche semiconductrice est du type n, un P-MOSFET SOI est formé au niveau de la couche semiconductrice. La couche semiconductrice peut être une couche de silicium, une couche de germanium ou une couche de semiconducteur composé. La région active de transistorla, la ligne de corps lb et le prolonge ment de corps le sont formés de parties de la couche semiconductrice. De plus, ces trois régions ont le même type de conductivité. Le prolongement de corps le est plus mince que la région active de transistor la et la ligne de corps lb, tandis que la surface de fond du prolongement de corps le est en contact avec la couche isolante enterrée 51. Ainsi, la surface de dessus du prolongement de corps le est inférieure celle de la région active de transistor la et la ligne de corps lb. La surface supérieure du prolongement de corps 1 e est recouverte d'une couche isolante de corps 3a. De plus, la couche isolante enterrée 51 se trouvant au niveau de la périphérie de la région active de transistor la, la ligne de corps lb et le prolongement de corps 1 e sont recouverts au moyen d'une couche d'isolation (non représentée). Un motif de grille isolée comportant une électrode de grille 5 est empilé sur la région active de transistor la. L'électrode de grille 5 croise la région active de transistor la, et une extrémité d'électrode de grille 5 est en chevauche ment avec la couche isolante de corps 3a. Une couche isolante de grille (non représentée) s'interpose entre l'électrode de grille 5 et la région active de tran sistor la. La couche isolante de grille est plus mince que la couche isolante de corps 3a. Ainsi, même si une tension de fonctionnement est appliquée l'électrode de grille, on peut empêcher qu'un canal d'inversion ne se forme au niveau du prolongement de corps le sous la couche isolante de corps 3a. Une région de source 1s du deuxième type de conductivité est formée au niveau de la région de transistor la qui est placée d'un côté de l'électrode de grille 5, et une région de drain 1d du deuxième type de conductivité est formée au niveau de la région de transistor la qui est placée de l'autre côté de l'électrode de grille 5. Par conséquent, la région active de transistor la se trouvant sous l'électrode de grille 5 correspond à une région de corps lc comportant une région de canal. L'électrode de grille 5, les régions de source/drain 1s et 1d, et la région de corps 1c constituent un MOSFET SOI. De plus, un élément d'écartement isolant (non représenté) peut être formé sur une paroi latérale de l'électrode de grille 5 ou le motif de grille comportant l'électrode de grille 5. Une couche de siliciure métallique (non représentée) peut être sélectivement empilée les régions de source/drain 1 s et 1 d et la ligne de corps lb. La couche de siliciure métallique est électriquement isolée de l'électrode de grille 5 du fait de la présence de l'élément d'écartement isolant. De plus, la couche de siliciure métallique peut en outre être empilée sur l'électrode de grille 5. Le substrat SOI comportant le MOSFET SOI et la couche de siliciure métallique est recouvert d'une couche isolante intercouche (non représentée). Une ligne d'interconnexion 9 comme par exemple une ligne d'alimentation électrique ou une ligne de terre, est disposée sur la couche isolante intercouche. La ligne d'interconnexion 9 est électriquement connectée à la ligne de corps lb via un trou de contact 7 traversant une partie de la couche isolante intercouche. Ici, dans le cas le MOSFET SOI est un P-MOSFET, la ligne d'interconnexion correspond à la ligne d'alimentation électrique. Au contraire, dans le cas où le MOSFET SOI est un N-MOSFET, la ligne d'interconnexion correspond à la ligne de terre. Dans le même temps, plusieurs MOSFET SOI peuvent être disposés de part et d'autre de la ligne de corps lb, comme représenté sur la figure 4B. Ainsi, chacun des MOSFET SOI possède une même structure que le MOSFET SOI décrit sur les figures 4A et 5. Les figures 6A à 11 A, 6B à 11 B et 6C à 11 C sont des vues en section droite servant à illustrer des procédés de fabrication de circuits intégrés SOI selon l'invention. Ici, les figures 6A à 1 IA sont des vues en section droite prises suivant la ligne I-I' de la figure 4, et les figures 6B à 11 B sont des vues en section droite prises suivant la ligne II-II' de la figure 4. En outre, les figures 6C à 11C sont des vues en section droite prises suivant la ligne III-III' de la figure 4. Comme on peut le voir sur les figures 6A, 6B et 6C, une couche 60 de masque de tranchée est formée sur un substrat SOI 2. Le substrat SOI 2 consiste en un substrat de support 53, une couche isolante enterrée 51 formée sur le substrat de support 53 et une couche semiconductrice 1 formée sur la couche isolante enterrée 51. Ici, la couche semiconductrice possède le premier type de conductivité, tel que le type p. Toutefois, le premier type de conductivité peut être le type n. Ainsi, la couche de masque de tranchée 60 est formée sur la couche semiconductrice 1 premier type de conductivité. La couche de masque de tranchée 60 comprend une couche d'oxyde de plot 55 et une couche de nitrure de plot 57, qui sont sequentiellement empilées. En plus, la couche de masque de tranchée peut en outre comprendre une couche de masque dur 59 formée sur la couche de nitrure plot 57. La couche de masque dur 59 est de préférence formée d'une couche d'oxyde CVD (dépôt chimique en phase vapeur) qui présente une sélectivité de gravure élevée vis-à-vis de la couche semiconductrice 1, par exemple une couche de silicium. On forme sur la couche de masque de tranchée 60 des premiers motifs 61 d'agent photosensible de réserve, ou photorésist. Au moins l'un des premiers motifs de photorésist 61 définit au moins une région active transistor isolée. L'autre définit une région active de ligne de corps se trouvant d'un côté de la région active de transistor. Comme on peut le voir sur les figures 7A, 7B et 7C, on grave la couche de masque de tranchée 60 en utilisant les premiers motifs de photorésist 61 comme masques gravure, jusqu'à ce que la couche semiconductrice 1 soit exposée. De ce fait on forme au moins un premier motif 60a de masque de tranchée et un deuxieme motif 60b de masque de tranchée. Le premier motif de masque de tranchée comprend un premier motif 55a d'oxyde de plot, un premier motif nitrure de plot et un premier motif 59a de masque dur, lesquels sont séquentiellement empilés. De la même façon, le deuxième motif de masque de tranchée comprend un deuxième motif 55b d'oxyde de plot, un deuxième motif nitrure de plot et un deuxième motif 59b de masque dur, lesquels sont séquentiellement empilés. On retire alors les premiers motifs de photorésist 61. Ensuite on grave la couche semiconductrice 1 exposée en utilisant comme masques gravure les premier et deuxième motifs de masque de tranchée 60a et 60b afin de former une région de tranchée T I. A ce moment, on grave la couche semiconductrice 1 exposée sur une épaisseur prédéterminée, qui est plus mince que celle de la couche semiconductrice 1. De ce fait, il existe une couche résidu semiconductrice au fond de la région de tranchée T I. De plus, au moins une région active de transistor la et une région active de ligne de corps lb sont définies par region de tranchée T1. Par conséquent, la couche isolante enterrée 51 se trouvant à l'extérieur de la région active de transistor la et de la région active de ligne corps lb est encore couverte par la couche résidu semi conductrice. On se reporte maintenant aux figures 8A, 8B et 8C. On forme un deuxieme motif de photorésist 63 sur une région prédéterminée de la couche résidu semiconductrice. Le deuxième motif de photorésist 63 couvre une partie de la couche résidu semiconductrice se trouvant entre la région active de transistor la et la région active de ligne de corps lb, comme on peut voir sur les figures 8A et 8C. grave la couche résidu semiconductrice en utilisant le deuxième motif de photorésist 63 et les premier et deuxième motifs de masque de tranchée 60a et 60b comme masques de gravure, jusqu'à ce que la couche isolante enterrée 51 soit exposée. De ce fait, on forme une région d'isolation T2 exposant couche d'isola tion enterrée 51. A ce moment, se forme aussi, sous le deuxième motif de photo résist 63, comme représenté sur les figures 8A et 8C, un prolongement de corps le consistant en une partie de la couche résidu semiconductrice. Ainsi, la région active de ligne de corps lb est électriquement connectée à la région active la via le prolongement de corps l e. Comme représenté sur les figures 9A, 9B et 9C, on enlève alors le deuxième motif de photorésist 63. On forme une couche isolante, telle qu'une couche d'oxyde CVD, sur toute la surface du substrat, y compris la région de tranchée T 1 et la région d'isolation T2. A ce moment, il est préférable que la région de tranchée T 1 et la région d'isolation T2 soient complètement remplies par la couche d'isolation. On applique ensuite une planarisation à la couche isolante jusqu'à ce que les premier et deuxième motifs de masque de tranchée 60a et 60b soient exposés, si bien qu'on forme une couche isolante de corps 3a sur le prolongement de corps le ainsi qu'une couche d'isolation 3b sur la couche isolante enterrée 51. A ce moment, les premier et deuxième motifs de nitrure de plot 57a et 57b font fonction d'arrêt de gravure. Ainsi, dans le cas où la couche de masque de tranchée 60 comprend la couche d'oxyde CVD 59, on retire les premier et deuxième motifs de masque dur 59a, 59b pendant le processus de planarisation, par exemple un processus de gravure en retrait ou un processus CMP (polissage chimico-mécanique). De ce fait, des premier et deuxième motifs de masque de tranchée transformés 60a' et 60b' restent après la formation de la couche isolante de corps 3a et de la couche d'isolation 3b. Comme on peut voir sur les figures 10A, 10B et I OC, on retire ensuite, au moyen d'une technique classique, les premier et deuxième motifs de masque de tranchée transformés 60a' et 60b', de manière à exposer la région active de transistor la et la région active de ligne de corps lb. On forme une couche d'isola- tion de grille 65 sur la région active de transistor exposée la et la région active de ligne de corps exposée lb. On forme une couche de matière pour grille sur toute la surface du substrat, y compris la couche d'isolation de grille 65. La couche de matière de grille est formée par empilement séquentiel d'une couche conductrice et d'une couche isolante de capuchon. De préférence, la couche conductrice est formée d'une couche de silicium polycristallin dopé et la couche isolante de capuchon est formée par une couche d'oxyde CVD ou une couche de nitrure de silicium. Selon une autre possibilité, la couche de matière de grille peut être formée de la seule couche conductrice. On soumet ensuite à un tracé de motif la couche de matière de grille afin de former un motif de grille isolée 67 croisant la région active de tran sistor la. De plus, une extrémité du motif de grille 67 est en chevauchement avec la couche isolante de corps 3a, comme représenté sur les figures 10A et IOC. Dans le cas la couche de matière de grille est formée par empilement séquentiel de la couche conductrice de la couche isolante de capuchon, le motif de grille isolée 67 comprend une électrode de grille 5 formée de la couche conductrice et un motif de couche isolante de capuchon 6 formé de la couche isolante de capuchon. Toute fois, dans le cas où on omet la formation de la couche isolante capuchon, le motif de grille isolée 67 est formé de la seule électrode de grille 5. On implante sélectivement des impuretés du deuxième type de conductivité dans la région active de transistor la en utilisant le motif de grille 67 comme masque d'implantation, si bien qu'on forme des régions 1s' et 1d' à faible concentration en impureté des deux côtés respectifs du motif de grille 67. Le deuxième type de conductivité est opposé au premier type de conductivité. Par exemple, si le premier type de conductivité est le type p, le deuxième type de conductivité est le type n. La région active de transistor la se trouvant entre les régions 1s' et 1d' à faible concentration en impureté correspond à une région de corps 1c. La région de corps 1c comporte une région de canal, qui est placée sous le motif de grille 67. On se reporte maintenant aux figures 11A, 11B et 11C. On forme alors un élément d'écartement isolant 69 sur la paroi latérale du motif de grille isolée 67 en utilisant une technique classique. L'élément d'écartement isolant 69 est formé d'une couche d'oxyde de silicium ou d'une couche de nitrure de silicium. Ensuite, on implante sélectivement une impureté du deuxième type de conductivité dans la région active de transistor la en utilisant comme masques d'implantation le motif de grille 67 et l'élément d'écartement isolant 69, si bien qu'on forme des régions 1s" et 1d" forte concentration en impureté de part et d'autre du motif de grille 67. De ce fait, les régions à faible concentration en impureté I s' et I d' existent sous l'élément d'écartement isolant 69. On forme donc, des deux cotés du motif de grille 67, des régions de source 1 s et de drain 1 d du type LDD (drain légèrement dopé). Par conséquent, la région de corps le est électriquement connectée à la région active de ligne de corps lb via le prolongement de corps If, comme représenté sur les figures 11 A, 11B et 11C. Ici, l'électrode de grille 5, les régions source/drain 1s et Id, et la région de corps le constituent un MOSFET SOI. On implante sélectivement une impureté du premier type de conduc tivité dans la région active de ligne de corps lb afin de former une ligne de corps lb ayant une résistance électrique relativement faible. applique un processus de nettoyage à la surface de la structure résultante, ce qui expose les surfaces des régions de source 1 s et de drain 1 d ainsi que de la région de corps lb. On peut sélectivement former une couche de siliciure métallique 71 sur la ligne de corps exposée lb ainsi que sur les régions de source et de drain exposées 1s et 1d au moyen d'un processus "SALICIDE" (siliciure auto-alignée) classique. La couche de silicium métallique 71 est formée d'une couche de siliciure métallique réfractaire, par exemple une couche de siliciure de titane, une couche de siliciure de tantale, ou une couche de siliciure de cobalt. Dans le cas où le motif de grille 67 est formé de la seule électrode de grille 5, la couche de siliciure métallique 71 sera également formée sur l'électrode de grille 5. On forme une couche isolante intercouche (non représentée) sur toute la surface du substrat, y compris la couche de siliciure métallique 71. On applique un tracé de motif à la couche isolante intercouche de façon à former un trou de contact 7 (voir les figures 4A, 4B) exposant une partie de la ligne de corps lb. Une couche conductrice remplissant le trou de contact 7 est formée sur la couche isolante intercouche et se voit appliquer un tracé de motif visant à former une ligne d'interconnexion 9 (voir les figures 4A, 4B et 5), qui est électriquement connectée la ligne de corps lb via le trou de contact 7. La ligne d'inter connexion 9 peut être une ligne d'alimentation électrique ou une ligne de terre. Par exemple, si le MOSFET SOI est un N-MOSFET, la ligne d'interconnexion 9 correspond à la ligne de terre. Au contraire, si le MOSFET SOI est un P-MOSFET, la ligne d'interconnexion 9 correspond à la ligne d'alimentation électrique. Comme décrit ci-dessus selon l'invention, on peut empêcher la région de corps du MOSFET SOI d'être en flottement électrique. Par conséquent, on peut réaliser un circuit intégré SOI fiable et compact. Bien entendu, l'homme l'art sera en mesure d'imaginer, à partir des dispositifs et des procédés dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Circuit intégré à semiconducteur du type silicium sur isolant (noté SOI), formé au niveau d'un substrat SOI (2) consistant en un substrat support (53), une couche isolante enterrée (51) disposée sur le substrat de support et une couche semiconductrice du premier type de conductivité disposée sur couche isolante enterrée, caractérisé en ce qu'il comrpend au moins une région active de transistor isolée (la) consistant en une région 'déterminée de la couche semiconductrice ; une ligne de corps (lb) du premier type de conductivité, disposée d'un côté de région active de transistor, la ligne de corps consistant en une partie de la couche semiconductrice ; une couche d'isolation entourant les parois latérales de la région active de transistor et de la ligne de corps, la couche d'isolation étant en contact avec la couche isolante enterrée ; un prolongement de corps (le) du premier type de conductivité, se prolongeant depuis une paroi latérale prédéterminée de la région active de transis tor et connectée à la ligne de corps, le prolongement de corps étant plus mince la région active de transistor ; une couche isolante de corps (3a) formée sur le prolongement corps ; un motif de grille isolée (67) croisant la région active de transistor, motif grille isolée étant en chevauchement avec la couche isolante corps (3a). 2. Circuit intégré selon la revendication 1, caractérisé en ce que premier type de conductivité est le type p ou le type n. 3. Circuit intégré selon la revendication 1, caractérisé en ce comprend une couche de siliciure métallique (71) formée sur la ligne de corps. 4. Circuit intégré selon la revendication 1, caractérisé en ce comprend en outre une couche isolante de grille (65) interposée entre le motif grille isolée (67) et la région active de transistor (la). 5. Circuit intégré selon la revendication 1, caractérisé en ce qu' comprend en outre un élément d'écartement isolant (69) formé sur la paroi latérale du motif de grille isolée (67). 6. Circuit intégré selon la revendication 1, caractérisé en ce que le motif de grille (67) comprend une électrode de grille conductrice (5). 7. Circuit intégré selon la revendication 6, caractérisé en ce qu'il comprend en outre une couche de siliciure métallique (71) formée l'électrode grille (5). 8. Circuit intégré selon la revendication 1, caractérisé ce que le motif de grille (67) comprend une électrode de grille conductrice (5) couche isolante de capuchon formée sur l'électrode de grille. 9. Circuit intégré selon la revendication 1, caractérise en qu'il comprend en outre une région de source (1s) formée au niveau de la région active transistor, qui se trouve d'un côté du motif de grille (67), et une région de drain (1d) formée au niveau de la région active de transistor, qui est placée de l'autre côté du motif de grille, les régions de source et de drain ayant un deuxième type de conductivité qui est opposé au premier type de conductivité. 10. Circuit intégré selon la revendication 9, caractérisé en qu'il comprend en outre une couche de siliciure métallique (71) formée sur les régions source et de drain. 11. Circuit intégré selon la revendication 1, caractérisé en ce qu'il comprend une ligne de connexion à la terre (9) ou une ligne d'alimentation électrique (9) passant sur la ligne de corps, la ligne de terre ou la ligne d'alimenta tion étant électriquement connectée à la ligne de corps. 12. Circuit intégré selon la revendication 1, caractérisé ce que la ligne de corps (lb) est une ligne droite. 13. Circuit intégré selon la revendication 1, caractérisé en que ladite au moins une région active de transistor (la) comprend une pluralité de régions actives de transistor. 14. Circuit intégré selon la revendication 13, caractérisé en ce que la pluralité de régions actives de transistor (la) est disposée d'un côté ou des deux côtés de la ligne de corps. 15. Procédé de fabrication d'un circuit intégré à semiconducteur du type silicium sur isolant (noté SOI) dans un substrat SOI consistant un substrat de support, une couche isolante enterrée placée sur le substrat de support et une couche semiconductrice d'un premier type de conductivité placée la couche isolante enterrée, le procédé étant caractérisé en ce qu'il comprend opérations suivantes graver une région prédéterminée de la couche semiconductrice, de manière à former une région de tranchée définissant au moins une région active de transistor isolée et une région active de ligne de corps d'un côté de la région active de transistor et laisser, en même temps, une couche résidu semiconductrice, qui est plus mince que la couche semiconductrice, au fond de la région de tranchée ; graver sélectivement la couche résidu semiconductrice jusqu'à ce que la couche isolante enterrée soit exposée, de manière à ainsi former une région d'isolation et, en même temps, laisser un prolongement de corps du premier type de conductivité qui connecte la région active de transistor à la région active ligne corps ; former une couche isolante de corps et une couche d'isolation sur prolongement de corps et la couche isolante enterrée exposée, respectivement ; former un motif de grille isolée croisant la région active de transistor et disposée en chevauchement avec la couche isolante de corps ; et doper la région active de ligne de corps au moyen d'une impureté premier type de conductivité afin de former une ligne de corps. 16. Procédé selon la revendication 15, caractérisé en ce que la forma tion de région de tranchée et de la couche résidu semiconductrice comprend les opérations suivantes former au moins un premier motif de masque de tranchée et un deuxième motif de masque de tranchée sur la couche semiconductrice ; et graver la couche semiconductrice sur une épaisseur prédéterminée, qui est plus mince que la couche semiconductrice, en utilisant comme masques de gravure premier et deuxième motifs de masque de tranchée. 17. Procédé selon la revendication 16, caractérisé en ce que la forma tion premier et deuxième motifs de masque de tranchée comprend les opérations suivantes former une couche de masque de tranchée sur la couche semiconduc trice ; appliquer le tracé de motif à la couche de masque de tranchée. 18. Procédé selon la revendication 17, caractérisé en ce que la couche de masque de tranchée est formée par empilement séquentiel d'une couche d'oxyde de plot une couche de nitrure de plot sur la couche semiconductrice. 19. Procédé selon la revendication 17, caractérisé en ce que la couche de masque de tranchée est formée par empilement séquentiel d'une couche d'oxyde de plot, d'une couche de nitrure de plot et d'une couche de masque dur sur la couche semiconductrice. 20. Procédé selon la revendication caractérisé en ce que la formation de la couche isolante de corps et de la couche d'isolation comprend les opérations suivantes former une couche isolante qui remplit la région de tranchée et la région d'isolation sur toute la surface de la structure resultante possédant la région d'isolation ; appliquer un processus de planarisation à couche isolante jusqu'à ce que les premier et deuxième motifs de masque de tranchée soient exposés ; et retirer les premier et deuxième motifs masque de tranchée afin d'exposer la région active de transistor et la région active de ligne de corps. 21. Procédé selon la revendication 1 caractérisé en ce que la formation du motif de grille isolée comprend les opérations suivantes former une couche isolante de grille sur région active de transistor et la région active de ligne de corps ; former une couche de matière de grille sur toute la surface de la structure résultante possédant la couche isolante de grille ; et appliquer un tracé de motif à la couche matière de grille. 22. Procédé selon la revendication 21, caractérisé en ce que la couche de matière de grille est formée d'une couche conductrice. 23. Procédé selon la revendication 21, caractérisé en ce que la couche de matière de grille est formée par empilement sequentiel d'une couche conduc trice et d'une couche isolante de capuchon. 24. Procédé selon la revendication 15, caractérisé en ce qu'il comprend en outre l'opération consistant à former un élément d'écartement isolant sur la paroi latérale du motif de grille isolée. 25. Procédé selon la revendication 15, caractérisé en ce qu'il comprend en outre l'opération consistant à former une région de source au niveau de la région active de transistor, qui est placée d'un côté du motif de grille, et une région de drain au niveau de la région active de transistor, qui est placée de l'autre côté du motif de grille, les régions de source et de drain étant dopées au moyen d'une impureté d'un deuxième type de conductivité oppose au premier type de conduc tivité. 26. Procédé selon la revendication 24, caractérisé en ce qu'il comprend en outre l'opération consistant à former sélectivement une couche de siliciure métallique sur la ligne de corps et la région active transistor de part et d'autre du motif de grille. 27. Procédé selon la revendication 26, caractérisé en ce que l'on forme la couche siliciure métallique en utilisant un processus "salicide" (c'est-à dire siliciure auto-alignée). Procédé selon la revendication 15, caractérise en ce qu'il comprend en outre opérations suivantes former une couche isolante intercouche sur toute la surface de la structure resultante possédant le motif de grille et la ligne de corps ; appliquer un tracé de motif à la couche isolante intercouche de façon à former un trou de contact qui expose une partie de la ligne de corps ; et former une ligne d'alimentation électrique ou une ligne de potentiel de terre sur couche isolante intercouche, la ligne d'alimentation ou la ligne de terre étant électriquement connectée à la ligne de corps via le trou de contact.