Brevet FR2800937A1 — publié le 20010511

La présente invention concerne un circuit de commutation de courant destiné à être utilisé par exemple dans les convertisseurs numériqueanalogique (DAC). La figure 1 des dessins annexés représente des parties d'un convertisseur numérique-analogique (DAC) classique du type appelé "à aiguillage de courant (current-steering)". Le DAC 1 est conçu pour convertir un mot d'entrée numérique à m bits (D 1-Dmin) en un signal de sortie analogique correspondant. Le DAC 1 comporte une pluralité (n) de sources de courant identiques 21 à 2n, o n=2m-1. Chaque source de courant 2 transmet un courant sensiblement constant I. Le DAC 1 comporte en outre une pluralité de circuits de commutation différentiels 41 à 4n correspondant respectivement aux n sources de courant 21 à 2n. Chaque circuit de commutation différentiel 4 est connecté à sa source de courant correspondante 2 et fait commuter le courant I produit par la source de courant soit sur une première borne, connectée à une première ligne de connexion A du convertisseur, soit sur une deuxième borne, connectée à une deuxième ligne de connexion B du convertisseur. Chaque circuit de commutation différentiel 4 reçoit l'un de plusieurs signaux de commande T1 à Tn (appelés "signaux codés thermométriques" pour des raisons qui seront expliquées ultérieurement) et il sélectionne sa première borne ou sa deuxième borne selon la valeur du signal considéré. Un premier courant de sortie IA du DAC 1 est la somme des courants respectifs délivrés aux premières bornes des circuits de commutation différentiels, et un deuxième courant de sortie IB du DAC 1 est la somme des courants respectifs délivrés aux deuxièmes bornes des circuits de commutation différentiels. Le signal de sortie analogique est la différence de tension VA-VB entre la tension VA produite par absorption du premier courant de sortie IA du DAC 1 dans une résistance R et la tension VB produite par absorption du deuxième courant de sortie IB du convertisseur dans une autre résistance R. Dans le DAC de la figure 1, les signaux codés thermométriques T1 à Tn sont obtenus à partir du mot d'entrée binaire Dl1-Dm par un décodeur thermométrique binaire 6. Le décodeur 6 fonctionne de la manière suivante. Lorsque le mot d'entrée binaire D1-Dm possède la valeur la plus basse, les signaux codés thermométriques T1 à Tn sont tels que chacun des circuits de commutation différentiels 41 à 4,, sélectionne sa deuxième borne, de sorte que toutes les sources de courant 21 à 2, sont connectées à la deuxième ligne de connexion B. Dans cette situation, VA = O et VB = nIR. Le signal de sortie analogique VA-VB = -nIR. Lorsque le mot d'entrée binaire D1-Dm augmente progressivement en valeur, les signaux codés thermométriques D1 à Dm produits par le décodeur 6 sont tels qu'un plus grand nombre des circuits de commutation différentiels sélectionnent leurs premières bornes respectives (en partant du circuit de commutation différentiel 41) sans qu'aucun circuit de commutation différentiel qui a déjà sélectionné sa première borne revienne se commuter sur sa deuxième borne. Lorsque le mot d'entrée binaire D1-Dm a la valeur i, les i premiers circuits de commutation différentiels 41 à 4j sélectionnent leurs premières bornes respectives, tandis que les n-i circuits de commutation différentiels restants 4i+1 à 4, sélectionnent leurs deuxièmes bornes respectives. Le signal de sortie analogique VA-VB est égal à (2i-n)IR. La figure 2 représente un exemple des signaux codés thermométriques produits pour un mot d'entrée binaire à trois bits D1-D3 (c'est-à-dire que, dans cet exemple, m=3). Dans ce cas, sept signaux codés thermométriques T1 à T7 sont nécessaires (n=2m-1= 7). Comme le montre la figure 2, les signaux codés thermométriques T1 à Tn produits par le décodeur thermométrique binaire 6 suivent un code dit thermométrique, dans lequel il est entendu que, lorsqu'un signal d'ordre r, soit Tr, est activé (positionné sur "1"), tous les signaux des ordres inférieurs, c'est-à-dire T1 à Tr-1, seront également activés. Le codage thermométrique est souvent employé dans les DAC du type à aiguillage de courant, car, lorsque le mot d'entrée binaire augmente, un plus grand nombre de sources de courant commute sur la première ligne de connexion A sans qu'aucune source de courant qui a déjà commuté sur cette ligne A ne commute sur l'autre ligne B. Par conséquent, la caractéristique d'entrée/sortie du DAC est monotone et la pointe de tension de conversion résultant d'une variation de 1 dans le mot d'entrée est petite. La figure 3 représente une forme précédemment considérée de circuit de commutation différentiel pouvant commodément être utilisée dans un convertisseur numérique-analogique tel que le convertisseur de la figure 1. Ce circuit de commutation différentiel 4 comprend des premier et deuxième transistors à effet de champ (FET) PMOS (c'est-à-dire du type métal- oxyde-semiconducteur à canal p) S 1 et S2. Les sources respectives des transistors S I et S2 sont connectées à un noeud commun CN auquel est connectée une source de courant correspondante (21 à 2n, sur la figure 1). Les drains respectifs des transistors Si et S2 sont connectés à des premier et deuxième noeuds de sortie respectifs OUTA et OUTB du circuit, qui correspondent respectivement aux première et deuxième bornes de chacun des circuits de commutation différentiels de la figure 1. Chacun des transistors S 1 et S2 possède, connecté à sa grille, un circuit d'excitation correspondant 61 ou 62. Un signal correspondant parmi les signaux codés thermométriques T est appliqué à l'entrée du circuit d'excitation 61, tandis qu'un signal T complémentaire du signal T est appliqué à l'entrée du circuit d'excitation 62. Chaque circuit d'excitation met en tampon et inverse son signal d'entrée reçu T ou T afin de produire un signal de commutation SW1 ou SW2 à destination de son transistor associé S 1 ou S2, de sorte que, dans l'état stationnaire, l'un des transistors S 1 et S2 est conducteur et l'autre est non conducteur. Par exemple, comme indiqué sur la figure 3 elle-même, lorsque le signal d'entrée T possède le niveau haut (H) et que le signal d'entrée T possède donc le niveau bas (L), le signal de commutation SW1 (tension d'excitation de grille) du transistor S 1 est au niveau bas L, ce qui amène le transistor à être dans l'état conducteur, tandis que le signal de commutation SW2 (tension d'excitation de grille) du transistor S2 est au niveau haut H, ce qui amène ce transistor à être dans l'état non conducteur. Ainsi, dans cette situation, tout le courant d'entrée qui circule dans le noeud commun CN passe dans le noeud de sortie OUTA et aucun courant ne passe dans le noeud de sortie OUTB. On revient maintenant à la figure 1. Dans le DAC de la figure 1, les tensions VA et VB des première et deuxième lignes de connexion A et B du DAC varient lors de l'utilisation du DAC en fonction de la valeur du mot d'entrée binaire D1-Dm. Ceci signifie que les potentiels des noeuds de sortie OUTA et OUTB du circuit de commutation différentiel 4 varient également lors de l'utilisation du DAC. Les transistors Si et S2 présentent une capacité parasite notable. Ces capacités parasites doivent être chargées ou déchargées à chaque fois que le circuit de commutation différentiel commute. La quantité de charge qui est chargée ou déchargée dépend alors de la variation des tensions de sortie VA et VB du DAC lors du passage d'un code au suivant, ce qui entraîne un retard de commutation sur la sortie du DAC, lequel dépend de la tension de sortie du DAC. Si, par exemple, on utilise le DAC pour synthétiser une onde sinusoïdale à une fréquence sélectionnée (par exemple 100 MHz), le retard dépendant de la tension de sortie se manifeste sous la forme d'une modulation de la largeur d'impulsion dans le signal de sortie du DAC. Pour un DAC de précision à action rapide, ceci dégrade de façon importante des performances au premier ordre du DAC. De plus, un autre problème est que les conductances de sortie des transistors S1 et S2 au moment de la commutation dépendent faiblement des tensions de sortie réelles VA et VB du DAC. Ceci dégrade également les performance du DAC dans les applications de haute précision. Selon un premier aspect de l'invention, il est proposé un circuit de commutation de courant comportant: une pluralité de segments de circuit, ayant chacun des premier et deuxième noeuds de connexion par l'intermédiaire desquels des premier et deuxième courants ajustables passent respectivement lorsque le circuit est en utilisation, et un moyen de commutation servant à modifier les intensités respectives des premier et deuxième courants ajustables en fonction d'un signal de commutation appliqué au segment; un premier moyen de combinaison, connecté avec les premiers noeuds de connexion respectifs des segments et connecté en outre fonctionnellement à une première borne de signal combiné, servant à combiner les premiers courants ajustables respectifs des segments afin de produire un premier signal combiné sur ladite première borne de signal combiné; un deuxième moyen de combinaison, connecté aux deuxièmes noeuds de connexion respectifs des segments et connecté en outre fonctionnellement à une deuxième borne de signal combiné servant à combiner les deuxième courants ajustables respectifs des segments afin de produire un deuxième signal combiné sur ladite deuxième borne de signal combiné; un premier moyen de blindage, ou de protection, connecté entre ladite première borne de signal combiné et ledit moyen de commutation dans un ou plusieurs desdits segments, afin de protéger le moyen de commutation du ou des segments considérés vis-à-vis de variations de potentiel résultant de variations de potentiel de cette borne; et un deuxième moyen de blindage, ou de protection, connecté entre ladite deuxième borne de signal combiné et ledit moyen de commutation dans ledit ou lesdits segments, afin de protéger le moyen de commutation du ou des segments considérés vis-à-vis de variations de potentiel résultant de variations de potentiel de cette borne. Dans ce circuit, le retard dépendant du signal qui existe sur les première et deuxième bornes de signal combiné est réduit. Selon un deuxième aspect de l'invention, il est proposé un circuit de conversion numérique-analogique comportant un circuit de commutation de courant qui met en oeuvre le premier aspect susdit de l'invention et comporte en outre un circuit décodeur connecté de façon à recevoir un signal d'entrée numérique à convertir en un signal de sortie analogique correspondant, et ayant pour fonction de déduire, du signal d'entrée numérique reçu, un ensemble desdits signaux de commutation en vue de leur application respective auxdits segments. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: la figure 1, discutée ci-dessus, présente des parties d'un DAC du type à aiguillage de courant qui a été précédemment considéré; la figure 2, également discutée ci-dessus, montre une table destinée à être utilisée pour expliquer comment des signaux de commande codés thermométriques se déduisent d'un mot d'entrée binaire dans le DAC de la figure 1; la figure 3, également discutée ci-dessus, montre des parties d'un circuit de commutation de courant précédemment considéré, qui est destiné à être utilisé dans un DAC; la figure 4 représente des parties d'un circuit de commutation de courant selon un premier mode de réalisation de l'invention; les figures 5(A) à 5(D) représentent des formes d'onde de fonctionnement produites par le circuit de la figure 4; la figure 6 présente des parties d'un circuit de commutation de courant selon un deuxième mode de réalisation de l'invention; la figure 7 montre la variation de la largeur de bande de transistors cascode dans des modes de réalisation de l'invention; la figure 8 représente des parties d'un circuit de commutation de courant selon un troisième mode de réalisation de l'invention; la figure 9 montre des schémas explicatifs destinés à être utilisés pour l'interprétation de tables 1 à 3 de la description; la figure 10 montre un schéma explicatif destiné à être utilisé pour la comparaison des performances de modes de réalisation de l'invention avec le circuit de la figure 3; la figure 11 représente des parties d'un circuit de commutation de courant selon un quatrième mode de réalisation de l'invention; et la figure 12 montre un exemple de circuit de commande pouvant commodément être utilisé dans des modes de réalisation de l'invention. Sur la figure 4, sont présentées des parties d'un circuit de commutation de courant 10 selon un premier mode de réalisation de l'invention. Sur cette figure 4, les parties qui sont identiques à des parties précédemment décrites en liaison avec les figures 1 à 3, ou qui leur correspondent étroitement, sont désignées par les mêmes numéros de référence, et les explications correspondantes sont omises. Le circuit de la figure 4 possède une pluralité de segments distincts SEG1 à SEGn du circuit, un seul d'entre eux, SEGi, étant représenté en détail sur la figure 4. Chaque segment possède un premier transistor de commutation principal Si 1 dont la source est connectée à un noeud commun CN du segment et dont le drain est connecté à un premier noeud intermédiaire IN 1 du segment. De la même façon, un deuxième transistor de commutation principal S2 est connecté par sa source au noeud commun CN et par son drain à un deuxième noeud intermédiaire IN2 du segment. Chaque transistor de commutation principal est, dans ce mode de réalisation, un FET PMOS (c'est-à-dire un transistor à effet de champ MOS à canal P). Les transistors de commutation S 1 et S2 reçoivent respectivement sur leurs grilles des signaux de commutation mutuellement complémentaires SWi et SW2 produits par des circuits d'excitation (non représentés) tels que les circuits d'excitation 61 et 62 de la figure 3. Entre le noeud commun CN et une ligne d'alimentation électrique positive "tension VDD analogique" du circuit, est connectée une source de courant constant 14 qui amène la fourniture d'un courant sensiblement constant I par la ligne d'alimentation électrique positive VDD au noeud commun CN lorsque le circuit est en utilisation. Chacun des noeuds intermédiaires IN1 et IN2 est également connecté à une source de courant de stabilisation 18 ou 20. Chaque source de courant de stabilisation contient sa propre source de courant constant qui fournit un courant sensiblement constant IBLEED venant de la ligne VDD au noeud intermédiaire qui lui est connecté. Les courants constants IBLEED fournis aux noeuds intermédiaires IN1 et IN2 par les sources de courant de stabilisation 18 et 20 peuvent chacun être par exemple d'environ le quart du courant I fourni au noeud commun CN par la source de courant constant 16. Dans le circuit de la figure 4, chaque segment distinct SEG possède également des premier et deuxième noeuds de sortie ON1 et ON2. Les premiers noeuds de sortie respectifs de tous les segments SEG, à SEGn sont connectés en commun à une première ligne de connexion A du circuit, tandis que les deuxièmes noeuds de sortie respectifs ON2 de tous les segments SEG1 à SEGn sont connectés en commun à une deuxième ligne de connexion B du circuit. Une première borne de sortie OUTA du circuit est connectée à la première ligne de connexion A, -7 et une deuxième borne de connexion OUTB du circuit est connectée à la deuxième ligne de connexion B. Chaque segment du circuit possède également des premier et deuxième transistors cascode 22 et 24. Chaque transistor cascode est un FET PMOS. Le premier transistor cascode 22 est connecté par sa source au premier noeud intermédiaire IN1, par son drain au premier noeud de sortie ON1 et par sa grille à une ligne d'alimentation en potentiel de terre GND du circuit. De la même façon, le deuxième transistor cascode 24 est connecté par sa source au deuxième noeud intermédiaire 1N2, par son drain au deuxième noeud de sortie ON2 et par sa grille à GND. Ainsi, dans chaque segment, il existe une première dérivation entre le noeud commun CN et le premier noeud de sortie, et une deuxième dérivation entre le noeud commun CN et le deuxième noeud de sortie ON2. On décrit maintenant le fonctionnement du circuit de la figure 4. Dans chaque segment, pendant l'état stationnaire, le transistor de commutation principal Si ou S2 se trouvant dans l'une des deux dérivations est dans l'état conducteur et le transistor de commutation principal S2 ou S i se trouvant dans l'autre dérivation est dans l'état non conducteur. Les deux transistors cascode 22 et 24 sont dans l'état conducteur de façon permanente. Le courant I fourni au noeud commun CN du segment est transmis exclusivement au premier noeud de sortie ON 1 si le transistor de commutation conducteur est le transistor S 1 et est fourni exclusivement au deuxième noeud de sortie ON2 si le transistor de commutation conducteur est le transistor S2. Les courants constants IBLEED fournis à chaque noeud intermédiaire IN1 et IN2 sont également fournis via les transistors cascode 22 et 24 aux noeuds de sortie ON 1 et ON2. Les courants de stabilisation IBLEED sont fournis aux noeuds intermédiaires IN 1 et IN2 de façon à assurer que, dans la dérivation dans laquelle le transistor de commutation S1 ou S2 est non conducteur, un certain courant (à savoir le courant de stabilisation IBLEED) continue de circuler dans le transistor cascode 22 ou 24 de la dérivation considérée de façon à maintenir le transistor cascode dans l'état conducteur. L'effet des transistors cascode 22 et 24 est de blinder, ou protéger, chaque noeud intermédiaire IN1 et IN2 vis-à-vis de variations de potentiel qui pourraient, sinon, résulter des variations de potentiel des bornes de sortie OUTA et OUTB. Comme décrit précédemment, le potentiel VA ou VB de chaque borne de sortie OUTA ou OUTB varie de façon inévitable pendant l'utilisation du circuit en fonction du courant de sortie IA OU IB sortant par la borne de sortie considérée. Il peut y avoir d'importantes variations de ces courants de sortie, et, par conséquent, des tensions de sortie, d'un cycle au suivant. Par exemple, si le mot d'entrée binaire passe de sa valeur négative de pleine échelle -FS à sa valeur positive de pleine échelle +FS, le courant de sortie IA peut passer par exemple de mA (sa valeur lorsque les transistors de commutation Si de tous les segments sont non conducteurs) à 25 mA (sa valeur lorsque les transistors de commutation Si de tous les segments sont conducteurs), tandis que, dans le même temps, le courant de sortie IB passe de 25 mA à 5 mA. Selon l'impédance de la charge de sortie qui est associée à chaque borne de sortie, la variation du potentiel VA OU VB de chaque borne de sortie peut être relativement importante, par exemple de 0,5 V, si chaque impédance de charge de sortie est de 25 Q2. Une différence AV entre les potentiels VA et VB des bornes de sortie varie dans ce cas de 1 V. Dans le circuit de la figure 4, du fait de la fonction de blindage réalisée par les transistors cascode 22 et 24 dans chaque segment, une variation AVINT de la différence de potentiel entre les potentiels respectifs des noeuds intermédiaires IN1 et 1N2 de chaque segment, en réponse à des variations maximales des courants de sortie IA et IB, est typiquement inférieure, d'un facteur de deux ou plus de deux, en amplitude, à la variation de potentiel AV entre les bornes de sortie. Pour comprendre l'effet avantageux procuré par les transistors cascode dans les modes de réalisation de l'invention, on va décrire en détail un problème qui se produit lorsque les transistors cascode ne sont pas présents (comme dans le circuit précédemment considéré de la figure 3). La figure 5(A) représente un exemple de forme d'onde VA-VB devant être produite à la sortie du circuit. La forme d'onde est, dans ce cas, une onde sinusoïdale ayant une fréquence f de 100 MHz par exemple et son amplitude est comprise entre une amplitude maximale +FS et une amplitude minimale -FS. Comme indiqué dans la partie introductive de la présente description, lorsqu'aucun transistor cascode n'est employé, les segments présentent des retards de commutation qui dépendent de la tension de sortie. Le retard AT varie approximativement en fonction du carré de la tension de sortie, c'est-à-dire à une fréquence de 2f, comme représenté sur la figure 5(B). Il s'ensuit que les crêtes de la forme d'onde de la figure 5(A) sont retardées d'environ 8 ps par rapport aux points d'amplitude nulle. Les retards apparaissant sur la figure 5(B) sont tous mesurés par rapport à une valeur de référence qui, dans cet exemple, est fixée de façon que le retard minimal soit -2 ps et le retard maximal +6 ps. Le retard dépendant de la tension de sortie se manifeste sous la forme d'une erreur dans la tension de sortie à tout moment donné. Cette erreur est le produit de la vitesse de balayage de la forme d'onde de la figure 5(A) (comme représenté sur la figure (C)) par le retard At, comme représenté sur la figure 5(B). Cette erreur est illustrée graphiquement sur la figure 5(D). Comme le montre la figure 5(D), l'erreur oscille autour de 0 avec une fréquence 3f. Ceci signifie que l'erreur apparaît sous la forme d'une composante du troisième harmonique, dans le signal de sortie, avec une amplitude qui est une fonction du carré de la tension de sortie. Lorsqu'on place les transistors cascode dans le circuit, comme c'est le cas sur la figure 4, les transistors de commutation principaux S 1 et S2 de chaque cellule sont blindés vis-à-vis de la variation de la tension de sortie, la variation AVINT étant réduite d'un facteur de 2,5, par exemple, par rapport à la variation AV de la tension de sortie. L'erreur du circuit de la figure 4 dépend de la variation AVINT plutôt que de AV, de sorte que l'amplitude de l'erreur diminue suivant le carré du rapport entre AV et AVINT. Par exemple, lorsque AV/AVNT vaut 2,5, l'amplitude de l'erreur est six fois (c'est-à-dire environ 2,52) moindre que lorsque les transistors cascode ne sont pas prévus. Les transistors cascode 22 et 24 ajoutent un certain retard dépendant du signal sur la sortie de chaque segment. Par conséquent, lorsqu'on place des transistors cascode dans le circuit constituant la mise en oeuvre de l'invention, il faut prendre en considération deux effets. Le premier effet est la modulation de largeur d'impulsion qui est provoquée par le fait que le temps de commutation est fonction de la tension de sortie. Pour les raisons expliquées ci-dessus, les transistors cascode connectés aux bornes de sortie agissent efficacement pour réduire ou supprimer ce premier effet. Toutefois, un deuxième effet, ou plutôt un effet secondaire, est provoqué par les transistors cascode eux-mêmes. Cet effet secondaire est que la largeur de bande de chaque transistor cascode luimême dépend alors du courant qui le traverse, c'est-à-dire du courant de sortie. Il en est ainsi parce que la conductance de sortie gm de chaque transistor cascode est proportionnelle à la racine carrée du courant traversant le transistor, et que la largeur de bande du transistor est proportionnelle à gm/C, o C est la capacité totale existant entre la source du transistor cascode (le noeud intermédiaire IN1 ou IN2) et la ligne de terre GND. Cette largeur de bande variable provoque une distorsion due à la fois à une modulation de phase et une modulation d'amplitude. C'est à la lumière de cet effet secondaire que, dans le mode de réalisation de la figure 4, chaque segment possède sa propre paire de transistors cascode 22 et 24. La raison de cette disposition sera expliquée par le biais de la comparaison avec un deuxième mode de réalisation de l'invention, représenté sur la figure 6, o tous les segments sont connectés en commun à une unique paire de transistors cascode. Cette configuration sera appelée ci-après une "configuration commune" des transistors cascode. La configuration du mode de réalisation de la figure 4, dans laquelle chaque segment possède sa propre paire distincte de transistors cascode sera ci-après appelée une "configuration séparée" des transistors cascode. Comme représenté sur la figure 6, le circuit de commutation de courant du deuxième mode de réalisation de l'invention possède, dans chaque segment, une source de courant constant 16 servant à fournir un courant sensiblement constant I à un noeud commun CN du segment. Dans ce cas, un premier transistor de commutation principal S 1 du segment est connecté directement entre le noeud commun CN et un premier noeud de sortie ON1 du segment, tandis qu'un deuxième transistor de commutation principal S2 est connecté directement entre le noeud commun CN et un deuxième noeud de sortie ON2 du segment. Comme dans le mode de réalisation de la figure 4, les premier noeuds de sortie ON1 respectifs des différents segments sont tous connectés en commun à une première ligne de connexion A du circuit, et les deuxièmes noeuds de sortie ON2 respectifs des segments sont tous connectés en commun à une deuxième ligne de connexion B du circuit. Un premier circuit 18 de stabilisation du courant est connecté de façon à appliquer un courant de stabilisation sensiblement constant IBLEED à la première ligne de connexion A, et un deuxième circuit 20 de stabilisation du courant est connecté de façon à fournir un courant de stabilisation sensiblement constant IBLEED à la deuxième ligne de connexion B. Dans ce cas, chaque courant de stabilisation IBLEED est par exemple approximativement égal au quart de la somme EI de tous les courants distincts I produits par les segments. Dans ce mode de réalisation, un unique premier transistor cascode 122 est connecté par sa source à la première ligne de connexion A, par son drain à une première borne de sortie OUTA du circuit, et par sa grille à la ligne de terre GND. De même, un unique deuxième transistor cascode 124 est connecté par sa source à la deuxième ligne de connexion B, par son drain à une deuxième borne de sortie OUTB du circuit, et par sa grille à la ligne de terre GND. Le deuxième mode de réalisation représenté sur la figure 6 fonctionne fondamentalement de la même manière que le premier mode de réalisation précédemment décrit en liaison avec la figure 4. Chaque transistor cascode 122 ou 124 sert à blinder les transistors de commutation SI1 et S2 de chaque segment vis-à-vis des variations de potentiel des bornes de sortie OUTA et OUTB pendant l'utilisation du circuit. La figure 7 montre comment la largeur de bande des transistors cascode 122 et 124 varie avec le courant de sortie. Une première ligne LA représente la largeur de bande du transistor cascode 122 associé à la borne de sortie OUTA. Une deuxième ligne LB représente la largeur de bande du transistor cascode associé à la borne de sortie OUTB. L'axe horizontal de la figure 7 représente le courant qui circule dans chaque transistor cascode lorsque la tension de sortie VA-VB varie entre sa valeur négative de pleine échelle -FS et sa valeur positive de pleine échelle +FS. Lorsque la tension de sortie vaut +FS, les premiers transistors de commutation S 1 sont tous conducteurs, et les deuxièmes transistors de commutation sont tous non conducteurs. Ainsi, le courant circulant dans le transistorcascode 122 possède sa valeur maximale, qui est par exemple de 25 mA (SI pour tous les segments + IBLEED), tandis que le courant qui passe dans le transistor cascode 124 possède sa valeur minimale, qui vaut par exemple 5 mA (IBLEED seul). Dans cette situation, la largeur de bande du transistor cascode 122 possède sa valeur maximale, qui est par exemple de 2,2 GHz, et la largeur de bande du transistor cascode 124 possède sa valeur minimale, qui est par exemple de 1 GHz, puisque (comme précédemment mentionné) la largeur de bande de chaque transistor cascode est proportionnelle à la racine carrée du courant IDS qui le traverse. Lorsque la tension de sortie VA-VB diminue progressivement de +FS à -FS, un courant progressivement plus grand passe dans le transistor cascode 124 et un courant progressivement moins grand passe dans le transistor cascode 122. Ainsi, la largeur de bande du transistor cascode 122 diminue lorsqu'on va de la droite vers la gauche de la ligne LA de la figure 7, et la largeur de bande du transistor cascode 124 s'élève lorsqu'on va de la droite vers la gauche de la ligne LB de la figure 7. Pour la valeur négative à pleine échelle -FS de la tension de sortie, les largeurs de bande des transistors cascode sont inversées par rapport au cas associé à la valeur +FS. Lorsque les transistors cascode sont connectés suivant la configuration commune de la figure 6, l'effet de la variation de largeur de bande des transistors cascode est tel que, comme indiqué par la courbe LCommun la largeur de bande globale (différence des largeurs de bande) varie et présente sa valeur la plus petite aux extrémités et sa valeur la plus grande au milieu. Il s'agit là du résultat de la configuration commune des transistors cascode, lequel signifie que les courants de sortie des différents segments sont combinés avant d'atteindre les transistors cascode. Le courant combiné venant de tous les segments qui passent dans chaque transistor cascode varie donc suivant l'intervalle total de valeurs allant de 5 mA à 25 mA sur la figure 7 (au moins par pas correspondant au nombre des segments). Ainsi, pour tout changement apparaissant dans les courants de sortie, un transistor cascode connaît une chute de courant (et, par conséquent, de largeur de bande) tandis que l'autre transistor cascode connaît une élévation de courant (et, par conséquent, de largeur de bande). La perte de largeur de bande du transistor cascode dont la largeur de bande décline a toujours plus d'importance que le gain de largeur de bande du transistor cascode dont la largeur de bande augmente, de sorte que la différence des largeurs de bande, ou largeur de bande différentielle, présente sa valeur de crête au point milieu de la courbe Lcommun (o IA=IB) et diminue en fonction des largeurs de bande respectives des transistors cascode. La largeur de bande différentielle associée au cas de la configuration commune suit donc la courbe Commun de la figure 7 et varie avec le courant de sortie. Dans le mode de réalisation de la figure 4, qui incorpore la configuration séparée des transistors cascode, la largeur de bande globale effective (différence des largeurs de bande, ou largeur de bande différentielle) du circuit suit la ligne horizontale Lsép de la figure 7, qui passe par les points d'extrémité de la courbe Lcommun. Dans le cas de la configuration séparée, le courant passant dans les transistors cascode de chaque segment varie seulement d'une valeur minimale (IBLEED=50 ptA) à une valeur maximale (I+IBLEED=350 pA), sans qu'il existe de valeurs de courant intermédiaires conmme dans le cas de la configuration commune. Ceci signifie que, qu'il s'agisse du courant de sortie total IA ou IB, un transistor cascode passe toujours de l'état de largeur de bande minimale à l'état de largeur de bande maximale en même temps que l'autre transistor cascode passe de l'état de largeur de bande maximal à l'état de largeur de bande minimale. La largeur de bande différentielle (combinée) (qui est intermédiaire entre les largeurs de bande minimale et maximale) de chaque segment est donc la même pour toutes les variations du courant de sortie. La largeur de bande différentielle de tous les segments (c'est-à-dire la largeur de bande différentielle globale) est donc plate sur tout l'intervalle des courants de sortie et possède la même valeur que les valeurs d'extrémités de la ligne Lcommun. Alors que ceci signifie que la largeur de bande différentielle du cas de la configuration séparée est égale à la largeur de bande différentielle minimale du cas de la configuration commune, c'est la variation de la largeur de bande qui conduit à une distorsion telle que les performances du cas de la configuration séparée sont nettement meilleures en ce qui concerne la réduction de cette distorsion. On va maintenant décrire, en liaison avec la figure 8, un troisième mode de réalisation de l'invention. Sur la figure 8, le circuit de commutation de courant 60 possède, dans chaque segment, une paire de transistors de commutation principaux S 1 et S2 connectés de façon à recevoir des signaux de commutation mutuellement complémentaires SW1 et SW2, comme dans les modes de réalisation précédents. Le premier transistor de commutation S 1 est connecté entre le noeud commun CN des segments et un premier noeud intermédiaire INI du segment, comme dans le premier mode de réalisation. De la même façon, le deuxième transistor de commutation S2 est connecté entre le noeud commun CN des segments et un deuxième noeud intermédiaire IN2 du segment. Chaque segment possède également sa propre paire particulière de transistors cascode 222 et 224. Le premier transistor cascode 222 est connecté par sa source au premier noeud intermédiaire IN1, par son drain à un premier nceud de sortie ON 1 du segment, et par sa grille à un premier noeud de sortie de DAC fictif DON1. Le deuxième transistor cascode 224 est connecté par sa source au noeud intermédiaire IN2, par son drain à un deuxième noeud de sortie ON2 du segment, et par sa grille à un deuxième noeud de sortie de DAC fictif DON2. Comme dans le premier mode de réalisation (figure 4), les noeuds de sortie respectifs ONI1 des segments sont tous connectés en commun à une première ligne de connexion A du circuit, à laquelle est connectée une première borne de sortie OUTA du circuit. De même, les noeuds de sortie respectifs ON2 des segments sont tous connectés en commun à une deuxième ligne de connexion B du circuit, à laquelle est connectée une deuxième borne de sortie OUTB du circuit. Des circuits de stabilisation de courant respectifs 18 et 20 sont respectivement connectés aux premier et deuxième noeuds intermédiaires IN 1 et IN2 de chaque segment, comme dans le premier mode de réalisation. Pour chaque segment SEG (que l'on appellera ci-après "segment principal") du circuit à aiguillage de courant de la figure 8, il est également prévu un segment correspondant DSEG d'un DAC fictif utilisé pour produire les potentiels de grille des transistors cascode 222 et 224 du segment principal SEG considéré. Un seul semblable segment fictif DSEG est représenté sur la figure 8. Le segment de DAC fictif DSEG est constitué de la même manière fondamentale que son segment principal correspondant. Ainsi, chaque segment de DAC fictif DSEG comprend la propre source de courant 216, qui fournit un courant sensiblement constant Ifictif à un noeud commun DCN du segment fictif. Le segment fictif DSEG comprend en outre des premier et deuxième transistors de commutation fictifs DS 1 et DS2. Le premier transistor de commutation fictif DS 1 est connecté entre le noeud commun DCN et le premier noeud de sortie de DAC fictif DON1 du segment fictif, et le deuxième transistor de commutation fictif DS2 est connecté entre le noeud commun DCN et le deuxième noeud de sortie DON2 du segment fictif. Le signal de commutation SW2 appliqué à la grille du deuxième transistor de commutation du segment principal SEG est appliqué à la grille du premier transistor de commutation fictif DS 1 du segment fictif DSEG. De même, le signal de commutation SW1 appliqué au premier transistor de commutation du secteur principal est appliqué à la grille du deuxième transistor de commutation fictif DS2. Ainsi, lorsque S 1 et S2 sont respectivement conducteur et non conducteur, les transistors DS1 et DS2 sont respectivement non conducteur et conducteur. De plus, le segment de DAC fictif DSEG comprend des première et deuxième résistances R1 et R2, qui sont chacune connectées entre la grille de l'un des transistors cascode 222 et 224 et la ligne de terre GND. On décrit ci-après le fonctionnement du mode de réalisation de la figure 8. Comme dans les modes de réalisation précédents, les potentiels VA et VB des bornes de sortie varient pendant l'utilisation du circuit en fonction du mot d'entrée binaire appliqué. Les premier et deuxième transistors cascode 222 et 224 servent au même but de base, à savoir protéger les transistors de commutation principaux Si et S2 de chaque segment principal vis-à-vis de ces variations de potentiel. Toutefois, dans ce mode de réalisation, chaque transistor cascode effectue une fonction cascode active, dans laquelle le potentiel de grille du transistor cascode varie en fonction du mot d'entrée binaire de façon à réduire plus encore les variations de potentiel sur les noeuds intermédiaires IN1 et 1IN2 de chaque segment, par comparaison avec la disposition en "cascode passif" du premier mode de réalisation. Les cascodes actifs fonctionnent de la manière suivante. Dans le segment de DAC fictif DSEG correspondant à chaque segment principal SEG, le courant Ifictif produit par la source de courant constant 16 est aiguillé sélectivement sur la résistance R1 ou la résistance R2, en fonction des états des signaux de commutation SWI et SW2 du segment principal. Ainsi, lorsque SW1 possède le niveau logique bas L et que SW2 possède le niveau logique haut H, le courant Ifictif est aiguillé sur le transistor R2 par le deuxième transistor de commutation fictif DS2, si bien que le potentiel de grille du deuxième transistor cascode 224 possède une valeur positive égale au produit du courant ficif par la valeur de la deuxième résistance R2. Dans chaque segment principal, le courant passant dans chaque transistor cascode varie entre une valeur élevée égale à I + IBLEED lorsque son transistor de commutation principal associé S 1 ou S2 est conducteur et une faible valeur IBLEED lorsque son transistor de commutation associé est non conducteur. L'amplitude de la tension grille-source de chaque transistor cascode varie en fonction du courant qui passe dans le transistor cascode considéré, si bien que, lorsque le courant augmente, la tension grille- source, l'amplitude augmente également un peu (c'est-à-dire que le potentiel de source devient plus positif par rapport au potentiel de grille). Ceci signifie alors que le potentiel du noeud intermédiaire IN1 ou IN2 auquel le transistor cascode est connecté augmente aussi légèrement lorsque le transistor de commutation principal associé SW1 ou SW2 est conducteur. Pour compenser les élévations du potentiel du noeud intermédiaire associé IN1 ou IN2, dans le mode de réalisation de la figure 8, le segment de DAC fictif fait que le potentiel de grille de chaque transistor cascode dont le transistor de commutation principal associé est conducteur soit inférieur à celui du cas o son transistor de commutation principal associé est non conducteur. La variation du potentiel de grille entre l'état non conducteur et l'état conducteur du transistor de commutation principal associé est, par exemple, de l'ordre de 150 mV. En raison de cette possibilité de modification des potentiels de grille des transistors cascode du mode de réalisation de la figure 8, le blindage des potentiels des noeuds intermédiaires produit par les transistors cascode s'est amélioré par rapport au premier mode de réalisation. Chaque noeud intermédiaire est maintenu par exemple à un potentiel sensiblement constant d'environ 0,9 V, quelles que soient les variations des potentiels VA et VB des bornes de sortie. L'intensité du courant Ifictif doit être suffisamment élevée pour "faire bouger" le potentiel des noeuds de sortie fictifs DON 1 et DON2 suffisamment vite pour compenser la variation du potentiel des noeuds intermédiaires qui, sinon, se produirait du fait de la variation intervenant dans les courants qui passent dans les transistors cascode. Par exemple, le courant Ifictif est de l'ordre de la moitié du courant I aiguillé par chaque segment principal. La précision du courant Ifictif n'est pas cruciale. Ceci signifie par exemple que la source de courant constant 216 utilisée pour fournir le courant Ifictif peut être délivrée par une ligne d'alimentation électrique positive dont le potentiel est inférieur à celui de la ligne d'alimentation positive des sources de courant des segments principaux. Par exemple, les sources de courant 216 des segments de DAC fictifs pourraient être alimentées depuis une ligne d'alimentation électrique positive notée "tension VDD numérique" utilisée pour fournir l'alimentation électrique sous un potentiel de 1,8 V au circuit numérique à l'intérieur du DAC. En utilisant une tension d'alimentation électrique plus basse pour les segments fictifs, on peut réduire la consommation électrique des segments fictifs. Les tableaux 1 à 3 ci-après comparent les performances du premier et du troisième mode de réalisation avec le circuit considéré ultérieurement de la figure 3 dépourvu de tout transistor cascode. Le tableau 1 se rapporte au circuit de la figure 3 n'ayant pas de transistors cascode, le tableau 2 se rapporte au premier mode de réalisation (montage cascode passif) et le tableau 3 se rapporte au troisième mode de réalisation (montage cascode actif). Comme représenté sur la figure 9, pour comparer les performances en matière de retard, on a considéré un DAC ayant 64 segments. Le signal d'entrée appliqué au DAC peut varier entre -FS et +FS. Les effets de l'application d'impulsions rectangulaires ayant une taille d'échelon unité (1/32 FS) à l'entrée binaire du DAC pour les différents niveaux d'entrée ont été simulés. Cinq possibilités différentes ont été envisagées, comme représenté respectivement par les rangées A à E des tableaux 1 à 3. Dans le cas de la rangée A, l'impulsion d'entrée IPA est une impulsion unité de +31/32 FS à +FS. Pour la rangée B, l'impulsion d'entrée IPB est une impulsion unité de +15/32 FS à +16/32 FS. Dans le cas de la rangée C, l'impulsion d'entrée IPc est de 0 à +1/32 FS. Dans le cas de la rangée D, l'impulsion d'entrée IPD est une impulsion unité de -16/32 FS à -15/32 FS. Dans le cas de la rangée E, l'impulsion d'entrée IPE est une impulsion unité de -FS à -31/32FS. Ainsi, chacune des impulsions d'entrée IPA à IPE ne fait changer d'état qu'un seul segment, et le retard de commutation relatif à ce segment a été simulé. Comme représenté sur la figure 9, dans chaque cas A à E, la tension de sortie VA-VB du DAC varie en fonction de l'impulsion d'entrée IPA à IPE de façon à reproduire une impulsion de sortie OPA à OPE. Chaque impulsion de sortie OPA à OPE possède un flanc montant qui est retardé d'un retard tr et un flanc descendant qui est retardé d'un retard tf. Le retard tr de chaque flanc montant d'impulsion de sortie est mesuré par rapport au flanc montant de l'impulsion de sortie OPc. De même, le retard tf de chaque flanc descendant d'impulsion de sortie est mesuré par rapport au flanc descendant de l'impulsion de sortie OPc. Les retards tr sont donnés (en picosecondes) dans la colonne 1 de chaque tableau. Les retards tf sont donnés (en picosecondes) dans la colonne 2 de chaque table. La colonne 3 donne le retard moyen tav (en picosecondes) des retards tr et tf pour l'impulsion d'entrée considérée. La colonne 4 donne la modulation en largeur (en picosecondes) pour l'impulsion d'entrée considérée. Cette modulation en largeur est la largeur Aw entre la largeur d'impulsion Wop de l'impulsion de sortie et la largeur d'impulsion Wrp de l'impulsion d'entrée. Cette différence Aw est égale à tf-tr. Tableau 1 Pas de transistors cascode tr tf tav Aw A -2,73 +3,07 +0,17 +5,80 B -1,41 +1,49 +0,04 +2,90 C 0 0 0 0 D +1,49 -1,41 +0,04 -2,90 E +3,08 -2,73 +0,17 -5,80 Tableau 2 Montage cascode passif tr tf tav AW A +0,61 +0,95 +0,78 +0,34 B +0,10 +0,27 +0,18 +0,17 C 0 0 0 0 D +,027 +0,10 +0,18 -0,17 E +0,95 +0,61 +0,78 -0,34 Tableau 3 Montage cascode actif tr tf tav AW A +0,66 +1,01 +0,83 +0,35 B +0,11 +0,28 +0,19 +0,17 C 0 0 0 0 D +0,28 +0,11 +0,19 -0,17 E +1,01 +0,66 +0,83 -0,35 De la comparaison des résultats des tableaux 1 à 3, on peut voir que la modulation en largeur d'impulsion du cas o aucun transistor cascode n'est prévu amène un facteur d'environ 17 pour la détérioration par rapport au cas o un transistor cascode passif et un transistor cascode actif sont prévus, comme, respectivement, dans les premier et troisième modes de réalisation. Il y a un petit inconvénient à supporter en ce qui concerne les retards moyens. Lorsqu'on emploie des transistors cascode passif ou actif, le retard dépendant du signal augmente d'un facteur d'environ 5, par comparaison au cas o aucun cascode n'est prévu. Toutefois, les performances globales des transistors cascode passif aussi bien qu'actif sont fortement améliorées par comparaison avec le montage ne comportant pas de transistors cascode. Dans le cas de la configuration commune, le retard moyen tav correspondant au pire cas est beaucoup plus élevé que dans le cas de la configuration séparée, et, par exemple, le pire cas correspond à tav = 3, 4 ps. Toutefois, la modulation en largeur Aw est faible et égale à 0,1 ps. Le retard moyen élevé du cas de la configuration commune rend la configuration séparée préférable. Incidemment, on observera que, dans cet exemple comparatif particulier, le montage cascode actif a des performances légèrement inférieures aussi bien en ce qui concerne le retard moyen que la modulation en largeur d'impulsion, par rapport au montage cascode passif. Ce résultat est à première vue surprenant, mais des études ont suggéré que cet effet résultait de ce que, même si le montage cascode actif est efficace pour maintenir les potentiels de drain des transistors de commutation principaux sensiblement constants dans l'état stationnaire, pendant la commutation réelle de chaque segment, une petite fluctuation se produit dans les potentiels de drain du fait que les potentiels de grille des transistors cascode ne varient pas suffisamment rapidement pour compenser complètement les variations du courant circulant dans les transistors cascode. Cet effet est illustré sur la figure 10, qui compare la variation de la différence de potentiel AVINT entre les drains des transistors de commutation principaux sous l'effet d'une variation AV de la différence de potentiel entre les bornes de sortie OUTA et OUTB du circuit de la figure 3 (pas de transistors cascode) et les premier et troisième modes de réalisation. Lorsqu'aucun transistor cascode n'est prévu, AVINT est égal à AV. Lorsque des transistors cascode passif sont employés, AVINT suit AV, mais avec une amplitude plus petite. Toutefois, lorsqu'on utilise des transistors cascode actif, AVINT subit une variation complémentaire par rapport à AV, bien qu'elle soit d'une intensité faible par comparaison à AV elle-même. Cette variation complémentaire donne naissance à un retard dépendant du signal qui présente une amplitude comparable à celle du montage cascode passif. Pour cette raison, dans de nombreuses applications, le montage cascode passif sera préféré au montage cascode actif, car il est plus simple à mettre en oeuvre et, puisqu'il ne comporte pas de segments de DAC fictifs, il consomme moins d'électricité. On va maintenant décrire, en liaison avec la figure 11, un quatrième mode de réalisation de l'invention. Comme dans le cas du troisième mode de réalisation, le quatrième mode possède des transistors cascode actif, mais, au contraire du troisième mode de réalisation, les transistors cascode actif sont placés dans la "configuration commune" qui est utilisée dans le deuxième mode de réalisation (figure 6). Dans le mode de réalisation de la figure 11, les segments SEG1 à SEGn sont connectés ensemble, de la même manière que dans le deuxième mode de réalisation. Les premier et deuxième transistors cascode 322 et 324 sont connectés entre les lignes de connexion A et B et les bornes de sortie OUTA et OUTB, comme dans le deuxième mode de réalisation. Toutefois, dans le mode de réalisation de la figure 11, chaque transistor cascode 322 ou 324 n'est pas connecté par sa grille à la ligne de potentiel de terre GND. Au contraire, la grille du premier transistor cascode 322 est connectée à un premier noeud de sortie DON1 d'un circuit DAC fictif 330, et la grille du deuxième transistor cascode 324 est connectée à un deuxième nceud de sortie DON2 du circuit DAC fictif 330. Le circuit DAC fictif 330 fournit, sur son premier noeud de sortie DON1, un courant IDA et fournit, sur sa deuxième borne de sortie DON2, un deuxième courant de sortie IDB. Le circuit DAC fictif 330 reçoit, à son entrée, le même mot d'entrée binaire que celui appliqué au DAC principal. Le circuit DAC fictif 330 diffèere du DAC principal en ce que, lorsque le mot d'entrée binaire présente sa valeur la plus faible, le courant de sortie IDA possède sa valeur la plus élevée, et le courant de sortie IDB est nul. Lorsque le mot d'entrée binaire augmente progressivement en valeur, le courant de sortie IDA diminue et le courant de sortie IDB augmente, jusqu'à ce que, pour la plus grande valeur du mot d'entrée binaire, le courant IDA soit nul et le courant IDB ait sa valeur maximale. L'effet du circuit DAC fictif 330 est que, comme dans le troisième mode de réalisation, le potentiel de grille de chaque transistor cascode 332 ou 324 diminue lorsque le courant passant dans le transistor cascode augmente. Ceci protège les noeuds de sortie ONl et ON2 des segments principaux vis-à-vis de l'effet de l'élévation du potentiel grille-source de chaque transistor cascode lorsque le courant qui circule dans le transistor augmente. Le circuit DAC fictif 330 peut être mis en oeuvre par tous moyens appropriés. Toutefois, une possibilité préférée consiste à mettre en oeuvre le circuit DAC fictif en plaçant un segment de DAC fictif DSEG pour chaque segment SEG du DAC principal, comme dans le troisième mode de réalisation. Dans ce cas, la seule modification, par rapport au troisième mode de réalisation, est que les premiers noeuds de sortie respectifs DON 1 de tous les segments de DAC fictifs du troisième mode de réalisation doivent être connectés en commun à la grille du premier transistor cascode 322 et les deuxièmes noeuds de sortie respectifs DON2 de tous les segments de DAC fictifs doivent être connectés en commun à la grille du deuxième transistor cascode 324. 1 n'est pas nécessaire que chaque segment de DAC fictif contienne une paire de résistances entre Ri et R2 comme dans le troisième mode de réalisation; une unique paire de résistances peut être connectée aux grilles des transistors cascodes dans le quatrième mode de réalisation. Les modes de réalisation précédents de la présente invention ont été conçus pour être utilisés suivant une configuration à sortie différentielle dans laquelle chaque borne de sortie est connectée via une impédance de charge (résistance) à la ligne de terre GND. Toutefois, on comprendra également qu'il est possible d'utiliser le circuit de commutation de courant mettant en oeuvre l'invention dans une configuration non symétrique, dans laquelle la tension de sortie est produite à partir d'une seule des bornes de sortie, l'autre borne de sortie n'étant pas utilisée. Les transistors cascode des modes de réalisation de l'invention doivent être maintenus dans l'état saturé dans lequel le transistor cascade approche l'état d'un dispositif à courant constant. En pratique, les caractéristiques des transistors à effet de champ peuvent varier de manière notable sous l'effet de variations du traitement de fabrication et de variations de la température, et le paramètre VDS(SAT) des transistors cascode, qui est une mesure de la tension drain-source minimale nécessaire pour un fonctionnement dans le mode de saturation, peut varier d'un facteur 2. De ce fait, il est souhaitable, dans les modes de réalisation de l'invention, d'ajuster les potentiels grille- source du transistor cascode en fonction d'une mesure de VDS(SAT) apparaissant dans le circuit pendant l'utilisation. Par exemple, dans les modes de réalisation à montage cascode actif, les résistances R1 et R2 dans lesquelles les courants de sortie du DAC fictif sont absorbés peuvent être amenées à varier en fonction de la mesure de VDS(SAT). Ceci signifie que les tensions créées aux bornes des résistances peuvent être ajustées de façon à suivre VDS(SAT). Les résistances RI1 et R2 peuvent être, dans ce cas, mises en oeuvre au moyen de transistors de type NMOS (c'est-à-dire du type métal-oxyde- semiconducteur à canal n). Un exemple de circuit de commande pouvant commodément ajuster des résistances mises en oeuvre au moyen de transistors NMOS en fonction d'une mesure de VDS(SAT) va maintenant être décrit en liaison avec la figure 12. Sur la figure 12, le circuit de commande 60 comporte une première source de courant constant 62 connectée entre une ligne d'alimentation électrique positive "tension VDD analogique" du circuit et un premier noeud Ni. Un premier transistor à effet de champ PMOS 64 est connecté par sa source au noeud Ni tandis que sa grille et son drain sont connectés à la ligne d'alimentation en potentiel de terre GND. Le circuit comporte également un deuxième transistor à effet de champ PMOS 66 dont la source est connectée au noeud N1. La grille et le drain du transistor à effet de champ PMOS 66 sont connectés à un deuxième noeud N2, et un moyen d'absorption de courant constant 68 est connecté entre le noeud N2 et la ligne GND. Le courant Il fourni par la source de courant constant 62 est grand par comparaison avec le courant I2 absorbé par le moyen d'absorption de courant constant 68. De plus, le premier transistor PMOS 64 est étroit par rapport au deuxième transistor PMOS 66. Par exemple, la largeur du transistor à effet de champ 64 est w et celle du transistor à effet de champ 66 est 3w, tandis que Il = 4Isw et I2= ISW, o ISW est le courant qui passe dans chaque transistor de commutation S 1 ou S2 lorsque celui-ci est dans l'état conducteur. Le circuit 60 comporte en outre un amplificateur de transconductance à résistance de sortie élevée, dont une première entrée (entrée négative) est connectée au noeud N2. Une deuxième entrée (positive) de l'amplificateur 70 est connectée à un noeud N3 du circuit. Une deuxième source de courant constant 72 est connectée entre la ligne de tension VDD analogique et le noeud N3. Un transistor à effet de champ du type NMOS 76 est connecté en série entre le noeud N3 et la ligne GND. Le transistor NMOS 76 est connecté par son drain au noeud N3, par sa grille à la sortie de l'amplificateur 70, et par sa source à la ligne GND. Un noeud de sortie N4 du circuit 60 est connecté à la sortie de l'amplificateur 70. Pour permettre que les valeurs des résistances Ri et R2 de chaque segmentfictif DSEGi varient, on met en oeuvre les résistances Ri et R2 de chaque segment fictif en utilisant des premier et deuxième transistors à effet de champ NMOS respectifs 82 et 86. Le premier transistor NMOS est connecté par son drain au drain du transistor de commutation fictif DS 1, par sa grille au noeud de sortie N4 du circuit de commande, et par sa source à la ligne GND. Le transistor NMOS 86 est connecté par son drain au drain du transistor de commutation fictif DS2, par sa grille au noeud de sortie N4, et par sa source à la ligne de terre GND. Dans ce mode de réalisation, les transistors à effet de champ NMOS 82 et 86 ont chacun la même taille que le transistor à effet de champ NMOS 76. Selon une autre possibilité, il peut y avoir un facteur de proportionnalité prédéterminé entre les deux transistors à effet de champ 82/86 et le transistor à effet de champ 76. Le noeud de sortie N4 est également connecté à des transistors à effet de champ de type NMOS d'ajustement de résistance se trouvant dans d'autres segments fictifs du DAC fictif, de façon à permettre que le circuit de commande fonctionne en commun pour tous les segments. On va maintenant décrire le fonctionnement du circuit de commande de la figure 12. Des éléments 62 à 68 servent à produire sur le noeud N2 un potentiel VDS(SAT)P qui est une mesure de la tension de saturation drainsource des transistors cascode et, ou bien, des transistors de commutation des segments principaux (figure 8). En raison de la différence des courants qui circulent dans les transistors à effet de champ 64 et 66 et de leurs largeurs différentes, le rapport des densités de courant existant dans les transistors à effet de champ 64 et 66 est de 9:1 =[(Ii-I2)/w]/(I2/3w) puisque VDS(SAT) est proportionnel à la racine carrée de la densité de courant, le rapport entre les tensions VDS(SAT) respectives des transistors à effet de champ 64 et 66 est de 3:1. Les tensions de seuil VT respectives des transistors à effet de champ 64 et 66 sont sensiblement identiques. Le potentiel du noeud N1 devient égal à VDS(SAT)64+VT64, o la tension de saturation drain-source VDS(SAT)64 du transistor à effet de champ 64 est par exemple de 0,9 V et la tension de seuil VT64 du transistor 64 est par exemple de 1 V. Ainsi, le potentiel VNI du noeud N1 est par exemple de 1,9 V. La chute de tension aux bornes du transistor à effet de champ 66 est VDS(SAT)66 + VT66, O VDS(SAT)66 est par exemple de 0,3 V tandis que VT66 est par exemple de 1 V, soit 1,3 V au total. Par conséquent, le potentiel du noeud N2 est approximativement égal à VDS(SAT)64 - VDS(SAT)66, et ce potentiel est pris comme mesure VDS(SAT)P des tensions de saturation drain-source des transistors de commutation et des transistors cascode des segments principaux. On note incidemment, puisque la mesure VDS(SAT)P est obtenue à partir de la différence VDS(SAT)64 - VDS(SAT)66 entre les tensions VDS(SAT) respectives des deux transistors à effet de champ 64 et 66, qu'il est possible que celle-ci ne réfléchisse pas de manière précise les tensions VDS(SAT) réelles des transistors à effet de champ intéressants du circuit de commutation de courant, c'est-à-dire les transistors de commutation et les transistors cascode (si on en utilise). Toutefois, si l'on s'attend à ce que les tensions VDS(SAT) réelles des transistors à effet de champ intéressants soient, par exemple, de 0,6 V au total, il est alors préférable d'ajuster les états des transistors à effet de champ 64 et 66 de façon que leurs tensions VDS(SAT) respectives soient décalées également de part et d'autre de la tension réelle totale VDS(SAT), et c'est pourquoi, dans cet exemple, on ajuste VDS(SAT)64 à 0,9 V et VDS(SAT) 66 à 0,3 V. La deuxième source de courant constant 72 produit un courant I3 qui, dans ce mode de réalisation, est sensiblement égal au courant Ifictif produit par la source de courant constant du segment fictif. Dans ce mode de réalisation, le transistor NMOS 73 possède la même résistance (variable) que le transistor NMOS 82 utilisé pour produire la première résistance R1 et le transistor NMOS 86 utilisé pour produire la deuxième résistance R2. Ceci signifie que la tension présente sur le noeud N3 est la même que la tension présente sur le drain du transistor de commutation fictif qui est dans l'état conducteur. L'effet de l'amplificateur 70 est donc d'ajuster le potentiel présent sur le noeud de sortie N4 jusqu'à ce que le potentiel présent sur le noeud N3 soit égal au potentiel VDS(SAT)P du noeud N2. Le fait de modifier le potentiel du noeud N4 modifie le potentiel présent sur le noeud N3, puisque le potentiel du noeud N4 détermine la résistance du transistor à effet de champ NMOS 76 du circuit de commande. De cette manière, dans ce mode de réalisation, les tensions grille- source des transistors cascode 222 et 224 sont ajustées en fonction de la mesure VDS(SAT)P. Selon une autre possibilité, les résistances peuvent être laissées fixes et les courants de sortie du DAC fictif peuvent être ajustés en fonction de la mesure de VDS(SAT) afin de produire l'ajustement des tensions grille-source permettant de compenser les variations de VDS(SAT). Ces ajustements des tensions grille-source peuvent être appliquées même lorsque les transistors cascode ne sont pas par ailleurs activement ajustés (par exemple au moyen d'un DAC fictif) sur la base des courants circulant dans les transistors cascode. Dans les modes de réalisation à montage cascode actif, il n'est pas essentiel que les tensions de grille des transistors cascode soient ajustées de façon à produire une variation nulle de la différence de potentiel AVINT entre les drains des transistors de commutation. Par exemple, les tensions de grille pourraient être ajustées de façon à produire une variation de AVINT correspondant à la moitié de la variation de la différence de potentiel AV existant entre les bornes de sortie. Alors que l'invention a été décrite en liaison avec un circuit du type à aiguillage de courant utilisé dans un DAC segmenté, on aura compris que, dans d'autres modes de réalisation, l'invention peut s'appliquer à tout type de circuit qui possède un circuit de commutation de courant segmenté. Par exemple, l'invention pourrait être appliquée à des mélangeurs et des générateurs de courant programmables. De plus, alors que, dans les modes de réalisation de l'invention décrits ci-dessus, les courants commutés dans les différents segments ont été égaux entre eux, on comprendra que l'invention pourrait être appliquée même lorsque les courants des différents segments ne sont pas égaux entre eux. Par exemple, dans certains DAC, les courants de segments différents sont proportionnés suivant un facteur 2 lorsqu'on passe d'un segment au suivant. On aura également compris que, même si, dans les modes de réalisation précédents, on a utilisé des transistors à effet de champ à canal P. des modes de réalisation de l'invention peuvent également utiliser des transistors à effet de champ à canal n. Dans ce cas, les courants entrent par les bornes de sortie ou noeuds de sortie du circuit, plutôt que d'en sortir, et les segments contiennent des circuits d'absorption de courant plutôt que des circuits sources de courant. De plus, à la place des transistors à effet de champ, on peut utiliser des transistors bipolaires, comme on peut utiliser n'importe quel autre type de dispositif de courant à trois bornes, par exemples des tubes à vide. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des dispositifs dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Circuit de commutation de courant, caractérisé en ce qu'il comporte: une pluralité de segments de circuit (SEG] à SEGn), ayant chacun des premier et deuxième noeuds de connexion (ON,, ON2) dans lesquels des premier et deuxième courants ajustables passent respectivement lorsque le circuit est en utilisation et un moyen de commutation (Si, S2) servant à modifier les intensités respectives des premier et deuxième courants ajustables, en fonction d'un signal de commutation (SWl, SW2) appliqué au segment; un premier moyen de combinaison, connecté aux premiers noeuds de connexion respectifs (ON 1) des segments et également fonctionnellement connecté à une première borne (OUTA) de signal combiné, servant à combiner les premiers courants ajustables des segments de façon à produire un premier signal combiné (VA) sur ladite première borne de signal combiné; un deuxième moyen de combinaison, connecté aux deuxièmes noeuds de connexion respectifs (ON2) des segments et également fonctionnellement connectés à une deuxième borne (OUTB) de signal combiné, servant à combiner les deuxièmes courants ajustables respectifs des segments afin de produire un deuxième signal combiné (VB) sur ladite deuxième borne de signal combiné; un premier moyen de blindage, ou de protection, (22; 122; 222; 322) connecté entre ladite première borne de signal combiné et ledit moyen de commutation dans un ou plusieurs desdits segments, de façon à protéger le moyen de commutation du ou des segments considérés vis-à-vis de variations de potentiel résultant de variations de potentiel de cette borne; et un deuxième moyen de blindage, ou de protection, (24; 124; 224; 324), connecté entre ladite deuxième borne de signal combiné et ledit moyen de commutation dans ledit ou lesdits segments, de façon à protéger le moyen de commutation du ou des segments considérés vis-à-vis de variations de potentiel résultant de variations de potentiel de cette borne. 2. Circuit selon la revendication 1, caractérisé en ce que: ledit premier moyen de blindage (22; 222) est connecté entre ladite première borne de signal combiné (OUTA) et ledit moyen de commutation (S1) dans chacun desdits segments de façon à protéger le moyen de commutation de chaque segment vis-à-vis de variations de potentiel résultant de variations de potentiel de cette borne; et un deuxième moyen de blindage (24; 224) est connecté entre ladite deuxième borne de signal combiné (OUTB) et ledit moyen de commutation (S2) de chacun desdits segments de façon à protéger le moyen de commutation de chaque segment vis-à-vis de variations de potentiel résultant de variations de potentiel de cette borne. 3. Circuit selon la revendication 2, caractérisé en ce que chaque moyen de blindage (122, 124; 322, 324) possède un élément de blindage placé en commun pour tous lesdits segments, et chaque dit moyen de combinaison est connecté à sa dite borne de signal combiné via ledit élément de blindage. 4. Circuit selon la revendication 1 ou 2, caractérisé en ce que chaque dit moyen de blindage possède un élément de blindage pour chaque segment, et chaque dit noeud de connexion est connecté audit moyen de commutation via un tel élément de blindage. 5. Circuit selon la revendication 3 ou 4, caractérisé en ce que l'élément de blindage ou chaque élément de blindage comprend un transistor cascode. 6. Circuit selon la revendication 5, caractérisé en ce que ledit transistor cascode d'au moins un dit élément de blindage possède une borne de commande dont le potentiel est maintenu à une valeur sensiblement constante pendant l'utilisation du circuit. 7. Circuit selon la revendication 5 ou 6, caractérisé en ce que le transistor cascode d'au moins un dit élément de blindage possède une borne de commande dont le potentiel est ajusté pendant l'utilisation du circuit de façon à compenser la variation de la différence de potentiel entre ladite borne de commande et une borne de trajet de courant du transistor, que provoque une variation d'intensité du courant circulant dans le transistor cascode. 8. Circuit selon l'une quelconque des revendications 5 à 7, caractérisé en ce que ledit transistor cascode est un transistor à effet de champ. 9. Circuit selon la revendication 8, caractérisé en ce qu'il comporte en outre un moyen de maintien de l'état de saturation, servant à ajuster le potentiel de grille du transistor à effet de champ en fonction d'une mesure de la tension de saturation drain-source du transistor, de façon à maintenir le transistor dans un état de fonctionnement saturé indépendamment des variations de ladite tension de saturation drain-source. 10. Circuit selon l'une quelconque des revendications 1 à 9, caractérisé en ce que: ledit moyen de commutation de chaque segment comprend un premier élément de commutation (SI) connecté entre ledit premier noeud de connexion (ON1) et un noeud commun (CN) du segment, et un deuxième élément de commutation (S2) connecté entre ledit deuxième noeud de connexion (ON2) et ledit noeud commun; et chaque dit segment comprend en outre un moyen de courant constant connecté audit noeud commun du segment afin d'amener un courant sensiblement constant à circuler dans le noeud commun lorsque le circuit est en utilisation, et comprend également un moyen de commande de commutation ayant pour fonction, selon ledit signal de commutation appliqué au segment, de faire passer ledit moyen de commutation d'un premier état, dans lequel ledit premier élément de commutation est conducteur et ledit deuxième élément de commutation est non conducteur, à un deuxième état, dans lequel ledit premier élément de commutation est non conducteur et ledit deuxième élément de commutation est conducteur. 11. Circuit selon la revendication 10, caractérisé en ce que chacun desdits éléments de commutation comprend un transistor de commutation. 12. Circuit selon la revendication 11, caractérisé en ce que chaque dit transistor de commutation est un transistor à effet de champ. 13. Circuit selon l'une quelconque des revendications 1 à 12, caractérisé en ce que le moyen de combinaison ou chaque moyen de combinaison produit son signal combiné en additionnant les courants ajustables respectifs qui passent dans lesdits noeuds de connexion auxquels le moyen de combinaison considéré est connecté. 14. Circuit selon la revendication 13, caractérisé en ce que le moyen de combinaison ou chaque moyen de combinaison possède une ligne de connexion qui interconnecte lesdits noeuds de connexion auxquels le moyen de combinaison est connecté, si bien que les courants ajustables respectifs qui passent dans ces noeuds de connexion sont additionnés. 15. Circuit selon la revendication 10, caractérisé en ce qu'il comporte en outre un moyen de maintien de débit de courant fonctionnellement connecté au moyen de blindage ou à chaque moyen de blindage afin de maintenir un débit minimal prédéterminé de courant dans ledit deuxième moyen de blindage lorsque le moyen de commutation présente ledit premier état, et de maintenir un débit minimal prédéterminé de courant dans ledit deuxième moyen de blindage lorsque ledit moyen de commutation présente ledit deuxième état. 16. Circuit de conversion numérique-analogique, caractérisé en ce qu'il comporte un circuit de commutation de courant tel que décrit dans l'une quelconque des revendications 1 à 15, et en ce qu'il comporte en outre un circuit décodeur connecté de façon à recevoir un signal d'entrée numérique devant être converti en un signal de sortie analogique correspondant, et ayant pour fonction d'obtenir, à partir du signal d'entrée numérique reçu, un ensemble desdits signaux de commutation en vue de les appliquer respectivement auxdits segments. 17. Circuit de conversion numérique-analogique selon la revendication 16, caractérisé en ce qu'il comporte un circuit de commutation de courant tel que décrit dans la revendication 10, o lesdits courants sensiblement constants qui passent dans lesdits noeuds communs des différents segments sont sensiblement égaux entre eux. 18. Circuit de conversion numérique-analogique selon la revendication 16, caractérisé en ce qu'il comporte un circuit de commutation de courant tel que décrit dans la revendication 7, et en ce qu'il comporte en outre un moyen de conversion numérique-analogique fictif (330) ayant pour fonction de produire ledit potentiel de borne de commande du transistor cascode ou de chaque transistor cascode en fonction dudit signal d'entrée numérique. 19. Circuit de conversion numérique-analogique selon la revendication 18, caractérisé en ce que ledit moyen de conversion numérique-analogique fictif (330) possède une pluralité de segments fictifs correspondant respectivement auxdits segments du circuit de commutation de courant, chaque dit segment fictif servant à produire ledit potentiel de borne de commande destiné au transistor cascode ou à chaque transistor cascode de son segment correspondant du circuit de commutation de courant.