Brevet FR2797970A1 — publié le 20010302

1i 2797970 Adressage d'une mémoire. DOMAINE TECHNIQUE L'invention concerne le traitement de données en coopération avec une mémoire et l'adressage de la mémoire à cette fin. L'invention peut être appliquée, par exemple, dans un décodeur MPEG. (MPEG est l'abréviation de Motion Picture Expert Group). ETAT DE LA TECHNIQUE ANTERIEURE Un processeur peut accéder à une mémoire par l'intermédiaire d'une interface mémoire afin de lire des données à traiter ou d'écrire des données ayant été traitées. Le processeur peut transmettre une adresse interne à l'interface mémoire. A partir de cette adresse interne, l'interface mémoire génère des signaux de contrôle propre à la mémoire. Ces signaux de contrôle activent une cellule spécifique de la mémoire correspondant à l'adresse interne. Par exemple, supposons que l'adresse interne comprend 18 bits A[17:0]. Pour une mémoire de type DRAM-FPM, l'interface mémoire génère un numéro de page à partir des 9 bits de poids fort A[17:9] et un numéro de colonne à partir des 9 bits de poids faible A[8:0]. Pour une mémoire de type SRAM l'interface mémoire génère une sélection de banc à partir du cinquième bit A[5] après le bit de poids le plus faible, un numéro de page à partir des dix bits de poids fort A[17:8] et le sixième bit A[6] après le bit de poids le plus faible, une sélection paire / impaire à partir du septième bit A[7] après le dernier bit de poids le plus faible, et une sélection de mot de 64 bits à partir des cinq bits de poids faible A[4:0]. Grâce à l'interface mémoire telle que décrit précédemment, un processeur utilise toujours le même mode de communication, l'adresse interne, indépendamment du type de mémoire utilisée: DRAM-FPM ou SDRAM. Un tel traitement de données en coopération avec une mémoire semble être divulgué dans la demande de brevet européen publiée sous le numéro 0 793 390 (numéro dossier du mandataire PHF96517). EXPOSE DE L'INVENTION Un but de l'invention est de faciliter la conception d'un dispositif pour traiter des données en coopération avec une mémoire. L'invention prend les aspects suivants en considération. Un moyen de faciliter la conception est de faire en sorte qu'un dispositif puisse utiliser un ou plusieurs processeurs déjà conçus pour un ou plusieurs autres dispositifs. Les dispositifs peuvent, par exemple, être différents dans le sens qu'ils utilisent des mémoires différentes tandis qu'ils contiennent les mêmes types de processeurs. Supposons que les dispositifs ont une architecture selon l'art antérieur décrite précédemment. Dans ce cas, il suffirait, en principe, de concevoir une interface mémoire apte à générer, à partir d'une adresse interne, des signaux de contrôle propres à la mémoire voulue. Donc, la conception ne devrait, en principe, ne concerner que l'interface mémoire. Toutefois, le problème suivant peut se présenter avec la conception d'un dispositif à partir de processeurs déjà conçus pour d'autres dispositifs. Il peut être préférable que le dispositif à concevoir applique un schéma de stockage de données qui soit différent des autres dispositifs. Un schéma de stockage différent peut être préférable pour différentes raisons. Par exemple, le dispositif à concevoir peut concerner un ensemble de processeurs qui, dans sa composition, diffère des autres dispositifs. Il convient d'éviter que deux processeurs utilisent une même zone de la mémoire ou qu'une ou plusieurs zones ne soient pas utilisées. Une différence entre le dispositif à concevoir et les autres dispositifs au niveau des paramètres de fonctionnement, peut être une autre raison pour préférer un schéma de stockage différent. Par exemple, supposons que les dispositifs concernent des décodeurs MPEG. Il y a différents types de décodage MPEG, chaque type ayant ses propres paramètres et modes de fonctionnement. Selon l'art antérieur, un différent schéma de stockage implique une génération d'adresses internes différente. Ceci ne peut qu'être obtenu par modification des processeurs. Donc, selon l'art antérieur, la conception d'un dispositif à partir de processeurs déjà conçus pour d'autres dispositifs, implique une modification de ces processeurs dans le cas o on souhaite que le dispositif à concevoir applique un schéma de stockage différent de celui qu'appliquent les autres dispositifs. Selon l'invention, un traitement de données en coopération avec une mémoire comprend les caractéristiques suivantes. Un processeur génère une requête logique. La requête logique définit au moins une caractéristique commune à un groupe de données. Un circuit d'adressage génère une requête physique à partir de la requête logique. La requête physique définit des adresses de la mémoire relatives au groupe de données. Une interface mémoire effectue un transfert du groupe de données entre la mémoire et le processeur à partir de la requête physique. Ainsi, selon l'invention le processeur indique un certain groupe de données au moyen d'une ou plusieurs caractéristiques qu'ont en commun ces données. Par exemple, selon l'invention, un processeur d'un dispositif de traitement d'images indiquerait "s.v.p. me fournir les échantillons de chrominance de la ligne 10 de l'image courante". Le circuit d'adressage transforme cette requête logique en requête physique définissant les adresses sous lesquelles ces échantillons sont stockées dans la mémoire. Par conséquent, le processeur n'a pas besoin d'indiquer ou et comment sont stockées dans la mémoire ces échantillons. Comme, selon l'invention, le processeur n'est pas concerné par le schéma de stockage, il ne sera pas nécessaire de le modifier pour pouvoir l'utiliser dans différents dispositifs de traitement appliquant des schémas de stockage différents. Par conséquent, I'invention facilite la conception. L'invention sera décrite ci-dessous plus en détail par référence à des figures. BREVE DESCRIPTION DES FIGURES La Figure 1 illustre un dispositif de traitement de signaux selon l'invention; La Figure 2 illustre le fonctionnement de l'interface mémoire du dispositif; La Figure 3 illustre un bloc de traitement de signaux du dispositif; La Figure 4 illustre l'interface mémoire du dispositif; La Figure 5 illustre un accès en lecture d'un bloc; La Figure 6a et 6b illustrent un arbitrage d'accès à une mémoire collective; La Figure 7 illustre une interface d'accès de l'interface mémoire; La Figure 8 illustre un dispositif de mémoire tampon de l'interface mémoire; La Figure 9 illustre un dispositif de mémoire tampon pour la lecture; La Figure 10 illustre des caractéristiques de base de l'invention telle que définies dans la revendications. MODES DE REALISATION Les remarques suivantes concernent les signes de référence. Des entités similaires sont désignées par une référence par lettres identiques dans toutes les figures. Plusieurs entités similaires peuvent apparaître dans une seule figure. Dans ce cas, un chiffre ou un suffixe est ajouté à la référence par lettres afin de distinguer entre des entités similaires. Le chiffre ou le suffixe peut être omis pour des raisons de convenance. Ceci s'applique pour la description ainsi que pour les revendications. La Figure 1 illustre un dispositif de traitement de signaux. Le dispositif comprend une mémoire collective SDRAM, une interface mémoire INT et trois blocs de traitement de signaux B1,B2 et B3. Ces derniers seront nommé "bloc" dans le suivant. Chaque bloc B est relié à l'interface mémoire INT via un bus de lecture privé BBR et un bus d'écriture privé BBW. Chaque bus de lecture privé BBR et chaque bus d'écriture privé BBW est dédié à un certain bloc B. L'interface mémoire INT est relié à la mémoire collective SDRAM via un bus collectif BM. Le dispositif de traitement de signaux fonctionne globalement comme suit. Les blocs B reçoivent sur demande des données à traiter stockées dans la mémoire collective SDRAM. Après avoir traité ces données, les blocs B envoient les données traitées vers la mémoire collective SDRAM via l'interface mémoire INT. L'interface mémoire INT régularise l'accès à la mémoire collective SDRAM par les différents blocs B. L'interface mémoire INT a deux fonctions de base. Premièrement, elle effectue un arbitrage entre les différents blocs B au niveau d'accès à la mémoire collective SDRAM. Un seul bloc B peut accéder à la mémoire collective SDRAM à la fois, soit en écriture soit en lecture. Ceci implique qu'un bloc B ne peut accéder à la mémoire qu'en rafale (en anglais: burst). Deuxièmement, en cas de lecture, l'interface mémoire INT transforme les rafales de données provenant de la mémoire collective SDRAM et destinées pour un certain bloc B, en flux de données sensiblement régulier. Ce flux de données est ainsi transféré via le bus privé de lecture BBR concerné vers le bloc B. En cas d'écriture, l'interface mémoire INT transforme un flux de données sensiblement régulier provenant d'un certain bloc B en rafales de données pour écriture dans la mémoire collective SDRAM. La Figure 2 illustre le fonctionnement de l'interface mémoire INT. T(BM) représente un trafic de données sur le bus collectif BM entre la mémoire collective SDRAM et l'interface mémoire INT. T(BBR1), T(BBR2) et T(BBR3) représentent des trafics de données sur les bus privés de lecture BBR1, BBR2 et BBR3 entre l'interface mémoire INT et les blocs B1, B2 et B3, respectivement. T(BBW1), T(BBW2) et T(BBW3) représentent des trafics de données sur les bus privés d'écriture BBW1, BBW2 et BBW3 entre l'interface mémoire INT et les blocs B1, B2 et B3, respectivement. Le trafic de données T(BM) est composé de rafales de données DB. Chaque rafale de données DB correspond à un accès de la mémoire collective SDRAM par un bloc B soit en écriture soit en lecture. Les références entre parenthèses qui suivent DB indiquent à quel bloc B les données dans la rafale appartiennent et, en plus, le type d'accès: écriture (W) ou lecture (R). Par exemple, DB1(B1/R) indique que la rafale de données DB1 concerne un accès en lecture à la mémoire collective SDRAM par BI. La Figure 2 illustre que l'interface mémoire INT effectue un "lissage" des rafale de données provenant de la mémoire collective SDRAM et appartenant à un certain bloc B. Cette Figure illustre également qu'inversement l'interface mémoire INT concentre dans le temps des données provenant d'un bloc B pour écrire ces données dans la mémoire collective SDRAM en rafale (compactage de données). Donc, les trafics de données via les bus privés de lecture BBR et les bus privés d'écriture BBW ont des débits relativement faibles. Par conséquent, ceci permet aux bus privés de lecture BBR et aux bus privés d'écriture BBW d'avoir des bandes passantes relativement faibles et, de ce fait, ceci permet à ces bus d'avoir une largeur relativement modeste. A cet égard il faut noter que la taille d'un bus ne doit pas nécessairement correspondre aux nombre de bits contenus dans les données transférées par ce bus. Par exemple, une donnée comprenant 16 bits se laisse découper en mots de 4 bits. Ainsi on peut transférer cette donnée via un bus d'une taille de 4 bits sous forme d'une succession de 4 mots. La Figure 3 illustre un bloc B. Le bloc B comprend un processeur P et un circuit d'adressage global AGA. Le processeur P fait des requêtes logiques LRQ. Supposant que le bloc B traite des données vidéo, une requête logique LRQ peut-être par exemple une demande de pixels d'une certaine ligne dans l'image courante. Le circuit d'adressage global AGA transforme la requête logique LRQ en requête physique PRQ. La requête physique PRQ définie les adresses physiques dans la mémoire collective SDRAM sous lesquelles les données demandées sont stockées. Les requêtes physiques PRQ peuvent avoir la forme suivante: une adresse de départ, un nombre d'adresses à aller chercher à partir de cette adresse et éventuellement un schéma à appliquer lors de la recherche des données. Le schéma peut être défini sous forme de: nombre d'adresses consécutives à lire, nombre d'adresses à sauter et nombre d'itérations "lire et sauter". L'AGA peut être programmable de telle façon que des paramètres de traduction définissent les traductions des requêtes logiques LRQ en requêtes physiques PRQ. Ceci permet une flexibilité de stockage des données dans la mémoire collective SDRAM. La Figure 4 illustre l'interface mémoire INT. L'interface mémoire INT comprend un arbitre ARB, une interface d'accès SIF, un dispositif de mémoire tampon BUF et des circuits d'adressage en macro-commandes AGB. Il y a un circuit d'adressage en macro-commandes AGB pour chaque bloc B. Le fonctionnement interne de l'interface mémoire INT est globalement comme suit. Chaque circuit d'adressage en macro-commandes AGB découpe une requête physique du bloc B auquel il est associé en macro-commandes. Une macro- commande représente une requête d'accès d'une certain ligne dans la mémoire. Avant qu'une macro-commande soit soumise à l'arbitre ARB, le circuit d'adressage en macro- commandes AGB vérifie s'il y a suffisamment de place dans le dispositif de mémoire tampon BUF. A cet effet, il soumet d'abord la macro-commande au dispositif de mémoire tampon BUF. Si le dispositif de mémoire tampon BUF confirme qu'il y a de la place pour stocker le nombre de données définie par la macro-commande, le circuit d'adressage en macro-commandes AGB soumet la macro-commande à l'arbitre ARB. L'arbitre ARB recueille les macro-commandes provenant des différents circuit d'adressage en macro-commandes AGB et sélectionne une macrocommande pour envoi à l'interface d'accès SIF. Cette sélection se fait selon un schéma d'arbitrage qui est décrite ci-après. L'interface d'accès SIF traite les macro-commandes provenant de l'arbitre ARB dans l'ordre de leur réception. Ainsi, l'interface d'accès SIF effectue des accès à la mémoire collective SDRAM, les accès étant définies par la macro-commande en cours de traitement. Une macro-commande permet d'accéder à X groupes d'adresses, chaque groupe contenant Y adresses, les groupes d'adresses étant séparés les un des autres de Z mots, X, Y et Z étant des entiers. Une macro-commande contient donc les informations suivantes: - première adresse à accéder; - nombre d'adresses à accéder consécutivement à la première adresse dans un groupe d'adresses (Y-1); - nombre d'adresses à sauter entre deux groupes d'adresses consécutifs (Z); - nombre de groupes d'adresses à accéder en plus du premier groupe (X-1); - type d'accès: lecture ou écriture. Un exemple d'une macro-commande au niveau du bit se fait comme suit. On suppose que les données stockées dans la mémoire collective SDRAM sont de 32 bits de large et la mémoire collective SDRAM a une taille maximale de 256 Mbits. Ceci implique qu'une adresse s'exprime sur 23 bits. On suppose de plus que les accès sont limites à une taille maximale de 16 adresses. Une telle limite est préférable du point de vue de latence. Donc X-1 et Y-1 valent 15 au maximum et, par conséquent, peuvent être codé sur 4 bits. Enfin, une ligne contient au maximum 512 adresses suivant la configuration de la mémoire collective SDRAM. Par conséquent, le nombre d'adresses à sauter ne peut excéder 511 et donc ce nombre peut être codé sur 9 bits. Les macro- commandes ont donc une taille de 23+2x4+9+1=41 bits. L'adresse peut être codée sur les bits 40 à 18, le type d'accès sur le bit 17, le nombre de mots à lire (Y-1) sur les bits 16 à 13, le nombre de mots à sauter (Z) sur les bits 12 à 4, et le nombre de groupes de mots (X-1) sur les bits 3 à 0. La Figure 5 illustre une procédure d'accès à la mémoire collective SDRAM en lecture par un certain bloc B. La dimension horizontale représente le temps. La dimension verticale de ce diagramme représente les différents éléments fonctionnels qui entrent en jeu. Le diagramme contient des flèches. Ces flèches représentent des différentes étapes S dans la procédure d'accès à la mémoire d'interface SRAM. Sl = Le processeur P du bloc B concerné soumet une requête logique LRQ au circuit d'adressage global AGA. La requête logique LRQ spécifie un sous- ensemble de données, par exemple, les pixels de luminance d'une ligne, dans un ensemble de données à traiter, par exemple une image. S2 = Le circuit d'adressage global AGA transforme la requête logique LRQ en requête physique PRQ. S3 = Le circuit d'adressage global AGA soumet la requête physique PRQ au circuit d'adressage en macro-commandes AGB. 54 = Le circuit d'adressage en macro-commandes AGB transforme la requête physique PRQ en macro-commandes. S5 = Le circuit d'adressage en macro-commandes AGB soumet la première des macro-commandes dérivées de la requête physique PRQ au dispositif de mémoire tampon BUF. S6 = Le dispositif de mémoire tampon BUF vérifie s'il y a de la place pour stocker le nombre de données spécifiées par la macro-commande. S7 = Le dispositif de mémoire tampon BUF confirme au circuit d'adressage en macro-commandes AGB qu'il y a de la place (en anglais: acknowledge). S8 = Représente un certain délai. S9 = Le circuit d'adressage en macro-commandes AGB soumet la macro-commande à l'arbitre ARB. S10O = L'arbitre ARB traite la macro-commande en tant que demande d'accès à la mémoire collective SDRAM selon un schéma d'arbitrage valable pour tous les accès des blocs à la mémoire collective SDRAM (en lecture et en écriture) Sll = L'arbitre ARB soumet la macro-commande à l'interface d'accès SIF S:la = L'arbitre ARB signale au dispositif de mémoire tampon BUF que la macro-commande a été soumise à l'interface d'accès SIF (en anglais: acknowledge). S12= La macro-commande est en attente dans l'interface d'accès SIF qui traite d'abord les macro-commandes précédemment reçues. S13 = L'interface d'accès SIF génère des signaux de contrôle pour la mémoire collective SDRAM à la base de la macro-commande. Ces signaux de contrôle ont pour effet que les données sous les adresses spécifiées par la macro-commande sont successivement lues. S14 = Les données successivement lues de la mémoire collective SDRAM sont transférées au dispositif de mémoire tampon BUF. S15 = Les données sont stockées temporairement dans le dispositif de mémoire tampon BUF. S16 = Le dispositif de mémoire tampon BUF transfère les données au processeur P d'une façon sensiblement régulière. Les étapes S5-S15 sont répétées pour chaque macro-commande suite à la requête logique LRQ faite à l'étape S1. Les étapes suivantes ne sont pas représentées dans la Figure 5. Suite à l'étape S1, le circuit d'adressage global AGA envoie un signal de confirmation (en anglais: acknowledge) au processeur P, le signal indiquant que la requête logique LRQ a été acceptée et sera traitée. En réponse à ce signal de confirmation, le processeur P fait une nouvelle requête logique et la maintient jusqu'à nouvel ordre. Quand le circuit d'adressage en macro-commandes AGB soumet la dernière macro-commande suite à la requête logique LRQ, le traitement de la requête logique LRQ est achevé. Dans ce cas, le circuit d'adressage en macro-commandes AGB envoie un signal de confirmation (en anglais: acknowledge) au circuit d'adressage global AGA signalant au dernier que le traitement de la requête logique LRQ est achevé. En réponse, le circuit d'adressage global AGA commencera le traitement de la nouvelle requête logique LRQ d'une façon similaire au traitement de la requête logique LRQ faite dans l'étape S1. Autrement dit, l'histoire se répète. Les Figures 6a et 6b illustrent un schéma d'arbitrage pour l'arbitre ARB. La Figure 6a représente huit état ST1-ST8 sous forme de cercles. Ces états ST se produisent l'un après l'autre et d'une façon cyclique. Chaque état ST représente une possibilité d'envoi d'une macro-commande à l'interface d'accès SIF. Donc, chaque état représente une possibilité d'un accès mémoire. Chaque état appartient à un certain processeur P. Le processeur P auquel appartient un certain état figure dans le cercle représentant l'état. La Figure 6b représente le procédé d'arbitrage associé à la Figure 6a. Ce procédé comprend plusieurs étapes SA1-SA8 et est effectué pour chaque état ST dans la Figure 6a. L'étape SA1 est la première étape effectuée après un saut d'état. Dans l'étape SA1 l'arbitre ARB vérifie si une macro- commande soumise par circuit d'adressage en macro-commandes AGB et suite à une requête logique LRQ du processeur P[j] auquel appartient l'état S[i], est en attente. Si une telle macro- commande est en attente, l'étape SA2 suit l'étape SA2. Dans l'étape SA2, l'arbitre ARB envoie la macro-commande concernée à l'interface d'accès SIF. Ceci aura pour effet qu'après un certain délai, un accès de la mémoire collective SDRAM pour le processeur P concerné sera effectué tel que défini par la macro-commande. Après l'envoi de la macro-commande, I'arbitre ARB saute vers l'état suivant ce qui implique que le procédé représenté par la Figure 6b se répète. Si, par contre, I'arbitre ARB constate dans l'étape Si qu'il n'y a pas en attente une macro-commande liée au processeur P auquel appartient l'état S[i], I'étape SA3 suit l'étape SA1. Dans l'étape SA3 l'arbitre ARB vérifie si d'autres macrocommandes sont en attente. S'il n'y a pas d'autres macro-commandes en attente, I'arbitre ARB saute vers l'état suivant et le procédé représenté par la Figure 6b se répète. S'il y a d'autres macro-commandes en attente, I'arbitre ARB effectue l'étape SA4. Dans l'étape SA4, l'arbitre ARB sélectionne une macro-commande selon un ordre de priorité. Chaque macrocommande a un certain niveau de priorité. Le niveau de priorité est déterminé par le processeur P qui est à l'origine de la macro-commande. L'arbitre ARB sélectionne donc la macro-commande ayant le niveau de priorité le plus élevé et envoie cette macro-commande à l'interface d'accès SIF. Après l'envoi de la macro-commande, I'arbitre ARB saute vers l'état suivant ce qui implique que le procédé représenté par la Figure 6b se répète. A l'égard des Figures 6a et 6b il faut noter qu'il n'est pas nécessaire que chaque état appartienne à un processeur P. On pourrait introduire un ou plusieurs états n'appartenant à aucun processeur P, ce qui dire qu l'on pourrait introduire des états libres. Dans le cas d'un état libre, I'arbitre ARB sélectionne une macro-commande qu'à la base de l'ordre de priorité. Un état libre peut être utile dans le cas o le dispositif de traitement de signaux contient un processeur P dont les contraintes en termes de temps de latence et de bande passante au niveau de l'accès à la mémoire collective SDRAM, sont relativement peu sévères. Dans ce cas, il serait préférable de ne pas attribuer un état à ce processeur P. Pour éviter que ce processeur P souffre d'une pénurie d'accès, on pourra donc introduire des états libres. Le processeur P pourra profiter de ces états libres pour accéder à la mémoire collective SDRAM. La Figure 7 illustre un exemple de l'interface d'accès SIF. L'interface d'accès SIF comprend une mémoire tampon de macro-commandes FIFO_MC, un générateur de colonnes CAGU, un générateur de commandes CGU, un générateur de signaux de contrôle IF_SDRAM, une mémoire tampon de données IF_D. L'interface d'accès SIF fonctionne globalement comme suit. La mémoire tampon de macro-commandes FIFO_MC reçoit les macro-commandes provenant de l'arbitre ARB. Cette mémoire les stocke temporairement et envoie ces macro- commandes vers le générateur de colonnes CAGU dans l'ordre de leur arrivé. Dans le cas o la mémoire tampon de macro-commandes FIFO_MC est pleine, et donc ne peut pas accepter une nouvelle macro-commande, elle signale ceci à l'arbitre ARB. Ce signal de l'interface d'accès SIF disant "ma FIFO est pleine" a pour effet que l'arbitre ARB attend d'envoyer la macro- commande couramment sélectionnée jusqu'au moment o la mémoire tampon de macro-commandes FIFO_MC signale qu'elle peut accepter une nouvelle macrocommande. En effet, le signal de l'interface d'accès SIF disant "ma FIFO est pleine" gèle l'arbitre ARB pour un certain temps. Le générateur de colonnes CAGU demande une nouvelle macro- commande de la mémoire tampon de macro-commandes FIFOMC quand les accès mémoires selon la macro-commande précédente ont été effectués. Le générateur de colonnes CAGU en combinaison avec le générateur de commandes CGU traduisent, en effet, la macro-commande en une série d'adresses. Une adresse de la mémoire collective SDRAM est définie par le numéro d'un banc (en anglais: bank) de la mémoire collective SDRAM, le numéro d'une ligne et le numéro d'une colonne. Il a déjà été mentionné qu'une macro-commande concerne un accès d'une seule ligne de la mémoire d'interface SRAM ce qui implique automatiquement que l'accès a lieu dans un seul banc. Donc, il suffit que le générateur de colonnes CAGU génère une série de colonnes à la base de la macro-commande pour définir une série d'adresses conformément à la macro-commande. Une implémentation du générateur de colonnes CAGU peut, par exemple, comprendre quelques compteurs et quelques circuits logiques. Dans une telle implémentation, le contenu d'une macro-commande sert à programmer les compteurs. Le générateur de commandes CGU reçoit successivement un autre numéro de colonne de la mémoire collective SDRAM. Le générateur de commandes CGU reçoit en outre de la mémoire tampon de macro-commandes FIFO_MC le numéro du banc et le numéro de la ligne des adresses telles que définies par la macro-commande. Ces informations permettent au générateur de colonnes CAGU de définir une succession de commandes d'accès à la mémoire collective SDRAM, chaque commande définissant une seule adresse. En outre le générateur de commandes CGU génère des commandes nécessaires pour mettre la mémoire collective SDRAM dans un bon état pour permettre - des accès tels que définis par les macro-commandes. Ces commandes concernent des procédés propres à la mémoire collective SDRAM tel que pre-charge et activation. En outre, le générateur de commandes CGU fait en sorte que la mémoire collective SDRAM est régulièrement rafraîchie et génère les commandes nécessaires pour effectuer ces rafraîchissements. il Le générateur de signaux de contrôle IFSDRAM génère des signaux de contrôle à la base des commandes reçues du générateur de commandes CGU. Par exemple, la générateur de signaux de contrôle IF_SDRAM génère des signaux connus sous les abréviations RAS, CAS. Le générateur de signaux de contrôle IF_SDRAM fait en sorte que dans une suite de signaux de contrôle, certains délais propres à la mémoire collective SDRAM soient respectés. Ces délais peuvent varier en fonction du type de la mémoire collective SDRAM utilisée. Donc, le générateur de signaux de contrôle IF_SDRAM est spécifique pour le type de la mémoire collective SDRAM utilise. Si on désire utiliser une mémoire collective SDRAM d'un autre type il suffirait de modifier, voire reprogrammer, le générateur de signaux de contrôle IF_SDRAM. Les autres éléments de l'interface d'accès ne nécessiteraient en principe pas de modifications. La mémoire tampon de données IF_D sert, en cas de lecture, à transférer les données de la mémoire collective SDRAM au dispositif de mémoire tampon BUF illustré dans la Figure 4 et, en cas d'écriture, à transférer les données du dispositif de mémoire tampon BUF vers la mémoire collective SDRAM. Pour cela, la mémoire tampon de données IFD effectue une synchronisation des données provenant de la mémoire collective SDRAM (lecture) o fournies à la mémoire collective SDRAM (écriture). En outre, la mémoire tampon de données 'IFD constitue une FIFO d'une profondeur égale à l'unité. Cela veut dire que si un certain coup d'horloge fait qu'une donnée de la mémoire collective SDRAM est lue, cette donnée sera transférée vers le dispositif de mémoire tampon BUF au coup d'horloge suivant. L'inverse s'applique en cas d'écriture. La Figure 8 illustre un exemple du dispositif de mémoire tampon BUF faisant partie de l'interface mémoire INT illustrée dans la Figure 4. Le dispositif de mémoire tampon BUF comprend un dispositif de mémoire tampon pour lecture BUFR, ainsi qu'un dispositif de mémoire tampon pour écriture BUFW et une mémoire tampon pour signaux de confirmation FIFO_ACK. Le dispositif de mémoire tampon pour lecture BUFR et le dispositif de mémoire tampon pour écriture BUFW sont reliés à la mémoire collective SDRAM via l'interface d'accès SIF et le bus collectif BM tel qu'illustré dans la Figure 1. Le dispositif de mémoire tampon pour lecture BUFR est relié aux blocs B1, B2 et B3 via les bus privé de lecture BBR1, BBR2 et BBR3, respectivement. Le dispositif de mémoire tampon pour écriture BUFW est relié aux blocs B1, B2 et B3 via les bus privé d'écriture BBW1, BBW2 et BBW3, respectivement. La mémoire tampon pour signaux de confirmation FIFO_ACK est reliée à l'arbitre ARB. Le dispositif de mémoire tampon BUF fonctionne globalement comme suit. Le dispositif de mémoire tampon pour lecture BUFR stocke temporairement les données provenant de la mémoire collective SDRAM, tandis que le dispositif de mémoire tampon pour écriture BUFW stocke les données provenant des différents blocs B et à écrire dans la mémoire collective SDRAM. La mémoire tampon pour signaux de confirmation FIFO_ACK reçoit les signaux de confirmation provenant de l'arbitre ARB. Un tel signal indique que l'arbitre ARB a envoyé une macro-commande à l'interface d'accès SIF. La mémoire tampon pour signaux de confirmation FIFO_ACK a la même profondeur que la mémoire tampon de macro-commandes FIFO_MC de l'interface d'accès SIF illustrée dans la Figure 7. Par conséquent, quand une macro-commande sort de la mémoire tampon de macro-commandes FIFOMC, ce qui a pour effet qu'un accès mémoire se déroule selon la macro- commande, le signal de confirmation correspondant à cette macro-commande sort de la mémoire tampon pour signaux de confirmation FIFOACK. Ce signal indique si l'accès concerné est un accès en lecture ou un accès en écriture. Dans le premier cas, le dispositif de mémoire tampon pour lecture BUFR sera activé pour recevoir des données depuis la mémoire collective SDRAM, tandis que dans le dernier cas le dispositif de mémoire tampon pour écriture BUFW sera activé pour envoyer des données vers la mémoire collective SDRAM. Le signal de confirmation fourni par la mémoire tampon pour signaux de confirmation FIFO_ACK indique en outre le nombre de données impliqué dans l'accès tel que défini par la macro-commande. Cette indication sert au dispositif de mémoire tampon BUF pour faire la gestion interne "o stocker les données ou d'o prendre les données?" en cas de lecture ou écriture, respectivement. La Figure 9 illustre un exemple du dispositif de mémoire tampon pour lecture BUFR. Le dispositif de mémoire tampon pour lecture BUFR comprend une mémoire tampon d'entrée IB, une mémoire d'interface SRAM, un ensemble de plusieurs mémoires tampon de sortie OB, un ensemble de circuits de contrôle CON et un arbitre d'accès à la mémoire d'interface ARBBR. La mémoire tampon d'entrée IB est relie à la mémoire collective SDRAM via l'interface d'accès SIF déjà montré dans la Figure 4. Les mémoires tampon de sortie OB1,OB2 et OB3 sont reliées aux processeurs P1, P2 et P3 via les bus privés de lecture BBR1, BBR2 et BBR3, respectivement, ces derniers -éléments étant montrés dans les Figures 2 et 3. Les circuits de contrôle CON1,CON2 et CON3 sont reliées aux circuit d'adressage en macro- commandes AGB1, au circuit d'adressage en macro-commandes AGB2 et au circuit d'adressage en macro-commandes AGB3, respectivement, ainsi qu'à l'interface d'accès SIF. Le dispositif de mémoire tampon pour lecture BUFR fonctionne comme suit. Les données reçues depuis la mémoire collective SDRAM ont une largeur de N bits, N étant un entier, et arrivent à une fréquence F. La mémoire d'interface SRAM a une largeur de 2N bits, une adresse peut donc contenir 2N bits, et fonctionne à la fréquence F. La mémoire tampon d'entrée IB forme des couples de deux données consécutives provenant de la mémoire collective SDRAM, et écrit ces couples dans la mémoire d'interface SRAM. Il faut deux cycles d'horloge pour former un couple. En supposant que toutes les données successives reçues depuis la mémoire collective SDRAM puissent se mettre en couple, un accès en écriture à la mémoire d'interface SRAM aura lieu tous les deux cycles d'horloge. Un accès à une seule adresse ne prend qu'un seul cycle d'horloge. Donc, entre deux accès en écriture on dispose d'un cycle d'horloge pour accéder à la mémoire d'interface SRAM en lecture à fin de transférer les données lues de la mémoire collective SDRAM vers les blocs B. Donc, en principe, les accès à la mémoire d'interface SRAM en écriture et en les accès en lecture peuvent avoir lieu en alternance et un par un. L'accès à la mémoire d'interface SRAM sera expliqué plus en détail dans la suite. La mémoire d'interface SRAM est en effet découpée en trois zones Z1, Z2 et Z3. Les zones Zl, Z2 et Z3 contiennent les données destinées pour les processeur P1, P2 et P3, respectivement. Les données provenant de la mémoire collective SDRAM sont écrites par l'intermédiaire de l'IB dans la zone Z1, Z2 ou Z3 en fonction du processeur P qui est à l'origine de la macro-commande en cours. Les données contenues dans les zones Z1, Z2 et Z3 sont transférées dans les mémoires tampon de sortie OB1, OB2 et OB3, respectivement, d'une façon sensiblement régulière et selon un schéma plus ou moins fixe. Une mémoire tampon de sortie OB découpe, en effet, une donnée en plusieurs morceaux et envoie la donnée au processeur P concerné, morceau par morceau. Par exemple, une mémoire tampon de sortie OB peut découper une donnée de 16 bits en 4 morceaux de 4 bits. Donc, au lieu d'envoyer la donnée dans un seul coup d'horloge, ce qui nécessite un bus d'une taille de 16 bits, on envoie la donnée morceau par morceau en 4 coups d'horloge ce qui nécessite un bus d'une taille de 4 bits seulement. Les circuits de contrôle CON1, CON2 et CON3 gèrent les zones Zl, Z2 et Z3 respectivement. A cet effet, chaque circuit de contrôle CON gère un ensemble de paramètres. Ces paramètres comprennent un pointeur d'écriture, un pointeur de lecture et une valeur de remplissage de la zone. Le pointeur d'écriture définit l'adresse dans laquelle une donnée provenant de la mémoire collective SDRAM sera écrite. Le pointeur de lecture définit l'adresse de la donnée devant être transférée vers la mémoire tampon de sortie OB concernée. La valeur de remplissage indique le nombre d'adresses encore disponibles pour stocker des données provenant de la mémoire collective SDRAM. Les circuits de contrôle CON1, CON2 et CON3 gèrent aussi les mémoires tampons de sortie OB1, OB2 et OB3, respectivement. Pour cela chaque circuit de contrôle CON gère un paramètre représentant l'état de remplissage de I'OB qui lui appartient. La gestion effectuée par un circuit de contrôle CON sera maintenant décrite en supposant qu'un accès à la mémoire collective SDRAM a lieu tel qu'illustré dans la Figure 5. Dans l'étape S5, le circuit d'adressage en macro-commandes AGB soumet une macro-commande au dispositif de mémoire tampon BUF. Cette macro- commande est traitée par le circuit de contrôle CON appartenant au processeur P qui était à l'origine de la macro-commande. Le circuit de contrôle CON compare le nombre de données défini par la macro-commande avec la valeur de remplissage. Ainsi, le circuit de contrôle CON vérifie s'il y a suffisamment de place dans la zone Z concernée pour stocker les données voulues. S'il y a suffisamment de place, le circuit de contrôle CON le signale au circuit d'adressage en macro-commandes AGB et, en plus, met à jour le paramètre de remplissage. Ceci veut dire qu'il considère que les données sont déjà stockées dans la zone concernée tandis que ceci doit encore se produire. La mise à jour du paramètre de remplissage peut donc être considéré comme une réservation dans la zone concernée. Ce qui se passe pendant l'étape S12 tel qu'illustré dans la Figure 5 va maintenant être décrit. Cette étape S12 représente une lecture de la mémoire collective SDRAM selon la macro-commande concernée. Il a déjà été expliqué qu'au moment o l'interface d'accès SIF commence à traiter la macro-commande et donc commence à faire la lecture, le signal de confirmation associé à la macro-commande concernée sort de la mémoire tampon pour signaux de confirmation FIFO_ACK illustré dans la Figure 7. Ce signal de confirmation indique qu'il s'agit d'un accès en écriture et, en plus, ce signal indique le processeur P qui était à l'origine de la macro-commande. Ainsi, le circuit de contrôle CON appartenant à ce processeur P sait qu'il doit fournir les adresses sous lesquelles les données doivent être stockées dans la mémoire collective SDRAM. En plus, le circuit de contrôle CON reçoit une indication du nombre de données impliqué dans l'accès selon la macro-commande, cette indication faisant partie du signal de confirmation. Après chaque écriture d'un couple de données provenant de la mémoire collective SDRAM dans la zone Z concernée, le circuit de contrôle CON incrémente le pointeur d'écriture. En plus, il met à jour la valeur de remplissage. Le circuit de contrôle CON continue à faire ceci jusqu'à ce que l'accès en lecture de la mémoire collective SDRAM tel que défini par la macro-commande ait été achevé. Le circuit de contrôle CON détecte la fin de l'accès grâce au nombre de données impliqué dans l'accès, ce nombre lui étant indiqué par le signal de confirmation, et une comptabilisation des données écrites dans la mémoire d'interface SRAM. Après chaque lecture d'un couple de données d'une certaine zone Z, le circuit de contrôle CON qui gère cette zone incrémente le pointeur de lecture. En plus, il met à jour la valeur de remplissage. L'arbitre d'accès à la mémoire d'interface ARBBR gère l'accès à la mémoire d'interface SRAM. Il y a différents types d'accès: (1) accès par l'interface d'accès SIF pour écrire des données provenant de la mémoire collective SDRAM dans la mémoire d'interface SRAM, (2) des accès par la mémoire tampon de sortie OB1, (3) des accès par la mémoire tampon de sortie OB2 et (4) des accès par la mémoire tampon de sortie OB3. Ces trois derniers accès servent à transférer des données contenues dans la mémoire d'interface SRAM vers les processeurs P1, P2 et P3 respectivement. Chaque accès à la mémoire d'interface SRAM se fait suite à une requête soumise à l'arbitre d'accès à la mémoire d'interface ARBBR. L'arbitre d'accès à la mémoire d'interface ARBBR sélectionne parmi les requêtes en cours, la requête ayant la priorité la plus élevée. Les requêtes pour accès en écriture (accès par l'interface d'accès SIF) ont la priorité maximale. Grâce au fait qu'on écrit des couples de données comme expliqué dans ce qui précède, une telle requête ne se produit en général qu'une fois tous les deux cycles d'horloge. Une écriture ne prend qu'un cycle d'horloge. Donc, il y aura suffisamment d'opportunités pour accéder à la mémoire d'interface SRAM en lecture afin de transférer les données vers les différents processeurs P. Les requêtes d'accès en lecture par une certaine mémoire tampon de sortie OB se font en fonction de la taille du bus privé de lecture BBR entre l'OB et le bloc B. Par exemple, supposons que la taille du bus est N/2 bits. Ceci implique qu'on peut transférer un morceau de N/2 bits de l'OB vers le bloc B à chaque cycle d'horloge. Un lecture de la mémoire d'interface SRAM se fait par couple de données. Un couple de données comprend 2N bits. Il faut donc 4 cycles d'horloge pour envoyer un couple de données vers le bloc B. Le transfert d'un couple de données implique une requête d'accès à la mémoire d'interface SRAM en lecture. Donc, selon l'exemple, I'OB fera une requête d'accès tous les 4 cycles d'horloge. Cet exemple montre que les largeurs des bus vers les blocs B conditionne la fréquence des requêtes d'accès des diverses mémoires tampon de sortie OB. Si la taille du bus privé de lecture BBR égale N/4 bit, il y a une requête d'accès tout les 8 cycle d'horloge. La description suivante concerne un exemple d'arbitrage de l'accès à la mémoire d'interface SRAM. Il est supposé que la taille du bus privé de lecture BBR1 égale N/2 bits et que la taille des bus privé de lecture BBR2 et celle du bus privé de lecture BBR3 égale N/4 bits. Les accès de l'interface d'accès SIF sont les plus prioritaires, viennent ensuite les accès des mémoire tampon de sortie OB1, OB2, et OB3 dans l'ordre de priorité. Finalement, il est supposé que tout les types d'accès (SIF, OB1, OB2,0B3) font une requête en même temps dans le premier cycle d'horloge. Cycle i: tout le monde fait sa requête en même temps; requêtes en cours: l'interface d'accès SIF, les mémoires tampon de sortie OB1, OB2, et OB3. Cycle 2: l'interface d'accès SIF étant la plus prioritaire, a la main et baisse sa requête; les mémoires tampon de sortie OB1,OB2 et OB3 maintiennent leurs requêtes; requêtes en cours: les mémoire tampon de sortie OB1, OB2 et OB3. Cycle 3: la mémoire tampon de sortie OB1, qui est le second plus prioritaire, a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requêtes en cours: interface d'accès SIF, les mémoires tampon de sortie OB2 et OB3. Cycle 4: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; les mémoires tampon de sortie OB2 et OB3 maintiennent leurs requêtes; requêtes en cours: les mémoire tampon de sortie OB2 et OB3. Cycle 5: la mémoire tampon de sortie OB2, qui est le troisième plus prioritaire, a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requêtes en cours: l'interface d'accès SIF et la mémoire tampon de sortie OB3. Cycle 6: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; la mémoire tampon de sortie OB1 va épuiser son tampon et refait une requête; requêtes en cours: l'interface d'accès SIF, les mémoires tampon de sortie OB1 et OB3. Cycle 7: la mémoire tampon de sortie OB1, qui est le second plus prioritaire, a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requêtes en cours: l'interface d'accès SIF, la mémoire tampon de sortie OB3. Cycle 8: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; la mémoire tampon de sortie OB3 maintient sa requête; requête en cours: la mémoire tampon de sortie OB3. Cycle 9: la mémoire tampon de sortie OB3, qui est le quatrième plus prioritaire, a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requête en cours: l'interface d'accès SIF. Cycle 10: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; la mémoire tampon de sortie OB1 va épuiser son tampon et refait une requête; requête en cours: la mémoire tampon de sortie OB1. Cycle 11: la mémoire tampon de sortie OB1, qui est le second plus prioritaire, a la main et baisse sa requête; l' interface d'accès SIF fait à nouveau une requête; requête en cours: l'interface d'accès SIF. Cycle 12: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; la mémoire tampon de sortie OB2 va épuiser son tampon et refait une requête; requête en cours: la mémoire tampon de sortie OB2. Cycle 13: la mémoire tampon de sortie OB2 étant troisième plus prioritaire a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requête en cours: l'interface d'accès SIF. Cycle 14: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; la mémoire tampon de sortie OB1 va épuiser son tampon et refait une requête; requête en cours: la mémoire tampon de sortie OB1. Cycle 15: la mémoire tampon de sortie OB1 étant second plus prioritaire a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requête en cours: l'interface d'accès SIF. Cycle 16: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête, la mémoire tampon de sortie OB3 va épuiser son tampon et refait une requête; requête en cours: la mémoire tampon de sortie OB3. Cycle 17: la mémoire tampon de sortie OB3 étant quatrième plus prioritaire, a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requête en cours: l'interface d'accès SIF. Cycle 18: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; la mémoire tampon de sortie OB1 va épuiser son tampon et refait une requête; requête en cours: la mémoire tampon de sortie OB1. Cycle 19: la mémoire tampon de sortie OB1 second plus prioritaire a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requête en cours: l'interface d'accès SIF. Cycle 20: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; la mémoire tampon de sortie OB2 va épuiser son tampon et refait une requête; requête en cours: la mémoire tampon de sortie OB2. - Cycle 21: la mémoire tampon de sortie OB2 étant troisième plus prioritaire a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requête en cours: l'interface d'accès SIF. Cycle 22: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; la mémoire tampon de sortie OB1 va épuiser son tampon et refait une requête; requête en cours: mémoire tampon de sortie OB1. Cycle 23: la mémoire tampon de sortie OB1 second plus prioritaire a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requête en cours: l'interface d'accès SIF. Cycle 24: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; la mémoire tampon de sortie OB3 va épuiser son tampon et refait une requête; requête en cours: la mémoire tampon de sortie OB3. Cycle 25: la mémoire tampon de sortie OB3 étant quatrième plus prioritaire a la main et baisse sa requête; l'interface d'accès SIF fait à nouveau une requête; requête en cours: l'interface d'accès SIF. Cycle 26: l'interface d'accès SIF étant la plus prioritaire a la main et baisse sa requête; la mémoire tampon de sortie OB1 va épuiser son tampon et refait une requête; requête en cours: la mémoire tampon de sortie OB1; Etc. Les accès dans l'exemple ci-dessus ont une périodicité de 8 cycles. C'est comme si l'arbitrage était assuré par une machine circulaire à huit état. Ce résultat est dû au fait que dans l'exemple il est supposé que tous les blocs B consomment leur données d'une façon régulière. En outre, il est supposé que les requêtes d'accès par l'interface d'accès SIF se font d'une façon régulière une fois tous les deux cycles d'horloge. Ces suppositions ne sont pas nécessairement correctes dans la pratique. Pour cette raison, il est préférable de gérer les accès à la mémoire d'interface SRAM à l'aide d'un arbitre et d'un ordre de priorité au lieu d'une machine circulaire. L'arbitre permet une certaine flexibilité au niveau de l'accès à la mémoire d'interface SRAM et, par conséquent, il permet une meilleure utilisation de la bande passante disponible pour le transfert de données. Ce qui suit est un exemple d'exception à la règle selon laquelle il n'y a qu'un accès en écriture à la mémoire d'interface SRAM (= accès par l'interface d'accès SIF) tous les deux cycles d'horloge. L'exception se présente lorsqu'il y a un accès à la mémoire collective SDRAM suite à une macro-commande qui implique un nombre de données impair. Toutes les données de cet accès sauf la dernière, trouvent un partenaire et ainsi forment des couples pour l'écriture dans la mémoire d'interface - SRAM. La dernière donnée se trouve seule. On ne peut pas prendre la donnée qui suit pour faire un couple car cette donnée est la première donnée d'un autre accès et donc elle est destinée à un autre processeur P. Par conséquent, cette première donnée d'un autre accès doit être stockée dans une autre zone Z de la mémoire d'interface SRAM. Donc, suite à l'arrivée dans l'IB de la dernière donnée de l'accès comprenant un nombre de données impair, cette donnée est écrite dans la mémoire d'interface SRAM sans partenaire dans le cycle d'horloge qui suit l'écriture du dernière couple de données compris dans l'accès. Par conséquent, il y aura deux accès d'écriture de suite sans pause d'un cycle d'horloge qui autrement permettrait un accès en lecture entre deux accès en écriture. Les Figures 5 et 9 concernent le fonctionnement de l'interface mémoire INT en lecture. Le fonctionnement en écriture et sensiblement symétrique. Ceci implique que le dispositif de mémoire tampon pour écriture BUFW et similaire au dispositif de mémoire tampon pour lecture BUFR décrit précédemment. Donc, le dispositif de mémoire tampon pour écriture BUFW comprend une mémoire d'interface repartie en zones, chaque zone appartenant à un bloc B différent. Les blocs B peuvent envoyer des données à écrire dans la mémoire collective avant ou après la macro- commande qui indique ou ces données doivent être stockées. En effet, une zone va se remplir dès que le bloc B auquel la zone appartient envoie des données destinées à être stockées dans la mémoire collective. Ce remplissage peut, par exemple, continuer jusqu'à ce que la zone soit complètement remplie de données. Dans ce cas, I'interface mémoire INT indiquera au bloc B concerné qu'il n'y a plus de place pour stocker de nouvelles données. Ceci empêchera le bloc B d'envoyer de nouvelles données jusqu'à ce que de la place soit libérée dans la zone concernée. Un transfert de données de la zone Z vers la mémoire collective fait que de la place est libérée. Une telle vidange pourra intervenir dès qu'une macro-commande sera acceptée par l'arbitre ARB et traitée par l'interface d'accès SIF. Il est également possible qu'une macro-commande soit émise avant que le bloc B concerné ait envoyé les données. De toute façon, aucune macro-commande ne sera présentée à l'arbitre ARB tant que le dispositif de mémoire tampon pour écriture BUFW n'indiquera pas un niveau de remplissage suffisant de la zone concernée. La Figure 10 illustre des caractéristiques de base de l'invention telle que résumée dans la partie "exposé de l'invention". Un processeur P génère une requête logique LRQ. La requête logique LRQ définit au moins une caractéristique CAR commune à une groupe de données GRP. Un circuit d'adressage AGA génère une requête physique PRQ à partir de la requête logique LRQ. La requête physique PRQ - définit des adresses A de la mémoire MEM relatives au groupe de données GRP. Une interface mémoire INT effectue un transfert TRNSFR dudit groupe de données GRP entre la mémoire MEM et le processeur P à partir de la requête physique PRQ. Les caractéristiques illustrées par la Figure 10 peuvent être appliquées, par exemple, dans un dispositif de traitement vidéo. Dans ce cas, la requête logique LRQ peut définir, par exemple, une ligne de pixels de luminance. Une telle requête peut être faite, par exemple, par un processeur disposé pour faire des traitements pour l'affichage. Une requête logique sera généralement adaptée au processeur dont elle provient. Les requêtes logiques peuvent donc avoir des profils très différents d'un processeur à l'autre. Toutefois, il est possible d'uniformiser, par exemple, un protocole pour échanger des paramètres comme, par exemple, le numéro de la ligne et le type des pixels: la luminance ou la chrominance. Le circuit d'adressage AGA sera généralement chargé de mémoriser les paramètres de stockage, le type de mémoire, une ou plusieurs adresses de début de stockage de données. Cette mémorisation peut * être effectuée en liaison avec un contrôleur central (CPU). Les figures et leur description ci-dessus illustrent l'invention plutôt que la limitent. Il est évident qu'il existe de nombreuses alternatives qui rentrent dans la portée des revendications ci-jointes. A cet égard quelques remarques sont faites en conclusion. Les entités fonctionnelles ou fonctions peuvent être réparties de nombreuses manières différentes. A cet égard, il faut noter que les figures sont très schématiques, chaque figure représentant uniquement une seule réalisation de l'invention. Donc, quoiqu'une figure montre des entités fonctionnelles en blocs séparés, ceci n'exclut pas du tout que plusieurs entités fonctionnelles soient présentes dans une seule entité physique. Enfin, aucun signe de référence entre parenthèses dans une revendication ne doit être interprété de façon limitative. Le mot "comprenant" n'exclut pas la présence d'autres éléments ou étapes listées dans une revendication. Le mot "un" ou "une" précédant un élément ou une étape n'exclut pas la présence d'une pluralité de ces élément ou ces étapes. Revendications. 1. Dispositif pour traiter des données en coopération avec une mémoire (MEM), caractérisé en ce que le dispositif comprend: - un processeur (P) disposé pour générer une requête logique (LRQ) définissant au moins une caractéristique (CAR) commune à un groupe de données (GRP); - un circuit d'adressage (AGA) pour générer une requête physique (PRQ) à partir de la requête logique (LRQ), la requête physique définissant des adresses (A) de la mémoire (MEM) relatives au groupe de données (GRP); et une interface mémoire (INT) pour effectuer un transfert (TRNSFR) dudit groupe de données (GRP) entre la mémoire (MEM) et le processeur (P) à partir de la requête physique (PRQ). 2. Dispositif de traitement de données comprenant plusieurs processeurs et circuits d'adressage selon la revendication 1, caractérisé en ce que l'interface mémoire (INT) comprend: un circuit d'adressage supplémentaire (AGB) pour générer des macro- commandes à partir d'une requête physique (PRQ), une macro-commande définissant une partie de la mémoire et, dans cette partie, des adresses relatives au groupe de données concerné; - un arbitre (ARB) pour recueillir des macro-commandes associées aux processeurs respectifs et pour sélectionner ces macro-commandes une par une selon un schéma d'arbitrage; et une interface d'accès (SIF) pour traiter les macrocommandes dans l'ordre sélectionné par l'arbitre, une macro-commande traitée constituant un accès à la partie de la mémoire et les adresses telles que définies par la macrocommande.