Brevet FR2797996A1 — publié le 20010302

PROCEDE DE PROTECTION DE PUCES DE CIRCUIT INTEGRE PAR DEPOT DE COUCHE MINCE ISOLANTE La présente invention concerne le domaine puces de circuit intégré. La présente invention concerne plus particulièrement un procédé de protection de puces de circuit intégré afin d'isoler ses flancs lors de la connexion de la puce avec un bornier de connexion La connexion des puces de circuit intégré avec un bornier connexion d'une carte par exemple, peut être réalisée par câblage filaire traditionnel ou par d'autres techniques utilisant des composés polymères conducteurs en contact avec les plots de sortie de la puce. La technologie traditionnelle de câblage filaire pour connexion des puces ne requière aucune caractéristique spécifique pour le composant constituant le circuit intégré. Cependant, une telle technologie est délicate et coûteuse. En effet, des fils, généralement en cuivre, en nickel ou en or, relient les plots de sortie de la puce aux pistes de liaison du circuit imprimé par soudure. De plus, cette technique du câblage filaire nécessite un appareillage de haute précision pour réaliser les connexions, ce qui entraîne un ralentissement de la cadence de fabrication. Pour pallier les inconvénients de cette technologie traditionnelle, on utilise de plus en plus souvent des composés polymères électriquement conducteurs établissant un contact entre les plots de sortie de la puce et les pistes de liaison du bornier de connexion. Une première méthode utilisant un composé polymère conducteur pour connecter la puce aux pistes de liaison est illustrée sur la figure 1. Dans un tel cas, les pistes de liaison 12 sont amenées à proximité de l'emplacement prévu pour la puce 100. Cette dernière est collée par la face arrière 104 sur les pistes de liaison 12 du bornier de connexion en utilisant une colle isolante 50. Cette colle peut être par exemple un adhésif réticulant sous l'effet d'une exposition à un rayonnement ultraviolet. Les connexions électriques entre les plots de sortie 120 de la puce 100 et les pistes de liaison 12 sont ensuite réalisées par dépôt d'une résine conductrice 40 qui recouvre les plots de sortie 120 de la puce 100 et les pistes de liaison 12 de la carte. Cette résine conductrice 40 peut etre par exemple une colle polymérisable chargée en particules conductrices telles que des particules d'argent. Une seconde méthode utilisant un composé polymère conducteur pour connecter la puce pistes de liaison est illustrée sur la figure 2. Cette méthode consiste à reporter la puce selon un montage bien connu de type "flip chip". Dans un montage de type "flip chip", la puce 100 est retournée face active avec les plots de sortie 120 vers le bas. La puce 100 est alors connectée en plaçant les plots de sorties 120 sur les pistes de liaison 12 imprimées à l'emplacement prévu pour la puce. Dans l'exemple illustré, la puce 100 est connectée aux pistes de liaison 12 au moyen d'une colle 35 à conduction électrique anisotropique bien connue. Ces techniques de connexion de puce par des polymères conducteurs sont très efficaces et performantes. Elles présentent de nombreux avantages par rapport à la technique traditionnelle du câblage filaire et tendent à se généraliser chez les assembleurs de circuits intégrés. En effet, ces techniques utilisant un polymère conducteur permettent de réduire le nombre d'opérations de fabrication et de diminuer nettement le coût de fabrication des matériaux des circuits intégrés. Néanmoins, il existe un problème particulier est directement lié à ces techniques de connexion lorsque le substrat utilisé présente un flanc de faible résistivité (conducteur). En effet, les puces de circuits intégrés ne sont pas, sauf cas particulier, complètement isolees électriquement du substrat de silicium sur lequel elles sont fabriquées. Ainsi, l'isolation électrique entre la face active d'une puce de circuit intégré et ses flancs, créée lors de la découpe à la scie diamantée par exemple, est insuffisante pour autoriser un contact électrique entre les flancs de la puce et les connecteurs reliés aux plots de la face active de la puce. On voit clairement sur la figure 1 que la résine conductrice 40 couvre les flancs 106 de la puce 100. Il a cependant été établit que dans certains cas, une conductivité sur le flanc 106 de la puce 100 peut entraîner des dysfonctionnements électriques du circuit intégré. En effet, selon les types de substrat utilisé, le flanc de la puce est de forte ou de faible resistivité (isolant ou conducteur). Si le flanc est de forte résistivité, il n'y a aucun problème à ce que la résine conductrice 40 soit en contact avec la tranche. Néanmoins, dans le cas où le substrat utilisé pour fabrication de la puce de circuit intégré présente un flanc de faible résistivité, cette technique n'est utilisable. La solution utilisée jusqu'à présent consistait tout simplement à ne pas utiliser ce type de technique connexion avec des puces présentant flancs conducteurs. Cette solution n'est cependant pas satisfaisante car elle limite fortement les possibilités de l'assembleur en l'obligeant a utiliser certains produits avec certaines techniques de montage. En effet, la conductivité du silicium est directement liée au procédé de fabrication des plaquettes et diffère selon les fabricants et les lignes de production. Un utilisateur désirant spécifier conductivité particulière du substrat se verra alors lié à un fournisseur donné et même à une gamme de produit donné ce qui entraîne automatiquement un surcoût et une limitation des produits utilisables. La présente invention a pour but de résoudre les problèmes exposés ci-dessus. Le but de la présente invention est de supprimer inconvénients liés à la connexion des puces de circuit intégré par des technologies utilisant des polymères conducteurs. A cet effet, la présente invention propose un procédé de protection des flancs des puces circuit intégré afin de les isoler des composants polymères conducteurs utilisés pour la connexion des plots de sortie des puces avec les pistes de liaison des borniers de connexion. En particulier, la présente invention propose un procédé de protection de puces de circuit integré d'une plaquette de silicium, la plaquette comportant une face avant sur laquelle sont disposées les plots de sortie des puces de circuit intégré et une face arrière opposée, caractérisé en ce que le procédé comprend les étapes suivantes: - découpe de la plaquette de silicium de manière à désolidariser les puces de circuit intégré ; - dépôt d'un matériau électriquement isolant, sous forme de couche mince, sur la face arrière de la plaquette de manière à couvrir les flancs de chaque puce de circuit intégré. Le procédé de protection de puces de circuit intégré selon la présente invention est également caractérisé en ce qu'il comprend en outre une étape de report de la plaquette découpée, face arrière accessible, sur un support de manière à assurer la cohésion des puces lors de l'application de la matière isolante. Selon un premier mode de réalisation, dépôt la couche mince isolante est effectué par évaporation sous vide. Selon un deuxième mode de réalisation, le dépot de couche mince isolante est effectué par pulvérisation cathodique. Selon un troisième mode de réalisation, le dépot de couche mince isolante est effectué par depôt chimique en phase vapeur (CVD). Selon un quatrième mode de réalisation, le dépot de couche mince isolante est effectué par depôt chimique en phase vapeur renforcé par plasma (PECVD). Selon un cinquième mode de réalisation, le dépot de couche mince isolante est effectué par dépôt de couches atomiques (ALD). Selon une particularité de l'invention, le dépôt de couche mince isolante est effectuée à une température inférieure ou égale à 50 C. Selon une variante de réalisation, la couche mince isolante peut être constituée d'oxyde de silicium (Si02) . Selon une caractéristique, le dépôt la couche mince isolante est contrôlé de manière à obtenir une couche dont l'épaisseur est inférieure ou égale à 1 f. Le procédé de protection de puces circuit intégré selon la présente invention est également caractérisé en ce qu'il comprend les étapes suivantes: - dépôt d'une protection sur la face arrière de la plaquette de silicium ; - découpe de la plaquette de silicium de manière désolidariser chaque puce de circuit intégré ; - report des puces de circuit intégré désolidarisées, face arrière vers le haut, sur support ; - retrait de la protection de la face arrière ; - dépôt d'une couche mince électriquement isolante sur la face arrière et les flancs des puces ; - " ection des puces du support ; Selon une caractéristique, la protection de la face arrière la plaquette de silicium est constituée par un adhésif dégradable aux ultraviolets, ledit adhésif étant dégradé après l'étape de découpe de la plaquette et retire par pelage. Selon une caractéristique, le support est un adhésif dégradable exposé à un rayonnement ultraviolet après application de la matière isolante. Selon une variante de réalisation, l'éjection des puces est réalisée par rupture de la couche mince isolante déposée sur le support entre les puces. Selon une autre variante de réalisation, préalablement à l'éjection des puces, une étape de découpe du support est réalisée. La présente invention concerne également une puce de circuit intégré caractérisée en ce qu'elle comprend une couche mince électriquement isolante déposée au moins sur ses flancs manière à constituer une protection. Selon une caractéristique, la couche mince isolante présente une épaisseur inferieure ou égale à 1 um. Selon une caractéristique, la couche mince isolante est composée d'un oxyde minéral. Selon un mode de realisation, la couche mince isolante est composée d'oxyde de silicium (Si02). Selon une variante de réalisation, la couche mince isolante couvre également face arrière de la puce. Le procédé selon l'invention présente l'avantage de permettre, l'utilisation systématique des techniques de connexion directe entre les plots de sortie d'une puce et les pistes de liaison d'un bornier avec une colle conductrice quelque soit la puce utilisée. Le procédé selon présente invention peut avantageusement être utilisé avec tout type de puce quelque soit le substrat utilisé, quelque soit la taille et la forme de puce, qu'elle présente des bossages ou non. Le procédé selon la présente invention est facile à mettre en ceuvre. Bien qu'il nécessite une étape supplémentaire précédant la connexion des puces, le procédé de protection selon l'invention n'entraine pas de surcoût significatif de temps de fabrication rallongé. En outre, l'épaisseur de la couche mince déposée est considérablement réduite par rapport aux couches de protection déposées avec des méthodes utilisant des résines. Cette épaisseur est en effet inférieure ou égale à 1 lm, ce qui permet une dissociation facile des puces après dépôt de la couche mince de protection. D'autres particularités et avantages de la présente invention apparaîtront au cours la description qui suit donnée à titre d'exemple illustratif et non limitatif en référence aux figures dans lesquelles: La figure 1, déjà décrite, un schéma en coupe de la connexion d'une puce avec dispense de résine conductrice. La figure 2, déjà décrite, un schéma en coupe de la connexion d'une puce selon technique de "flip chip" avec colle conductrice. La figure 3 est une vue schématique en coupe de la plaque de silicium découpée. La figure 4 illustre l'étape d'application d'une matière isolante sur l'arrière et flancs des puces selon une première variante de mise en #uvre. La figure 5 illustre l'étape d'application d'une matière isolante sur l'arrière et les flancs des puces selon une deuxième variante de mise en #uvre. Le procédé selon la présente invention comporte plusieurs étapes. Une première étape consiste ' découper la plaquette de silicium sur laquelle sont disposées les puces de circuit intégré 100 afin de les desolidariser. A cette fin, la face arrière 104 de la plaquette, opposée à la face avant sur laquelle sont disposées les plots de sortie 120 des puces est placée sur un adhésif 115 dégradable aux ultraviolets par exemple. La plaquette de silicium est alors découpée selon des méthodes classiques connues les puces 100 désolidarisées sont maintenues ensemble par l'adhésif 115. L'adhésif dégradable est alors exposé à un rayonnement ultraviolet afin de réduire sa force d'adhérence. Pour que l'isolation parois latérales des puces puisse être effectuée dans conditions économiques viables, il est impératif de traiter collectivement ces puces, alors qu'elles sont encore disposées sur le support plastique adhésif les maintient en position lors de la découpe. Ainsi, la deuxième étape, illustrée sur la figure 3, consiste à placer les puces de circuit 100, face active vers le bas, sur un support 110. Ce support a essentiellement pour fonction de maintenir les puces de circuit 100 en cohésion et de permettre leur manipulation pour l'étape de protection qui suit. L'adhésif 115 de la face arrière, déjà dégradé par le rayonnement ultraviolet, est retiré par pelage par exemple afin de laisser nues faces arrières 104 des puces 100. Selon un mode de réalisation préférentiel, le support 110 est constitue un autre adhésif dégradable. Le support 110 a en outre pour fonction de protéger la face active de la puce lors de l'application de matière isolante. La troisième étape du procédé selon l'invention consiste à déposer un matériau électriquement isolant 150, sous forme de couche mince, sur les flancs 106 et la face arrière 104 des puces 100 placées sur le support 110. La nature de la couche mince isolante est choisie d'une part de façon à assurer une tension de claquage supérieure ou égale à 20 volts pour une epaisseur égale ou inférieure à 1 micromètre et d'autre part pour permettre une extraction aisée des puces de leur support adhésif après dépôt de la couche isolante. Cette dernière opération d'extraction sera facilitée si la couche 150 présente une fragilité convenable au niveau du raccordement entre les flancs des puces 106 et le support 110. On choisira préférentiellement des matériaux minéraux, même lorsqu'ils contiennent des groupements organiques, tels par exemple des méthyles, CH3, plutôt que des matériaux polymères. En outre, la couche isolante 150 a pas à subir opérations ultérieures à son dépôt, telle qu'une operation de gravure par exemple. Cet avantage élargie donc le choix de la nature chimique de la couche 150 au delà des diélectriques habituellement utilisés dans la fabrication des puces de circuits intégrés, à savoir du Si02 et du Si3N4. Des oxydes comme par exemple du A1203, Ti02 ou du Ta205 peuvent ainsi parfaitement convenir isolation des flancs des puces 106. De plus, la couche isolante 150 doit présenter une stabilité suffisante de manière à résister à la chaleur humide dégagée pendant l'utilisation des puces de circuits intégrés. Cette stabilité dépend fortement de température du substrat (les puces) 100 lors du dépot et de la possibilité de recuits ultérieurs au dépôt. Néanmoins, les techniques d'isolation selon l'invention doivent respecter l'intégrité des puces 100 mais aussi celle du film support 110. Cela est en effet nécessaire pour permettre d'une part un assujettissement précis de la position des puces 100 au cours de l'opération de dépôt de la couche isolante et d'autre part un transfert thermique suffisant entre les puces 100 et, via le support 110, le porte substrat de manière à éviter tout echauffement indesirable pendant le dépôt. Ces contraintes amènent à réaliser l'opération de dépot de la couche isolante à une température ambiante inférieure ou égale à 50 C environ. Cette obligation d'effectuer le dépôt à une température inferieure ou égale à 50 C, sans possibilite de cuisson ulterieure, constitue une difficulté importante et conduit à accepter un compromis entre la qualité diélectrique de l'isolant déposé et la vitesse de dépot. Néanmoins des solutions sont possibles compte tenu de la faible épaisseur de la couche déposée. Différentes techniques connues peuvent satisfaire les contraintes exposées plus haut pour le dépôt de cette couche mince électriquement isolante 150, et notamment les techniques de dépôt sous vide et de pulvérisation cathodique. Une première technique est illustrée sur la figure 4 consiste à réaliser une évaporation sous vide d'un oxyde de manière à déposer une couche mince sur les flancs 106 et les faces arrières 104 des puces 100. L'évaporation sous vide est une technique de dépôt de couche mince qui procède par condensation de la vapeur du matériau à déposer sur le substrat (les puces) à recouvrir. Sa mise en ceuvre comporte essentiellement trois phases. La mise sous vide de l'enceinte de dépôt 500 ; l'évaporation du matériau 150 à l'aide d'un creuset 510 chauffé à haute température ; et la condensation de la vapeur sur le substrat 100. Le substrat à recouvrir (les puces) 100 est disposé en face du creuset 510 à une distance de quelques dizaines de centimètres, en pratique entre 20 et 50 cm. Le substrat 100 est maintenu à une température inférieure ou égale à 50 C. L'enceinte de dépôt 500 est maintenue sous un vide secondaire au moyen d'un groupe de pompage P, préférentiellement inférieur ou égal 10-3 Pa. Le creuset 510 est alors chauffé, au moyen d'une alimentation électrique A, à une température supérieure ou égale à 1000 C de manière à évaporer la matière isolante 150 déposée dans le creuset 510. Les molécules évaporées, n'ayant en moyenne subies aucun choc avec le gaz résiduel dans l'enceinte 500, arrivent sur le substrat 100 avec une énergie cinétique correspondant la température du creuset 510, et échangent cette énergie avec le substrat 100. Ces particules se fixent sur la face arrière 104 et les flancs 106 des puces 100 constituent une couche mince, d'une épaisseur inférieure ou égale à 1 @tm. Afin d'obtenir une couche mince d'une épaisseur uniforme, il est avantageux de placer les puces 100 sur un plateau tournant Le chauffage du creuset 510 est maintenu jusqu'à obtenir l'épaisseur de couche mince 150 désirée. Le chauffage est alors coupé et l'enceinte est isolée du groupe de pompage P, puis ramenée la pression atmosphérique par introduction d'azote N, de préférence de l'air. La matière isolante 150 déposée dans le creuset 510 est avantageusement constituée d'un oxyde. Ainsi, on peut par exemple, utiliser un oxyde de silicium Si02, dont l'évaporation donne un flux de vapeur contenant du SiO, Si02 et 02, ou un oxyde de Titane dont l'évaporation donne un flux de vapeur contenant du Ti, TiO, Ti02 et 02. Une deuxième technique est illustrée sur la figure 5 et consiste réaliser une pulvérisation cathodique d'un oxyde de manière à déposer une couche mince sur les flancs 106 et les faces arrières 104 des puces 100. La pulvérisation cathodique consiste à arracher des atomes d'une cible 520 par bombardement pour les déposer sur un substrat 100 placé en face de la cible 520. Cette technique de dépôt d'une couche mince est mise en oeuvre dans une enceinte 500 dans laquelle un gaz inerte, comme de l'argon Ar par exemple, est maintenu à faible pression, généralement entre 10-1 et 10-2 Pa au moyen d'un groupe de pompage P. La cible 520, constituée du matériau que l'on souhaite déposé sur les puces 100, est placée en face du substrat (les puces 100). La cible 520 est alors polarisée négativement, et le substrat 100 est polarisé positivement. L'argon Ar est alors ionisé par des décharges électriques afin d'obtenir un plasma 550. Les particules du plasma 550 sont accélérées vers la cible 520 avec suffisamment d'énergie pour entraîner l'arrachement des atomes ou molécules de la cible 520 qui sont alors éjectés sur un grand spectre de directions, traversent le plasma et viennent se déposer sur les puces 100 en face de la cible 520. Selon une caractéristique essentielle de cette variante de réalisation, la cible 520 est constituée d'une matière isolante, préférentiellement d'un oxyde tel que de l'oxyde de silicium Si02 ou de l'oxyde de Titane Ti02, par exemple. La pulvérisation cathodique permet d'obtenir un bon pouvoir de recouvrement des flancs 106 et des faces arrières 104 des puces 100 grâce au large spectre de direction de pulvérisation. En plus des méthodes plus spécifiquement physiques exposées ci-dessus, des méthodes dites chimiques permettent de réaliser le dépôt une couche mince isolante 150. On peut classer ces méthodes en plusieurs catégories suivant la nature liquide ou gazeuse la phase utilisée, la pression de cette phase gazeuse, la présence ou non d'une source plasma et/ou ultraviolette pour exciter la réaction conduisant au dépôt. qualité de la couche déposée, en particulier sa porosité, dépend de la germination et de la croissance de poussières en phase gazeuse. Cette croissance est limitée à un niveau acceptable par un choix convenable de la géométrie du réacteur et des conditions de température, de pression et de débit imposées a la phase gazeuse. Enfin la nature des précurseurs est choisie en fonction des méthodes de dépôt utilisées, pour permettre un bon compromis entre la vitesse de dépôt et la qualité de la couche obtenue. Une première méthode chimique consiste à réaliser un dépôt chimique en phase vapeur (CVD, chemical vapor déposition en terminologie anglaise) à température ambiante. Cette méthode consiste à déposer un composé solide sur un substrat 100 à partir de précurseurs gazeux, comme par exemple un oxyde de silicium à partir de silane et d'oxygène. Ce dépôt ne conduit à la formation d'un film poreux, adhérent et de composition chimique convenable que lorsque certaines conditions sont réunies. Plus précisément, la difficulté résulte dans la nécessité de limiter d'une part l'avancement de la réaction en phase gazeuse pour éviter la formation de particules solides indésirables, en particulier parce qu'elles peuvent conduire à un dépôt poreux, et de favoriser d'autre part l'avancement de la réaction de formation du composé à la surface du substrat de façon obtenir une couche isolante stable et présentant de bonnes caractéristiques d'isolation. Par exemple, dans le cas d'un dépôt de Si02, il s'agit d'éliminer la plus grande partie des radicaux hydroxyles en les combinant sous forme de molécules d'eau. De plus, le dépôt CVD à température ambiante n'est pas facile à mettre en oeuvre. En effet, la température la plus basse à laquelle un film de Si02 ait pu etre déposé par réaction CVD entre le silane SiH4 et l'oxygène 02 est supérieur à 83 C, et encore à condition d'opérer dans une fenêtre bien définie de pression, de 2 à 10 Torr. Il est toutefois possible de déposer à température ambiante des oxydes de silicium de bonne qualité en profitant de l'action catalytique induite par les atomes de fluor F et de chlore C1 présents dans les molécules telles que le fluorotriethoxysilane (FTES), le FSi (OC2H5) , ou le tétrachlorure de silicium, SiC14. Un dépôt de SiOF est ainsi obtenu à partir de la réaction entre du FTES entraîné par un courant d'azote et de la vapeur d'eau, sous une pression de 5 Torr De même, on peut déposer, à température ambiante et à pression atmosphérique, une couche de Si02 par réaction entre du SiC14 et de la vapeur d'eau. Enfin, il faut noter une méthode générale qui permet de déposer un film de Si02, à une température proche de la température ambiante, à partir de la pyrolyse de précurseurs gazeux. La faisabilité de cette méthode a été démontrée dans le cas suivant Les précurseurs sont des alkoxides tels que le diacetoxy-ditert-butoxysilane (DADBS) et le tetraethoxysilane (TEOS). Une première pyrolyse est effectuée dans une chambre de pyrolyse à une température ambiante par une réaction de condensation avec élimination de molécules d'eau. Bien que cette méthode présente l'inconvénient d'une géneration relativement importante de particules dans la chambre de pyrolyse, sa mise en oeuvre pour isoler les parois verticales des puces ne pose pas d'autres difficultés que celles associées à la maintenance de la machine de dépôt. Les différents facteurs qui influent sur la qualité de la couche 150 déposée sont liés à la possibilité de collisions réactives en phase gazeuse, elle même induite de manière très complexe par les actions combinées de la pression, de la température, débit du mélange gazeux et de la géométrie du réacteur. Ces facteurs liés à l'hydrodynamique de l'écoulement du mélange gazeux et, en particulier, aux transferts thermiques entre la phase gazeuse et le substrat 100 limitent les zones du substrat où les caractéristiques de couche déposée 150 sont uniformes. est pourquoi on choisit de préférence des procédés où les réactions en phase adsorbee sont privilégiées au détriment des réactions phase homogène. Ceci est obtenu en diminuant la pression du mélange gazeux dans le réacteur ou en introduisant séquentiellement les composants du mélange pour qu'ils puissent s'adsorber avant de réagir entre eux en phase gazeuse. De plus, pour les dépôts effectués à température ambiante, il peut être nécessaire, suivant la nature chimique des precurseurs utilisés, de compenser l'insuffisance de l'énergie thermique (kT) disponible par une autre source d'énergie de manière à permettre le franchissement barrières de potentiel associées aux différentes réactions conduisant à la formation de la couche 150. Ainsi, on peut par exemple utiliser l'énergie apportée des photons, mais il faut alors résoudre les problèmes liés au dépôt sur les hublots du réacteur. Aussi, on utilise préférentiellement, l'énergie d'un plasma créé dans le flux de l'un et/ou l'autre des précurseurs gazeux. Une deuxième méthode chimique consiste à réaliser un dépôt chimique en phase vapeur assisté par plasma (PECVD, plasma enhanced chemical vapor deposition en terminologie anglaise). Une telle méthode, conduite à température ambiante, permet d'obtenir dépôts d'épaisseur uniforme sur un substrat de grande dimension, 20 cm de diamètre par exemple. Le plasma haute densité peut être généré par une source à couplage inductif (ICP) ou à résonance électronique cyclotron (ECR). Ces techniques sont bien maîtrisées dans l'etat de l'art. Le procédé PECVD peut être amélioré par la polarisation radiofréquence du porte substrat qui permet de controler indépendamment la tension du substrat 100 par rapport au plasma, et ainsi le flux et l'énergie des ions incidents sur le substrat. Le nombre d'interactions en phase plasma peut donc être réduit de manière contrôlée et la formation de particules solides évitée, tout en permettant aux précurseurs de réagir en phase adsorbée sur le substrat, même maintenu à la température ambiante. Un grand nombre de précurseurs organométalliques contenant du silicium peuvent être combinés avec différents agents oxydants. Citons par exemple les organométalliques suivants : le tetraethoxysilane (TEOS), l'hexaméthyldisiloxane (HMDSO), l'hexaméthyldisilazane (HMDS) ; l'octamethylcyclo- tetra-siloxane (OMCTS), le tetralcis (dimethylamino) silane (Si [N (CH3) 2] q et bien SiHq et SiClq. Les molécules oxydantes suivantes peuvent être utilisées : 02, 03, H20, H202, N20. Avantageusement, une adhérence accrue de la couche isolante sur une surface brute de sciage peut être obtenue en faisant précéder le dépôt d'oxyde de silicium d'un dépôt de silicium ou de silicium hydrogené de quelques couches atomiques d'épaisseur, obtenu à partir du précurseur de silicium et en l'absence de molécules oxydantes. troisième méthode chimique consiste à réaliser un dépôt par couches atomiques (ALD, atomic layer deposition). Un tel dépôt est effectué à température ambiante, couche atomique par couche atomique, et consiste dans une réaction en phase absorbée de deux précurseurs gazeux admis successivement dans un réacteur au cours d'un cycle où se succèdent admission et pompage. Les épaisseurs déposées sont de l'ordre de 0,1 à 1 nm par cycle. La vitesse de dépôt est faible, environ 1Â par seconde, mais compensée par une bonne qualité de la couche obtenue, ce qui permet de limiter l'épaisseur déposer à quelques centaines de nanomètres. Les organométalliques suivants peuvent être utilisés A1 (CH3) 3 , Al (CH3) 2NH3 , SiH4 , SiCl4, TaC15 , Ta (OC2H5) s , Ta [N (CH3) 15 , TiCl4 , pour déposer les oxydes A1203 , Si02 , Ti02 , Ta305 par réaction avec 02 , H20 ou H202. Après dépôt d'une couche mince isolante 150, selon l'une ou l'autre technique, les puces 100 sont détachées du support 110 afin d'être connectées en leur lieu et place. L'éjection des puces 100 peut être réalisée par découpe du support 110 entre les puces 100 et/ou par 'ection mécanique en soulevant les puces 100 et en brisant la couche mince 150 déposée entre les puces 100. Les caractéristiques choisies pour la matière isolante sont telles que la brisure ou la découpe entre les puces sera nette et laissera les flancs 106 des puces 100 recouverts par la couche mince de protection 150. En particulier, le dépôt de la matière isolante selon les modes de réalisation décrits dans la présente invention permet d'obtenir une couche de protection sur les flancs et l'arrière de la puce inférieure ou égale à 1 un. Cette faible épaisseur permet de réaliser une cassure nette de la couche de protection lors de l'éjection des puces 100 du support 110. Selon un mode de réalisation préférentiel, le support 110 utilisé pour la manipulation des puces 100 est constitué par un adhésif dégradable. Dans un tel cas, après application de la matière isolante 150, le support 110 est exposé à un rayonnement ultraviolet par exemple afin de le dégrader et de réduire sa force d'adhérence. Les puces 100 de circuit intégré sont donc détachées du support 110 et peuvent être connectées selon tout type de montage utilisant des polymères conducteurs étant donné que les flancs 106 des puces 100 sont protégés par la matière isolante 150. REVENDICATIONS 1 Procédé de protection de puces de circuit intégre d'une plaquette de silicium, plaquette comportant une face avant sur laquelle sont disposées les plots de sortie (120) des puces de circuit intégré (100) une face arrière opposée, caracterisé en ce que le procédé comprend les étapes suivantes: - découpe de la plaquette de silicium de manière à désolidariser les puces de circuit intégré ( ) ; - dépôt d'un matériau électriquement isolant (150), sous forme de couche mince, sur la face arrière (104) et les flancs (106) de chaque puce de circuit intégré (100). 2 Procédé de, protection de puces circuit intégre (100) selon la revendication 1, caractérisé en ce qu'il comprend en outre une étape de report de la plaquette découpée, face arrière (104) accessible, sur un support (110) de manière à assurer la cohésion des puces (100) lors du dépôt de la couche mince isolante (150). 3 Procédé de protection de puces de circuit intégre (100) selon l'une des revendications 1 à 2, caractérisé en ce que le dépôt de la couche mince isolante (150) est effectué par évaporation sous vide. 4. Procédé de protection de puces de circuit intégré (100) selon l'une des revendications 1 à 2, caractérisé en ce que le dépôt de la couche mince isolante (150) est effectué par pulvérisation cathodique. 5. Procédé de protection de puces circuit integré (100) selon l'une des revendications 1 à 2, caractérisé en ce que le dépôt de la couche mince isolante (150) est effectué par dépôt chimique en phase vapeur (CVD). 6. Procédé de protection de puces circuit integré (100) selon l'une des revendications 1 à 2, caractérisé en ce que le dépôt de la couche mince isolante (150) est effectué par dépôt chimique en phase vapeur renforcé par plasma (PECVD). 7. Procédé de protection de puces circuit integré (100) selon l'une des revendications 1 à 2, caractérisé en ce que le dépôt de la couche mince isolante (150) est effectué par dépôt couches atomiques (ALD). 8. Procédé de protection de puces circuit integré (100) selon l'une des revendications précédentes, caractérisé en ce que le dépôt de la couche mince isolante (150) est effectuee à une température inférieure ou égale à 50 C. 9. Procédé de protection de puces circuit integré (100) selon l'une quelconque des revendications précédentes, caractérisé en ce que la couche mince isolante (150) est constituée d'oxyde silicium (Si02) . 10. Procédé de protection de puces circuit integré (100) selon l'une quelconque des revendications précédentes, caractérisé en ce que le dépôt de la couche mince isolante (150) est contrôlé de manière à obtenir une couche dont l'épaisseur est inferieure ou égale à Dun. 11. Procédé de protection de puces circuit intégré 100) selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend les étapes suivantes: - dépôt d'une protection (115) sur la face arrière (l04) de la plaquette de silicium ; - découpe de la plaquette de silicium manière à désolidariser chaque puce de circuit intégré 100) ; - report des puces de circuit intégré (100) désolidarisées, face arrière (104) vers le haut, sur un support 110) ; - retrait de la protection (l15) de la face arrière (104) ; - depôt d'une couche mince électriquement isolante (150) sur la face arrière (104) et les flancs des puces (100) ; - éjection des puces (100) du support (1 ) . 12. Procédé de protection de puce de circuit intégré (100) selon la revendication 11, caractérisé en ce que la protection (115) de la face arrière de la plaquette de silicium est constituée par adhésif dégradable aux ultraviolets, ledit adhésif étant dégradé après l'étape de découpe de la plaquette et retiré par pelage. 13. Procédé de protection de puces circuit intégré (100) selon la revendication 11, caractérisé en ce que le support (110) est un adhésif dégradable exposé à un rayonnement ultraviolet après application de matière isolante (150). 14. Procédé de protection de puces circuit intégré (100) selon la revendication 11, caractérisé en ce que l'éjection des puces (100) est réalisée par rupture de la couche mince isolante (150) déposée sur le support (110) entre les puces (100). 15. Procédé de protection de puces circuit intégré (100) selon la revendication 11, caractérisé en ce préalablement à l'éjection des puces (100), il comprend une étape de découpe du support (11 Puce de circuit intégré caractérisée en ce qu'elle comprend une couche mince électriquement isolante (150) déposée au moins sur ses flancs (106) de manière à constituer une protection. 17. Puce de circuit intégré selon la revendication 16, caractérisé en ce que la couche mince isolante (150) présente une épaisseur inférieure ou égale à lpm. 18. Puce de circuit intégré selon l'une des revendications 16 à 17, caractérisée en que la couche mince isolante (150) est composée un oxyde minéral. 19. Puce de circuit intégré selon une des revendications 16 à 18, caractérisée en ce que la couche mince isolante (150) est composée d'oxyde de silicium (Si02) . 20. Puce de circuit intégré selon l'une des revendications 16 à 19, caractérisée en ce que la couche mince isolante (150) couvre également la face arrière (104) de la puce (100).