Brevet FR2806489A1 — publié le 20010921

CIRCUIT DE FOURNITURE DE TENSION DE RÉFÉRENCE La présente invention concerne de façon générale des circuits de fourniture de tension de référence, et en particulier un circuit fournissant une tension de référence stable en dépit de variations brutales de tension d'alimentation. La présente invention s'applique notamment à des amplificateurs vidéo alimentant un tube cathodique. Ainsi, la figure 1 représente un amplificateur vidéo 2 comprenant un amplificateur opérationnel 4 dont la borne positive reçoit une tension de référence VREF produite par un circuit 6. La sortie de l'amplificateur 4 est couplée à sa borne négative par l'intermédiaire d'une résistance 8 (R2). La borne négative reçoit également un signal vidéo VIN par l'intermédiaire d'une résistance 10 (R1). L'amplificateur 4 produit une tension VOUT destinée à commander la cathode d'un tube cathodique qui peut être représentée par une charge capacitive 12 (C). L'amplifica- teur 4 présente en outre deux pôles d'alimentation connectés respectivement à la masse et à une tension d'alimentation VALIM positive. Le circuit 6, qui sert ici à établir une référence pour le niveau de noir, est également alimenté par la tension VALIM, bien que cela n'ait pas été représenté pour des raisons de clarté. Le circuit 6 est prévu pour compenser les variations de la tension d'alimentation VALIM. Dans certaines applications, ces variations, dues par exemple à un changement de température, sont lentes et le circuit 6 est conçu pour ne pas les répercuter sur la tension de référence VREF. Dans certaines applications cependant, la tension d'alimentation VALIM peut varier brutalement, par exemple à la suite d'un pic de consommation de courant, et cette variation brutale de tension d'alimentation peut se traduire par une variation momentanée de la tension de référence. La figure 2 illustre un exemple d'un tel dysfonctionnement dans le cadre de l'amplificateur vidéo de la figure 1. En figure 2, le signal d'entrée VIN est à un niveau constant avant un instant t0, puis présente une suite de variations rapides de grande amplitude. De telles variations peuvent correspondre, dans l'exemple illustré, à l'affichage d'une suite d'étroites raies verticales sur l'écran, alternativement blanches et noires. La tension de sortie VOUT, reproduisant, après amplification, l'inverse du signal VIN, varie également rapidement, ce qui, du fait de l'impédance relativement faible de la charge C, oblige la source d'alimentation à fournir un fort courant à partir de l'instant t0. La tension d'alimentation VALIM varie en conséquence d'une valeur #VALIM (positive dans l'exemple représenté). Cette variation de tension est trop rapide pour être compensée immédiatement par le circuit 6, et la tension Vpjgp varie, comme on le verra par la suite, d'une valeur #VREF qui dépend de la valeur #VALIM. Comme la tension reçue sur la borne positive de l'amplificateur 4 a varié de 4VF, le signal VoUT' qui était égal à -K(VIN + VREF) + VF devient : VOUT = -K(VIN + VREF + 4VF) + vREF + 4VF, où K (égal à R2/R1) est le gain du circuit 2. A un instant t, qui dépend de la valeur 4VREF et de la faculté de "récupération" du circuit 6, la tension VREF retrouve sa valeur nominale et le signal VOUT redevient VOUT = -K(VIN + VREF) + VREF. A un instant t2, le signal VIN redevient stable, les appels de courant cessent sur la source d'alimentation, la ten- sion VIM augmente de VpIM et reprend sa valeur initiale. La tension VREF augmente de la valeur #VREF à l'instant t2 et le signal VOUT devient alors égal à : -K VIN + VREF + AVREF) + VF + 6VREF. Un peu plus tard, à un instant t3, la tension VREF retrouve sa valeur nominale et le signal de sortie VOUT redevient -K(VIN + VREF) + VREF. Ces variations de la tension de référence VREF sont très gênantes. Dans l'exemple illustré, la déformation du signal VOUT qui a lieu entre les instants t2 et t3, produit une traînée lumineuse particulièrement inesthétique. En conséquence, un objet de la présente invention est de prévoir un circuit qui fournisse une tension de référence particulièrement stable. Un autre objet de la présente invention est de prévoir un tel circuit qui soit facile à réaliser sous forme de circuit intégré. Pour atteindre ces objets, ainsi que d'autres, la présente invention prévoit un circuit de fourniture d'une tension de référence, comprenant un premier transistor de type bipolaire, dont l'émetteur fournit la tension de référence et dont le collecteur est relié à un premier pôle d'alimentation, un deuxième transistor de type MOS, dont le drain est relié à la base du premier transistor et dont la source est reliée à un deuxième pôle d'alimentation, un bloc de commande dont une sortie est reliée à la grille du deuxième transistor et dont une entrée est reliée à l'émetteur du premier transistor, une capacité connectée à la sortie du bloc de commande et couplée au premier pôle d'alimentation par l'intermédiaire d'une première impédance, et une deuxième impédance connectée d'une part au drain du deuxième transistor et d'autre part au point de liaison entre la capacité et la première impédance. Selon un mode de réalisation de la présente invention, la deuxième impédance est une première résistance. Selon un mode de réalisation de la présente invention, la deuxième impédance correspond à la transconductance d'un troisième transistor, de type MOS, monté en diode. Selon un mode de réalisation de la présente invention, le bloc de commande comprend des quatrième et cinquième transistors bipolaires, du type du premier transistor, dont les bases sont connectées ensemble, leurs collecteurs respectifs étant reliés à une première et une seconde sources de courant, le quatrième transistor, monté en diode, étant plus petit que le cinquième transistor, et la sortie du bloc de commande correspondant au collecteur du cinquième transistor, un sixième transistor, bipolaire d'un type différent de celui du premier transistor, connecté en diode et disposé entre l'émetteur du quatrième transistor et le second pôle d'alimentation, un septième transistor, bipolaire d'un type différent de celui du premier transistor, disposé entre l'émetteur du cinquième transistor et le second pôle d'alimentation, dont la base est couplée au second pôle d'alimentation par l'intermédiaire d'une deuxième résistance, un huitième transistor, bipolaire du même type que le premier transistor, dont l'émetteur est couplé à la base du septième transistor par l'intermédiaire d'une troisième résistance, dont le collecteur est relié au premier pôle d'alimentation, et dont la base est couplée au second pôle d'alimentation par l'intermédiaire d'une quatrième résistance et à l'entrée du bloc de commande par 1 ' intermédiaire d' une cinquième résistance. Selon un mode de réalisation de la présente invention, les première et seconde sources de courant sont respectivement des neuvième et dixième transistors bipolaires d'un type différent de celui du premier transistor, dont les émetteurs respectifs sont couplés au premier pôle d'alimentation par l'inter- médiaire de sixième et septième résistances, les collecteurs respectifs des neuvième et dixième transistors étant reliés aux collecteurs des quatrième et cinquième transistors, et leurs bases respectives étant reliées de manière à former un miroir de courant avec un onzième transistor du même type, qui est monté en diode et qui est couplé aux premier et second pôles d'alimentation respectivement par l'intermédiaire de huitième et neuvième résistances. Selon un mode de réalisation de la présente invention, les transistors de type MOS sont des NMOS, le premier transistor est du type NPN, et les premier et second pôles d'alimentation représentent respectivement un potentiel positif et la masse. La présente invention prévoit également un circuit intégré comprenant un tel circuit de fourniture d'une tension de référence. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente le schéma d'un amplificateur vidéo comportant un circuit fournissant une tension de référence ; la figure 2, précédemment décrite, illustre un exemple de fonctionnement de l'amplificateur vidéo de la figure 1 ; la figure 3 représente le schéma d'un circuit fournissant une tension de référence ; la figure 4 représente schématiquement un premier mode de réalisation d'un circuit fournissant une tension de référence selon la présente invention ; la figure 5 représente schématiquement un deuxième mode de réalisation d'un circuit fournissant une tension de référence selon la présente invention ;et la figure 6 représente plus en détail un schéma électrique du circuit de la figure 5. De mêmes références désignent de mêmes éléments en figures 3 à 6. Seuls les éléments nécessaires à la compréhension de la présente invention ont été représentés. La figure 3 représente un circuit 6 présentant les inconvénients ci-dessus. Le circuit 6 illustré fournit une tension de référence VREF à partir d'une tension d'alimentation VALIM et comprend un transistor bipolaire 14 de type NPN dont le collecteur reçoit la tension VALIM et dont l'émetteur fournit la tension VREF. Un transistor MOS 16 de type N a son drain relié d'une part à la base du transistor 14 et d'autre part à la tension VALIM par l'intermédiaire d'une impédance 18 (Zl) . La source du transistor 16 est reliée à la masse (GND). Un bloc de commande 20 est connecté entre la grille du transistor 16 et l'émetteur du transistor 14. Le bloc de commande 20est prévu pour commander le transistor 16 de manière à compenser les variations de la tension VREF- Une capacité 23 (Cp) relie le drain et la grille du transistor 16. On a également représenté une capacité 24 (C#), qui est de faible valeur et qui représente la capacité parasite entre la source et la grille du transistor 16. Dans la suite de la description, on appelle A le point de liaison entre le drain du transistor 16 et la base du transistor 14. Pour des raisons de simplicité, on considère que le gain du transistor 14 est égal à 1 (montage dit "suiveur" ou en "collecteur commun"), de sorte qu'une variation AVA de la tension VA au point A est égale à la variation VF de la tension Vpjgp. Si l'on appelle #I la variation de courant dans l'impédance 18 entraînée par une variation #VALIM de la tension d'alimentation, la variation de tension #VA est égale à #I.ZA où ZA représente l'impédance globale présente entre le point A et la masse. Si l'on appelle #IC le courant qui traverse la capacité Cp, et #IA la variation du courant qui traverse le transistor 16, on a, en négligeant le courant dans la base du transistor 14, Ai = Aic + AlA. D'autre part, si on considère que tout le courant traversant Cp passe totalement dans C et si l'on appelle #Vp et #V# les variations des tensions Vp et V# aux bornes des capacités Cp et C, on a, en cas de variations faibles pouvant être assimilées à des différentielles : AIC = Cp.AVp = C.4V. Par ailleurs, gm étant la transconductance du transistor 16, on a AIA = gm.4V, Av. représentant aussi la tension entre la grille et la source de ce transistor. En outre, on a cvp + 4V. = AVA. L'impédance ZA est égale à AVA/A,, soit (AVP + AV71)/(AIC + 4IA) . Ainsi, on tire des formules précédentes l'expression : ZA = (4Vp + 4V)/(C 4V + gm.4V) Il découle également des formules précédentes que #Vp est égal à C/Cp.4V. On a ainsi : ZA = (C/Cp + 1)/(C + gm). Comme C a en général une valeur faible devant gm, la formule précédente devient : ZA = (C/Cp + 1) /gm Pour une variation #I donnée, la variation #VA est ainsi AVA = [(C/Cp + l)/gm] .#I, ce qui provoque la variation indésirable décrite précédemment de la tension VREF. La présente invention vise à résoudre ce problème. La figure 4 représente un premier mode de réalisation d'un circuit 26 selon la présente invention. Le circuit 26 fournit une tension de référence VREF et reçoit une tension d'alimentation VALIM. La structure du circuit 26 est sensiblement la même que celle du circuit précédent, mais on a cherché à faire en sorte que les variations de la tension VA au point A ne se répercutent pas sur la tension de sortie VREF. Pour ce faire, on a disposé une impédance 28 de valeur Z2 entre le point de liaison A et le point de liaison B, qui est le point de liaison entre l'impédance 18 (Z1) et la capacité 23 (Cp). Avec les notations précédentes, on a toujours AI = AIC + 4IA avec AIC = CP-AVP = Cn.1Vn = Cn.AIA/gm. Dans le circuit de l'invention, cependant, le courant #IA traverse désormais l'impédance 28 et le transistor 16, ce qui fait que #VA = #Vp + #V# - Z2.AIA. Il en découle que : AVA = IC/Cp + 4IC/C - Z2.IA - 4IA.Lc/g.(1/Cp + 1/C) - Z2] - 4IA. L (1/9m) . (C7/Cp + 1) - Z2] Si l'on choisit l'impédance 28 (Z2) de manière que Z2 soit sensiblement égale à l/gm. (1 + C#/Cp), la variation de tension #VA due à la variation de courant #I, et la variation #VREF de la tension de référence VREF sont sensiblement nulles, et la présente invention permet de réaliser un circuit fournissant une tension de référence qui ne varie pratiquement pas lorsque VALIM varie brusquement. Dans un mode de réalisation, l'impédance 28 est formée par une résistance seulement. Les valeurs gm, C# et Cp peuvent être déterminées avec précision et une telle résistance est facile à réaliser. Ce mode de réalisation est particulièrement simple à mettre en oeuvre et procure une amélioration nette par rapport à l'art antérieur. Cependant, il ne permet pas une annulation parfaite de #VREF. En effet, la résistance constituant l'impédance 28 doit être proportionnelle à l'inverse de la transconductance du transistor 16 et les valeurs de ces éléments n'évoluent pas de la même manière avec la température. En outre, si le circuit de la présente invention est réalisé sous forme intégrée, les résistances et les transistors ne sont pas produits au cours des mêmes étapes et des dispersions technologiques peuvent entraîner une dérive de la valeur de la résistance par rapport à celle de la transconductance du transistor 16. La figure 5 représente un circuit 30 selon un second mode de réalisation de la présente invention, qui permet d'obtenir une variation AVREF sensiblement nulle, indépendamment des dispersions dues à la fabrication, même dans le cas d'une réalisation sous forme intégrée. Dans ce mode de réalisation, l'impédance 28 est réalisée au moyen d'un transistor MOS monté en diode et de même type que le transistor 16. Le transistor 28 est calculé pour présenter une transconductance gm' telle que 1/gm. (1 + C/Cp) = 1/gm'. Par exemple, si l'on utilise des transistors 28 et 16 présentant des canaux de même longueur et de largeurs W et W, respectivement, on obtiendra la relation précédente avec : #w/w' = (1 + C/Cp) Les transistors 28 et 16 sont fabriqués en même temps et des modifications de leurs caractéristiques à la suite d'éventuelles dispersions technologiques seront identiques. Ainsi, dans ce mode de réalisation, la tension VREF restera très stable même si la tension VALIM varie brutalement. Les formules précédentes ont, comme on l'a vu, été obtenues au moyen d'approximations, ce qui fait que l'annulation de #VREF ne va peut être pas être rigoureusement nulle en pratique. Si cela est souhaité, un calcul complet et une détermination exacte de l'impédance 28 sont à la portée de l'homme de l'art. La figure 6 illustre plus en détail un mode de réalisation du circuit 30 de la figure 5. Pour des raisons de clarté, on n'a pas représenté la capacité parasite C# du transistor 16. Le bloc de commande 20 comprend deux transistors bipolaires 32 et 34 de type NPN, dont les bases sont connectées ensemble. Le transistor 32 est connecté en diode et le transistor 34 a un émetteur plus grand que le transistor 32. Les collecteurs des transistors 32 et 34 sont respectivement reliés aux collecteurs de deux transistors 36 et 38 bipolaires, de type PNP. Les transistors 36 et 38, de taille identique, ont leurs bases reliées à la base d'un transistor 40 de même type et de même taille, connecté en diode et couplé entre la tension d'alimentation et la masse par l'intermédiaire de résistances 42 et 44, respectivement. Les émetteurs des transistors 36 et 38 sont couplés à la tension d'alimentation respectivement par des résistances 46 et 48. Les émetteurs des transistors 32 et 34 sont connectés respectivement aux émetteurs de deux transistors 52 et 54, bipolaires de type PNP. Les collecteurs des transistors 52 et 54 sont connectés à la masse. La base du transistors 52 est connectée à la masse. La base du transistor 54 est couplée à la masse par l'intermédiaire d'une résistance 56, et couplée à l'émetteur d'un transistor 60 bipolaire de type NPN par l'intermédiaire d'une résistance 58. Le collecteur du transistor 60 est relié à la tension d'alimenta- tion. Sa base reçoit une fraction de la tension VREF obtenue à l'aide d'un pont diviseur formé par une résistance 62 et une résistance 64, connectées respectivement à la masse et à l'émetteur du transistor 14. Le point de jonction de la résistance 64 et de l'émetteur du transistor 14 correspond à l'entrée du bloc de commande 20. La structure et le fonctionnement du bloc de commande 20 sont connus de l'homme de l' art et ils ne seront pas décrits plus avant. Le circuit 30 peut être construit avec des composants de taille et de type standard, et il peut facilement être réalisé sous forme intégrée. Dans le circuit de la figure 30, l'impédance 28 est réalisée par un transistor monté en diode. Cependant, l'adaptation du circuit de la figure 6 au premier mode de réalisation, dans lequel une résistance appropriée remplace le transistor 28, fait partie de la présente invention. La présente invention permet ainsi de réaliser un circuit fournissant une tension de référence qui ne varie pas ou très peu lorsque sa tension d'alimentation varie même dans le cas d'une variation brusque. Le circuit selon la présente invention est de taille réduite et facile à réaliser sous forme intégrée. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, on a décrit des circuits qui fournissent une tension de référence positive, mais l'homme du métier adaptera sans difficultés la présente invention à un circuit qui fournit une tension négative, entre autre en remplaçant les transistors NMOS par des transistors PMOS, et en intervertissant le type des transistors bipolaires. De même, le pôle d'alimentation du circuit noté GND ne représente pas nécessairement la masse et la tension de référence VREF peut être non reliée à la masse et donc "flottante" par rapport à celle-ci. Aussi, seuls deux exemples de réalisation de l'impédance Z2 ont été décrits. L'invention n'est pas limitée à ces exemples de réalisation seulement et l'homme de l'art déterminera sans peine d'autres types d'impédance appropriés. REVENDICATIONS 1. Circuit (26,30) de fourniture d'une tension de référence (VREF), comprenant : un premier transistor (14) de type bipolaire, dont l'émetteur fournit la tension de référence et dont le collecteur est relié à un premier pôle d'alimentation (VALIM), un deuxième transistor (16) de type MOS, dont le drain est relié à la base du premier transistor et dont la source est reliée à un deuxième pôle d'alimentation (GND), un bloc de commande (20) dont une sortie est reliée à la grille du deuxième transistor et dont une entrée est reliée à l'émetteur du premier transistor, une capacité (23) connectée à la sortie du bloc de commande et couplée au premier pôle d'alimentation par l'intermédiaire d'une première impédance (18), et une deuxième impédance (28) connectée d'une part au drain du deuxième transistor et d'autre part au point de liaison (B) entre la capacité et la première impédance. 2. Circuit selon la revendication 1, caractérisé en ce que la deuxième impédance (28) est une première résistance. 3. Circuit selon la revendication 1, caractérisé en ce que la deuxième impédance (28) correspond à la transconductance d'un troisième transistor, de type MOS, monté en diode. 4. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que le bloc de commande (20) comprend : des quatrième (32) et cinquième (34) transistors bipolaires, du type du premier transistor, dont les bases sont connectées ensemble, leurs collecteurs respectifs étant reliés à une première et une seconde sources de courant, le quatrième transistor, monté en diode, étant plus petit que le cinquième transistor, et la sortie du bloc de commande correspondant au collecteur du cinquième transistor (34), un sixième transistor (52) , bipolaire d'un type différent de celui du premier transistor, connecté en diode et disposé entre l'émetteur du quatrième transistor et le second pôle d'alimentation (GND), un septième transistor (54), bipolaire d'un type différent de celui du premier transistor, disposé entre l'émetteur du cinquième transistor (34) et le second pôle d'alimentation (GND), dont la base est couplée au second pôle d'alimentation par l'intermédiaire d'une deuxième résistance (56), un huitième transistor (60), bipolaire du même type que le premier transistor, dont l'émetteur est couplé à la base du septième transistor par l'intermédiaire d'une troisième résistance (58), dont le collecteur est relié au premier pôle d'alimentation (VALIM), et dont la base est couplée au second pôle d'alimentation (GND) par l'intermédiaire d'une quatrième résistance (62) et à l'entrée du bloc de commande par l'intermédiaire d'une cinquième résistance (64). 5. Circuit selon la revendication 4, caractérisé en ce que les première et seconde sources de courant sont respectivement des neuvième (36) et dixième (38) transistors bipolaires d'un type différent de celui du premier transistor, dont les émetteurs respectifs sont couplés au premier pôle d'alimentation (VALIM) par l'intermédiaire de sixième (46) et septième (48) résistances, les collecteurs respectifs des neuvième et dixième transistors étant reliés aux collecteurs des quatrième (32) et cinquième (34) transistors, et leurs bases respectives étant reliées de manière à former un miroir de courant avec un onzième transistor (40) du même type, qui est monté en diode et qui est couplé aux premier et second pôles d'alimentation respectivement par l'intermédiaire de huitième (42) et neuvième (44) résistances. 6. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que les transistors de type MOS sont des NMOS, le premier transistor est du type NPN, et en ce que les premier et second pôles d'alimentation représentent respectivement un potentiel positif et la masse. 7. Circuit intégré comprenant un circuit selon une des revendications 1 à 6.