Brevet FR2805653A1 — publié le 20010831

MEMOIRE SERIE PROGRAMMABLE ET EFFACABLE ELECTRIQUEMENT A LECTURE PAR ANTICIPATION La présente invention concerne les mémoires programmables et effaçables électriquement, notamment les mémoires EEPROM et les mémoires FLASH (FLASH-EEPROM). La présente invention concerne plus particulièrement un procédé de lecture d'un mot binaire dans une mémoire à entrée et sortie série, comprenant une étape de lecture de données dans la mémoire sur réception d'une adresse partielle de lecture à laquelle il manque N bits de poids faible pour former une adresse complète. Dans le brevet EP 712 133, la demanderesse a déjà exposé le problème rencontré avec les mémoires intégrées à accès série, tenant dans la quasiimpossibilité d'adapter la vitesse de lecture de ces mémoires aux cadences imposées par les bus série de type synchrone. Rappelons en effet que le temps Tr conféré pour la lecture d'un mot binaire dans une mémoire à accès série s'étend entre l'instant o le dernier bit d'adresse est reçu par la mémoire et l'instant o le premier bit du mot désigné par cette adresse est émis par la mémoire. La lecture d'un bit d'adresse s'effectuant généralement au milieu d'une période d'horloge, et l'émission d'un bit de donnée s'effectuant au commencement d'une période d'horloge, le temps Tr est au minimum égal à une demi- période d'horloge. En fait, le temps Tr est de l'ordre de 1,5 périodes d'horloge avec un bus du type Microwire ou I2C (une pause d'un cycle d'horloge étant accordée entre la réception du dernier bit d'adresse et l'émission du premier bit du mot lu) et est de l'ordre de 0,5 période d'horloge avec un bus de type SPI, qui constitue le pire cas en ce qui concerne l'exigence de rapidité de lecture des mémoires. Pendant le temps Tr, l'adresse reçue doit être appliquée au décodeur d'adresse de la mémoire, le mot désigné par l'adresse reçue doit être lu, le mot lu doit 2 2805653 être chargé dans un registre de sortie à entrée parallèle et sortie série, et un signal de décalage doit être appliqué au registre de sortie pour que le premier bit du mot lu soit émis. En pratique, le problème mentionné ci-dessus est dû au fait que la fréquence d'horloge des bus série n'a cessé d'augmenter ces dernières années avec l'évolution des technologies. Cette fréquence était généralement de l'ordre de 1 MHz il y a une dizaine d'années, soit une période d'horloge de l'ordre de la microseconde qui conférait un temps de lecture Tr de l'ordre de 0,5 microseconde dans le pire cas (bus SPI). Elle est fréquemment de l'ordre de 20 MHz à l'heure actuelle, soit une période d'horloge de 50 nanosecondes et un temps de lecture Tr très court de l'ordre de 25 nanosecondes. Une tel temps de lecture Tr dépasse les possibilités de nombreuses mémoires EEPROM ou FLASH, malgré la prévision de circuits de lecture rapides. Pour pallier cet inconvénient, le brevet EP 712 133 décrit un procédé de lecture consistant à déclencher une opération de lecture avant que tous les bits d'adresse ne soient reçus. Les bits d'adresse étant reçus au rythme du signal d'horloge, le gain de temps est égal à la période du signal d'horloge multipliée par le nombre N de bits d'adresse anticipés. Bien que ce procédé soit, en soi, entièrement satisfaisant, il nécessite de lire simultanément M mots binaires ayant la même adresse partielle, M étant égal à 2N. Il est ainsi nécessaire de prévoir dans une mémoire à lecture par anticipation un nombre de circuits de lecture ("sense amplifier") plus important que dans une mémoire conventionnelle. Par exemple, il faut prévoir seize circuits de lecture au lieu de huit pour une lecture par anticipation de deux octets (N=1, M=2), trente-deux circuits de lecture au lieu de huit pour une lecture anticipée de quatre octets (N=2, M=4), etc.. 3 2805653 Or, de tels circuits de lecture sont complexes et occupent une surface de silicium non négligeable. Pour fixer les idées, un circuit de lecture rapide occupe une surface de silicium représentant environ 1000 cellules mémoire. Le fait de doubler voire de quadrupler le nombre de circuits de lecture se fait au détriment de la compacité de la mémoire, la surface perdue représentant 8000 à 24000 cellules mémoires. La présente invention vise à pallier cet inconvénient. Plus particulièrement, un objectif de la présente invention est de prévoir un procédé de lecture par anticipation pouvant être mis en oeuvre sans démultiplier le nombre de circuits de lecture. Un autre objectif de la présente invention est de prévoir des architectures de mémoire EEPROM et de mémoire FLASH permettant de mettre en ouvre un tel procédé. Pour atteindre ces objectifs, la présente invention prévoit un procédé de lecture d'un mot binaire dans une mémoire à entrée et sortie série, comprenant une étape de lecture de données dans la mémoire sur réception d'une adresse partielle de lecture à laquelle il manque N bits de poids faible pour former une adresse complète, dans lequel l'étape de lecture comprend les étapes consistant à: lire simultanément les P premiers bits de M mots de la mémoire ayant la même adresse partielle; lorsque l'adresse reçue est complète, sélectionner les P premiers bits du mot désigné par l'adresse complète et délivrer ces bits sur la sortie série de la mémoire; lire P bits suivants du mot désigné par l'adresse complète pendant la délivrance de P bits précédents et délivrer les P bits suivants sur la sortie série de la mémoire lorsque les P bits précédents sont délivrés. Selon un mode de réalisation, la lecture de P bits suivants est effectuée comme la lecture des P premiers bits, en lisant simultanément P bits suivants des M mots de la mémoire ayant la même adresse partielle et en 4 2805653 sélectionnant les P bits suivants du mot désigné par l'adresse complète. Selon un mode de réalisation applicable à une mémoire dans laquelle les cellules mémoire sont agencées en lignes de mot et en lignes de bit et les lignes de bit agencées en colonnes, le procédé comprend une étape consistant à prévoir dans la mémoire: un décodeur d'adresse agencé pour sélectionner simultanément, après application au décodeur d'une adresse complète, P lignes de bit de M colonnes différentes, et un bus d'interconnexion agencé pour relier chacune des P lignes de bit sélectionnées à un circuit de lecture. Selon un mode de réalisation, l'étape de lecture est effectuée en appliquant au décodeur l'adresse partielle reçue, et en balayant sur les entrées d'adresse de poids faible du décodeur les 2N combinaisons possibles des N derniers bits d'adresse. Selon un mode de réalisation applicable à une mémoire comprenant des cellules agencées en lignes de mot et en lignes de bit, une ligne de mot formant une page mémoire, le procédé comprend une étape préliminaire consistant à enregistrer M mots de même adresse partielle dans M sous- pages adjacentes d'une page mémoire, enregistrer chaque mot dans P groupes adjacents de cellules comprenant chacun K/P sous-groupes adjacents de cellules, K étant le nombre de bits de chaque mot, et enregistrer des bits de rang j et j+1 d'un mot dans des groupes de cellules adjacents, et des bits de rang j et j+P d'un mot dans des sous- groupes de cellules adjacents, de telle sorte que les mots sont repliés dans les sous-pages. Selon un mode de réalisation, l'étape de lecture comprend une étape de présélection consistant à sélectionner simultanément en lecture, dans chaque groupe de cellules de chaque sous-page de la mémoire, toutes les cellules contenant les bits des M mots ayant la même adresse partielle, et une étape de sélection consistant à 2805653 connecter à un circuit de lecture les cellules contenant l'un des P bits visés de chacun des M mots. Selon un mode de réalisation, les P premiers bits de chacun des mots lus simultanément dans la mémoire sont des bits de poids fort. La présente invention concerne également une mémoire en circuit intégré à entrée et sortie série, comprenant des moyens pour, sur réception d'une adresse partielle de lecture à laquelle il manque N bits de poids faible pour former une adresse complète: lire simultanément les P premiers bits de M mots de la mémoire ayant la même adresse partielle; lorsque l'adresse reçue est complète, sélectionner les P premiers bits du mot désigné par l'adresse complète et délivrer ces bits sur la sortie série; lire P bits suivants du mot désigné par l'adresse complète pendant la délivrance de P bits précédents et délivrer ces bits sur la sortie série lorsque les P bits précédents sont délivrés. Selon un mode de réalisation, la mémoire comprend des moyens de sélection d'un groupe de P bits parmi M groupes de P bits lus simultanément, recevant sur une entrée de commande les N bits de poids faible de l'adresse complète. Selon un mode de réalisation, la mémoire comprend des cellules mémoire agencées en lignes de mot et en lignes de bit, les lignes de bit étant agencées en colonnes, un décodeur d'adresse pour sélectionner des lignes de bit et un bus d'interconnexion pour relier des lignes de bit sélectionnées à des circuits de lecture, le décodeur d'adresse est agencé pour sélectionner simultanément P lignes de bit de M colonnes différentes de même adresse partielle, et le bus d'interconnexion est agencé pour relier chacune des P lignes de bit sélectionnées à un circuit de lecture. Selon un mode de réalisation, la mémoire comprend un circuit de balayage d'adresse agencé pour balayer, pendant une opération de lecture d'un mot, les 2N 6 2805653 combinaisons possibles des N bits de poids faible d'une adresse appliquée au décodeur d'adresse. Selon un mode de réalisation, la mémoire comprend des cellules mémoire agencées en lignes de mot et en lignes de bit, une ligne de mot formant une page mémoire, et des moyens d'entrelacement de bits agencés pour: enregistrer M mots de même adresse partielle dans M sous-pages adjacentes d'une page mémoire; enregistrer chaque mot dans P groupes adjacents de cellules comprenant chacun K/P sous-groupes adjacents de cellules, K étant le nombre de bits de chaque mot; et enregistrer des bits de rang j et j+l d'un mot dans des groupes de cellules adjacents, et des bits de rang j et j+P d'un mot dans des sous- groupes de cellules adjacents, de telle sorte que les mots sont repliés dans les sous-pages. Selon un mode de réalisation, la mémoire comprend un décodeur d'adresse comprenant des interrupteurs de sélection de ligne de bit, un circuit de programmation de la mémoire comprenant des bascules à verrouillage (LT) connectées en entrée à un bus de données comprenant K fils, le circuit de programmation comprend M fois K bascules à verrouillage (LT), les lignes de bit d'un même sous-groupe de cellules sont reliées à une ligne commune par l'intermédiaire d'interrupteurs de sélection, chaque ligne commune est connectée à la sortie d'une bascule à verrouillage, et les bascules à verrouillage connectées en sortie à des sous-groupes de cellules de même rang appartenant à des sous-pages différentes, sont connectées à un même fil du bus de données. Selon un mode de réalisation, le décodeur d'adresse comprend des moyens d'inhibition en mode lecture de ses N entrées d'adresse de poids faible, pour sélectionner simultanément toutes les lignes de bit correspondant aux bits de tous les mots de la mémoire ayant la même adresse partielle. 7 2805653 Selon un mode de réalisation, les lignes communes des sous-groupes de cellules d'un même groupe de cellules sont reliées à un même circuit de lecture par l'intermédiaire d'un circuit multiplexeur agencé pour connecter au circuit de lecture une seule ligne commune à la fois, désignée par un signal de commande du circuit multiplexeur. Selon un mode de réalisation, le moyen de multiplexage est piloté par un circuit de balayage agencé pour balayer au cours d'une opération de lecture d'un mot toutes les valeurs de multiplexage du signal de commande, de telle sorte que les lignes communes de chaque sous- groupe d'un même groupe de cellules sont connectées au circuit de lecture les unes après les autres. Selon un mode de réalisation, la mémoire comprend un bloc mémoire, des éléments périphériques au bloc mémoire et des moyens d'entrelacement de bits disposés entre l'entrée série et l'entrée du bloc mémoire, agencés pour présenter à l'entrée du bloc mémoire des mots composites comprenant M groupes de P bits de M différents mots binaires. Selon un mode de réalisation, la mémoire comprend une mémoire tampon de type volatile dont la sortie est reliée à l'entrée du bloc mémoire, et des moyens pour enregistrer dans la mémoire tampon des données devant être enregistrées dans le bloc mémoire, puis enregistrer dans le bloc mémoire les données préalablement enregistrées dans la mémoire tampon. Selon un mode de réalisation, la mémoire comprend des moyens pour enregistrer dans la mémoire tampon des mots composites comprenant M groupes de P bits de M différents mots binaires reçus sous forme série. Selon un mode de réalisation, P est égal à K/M, K étant le nombre de bits que comprennent les mots stockés dans la mémoire, M étant égal à 2N. Selon un mode de réalisation, N est égal à 1 et M égal à 2. 8 2805653 Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivant du procédé de lecture selon l'invention et de divers modes de réalisation de mémoires permettant de mettre en oeuvre ce procédé, en relation avec les figures jointes parmi lesquelles: - la figure 1 illustre schématiquement le procédé de lecture selon l'invention, - la figure 2 représente l'architecture d'un plan mémoire EEPROM, - la figure 3 représente l'architecture d'un bloc mémoire EEPROM selon l'invention, - la figure 4 est le schéma électrique d'un élément représenté sous forme de bloc en figure 3, - la figure 5 représente l'architecture d'une mémoire série selon l'invention réalisée à partir du bloc mémoire de la figure 3, - la figure 6 est le schéma électrique d'un élément représenté sous forme de bloc en figure 5, - les figures 7A à 7L représentent divers signaux électriques et illustrent le fonctionnement de la mémoire de la figure 5, - la figure 8 représente l'architecture d'un plan mémoire FLASH, - la figure 9 représente l'architecture d'un bloc mémoire FLASH selon l'invention, - la figure 10 représente un élément figurant sous forme de bloc en figure 9, - la figure 11 représente l'architecture d'une mémoire série selon l'invention réalisée à partir du bloc mémoire de la figure 9, - la figure 12 est le schéma logique d'un élément représenté sous forme de bloc en figure 11, - la figure 13 représente l'architecture d'un bloc mémoire FLASH classique comprenant un entrelacement de bits selon l'invention, 9 2805653 - la figure 14 représente l'architecture d'une mémoire série selon l'invention réalisée à partir du bloc mémoire de la figure 13, et - la figure 15 représente l'architecture d'une mémoire tampon selon l'invention, représentée sous forme de bloc en figure 14. I/ Description du procédé de lecture selon l'invention La figure 1 représente très schématiquement une mémoire MEM1 et illustre le procédé de lecture selon l'invention. La mémoire MEM1 comprend une entrée série DIN, un registre à décalage REG1, un bloc mémoire 10, un circuit de sélection MUX1 agencé à la sortie du bloc mémoire 10, un registre à décalage REG2 et une sortie série DOUT. Des adresses sont reçues sur l'entrée DIN et les mots lus dans la mémoire sont émis sur la sortie DOUT. Le registre REG1 comprend une entrée série connectée à l'entrée DIN et une sortie parallèle appliquée au bloc mémoire 10. Le registre REG2 comprend une entrée parallèle connectée à la sortie du bloc mémoire 10 par l'intermédiaire du circuit MUX1, et une sortie série connectée à la sortie DOUT de la mémoire MEM1. Les données sont reçues ou émises bit à bit au rythme d'un signal d'horloge CLK, au moyen des registres REG1 et REG2. Le procédé de lecture selon l'invention comprend, de façon en soi classique, une étape de lecture de M mots binaires W0, W1... WM à un instant o l'adresse reçue ADR1 est partielle et ne comprend que des bits de poids fort Aj, Aj-1, Aj_2...AN+i, AN auxquels il manque N bits de poids faible AN-,, AN2....A0 pour former une adresse complète ADR. Selon l'invention, cette étape consiste à lire les P premiers bits des mots W0, W1...WM ayant la même adresse partielle ADR1, soit des groupes de bits Pl(W0), P1 (W1)... P1 (WM), au lieu de lire simultanément tous les 2805653 bits que comprennent chacun des M mots. Lorsque l'adresse reçue est complète, le groupe de bits P1(Wi) du mot Wi désigné par l'adresse complète ADR est sélectionné parmi l'ensemble des groupes de bits lus simultanément, en appliquant au circuit de sélection MUX1 les N bits d'adresse de poids faible AN-_, AN-2,... A0 reçus pendant le déroulement de la première opération de lecture, formant une adresse de sélection ADR2. Pendant que les P bits du groupe de bits P(Wi) sont délivrés les uns après les autres sur la sortie DOUT, les P bits suivants du mot désigné par l'adresse complète sont lus dans la mémoire. Cette seconde étape de lecture est de préférence effectuée comme la précédente, en lisant simultanément les P bits suivants des M mots de la mémoire ayant la même adresse partielle, soit les groupes de bits P2(W0o), P2(W1)... P2(WM), puis en sélectionnant un groupe de bits P2(Wi) au moyen de l'adresse de sélection ADR2. Les bits du groupe P2(Wi) correspondant au mot Wi désigné par l'adresse complète ADR sont délivrés sur la sortie DOUT lorsque les P premiers bits sont délivrés. Cette étape de lecture est répétée jusqu'à ce que tous les bits du mot désigné par l'adresse complète soient délivrés. Ainsi, selon l'invention, la lecture d'un mot binaire Wi s'effectue en K/P étapes de lecture simultanée de M groupes de P bits P1(Wi), P2(Wi), P3(Wi)...PK/P (Wi), K désignant le nombre de bits que comprennent chacun des mots de la mémoire, K/P étant nécessairement un nombre entier. Le nombre de bits lus simultanément dans la mémoire à chaque étape de lecture est égal au produit de P par M (M étant égal à 2N). De préférence, P est égal à K/M, soit K/2N, de sorte que le nombre total de bits lus simultanément dans la mémoire à chaque étape de lecture est égal à K. En d'autres termes, le procédé selon l'invention ne nécessite que K circuits de lecture, soit le même nombre de circuits de lecture qu'une mémoire conventionnelle comprenant des mots de K bits et fonctionnant sans anticipation. En admettant que les bits d'adresse soient reçus à raison d'un bit par cycle d'horloge, ce qui est le cas en pratique, le temps Tr conféré pour lire le premier groupe de bits Pi(Wi) et délivrer les premiers bits sur la sortie DOUT est égal à: Tr = NT + kT, T étant la période d'horloge et kT le temps conféré entre la réception du dernier bit d'adresse A0 et l'émission du premier bit de donnée. Rappelons que le paramètre k est classiquement égal à 0,5 avec un bus SPI (le pire cas) et est égal à 1,5 avec un bus Microwire ou I2C. Le nombre N représente ainsi le nombre de cycles d'horloge gagné pour la première étape de lecture, relativement à une lecture sans anticipation. Par ailleurs, le temps Ts conféré pour lire les groupes de bits suivants P2(Wi), P3(Wi),... PK/P (Wi) est au maximum égal à: Ts = PT et ne dépend que du nombre P de bits de chaque groupe. Les nombres N et P étant des paramètres du procédé de l'invention, le temps Tr de lecture du premier groupe de bits augmente en fonction de N jusqu'à ce que le temps Ts devienne inférieur au temps Tr. A partir de cette valeur, ce n'est donc plus le temps Tr dont on dispose pour lire le premier groupe de bits qui constitue une limitation, mais le temps Ts dont on dispose pour lire les groupes de bits suivants. Le procédé selon l'invention peut être résumé ainsi, pour une valeur de N donnée: - M = 2N - K/P est un nombre entier, - P est de préférence égal à K/M, soit K/2N, afin de conserver un nombre K constant de circuits de lecture comparativement à une mémoire conventionnelle comprenant des mots de K bits, 12 2805653 - le temps Tr conféré pour la lecture du premier groupe de bits est égal à NT + kT, - le temps Ts conféré pour la lecture des groupes de bits suivants est égal à PT, soit (K/M)T, - l'optimum en temps de lecture Tr est atteint quand Ts devient inférieur à Tr, soit: (K/M)T d'horloge) pour résoudre le problème exposé au préambule. Dans ce qui suit, on décrira divers modes de réalisation de mémoires programmables et effaçables électriquement permettant de mettre en oeuvre ce procédé, sans perdre de vue que l'objectif initial de la présente invention est de simplifier l'architecture des mémoires à lecture par anticipation en diminuant le nombre de circuits de lecture. En d'autres termes, les architectures de mémoires selon l'invention ne doivent pas être trop complexes, ce qui ferait perdre l'avantage lié à la diminution du nombre de circuits de lecture. 13 2805653 Dans un souci de simplicité, la description ci-après de divers modes de réalisation de mémoires selon l'invention sera faite en choisissant N égal à 1 et M égal à 2. Une adresse complète comprendra 16 bits A15 à Ao, le bit A0 représentant l'adresse de sélection et les bits A15-A1 représentant l'adresse partielle. De préférence, les P premiers bits de chacun des mots lus simultanément dans la mémoire seront les bits de poids fort, qui sont généralement envoyés les premiers sur un bus série. II/ Mise en oeuvre du procédé dans une mémoire EEPROM A/ Architecture d'un plan mémoire EEPROM A titre de rappel, la figure 2 représente schématiquement et partiellement le coeur d'une mémoire EEPROM, ou "plan mémoire" EEPROM 20. Le plan mémoire 20 comprend une pluralité de cellules mémoire CEjj agencées de façon matricielle et connectées à des lignes de mot WLi et des lignes de bit BLj. Chaque cellule CEij comprend un transistor à grille flottante FGT et un transistor d'accès TA. Le transistor d'accès TA a sa grille G connectée à une ligne de mot WLi, son drain D connecté à une ligne de bit BLj, sa source S étant connectée au drain D du transistor FGT. Le transistor FGT a sa grille G reliée à une ligne de sélection de colonne CLk par l'intermédiaire d'une ligne de contrôle de grille CGL et d'un transistor de contrôle de grille CGT, et sa source S connectée à une ligne de source SL, la grille du transistor CGT étant connectée à la ligne de mot WLi. Ainsi, les cellules mémoire CEi,j d'une même ligne de mot WLi sont arrangées en colonnes de rang k, et forment des mots Wi,k, généralement des octets, pouvant être sélectionnés en lecture au moyen de la ligne de sélection de colonne CLk et de la ligne de mot WLi auxquelles ils sont rattachés. Dans un tel plan mémoire EEPROM, une opération d'effacement ou de programmation d'une cellule consiste 14 2805653 dans l'injection ou l'extraction de charges électriques par effet tunnel (effet Fowler Nordheim) dans la grille flottante du transistor FGT de la cellule. Un transistor FGT effacé présente une tension de seuil positive VT1 et un transistor FGT programmé présente une tension de seuil négative VT2. Lorsqu'une tension de lecture Vread comprise entre VT1 et VT2 est appliquée sur sa grille, un transistor effacé reste bloqué, ce qui correspond par convention à un "1" logique, et un transistor programmé est passant, ce qui correspond par convention à un "0" logique. L'opération d'effacement est réalisée en appliquant une tension d'effacement Vpp de l'ordre de 12 à 20 V sur la grille G du transistor FGT pendant que la ligne de source SL est portée à la masse. L'opération de programmation est réalisée en appliquant une tension de programmation Vpp sur le drain D du transistor FGT, par l'intermédiaire du transistor d'accès TA, pendant que la grille est portée à la masse. Les transferts de charges par effet tunnel s'effectuant avec un courant de grille quasiment nul, un grand nombre de cellules mémoire EEPROM peuvent être effacées ou programmées simultanément. B/ Architecture d'un bloc mémoire EEPROM selon l'invention La figure 3 représente un bloc mémoire 21 selon l'invention comprenant un plan mémoire EEPROM 20 semblable à celui qui vient d'être décrit. Pour des raisons de lisibilité de la figure, on n'a représenté de façon détaillée que deux colonnes COL., COL1 du plan mémoire 20 et quatre lignes de mot WL0 à WL4. Les colonnes COLo, COL1 comprennent huit lignes de bit chacune, respectivement BL0 à BL7, BL8 à BL13. Dans ce qui suit, on se limitera à la description de l'architecture du bloc mémoire 21 en relation avec les colonnes COL0 et COL1, étant entendu que cette architecture se répète pour les autres colonnes du plan mémoire. Sont représentés les bits b0 à b7 de deux mots binaires W0, W1 de coordonnées 2805653 respectives WLo/COL0 et WLo/COL1 et d'adresses 0000H et 0001H (notation hexadécimale). Ces bits sont désignés respectivement bo(W0) à b7(W0) et bo(W1) à b7(W1). Le bloc mémoire 21 comprend de façon classique, outre le plan mémoire 20, un décodeur de ligne ADEC1, un décodeur de colonne BDEC1, des circuits de lecture SA0 à SA7 et un circuit de programmation PGRC1. Le décodeur ADEC1 reçoit en entrée des bits d'adresse de poids fort, ici huit bits A8 à A15 (soit 256 lignes de mot), et sélectionne sur sa sortie l'une des lignes de mot WLi désignée par l'adresse reçue, l'ensemble des mots d'une ligne de mot formant une page du plan mémoire 20. Le décodeur BDEC1 reçoit des bits d'adresse de poids faible, ici huit bits A0 à A7 (soit 256 colonnes) définissant l'adresse d'une colonne, c'est-à-dire l'adresse d'un mot dans une page. On distingue dans le bloc mémoire 21 un chemin de lecture et un chemin d'écriture. Selon l'invention, le chemin de lecture permet de délivrer, sur application d'une adresse complète, des groupes de P bits de M mots binaires ayant la même adresse partielle, ici quatre bits de deux mots. Le chemin d'écriture, dont la structure sera rappelée plus loin, est en soi de type classique. Chemin de lecture: Le décodeur de colonne BDEC1 comprend un bloc dedécodage CDEC1 et des transistors de sélection TSo0 à TS15 pilotés par le bloc de décodage CDEC1. Chaque ligne de bit BL0 à BL15 est reliée à un circuit de lecture SA0 à SA7 par l'intermédiaire d'un transistor de sélection TSO0 à TS15, d'un transistor de lecture TR0 à TR15 et d'un bus d'interconnexion RB. Le bus RB comprend huit fils RB0 à RB7, chaque fil étant connecté à un circuit de lecture SA0 à SA7. Les transistors de lecture TR0 à TR15, agencés en série avec les transistors TS0 à TS15, sont pilotés par un signal READ (commande de grille), mis à 1 en mode lecture. 16 2805653 Selon l'invention, les transistors de sélection TS4 à TS7 des lignes de bit BL4 à BL7 de la colonne COL0 et les transistors de sélection TS12 à TS15 des lignes de bit BL12 à BL15 de la colonne COL1 sont pilotés par la sortie SCL1 (sélection colonne 1) du bloc de décodage CDEC1. Les transistors de sélection TS0 à TS3 des lignes de bit BL0 à BL3 de la colonne COL0 et les transistors de sélection TS8 à TSll des lignes de bit BL8 à BLll de la colonne COL1 sont pilotés par la sortie SCL0 (sélection colonne 0) du bloc de décodage CDEC1. Toujours selon l'invention, les lignes de bit de rang j et j+4 (soit j+P) de chaque colonne sont reliées à un même circuit de lecture SAj par l'intermédiaire du bus d'interconnexion RB, tandis que les lignes de bit de même rang de deux mots ayant la même adresse partielle (bits A15-A1 identiques) sont reliées à des circuits de lecture différents. En résumé, les lignes de bit sont reliées ici aux circuits de lecture de la façon décrite dans le tableau 1 ci-après, par l'intermédiaire d'un transistor de sélection et d'un transistor de lecture. Tableau 1 Lignes de bit: Reliées à (*): BLo, BL4 (mot W0) SA0 BL1, BL5 (mot W0) SA1 BL2, BL6 (mot W0) SA2 BL3, BL7 (mot W0) SA3 BL4, BL8 (mot W1) SA4 BL5, BL9 (mot W1) SA5 BL6, BL10o (mot W1) SA6 BL7, BLll (mot W1) SA7 Ainsi, en mode lecture (READ=1), l'application d'une adresse paire (Ao=0) au décodeur BDEC1 déclenche la lecture des quatre bits de poids fort de deux mots ayant la même adresse partielle, et l'application d'une adresse 17 2805653 impaire (Ao=l) déclenche la lecture des quatre bits de poids faible de deux mots ayant la même adresse partielle. Par exemple, l'application de l'adresse 0000H aux décodeurs ADEC1, BDEC1 déclenche la lecture des bits b7 à b4 de chaque mot W0, W1, qui se retrouvent sur les sorties des circuits SA7 à SAo, et l'application de l'adresse 0001H aux décodeurs déclenche la lecture des bits b3 à b0 de chaque mot W0, W1. De façon générale, un bloc mémoire EEPROM selon l'invention se distingue ainsi de l'art antérieur par le fait que l'application d'une adresse complète ou partielle suivie du signal de lecture READ déclenche la lecture des groupes de P bits de M mots ayant la même adresse partielle. Chemin d'écriture: Le circuit de programmation PGRC1 comprend de façon classique une pluralité de bascules à verrouillage LT ("latch") alimentées par la haute tension Vpp pendant les périodes de programmation de cellules. Le nombre de bascules LT est ici égal au nombre de lignes de bit du plan mémoire afin de permettre la programmation simultanée de tous les mots d'une ligne de mot (programmation en mode page). Chaque bascule LT a sa sortie connectée à une ligne de bit BL et son entrée connectée à un fil du bus de données DB. Les bascules LT connectées aux lignes de bit BL0 à BL7 de la colonne COL0 sont activées par la sortie SCL0 du bloc de décodage CDEC1, les bascules LT connectées aux lignes de bit BL8 à BL15 de la colonne COL1 sont activées par la sortie SCL1 du bloc de décodage CDEC1, etc.. Chaque bascule LT délivre la tension de programmation Vpp lorsqu'elle est activée par le bloc de décodage CDEC1, si le bit présenté sur son entrée est à 1. Eléments communs pour l'écriture et la lecture: Le circuit de programmation PGRC1 comprend également des bascules à verrouillage LTC assurant la polarisation des 18 2805653 lignes de colonne COLj connectées aux drains des transistors de contrôle de grille CGT. Ces bascules LTC sont utilisées ici en mode lecture pour délivrer la tension Vcc, et sont utilisées en mode programmation ou effacement pour délivrer une tension nulle (programmation) ou la tension Vpp (effacement). Selon l'invention, chaque bascule LTC est activée en mode lecture par l'une quelconque des sorties du bloc de décodage CDEC1 ayant la même adresse partielle que la colonne à laquelle la bascule est rattachée. Par exemple, les bascules LTCo, LTC1 des colonnes COL0, COL1 sont activées en lecture par l'une quelconque des deux sorties SCLo, SCL1 du bloc de décodage CDEC1. Par contre, en mode programmation ou effacement, chaque bascule LTC est exclusivement activée par la sortie SCL0, SCL1 correspondant à la colonne à laquelle elle est rattachée. Un exemple de réalisation de la bascule LTC0 est représenté schématiquement en figure 4. La bascule LTC0 comprend une cellule inverseuse à mémoire ICELL constituée par deux portes inverseuses têtebêche, dont la sortie pilote la grille d'un transistor Tl. Le transistor Tl a sa source connectée au transistor CGT et reçoit sur son drain la tension Vpp pendant les opérations d'effacement de cellules, une tension nulle (masse) pendant les opérations de programmation, ou la tension Vcc pendant les opérations de lecture. L'entrée de la cellule ICELL est reliée à la masse par deux branches inverseuses, la première branche comprenant un transistor T2 piloté par le signal de sélection SCLo et la deuxième comprenant en série deux transistors T3, T4 pilotés respectivement par le signal READ et le signal de sélection SCL1. En mode programmation ou effacement, le signal READ est égal à 0 et seul le signal SCL0 peut mettre à 0 l'entrée de la porte ICELL pour activer la sortie de la bascule LTC0. Le transistor Tl devient alors passant et 19 2805653 connecte à la masse (programmation de cellules) ou à la tension Vpp (effacement de cellules) le transistor CGT. En mode lecture (READ=1), le passage à 1 de l'un quelconque des signaux de sélection SCLo, SCL1 permet de mettre à 0 l'entrée de la cellule ICELL. Le transistor T1 devient passant et connecte le transistor CGT correspondant à la tension Vcc. C/ Architecture d'une mémoire EEPROM selon l'invention On a décrit dans ce qui précède un bloc mémoire EEPROM 21 prévu pour délivrer quatre bits de poids fort de deux mots de même adresse partielle sur application d'une adresse paire (A0=0) et quatre bits de poids faible de ces deux mots sur application d'une adresse impaire correspondante (A0=l). Comme on l'a déjà indiqué, ce mode de lecture est un cas particulier de lecture simultanée de groupes de P bits dans M mots ayant la même adresse partielle, quand N = 1, M = 2 et P = 4. On va maintenant montrer comment les propriétés du bloc mémoire peuvent être exploitées de façon dynamique pour mettre en oeuvre le procédé de l'invention. La figure 5 représente schématiquement une mémoire MEM2 série selon l'invention, comprenant un port d'entrée série DIN et un port de sortie série DOUT connectés ici à un bus SPI. La mémoire MEM2 est réalisée à partir du bloc mémoire EEPROM 21 auquel sont ajoutés divers éléments périphériques assurant la gestion des flux de données en entrée-sortie ainsi que la mise en oeuvre du procédé de l'invention. On distingue parmi ces divers éléments périphériques des registres à décalage RA1, RA1, RIN à entrée série et sortie parallèle, un circuit de balayage d'adresse SCAN1, un circuit de sélection MUX1, un registre à décalage RS à entrée parallèle et sortie série, et un registre à verrouillage LTS. L'ensemble est piloté par une unité centrale UC à logique câblée ou à microprocesseur. 2805653 Le registre RA1, ici de 15 bits, a son entrée série connectée au port DIN et sa sortie parallèle délivre les bits d'adresse Ai. à A1. Les bits A15 à A8 sont envoyés sur les entrées correspondantes du décodeur de ligne de mot ADEC1 et les bits A7 à A1 sont envoyés sur les entrées correspondantes du décodeur de colonne BDEC1. Le registre RA2, ici de 1 bit, a son entrée série connectée au port DIN et sa sortie délivre le bit d'adresse A0. Le bit Ao est appliqué sur l'entrée de commande du circuit MUXl. Le bit A0 est également appliqué à l'entrée du circuit SCAN1 dont la sortie est connectée à l'entrée d'adresse A0 du décodeur de colonne BDEC1. Le registre RIN, de 8 bits, a son entrée série connectée au port DIN et sa sortie parallèle connectée à l'entrée de l'unité centrale UC et à l'entrée du circuit de programmation PGRC1 (bloc mémoire 21). Le circuit de sélection MUX1 est connecté en entrée aux sorties des circuits de lecture SA0 à SA7 (bloc mémoire 21) et est connecté en sortie à l'entrée parallèle du registre à décalage RS. La sortie série du registre RS est appliquée à l'entrée du registre LTS, dont la sortie est connectée au port DOUT. Le circuit SCAN1, représenté plus en détail en figure 6, comprend un diviseur de fréquence 23 recevant en entrée le signal d'horloge CLK du bus SPI, ainsi que deux portes "ET" 24, 25, une porte inverseuse 26 et une porte "OU" 27. Le diviseur 23, ici un diviseur par 4 (car P = 4), reçoit le signal READ sur son entrée de remise à zéro RST et délivre un signal QCLK dont la fréquence est quatre fois plus lente que le signal d'horloge CLK. Le signal QCKL est appliqué sur une entrée de la porte 24 dont l'autre entrée reçoit le signal READ. La porte 25 reçoit sur ses entrées le bit d'adresse de poids faible A0 et le signal inversé /READ délivré par la porte 26. La porte 27 reçoit en entrée les sorties des portes 24, 25 et délivre un bit Aol0'. 21 2805653 A la sortie du circuit SCAN1, le bit A0' recopie le bit de poids faible A0 quand le signal READ est à 0 (porte 24 inhibée, circuit SCAN1 transparent) ou recopie le signal QCLK quand le signal READ est à 1 (porte 25 inhibée, circuit SCAN1 actif). Le signal QCLK est à 0 pendant les quatre premiers cycles d'horloge après le passage à 1 du signal READ, puis passe à 1 les quatre cycles d'horloge suivants, etc.. On se référera de nouveau à la figure 5. Le fonctionnement général de la mémoire MEM2 en ce qui concerne la gestion des flux de données en entrée et la réalisation d'opérations d'écriture, est en soi classique et ne sera pas décrit en détail. Les codes opération [CODEop] des instructions à exécuter sont reçus bit à bit dans le registre RIN par des opérations successives de chargement et de décalage du registre, puis sont envoyés à l'unité centrale UC pour décodage. Les données reçues [DATAIN] à enregistrer dans le bloc mémoire sont également reçues par le registre RIN et appliquées ensuite à l'entrée du circuit de programmation PGRC1. Les adresses d'enregistrement ou de lecture de mots sont reçues dans les registres RA1 et RA2. Le fonctionnement de la mémoire MEM2 en mode lecture est illustré par les figures 7A à 7L, qui représentent respectivement les signaux suivants, délivrés par l'unité centrale UC: - CLK: signal d'horloge de synchronisation, - DIN: données (bits d'adresse) reçues sur le port DIN, LRA1: chargement d'un bit dans le registre RA1 - SRA1: décalage d'un bit du registre RA1 - READ: signal de lecture - LRA2: chargement d'un bit dans le registre RA2 - Ao0': signal délivré par le circuit SCAN1, - INCR: incrémentation du registre RA2 - LRS: chargement en parallèle du registre RS - SRS: décalage d'un bit du registre RS 22 2805653 - LLTS: chargement d'un bit dans le registre LTS - DOUT: données (bits d'un mot) émises sur le port DIN, Ces figures illustrent le processus de lecture après réception du code opération [CODEREAD] de l'instruction de lecture et réception des premiers bits d'adresse A15 à A4. La réception de ces bits d'adresse, illustrée par les figures 7A à 7D, est assurée par des étapes de chargement (LRA1) du registre RA1 en milieu de cycle d'horloge et de décalage (SRA1) du registre RA1 en fin de période d'horloge. L'avant dernier bit d'adresse A1 est enregistré dans le registre RA1 et le dernier bit A0 est enregistré dans le registre RA2 (signal LRA2, fig. 7F). Le signal READ (fig. 7E) est émis sensiblement à l'instant o le bit A1 est chargé dans le registre RA1. A cet instant, le registre RA1 est plein et contient l'adresse partielle A15-A1. Le passage à 1 du signal READ active le circuit SCAN1 qui délivre un bit A0' égal à 0 pour une durée de quatre cycles d'horloge CLK (fig. 7G). Le bloc mémoire 21 reçoit ainsi une adresse paire, l'entrée A0 du bloc de décodage étant forcée à 0. Le bloc mémoire délivre les quatre bits de poids fort b7 à b4 de chaque mot W0, W1 de même adresse partielle, qui se retrouvent sur les sorties des circuits SA7 à SA0 (fig. 5). Lorsque le bit A0 est reçu et enregistré dans le registre RA2 (fig. 7F), le bit A0 se retrouve sur l'entrée de commande du circuit MUX1 pour sélection du groupe de bits b7-b4 du mot désigné par l'adresse complète. Sensiblement au même instant, le signal de chargement LRS est appliqué au registre RS (fig. 7J). Ce dernier est donc chargé par le groupe de bits b7-b4 sélectionné et le bit b7 est délivré sur sa sortie. Au front descendant du cycle d'horloge, c'est-à-dire 0,5 cycle d'horloge après la réception du dernier bit d'adresse Ao, le signal LLTS de chargement du registre de sortie LTS est émis (fig. 7K) et le bit b7 est émis sur le port DOUT. 23 2805653 Le temps At gagné ici pour la lecture du premier groupe de bits b7-b4 est de 1 cycle d'horloge (N=l), et s'ajoute au demi cycle d'horloge séparant la réception du dernier bit d'adresse de l'émission du premier bit de donnée. Ce résultat est atteint avec seulement huit circuits de lecture SA0-SA7 contre seize dans une mémoire à anticipation classique, et avec un registre de sortie RS ne comprenant que quatre bits. Après l'émission du premier bit b7, les bits suivants b6 à b4 sont émis par des décalages successifs du registre RS et chargements du registre LTS (fig. 7J, 7K). Au cinquième cycle d'horloge suivant le déclenchement de l'étape de lecture par anticipation, soit pendant l'émission du bit b5, le bit A0' en sortie du circuit de balayage SCAN passe automatiquement à 1 (fig. 7G) et le processus de lecture est de nouveau engagé pour la lecture des bits suivants, ici les bits de poids faible b3 à b0 de chacun des mots W0, W1. Lorsque le bit b4 est émis, le signal LRS de chargement du registre RS est de nouveau émis sur front descendant du signal d'horloge et les bits b3 à b0 sont émis sur le port DOUT de la même manière que les précédents. De façon optionnelle, la mémoire MEM1 peut fonctionner en mode de lecture séquentielle et continuer à lire, après la lecture du mot désigné par l'adresse reçu, une pluralité de mots dont le nombre est indiqué dans l'instruction de lecture. Dans ce cas, comme illustré en figures 5 et 7H, un signal d'incrémentation INCR est appliqué au registre RA2 pendant l'émission des bits de poids faible du mot précédent. Le signal de débordement CRY du registre RA2 est appliqué au registre RAl en tant que signal d'incrémentation, par l'intermédiaire d'une porte "ET" recevant sur son autre entrée un signal de validation VINCR délivré par l'unité centrale UC. Le signal VINCR doit être à 1 pour que le mode de lecture séquentielle soit validé. 24 2805653 III/ Mise en oeuvre du procédé dans une mémoire FLASH III-I/ Introduction A/ Architecture d'un plan mémoire FLASH A titre de rappel, la figure 8 représente schématiquement le coeur d'une mémoire FLASH, ou plan mémoire FLASH 30. Le plan mémoire 30 comprend une pluralité de cellules mémoire, respectivement CEi,j, CFij, agencées de façon matricielle et connectées à des lignes de mot WLi et des lignes de bit BLj. Les cellules CFi,j du plan mémoire FLASH sont d'une structure plus simple que des cellules de mémoire EEPROM et ne comportent qu'un transistor à grille flottante FGT. Le transistor FGT a sa grille G connectée à une ligne de mot WLi, son drain D connecté à une ligne de bit BLj et sa source S connectée à une ligne de source SL. L'arrangement des cellules d'un même mot peut être progressif ou entrelacé, de sorte qu'un mot Wi,k rattaché à ligne de rang i et à une colonne de rang k peut comprendre huit cellules agencées côte à côte comme représenté sur la figure 30 ou comprendre, dans le cas d'un entrelacement, des cellules non adjacentes. Dans l'art antérieur, les cellules physiquement adjacentes sont généralement les cellules de même rang des mots d'une même ligne de mot. Dans un tel plan mémoire FLASH, une opération d'effacement d'une cellule consiste dans l'extraction par effet tunnel de charges électriques piégées dans la grille flottante, tandis qu'une opération de programmation consiste dans l'injection de charges dans la grille flottante par effet dit "d'injection d'électrons chauds" (Hot electron injection). Un transistor FGT effacé présente une tension de seuil positive VTl de faible valeur, et un transistor programmé présente une tension de seuil VT2 supérieure à VTl. Lorsqu'une tension de lecture Vread comprise entre VTl et VT2 est appliquée sur sa grille, un transistor effacé est 2805653 passant, ce qui correspond par convention à un "1" logique, et un transistor programmé reste bloqué, ce qui correspond par convention à un "0" logique. En raison de leur simplicité, les mémoires FLASH présentent l'avantage d'une grande compacité en termes de surface de silicium occupée et présentent ainsi, à surface de silicium constante, une capacité de stockage nettement supérieure à celle des mémoires EEPROM, pour un prix de revient inférieur. En revanche, les mémoires FLASH offrent des possibilités de programmation plus réduites que les mémoires EEPROM, notamment en ce qui concerne la possibilité d'enregistrer simultanément plusieurs mots. En effet, l'opération de programmation d'une cellule FLASH, par injection d'électrons chauds, s'effectue avec un courant non négligeable en appliquant au transistor FGT de la cellule une tension Vppd de drain de l'ordre de 6 V et une tension de grille Vppg de l'ordre de 12 V, le transistor FGT étant dans l'état passant et fortement polarisé pendant l'opération. Ainsi, la programmation simultanée d'un grand nombre de cellules FLASH s'avère impossible en raison du courant important collecté dans les lignes de source SL, qui est capable de détruire les pistes métalliques reliant les transistors de la mémoire et/ou les connexions entre pistes de niveaux différents. En pratique, le nombre de cellules pouvant être simultanément programmées est généralement limité à huit, de sorte qu'une mémoire FLASH ne peut permettre l'enregistrement simultané de plusieurs mots et fonctionne toujours selon le mode de programmation "mot par mot". B/ Solutions pour mettre en oeuvre le procédé de l'invention Les idées et principes mis en oeuvre dans le bloc mémoire EEPROM décrit plus haut sont transposables à une architecture de mémoire FLASH, pour obtenir une lecture simultanée de groupes de P bits de M mots binaires. 26 2805653 Toutefois, une telle transposition conduit à réaliser une mémoire FLASH complexe (pourvue notamment d'un bus de lecture) et fait perdre les avantages offerts par ce type de mémoire en termes de compacité. Ici, l'idée de la présente invention est de tirer parti de la possibilité d'entrelacement de bits offerte par les mémoires FLASH, et de prévoir un entrelacement permettant de lire simultanément des groupes de P bits de M mots binaires sans compliquer de façon rédhibitoire l'architecture de la mémoire. Un tel entrelacement de bits doit être réalisé au stade de l'enregistrement des mots binaires dans la mémoire FLASH, alors qu'il s'effectuait au moment de la lecture des mots binaires dans la mémoire EEPROM décrite plus haut. La présente invention prévoit ici deux solutions présentant chacune des avantages selon l'application visée. La première solution consiste à modifier le chemin d'écriture à l'intérieur d'un bloc mémoire FLASH pour obtenir l'entrelacement désiré au moment de l'enregistrement des mots binaires. Un mode de réalisation conforme à cette solution sera décrit ci- après en section III-2. La deuxième solution est de prévoir des moyens externes agencés sur le chemin de données conduisant à l'entrée de la mémoire, assurant l'entrelacement des mots binaires avant leur introduction dans la mémoire. Un mode de réalisation conforme à cette solution sera décrit plus loin en section III-3. III-2/ Premier mode de réalisation A/ Architecture d'un bloc mémoire FLASH selon l'invention La figure 9 représente l'architecture d'un bloc mémoire FLASH 31 selon l'invention, comprenant un plan mémoire 30 du type précédemment décrit, un décodeur de ligne de mot ADEC2, un décodeur de ligne de bit BDEC2 comprenant un bloc de décodage CDEC2 et des transistors de sélection TS, un circuit de programmation PGRC2, un 27 2805653 circuit de sélection MUX2 et huit circuits de lecture SAo-SA7À Le plan mémoire 30 présente un entrelacement de bits tel que décrit par le tableau 2 figurant en Annexe, faisant partie intégrante de la description. Ce tableau décrit un entrelacement selon l'invention dans le cas o N=1, M=2, P=4, K=8. Les mots binaires W0, Wl, W2, W3 mentionnés à titre d'exemple ont des adresses 0000H, 0001H, 0002H et 0003H respectivement, les mots WO,W1 d'une part et les mots W2,W3 d'autre part ayant la même adresse partielle. L'entrelacement des bits dans le plan mémoire est effectué selon les règles suivantes: 1) chaque page mémoire, c'est-à-dire chaque ligne de mot WLo, WL1, WL2, WL3... est divisée en M sous-pages, ici deux sous- pages SP0, SPl, 2) les mots ayant la même adresse partielle sont agencés dans des sous-pages adjacentes. Par exemple, les mots W0, W2 sont agencés dans la sous-page SP0 et les mots W1, W3 sont agencés dans la sous-page SP1, 3) chaque sous-page comprend P groupes de cellules, soit ici quatre groupes GP0 à GP3 pour la sous-page SP0 et quatre groupes GP4 à GP7 pour la sous-page SP1, 4) chaque groupe est divisé en K/P sous-groupes de cellules, ici deux sous-groupes (K=8, P=4). Par exemple, le groupe GP0 comprend deux sous-groupes SGPoo, SGPol, le groupe GP1 comprend deux sousgroupe SGP10, SGP1l, etc., ) les bits de rang j et j+l d'un même mot sont rangés dans des groupes adjacents d'une même sous-page. Par exemple, les bits b7, b6, b5, b4 du mot W0 sont rangés dans les groupes GPo, GP1, GP2, GP3 de la sous-page SP0 et les bits b7 à b4 du mot W1 sont rangés dans les groupes GP4 à GP7 de la sous-page SP1, 6) les bits de rang j et j+P, ici de rang j et j+4 sont rangés dans des sous-groupes adjacents d'un même groupe Par exemple, les bits b7 des mots W0, W2... sont agencés 28 2805653 dans le sous-groupe SPGoo du groupe GP0 et les bits b3 des mots W0, W2... sont agencés dans le sous-groupe SPGo l, 7) enfin, chaque sous-groupe comprend des bits de même rang appartenant à des mots ayant des adresses présentant des sauts de valeur M, ici des sauts de valeur 2. Par exemple, le sous-groupe SGPoo comprend le bit b7 de chacun des mots W0 et W2. En d'autres termes, les mots binaires ayant la même adresse partielle sont enregistrés dans des sous-pages adjacentes d'une même page et sont "repliés" dans chaque sous-page en P groupes de bits, le repliement consistant dans la prévision de K/P sous-groupes. En attribuant à chaque groupe de bits un circuit de lecture et un seul, comme on le verra ciaprès, cet entrelacement permet de limiter le nombre de circuits de lecture. Un tel entrelacement de bits est obtenu ici par la prévision dans le bloc mémoire 31 d'un chemin d'écriture spécifique qui sera décrit plus loin. Par ailleurs, le bloc mémoire 31 comprend un chemin de lecture en concordance avec l'entrelacement de bits, prévu pour délivrer sur application d'une adresse complète des groupes de P bits de M mots binaires ayant la même * adresse partielle, ici des groupes de quatre bits. Chemin de lecture: Les cellules mémoire de chaque sous-groupe de bits SGPoo, SGPo, SGP10, SGP1l, SGP20,... SGP71 ont leurs lignes de bit reliées à une ligne commune, respectivement L00, Lol, Llo, Lll, L20,... L71 par l'intermédiaire d'un transistor de sélection TS du décodeur BDEC2. Les lignes Loo à L71 sont reliées à un seul et même circuit de lecture par l'intermédiaire du circuit de sélection MUX2. Celui-ci comprend des transistors MTo1, MTll, MT21... MT71 pilotés par un signal AX et des transistors MT00, MT10, MT20...MT70 pilotés par un signal BX inverse du signal AX, délivré par une porte inverseuse. Les lignes communes 29 2805653 rattachées à des sous-groupes de cellules d'un même groupe, ici les paires de lignes Loo/Lol, Llo/Lll.... L70/L71, sont reliées à un seul et même circuit de lecture, respectivement SA7, SA6,... SA0 l'intermédiaire de transistors du circuit MUX2 fonctionnant en opposition de phase. Ainsi, les lignes Loo/Lo, sont reliées au circuit de lecture A7 par les transistors MToo/MTo,, les lignes L10/Ll, sont reliées au circuit de lecture A6 par les transistors MT10/MT,,, etc.. Les connexions entre les sorties SCL0, SCL1.... du bloc de décodage CDEC2 et les transistors de sélection TS sont réalisées de manière que l'application d'une adresse donnée au bloc de décodage CDEC2 entraîne la sélection de toutes les lignes de bit du mot désigné par cette adresse, la séparation entre les bits de poids fort et les bits de poids faible étant assurée par les transistors MT du circuit MUX2, selon la valeur du signal AX. Par ailleurs, pour que deux groupes de quatre bits de deux mots différents puissent être sélectionnés simultanément, le bloc de décodage CDEC2 est agencé pour activer simultanément en mode lecture deux sorties de même adresse partielle. Par exemple, les sorties SLC0 et SCL1 sont simultanément activées après application au bloc de décodage CDEC2 de l'adresse 0000H ou de l'adresse 0001H. La figure 10 montre comment l'activation simultanée de toutes les sorties du bloc de décodage CDEC2 ayant la même adresse partielle peut être obtenue. On voit que chaque entrée principale A0, A1,... du bloc de décodage CDEC2 comprend une entrée complémentaire /A0, /A1,... recevant l'inverse du bit d'adresse appliqué sur l'entrée principale. Cette caractéristique est en soi classique dans un décodeur. Selon l'invention, les entrées A0 et /A0 sont forcées à "1" en mode lecture par le signal READ, au moyen de deux portes "OU" recevant en entrée le signal READ et le bit A0 ou /A0. Ainsi, 2805653 lorsqu'une adresse est appliquée au bloc de décodage CDEC2 et que le signal READ est à 1, les deux sorties du bloc de décodage CDEC2 de même adresse partielle sont simultanément activées, par exemple les sorties SCLo, SCL1 sur la figure 9. Ainsi, si l'on se reporte de nouveau à la figure 9, on voit que l'application d'une adresse A15-A0 comprenant huit bits A15-A8 appliqués au décodeur ADEC2 et huit bits A7-A0 appliqués au bloc de décodage CDEC2 entraîne la sélection de toutes les lignes de bit des mots ayant la même adresse partielle A15-Al, la séparation entre les bits de poids fort et les bits de poids faible de chacun des mots étant assurée à l'entrée des circuits de lecture par les transistors MT du circuit MUX2. En pratique, l'application d'une adresse partielle A15-A1 suffit pour obtenir ce résultat puisque le bit de poids faible A0 estinhibé par le signal READ (figure 10). Par exemple, l'application d'une adresse partielle A15-A1 ayant tous ses bits à 0 déclenche la sélection simultanée des mots W0 et W1 d'adresses respectives 0000H et 0001H. Les circuits de lecture SA7-SAo délivrent les bits b7(Wo)- b4(Wo) b7(W1)-b4(Wl) si le signal AX est à 0 ou délivrent les bits b3(Wo)-bo(Wo) b3(W1)-bo(W1) si AX est à 1. Chemin d'écriture: Le circuit de programmation PGRC2 comprend autant de bascules à verrouillage que de sous-groupes de cellules, soit ici seize bascules LT.0, LT11 LT1o. LTl... LT71. Chaque bascule est connectée en sortie à une ligne commune Loo00, L01, LlO, Ll... L71 et en entrée à un fil du bus de données DB. Ce fil du bus de données est celui dont le rang correspond au rang des bits stockés dans le sous-groupe de cellules reliées à la ligne commune. Par exemple, la bascule LTo0 est connectée en entrée au fil "b7" du bus DB (fil transportant les bits de rang 7) car sa sortie est connectée à la ligne commune LToo du sous- groupe SPGoo comprenant les bits b7 des mots d'adresse 31 2805653 paire. Par ailleurs, les bascules LT affectées à des sous-groupes de même rang dans chaque sous-page sont connectées au même fil du bus de données DB. Par exemple, les bascules LTo00 et LT40 sont toutes deux connectées au fil "b7" du bus DB car leurs sorties sont respectivement connectées aux lignes commune Loo00 et L40 des cellules des sous-groupes SPGo00 et SGP40 contenant des bits b7. Au cours d'une opération de programmation de cellules, qui est toujours précédée de l'effacement de la page concernée ou de l'effacement simultané de plusieurs pages, toutes les bascules LT sont polarisées par la haute tension de drain Vppd et reçoivent en entrée les bits b7-b0 à programmer. La sélection des huit cellules mémoire recevant la tension Vppd est assurée par les transistors de sélection TS du décodeur BDEC2, qui sont agencés entre le circuit de programmation PGRC2 et le plan mémoire 30. Notons que cet agencement du circuit de programmation PGRC2 en amont des transistors de sélection TS du décodeur BDEC2 est dû au fait que la programmation simultanée de plusieurs mots n'est pas envisageable dans une mémoire FLASH, pour des raisons mentionnées plus haut. L'attribution d'une bascule à verrouillage LT à chaque ligne de bit, comme cela est le cas dans la mémoire EEPROM décrite plus haut, n'est donc pas envisageable ici. C/ Architecture d'une mémoire FLASH selon l'invention La figure l1 représente l'architecture d'une mémoire MEM3 selon l'invention, réalisée à partir du bloc mémoire 31 précédemment décrit et divers éléments périphériques. L'architecture de la mémoire MEM3 est sensiblement la même que celle de la mémoire MEM2. On retrouve les ports DIN, DOUT, les registres d'entrée RA1, RA2 (pour les adresses) et RIN (pour les données et les codes opération), le circuit de sélection MUX1 connecté à la sortie des circuits de lecture SA7-SA1, les registres de sortie RS, LS et l'unité centrale UC. 32 2805653 Le bit A0 délivré par le registre RA2 est appliqué ici directement sur le décodeur BDEC2, le circuit SCAN1 étant supprimé. Le circuit SCAN1 est remplacé par un circuit de balayage SCAN2 qui délivre le signal AX pilotant le circuit de sélection MUX2 du bloc mémoire 31. Le circuit SCAN2, représenté en figure 12 comprend le diviseur 23 décrit plus haut, toujours un diviseur par 4, dont la sortie délivre le signal QCLK. Le signal QCLK est envoyé à la sortie du circuit SCAN2 par l'intermédiaire d'un transistor interrupteur SWT piloté par le signal READ. Ainsi, le signal AX en sortie du circuit SCAN2 recopie le signal QCLK pendant les périodes de lecture (READ=1). En dehors des périodes de lecture, le transistor SWT est fermé et le signal AX est à haute impédance, les transistors de sélection MT du circuit MUX2 restant ainsi bloqués. Le fonctionnement de la mémoire MEM3 est similaire à celui de la mémoire MEM2. On se reportera aux explications données plus haut en relation avec les figures 7A à 7L, en considérant que le signal A0' est ici le signal AX. III-3/ Second mode de réalisation A/ Architecture d'un bloc mémoire FLASH comprenant un entrelacement de bits selon l'invention La figure 13 représente un bloc mémoire FLASH 41 comprenant comme le précédent un plan mémoire 40, un décodeur de ligne de mot ADEC3, un décodeur de ligne de bit BDEC3, un circuit de programmation PGRC3 ne comprenant que huit bascules à verrouillage LT0 à LT7 connectées en entrée à un bus de données DB, et huit circuits de lecture SA0 à SA7. Le plan mémoire 40 est identique au plan mémoire 30 précédemment décrit, les mots étant stockés conformément à l'entrelacement décrit par le tableau 2 en annexe. Le bloc mémoire 41 se distingue du bloc mémoire 31 de la figure 9 par une architecture simplifiée, qui est en fait celle d'un bloc mémoire FLASH classique utilisé dans 33 2805653 l'art antérieur pour stocker des mots dans huit groupes de cellules de rang croissant comprenant chacun des bits de même rang. Toutes les lignes de bit des cellules d'un même groupe GPo, GP1,... GP7 sont connectées à une ligne commune Lo, Ll,...L7 par l'intermédiaire de transistors de sélection TS du décodeur BDEC3, et chaque ligne commune L0 à L7 est reliée à un circuit de lecture SA0 à SA7 sans le circuit multiplexeur MUX2 décrit plus haut. Par conséquent, deux cellules appartenant à deux sous- groupes SGP d'un même groupe GP ne sont pas différenciées et sont reliées au même circuit de lecture SA. Ici, la sélection des cellules de poids fort ou de poids faible présentes au sein des groupes (voir tableau 2) est assurée exclusivement par les transistors TS du décodeur BDEC3, chaque sortie SCLo, SCLz,... du bloc de décodage CDEC3 ne pilotant que huit transistors de sélection TS. Le chemin d'écriture du bloc mémoire 41 est également classique, chaque bascule à verrouillage LTo, LT1... LT8 étant connectée en entrée à un fil du bus de données DB et en sortie à l'une des lignes communes Lo, L1...L8. En définitive, l'architecture du bloc mémoire 41 ne permet pas de réaliser l'entrelacement des mots selon l'invention au stade de leur enregistrement. Cet entrelacement est obtenu ici par un moyen externe, qui envoie sur le bus de données DB du circuit de programmation des mots composites déjà entrelacés du type: b7(Wj)-b4(Wj) b7(Wj+1)-b4(Wj+l) ou du type: b3 (Wj) -b0 (Wj) b3 (Wj+1)-b0o(Wj+1) Ainsi, les mots binaires originels sont "éclatés" en groupes de P bits se trouvant dans des mots composites d'adresses différentes. Il n'y a plus qu'une correspondance de fait entre l'adresse originelle d'un mot et son adresse physique dans la mémoire, le mot étant 34 2805653 reconstitué en sortie du bloc mémoire par le processus de sélection des groupes de P bits et leur envoi sous forme de données série. B/ Architecture d'une mémoire FLASH selon l'invention La figure 14 représente l'architecture d'une mémoire MEM4 réalisée à partir du bloc mémoire FLASH 41 et divers éléments périphériques déjà décrits dans ce qui précède, comme les ports DIN, DOUT, les registres d'entrée RA1, RA2 (pour les adresses) et RIN (pour les données et les codes opération), le circuit de sélection MUX1 connecté aux circuits de lecture SA7-SA1, les registres de sortie RS, LS et l'unité centrale UC. Le registre d'entrée RIN est ici un registre de 4 bits. La mémoire FLASH MEM4 comprend, comme la mémoire EEPROM MEM2, le circuit SCAN1 activé ou inhibé par le signal READ, dont la sortie attaque l'entrée d'adresse A0 du décodeur BDEC3 et délivre le bit cyclique A0' pendant les opérations de lecture. La mémoire MEM4 fonctionne ainsi en lecture comme la mémoire MEM2, bien que les moyens mis en ouvre pour arriver à ce résultat soient différents. La mémoire MEM4 se distingue essentiellement des mémoires MEM2, MEM3 en ce qu'elle comprend des moyens d'entrelacement de mots externes au bloc mémoire 41, agencés sur le chemin de données de la mémoire MEM4, c'est-à-dire entre le port DIN et l'entrée du bloc mémoire 41. Ces moyens d'entrelacement externes comprennent une mémoire tampon volatile, ici une mémoire SRAM, dont la sortie SDOUT est connectée au bus de données DB du circuit de programmation PGRC3. L'entrée SDIN de la mémoire SRAM est reliée à la sortie parallèle du registre d'entrée RIN par l'intermédiaire d'un registre tampon RBUF de quatre bits. L'entrée d'adresse de la mémoire tampon SRAM reçoit les bits d'adresse A7-A1 délivrés par le registre RA1 et reçoit le bit d'adresse de plus faible poids A0 par l'intermédiaire d'un circuit 2805653 SCAN3 dont la structure est identique à celle du circuit SCANl, le circuit SCAN3 étant toutefois activé ou inhibé par un signal WRSR d'écriture de la mémoire SRAM au lieu d'être activé par le signal READ comme le circuit SCANl. L'architecture de la mémoire SRAM est représentée en figure 15 et est soi classique. La mémoire SRAM comprend un plan mémoire 50, des circuits de lecture/écriture SSA0 à SSA7, un bus de données SDB connecté à l'entrée SDIN de la mémoire SRAM, comprenant quatre fils SDB0 à SDB3, et un décodeur d'adresse SDEC comprenant des transistors de sélection STS pilotés par un bloc de décodage SDECl. Chaque circuit de lecture/écriture SSA0 à SSA7 comprend une entrée de déclenchement d'écriture DWR, une entrée de donnée SDI0 à SDI7, une sortie de donnée SDOo à SDO7. Le plan mémoire 50 comprend de préférence autant de cellules mémoire volatile qu'il y a de cellules mémoire FLASH dans une page du plan mémoire FLASH 40. Les cellules sont agencées en huit groupes de cellules GP0 à GP7. Les cellules de chaque groupe GP0 à GP7 sont reliées à une ligne commune DL0 à DL7 par l'intermédiaire de transistors de sélection STS du décodeur SDEC, chaque ligne commune DL0 à DL7 étant connectée à l'un des circuits de lecture/écriture SSA0 à SSA7. L'agencement du décodeur SDEC est classique, les connexions entre les sorties SCLo, SCL.... du bloc de décodage SDEC2 et les transistors de sélection STS étant telle que l'application d'une adresse appliquée entraîne la sélection d'une cellule de chaque groupe. Selon l'invention, les circuits de lecture/écriture de rang j+P, ici de rang j+4, sont connectés à un même fil du bus de données SDB. Ainsi, les circuit SSA7 et SSA3 sont connectés au fil SDB3, les circuit SSA6 et SSA2 sont connectés au fil SDB2, les circuit SSA5 et SSA1 sont connectés au fil SDB1, et les circuit SSA4 et SSA0 sont connectés au fil SDB0. Par ailleurs, les entrées DWR des circuits SSA7 à SSA4 reçoivent le signal d'écriture WRSR 36 2805653 par l'intermédiaire d'une porte "ET" recevant sur son autre entrée l'inverse /A0 du bit d'adresse de plus faible poids Ao, prélevé à la sortie du registre RA2. Les entrées DWR des circuits SSA3 à SSA0 reçoivent le signal d'écriture WRSR par l'intermédiaire d'une porte "ET" recevant sur son autre entrée le bit Ao. Ainsi, un groupe de 4 bits présenté sur l'entrée SDIN de la mémoire SRAM est enregistré dans des cellules des groupes GP0 à GP3 quand le bit A0 est à 0 (adresse paire) et est enregistré dans des cellules des groupes GP4 à GP7 quand le bit A0 est à 1 (adresse impaire). Une opération d'écriture d'un mot sera maintenant décrite en se référant conjointement aux figures 14 et 15. L'opération d'écriture proprement dite commence après réception du code [CODEop] de l'instruction, de l'adresse A15-A0 d'enregistrement du mot, et réception des quatre premiers bits du mot dans le registre RAl. On suppose ici, à titre d'exemple, que le bit d'adresse A0 est égal à 0. Le signal d'écriture WRSR est mis à 1, le circuit SCAN3 démarre et le bit Ao' est forcé à 0 pour une durée de quatre cycles d'horloge. Les quatre bits du mot sont transférés sur l'entrée SDIN de la mémoire SRAM au moyen du tampon RBUF pendant que le premier bit des quatre bits suivants est reçu. Le bit d'adresse A0 étant égal à 0, le signal d'écriture WRSR est filtré par l'une des portes "ET" et ne parvient qu'aux circuits SSA7 à SSA4. Ainsi, les quatre premiers bits sont enregistrés dans des cellules des groupes GP7 à GP4 de la mémoire SRAM par les circuits SSA7 à SSA4 (fig. 15). Lorsque les quatre cycles d'horloge CLK sont expirés, les quatre bits suivant du mot sont transférés sur l'entrée SDIN pendant que le circuit SCAN3 met à 1 le bit A0'. Le second groupe de bits est à nouveau enregistré dans des cellules des groupes GP7 à GP4 car le bit d'adresse A0 est toujours égal à 0. Toutefois, l'adresse d'enregistrement est différente puisque le bit A0' appliqué au décodeur 37 2805653 d'adresse SDEC est maintenant à 1. Il s'agit de l'adresse impaire suivant immédiatement l'adresse paire d'enregistrement des quatre premiers bits. Ces opérations sont effectuées sous le contrôle de l'unité centrale UC, qui délivre les signaux nécessaires. Au final, le mot est éclaté en deux groupes de bits enregistrés à deux adresses successives de la mémoire SRAM. Si un deuxième mot binaire d'adresse impaire (A0=l) ayant la même adresse partielle que le premier, est enregistré dans la mémoire SRAM, les deux groupes de bits du second mot sont enregistrés dans des cellules des groupes GP3 à GP0 car le bit d'adresse A0 est égal à 1. Au terme de l'enregistrement du deuxième mot, on trouve dans la mémoire deux mots composites d'adresses paire et impaire, chacun comprenant quatre bits de poids fort ou faible des deux mots originels. En définitive, la mémoire SRAM présente un entrelacement de bits conforme à celui décrit par le tableau 2 en annexe. Lorsque plusieurs mots sont enregistrés successivement dans la mémoire SRAM, l'unité centrale UC les transfère ensuite les uns après les autres dans le bloc mémoire FLASH 41, par des étapes successives de lecture de la mémoire SRAM et d'écriture du bloc mémoire FLASH. Chaque étape de transfert s'effectue en appliquant la même adresse de poids faible A7-A0 à la mémoire SRAM et au décodeur BDEC3 du bloc mémoire FLASH. Les mots lus étant des mots composites, l'entrelacement présent dans la mémoire SRAM est transféré tel quel dans le bloc mémoire FLASH. Ce mode de réalisation de la présente invention présente divers avantages. D'une part, il permet de mettre en oeuvre le procédé de l'invention au moyen d'un bloc mémoire FLASH conventionnel pouvant être choisi dans une bibliothèque de circuits intégrés standards. En pratique, la réalisation d'une mémoire tampon SRAM du type susmentionné peut s'avérer plus simple que le fait de devoir réaliser un bloc mémoire FLASH spécifique comme 38 2805653 celui de la mémoire MEM3 décrite plus haut. Un autre avantage de ce mode de réalisation est de permettre l'enregistrement séquentiel d'une suite de mot dans la mémoire tampon, avant le transfert des mots dans le bloc mémoire FLASH. La mémoire tampon permet ainsi de simuler le mode page des mémoires EEPROM, ce que les mémoires FLASH classiques ne peuvent pas faire ni la mémoire MEM3 décrite plus haut. Toutefois, la mémoire MEM3 pourra être préférée à la mémoire MEM4 dans des applications o le mode page n'est pas utile. La mémoire tampon selon l'invention est bien entendu susceptible de diverses variantes de réalisation. Elle peut par exemple ne comprendre que 16 cellules mémoire pour l'enregistrement de deux mots binaire sous forme de deux mots composites, si un fonctionnement en mode page n'est pas souhaité. D'autre part, l'entrelacement des mots binaires peut être effectué d'une autre manière. Ainsi, dans une variante, les mots binaires sont enregistrés normalement dans la mémoire tampon et sont entrelacés au moment de leur transfert dans le bloc mémoire FLASH. A cet effet, un circuit mélangeur est prévu entre la sortie de la mémoire tampon et l'entrée du bloc mémoire FLASH. Le circuit mélangeur comprend par exemple deux registres tampons de 8 bits chacun, recevant les deux mots à entrelacer, dont les sorties sont entrelacées et appliquées à l'entrée du bloc mémoire FLASH par l'intermédiaire d'un circuit multiplexeur. Le circuit multiplexeur est piloté par un circuit de balayage de même structure que le circuit SCAN3. IV - Synthèse des modes de réalisation décrits On a décrit dans ce qui précède trois modes de réalisation détaillés d'une mémoire série à lecture par anticipation, ne nécessitant que K circuits de lecture pour lire des mots de K bits (contre M fois K circuits de lecture dans les mémoires à lecture par anticipation de l'art antérieur). La première mémoire MEM2 comprend un 39 2805653 bloc mémoire ayant un chemin de lecture spécifique, délivrant des mots composites à partir de mots enregistrés sans entrelacement. La deuxième mémoire MEM3 comprend un bloc mémoire pourvu d'un chemin d'écriture spécifique assurant l'entrelacement des mots au moment de leur enregistrement, et un chemin de lecture approprié à la lecture de mots composites. La troisième mémoire MEM4 comprend un bloc mémoire FLASH standard pourvu d'une mémoire tampon assurant la transformation de mots reçus en mots composites avant leur enregistrement dans le bloc mémoire et/ou la simulation du mode de programmation par page, l'entrelacement des mots pouvant également être assuré par des moyens mélangeurs agencés entre la sortie de la mémoire tampon et l'entrée du bloc mémoire FLASH. De façon générale, des modes de réalisation sont susceptibles de diverses variantes et combinaisons. De plus, bien que la présente description ait été faite en relation avec des structures de mémoires EEPROM et FLASH, il va de soi que la présente invention est applicable à diverses autres sortes de mémoires. La présente invention est applicable notamment aux mémoires PROM qui sont, en raison de leur structure, à mi-chemin entre les mémoires FLASH et les mémoires EEPROM. CO (O AlNNEXE LO CN Tableau 2: entrelacement de bits et de mots selon l'invention SOUS-PAGE SP0 SOUS-PAGE SP1 Groupe GPO Groupe GP1 Groupe GP2 Groupe GP3 Groupe GP4 Groupe GP5 Groupe GP6 Groupe GP7 SGPOO SGP01 SGP10 SGP11 SGP20 SGP21 SGP30 SGP31 SGP40 SGP41 S P5t0 SGP51SP60SGP61 SGP70 SGP71 ....... ... r-r- rnI r- r,4 r-- 41 2805653 REVENDICATIONS 1. Procédé de lecture d'un mot binaire (Wj) dans une mémoire à entrée et sortie série (MEM1-MEM4), comprenant une étape de lecture de données dans la mémoire sur réception d'une adresse partielle de lecture à laquelle il manque N bits de poids faible pour former une adresse complète, caractérisé en ce que l'étape de lecture comprend les étapes consistant à: - lire simultanément les P premiers bits de M mots de la mémoire ayant la même adresse partielle, - lorsque l'adresse revue est complète, sélectionner les P premiers bits du mot désigné par l'adresse complète et délivrer ces bits sur la sortie série de la mémoire, et - lire P bits suivants du mot désigné par l'adresse complète pendant la délivrance de P bits précédents et délivrer les P bits suivants sur la sortie série de la mémoire lorsque les P bits précédents sont délivrés. 2. Procédé selon la revendication 1, caractérisé en ce que la lecture de P bits suivants est effectuée comme la lecture des P premiers bits, en lisant simultanément P bits suivants des M mots de la mémoire ayant la même adresse partielle et en sélectionnant les P bits suivants du mot désigné par l'adresse complète. 3. Procédé selon l'une des revendications 1 et 2, applicable à une mémoire (21, MEM2) dans laquelle les cellules mémoire sont agencées en lignes de mot et en lignes de bit et les lignes de bit agencées en colonnes (COL0, COL,), caractérisé en ce qu'il comprend une étape consistant à prévoir dans la mémoire: - un décodeur d'adresse (BDEC1) agencé pour sélectionner simultanément, après application au décodeur d'une adresse complète, P lignes de bit de M colonnes différentes (COL0, COL,), et 42 2805653 - un bus d'interconnexion (RB) agencé pour relier chacune des P lignes de bit sélectionnées à un circuit de lecture (SA 0-SA7). 4. Procédé selon la revendication 3, caractérisé en ce que l'étape de lecture est effectuée en appliquant au décodeur l'adresse partielle reçue, et en balayant (SCAN1) sur les entrées d'adresse de poids faible du décodeur les 2N combinaisons possibles des N derniers bits d'adresse. 5. Procédé selon l'une des revendications 1 et 2, applicable à une mémoire (31, 41, MEM3, MEM4, SRAM) comprenant des cellules agencées en lignes de mot et en lignes de bit, une ligne de mot formant une page mémoire, caractérisé en ce qu'il comprend une étape préliminaire consistant à (tableau 2): - enregistrer M mots de même adresse partielle dans M sous-pages adjacentes d'une page mémoire, enregistrer chaque mot dans P groupes adjacents de cellules comprenant chacun K/P sous-groupes adjacents de cellules, K étant le nombre de bits de chaque mot, et - enregistrer des bits de rang j et j+l d'un mot dans des groupes de cellules adjacents, et des bits de rang j et j+P d'un mot dans des sous-groupes de cellules adjacents, de telle sorte que les mots sont repliés dans les sous- pages. 6. Procédé selon la revendication 5, caractérisé en ce que l'étape de lecture comprend: - une étape de présélection (BDEC2) consistant à sélectionner simultanément en lecture, dans chaque groupe de cellules de chaque sous-page de la mémoire (31, MEM3), toutes les cellules contenant les bits des M mots ayant la même adresse partielle, et 43 2805653 - une étape de sélection (MUX2) consistant à connecter à un circuit de lecture (SA7-SA0) les cellules contenant l'un des P bits visés de chacun des M mots. 7. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que P est égal à K/M, K étant le nombre de bits que comprennent les mots stockés dans la mémoire, M étant égal à 2N. 8. Procédé selon l'une des revendications 1 à 7, caractérisé en ce que N est égal à 1 et M égal à 2. 9. Procédé selon l'une des revendications 1 à 8, caractérisé en ce que les P premiers bits de chacun des mots lus simultanément dans la mémoire sont des bits de poids fort. 10. Mémoire en circuit intégré (MEM1-MEM4) à entrée (DIN) et sortie (DOUT) série, caractérisée en qu'elle comprend des moyens (BDEC1, RB, BDEC2, MUX2, BDEC3, MUX1, SA7-SA1) pour, sur réception d'une adresse partielle de lecture (Ais-A,) à laquelle il manque N bits de poids faible pour former une adresse complète: - lire simultanément les P premiers bits (b7- b4) de M mots de la mémoire ayant la même adresse partielle, - lorsque l'adresse reçue est complète, sélectionner les P premiers bits du mot désigné par l'adresse complète et délivrer ces bits sur la sortie série, et - lire P bits suivants (b3-b0) du mot désigné par l'adresse complète pendant la délivrance de P bits précédents et délivrer ces bits sur la sortie série lorsque les P bits précédents sont délivrés. 11. Mémoire selon la revendication 10, caractérisé en ce qu'elle comprend des moyens (MUX1) de sélection d'un groupe de P bits parmi M groupes de P bits lus 44 2805653 simultanément, recevant sur une entrée de commande les N bits de poids faible (A0) de l'adresse complète. 12. Mémoire (21, MEM2) selon l'une des revendications 10 et 11, comprenant des cellules mémoire agencées en lignes de mot et en lignes de bit, les lignes de bit étant agencées en colonnes (COL0, COL1), un décodeur d'adresse (BDEC1) pour sélectionner des lignes de bit et un bus d'interconnexion (RB) pour relier des lignes de bit sélectionnées à des circuits de lecture (SA7-SA0), caractérisée en ce que: - le décodeur d'adresse est agencé pour sélectionner simultanément P lignes de bit de M colonnes différentes de même adresse partielle, et - le bus d'interconnexion est agencé pour relier chacune des P lignes de bit sélectionnées à un circuit de lecture. 13. Mémoire selon la revendication 12, caractérisée en ce qu'elle comprend un circuit de balayage d'adresse (SCAN1) agencé pour balayer, pendant une opération de lecture d'un mot, les 2N combinaisons possibles des N bits de poids faible (A0) d'une adresse appliquée au décodeur d'adresse. 14. Mémoire (31, 41, MEM3, MEM4, SRAM) selon l'une des revendications 10 et 11, comprenant des cellules mémoire agencées en lignes de mot et en lignes de bit, une ligne de mot formant une page mémoire, caractérisée en ce qu'elle comprend des moyens d'entrelacement de bits agencés pour (tableau 2): - enregistrer M mots de même adresse partielle dans M sous-pages adjacentes d'une page mémoire, enregistrer chaque mot dans P groupes adjacents de cellules comprenant chacun K/P sous-groupes adjacents de cellules, K étant le nombre de bits de chaque mot, et 2805653 - enregistrer des bits de rang j et j+l d'un mot dans des groupes de cellules adjacents, et des bits de rang j et j+P d'un mot dans des sousgroupes de cellules adjacents, de telle sorte que les mots sont repliés dans les sous- pages. 15. Mémoire (31, MEM3) selon la revendication 14, comprenant un décodeur d'adresse (BDEC2) comprenant des interrupteurs (TS) de sélection de ligne de bit, un circuit (PGRC2) de programmation de la mémoire comprenant des bascules à verrouillage (LT) connectées en entrée à un bus de données (DB) comprenant K fils, caractérisé en ce que: - le circuit (PGRC2) de programmation comprend M fois K bascules à verrouillage (LT), les lignes de bit (BL) d'un même sous-groupe de cellules (SGP) sont reliées à une ligne commune (L) par l'intermédiaire d'interrupteurs de sélection (TS), - chaque ligne commune est connectée à la sortie d'une bascule à verrouillage (LT), et - les bascules à verrouillage (LTOO, LT40) connectées en sortie à des sous-groupes de cellules de même rang appartenant à des sous-pages différentes, sont connectées à un même fil (b7) du bus de données. 16. Mémoire selon la revendication 15, caractérisée en ce que le décodeur d'adresse (BDEC2) comprend des moyens d'inhibition (READ) en mode lecture de ses N entrées d'adresse de poids faible (A0), pour sélectionner simultanément toutes les lignes de bit correspondant aux bits de tous les mots de la mémoire ayant la même adresse partielle. 17. Mémoire selon la revendication 16, caractérisée en ce que les lignes communes des sousgroupes de cellules d'un même groupe de cellules sont reliées à un même circuit de lecture (SA7-SA0) par l'intermédiaire d'un circuit 46 2805653 multiplexeur (MUX2) agencé pour connecter au circuit de lecture une seule ligne commune à la fois, désignée par un signal (AX) de commande du circuit multiplexeur. 18. Mémoire selon la revendication 17, caractérisée en ce que le moyen de multiplexage (MUX2) est piloté par un circuit de balayage (SCAN2) agencé pour balayer au cours d'une opération de lecture d'un mot toutes les valeurs de multiplexage du signal de commande (AX), de telle sorte que les lignes communes de chaque sous-groupe d'un même groupe de cellules sont connectées au circuit de lecture les unes après les autres. 19. Mémoire (MEM4) selon l'une des revendications 10, 11, 14, comprenant un bloc mémoire (41) et des éléments périphériques au bloc mémoire, caractérisée en ce qu'elle comprend des moyens d'entrelacement de bits (SRAM) disposés entre l'entrée série (DIN) et l'entrée du bloc mémoire (41) et agencés pour présenter à l'entrée du bloc mémoire des mots composites comprenant M groupes de P bits de M différents mots binaires. 20. Mémoire selon l'une des revendications 10, 11, 14, 19, caractérisée en ce qu'elle comprend une mémoire tampon (SRAM) de type volatile dont la sortie est reliée à l'entrée du bloc mémoire (41), et des moyens (UC) pour enregistrer dans la mémoire tampon des données devant être enregistrées dans le bloc mémoire, puis enregistrer dans le bloc mémoire les données préalablement enregistrées dans la mémoire tampon. 21. Mémoire selon la revendication 20, caractérisée en ce qu'elle comprend des moyens (SCAN3, SSA7-SSA0) pour enregistrer dans la mémoire tampon des mots composites comprenant M groupes de P bits de M différents mots binaires reçus sous forme série. 47 2805653 22. Mémoire selon l'une des revendications 10 à 21, dans laquelle P est égal à K/M, K étant le nombre de bits que comprennent les mots stockés dans la mémoire, M étant égal à 2N. 23. Mémoire selon l'une des revendications 10 à 23, dans laquelle N est égal à 1 et M égal à 2.