Brevet FR2797734A1 — publié le 20010223

DISPOSITIF DE LECTURE DE CIRCUITS DETECTEURS DE RAYONNEMENT AGENCES MATRICE Domaine technique et art antérieur L'invention concerne un dispositif de lecture de circuit détecteur de rayonnement et un circuit détecteur de rayonnement comprenant un tel dispositif de lecture. Plus particulièrement, 1 invention concerne un dispositif de lecture de circuit détecteur de rayonnement agencé sous forme de matrice de détecteurs élémentaires. Les rayonnements détectés peuvent être, par exemple, des rayonnements aux longueurs d'ondes de l'infrarouge, du visible ou des rayons X. La lecture d'un circuit détecteur agencé sous forme d'une matrice de N lignes par M colonnes de détecteurs élémentaires s'effectue par balayage, ligne par ligne ou colonne par colonne. La figure 1 représente dispositif de lecture ligne par ligne de l'art antérieur. Le dispositif de lecture comprend N x M détecteurs Aij (i=1, . . . , N ; j- , . . ., M) , N x M points élémentaires Pij, M bus colonne BCj M amplificateurs de charges Aj et un circuit de multiplexage MX. Chaque point élémentaire Pij comprend transistor Tp pour adapter l'impédance du détecteur dij au circuit de lecture, un transistor Tc d'intégration et un transistor Ta d'adressage. Le détecteur Aij est, par exemple, un détecteur photovoltaïque de type N sur substrat P. Le transistor Tp est un transistor NMOS monté en grille commune et dont la source et le drain sont respectivement connectés au détecteur et à la source du transistor NMOS d'intégration Tc Ce principe de couplage d'un détecteur photovoltaïque à circuit de lecture est très classique et est souvent désigné par "injection directe" dans la littérature. Il en existe de nombreuses variantes destinées principalement à diminuer l'impédance d'entrée et/ou à augmenter l'impédance de sortie. Un signal d horloge HP est appliqué à la grille de tous les transistors Tp. La fonction d'intégration est ici réalisée au moyen d'un transistor NMOS Tc dont la source et le drain sont reliés, d une part, au drain du transistor Tp et, d'autre part, à la diode d'entrée du transistor NMOS d'adressage Ta. Dans certains cas, la source et le drain de Tc peuvent être court-circuités. Un même signal d'horloge HCi (i=1, ..., N) est appliqué sur la grille de tous les transistors Tc d'une même ligne. Chaque ligne du circuit de lecture est attaquée par un signal d'horloge HCi différent. Le transistor NMOS d'adressage Ta est monté en interrupteur entre drain du transistor Tc et la connexion au bus colonne BCj. Un même signal d'horloge HAi (i=1, ..., N) est appliqué sur la grille des transistors Ta d'une même ligne. Chaque ligne du circuit de lecture est attaquée par un signal d'horloge HAi différent. L'amplificateur de charges Aj (j=1, ..., M) comprend un amplificateur différentiel AC, une capacité Ca et un transistor Tr. Le bus colonne BCj relie la sortie du point élémentaire Pij- à l'entrée inverseuse de l'amplificateur différentiel AC dont l'entrée non-inverseuse est reliée à une alimentation Vref. La capacité Ca et le transistor Tr sont montés en parallèle entre l'entrée inverseuse et la sortie de l'amplificateur différentiel AC. La capacité Ca est une capacité de contre-réaction et le transistor Tr est utilisé comme interrupteur pour réinitialiser la capacité Ca entre la lecture de deux lignes consécutives. La grille du transistor Tr est pilotée par un signal d'horloge HR. Une tension Vj est recueillie sortie de l'amplificateur différentiel AC. Les paquets de charges des points élémentaires Pij d'une meure ligne de rang i sont convertis simultanément en tension par l'ensemble des amplificateurs de charges Aj placés à l'extrémité des bus colonne. Les tensions Vj recueillies en sortie des amplificateurs de charges sont appliquées sur les différentes entrées d'un multiplexeur en tension MX à M entrées et sortie. La tension VS recueillie en sortie du multiplexeur MX prend alors pour valeur les valeurs successives des tensions Vj (j=1, ... , M). Lorsqu une conversion charges-tension relative à une ligne de détecteurs a été effectuée, les amplificateurs de charges sont réinitialisés afin de permettre la conversion charges-tension d'une ligne suivante. Un inconvénient d'une structure telle que décrite '-dessus est de générer un niveau élevé de bruit. densités spectrales de tension de bruit des transistors MOS sont proportionnelles à l'inverse de leur transconductance, laquelle diminue quand le courant drain diminue. Or, le fonctionnement simultané de l'ensemble des amplificateurs de charges impose un faible courant de fonctionnement afin de ne augmenter de manière rédhibitoire la consommation globale du circuit de lecture. Cette faible valeur courant de fonctionnement entraîne alors des valeurs de tension équivalente de bruit élevées. Par ailleurs, un amplificateur de charges a une tension de bruit intrinsèque en entrée fortement amplifiée en sortie pour les fréquences inférieures ou situées dans, la bande passante de l'amplificateur. Un facteur d'amplification du bruit est donné par formule suivante Cin est une capacité parasite ramenée sur l'entrée inverseuse de l'amplificateur de charges, et Ca est la capacité de l'amplificateur de conversion charges/tension. capacité parasite Cin est proportionnelle nombre de lignes de la matrice de détecteurs ainsi qu'au qui sépare deux détecteurs d'une même ligne et la capacité Ca est liée à la charge maximale intégrable dans un point élémentaire. Par ailleurs, courant de fonctionnement des amplificateurs de charges est limité par la consommation imposée au circuit. I1 s'ensuit que le niveau de bruit du circuit de lecture est fonction de paramètres imposés par cahier des charges. C'est en particulier le cas d' composant de grande complexité comprenant, par exemple x 480 points élémentaires, pour lequel la puissance dissipée par les amplificateurs de charges est une des sources principales de consommation. Il n'est donc pas possible, selon l'art connu, de réaliser des dispositifs de lecture de grand format ayant de bonnes performances en bruit. L'invention ne présente pas les inconvénients mentionnés ci-dessus. En effet, l'invention concerne un dispositif de lecture de circuit détecteur de rayonnement constitue une matrice de détecteurs élémentaires sous la forme d'une matrice de N lignes par M colonnes, le dispositif lecture comprenant un ensemble de points élémentaires, chaque point élémentaire étant associé à un détecteur élémentaire pour stocker les charges détectées par le détecteur élémentaire, et - des moyens de conversion des charges stockées dans chaque point élémentaire, chaque point élémentaire comprenant des moyens d'adressage pour adresser les, charges contenues dans chaque point élémentaire vers les moyens de conversion. Le dispositif de lecture comprend des moyens stockage intermédiaire pour stocker les charges adressées issues de chaque point élémentaire et des moyens de transfert pour transférer séquentiellement, vers les moyens de conversion, les charges stockées dans les moyens de stockage intermédiaire. L'invention concerne également un circuit détecteur de rayonnement comprenant une matrice de détecteurs élémentaires et un dispositif de lecture pour lire charges détectées par les détecteurs élémentaires. La matrice de détecteurs élémentaires comprend k matrices élémentaires de Nk lignes et Mk colonnes, k etant un nombre entier supérieur ou égal à 1, le dispositif de lecture comprenant k dispositifs de lecture élémentaires, chaque dispositif de lecture élémentaire etant un dispositif selon l'invention tel que ci-dessus pour lire les charges détectées par une matrice élémentaire. L'invention permet avantageusement de n'utiliser un seul amplificateur de charges pour lire plusieurs points élémentaires agencés en matrice. Il est alors possible d'augmenter le courant de fonctionnement de l'amplificateur de charges sans entraîner une consommation trop élevée du dispositif de lecture. Outre 'amélioration des performances de bruit du dispositif de lecture, l'augmentation du courant de fonctionnement entraîne également une amélioration de différentes caractéristiques de l'amplificateur de charges telles que, par exemple, la bande passante ou encore la vitesse de balayage. L'amplificateur de charges est généralement implanté en périphérie de la matrice de points élémentaires. Avantageusement, selon l'invention, la géométrie des transistors MOS utilisés et l'architecture de l'amplificateur de charges peuvent être optimisées en bruit sans contraintes dimensionnelles lors de l'implantation. En particulier l'invention n'est pas limitée à une direction d'implantation comme c'est le cas selon l' antérieur. Du fait de la minimisation du nombre et de la complexité des blocs fonctionnels périphériques de la matrice de détecteurs, le rendement technologique de fabrication d'un dispositif de lecture selon l'invention se trouve grandement amélioré. Par ailleurs, la lecture des charges étant effectuée par un amplificateur unique, la mise en forme des paquets de charges lus s'effectue sans dispersions. Brève description des figures 'autres caractéristiques et avantages de l'invention apparaîtront à la lecture d'un mode de réalisation préférentiel de l'invention fait en référence aux figures ci-annexées parmi lesquelles La figure 1 représente un dispositif de lecture de circuit détecteur de rayonnement selon l'art antérieur, - la figure 2 représente un dispositif lecture de circuit détecteur de rayonnement selon l'invention, - la figure 3 représente un chronogramme lecture de deux points élémentaires successifs d' même ligne de matrice de points élémentaires selon l'invention. Description détaillée de modes de mise en oeuvre de l'invention Sur toutes les figures, les mêmes repères désignent les mêmes éléments. figure 1 a été décrite précédemment, il est donc inutile d'y revenir. figure 2 représente un dispositif lecture de circuit détecteur de rayonnement selon l'invention, dispositif de lecture comprend également un ensemble N x M points élémentaires Pij (i=1 ..., N ; j=1, ... M) et M bus colonne BCj. Les points élémentaires Pij sont, par exemple, identiques aux points élémentaires représentés en figure 1. L'extrémité de chacun des M bus colonnes BCj est reliée à une entrée d'un multiplexeur MUX de M entrées vers une sortie. Le multiplexeur MUX comprend M interrupteurs I1, .... IM et une capacité parasite de sortie CmuX. Une première borne de chaque interrupteur Ij constitue une entrée du multiplexeur MUX. Les deuxièmes bornes M interrupteurs Ij sont reliées entre elles et constituent la sortie du multiplexeur MUX. La capacité parasite Cmux est située entre la sortie du multiplexeur MUX et la masse du dispositif. La sortie du multiplexeur MUX est reliée à un amplificateur de charges AP. L'amplificateur de charges AP comprend un amplificateur à entrée différentielle AC tel que décrit précédemment en figure 1, un condensateur de contre-réaction et un dispositif Tr, par exemple un transistor, pour réinitialiser le condensateur de contre-réaction. La capacité CTIp, du condensateur de contre-réaction est égale ' la charge maximum à lire issue d'un point élémentaire (QPij) divisée par l'excursion de la tension sortie de l'amplificateur (4V) Chaque bus BCj présente une capacité parasite de CBj . Les caractéristiques de l'amplificateur différentiel (bande passante, gain, vitesse de balayage, ... ) permettent de maintenir à potentiel constant la capacité parasite de sortie du multiplexeur C= et la capacité parasite de chaque bus colonne CBj. La capacité parasite du multiplexeur étant reliée à l'entrée inverseuse de l'amplificateur de charges, elle est en effet maintenue en permanence au potentiel de référence Vref appliquée sur l'entrée non inverseuse de l'amplificateur de charges. Avantageusement, la capacité parasite de bus CBj constitue un réservoir temporaire pour les charges détectées par un détecteur Aij. La figure 3 représente un chronogramme de lecture de deux points élémentaires successifs d'une même ligne de matrice de points élémentaires selon l'invention. La prise d'image synchrone est gérée par l'horloge HP commune à tous les points élémentaires. La quantité de charges QPij intégrées dans le point élémentaire Pij est donnée par l'équation suivante QPij=Idij x Tp, ' Idij est le courant dans le détecteur Aij et le temps de pose. La lecture des paquets de charges des points elémentaires s'effectue ligne par ligne à l'aide des horloges ligne HCi et HAi. Les stimuli HCi HAi propres à la ligne de rang i sont tels qu'à la de la lecture de la ligne tous les transistors de stockage Tc de chaque point élémentaire de la ligne sont vides charges et réinitialisés pour la prise 'image suivante. L'amplificateur de charges est réalisé à partir 'un amplificateur différentiel à courant d'entrée nul dont les caractéristiques (bande passante, gain, vitesse de balayage, ...) sont telles qu'elles lui permettent de maintenir à un potentiel constant la capacité parasite de sortie Cmux du multiplexeur et la capacité parasite de chaque bus colonne CBj. La capacité parasite de sortie Cmux du multiplexeur MUX est reliée à l'entrée inverseuse de l'amplificateur de charges dont l'entrée non-inverseuse est reliée à la tension Vref. La tension aux bornes de la capacité CmuX donc égale à Vref. Les conditions initiales du dispositif de lecture peuvent s'énoncer comme suit - M bus colonne de la matrice sont maintenus au potentiel vref par l'intermédiaire de leur capacité parasite respective CBj (j =1, 2, ..., M), - le multiplexeur n'adresse aucune colonne vers l'amplificateur de charges, - le condensateur CTIA de l'amplificateur de charges est réinitialisé par le dispositif Tr. La différence de potentiel aux bornes de CTIA est nulle et donc la tension de sortie Vs de l'amplificateur de charges vérifie la relation Vs=Vref. Sous l'action des signaux d'horloge HAi et HCi, les points élémentaires Pij de la ligne rang i sont vidés de leurs charges. Le paquet de charges QPij de chaque point élémentaire Pij (j=1, 2, ... M) est ainsi transféré aux bornes de la capacité parasite CBj. transfert de charges dure de 'instant T2 à l'instant T3. L'instant T2 est l'instant où débute le transfert des charges hors du point élémentaire. 'instant T3 est l'instant ou le signal d'horloge HCi atteint la valeur 0 volt. L'instant T3 est par conséquent l'instant où tous les points élémentaires de la ligne i sont vides de toute charge. L'instant T2, associé à un point élémentaire, arrive d'autant plus tôt que la charge stockée dans ce point élémentaire est importante. Sur la figure 3, l'instant T2 associé au point élémentaire Pij devance l'instant T'2 associé au point élémentaire Pij+1 car, selon l'exemple choisi, la quantité de charges Qpij est plus elevée que la quantité de charges Qpij+1. A l'extrême, si un point élémentaire est rempli de la quantité de charge maximale qu'il est capable de stocker, l'instant T2 sera identique à 1 instant T1 qui correspond au démarrage de la décroissance du signal de l'horloge HCi. A 'instant T3, la tension VBj aux bornes de capacité peut ainsi s'écrire VBj=Vre f -AVBi avec Afin de ne pas perdre l'information stockee sous forme de paquet de charges aux bornes de la capacité CBj, il faut maintenir en polarisation inverse les diodes de grille des transistors d'adressage Ta. relation suivante doit alors être vérifiée VBj > 0 Le potentiel de référence doit alors vérifier la relation ci-dessous Toutefois, pour ne pas trop augmenter Vref, peut être avantageux de rajouter des dispositifs supplémentaires qui permettent d'augmenter CBj, par exemple par implantation de condensateurs entre le bus BCj et la masse du dispositif de lecture. Sous l'action d'une commande K, lors de la conversion du paquet de charges de la colonne de rang j, l'interrupteur Ij du multiplexeur MUX est fermé (instant TS). La capacité CBj est alors électriquement reliée à l'entrée non-inverseuse de l'amplificateur de charges qui est maintenue au potentiel de référence Vref. Ceci a pour effet de réinitialiser la capacité parasite au potentiel Vref et donc de transférer le paquet de charges QPij dans la capacité CTIp, de l'amplificateur de charges AP. l'instant T5 où l'interrupteur Ij est fermé, la tension de sortie Vs de l'amplificateur de charges est égale à Vref. De l'instant T5 à l'instant T6, la tension Vs évolue de la valeur Vref à la valeur Vref+,AVsij où OVsij est égal à QPij/CTIA. capacité parasite CBj du bus colonne de rang j, de même que 1â capacité de sortie CMUX du multiplexeur MUX n'interviennent pas dans la fonction de transfert de la charge QPij. Avantageusement l'architecture proposée selon l'invention conserve charge transférée. Parallèlement à la variation de la tension sortie Vs, la tension VBj aux bornes de la capacité de bus CBj évolue de Vref-AVBj à Vref. La capacité de CBj est alors prête à stocker un paquet de charges associé a un autre point élémentaire de la colonne rang j, par exemple le point Pi+lj. La tension de sortie Vs conserve la valeur Vref + AVsij entre les instants T6 et T 7 , l'instant T -7 étant l'instant où le signal d'horloge HR applique au dispositif Tr une impulsion pour réinitialiser capacité CTIA. Pendant la durée de l'impulsion, entre les instants T 7 et T8, la tension de sortie Vs évolue la valeur Vref+Vsij à la valeur Vref. La conversion du paquet de charges QPij+l point élémentaire Pij+1 stocké aux bornes de la capacité CBj+1 peut alors débuter (cf. instants T9, Tlo, T11 et T12 sur la f figure 3) . La conversion par l'amplificateur de charges d'un premier paquet de charges d'une ligne peut débuter dès le début du transfert l'ensemble des paquets de charges de la ligne. Le dispositif de lecture selon l'invention comprend un seul amplificateur de charges pour lire, ligne par ligne, un ensemble de N x M détecteurs élémentaires. L'invention concerne également un dispositif de lecture de matrice comprenant plusieurs amplificateurs de charges, chaque amplificateur de charges étant associé à une matrice élémentaire. Avantageusement, nombre d'amplificateurs de charges peut alors être optimisé en fonction du cahier des charges du circuit de lecture. Une telle architecture trouve une application particulièrement intéressante dans le des matrices de grandes dimensions telles que par exemple les matrices 1000 x 1000. Le nombre d'amplificateurs de charges peut ainsi, par exemple, être doublé. Dans ce cas, les amplificateurs de charges sont utilisés par paire, en parallèle, et convertissent les paquets de charges en alternance. Selon un perfectionnement de l'invention, les différents bus colonne Bj, (j=1, 2, ..., M) sont réinitialisés au potentiel Vref à l'aide d'un dispositif de réinitialisation prévu à cette fin. Au moment voulu, la tension Vref est alors appliquée directement aux bus colonne Bj. Selon l'invention, il est possible d'augmenter de plusieurs dizaines de fois la valeur du courant de polarisation de l'amplificateur de charges par rapport à 'art antérieur. Cette augmentation de courant associée à une implantation optimisée sans contrainte de place, permet une très importante réduction de tension équivalente de bruit ramenée en entrée l'amplificateur de charges (réduction typiquement d' facteur 5 à 10). Selon les modes de réalisation de l'invention décrits ci-dessus, chaque point élémentaire Pij comprend un transistor Tp d'adaptation d'impédance, un transistor Tc d'intégration de charges et un transistor Ta adressage. De façon plus générale, l'invention concerne tout type de point élémentaire comprenant un dispositif d'adaptation d'impédance, un dispositif d'intégration et un dispositif d'adressage. REVENDICATIONS 1. Dispositif de lecture de circuit détecteur de rayonnement constitué d'une matrice détecteurs élémentaires (Aij) sous la forme d'une matrice de N lignes par M colonnes, le dispositif de lecture comprenant - un ensemble de points élémentaires), chaque point élémentaire (Pij) étant associé à un détecteur élémentaire (Dij) pour stocker les charges détectées par le détecteur élémentaire (Aij), et - des moyens de conversion (AP) des charges stockées dans chaque point élémentaire (Pij), chaque point élémentaire comprenant des moyens d'adressage (Ta) pour adresser les charges contenues dans chaque point élémentaire (Pij) vers les moyens de conversion (AP), caractérisé en ce que le dispositif de lecture comprend des moyens de stockage intermédiaire (CBj) pour stocker les charges adressées issues de chaque point élémentaire (Pij) et des moyens de transfert (MUX) pour transférer séquentiel lement, vers les moyens de conversion, les charges stockées dans les moyens de stockage intermédiaire (CBj). 2. Dispositif de lecture de circuit détecteur de rayonnement selon la revendication 1, caractérisé en que les moyens de stockage intermédiaire (CBj) sont constitués de la capacité parasite d'un bus colonne (Bcj) qui relie entre eux les différents points élémentaires d'une même colonne de détecteurs élémentaires (Aij) et en ce que les moyens de transfert (MUX) sont constitués d'un multiplexeur ayant M entrées et une sortie. 3. Dispositif de lecture de circuit détecteur de rayonnement selon la revendication 2, caractérisé en ce que moyens de conversion (AP) sont constitués d'un amplificateur de charges (AP) dont l'entrée est reliée à sortie du multiplexeur (MUX). 4. Dispositif de lecture de circuit détecteur de rayonnement selon la revendication 3, caractérise en ce que 1 amplificateur de charges comprend - un amplificateur différentiel ayant une entrée inverseuse (-), une entrée non inverséuse (+) et une sortie, - une capacité de contre-réaction (CTIA) ayant une premiere borne reliée à l'entrée inverseuse et une deuxième borne reliée à la sortie de l'amplificateur différentiel, et - un dispositif de réinitialisation (Tr) de la capacité de contre-réaction (CTIA) ayant une première borne reliée a l'entrée inverseuse et une deuxième borne reliée à la sortie de l'amplificateur différentiel, l'entrée inverseuse (-) constituant l'entrée de l'amplificateur de charges et l'entrée non inverseuse étant reliée à une tension de référence (Vref). . Dispositif de lecture de circuit détecteur de rayonnement selon la revendication 2, caractérise en ce qu' comprend un dispositif pour réinitialiser les différents bus colonne (Bj) à la tension de référence (Vref). . Circuit détecteur de rayonnement comprenant une matrice de détecteurs élémentaires (Aij) et un dispositif de lecture pour lire les charges détectées par les détecteurs élémentaires, caractérisé en ce que la matrice de détecteurs élémentaires comprend k matrices élémentaires de Nk lignes et Mk colonnes, k étant un nombre entier supérieur ou égal à 1, le dispositif de lecture comprenant k dispositifs de lecture élémentaires, chaque dispositif de lecture élémentaire étant un dispositif selon l'une quelconque des revendications 1 à 5 pour lire les charges détectées par une matrice élémentaire.