Brevet FR2802337A1 — publié le 20010615

PROCEDE D'INTERCONNEXION DE CIRCUITS INTEGRES La présente invention concerne les techniques d'interconnexion des circuits intégrés, et plus particulièrement les techniques d'interconnexion directe empilement de plaquettes de circuits intégres. Depuis l'apparition des circuits intégrés sur plaquettes silicium, les méthodes d'interconnexion circuits intégrés ont fait l'objet de nombreuses recherches et développements. Rappelons qu'un circuit intégré se présente sous la forme d'une plaquette de silicium de faibles dimensions (ou puce de silicium) qui présente sur sa face avant une région de circuit intégré et des plages de contact reliées électriquement à la région de circuit intégré. Dans de nombreuses réalisations, les plaquettes circuits intégrés sont enfermées dans des boîtiers pourvus de broches métalliques et leur interconnexion est assurée par des planches de circuits imprimés comportant plages métallisées sur lesquelles sont soudées les broches des boîtiers. inconvénient de cette technique d'interconnexion est qu'elle conduit à réaliser des systèmes électroniques encombrants malgré les divers progrès réalisés dans le domaine des circuits imprimés. On a ainsi développé, parallèlement, des techniques de montage direct de circuits intégrés sur un support d'interconnexion, pour les applications où un haut niveau d'intégration est nécessaire. La figure 2 représente schématiquement une première technique classique de report d'une plaquette de circuit intégré 1 sur un support d'interconnexion 10, dite "flip chip" ("puce l'envers") . La plaquette 1 est montée "à l'envers" sur le support 10, sa face active 2 étant orientée vers le bas. Les plages de contact 3 de la plaquette sont directement fixées sur des plages métallisées 11 du support d'interconnexion 10 au moyen d'un alliage fusible comme de l'étain-plomb ou une colle électriquement conductrice, formant des protubérances ("bumps") à la surface des plages de contact 3. Le support d'interconnexion 10 peut être une planche de circuit imprimé ou un support de plus faible encombrement comme un circuit hybride couches épaisses ("thick film") ou un circuit couches minces ("thin film") sur substrat de céramique (A1203) - La figure 2 représente schématiquement une deuxième technique classique de montage d'une plaquette de circuit intégré 20 sur un support d'interconnexion 10, dite "chip and wire" ("puce et fil") . La plaquette de silicium 20 est montée cette fois "à l'endroit" et ses plages de contact 21 sont reliées à des plages métallisées 11 du support d'interconnexion 10 par câblage ultrasonique ("ultrasonic wire bonding"), c'est-à-dire au moyen de fils métalliques 22 soudés aux ultrasons. Toutefois, comme une plaquette de circuit intégré présente une surface importante au regard de son épaisseur, la recherche d'une intégration encore plus poussée a conduit l'homme de l'art à envisager le concept "d'empilement de circuits intégrés". A titre d'exemple, la figure 3 représente un empilement de deux plaquettes de circuits intégrés 20, 30 ayant leurs faces actives orientées vers le haut. Les plages de contact 21, 31 de chaque plaquette 20, 30 sont, comme dans le montage précédent, connectés à des plages métallisées Il du support d'interconnexion 10 par des fils métalliques 22. Cette technique trouve vite ses limites au-delà de deux, voire trois circuits intégrés empiles, en raison du profil en "marches d'escalier" que doit présenter l'assemblage. En effet, la plaquette 30 doit être d'une surface inférieure à celle de la plaquette 20, afin de ne pas masquer les contacts 21 de cette dernière. De plus, le fait que les contacts 31 de la plaquette supérieure se trouvent à une plus grande distance des plages 11 du support d'interconnexion 10 rend les opérations de câblage plus délicates. Les boucles de fils 22 sont plus longues et plus fragiles et de nombreuses difficultés apparaissent dans le cadre d'une production industrielle. La figure 4 représente une technique récente empilement de plusieurs circuits intégrés, qui présente l'avantage d'être reproductible à l'échelle industrielle sans problemes rédhibitoires de fiabilité. Chaque plaquette de circuit intégré 40 est agencée dans un microboîtier 45 constitué par un cadre en polyimide 46 rempli de résine 47. connexion électrique des plaquettes circuits intégrés 40 est assurée par des conducteurs plats 48 ("leads") se prolongeant à l'extérieur des microboîtiers 45 pour former des pattes métalliques 49 faibles dimensions. Les pattes 49 de même rang des microboitiers 45 sont soudées ensemble, à leurs extrémités aux plages métallisées 11 d'un support d'interconnexion En pratique, l'épaisseur totale de l'empilement de quatre circuits intégrés représenté sur la figure 4 excède pas 0,5 millimètre, les plaquettes 40 étant d'une épaisseur de l'ordre de 30 à 50 micromètres et les microboîtiers 45 d'une épaisseur de l'ordre de 100 micromètres. Notons qu'une telle technique d'empilement n'est devenue possible qu'en raison des récents progrès réalisés dans le domaine des techniques d'amincissement des plaquettes de silicium. Les plaquettes de silicium présentent en effet une épaisseur initiale de plusieurs centaines de micrometres au moment où les circuits intégrés y sont implantés (à ce stade, on les appelle des "wafers") et sont ensuite amincies à partir de leur face arrière par des procédés dits de "backlapping" combinant gravure chimique et l'abrasion mécanique, avant d'être découpées en plaquettes individuelles de circuits intégrés. A l'heure actuelle, on arrive à amincir des plaquettes de silicium jusqu'à 30 à 50 micromètres et il n'est pas douteux que cette épaisseur soit encore réduite à l'avenir. Malgré le haut degré d'intégration qu'offre l'empilement qui vient d'être décrit, les microboîtiers 45 en polyimide s'avère d'un prix de revient non négligeable et leur fabrication nécessite un savoir-faire et un outillage industriel important. L'objectif de la présente invention est de prévoir une solution alternative pour empiler des plaquettes de silicium, qui présente l'avantage d'être simple et qui puisse être mise en ceuvre au moyen des techniques conventionnelles de report de puces sur un support d'interconnexion, notamment la technique "flip chip" précédemment évoquée. Plus particulièrement, un objectif de la présente invention est de prévoir un moyen permettant d'interconnecter des circuits intégrés empilés. Pour atteindre cet objectif, la présente invention repose sur idée simple mais non moins inventive dans son application aux plaquettes de circuits intégrés, qui est de prévoir des plaquettes de circuits intégrés comportant des contacts en face arrière reliés électriquement par des traversées conductrices aux régions de circuits intégrés en face avant. De telles traversées conductrices permettent de connecter directement la face arrière d'une plaquette de silicium à la face avant d'une autre plaquette ou de connecter la face arrière d'une plaquette de silicium à des plages métallisées d'un support d'interconnexion. Toutefois, la réalisation de traversées dans une plaquette de silicium d'une épaisseur plusieurs centaines micromètre est une opération rédhibitoire sur le plan technique. Ainsi, la présente invention prévoit tout d'abord un procédé de fabrication de traversées conductrices dans une plaquette de silicium, comprenant étapes consistant a réaliser des cuvettes d'une profondeur déterminée sur la face avant de la plaquette de silicium ; déposer sur les parois des cuvettes un matériau électriquement isolant ; déposer au moins un matériau électriquement conducteur sur les parois isolées des cuvettes, et amincir la plaquette de silicium, par abrasion chimique et/ou mécanique de sa face arrière, jusqu'à atteindre le matériau conducteur déposé dans les cuvettes. Selon un mode de réalisation, l'étape de dépôt sur les parois des cuvettes d'un matériau conducteur comprend une étape de remplissage des cuvettes avec au moins un matériau conducteur. Selon un mode de réalisation, les cuvettes sont réalisées avant l'implantation d'une région de circuit intégré sur la plaquette de silicium. Selon un mode de réalisation, les cuvettes sont réalisées après l'implantation d'une région de circuit intégré sur la plaquette de silicium. Selon un mode de réalisation, il est prévu une étape consistant à déposer sur la face arrière de la plaquette au moins une couche d'un matériau électriquement isolant, et une étape consistant à réaliser sur la face arrière des plages de contact connectées aux traversées conductrices. Selon mode de réalisation, il est prévu une étape de découpe de la plaquette de silicium en passant par le milieu traversées conductrices pour obtenir au moins une plaquette de silicium comportant des traversées conductrices sectionnées selon leur axe longitudinal, longeant flancs de la plaquette. La présente invention prévoit également un procédé pour interconnecter au moins deux plaquettes de circuits intégrés comprenant les étapes consistant à prévoir une plaquette de circuit intégré comprenant des contacts en face arriere reliés électriquement à une région de circuit intégré en face avant par des traversées conductrices traversant la plaquette de part en part, et souder coller les contacts en face arriere de la plaquette à des contacts en face avant d' autre plaquette de silicium. Selon un mode de réalisation, les traversées conductrices comprennent des orifices pratiqués dans la plaquette de silicium, une couche électriquement isolante recouvrant les parois de l'orifice, et au moins un matériau électriquement conducteur recouvrant les parois isolées de l'orifice ou remplissant entièrement l'orifice. Selon un mode de réalisation, les traversées conductrices sont sectionnées selon leur axe longitudinal longent les flancs des plaquettes. La présente invention concerne également une plaquette de silicium comportant une région de circuit intégré implantée sur sa face avant, des traversées conductrices connectees à la région de circuit intégré, traversant la plaquette de part en part et débouchant sur sa face arrière Selon mode de réalisation, une traversée conductrice comprend un orifice traversant la plaquette de silicium, une couche électriquement isolante recouvrant les parois de l'orifice, et au moins un matériau électriquement conducteur recouvrant les parois isolées de l'orifice ou remplissant entièrement l'orifice. Selon un mode de réalisation, la plaquette comprend sur sa face arrière des contacts isolés électriquement de la plaquette et reliés électriquement à des traversées conductrices. Selon un mode de réalisation, la plaquette comprend en outre des traversées conductrices qui ne sont pas connectées à la région de circuit intégré. Selon un mode de réalisation, la plaquette comprend des traversées conductrices sectionnées selon leur axe longitudinal, longeant les flancs de la plaquette. La présente invention prévoit également un assemblage plaquettes de silicium comprenant au moins un empilement de deux plaquettes de silicium, chaque plaquette comprenant une région de circuit intégré en face avant des contacts soudés ou collés à des contacts de l'autre plaquette, dans lequel au moins une plaquette comprend des contacts en face arrière et des traversées conductrices traversant la plaquette de part en part reliant électriquement les contacts en face arrière à la région de circuit intégré. Selon un mode de réalisation, les contacts en face arrière d'une plaquette sont soudés ou colles à des contacts en face avant de l'autre plaquette de silicium. Selon un mode de réalisation, des traversées conductrices comprennent des orifices pratiqués dans la plaquette de silicium, une couche électriquement isolante recouvrant les parois de l'orifice, et au moins un matériau électriquement conducteur recouvrant les parois isolées de l'orifice ou remplissant entièrement l'orifice. Selon un mode de réalisation, au moins une plaquette de silicium comporte au moins une traversée conductrice qui n'est pas connectée à sa région de circuit intégré. Selon un mode de réalisation, au moins une plaquette comprend des traversées conductrices sectionnees selon leur axe longitudinal, longeant les flancs de la plaquette. Ces objets, caractéristiques ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un procédé de fabrication de traversées conductrices selon l'invention et de diverses variantes de ce procédé, ainsi que d'exemples d'assemblages de circuits intégrés selon l'invention, en relation avec les figures jointes parmi lesquelles : les figures 1 à 4 précédemment décrites illustrent des méthodes classiques d'interconnexion de circuits intégrés, les figures 5A à 5E sont des vues en coupe d'une plaquette de silicium illustrant un procédé de fabrication de traversées conductrices selon l'invention, les figures 6A à 6D illustrent une variante de réalisation de certaines étapes du procédé des figures 5A a 5E, - les figures 7 à 8A, 9 à 13 sont des vues en coupe de plaquettes de silicium représentant diverses variantes réalisation de traversées conductrices selon l'invention figure 8B représente la face arrière d'une plaquette de silicium vue en coupe sur la figure 8A, figures 14, 15 sont des vues en coupe schématique d'assemblages de circuits intégrés selon l'invention, figures 16A et 16B représentent par une vue en perspective et une vue de dessus une plaquette de circuit intégré comprenant des traversées conductrices selon l'invention agencées sur les bords de la plaquette, figure 17 est le schéma électrique d'un circuit électronique comprenant des circuits intégrés devant être interconnectés, figures 18A à 18D illustrent un procédé d'interconnexion selon l'invention des circuits intégrés de figure 17, et - les figures 19A à 19D illustrent un procédé de fabrication de cuvettes dans une plaquette de silicium gravure anisotrope. figures 5A à 5E sont des vues en coupe partielle d'une plaquette de silicium et illustrent un procédé de fabrication de traversées conductrices selon l'invention. A 'étape représentée sur la figure 5A, on commence réaliser des cuvettes 60 d'une profondeur déterminée dans plaquette vierge de silicium monocristallin appelée communément un "wafer" et destinée à recevoir circuits intégrés. Le wafer 50 présente une épaisseur standard de plusieurs centaines de micromètres, exemple 700 micromètres pour un wafer d'un diamètre de 6 pouces (15,24 cm). Les cuvettes 60 sont pratiquées sur profondeur de l'ordre de 30 à 150 micromètres selon l'épaisseur finale du wafer 50 visée au terme d'une étape d'amincissement décrite plus loin. Les cuvettes 60 sont pratiquées par gravure isotrope ou anisotrope du silicium ou par tout autre procédé connu permettant de réaliser des trous borgnes à la surface d'une plaquette de silicium, notamment les procédés de gravure au plasma ou au laser. Il doit être noté que sur les figures 5A à 5E et les figures 7 à 13 décrites plus loin, les cuvettes sont représentées avec des parois inclinées en raison dl gravure anisotrope du silicium. Toutefois, ces cuvettes pourraient également présenter des parois droites ou des parois de forme irrégulière selon la technique de gravure choisie. Un procédé de gravure anisotrope au moyen d'une solution de potasse sera decrit à titre d'exemple dans les dernières pages de la présente demande. Comme illustré en figure 5B, diverses régions de circuits integrés 51 sont ensuite réalisées de façon collective sur la face avant du wafer 50, par implantation/diffusion de dopants, dépôt et gravure de couches d'oxyde, de silicium polycristallin ... (une seule région 51 étant partiellement représentée sur la figure). Les régions de circuits intégrés 51 comprennent divers composants électroniques ou électriques, comme des transistors, des résistances, des capacités, des pistes conductrices ... Les étapes d'implantation des régions 51 sont soi classiques et ne seront pas décrites ici dans un souci de simplicité. La présence des cuvettes 60 n'implique aucune modification sensible des masques de gravure et de diffusion. Au cours de la fabrication des régions 51, on dépose à la surface du wafer 50 une couche électriquement isolante 61 qui s'étend depuis les circuits intégrés 51 jusqu'à l'intérieur des cuvettes 60 et isole les parois ces dernières. Le matériau 51 est classiquement de l'oxyde de silicium Si02 ou tout autre oxyde ou isolant connu, par exemple de l'oxynitrure de silicium SiON. Egalement, on dépose et on grave une couche de matériau conducteur 62 comme de l'aluminium ou du cuivre, qui s'étend depuis les régions de circuits intégrés 51 jusqu'aux cuvettes 60 et recouvre les parois isolées de ces dernières. Dans les parties s'étendant entre les circuits intégrés 51 et cuvettes 60, la couche conductrice 62 est gravée pour former pistes conductrices ou des tronçons conducteurs reliantélectriquement les cuvettes 60 à entrées/sorties des régions de circuits intégrés 51. Ainsi, wafer 50 représenté sur la figure 5B est semblable à un wafer classique, à la différence près que les contacts réalisés classiquement à la périphérie des régions circuit intégré Si prennent ici la forme de cuvettes conductrices 60. Au terme du processus, la surface du wafer 50 est recouverte par une couche de passivation 52 comme une pâte de verre durcie ou un polyimide, qui présente en regard cuvettes 60 des ouvertures pratiquées gravure seche ou humide. A l'étape représentée sur la figure 5C, on remplit cuvettes avec un matériau d'assemblage 64 formant protubérances ("bumps"), par exemple un alliage étain plomb SnPb, une colle conductrice à charge d'argent, une pâte conductrice ACF ("Anisotropic Conductive Paste"), f ilm conducteur ACF ("Anisotropic Conductive Film") ces matériaux étant connus de l'homme de l'art et utilisés dans la technique "flip chip" citée au préambule. Le matériau d'assemblage 64 est déposé directement dans les cuvettes 60 ou, comme représenté sur la figure 5C, par l'intermédiaire d'un matériau de jonction 63 compatible avec la couche conductrice 62. Le matériau de jonction 63 est par exemple du Nickel, du Zincate (Nickel-Zinc), un alliage Tungstène-Titane déposé par projection ("sputtering") ou formé croissance électrochimique. De façon générale, les questions de compatibilité de matériaux sont connues de l'homme de l'art et ont été résolues dans l'art antérieur. Par exemple, le matériau de jonction 63 est inutile la couche 62 est en cuivre (le cuivre pouvant supporter tout type de matériau d'assemblage) et est au contraire nécessaire si la couche 62 est en aluminium et que le matériau d'assemblage utilisé est de l'étain- plomb. A l'étape de la figure 5D, le wafer 50 est renversé sur une bande souple 59 ("backlap tape"), de préférence une bande du type "UV" dont l'adhésion sur la face avant du waÉer peut être dégradée au moment voulu par une exposition aux ultraviolets. La face arrière du wafer 50 est ensuite attaquée par abrasion chimique et mécanique ("backlapping") jusqu'à ce que silicium au fond des cuvettes 60 soit enlevé et que l'on atteigne le matériau de jonction 63 ou le matériau d'assemblage 64 (en l'absence de matériau de jonction 63). Les cuvettes 60 deviennent ainsi des traversées conductrices selon l'invention, que l'on désignera par la même référence 60, débouchant sur la face arrière du wafer aminci 50. L'épaisseur du wafer aminci 50 est de l'ordre de 30 150 micromètres selon la profondeur initiale des cuvettes 60. A ce stade du procédé selon l'invention, le wafer 50 est un produit inachevé du point de vue industriel mais constitue néanmoins un objet fini selon un aspect de l'invention. En effet, grâce aux traversées 60, le wafer 50 offre une pluralité de contacts en face arrière qui permettent, si on le souhaite, de tester électriquement les régions de circuits intégrés 51 au moyen d'une carte à pointes sans qu'il soit nécessaire de retirer le wafer de la bande support 59. Ainsi, les traversées conductrices 60 selon l'invention peuvent n'être réalisées qu'aux fins du test électrique du wafer 50 par sa face arrière. Cette possibilité est avantageuse lorsque le wafer 50 est trop fragile pour être manipulé et posé sur un plateau de test classique. Un autre avantage est que les traversées 60 forment des zones de relaxation des contraintes mécaniques qui s'exercent sur le wafer 50. Il est en effet bien connu que les contraintes mécaniques apparaissant après la formation de régions de circuits intégrés 51 fragilisent les wafers et rendent périlleux leur amincissement au-delà d'une certaine épaisseur. En réalisant les traversées 60, on améliore sensiblement résistance du wafer 50 et l'on facilite son amincissement au-delà des limites généralement admises dans l'état de la technique. La face arrière du wafer 50 peut ensuite être entièrement recouverte d'une couche isolante afin d'enterrer les contacts en face arrière, si ceux-ci n'ont été réalisés qu'aux fins du test électrique des régions de circuits intégrés 51, comme on 1 proposé ci-dessus. L'objectif premier la présente invention étant toutefois de permettre l'assemblage de plaquettes de circuits intégrés, procédé de l'invention sera généralement poursuivi comme illustré sur la figure 5E, par une étape de dépôt la face arrière du wafer 50 d'une couche isolante 53 présentant des ouvertures 54 aux endroits où débouchent les traversées conductrices 60. La couche isolante 53 est par exemple un oxyde dur non thermique déposé selon la technologie LPCVD ("Low Pressure Chemical Vapour Deposition") à basse pression et à faible température, comme de l'oxynitrure de silicium SiON, ou un matériau du type "BCB Photo imaginable ", ou encore un polyimide déposé en une ou plusieurs couches. Les ouvertures 54 sont réalisées par gravure chimique ou mécanique (plasma, laser) selon le matériau formant la couche 53. on dépose ensuite dans les ouvertures 54 un matériau d'assemblage 65 formant des protubérances en face arrière, qui peut être identique au matériau d'assemblage 64 formant les protubérances en face avant. Au terme du procédé qui vient d'être décrit, on dispose d'un wafer de silicium comportant des régions de circuits intégrés 51 et des protubérances 64, 65 ("bumps") en face avant et en face arrière reliées électriquement aux régions 51. Comme cela sera décrit plus en détail par la suite, les protubérances f 65 permettent de réaliser des empilements de circuits intégrés 51 d'une manière plus simple que dans l'art antérieur, par des étapes d'assemblage réalisées au "niveau wafer" ("wafer level") ou au "niveau puce" ("chip level"). On décrira tout d'abord diverses variantes de l'invention se rapportant au procédé de fabrication des traversées conductrices, à la structure des traversées et à la structure des contacts en face avant et arrière. Selon une variante d'exécution du procédé de l'invention illustrée en figure 6A, on commence par fabriquer sur la face avant du wafer 50 des régions de circuits intégrés 51 pourvues de contacts conventionnels 55 IT pads"), accessibles grâce à des ouvertures pratiquées dans la couche de passivation 52 (verre ou polyimide) et comprenant comme précédemment une couche conductrice 62 (aluminium ou cuivre) reposant sur une couche isolante 61 (oxyde). A l'étape représentée en figure 6B, on réalise des cuvettes 70 au milieu des contacts 55, par gravure au plasma ou gravure laser, ou encore par gravure chimique après avoir déposé à la surface du wafer 50 un masque de gravure. A l'étape représentée en figure 6C, on dépose sur les parois des cuvettes 70 une couche isolante 71 sans recouvrir la totalité de la couche conductrice 62, qui forme autour des cuvettes 70 un anneau conducteur issu des contacts initiaux 55. La couche isolante est par exemple un oxyde grossier épais déposé à basse température (200-2500C). L'étape suivante, illustrée en figure 6D, est identique à l'étape la figure 5C et consiste à déposer dans les cuvettes isolées 70 un matériau d'assemblage formant des protubérances, éventuellement par l'intermédiaire d'un materiau de jonction 63. La liaison électrique entre les cuvettes 70 et les entrées/sorties des regions de circuits intégrés 51 est assurée ici par le fait que le matériau de jonction 63 ou de contact 64 (en l'absence de matériau de jonction 64) déborde sensiblement des cuvettes 70 et se trouve au contact de la couche conductrice 62. Ces étapes sont suivies d'étapes d'amincissement du wafer 50 et de réalisation de contacts 65 en face arrière, qui ont été decrites plus haut en relation avec les figures 5D, 5E. Les figures 7 à 13 sont des vues en coupe illustrant d'autres variantes de réalisation de traversées conductrices selon l'invention et de contacts en face arrière. variantes présentent des particularités qui peuvent etre combinées pour réaliser encore d'autres variantes de réalisation de traversées conductrices selon l'invention. Le wafer 50 de la figure 7 comporte des traversées conductrices 60 semblables à celles de la figure 5E. Le contact face arrière diffère de celui décrit plus haut par le fait qu'une couche conductrice 66 est déposée et gravée sur la couche isolante 53, avant le dépôt des protubérances 65. La couche conductrice 66, par exemple du cuivre pour une couche isolante 53 en polyimide, est gravée de manière à former des plages de contact recouvrant les ouvertures 54 pratiquées dans la couche isolante 53. Sur la figure 8A, la couche conductrice 66 se prolonge au-dela des ouvertures 54 sous la forme de pistes conductrices 67 se terminant par des plages de contact 68 sur lesquelles sont déposés les protubérances du matériau d'assemblage 65. Sur la figure BB, on voit que les pistes 67 permettent de décaler en tout point de face arrière de la plaquette de silicium 50 les plages de contact 68 recevant les protubérances 65. La figure 8B montre également que des traversées conductrices 60 selon l'invention ne sont pas obligatoirement agencées à la péripherie d'une région de circuit intégré 51. Par exemple, la région de circuit intégré 51 implantée en face avant peut avoir la forme d'un cadre, comme représenté par des traits pointillés, et des traversées conductrices 66 peuvent être prévues à l'intérieur de ce cadre. Le wafer 50 de la figure 9 comporte des traversées conductrices 80 se distinguant de celles de la figure 5E par le fait que les contacts en face avant sont eux-mêmes décalés au regard des emplacements où débouchent les traversées 80. Ici, le matériau de jonction 63 comprend deux couches 63-1, 63-2. La première couche 63-1 est déposée ou formée dans les traversées 80 et la deuxième couche 63-2 est déposée ou formée sur une première couche de passivation 52-1 pourvue d'ouvertures en regard de la couche conductrice 62. La deuxième couche 63-2, qui se trouve au contact de la couche conductrice 62, est recouverte par une deuxième couche de passivation 52-2. La deuxième couche de passivation 52-2 présente des ouvertures en regard de la deuxième couche 63-2 du matériau de jonction 63 dans lesquelles les protubérances du matériau d'assemblage 64 sont déposées. Par ce procédé, les protubérances en face avant peuvent être agencées en tout point de surface du wafer 50, y compris au-dessus des régions de circuits intégrés 51 comme on le voit sur la figure 9. Le wafer 50 de la figure 10 comporte des traversées conductrices 81 se distinguant de celles de la figure 5E par le fait que la couche conductrice 62 ne recouvre pas les parois des traversées conductrices 81, qui sont toujours isolées par la couche 61. Comme pour le mode de réalisation de la figure 6D, le contact électrique entre la couche conductrice 62 et le matériau de jonction 63 (ou le matériau d'assemblage 64 en l'absence de matériau de jonction 63) est assuré par un débordement du matériau de jonction 63 (ou du matériau d'assemblage 64) sur couche 62, l'extérieur des traversées 81. Comme illustré sur la figure 11, le wafer 50 peut également comprendre des traversées conductrices 82 qui ne sont pas reliées électriquement à la région de circuit intégré 51. Dans ce cas, les traversées 82 comprennent simplement une couche isolante 72 recouvrant leurs parois et sont remplies par le matériau d'assemblage 64. Comme on le verra par la suite, de telles traversées permettent de transférer un signal électrique à travers une plaquette de silicium dans un assemblage de plusieurs plaquettes de silicium. Sur la figure 12, le wafer 50 comporte des traversées conductrices 83 dépourvues de contact en face avant, l'embouchure supérieure des traversées 83 étant recouverte par la couche de passivation 52. Les parois des traversées 83 sont recouvertes par la couche isolante 61 et la couche conductrice 62. De telles traversées 83 peuvent être remplies avec un matériau conducteur. Elles peuvent également être laissées vides ou, comme représenté sur la figure 12, être remplies avec un matériau isolant 73. Dans ce cas, la continuité électrique avec la couche conductrice 66 en face arriere, qui porte les protubérances du matériau d'assemblage 65, est assurée par un contact en "V' entre la couche 62 et la couche 66. Sur la figure 13, le wafer 50 comporte des traversées 84 remplies par le matériau d'assemblage 64 qui forme à la fois des protubérances 64-1 en face avant et des protubérances 64-2 en face arrière. Les protubérances 64 2 en face arrière sont obtenues avant le dépôt la couche isolante 53 par une surgravure de la face arrière du wafer . par exemple en poursuivant l'abrasion de la face arrière de façon chimique sans abrasion mécanique afin de retirer quelques micromètres supplémentaires de silicium sans attaquer le matériau d'assemblage 64. Une fois le silicium retiré, le matériau d'assemblage 64 se trouve ainsi en excroissance vis-à-vis de la face arrière et forme les protubérances 64-2. La face arrière du wafer 50 est ensuite recouverte par la couche isolante 53. La couche isolante 53 recouvrant les protubérances 64-2 est retirée par gravure ou par polissage fin de la face arrière. En pratique, le wafer 50 qui vient d'être décrit, comportant des traversées conductrices selon l'invention, peut être assemblé avec un autre wafer avant d'être découpé. Dans ce cas, l'assemblage des futures plaquettes de circuits intégrés est réalisé collectivement au "stade wafer" ("wafer level") et la découpe des wafers assemblés permet obtenir directement des empilements de plaquettes de circuits intégrés. L'assemblage des plaquettes de circuits intégrés peut aussi être réalisé au "stade puce" ("chip level"), c'est-à-dire après la découpe des wafers en plaquettes de circuits intégrés individuelles. Quelle que soit la méthode retenue, la présente invention permet de réaliser des empilements de plaquettes de circuits intégrés dont des exemples 90, 95 sont représentés schématiquement sur les figures 14 et 15. L'empilement 90 de la figure 14 comprend trois plaquettes de circuits intégrés 91, 92, 93 comprenant des contacts en face avant et en face arrière reliés électriquement par des traversées conductrices selon l'invention. Les contacts en face arrière de la plaquette 91 sont soudés ou collés aux contacts en face avant de la plaquette 92, et les contacts en face arrière de la plaquette 92 sont soudés ou collés aux contacts en face avant de la plaquette 93. Les contacts en face arrière de la plaquette 93 sont soudés ou collés des plages de contact d'un support d'interconnexion 94. Le soudage ou collage des contacts se trouvant en regard est assuré par fusion ou polymérisation du matériau d'assemblage décrit plus haut (étain-plomb, colle conductrice, ACP, ACF... ). Bien entendu, lorsque deux plaquettes de circuits intégrés sont assemblées, le matériau d'assemblage peut n'être déposé que sur une face d'une des deux plaquettes. Ainsi, il est clair que dans la description et dans les revendications, le terme ircontact" désigne les protubérances du matériau d'assemblage 64, 65 (figures 5E, 7, 8A, 9, 10, 11, 12, 13) lorsque celui-ci est déposé mais désigne également, lorsque le matériau d'assemblage n'est pas déposé, les plages conductrices destinées à recevoir le matériau d'assemblage, par exemple les plages conductrices en face arrière formées par le matériau conducteur 66 (figures 7, 8A, 12) ou les plages conductrices en face avant formées par le matériau de jonction 63 (figures 7, 8A, 10). L'empilement 95 de la figure 15 comprend trois plaquettes 96, 97r 98. La plaquette 96, de type conventionnel, ne comporte que des contacts en face avant. Les plaquettes 97, 98 sont pourvues de contacts en face avant et face arrière reliés par des traversées conductrices. Les contacts en face avant de la plaquette 96 sont soudés ou collés aux contacts en face avant de la plaquette 97 (la plaquette 96 étant montée en "flip chip") et les contacts en face arrière de la plaquette 97 sont soudés ou collés aux contacts en face avant de la plaquette 98. Les contacts en face arrière de la plaquette 98 sont soudés ou collés à des plages de contact d'un support d'interconnexion 99. On voit sur la figure que les contacts en face avant de la plaquette 98 sont décalés relativement au contacts en face arrière, grâce un décalage de l'emplacement des contacts ("re-routing") du type décrit plus haut en relation avec la f igure 9. Un décalage des contacts en face arrière peut également être prevu, comme décrit plus haut en relation avec les figures 8A, 8B. Lorsque de tels empilements sont réalisés collectivement au "stade wafer", il est avantageux d'injecter entre les deux wafers de silicium assemblés un matériau amortissant 86, qui facilite la découpe des wafers et protège les régions de circuits intégrés. Après la découpe des wafers, le matériau 86 remplit l'espace se trouvant entre plaquettes de silicium, comme représenté sur les figure 14 et 15, et confère à l'assemblage une bonne cohésion mécanique. Bien entendu, la présente invention est susceptible de divers autres modes de réalisation, variantes et applications. Ainsi, la figure 16A représente une plaquette de silicium découpée dans le wafer 50 précédemment décrit en suivant des lignes de découpe passant par le centre des traversées conductrices selon l'invention. La structure de ces traversées c=ductrices peut être l'une quelconque des structures précédemment décrites. On obtient dans ce cas des traversées conductrices 85 sectionnées selon leur axe longitudinal. Ces "demi-traversées" 85 longent les bords de la plaquette 58 et sont reliées en face avant la région de circuit intégré 51 par la couche conductrice 62 déj décrite. Sur la face arrière de la plaquette 58, représentée sur la figure 16B, la couche conductrice 66 déjà décrite forme des tronçons de pistes orientés vers le centre de la face arrière, aux extrémités desquels se trouvent les protubérances du matériau d'assemblage 65. Ce mode de réalisation permet notamment de diminuer le nombre de traversées conductrices réalisées sur un wafer de silicium, chaque traversée se fractionnant en deux demi-traversées sur les bords de deux plaquettes de silicium distinctes. La figure 17 représente schématiquement un exemple de circuit électronique pouvant être réalisé sous forme d'empilement de plaquettes de circuit intégré selon l'invention. Le circuit comprend un microprocesseur MP, une mémoire MEM et un circuit d'alimentation électrique PWS. Le microprocesseur MP comprend un premier port de huit entrées/sorties connecté à un bus Bl comprenant des fils el à e8, et un deuxième port de huit entrées/sorties connecté à un bus B2 comprenant des fils el, à e,8. La mémoire MEM comprend un port de huit entrées/sorties connecté aux fils el, à e,8 du bus B2. Le microprocesseur MP, la mémoire MEM et le circuit PWS ont chacun une borne connectée à la masse GND. Le circuit PWS reçoit une tension externe Vcc et délivre une première tension Vl appliquée à la mémoire MEM et au microprocesseur MP et deux autres tensions V2, V3 appliquées uniquement au microprocesseur MP. La figure 18A représente une plaquette de circuit imprimé 100 prévue pour connecter les éléments MP, MEM, PWS aux bus Bl, B2 ainsi qu'à la tension Vcc et à la masse GND. La plaquette 100 comprend ainsi huit pistes conductrices el eB (bus Bl) , huit pistes conductrices el, e18 (bus B2), une piste de masse GND et une piste véhiculant la tension Vcc. Ces diverses pistes se terminent par des plages métallisées agencées selon un motif rectangulaire. Les figures 18B, 18C, 18D représentent respectivement, par des vues en face avant, trois plaquettes de silicium 101, 102, 103 qui sont empilées comme illustré sur la figure 14 pour réaliser le circuit de la figure 17. La plaquette 101 comporte une région de circuit intégré MP où est implanté le microprocesseur MP, la plaquette 102 comporte une région de circuit intégré MEM et la plaquette 103 comporte une région de circuit intégré PWS. La plaquette 101 est agencée sur le circuit imprimé 100 et comporte en face avant 18 contacts el-e8, el,-els, GND, Vcc reliés à des traversées conductrices, ainsi que 3 contacts Vl, V2, V3 dépourvus de traversées conductrices. Les 18 traversées conductrices el-e8, el,-els, GND, Vcc débouchent sur des contacts en face arrière (non représentés) coïncidant avec les plages de contact du circuit imprimé 100. Tous les contacts à l'exception du contact Vcc sont connectés à la région de circuit intégré MP. La plaquette 102 est agencée sur la plaquette 101 et comporte à cet effet en face avant 13 contacts el,-el8, GND, Vcc, Vl, V2, V3 reliés à des traversées conductrices débouchant en face arrière sur des contacts coïncidant avec les contacts correspondants de la plaquette 101. Les contacts el,-el8, GND, Vl sont connectés à la région de circuit intégré MEM et les contacts Vcc, V2, V3 sont isolés de la région de circuit intégré MEM. Enfin, la plaquette 103, qui dissipe le plus de chaleur, est agencée sur la plaquette 102 et comporte en face avant 5 traversées conductrices GND, Vcc, Vl, V2, V3 reliées la région intégrée PWS, débouchant sur des contacts en face arrière coïncidant avec les contacts correspondants de la plaquette 102. Comme représenté sur les figure 18A à 18D, des contacts supplémentaires non connectés aux régions de circuits intégrés peuvent être prévus sur les faces avant (traits pleins) et arrière (traits pointillé) des plaquettes 101 à 103 pour une répartition régulière des contacts et une meilleure fixation de ces divers éléments. Par rapport à un montage à plat classique, l'empilement des plaquettes 101, 102, 103 selon l'invention permet non seulement de réduire par trois l'encombrement des plaquettes à la surface du circuit imprimé 100, mais également de supprimer les pistes conductrices qui seraient nécessaires à leur interconnexion. Ainsi, la connexion de la mémoire MEM au bus B2 (el, e,8) est assurée des traversées conductrices, et les tensions V2, V3 délivrées par le circuit d'alimentation PWS de la plaquette 103 sont appliquées directement au microprocesseur MP de la plaquette 101 par l'intermédiaire de la plaquette 102 qui comporte à cet effet des traversées V2, V3 qui ne sont pas reliées à la région de circuit intégré MEM. Bien entendu, les traversées conductrices et contacts en face arrière selon l'invention ne sont pas seulement applicables à l'assemblage de plusieurs plaquettes de circuits intégrés. Ils peuvent aussi permettre de connecter une simple plaquette de circuit intégré sur un support d'interconnexion, par exemple sur un circuit imprimé ou un circuit hybride couches épaisses ou couches minces. Cette technique de report de puce constitue une alternative aux techniques classiques du type "puce et fils" ou "flip chip" décrites au préambule en relation avec les figures 1 et 2. On décrira maintenant en relation avec les figures 19A 19E un procédé permettant de réaliser des cuvettes dans une plaquette vierge de silicium monocristallin avant l'implantation de composants électroniques, sans altérer la surface de la plaquette. Comme illustré par la figure 19A, on commence par déposer successivement sur les deux faces de la plaquette de silicium 50 une couche 110 d'oxyde de silicium Si02 et une couche 111 de nitrure, par exemple du nitrure de silicium Si3N4. La couche d'oxyde 110 est déposée de façon classique dans un four "hydrox" prévu pour faire croître de l'oxyde et la couche de nitrure 111 est déposée dans un four LPCVD ("Low Pressure Chemical Vapour Deposition"). La plaquette 50 est d'une épaisseur standard de l'ordre de 700 micromètres. La couche d'oxyde 110 est d'une épaisseur de l'ordre de 90 nanomètres et la couche de nitrure 111 d'une épaisseur de 160 nanomètres. Au cours d'une étape illustrée par la figure 19B, on réalise la surface de la plaquette 50 un masque de résine photosensible 112 comportant des ouvertures 113 dans des régions où des cuvettes doivent être réalisées. La couche de nitrure 111 se trouvant en regard des ouvertures 113 est attaquée au moyen d'un agent de gravure f par exemple un plasma froid CF4 (gravure mécanique) ou une solution d'acide orthophosphorique H3PO4 (gravure chimique). La couche d'oxyde 110 est ensuite attaquée au moyen d'un agent de gravure "Bl", par exemple plasma froid ou une solution d'acide fluorhydrique ou de fluorure d'ammonium. Comme illustré sur la figure 19C, le masque de résine 112 est ensuite dissout ou retiré avec un plasma d'oxygène. La plaquette 50 se trouve pourvue d'un masque de gravure constitué par les couches d'oxyde 110 et de nitrure 111, présentant des ouvertures 114 aux endroits où se trouvaient les ouvertures 113 du masque de résine. La plaquette 50 est ensuite plongée dans une solution comprenant un agent de gravure "C" attaquant le silicium monocristallin 50 sans attaquer le nitrure 111, faisant apparaître des cuvettes 60. Cette solution est par exemple une solution de potasse KOH de concentration 6N portée une température de l'ordre de 80'C, susceptible de contenir un agent accélérateur de gravure. Une telle solution permet de graver le silicium monocristallin une vitesse de l'ordre de 1,6 micromètre par minute et une sélectivité supérieure à 1/23000 relativement à la couche de nitrure 111. Ainsi, la gravure d'une cuvette 60 d'une profondeur de 100 micromètres est réalisée en une heure environ et entraîne une gravure de la couche de nitrure 111 de l'ordre de 4,3 nanomètres, négligeable au regard son épaisseur totale. Les cuvettes 60 étant réalisées, on retire la couche de nitrure 111 au moyen d'un agent de gravure "A2 " susceptible d'attaquer le silicium des cuvettes 60 bien que cela ne soit pas souhaité. L'agent "A2" est par exemple un plasma froid ou une solution d'acide orthophosphorique. Comme il est techniquement difficile d'arrêter le processus au moment précis où le dernier atome la couche de nitrure 111 est dissout, la couche d'oxyde 110 protège la plaquette de silicium 50. La couche d'oxyde 110 est ensuite retirée, de préférence au moyen d'un agent de gravure chimique "B2" n'attaquant pas le silicium monocristallin, par exemple de l'acide fluorhydrique. Ces étapes étant terminées, on dispose d'une plaquette de silicium vierge 50 pourvue de cuvettes 60 destinées former des traversées conductrices selon l'invention, comme cela a été décrit plus haut. La potasse attaquant le silicium de façon isotrope, C'est-à-dire selon 1 1 orientation des atomes du réseau cristallin (1, 0, 0) , les cuvettes présentent quatre parois inclinées d'environ 58 relativement à la surface de la plaquette 50. De façon générale, la forme d'une cuvette selon l'invention est donnée par la relation suivante : (1) Wb Wo - 2D cotg(580) soit, approximativement : (2) Wb Wo - 1.25 D dans laquelle D est la profondeur de la cuvette, Wo est l'ouverture ou encombrement de la cuvette (soit sa largeur à la surface de la plaquette de silicium) et Wb la largeur au fond de la cuvette (soit la taille du contact obtenu en face arrière). Pour fixer les idées, le tableau ci-après donne diverses valeurs de la largeur Wb du contact en face arrière en fonction de l'ouverture Wo et de la profondeur D d'une cuvette, pour gamme de valeurs de la profondeur D allant de 30 à 110 micromètres. La surface du contact en face arrière peut bien entendu être agrandie par la réalisation de plages conductrices, comme cela a été décrit plus haut. Profondeur D(pm) 32 1 40 48 156 164 172 180 188 196 11041112 80 40 30 20 10 0 - - - - - - 90 50 40 30 20 10 0 - - Ouver- 100 60 50 40 30 20 10 0 - - ture 110 70 60 50 40 30 20 10 - Wo 120 80 70 60 50 20 10 0 4tm) 130 90 80 70 60 50 140 30 20 10 0 - # 140 100 90 180 70 60 50 40 30 20 10 10 iL #5Oj i l 0 100 190 80 50 140 10 REVENDICATIONS Procédé de fabrication de traversées conductrices (60, 70, 80-85) dans une plaquette de silicium (50), caractérisé en ce qu'il comprend étapes consistant à : - réaliser des cuvettes (60, 70) d'une profondeur déterminée sur la face avant de la plaquette de silicium, - déposer sur les parois des cuvettes un matériau électriquement isolant (61, 71, 72), - déposer au moins un matériau électriquement conducteur (62, 64) sur les parois isolées des cuvettes, et - amincir la plaquette de silicium (50), par abrasion chimique et/ou mécanique de sa face arrière, jusqu à atteindre le matériau conducteur (62, 63, 64) déposé dans les cuvettes. . Procédé selon la revendication 1, dans lequel l'étape de dépôt sur les parois des cuvettes (60) d'un matériau conducteur comprend une étape de remplissage des cuvettes avec au moins un matériau conducteur (63, 64). 3. Procédé selon l'une des revendications 1 et 2, dans lequel les cuvettes (60) sont réalisées avant l'implantation d'une région de circuit intégré (51) sur la plaquette de silicium. 4. Procédé selon l'une des revendications 1 et 2, dans lequel les cuvettes (70) sont réalisées après l'implantation d'une région de circuit intégré (51) sur la plaquette de silicium. 5. Procédé selon l'une des revendications 1 à comprenant une étape consistant à déposer sur la face arrière de la plaquette au moins une couche d'un matériau électriquement isolant (53), et une étape consistant a réaliser sur la face arrière des plages de contact 65, 66) connectées aux traversées conductrices (60, 70). 6. Procédé selon l'une des revendications 1 à 5, comprenant une étape de découpe de la plaquette de silicium ( en passant par le milieu des traversées conductrices (60, 70, 80-84) pour obtenir au moins une plaquette de silicium (58) comportant des traversées conductrices (85) sectionnées selon leur axe longitudinal longeant les flancs de la plaquette (58 . 7. Procédé pour interconnecter au moins deux plaquettes de circuits intégrés, caractérisé en ce qu'il comprend les étapes consistant à : - prévoir une plaquette de circuit intégré (91-93, 96-98) comprenant des contacts (65, 66) en face arrière reliés électriquement à une région de circuit intégré (51) en face avant par des traversées conductrices (60, 70, 80- 85) traversant la plaquette de part en part, et - souder ou coller les contacts (65, 66) en face arrière de la plaquette à des contacts (64) en face avant d'une autre plaquette de silicium. B. Procédé selon la revendication 7, dans lequel les traversées conductrices comprennent des orifices (60, 70) pratiqués dans la plaquette de silicium, une couche électriquement isolante (61, 71, 72) recouvrant les parois de l'orifice, et au moins un matériau électriquement conducteur (62, 63, 64) recouvrant les parois isolées de l'orifice ou remplissant entièrement l'orifice. 9. Procédé selon l'une des revendications 7 et 8, dans lequel les traversées conductrices sont sectionnées (85) selon leur axe longitudinal et longent les flancs des plaquettes. 10. Plaquette de silicium (50, 58) comportant une région circuit intégré (51) implantée sur sa face avant, caractérisée en ce qu'elle comprend des traversées conductrices (60, 70, 80-85) connectées à la région de circuit intégré, traversant la plaquette de part en part et débouchant sur sa face arrière. 11. Plaquette de silicium selon la revendication 10, dans laquelle une traversée conductrice comprend un orifice 70) traversant la plaquette de silicium, une couche électriquement isolante (61, 71, 72) recouvrant les parois de l'orifice, et au moins un matériau électriquement conducteur (62, 63, 64) recouvrant parois isolées de l'orifice ou remplissant entièrement l'orifice. 12. Plaquette de silicium selon l'une revendications 10 et 11, comprenant sur sa face arriere des contacts (65, 66) isolés électriquement de plaquette et reliés électriquement à des traversees conductrices (60, 70, 80-85). 13. Plaquette de silicium selon l'une revendications 10 à 12, comprenant en outre des traversées conductrices (82) qui ne sont pas connectées à la région de circuit intégré (51). 14. Plaquette de silicium (58) selon l'une des revendications 10 à 13, comprenant des traversées conductrices (85) sectionnées selon leur axe longitudinal, longeant les flancs de la plaquette. 15. Assemblage (90, 95) de plaquettes de silicium comprenant au moins un empilement de deux plaquettes de silicium (50, 58, 91-93, 96-98), chaque plaquette comprenant une région de circuit intégré (51) en face avant et des contacts (63, 64, 65, 66) soudés ou collés à des contacts de l'autre plaquette, caractérise en ce qu'au moins une plaquette (91-93, 97, 98) comprend des contacts en face arrière (65, 66) et des traversées conductrices (60, 70, 80-85) traversant la plaquette de part en part, reliant électriquement les contacts (65, 66) en face arrière à la région de circuit intégré (51). . Assemblage de plaquettes de silicium selon la revendication 15, dans laquelle des contacts (65 66) en face arrière d'une plaquette sont soudés ou colles à des contacts (63, 64) en face avant de l'autre plaquette de silicium. . Assemblage de plaquettes de silicium selon l'une des revendications 15 et 16, dans lequel des traversées conductrices comprennent des orifices 60, 70) pratiqués dans la plaquette de silicium, une couche électriquement isolante (61, 71, 72) recouvrant les parois de l'orifice, et au moins un matériau électriquement conducteur (62, 63, 64) recouvrant les parois isolées de l'orifice pu remplissant entièrement l'orifice. 18. Assemblage de plaquettes de silicium selon l'une des revendications 15 à 17, dans lequel moins une plaquette de silicium comporte au moins une traversée conductrice (82) qui n'est pas connectée à sa region de circuit intégré (51). 19. Assemblage de plaquettes de silicium selon l'une des revendications 15 à 18, dans lequel au moins une plaquette (58) comprend des traversées conductrices sectionnées (85) selon leur axe longitudinal, longeant les flancs de la plaquette.