Brevet FR2805395A1 — publié le 20010824

TRANSISTOR MOS POUR CIRCUITS A HAUTE DENSITE D'INTEGRATION DOMAINE TECHNIQUE La présente invention concerne un transistor MOS utilisable pour réaliser des circuits à haute densité d'intégration. ÉTAT DE LA TECHNIQUE ANTÉRIEURE La figure 1 représente, de manière schématique, la structure d'un transistor MOS conventionnel. I1 s'agit d'un transistor MOS à canal n. Il est réalisé sur un substrat massif 1 en silicium de type p. Deux régions 2 et 3 de type n+ sont créées, par exemple par implantation ionique, pour former respectivement la source et le drain du transistor. La référence 4 désigne la couche d'oxyde de grille fabriquée sur la surface du substrat 1 et sous laquelle débordent les régions et 3. Une électrode de grille 5 est déposée sur la couche d'oxyde de grille 4. Des électrodes de source et de drain 7 sont réalisées respectivement sur les régions 2 et 3 et le transistor est isolé des dispositifs adjacents par une couche d'oxyde 8. On a représenté également le canal 9 qui se forme sous la couche 'oxyde de grille 4 lorsque le transistor est convenablement polarisé. Sur la figure sont indiqués les parametres importants suivants - longueur de canal L, - épaisseur la couche d'oxyde de grille d, - profondeur jonction rj. L'intérêt soutenu pour le développement de technologies silicium a haute densité d'intégration, hautes fréquences et faible consommation est largement motive par de nouvelles exigences de portabilité en particulier pour les télécommunications et équipements informatiques. L'accroissement exponentiel des performances techniques (conformément à la de Moore et économiques de la microélectronique sur silicium est révélateur de la plus formidable évolution industrielle du vingtième siècle. L'utilisation massive du transistor MOSFET dans la fabrication des circuits intégrés a permis d'augmenter notablement la densité d'intégration. Cependant, l'accroissement soutenu en densité d'integration et performances électroniques risque de se heurter aux limites physiques de fabrication En premiere approximation, il est reconnu qu'une réduction d'un facteur a de la longueur de grille d'un transistor MOSFET doit être accompagnée d'une réduction simultanée d'un facteur a de l'ensemble des autres dimensions caractéristiques (épaisseur d'oxyde de grille, largeur de canal, profondeur de jonction), d'une réduction d'un facteur a de la tension d'alimentation et d'un accroissement d'un facteur a de la concentration en dopant dans le canal. Il est actuellement possible d'obtenir une dimension minimale de grille de 22 nm. Cependant, une telle réduction implique des modifications d'autres dimensions caractéristiques du transistor qu'il est impossible de réaliser actuellement ni même dans un avenir proche d'après "The International Technology Roadmap for Semiconductors-ITRS", 1999, SIA Semiconductor Industry Association. Les verrous technologiques qui empêchent la réalisation d'un transistor MOS conventionnel à longueur de grille de 22 nm sont notamment les suivants . - i : une très faible profondeur des extensions de source et de drain à leur jonction avec le canal (de 8 à 13 nm) ; - II : un gradient de concentration extrêmement abrupt aux jonctions source-canal et drain- canal (0 5 nm/déc.) ; - III : une très tailble épaisseur ce silicium (12 nm) ; - IV : une consommation réduite du silicium lors de réaction de siliciuration (de 7 à 17 nm) ; - V : une faible résistance par carré du siliciure compte tenu de son. épaisseur réduite (12,5 S2/0 pour une épaisseur de siliciure 12 nm) ; - VI : une très faible résistance spécifique de contact de source et drain à l'interface siliciure-silicium , (inférieure à 1,5 . 10-$ SZ cm2) ; - VII : un très fort niveau dopage dans le canal (3 1019 Cm 3) . La miniaturisation des dispositifs MOS requiert la formation de jonctions de plus en plus courtes, ce qui rend extrêmement difficile l'optimisation de la résistance spécifique de contact. La réduction de cette résistance est en général obtenue par un procédé de siliciuration permettant 'obtenir un alliage qui assure une faible résistance de l'interface siliciure/silicium, par exemple des interfaces TiSi2/Si, COSi2/Si. Cependant, la réaction de siliciuration induit une consommation de silicium qui peut mener d'une part à une diminution de la surface effective de contact et, d'autre part, à une augmentation de la résistance spécifique de contact dans la mesure où l'interface siliciure/silicium intervient à des valeurs de dopage trop faibles. EXPOSÉ DE L'INVENTION présente invention permet de remédier aux problèmes de réalisation de transistors MOS pour circuits à haute densité d'intégration. Elle a pour objet un transistor MOS réalisé dans la couche mince de silicium d'un substrat SOI, ladite couche mince étant faiblement dopée et ayant une épaisseur inférieure à 30 nm, les contacts de source et de drain étant du type Schottky à hauteur de barrière Schottky la plus faible possible pour les porteurs majoritaires le régime de fonctionnement du transistor étant du accumulation. De préférence, le taux de dopage de la couche mince est compris entre 5 . 1014 cm-3 et 101' cm-'. Avantageusement, il est de l'ordre de 1015 cm-3, par exemple 1 ou 2. 1015 cm-3. la couche mince est dopée p, pour obtenir un p-MOSFET, les contacts de source et de drain sont avantageusement constitués par un siliciure PtGeSi. Un recuit, par exemple à une températaure de l'ordre de 600 C pendant environ 10 minutes, permet d'abaisser la hauteur de barrière Schottky de ces contacts. Si la couche mince est dopée n pour obtenir un n-MOSFET, les contacts de source et de drain peuvent être constitués par un siliciure à base d'erbium. BRÈVE DESCRIPTION DES DESSINS L'invention sera mieux comprise et d'autres avantages et particularités apparaîtront à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, accompagnée des dessins annexés parmi lesquels - la figure 1, déjà décrite, représente de manière schématique, la structure d'un transistor MOS de l'art connu, réalisé sur un substrat massif silicium, - la figure 2 représente, de manière schématique, la structure d'un transistor MOS selon présente invention. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION DE L'INVENTION La figure 2 représente de manière schématique, la structure d'un transistor @MOS selon la présente invention. Ce transistor ,est réalisé sur un substrat SOI 10 formé d'une plaquette de silicium 11 recouverte successivement d'une couche de dioxyde de .a silicium 12 et d'une couche mince de silicium 13. La couche mince 13, ou couche active, possède une épaisseur inférieure à 30 nm, typiquement entre 5 et 20 nm. Cette couche est faiblement dopée par exemple de l'ordre de 1015cm3. Le dopage est n pour un n-MOSFET et de type p pour un p-MOSFET. Le transistor comprend des contacts de source 14 et de drain 15 du type Schottky et une grille isolée électriquement du reste de la structure par une couche d'isolant de grille 17 par exemple dioxyde de silicium. Le principe de fonctionnement est celui d'un transistor MOS à accumulation. Les porteurs constituent le canal sont les porteurs majoritaires du substrat, c'est-à-dire les trous pour un transistor p-MOS sur substrat SOI de type p et les électrons pour un transistor n-MOS sur substrat SOI de type n. Le canal de conduction qui s'établit entre les contacts de source et de drain est contrôlé par la tension appliquée sur la grille. Le dispositif est mis en conduction par une tension de grille négative par rapport à la tension de source pour un transistor de type p-MOS et pour une tension de grille positive par rapport à la tension de source pour un transistor type n- . La hauteur de barrière Schottky doit être aussi faible que possible pour les porteurs majoritaires et idéalement égale à 0 eV. La réalisation des zones. de source et drain des contacts Schottky directement sur couche mince de silicium permet de parer aux verrous technologiques I et II cités plus haut. L'épaisseur de siliciure et la.-consommation correspondante de silicium durant la réaction siliciuration n'étant pas limitée, ceci permet de parer aux verrous technologiques III, IV et V. On obvie au verrou technologique VI en choisissant une hauteur de barrière Schottky très faible pour les contacts de source et de drain. Dans le cas d' transistor p-MOS, il est possible d'obtenir une hauteur de barrière de l'ordre de 0,05 eV, soit une résistivité de l'ordre de 6.10-9 S2 . cm2, par dépôt de platine ou d'un alliage germanium-platine suivi d'un recuit thermique. Dans le cas d'un transistor n-MOS, un siliciure à base d'erbium pourrait donner une hauteur de barrière inférieure à 0,2 eV. L'utilisation d'une couche mince de silicium dopée, par exemple de l'ordre de 1015 cm-3 pour le substrat SOI permet de parer au verrou technologique VII. Dans le cas d'un transistor p-MOS, réalise sur une couche mince faiblement dopée (de l'ordre 1015 cm-,) les contacts de source et de drain peuvent être obtenus de la manière suivante. Un dépôt germanium est réalisé par évaporation sous ultravide. Un dépôt de platine est ensuite réalisé par le même procédé. On procède ensuite à un recuit vers c pendant une période typique de 10 minutes. Les contacts obtenus présentent une très faible hauteur de barriere environ 0,05 eV). La résistance spécifique de contact obtenue est alors de l'ordre de 6 . 10-9 S2 . cm' à S2 . cmz. Les contacts Schottky de source et de drain peuvent être réalisés avant la formation de la grille. En variante, il est possible de réaliser d'abord l'oxyde de grille et de déposer ensuite le matériau de grille. La grille et le canal auto-aligné sont alors définis par gravure. Le dépôt des contacts. de source et de drain n'intervient qu'ultérieurement par auto- alignement après réaction de siliciuration. REVENDICATIONS 1. Transistor MOS réalisé dans la couche mince de silicium d'un substrat SOI (10) ladite couche mince (13) étant faiblement dopée ayant une épaisseur inférieure à 30 nm, les contacts de source (14 et de drain (15) étant du type Schottky à hauteur de barrière Schottky inférieure à 0, eV pour les porteurs majoritaires, le régime de fonctionnement du transistor étant du type accumulation. 2. Transistor MOS selon la revendication 1, caractérisé en ce que le taux de dopage de ladite couche mince (13) est compris entre 5 . 1014 CM -3 et 1017 CM-3. 3. Transistor MOS selon la revendication 2, caractérisé en ce que le taux de dopage de ladite couche mince (13) est de l'ordre de 1015 cm-3. 4. Transistor MOS selon l'une quelconque des revendications 1 à 3, caractérisé en ce que, ladite couche mince (13) étant dopée p, les contacts de source (14 et de drain (15) sont constitués par un siliciure PtGesi. 5. Transistor MOS selon la revendication 4, caractérisé en ce que les contacts de source (14) et de drain (15) sont constitués par un siliciure PtGesi recuit à une température de l'ordre de 600 C pendant environ 10 minutes. 6. Transistor MOS selon l'une quelconque des revendications 1 à 3, caractérisé en ce que, ladite couche mince (13) étant dopée n, les contacts de source (14) et de drain (15) sont constitués par un siliciure à base d'erbium.