Brevet FR2796492A1 — publié le 20010119

METHODE AMELIOREE POUR GRAVER LES MATERIAUX TiN et Si02 A LA MEME VITESSE OBJET DE L'INVENTION La présente invention concerne la fabrication de circuits intégrés à semi-conducteurs (IC), et plus particulièrement une méthode améliorée pour graver les matériaux TiN et Si02 sensiblement à la même vitesse. Cette méthode est très propre et trouve une application précieuse dans la fabrication de connexions électriques dans des ouvertures appelées "interconnexions terminales" dans la littérature technique. CIRCONSTANCES DE L'INVENTION Dans la fabrication des circuits intégrés à semi-conducteurs, et particulièrement des puces à mémoire RAM dynamique (DRAM), les interconnexions terminales sont très utilisées. Comme le savent les spécialistes, les étapes finales du traitement des wafers concernent la réalisation de trous d'interconnexion spéciaux, que l'on appelle les interconnexions terminales (IT), et de connexions câblées pour relier les éléments intégrés dans la puce au monde extérieur. Nous allons maintenant décrire le procédé de réalisation des interconnexions terminales, appelé ci-après "procédé de réalisation des IT", en nous référant aux figures 1 à 4. La FIG. 1 montre une structure 10 qui représente un segment de wafer en silicium au stade de la fabrication où les interconnexions terminales sont réalisées (il est important de souligner que les illustrations ne sont pas nécessairement à l'échelle). Maintenant, si l'on regarde la FIG.1, la structure initiale 10 est essentiellement constituée d'une couche isolante diélectrique 11 supportant trois couches métalliques constituées respectivement de conducteurs de grille (CG) 12, de dépôts conducteurs 13 du premier niveau de métallisation (M1) et de plots de contact 14 du second niveau de métallisation (M2). Généralement, la couche diélectrique 11 est constituée de deux parties : une couche inférieure 11A de matériau Si02 BPSG/TEOS et une couche supérieure 11B de matériau Si02 pur. Comme on le voit sur la FIG. 1, le plot métallique M2 14 est formé par une succession de trois couches métalliques référencées 14A, 14B et 14C. En général, la partie centrale 14A est faite d'un alliage aluminium/cuivre (A1/Cu), coincé entre deux doubles couches de titane/nitrure de titane (Ti/TiN) 14B et 14C. Cependant, en réalité, au stade de la fabrication représenté sur la FIG. 1, le matériau formant la double couche supérieure 14B est du TiN. Si l'on regarde maintenant la FIG. 2, les couches de passivation 15 et 16 constituées respectivement de Si02 et de Si3N4 sont déposées par PECVD sur la structure 10. Cette étape est suivie du dépôt de la couche 17 de photo-imide. On obtient donc une pile de ces trois couches qui servira à protéger la face supérieure de la puce pendant et après les étapes d'emballage. Si l'on regarde maintenant la FIG. 3, le matériau photo-imide de la couche 17 est exposé, étuvé et développé pour produire un photomasque également référencé 17. Le photomasque 17 sera ensuite utilisé pour façonner les couches inférieures de Si3N4 et Si02 référencées 16 et 15, aux emplacement des baies 18 et 19 situées respectivement sur les fusibles et les plots métalliques M2 14. Les fusibles sont couramment utilisés dans les puces DRAM pour rendre inopérantes les cellules de mémoire défectueuses. En fait, les fusibles contrôlant des cellules de mémoire défectueuses sont brûlés. Dans le cas présent, les fusibles sont réalisés en même temps que les conducteurs de grille 12. Les matériaux Si3N4, Si02 et TiN des couches 16, 15 et 14B sont ensuite gravés selon le modèle désiré à l'aide du photomasque 17. Dans cette génération de puces DRAM où des fusibles sont réalisés en même temps que les conducteurs de grille 12 et sont noyés sous l'épaisse couche diélectrique 11, le but du procédé de réalisation des IT est de découvrir la partie centrale du plot métallique M2 14A sans enlever la totalité du matériau diélectrique de la couche 11 sur le conducteur de grille/fusible 12 qui est profondément enfoncé dans la structure 10. La gravure est réalisée dans la chambre MxP+ d'un graveur AME 5000 RIE, un réacteur vendu par Applied Materials, Santa Clara, Californie, USA, et utilisant un procédé chimique à base de CF4/CHF3. Le wafer est placé sur le mandrin électrostatique du réacteur qui est normalement refroidi par un flux d'hélium (He). Les conditions de service adéquates sont les suivantes Débit de CF4 : 60 sccm Débit de CHF3 : 10 sccm Débit de Ar : 100 sccm Pression : 40 mT Temp. cath/paroi : 15/15 C He de refroidissement arrière : 14 Torr Puissance : 1000 W Le point de fin de gravure est déterminé par une chute brusque de l'intensité de la radiation 387,5 (CN) qui est détectée par un spectromètre optique. A ce stade du processus de réalisation des IT, la structure finale est représentée sur la FIG. 4. Cette étape de gravure des conducteurs de grille fonctionne bien, malgré le fait quelle repose sur un masque photo-imide qui produit un certain nombre de sous-produits polymères lorsqu'il est attaqué par le CHF3, entraînant très rapidement l'encrassement du réacteur. La FIG. 5 montre une vue de dessus de la structure de la FIG. 4 pour illustrer la position relative d'un plot métallique M2 14, ainsi que la baie à fusibles et les fusibles qu'elle contient, référencés respectivement 20 et 21. Le TABLEAU I ci-dessous résume les principales caractéristiques de l'étape de gravure chimique des IT à base de CF4/CHF3 décrite ci-dessus. TABLEAU I vitesse de gravure diélectrique : 275 nm/min Uniformité de gravure diélectrique : 1,7% Sélectivité Si02:TiN : 11 Accumulation de polymères : oui Récemment, une nouvelle génération de puces DRAM de 64 Mbits avec une implantation différente a été conçue pour augmenter l'intégration de densité des appareils. Maintenant, les fusibles sont fabriqués au premier stade de métallisation (M1), et sont donc beaucoup plus proches de la face supérieure de la structure 10. Ce nouveau concept est représenté schématiquement sur la FIG. 6. Sur cette figure, la structure de départ maintenant référencée 10' est très similaire à la structure 10 de la FIG. 1, à ceci près que les fusibles ne sont plus fabriqués avec les conducteurs de grille 12, mais avec les dépôts métalliques M1 13. En principe, l'épaisseur de la couche de Si02 11B est de 450 nm, et celle de la couche de TiN 14B de 35 nm. Par conséquent, il devient beaucoup plus difficile qu'avant de découvrir la partie centrale du plot métallique M2 14A sans enlever le matériau diélectrique sur le dépôt métallique M1/fusible 13. Malheureusement, le procédé de réalisation des IT décrit ci-dessus ne permettait pas d'atteindre cet objectif, l'étape spécifique de gravure des IT ne pouvant pas être contrôlée correctement. Dans la réalité, la structure finale était plutôt celle représentée sur la FIG. 7A ou sur la FIG. 7B, à cause du mauvais contrôle de l'étape de gravure des IT. La FIG. 7A montre le cas où le dépôt métallique M1/fusible 13 n'est pas à découvert dans l'ouverture 18, mais une partie de la couche 14B en TiN reste sur la partie centrale du plot métallique 14A dans l'ouverture 19, ce matériau n'ayant pas été entièrement enlevé. Par conséquent, la résistance de contact avec la partie centrale du plot métallique M2 14A est augmentée. En revanche, la FIG. 7B montre le cas où la couche de TiN a été entièrement enlevée dans l'ouverture 19, le dépôt métallique M1/fusible 13 étant à découvert dans l'ouverture 18, ce qui est une source potentielle de corrosion du métal et de problèmes de contamination. Par conséquent, avec cette nouvelle génération de puces DRAM, l'étape de gravure des IT ci-dessus n'était de toute évidence pas appropriée car elle présentait trois défauts principaux 1. Comme nous l'avons vu, si du TiN reste sur la partie centrale du plot métallique M2 14A, des problèmes de résistance de contact se produisent. 2. Si le Si02 de la couche 11B protégeant le dépôt métallique/fusible 13 est entièrement enlevé, nous avons des problèmes de corrosion du métal et de contamination. 3. Enfin, les sous-produits polymères générés dans le réacteur posent des problèmes de temps de fonctionnement de l'outillage. De toute évidence, l'étape de gravure du procédé classique de réalisation des IT décrite ci-dessus qui repose sur une méthode chimique à base de CF4 et CHF3 n'est plus adaptée à la structure 10' de la FIG. 6. D'autres gaz à base de chlore tels que le C12, le HCl ou le BC13 sont bien adaptés à la gravure du TiN car ils sont sélectifs face au Si02, mais il attaquent rapidement le cuivre à l'aluminium, de sorte qu'avec ces gaz, la partie centrale du plot métallique M2 14A serait gravement attaquée. Par conséquent, à l'heure actuelle, un procédé qui graverait le TiN formant la couche extérieure du plot métallique M2 14 sans éliminer totalement le Si02 sur le dépôt métallique M1/fusible 13, et qui serait propre, est très souhaitable. RESUME DE L'INVENTION La présente invention a, par conséquent, pour objet principal de proposer une méthode améliorée pour graver les matériaux TiN et Si02 sensiblement à la même vitesse. La présente invention a aussi pour objet de proposer une méthode améliorée pour graver les matériaux TiN et Si02 sensiblement à la même vitesse qui soit capable de graver le TiN formant la couche extérieure du plot métallique M2 sans découvrir le dépôt métallique M1/fusible lors du processus de réalisation des IT. La présente invention a aussi pour objet de proposer une méthode améliorée pour graver les matériaux TiN et Si02 sensiblement à la même vitesse sans générer de sous-produits polymères, de manière à obtenir un processus propre. Conformément à la présente invention, nous décrivons une méthode pour graver les matériaux TiN et Si02 sensiblement à la même vitesse qui comprend les étapes suivantes création dune structure qui fait partie d'un wafer en silicium, comprenant une couche métallique de fond et une couche isolante supérieure en Si02 recouverte d'un plot métallique, ledit plot métallique étant constitué d'une couche de TiN recouvrant une couche de Al-Cu, et placement du wafer sur le mandrin électrostatique de la chambre à vide d'un graveur RIE auquel est appliquée une puissance inférieure à 400 w, et application à la dite structure d'un débit de gaz de NF3 supérieur à 40 sccm de manière à ce que le rapport de sélectivité Si02:TiN soit d'environ 4. Conformément à une autre caractéristique de la présente invention, nous décrivons une méthode pour réaliser une interconnexion terminales (IT) dans une structure semi-conductrice, comprenant les étapes suivantes création dune structure qui fait partie d'un wafer semi-conducteur, comprenant une couche métallique de fond et une couche isolante supérieure en Si02 recouverte d'un plot métallique, ledit plot métallique étant constitué dune couche de TiN recouvrant une couche de A1-Cu, dépôt successif dune couche de passivation fine en Si02 et dune couche de passivation épaisse en Si3N4 par PECVD sur la structure, création dune couche de masquage présentant le motif désiré sur la structure, gravure de la couche de Si3N4 à laide de la couche de masquage pour découvrir la couche de Si02 située dessous à laide d'une procédé chimique à base de CF4/NF3, et gravure des couches de Si02 et de la couche de TiN avec un procédé chimique à base de NF3 pour éliminer totalement la couche de TiN du plot métallique, afin de créer l'interconnexion terminale sans découvrir ladite couche métallique de fond, cette étape consistant à placer le wafer sur le mandrin électrostatique de la chambre à vide d'un graveur RIE auquel est appliquée une puissance inférieure à 400 W, et à appliquer à ladite structure un débit de gaz NF3 supérieur à 40 sccm de manière à ce que le rapport de sélectivité Si02:TiN soit d'environ 4. Conformément à une autre caractéristique significative de la présente invention, la pression de gaz d'hélium généralement utilisé pour refroidir le wafer placé sur le mandrin électrostatique est réduite au minimum pour augmenter la température du wafer afin d'obtenir le rapport de sélectivité Si02:TiN le plus bas possible, soit environ 2. Les caractéristiques innovantes dont nous pensons qu'elles caractérisent cette invention sont présentées dans les revendications ci-après. Cependant, on comprendra mieux l'invention elle-même, ainsi que ses autres objectifs et avantages, à la lecture de la description détaillée ci-dessous d'une version préférentielle accompagnée de dessins. BREVE DESCRIPTION DES DESSINS Les FIG. 1 à 4 représentent une structure semi-conductrice soumises aux étapes principales du procédé classique de réalisation des interconnexions terminales (IT). La FIG. 5 représente une vue de dessus de la structure 10 au stade de la FIG. 4 pour montrer la disposition relative du plot M2 et de la baie des fusibles. La FIG. 6 représente la structure 10 de la FIG. 1 légèrement modifiée pour prendre en compte le fait que les fusibles sont maintenant fabriqués avec les dépôts métalliques du premier niveau de métallisation. Les FIG. 7A et 7B représentent également la structure de la FIG. 6 qui pourrait être obtenue avec un procédé chimique à base de CF4/CHF3 utilisé par le procédé classique de réalisation des IT, compte tenu de son mauvais contrôle. Les FIG. 8 et 9 représentent la structure de la FIG. 6 soumise aux étapes finales du procédé amélioré de réalisation des IT en deux étapes, à savoir un traitement chimique à base de NF3/CF4 puis de NF3, conformément à la présente invention. DESCRIPTION D'UNE VERSION PREFEREE Nous allons maintenant décrire le procédé amélioré de réalisation des interconnexions terminales (IT). La structure 10, de la FIG. 6 est recouverte des couches superposées 15, 16 et 17 constituées respectivement de Si02, Si3N4 et photo-imide, la couche de photo-imide 17 étant découverte et développée pour réaliser un photomasque 17, comme nous lavons indiqué plus haut à propos des FIG. 2 et 3. Le nouveau procédé de gravure des IT comprend deux étapes avec une méthode chimique à base de NF3, le wafer étant porté à haute température pour enlever plus rapidement le TiN et réduire sa sensibilité à l'effet de topologie. Les deux étapes sont réalisées dans la même chambre MxP+ du graveur AME 5000 RIE mentionné plus haut pour intégrer l'ensemble du procédé. Un procédé chimique à base de CF4/NF3 est utilisé dans la première étape pour graver le Si3N4 de la couche 16 dans les conditions de service suivantes Gravure du Si3N4 Débit de NF3 : 80 sccm Débit de CF4 : 40 sccm Pression : 150 MT Temp. cath/paroi : 15/15 C Pression du He de refroidissement : 14 Torr Puissance : 1000 W Le point de fin de gravure est déterminé par une augmentation brusque de l'intensité de la radiation 483 nm (CO) qui est détectée par un spectromètre optique. La structure qui en résulte est représentée sur la FIG. 8. Comme on le voit sur cette figure, la couche de passivation fine de Si02 15 est à découvert dans les ouvertures 18 et 19. Lors de la seconde étape, le Si02 de la couche 15, le TiN de la couche 14B et le Si02 de la couche 11B sont gravés dans la même chambre, mais avec un procédé chimique à base de NF3 et dans les conditions de service suivantes Gravure du TiN et du Si02 Débit de NF3 : 50 sccm Pression : 50 mT Temp. cath/paroi : 15/15 C Pression du He de refroidissement : 2 Torr Puissance : 400 W Le TiN et le Si02 sont gravés sensiblement à la même vitesse (sélectivité égale à 2) . Le gaz de NF3 a été choisi en raison de se grande efficacité supposée à attaquer les matériaux comme le nitrure de silicium dont la corrosion est de nature plus chimique, de sorte qu'il convient comme composé de base pour les deux étapes de gravure décrites ci-dessus. De manière surprenante, il a révélé une grande capacité à attaquer le TiN sans que sa capacité à attaquer le Si02 en soit affectée. En outre, il permet un processus propre sans générer de polymères, de sorte que l'on peut traiter un grand nombre de lots de wafers sans arrêter le réacteur RIE pour le nettoyer. De plus, on a eu la surprise de découvrir que la température la plus élevée possible des wafers permet d'obtenir le rapport de sélectivité le plus bas possible. En général, une température des wafers supérieure à 100 C est appropriée. On peut obtenir ce résultat simplement en réduisant fortement le débit de liquide de refroidissement, comme le montre la valeur de 2 Torr indiquée ci-dessus pour la pression du He de refroidissement arrière des wafers, au lieu des 14 Torr de l'étape 1. Avec une puissance inférieure à 500 W, un débit de NF3 supérieur à 40 sccm et une pression de He de refroidissement arrière de 14 Torr, le rapport de sélectivité de l'étape 2 est d'environ 4 et ne peut pas descendre au-dessous. La valeur de 2 Torr permet d'obtenir une sélectivité plus intéressante de 2 (dans ce cas, la température est estimée à environ 150 C). Enfin, on peut noter une amélioration de l'uniformité de la gravure du Si02, qui passe de 1,7% à 0,7%. La structure finale est représentée sur la FIG. 9. Comme on peut le voir, une épaisseur suffisante de la couche isolante 11B est laissée sur le dépôt ml/fusible 13, alors que le TiN de la couche 14B a été entièrement enlevé. Le TABLEAU II ci-dessous résume les caractéristiques principales de la méthode chimique améliorée à base de NF3 pour le procédé de gravure des IT qui fait l'objet de la présente invention. TABLEAU II vitesse de gravure du Si02 : 128 nm/min Uniformité de la gravure du Si02 : 0,7% Sélectivité Si02:TiN . 2 Accumulation de polymères : non Résidus de TiN : non L'absence d'accumulation de polymères démontre la propreté de cette nouvelle étape de gravure des IT. Bien que l'invention ait été décrite en se référant à une version préférentielle, les spécialistes doivent comprendre que les modifications de forme et de détails décrites plus haut, ou d'autres modifications, peuvent être réalisées sans sortir de l'esprit ni de l'objet de l'invention. REVENDICATIONS Les revendications sont les suivantes 1. Une méthode pour graver les matériaux TiN et Si02 sensiblement à la même vitesse qui comprend les étapes suivantes création d'une structure qui fait partie d'un wafer en silicium, comprenant une couche métallique de fond et une couche isolante supérieure en Si02 recouverte d'un plot métallique, ledit plot métallique étant constitué d'une couche de TiN recouvrant une couche de Al-Cu, et placement du wafer sur le mandrin électrostatique de la chambre à vide d'un graveur RIE auquel est appliquée une puissance inférieure à 400 W, et application à la dite structure d'un débit de gaz NF3 supérieur à 40 sccm de manière à ce que le rapport de sélectivité Si02:TiN soit d'environ 4. 2. La méthode décrite dans la revendication 1, la pression du gaz d'hélium généralement utilisé pour refroidir le wafer placé sur le mandrin électrostatique étant réduite au minimum pour augmenter la température du wafer afin d'obtenir le rapport de sélectivité le plus bas possible. 3. La méthode décrite dans la revendication 2, la pression de l'hélium de refroidissement étant égale à 2 Torr de manière à obtenir un rapport de sélectivité Si02:TiN égal à environ 2. 4. La méthode décrite dans la revendication 3, la température des wafers étant supérieure à 100 C. 5. La méthode décrite dans la revendication 2, la chambre à vide étant la chambre MxP+ du graveur AME 5000 RIE. 6. La méthode décrite dans la revendication 5, l'étape de gravure étant réalisée dans les conditions suivantes Débit de NF3 : 50 sccm Pression : 50 mT Temp. cath/paroi : 15/15 C Pression du He de refroidissement : 2 Torr Puissance : 400 w 7. Une méthode pour réaliser une connexion terminale (IT) dans une structure semi-conductrice, comprenant les étapes suivantes création d'une structure qui fait partie d'un wafer semi-conducteur, comprenant une couche métallique de fond et une couche isolante supérieure en Si02 recouverte d'un plot métallique, ledit plot métallique étant constitué d'une couche de TiN recouvrant une couche de A1-Cu, dépôt successif d'une couche de passivation fine en Si02 et d'une couche de passivation épaisse en Si3N4 par PECVD sur la structure, création d'une couche de masquage présentant le motif désiré sur la structure, gravure de la couche de Si3N4 à l'aide de la couche de masquage pour découvrir la couche de Si02 située dessous à l'aide d'une procédé chimique à base de CF4/NF3, et gravure des couches de Si02 et de la couche de TiN avec un procédé chimique à base de NF3 pour éliminer totalement la couche de TiN du plot métallique, afin de créer l'interconnexion terminale sans découvrir ladite couche métallique de fond. 8. La méthode décrite dans la revendication 7, le wafer étant placé sur le mandrin électrostatique de la chambre à vide d'un graveur RIE auquel est appliquée une puissance inférieure à 400 W, et un débit de gaz NF3 supérieur à 40 sccm étant appliqué à la dite structure de manière à ce que le rapport de sélectivité Si02:TiN soit d'environ 4. 9. La méthode décrite dans la revendication 8, la pression du gaz d'hélium généralement utilisé pour refroidir le wafer placé sur le mandrin électrostatique étant réduite au minimum pour augmenter la température du wafer afin d'obtenir le rapport de sélectivité le plus bas possible. 10. La méthode décrite dans la revendication 7, ladite opération de réalisation de la couche de masquage comprenant les étapes suivantes dépôt dune couche de photo-imide, exposition audit motif désiré, et développement de ladite couche de photo-imide. 11. La méthode décrite dans la revendication 9, ladite étape de gravure du Si3N4 étant réalisée dans la chambre MxP+ d'un graveur AME 5000 RIE, dans les conditions de service suivantes Débit de NF3 : 80 sccm Débit de CF4 : 40 sccm Pression : 150 mT Temp. cath/paroi : 15/15 C Pression du He de refroidissement : 14 Torr Puissance : 1000 w 12. La méthode décrite dans la revendication 11, ladite étape de gravure du TiN et du Si02 étant réalisée dans la même chambre MxP+ du graveur AME 5000 RIE pour intégrer l'ensemble du procédé, dans les conditions de service suivantes Débit de NF3 : 50 sccm Pression : 50 mT Temp. cath/paroi : 15/15 C Pression du He de refroidissement : 2 Torr Puissance : 400 w 13. La méthode décrite dans la revendication 7, ladite couche métallique de fond comprenant un fusible.