Brevet FR2796195A1 — publié le 20010112

La présente invention est relative à une mémoire ROM comprenant un réseau matriciel de lignes de mots et de lignes de bits, les lignes de mots étant destinées à recevoir des adresses pour la sélection des mots mémorisés et la programmation de la mémoire étant réalisée par des éléments commutables prévus à des croisements prédéterminés entre des lignes de mots et des lignes de bits, la présence d'un élément commutable à un croisement provoquant, lors de la lecture d'un mot, l'apparition d'un bit de niveau logique prédéterminé sur la ligne de bits correspondante. Le schéma simplifié d'une mémoire connue de ce type est représenté sur la figure 1 des dessins annexés. La mémoire comprend un réseau matriciel 1 de lignes de mots 2 et de lignes de bits 3. Les lignes de mots peuvent être sélectionnées par des adresses. Les bits sont programmés aux croisement des lignes de mots et de bits par des éléments commutables 4 formés par des transistors par exemple, dont la grille est reliée à la ligne de mots 2 correspondante et dont le trajet drain-source est connecté entre la masse et la ligne de bits 3 correspondante. Bien entendu, des variantes sont possibles en fonction des types d'éléments commutables utilisés et de la logique adoptée pour la mémoire. Il est à noter que la mémoire comprend également des moyens pour assurer la précharge des lignes de mots. Ces moyens ne sont pas dessinés sur la figure 1. Le principe de fonctionnement d'une telle mémoire consiste, pendant chaque cycle d'adressage et de lecture, à charger d'abord les lignes de bits à un niveau logique donné (ici 11111), puis à sélectionner une ligne de mots par un adressage approprié. Si alors, il y a un élément commutable à un croisement d'une ligne de bits et de la ligne de mots sélectionnée, la ligne de bits est déchargée. S'il n'y a pas d'élément commutable, la ligne de bits conserve son niveau logique. On peut alors lire la valeur du mot programmé à la ligne de mots sélectionnée, à la sortie (non représentée) de la mémoire à laquelle sont raccordées toutes les lignes de bits. Pour réduire le temps de lecture de la mémoire, constitué essentiellement par le temps de décharge des lignes de bits, il est connu d'utiliser des mémoires ROM dont le principe de connexion apparaît sur la figure 2. Pour simplifier le dessin, dans cette figure 2, on n'a pas représenté la matrice entière de la mémoire, mais seulement une ligne de bits croisant une pluralité de lignes de mots. On voit que, dans ce cas, la ligne de bits 3 est un simple conducteur et que les lignes de mots 2 sont associées à des lignes de bits secondaires 5, des éléments commutables 4 étant, bien entendu, prévus selon la programmation de la mémoire. Chaque ligne de bits secondaire 5 est reliée à la ligne de bits principale 3 par l'intermédiaire d'un transistor de sélection 6. Les moyens de précharge ne sont ici également pas représentés. L'activation des transistors de sélection 6 se fait au moyen de l'adressage, la lecture consistant à ne connecter qu'une ligne secondaire de bits 5 à la fois à la sortie de la mémoire, pour ce qui concerne la ligne de bits principale considérée. Comme à chaque lecture seulement une faible partie des éléments commutables déterminant la programmation est connectée à une ligne secondaire 5, la capacité à décharger est nettement moins grande que dans le cas de la figure 1. Le schéma de la figure 2 présente donc l'avantage par rapport à celui de la figure 1 que la vitesse de lecture peut être nettement plus grande. Cependant, même l'agencement de la figure 2 présente un inconvénient qui consiste en ce que lors de la lecture, la capacité de la ligne de bits principale est déchargée à travers deux transistors en série (4 et 6). Pour dans ces conditions conserver l'avantage de la grande vitesse de lecture, il faudrait que les transistors de sélection 6 soient de grande taille. Cependant, comme la lecture exige que pour chaque ligne de lecture principale, un transistor de grande taille soit activé (pour fixer les idées, il peut y en avoir de l'ordre de 1000), les avantages qui pourraient découler de la présence des lignes de bits secondaires sont en partie annihilés. L'invention a pour but de fournir une mémoire ROM ne présentant pas les inconvénients de la solution antérieure qui vient d'être décrite. Elle a donc pour objet une mémoire ROM du type défini ci-dessus, caractérisée en ce que chaque ligne de bits est subdivisée en des tronçons dont chacun est associé à un groupe de lignes de mots parmi lesdites lignes de mots et connecté à celles-ci par lesdits éléments commutables en fonction de la programmation de la mémoire, et en ce que les tronçons d'une même ligne de bits sont raccordés à une porte logique de sortie, dont la fonction logique est choisie pour que sa sortie représente, lors de chaque lecture dans la mémoire, le niveau logique du tronçon auquel est associé la ligne de mots sélectionnée. La variable de sortie peut, selon les réalisations, représenter la valeur vraie ou la valeur complémentée du bit mémorisé. Grâce à ces caractéristiques, les capacités devant être déchargées lors de la lecture dans la mémoire sont faibles car elles ne concernent alors qu'un seul tronçon ayant moins de transistors connectés. En outre, la décharge de la capacité ne se fait qu'à travers un seul élément commutable. Le temps de lecture peut donc être réduit à un minimum. Suivant d'autres caractéristiques de l'invention: chacun desdits tronçons est connecté à des moyens de précharge; ladite porte de sortie est une porte NON-ET; D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui va suivre donnée uniquement à titre d'exemple et faite en se référant au dessin annexé sur lequel: les figures 1 et 2, déjà décrites, sont des schémas de solutions antérieures; la figure 3 est un schéma partiel d'une mémoire ROM selon l'invention. Selon le mode de réalisation préféré représenté à la figure 3, la mémoire ROM selon l'invention comprend des lignes de bits 11 qui sont subdivisées en des tronçons 12 distincts les uns des autres. Chacun de ces tronçons est associé à un groupe de lignes de mots 2 et connecté à celles-ci, selon la programmation de la mémoire, par l'intermédiaire d'éléments commutables 4. Il est à noter que pour simplifier la figure 3, celle-ci ne montre qu'une seule ligne de bits divisée en tronçons. On notera que, de préférence, chaque groupe de lignes de mots est associé aux tronçons de même rang des lignes de bits juxtaposés dans la matrice de la mémoire. Chaque tronçon 12 d'une ligne de bits 11 est raccordé à un transistor de précharge 13 distinct, les grilles de ces transistors étant commandées par un signal de précharge (ici PRECHARGE) . En outre, chaque tronçon 12 d'une ligne de bits 11 est connecté à une entrée distincte 14 d'une porte de sortie 15. Cette porte a pour but de refléter à sa sortie 17, l'état de l'un quelconque des tronçons 1 2, en fonction de la sélection des lignes de mots 2 par l'adressage et de la présence ou de l'absence d'un élément commutable 4. Dans l'exemple représenté, la porte de sortie 15 est de type NON-ET. La valeur du bit sélectionné par la ligne de mots activée au cours de chacune des lecture est prélevée sur la sortie 17 de la porte de sélection 15. Bien entendu, la porte de sortie 15 peut être conçue pour remplir une autre fonction logique selon le choix qui a été faite en matière logique lors de la conception de la mémoire. REVENDICATIONS 1. Mémoire ROM comprenant un réseau matriciel de lignes de mots (2) et de lignes de bits (11), les lignes de mots (2) étant destinées à recevoir des adresses pour la sélection des mots mémorisés et la programmation de la mémoire étant réalisée par des éléments commutables (4) prévus à des croisements prédéterminés entre des lignes de mots (2) et des lignes de bits (11) la présence d'un élément commutable (4) à un croisement provoquant, lors de la lecture d'un mot, l'apparition d'un bit de niveau logique prédéterminé sur la ligne de bits (11) correspondante, caractérisée en ce que chaque ligne de bits (11) est subdivisée en des tronçons (12) dont chacun est associé à un groupe de lignes de mots (2) parmi lesdites lignes de mots et connecté à celles-ci par lesdits éléments commutables (4) en fonction de la programmation de la mémoire, et en ce que les tronçons (12) d'une même ligne de bits (11) sont raccordés à une porte logique de sortie (15), dont la fonction logique est choisie pour que sa sortie (17) reflète, lors de chaque lecture dans la mémoire, le niveau logique du tronçon (12) auquel est associé la ligne de mots sélectionnée. 2. Mémoire suivant la revendication 1, caractérisée en ce que chacun desdits tronçons (12) est connecté à des moyens de précharge (13). 3. Mémoire suivant l'une quelconque des revendications 1 et 2, caractérisée en ce que ladite porte de sortie (15) est une porte NON-ET.