Brevet FR2792475A1 — publié le 20001020

COMPARATEUR D'UNE VALEUR NUMERIQUE AYANT DES NIVEAUX DE TENSION CMOS ET D'UNE VALEUR NUMRIQUE AYANT DES NIVEAUX DE TENSION ECL La présente invention concerne un circuit permettant de comparer une valeur numérique ayant des niveaux de tension CMOS à une valeur numérique ayant des niveaux de tension ECL ("Emitter- Coupled Logic" ou logique par couplage d'émetteurs). Les signaux CMOS et ECL ne sont pas compatibles. En effet, les signaux CMOS varient pratiquement entre 0 et la tension d'alimentation pour définir les deux états logiques, tandis que les signaux ECL varient entre la tension d'alimenta- tion et une valeur légèrement inférieure (de l'ordre de 0,3 volt) à la tension d'alimentation, pour définir les deux états logiques. La figure 1 représente un exemple de circuit o l'on a besoin de comparer des signaux ECL et des signaux CMO40S. I1 s'agit d'une boucle à verrouillage de phase comprenant un oscillateur commandé 10 de fréquence élevée. Afin de pouvoir fonctionner à des fréquences élevées, on utilise couramrment des circuits en technologie ECL. Néanmoins, les circuits réalisés en technologie ECL présentent une consoTmmation de courant statique relativement élevée et, de ce fait, on n'utilise cette technologie que pour les parties d'un circuit devant fonctionner à fréquence élevée. Les autres circuits sont donc réalisés en technologie C4MOS. C'est le cas par exemple dans la boucle à verrouillage de phase de la figure 1 pour un filtre passe-bas 12 qui commande l'oscillateur et un comparateur de phase 14 dont la sortie est fournie au filtre 12. Le comparateur de phase 14 reçoit un signal à une fré- quence de référence Fref et le signal fourni par l'oscillateur 10 par l'intermédiaire d'un diviseur de fréquence 16. Le taux de division du diviseur 16 est bien entendu suffisammnent élevé pour ramener la fréquence de l'oscillateur 10 à une valeur compatible avec la technologie CMOS et donc exploitable par le comparateur de phase 14. Un exemple classique de diviseur de fréquence 16 est représenté à la figure 1. Ce diviseur comprend un compteur 18 cadencé par le signal de sortie de l'oscillateur 10. Un compara- teur numérique 20 compare le contenu D du compteur 18 à une valeur programmable N et provoque la remise à zéro du compteur 18 lorsque son contenu D atteint la valeur N. Si on considère que la sortie du diviseur 16 est le signal RST de remise à zéro du compteur 18, on obtient une division de fréquence par N. Le compteur 18 et le comparateur 20 doivent pouvoir fonctionner à la fréquence de l'oscillateur 10. Ils sont pour cela réalisés en technologie ECL. Par contre, le signal de pro- grammation N est fourni par des circuits ne devant pas fonctionner à fréquence élevée et il est donc fourni par des circuits CMOS. Le problème qui se pose est donc de comparer une valeur numérique N ayant des niveaux CMOS à une valeur numérique D ayant des niveaux ECL. La figure 2 représente une solution pour pouvoir compa- rer de tels signaux. Dans cet exemple, on suppose que le signal N comporte deux bits NO et Nl, tandis que le signal D comporte deux bits DO et Dl. Chacun des bits du signal N est fourni à un cir- cuit 22 de conversion de niveau CMOS en niveau ECL, dont la sortie est fournie à une première entrée d'une porte OU Exclusif 24 en technologie ECL. Les bits correspondants du signal ECL D sont respectivement fournis aux deuxièmes entrées des portes OU Exclusif 24. Une porte ET 26 reçoit les sorties des portes OU Exclusif 24 et fournit une valeur logique 1 lorsque les valeurs numériques N et D sont égales. Dans le cas général, il y a autant de convertisseurs 22 et de portes OU Exclusif 24 que de bits des valeurs N et D à comparer, la porte ET 26 ayant un nombre correspondant d'entrées. Un inconvénient de cette solution est qu'elle nécessite un nombre élevé de portes ECL élémentaires dont chacune ajoute une consommation de courant statique. On rencontre ce problème également dans les circuits réalisés en technologie CML ("Current-Mode Logic" ou logique en mode courant). Un objet de la présente invention est de prévoir un comparateur de signaux ECL ou CML et de signaux CMOS ayant une consommation de courant statique particulièrement faible. Pour atteindre cet objet, la présente invention prévoit un comparateur d'une première valeur numérique de n bits ayant des niveaux de tension CMOS et d'une deuxième valeur numérique de n bits ayant des niveaux de tension ECL ou CML, comprenant un décodeur en technologie (CMvOS prévu pour fournir 2n signaux CMOS dont chacun correspond à un produit différent de n bits, chacun des n bits étant un bit respectif de la première valeur numérique ou son complément; 2n portes ET en technologie ECL ou CML associées respectivement aux 2n signaux CMOS, connectées pour réaliser une fonction OU de 2n signaux ECL ou CML dont chacun correspond à un produit différent de n bits pris parmi les bits de la deuxième valeur ou leurs compléments, selon le même choix que pour le produit de n bits du signal CMOS respectif; et des moyens pour inactiver les portes ET associées aux signaux CMOS à 0. Selon un mode de réalisation de la présente invention, le comparateur comprend 2n commutateurs commandés respectivement par les signaux CMOS et dont chacun est disposé entre un étage différentiel d'une porte ET respective et une source de courant de polarisation commune. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente une boucle à verrouillage de phase classique permettant de générer un signal de fréquence programmable; la figure 2 représente une solution classique pour comparer des signaux CMOS et des signaux ECL; et la figure 3 représente un mode de réalisation de compa- rateur selon la présente invention permettant de comparer des signaux CM4OS et des signaux ECL. Pour réaliser un comparateur de signaux ECL et de signaux CMvOS ayant une faible consommation statique, on décompose, selon l'invention, la fonction logique d'un comparateur de manière particulière. La fonction logique du comparateur de la figure 2, donc dans l'exemple o les valeurs numériques à comparer sont de deux bits, s'exprime par: (N0. D0* + N0*.DO)*. (Nl-Dl* + Nl*.D1)*, o un terme X* désigne l'inverse logique du terme X. Si l'on développe cette expression et que l'on sépare les bits provenant de la valeur numérique C4MOS N et les bits provenant de la valeur numérique ECL D, on obtient: (N0*-N1*)- (D0*.D1*) + (N0*.Nl) -(D0*.D1) + (NO.Nl*). (D0.Dl*) + (NONl) (D0.D1) On s'aperçoit que chaque terme de la forme Ki(NO) K2(N1) est regroupé avec un terme K1(D0) K2(D1), o K1(.) et K2(.) sont des fonctions identité ou inverse. Les termes K1 (N0) K2(Nl), pour les quatre combinaisons identité/inverse des fonctions K1 et K2, ont la propriété qu'un seul est à 1, quelles que soient les valeurs logiques des bits NO et Ni. Il en va de même pour les termes K1(D0) et K2(D1). Selon l'invention, on génère tous les termes K1(N0) K2(Nl) par un circuit CMOS, on génère tous les termes K1(D0) K2(Dl) par un circuit ECL, et les deux circuits sont assemblés de manière spécifique pour compléter la fonction et réduire à un minimum la consommation de courant statique. La figure 3 représente un mode de réalisation de compa- rateur réalisé selon ce principe, dans le cas toujours o les valeurs à comparer N et D sont de deux bits. Les bits de la valeur numérique CMOS N sont fournis à un décodeur 30 en technologie CMOS qui génère les termes N0*.Ni*, N0* N1, NO.N* et NON1 sur des lignes respectives. Par ailleurs, quatre portes ET 32 en technologie ECL sont connectées pour fournir sur une sortie différentielle Q/Q* le résultat de la fonction D0*D1* + D0*.D1 + D0.Dl* + DOD1 à partir des bits DO et Dl de la valeur numérique ECL D. On rappelle qu'un circuit ECL fonctionne en mode dif- férentiel. Ainsi, chaque bit traité par le circuit ECL est représenté par un bit et son complémentaire (DO/DO*, D1/Dl*, Q/Q*). Chaque porte ET ECL 32 comprend une première paire dif- férentielle de transistors NPN Q1 et Q2 dont les collecteurs sont reliés à un potentiel d'alimentation haut par deux résistances respectives Ri et R2. La paire différentielle Q1/Q2 est disposée dans l'une des branches d'une deuxième paire différentielle de transistors NPN Q3 et Q4, dont l'autre branche est reliée à une branche de la première paire différentielle, le collecteur du transistor Q2 à la figure 3. Les composantes différentielles DO et DO* sont fournies aux bases des transistors des premières paires différentielles Q1/Q2, tandis que les composantes différentielles Dl et Dl* sont fournies aux bases des transistors des deuxièmes paires Q3/Q4, comme cela est représenté, pour produire les termes K1(D0).K2(D1) requis sur les sorties différentielles des portes ET 32. Les composantes différentielles Q et Q* de la sortie de chaque porte ET 32 sont prélevées sur les collecteurs respectifs des transistors Q2 et Q1. Les sorties des différentes portes ET 32 sont câblées les unes aux autres en parallèle pour réaliser les fonctions OU requises. Normalement, chaque porte ET ECL, notamment son deuxième étage différentiel Q3/Q4, est polarisé par une source de courant respective. Ainsi, la consommation de courant statique d'un circuit logique ECL est proportionnelle au nombre de portes ET. Selon l'invention, on prévoit une seule source de cou- rant de polarisation 34 pour l'ensemble des portes ECL, laquelle source est couplée aux portes ECL 32 par des transistors MOS à canal N respectifs MN. Ces transistors MN sont conrmmandés respec- tivement par les sorties du décodeur CMOS 30. Comme on l'a précédemment indiqué, quelles que soient les valeurs des bits NO et N1, une seule des sorties du décodeur est à 1. Alors, le transistor correspondant MN est rendu passant, ce qui polarise la porte ECL 32 correspondante par la source de courant 34. S'il s'avère que la valeur numérique D est telle que la porte ECL 32 ainsi polarisée fournit la valeur logique 1, cette valeur logique 1 apparaît sur la sortie Q/Q* du circuit, indiquant l'égalité des valeurs numériques D et N. Dans tous les autres cas, le circuit indique une inégalité par un 0. Ainsi, bien que le circuit comprenne quatre portes ET ECL, il ne consormme que le courant d'une seule. Il en résulte, dans l'exemple de valeurs numériques de deux bits, une division par quatre de la consonTmation statique. Bien entendu, l'invention s'applique à la comparaison de valeurs numériques D et N de n bits. Dans ce cas, le décodeur génère 2n termes différents de la forme K0(NO).K1(Nl)... Knl(Nnl), o chacune des fonctions K est l'identité ou l'inver- sion. Les fonctions K varient d'un terme au suivant fourni par le décoieur 30 pour représenter les 2n carbinaisons possibles d'inversions et identités des n bits de la valeur N. Par ailleurs, on prévoit 2n portes ET ECL 32 à n entrées connectées pour générer les 2n termes K0(DO).K1(Dl)... Knl(Dn_1) correspondant respectivement aux termes fournis par le décodeur , et pour faire l'opération OU de ces termes. Une porte ECL à trois entrées peut être réalisée en disposant les deux étages différentiels représentés en figure 3 dans l'une des branches d'un troisième étage différentiel, dont l'autre branche est connectée aux collecteurs des transistors Q2 et Q4. Toutefois, l'empilement des étages différentiels est limité par la tension d'alimentation et l'on peut être amené à réaliser la fonction ET à l'aide de plusieurs portes ET à deux ou trois entrées, devant chacune être polarisée individuellement. Il en résulte que la consommation de courant statique est plus élevée que dans le cas de la figure 3, mais la consonmation reste au moins 2n fois inférieure à celle que l'on aurait normalement. La présente invention a été décrite en relation avec des circuits en technologie ECL, mais elle s'applique également à des circuits en technologie CML. REVENDICATICONS 1. Comparateur d'une première valeur numérique (N) de n bits ayant des niveaux de tension CMOS et d'une deuxième valeur numérique (D) de n bits ayant des niveaux de tension ECL ou CML, caractérisé en ce qu'il comprend: e un décodeur en technologie CMOS prévu pour fournir 2n signaux CMOS dont chacun correspond à un produit différent de n bits, chacun des n bits étant un bit respectif de la première valeur numérique (N) ou son complément; * 2n portes ET en technologie ECL ou CML associées res- pectivement aux 2n signaux CMOS, connectées pour réaliser une fonction OU de 2n signaux ECL ou CML dont chacun correspond à un produit différent de n bits pris parmi les bits de la deuxième valeur (D) ou leurs compléments, selon le même choix que pour le produit de n bits du signal CMOS respectif; et * des moyens (MN) pour inactiver les portes ET associées aux signaux CMOS à 0. 2. Comparateur selon la revendication 1, caractérisé en ce qu'il comprend 2n courmmutateurs (MN) commandés respectivement par les signaux CMOS et dont chacun est disposé entre un étage différentiel (Q3/Q4) d'une porte ET respective et une source de courant de polarisation commune (34).