Brevet FR2789247A1 — publié le 20000804

CIRCUIT ELECTRONIQUE MODULAIRE A SYNCHRONISATION AMELIOREE La présente invention concerne le domaine des circuits électroniques comprenant plusieurs modules et un système de synchronisation permettant d'activer tour à tour chaque module. Elle s'applique notamment aux circuits modulaires de traitement de données numériques à haute fréquence dans lesquels il est prévu un multiplexage des transmissions de données de chaque module. Selon l'état de la technique, il est connu de synchroniser un circuit électronique modulaire en aiguillant un signal d'horloge commun vers le module qui doit être activé dans la phase de multiplexage correspondante. Ceci doit permettre de synchroniser les transmissions de bits de données issues de chaque module et d'obtenir des bits de données ayant tous la même largeur temporelle. La figure 1 illustre un circuit électronique modulaire à système de synchronisation 0 de type connu. Le signal d'horloge HO commun est aiguillé vers l'un des modules 1, 2, 3 ou 4 à activer, par un ensemble 5 de portes logiques &. Chaque porte & effectue une opération logique ET entre le signal d'horloge HO et un signal de validation V1, V2, V3 ou V4 d'un module respectif. Les signaux de validation Vi, V2, V3 et V4 sont fournis par une unité de contrôle 6. Les figures 2a, 2b et 2c, représentent des chronogrammes de signaux du système de synchronisation connu de la figure 1, lesdits signaux étant respectivement, le signal primaire d'horloge HO, le signal de validation Vl du module 1 et le signal secondaire d'horloge Hi appliqué en entrée de ce module 1. Comme illustré, un tel système de synchronisation a l'inconvénient de retransmettre les pics de tension et les errements temporels du signal de validation V1, ce qui détruit la synchronisation des transmissions de données des modules. On connaît encore des systèmes de synchronisation dans lesquels il est prévu de mettre en forme les signaux de validation par l'intermédiaire de bascules monostables. Ces systèmes à bascules ont encore l'inconvénient de provoquer des erreurs de synchronisation, à cause de temps de commutation non- compressibles et erratiques, les erreurs de synchronisation atteignant des retards de l'ordre de la nanoseconde. La mise en oeuvre de tels systèmes sur un circuit synchrone travaillant à une fréquence supérieure à 100 Mhz occasionne des erreurs de synchronisation s'élevant à plus de 10% du cycle de l'horloge. Une telle imprécision ne peut être admise dans les circuits électroniques à haute fréquence dans lesquels chaque bit de donnée doit avoir une largeur temporelle déterminée pour éviter toute erreur de transmission. L'objet de l'invention est de proposer un système simple de synchronisation de circuit électronique modulaire, sans les inconvénients précités. Un but de l'invention est de garantir une synchronisation parfaite de tous les modules d'un tel circuit électronique, même à très haute fréquence, c'est-à-dire au-delà de la centaine de MegaHertz. Ces objectifs sont atteints selon l'invention en réalisant un circuit électronique comprenant une série de modules de calcul aptes à traiter successivement des données et une unité de contrôle délivrant des signaux de validation successive des modules, avec un système d'activation coordonnée des modules comprenant des cellules de synchronisation cadencées par un signal primaire d'horloge et délivrant des signaux secondaires d'horloge commandés de façon intermittente par les signaux de validation pour activer respectivement les modules, les cellules comportant des moyens pour verrouiller l'état de chaque signal de validation associés à des moyens pour régulariser la périodicité de changement d'état de chaque signal secondaire d'horloge et pour coordonner les changements d'états des signaux secondaires d'horloge entre eux. Selon un premier mode de réalisation de l'invention, chaque cellule comporte: - une bascule de verrouillage d'un signal de validation respectif, synchronisée par le signal primaire d'horloge, - des moyens pour retarder le signal primaire d'horloge de façon à changer d'état postérieurement à un signal sortant de la bascule de verrouillage, et - un élément logique combinant le signal sortant de la bascule de verrouillage avec le signal primaire d'horloge retardé et délivrant un signal secondaire d'horloge respectif. Selon des réalisations particulières de l'invention, les moyens pour retarder le signal primaire d'horloge peuvent être constitués par des paires d'inverseurs logiques, par des lignes à retard, par des circuits capacitifs ou par des bascules de verrouillage. Ils introduisent de préférence un temps de retard de l'ordre du temps de commutation d'une bascule de verrouillage. Selon des modes de réalisations préférés de l'invention, chaque cellule comporte en outre: - un autre élément logique combinant le signal de validation respectif avec le signal primaire d'horloge et initialisant la bascule de verrouillage lorsque lesdits signaux sont inactifs, et/ou - des moyens pour selectionner le signal de validation commandant la bascule de verrouillage parmi un groupe de signaux comprenant un signal de validation intermittent délivré par l'unité de contrôle et un signal de test provisoire délivré par une unité de test. L'invention s'applique de préférence à des circuits électroniques comprenant des modules de traitement de données à très haute fréquence, en particulier aux circuits ayant une fréquence de signal primaire d'horloge de l'ordre de la centaine de MégaHertz. Les moyens de retardement introduisent alors des délais de transmission de l'ordre de la nanoseconde. Il est prévu que chaque module comporte une unité de calcul arithmétique et des moyens de verrouillage des données en entrée et en sortie de l'unité, synchronisés par un signal secondaire d'horloge respectif. L'avantage essentiel de l'invention est de permettre une parfaite périodicité et une parfaite synchronisation des signaux secondaires d'horloge appliqués aux modules, ce qui garantit un cadencement régulier d'un traitement de données, en particulier le multiplexage de bits de données. D'autres objectifs, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description et des dessins de réalisations qui vont suivre, donnés uniquement à titre exemplatif. Sur les dessins annexés: la figure 1, précédemment décrite, schématise un circuit électronique modulaire à système de synchronisation selon l'état de la technique, - les figures 2a, 2b et 2c précédemment décrites, illustrent des chronogrammes de signaux du circuit connu de la figure 1, - la figure 3 représente deux cellules de synchronisation d'un système d'activation coordonnée de modules pour circuit électronique modulaire, selon l'invention, - les figures 4a à 4f illustrent des chronogrammes de signaux d'une cellule de la figure 3, - la figure 5 représente un circuit électronique comprenant une série de modules de calcul activés de façon coordonnée par un système de cellules de synchronisation, selon l'invention, et - les figures 6a à 6g illustrent des chronogrammes de signaux du circuit de la figure 5. Dans la suite de la description de l'invention, des détails de réalisation et de fonctionnement du système de cellules de synchronisation seront développés en premier lieu, avant de décrire sa mise en oeuvre dans l'activation coordonnée de modules d'un circuit électronique. La figure 3 montre deux cellules de synchronisation 7 et 8 de système d'activation coordonnée 9 selon l'invention. Chaque cellule 7 ou 8 reçoit en entrée le signal primaire d'horloge HO, ainsi qu'un signal de validation Vi ou V2 fourni par l'unité de contrôle 6 du circuit électronique. Chaque cellule 7 ou 8 fournit en sortie un signal secondaire d'horloge Hl ou H2 destiné respectivement à activer le fonctionnement d'un module 1 ou 2. Il y a donc un signal primaire d'horloge HO, mais autant de cellules 7,8 et de signaux secondaires d'horloge Hi, H2 qu'il y a de modules 1, 2 à activer. On considère ici que, lorsque le module 1 doit être activé, l'unité de contrôle délivre un signal de validation V1 correspondant à l'état actif (état haut, noté 1) et délivre un signal Vi à l'état inactif (état bas noté 0) lorsque le module 1 doit être inactive. Chaque signal de validation Vl ou V2 est appliqué sur une entrée de commande Dl ou D2 d'une bascule 10 ou respective. Les bascules 10,20 des cellules de synchronisation 7,8 selon l'invention sont de préférence des bascules de verrouillage synchrone de donnée de type D (en anglais "D latch" ou " flip-flop "). Chaque bascule 10 ou 20 reçoit le signal primaire d'horloge HO sur une entrée de synchronisation Cl ou C2. Les changements d'état d'une bascule sont donc conditionnés par le signal primaire d'horloge HO et se produisent, par exemple, après les fronts montants de ce signal, dans un temps de commutation déterminé. Ainsi, de façon avantageuse, toutes les bascules du système de synchronisation selon l'invention ont des changement d'états synchronisés par un même signal d'horloge HO. Les signaux de sortie Q1, Q2 des bascules 10, 20 correspondent alors respectivement aux signaux de validation V1, V2 mis en forme et synchronisés par le signal primaire d'horloge HO. Sur l'exemple de chronogrammes des figures 4a, 4b et 4d, on voit ainsi que le signal de sortie Q1 de la bascule 10, correspond à la mise en forme du signal Vi, synchronisée sur les fronts montants d'horloge HO. Une variante de réalisation prévoit que chaque bascule 10 ou 20 est réinialisée quand le signal primaire d'horloge HO et le signal de validation respectif Vi ou V2 sont à l'état inactif (état bas, noté 0). Le schéma de la figure 3 montre par exemple que chaque signal de validation V1 ou V2 est appliqué en entrée d'une porte logique 13 ou 23, respectivement. Le signal primaire d'horloge HO est appliqué sur l'autre entrée de chacune des portes logiques 13 et 23. Dans cet exemple, chaque porte 13 effectue une opération logique de type OU entre les signaux V1 + HO, le résultat étant appliqué sur une entrée d'initialisation non-R1 (active à l'état bas, 0) de la bascule 10 correspondante. Chaque cellule de synchronisation 7 du système 9 selon l'invention comporte de plus un élément logique 12 recevant d'une part le signal de sortie Q1 de la bascule 10 correspondante et d'autre part le signal primaire d'horloge HO' retardé par un moyen 11. Dans l'exemple de schéma de circuit de la figure 3, les éléments logiques 12, 22 sont des portes logiques de type ET; chaque porte 12 ou 22 a une entrée reliée respectivement à la sortie Q1 ou Q2 (sortie non-inverseuse) de la bascule 10 ou 20 et une autre entrée reliée à la sortie HO' d'un moyen de retardement 11 ou 21. Il est prévu de préférence que chaque moyen de retardement 11 ou 21 introduit un délai de transmission T supérieur ou sensiblement égal au temps de commutation de la bascule 10, 20 correspondante. Ainsi, chaque élément logique 12 ou 22 délivre respectivement un signal secondaire d'horloge Hi ou H2, strictement périodique, la période étant celle du signal primaire d'horloge. Cependant, la durée de chaque signal secondaire d'horloge Hi ou H2 s'étend sur une fenêtre de temps correspondant à l'activation du signal de validation respectif Vi ou V2. L'avantage essentiel des moyens de retardement est d'éviter que le premier " créneau " d'un signal secondaire d'horloge Hi ou H2 ne soit amputé à cause du temps de changement d'état du signal de sortie Q1 ou Q2 de la bascule 10 ou 20 respectivement. En effet, comme visible sur la figure 4d, le signal de sortie Q1 de la bascule 10 enregistre le changement d'état du signal de validation Vi avec un temps de retard R par rapport au front montant du signal primaire d'horloge HO. En retardant le signal d'horloge HO' d'un délai T du même ordre que ce temps de retard R, avant d'effectuer l'opération logique ET entre ces deux signaux, le signal secondaire d'horloge Hi présente bien des " créneaux " de durée égale, comme visible figure 4f. Pour éviter toute possibilité d'amputation d'un créneaux de signal d'horloge, le délai T est de préférence légèrement supérieur au temps de retard R maximal de la bascule correspondante. Les signaux secondaires d'horloge Hi, H2 d'un système de synchronisation de circuit électronique selon l'invention, ont ainsi l'avantage de présenter des fronts montants et descendants parfaitement espacés dans le temps, et donc parfaitement périodiques. Les moyens de retardement 11, 21 peuvent faire l'objet de diverses variantes de réalisation. Dans la variante de réalisation préférée, une ou plusieurs paires d'inverseurs logiques sont montés en série pour transmettre le signal primaire d'horloge HO à l'entrée HO' de l'élément logique 12 et constituer un moyen de retardement. Le signal d'horloge HO' présente ainsi un chronogramme identique à celui du signal HO avec un décalage temporel T correspondant à la somme des temps de commmutation des inverseurs. La réalisation de moyens de retardement sous forme d'une paire d'inverseurs a l'avantage d'être simple à implanter et de présenter un encombrement réduit sur un circuit intégré. Dans une deuxième variante de réalisation, il est prévu de disposer une ligne à retard avant l'entrée HO' de l'élément logique 12 pour constituer un moyen de retardement. Dans une troisième variante de réalisation, il est prévu qu'un circuit capacitif constitue le moyen de retardement. Le circuit comprend typiquement une résistance reliant la ligne de signal d'horloge HO à l'entrée HO' de l'élément logique 12 et un condensateur reliant l'entrée HO' avec un niveau de potentiel de référence, par exemple une ligne d'état inactif 0 ou la masse. Le délai de transmission introduit par un tel moyen de retardement est de l'ordre de la constante de temps du circuit capacitif (dite " constante RC "). Enfin, selon une quatrième variante de réalisation, les moyens de retardement 11, 21 sont constitués de bascules recevant le signal primaire d'horloge HO et le retransmettant en entrée HO' de chaque élément logique 11,22. De façon avantageuse, en cas de réalisation du circuit électronique modulaire selon l'invention sous forme de circuit intégré, on peut prévoir d'implanter des bascules identiques en tant que bascule de verrouillage synchrone 10 et en tant que moyen de retardement 11 ce qui permet d'obtenir des délais de transmission R et T strictement égaux puisque les bascules sont appariées au cours d'une même étape d'implantation. De même les différentes cellules de synchronisation 7 et 8 d'un système selon l'invention sont de préférence réalisées au cours d'une même étape d'implantation. Les moyens de retard du signal primaire d'horloge HO' peuvent d'ailleurs être communs à plusieurs cellules 7,8 du système 9. Les temps de commutation R des bascules 10, 20 implantées actuellement dans les circuits intégrés sont de l'ordre de la nanoseconde. En conséquence, il est prévu selon l'invention, que les moyens de retardement introduisent des délais de transmission de l'ordre de la nanoseconde (nS). Le système de synchronisation de circuit électronique modulaire trouve toute son utilité dans les applications dans lesquelles le signal d'horloge a une période inférieure à 10 nS environ. L'invention permet avantageusement d'éviter des erreurs de synchronisation qui pourraient s'élever à 1 nS, soit à % de la période d'horloge. L'invention est donc de préférence mise en oeuvre sur un circuit électronique modulaire de fréquence supérieure à 100 Mhz environ, circuits dits à très haute fréquence. Ainsi, il est prévu selon l'invention de mettre en oeuvre le système de synchronisation dans un circuit électronique à très haute fréquence comprenant plusieurs modules devant traiter des données de façon synchrone, tels qu'un circuit modulaire à architecture parallèle ou série (architecture dite " pipe-line "). La figure 5 donne un schéma de circuit électronique de calcul modulaire, dans lequel des modules 1,2 de calcul arithmétique ou d'opération logique sont ainsi reliés en série par une ligne de transmission sérielle de données IN, OUT. La ligne IN est destinée à transmettre un à un les bits de données au premier module 1. La ligne OUT est destinée à transmettre un à un les bits de données du premier module 1 au deuxième module 2. I] Le module 2 représenté partiellement sur la figure a une structure similaire au module 1 et peut être relié lui-même à des modules supplémentaires par transmission série. Le nombre des modules n'est pas limité. Chaque module 1,2 a une structure permettant: - de recevoir un mot de donnée, bit par bit, pendant une phase de chargement LOAD, puis, d'effectuer un calcul arithmétique ou une opération logique sur le mot de donnée, pendant un cycle d'évaluation EVAL, et enfin, - de retransmettre, bit par bit, un nouveau mot de donnée résultant du calcul ou de l'opération effectuée sur le mot de donnée initial, pendant une phase de déchargement UNLOAD. Ainsi, comme illustré figure 5, le module 1 comprend une unité 15 de calcul arithmétique ou d'opération logique connecté en entrée et en sortie d'une cascade de bascules 16,17,18,19 de verrouillage de données, au nombre de quatre dans l'exemple de la figure 5. La ligne de transmission série IN, par laquelle arrivent les bits de donnée, est appliquée en entrée A de la première bascule 16. La sortie W,X,y ou Z de chaque bascule 16,17,18 ou 19 est appliquée en entrée A',A'',A''' etc. de la bascule suivante 17,18,19 etc. Quant à la dernière bascule 19 du module 1, sa sortie Z est connectée à la ligne de transmission série OUT, par laquelle sortent les bits de données, pour être appliquée en entrée A2 de la première bascule 26 du prochain module 2. Les sorties W,X,Y et Z des bascules 16-19 sont aussi reliées parallèlement et respectivement aux entrées I,J,K et L de l'unité 15 qui effectue un calcul ou une opération sur quatre bits dans cet exemple. Les sorties M,N,O et P de l'unité 15 sont enfin rebouclées respectivement sur des entrées B,B',B'' et B''' secondaires des bascules 16,17,18 et 19. En effet, il est prévu d'adopter des bascules 16- 19 disposant chacune de deux entrées A,B de donnée et d'une borne de commande E permettant de selectionner une des deux entrées A ou B. Un signal d'évaluation F est appliqué sur les bornes de commande E-E''' de toutes les bascules 16-19 pour valider toutes les entrées A-A' ' ' ou bien toutes les entrées B-B''' On considère ici que lorsque le signal d'évaluation F est dans l'état logique bas, noté 0, il valide l'activation de l'entrée A de chaque bascule 16, tandis que dans l'état logique haut, noté 1, il valide l'activation de l'entrée B de chaque bascule 16. L'état 0 ou 1 du signal d'évaluation TE détermine donc la sélection/activation des entrées A-A''' ou bien des entrées B-B' ' ' des bascules de verrouillage de données. Par conséquent, selon l'état 0 ou 1 du signal d'évaluation F, les éléments 15,16,17,18,19 du module 1 sont interconnectés de l'une ou l'autre des deux façons suivantes: - soit la ligne de transmission d'entrée IN est connectée en série A avec les bascules interconnectées en cascade W-A',X-A'',Y-A''' qui aboutit en série Z avec la ligne de transmission de sortie OUT, - soit les sorties M,N,O,P de l'unité 15 sont connectées respectivement (en parallèle) sur les entrées B,B',B'',B''' des bascules 16,17,18,19. Dans les deux cas, les sorties W,X,Y,Z des bascules sont rebouclés parallèlement en entrées I,J,K,L de l'unité 15. Comme démontré par la suite, le module 1 adptera alors, selon l'état 0 ou 1 du signal d'évaluation F, l'un des deux modes de fonctionnement suivant: -modes d'évaluation EVAL (F=0): les bits de données W,X,Y,Z présents en mémoire et en sortie des bascules 16,17,18,19 sont appliqués en entrées I,J,K,L de l'unité 15 qui effectue son calcul arithmétique ou son opération logique sur ces données et présente le résultat en sorties M,N,O,P de donnée pour être mémorisé par les bascules 16,17,18,19 au front d'horloge suivant, - modes décalage SHIFT (F=1): les bits de données mémorisés sont décalés de bascule 16, 17,18,19 en bascule 17,18,19,26 avec insertion d'un nouveau bit fourni sur l'entrée IN et report d'un ancien bit en sortie OUT vers un autre module 2, ce décalage s'effectuant à chaque front d'horloge. L'invention permet avantageusement de synchroniser toutes les bascules de verrouillage de données 16-19 du module 1 par le signal secondaire d'horloge Hi fourni par la cellule de synchronisation correspondante. Les chronogrammes des figures 6a à 6g illustrent les signaux appliqués en entrée et échangés entre les deux cellules de synchronisation et les deux modules du circuit selon l'invention de la figure 5. Le chronogramme 6a montre l'allure du signal primaire d'horloge HO qui sert de base de temps à l'ensemble du circuit. Les chronogrammes 6b et 6c montrent à titre d'exemple que la cellule de synchronisation est commandée par un signal de test T1 intermittent. On considère ici que le signal de test Tl est aiguillé en tant que signal de validation Vi commandant la bascule 10 par l'intermédiaire d'un multiplexeur ou sélecteur 14 commandé par un signal de sélection U à l'état 1. Un tel sélecteur 14 permet, si nécessaire, d'aiguiller divers signaux, comme un signal de validation S1 intermittent et un signal de test Tl provisoire, en tant que signal de validation Vi, selon 1' état 0,1 de l'entrée de sélection U. Le figure 6d montre que la cellule de synchronisation délivre alors un signal secondaire d'horloge Hi dont les " créneaux " sont intermittents suivant l'allure du signal de test Tl ou de validation, chaque " créneau " ayant cependant la même largeur temporelle que les " créneaux " du signal primaire d'horloge H0. La figure 6g illustre les transferts de données qui se produisent alors au sein du module 1 synchronisé par ce signal secondaire d'horloge HI. Tant que le signal d'évaluation F est à l'état bas 0, les bascules 16,17,18,19 restent interconnectées en cascade entre la ligne d'entrée IN et la ligne de sortie OUT. A chaque cycle du signal secondaire d'horloge Hi, sur front montant par exemple, la bascule 16 échantillonne le bit de donnée présent en entrée A sur la ligne de transmission série IN, puis le reproduit en sortie W après un certain délai de commutation. Entretemps la bascule 17 suivante a échantillonné l'ancien bit de donnée présent en sortie W de la bascule 16 et ainsi de suite. Les données envoyées en série sur la ligne de transmission IN sont donc stockées bit par bit et sont décalées de bascule en bascule, à chaque cycle du signal secondaire d'horloge Hi. Sur la figure 6g, on voit ainsi que les quatre premiers front montants d'horloge Hi provoquent respectivement quatre décalages SHIFT de bit de données. Un mot de quatre bits de données W,X,Y,Z est ainsi stocké par les quatre bascules à l'issue d'une telle phase de chargement LOAD. Le circuit module 1 peut alors effectuer le calcul arithmétique ou l'opération logique sur le mot de donnée W,X,Y,Z. En effet, après l'achèvement de la phase de chargement LOAD des quatre bits du mot de donnée par les bascules 16-19, le mot de donnée est présent sur les entrées I,J,K,L de l'unité 15 de calcul arithmétique ou d'opération logique. L'unité 15 du module 1 effectue alors le calcul ou l'opération sur un mot de donnée correctement fourni par les bascules 16-19. Le calcul ou l'opération est effectué très rapidement par l'unité 15 pendant le dernier cycle de chargement (LOAD), ici lors du quatrième cycle d'horloge secondaire Hi. Le résultat du calcul de l'unité 15 est fourni sous forme d'un nouveau mot de donnée présent sur les sorties M,N,O,P. Il est alors prévu que le signal d'évaluation F change d'état, pour activer les entrées B,B',B'' et B''' des bascules 16,17,18 et 19 et que chaque bascule 16 échantillonne un bit respectif du nouveau mot de donnée résultant du calcul de l'unité 15. La figure 6g montre ainsi que le signal F passe à l'état haut 1 après le quatrième créneau d'horloge secondaire Hi et reste à cet état jusqu'à la fin du cinquième créneau Hl pour que les bascules 16,17,18,19 échantillonnent les sorties M,N,O,P de l'unité 15 lors du front montant du cinquième créneau d'horloge secondaire H1. Le cinquième cycle d'horloge Hi constitue donc un cycle d'évaluation EVAL du résultat de calcul ou d'opération par le module 1. Il est à noter qu'il importe peu que l'unité 15 ait un fonctionnement asynchrone. L'unité 15 peut d'ailleurs effectuer en permanence des calculs arithmétiques ou des opérations logiques, du moment que l'évaluation est faite juste après le chargement complet et correct du mot de donnée. Cependant, l'unité 15 est de préférence activée par le signal d'évaluation F (suggéré par des tirets sur la figure 5), donc uniquement pendant le cycle d'évaluation EVAL, pour éviter des déperditions électriques et un échauffement inutiles. Ensuite, il est prévu de transférer le nouveau mot de donnée entre les deux modules 1 et 2, par décalage sériel toujours. Pour effectuer le décalage SHIFT des bits du nouveau mot de donnée en sortie du module 1, le signal secondaire d'horloge Hi continue à être généré tandis- que le signal d'évaluation F est revenu à l'état inactif 0. Le signal de test Tl ou de validation continue donc d'être appliqué en entrée de la cellule de synchronisation 7 pour générer d'autres créneaux Hi. Le signal de test Tl ou de validation est encore intermittent dans cet exemple pour générer d'autres créneaux d'horloge Hl après le cinquième créneau et décaler successivement SHIFT les quatre bits du nouveau mot de donnée. Simultanément, le deuxième module 2 doit effectuer des opérations de décalage SHIFT2 pour charger lesdits quatre bits de données transmis successivement sur la ligne série OUT. Comme visible sur les chronogrammes 6e à 6g, pendant la phase de transfert UNLOAD, un signal de test T2 ou de validation, strictement identique au signal de test T1, est appliqué en entrée de la deuxième cellule de synchronisation 8 pour délivrer un deuxième signal secondaire d'horloge H2 isochrone au premier signal secondaire d'horloge Hi. De façon avantageuse les cellules de synchronisation 7,8 du système 9 selon l'invention permettent de délivrer des impulsions de signaux secondaires d'horloge Hi et H2 strictement coordonnées. Ainsi pendant la phase de transfert UNLOAD, toutes les bascules 16 à 19 et 26... des deux modules 1 et 2 effectuent des décalages SHIFT et SHIFT2 parfaitement simultanés de tous les bits de deux mots de données (deux mots de quatre bits, soit le décalage de huit bits sur huit bascules dans cet exemple). Pendant cette unique phase de transfert UNLOAD, donc, le module 1 effectue un déchargement des bits de donnée pendant que le module 2 effectue simultanément un chargement desdits bits de donnée. Au passage, il faut noter que pendant la phase de transfert UNLOAD d'un mot de donnée entre les modules 1 et 2, le module 1 peut simultanémentcharger un autre mot de donnée pour être prêt à effectuer un autre calcul le plus rapidement possible. Par conséquent, le système à cellules de synchronisation selon l'invention permet donc une activation parfaitement coordonnée des opérations de décalage SHIFT et SHIFT2 des modules 1 et2. De façon avantageuse, ceci évite tout risque de perte de bits de données. En somme, le système d'activation coordonnée de modules à plusieurs cellules de synchronisation selon l'invention présente deux avantages essentiels. D'une part, l'invention permet d'obtenir que chaque signal secondaire d'horloge présente des " créneaux " de largeurs identiques, donc des fronts montants et descendants parfaitement périodiques. D'autre part, le système permet de synchroniser les signaux secondaires d'horloge entre eux, c'est-à- dire que les changements d'état d'un signal secondaire d'horloge Hi se produisent simultanément aux changements d'états d'un autre signal secondaire d'horloge H2. Le système de synchronisation du circuit électronique selon l'invention fournit alors à chaque module des signaux secondaires d'horloge parfaitement périodiques et synchrones. De façon avantageuse, dans de telles applications, l'invention permet à la fois d'obtenir une parfaite périodicité du traitement de données par chaque module, et de synchroniser parfaitement les traitements de données par les divers modules entre eux. La mise en oeuvre du système d'activation coordonnée de modules selon l'invention n'est pas limitée au circuit électronique modulaire à architecture " pipe-line " de l'exemple de la figure 5. Le système de cellules de synchronisation peut être mis en oeuvre avec d'autres architectures de circuit électronique modulaire, notamment un circuit tel que schématisé sur la figure 1 dans lequel les données transmises par ou vers chaque module 1,2,3,4 sont multiplexées sur un canal de transmission S' commun, tel qu'un port série unique ou un bus parallèle de processeur. Dans une telle application, l'invention permet avantageusement d'obtenir un train de données parfaitement cadencé. D'autres applications, variantes de réalisations et améliorations pourront être mises en oeuvre par l'homme de métier sans sortir du cadre de la présente invention, l'objet de la protection étant défini par les revendications ci-après. -19 REVENDICATIONS 1. Circuit électronique comprenant une série de modules (1,2) de calcul aptes à traiter successivement des données (IN,OUT) et une unité de contrôle (6) délivrant des signaux (Vl,V2) de validation successive des modules, caractérisé par un système (9) d'activation coordonnée des modules comprenant des cellules (7,8) de synchronisation cadencées par un signal primaire d'horloge (H0) et délivrant des signaux secondaires d'horloge (H1,H2) commandés de façon intermittente par les signaux de validation (V1,V2) pour activer respectivement les modules (1,2), les cellules comportant des moyens (10) pour verrouiller l'état de chaque signal de validation (Vl) associés à des moyens (11,12) pour régulariser la périodicité de changement d'état de chaque signal secondaire d'horloge (Hi) et pour coordonner les changements d'états des signaux secondaires d'horloge (H1,H2) entre eux. 2. Circuit électronique selon la revendication 1, dans lequel chaque cellule (7) comporte: - une bascule (10) de verrouillage d'un signal de validation (V1) respectif, synchronisée par le signal primaire d'horloge (H0), - des moyens (11) pour retarder le signal primaire d'horloge (H0') de façon à changer d'état postérieurement à un signal (Q1) sortant de la bascule de verrouillage, et - un élément logique (12) combinant le signal (Q1) sortant de la bascule de verrouillage avec le signal primaire d'horloge retardé (H0'), et délivrant un signal secondaire d'horloge (Hi) respectif. 3. Circuit électronique selon la revendication 2, dans lequel les moyens (11) pour retarder le signal primaire d'horloge (H0') sont constitués de paires d'inverseurs logiques. 4. Circuit électronique selon la revendication 2, dans lequel les moyens pour retarder le signal primaire d'horloge (H0') sont constitués de lignes à retard. 5. Circuit électronique selon la revendication 2, dans lequel les moyens pour retarder le signal primaire d'horloge (H0') sont constitués de circuits capacitifs. 6. Circuit électronique selon la revendication 2 dans lequel les moyens pour retarder le signal primaire d'horloge (H0') sont constitués de bascules de verrouillage. 7. Circuit électronique selon les revendications 2 à 6, dans lequel les moyens (11) pour retarder le signal primaire d'horloge (H0') introduisent des délais de transmission de l'ordre d'un temps de commutation de bascule de verrouillage (10). 8. Circuit électronique selon l'une des revendications 2 à 7, dans lequel une cellule (7) comporte en outre: - un autre élément logique (13) combinant (Vl+H0) le signal de validation (Vl) respectif avec le signal primaire d'horloge (H0), et initialisant (Rl) la bascule de verrouillage (10) lorsque lesdits signaux sont inactifs. 9. Circuit électronique selon l'une des revendications 2 à 8, dans lequel une cellule (7) comporte en outre: - des moyens (14) pour sélectionner le signal de validation (Vl) commandant la bascule de verrouillage (10), parmi un groupe de signaux comprenant un signal de validation (Si) intermittent délivré par l'unité de contrôle et un signal de test (Tl) provisoire délivré par une unité de test. 2] 10. Circuit électronique selon l'une des revendication 1 à 9, dans lequel chaque module (1) comporte une unité (15) de calcul arithmétique ou d'opération logique et des moyens (16,17,18,19) de5 verrouillage des données en entrée (I,J,K,L) et en sortie (M,N,O, P) de l'unité, synchronisés par un signal secondaire d'horloge (Hi) respectif.