Brevet FR2787913A1 — publié le 20000630

REGISTRE A DECALAGE Cette invention concerne un circuit de pilotage d'un dispositif d'affichage du type à matrice active et plus particulièrement à un registre à décalage pour le pilotage des rangées de pixels dans un afficheur à cristal liquide. De façon générale, un dispositif d'affichage à cristal liquide classique utilisé pour des télévisions ou des ordinateurs comprend une matrice à cristal liquide présentant des cellules à cristal liquide disposées aux intersections de lignes de données avec des lignes de sélection ou lignes de grille. Les lignes de sélection sont 0 les lignes horizontales (c'est-à-dire les lignes de rangées) de la matrice de cristal liquide, et sont successivement pilotées par un registre à décalage. Comme représenté sur la figure 1, le registre à décalage à 3 phases classiques comprend n étages 2, à 2n, qui sont reliés en cascade et simultanément connectés, par l'intermédiaire de lignes de sortie 4, à 4, à n lignes de rangées respectivement ROWI à ROWn ou lignes de grille. Une impulsion de balayage SP est fournie en entrée au premier étage 2", et des signaux de sortie g. à g,1 des étages précédents sont fournis respectivement en entrée du 2ième étage au nième étage 2, à 2,,. En outre les n étages 21 à 2, reçoivent deux signaux d'horloge sélectionnés parmi trois signaux d'horloge Cl à C3. Chacun des n étages 2, à 2,, pilote une ligne de rangée ROWi associée qui est reliée à un train de pixels avec les deux signaux d'horloge et avec les signaux de sortie des étages précédents, ou avec les signaux d'horloge et l'impulsion de balayage SP. Comme représenté sur la figure 2, chacun des étages 2, à 2, comprend un cinquième transistor NMOS T5 pour appliquer un signal de tension à niveau logique élevé à une ligne de sortie 4,, et un sixième transistor NMOS T6 pour appliquer un signal de tension de valeur logique faible à la ligne de sortie 4,. Si un signal d'entrée g-, de niveau logique élevé provenant de la ligne de rangée d'ordre (i-l) est appliqué depuis l'étage précédent 2H_. alors les premier et quatrième transistors NMOS TI et T4 sont rendus passants. Comme représenté sur la figure 3, un niveau Iogique élevé du troisième signal d'horloge C3 est synchronisé avec le signal d'entrée g_, de la ligne de rangée d'ordre (i-1) et est appliqué au troisième transistor NMOS T3, ce qui rend passant le troisième transistor NMOS T3. Les troisième et quatrième transistors NMOS T3 et T4 forment une "logique de rapport" et sont réglés suivant un rapport approprié de valeur de résistance, de telle sorte que la tension au second noeud P2 passe à un niveau faible lorsque les troisième et quatrième transistors NMOS T4 et T3 sont simultanément rendus passants. En conséquence, lorsque le signal d'entrée g,1 de la ligne de rangée d'ordre (i-l) est appliqué, une tension de faible niveau logi- que apparaît sur le second noeud P2. A cet instant, les second et sixième transistor NMOS T2 et T6 sont bloqués par un signal de niveau logique bas provenant du second noeud P2. Un premier noeud Pl se voit appliquer une tension de niveau logi- que élevée par une alimentation en tension VDD, lorsque le premier transistor NMOS TI est rendu passant et que le second transistor NMOS T2 est bloqué. Lorsque la tension de niveau logique élevé du premier noeud P I atteint une tension de seuil, le cinquième transistor NMOS T5 est bloqué. A cet instant, du fait que le premier signal d'horloge C I reste à un niveau logique faible, une tension de niveau logique faible apparaît sur la ligne de sortie 4,. Si le premier signal d'horloge CI présente une tension de niveau logique élevé 0 pendant l'intervalle de temps o la tension sur le premier noeud Pl reste à un niveau logique élevé, alors la ligne de sortie 4, passe à un niveau logique élevé, du fait de la tension de niveau logique élevé provenant du premier signal d'horloge Cl, appliquée à travers le cinquième transistor NMOS T5. En conséquence, un signal de sortie de niveau logique élevé Vout apparaît sur la ligne de sortie 4,. A cet instant, du fait que la ligne de sortie 4, et le premier noeud Pl sont couplés comme représenté sur la figure 4, par une capacité parasite Cgs existant entre la grille et la source du cinquième transistor NMOS T5, la tension sur le premier noeud Pl est auto-élevé pour atteindre un niveau logique élevé. En conséquence, la tension de niveau logique élevé du premier signal d'horloge Cl est appliquée à la ligne de sortie 4., presque sans perte. Un tel système auto-élévateur (bootstrap) est utilisé pour compenser la perte de tension provoquée par la tension de seuil générée par un circuit qui comprend des transistors NMOS. En outre, si le premier signal d'horloge CI change et passe d'une tension de niveau logique élevé à une tension de niveau logique bas, la tension Vout sur la ligne de sortie 4, chute à une tension de niveau logique faible, du fait que le cinquième transistor NMOS T5 passe à l'état bloqué. En outre, du fait que les premier et quatrième transistors NMOS TI et T4 sont bloqués par le signal d'entrée g, de la ligne de rangée d'ordre (i-l) qui présente un niveau de tension ayant une valeur logi- que faible, de sorte à ne pas être alimentée en tension, le niveau de tension sur le o30 premier noeud PlI chute aussi doucement. Dans un tel état, si le troisième signal d'horloge C3 présente une tension de niveau logique élevé, alors le troisième transis- tor NMOS T3 est bloqué, de sorte à commencer à charger le second noeud P2 à une valeur de tension de niveau logique élevé, à l'aide de la tension d'alimentation VDD qui est appliquée à travers le troisième transistor NMOS T3. Le sixième transistor NMOS T6 est rendu passant par un signal de tension supérieur à sa tension de seuil, qui est appliquée depuis le second noeud P2, afin de décharger la tension appliquée sur la ligne de sortie 4, vers une tension de masse VSS. En conséquence, la tension 3 2787913 sur la ligne de rangée ROWi reliée à la ligne de sortie 4, reste à un niveau logique faible. Afin de faire fonctionner normalement un tel registre à décalage, le rapport de résistance des troisième et quatrième transistor NMOS T3 ct T4 qui servent de logi- que de rapport doit être réglé avec précision. En d'autres termes, afin de générer une tension de niveau logique faible sur le second noeud P2 lorsque le troisième signal d'horloge C3 présentant unec tension de niveau logique élevé et le signal d'entrée g. de la ligne de rangée d'ordre (i- 1) est appliqué simultanément aux grilles des troisième et quatrième transistors NMOS T3 et T4, la largeur du canal du quatrième 0 transistors NMOS T4 doit être dix fois supérieure à celle du transistor NMOS T3. Si les caractéristiques des transistors NMOS T3 et T4 ne sont pas uniformes, le rapport des courants du troisième transistor NMOS T3 et du quatrième transistor NMOS T4 varie. Dans ce cas, le registre à décalage ne fonctionne pas correctement. En outre, du fait qu'un courant continu s'écoule continûment au niveau des i troisième et quatrième transistors NMOS T3 et T4 lorsque ces troisième et quatrième transistors NMOS T3 et T4 sont simultanément rendus passants par le troisième signal d'horloge C3 et par le signal d'entrée de ligne de rangée d'ordre (i-l), les caractéristiques des troisième et quatrième transistors NMOS T3 et T4 sont suscepti- bles de se détériorer du fait d'un courant excessif. Aussi, si le premier signal d'horloge Cl passe d'une tension de niveau logique faible à une tension de niveau logique élevé pendant l'intervalle o la tension sur le premier noeud Pl est à un niveau Iogique élevé, alors le temps de montée de la tension auto-élevée sur le premier noeud Pl varie, en fonction de la valeur de la capacité parasite du cinquième transistor NMOS P5, et des variations de la capacité parasite au niveau du premier noeud PlI. Le temps de montée en tension au niveau du premier noeud Pl1 est donné dans la formule suivante (1): AlVpl- C+Cox, AVout...... (1) o30 dans laquelle AVpl et AVout représentent respectivement la variation de tension au niveau du premier noeud P I et la variation de tension sur la ligne de sortie 4, tandis que C,. et Cox représentent respectivement les capacités parasites au niveau du premier noeud Pl et au niveau du cinquième transistor NMOS T5. La capacité para- site Cox du cinquième transistor NMOS T5 est égal à la somme de la capacité para- site Cgs entre la grille et la source de celui-ci, et d'une capacité parasite Cds entre le drain et la grille de celui-ci. Comme il apparait sur le formule (1), du fait que le temps de montée de la tension au niveau du premier noeud Pl varie du fait de la capacité C, au premier noeud PI et de la capacité parasite Cox du cinquième transistor NMOS T5, il est diffi- cile de régler précisément les caractéristiques du registre à décalage. En outre, dans le registre à décalage de la figure 2, la tension de sortie Vout sur la ligne de sortie 4, est déformée du fait que la tension sur le second noeud P2 augmente aussi à cause de la capacité parasite entre la grille et le drain du sixième transistor NMOS T6, lorsque la tension sur la ligne de sortie 4, passe au niveau logique élevé. La figure 5 est un schéma blocs qui représente la structure d'un registre à déca- lage à 4 états classique. Le registre de la figure 5 comprend n étages 121 à 12", qui sont montés en cascade l'un à l'autre, et qui sont respectivement reliés à n lignes de io rangée ROWI à ROWn par l'intermédiaire de lignes de sortie 141 à 14,. Dans le registre à décalage, une impulsion de départ SP est fournie en entrée au premier étage 12,. Les second à nième étages 12, à 12,, répondent chacun à un signal de sortie g. à g., d'un étage précédent 12, à 12,,", et deux quelconques des quatre signaux d'horloge CI à C4 sélectionnent la ligne de rangée ROWi reliée à la rangée de pixels. Chacun des étages 12, à 12,, présente la même structure de circuit, et décale l'impulsion de départ vers la ligne de sortie 14i à chaque période synchrone horizon- tale. En référence à la figure 6, est illustrée la structure d'un circuit d'un étage 12, arbitraire de la figure 5. L'étage 12j comprend un cinquième transistor NMOS T5 permettant d'appliquer un signal de tension logique élevée à la ligne de sortie 14j, et un sixième transistor NMOS T6 fournissant un signal de tension d'une valeur logique faible à la ligne de sortie 14,. Si le signal de sortie g., de l'étage précédent qui est utilisé comme impulsion de départ, passe à un niveau logique élevé pendant un intervalle de temps tl comme représenté sur la figure 7, les premier et quatrième transistors NMOS TIl et T4 sont rendus passants. Alors, le signal de tension VPI apparaît sur un premier noeud Pl puisqu'un signal de tension VP2 est déchargé sur le second noeud P2. En conséquence, le cinquième transistor NMOS T5 est rendu passant par la tension VP1 au premier noeud PI. A cet instant du fait que le premier signal d'horloge Cl appli- o qué au cinquième transistor NMOS T5 présente une valeur logique faible, apparaît sur la ligne de sortie 14, un signal de tension de sortie Vout présentant une valeur logique faible. Dans l'intervalle t2 dans lequel le signal de sortie g, de l'étage précé- dent passe à une valeur logique faible et dans lequel le premier signal d'horloge CI présente une valeur logique élevée, le premier transistor NMOS Tl est bloqué, et le signal de tension VPI sur le premier noeud PI est auto-élevé par couplage avec une capacité parasite Cgs entre les électrodes de grille et de source du cinquième transis- tor NMOS T5. A cette fin, le premier signal d'horloge C I présentant un niveau logi- que élevé est appliqué à la ligne de sortie 14, sans fuite. Ensuite, si le premier signal d'horloge Cl subit une transition vers le niveau logique faible dans l'intervalle t3, le signal de sortie Vout sur la ligne de sortie 14, passe au niveau logique faible, du fait que le cinquième transistor NMOS T5 reste à l'état passant. Enfiln, à l'intervalle t4, lorsque le troisième signal d'horloge C3 présentant un niveau logique élevé est appli- qué au troisième transistor NMOS T3, le troisième transistor NMOS T3 est rendu passant, et charge une tension de niveau logique élevé VDD sur le second noeud P2, ce qui applique une tension de niveau logique élevé sur le second noeud P2. Le signal de tension VP2 appliqué sur le second noeud P2 permet au sixième transistor NMOS T6 d'être rendu passant de telle sorte que la tension appliquée à la ligne de sortie 14 0 est déchargée vers la tension de masse VSS à travers le sixième transistor NMOS T6. En outre, le signal de tension VP2 appliqué au second noeud P2 rend passant le second transistor NMOS T2, ce qui décharge le signal de tension VPI appliqué au premier noeud P 1 vers la masse VSS à travers le second transistor NMOS T2. Sur la figure 6, le signal de tension VPI appliqué au premier noeud Pl est auto- élevé à une tension très élevée pendant l'intervalle t2, du fait de l'opération d'auto- élévation. Toutefois, si la tension de seuil Vth des premier et second transistors NMOS TI et T2 est faible en tension absolue, le signal de tension VPI sur le premier noeud Pl est déchargé comme représenté sur la figure 8. Ceci provient du fait qu'un signal de courant sur le premier noeud P l fuit à travers chacun des premier et second transistors NMOS TI et T2. La figure 8 explique le résultat d'une simulation pour un circuit de registre à décalage de l'art antérieur, comprenant des transistors pour lesquels la valeur absolue de la tension de seuil Vth est faible. En outre, la figure 8 montre des formes d'ondes d'un signal de sortie Vout de l'étage 12,, ainsi que les signaux de tension VPI et VP2 sur les premier et second noeuds Pl et P2. En référence à la figure 8, le signal de tension VPI sur le premier noeud Pl est déformé par un courant qui fuit à travers chacun des premier et second transistors NMOS Tl et T2. De ce fait, le signal de sortie Vout appliqué à la ligne de sortie 14, est aussi déformé. En conséquence, ceci provoque un inconvénient du fait d'un mauvais fonctionnement de l'étage suivant. o30 En outre, le signal de tension VP2 du second noeud P2 est instable à cause du courant qui fuit à travers le troisième et quatrième transistors T3 et T4, commne représenté sur la figure 8. De ce fait, les second et sixième transistors NMOS T2 ct T6 fonctionnent aussi mal. Enfin, commne les électrodes de drain et de grille du premier transistor NMOS TI sont reliées l'une à l'autre, le signal de sortie g., de l'étage précédent est appliqué au premier noeud Pl dans l'état de chute de tension par la tension de seuil Vth du premier transistor NMOS TI. Le signal de sortie g., de l'étage précédent chute encore plus dans le cas o il y a un défaut dans le panneau à cristal liquide. Dans ce cas, le signal de sortie g. de l'étage précédent chute de plus en plus lorsque l'on traverse l'étage pour aller vers l'étage suivant. En conséquence, le registre à décalage ne fonctionne pas. C'est donc un objet de la présente invention de fournir un registre à décalage qui s'adapte pour empêcher les variations des caractéristiques du circuit provoquées par une variation de capacité parasite. Un autre objet de la présente invention est de fournir un registre à décalage qui soit susceptible de s'adapter pour empêcher la détérioration des caractéristiques du circuit provoquée par des courants excessifs. Encore un objet de la présente invention est de fournir un registre à décalage qui soit susceptible de s'adapter pour minimiser la perte de tension provoquée par la tension de seuil. Encore un autre objet de la présente invention est de fournir un registre à déca- lage qui soit capable d'augmenter la plage de tension de fonctionnement, ainsi que de prévenir les dysfonctionnements. D'autres caractéristiques et avantages de l'invention apparaîtront de la descrip- tion qui suit ou pourront être déduites de la mise en oeuvre de l'invention. Les objec- tifs ainsi que d'autres avantages de l'invention peuvent être réalisés et obtenus grâce à la structure qui est particulièrement soulignée dans la description ainsi que dans les revendications et dans les dessins. Afin d'atteindre ces objectifs, un registre à décalage selon la présente invention comprend une pluralité d'étages qui sont reliés ensemble à une source de tension de niveau logique élevé, à une source de tension de niveau logique faible, et un généra- teur de signal d'horloge à phase retardée, reliés à des lignes de rangée et reliés en cascade par rapport au signal de balayage pour charger et décharger les lignes de rangées. Chaque étage des pluralités d'étages inclue dans le registre à décalage selon un aspect de la présente invention comprend des moyens de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, le transistor d'excursion haute ayant une première électrode d'entrée pour recevoir un premier O signal d'horloge ayant une phase retardée par rapport au signal de balayage, une première électrode de sortie reliée à la ligne de rangée; et une première électrode de contrôle, le transistor d'excursion basse présentant une seconde électrode d'entrée reliée à la source de tension de niveau faible, une seconde électrode de sortie reliée à la ligne de rangée et à une seconde électrode de contrôle, les moyens de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle et répondant à un second signal d'horloge présentant une phase retardée par rapport au premier signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode de contrôle; et des moyens pour faire monter la tension du premier signal de contrôle. Chaque étage des pluralités d'étages inclus dans le registre de décalage selon un autre aspect de l'invention comprend les moyens de circuit de sortie avec un transistor d'excursion haute et un transistor d' excursion basse, le transistor d'excursion haute ayant une première électrode d'entrée pour recevoir un premier signal d'horloge ayant une phase retardée par rapport au signal de balayage, une première électrode de sortie reliée à la ligne de rangée et une première électrode de contrôle, le transistor d'excursion basse présentant une seconde électrode d'entrée o connectée à la source de tension de niveau faible, une seconde électrode de sortie connectée à la ligne de rangée, et une seconde électrode de contrôle; les moyens de circuit d'entrée répondent au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle, et répondent à un second signal d'horloge présentant une phase retardée par rapport au premier signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode de contrôle; sont encore prévus des moyens pour faire monter une tension du premier signal de contrôle et des moyens pour décharger le second signal de contrôle pendant un intervalle de temps pendant lequel le premier signal de contrôle est validé. Chaque étage de la pluralité d'étages inclus dans le registre à décalage selon encore un autre aspect de la présente invention comprend des moyens de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, le transistor d'excursion haute ayant une première électrode d'entrée pour recevoir un premier signal d'horloge avec une phase retardée par rapport au signal de balayage, une première électrode de sortie reliée à une ligne de rangée, et une première électrode de contrôle, le transistor d'excursion basse présentant une second électrode d'entrée reliée à une source de tension de niveau faible, une seconde électrode de sortie reliée à la ligne de rangée, et une seconde électrode de contrôle; des moyens de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle et répondant à un second signal d'horloge, présentant une phase retardée par rapport au premier signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode de contrôle; des moyens pour faire augmenter une tension du premier signal de contrôle et des moyens pour accélérer la vitesse de décharge au niveau de la ligne de rangée. Chaque étage de la pluralité d'étages du registre à décalage selon encore un autre aspect de la présente invention comprend un transistor d'excursion haute présentant un chemin de conduction lié entre une première ligne de signal d'horloge x et la borne de sortie et une électrode de contrôle; un transistor d'excursion basse ayant un chemin de conduction relié entre la ligne de tension de faible niveau et la borne de sortie et une électrode de contrôle; les premier et second transistors présen- tant respectivement les chemins de conduction reliés en série entre la borne d'entrée et l'électrode de contrôle du transistor d'excursion haute et des électrodes de contrôle reliées en commun à une seconde ligne de signal d'horloge; les premier et second transistors permettant la charge d'une tension sur l'électrode de contrôle du transistor d'excursion haute; les troisième et quatrième transistors présentant respectivement des chemins de conduction reliés en séries entre la troisième ligne de signal I0 d'horloge et l'électrode de contrôle du transistor d'excursion basse et des électrodes de contrôle reliées en commun à la troisième ligne de signal d'horloge; les troisième et quatrième transistors permettant la charge d'une tension sur l'électrode de contrôle du transistor d'excursion basse. Chaque étage de la pluralité d'étages inclus dans le registre de décalage selon encore un autre aspect de la présente invention comprend: un transistor d'excursion haute avec un chemin de conduction entre une première ligne de signal d'horloge et une borne de sortie et une électrode de contrôle; un transistor d'excursion basse présentant un chemin de conduction relié entre une ligne de tension de niveau faible et la borne de sortie et une électrode de contrôle; les premier et second transistors présentant respectivement des chemins de conduction reliés en série entre la borne d'entrée et l'électrode de contrôle du transistor d'excursion haute et des électrodes de contrôle reliées indépendamment aux bornes d'entrée et à la seconde ligne de signal d'horloge, les premier et second transistors permettant la charge d'une tension sur l'électrode de contrôle du transistor d'excursion haute; et les troisième et quatrième transistors présentant respectivement des chemins de conduction reliés en série entre la troisième ligne de signal d'horloge et l'électrode de contrôle du transistor d'excursion basse et les électrodes de contrôle reliées en commun à la troisième ligne de signal d'horloge, les troisième et quatrième transistors permettant la charge d'une tension sur l'électrode de contrôle du transistor d'excursion basse. L'invention présente donc les différents modes de réalisation suivants. Selon un premier mode de réalisation, l'invention propose un registre à décalage présentant une pluralité d'étages reliés à une source de tension de niveau élevé, une source de tension de niveau faible, et un générateur de signal d'horloge à phase retardée, dans lequel les étages sont reliés à des lignes de rangées correspondantes, et sont reliés en cascade par rapport à un signal de balayage, pour charger et décharger des lignes de rangées, chacun des étages comprenant - un dispositif de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant une première électrode d'entrée répondant à un premier signal d'horloge présentant une phase retardée par rapport au signal de balayage, une première électrode de sortie reliée à la ligne de rangée et une première électrode de contrôle et ledit transistor d'excursion basse présentant une seconde électrode d'entrée reliée à la source de tension de niveau faible, une seconde électrode de sortie reliée à la ligne de rangée et une seconde électrode de contrôle; - un dispositif de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle, et répondant à un second signal d'horloge présentant une phase décalée par rapport au premier signal d'horloge pour générer un second signal de contrôle d'horloge à appli- quer à la seconde électrode de contrôle, et - des moyens pour faire augmenter la tension du premier signal de contrôle. De préférence, le dispositif de circuit d'entrée comprend: -un premier transistor présentant une troisième électrode d'entrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la source de tension de niveau faible, une quatrième électrode de sortie reliée à la première électrode de contrôle, et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. Le dispositif de circuit d'entrée peut en outre comprendre: - un troisième transistor présentant une cinquième électrode d'entrée reliée à la source de tension de niveau élevé, et une cinquième électrode de sortie reliée à la seconde électrode de contrôle, et une cinquième électrode de contrôle répondant au second signal d'horloge; et - un quatrième transistor présentant une sixième électrode d'entrée reliée à la source de tension de niveau faible, une sixième électrode de sortie reliée à la seconde électrode de contrôle et une sixième électrode de contrôle répondant au signal de O30 balayage. Par ailleurs, les moyens pour faire augmenter la tension comprennent de préfé- rence un premier condensateur relié à la ligne de rangée et à la première électrode de contrôle. Le registre à décalage peut encore comprendre un second condensateur relié entre la première électrode de contrôle et la source de tension de niveau faible et un troisième condensateur relié entre la seconde électrode de contrôle et la source de tension de niveau faible. Selon un autre mode de réalisation, l'invention propose un registre à décalage présentant une pluralité d'étages qui sont reliés à une source de tension de niveau élevé, une source de tension de niveau faible, et un générateur de signal d'horloge à phase retardée, dans lequel les étages sont reliés à des lignes de rangées correspondantes et reliés en cascade par rapport à un signal de balayage pour charger et décharger les lignes de rangées, chacun des étages comprenant: - des moyens de sortie de circuit avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant une première électrode d'entrée répondant à un premier signal d'horloge ayant une phaseretardée par rapport au signal de balayage, une première électrode de sortie reliée à la ligne de rangée, et une première électrode de contrôle et ledit transistor d'excursion [0 basse présentant une seconde électrode d'entrée reliée à la source de tension de niveau faible, une seconde électrode de sortie reliée à la ligne de rangée et une seconde électrode de contrôle, - des moyens de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle et répondant à un second signal d'horloge présentant une phase retardée en comparai- son au premier signal d'horloge pour générer un second signal de contrôle à appli- quer à la seconde électrode de contrôle; - des moyens pour faire augmenter la tension du premier signal de contrôle et - des moyens pour décharger le second signal de contrôle pendant l'intervalle de temps lorsque le premier signal de contrôle est validé. De préférence, les moyens de circuit d'entrée comprennent: - un premier transistor présentant une troisième électrode d'entrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle, et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la source de tension de niveau faible, une quatrième électrode de sortie reliée à la première électrode de contrôle, et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. Les moyens de circuit d'entrée peuvent en outre comprendre un troisième transistor présentant une cinquième électrode d'entrée reliée à la source de tension de niveau élevée, une cinquième électrode de sortie reliée à la seconde électrode de contrôle, et une cinquième électrode de contrôle répondant au second signal d'horloge. Les moyens d'augmentation de la tension comprennent de préférence un condensateur relié entre la ligne de rangée et la première électrode de contrôle. En outre, les moyens de décharge peuvent comprendre un quatrième transistor présentant une sixième électrode d'entrée reliée à la source de tension de niveau I1 faible, une sixième électrode de sortie reliée à la seconde électrode de contrôle, et une sixième électrode de contrôle reliée à la première électrode de contrôle. Selon encore un autre mode de réalisation, l'invention propose un registre à décalage présentant une pluralité d'étages qui sont reliés à une source de tension de niveau haut, une source de tension de niveau faible et un générateur de signal d'horloge à phase retardée, dans lequel les étages sont reliés à des lignes de rangées correspondantes et sont reliées en cascade par rapport à un signal de balayage pour charger et décharger les lignes de rangées, chacun des étages comprenant: - un dispositif de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant une première électrode d'entrée pour recevoir un premier signal d'horloge présentant une phase retardée par rapport au signal de balayage, une première électrode de sortie reliée à une ligne de rangée et une première électrode de contrôle; ledit transistor d'excursion basse présentant une seconde électrode d'entrée reliée à la source de tension de niveau faible, une seconde électrode de sortie reliée à la ligne de rangée, et une seconde électrode de contrôle; - un dispositif de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle et répondant à un second signal d'horloge présentant une phase retardée par rapport au premier signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode; - des moyens pour faire augmenter la tension du premier signal de contrôle et - des moyens pour accélérer la vitesse de décharge de la ligne de rangée. De préférence, le circuit d'entrée comprend: - un premier transistor présentant une troisième électrode d'entrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle, et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la source de tension de niveau faible, une quatrième électrode de sortie reliée à la première électrode de contrôle, et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. Le dispositif de circuit d'entrée peut en outre comprendre - un troisième transistor présentant une cinquième électrode d'entrée reliée à la source de tension de niveau élevé, une cinquième électrode de sortie reliée à la seconde électrode de contrôle et une cinquième électrode de contrôle répondant au second signal d'horloge; et - un quatrième transistor présentant une sixième électrode d'entrée reliée à la source de tension de niveau faible, une sixième électrode de sortie reliée à la seconde électrode de contrôle et une sixième électrode de contrôle répondant au signal de balayage. O Par ailleurs, les moyens d'augmentation de la tension comprennent de préférence un condensateur relié à la ligne de rangée et à la première électrode de contrôle. Les moyens d'accélération peuvent en outre comprendre un cinquième transistor présentant une septième électrode d'entrée reliée à la source de tension de niveau faible, une septième électrode de sortie reliée à la ligne de rangée, et une i0 septième électrode de contrôle répondant à un signal provenant de la ligne de sortie de l'étage suivant. Selon encore un autre mode de réalisation, l'invention propose un registre à décalage pour le pilotage des lignes de grille d'un dispositif d'affichage à cristal liquide et répondant à un signal de balayage, à une première source de tension et à i 5 une seconde source de tension, le registre à décalage comprenant une pluralité d'étages, chaque étage comprenant: - un dispositif de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant une première électrode de contrôle, une première électrode d'entrée couplée à un premier signal d'horloge présentant une phase retardée par rapport au signal de balayage, et une première électrode de sortie reliée à la ligne de grille; ledit transistor d' excursion basse présentant une seconde électrode de contrôle, une seconde électrode d'entrée reliée à la seconde source de tension et une seconde électrode de sortie reliée à la ligne de grille; - un dispositif de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle et répondant à un second signal d'horloge présentant une phase retardée par rapport au première signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode de contrôle; et - un contrôleur de tension couplé entre la première électrode de contrôle et la ligne de grille pour augmenter la tension du premier signal de contrôle. De préférence, le dispositif de circuit d'entrée comprend: - un premier transistor présentant une troisième électrode d'entrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle, et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la seconde source de tension, une quatrième électrode de sortie reliée à la première électrode de contrôle, et une quatrième électrode de contrôle reliée ài la seconde électrode de contrôle. Le dispositif de circuit d'entrée peut en outre comprendre: - un troisième transistor présentant une cinquième électrode d'entrée reliée à la première source de tension, une cinquième électrode de sortie reliée à la seconde électrode de contrôle, et une cinquième électrode de contrôle répondant au second signal d'horloge; et - un quatrième transistor présentant une sixième électrode d'entrée reliée à la seconde source de tension, une sixième électrode de sortie reliée à la seconde o électrode de contrôle, et une sixième électrode de contrôle répondant au signal de balayage. Par ailleurs, le contrôleur de tension comprend de préférence un premier condensateur. Le registre à décalage peut encore comprendre un secolnd condensateur relié entre la première électrode de contrôle et la seconde source de tension, et un troisième condensateur relié entre la seconde électrode de contrôle et la seconde source de tension. Selon encore un autre mode de réalisation, l'invention propose un registre à décalage pour piloter les lignes de grilles d'un dispositif d'affichage à cristal liquide et répondant à un signal de balayage, à une première source de tension et à une seconde source de tension, le registre à décalage comprenant une pluralité d'étages, chaque étage comprenant: - un dispositif de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant une première électrode de contrôle, une première électrode d'entrée couplée à un premier signal d'horloge ayant une phase retardée par rapport à un signal de balayage et une première électrode de sortie reliée à la ligne de grille, ledit transistor d'excursion basse présentant une seconde électrode de contrôle, une seconde électrode d'entrée reliée à la seconde source de tension et une seconde électrode de sortie reliée à la ligne de grille; - un dispositif de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle, et répondant à un second signal d'horloge ayant une phase retardée par rapport au premier signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode de contrôle; - un contrôleur de tension couplé entre la première électrode de contrôle et la ligne de grille pour augmenter la tension du premier signal de contrôle; et - un dispositif de décharge répondant au premier signal de contrôle pour décharger le second signal de contrôle. De préférence, le dispositif de circuit d'entrée comprend: - un premier transistor présentant une troisième électrode d'entrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la seconde source de tension, une quatrième électrode de sortie reliée à la première électrode de contrôle et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. Io En outre, le dispositif de circuit d'entrée peut comprendre un troisième transis- tor présentant une cinquième électrode d'entrée reliée à la première source de tension et une cinquième électrode de sortie reliée à la seconde électrode de contrôle et une cinquième électrode de contrôle répondant à un second signal d'horloge. Par ailleurs, le contrôleur de tension comprend préférlablement un condensateur. Le dispositif de décharge comprend de préférence un quatrième transistor présentant une sixième électrode d'entrée reliée à la seconde source de tension, une sixième électrode de sortie reliée à la seconde électrode de contrôle et une sixième électrode de contrôle reliée à la première électrode de contrôle. Selon encore un autre mode de réalisation, l'invention propose un registre à décalage pour piloter des lignes de grille d'un dispositif d'affichage à cristal liquide et répondant à un signal de balayage, à une première source de tension et à une seconde source de tension, le registre à décalage comprenant: - une pluralité d'étages, chaque étage comprenant: un dispositif de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant une première électrode de contrôle, une première électrode d'entrée couplée à un premier signal d'horloge présentant une phase retardée par rapport au signal de balayage et une première électrode de sortie reliée à la ligne de grille, ledit transistor d'excursion basse présentant une seconde électrode de contrôle, une seconde électrode d'entrée reliée à la seconde source de tension et une seconde électrode de sortie reliée à la ligne de grille; - un dispositif de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle et répondant à un second signal d'horloge présentant une phase retardée par rapport au premier signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode de contrôle; - un contrôleur de tension couplé entre la première électrode de contrôle et la ligne de grille pour augmenter la tension du premier signal de contrôle, - un premier dispositif de décharge répondant au signal de balayage pour décharger la seconde électrode de contrôle; et - un deuxième dispositif de décharge couplé à la ligne de grille. De préférence, le dispositif de circuit d'entrée comprend: - un premier transistor présentant une troisième électrode d'entrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la 0 seconde source de tension, une quatrième électrode de sortie reliée à la première électrode de contrôle et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. En outre, le dispositif de circuit d'entrée peut avantageusement comprendre: - un troisième transistor présentant une cinquième électrode d'entrée reliée à la première source de tension, une cinquième électrode de sortie reliée à la seconde électrode de contrôle, et une cinquième électrode de contrôle répondant au second signal d'horloge; et - un quatrième transistor présentant une sixième électrode d'entrée reliée à la seconde source de tension, une sixième électrode de sortie reliée à la seconde électrode de contrôle et une sixième électrode de contrôle répondant au signal de balayage. Par ailleurs, le contrôleur de tension comprend de préférence un condensateur. Enfin, le second dispositif de décharge comprend avantageusement un cinquième transistor présentant une septième électrode d'entrée reliée à la seconde source de tension, une septième électrode de sortie reliée à la ligne de grille, et une septième électrode de contrôle répondant à un signal provenant de la ligne de sortie de l'étage suivant du registre à décalage. Selon encore un autre mode de réalisation, l'invention propose un circuit de registre à décalage comprenant une pluralité d'étages en cascade reliés à une ligne d'entrée d'impulsion de départ et pilotant séquentiellement une pluralité de lignes de rangées, chacun des étages présentant une borne d'entrée, une borne de sortie, une ligne de tension de faible niveau et des première à troisième lignes de signal d'horloge, la borne d'entrée recevant un signal de sortie d'un étage précédent, la borne de sortie étant relié à une ligne de rangée, chacun des étages comprenant: - un transistor d'excursion haute présentant un chemin de conduction relié entre la première ligne de signal d'horloge et la borne de sortie, ainsi qu'une électrode de contrôle; - un transistor d'excursion basse présentant un chemin de conduction relié entre la ligne de tension de niveau faible et la borne de sortie, ainsi qu'une électrode de contrôle; - des premier et second transistors présentant des chelmins de conduction reliés eCll série entre la borne d'entrée et l'électrode de contrôle du transistor d'excursion haute, et des électrodes de contrôle reliées en commun à la seconde ligne d'horloge, les premier et second transistors permettant la charge d'une tension sur l'électrode de contrôle du transistor d'excursion haute; et - des troisième et quatrième transistors présentant des cheminls de conduction l0 reliées en série entre la troisième ligne de signal d'horloge et l'électrode de contrôle du transistor d'excursion basse, et des électrodes de contrôle reliées en communr à la troisième ligne de signal d'horloge, les troisième et quatrième transistors permettant la charge d'une tension sur l'électrode de contrôle du transistor d'excursion basse. De préférence, chacun des étages comprend en outre: - des cinquième et sixième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion haute et la ligne de tension de niveau faible, et des électrodes de contrôle reliées en commun à l'électrode de contrôle du transistor d'excursion basse, les premier et second transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion haute d'être déchargée; et - des septième et huitième transistors présentant respectivement des chemrnins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion basse et la borne d'entrée, et des électrodes de contrôle reliés en commun à la borne d'entrée, les septième et huitième transistors permettant à une tension chargée sur I'électrode de contrôle du transistor d'excursion haute d'être déchargée. Alternativement, chacun des étages peut comprendre en outre: - des cinquième et sixième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion haute et la ligne de tension de niveau faible, et des électrodes de contrôle reliées en 3o commun à l'électrode de contrôle du transistor d'excursion basse, les premier et second transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion haute d'être déchargée; et - des septième et huitième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion basse et la ligne de tension de faible niveau, et des électrodes de contrôle reliés en commun à la borne d'entrée, les septième et huitième transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion basse d'être déchargée. Par ailleurs, il est préféré que l'impulsion de départ sur la borne d'entrée et le second signal d'horloge sur la seconde ligne de signal d'horloge soient simultanément validés, et dans lequel un premier signal d'horloge sur la première ligne de signal d'horloge soit validé dans l'état o un niveau logique haut est chargé sur l'électrode de contrôle du transistor d'excursion haute en réponse à l'impulsion de départ sur la borne d'entrée et au second signal d'horloge. Selon encore un autre mode de réalisation, l'invention propose un registre à décalage comprenant une pluralité d'étages en cascade reliés à une ligne d'entrée d'impulsion de départ et pilotant séquentiellement une pluralité de lignes de rangées, o0 chacun des étages présentant une borne d'entrée, une borne de sortie, une ligne de tension de niveau faible, et des première à troisième lignes de signal d'horloge, la borne d'entrée recevant un signal de sortie d'un étage précédent, la borne de sortie étant reliée à une ligne de rangée, chacun des étages comprenant: - un transistor d'excursion haute présentant un chemin de conduction relié entre I5 la première ligne de signal d'horloge et la borne de sortie, ainsi qu'une électrode de contrôle, - un transistor d'excursion basse présentant un chemin de conduction relié entre la ligne de tension de niveau faible et la borne de sortie, ainsi qu'une électrode de contrôle; des premier et second transistors présentant respectivement des chemins de conduction reliés en série entre la borne d'entrée et l'électrode de contrôle du transistor d'excursion haute, ainsi que des électrodes de contrôle reliés de façon indé- pendante à la borne d'entrée et à la seconde ligne de signal d'horloge, les premier et second transistors permettant à une tension d'être chargée sur l'électrode de contrôle du transistor d'excursion haute; et - des troisième et quatrième transistors présentant des chemins de conduction reliés en série entre la troisième ligne de signal d'horloge et l'électrode de contrôle du transistor d'excursion basse, ainsi que des électrodes de contrôle reliés en commun à la troisième ligne de signal d'horloge, les troisième et quatrième transistors permettant la charge d'une tension sur l'électrode de contrôle du transistor d'excursion basse. De préférence, chacun des étages comprend en outre: - des cinquième et sixième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion 3, haute et la ligne de tension de niveau faible, ainsi que des électrodes de contrôle reliés ensemble à l'électrode de contrôle du transistor d'excursion basse, les premier et second transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion haute d'être déchargée; et - des septième et huitième transistors présentant des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion basse et la borne d'entrée, ainsi que des électrodes de contrôle reliées ensemble à la borne d'entrée, les septième et huitième transistors permettant à une tension chargée sur l'électrode de s contrôle du transistor d'excursion haute d'être déchargée. Alternativement, chacun des étages peut comprend en outre: - des cinquième et sixième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion haute et la ligne de tension de niveau bas, ainsi que des électrodes de contrôle reliés o0 ensemble à l'électrode de contrôle du transistor d'excursion basse, les premier et second transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion haute d'être déchargée; et - des septième et huitième transistors présentant des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion basse et la ligne i s de tension de niveau faible, ainsi que des électrodes de contrôle reliées ensemble à la borne d'entrée, les septième et huitième transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion basse d'être déchargée. Par ailleurs, il est préféré que l'impulsion de départ sur la borne d'entrée et un second signal d'horloge sur la seconde ligne de signal d'horloge soient simultanément validés et que un premier signal d'horloge sur la première ligne de signal d'horloge soit validé dans l'état o un niveau logique haut est chargé sur l'électrode de contrôle du transistor d'excursion haute en réponse à l'impulsion de départ sur la borne d'entrée et le second signal d'horloge. On comprendra que la description générale qui précède ainsi que la description détaillée qui suit ne sont données qu'à titre d'exemples et d'explications et ne sont supposées que fournir une explication plus complète de l'invention telle que revendi- quée. Ces objets ainsi que d'autres objets de l'invention apparaîtront de la description détaillée qui suit de modes de réalisation de la présente invention donnés en référence aux dessins joints dans lesquels: - la figure I est un schéma-blocs montrant la structure d'un registre à décalage à trois étages classique; - la figure 2 est un diagramme de circuit détaillé de chaque étage de la figure 1; - la figure 3 est un diagramme des formes d'ondes d'cntrée/sortie de l'étage de la figure 2; - la figure 4 est un diagramme de circuit détaillé de la partie de sortie de l'étage de la figure 2; - la figure 5 est un schéma-blocs montrant un registre à décalage à 4 phases classique; - la figure 6 est un diagramme de circuit détaillé d'un étage arbitraire du dispo- sitif de la figure 5; - la figure 7 est un diagramme de forme d'onde des signaux d'entrée/sortie dans l'étage arbitraire représenté sur la figure 6; - la figure 8 est tu diagramme de forme d'onde d'un signal de sortie généré dans chaque étage, et des signaux de tension sur les premier et second noeuds dans une simulation du registre de décalage de l'art antérieur; - la figure 9 est un diagramme de schéma de circuit montrant la structure d'un étage de registre à décalage adapté au registre à décalage de la figure 5, selon un mode de réalisation de la présente invention; la figure 10 est un diagramme d'une forme d'onde d'entrée/sortie de l'étage de la figure 9; - la figure I 1 est un diagramme de forme d'onde de tension montrant les varia- tions de tension aux premier et second noeuds résultant de la présence de la capacité Cl.2 de la figure 9; - la figure 12 est uni schéma de circuit montrant la configuration d'un étage de registre à décalage qui est adapté au registre à décalage de la figure 5, suivant un 2o autre mode de réalisation de la présente invention; - la figure 13 est un diagramme de circuit montrant la structure d'un étage de registre à décalage qui est adapté au registre à décalage de la figure 5, selon encore un autre mode de réalisation de la présente invention; - la figure 14 est un diagramme de forme d'onde de tension montrant que le temps de chute de la tension de sortie s'allonge; - la figure 15 est uni schéma-blocs montrant schématiquement la structure d'un registre à décalage à 4 phases selon un mode de réalisation de la présente invention; - la figure 16 est un diagramme de circuit montrant en détail un mode de réali- sation d'un étage arbitraire de la figure 15; - la figure 17 est un diagramme de forme d'onde des signaux d'entrée/sortie d'un étage arbitraire de la figure 16; - la figure 18 est un schéma de circuit montrant en détail iun autre mode de réalisation de l'étage arbitraire de la figure 15; - la figure 19 est un diagramme de forme d'onde d'un signal de sortie généré dans chacun des étages et des signaux de tension sur les premier et second noeuds dans la simulation d'un circuit de registre à décalage selon la présente invention; et - la figure 20 explique la mobilité des porteurs majoritaires pour la tension de seuil du transistor incluse dans chacun des circuits de registre à décalage de l'art antérieur et dans le circuit de registre à décalage de la présente invention. En référence à la figure 9, est représenté un étage de registre à décalage qui est adapté au registre à décalage de la figure 5, selon un premier mode de réalisation de la présente invention. Pour faciliter l'explication, on suppose que l'étage de registre à décalage de la figure 9 est le ième étage du registre à décalage de la figure 5. Commillereprésenté sur la figure 9, l'étage de registre à décalage 12, comprend un premier transistor NMIOS Ti relié entre une ligne d'entrée d'impulsion de balayage 14,. un l0 premier noeud Pl et un troisième noeud P3; un second transistor NMOS T2 relié entre le premier noeud PI, un second noeud P2 et une ligne de tension VSSL; un troisième transistor NMOS T3 relié entre une troisième ligne de signal CLK3 et le second noeud P2; un quatrième transistor NMOS T4 relié entre le second noeud p2 et le troisième noeud P3 et la ligne de tension de masse VSSL; un condensateur CAPI relié entre le premier noeud Pl et une ligne de sortie 14,; un cinquième transistor NMOS T5 relié entre la première ligne de signal d'horloge CKLI et la ligne de sortie 14,; et un sixième transistor NMOS T6 relié entre le second noeud P2, la ligne de sortie 14, et la ligne de masse VSSL. Si un signal d'entrée g, de la ligne de rangée d'ordre (i-l) de niveau logique haut est appliqué à partir de l'étage précédent 12j à la ligne d'entrée d'impulsion de balayage 14, alors les premier et quatrième transistors NMOS Tl et T4 sont rendus passants. En conséquence, la tension au voisinage du premier noeud PI varie pour atteindre un niveau logique élevé du fait de la tension d'alimentation VDD appliquée lorsque le premier transistor NMOS TI est rendu passant, et la tension sur le second noeud P2 est déchargée vers la source de tension de masse VSS du fait que le quatrième transistor NMOS T4 est rendu passant. En conséquence, une tension de niveau logique faible apparaît sur le second noeud P2. Comme représenté sur la figure 10, le troisième signal d'horloge C3 reste à un niveau logique faible pendant l'intervalle de temps dans lequel le signal d'entrée g,, de la ligne de rangée d'onde (i-l) a un niveau logique haut. En d'autres termes, la région de tension de niveau logique haut du troisième signal d'horloge C3 ne recouvre pas la région de tension de niveau haut du signal d'entrée g,, de la ligne de rangée d'ordre (i-l). En conséquence, les troisième et quatrième transistors NMOS T3 et T4 ne sont pas simultanément rendus passants, de sorte qu'une tension sur le second noeud P2 est déterminée indépendamment du rapport de largeur de canal (c'est-à-dire du rapport de résistance) du troisième transistor NMO T3 par rapport au quatrième transistor NMOS T4. De la sorte, même si les caractéristiques du dispositif des troisième et quatrième transistors NMOS T3 et T4 ne sont pas uniformes, le fonctionnement du circuit du registre à décalage ne varie pas dans une mesure suffi- samment importante pour rendre son fonctionnement normal impossible. En outre, les troisième et quatrièmec transistors NMOS T3 et T4 ne sont pas simultanément rendus passants, de sorte que l'on évite les courants excessifs dans les troisième et quatrième transistors NMOS T3 et T4. Comme résultat, les caractéristiques du dispo- sitif des troisième et quatrième transistors T3 et T4 ne sont pas détériorées, et en plus, la consonmmation de puissance est réduite. Si une tension de niveau logique haut apparaît sur le premier noeud P I, alors le cinquième transistor NMOS T5 est rendu passant. Dans cet état, lorsque le premnier signal d'horloge Cl présente un niveau logique haut, la ligne de sortie 14, commence a atteindre le niveau logique haut du premier signal d'horloge C I à travers le drain et la source du cinquième transistor NMOS T5. En conséquence, un niveau logique haut du signal de sortie Vout apparaît sur la ligne de sortie 14, Le condensateur CAP1 augmente la tension sur le premier noeud PI du niveau de tension du premier signal d'horloge Cl lorsque le niveau logique haut du premier signal d'horloge Cl est appliqué sur la ligne de sortie 14, Du fait que la tension de grille augmente grâce au condensateur CAPI1, le cinquième transistor NMOS T5 transfère rapidement le niveau logique haut du premier signal d'horloge Cl à la ligne de sortie 14, sans atté- nuation, et dans un intervalle plus court. En conséquence, la chute de tension provo- quée par la tension de seuil du cinquième transistor NMOS T5 est minimisée. Dans ce mode de réalisation, le condensateur CAPI peut être remplacé par la capacité parasite existant dans le cinquième transistor NMOS T5. Lorsque le premier signal d'horloge C I varie d'une valeur logique élevée à une valeur logique faible, le signal de sortie Vout sur la ligne de sortie 14, varie aussi d'une valeur logique élevée à une valeur logique faible. Ceci résulte du fait que le cinquième transistor T5 est rendu passant à l'aide de la tension appliquée au premier noeud P I. Ensuite, si le troisième signal d'horloge C3 varie depuis une valeur logique faible jusqu'à une valeur logique élevée, le troisième transistor NMOS T3 est rendu passant de sorte qu'une tension sur le second noeud P2 ait un niveau logique élevé. Le second transistor NMOS T2 est aussi rendu passant à l'aide de la tension de niveau logique élevé appliquée au second noeud P2, qui est appliqué à la grille du second transistor, de sorte à décharger la tension existant sur le premier noeud P I vers la source de tension de masse VSS reliée à la ligne de masse VSSL. De façon simii- l5 aire, le sixième transistor NMOS T6 décharge la tension existante sur la ligne de sortie 14, à travers la ligne de tension de masse VSSL, vers la source de masse VSS, du fait de la tension de niveau élevé du second nceud P2 appliquée sur sa grille. En 22 2787913 conséquence, la tension au premier noeud Pl et le signal de sortie Vout sur la ligne de sortie 14, présente un niveau de tension faible. Par ailleurs, lorsque le premier signal d'horloge C I fourni en entrée au drain du cinquième transistor NMOS T5 de sorte que la tension au premier noeud P I reste à un niveau logique élevé varie à partir d'un niveau logique élevée jusqu'à une tension de niveau logique faible, la tension au premier noeud PlI augmente. A cet instant, la largeur de montée en tension AVp sur le premier noeud Pl peut être établie de façon précise palr le condensateur CAP, qui est relié entre le premier noeud Pl et la ligne de sortie 14, et par le condensateur CL I disposé entre le premier noeud P I et la ligne 0 de masse VSSL. La largeur de montée en tension AVp au niveau du premier noeud Pl cst décrite par la formule (2) suivante: Vp1l CAP + CI d Vout CL,, + CAP + oC...(2) dans laquelle Cox représente une capacité parasite du cinquième transistor NMOS T5. De préférence, les valeurs des capacités des condensateurs CAPI et CLI sont réglées à environ 0,1 à 10 pF. Toutefois d'autres valeurs appropriées peuvent être utilisées. L'étage de registre à décalage comprend en outre un condensateur Cl, qui est relié entre le second noeud P2 et la ligne de masse VSSL. Le condensateur Cl, limite la variation de tension au niveau du second noeud P2 lorsque le signal de solrtie Vout de la ligne de sortie 14, varie et limite la variation de tension au niveau du second noeud P2 provoquée par le courant de fuite. Une telle limitation des variations de tension est visible sur les formes d'ondes de tension PI et P2 des premier et second noeuds lorsque l'on fournit le condensateur CL,, et sur les formes d'ondes de tension PI' et P2' au niveau des premier et second noeuds lorsque le condensateur C,2 n'est pas fourni, comme représenté sur la figure 11. En référence maintenant à la figure 12 est représenté un étage de registre à 3o décalage adapté au registre à décalage de la figure 5, selon un autre mode de réalisa- tion de la présente invention. L'étage de registre à décalage 12, est décrit en référence au diagramme de forme d'onde de la figure 10. Dans la figure 12, le ième étage 12j comprend un premier transistor NMOS TI relié entre une ligne d'entrée d'impulsion de balayage 14,- et un premier noeud PI; un second transistor NMOS T2 relié entre le 3,5 premier noeud PI, un second noeud P2 et une ligne de masse VSSL; un troisième transistor NMOS T3 relié entre une ligne d'alimentation de tension VDDL, une troisième ligne de signal d'horloge CLK3 et le second nceud P2; un quatrième transistor NMOS T4 relié entre le premier noeud PI, le second noeud P2 et la ligne de masse VSSL; un condensateur CAPI relié entre le premier noeud PI et une ligne de sortie 14, un cinquième transistor NMOS T5 relié entre la première ligne de signal d'horloge CKLI et la ligne de sortie 14,; et un sixième transistor NMOS T6 relié entre le second noeud P2, la ligne de sortie 14, et la ligne de masse VSSL. Si un signal d'entrée g.1 de la ligne de rangée d'ordre (i-l) à un niveau logique élevé est appliqué en provenance de l'étage précédent (i- l) sur la ligne d'entrée d'impulsion d'horloge 14, _,, alors le premier transistor NMOS TI est rendu passant de sorte à appliquer une tension sur le premier nceud P I de valeur de niveau logique élevée. Lorsque la tension sur le premier noeud PlI passe à un niveau supérieur à leur I tension de seuil, les quatrième et cinquième transistors NMOS T4 et T5 sont rendus passants. Lorsque le quatrième transistor NMOS T4 est rendu passant, la tension sur le second noeud P2 est déchargée à travers le quatrième transistor NMOS T4 et la ligne de masse VSSL, jusqu'à atteindre vers la tension de la source de masse VSS. En conséquence, la tension sur le second noeud P2 ne varie pas dans l'intervalle de temps dans lequel la tension sur le premier noeud PI reste à un niveau logique élevé (c'est-à-dire tant que le signal d'entrée g,1 de la ligne de rangée d'ordre (i-l) reste au niveau logique élevé). En outre, du fait que la tension sur le second noeud P2 passe à un niveau faible, les deuxième et sixième transistors NMOS T2 et T6 sont bloqués. Comme cela apparaît sur la figure 10, le troisième signal d'horloge C3 reste à une tension de niveau faible pendant l'intervalle de temps dans lequel le signal d'entrée g., de la ligne de rangée d'ordre (i-l) a une tension de niveau logique élevé, de sorte que le niveau de tension sur le second noeud P2 est déterminé indépendamment du rapport des largeurs de canal (c'est-à-dire du rapport de résistance) entre les troisième et quatrième transistors NMOS T3 et T4. En conséquence, ensuite, si le premier signal d'horloge Cl passe d'une valeur logique faible à une valeur logique élevée, alors la ligne de sortie 14, se voit appliquer une tension de valeur logique élevée à l'aide du niveau logique élevé du premier signal d'horloge CI qui est appliqué à travers les drain et source du cinquième transistor NMOS T5. A cet instant, le condensateur CAPI auto-élève la tension sur le premier noeud PlI par la tension du premier signal d'horloge C I, lorsque le niveau logique élevé du premier signal d'horloge CI est appliqué à la ligne de sortie 14,. En outre, si le premier signal d'horloge Ci varie depuis une tension de niveau logique élevé vers une tension de niveau logique faible, le signal de sortie Vout sur le signal de sortie 14, chute jusqu'à une valeur logique faible. Ceci résulte du fait que le cinquième transistor NMOS T5 est dans un état passant. Ensuite, si le troisième signal d'horloge C3 change depuis une tension de niveau logique faible jusqu'à une tension de niveau logique élevé, alors le troisième transistor NMOS T3 est rendu passant de sorte à appliquer au second noeud P2 une tension de niveau logique élevé à l'aide du niveau Iogique du troisième signal d'horloge C3. Le second transistor NMOS T2 est aussi rendu passant à l'aide de la tension de niveau logique élevé du second noeud P2 qui est appliqué à sa grille, de sorte à décharger la tension appliquée au premier noeud Pl vers la source de masse s VSS reliée à la ligne de masse VSSL. De façon similaire, le sixième transistor NMOS T6 décharge aussi un signal de sortie Vout sur la ligne de sortie 14, à travers la ligne de masse VSSL, vers la source de masse VSS, du fait de la tension de niveau logique élevé du second noeud P2. qui est appliquée à sa grille. En conséquence, la tension sur le premier noeud Pl comme la tension de sortie Vout sur la ligne de sortie 0 14j présentent un niveau logique faible. En référence à la figure 13 est représenté un étage de registre à décalage qui est adapté au registre à décalage de la figure 5, selon encore un mode de réalisation de la présente invention. L 'étage de registre à décalage de la figure 13 est décrit en réfé- rence aux diagrammes de forme d'onde de la figure 10. Dans la figure 13, le ième étage de registre à décalage 12, présente un premier transistor NMOS TIl relié entre une ligne d'entrée d'impulsion à balayage 14,", et un premier noeud Pl; un second transistor NMOS T2 relié entre un premier noeud PlI, un second noeud P2 et une ligne de masse VSSL, un troisième transistor NMOS T3 relié entre une ligne de tension d'alimentation VDDL, une troisième ligne de signal d'horloge CLK3 et le second noeud P2; un quatrième transistor NMOS T4 relié entre le premier transistor NMOS 1TI, le second noeud P2 et la ligne de masse VSSL; un condensateur CAPI relié entre le premier nceud Pl et une ligne de sortie 14,; un cinquième transistor NMOS T5 relié entre la première ligne de signal d'horloge CKLI et la ligne de sortie 14,; un sixième transistor NMOS T6 relié entre le second noeud P2, la ligne de sortie 141 et la ligne de masse VSSL; un septième transistor NMOS T7 relié entre la ligne de sortie 14, et la ligne de masse VSSL. * Si un signal d'entrée g,_ de la ligne de rangée d'ordre (i- 1) à un niveau élevé est appliqué depuis l'étape précédent 12. à la ligne d'entrée d'impulsion de balayage 14t," le premier transistor NMOS TIl est rendu passant de sorte à appliquer une tension sur le premier noeud Pl de valeur logique élevée. Le quatrième transistor NMOS T4 est alors rendu passant à l'aide du signal d'entrée gi., de la ligne de rangée de haut niveau, et la tension sur le second noeud P2 est déchargée, à travers la ligne de masse, vers la source de masse. En conséquence, la tension sur le second noeud P2 ne varie pas du fait du quatrième transistor NMOS T4, dans l'intervalle pendant -i lequel la tension sur le premier noeud PlI reste à un niveau élevée. Un tel niveau de tension sur le second noeud P2 est déterminé indépendamment du rapport de largeur de canal (c'est-à-dire du rapport de résistance) des troisième et quatrième transistors NMOS T3 et T4, du fait que le troisième signal d'horloge C3 présente une tension de niveau logique faible dans la région de tension de niveau logique élevé du signal d'entrée g. de la ligne de rangée d'ordre (i-l). Aussi, du fait que la tension sur le second noeud P2 reste à un niveau faible pendant l'intervalle de temps commençant lorsque le transistor NMOS T4 est rendu passant jusqu'à ce que le troisième transis- tor T3 soit rendu passant. les seconde et sixième transistors T2 et T6 sont bloqués. Si le premier signal d'horloge Cl varie d'une tension de niveau logique faible jusqu'à une tension de niveau logique élevé, la ligne de sortie 14, se voit appliquer une tension de niveau logique élevé, à l'aide du niveau logique élevé du premier signal d'horloge Cl appliqué à travers le drain et la source du cinquième transistor 0 NMOS T5. Le condensateur CAP I fait augmenter la tension sur le premier nceud P1, d'une valeur de tension correspondant au premier signal d'horloge CI, lorsque un niveau logique élevé du premier signal d'horloge Cl est appliqué à la ligne de sortie 141. En outre, si le premier signal d'horloge CI passe d'une tension d'une valeur logique élevée à une tension de valeur logique faible, le signal de sortie Vout sur la ligne de sortie 14, varie jusqu'à un niveau logique faible. Ceci résulte du fait que le cinquième transistor NMOS T5 est dans un état passant. En outre, le septième transistor NMOS T7 est rendu passant à l'aide de la tension de niveau logique élevé du signal de rétroaction Vf provenant de l'étage suivant 12,,. ce qui décharge rapide- ment le signal de sortie Vout sur la ligne de sortie 14, vers la source de masse, à travers la ligne de masse. En conséquence, le long temps de chute du signal de sortie Vout est diminué, commne représenté sur la figure 14. Un temps de chute plus impor- tant du signal de sortie Vout est provoqué par le fait que la largeur du canal du cinquième transistor T5 diminue doucement lorsque la tension sur le premier noeud Pl diminue doucement. En d'autres termes, du fait que le chemin de décharge que procure le cinquième transistor NMOS T5 diminue doucement, le temps de chute du signal de sortie Vout augmente. Un nouveau chemin de décharge à travers le septième transistor NMOS T7 est fourni, en plus du chemin de décharge à travers le cinquième transistor NMOS T5, de sorte que selon l'invention, la tension de sortie Vout sur la ligne de sortie 14, diminue rapidement. En conséquence, selon l'invention, le temps de chute du signal de sortie Vout diminue. La figure 15 illustre un registre à décalage selon un mode de réalisation de la présente invention. Le registre à décalage de la figure 15 comprend n étages 22, à 22,, qui sont reliés en cascade à une ligne d'entrée d'impulsion de démarrage. Les n étages 22, à 22,, sont chacun reliés à trois lignes de signal d'horloge choisies parmi quatre lignes de signal d'horloge CKLI à CKL4. Chaque ligne de sortie 24, à 24, des n étages 22, à 22,, est reliée à des lignes de rangées ROWI à ROWn d'une matrice d'éléments d'image (ou pixels). Les premier au quatrième signaux d'horloge Cl à C4 sur 4 lignes de signal d'horloge de phase CKLI à CKL4 présentent chacun une période correspondant à 4 intervalles de balayage horizontal, et une phase qui est séquentiellemrent décalée d'un intervalle de balayage horizontal. Lecs second à nième étages 22, à 22,, reçoivent chacun 3 signaux d'horloge, dont les phases sont décalées d'un intervalle de balayage horizontal par rapport aux 3 signaux appliqués aux étages précédents 22, à 22"_,. Par exemple si le premier étage 22, reçoit les premier, troisième et quatrième signaux d'horloge Cl, C3 et C4, le second étage 222 reçoit les second, quatrième et premier signaux d'horloge C2, C4 et C1, dont les phases sont décalées d'un intervalle de balayage horizontal par rapport aux premier, troisième et 0 quatrième signaux d'horloge Cl, C3 et C4. De façon similaire, chacun des troisième à nième étages 22, à 22,, reçoit 3 signaux d'horloge présentant des phases qui sont décalées d'un intervalle de balayage horizontal par rapport aux 3 signaux d'horloge qui sont appliqués aux étages précédents 222 à 22,,4. Lorsqu'une impulsion de départ SP est appliquée au premier étage 22, les premier à nièmre étages décalent i l'impulsion de démarrage SP pour successivement valider les lignes de sortie 24, à 24,, des premier à nième étages de 22, à 22,. Les signaux de sortie g, à g,,, des premiers (n-l)ième étages 22, à 22,,. sont ensuite appliqués aux étages suivants 222 à 22, en tant qu'impulsion de départ SP. De cette façon, les n lignes de rangées ROWI à ROWn qui sont reliées aux lignes de sortie 24, à 24,, des n étages 22, à 22,, sont successivement pilotées. Les n étages 22, à 22,, sont pilotés de la même façon. Pour faciliter la description, on expliquera en détail la structure d'un étage arbitraire 22j qui reçoit les premier, troisième et quatrième signaux d'horloge C I, C3 et C4, en tant qu'exemple de n étages 22, à 22,. La figure 16 décrit en détail la structure d'un étage arbitraire 22, inclus dans le registre de décalage de la figure 15. L'étage arbitraire 22, de la figure 16 comprend des premier et second transistors NMOS TI et T2 qui sont reliés entre une ligne de sortie 24, d'un étage précédent 22, et un premier noeud Pl, ainsi que des troisième et quatrième transistors NMOS T3 et T4 qui sont reliés entre une troisième ligne de signal d'horloge CKL3 et un second noeud P2, et des cinquième et sixième transistors 3o NMOS T5 et T6 qui sont reliés entre le premier noeud Pl et unec ligne de masse VSSL, et des septième et huitième transistors NMOS T7 et T8 qui sont reliés entre le second noeud P2 et la ligne de masse VSSL. Les grilles des premier et second transistors NMOS TI et T2 sont reliées ensemble à une quatrième ligne de signal d'horloge CKL4. Les grilles des troisième et quatrième transistors NMOS T3 et T4 sont reliées ensemble à la troisième ligne de signal d'horloge CKL3. Les cinquième et sixième transistors NMOS T5 et T6 présentent des électrodes de grille qui sont reliées ensemble au second noeud P2. Les septième et huitième transistors NMOS T7 et T8 présentent chacun une électrode de grille reliée à la ligne de sortie 24, ., à l'étage précédent 22. L'étage arbitraire 22, comprend en outre un neuvième transistor NMOS T9 qui est relié entre une première ligne de signal d'horloge CKL 1, le premier noeud Pl et une ligne de sortie 24, ainsi qu'un dixième transistor NMOS TIO qui est relié entre la ligne de sortie 24, le second noeud P2 et la ligne de masse VSSL. L'étage 22, Commlle représenté sur la figure 16 présente une plage de tension de fonctionnement qui est plus importante que celle de l'étage de la figure 6 du fait de la diminution des courants de fuite. Le courant de fuite est diminué parce que les transistors NMOS sont reliés aux premier et second noeuds Pl et P2 suivant une i0 structure multi- grille. En outre, les électrodes des grilles des premier et second transistors NMOS Tl et T2 sont reliées ensemble à la ligne de sortie 24,. de l'étage précédent 22,, ce qui minimise la décroissance du potentiel appliqué au premier noeud Pl, dans le cas o le signal de sortie g, de l'étage précédent 22., devient trop faible. En outre, du fait que les électrodes de grille des troisième et quatrième transistors NMOS T3 et T4 sont reliées en commun à l'électrode de drain du troisième transistor NMOS T3, on élimine une tension de niveau élevé VDD prove- nant de l'étage arbitraire 22,., comme dans le cas de la figure 6. Un tel étage 22j, dans le cas de la figure 16, sera décrit en référence au diagramme de forme d'onde de la figure 17. Tout d'abord, pendant l'intervalle tl, un signal de sortie g. présentant une valeur logique élevée est appliqué en provenance de l'étage précédent 22j, à l'électrode de drain du premier transistor NMOS Tl, en tant qu'impulsion de départ, et le quatrième signal d'horloge C4 sur la quatrième ligne de signal d'horloge CKL4 est appliqué aux électrodes de grille des premier et second transistor NMOS TI et T2. Le premier signal d'horloge Cl sur la première ligne de signal d'horloge CKLI ainsi que le troisième signal d'horloge C3 sur la troisième ligne de signal d'horloge CKL3 présentent une valeur logique faible. Dans ce cas, les premier et second transistors NMOS TI et T2 sont rendus passants par le quatrième signal d'horloge C4, qui présente un niveau logique élevé, et les septième et huitième transistors NMOS T7 et T8, qui dépendent du signal de sortie g, de l'étage précédent 22j. sont aussi rendus passants. Ainsi, le premier noeud Pl reçoit une tension appliquée par la ligne de sortie 24,., de l'étage précédent 22j à travers les premier et second transis- tors NMOS TI et T2, de sorte à présenter une valeur logique élevée, ce qui rend passant le neuvième transistor NMOS T9. A cet instant, le signal de tension de sortie Vout sur la ligne de sortie 24, passe au niveau logique faible, du fait que le premier signal d'horloge Cl appliqué à l'électrode de drain du neuvième transistor NMOS T9 présente un niveau logique faible. Ensuite, pendant l'intervalle de temps t2, le signal de sortie gj de l'étage précédent 22j., et le quatrième signal d'horloge C4 sont inver- ses et présentent une valeur logique faible, tandis que le premier signal d'horloge CI passe à la valeur logique élevée. Le premier signal d'horloge CI présentant une valeur logique élevée est appliqué à la ligne de sortie 24, à travers le neuvième transistor NMOS T9, qui est rendu passant par un niveau logique élevé sur le premier s noeud Pl, ce qui produit un niveau logique élevé sur la ligne de sortie 24. Le signal de tension VPI sur le premier noeud P est alors auto-élevé vers le niveau logique élevé, par l'effet couplé d'une capacité parasite entre les électrodes de grilles et de source du neuvième transistor NMOS T9. Si le premier signal d'horloge C 1 passe à niveau logique faible pendant l'intervalle de temps t3, le signal de tension de sortie 0 Vout sur la ligne de sortie 24, présente une valeur logique faible, du fait de l'état passant du neuvième transistor NMOS T9. Ensuite, le signal de tension chute jusqu'à un niveau médian provoqué par le blocage des premier et second transistors NMOS TI et T2. Enfin, le troisième signal d'horloge C3 présentant un niveau logique élevé est appliqué à l'électrode de drain du troisième transistor NMOS T3 et aux électrodes de grille des troisième et quatrième transistors NMOS T3 et T4 pendant l'intervalle de temps t4. Le second noeud P2 est alors chargé par le troisième signal d'horloge C3 qui présente un niveau logique élevé et provenant de la troisième ligne de signal d'horloge CKL3, à travers les troisième et quatrième transistors NMOS T3 et T4 de sorte à générer un signal de tension VP2 présentant une valeur logique élevée. Le dixième transistor NMOS TIO est rendu passant par le signal de tension VP2 de niveau logique élevé provenant du second noeud P2, de telle sorte que le signal de sortie Vout sur la ligne de sortie 24, reste à un niveau logique faible. Les cinquième et sixième transistors NMOS T5 et T6 sont aussi rendus passants par le signal de tension VP2 qui est appliqué au second noeud P2 de sorte à permettre au signal de tension VPI provenant du premier noeud Pl d'être déchargé vers la source de masse à travers les cinquième et sixième transistors NMOS T5 et T6 et la ligne de masse VSSL. Comme décrit ci-dessus chaque étage du circuit de registre à décalage selon un mode de réalisation de la présente invention décale l'impulsion de démarrage vers sa ligne de sortie 24,, à chaque période horizontale de balayage. Ainsi, les n lignes de sortie 24, à 24,, du circuit de registre à décalage sont séquentiellement validées et en outre, les n lignes de rangées ROWI à ROWn comprises dans la matrice d'éléments d'image sont successivement pilotées. La figure 18 illustre en détail une structure de circuit d'un autre mode de réali- sation de l'étage arbitraire 22, représenté sur la figure 15. L'étage arbitraire 22, de la figure 18 présente une structure de circuit similaire à celle de l'étage arbitraire 22, de la figure 16. La différence est que l'électrode de grille du second transistor NMOS T2 est reliée à la quatrième ligne de signal d'horloge CKL4, et que les électrodes de drain et de grille du premier transistor NMOS T1 sont reliées ensemble à la ligne de sortie de l'étage précédent 22j La figure 19 explique le résultat d'une simulation pour le circuit du registre à décalage selon la présente invention, et qui présente des transistors NMOS avec une valeur absolue de tension de seuil Vth faible. Sur la figure 19, VPI et VP2 sont les formes d'ondes de signaux de tension appliqués aux premier et second noeuds Pl et P2, Vout représente le signal de tension de sortie sur la ligne de sortie 24, de l'étage choisi, c'est-à-dire de l'étage arbitraire. La figure 19 montre que les signaux de tension VPI et VP2 sur les premier et second noeuds Pl et P2 sont stables. Ceci 0 résulte du fait que les courants qui fuient depuis les premier et second noeuds Pl et P2 sont réduits au moyendes transistors NMOS qui sont reliés au premier et second noeuds Pl et P2 dans une structure multi-grilles. De la sorte, le signal de tension de sortie Vout appliqué sur la ligne de sortie 24, devient stable, et le circuit de registre à décalage est piloté de façon stable. La figure 20 est un graphe qui compare la mobilité des porteurs majoritaires pour la tension de seuil du transistor dans un circuit à décalage de l'art antérieur et dans le circuit de registre à décalage selon la présente invention. Sur la figure 20, une première plage de tension 30 représente la plage de tension de fonctionnement du circuit de registre à décalage de l'art antérieur, et une seconde plage de tension 32 indique la plage de tension de fonctionnement du circuit de registre à décalage selon la présente invention. La première plage de tension 30 occupe la région qui commence à une tension d'environ 2 V jusqu'à une tension d'environ 7V, tandis que la seconde plage de tension 32 occupe la région qui commence à un niveau de tension d'environ 0V jusqu'à un niveau de tension d'environ 6,5 V. En conséquence, le circuit de registre à décalage selon la présente invention présente une plage de tension de fonctionnement qui est plus large que celle de l'art antérieur, d'une région qui correspond à un niveau de tension de 1,5 V. Comme décrit ci-dessus, le registre à décalage selon la présente invention pilote séquentiellement les étages en utilisant quatre signaux d'horloge, et permet à chaque étage d'être configuré indépendamment de la taille des transistors. En conséquence, dans le registre à décalage selon la présente invention, un changement de caractéristique de circuit provoquée par une variation dans une dérive d'un dispo- sitif, dans une tension de seuil etc. peut être minimisée. En conséquence, le courant ne s'écoule que pendant l'intervalle de transition des signaux de sorte que la consommation de puissance est réduite, et que la détérioration des caractéristiques des dispositifs provoquée par des courants excessifs est limitée. Enl outre, dans le registre à décalage de la présente invention, un condensateur distinct est prévu entre le noeud de sortie et le noeud d'auto-élévation et un condensateur est prévu entre la source de courant continu et le noeud d'auto-élévation de sorte que la variation de tension sur le noeud d'auto-élévation peut être limitée. En conséquence, le registre à décalage selon la présente invention peut fonctionner de façon stable. Dans le registre à décalage selon la présente invention, les transistors NMOS sont reliés aux premier et second noeuds PI et P2 dans une structure multi-grilles, de telle sorte que les courants qui fuient depuis les premier et second noeuds Pl et P2 sont réduits. De la sorte, le registre à décalage est piloté de façon stable, et en outre, la plage de tension de fonctionnement est plus importante. Par ailleurs, dans le regis- tre à décalage selon la présente invention, les électrodes de grilles des premier et [0 second transistors NMOS TI et T2 sont reliés à différentes lignes de signal d'horloge, ce qui minimise la décroissance d'un potentiel appliqué au premier noeud Pl, même lorsque le signal de sortie de l'étage précédent chute. En outre, le registre à décalage selon la présente invention peut éliminer une ligne destinée à fournir une tension à niveau élevée. Bien que la présente invention ait été expliquée par rapport aux modes de réali- sation représentés dans les dessins, on comprendra qu'elle n'est pas limitée à ces modes de réalisation et que diverses modifications et changements peuvent être apportés par l'homme du métier. REVENDICATIONS 1.- Un registre à décalage présentant une pluralité d'étages (22, à 22,) reliés à une source de tension de niveau élevé, une source de tension de niveau faible, et un générateur de signal d'horloge à phase retardée, dans lequel les étages sont reliés à des lignes de rangées (ROWI à ROWn) correspondantes, et sont reliés en cascade par rapport à un signal de balayage (SP), pour charger et décharger des lignes de rangées, chacun des étages comprenant: - tiun dispositif de circuit de sortie avec un transistor d'excursion haute et un o10 transistor d'excursion basse, ledit transistor d'excursion haute présentant une première électrode d'entrée répondant à un premier signal d'horloge présentant une phase retardée par rapport au signal de balayage; une première électrode de sortie reliée à la ligne de rangée; et une première électrode de contrôle 1l - ledit transistor d'excursion basse présentant une seconde électrode d'entrée reliée à la source de tension de niveau faible, une seconde électrode de sortie reliée à la ligne de rangée; et une seconde électrode de contrôle; - un dispositif de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle, et répondant à un second signal d'horloge présentant une phase décalée par rapport au premier signal d'horloge pour générer un second signal de contrôle d'horloge à appli- quer à la seconde électrode de contrôle, et - des moyens pour faire augmenter la tension du premier signal de contrôle. 2.- Le registre à décalage de la revendication 1, dans lequel le dispositif de circuit d'entrée comprend: - un premier transistor (TI) présentant une troisième électrode d'entrée répon- dant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la source de tension de niveau faible, une quatrième électrode de sortie reliée à la première électrode de contrôle, et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. 3.- Le registre à décalage de la revendication 2, dans lequel le dispositif de circuit d'entrée comprend en outre: - un troisième transistor (T3) présentant une cinquième électrode d'entrée reliée à la source de tension de niveau élevé, et une cinquième électrode de sortie reliée à la seconde électrode de contrôle, et une cinquième électrode de contrôle répondant au second signal d'horloge; et *- un quatrièmc transistor (T4) présentant une sixième électrode d'entrée reliée à la source de tension de niveau faible, une sixième électrode de sortie reliée à la seconde électrode de contrôle et une sixième électrode de contrôle répondant au signal de balayage. 4.- Le registre à décalage de la revendication 1, 2 ou 3, dans lequel des moyens 1o pour faire augmenter la tension comprennent un premier condensateur (CAP 1) relié à la ligne de rangée et à la première électrode de contrôle. 5.- Le registre à décalage selon l'une quelconque des revendications I à 4, comprenant eni outre: - un second condensateur relié entre la première électrode de contrôle et la i source de tension de niveau faible; et - un troisième condensateur relié entre la seconde électrode de contrôle et la source de tension de niveau faible. 6.- Un registre à décalage présentant une pluralité d'étages (22, à 22) qui sont reliés à une source de tension de niveau élevé, une source de tension de niveau faible (VSS), et un générateur de signal d'horloge à phase retardée, dans lequel les étages sont reliés à des lignes de rangées (ROWI à ROWn) correspondantes et reliés en cascade par rapport à un signal de balayage pour charger et décharger les lignes de rangées, chacun des étages comprenant: - des moyens de sortie de circuit avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant: une première électrode d'entrée répondant à un premier signal d'horloge ayant une phase retardée par rapport au signal de balayage; une première électrode de sortie reliée à la ligne de rangée, et une première électrode de contrôle; 3o ledit transistor d'excursion basse présentant: une seconde électrode d'entrée reliée à la source de tension de niveau faible; une seconde électrode de sortie reliée à la ligne de rangée et une seconde électrode de contrôle, - des moyens de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle et répondant à un second signal d'horloge présentant une phase retardée en comparai- son au premier signal d'horloge pour générer un second signal de contrôle à appli- quer à la seconde électrode de contrôle; - des moyens pour faire augmenter la tension du premier signal de contrôle et - des moyens pour décharger le second signal de contrôle pendant l'intervalle de temps lorsque le premier signal de contrôle est validé. 7.- Le registre à décalage de la revendication 6, dans lequel les moyens de circuit d'entrée comprennent: - un premier transistor présentant une troisième électrode d'entrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de 0 contrôle, et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la source de tension de niveau faible, une quatrième électrode de sortie reliée à la première électrode de contrôle, et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. 8.- Le registre à décalage de la revendication 7, dans lequel des moyens de circuit d'entrée comprennent en outre: - un troisième transistor présentant une cinquième électrode d'entrée reliée à la source de tension de niveau élevée, une cinquième électrode de sortie reliée à la seconde électrode de contrôle, et une cinquième électrode de contrôle répondant au second signal d'horloge. 9.- Le registre à décalage de la revendication 6, 7 ou 8, dans lequel les moyens d'augmentation de la tension comprennent un condensateur relié entre la ligne de rangée et la première électrode de contrôle. 10.- Le registre à décalage selon l'une quelconque des revendications 6 à 9, dans lequel les moyens de décharge comprennent un quatrième transistor présentant une sixième électrode d'entrée reliée à la source de tension de niveau faible, une sixième électrode de sortie reliée à la seconde électrode de contrôle, et une sixième électrode de contrôle reliée à la première électrode de contrôle. 0 îi I.- Un registre à décalage présentant une pluralité d'étages ( 22 à 22,) qui sont reliés à une source de tension de niveau haut, une source de tension de niveau faible (VSS) et un générateur de signal d'horloge à phase retardée, dans lequel les étages sont reliés à des lignes de rangées correspondantes (ROWI à ROWn) et sont reliées en cascade par rapport à un signal de balayage (SP) pour charger et décharger les lignes de rangées, chacun des étages comprenant: - un dispositif de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant une s première électrode d'entrée pour recevoir un premier signal d'horloge présentant une phase retardée par rapport au signal de balayage, une première électrode de sortie reliée à une ligne de rangée et une première électrode de contrôle; ledit transistor d'excursion basse présentant une seconde électrode d'entrée reliée à la source de tension de niveau faible, unic seconde électrode de sortie reliée à la ligne de rangée, et 0 une seconde électrode de contrôle; - un dispositif de circuit d'entrée répondant au signal de balayage pour générer un premier signal dc contrôle à appliquer à la première électrode de contrôle et répondant à un second signal d'horloge présentant une phase retardée par rapport au premier signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode; des moyens pour faire augmenter la tension du premier signal de contrôle et - des moyens pour accélérer la vitesse de décharge de la ligne de rangée. 12.- Le registre à décalage de la revendication 11, dans lequel le circuit d'entrée comprend: - un premier transistor présentant une troisième électrode d'centrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle, et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la source de tension de niveau faible, une quatrième électrode de sortie reliée à la première électrode de contrôle, et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. 13.- Le registre à décalage de la revendication 12, dans lequel le dispositif de circuit d'entrée comprend en outre: - un troisième transistor présentant une cinquième électrode d'entrée reliée à la source de tension de niveau élevé, une cinquième électrode de sortie reliée à la seconde électrode de contrôle et une cinquième électrode de contrôle répondant au second signal d'horloge: et - un quatrième transistor présentant une sixième électrode d'entrée reliée à la source de tension de niveau faible, une sixième électrode de sortie reliée à la seconde électrode de contrôle et une sixième électrode de contrôle répondant au signal de balayage. 14.- Le registre à décalage de la revendication 11, 12 ou 13, dans lequel les moyens d'augmentation de la tension comprennent un condensateur relié à la ligne s de rangée et à la première électrode de contrôle. 15.- Le registre à décalage selon l'une quelconque des revendications 1 1 à 14, dans lequel les moyens d'accélération comprennent un cinquième transistor présen- lant une septième électrode d'entrée reliée à la source de tension de niveau faible, une septième électrode de sortie reliée à la ligne de rangée, et une septième électrode o0 de contrôle répondant à un signal provenant de la ligne de sortie de l'étage suivant. 16.- Un registre à décalage pour le pilotage des lignes de grille d'un dispositif d'affichage à cristal liquide et répondant à un signal de balayage, à une première source de tension et à une seconde source de tension, le registre à décalage compre- nant une pluralité d'étages (22, à 22,) chaque étage comprenant: I 5 un dispositif de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant une première électrode de contrôle, une première électrode d'entrée couplée à un premier signal d'horloge présentant une phase retardée par rapport au signal de balayage, et une première électrode de sortie reliée à la ligne de grille; ledit transistor d' excursion basse présentant une seconde électrode de contrôle, une seconde électrode d'entrée reliée à la seconde source de tension et une seconde électrode de sortie reliée à la ligne de grille; - un dispositif de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle et répondant à un second signal d'horloge présentant une phase retardée par rapport au première signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode de contrôle; et - un contrôleur dc tension couplé entre la première électrode de contrôle et la ligne de grille pour augmenter la tension du premier signal de contrôle. Do 17.- Le registre à décalage de la revendication 16, dans lequel le dispositif de circuit d'entrée comprend: - un premier transistor présentant une troisième électrode d'entrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle, et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la seconde source de tension, une quatrième électrode de sortie reliée à la première électrode de contrôle, et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. 18.- Le registre à décalage de la revendication 17, dans lequel le dispositif de circuit d'entrée comprend en outre: - un troisième transistor présentant une cinquième électrode d'entrée reliée à la première source de tension, une cinquième électrode de sortie reliée à la seconde électrode de contrôle, et une cinquième électrode de contrôle répondant au second I0 signal d'horloge; et - un quatrième transistor présentant une sixième électrode d'entrée reliée à la seconde source de tension, une sixième électrode de sortie reliée à la seconde électrode de contrôle, et une sixième électrode de contrôle répondant au signal de balayage. 19.- Le registre à décalage de la revendication 16, 17 ou 18, dans lequel le contrôleur de tension comprend un premier condensateur. 20.- Le registre à décalage selon l'une quelconque des revendications 16 à 19, comprenant en outre: - un second condensateur relié entre la premrnière électrode de contrôle et la seconde source de tension, et - un troisième condensateur relié entre la seconde électrode de contrôle et la seconde source de tension. 21.- Un registre à décalage pour piloter les lignes de grille d'un dispositif d'affichage à cristal liquide et répondant à un signal de balayage, à une première source de tension et à une seconde source de tension, le registre à décalage compre- nant une pluralité d'étages (22, à 22J) chaque étage comprenant: - un dispositif de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant une première électrode de contrôle, une première électrode d'entrée couplée à un premier signal d'horloge ayant une phase retardée par rapport à un signal de balayage et une première électrode de sortie reliée à la ligne de grille, ledit transistor d'excursion basse présentant une seconde électrode de contrôle, une seconde électrode d'entrée reliée à la seconde source de tension et une seconde électrode de sortie reliée à la ligne de grille; - un dispositif de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle, et répondant à un second signal d'horloge ayant une phase retardée par rapport au premier signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode de contrôle; - un contrôleur de tension couplé entre la première électrode de contrôle et la ligne de grille pour augmnenter la tension du premier signal de contrôle; et - un dispositif de décharge répondant au premier signal de contrôle pour décharger le second signal de contrôle. I0 22.- ILe registre à décalage de la revendication 21, dans lequel le dispositif de circuit d'entrée comprend: - un premier transistor présentant une troisième électrode d'entrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle et la troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la seconde source de tension, une quatrième électrode de sortie reliée à la première électrode de contrôle et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. "0 23.- Le registre à décalage de la revendication 22, dans lequel le dispositif de circuit d'entrée comprend en outre un troisième transistor présentant une cinquième électrode d'entrée reliée à la première source de tension et une cinquième électrode de sortie reliée à la seconde électrode de contrôle et une cinquième électrode de contrôle répondant à un second signal d'horloge. 24.- Le registre à décalage de la revendication 21, 22 ou 23, dans lequel le contrôleur de tension comprend un condensateur. 25.- Le registre à décalage selon l'une quelconque des revendications 21 à 24, dans lequel le dispositif de décharge comprend: - un quatrlièeme transistor présentant une sixième électrode d'entrée reliée à la 3o seconde source de tension, une sixième électrode de sortie reliée à la seconde électrode de contrôle et une sixième électrode de contrôle reliée à la première électrode de contrôle. 26.- Un registre à décalage pour piloter des lignes de grille d'un dispositif d'affichage à cristal liquide et répondant à un signal de balayage, à une première source de tension et à une seconde source de tension, le registre à décalage compre- nant: - une pluralité d'étages (22, à 22,), chaque étage comprenant: - un dispositif de circuit de sortie avec un transistor d'excursion haute et un transistor d'excursion basse, ledit transistor d'excursion haute présentant une première électrode de contrôle, une première électrode d'entrée couplée à un premier signal d'horloge présentant une phase retardée par rapport au signal de balayage et une première électrode de sortie reliée à la ligne de grille, ledit transistor d'excursion basse présentant une seconde électrode de contrôle, une seconde électrode d'entrée reliée à la seconde source de tension et une seconde électrode de sortie reliée à la ligne de grille; - un dispositif de circuit d'entrée répondant au signal de balayage pour générer un premier signal de contrôle à appliquer à la première électrode de contrôle et répondant à un second signal d'horloge présentant une phase retardée par rapport au i5 premier signal d'horloge pour générer un second signal de contrôle à appliquer à la seconde électrode de contrôle; - un contrôleur de tension couplé entre la première électrode de contrôle et la ligne de grille pour augmenter la tension du premier signal de contrôle, - un premier dispositif de décharge répondant au signal de balayage pour décharger la seconde électrode de contrôle; et - un deuxième dispositif de décharge couplé à la ligne de grille. 27.- Le registre à décalage de la revendication 26, dans lequel le dispositif de circuit d'entrée comprend: - un premier transistor présentant une troisième électrode d'entrée répondant au signal de balayage, une troisième électrode de sortie reliée à la première électrode de contrôle et une troisième électrode de contrôle reliée à la troisième électrode d'entrée; et - un second transistor présentant une quatrième électrode d'entrée reliée à la seconde source de tension, une quatrième électrode de sortie reliée à la première électrode de contrôle et une quatrième électrode de contrôle reliée à la seconde électrode de contrôle. 28.- Le registre à décalage de la revendication 27, dans lequel le dispositif de circuit d'entrée comprend en outre: - un troisième transistor présentant une cinquième électrode d'entrée reliée à la première source de tension, une cinquième électrode de sortie reliée à la seconde électrode de contrôle, et une cinquième électrode de contrôle répondant au second signal d'horloge; et - un quatrième transistor présentant une sixième électrode d'entrée reliée à la seconde source de tension, une sixième électrode de sortie reliée à la seconde électrode de contrôle et une sixième électrode de contrôle répondant au signal de balayage. 29.- Le registre à décalage de la revendication 26, 27 ou 28, dans lequel le contrôleur de tension comprend un condensateur. 30.- Le registre à décalage selon l'une quelconque des revendications 26 à 29, 0 dans lequel le second dispositif de décharge comprend un cinquième transistor présentant une septième électrode d'entrée reliée à la seconde source de tension, une septième électrode de sortie reliée à la ligne de grille, et une septième électrode de contrôle répondant à un signal provenant de la ligne de sortie de l'étage suivant du registre à décalage. 31. Un circuit de registre à décalage comprenant une pluralité d'étages en cascade (22, à 22J) reliés à une ligne d'entrée d'impulsion de départ (SP) et pilotant séquentiellement une pluralité de lignes de rangées, chacun des étages présentant une borne d'entrée, une borne de sortie, une ligne de tension de faible niveau et des première à troisième lignes de signal d'horloge, la borne d'entrée recevant un signal de sortie d'un étage précédent, la borne de sortie étant relié à une ligne de rangée, chacun des étages comprenant: - un transistor d'excursion haute présentant un chemin de conduction relié entre la première ligne de signal d'horloge et la borne de sortie, ainsi qu'une électrode de contrôle; - un transistor d'excursion basse présentant un chemin de conduction relié entre la ligne de tension de niveau faible et la borne de sortie, ainsi qu'une électrode de contrôle; - des premier et second transistors présentant des chemins de conduction reliés en série entre la borne d'entrée et l'électrode de contrôle du transistor d'excursion haute, et des électrodes de contrôle reliées en commun à la seconde ligne d'horloge, les premier et second transistors permettant la charge d'une tension sur l'électrode de contrôle du transistor d'excursion haute; et - des troisième et quatrième transistors présentant des chemins de conduction reliées en série entre la troisième ligne de signal d'horloge et l'électrode de contrôle du transistor d'excursion basse, et des électrodes de contrôle reliées en commun à la troisième ligne de signal d'horloge, les troisième et quatrième transistors permettant la charge d'une tension sur l'électrode de contrôle du transistor d'excursion basse. 32.- Le registre à décalage de la revendication 31, dans lequel chacun des étages comprend en outre: - des cinquième et sixième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion haute et la ligne de tension de niveau faible, et des électrodes de contrôle reliées en commun à l'électrode de contrôle du transistor d'excursion basse, les premier et second transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion haute d'être déchargée; et - des septième et huitième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion basse et la borne d'entrée, et des électrodes de contrôle reliés en commun à la borne d'entrée, les septième et huitième transistors permettant à une tension chargée sur i l'électrode de contrôle du transistor d'excursion haute d'être déchargée. 33.- Le registre à décalage de la revendication 31, dans lequel chacun des étages comprend en outre: - des cinquième et sixième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion haute et la ligne de tension de niveau faible, et des électrodes de contrôle reliées en commun à l'électrode de contrôle du transistor d'excursion basse, les premier et second transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion haute d'être déchargée; et - des septième et huitième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion basse et la ligne de tension de faible niveau, et des électrodes de contrôle reliés en commun à la borne d'entrée, les septième et huitième transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion basse d'être déchargée. 34.- Le registre à décalage de la revendication 31, 32 ou 33, dans lequel l'impulsion de départ sur la borne d'entrée et le second signal d'horloge sur la seconde ligne de signal d'horloge sont simultanément validés, et dans lequel un premier signal d'horloge sur la première ligne de signal d'horloge est validé dans I'état o un niveau logique haut est chargé sur l'électrode de contrôle du transistor d'excursion haute en réponse à l'impulsion de départ sur la borne d'entrée et au second signal d'horloge. 35.- Un registre à décalage comprenant une pluralité d'étages en cascade reliés à une ligne d'entrée d'impulsion de départ et pilotant séquentiellelnent une pluralité de lignes de rangées, chacun des étages présentant une borne d'entrée, une borne de sortie, une ligne de tension de niveau faible, et des première à troisième lignes de signal d'horloge, la borne d'entrée recevant un signal de sortie d'un étage précédent, la borne de sortie étant reliée à une ligne de rangée, chacun des étages comprenant: - un transistor d'excursion haute présentant un chemin de conductioln relié entre io la première ligne de signal d'horloge et la borne de sortie, ainsi qu'une électrode de contrôle, - un transistor d'excursion basse présentant un chemin de conduction relié entre la ligne de tension de niveau faible et la borne de sortie, ainsi qu'une électrode de contrôle; - des premier et second transistors présentant respectivement des chemins de conduction reliés en série entre la borne d'entrée et l'électrode de contrôle du transistor d'excursion haute, ainsi que des électrodes de contrôle reliés de façon indé- pendante à la borne d'entrée et à la seconde ligne de signal d'horloge, les premier et second transistors permettant à une tension d'être chargée sur l'électrode de contrôle du transistor d'excursion haute; et - des troisième et quatrième transistors présentant des chemins de conduction reliés en série entre la troisième ligne de signal d'horloge et l'électrode de contrôle du transistor d'excursion basse, ainsi que des électrodes dc contrôle reliés en commun à la troisième ligne de signal d'horloge, les troisième et quatrième transistors permettant la charge d'une tension sur l'électrode de contrôle du transistor d'excursion basse. 36.- Le registre à décalage de la revendication 35, dans lequel chacun des étages comprend en outre: - des cinquième et sixième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion haute et la ligne de tension de niveau faible, ainsi que des électrodes de contrôle reliés ensemble à l'électrode de contrôle du transistor d'excursion basse, les premier et second transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion haute d'être déchargée; et - des septième et huitième transistors présentant des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion basse et la borne d'entrée, ainsi que des électrodes de contrôle reliées ensemble à la borne d'entrée, les septième et huitième transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion haute d'être déchargée. 37.- Le registre à décalage de la revendication 35, dans lequel chacun des étages comprend en outre: - des cinquième et sixième transistors présentant respectivement des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion haute et la ligne de tension de niveau bas, ainsi que des électrodes de contrôle reliés ensemble à l'électrode de contrôle du transistor d'excursion basse, les premier et [o second transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion haute d'être déchargée; et - des septième et huitième transistors présentant des chemins de conduction reliés en série entre l'électrode de contrôle du transistor d'excursion basse et la ligne de tension de niveau faible, ainsi que des électrodes de contrôle reliées ensemble à la borne d'entrée, les septième et huitième transistors permettant à une tension chargée sur l'électrode de contrôle du transistor d'excursion basse d'être déchargée. 38.- Le registre à décalage de la revendication 35, 36 ou 37 dans lequel l'impulsion de départ sur la borne d'entrée et un second signal d'horloge sur la seconde ligne de signal d'horloge sont simultanément validés et dans lequel un premier signal d'horloge sur la première ligne de signal d'horloge est validé dans l'état o un niveau logique haut est chargé sur l'électrode de contrôle du transistor d'excursion haute en réponse à l'impulsion de départ sur la borne d'entrée et le second signal d'horloge.