Brevet FR2786349A1 — publié le 20000526

1i 2786349 EGALISEUR DE CONTRE-REACTION DE DECISION ET PROCEDE DE MISE A JOUR DES COEFFICIENTS D'INDEX DE CELUI-CI ARRIERE PLAN DE L'INVENTION 1. Domaine de l'invention La présente invention se rapporte à un égaliseur utilisé pour un système de communication numérique, et plus particulièrement, à un égaliseur de contre-réaction de décision (DFE) et à un procédé de mise à jour du coefficient d'index de l'égaliseur DFE. 2. Description de la technique apparentée Un signal émis est appliqué à un système de réception par l'intermédiaire d'un canal dans un système de communication numérique comprenant un système de réception de ligne numérique d'abonné. Dans un traitement dans lequel le signal émis passe par le canal, le signal émis est déformé. En conséquence, un bruit d'interférence tel une interférence intersymboles (ISI) et une interférence à bande étroite, est généré. De ce fait, l'égaliseur est utilisé dans le système de réception pour pouvoir détecter correctement le signal reçu. A savoir, l'égaliseur est utilisé en vue de rétablir correctement le signal reçu par la compensation de la distorsion d'un signal généré dans le signal reçu lorsqu'il passe par le canal. Lorsque la distorsion du signal qui passe par le canal est importante, l'égaliseur DFE est utilisé pour réduire l'interférence ISI. Pour que l'égaliseur DFE établisse correctement le signal reçu, un traitement d'initialisation destiné à faire converger les coefficients d'index de l'égaliseur à une valeur prédéterminée et à stabiliser les coefficients d'index est essentiel. Un procédé d'initialisation de l'égaliseur DFE utilisant un signal connu au niveau d'un émetteur et d'un récepteur et un procédé d'initialisation de l'égaliseur DFE sans utiliser le signal connu de l'émetteur et du récepteur sont utilisés pour initialiser l'égaliseur DFE. Ce dernier est appelé égalisation aveugle. En particulier, core une séquence d'apprentissage connue de l'émetteur et du récepteur ne peut pas être utilisée dans un système de transmission présentant une structure d'un point vers des points multiples, l'égalisation aveugle est utilisée. La figure 1 est un schéma synoptique représentant la structure d'un égaliseur de contre-réaction de décision conforme 2 2786349 à une technologie classique. En se référant à la figure 1, l'égaliseur DFE conforme à la technologie classique comprend un égaliseur de précompensation 10, un égaliseur de contre-réaction 12, et un limiteur à seuil 14. En général, lors de l'initialisation de l'égaliseur DFE conforme à la technologie classique, les coefficients d'index de l'égaliseur de précompensation 10 et de l'égaliseur de contre- réaction 12 ne sont pas stabilisés. En conséquence, une quantité considérable d'erreurs de décision peut être générée dans le limiteur à seuil 14. Un signal d'erreur dû à une différence entre un signal d'entrée du limiteur à seuil 14 et un signal de sortie du limiteur à seuil 14 est utilisé pour mettre à jour les coefficients d'index de l'égaliseur de précompensation 10 et de l'égaliseur de contre-réaction 12 dans l'égaliseur DFE conforme à la technologie classique (non représenté sur la figure 1). Lorsque la sortie du limiteur à seuil 14 n'est pas correctement exécutée durant l'initialisation de l'égaliseur DFE, les coefficients d'index sont mis à jour dans le mauvais sens. Il en résulte que l'amplitude du signal d'erreur augmente, et que les coefficients d'index de l'égaliseur de précompensation 10 et de l'égaliseur de contre-réaction 12 divergent occasionnellement. De même, comme l'égaliseur de précompensation 10 et l'égaliseur de contre-réaction 12 sont constitués d'un registre à décalage, d'un multiplicateur, ainsi que d'un additionneur, ils mettent à jour les coefficients d'index dans chaque période de symbole. Dans un tel cas, l'égaliseur de précompensation 10 et l'égaliseur de contre-réaction 12 exécutent de nombreux calculs à haute vitesse. Pour cette raison, une grande quantité de courant est consommée de manière à mettre en oeuvre l'égaliseur DFE conforme à la technologie classique. RESUME DE L'INVENTION C'est un but de la présente invention de réaliser un égaliseur de contreréaction de décision dans lequel les coefficients d'index d'un égaliseur de précompensation et d'un égaliseur de contre-réaction ne divergent pas mais sont stabilisés durant l'initialisation et l'efficacité en puissance est améliorée durant un état stable. C'est un autre but de la présente invention de réaliser un procédé de mise à jour des coefficients d'index de l'égaliseur de contre-réaction de décision. rnir- - 1iq 3 2786349 En conséquence, pour atteindre le premier but, il est réalisé un égaliseur de contre-réaction de décision, comprenant un premier égaliseur comportant une pluralité de coefficients d'index afin de réduire un bruit d'interférence d'un canal dans un signal d'entrée, un calculateur de signal destiné à soustraire un signal de contre-réaction d'un signal de sortie du premier égaliseur, un limiteur à seuil destiné à détecter des données à partir d'un signal de sortie du calculateur de signal, un second égaliseur comprenant une pluralité de coefficients d'index afin de générer un signal de contre- réaction pour réduire un bruit d'interférence restant en utilisant le signal de sortie du limiteur à seuil en tant que signal d'entrée, un calculateur de valeurs de mise à jour destiné à calculer une valeur de mise à jour de coefficient d'index du premier égaliseur et une valeur de mise à jour de coefficient d'index du second égaliseur sous forme de la différence entre le signal d'entrée du limiteur à seuil et le signal de sortie du limiteur à seuil, et un contrôleur de mise à jour destiné à commander la mise à jour des coefficients d'index de façon à geler les coefficients d'index du second égaliseur lorsque les coefficients d'index du premier égaliseur sont mis à jour en utilisant les valeurs de mise à jour des coefficients d'index du premier égaliseur et à geler les coefficients d'index du premier égaliseur lorsque les coefficients d'index du second égaliseur sont mis à jour en utilisant la valeur de mise à jour de coefficient d'index du second égaliseur. Pour atteindre le second but, il est réalisé un procédé de mise à jour des coefficients d'index d'un égaliseur de contre- réaction de décision comprenant un premier égaliseur comportant une pluralité de coefficients d'index afin de réduire un bruit d'interférence d'un signal d'entrée provoqué par un canal, un limiteur à seuil destiné à détecter des données à partir d'un signal obtenu en soustrayant un signal de contre-réaction du signal de sortie du premier égaliseur, et un second égaliseur qui comprend une pluralité de coefficients d'index et génère un signal de contre-réaction afin de réduire le bruit d'interférence restant en utilisant le signal de sortie du limiteur à seuil en tant que signal d'entrée, comprenant (a) une étape de mise à jour d'initialisation aveugle, comprenant les étapes consistant à (al) geler les coefficients d'index du FI- 1l I 4 -2786349 second égaliseur pendant un premier intervalle de temps prédéterminé lorsque les coefficients d'index du premier égaliseur sont mis à jour et (a2) geler les coefficients d'index du premier égaliseur pendant un second intervalle de temps prédéterminé lorsque les coefficients d'index du second égaliseur sont mis à jour, et (b) une étape de mise à jour à l'état stable, répétant les étapes consistant à (bl) geler les coefficients d'index du second égaliseur pendant un troisième intervalle de temps prédéterminé lorsque les coefficients d'index du premier égaliseur sont mis à jour et (b2) geler les coefficients d'index du premier égaliseur pendant un quatrième intervalle de temps prédéterminé lorsque les coefficients d'index du second égaliseur sont mis à jour. BREVE DESCRIPTION DES DESSINS Les buts et avantages ci-dessus de la présente invention seront mis davantage en évidence en décrivant en détail un mode de réalisation préféré de celle-ci en faisant référence aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique représentant la structure d'un égaliseur de contre-réaction de décision conforme à une technologie classique, La figure 2 est un schéma synoptique représentant la structure d'un mode de réalisation d'un égaliseur de contre- réaction de décision conforme à la présente invention, et La figure 3 est un organigramme représentant un procédé de mise à jour des coefficients d'index de l'égaliseur de contre- réaction de décision représenté sur la figure 2. DESCRIPTION DES MODES DE REALISATION PREFERES La présente invention sera décrite ci-après en détail en faisant référence aux dessins annexés. En se référant à la figure 2, un égaliseur de contre- réaction de décision conforme à un mode de réalisation de la présente invention comprend un premier égaliseur 20, un calculateur de signal 28, un limiteur à seuil 30, un second égaliseur, un calculateur de valeur de mise à jour 50, et un contrôleur de mise à jour 60. Le premier égaliseur 20 destiné à supprimer un pré-curseur d'un signal d'entrée d'un canal de communication comprend un échantillonneur 22, un égaliseur de précompensation 24, et un échantillonneur d'abaissement de fréquence 26. -2786349 L'échantillonneur 22 échantillonne un signal reçu du canal de communication. L'égaliseur de précompensation 24 comprend une pluralité de coefficients d'index correspondant à l'ordre temporel d'un signal. L'égaliseur de précompensation inclus dans l'égaliseur de contre- réaction de décision conforme à la technologie classique ne supprime que le pré-curseur en sélectionnant un coefficient d'index correspondant au temps le plus précoce en tant que coefficient d'index principal parmi les coefficients d'index. Cependant, l'égaliseur de précompensation 24 inclus dans un mode de réalisation de la présente invention supprime partiellement un post-curseur de même que le pré-curseur du signal d'entrée du canal en sélectionnant un coefficient d'index correspondant à un temps moyen en tant que coefficient d'index principal dans le signal d'index d'entrée. L'échantillonneur d'abaissement de fréquence 26 échantillonne en abaissant la fréquence du signal de sortie de l'égaliseur de précompensation 24 à une fréquence de symboles. Le calculateur de signal 28 soustrait une contre-réaction qui représente un signal de sortie de l'égaliseur de contre- réaction 40, du signal de sortie de l'échantillonneur d'abaissement de fréquence 26 et fournit le résultat de la soustraction au limiteur à seuil 30. Le signal 28 peut être réalisé en utilisant un additionneur ou un soustracteur. Le limiteur à seuil 30 reçoit la sortie du signal 28, détecte des données numériques qui sont à une valeur logique "1" ou une valeur logique "0"', et fournit en sortie les données numériques. Un second égaliseur est l'égaliseur de contre-réaction 40 comprenant une pluralité de coefficients d'index afin de générer un signal de contre-réaction en vue de supprimer le post- curseur, en utilisant le signal de sortie du limiteur à seuil en tant que signal d'entrée. Le calculateur de valeur de mise à jour 50 comprend un calculateur de signal d'erreur 52 destiné à calculer un signal d'erreur par une différence entre le signal d'entrée du limiteur à seuil 30 et le signal de sortie du limiteur à seuil 30, un premier calculateur de valeur de mise à jour 54 destiné à multiplier le signal d'erreur par une première valeur de gain prédéterminée pl et calculer la valeur de mise à jour de ---. -- - - r - - - 6 2786349 coefficient d'index de l'égaliseur de précompensation 24, et un second calculateur de valeur de mise à jour 56 destiné à multiplier le signal d'erreur par une seconde valeur de gain prédéterminée P2 et calculer la valeur de mise à jour de coefficient d'index de l'égaliseur de contreréaction 40. Le calculateur de signal d'erreur 52 peut être réalisé en utilisant un additionneur ou un soustracteur. Le premier calculateur de valeur de mise à jour 54 et le second calculateur de valeur de mise à jour 56 peuvent être chacun réalisés en utilisant un multiplicateur. Le contrôleur de mise à jour 60 commande la mise à jour des coefficients d'index de façon à geler les coefficients d'index de l'égaliseur de contre-réaction 40 pendant un premier intervalle de temps prédéterminé lorsque les coefficients d'index de l'égaliseur de précompensation 24 sont initialisés, et à geler les coefficients d'index de l'égaliseur de précompensation 24 pendant un second intervalle de temps prédéterminé lorsque les coefficients d'index de l'égaliseur de contre-réaction 40 sont initialisés, durant une initialisation aveugle. Durant un état stable, le contrôleur de mise à jour 60 commande de façon répétitive la mise à jour des coefficients d'index de façon à geler en alternance les coefficients d'index de l'égaliseur de contre-réaction 40 pendant un troisième intervalle de temps prédéterminé lorsque les coefficients d'index de l'égaliseur de précompensation 24 sont mis à jour et les coefficients d'index de l'égaliseur de précompensation 24 pendant un quatrième intervalle de temps prédéterminé lorsque les coefficients d'index de l'égaliseur de contre-réaction 40 sont mis à jour. Ci-après, un procédé de mise à jour des coefficients d'index de l'égaliseur de contre-réaction de décision sera décrit en faisant référence aux figures 2 et 3. Lorsque l'initialisation aveugle commence en fonction d'un signal reçu par l'intermédiaire d'un canal de communication (non représenté), la mise à jour des coefficients d'index est commandée de façon à geler l'égaliseur de contre-réaction 40 de manière à ne pas initialiser les coefficients d'index de l'égaliseur de contre-réaction 40 et à n'initialiser que les coefficients d'index de l'égaliseur de précompensation 24 (étape 300). L'étape 300 est maintenue pendant une durée prédéterminée -I- t TIl 7 -2786349 X1 durant laquelle l'égaliseur de précompensation 24 est initialisé suffisamment correctement (étape 305). Pendant cette durée, le post-curseur de même que le pré-curseur sont partiellement supprimés en sélectionnant le coefficient d'index moyen en tant que coefficient d'index principal parmi les coefficients d'index inclus dans l'égaliseur de précompensation 24. Lorsque l'initialisation de l'égaliseur de précompensation 24 est terminée, l'égaliseur de précompensation 24 est gelé de sorte que les coefficients d'index de l'égaliseur de précompensation 24 ne sont pas modifiés et les coefficients d'index de l'égaliseur de contre-réaction 40 sont initialisés (étape 310). L'étape 310 est maintenue pendant une durée prédéterminée X2 dans laquelle l'égaliseur de contre-réaction 24 est correctement initialisé (étape 315). La distorsion des signaux d'entrée est compensée en gelant la mise à jour des coefficients d'index de l'égaliseur de contre-réaction 40 pendant une durée prédéterminée X3 et en mettant à jour les coefficients d'index de l'égaliseur de précompensation 24, dans l'état stable (étapes 320 et 325). Après l'écoulement de la durée prédéterminée X3, la distorsion du signal d'entrée est compensée en gelant la mise à jour des coefficients d'index de l'égaliseur de précompensation 24 pendant une autre durée prédéterminée X4 et en mettant à jour les coefficients d'index de l'égaliseur de contre-réaction 40 (étapes 330 et 335). A savoir, dans l'état stable, le traitement d'égalisation du signal d'entrée se poursuit en sélectionnant en alternance l'égaliseur de précompensation 24 et l'égaliseur de contre-réaction 40 et en ne mettant à jour que les coefficients d'index de l'égaliseur sélectionné. Du fait que l'égaliseur de précompensation 24 et l'égaliseur de contre- réaction 40 suppriment partiellement le post-curseur dans l'état stable, un système fonctionne de façon stable même si les coefficients d'index des égaliseurs 24 et 40 sont mis à jour en alternance. De même, conformément à un mode de réalisation de la présente invention, comme les coefficients d'index de l'égaliseur de précompensation 24 et de l'égaliseur de contre-réaction 40 sont mis à jour en alternance, la puissance utilisée pour mettre à jour les coefficients d'index est réduite à la moitié de celle de la technologie classique dans laquelle les coefficients 8 2786349 d'index de l'égaliseur de précompensation 24 et de l'égaliseur de contreréaction 40 sont en permanence mis à jour. Conformément à la présente invention, il est possible de faire converger les coefficients d'index respectifs plutôt que de les faire diverger du fait que les coefficients d'index de l'égaliseur de précompensation et de l'égaliseur de contre- réaction sont initialisés en alternance. Y I-Tr V Ait 9 2786349 REVENDICATIONS 1. Egaliseur de contre-réaction de décision, comprenant: un premier égaliseur comportant une pluralité de coefficients d'index afin de réduire un bruit d'interférence d'un canal dans un signal d'entrée, un calculateur de signal destiné à soustraire un signal de contre-réaction d'un signal de sortie du premier égaliseur, un limiteur à seuil destiné à détecter des données à partir d'un signal de sortie du calculateur de signal, un second égaliseur comprenant une pluralité de coefficients d'index afin de générer un signal de contre-réaction pour réduire un bruit d'interférence restant en utilisant le signal de sortie du limiteur à seuil en tant que signal d'entrée, un calculateur de valeurs de mise à jour destiné à calculer une valeur de mise à jour de coefficient d'index du premier égaliseur et une valeur de mise à jour de coefficient d'index du second égaliseur sous la forme de la différence entre le signal d'entrée du limiteur à seuil et le signal de sortie du limiteur à seuil, et un contrôleur de mise à jour destiné à commander la mise à jour des coefficients d'index de façon à geler les coefficients d'index du second égaliseur lorsque les coefficients d'index du premier égaliseur sont mis à jour en utilisant ls valeurs de mise à jour de coefficients d'index du premier égaliseur et à geler les coefficients d'index du premier égaliseur lorsque les coefficients d'index du second égaliseur sont mis à jour en utilisant la valeur de mise à jour de coefficient d'index du second égaliseur. 2. Egaliseur de contre-réaction de décision selon la revendication 1, dans lequel le premier égaliseur comprend: un échantillonneur destiné à échantillonner un signal d'entrée, un égaliseur de précompensation comprenant une pluralité de coefficients d'index afin de supprimer les interférences intersymboles d'un signal échantillonné par l'échantillonneur, et -I-r T1- - 2786349 un échantillonneur d'abaissement de fréquence destiné à échantillonner avec abaissement de fréquence le signal de sortie de l'égaliseur de précompensation à une fréquence de symboles. 3. Egaliseur de contre-réaction de décision selon la revendication 2, dans lequel l'égaliseur de précompensation comprend une pluralité de coefficients d'index correspondant à l'ordre dans le temps d'un signal et supprime un post-curseur d'un canal de même qu'un pré- curseur d'un canal en sélectionnant un coefficient d'index correspondant à un temps moyen parmi les coefficients d'index, en tant que coefficient d'index principal. 4. Egaliseur de contre-réaction de décision selon la revendication 1, dans lequel le calculateur de valeur de mise à jour comprend: un calculateur de signal d'erreur destiné à calculer un signal d'erreur sous forme de la différence entre un signal d'entrée du limiteur à seuil et un signal de sortie du limiteur à seuil, un premier calculateur de valeur de mise à jour destiné à calculer la valeur de mise à jour de coefficient d'index du premier égaliseur en multipliant le signal d'erreur par une première valeur de gain prédéterminée, et un second calculateur de valeur de mise à jour destiné à calculer la valeur de mise à jour de coefficient d'index du second égaliseur en multipliant le signal d'erreur par une seconde valeur de gain prédéterminée. 5. Egaliseur de contre-réaction de décision selon la revendication 1, dans lequel le contrôleur de mise à jour commande la mise à jour des coefficients d'index de façon à geler les coefficients d'index du second égaliseur pendant un premier intervalle de temps prédéterminé lorsque les coefficients d'index du premier égaliseur sont initialisés et à geler les coefficients d'index du premier égaliseur pendant un second intervalle de temps prédéterminé lorsque les coefficients d'index du second égaliseur sont initialisés, durant une initialisation aveugle, et commande de façon répétitive la mise à jour des coefficients d'index en gelant en alternance les coefficients d'index du second égaliseur pendant un troisième intervalle de temps prédéterminé lorsque les coefficients d'index du premier égaliseur sont mis à jour et en gelant les coefficients d'index du premier égaliseur pendant un quatrième intervalle de temps prédéterminé lorsque les coefficients d'index du second égaliseur sont mis à jour, dans un état stable. 6. Procédé de mise à jour des coefficients d'index d'un égaliseur de contre-réaction de décision comprenant un premier égaliseur comportant une pluralité de coefficients d'index afin de réduire un bruit d'interférence d'un signal d'entrée provoqué par un canal, un limiteur à seuil destiné à détecter des données à partir d'un signal obtenu en soustrayant un signal de contre- réaction du signal de sortie du premier égaliseur, et un second égaliseur qui comprend une pluralité de coefficients d'index et génère un signal de contre-réaction afin de réduire le bruit d'interférence restant en utilisant le signal de sortie du limiteur à seuil en tant que signal d'entrée, comprenant: (a) une étape de mise à jour d'initialisation aveugle, comprenant les étapes consistant à: (al) geler les coefficients d'index du second égaliseur pendant un premier intervalle de temps prédéterminé lorsque les coefficients d'index du premier égaliseur sont mis à jour, et (a2) geler les coefficients d'index du premier égaliseur pendant un second intervalle de temps prédéterminé lorsque les coefficients d'index du second égaliseur sont mis à jour, et (b) une étape de mise à jour à l'état stable, répétant les étapes consistant à: (bl) geler les coefficients d'index du second égaliseur pendant un troisième intervalle de temps prédéterminé lorsque les coefficients d'index du premier égaliseur sont mis à jour, et (b2) geler les coefficients d'index du premier égaliseur pendant un quatrième intervalle de temps prédéterminé lorsque les coefficients d'index du second égaliseur sont mis à jour. 7. Egaliseur de contre-réaction de décision selon la revendication 6, dans lequel le premier égaliseur comprend une pluralité de coefficients d'index correspondant à un ordre temporel d'un signal et supprime un post-curseur d'un canal de %1 -- IT X 1i 12 2786349 même qu'un pré-curseur d'un canal en sélectionnant un coefficient d'index correspondant à un temps moyen parmi les coefficients d'index, en tant que coefficient d'index principal.