Brevet FR2789227A1 — publié le 20000804

I Dispositif semi-conducteur de portes logiques NON-ET ou NON-OU à n entrées, et procédé de fabrication correspondant. L'invention concerne les dispositifs semi-conducteurs de portes logiques NON-ET ou NON-OU à n entrées. De telles portes élémentaires sont à la base de tous les circuits numériques, dont les applications sont multiples (microprocesseur,...). Un dispositif semi-conducteur de portes logiques NON-ET (NAND) ou NON-OU (NOR) à n entrées, comprend au sein d'un substrat semi-conducteur, n transistors à effet de champ à grille isolée (transistors MOS) connectés en série et ayant un canal d'un premier type de conductivité (par exemple de type N pour une porte NAND ou de type P pour une porte NOR). Le dispositif comporte également n transistors à effet de champ à grille isolée connectés en parallèle et ayant un canal d'un deuxième type de conductivité opposé au premier type (par exemple de type P pour une porte NAND et de type N pour une porte NOR). Selon une caractéristique générale de l'invention, tous les transistors sont des transistors verticaux. Selon un mode de réalisation de l'invention, le dispositif semi- conducteur comprend dans le substrat une première région semi- conductrice au sein de laquelle sont réalisés tous les transistors connectés en parallèle. Il comprend également une deuxième région semi- conductrice isolée de la première région par une première zone d'isolement, au sein de laquelle sont réalisés tous les transistors connectés en série. Les conductions respectives dans les canaux respectifs de deux transistors adjacents connectés en série s'effectuent dans deux sens verticaux opposés, tandis que les conductions respectives dans les canaux respectifs de tous les transistors connectés en parallèle s'effectuent dans le même sens vertical. La première région semi-conductrice comporte avantageusement une première zone semi-conductrice formant à la fois l'une des deux électrodes source ou drain de chacun des transistors connectés en parallèle, tandis que les autres électrodes source ou drain de ces transistors connectés en parallèle sont mutuellement reliées par une première métallisation (réalisée par exemple au niveau de métal 1). L'invention prévoit également la possibilité de réaliser des portes ayant plus de deux entrées. Dans ce cas, selon un mode de réalisation de l'invention, les transistors connectés en série sont répartis en groupes de deux avec éventuellement l'un des groupes ne comportant qu'un seul transistor dans le cas o n est impair, et forment une chaîne de transistor. Tous les groupes sont respectivement situés dans les domaines semi-conducteurs de la deuxième région semi- conductrice, mutuellement isolés par des zones d'isolement intermédiaires. Chaque domaine comporte par ailleurs une deuxième zone semi- conductrice formant à la fois le drain de l'un des transistors du groupe et la source de l'autre transistor du groupe lorsque ledit groupe comporte deux transistors. Lorsque ledit groupe n'est constitué que d'un seul transistor, la deuxième zone semi-conductrice forme le drain ou la source du transistor du groupe et est reliée à une prise de contact. En outre, la source ou le drain d'un transistor d'extrémité de la chaîne est relié à tous les transistors connectés en parallèle par une deuxième métallisation. Enfin, la source ou le drain de l'un des transistors d'un groupe est relié à la source ou au drain de l'un des transistors d'un groupe adjacent éventuel par une troisième métallisation. Selon un mode de réalisation de l'invention, chaque entrée du dispositif est réalisée par un contact métallique d'entrée contactant une partie de liaison en polysilicium réalisée sur le substrat semi-conducteur et reliant la grille de l'un des transistors connectés en parallèle avec la grille de l'un des transistors connectés en série. L'invention a également pour objet un procédé de fabrication d'un dispositif semi-conducteur de portes logiques NON-ET ou NON-OU à n entrées. Selon une caractéristique générale de l'invention, ce procédé comprend la réalisation au sein d'un substrat semi-conducteur de n transistors verticaux à effet de champ à grille isolée connectés en série et ayant un canal d'un premier type de conductivité, et de n transistors verticaux à effet de champ à grille isolée connectés en parallèle et ayant un canal d'un deuxième type de conductivité opposé au premier type. Selon un mode de mise en oeuvre de l'invention, le procédé comprend la réalisation de n parties de liaison en polysilicium reliant chacune la grille de l'un des transistors connectés en parallèle avec la grille de l'un des transistors connectés en série, ces parties de liaison étant réalisées sur le substrat semi-conducteur simultanément à la réalisation des grilles des transistors, par un masquage puis une gravure anisotrope d'une couche de polysilicium. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés, sur lesquels: - la figure 1 illustre un schéma électrique d'une porte NAND à deux entrées selon l'invention; - la figure 2 illustre schématiquement une coupe d'un transistor vertical; - les figures 3a, 3b, 4 et 5 représentent schématiquement une architecture selon l'invention de la porte NAND de la figure 1; et - la figure 6 illustre très schématiquement la disposition d'une porte NAND selon l'invention à trois entrées. Sur la figure 1, les références T1 et T2 désignent deux transistors PMOS (MOS à canal P) et les références T3 et T4 désignent deux transistors NMOS (MOS à canal N). Les deux transistors T1 et T2 sont connectés en parallèle et les deux transistors T3 et T4 sont connectés en série. Les sources S 1 et S2 des deux transistors T1 et T2 sont reliées à la tension d'alimentation Vdd, tandis que la source S4 du transistor T4 est reliée à la masse (Vss). L'ensemble forme donc une porte NAND à deux entrées A et B respectivement reliées aux grilles G1 et G4 des transistors T1 et T4, et G2 et G3 des transistors T2 et T3. Les drains D1, D2 et D3 des transistors T1, T2 et T3, reliés ensemble, forment la sortie de la porte NAND. Une porte NOR (NON-OU) se déduit de la porte NAND en remplaçant les transistors PMOS par des transistors NMOS et vice-versa, et en remplaçant la tension Vdd par la tension Vss, et vice-versa. Selon l'invention, tous ces transistors sont des transistors verticaux. On en rappelle ici brièvement les caractéristiques en se référant plus particulièrement à la figure 2. Contrairement à une structure classique plane ("planar" en langue anglaise), la conduction dans le canal commandée par la grille G ne se déroule pas dans le plan parallèle à la surface de la tranche de silicium, mais sur le flanc vertical des structures. Ce transistor à effet de champ fonctionne de la façon suivante: le courant circule de l'électrode de source S (sur le dessus) vers l'électrode de drain (en dessous) et est commandé par l'élecrode de grille G. Il convient de noter ici que les électrodes de source et de drain sont interchangeables. Par ailleurs, sur la figure 2, les références CS, CG et CD désignent respectivement les contacts de source de grille et de drain, tandis que la référence OX désigne la couche d'oxyde de silicium disposée entre la grille d'une part, et le drain, le canal et la source d'autre part. On se réfère maintenant plus particulièrement aux figures 3a, 3b, 4 et 5, pour décrire plus en détail les schémas de placement et la structure de la porte NAND illustrés sur la figure 1. Les figures 4 et 5 sont des coupes simplifiées selon les lignes IV-IV et V-V de la figure 3a, respectivement. La figure 3a illustre le schéma de placement simplifié de la porte NAND (layout simplifié) et la figure 3b est le même schéma de placement sur lequel le niveau de métal 1 (métallisation M1) a été rajouté. On voit sur la figure 3a, que les transistors T1 et T2 sont réalisés dans une première région semi-conductrice R1 du substrat, tandis que les transistors T3 et T4 sont réalisés dans une deuxième région semi- conductrice R2 du substrat. Ces deux régions sont mutuellement isolées par une zone d'isolement classique ISL non représentée sur la figure 3a à des fins de simplification. Par ailleurs, toujours à des fins de simplification, on a essentiellement représenté sur le haut de la figure 3a les zones actives et les prises de contact des transistors T1 et T2, tandis que l'on a représenté dans le bas de la figure 3a les zones actives et les prises de contact des transistors T3 et T4. Les transistors PMOS, T1 et T2 sont réalisés dans un caisson N ménagé au sein du substrat semi-conducteur de type P. Plus précisément, une première région semi-conductrice de type P+, réalisée par implantation, forme les sources SI et S2 des transistors T1 et T2. Les grilles G 1 et G2 sont obtenues par gravure d'une couche de polysilicium N. Les drains D1 et D2, de type P+ sont réalisés par implantation. Les références CD1, CD2, CS1, CS2 désignent respectivement les prises de contact drain et source des deux transistors T1 et T2, tandis que la référence BK désigne une prise de contact substrat ("bulk"en langue anglaise), cette prise substrat n'étant pas représentée sur les schémas simplifiés des figures 4 et 5. Plus précisément, le contact de substrat des transistors T 1 et T2 est formé par une région semi-conductrice de type N+, tandis que le contact de substrat des transistors T3 et T4 est formé par une région semi-conductrice de type P+. Les prises de contact des sources S 1 et S2 sont reliées à la tension Vdd. Les transistors NMOS (T3 et T4) sont réalisés directement au sein du substrat de type P. Plus précisément, la région de source S3 et la région de drain D4 des transistors T3 et T4 sont réalisées par une deuxième zone semi-conductrice de type N+, également implantée. Les grilles G3 et G4 son réalisées également par masquage et gravure d'une couche de polysilicium N, tandis que les régions de drain D3 et de source S4 des transistors T3 et T4 sont réalisées par implantation de dopant N. Les références CD3 et CS4 désignent les prises de contact source et drain. Les drains D1, D2 et D3 sont mutuellement reliés par une première métallisation M1 réalisée au niveau de métal 1. I1 convient de noter ici que l'implantation de canal pour les transistors PMOS est réalisée avec des dopants de type N, tandis que l'implantation de canal pour réaliser les transistors NMOS est réalisée avec des dopants de type P. La grille G 1 du transistor T 1 est reliée à la grille G4 du transistor T4 par une partie de liaison PL14, tandis que la grille G2 du transistor T2 est reliée à la grille G3 du transistor T3 par une partie de liaison PL23. Les deux parties de liaison PL14 et PL23 sont réalisées, simultanément à la réalisation des grilles des transistors, par un masquage puis une gravure anisotrope de la couche de polysilicium de type N. Les plots de contact d'entrée A et B sont réalisés sur les deux parties de liaison PL14 et PL23. La sortie de la porte NAND peut être prise indépendamment sur les contacts de drain CD1, CD2 ou CD3. La prise de contact CS4 est reliée quant à elle à la masse (Vss). Sur les figures 4 et 5, les flèches indiquent le sens de circulation du courant. L'utilisation de transistors verticaux est particulièrement avantageuse. En effet, d'un point de vue technologique, l'invention permet de définir des longueurs de grilles inférieures aux limites de photolithographie. Du point de vue schéma de placement (layout), la surface occupée par une cellule est plus faible que dans le cas d'une structure plane, tout en réduisant le temps de commutation. A titre indicatif, on peut obtenir un gain allant jusqu'à 70% en surface de silicium consommée, associé à un gain en courant de 20%. Du point de vue électrique, l'utilisation de transistors verticaux est intéressante lorsque la charge en sortie est importante avec un gain en vitesse d'environ 20% par porte. De plus, en fonction des différentes solutions technologiques utilisées et visant à réduire les capacités parasites internes (recouvrement grille/substrat), l'utilisation de transistors verticaux est meilleure que l'utilisation de transistors classiques du type planar. En outre, il faut noter que la part des capacités parasites d'interconnexion par rapport à la capacité utile diminue pour une structure verticale comparée à une structure planar. Ainsi, la structure selon l'invention présente un potentiel de débit en courant bien plus élevé qu'une structure planar, à surface occupée inférieure. La figure 6 illustre très schématiquement le schéma de placement d'une porte NAND à trois entrées. La région R2, dans laquelle sont situés les transistors NMOS connectés en série, se décompose dans le cas présent en deux domaines DM21 et DM20. Le domaine DM21 comporte deux transistors connectés en série T1 1 et T12. La région DM20, séparée de la région DM21 par une région d'isolement intermédiaire ILSM, comporte un transistor T10 connecté en série avec le transistor Tl1 par une métallisation M3. Le domaine DM20 comporte par ailleurs une prise de contact substrat BK. Plus précisément, la prise de contact source reliée à Vss du domaine DM20 sert aussi de contact substrat moyennant une définition correcte des implantations (N+ pour la source; P+ pour le substrat). La première région semi-conductrice R1 comporte les trois transistors PMOS T20, T21 et T22 connectés en parallèle, ainsi qu'une prise de contact pour la tension d'alimentation Vdd. La connexion entre le dernier transistor T12 de la chaîne des transistors connectés en série, et l'un des transistors PMOS, s'effectue par une métallisation M2 (analogue à la métallisation M1). D'une façon analogue à ce qui a été expliqué pour le domaine DM20, la prise de contact source reliée à Vdd sert aussi de contact substrat moyennant une définition correcte des implantations (P+ pour la source; N+ pour le substrat). Sur la figure 6, les flèches indiquent le sens de circulation du courant. Par ailleurs, une croix disposée dans un rond signifie que le courant sort en bas, tandis qu'un point situé dans un rond signifie que le courant sort en haut. La sortie est obtenue au niveau de la métallisation M2. En d'autres termes, selon ce mode de réalisation concernant des portes avec plus de deux entrées, les transistors en série sont rassemblés en blocs de deux transistors séparés par de l'isolement (avec l'un des groupes ne comportant qu'un seul transistor dans le cas o le nombre d'entrées est impair) afin d'éviter des court- circuits entre les sources des transistors de deux blocs adjacents. Quant aux transistors connectés en parallèle, ils sont rassemblés sur la même zone active. De plus, alors que le passage d'une porte de deux à trois entrées se traduit par une augmentation de la surface occupée, l'homme du métier aura remarqué qu'en passant de trois à quatre entrées, la surface occupée reste quasiment la même. REVENDICATIONS 1. Dispositif semi-conducteur de porte logique NON-ET ou NON-OU à n entrées, comprenant au sein d'un substrat semi-conducteur, n transistors à effet de champ à grille isolée connectés en série (T3, T4) et ayant un canal d'un premier type de conductivité, et n transistors à effet de champ à grille isolée connectés en parallèle (T1, T2) et ayant un canal d'un deuxième type de conductivité opposé au premier type, caractérisé par le fait que tous les transistors sont des transistors verticaux. 2. Dispositif selon la revendication 1, caractérisé par le fait qu'il comprend dans le substrat une première région semi-conductrice (R1) au sein de laquelle sont réalisés tous les transistors connectés en parallèle, et une deuxième région semi-conductrice (R2) isolée de la première région par une première zone d'isolement (ISL), au sein de laquelle sont réalisés tous les transistors connectés en série, et par le fait que les conductions respectives dans les canaux respectifs de deux transistors adjacents connectés en série s'effectuent dans deux sens verticaux opposés, tandis que les conductions respectives dans les canaux respectifs de tous les transistors connectés en parallèle s'effectuent dans le même sens vertical. 3. Dispositif selon la revendication 2, caractérisé par le fait que la première région semi-conductrice (R1) comporte une première zone semi-conductrice formant à la fois l'une des deux électrodes source ou drain de chacun des transistors connectés en parallèle et par le fait que les autres électrodes source ou drain de ces transistors sont mutuellement reliés par une première métallisation (M1). 4. Dispositif selon la revendication 2 ou 3, caractérisé par le fait que les transistors connectés en série sont répartis en groupes de deux avec éventuellement l'un des groupes ne comportant qu'un seul transistor dans le cas o n est impair et forment une chaîne de transistors, par le fait que tous les groupes sont respectivement situés dans des domaines semi- conducteurs (DM20, DM21) de la deuxième région semi-conductrice (R2) mutuellement isolés par des zones d'isolement intermédiaires (ISLM), par le fait que chaque domaine comporte une deuxième zone semi-conductrice formant à la fois le drain de l'un des transistors du groupe et la source de l'autre transistor du groupe lorsque ledit groupe comporte deux transistors, ou bien formant le drain ou la source du transistor du groupe et reliée à une prise de contact lorsque ledit groupe n'est constitué que d'un seul transistor, par le fait que la source ou le drain d'un transistor d'extrémité de la chaîne est relié à tous les transistors connectés en parallèle par une deuxième métallisation, et par le fait que la source ou le drain de l'un des transistors d'un groupe est relié à la source ou au drain de l'un des transistors d'un groupe adjacent éventuel par une troisième métallisation. 5. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que chaque entrée du dispositif est réalisée par un contact métallique d'entrée contactant une partie de liaison en polysilicium (PL14, PL23) réalisée sur le substrat semi-conducteur et reliant la grille de l'un des transistors connectés en parallèle avec la grille de l'un des transistors connectés en série. 6. Procédé de fabrication d'un dispositif semi-conducteur de porte logique NON-ET ou NON-OU à n entrées, caractérisé par le fait qu'il comprend la réalisation au sein d'un substrat semi-conducteur de n transistors verticaux à effet de champ à grille isolée connectés en série (T3, T4) et ayant un canal d'un premier type de conductivité, et de n transistors verticaux à effet de champ à grille isolée (T1, T2) connectés en parallèle et ayant un canal d'un deuxième type de conductivité opposé au premier type. 7. Procédé selon la revendication 6, caractérisé par le fait qu'il comprend la réalisation de n parties de liaison en polysilicium (PL14, PL23) reliant chacune la grille de l'un des transistors connectés en parallèle avec la grille de l'un des transistors connectés en série, ces parties de liaison étant réalisées sur le substrat semi-conducteur simultanément à la réalisation des grilles des transistors, par un masquage puis une gravure anisotrope d'une couche de polysilicium.