Brevet FR2796478A1 — publié le 20010119

La présente invention concerne un système d'ordinateurs multiprocesseur. On connaît des systèmes d'ordinateurs multi- processeur, qui fournissent une puissance accrue de traitement grâce à une opération de traitement en parallèle. De tels systèmes sont utilisés dans une gamme étendue d'applications, comme par exemple dans des simulateurs de vol, dans lesquels les fonctions du simulateur sont affectées à différents processeurs. Par exemple un système de simulateur de vol comprend un certain nombre de CIBLES en temps réel commerciales "standards" d'ordinateur monocarte (SBC) basées chacune sur un microprocesseur désigné sous le sigle "PowerPC" de la société dite Motorola, qui est connecté à un ORDINATEUR CENTRAL de traitement des données, qui comprend un autre ordinateur SVC "PowerPC" de la société Motorola. Dans ce système, l'ORDINATEUR CENTRAL et les CIBLES sont interconnectés par un système de bus à 32 bits d'environnement en machine virtuelle ou environnement VME, qui est l'un d'un certain nombre de systèmes de bus multiprocesseurs connus. On utilise des unités centrales CPU "PowerPC" étant donné que le code de simulation dans l'avionique commerciale est le code "big-endian" et ne peut pas être mis en oeuvre dans un processeur (ou clone) dit Intel x86. De façon plus détaillée, chaque ordinateur monocarte comprend un microprocesseur "PowerPC" auquel sont associées une mémoire non volatile de programme, une mémoire de système (DRAM), et une antémémoire de niveau 2, interconnectées par un bus local "PowerPC" standard. Un pont est prévu pour passer du bus local "PowerPC" à un bus d'extension périphérique sur carte, qui satisfait à la norme du bus du système d'interconnexion de composants périphériques (PCI). La commande de systèmes de mémoire dans le bus local "PowerPC" ainsi que le pont entre le bus local "PowerPC" et le bus du système d'interconnexion PCI est équipé d'un Contrôleur de pont/mémoire du système d'interconnexion PCI dit MPC105/6 de la société Motorola. Un adaptateur du système Ethernet et un adaptateur de graphiques ainsi qu'une interface dit SCSI-2 (une interface de système de petit ordinateur industriel standard établissant l'interconnexion entre une variété de dispositifs périphériques) sont connectés au bus du système d'interconnexion PCI. Un bus dit ISA (Architecture Internationale Standard) est connecté au bus du système d'interconnexion PCI par l'intermédiaire d'un pont PSCI-ISA et fournit des possibilités d'interconnexion de dispositifs d'entrée/sortie tels qu'une souris, un clavier, des unités de disquettes et des ports série. Un autre pont établit une connexion entre le bus du système d'interconnexion PCI et le bus VME hors carte (plan arrière) pour une communication entre des ordinateurs SBC. Des spécifications techniques complètes sont aisément disponibles pour l'ensemble des composants mentionnés précédemment et des architectures de bus mentionnées précédemment. Bien que ce système de simulateur de vol connu présente l'avantage consistant en ce qu'il est constitué par des composants standards commerciaux aisément dispo- nibles, il présente un certain nombre d'inconvénients. Des limitations concernant la cadence d'horloge et la largeur de bande du bus VME sont telles que l'interconnexion entre processeurs par l'intermédiaire du bus VME est nettement plus lente que la performance de fonctionnement à l'intérieur d'un processeur, et par conséquent le bus VME constitue un étranglement pour les communications. En outre, les systèmes basés sur le système VME présentent des problèmes d'adaptation d'échelle, étant donné que le bus peut être saturé par un nombre relativement faible de processeurs. Un moyen d'augmenter le nombre total de processeurs interconnectés disponibles consiste à utiliser des sous-systèmes- VME multiples, conjointement avec certains moyens pour établir une communication entre des sous-systèmes, de façon typique une certaine forme de mémoire réfléchissante. Un tel système peut être conçu de telle sorte que la majorité de la communication entre processeurs reste à l'intérieur d'un sous-système et n'a aucun impact sur d'autres sous- systèmes, tandis que le système à mémoire réfléchissante établit une communication entre les sous-systèmes lorsque cela est requis. Cependant cette solution est relativement coûteuse du point de vue du matériel supplémentaire de conditionnement du VME, du matériel d'assistance et du système de mémoire réfléchissante requis. Un but de la présente invention est de fournir un système d'ordinateurs multiprocesseur qui élimine ou atténue les inconvénients indiqués précédemment. L'architecture du système PCI fournit des avantages par rapport au système de l'art antérieur basé sur le bus VME, en particulier en ce qu'il possède une plus grande largeur de bande, ce qui contribue à l'obtention d'une plus grande vitesse de communication entre processeurs. Par exemple, un bus du système d'interconnexion PCI à 32 bits fonctionnant à 33 MHz peut transférer des données à une cadence de 132 M. octets/s. En outre des extensions à 64 bits (avec des cadences de fonctionnement de 66 MHz) sont maintenant disponibles. La présente invention peut être mise en oeuvre en utilisant uniquement des composants disponibles dans le commerce de manière à réduire les coûts de fabrication et peut être mise en oeuvre en utilisant des composants classiques d'une manière non classique. En particulier l'invention permet de fournir un matériel d'architecture et de configuration du système, qui permet de relier des processeurs "PowerPC" à un ordinateur central par l'intermédiaire d'une face arrière commune d'un bus du système d'interconnexion PCI de telle sorte que tous les processeurs du système ont accès à l'ensemble de l'espace de mémoire du système d'interconnexion PCI (c'est-à-dire que des processeurs "PowerPC" individuels ont accès à leur propre mémoire locale et aux mémoires locales associées à tous les autres processeurs du système). De façon plus particulière l'invention crée un système d'ordinateurs multiprocesseur comprenant un ou plusieurs modules d'ordinateurs connectés à un ordinateur central par l'intermédiaire d'un plan arrière commun du système de bus du système d'interconnexion de composants périphériques ou système PCI, l'ordinateur central compre- nant un microprocesseur central et une unité de mémoire associée, caractérisé en ce que chaque module d'ordinateur comprend: un connecteur du système d'interconnexion PCI connecté au plan arrière du système d'interconnexion PCI; au moins une unité centrale CPU; une interface de plan arrière du système d'interconnexion PCI installée entre le connecteur du système d'interconnexion PCI et la ou chaque unité centrale CPU pour transmettre des cycles de mémoire du système des moyens de conversion d'adresses de mémoire pour convertir des cycles de mémoire transmis à partir du plan arrière du système d'interconnexion PCI; que la ou chaque unité centrale CPU comprend: un microprocesseur local, auquel est associée une unité de mémoire locale installée dans un bus de mémoire locale; un pont installé entre le bus de mémoire locale et l'interface du système d'interconnexion PCI du module d'ordinateur respectif; que ledit pont de l'unité centrale CPU comprend un décodeur d'adresses, qui est programmé sur une gamme d'adresses locales pour accéder à l'espace d'adresses du module d'ordinateur respectif incluant l'unité de mémoire locale associée à la ou chaque unité centrale CPU de ce module; que ladite interface du système d'interconnexion PCI est programmée de manière à transmettre les cycles de mémoire du système d'interconnexion PCI depuis leplan arrière du système d'interconnexion PCI, qui se situe dans une gamme d'adresses qui est différente de la gamme locale d'adresses de la ou de chaque unité centrale CPU de ce module et qui est différente pour chaque module d'ordinateur contenu dans le système; et que lesdits moyens de conversion agissent de manière à convertir des cycles de mémoire se situant dans ladite fenêtre d'adresses, en des adresses correspondantes de l'espace d'adresses locales du module d'ordinateur respectif de sorte que des adresses correspondant à une unité de mémoire locale de ce module peuvent être décodées par le décodeur du pont de l'unité centrale CPU respective, chaque microprocesseur du système pouvant accéder à l'ensemble de l'espace de mémoire du système d'interc- onnexion PCI, comprenant l'espace de mémoire de chaque module d'ordinateur incluant les unités de mémoire locale de tous les microprocesseurs du système. Selon une autre caractéristique de l'invention, les moyens de conversion d'adresses de chaque module d'ordinateur sont fournis par l'interface respective du plan arrière du système d'interconnexion PCI. Selon une autre caractéristique de l'invention, les moyens de conversion d'adresses comprennent des registres d'adresses de base programmés de façon appropriée de l'interface du plan arrière du système d'interconnexion PCI. Selon une autre caractéristique de l'invention, la fenêtre d'adresses du système d'interconnexion PCI du ou de chaque module d'ordinateur est une fenêtre d'adresses, dont la taille correspond à l'espace de mémoire disponible incluant des unités de mémoire locale à microprocesseurs, du module respectif. Selon une autre caractéristique de l'invention, l'interface du plan arrière du système d'interconnexion PCI est un pont du système d'interconnexion PCI. Selon une autre caractéristique de l'invention, l'interface du système d'interconnexion PCI est un pont non transparent du système d'interconnexion PCI. Selon une autre caractéristique de l'invention, la ou chaque unité centrale CPU d'un module respectif est installée dans un bus local du système d'interconnexion PCI et que le pont respectif du système d'interconnexion PCI est un pont PCI-PCI installé entre le plan arrière du système d'interconnexion PCI et le bus local du système d'interconnexion PCI. Selon une autre caractéristique de l'invention, ledit bus local du système d'interconnexion PCI d'au moins un ou du ou de chacun des modules d'ordinateur supporte un ou plusieurs sites du système d'interconnexion PCI, auquel l'accès est exécuté par des adresses du système d'interconnexion PCI, qui apportent leur contribution dans l'espace de mémoire locale du module d'ordinateur respectif. Selon une autre caractéristique de l'invention, le pont de la ou chaque unité centrale CPU est relié par interface au bus local du système d'interconnexion PCI du module d'ordinateur respectif. Selon une autre caractéristique de l'invention, chaque microprocesseur est un processeur dit PowerPC. Selon une autre caractéristique de l'invention, le ou chaque pont de l'unité centrale CPU est un pont connu sous la désignation MPC 106 de la société dite Motorola ou analogue, et le ou chaque module d'ordinateur comprend en outre au moins un -dispositif de décodage installé dans le bus local respectif du système d'interconnexion PCI, qui est programmé pour décoder des systèmes de mémoire du système d'interconnexion PCI apparaissant dans le bus local du système d'interconnexion PCI et peut travailler sur une identification d'une adresse du système d'interconnexion PCI correspondant à une adresse physique d'une unité de mémoire de l'unité centrale CPU locale de ce module d'ordinateur pour activer un signal "ISA Master" dans le pont de l'unité centrale CPU respectif ce qui amène ledit pont à décoder le cycle de mémoire en tant qu'accès à l'unité de mémoire locale. Selon une autre caractéristique de l'invention, le ou chaque dispositif de décodage est un dispositif logique programmable compatible avec le système d'interconnexion PCI. Selon une autre caractéristique de l'invention, l'interface du système d'interconnexion PCI est constituée par un pont PCI-PCI du type dit "Intel 21554" ou analogue. Selon une autre caractéristique de l'invention, la gamme d'adresses locales ou les gammes d'adresses locales sont identiques pour le chaque module d'ordinateur du système. L'invention concerne en outre un système d'ordinateurs multiprocesseur comprenant un ou plusieurs modules d'ordinateurs (1) connectés à un ordinateur central (2) par l'intermédiaire d'un plan arrière commun (3/3a) du système de bus du système d'interconnexion de composants périphériques ou système PCI, l'ordinateur central comprenant un microprocesseur central et une unité de mémoire associée, caractérisé en ce que le ou un module d'ordinateur (1) comprend: un connecteur du système d'interconnexion PCI connecté au plan arrière du système d'interconnexion PCI; au moins une unité centrale CPU; une interface de plan arrière (3/3a) du système d'interconnexion PCI installée entre le connecteur du système d'interconnexion PCI et la ou chaque unité centrale CPU pour transmettre des cycles de mémoire du système des moyens (10) de conversion d'adresses de mémoire pour convertir des cycles de mémoire transmis à partir du plan arrière du système d'interconnexion PCI; que la ou chaque unité centrale CPU comprend: un microprocesseur local (5), auquel est associée une unité de mémoire locale (8) installée dans un bus de mémoire locale; un pont (7) installé entre le bus de mémoire locale et l'interface du système d'interconnexion PCI; que ledit pont (7) de l'unité centrale CPU inclut un décodeur d'adresses (11), qui est utilisé pour une gamme d'adresses locales de manière à accéder à l'espace d'adresses du module d'ordinateur respectif incluant l'unité de mémoire locale associée à la ou chaque unité centrale CPU; que ladite interface du système d'interconnexion PCI est programmée de manière à transmettre des cycles de la mémoire du système d'interconnexion PCI depuis le connecteur du système d'interconnexion PCI, provenant du connecteur extérieur et qui se situe dans une gamme d'adresses qui diffère de la gamme locale d'adresses de la ou de chaque unité centrale CPU de ce module; et que lesdits moyens de conversion (10) agissent de manière à convertir des cycles de mémoire se situant dans ladite fenêtre d'adresses, en des adresses correspondantes de l'espace d'adresses locales du module d'ordinateur respectif de sorte que des adresses correspondant à une unité de mémoire locale de ce module peuvent être décodées par le décodeur du pont de l'unité centrale CPU respective. D'autres caractéristiques et avantages de la présente invention- ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: - la figure 1 est une illustration schématique d'un système d'ordinateurs multiprocesseur conforme à la présente invention; - la figure 2 est une illustration schématique de l'architecture de l'unité centrale CPU monocarte conformément à une première forme de réalisation de la présente invention; - la figure 3 est une illustration schématique de l'architecture de l'unité centrale CPU monocarte conformément à une deuxième forme de réalisation de la présente invention; et - la figure 4 représente un exemple d'un système d'adressage/de conversion de mémoire convenant pour la seconde forme de réalisation de l'invention représentée sur la figure 3. En référence à la figure 1, cette dernière représente schématiquement l'architecture de base d'un système d'ordinateurs conformément à la présente invention, sur la base d'une architecture du système PCI et comprenant huit ordinateurs monocarte (SBC) 1 basés sur un processeur monocarte dit "PowerPC", connectés à un ordinateur central 2 basé sur un microprocesseur x86, dans un plan arrière commun de bus du système d'interconnexion PCI 3/3a (3 et 3a étant respectivement des bus principal et secondaire du système d'interconnexion PCI). Dans l'exemple représenté, l'ordinateur central 2 est un ordinateur PC classique qui comporte au moins 8 fentes d'extension du système d'interconnexion PCI. Des formes d'extension du système d'interconnexion PCI sont disposées selon des groupes de quatre, chaque groupe étant connecté à l'ordinateur central, et à l'autre groupe, par l'intermédiaire de ponts PCI-PCI, qui font partie intégrante du plan arrière 3/3a. Les ordinateurs de'chaque groupe de quatre ordinateurs SBC 1 peuvent ainsi communiquer entre eux ou bien avec l'ordinateur central 2, sans que ceci n'affecte l'autre groupe. On notera aisément que, étant donné que la topologie du système d'interconnexion PCI et une architecture de pont, ou pourrait installer des ordinateurs SBC "PowerPC" additionnels 1 si d'autres fentes d'extension du système d'interconnexion PCI étaient disponibles, sans que ceci n'affecte de façon importante la communication entre les ordinateurs SBC à l'intérieur d'un groupe. On notera également que l'on peut installer moins de 8 ordinateurs SBC "PowerPC" et qu'en réalité on peut installer un seul ordinateur SBC "PowerPC". La souplesse d'utilisation et la possibilité de cadrage d'échelle fournies par l'architecture basée sur des ponts du système d'interconnexion PCI est l'un des nombreux avantages de la présente invention par rapport à des système basés sur l'environnement de machine virtuelle ou VME. En se référant maintenant à la figure 2, on voit que cette figure représente les constituants principaux et l'architecture de base d'un ordinateur SBC 1 relativement simple conformément à une première forme de réalisation de la présente invention. L'ordinateur SBC 1 représenté contient un processeur "PowerPC" 5 comportant une antémémoire dédiée 6 à niveau 2, un contrôleur de pont/mémoire dit MPC106 7 de la société Motorola, une unité de mémoire principale 8, une unité formant mémoire ROM d'initialisation 9, un pont PCI-PCI de Intel 21554 10 et un décodeur local dédié d'adresses 11 du système d'interconnexion PCI. Le processeur 5 est installé dans un bus local de mémoire principale "PowerPC" 12 et est connecté à l'unité d'antémémoire 6 par l'intermédiaire d'un bus d'antémémoire 13. Le pont MPC106 7 assume à la fois la commande de l'unité de mémoire locale 8 et du pont entre le bus de mémoire principale 12 et le bus local PCI sur carte 14. Le décodeur 11 est installé sur le bus local 14 du système d'interconnexion PCI, et le pont PCI-PCI 10 forme un pont entre le bus local 14 du système d'interconnexion PCI et le plan arrière 3/3a du système d'interconnexion PCI de l'ordinateur central. On comprendra que l'ordinateur SBC 1 inclut également d'autres composants classiques comme par exemple une source d'alimentation sur carte et les connecteurs nécessaires du système d'interconnexion PCI de manière à permettre une connexion de la carte dans le plan arrière 3/3a du système d'interconnexion PCI de l'ordinateur central. De tels composants, qui ne sont pas essentiels pour une compréhension de la mise en oeuvre de la présente invention ne seront pas décrits ici de façon détaillée. Par exemple l'ordinateur SBC 1 peut être configuré sous la forme d'une carte mezzanine du système d'interconnexion PCI de longueur complète (312 mm). Le contrôleur du pont/de la mémoire MPC106 7 de Motorola inclut une interface de traitement "PowerPC", une interface de mémoire, une interface du système d'interconnexion PCI et quatre registres d'adresse (dont l'un seulement est utilisé dans la présente invention. L'interface du système d'interface d'interconnexion PCI (qui connecte le bus local 12 de la mémoire principal au bus local 14 du système d'interconnexion PCI) est compatible avec la spécification du bus local du système d'interconnexion PCI, version révisée 2.1, et supporte l'accès à tous les espaces d'adresses de l'unité centrale du système d'interconnexion PCI. Le contrôleur MPC106 7 fonctionne à la fois en tant que pont du système d'interconnexion PCI et en tant que contrôleur de mémoire. Comme pont du système d'interconnexion PCI, le contrôleur MPC106 permet au processeur local 5 d'accéder à d'autres agents du système d'interconnexion PCI (dans de tels cas, le contrôleur MPC106 fonctionne en tant que maitre du système d'interconnexion PCI). Comme contrôleur de mémoire le contrôleur MPC106 fournit le cadencement et la commande nécessaire pour permettre à un processeur local ou à un autre agent du système d'interconnexion PCI d'accéder à la mémoire 8 du système (par l'intermédiaire de la fonction du pont du contrôleur MPC 106). Le pont PCI-PCI Intel 21554 10 est un pont non transparent spécialement conçu pour des cartes intelligentes intégrées. Etant donné que le pont 10 est non transparent, le bus principal qui dans ce cas est l'arrière-plan 3/3a du système d'interconnexion PCI) ne peut pas détecter de façon implicite le bus secondaire (qui dans ce cas est le bus local 14 du système d'interconnexion PCI) et par conséquent il n'est pas nécessaire que ce bus principal configure des dispositifs du système d'interconnexion PCI dans le bus secondaire. Le pont PCI- PCI possède des registres d'adresses vraies pour le transfert d'accès de mémoire du système d'interconnexion PCI dans les deux directions et pour réaliser une conversion d'adresses de telle sorte qu'une adresse apparaissant dans l'interface principale à partir du plan arrière 3/3a du système d'interconnexion PCI peut être convertie avant d'être délivrée dans le bus local 14 du système d'interconnexion PCI. Le décodeur 11 est réalisé moyennant l'utilisation d'un dispositif logique programmable classique compatible avec le système d'interconnexion PCI et qui est programmé pour décoder les adresses du système d'interconnexion PCI au début de chaque transaction du système d'interconnexion PCI dans le bus local 14 du système d'interconnexion PCI. On voit immédiatement que la carte de l'unité CPU unique comprend des composants standards commerciaux disponibles aisément (dont les spécifications techniques complètes sont aisément disponibles) et comprend en outre seulement un nombre minimum de composants, ce qui réduit le coût. Par exemple, la carte ne comprend aucun adaptateur du système de d'interconnexion PCI tel que des adaptateurs de graphiques, des adaptateurs de graphiques pour Ethernet et STSI) ou un bus ISA et des adaptateurs associés qui ne doivent pas être obligatoirement prévus par les unités centrales CPU 1 étant donné qu'ils sont fournis par l'ordinateur central 2. C'est un autre avantage de la présente invention par rapport à des systèmes de l'art antérieur mentionnés précédemment. D'autres caractéristiques importantes des différents dispositifs apparaîtront à la lecture de la description qui va suivre du fonctionnement de l'ordinateur SBC 1. Le logiciel de l'architecture de la configuration du système et le logiciel de configuration du système sont conçus de telle sorte que chaque processeur 5 a accès non seulement à son unité de mémoire dédiée 8, mais également à l'ensemble de l'espace de mémoire du système d'interconnexion PCI, y compris la mémoire de chaque ordinateur SBC 1 (par l'intermédiaire du bus du système d'interconnexion PCI). Le fait de réaliser ceci en utilisant uniquement des composants disponibles dans le commerce, non conçus spécifiquement à cet effet, pose un problème que traite la présente invention. En particulier le pont MPC106 7 ne permet pas directement la transposition de la mémoire 8 de l'unité centrale CPU locale dans l'espace de mémoire du système d'interconnexion PCI (essentiellement parce que, en tant que pont de l'ordinateur central, ce pont considère la mémoire locale et la mémoire du système d'interconnexion PCI en tant qu'espaces séparés). L'invention résout ce problème en utilisant chaque plaquette de pont MPC106 en liaison avec le pont PCI-PCI 10 et le décodeur 11 du système d'interconnexion PCI, d'une manière non classique. Le processeur 5 de chaque ordinateur SBC 1 peut générer des accès en mémoire qui doivent être convertis en tant qu'accès à la mémoire locale en tant qu'accès à l'espace de mémoire du système d'interconnexion PCI, qui doit inclure les unités de mémoire 8 de processeurs locaux et des espaces locaux du système d'interconnexion PCI de chaque autre ordinateur SBC 1 dans le système. Ainsi, chaque unité de mémoire physique 8 de chaque ordinateur SBC 1 doit être accessible à partir de son processeur local 5 par l'intermédiaire d'une première gamme d'adresses, et doit être également accessible par n'importe quel autre processeur hors carte 5 par l'intermédiaire d'une seconde gamme d'adresses. Le pont MPC106 7 de chaque ordinateur SBC 1 est programmé de manière à fonctionner de façon classique pour le décodage de la mémoire locale et de l'adresse du système d'interconnexion PCI à partir du processeur local respectif 5. Le décodeur MPC106 approprié peut être programmé sur la même adresse de départ prédéterminée dans chaque carte de l'unité centrale CPU1 de sorte que le code logiciel (qui est chargé à partir de l'ordinateur central pendant la configuration et l'initialisation) ne peut pas être spécifique à une carte particulière (c'est-à-dire qu'il ne requiert pas d'être repositionné en fonction de la carte dans laquelle il est utilisé), mais au lieu de cela peut être utilisé dans n'importe quelle unité centrale CPU 1. Cependant, étant donné que le décodeur MPC106 est programmé dans une gamme appropriée d'adresses pour l'accès à la mémoire locale à partir du processeur sur carte 5, il ne peut pas être utilisé directement pour l'accès à des unités de mémoire locale respectives 8 à partir d'une unité centrale CPU hors carte (c'est-à-dire à un autre ordinateur SBC 1) par l'intermédiaire du plan arrière du système d'interconnexion PCI. En outre, la fenêtre de l'espace de mémoire du système d'interconnexion PCI du décodeur MPC106 est câblée et n'est pas programmable. Par conséquent, un seul registre d'adresses de base (BAR) aval du pont PCI-PCI 10 est programmé au moyen d'un logiciel de configuration d'ordinateur central de manière à permettre un accès à l'espace de mémoire de l'ordinateur SBC 1 associé, comprenant l'espace local du système d'interconnexion PCI et l'espace local de la mémoire principale. La fenêtre de mémoire programmée dans le registre BAR du pont PCI-PCI 10 au moyen du logiciel de configuration de l'ordinateur central peut être différente pour chaque ordinateur SBC 1 en fonction de l'ordre, dans lequel chaque ordinateur SBC est identifié par le système central. Le pont PCI-PCI est programmé de manière à convertir des accès en mémoire produit par carte et se situant dans la fenêtre respective d'adresses de mémoire en des adresses locales appropriées pour accéder à la mémoire physique disponible sur cette carte. Cependant il se pose un autre problème consistant en ce que, comme mentionné précédemment, le pont MPC106 7 ne permet pas un décodage direct de cycles de mémoire du système d'interconnexion PCI, produits hors carte, en tant que cycles de l'espace de mémoire locale. Par conséquent la conversion de la gamme d'adresses par le pont PCI-PCI n'est pas suffisante à elle seule pour permettre l'accès à la mémoire locale 8 par l'intermédiaire du pont MPC106 7. Ce problème est résolu grâce à l'utilisation du décodeur 11 qui, lors de l'identification d'une adresse d'interconnexion PCI correspondant à la gamme d'adresses de l'unité de mémoire locale, positionne le signal dit ISA MASTER (qui est un signal de bande latérale 15 sur les figures 2 et 3)dans le pont MPC106 7, ce signal amenant le pont 7 à répondre à tous les cycles arrivant du système d'interconnexion PCI. C'est-à-dire qu'avec le signal ISA MASTER (c'est-à-dire placé au niveau bas), tous les cycles du système d'interconnexion PCI apparaissant au niveau de l'interface du système d'interconnexion PCI du pont MPC106 7 sont décodés en tant qu'accès à la mémoire locale. Par conséquent, la combinaison du pont PCI-PCI 10, du décodeur 11 et du pont MPC106 7 fonctionnant conformément à la présente invention permet l'accès à la même mémoire physique locale pour un ordinateur SBC 1 particulier, à partir du processeur sur carte 5 (produisant des accès en mémoire dans une première gamme d'adresses) et également à partir de n'importe quel processeur hors carte (produisant des accès en mémoire dans une seconde gamme d'adresses correspondant à la fenêtre d'adresses du pont PCI-PCI 10 de l'ordinateur cible SBC 1). L'ordinateur SBC 1 représenté sur la figure 1 n'est qu'une forme de réalisation relativement simple de la présente invention. Une caractéristique particulièrement avantageuse de la présente invention réside dans le fait que l'architecture de base permet de disposer de dispositifs additionnels du système d'interconnexion PCI et des processeurs additionnels dans un seul bus local 14 du système d'interconnexion PCI. Par exemple l'architecture d'un ordinateur SBC 1 conformément à une forme de réalisation préférée de la présente invention est représentée sur la figure 3. Comme dans le cas de l'ordinateur SBC 1 de la figure 2, seuls les composants nécessaires pour la compréhension de la mise en oeuvre de l'invention sont décrits de façon détaillée. En outre les mêmes chiffres de référence sont utilisés pour des composants identiques. En référant à la figure 3, on voit que l'ordinateur SPC 1 représenté comprend deux blocs d'unités centrales CPU identiques 16a et 16b. Chaque bloc d'unité centrale CPU 16a/16b comprend un processeur "PowerPC" 5a/5b, une unité d'antémémoire 6a/6b, un pont MPC106 7a/7b, une unité de mémoire principale 8a/8b et une mémoire ROM d'initialisation 9a/9b. Les deux blocs d'unités centrales CPU 16a/16b sont installés sur un bus local commun 14 du système d'interconnexion PC, qui en plus du pont PCI-PCI 10 du décodeur 11, supporte un site de carte mezzanine du système d'interconnexion PCI à 32 bits 17. Avec l'ordinateur SBC de la figure 3, chaque processeur 5a/5b doit avoir accès à sa propre unité de mémoire locale 8a/8b ainsi qu'à l'unité de mémoire locale 8a/8b de l'autre processeur sur carte 5a/5b et à l'ensemble de l'espace du système d'interconnexion PCI incluant l'espace de mémoire d'autres ordinateurs SBC dans le système. En supposant qu'il existe un ensemble total de huit ordinateurs SBC 1 dans le système, un exemple de système d'adresses, qui permet les accès requis en mémoire conformément à la présente invention, est indiqué ci-après dans le tableau 1, qui représente la projection de l'espace local (c'est-à-dire sur carte) du système d'interconnexion PCI d'un ordinateur SBC 1 du système. TABLEAU 1 Gamme d'adresses locales du système d'interconnexion Cible Taille Remar- PCI ques OxOOOOOOOO-Ox03FFFFFF Mémoire de 64 M.octets l'unité centrale CPU 0 0X04000000-OX06FFFFFF Mémoire de 48 M.octets (i) l'unité (par exemple) centrale CPU 1 0X07000000-Ox07FFFFFF PMC 16 M.octets (i) (par exemple) 0X08000000-OxOFFFFFFF (Hors carte A) 128 M.octets OXOOO10000000Oxl7FFFFFF (Hors carte B) 128 M.octets 0X18000000-Ox1FFFFFFF (Hors carte C) 128 M.octets 0X20000000-Oxl7FFFFFF (Hors carte D) 128 M.octets 0X28000000-Ox2FFFFFFF (Hors carte E) 128 M.octets 0X30000000-Ox37FFFFFF (Hors carte F) 128 M.octets 0X38000000-Ox3EFFFFFF (Hors carte G) 112 M. octets OX3FOOOOOO-Ox3FFFFFFF Non projetée 16 M.octets (ii) Remarques concernant le tableau: (i) La division des 64 M.octets supérieure entre l'unité centrale CPU et le PMC est configurable - voir plus loin. (ii) Les 16 M.octets de poids les plus élevés de l'espace d'adresses de l'unité centrale CPU sont interprétés par l'unité MPC106 en tant qu'accès à la mémoire ROM d'initialisation, de sorte que des accès ne produisent pas de cycles dans l'espace de mémoire du système d'interconnexion PCI et que cet espace n'est effectivement pas utilisable par une quelconque unité centrale CPU. Chaque processeur 5a/5b accède à l'espace local indiqué plus haut 'et à l'espace d'interconnexion PCI au moyen d'adresses (dans la gamme 0xC0000000-OxC8xxxxxx) amenées par conversion dans l'espace indiqué précédemment par le décodeur approprié du pont associé de l'unité MPC106 fonctionnant de façon classique comme mentionné précédemment. La projection de l'espace hors carte suppose la présence de sept autres ordinateurs similaires à SBC 1 (blocs d'adresses A à G), avec la disposition selon laquelle le bloc G à 16 M.bits de moins d'espace accessible que les autres en raison de la sortie de l'élément ROM d'initialisation mentionné précédemment. Le pont PCI-PCI 10 de chaque ordinateur SBC i est programmé par un logiciel de configuration pour le décodage d'adresses dans une fenêtre d'adresses correspondant à la taille du bloc de mémoire de l'ordinateur SBC 1 respectif (qui dans tous les cas, avec l'exemple décrit, est égale à 128 M.octets, en dehors de la carte G qui comporte 112.octets). Le pont PCI-PCI respectif convertit des adresses situées dans la fenêtre d'adresses associée à des adresses correspondant au système d'interconnexion PCI et à des adresses de mémoire qui sont locales pour cette carte. Par conséquent, l'adresse convertie peut être une adresse correspondant à une unité de mémoire 8a, à l'unité de mémoire 8b ou au site 17 de la carte du système d'interconnexion PCI. Le décodeur dédié 11 du système d'interconnexion PCI décode les cycles convertis du système d'interconnexion PCI et si l'adresse convertie correspond à une unité de mémoire 8a, il positionne le signal dit ISA MASTER dans le pont MPC106 7a. Sinon, si l'adresse convertie correspond à l'unité de mémoire 8b, alors le décodeur 11 positionne le signal ISA MASTER dans le pont MPC106 7b. Par conséquent, le décodeur 11 produit de façon effective des fenêtres séparées d'adresses du système d'interconnexion PCI pour les deux ponts MPC106 7a et 7b, comme cela est requis. Si l'adresse convertie se situe dans la gamme affectée' au site 17 de la carte du système d'interconnexion PCI, ni le signal ISA MASTER n'est positionné, ni aucun signal extérieur n'est positionné et le cycle est appelé quelle que soit la carte qui est installée dans le site 17. Pour un cycle de mémoire du système d'interconnexion PCI sur carte, c'està-dire du bloc de l'unité centrale CPU 16a, le pont MPC106 7a convertit le cycle de mémoire et l'envoie dans le bus local 14 du système d'interconnexion PCI. Si l'adresse convertie correspond au site 17 du dispositif PMC, alors le cycle est appelé par le dispositif PMC. Si, cependant, l'adresse convertie correspond à une adresse située dans la gamme d'adresses de l'unité de mémoire 8b de l'autre bloc d'unité centrale CPU sur carte 16b, et le décodeur positionne le signal ISA MASTER dans le pont MPC106 7b. Sinon, si l'adresse convertie correspond à une adresse hors carte, aucun signal ISA MASTER n'est positionné et le cycle peut être appelé par le pont PCI-PCI et est délivré dans le plan arrière 3/3a du système d'interconnexion PCI. On notera que des cycles de mémoire produits par l'unité centrale CPU 5b sont traités essentiellement de la même manière de sorte que l'unité centrale CPU 5b a accès à la mémoire 8a, au site 17 du dispositif PMC et à des adresses hors carte. On notera que, étant donné que le décodeur 11 contrôle uniquement des signaux du système d'interconnexion PCI (en dehors des signaux ISA MASTER, qui sont des signaux à bande latérale), il ne viole en aucune manière la spécification du système d'interconnexion PCI. Cependant les signaux ISA MASTER requièrent d'être positionnés avec le même cadencement que d'autres signaux du système d'interconnexion PCI. Le système de conversion d'adresses décrit précé- demment est représenté sur la figure 4. En référence à la figure 4, l'adresse de base pour l'ensemble de l'ordinateur SBC 1 dans l'espace de mémoire du système d'interconnexion PCI de l'ordinateur central est déterminée par programmation de registres de configuration dans le pont PCI-PCI. En particulier un seul registre aval est programmé de manière à accéder au bloc à 128 M.octets occupés par cet ordinateur SBC particulier. La fenêtre d'adresses doit être située au niveau d'une limite d'adresse (taille de fenêtre du module). Le registre aval particulier utilisé doit être le registre 2 ou 3 (dans l'exemple représenté, il s'agit du registre 2). Le pont PCI-PCI numérique 21554 10 comporte un ensemble de trois registres BAR pour le décodage de l'espace de mémoire amont, tous ces registres étant utilisés dans l'exemple représenté. On notera que, en raison de l'exigence du fait que les fenêtres d'adresses doivent être dimensionnées selon des multiples binaires et doivent être alignées sur la même limite de taille, trois registres BAR sont en réalité requis pour la configuration complète des blocs de mémoire de sept ordinateurs SBC, soit 128 M.octets. La programmation illustrée sur la figure 4 est nettement différente pour chaque ordinateur SBC, en fonction de l'adresse aval que cet ordinateur occupe. L'accès aux exécutifs client-serveur CSR est requis à partir du côté primaire du pont PCI-PCI 10 de manière à permettre à l'ordinateur central de configurer la quantité de l'espace de mémoire occupé par le site 17 de la carte du système d'interconnexion CPI (en utilisant l'interface de ROM parallèle). L'accès aux exécutifs CSR ne peut être exécuté que dans l'exemple de mémoire primaire du système d'interconnexion PCI en utilisant le registre aval BAR 0, et c'est pourquoi le registre BAR O n'est pas utilisé pour la conversion mentionnée précédemment. Sinon, l'ordinateur central peut utiliser l'espace d'entrée/sortie du système d'interconnexion PCI pour accéder aux exécutifs CSR. Les blocs aes unités centrales CPU (qui sont au nombre de deux dans l'exemple représenté), qui utilisent en commun un seul ordinateur SBC, sont associés spécialement aux termes d'adresses (de manière à satisfaire à la carte illustrée de conversion d'adresses). Chaque bloc d'unité centrale CPU doit par conséquent savoir si il adresse un bloc d'unité centrale CPU sur la même carte ou un bloc d'unité centrale CPU hors carte pour former l'adresse de base correcte. Chaque bloc d'unité centrale CPU dans le système doit par conséquent posséder une table d'adresses à base unique. On notera qu'en adoptant un système différent de conversion d'adresses, les ordinateurs SBC conformes à la présente invention peuvent comporter plus de deux blocs de processeurs et/ou dispositifs du système d'inter- connexion PCI. En outre, il faut noter que la caractéristique de conversion du pont PCIPCI Intel 21554 peut être utilisée pour positionner l'espace à un 1 G.bit occupé par toutes les cartes sur n'importe quelle limite à 1 G.octet dans l'espace de mémoire du système d'interconnexion PCI de l'ordinateur central, de sorte qu'aucun espace n'est perdu en raison de la présence de la mémoire du système central. En outre il est par conséquent possible d'installer deux ou plus de deux environnements à multiprocesseurs x86 indépendants, chacun comprenant huit ordinateurs SBC dans le même système central, par positionnement de ces environnements sur des différentes limites de 1 G.octet dans l'espace de mémoire du système d'interconnexion PCI du système central. En se sens, le terme "environnement" désigne le logiciel du système central qui commande le système multiprocesseur. On peut noter que pour un bus du système d'interconnexion PCI à 32 bits, il existe seulement un espace adressable du système d'interconnexion PCI de 4 G.octets, et par conséquent, en tenant compte du fait qu'au moins une partie du premier giga.octet est requis par le système central,- la limite pratique du nombre d'environnements dans un seul système central est égale à trois. On notera que les détails des composants tels que le processeur "PowerPC" particulier 5 et des unités de mémoire etc. peuvent changer d'une forme de réalisation de l'invention à une autre. On indiquer ci-après des exemples de certaines préférences. Le processeur "PowerPC" préféré est le processeur désigné par MPC750 de la société Motorola. La fréquence d'horloge du bus de mémoire principale est réglée de préférence à 83,3 MHz, qui est la fréquence SYSCLK la plus rapide habituellement supportée à la fois par le processeur MPC750 8 et la plaquette 9 du pont MPC106. L'utilisation de la fréquence SYSCLK la plus élevée possible maximise la performance de la mémoire principale. La vitesse d'horloge du processeur est dérivée de la fréquence du bus de mémoire et doit utiliser l'un des rapports de multiplication disponibles. De préférence le rapport, qui est choisi par l'intermédiaire d'une connexion externe par cavalier doit être égal à 3,5, ce qui fournit une vitesse d'horloge du processeur égale à 291,5 MHz. De façon similaire la fréquence du bus d'antémémoire 14 de niveau 2 (L2CKL) est obtenue par division de la vitesse d'horloge du processeur par l'un des diviseurs disponibles (1, 1,5, 2, 2,5 et 3). En raison de limitations de vitesse de composants disponibles actuellement, le diviseur utilise 2,5 de sorte que la fréquence du bus d'antémémoire 14 est réglée à 116,6 MHz. Le multiplicateur faisant passer de SYSCLK à CPUCLK est réglé au moyen de résistances élévatrices et abaisseuses, qu'on peut déplacer pour sélectionner des rapports différents. On notera que les cadences d'horloge indiquées précédemment sont des cadences préférées basées sur la disponibilité d'éléments à 300 MHz. Le pont préféré du système d'interconnexion PCI (pour le fonctionhement avec le système de fréquence d'horloge indiqué précédemment) est le dispositif MPC106 de la variante Rev 4.0 fonctionnant à une cadence de 83, 3 MHz et comportant un bus local du système d'interconnexion PCI fonctionnant à une fréquence de 33 MHz. Le module de mémoire principale est réalisé de préférence en utilisant une mémoire SDRAM du standard JEDEC qui permet de battements de salves à cycle unique à une fréquence de bus de 83,3 MHz et est soudé directement sur l'ordinateur SBC. Une configuration de dispositif d'une largeur de 8 bits est utilisée pour réduire la charge d'adresses et de signaux de commande. Si cela est nécessaire, en fonction de la réalisation précise, les registres bidirectionnels de données peuvent être prévus entre le processeur/le pont du système d'interconnexion PCI et la mémoire principale de manière à garantir un fonctionnement fiable à la fréquence préférée de 83,3 MHz. Des spécifications techniques et des manuels d'utilisateurs sont aisément disponibles en ce qui concerne le processeur MPC750 et le contrôle du pont du système d'interconnexion PCI/de la mémoire MPC106. L'antémémoire 13 à niveau 2 est de préférence un dispositif SRAM à salves pipe-line, qui est soudé directement sur l'ordinateur SBC. Le pont PCI-PCI Intel 21554 5 est un pont non transparent comportant des interfaces primaires et secondaires du système d'interconnexion PCI à 64 bits. L'interface secondaire à 64 bits peut fonctionner uniquement pour des transferts de 32 bits dans une direction ou dans l'autre, étant donné que tous les autres composants dans le bus local 6 du système d'interconnexion PCI sont des dispositifs à 32 bits. Cependant l'interface principale à 64 bits peut fournir des avantages du point de vue performance dans des applications dans lesquelles le plan arrière 3/3a du système d'interconnexion PCI est un plan arrière à 64 bits, sinon elle fonctionne simplement comme un dispositif à 32 bits. En résumé, la présente invention fournit une architecture de système qui permet de réaliser des cartes à d'unités centrales CPU d'un très faible coût, exclusivement grâce à l'utilisation de composants standards, dont la puissance de traitement peut être aisément réglée au moyen d'un cadrage d'échelle par addition de cartes supplémentaires (en tirant partie de la capacité de cadrage d'échelle de l'architecture du système d'interconnexion PCI) tout en conservant un accès de mémoire à 100 % entre les unités centrales CPU. REVENDICATIONS 1. Système d'ordinateurs multiprocesseur comprenant un ou plusieurs modules d'ordinateurs (1) connectés à un ordinateur central (2) par l'intermédiaire d'un plan arrière commun (3/3a) du système de bus du système d'interconnexion de composants périphériques ou système PCI, l'ordinateur central comprenant un microprocesseur central et une unité de mémoire associée, caractérisé en ce que chaque module d'ordinateur (1) comprend: un connecteur du système d'interconnexion PCI connecté au plan arrière (3/3a) du système d'interconnexion au moins une unité centrale CPU; une interface de plan arrière (3/3a) du système d'interconnexion PCI installée entre le connecteur du système d'interconnexion PCI et la ou chaque unité centrale CPU pour transmettre des cycles de mémoire du système des moyens (10) de conversion d'adresses de mémoire pour convertir des cycles de mémoire transmis à partir du plan arrière du système d'interconnexion PCI; que la ou chaque unité centrale CPU comprend: un microprocesseur local (5), auquel est associée une unité de mémoire locale (8) installée dans un bus de mémoire locale; un pont (7) installé entre le bus de mémoire locale et l'interface du système d'interconnexion PCI du module d'ordinateur respectif; que ledit pont (7) de l'unité centrale CPU comprend un décodeur d'adresses (11), qui est programmé sur une gamme d'adresses locales pour accéder à l'espace d'adresses du module d'ordinateur respectif incluant l'unité de mémoire locale associée à la ou chaque unité centrale CPU de ce module; que ladite interface du système d'interconnexion PCI est programmée de manière à transmettre les cycles de mémoire du système d'interconnexion PCI depuis le plan arrière (3/3a) du système d'interconnexion PCI, qui se situe dans une gamme d'adresses qui est différente de la gamme locale d'adresses de la ou de chaque unité centrale CPU de ce module et qui est différente pour chaque module d'ordinateur contenu dans le système; et que lesdits moyens de conversion (10) agissent de manière à convertir des cycles de mémoire se situant dans ladite fenêtre d'adresses, en des adresses correspondantes de l'espace d'adresses locales du module d'ordinateur respectif (1) de sorte que des adresses correspondant à une unité de mémoire locale de ce module peuvent être décodées par le décodeur (11) du pont de l'unité centrale CPU respective, chaque microprocesseur (5) du système pouvant accéder à l'ensemble de l'espace de mémoire du système d'interconnexion PCI, comprenant l'espace de mémoire de chaque module d'ordinateur incluant les unités de mémoire locale de tous les microprocesseurs du système. 2. Système d'ordinateurs microprocesseur selon la revendication 1, caractérisé en ce que les moyens de conversion d'adresses de chaque module d'ordinateur (1) sont fournis par l'interface respective du plan arrière du système d'interconnexion PCI. 3. Système d'ordinateurs multiprocesseur selon la revendication 2, caractérisé en ce que les moyens (10) de conversion d'adresses comprennent des registres d'adresses de base programmés de façon appropriée de l'interface du plan arrière du système d'interconnexion PCI. 4. Système d'ordinateurs multiprocesseur selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la fenêtre d'adresses du système d'interconnexion PCI du ou de chaque module d'ordinateur (1) est une fenêtre d'adresses, dont la taille correspond à l'espace de mémoire disponible, incluant des unités de mémoire locale à microprocesseurs, du module respectif. 5. Système d'ordinateurs multiprocesseur selon l'une quelconque des revendications 1 à 4, caractérisé en ce que l'interface (10) du plan arrière (3/3a) du système d'interconnexion PCI est un pont du système d'interconnexion PCI. 6. Système d'ordinateurs multiprocesseur selon la revendication 5, caractérisé en ce que l'interface (10) du système d'interconnexion PCI est un pont non transparent du système d'interconnexion PCI. 7. Système d'ordinateurs multiprocesseur selon l'une ou l'autre des revendications 5 et 6, caractérisé en ce que la ou chaque unité centrale CPU (16a, 16b) d'un module d'ordinateur (1) respectif est installée dans un bus local du système d'interconnexion PCI et que le pont respectif (10) du système d'interconnexion PCI est un pont PCI-PCI installé entre le plan arrière du système d'interconnexion PCI et le bus local du système d'interconnexion PCI. 8. Système d'ordinateurs multiprocesseur la revendication 7, caractérisé en ce que ledit bus local du système d'interconnexion PCI d'au moins un ou du ou de chacun des modules d'ordinateur (1) supporte un ou plusieurs sites du système d'interconnexion PCI, auquel l'accès est exécuté par des adresses du système d'interconnexion PCI, qui apportent leur contribution dans l'espace de mémoire locale du module d'ordinateur respectif. 9. Système d'ordinateurs multiprocesseur selon l'une ou l'autre des revendications 7 et 8, caractérisé en ce que le pont (10) de la ou chaque unité centrale CPU est relié par interface au bus local du système d'interconnexion PCI du module d'ordinateur respectif (1). 10. Système d'ordinateurs multiprocesseur selon l'une des revendications 1 à 9, caractérisé en ce que chaque microprocesseur est un processeur dit PowerPC. 11. Système d'ordinateurs multiprocesseur selon les revendications 9 et 10 prises dans leur ensemble, caractérisé en ce que le ou chaque pont (10) de l'unité centrale CPU est un pont connu sous la désignation MPC106 de la société dite Motorola ou analogue, et le ou chaque module d'ordinateur (1) comprend en outre au moins un dispositif de décodage (11) installé dans le bus local respectif (14) du système d'interconnexion PCI, qui est programmé pour décoder des systèmes de mémoire du système d'interconnexion PCI apparaissant dans le bus local (14) du système d'interconnexion PCI et peut travailler sur une identification d'une adresse du système d'interconnexion PCI correspondant à une adresse physique d'une unité de mémoire de l'unité centrale CPU locale de ce module d'ordinateur (1) pour activer un signal ("ISA Master") dans le pont de l'unité centrale CPU respectif ce qui amène ledit pont à décoder le cycle de mémoire en tant qu'accès à l'unité de mémoire locale. 12. Système d'ordinateurs multiprocesseur selon la revendication 11, caractérisé en ce que le ou chaque dispositif de décodage (11) est un dispositif logique programmable compatible avec le système d'interconnexion PCI. 13. Système d'ordinateurs multiprocesseur selon l'une quelconque des revendications 1 à 12, caractérisé en ce que l'interface (10) du système d'interconnexion PCI est constituée par un pont PCI-PCI du type dit "Intel 21554" ou analogue. 14. Système d'ordinateurs multiprocesseur selon l'une quelconque des revendications 1 à 13, caractérisé en ce que la gamme d'adresses locales ou les gammes d'adresses locales sont identiques pour le ou pour chaque module d'ordinateur (1) du système. 15. Système d'ordinateurs multiprocesseur comprenant un ou plusieurs modules d'ordinateurs (1) connectés à un ordinateur central (2) par l'intermédiaire d'un plan arrière commun (3/3a) du système de bus du système d'interconnexion de composants périphériques ou système PCI, l'ordinateur central comprenant un microprocesseur central et une unité de mémoire associée, caractérisé en ce que le ou un module d'ordinateur (1) comprend: un connecteur du système d'interconnexion PCI; au moins une unité centrale CPU; une interface de plan arrière (3/3a) du système d'interconnexion PCI installée entre le connecteur du système d'interconnexion PCI et la ou chaque unité centrale CPU pour transmettre des cycles de mémoire du système des moyens (10) de conversion d'adresses de mémoire pour convertir des cycles de mémoire transmis à partir du connecteur du système d'interconnexion PCI; que la ou chaque unité centrale CPU comprend: un microprocesseur local (5), auquel est associée une unité de mémoire locale (8) installée dans un bus de mémoire locale; un pont (7) installé entre le bus de mémoire locale et l'interface du système d'interconnexion PCI; que ledit pont (7) de l'unité centrale CPU inclut un décodeur d'adresses (11), qui est utilisé pour une gamme d'adresses locales de manière à accéder à l'espace d'adresses du module d'ordinateur respectif incluant l'unité de mémoire locale associée à la ou chaque unité centrale CPU; que ladite interface du système d'interconnexion PCI est programmée de manière à transmettre des cycles de la mémoire du système d'interconnexion PCI depuis le connecteur du système d'interconnexion PCI, provenant du connecteur extérieur et qui se situe dans une gamme d'adresses qui diffère de la gamme locale d'adresses de la ou de chaque unité centrale CPU de ce module; et que lesdits moyens de conversion (10) agissent de manière à convertir des cycles de mémoire se situant dans ladite fenêtre d'adresses, en des adresses correspondantes de l'espace d'adresses locales du module d'ordinateur respectif de sorte que des adresses correspondant à une unité de mémoire locale de ce module peuvent être décodées par le décodeur du pont de l'unité centrale CPU respective.