Brevet FR2788388A1 — publié le 20000713

La présente invention concerne un circuit de pilotage de grille sous forme de circuit intégré, destiné au pilotage des dispositifs de puissance à grille MOS utilisés dans un organe de commande de moteur et d'autres applications et, plus précisément, un nouveau circuit intégré de pilotage destiné à être appliqué aux organes de commande de moteur et qui empêche la mise simultanée sous tension de dispositifs à grille MOS du côté à haute tension et du côté à basse tension. Les circuits intégrés de pilotage de grille destinés à la commande des dispositifs de puissance à grille MOS, tels que les transistors à effet de champ MOSFET, les tran- sistors bipolaires à grille isolée, les thyristors commandés par une gâchette et analogue, sont bien connus. On sait aussi que, dans les circuits ayant des dispositifs à grille MOS du côté à haute tension et du côté à basse tension, par exemple dans les organes de commande de moteur, les deux types de dispositifs à grille MOS ne doivent pas être à l'état conducteur en même temps, car ils pourraient alors créer une condition de mise directe en court-circuit ou de traversée. On connaît de nombreux circuits destinés à empêcher cette condition de traversee. Cependant, ces circuits sont complexes, ils ne sont pas faciles à régler par l'utili- sateur ou pour une application particulière, ils présentent une dissipation relativement grande d'énergie et ils ne sont pas précis. Il serait souhaitable de réaliser un circuit destiné empêcher cette traversée ou cette mise en court-circuit directe qui soit simple, présente une dissipation d'énergie réduite et puisse être programmé facilement et avec précision par un utilisateur. L'invention concerne un circuit à retard tel qu'un circuit comparateur à quatre transistors est utilisé avec un transistor de référence de tension d'entrée et un transistor de référence de courant de sortie, avec un seul condensateur qui détermine le retard total entre la mise à l'état conduc- teur de l'un des dispositifs de puissance de sortie et la mise à l'état non conducteur de l'autre. Le retard est étroitement lié à la valeur de la capacité (à 10 % près), la dissipation d'énergie est réduite au minimum, le circuit est réduit à six transistors, et le retard (ou "temps mort") peut être programmé facilement et avec précision par l'uti- lisateur. Plus précisément, le circuit à retard selon l'invention comprend une borne d'entrée connectée à la grille d'un transistor de commande de l'état du transistor, un condensa- teur de synchronisation connecté en parallèle au transistor de commande, une référence de courant connectée au condensa- teur de synchronisation et destinée à charger le condensateur d'après l'état du transistor de commande, une référence de tension, et un comparateur connecté au conden- sateur de synchronisation et à la référence de tension afin qu'il compare la tension appliquée au condensateur de syn- chronisation à la tension de la référence de tension et transmette à une borne de sortie un signal correspondant à cette comparaison. Le circuit selon l'invention est de préférence réalisé dans un circuit intégré, le condensateur de synchronisation étant à l'intérieur du circuit intégré. La référence de tension est créée par circulation d'un courant provenant de la référence de courant dans une résistance, celle- ci étant de préférence placée à l'extérieur du circuit intégré. Le retard peut être avantageusement programmé par ajustement de la valeur de la résistance extérieure. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'exemples de réalisation, faite en référence aux dessins annexés sur lesquels: la figure 1 est un diagramme synoptique d'une pastille de pilotage de grille de transistor MOSFET et de deux dispo- sitifs à grille MOS de puissance commandés par la pastille; les figures 2A et 2B représentent les tensions d'entrée et de sortie de la pastille de pilotage de la figure 1, avec un ensemble classique d'introduction d'un temps mort destiné à empêcher la traversée, indiqué sur la figure 2B; la figure 3 représente schématiquement un circuit qui peut être utilisé pour la création des formes d'onde des figures 2A et 2B; la figure 4 est un vue schématique du circuit selon l'invention; la figure 5 représente les tensions de commande de sortie produites par le circuit de la figure 4; et la figure 6 représente un circuit plus détaillé du cir- cuit de commande à six transistors selon l'invention. La figure 1 représente un exemple de circuit intégré de pilotage de grille qui contient des circuits intégrés internes dans une pastille unique pour le pilotage de dispositifs de puissance à grille MOS Q1 et Q2. Ces dispositifs MOSFET Q1 et Q2 sont mis en alternance à l'état conducteur et à l'état non conducteur d'après des signaux d'entrée parvenant à des bornes d'entrée HN et LIN respec- tivement. Le dispositif Q1 à grille MOS est un dispositif du "côté à tension élevée" connecté à la tension d'entrée (indiquée comme étant une tension continue à 600 V) destiné au circuit de sortie connecté entre un noeud 21 et la masse. Le circuit de sortie (non représenté) connecté au noeud 21 peut être par exemple une charge de moteur dont la vitesse varie par commande convenable par modulation par impulsions de largeur variable. La figure 2A représente un exemple de forme d'onde des signaux d'entrée HIN et LIN. On note que, lorsque les deux dispositifs Q1 et Q2 de la figure 1 sont simultanément à l'état conducteur, il existe un court-circuit entre la ten- sion élevée et la masse, pouvant détériorer le dispositif. En conséquence, comme l'indique la figure 2B, le circuit interne de la pastille 20 assure la présence de retards ou de "temps morts" A et B au début et à la fin respectivement des signaux de sortie How et Lou. La figure 3 représente un exemple de circuit interne à retard de la technique antérieure qui peut être incorpore à la pastille 20 de la figure i pour la création des retards ou temps morts A et B de la figure 2B. Ainsi, sur la figure 3, la borne d'entrée HIN est connectée à un transistor de commande MOSFET 30 connecté aux bornes d'un condensateur 31 de synchronisation. Une source de courant 32 impose la cir- culation d'un courant de charge I'F dans un condensateur 31 lorsque le transistor MOSFET 30 n'est pas conducteur. Le signal de sortie au noeud 35 est transmis à un circuit convenable, par exemple une bascule de Schmitt 33 et à un inverseur 34. Le retard à la commutation de la bascule 33, commandée à son tour par le niveau de charge du condensateur 31, crée les retards A et B. Le circuit de la figure 3 est complexe et il provoque une dissipation relativement grande d'énergie. En outre, le circuit est relativement peu précis, en partie parce que les capacités parasites du circuit modifient le retard nominal produit par le condensateur 31. La figure 4 est un schéma du circuit selon l'invention. On note, par rapport à la figure 3, qu'une référence de tension 40 est ajoutée et est transmise, avec le signal du noeud 35, à un comparateur 41. Il est indiqué dans la suite que le comparateur 41 peut être facilement réalisé avec quatre transistors. L'utilisation de la source 32 d'un courant de référence, du condensateur 31 et de la référence de tension 40 permet une exécution très simple du circuit et une relation très précise (meilleure que 20 %) entre le retard RC indiqué sur la figure 5 et la valeur du conden- sateur interne. En outre, le circuit est programmable exté- rieurement (sur une plage égale à 10/1) et est relativement insensible à la variation du retard ou temps mort due aux variations de température, de tension d'alimentation et de traitement. La figure 6 représente une exécution préférée du cir- cuit de la figure 4 et indique la relative simplicité du circuit. Le signal d'entrée I.F est réglé par les dispositifs MOSFET Q50 et Q51. La tension VF est produite par la résistance externe 70. Le comparateur 41 est formé de quatre transistors Q52, Q53, Q54 et Q55.- De préférence, les transistors Q50 et Q5l sont adaptés l'un à l'autre; les transistors Q52 et Q53 sont adaptés l'un à l'autre et les transistors Q54 et Q55 sont adaptés l'un à l'autre. Ces caractéristiques rendent maximale la précision du circuit. En outre, la configuration du circuit aux parties A et B de la figure 6 réduit au minimum la capacité parasite. Il faut noter que le retard RC de la figure 5 est fixé par la valeur de la capacité du condensateur interne C1 et la valeur de la résistance 70 (qui peut être extérieure à la pastille). On a ainsi: C1VREF ClVF t CLR7 tretard - 170 REF Ainsi, le nouveau circuit selon l'invention permet à l'utilisateur de régler le temps mort à l'extérieur de la pastille si bien que l'utilisateur peut simplifier le circuit modulé par impulsions de largeur variable utilisé. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux circuits qui viennent d'être décrits uniquement à titre d'exemple non limitatif sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit à retard, caractérisé en ce qu'il comprend: une borne d'entrée (HIN) connectée à la grille d'un transistor de commande afin que l'état du transistor soit commandé, un condensateur (31) de synchronisation connecté en parallèle au transistor de commande, une référence de courant (32) connectée au condensateur (31) de synchronisation et destinée à charger le condensa- teur (31) en fonction de l'état du transistor de commande, une référence de tension (40), et un comparateur connecté au condensateur (31) de syn- chronisation et à la référence de tension (40) et destiné à comparer la tension du condensateur (31) de synchronisation à la tension de la référence de tension (40) et à trans- mettre à une borne de sortie un signal qui dépend de cette comparaison. 2. Circuit à retard selon la revendication 1, carac- térisé en ce qu'il est formé par un circuit intégré, et le condensateur (31) de synchronisation est interne au circuit intégré. 3. Circuit à retard selon la revendication 2, carac- térisé en ce que la référence de tension est la tension créée par circulation d'un courant de la référence de tension à travers une résistance (70). 4. Circuit à retard selon la revendication 3, carac- térisé en ce que la résistance (70) est placée à l'extérieur du circuit intégré. 5. Circuit à retard selon la revendication 1, carac- térisé en ce que la référence de courant (32) comprend un premier et un second transistor (Q50, Qs1) 6. Circuit à retard selon la revendication 1, carac- térisé en ce que le premier et le second transistor (Q50, Qs) sont adaptés l'un à l'autre. 7. Circuit à retard selon la revendication 5, carac- térisé en ce que le comparateur comporte un troisième et un quatrième transistor (Q52, Q53), ainsi qu'un cinquième et un sixième transistor (Q54, Q55). 8. Circuit à retard selon la revendication 7, carac- térisé en ce que le troisième et le quatrième transistor (Q52, Q53) sont adaptés l'un à l'autre, et le cinquième et le sixième transistor (Q54, Q55) sont adaptés l'un à l'autre. 9. Circuit à retard selon la revendication 4, carac- térisé en ce que le retard est donné à un signal présent à la borne de sortie et est déterminé par la valeur du condensateur (31) de synchronisation, et il peut être pro- grammé par ajustement de la valeur de la résistance.