Brevet FR2790886A1 — publié le 20000915

PROCEDE ET DISPOSITIF D'ADRESSAGE SEQUENTIEL DES ENTREES D'UN MULTIPLEXEUR DE CIRCUIT D'ACQUISITION DE DONNEES La présente invention concerne l'acquisition de plusieurs grandeurs distinctes en vue de leur exploitation par un système utilisateur. Elle est relative, plus particulièrement, mais non exclusivement, à l'acquisition de grandeurs analogiques en vue de leur exploitation par un système de traitement numérique. De nombreux systèmes électroniques de traitement numérique nécessitent pour fonctionner des acquisitions périodiques de plusieurs grandeurs analogiques distinctes de diverses origines. Ces acquisitions se font le plus souvent au moyen d'un convertisseur analogique-numérique à échantillonnage équipé en entrée, d'un multiplexeur analogique à multiples entrées. Le multiplexeur analogique est adressé de manière monotone, par l'intermédiaire d'un ou plusieurs compteurs mis en chaîne qui comptent à la cadence d'échantillonnage et de conversion du convertisseur analogique-numérique de manière à avoir l'ensemble de ses entrées balayées périodiquement. Lorsque le nombre de grandeurs analogiques à prendre en compte par le système utilisateur est important, le multiplexeur analogique a une architecture étagée de façon à réduire le nombre de commutateurs nécessaires pour desservir toutes ses entrées. Pour assurer un balayage périodique des entrées d'un multiplexeur analogique à architecture étagée, il est habituel d'adresser chaque étage de commutateurs du multiplexeurs au moyen d'un compteur élémentaire, de mettre les différents compteurs élémentaires en série et de les incrémenter en appliquant, à une cadence régulière, des impulsions à l'entrée de comptage du compteur élémentaire de plus faible poids, les compteurs élémentaires de poids supérieurs étant incrémentés au moyen des impulsions de débordement des compteurs de poids immédiatement inférieur. Cela pose un problème dans la mesure o l'architecture étagée d'un multiplexeur analogique est rarement utilisée de manière complète, cette utilisation dépendant du contexte, c'est-à-dire du nombre de grandeurs analogiques dont l'exploitation est effectivement nécessaire au système utilisateur considéré. C'est ainsi, qu'il est assez fréquent, qu'un certain nombre d'entrées d'un multiplexeur à architecture étagée ne soient pas utilisées, ces entrées pouvant ne pas être câblées et les commutateurs uniquement affectés à ces entrées inutilisés pouvant être eux-mêmes absents. Une utilisation de la méthode habituelle d'adressage conduit à un balayage systématique de toutes les entrées du multiplexeur rendues possibles par l'architecture étagée, que ces entrées soient utilisées ou non et qu'elles soient câblées ou non. Il en résulte, des opérations inutiles d'acquisition de données qui ralentissent la prise en compte des données utiles et chargent inutilement le système d'exploitation. La présente invention a pour but un mode d'adressage d'un multiplexeur à architecture étagée, adressé au niveau de chaque étage par un compteur élémentaire chaîné aux compteurs élémentaires des étages inférieurs, permettant un balayage des entrées du multiplexeur n'intéressant que les seules entrées effectivement utilisées, cela afin d'éviter des opérations inutiles. Elle a pour objet, un procédé d'adressage séquentiel des entrées d'un multiplexeur qui comporte plusieurs étages de commutateurs depuis ses entrées jusqu'à sa sortie et qui est adressé au niveau de chaque étage de commutateurs par un compteur élémentaire pourvu d'une entrée de comptage, d'une entrée de réinitialisation, de sorties de comptage contrôlant les commutateurs de l'étage considéré et d'une sortie de débordement, et chaîné aux compteurs élémentaires des étages inférieurs par raccordement de son entrée de comptage à la sortie de débordement du compteur élémentaire de l'étage inférieur pour constituer un compteur global d'adressage. Ce procédé consiste à utiliser, pour l'adressage de l'étage de commutateurs de plus bas niveau le plus proche des entrées du multiplexeur, un compteur élémentaire à capacité ou longueur de cycle de comptage réglable sur commande, à prévoir des circuits commandables de shuntage des compteurs élémentaires des étages de commutateurs intermédiaires, à engendrer périodiquement un ordre de comptage pour l'entrée de comptage du compteur élémentaire de l'étage de commutateurs de plus bas niveau pour lui faire décrire des cycles successifs de comptage et à ajuster la configuration du compteur global d'adressage, au départ de chacun des cycles de comptage du compteur élémentaire de l'étage de commutateurs de plus bas niveau, en jouant sur la longueur du cycle de comptage à venir de ce compteur élémentaire de l'étage de commutateurs plus bas niveau ainsi que sur les circuits de shuntage en activité des compteurs élémentaires des étages de commutateurs intermédiaires. Avantageusement, le procédé d'adressage utilise pour définir les reconfigurations successives du compteur global d'adressage du multiplexeur intervenant au cours d'une séquence de balayage des entrées du multiplexeur, une suite d'instructions écrites dans un langage binaire de reconfiguration comportant des mots de code de réglage de la longueur du cycle de comptage du compteur élémentaire assurant l'adressage de l'étage de commutateurs de plus bas niveau et des mots de code d'activation ou d'inhibition des shuntages des compteurs élémentaires assurant l'adressage des étages de commutateurs intermédiaires. Avantageusement, le langage de reconfiguration du compteur global d'adressage du multiplexeur comporte également des mots de code d'activation ou d'inhibition d'un mode de répétition ou de maintien de la longueur du cycle de comptage du compteur élémentaire assurant l'adressage global de l'étage de commutateurs de plus bas niveau et un mot de code de répétition uniquement valable lorsque le mode de répétition est actif. Avantageusement, le langage de reconfiguration du compteur global d'adressage du multiplexeur comporte un mot de code de fin indiquant la fin d'une suite d'instructions de configuration. Avantageusement, les différents mots de code du langage de reconfiguration du compteur global d'adressage du multiplexeur sont des mots de code binaires de longueurs variables, les mots de code les plus fréquemment utilisés ayant les longueurs les plus courtes. Avantageusement, les différents mots de code binaires du langage de reconfiguration du compteur global d'adressage du multiplexeur commencent tous par un 0 à l'exception du mot de code du mode de répétition. Avantageusement, le mot de code de répétition dans le langage de reconfiguration du compteur global d'adressage du multiplexeur est le 0 logique. Avantageusement, le mot de code d'inhibition du mode de répétition dans le langage de reconfiguration du compteur global d'adressage du multiplexeur est le 1 logique. Avantageusement, le mot de code d'activation du mode de répétition dans le langage de reconfiguration du compteur global d'adressage du multiplexeur est le 01 binaire. Avantageusement, dans le cas d'un multiplexeur à trois étages de commutateurs, les mots de code d'activation et d'inhibition du circuit de shuntage du compteur élémentaire adressant le deuxième étage de commutateurs dans le langage de reconfiguration du compteur global d'adressage du multiplexeur sont confondus et exprimés par le mot binaire à quatre bits 0001, ce mot binaire signifiant un changement de l'état actif ou inactif du circuit de shuntage du compteur élémentaire adressant le deuxième étage de commutateurs. Avantageusement, le mot de code de fin dans le langage de reconfiguration du compteur global d'adressage du multiplexeur est une suite de 0 binaires Ce mode d'adressage des étages de commutateurs du multiplexeur à l'aide d'une chaîne de compteurs élémentaires comportant un compteur élémentaire pour le premier étage à capacité réglable et des circuits commandables de shuntage des compteurs élémentaires des étages intermédiaires permet d'adapter le balayage des entrées du multiplexeur à la configuration réellement utilisée dans une application donnée en apportant des modifications appropriées à la configuration générale du compteur d'adressage au fur et à mesure du déroulement du comptage. En outre, le langage de commande d'adressage proposé a I'avantage de permettre de définir une séquence de balayage des entrées du multiplexeur à l'aide d'une suite de mots binaires particulièrement compacte, tout en s'adaptant à une grande diversité de configurations pour les entrées du multiplexeur. L'invention a également pour objet un dispositif d'adressage pour un multiplexeur ayant une architecture étagée avec plusieurs étages de commutateurs depuis ses entrée jusqu'à sa sortie, dispositif qui est pourvu d'un compteur constitué d'un enchaînement de compteurs élémentaires adressant chacun un étage de commutateurs du multiplexeur. Ce dispositif est remarquable en ce qu'il comporte un compteur d'adressage avec un compteur élémentaire à capacité de comptage réglable sur commande pour l'étage de commutateurs de plus bas niveau le plus proche des entrées du multiplexeur et des circuits commandables de shuntage des compteurs élémentaires des étages de commutateurs intermédiaires, et un automate déroulant une séquence de commandes de reconfiguration du compteur au cours de l'accomplissement de son cycle de comptage. D'autres avantages et caractéristiques de l'invention ressortiront de la description ci-après de plusieurs exemples de mise en oeuvre.Cette description sera faite en regard du dessin dans lequel: - une figure 1 montre l'architecture habituelle d'un dispositif électronique pour l'acquisition de plusieurs grandeurs analogiques en vue de leur exploitation par un système électronique de traitement numérique, - une figure 2 est un schéma bloc d'un automate de séquencement selon l'invention, prévu pour assurer le contrôle d'un dispositif d'acquisition tel que celui de la figure 1, et - des figures 3 et 4 sont des schémas illustrant deux exemples différents de multiplexeurs à structure étagée avec un certain nombre d'entrées non câblées, auxquels s'applique l'invention. L'acquisition de plusieurs grandeurs analogiques distinctes par un système électronique de traitement numérique, se fait souvent, comme représenté à la figure 1, à l'aide d'un circuit d'interface comportant essentiellement: - un convertisseur analogique-numérique 1, - un multiplexeur analogique 2 à entrées multiples placé devant l'entrée du convertisseur analogique-numérique, et - un automate de séquencement 3 contrôlant les fonctionnements du multiplexeur analogique 2 et du convertisseur analogique-numérique 1. L'automate de séquencement 3 comporte en général un microcontrôleur 4 assurant la gestion des séquences d'acquisition des données, c'est-à- dire l'adressage du multiplexeur 2 afin de balayer ses entrées, et la détermination des instants de conversion du convertisseur analogiquenumérique 1. Ce microcontrôleur 4 est associé à une mémoire 5 assurant à la fois le stockage des données numériques en provenance du convertisseur analogique-numérique 1, le temps nécessaire à leur exploitation par un système électronique de traitement numérique utilisateur 6, et le stockage du programme de gestion du microcontrôleur 4. Ce type d'architecture pour un dispositif d'acquisition de plusieurs grandeurs analogiques distinctes permet de minimiser le matériel et plus particulièrement le nombre de convertisseurs analogique- numérique. Grâce à lui, il est possible de mesurer certaines erreurs systématiques ou lentement variables de la chaîne analogique par l'acquisition périodique de grandeurs connues. Il est couramment utilisé dans des contextes différents avec une cartographie changeante pour les entrées effectivement câblées du multiplexeur. Chaque cas impliquait une adaptation particulière de la structure logique de l'automate de séquencement pour s'adapter à la cartographie des entrées du multiplexeur si l'on voulait éviter un balayage inutile des entrées non câblées du multiplexeur. En effet, jusqu'alors, I'adaptation au contexte à partir du seul programme de gestion du microcontrôleur 4 conduisait à un programme de gestion volumineux réclamant une mémoire 5 de capacité prohibitive. On propose ici un automate de séquencement, pour les mesures successives de plusieurs grandeurs distinctes, par l'intermédiaire de multiplexeurs pouvant avoir une grande variété de cartographies pour leurs entrées effectivement câblées, tout en restant pilotable à l'aide d'un programme compact ne nécessitant qu'un espace mémoire restreint. Cet automate prend en compte le fait que l'ordre d'acquisition des grandeurs distinctes est souvent invariable et s'obtient souvent par un balayage monotone des entrées de mesure au moyen d'un compteur. Il prend également en compte le fait que les multiplexeurs sont constitués, dans la majorité des cas, par un ensemble de commutateurs connectés entre eux selon une disposition étagée, cette disposition étagée permettant de réduire le nombre global de commutateurs à nombre égal d'entrées. Il comporte, de la manière habituelle, un compteur global 10 pour l'adressage de l'ensemble des entrées du multiplexeur 2, compteur global qui est obtenu par la mise en chaîne de compteurs élémentaires 11, 12, 13 adressant chacun l'un des étages de commutateurs du multiplexeur. Mais ce compteur global 10 a des caractéristiques spécifiques le rendant reconfigurable à volonté. Le compteur élémentaire 11 assurant l'adressage du premier étage de commutateurs du multiplexeur, celui de plus bas niveau qui est le plus proche des entrées du multiplexeur 2, est équipé d'un circuit commandable 14 de réglage de sa capacité ou longueur de cycle de comptage tandis que le ou les compteurs élémentaires 12 assurant I'adressage des étages intermédiaires de commutateurs sont doublés de circuits commandables 15 de shuntage. Ce compteur global 10 reconfigurable peut être réalisé en logique câblée ou, de manière plus habituelle, à partir d'un banc de registres mémoire et de circuits logiques permettant de manipuler leurs contenus, comme en trouve habituellement dans les microcontrôleurs. Il est associé, au sein de l'automate de séquencement, à un circuit 20 de contrôle de configuration. Le circuit 20 de contrôle de configuration du compteur global est commandé par un séquenceur 21. Ce dernier a un accès à la mémoire 5 dans laquelle il récupère des instructions de reconfiguration qui y sont stockées, et possède des moyens 22 pour interpréter des instructions de reconfiguration, intercalés devant le circuit 20 de contrôle de configuration. En plus de ces différents éléments, I'automate de séquencement 3 comporte aussi des moyens 23 de pilotage du convertisseur analogique- numérique 1 et un circuit d'horloge 24 délivrant des impulsions de comptage et de cadencement de la prise d'échantillons par le convertisseur analogique-numérique 1. Les instructions de reconfiguration utilisent un contexte dynamique et un codage binaire à longueur variable. Le contexte dynamique est défini par l'état établi ou non d'un mode de répétition ou de maintien de la capacité ou de la longueur du cycle de comptage du compteur élémentaire de plus bas niveau et par les états actif ou inactif des circuits de shuntage des compteurs élémentaires intermédiaires. Il est repéré dans le séquenceur 21, au niveau des moyens 22 d'interprétation des instructions de reconfiguration, à l'aide de bits d'information figurant dans un registre de contexte mis à jour au fur et à mesure des instructions de reconfiguration reçues, interprétées et exécutées. Il permet de sélectionner les instructions de reconfiguration applicables dans l'instant en fonction de la situation. Cette sélection diminue le nombre de confusions possibles entre les instructions de reconfiguration et permet de raccourcir les mots de codes qui leur sont attribués. Le codage binaire à longueur variable rassemble des mots de code d'activation ou d'inhibition du mode de répétition qui est désarmé par défaut, des mots de code de réglage de la capacité ou de la longueur du cycle de comptage du compteur élémentaire de plus bas niveau, des mots de code d'activation ou d'inhibition des circuits de shuntage des compteurs élémentaires intermédiaires, lesdits circuits de shuntage étant inactifs par défaut, et un mot de code de fin indiquant la fin d'un programme d'acquisition de mesures. Les mots de code les plus courts sont réservés aux instructions les plus fréquentes et ceux les plus longs aux instructions les moins utilisées. C'est ainsi que le mot de code le plus long est réservé à l'instruction de fin d'une suite d'instructions de reconfiguration. De plus, chaque fois que le contexte le permet, c'est-à-dire qu'il n'y a pas d'ambiguïté, un bit de début de mot de code identique au bit de fin du mot de code immédiatement précédent n'est pas répété mais reconstitué par le circuit d'interprétation des instructions de reconfiguration du circuit de pilotage. Cela permet de réduire encore la longueur d'une suite de mots de code à mémoriser. Pour un nombre de grandeurs analogiques distinctes à acquérir de quelques dizaines, une organisation pyramidale en trois étages de commutateurs cascades est amplement suffisante pour le multiplexeur 2. En effet, une telle organisation, avec un premier étage occupé par une rangée de multiplexeurs élémentaires à huit entrées redirigées vers une sortie unique, avec un deuxième étage moins peuplé, occupé par une rangée de multiplexeurs à seize entrées redirigées vers une unique sortie, et avec un troisième étage occupé par un multiplexeur élémentaire à seize entrées redirigées vers une unique sortie, il est possible d'accéder à 8x16x16 ou 2.048 grandeurs analogiques distinctes ce qui est considérablement plus élevé que les besoins envisageables, des limitations apparaissant bien avant en raison de la complexité croissante du câblage. On se limitera donc, dans les exemples donnés ultérieurement en regard des figures 3 et 4 à des multiplexeurs 2 organisés de cette façon, en trois étages 30, 31, 32 de commutateurs cascades, avec un premier étage de commutateurs de plus bas niveau, celui qui est au contact de ses entrées, constitué d'une rangée de multiplexeurs élémentaires à au plus huit entrées redirigées vers une unique sortie adressables par un mot binaire de trois bits, avec un deuxième étage de commutateurs constitués d'une rangée moins peuplée de multiplexeurs élémentaires à seize entrées redirigées vers une unique sortie adressables par un mot binaire à quatre bits et avec un troisième et dernier étages de commutateurs constitués d'un multiplexeur élémentaire à seize entrées redirigées vers une unique sortie adressable par un mot binaire à quatre bit. Bien entendu, ce n'est pas une limitation, le nombre d'étages de commutateurs cascades pouvant être modifié à la hausse comme à la baisse ainsi que le nombre des entrées des multiplexeurs élémentaires de chaque étage. Le balayage monotone de l'ensemble des entrées possibles de ce genre de multiplexeurs peut être obtenu avec un adressage au moyen d'un compteur global constitué d'une chaîne de trois compteurs élémentaires 11, 12, 13 qui délivrent, le premier 11, les trois bits nécessaires à l'adressage des commutateurs du premier étage, qui sont les plus proches des entrées du multiplexeur 2, le deuxième 12, les quatre bits nécessaires à l'adressages du deuxième étage de commutateurs et le troisième, les quatre bits nécessaires à l'adressage des commutateurs du troisième étage, qui sont les plus proches de la sortie du multiplexeur 2. On propose alors, pour restreindre le plus possible le balayage aux entrées effectivement utilisées du multiplexeur 2, d'utiliser pour compteur élémentaire 11 de plus bas niveau adressant l'étage 30 de commutateurs qui est le plus proche des entrées du multiplexeur, un compteur élémentaire 11 ayant une capacité de comptage réglable de 1, 2, 4 ou 8, et de doubler le deuxième compteur élémentaire 12 du niveau intermédiaire par un circuit commandable de shuntage 15. Avec cette composition, le compteur global d'adressage du multiplexeur peut prendre, sur commande, différentes configurations en fonction de la capacité de comptage 1, 2, 4, 8 choisie pour son compteur élémentaire 1 1 de premier niveau et de l'état actif ou passif du circuit commandable 15 de shuntage. La possibilité de réglage de la longueur du cycle de comptage du premier compteur élémentaire 11 permet de n'utiliser que une, deux ou quatre entrées de chacun des multiplexeurs élémentaires du premier étage du multiplexeur 2, la possibilité de n'utiliser qu'une entrée revenant à shunter purement et simplement le multiplexeur élémentaire concerné et à le remplacer par une simple connexion. La possibilité de shunter ou non le deuxième compteur élémentaire 12 permet de ne pas utiliser certains multiplexeurs élémentaires du deuxième étage du multiplexeur 2, ce qui revient purement et simplement à shunter ces multiplexeurs élémentaires du deuxième étage et à les remplacer par une connexion directe. Ces différentes configurations sont obtenues, comme indiqué précédemment, à l'aide d'instructions de reconfiguration faisant appel à un contexte dynamique. Le contexte dynamique est ici identifié par les valeurs prises par les deux bits d'un registre de contexte, I'un signalant l'état actif ou inactif d'un mode répétition, I'autre signalant l'état d'activation ou d'inhibition du circuit commandable 15 de shuntage du deuxième compteur élémentaire intermédiaire 1 2. Les mots de code binaires utilisés pour les instructions de reconfiguration sont ici: 0 pour une instruction de maintient de la configuration. Ce mot de code est utilisable uniquement lorsque le mode de répétition est armé. Le nombre de zéros indique dans ce cas, le nombre de fois o la répétition doit s'appliquer. 1i pour une instruction de fin de mode de répétition. Ce mot de code est utilisable uniquement lorsque le mode de répétition est armé car il sert à désarmer ce mode. Il met fin à une séquence de zéros indiquant un nombre de répétitions et doit être utilisé comme séparateur lorsque le mot de code suivant ne commence pas par la séquence 01. 01 pour une instruction de début de mode de répétition. Ce mot de code indique à la fois le début d'un mode de répétition et la répétition du dernier mot de code explicite. Lorsque le mode de répétition est armé, le mot de code suivant doit impérativement commencer par un 0, la séquence 1 1 étant interdite. Cette limitation fait que le mode de répétition ne doit être armé que si le nombre de répétitions d'un même ordre dépasse 2. Dans le cas contraire, on se contentera de répéter le mot de code à rejouer ce qui sera moins coûteux en bits de codage. Par défaut, au début d'une séquence de mots de code, le mode de répétition est inactif. 001 pour une instruction de réglage à 1 de la capacité de comptage du compteur élémentaire 1 1 de premier niveau. Ce mot de code indique une séquence de une mesure suivie d'une remise à zéro du compteur élémentaire 11 de premier niveau pour qu'il entame un nouveau cycle de comptage. Ce mot de code ne permet pas une sortie automatique du mode de répétition et doit être précédé du mot de code 1 s'il fait suite à une séquence de répétition o le mode de répétition a été activé. 011 pour une instruction de réglage à 2 de la capacité de comptage du compteur élémentaire 1 1 de premier niveau. Ce mot de code indique une séquence de deux mesures suivie d'une remise à zéro du compteur élémentaire 11 de premier niveau pour qu'il entame un nouveau cycle de comptage. Ce mot de code commençant par la séquence 01 peut mettre fin à un mode de répétition. Dans ce cas, le 0 de début de ce mot de code est aussi interprété comme le dernier 0 de la séquence de répétition. Cela permet une contraction de la séquence de mots de code. 0011 pour une instruction de réglage à 4 de la capacité de comptage du compteur élémentaire 1 1 de premier niveau. Ce mot de code indique une séquence de quatre mesures suivie d'une remise à zéro du compteur élémentaire 11 de premier niveau pour qu'il entame un nouveau cycle de comptage. Ce mot de code ne permet pas une sortie automatique du mode de répétition et doit être précédé du mot de code 1 s'il fait suite à une séquence de répétition o le mode de répétition a été activé. 0111 pour une instruction de réglage à 8 de la capacité de comptage du compteur élémentaire 11 de premier niveau. Ce mot de code indique une séquence de huit mesures suivie d'une remise à zéro du compteur élémentaire 11 de premier niveau pour qu'il entame un nouveau cycle de comptage. Ce mot de code commençant par la séquence 01 peut mettre fin à un mode de répétition. Dans ce cas, le 0 de début de ce mot de code est aussi interprété comme le dernier 0 de la séquence de répétition. Cela permet une contraction de la séquence des mots de code. 0001 pour une instruction de changement de l'état actif ou inactif du circuit commandable 15 de shuntage du compteur élémentaire 12 de deuxième niveau. Par défaut, au début d'une séquence, le circuit commandable 15 de shuntage du compteur élémentaire 12 de deuxième niveau est à l'état inactif. Lorsqu'il est rencontré pour la première fois, ce mot de code permet de shunter le compteur élémentaire 12 de deuxième niveau. Lorsqu'il a été exécuté, les impulsions de débordement ou de fin de cycle de comptage du compteur élémentaire 11 de premier niveau sont appliquées directement au compteur élémentaire 13 de troisième niveau. Accessoirement, elles servent aux remises à zéro des compteurs élémentaires 1 1, 12 de premier et de deuxième niveaux. 0000 pour une instruction de fin de séquence de mots de code. Ce mot de code est utilisable uniquement lorsque le mode de répétition n'est pas armé. Il indique la fin du programme d'acquisition des mesures. Il permet de terminer une séquence de codes avant d'atteindre la condition par défaut (rebouclage d'un pointeur d'instructions de configuration sur la valeur O et réinitialisation du registre de contexte). La mémoire 5 qui sert au stockage à court terme, des résultats numériques des acquisitions de grandeurs analogiques, le temps de leurs prises en compte par le système numérique d'exploitation utilisateur, et au stockage à long terme de la séquence des mots de code traduisant les instructions de reconfiguration correspondant à un balayage de l'ensemble des grandeurs analogique est une mémoire vive RAM. Pour un nombre de grandeurs distinctes à acquérir de quelques dizaines, comme c'est le cas des exemples qui vont être décrits, cette mémoire vive peut être organisée en mots binaires de seize bits et avoir une capacité de l'ordre de 128 mots de seize bits. Ces 128 mots sont divisés en deux groupes, un premier groupe de n mots réservé au stockage des échantillons numériques résultantdes acquisitions des grandeurs analogiques et un deuxième groupe de N-n mots réservé au stockage de la séquence d'instructions de reconfiguration personnalisant le balayage choisi pour en exclure les entrées du multiplexeur ne menant pas aux grandeurs analogiques recherchées. Si l'écriture des échantillons numériques des grandeurs analogiques acquises s'effectue dans la mémoire vive 5 dans l'ordre croissant des adresses à partir de l'adresse zéro, il est préférable de stocker la séquence d'instructions de reconfiguration dans l'ordre décroissant des adresses à partir de N. De cette façon, on s'assure que N-n mots sont disponibles pour personnaliser le balayage. Il est également préférable de mettre en place un processus de saturation automatique lors de l'acquisition d'échantillons numériques en provenance du convertisseur analogique-numérique de façon à interdire les mots binaires de valeurs hOOO ou hFFFF, ces derniers étant systématiquement remplacés par les valeurs hO001 ou hFFFE. Ce subterfuge permet de garder les deux codes libres pour signaler aux moyens 23 de pilotage du convertisseur analogique-numérique 1, un problème de conversion (code hFFFF) et un non rafraîchissement depuis la dernière lecture (code hOOOO). La figure 3 donne un exemple de cartographie des entrées réellement utilisées du multiplexeur 2 dans un premier contexte d'application. Celles-ci ne sont qu'au nombre de 71 alors qu'elles pourraient être au nombre de 2.048. L'adressage se fait, comme précédemment, à l'aide d'une chaîne de trois compteurs élémentaires 11, 12, 13, le premier 11 ayant une capacité de comptage de 8 et les deux autres 12 et 13 ayant une capacité de comptage de 16. Le premier étage 30 de commutateurs, le plus proche des entrées, comporte seulement une rangée de douze multiplexeurs élémentaires réellement câblés, certains 303, 304, 305, 309, 310, 311 ayant deux entrées, d'autres 301, 307 quatre entrées, d'autres enfin, 302, 306, 306, 312 huit entrées. Le deuxième étage 31 de commutateurs se réduit à un seul multiplexeur élémentaire câblé 315 à seize entrées. Ce multiplexeur élémentaire 315 rassemble les sorties d'un sous-ensemble de multiplexeurs élémentaires (301, 302, 303, 304, 305, 306) de différentes capacités en nombre d'entrées, du premier étage 30 et accède directement à un certain nombre d'entrées (27 à 36). Le troisième étage 32 de commutateurs se réduit également à un seul multiplexeur élémentaire câble 316 à seize entrées. Celui-ci rassemble la sortie du multiplexeur élémentaire 315 du deuxième étage 31 avec les sorties des multiplexeurs élémentaires restant (307, 308, 309, 310, 311, 312) du premier étage 30 qui ont aussi différentes capacités en nombre d'entrées, et accède directement à un certain nombre d'entrées (63 à 71) non desservies par les premier et deuxième étages 30 et 31 de commutateurs. La séquence de mots de code d'instruction de reconfiguration permettant de ne balayer que les entrées existantes du multiplexeur 2 représenté à la figure 3, ne nécessite que 63 bits pour sa programmation, soit seulement quatre mots de seize bits en mémoire 5. Elle se définit par la suite binaire: 011 0111 011 01 0111 001 01 00000000 1 0001 0011 0111 011 i 01011 001 01 0000000 Son effet est le suivant: Le premier mot de code reconnu dans la séquence est 0011 car le premier O est implicite. En effet le mode de répétition est désarmé en début de séquence ce qui supprime la possibilité des codes à un bit O et 1 et tous les autres mots de code commencent par un 0. On en profite pour sous-entendre ce O et réduire la longueur d'une séquence de mots de code. Ainsi, le mot de code à reconnaître en début de séquence comporte au moins deux bits dont un O en début. On fait donc l'hypothèse que le mot de code comporte au moins les deux digits 00. Ces deux digits ne correspondent à aucun code d'instruction licite. On en déduit que le mot de code doit être plus long. On s'intéresse alors au mot 001. Celui-ci comporte un 1, il doit alors être suivi d'un O comme tous les codes licites d'instruction renfermant un 1. Ce n'est pas le cas, donc le mot de code doit être plus long. On s'intéresse alors au mot de code 0011. Il s'agit du mot de code correspondant à une instruction de réglage à la valeur 4 de la longueur du cycle de comptage du premier compteur élémentaire 11. Ce cycle se déroule provoquant, d'une part, le balayage des entrées 1 à 4 du premier multiplexeur élémentaire 301 de la rangée du premier étage de commutateurs du multiplexeur 2 correspondant aux adresses générales:XXO 0000 0000 délivrées par le compteur global et d'autre part, I'incrémentation du deuxième compteur élémentaire 12. On remarque ici que l'on utilise l'absence de possibilité de confusion pour rendre implicites certains digits de la séquence de codes d'instruction, cela dans le but de diminuer la taille de la séquence et réduire la place qu'elle occupe en mémoire. Le deuxième mot de code reconnu est 0111. En effet, le mode de répétition étant désarmé, I'instruction a plus d'un digit. Comme précédemment, I'instruction comporte un 1 en deuxième position donc elle doit se terminer par un 1 précédent un 0. Il s'agit donc du code 0111 correspondant à une instruction de réglage à la valeur 8 du cycle de comptage du premier compteur élémentaire 11. Ce cycle se déroule provoquant le balayage des entrées 5 à 12 du deuxième multiplexeur élémentaire 302 de la rangée du premier étage de commutateurs du multiplexeur 2 correspondant aux adresses générales XXX 1000 0000 et une nouvelle incrémentation du deuxième compteur élémentaire 12. Le troisième mot de code reconnu est 011 pour les mêmes raisons que précédemment. Il correspond à une instruction de réglage à la valeur 2 du cycle de comptage du premier compteur 11. Ce cycle se déroule provoquant le balayage des entrées 13, 14 du troisième multiplexeur élémentaire 303 de la rangée du premier étage de commutateurs du multiplexeur 2 correspondant aux adresses générales XO0O 0100 0000 et une nouvelle incrémentation du deuxième compteur élémentaire 12. Le quatrième mot de code reconnu est 01 toujours pour les mêmes raisons que précédemment. Il correspond à un ordre d'activation du mode de répétition doublé d'une commande de répétition. La longueur du cycle de comptage du premier compteur élémentaire 11 reste fixée à la valeur 2. Ce cycle de comptage se déroule provoquant le balayage des entrées 15, 16 du quatrième multiplexeur élémentaire 304 de la rangée du premier étage de commutateurs du multiplexeur 2 - correspondant aux adresses générales XOO 1100 0000 et une nouvelle incrémentation du deuxième compteur élémentaire 12. Simultanément, le bit du registre de contexte correspondant au mode de répétition est armé. Le cinquième mot de code reconnu est 0 car les seuls mots de code licites en présence d'un mode de répétition armé sont des mots de code à un digit. Ce mot de code correspond au maintien de la configuration précédente. La longueur du cycle de comptage du premier compteur élémentaire 11 reste fixée à la valeur 2. Ce cycle de comptage se déroule à nouveau provoquant le balayage des entrées 17, 18 du cinquième multiplexeur élémentaire 305 de la rangée du premier étage de commutateurs du multiplexeur 2 correspondant aux adresses générales XOO 0010 0000. Le bit du registre de contexte correspondant au mode de répétition reste armé. Le sixième mot de code reconnu est 1 toujours parce que les seuls mots de code licites en présence d'un mode de répétition armé sont des mots de code à un digit. Ce mot de code correspond à une instruction d'arrêt du mode de répétition. Il provoque le changement d'état du bit du registre de contexte correspondant au mode de répétition qui prend la valeur désarmée. L'exécution de cette instruction est immédiatement suivie de la prise en compte du mot de code suivant, avant même l'adressage d'une autre entrée du multiplexeur 2. Le septième mot de code reconnu est 0111. En effet, on se trouve dans un contexte de mode de répétition désarmé qui implique que les mots de codes licite ont plus de un digit. Comme le premier digit rencontré a la valeur 1, le mot de code recherché doit se terminer par un i précédent un O. Le mot de code recherché se termine donc par 11. Il s'agit là d'un mot de code incomplet car il n'y a pas de code licite d'instruction de ce type. Le début du mot de code doit être recherché en amont. En amont, on trouve un autre 1. Le mot de code recherché se termine donc par 111. On retombe sur le même problème que précédemment car il n'y a pas de mot de code licite d'instruction de ce type. il s'agit encore d'un mot de code incomplet qui doit être complété en amont. En amont on trouve un 0, ce qui amène à tester le chiffre 0111. Celui-ci correspond à un mot de code licite et l'instruction correspondante de réglage à la valeur 8 du cycle de comptage du premier compteur élémentaire 11 est exécutée. Elle est suivie du déroulement du cycle de comptage du premier compteur élémentaire et du balayage des entrées 19 à 26 du sixième multiplexeur élémentaire 306 de la rangée du premier étage de commutateurs du multiplexeur 2 correspondant aux adresses générales XXX 1010 0000 et une nouvelle incrémentation du deuxième compteur élémentaire 1 2. L'absence de possibilité de confusion a permis de ne pas répéter dans la séquence d'instructions les deux premiers digits du septième mot de code qui étaient identiques aux deux derniers digits qui les précédaient. Cela concourt à réduire encore la longueur de la séquence d'instructions toujours dans le but d'économiser de la place en mémoire 5. Dans la suite binaire correspondant à la séquence d'instructions qui a été donnée précédemment, les bits non répétés ont été repérés par une écriture plus grosse et en gras. Le huitième mot de code reconnu est 001. En effet, le mode de répétition étant désarmé, le mot de code recherché a plus de un digit. Il a nécessairement plus de deux digits car le mot de code 00 n'est pas licite. Le mot de code recherché comporte donc nécessairement les digits 001. Puisqu'il comporte un chiffre 1, il doit être suivi d'un 0. C'est le cas. Donc le mot de code recherché est 001. Celui-ci correspond à une instruction de réglage à la valeur 1 du cycle de comptage du premier compteur élémentaire 11. L'exécution de cette instruction conduit à maintenir à zéro le premier compteur élémentaire 11 tout en envoyant une impulsion d'incrémentation au deuxième compteur élémentaire 12. Il en résulte le balayage de l'entrée 27 du multiplexeur 2 dont le branchement ne passe par aucun commutateur du premier étage 30 mais uniquement par des commutateurs des deuxième et troisième étages 31 et 32. Cette entrée 27 correspond aux adresses générales XXX 0110 0000. Le neuvième mot de code reconnu est 01. Il correspond à une instruction d'activation du mode de répétition doublée d'une commande de répétition. Il en résulte un balayage de l'entrée 28 du multiplexeur 2 qui bénéficie d'un branchement analogue à l'entrée 27. Les huit mots de code suivants reconnus, les dixième au dix- septième, sont 0. ils sont tirés de la suite de huit 0 rencontrée et correspondent à la même instruction de maintien de la configuration précédente. Ils entraînent le balayage des entrées 29 à 36 du multiplexeur 2 qui bénéficient de branchements analogues à celui de l'entrée 27. Ces entrées 29 à 36 ainsi que l'entrée 27 ont pour adresses générales XXX 1110 0000 à XXX 1 1 1 1 0000. La fin de l'exécution de I'instruction de maintien correspondant au dix-septième mot de code provoque l'incrémentation naturelle du troisième compteur élémentaire 13. Le dix-huitième mot de code reconnu est 1. Il correspond à la sortie du mode de répétition. Le dix-neuvième mot de code reconnu est 0001. Il correspond à une commande d'activation du circuit de shuntage 15 du deuxième compteur élémentaire 12. L'exécution de cette commande entraîne accessoirement les remises à zéro des premier et deuxième compteurs élémentaires 11, 12. Le vingtième mot de code reconnu est 0011. Il correspond à une instruction de réglage à la valeur 4 de la longueur du cycle de comptage du premier compteur élémentaire 11. Ce cycle se déroule provoquant le balayage des entrées 37 à 40 du septième multiplexeur élémentaire 307 de la rangée du premier étage 30 de commutateurs du multiplexeur 2 correspondant aux adresses générales XXO 0000 1000 et une nouvelle incrémentation du troisième compteur élémentaire 13 puisque le circuit de shuntage 15 est actif. Le vingt-et-unième mot de code reconnu est 0111. Il correspond à une instruction de réglage à la valeur 8 de la longueur du cycle de comptage du premier compteur élémentaire 11. Ce cycle se déroule provoquant le balayage des entrées 41 à 48 du huitième multiplexeur élémentaire 308 de la rangée du premier étage 30 de commutateurs du multiplexeur 2 correspondant aux adresses générales XXX 0000 0100 et une nouvelle incrémentation du troisième compteur élémentaire 13 puisque le circuit de shuntage 15 est actif. Le vingt-deuxième mot de code reconnu est 011. Il s'agit du mot de code correspondant à une instruction de réglage à la valeur 2 de la longueur du cycle de comptage du premier compteur élémentaire 11. Ce cycle de comptage se déroule provoquant le balayage des entrées 49 et 50 du neuvième multiplexeur élémentaire 309 de la rangée du premier étage de commutateurs du multiplexeur 2 correspondant aux adresses générales:XOO 0000 1100 délivrées par le compteur global et l'incrémentation du troisième compteur élémentaire 13 puisque le circuit de shuntage 1 5 est toujours actif. Le vingt-troisième mot de code reconnu est 01. Il correspond à un ordre d'activation du mode de répétition doublé d'une commande de répétition. La longueur du cycle de comptage du premier compteur élémentaire 11 reste fixée à la valeur 2. Ce cycle de comptage se déroule provoquant le balayage des entrées 51 et 52 du dixième multiplexeur élémentaire 310 de la rangée du premier étage de commutateurs du multiplexeur 2 correspondant aux adresses générales XO0O 0000 0010 et une incrémentation du troisième compteur élémentaire 13. En outre, le bit du registre de contexte correspondant au mode de répétition est armé. Le vingt-quatrième mot de code reconnu est 0. Il correspond à une instruction de répétition. La longueur du cycle de comptage du premier compteur élémentaire 11 reste fixée à la valeur 2. Ce cycle de comptage se déroule provoquant le balayage des entrées 53 et 54 du onzième multiplexeur élémentaire 311 de la rangée du premier étage de commutateurs du multiplexeur 2 correspondant aux adresses générales XO0O 0000 1010 et une nouvelle incrémentation du troisième compteur élémentaire 13. Le vingt-cinquième mot de code reconnu est 1. Il correspond à une instruction de fin de mode de répétition. Il provoque le changement d'état du bit du registre de contexte correspondant au mode de répétition qui prend la valeur désarmée. L'exécution de cette instruction est immédiatement suivie de la prise en compte du mot de code suivant, avant même l'adressage d'une autre entrée du multiplexeur 2. Le vingt-sixième mot de code reconnu est 0111. Cette reconnaissance résulte d'une analyse identique à celle menée pour le septième mot de code, qui conduit à compléter le mot binaire examiné par les deux derniers digits 01 des mots de code précédent qui n'ont pas été répétés par souci de réduction de la longueur d'une séquence d'instructions. Il s'agit d'une instruction de réglage à la valeur 8 du cycle de comptage du premier compteur élémentaire 11. Elle est suivie du déroulement du cycle de comptage du premier compteur élémentaire et du balayage des entrées 55 à 62 du douzième multiplexeur élémentaire 312 de la rangée du premier étage de commutateurs du multiplexeur 2 correspondant aux adresses générales XXX 0000 1110 et une nouvelle incrémentation du troisième compteur élémentaire 13 puisque le circuit de shuntage 15 est encore actif. Le vingt-septième mot de code reconnu est 001. Il correspond à une instruction de réglage à la valeur 1 du cycle de comptage du premier compteur élémentaire 11. L'exécution de cette instruction conduit à maintenir à zéro le premier compteur élémentaire 11 tout en envoyant une impulsion d'incrémentation au troisième compteur élémentaire 13. Il en résulte le balayage de l'entrée 63 du multiplexeur 2 dont le branchement ne passe par aucun commutateur du premier ou du second étage 30 ou 31 mais uniquement par des commutateurs du troisième étage 32. Cette entrée 63 correspond aux adresses générales XXX XXXX 1110. Le vingt-huitième mot de code reconnu est 01. Il correspond à un ordre d'activation du mode de répétition doublé d'une commande de répétition. La longueur du cycle de comptage du premier compteur élémentaire 11 reste fixée à la valeur 1. L'exécution de cet ordre d'activation conduit à maintenir à zéro le premier compteur élémentaire 11 tout en envoyant une impulsion d'incrémentation au troisième compteur élémentaire 13 et en armant le bit du registre de contexte correspondant au mode de répétition. Il en résulte le balayage de l'entrée 64 du multiplexeur 2 dont le branchement ne passe par aucun commutateur du premier ou du second étage 30 ou 31 mais uniquement par des commutateurs du troisième étage 32. Cette entrée 64 correspond aux adresses générales XXX XXXX 0001. Les sept mots de code suivants reconnus, les vingt-neuvième au trentecinquième, sont 0. ils sont tirés de la suite des derniers sept 0 rencontrée et correspondent à la même instruction de maintien de la configuration précédente. Ils entraînent le balayage des entrées 65 à 71 du multiplexeur 2 qui bénéficient de branchements analogues à ceux des entrées 63, 64. Elles ont pour adresses générales XXX XXXX 1001 à XXX XXXX 1111. La fin du balayage est provoquée de manière implicite par le débordement de la chaîne des compteurs élémentaires 11, 12, 13 qui intervient après la scrutation de la dernière entrée numérotée 71. La figure 4 donne un autre exemple de cartographie des entrées réellement utilisées du multiplexeur 2 dans un deuxième contexte d'application. Dans ce deuxième contexte d'application, les entrées réellement utilisées sont au nombre de 107. Le multiplexeur présente toujours trois étages 30, 31, 32 de commutateurs adressés par une chaîne de trois compteurs élémentaires 11, 12, 13, le premier 11 pouvant avoir une capacité de comptage de 8 et les deux autres 12 et 13 ayant une capacité de comptage de 16 permettant un adressage théorique de 2048 entrées. Le premier étage 30 de commutateurs, le plus proche des entrées, comporte seulement une rangée de seize multiplexeurs élémentaires réellement câblés, certains 323, 324, 325, 326, 327, 332, 333, 334, 335 ayant quatre entrées et d'autres 320, 321, 322, 328, 329, 330, 331 huit entrées. Le deuxième étage 31 de commutateurs se réduit à un seul multiplexeur élémentaire câblé 340 à seize entrées. Ce multiplexeur élémentaire 340 rassemble les sorties d'un sous-ensemble de multiplexeurs élémentaires (320, 321, 322, 323, 324, 325, 326, 327) de différentes capacités en nombre d'entrées, du premier étage 30 et accède directement à un certain nombre d'entrées (45 à 52) non desservies par le premier étage de commutateurs. Le troisième étage 32 de commutateurs se réduit également à un seul multiplexeur élémentaire câblé 341 à seize entrées. Celui-ci rassemble la sortie du multiplexeur élémentaire 340 du deuxième étage 31 avec les sorties des multiplexeurs élémentaires restant (328, 329, 330, 331, 332, 333, 334, 335) du premier étage 30 qui ont aussi différentes capacité en nombre d'entrées, et accède directement à un certain nombre d'entrées (101 à 107) non desservies par les premier et deuxième étages 30 et 31 de commutateurs. La séquence de codes d'instruction de reconfiguration permettant de ne balayer que les entrées existantes du multiplexeur 2 représenté à la figure 4, ne nécessite que 60 bits pour sa programmation, soit seulement quatre mots de seize bits en mémoire 5. Elle se définit par la suite binaire: 111 o0 1 001 01 000 1 001 01 000000 1 0001 0111 01 0 1 0011 Or0 1 001 01 Son effet peut être étudié, comme celui de la séquence de codes d'instruction précédente utilisée pour le balayage des entrées existantes du multiplexeur représenté à la figure 3, en examinant dans le détail, les conséquences sur l'adressage global de chacune des instructions se succédant dans la séquence. Une telle étude ne pose pas plus de difficultés que dans le cas précédent. Comme elle est relativement longue, elle ne sera pas reconduite mais simplement résumée par un tableau montrant à la fois l'évolution, en décimal, des états des trois étages de compteurs élémentaires assurant de l'adressage global du multiplexeur représenté à la figure 4 et les entrées adressées, en fonction des instructions exécutées au fur et à mesure de leur identification dans la suite binaire. Séquence de codes Compteur global Entrées 1 o étage 2 étage 3 étage 111 (le premier 0 est implicite)0.. 7 0 0 1 - 8 01 (mode de répétition armé) 0...7 1 0 9 - 16 0 0...7 2 0 17 - 24 10011 01 000 0...3 3...7 0 25- 44 1001 01 000000 0 8...15 0 45- 52 1000101110100 0...7 0 1...4 53-84 10011 01 00 0...3 0 5...8 85- 1001 01 00000 0 0 9...15 101 - 107 (fin implicite de séquence) Les dispositifs d'acquisition de données qui viennent d'être décrits sont avantageusement réalisés sous la forme de circuits intégrés ou de parties de circuits intégrés, toutes les fonctions d'adressage, de séquencement ou de pilotage étant obtenues à partir de combinaisons de cellules de circuits logiques câblés et/ou de cellules de circuits logiques séquentiels selon la technique habituelle de conception des circuits intégrés. REV E N DI CATIO N S 1. Procédé d'adressage séquentiel des entrées d'un multiplexeur (2) qui comporte plusieurs étages (30, 31, 32) de commutateurs depuis ses entrées jusqu'à sa sortie et qui est adressé au niveau de chaque étage de commutateurs par un compteur élémentaire (11, 12 ou 13) pourvu d'une entrée de comptage, d'une entrée de réinitialisation, de sorties de comptage contrôlant les commutateurs de l'étage (30, 31 ou 32) considéré et d'une sortie de débordement, et chaîné aux compteurs élémentaires des étages inférieurs de commutateurs par raccordement de son entrée de comptage à la sortie de débordement du compteur élémentaire de l'étage inférieur pour constituer un compteur global d'adressage, ledit procédé étant caractérisé en ce qu'il consiste: - à utiliser, pour l'adressage de l'étage (30) de commutateurs de plus bas niveau le plus proche des entrées du multiplexeur (2), un compteur élémentaire (11, 14) à capacité ou longueur de cycle de comptage réglable sur commande, - à prévoir des circuits commandables (15) de shuntage des compteurs élémentaires (12) des étages (31) de commutateurs intermédiaires, - à engendrer périodiquement un ordre de comptage pour l'entrée de comptage du compteur élémentaire (11) de l'étage de commutateurs de plus bas niveau pour lui faire décrire des cycles successifs de comptage, et - à ajuster la configuration du compteur global d'adressage, au départ de chacun des cycles de comptage du compteur élémentaire (11) de l'étage de commutateurs de plus bas niveau, en jouant sur la longueur du cycle de comptage à venir de ce compteur élémentaire (11, 14) de l'étage de commutateurs plus bas niveau ainsi que sur les circuits de shuntage (15) en activité des compteurs élémentaires des étages de commutateurs intermédiaires. 2. Procédé selon la revendication 1, caractérisé en ce que les reconfigurations successives du compteur global (11, 12, 13) d'adressage du multiplexeur (2) intervenant au cours d'une séquence de balayage des entrées du multiplexeur, sont définies à l'aide d'une suite d'instructions écrites dans un langage binaire de reconfiguration comportant des mots de code de réglage de la longueur du cycle de comptage du compteur élémentaire (11, 14) assurant l'adressage de l'étage (30) de commutateurs de plus bas niveau et des mots de code d'activation ou d'inhibition des circuits commandables de shuntage (15) des compteurs élémentaires (12) assurant l'adressage des étages (31) de commutateurs intermédiaires. 3. Procédé selon la revendication 2, caractérisé en ce que le langage de reconfiguration du compteur global (11, 12, 13) d'adressage du multiplexeur (2) comporte également des mots de code d'activation ou d'inhibition d'un mode de répétition ou de maintien de la longueur du cycle de comptage du compteur élémentaire (11, 14) assurant I'adressage de l'étage (30) de commutateurs de plus bas niveau et un mot de code de répétition uniquement valable lorsque le mode de répétition est actif. 4. Procédé selon la revendication 2, caractérisé en ce que le langage de reconfiguration du compteur global (11, 12, 13) d'adressage du multiplexeur (2) comporte un mot de code de fin indiquant la fin d'une suite d'instructions de configuration 5. Procédé selon la revendication 2, caractérisé en ce que les différents mots de code du langage de reconfiguration du compteur global (11, 12, 13) d'adressage du multiplexeur (2) sont des mots de code binaires de longueurs variables, les mots de code les plus fréquemment utilisés ayant les longueurs les plus courtes. 6. Procédé selon la revendication 3, caractérisé en ce que les différents mots de code binaire du langage de reconfiguration du compteur global (11, 12, 13) d'adressage du multiplexeur (2) commencent tous par un 0 à l'exception du mot de code d'inhibition d'un mode de répétition. 7. Procédé selon la revendication 3, caractérisé en ce que le mot de code de répétition dans le langage de reconfiguration du compteur global (11, 12, 13) d'adressage du multiplexeur (2) est le 0 logique. 8. Procédé selon la revendication 3, caractérisé en ce que le mot de code d'inhibition du mode de répétition dans le langage de reconfiguration du compteur global (11, 12, 13) d'adressage du multiplexeur (2) est le 1 logique. 9. Procédé selon la revendication 3, caractérisé en ce que le mot de code d'activation du mode de répétition dans le langage de reconfiguration du compteur global (11, 12, 13) d'adressage du multiplexeur (2) est le 01 binaire. 10. Procédé selon la revendication 3, appliqué à un multiplexeur (2) à trois étages (30, 31, 32) de commutateurs, caractérisé en ce que les mots de code d'activation et d'inhibition du circuit commandable (15) de shuntage du compteur élémentaire (12) adressant le deuxième étage (31) de commutateurs dans le langage de reconfiguration du compteur global (11, 12, 13) d'adressage du multiplexeur (2) sont confondus et exprimés par le mot binaire à quatre bits 0001, ce mot binaire signifiant un changement de l'état actif ou inactif du circuit de shuntage (15) du compteur élémentaire (12) * adressant le deuxième étage (31) de commutateurs. 11. Procédé selon la revendication 4, caractérisé en ce que le mot de code de fin dans le langage de reconfiguration du compteur global (11, 12, 13)d'adressage du multiplexeur (2) est une suite de 0 binaires. 12. Dispositif d'adressage pour un multiplexeur (2) ayant une architecture étagée avec plusieurs étages (30, 31, 32) de commutateurs depuis ses entrée jusqu'à sa sortie, comportant un compteur global (10) constitué d'un enchaînement de compteurs élémentaires (11, 12, 13) adressant chacun un étage (30, 31, 32) de commutateurs du multiplexeur (2), caractérisé en ce qu'il comporte un compteur global (10) avec un compteur élémentaire (11) à capacité de comptage réglable sur commande pour l'adressage de l'étage (30) de commutateurs de plus bas niveau le plus proche des entrées du multiplexeur (2) et avec des circuits commandables (15) de shuntage de ses compteurs élémentaires (12) adressant les étages (31)de commutateurs intermédiaires, et un automate (20, 21, 22) déroulant une séquence de commandes de reconfiguration du compteur au cours de l'accomplissement de son cycle de comptage.