Brevet FR2790892A1 — publié le 20000915

La présente invention concerne un procédé de contrôle de la synchronisation dans un réseau de communication de paquets de données comportant au moins deux bus de communication série (D, E) reliés entre eux par un pont et définissant chacun des cycles temporels successifs ayant chacun une durée propre audit bus considéré, ledit procédé comportant les étapes suivantes: - détection d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication série, transmission d'une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. On connaît des réseaux de communication qui sont formés de plusieurs bus de communication série conformes à la norme IEEE 1394. Ces bus sont organisés en réseau, c'est-à-dire qu'ils sont reliés entre eux par des équipements d'interconnexion que l'on nomme des "ponts" ("bridges" en terminologie anglo-saxonne). Les ponts reliant des bus de communication série font plus particulièrement l'objet de la norme P1394.1 qui est en cours de discussion. Un pont est un équipement constitué de deux "portals" qui permet de relier entre eux deux bus 1394. Un "portai" est un ensemble de ports 1394 appartenant au même bus 1394. Le réseau de bus forme ainsi une structure hiérarchisée en arbre dans laquelle l'un des bus est considéré comme le bus supérieur appelé bus "racine" à partir duquel s'étendent les différents autres bus constituant les ramifications de la structure hiérarchisée en arbre. Chaque bus de communication série d'un tel réseau relie différents périphériques entre eux tels que des imprimantes, ordinateurs, serveurs, scanners, magnétoscopes, décodeurs (connus en terminologie anglo- saxonne sous le terme de "set top box"), téléviseurs, caméras numériques, caméscopes, appareils photographiques numériques... Ces périphériques sont généralement appelés noeuds. Sur chaque bus de communication série du réseau, chaque périphérique ou noeud comporte une horloge interne à partir de laquelle sont générées des impulsions dites d'horloge à une fréquence dite d'horloge, par exemple égale à 24,576 MHz. Sur chaque bus de communication série du réseau, I'un des noeuds est appelé "Maître de cycle" ("Cycle Master" en terminologie anglo- saxonne) et le noeud "Maître de cycle" du bus "racine" est appelé "Maître de cycle du réseau" ("Net Cycle Master" en terminologie anglo-saxonne). En outre, tous les noeuds "Maîtres de cycle" du réseau présentent une caractéristique qui leur est propre, puisqu'elle dépend de la fréquence de leur horloge interne, à partir de laquelle est définie la durée d'une "période de référence" ou "cycle". La durée du cycle notée T est égale à un nombre entier ninit d'impulsions d'horloge commun ou non à tous les bus et qui est multiplié par l'inverse de la fréquence de l'horloge interne propre au noeud "Maître de cycle". La durée du cycle T est ainsi par exemple égale à 125 microsecondes. Lorsque deux bus de communication série sont reliés par un pont, le "Maître de cycle" de l'un des bus doit synchroniser ses cycles par rapport aux cycles générés par le "Maître de cycle" du bus adjacent. Le noeud "Maître de cycle du réseau" va alors générer sur le bus, toutes les 125 microsecondes, un signal appelé "début de cycle" ("cycle start" en terminologie anglo-saxonne). Ce signal destiné aux autres noeuds du bus les prévient qu'ils peuvent émettre leur paquet de données isochrone associé à chaque cycle du bus considéré, à destination de l'un ou de plusieurs des autres bus qui sont reliés audit bus considéré respectivement par un ou plusieurs ponts. Par ailleurs, les spécifications de la norme 1394 indiquent que la fréquence d'horloge interne d'un périphérique 1394 doit être de 24,576 MHz +/- ppm ce qui autorise, au maximum, un écart de 2 cycles d'horloge interne tous les 3 cycles du bus entre deux périphériques 1394. L'écart maximal est en effet obtenu lorsque la fréquence d'horloge interne de l'un des périphériques est de 24,576 MHz + 100 ppm et l'autre fréquence de l'autre périphérique est de 24,576 MHz - 100 ppm. Par exemple, la fréquence de l'horloge interne propre au "Maître de cycle du réseau" noté CMA a une valeur de 24,576 MHz + 100 ppm, alors que celle de l'horloge interne propre au "Maître de cycle" CMB d'un bus de niveau inférieur qui est directement relié au bus de niveau supérieur par un pont a une valeur de 24,576 MHz - 50 ppm. Les réseaux de communication formés de bus de communication série permettent la transmission de paquets synchronisée à partir des cycles des bus considérés. Les bus sont par exemple utilisés pour transmettre des paquets de données en temps réel du type audio/vidéo. Ainsi, lorsque l'on prend les deux "Maîtres de cycle" précédemment mentionnés, notés CMA et CMB, avec leurs valeurs respectives de fréquences d'horloge, à savoir 24,576 MHz + 100 ppm et 24,576 MHz - 50 ppm, les durées des cycles calculées pour chacun desdits "Maîtres de cycle", notées respectivement TA et TB, sont différentes du fait des fréquences différentes des horloges internes propres à ces "Maîtres de cycle". La figure 1 illustre d'ailleurs ce phénomène et montre, sur deux axes superposés, pour un même nombre entier niit tel que TA = ninit/lFA et TB = ninit/FB, o F désigne la fréquence d'horloge du "Maître de cycle" considéré, un cycle de durée TB supérieur au cycle TA. Sur cette figure, on a représenté au-dessus des deux premiers cycles du bus les numéros de deux paquets de données identifiés par les numéros 1 et 2. On notera également que le cas représenté sur la figure 1 est très peu probable dans la réalité puisqu'il envisage un déphasage nul à l'origine de chacun des premiers cycles des deux bus. Toutefois, la comparaison de ces deux axes fait apparaître une dérive relative des débuts de chaque cycle qui correspond en fait à une évolution du déphasage (nul à l'origine des temps sur la figure) au cours du temps entre les cycles considérés. Par ailleurs, deux flèches ont été représentées entre les deux axes pour indiquer le retard avec lequel les paquets de données notés 1 et 2 sont transmis sur le bus B après avoir traversé le pont reliant les bus A et B entre eux. On estime en effet que le retard représenté ici équivaut à deux cycles et s'explique par le temps nécessaire au traitement des paquets dans le pont avant leur transmission sur le bus B. Ainsi, compte tenu de la dérive temporelle relative constatée entre les cycles respectifs des bus A et B, au bout d'un certain nombre de cycles, un paquet de données émanant du bus A ne sera pas transmis au bus B. La non-transmission de ce paquet de données risque donc d'être très préjudiciable pour des données en temps réel du type audio et/ou vidéo. En effet, avec des données par exemple de type vidéo, il est très important de bien transmettre tous les paquets de données vidéo afin de ne pas dégrader l'image vidéo obtenue à partir des paquets transmis. D'une manière générale, si l'on constate que la durée TA est inférieure à TB, alors un paquet de données sera perdu au bout d'un certain nombre de cycles, ce qui signifie que l'on aura perdu un cycle et si, au contraire, TA est supérieure à TB, alors aucun paquet de données ne sera transmis pendant l'un des cycles et l'on aura donc un cycle vide de toute signification, entraînant, par là même, une perte de synchronisation dans le traitement des données en temps réel du type audio et/ou vidéo. La détection d'une dérive relative entre les cycles qui sera ultérieurement responsable d'un cycle perdu ou en trop est effectuée dans chaque pont, pour un cycle donné, en comptant simultanément, à l'aide de registres les nombres d'impulsions générées par les horloges des deux bus considérés et par exemple en comparant ces deux nombres entre eux à intervalle de temps régulier. Pour remédier au problème de la dérive, la norme P13941 prévoit, dès qu'une dérive est détectée au niveau du pont, d'envoyer au "Maître de cycle" CMB un message de transmission d'une commande de modification en conséquence du nombre entier ninit d'impulsions d'horloge, pour faire coïncider les durées de cycle TA et TB. Il convient de noter que cette resynchronisation n'est effectuée que deux bus par deux bus. A titre d'exemple, le réseau du type de celui représenté à la figure 2, comporte les bus de communication série notés A, B, C, D et E qui sont reliés entre eux deux à deux par un pont: les bus A et B, B et C, C et D, D et E sont respectivement reliés entre eux par les pont P1, P2, P3 et P4. Par ailleurs, les bus A, B, C, D et E comportent chacun un "maître de cycle" noté respectivement CMA, CMB, CMc, CMD et CME. En détectant les dérives entre chaque paire de bus reliés par un pont, la Demanderesse a effectué les constatations suivantes: un cycle sera de trop tous les quatre cycles entre les bus notés A et B, un cycle sera perdu tous les huit cycles entre les bus notés B et C, aucune dérive n'est détectée entre les cycles des bus notés C et D et un cycle sera perdu tous les huit cycles entre les bus notés D et E. De ce fait, en se conformant à la norme visée ci-dessus, la Demanderesse s'est aperçue que plusieurs messages de modification à exécuter risquent de parvenir au même "Maître de cycle" d'un bus inférieur du réseau. Par exemple, le "Maître de cycle" CMB du bus B recevra une commande de synchronisation de modification de la durée de son cycle lui indiquant d'augmenter le comptage du nombre d'impulsions générées par son horloge d'une unité, environ une fois tous les quatre cycles. Le "Maître de cycle" CMc du bus C recevra deux commandes de modification de la durée de son cycle l'une correspondant à la propagation de la commande précédemment mentionnée et reçue par le "Maître de cycle" du bus B, I'autre correspondant à une commande de modification de la durée de son cycle lui indiquant d'augmenter le nombre d'impulsions générées par son horloge d'une unité afin de compenser la dérive détectée entre les cycles des bus B et C. En effet, l'émission des commandes de synchronisation pour avancer ("go-fast" en terminologie anglo-saxonne) ou retarder ("go-slow" en terminologie anglo-saxonne) le début du cycle suivant est effectuée par le portal du pont qui a détecté la dérive par rapport au bus adjacent. Ce portal est aussi appelé portal esclave ("Slave Portal" en terminologie anglo-saxonne) ou encore Maître d'horloge ("Clock Master" en terminologie anglo-saxonne). Le temps de réaction, au niveau du bus sur lequel arrivent plusieurs messages de modification, entre le moment o les messages sont reçus par le "Maître de cycle" concerné et le moment o ils sont traités, augmente avec le nombre de messages à traiter et donc avec le niveau décroissant du bus dans la hiérarchie du réseau. Ainsi tous les bus du réseau ne bénéficient pas de la même stabilité temporelle du fait de leur hiérarchie. En outre, il se peut que des messages soient contradictoires et rien n'est prévu pour vérifier ce point. Par ailleurs, plus le nombre de messages de synchronisation est élevé plus la bande passante du bus est réduite. Ainsi, les bus des niveaux inférieurs ont moins de bande passante disponible pour la transmission des données que ceux des bus de niveaux supérieurs. L'exagération du phénomène aux niveaux inférieurs du réseau peut aboutir à l'échec de la synchronisation des cycles des différents bus et donc probablement à la perte de données. La présente invention vise ainsi à remédier à au moins un des problèmes susvisés en proposant un procédé de contrôle de la synchronisation dans un réseau de communication de paquets de données comportant au moins deux bus de communication série reliés entre eux par un pont et définissant chacun des cycles temporels successifs ayant chacun une durée propre audit bus considéré, ledit procédé comportant les étapes suivantes: - détection d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication série, - transmission d'une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série, caractérisé en ce que ledit procédé comporte au moins une phase de temporisation avant au moins l'une des étapes précédentes. Ainsi, l'invention prévoit d'attendre, durant une phase de temporisation, avant d'entreprendre une action, soit de détection d'une dérive, soit de transmission d'une commande de synchronisation lorsqu'une telle action est nécessitée par les circonstances. On entend par commande de synchronisation une commande de modification de la durée du cycle de l'un des bus de communication série. Ceci permet aux dérives qui ont lieu pendant cette phase de se compenser entre elles de manière "naturelle" ou bien de s'additionner sans entreprendre à chaque cycle une ou plusieurs actions qui ne seraient pas indispensables. On laisse ainsi les dérives évoluer naturellement pendant une durée qui peut être dictée par les résultats antérieurs et/ou par d'autres raisons liées au pont considéré. Selon une caractéristique, la phase de temporisation a une durée qui s'étend sur plusieurs cycles. Selon un premier mode de réalisation de l'invention, la phase de temporisation débute après l'étape de détection d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication série. Ainsi, au lieu de transmettre une commande de modification de la durée du cycle de l'un des deux bus de communication série dès qu'une dérive relative non nulle est détectée entre les cycles respectifs desdits bus, I'invention prévoit d'attendre avant d'entreprendre toute transmission de commande de modification. Ceci permet, dès qu'une dérive non nulle est détectée, de ne pas mobiliser systématiquement la bande passante du bus pour la transmission d'une commande de synchronisation. Selon une caractéristique, la phase de temporisation comporte plusieurs étapes de détection. Chaque étape de détection a lieu pour un cycle donné. En temporisant momentanément toute action de modification de la durée d'un cycle dés qu'une dérive non nulle est détectée, on peut ainsi bénéficier de la compensation "naturelle" entre cette dérive et une ou plusieurs autres dérives détectées avant et/ou après celle-ci au cours d'une même phase de temporisation. On peut donc réduire de manière significative le nombre de modifications, parfois contradictoires, de la durée des cycles des bus. De ce fait, les bus des niveaux inférieurs se trouvent dans des conditions de transmissions identiques à celles des bus de niveaux supérieurs. De même, les ponts étant moins souvent sollicités pour transmettre aux bus des commandes en vue de réduire ou d'augmenter la durée de leur cycle, lesdits ponts regagnent en efficacité en optimisant ainsi leur temps de traitement interne. Selon une caractéristique particulière, I'invention prévoit une étape de comptabilisation de la dérive qui vient d'être détectée. Selon une caractéristique particulière, l'étape de comptabilisation de la dérive détectée comporte une opération de cumul de ladite dérive détectée avec une dérive comptabilisée pour un cycle antérieur. Ainsi, on additionne la dernière dérive détectée à la somme des dérives successives précédemment détectées au niveau du même pont. Ceci permet de suivre en permanence l'évolution de la dérive cumulée au cours du temps. En outre, le cumul des différentes dérives nulles et/ou non nulles détectées lors des cycles de la phase de temporisation peut donner lieu à la fin de ladite phase, grâce à la compensation "naturelle", à une dérive comptabilisée nulle. Ainsi, il n'est plus nécessaire de transmettre de commande de modification de la durée du cycle de l'un des bus. Toutefois, I'opération de cumul n'est pas obligatoire pour connaître, ou du moins pour pourvoir estimer, la dérive détectée au niveau d'un pont sur plusieurs cycles successifs. En effet, dans ce cas on comptabilise la dérive détectée pour un cycle sans la cumuler avec les dérives antérieures. Il est par exemple envisageable d'appliquer un traitement numérique lié à l'évolution temporelle des variations de la dérive détectée afin de mieux gérer la transmission des commandes de modification de la durée de cycle. Selon ce premier mode de réalisation, le procédé selon l'invention comporte une étape de comparaison de la dérive comptabilisée à un seuil prédéterminé, ce seuil correspondant à une valeur de la dérive pour laquelle, ou au-delà de laquelle, il est impératif d'effectuer une modification de la durée du cycle de l'un des bus de communication série. Ce seuil est déterminé en fonction des résultats constatés lors des phases de temporisation antérieures et, par exemple, des résultats constatés sur la comptabilisation des dérives. Ce seuil est positif ou nul ou bien négatif ou nul selon le cas afin de tenir compte des valeurs positives (avance de l'horloge de l'un des bus par rapport à l'horloge de l'autre bus) ou négatives (retard de l'horloge de l'un des bus par rapport à l'horloge de l'autre bus) des dérives détectées et comptabilisées. Il est bien entendu intéressant de disposer de deux seuils, I'un positif, pour éviter de trop grandes dérives dans les avances d'horloge l'une par rapport à l'autre, et l'autre négatif pour éviter de trop grandes dérives dans les retards d'horloge l'une par rapport à l'autre. Ainsi, lorsque la dérive comptabilisée est supérieure en valeur absolue à la valeur absolue du seuil prédéterminé, alors la phase de temporisation prend fin. Dans ce mode de réalisation o l'on compare la dérive comptabilisée à un seuil prédéterminé, la phase de temporisation a une durée qui s'étend sur un nombre de cycles qui n'est pas déterminé à l'avance puisque l'on ne sait pas si des dérives vont être détectées pour les cycles à venir. Selon une autre caractéristique, lorsque la phase de temporisation prend fin et que la dérive comptabilisée est supérieure en valeur absolue à la valeur absolue du seuil prédéterminé, le procédé comporte au moins une étape de transmission d'au moins une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. Il est par exemple possible que la modification envisagée soit proportionnelle à la dérive comptabilisée. Toutefois, à titre de variante, il est également possible de transmettre une commande tant que la dérive comptabilisée n'est pas nulle. Selon une caractéristique particulière, le procédé comporte une étape de décrémentation de la valeur absolue de la dérive comptabilisée d'une valeur adaptée à la modification de la durée du cycle de l'un desdits au moins deux bus de communication série. Cette valeur est ainsi, par exemple, proportionnelle à la dérive comptabilisée dans le cas précité. On notera que, lorsque la phase de temporisation prend fin et que la dérive comptabilisée est nulle, alors le procédé selon l'invention prévoit de ne pas engager d'étape de transmission d'une commande de modification de la durée du cycle de l'un des bus. Selon une première variante du premier mode de réalisation, la phase de temporisation s'étend sur un nombre prédéterminé de cycles affecté au pont considéré. Dans cette variante de réalisation, on détecte si des dérives nulles ou non nulles se présentent tout au long de ces cycles sans transmettre de commande de modification de la durée du cycle de l'un des bus. Ce n'est que lorsque le nombre prédéterminé de cycles est atteint qu'au moins une commande de synchronisation est transmise. Selon une caractéristique particulière, le réseau de communication comportant plusieurs bus de communication série reliés entre eux par des ponts et formant une structure hiérarchisée en arbre à partir d'un bus appelé "racine", le nombre prédéterminé de cycles affecté à un pont dépend de la position dudit pont dans la structure hiérarchisée en arbre. Ainsi, par exemple, ce nombre est d'autant plus grand que le pont est éloigné du bus "racine" dans la structure hiérarchisée en arbre du réseau. En effet, plus le pont est éloigné du bus "racine", plus le risque de recevoir plusieurs commandes, parfois contradictoires, de modification de la durée du cycle d'un bus est élevé. Par conséquent, en suivant l'évolution des dérives détectées au niveau du pont considéré sur un certain nombre de cycles, il est très probable que les dérives successivement détectées vont se compenser entre elles au cours du temps. Ceci va donc permettre d'économiser en quelque sorte le nombre de commandes de modification de la durée du cycle du bus considéré à transmettre. Par ailleurs, le nombre prédéterminé de cycles affecté au pont considéré peut également, ou à titre d'alternative, dépendre de la dérive détectée lors d'au moins une phase de temporisation antérieure. Il convient de noter que l'on peut envisager une deuxième variante du premier mode de réalisation qui reprend les deux modes de réalisation venant d'être évoqués. Il s'agit dans cette deuxième variante d'avoir une phase de temporisation adaptable qui peut, soit s'étendre au maximum sur le nombre prédéterminé de cycles mentionné ci-dessus, soit s'étendre sur un nombre plus réduit de cycles dans le cas o les dérives cumulées franchissent l'un des seuils prédéterminés. Plus particulièrement, la durée T d'un cycle propre à un bus de communication série étant déterminée par un nombre nin,t d'impulsions d'horloge générées par l'horloge interne dudit bus pendant ce cycle suivant la relation T = ninit/F, o F désigne la fréquence de l'horloge considérée, l'étape de détection de la dérive relative entre les cycles respectifs des horloges desdits au moins deux bus de communication série consiste à comparer entre eux les nombres d'impulsions générées par lesdites horloges. Les bus de communication série sont par exemple conformes à la norme IEEE 1394, ce qui est avantageux, car cette norme a pour but de fédérer l'interconnexion de tous les périphériques de type multimédia dans les années à venir. Selon un deuxième mode de réalisation de l'invention, la phase de temporisation prend fin avant l'étape de détection d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication série. La Demanderesse s'étant aperçue qu'il n'est ni indispensable d'entreprendre une action de détection d'une dérive à chaque cycle, ni de transmettre une commande de modification de la durée du cycle de l'un des bus reliés au pont considéré à chaque cycle, on attend ainsi durant la phase de temporisation que les dérives se compensent entre elles ou s'additionnent avant de les détecter. A la fin de la phase de temporisation, il se peut que les dérives se soient compensées entre elles, auquel cas l'étape de détection conduit à une dérive nulle ou bien si faible que cela ne nécessite pas de transmettre une commande de synchronisation. On peut alors choisir, soit de laisser une autre phase de temporisation analogue se poursuivre avant d'engager une nouvelle étape de détection, soit de laisser une nouvelle phase de temporisation s'écouler avant de transmettre une commande de synchronisation, mais en détectant, à chaque cycle de cette nouvelle phase de temporisation, les dérives nulles et non nulles qui se produisent. L'autre cas de figure possible, à la fin de la phase de temporisation, est que les dérives se soient accumulées sans se compenser. Dans ce cas de figure, on peut décider, par exemple, d'effectuer au moins une étape de transmission d'une commande de synchronisation si la dérive détectée est jugée trop élevée. La modification de la durée du cycle de l'un des bus (synchronisation) est, par exemple, proportionnelle à la dérive détectée. Toutefois, à titre de variante, il est également possible de transmettre une commande de modification de la durée du cycle de l'un des bus tant que la dérive détectée n'est pas nulle. Il est aussi envisageable, si la dérive détectée n'est pas trop élevée, soit de laisser une autre phase de temporisation analogue se poursuivre avant d'effectuer une nouvelle étape de détection, soit de laisser une nouvelle phase de temporisation s'écouler avant de transmettre une commande de synchronisation, mais en détectant, à chaque cycle de cette nouvelle phase de temporisation, les dérives qui se produisent. Selon une caractéristique particulière liée à ce deuxième mode de réalisation, lorsque la phase de temporisation prend fin et qu'une dérive non nulle est détectée, ledit procédé comporte une étape de comparaison de la dérive détectée à un seuil prédéterminé afin de déterminer si la dérive détectée nécessite impérativement la transmission d'une commande de synchronisation. Les caractéristiques propres à ce seuil sont les mêmes que celles décrites ci-dessus pour le premier mode de réalisation de l'invention. Selon une caractéristique particulière, lorsque la dérive détectée est supérieure en valeur absolue à la valeur absolue du seuil prédéterminé, alors ledit procédé comporte au moins une étape de transmission d'au moins une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. La modification de la durée du cycle de l'un des bus (synchronisation) est, par exemple, proportionnelle à la dérive détectée. Toutefois, à titre de variante, il est également possible de transmettre une commande de modification de la durée du cycle de l'un des bus tant que la dérive détectée n'est pas nulle. Comme mentionné précédemment, lorsqu'une première phase de temporisation s'est écoulée et qu'une étape de détection d'une dérive a été effectuée, il est possible, à condition que la dérive ne soit pas trop élevée, soit de laisser une autre phase de temporisation analogue se poursuivre avant d'engager une nouvelle étape de détection, soit de laisser une nouvelle phase de temporisation s'écouler avant de transmettre une commande de synchronisation, mais en détectant, à chaque cycle de cette nouvelle phase de temporisation, les dérives nulles et non nulles qui se produisent. Dans chacun de ces deux cas de figure, soit on comptabilise la dérive détectée une seule fois et l'on attend la fin de la phase de temporisation analogue pour détecter une éventuelle dérive et la comptabiliser, soit on comptabilise chaque dérive détectée durant cette nouvelle phase de temporisation. Par ailleurs, dans les deux cas de figure envisagés, l'étape de comptabilisation de chaque dérive détectée peut comporter une opération de cumul de celle-ci avec une dérive comptabilisée pour un cycle antérieur. A la suite du cumul, soit les dérives comptabilisées se sont compenséentre elles, soit elles se sont accumulées et le procédé selon l'invention comporte alors une étape de comparaison de la dérive comptabilisée à un seuil prédéterminé afin de déterminer si cette dérive nécessite impérativement la transmission d'une commande de synchronisation. Les caractéristiques de ce seuil sont les mêmes que celles décrites ci-dessus pour le premier mode de réalisation. Selon une caractéristique, lorsque la dérive comptabilisée est supérieure en valeur absolue a la valeur absolue du seuil prédéterminé, alors la phase de temporisation prend fin. Le procédé comporte alors au moins une étape de transmission d'au moins une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication. La modification de la durée du cycle de l'un des bus (synchronisation) est, par exemple, proportionnelle à la dérive comptabilisée. Toutefois, à titre de variante, il est également possible de transmettre une commande de modification de la durée du cycle de l'un des bus tant que la dérive comptabilisée n'est pas nulle. Selon une caractéristique particulière, le procédé comporte une étape de décrémentation de la valeur absolue de la dérive comptabilisée d'une valeur adaptée à la modification de la durée du cycle de l'un desdits au moins deux bus de communication série. Cette valeur est ainsi, par exemple, proportionnelle à la dérive comptabilisée dans le cas précité. Par contre, lorsque la dérive comptabilisée est nulle, alors le procédé selon l'invention prévoit de ne pas engager d'étape de transmission d'une commande de modification de la durée du cycle de l'un des bus. De manière générale, les caractéristiques et avantages décrits pour le premier mode de réalisation restent les mêmes pour le second mode de réalisation. Corrélativement, I'invention vise un dispositif de contrôle de la synchronisation dans un réseau de communication de paquets de données comportant au moins deux bus de communication série reliés entre eux par un pont, ledit pont assurant l'interface entre lesdits au moins deux bus de communication série qui, chacun, définissent des cycles temporels successifs ayant chacun une durée propre audit bus considéré, ledit dispositif comportant: - des moyens de détection d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication, - des moyens de transmission d'une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série, caractérisé en ce que ledit dispositif comporte des moyens de temporisation d'au moins une des actions de détection d'une dérive et de transmission d'une commande de modification de la durée d'un cycle. Selon une caractéristique, le dispositif comporte plus particulièrement des moyens de temporisation d'une action de transmission d'une commande de modification de la durée d'un cycle. Selon une caractéristique, le dispositif comporte plus particulièrement des moyens de temporisation d'une action de détection d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication. Selon une caractéristique, le dispositif comporte des moyens de transmission d'une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. La modification est, par exemple, proportionnelle à la dérive détectée. Selon un deuxième aspect, I'invention vise un pont assurant l'interface entre au moins deux bus de communication série dans un réseau de communication de paquets de données, caractérisé en ce que ledit pont comporte un dispositif de contrôle de la synchronisation dans ce réseau tel que brièvement exposé ci-dessus. Selon un troisième aspect, l'invention vise un appareil de traitement des données, caractérisé en ce qu'il comporte un pont conforme au bref exposé qui précède. L'appareil de traitement est, par exemple, une imprimante. L'appareil de traitement est, par exemple, un serveur. L'appareil de traitement est, par exemple, un ordinateur. L'appareil de traitement est, par exemple, un télécopieur. L'appareil de traitement est, par exemple, un scanner. L'appareil de traitement est, par exemple, un magnétoscope. L'appareil de traitement est, par exemple, un décodeur (connu en terminologie anglo-saxonne sous le terme de "set top box"). L'appareil de traitement est, par exemple, un téléviseur. L'appareil de traitement est, par exemple, un camescope. L'appareil de traitement est, par exemple, une caméra numérique. L'appareil de traitement est, par exemple, un appareil photographique numérique. Selon un quatrième aspect, I'invention vise un réseau de communication de paquets de données comportant au moins deux bus de communication série reliés entre eux par un pont, caractérisé en ce que ledit pont est conforme à ce qui précède. Selon un cinquième aspect, l'invention vise un réseau de communication de données comportant au moins deux bus de communication série reliés entre eux par un pont, caractérisé en ce que ledit réseau comporte un appareil de traitement de données tel que brièvement exposé ci-dessus. L'invention vise par ailleurs un moyen de stockage d'informations, éventuellement totalement ou partiellement amovible, lisible par un ordinateur ou un processeur contenant des instructions d'un programme informatique, caractérisé en ce qu'il permet la mise en oeuvre du procédé de contrôle de la synchronisation dans un réseau tel que brièvement exposé ci-dessus. L'invention vise en outre un moyen de stockage d'informations lisible par un ordinateur ou un processeur contenant des données provenant de la mise en oeuvre du procédé de contrôle de la synchronisation dans un réseau de communication tel que brièvement exposé ci-dessus. L'invention vise également une interface permettant de recevoir les instructions d'un programme informatique, caractérisé en ce qu'il permet la mise en oeuvre du procédé de contrôle de la synchronisation dans un réseau tel que brièvement exposé ci-dessus. Les avantages et caractéristiques propres au dispositif de contrôle de la synchronisation dans un réseau de communication, au pont assurant l'interface entre au moins deux bus de communication série et comportant un tel dispositif, à l'appareil de traitement de données comportant un tel pont, audit réseau comportant un tel pont et audit réseau comportant un tel appareil de traitement de données, ainsi qu'aux moyens de stockage d'informations étant les mêmes que ceux exposés ci-dessus concernant le procédé de contrôle de la synchronisation dans un réseau de communication selon l'invention, ils ne seront pas rappelés ici. D'autres caractéristiques et avantages apparaîtront au cours de la description qui va suivre donnée à titre d'exemple illustratif et non limitatif, et faite en référence aux dessins annexés sur lesquels: - la figure 1 est une vue schématique illustrant le phénomène de la dérive entre les durées des cycles des horloges internes des "Maîtres de cycle" de deux bus de communication série reliés par un pont; - la figure 2 est une vue schématique d'un réseau de bus de communication série selon l'art antérieur; - la figure 3 est une vue schématique d'un réseau de bus de communication série selon l'invention; - la figure 4 est une vue schématique détaillée du pont PDE représenté à la figure 3 selon l'invention; - la figure 5 est une vue schématique d'un registre R inclus dans un composant PHY/LINK 1394 représenté sur la figure 4; - la figure 6 est une vue schématique d'un algorithme du procédé de contrôle de la synchronisation selon un premier mode de réalisation de I'invention; -la figure 7 est une vue schématique représentant différents registres stockés dans la mémoire RAM de la figure 4; - la figure 8 est une vue schématique d'un algorithme du procédé de contrôle de la synchronisation, selon une variante du premier mode de réalisation de l'invention représenté à la figure 6; - la figure 9 est une vue schématique d'un algorithme du procédé de contrôle de la synchronisation, selon un deuxième mode de réalisation de l'invention; - la figure 10 est une vue schématique représentant la structure d'un paquet de début de cycle; - la figure 11 est une vue schématique représentant la structure d'une commande de synchronisation. Comme représenté à la figure 3 et désigné par la référence générale notée 10 un réseau de communication de paquets de données selon I'invention comporte plusieurs bus de communication série qui sont, par exemple, conformes à la norme IEEE 1394. Un bus particulier dans le réseau est désigné comme étant le bus supérieur, appelé bus "racine", et à partir duquel s'étendent les différents autres bus de communication constituant les ramifications d'une structure hiérarchisée en arbre jusqu'aux bus constituant les extrémités des ramifications et que l'on appelle "feuilles". Les bus de communication série sont repérés par les lettres A à L sur la figure 3, le bus A étant le bus racine et les bus E, K et L étant les bus feuilles. Chaque bus de communication série de ce réseau relie plusieurs périphériques entre eux tels que par exemple, des imprimantes, ordinateurs, * serveurs, scanners, magnétoscopes, décodeurs (connus en terminologie anglo- saxonne sous le terme de "set top box"), téléviseurs, caméras numériques, caméscopes, appareils photographiques numériques... Ces périphériques forment ce que l'on appelle les noeuds du bus. Chaque périphérique ou noeud d'un bus comporte une horloge interne, non représentée sur la figure 3, à partir de laquelle sont générées des impulsions dites d'horloge à une fréquence dite d'horloge, par exemple égale à 24,576 MHz. Chaque bus de communication série du réseau comporte un noeud qui est appelé "maître de cycle" ("cycle master" en terminologie anglo- saxonne). Le noeud "maître de cycle" du bus "racine" est appelé "maître de cycle du réseau" ("net cycle master" en terminologie anglo-saxonne). Sur la figure 3 seuls les périphériques appelés "maîtres de cycle" et notés CM sont représentés. Ainsi, le "maître de cycle du réseau" est noté CMA et les maîtres de cycle des bus B à L sont respectivement notés CMB,..., CML. L'organisation de ces bus en réseau fait intervenir des équipements d'interconnexion également appelés interfaces et que l'on nomme des ponts ("bridges" en terminologie anglo-saxonne). Les bus de communication série A et B sont reliés entre eux par un pont noté PAB, les bus de communication série notés B et C sont reliés entre eux par un pont noté PBC, les bus de communication série notés C et D sont reliés entre eux par un pont noté PCD, les bus de communication série notés D et E sont reliés entre eux par un pont noté PDE. Les bus de communication série B et H sont reliés entre eux par un pont noté PBH, les bus de communication série notés H et J sont reliés entre eux par un pont noté PHJ et les bus de communication série notés H et L sont reliés entre eux par un pont noté PHL. Les bus de communication série A et F sont reliés entre eux par un pont noté PAF, les bus de communication série notés F et G sont reliés entre eux par un pont noté PFG, les bus de communication série notés G et I sont reliés entre eux par un pont noté PGI et les bus de communication série notés I et K sont reliés entre eux par un pont noté PIK. La figure 4 représente la structure schématique d'un appareil de traitement de données tel qu'un ordinateur 11 comportant le pont PDE. TOUS les ponts du réseau représentés à la figure 3 ont par exemple cette structure. L'appareil de traitement de données pourrait également prendre la forme d'une imprimante, d'un serveur, d'un télécopieur, d'un scanner, d'un magnétoscope, d'un décodeur (connu en terminologie anglo-saxonne sous le terme de "set top box"), d'un téléviseur, d'un caméscope, d'une caméra numérique ou d'un appareil photographique numérique. Tous les ponts de la figure 3 peuvent être par exemple être intégrés dans un appareil de traitement de données de ce type ou bien constituer l'appareil lui-même. Le pont PDE constitue, dans cet exemple, un dispositif de contrôle de la synchronisation selon l'invention entre les horloges internes des "maîtres de cycle" CMD et CME. Ce pont comporte une unité de calcul CPU 12, une mémoire de stockage permanent 14 (ROM) qui contient les différentes instructions des algorithmes représentés aux figures 6 et 8 et une mémoire de stockage temporaire 16 (RAM). Ces trois éléments 12, 14 et 16 communiquent au moyen de bus d'adresses et de données respectifs notés 18, 20, 22, avec un bloc noté 24 et connu de l'homme de l'art sous le nom de pont PCI. L'ordinateur 11 comporte également un écran 13, un clavier 15, un lecteur de disquettes 17, un lecteur de CD-ROM 19 et une interface réseau 21 (figure 4). L'interface réseau 21 peut recevoir, par exemple, par l'intermédiaire d'un réseau local (non représenté) de type Ethernet les instructions d'un programme informatique permettant la mise en oeuvre du procédé selon l'invention. De telles instructions peuvent également être contenues dans le lecteur de disquettes ou le lecteur de CD-ROM. Le bloc 24 est en fait un ensemble de composants PCI tel que I'ensemble Intel 440LX AGP ("Intel 440LX AGPset" dans la terminologie anglo- saxonne) commercialisé par la société INTEL. Ainsi, le bloc 24 comprend, par exemple, un composant 82443LX qui assure l'interface avec la mémoire 16 via le bus mémoire 22 et avec l'unité de calcul CPU 12 via le bus local 18. Le composant 82443LX est lui-même relié à un composant 82371AB qui fournit une interface avec le bus ISA 20 relié à la mémoire 14 et aux differentes extensions de périphériques: écran 13, clavier 15, lecteur de disquette 17, lecteur de CD-ROM 19 et interface réseau 21. Un contrôleur d'interruption IOAPIC Intel 82093AA connecté à l'unité de calcul CPU 12 gère les interruptions pouvant survenir dans le système. Ce bloc 24 permet notamment d'échanger des données au moyen du bus standard PCI 26 (PCI signifiant en terminologie anglo-saxonne "Peripheral Component Interconnect") avec un autre composant d'interface PCI noté 28. Le bus 26 peut également connecter entre eux d'autres éléments, non représentés sur la figure, eux mêmes pourvus d'une interface PCI et pouvant mettre en oeuvre par exemple des fonctions de traitement de données. Le composant 28 est un composant dénommé AMCC5933QC et est commercialisé par la société Applied Micro Circuits Corporation. Il convient de noter que le dispositif de contrôle de la synchronisation selon l'invention ne correspond pas nécessairement au pont lui-même. Il peut ainsi, en effet, en représenter un sous-ensemble formé, par exemple, des différents éléments permettant de mettre en oeuvre les fonctions de temporisation, de détection d'une dérive, de comptabilisation de celle-ci, de comparaison par rapport à un seuil prédéterminé et de transmission de commandes de modification de la durée du cycle d'un bus. La fonction de temporisation est mise en oeuvre par l'unité de calcul CPU 12 et les mémoires ROM 14 et RAM 16. La fonction de détection d'une dérive est mise en oeuvre par l'unité de calcul et les mémoires ROM et RAM, le bloc logique de contrôle 34 et les composants 30, 32. La fonction de comptabilisation de la dérive détectée et de comparaison de celle-ci par rapport à un seuil prédéterminé sont mises en oeuvre par l'unité de calcul et les mémoires ROM et RAM. La fonction de transmission d'une commande de modification de la durée du cycle d'un bus est mise en oeuvre par le bloc logique de contrôle 34 et les composants 30, 32 sur ordre de l'unité de calcul CPU 12. Le pont représenté à la figure 4 comporte également deux ensembles de composants appelés aussi blocs 30 et 32 servant respectivement d'interfaces avec les bus de communication série 1394 notés D et E sur la figure 3. Chaque bloc ou ensemble de composants PHY/LINK 1394 est par exemple constitué d'un composant PHY TSB21LV03A et d'un composant LINK TSB12LV01A commercialisés par la société Texas Instruments et de connecteurs 1394, par exemple commercialisé par la société Molex, par exemple sous la référence 53462. Chaque bloc noté 30, 32 comporte des moyens de comptage du nombre d'impulsions générées par l'horloge interne synchronisée avec le "maître de cycle" du bus de communication série D ou E avec lequel il est en relation, par l'intermédiaire des paquets de début de cycle appelés "Cycle Start packet" en terminologie anglo-saxonne. Ces moyens de comptage se présentent par exemple sous la forme d'un registre tel que celui représenté à la figure 5. Un tel registre appelé "Registre de Temps de Cycle" (connu en terminologie anglo-saxonne sous le terme "Cycle Time Register"). comporte plusieurs zones, notamment une première zone représentée sur la partie droite de la figure 5 et qui est dénommée "cycle-offset". Dans cette première zone qui comporte 12 bits, est enregistré le nombre d'impulsions d'horloge niit contenues à l'intérieur d'un cycle propre au bus de communication avec lequel les blocs de composants 1394 PHY/LINK considérés sont en relation. Conformément à ce qui a été précédemment mentionné, on compte jusqu'à 3071 impulsions d'horloge dans cette première zone. A chaque impulsion de l'horloge considérée, la valeur de cette première zone du registre est incrémentée. Lorsque la valeur 3071 est atteinte et qu'une nouvelle impulsion d'horloge est comptée, la valeur du registre contenue dans cette première zone va passer à 0 et une retenue va alors incrémenter la valeur de la deuxième zone du registre qui est située au centre de la figure 5 et est dénommée "cycle count". Cette deuxième zone totalise le nombre de cycles écoulés, ceci jusqu'à un nombre de 7999, et est enregistrée sur 13 bits. Cette deuxième zone est incrémentée à chaque fois qu'une retenue est générée à partir de la première zone "cycle-offset". Toutefois, une incrémentation d'une unité à partir de la valeur 7999 dans cette deuxième zone du registre R va provoquer un retour à 0 de la valeur de cette zone du registre, générant ainsi une retenue qui va incrémenter une troisième zone du registre R, située à gauche sur la figure 5 et dénommée "second count". La troisième zone "second count" est enregistrée sur 7 bits. Cette troisième zone compte le nombre de fois o la deuxième zone "cycle count" déborde et, ce jusqu'à une valeur de 127. Une incrémentation d'une unité à partir de la valeur 127 dans cette troisième zone du registre R provoque alors un retour à 0 de la valeur enregistrée dans cette zone. Des informations supplémentaires sur ce registre R peuvent être trouvées au paragraphe 8.3.2.3.1 de la norme IEEE 1394-95. Le pont représenté à la figure 4 comporte également un bloc logique de contrôle noté 34 qui peut respectivement communiquer avec les blocs de composants 30 et 32 au moyen de bus notés 36 et 38, ainsi qu'avec le composant d'interface PCI 28 au moyen d'un bus 40. Des bus 42 et 44 permettent également les transferts de données respectivement entre le composant d'interface PCI 28 et le bloc logique de contrôle 34 ainsi que le bloc de composants PHY/LINK 1394 référencé 30, d'une part, et, d'autre part, avec le bloc de contrôle logique 34 et le bloc de composants PHY/LINK 1394 référencé 32. Ce bloc logique de contrôle 34 permet de transmettre des paquets de données isochrones ou asynchrones venant du bus de communication série D par l'intermédiaire du bloc de composants PHY/LINK 1394 noté 30 qui lui est associé et à destination de la mémoire RAM 16, sous le contrôle de la fonction mémoire à accès direct DMA ("Direct Memory Access" en terminologie anglo- saxonne) qui se trouve dans le composant d'interface PCI 28 et qui aura été préalablement initialisée par l'unité de calcul CPU 12 Inversement, ce bloc 34 permet également de transmettre des paquets de données provenant de la mémoire 16 vers l'autre bloc PHY/LINK 1394 noté 32, en vue de sa transmission sur le bus de communication série E qui lui est associé. Ceci a également lieu sous le contrôle de la fonction mémoire à accès direct DMA ("Direct Memory Access" en terminologie anglo- saxonne) qui se trouve dans le composant d'interface PCI 28 et qui aura été préalablement initialisée par l'unité de calcul CPU 12. Le bloc logique de contrôle 34 permet en outre de déclencher une interruption PCI liée à la réception ou à l'émission d'un paquet de début de cycle ("cycle start packet" en terminologie anglo-saxonne) par l'intermédiaire du composant d'interface 28 afin d'informer l'unité de calcul CPU 12 d'un début de cycle. De la même manière, le bloc logique de contrôle 34 est susceptible de générer une interruption PCI pour d'autres types d'événements tels que la réception ou l'émission d'un paquet de données sur le bus 1394. Le bloc 34 lit simultanément les registres R qui se trouvent dans chacun des composants 30 et 32. La lecture d'un registre inclus dans le bloc logique de contrôle 34 et comprenant les valeurs respectives, à un même instant, des deux registres R ("Cycle Time Register") associés à chaque bloc de composants PHY/LINK 1394 noté 30, 32 est disponible à travers le composant d'interface PCI 28. Ainsi, une lecture de ce registre déclenche l'opération d'acquisition simultanée de la valeur des registres R des composants 30 et 32 par le bloc logique de contrôle 34. Dans le cas o, en référence à la figure 1, il est nécessaire de modifier la durée du cycle du bus E suite à la transmission d'une commande de synchronisation, le "maître de cycle" CME va modifier la durée dudit cycle défini par son horloge interne et, au cycle suivant, va générer un message de début de cycle ("cycle start packet" en terminologie anglo-saxonne). Le message de début de cycle est adressé à tous les périphériques connectés au bus E, donc au "portal" du pont PDE, et va ainsi permettre leur synchronisation. Le "portal" du pont PDE contenant le bloc de composants PHY/LINK 1394 noté 32 va se resynchroniser en modifiant la valeur de son registre R. La modification de la valeur du registre R se fait par écriture d'un registre du bloc logique de contrôle 34 via le composant d'interface PCI 28. Une écriture de ce registre avec l'indication, soit d'avancer, soit de retarder le début de cycle, indique au bloc logique de contrôle 34 de modifier la valeur du champ "cycle_Offset" du registre R du bloc de composants PHY/LINK correspondant. En outre, le bloc logique 34 permet d'accéder aux différents registres des blocs de composants 30 et 32 via le composant d'interface PCI 28. Le bloc logique de contrôle 34 est un composant de type FPGA - ("Field Programmable Gate Array" en terminologie anglo-saxonne) qui est par exemple commercialisé par la société Xilinx. La figure 6 représente un algorithme de mise en oeuvre du procédé selon un premier mode de réalisation de l'invention. Il s'agit du procédé de contrôle de la synchronisation entre les deux bus de communication série reliés par le pont noté PDE et dont les différentes instructions sont contenues initialement dans la mémoire permanente ROM notée 14 (figure 4). Conformément à l'étape notée Cl de la figure 6, une étape d'initialisation est prévue avant la mise en oeuvre du procédé. Lors de cette phase d'initialisation les registres représentés sur la figure 7 sont initialisés et stockés dans la mémoire 16. Un registre 50 dénommé "period count", d'une longueur de 16 bits, stocke la valeur représentative de la durée d'une période dite de mesure. Cette période de mesure s'étend sur un nombre prédéterminé de cycles et est affectée à un pont particulier. Le registre 50 est initialisé avec une valeur qui dépend de la profondeur du pont dans la structure hiérarchisée en arbre du réseau. Ainsi, plus le pont considéré sera proche du bus "racine" A plus la valeur de cette période de mesure sera faible. Par exemple, pour le pont PDE, la période de mesure correspond à vingt cycles. Selon cette logique, la durée de la période de mesure affectée à un pont est d'autant plus longue que le pont est éloigné du bus "racine" dans la structure hiérarchisée en arbre du réseau. En effet, la Demanderesse s'est aperçue que le pont PDE sur la figure 3 recevra, par exemple, selon l'art antérieur, plusieurs commandes de modification de la durée du cycle du bus E, compte tenu du fait que des dérives auront été constatées au niveau des ponts PAB, PBC et PCD. Pour que toutes ces commandes se propagent jusqu'au bus E, un certain temps est nécessaire. A cet effet, le procédé selon l'invention prévoit justement d'attendre, pour le pont PDE, l'écoulement d'une période de mesure également appelée "phase de temporisation" qui est plus longue que pour les ponts PAB, PBC et PCD avant de transmettre une commande au bus E. Cette temporisation a pour effet que les différentes dérives qui ont pu être détectées au niveau des ponts PAB, PBC et PCD se compensent entre elles avant d'atteindre le pont PDE, si bien qu'il n'est plus nécessaire de transmettre de commande ou, du moins, le nombre de commandes à transmettre est fortement réduit. Si l'on reprend l'exemple de l'art antérieur décrit en référence à la figure 2, avec les constatations suivantes: un cycle sera de trop tous les quatre cycles entre les bus notés A et B, un cycle sera perdu tous les huit cycles entre les bus notés B et C, aucune dérive n'est détectée entre les cycles des bus notés C et D et un cycle sera perdu tous les huit cycles entre les bus notés D et E, alors deux commandes contradictoires vont parvenir au "maître de cycle" CME, I'une "go slow 1/4", demandant de retarder le début du cycle du bus E, en moyenne d'une unité un cycle sur quatre et l'autre "go fast 1 4", demandant d'avancer le début du cycle du bus E, en moyenne d'une unité un cycle sur quatre. Grâce à l'invention, les différentes dérives qui se produisent dans le temps se compensent entre elles pendant la phase de temporisation et il n'est alors plus nécessaire de transmettre de commandes au "Maître de Cycle" CME, contrairement à ce qui se passe dans l'art antérieur. Un registre noté 52 sur la figure 7, d'une longueur de 16 bits, indique le nombre de cycles qui se sont écoulés depuis le début de la période de mesure. Ce registre dénommé "nb cycle" est initialisé à 0. Un registre noté 54, d'une longueur de 8 bits, indique la dérive relative entre les cycles des deux bus de communication série adjacents qui sont reliés entre eux par le pont en question. Ce registre dénommé "drift count" est initialisé à 0. Cette dérive correspond à la dérive instantanée qui est détectée entre les cycles des deux bus de communication série. Un registre noté 56 et dénommé "nb adj", d'une longueur de 8 bits, indique la dérive comptabilisée entre les deux bus de communication sérieconsidérés depuis le début de la période de mesure. Ce registre est initialisé à 0. Un registre noté 58 et dénommé "bus offset", d'une longueur de 32 bits, représente le déphasage constant entre les cycles des deux bus de communication série adjacents reliés entre eux par un pont. Ce déphasage constant correspond au maximum de temps de traitement alloué au pont pour le traitement d'un paquet qui le traverse. Il est contrôlé au travers d'une file d'attente dont la profondeur, en terme de capacité de paquets isochrones définit la durée de ce déphasage. La structure interne d'un tel registre est la même que celle du registre R représenté à la figure 5. La première zone du registre 58 dénommée "cycle offset" doit avoir une valeur égale à 0 pour ce registre. Une valeur minimale de 2 pour la deuxième zone de ce registre 58 dénommée "cycle count" est requise au moment de l'initialisation. La valeur de cette deuxième zone du registre doit quant à elle rester constante. Ceci signifie que le déphasage constant entre deux bus, exprimé en nombre de cycles entiers, est au minimum de 2. Si l'on prend par exemple l'exemple du pont noté PDE représenté à la figure 4, on constate que le bloc de composants PHY/LINK 1394 référencé est en relation avec le bus de communication série D dont le "maître de cycle" CMD est dit "maître" dans une relation "maître/esclave" alors que le bloc de composants PHY/LINK 1394 référencé 32 est en relation avec le bus de communication E dont le "maître de cycle" CME est dit "esclave". Un registre noté 60 et dénommé "master time" sur la figure 7 contient une valeur du registre R représenté à la figure 5 et qui appartient au bloc de composants PHY/LINK 1394 noté 30 de la figure 4. La valeur du registre R de ce bloc 30 se trouve dans le registre 60 lorsque l'on effectue une détection de la dérive entre les cycles des deux bus. La structure interne du registre 60 est la même que celle du registre R représenté à la figure 5. Ce registre est initialisé à 0. Un registre référencé 62 sur la figure 7 et dénommé "slave time" contient la valeur du registre R représenté à la figure 5 et qui appartient au bloc de composants PHY/LINK 1394 noté 32 de la figure 4, au moment o le registre R du bloc 30 avait la valeur stockée dans le registre "master time" noté 60. La structure interne de ce registre est également la même que celle du registre R de la figure 5. Ce registre est initialisé à 0. Deux autres registres 64 et 66 indiqués sur la figure 7 ne sont pas utilisés dans ce premier mode de réalisation de l'invention mais le seront dans une variante de réalisation qui sera décrite plus loin en référence à la figure 8. De retour à la figure 6, le procédé de contrôle de synchronisation entre les bus de communication série D et E de la figure 3 comporte une étape noté C2 consistant à attendre le début d'un cycle ("cycle start" en terminologie anglo-saxonne) qui va être initialisé par l'émission d'un paquet de début de cycle. La structure d'un tel paquet est représentée à la figure 10 et sera décrite ultérieurement. Lorsqu'un tel paquet de début de cycle est émis, l'étape C2 est suivie d'une étape C3. L'unité de calcul 12 (CPU) incrémente alors le registre 52 dénommé "nb cycle" et donne l'ordre au bloc logique 34 de lire simultanément les registres R de chacun des composants 30 et 32 du pont PDE représenté à la figure 4 et d'initialiser respectivement avec les valeurs lues les registres "master time" 60 et "slave time" 62 dans la mémoire RAM 16. La comparaison entre les deux premières zones dénommées "cycle offset" des registres 60 et 62 au cours de l'étape C3 fait apparaître le nombre d'impulsions ninit en plus ou en moins dans l'un ou l'autre de ces registres et donc permet de déterminer la dérive relative entre les cycles des horloges internes des "maîtres de cycle" CMD et CME. Cette valeur de la dérive instantanée est inscrite dans le registre "drift count" 54 de la figure 7. Une fois que cette comparaison a été effectuée, l'étape C4 du procédé de contrôle de la synchronisation selon l'invention permet l'examen de la valeur de la dérive. L'exécution des étapes C3 et C4 de l'algorithme permet de réaliser la fonction de détection d'une dérive relative entre les cycles des horloges internes des "maîtres de cycle" des bus de communication série D et E. Si cette valeur est différente de 0, alors l'étape C4 est suivie d'une étape C5 au cours de laquelle la dérive relative qui vient d'être détectée est comptabilisée dans le registre 56 de la figure 7. En pratique, cette dérive correspond à une impulsion d'horloge de différence entre les valeurs des zones "cycle offset" des registres 60 et 62. Dans le registre 56, la dérive qui vient d'être détectée au cours d'un cycle donné est plus précisément cumulée avec les dérives successives qui ont été précédemment détectées lors des cycles précédents et comptabilisées dans ledit registre. Il convient de noter que, dans l'algorithme représenté à la figure 6, l'opération de comptabilisation de la dérive est effectuée en même temps (étape C5) que l'opération de cumul de cette dérive avec celles comptabilisées antérieurement. Toutefois, dans une variante non représentée sur les figures, il serait possible de n'effectuer qu'une opération de comptabilisation sans cumul à condition, néanmoins, d'appliquer un traitement numérique lié à l'évolution temporelle des variations de la dérive détectée au niveau du pont sur plusieurs cycles successifs afin de mieux gérer la transmission des commandes de modification de la durée du cycle. L'étape C5 est ensuite suivie de l'étape C6 au cours de laquelle on réalise un test sur une variable booléenne appelée SYNCHRO. Si la dérive instantanée inscrite dans le registre "drift count" S4 est nulle, alors l'étape C5 est suivie directement de l'étape C6. Le test consiste à vérifier si la variable booléenne dénommée SYNCHRO est vraie. Lors du déroulement de la première période de mesure, la valeur booléenne SYNCHRO est mise à la valeur "faux" et l'étape C6 est suivie de l'étape C7. L'étape C7 du procédé selon l'invention réalise ensuite un test pour savoir si la période de mesure est terminée. Dans le cas illustré ici, o la boucle de l'algorithme correspond au déroulement du premier cycle de la période de mesure, cette dernière n'est pas terminée. L'étape C7 est alors suivie des étapes C2, C3, C4, C5, C6 et C7, si une dérive est détectée lors du cycle suivant, ou des étapes C2, C3, C4, C6 et C7, si aucune dérive n'est détectée. L'exécution des étapes C2 à C7 est réalisée autant de fois qu'il y a de cycles dans la période de mesure du pont considéré. Pour le pont PDE, ces étapes sont exécutées vingt fois. Lorsque la période de mesure est achevée, alors l'étape C7 est suivie de l'étape C8 au cours de laquelle la valeur booléenne SYNCHRO est mise à la valeur "vrai" et le registre dénommé "nb cycle" référencé 52 sur la figure 7 est réinitialisé à "0". L'étape C8 est suivie de l'étape C2 lorsqu'un nouveau paquet de début de cycle est émis. Les étapes C3 à C6 sont ensuite exécutées, si une dérive est détectée, ou les étapes C3, C4, et C6, si aucune dérive n'est détectée. Lors de l'exécution de l'étape C6, le test est réalisé sur la variable booléenne SYNCHRO. Comme la variable est à la valeur "vrai" dans ce cas de figure, alors l'étape C6 est suivie de l'étape C9 au cours de laquelle on examine si la valeur de la dérive comptabilisée lors des cycles de la période de mesure précédente est positive. Dans l'affirmative, conformément à l'étape C10, une commande en vue de la diminution de la durée du cycle du bus de communication série E est transmise au "maître de cycle" CME. Lors de cette étape on procède également à une décrémentation (nb_adj-- ) de la valeur absolue de la dérive comptabilisée nbadj d'une valeur qui est adaptée à la modification de la durée du cycle du bus E transmise au "maître de cycle" CME. L'étape C00 peut être ainsi répétée plusieurs fois jusqu'à ce que la dérive comptabilisée soit nulle. Pour transmettre au "maître de cycle" du bus E une commande de modification de la durée du cycle dudit bus, I'unité de calcul 12 formate un paquet de données qui va contenir la commande et l'initialise dans la mémoire 16. L'unité 12 initialise d'abord le bloc logique de contrôle 34 pour l'émission du paquet, puis la fonction mémoire à accès direct du composant 28. La mémoire à accès direct se charge ainsi de transférer le paquet de données formaté contenant la commande de modification de la durée du cycle dans une mémoire interne non représentée du bloc 32, via le bloc logique de contrôle 34. Enfin, le bloc logique de contrôle 34 commande au bloc 32 de transmettre le paquet sur le bus E. Si la valeur de la dérive comptabilisée n'est pas positive alors l'étape Cg est suivie de l'étape C11 au cours de laquelle on examine si cette valeur est négative. Dans l'affirmative une commande en vue de l'augmentation de la durée du cycle du bus de communication série E est transmise au "maître de cycle" CME suivant l'étape C12 de l'algorithme de la figure 7. De façon similaire à ce qui a été décrit en référence à l'étape Cl0, on procède également à une décrémentation (nbadj++) adaptée de la valeur absolue de la dérive comptabilisée et cette étape C12 peut être répétée jusqu'à ce que la dérive comptabilisée soit nulle. Dans la négative, cela signifie que la dérive comptabilisée est nulle et l'étape C" est suivie d'une étape C13 au cours de laquelle la valeur booléenne SYNCHRO est mise à la valeur "faux". Il convient de remarquer que ceci signifie que les bus de communication série D et E sont de nouveau synchronisés et que la dérive est nulle. Lorsque la dérive comptabilisée est nulle, cela signifie, soit qu'il n'y a eu aucune dérive détectée lors de la période de mesure qui s'est écoulée précédemment, soit que les diverses dérives qui ont été détectées se sont compensées entre elles. Le fait de conserver dans le registre 54 "drift count" de la mémoire RAM toutes les dérives détectées au cours d'une période de mesure permet de savoir si aucune dérive n'a été effectivement détectée ou si elles se sont toutes compensées entre elles. Dans le mode de réalisation qui vient d'être décrit, la période de mesure qui s'étend sur vingt cycles correspond à une phase dite de temporisation. L'exécution répétée des étapes C2 à C7 du procédé selon l'invention permet de réaliser cette fonction de temporisation. Au cours de cette phase de temporisation, conformément à l'invention, aucune commande en vue de modifier la durée du cycle du bus de communication série E n'est transmise tant que la phase n'est pas arrivée à son terme. La figure 8 illustre une variante du premier mode de réalisation de I'invention faisant intervenir les mêmes étapes C1 à C13 que celles représentées sur la figure 6 et qui ne seront donc pas détaillées dans ce qui suit. Dans cette variante de réalisation, la phase de temporisation qui, précédemment, correspondait toujours à la période de mesure du pont considéré, correspond, soit à cette période de mesure si la phase de temporisation n'a pas expiré avant, soit à un nombre de cycles non prévisible inférieur au nombre de cycles correspondant à la période de mesure. Conformément à l'algorithme de la figure 8, lorsque les étapes C, à C5 ont été exécutés, comme cela vient d'être expliqué en référence à la figure 6, lors du premier cycle de la période de mesure, on passe à l'étape suivante C14. L'étape C14 consiste à comparer la dérive comptabilisée dans le registre 56 avec un seuil prédéterminé enregistré dans un registre 64. Le registre noté 64 représenté sur la figure 7, d'une longueur de 8 bits, correspond à une valeur négative pour la dérive. Ce registre dénommé "max lead" est initialisé à la valeur "-128". Au cours du premier cycle, étant donné qu'il s'agit de la première dérive qui est détectée, la dérive comptabilisée (plus ou moins une impulsion) est toujours supérieure à la valeur contenue dans le registre "max lead" 64. La valeur de ce registre est choisie en fonction de la dérive comptabilisée lors des périodes de mesure précédentes et est par exemple positionnée à une valeur moitié de la valeur du registre "nb_adj" 56, lors du début de la phase de synchronisation précédente si la valeur du registre 56 est négative. Dans le cas précité, l'étape C14 est suivie de l'étape C15 au cours de laquelle la dérive comptabilisée est comparée avec un seuil prédéterminé enregistré dans le registre 66 de la figure 7. Ce registre dénommé "max late", d'une longueur de 8 bits, correspond à une valeur positive maximale pour la dérive et est initialisé à la valeur "+128". La valeur de ce registre est choisie en fonction de la dérive comptabilisée lors des périodes de mesure précédentes. Cette valeur est par exemple positionnée à une valeur moitié de la valeur du registre "nbadj" 56 lors du début de la phase de synchronisation précédente si la valeur du registre 56 est positive. Là encore, la dérive comptabilisée lors de ce premier cycle de la période de mesure n'atteint pas le seuil concerné et l'étape C15 est suivie des étapes C6 et C7, puis un deuxième paquet de début de cycle est généré (étape C2) et les étapes précitées sont à nouveau exécutées. Tant que les seuils contenus dans les registres "max lead" 64 et "max late" 66 de la figure 7 ne sont pas franchis, les étapes C14 et C15 conduisent donc toujours aux étapes C6 et C7 et la période de mesure est écoulée sans qu'aucune commande de modification de la durée du cycle du bus E n'ait été transmise. On retombe alors sur le cas décrit en référence à la figure 6 et la phase de temporisation est égale à la période de mesure. En revanche, si des dérives sont fréquemment détectées et ne se compensent pas entre elles, alors les étapes C14 et C15 vont jouer un rôle. Supposons, par exemple, qu'après plusieurs cycles écoulés d'une même période de mesure, les dérives successivement détectées conduisent à une dérive comptabilisée dans l'étape C5 et contenue dans le registre "nb adj" 56 de la figure 7 qui est inférieure à la valeur contenue dans le registre "max lead" (étape C14). De ce fait, la transmission d'une commande en vue d'augmenter la durée du cycle de l'horloge interne du "maître du cycle" CME du bus de communication série E doit avoir lieu sans attendre la fin de la période de mesure et l'étape C14 est alors suivie de l'étape C16. Ceci permettra notamment au bus E d'éviter d'accumuler de l'avance par rapport au bus D, au delà d'un seuil défini en fonction de la dérive observée précédemment. Ainsi, la phase de temporisation prévue par l'invention a, dans ce cas précis, une durée inférieure à celle de la période de mesure et qui correspond au nombre de cycles écoulés depuis le début de ladite période de mesure jusqu'au cycle au cours duquel on s'aperçoit que le seuil contenu dans le registre "max lead" est franchi. Supposons maintenant, qu'après plusieurs cycles écoulés d'une même période de mesure, les dérives successivement détectées conduisent à une dérive comptabilisée dans l'étape C5 qui est supérieure à la valeur contenue dans le registre "max late" (étape C15). De ce fait, la transmission d'une commande en vue de diminuer la durée du cycle de l'horloge interne du "maître du cycle" CME du bus de communication série E doit avoir lieu sans attendre la fin de la période de mesure. Ceci permettra notamment au bus E d'éviter de cumuler de I'avance par rapport au bus D, au delà d'un seuil défini en fonction de la dérive observée précédemment. L'étape C15 est alors suivie de l'étape C17. On notera qu'au cours de chaque étape C16, C17, on procède à une décrémentation (nb_adj ++ ou nb_adj --) de la valeur absolue de la dérive comptabilisée d'une valeur qui est adaptée à la modification de la durée du cycle du bus E. Chaque étape peut ainsi être répétée jusqu'à ce que la dérive comptabilisée soit nulle. Ainsi, la phase de temporisation prévue par l'invention a, dans ce cas précis, une durée inférieure à celle de la période de mesure et qui correspond au nombre de cycles écoulés depuis le début de ladite période de mesure jusqu'au cycle au cours duquel on s'aperçoit que le seuil contenu dans le registre "max late" est franchi. Il convient de noter que la modification de la durée du cycle pourrait être proportionnelle à la dérive comptabilisée ce qui présenterait l'avantage de ne pas avoir plusieurs commandes à transmettre consécutivement. Il faut également remarquer que, lorsqu'une dérive est détectée au niveau du pont PDE, la commande transmise après la phase de temporisation vise à modifier la durée du cycle du bus E. Cependant, on pourrait tout à fait envisager de modifier la durée du cycle du bus D au lieu de celle du bus E si la hiérarchie du réseau devait inverser le sens des relations maître/esclave entre les bus D et E. La figure 9 illustre un deuxième mode de réalisation de l'invention. Cette figure représente un algorithme de mise en oeuvre du procédé de contrôle de la synchronisation entre les bus de communication série D et E. L'algorithme diffère de celui de la figure 6 notamment par trois étapes nouvelles D1, D2 et D3. Les étapes qui restent inchangées par rapport à celles de la figure 6 conservent les mêmes références. Les différentes instructions de cet algorithme sont contenues initialement dans la mémoire permanente ROM notée 14 de l'ordinateur 11 comprenant le pont PDE (figure 4). Conformément à l'étape C1, identique à celle de la figure 6, une étape d'initialisation est prévue au cours de laquelle les registres représentés sur la figure 7 sont initialisés et stockés dans la mémoire RAM 16. De même, deux nouveaux registres dénommés "cycle-tempo" et "wait-cycle", non représentés sur les figures, propres à ce deuxième mode de réalisation sont eux aussi initialisés et stockés dans la mémoire RAM 16. Le registre "cycle-tempo", d'une longueur de 32 bits, stocke la valeur représentative du nombre de cycles qui se succèdent au cours d'une phase de temporisation. Le registre "wait-cycle", d'une longueur de 32 bits, stocke la valeur maximale du nombre de cycles contenus dans une phase de temporisation. Ce registre est représenté sur la figure 7 et porte la référence 68. De manière identique à la description faite en référence à la figure 6, le procédé comporte une étape C2 qui consiste à attendre l'émission d'un paquet de début de cycle. Le procédé comporte ensuite une étape D1 au cours de laquelle le registre "cycle-tempo" est incrémenté d'un cycle. L'étape D1 est suivie d'une étape D2 qui consiste à comparer la valeur du registre "cycle-tempo" à celle du registre "wait-cycle" afin de déterminer si le nombre de cycle prédéterminé contenu dans ce dernier est atteint. Lorsque ce nombre n'est pas atteint, les étapes C2, D1 et D2 sont renouvelées autant de fois que nécessaire. La succession de ces étapes dans le temps illustre la phase de temporisation qui a lieu avant qu'une action de détection d'une dérive relative entre les cycles des bus D et E ne soit entreprise. Cette phase de temporisation a une durée qui est calculée en fonction des phases de temporisation antérieures propres au pont PDE et en fonction des constatations faites sur la valeur des dérives se produisant au cours des cycles successifs. Si les dérives qui ont eu lieu au cours de cycles successifs ont eu peu tendance à se compenser entre elles, alors la phase de temporisation sera moins longue que si ces dérives se compensaient "naturellement". Grâce à cette phase de temporisation, on économise en fait des étapes de détection d'une dérive qui ne sont pas nécessaires tant que la dérive n'a pas atteint une valeur rédhibitoire. La durée de la phase de temporisation est telle que l'étape de détection qui la suit est, elle, par contre, nécessaire pour s'assurer que la dérive *n'est pas trop élevée. L'étape de détection d'une dérive est réalisée au cours des étapes C3 et C4 déjà décrites en référence à la figure 6. Seule la valeur de la dérive détectée est par contre différente de celle détectée au cours de l'algorithme de la figure 6. En effet, dans l'algorithme de la figure 6, on ne détecte qu'une différence d'une impulsion d'horloge alors que plusieurs d'horloge peuvent être détectées dans l'algorithme de la figure 9. Si une dérive est détectée, celle-ci est comptabilisée lors d'une étape C5 identique à celle de la figure 6. Il convient cependant de noter que cette étape de comptabilisation peut être omise, la dérive d'une étape détectée pouvant donner lieu directement à la transmission d'une ou plusieurs commande de synchronisation. L'étape C5 est ensuite suivie des étapes Cg, C10, D3 ou Cg, Cil, C12, D3 dans le cas de figure o une dérive positive ou négative a été détectée. Ces étapes sont identiques à celles portant les mêmes références sur la figure 6. Il convient de noter que plusieurs commandes de synchronisation successives peuvent être transmises en cas de besoin au cours des étapes C10, C12. Si aucune dérive n'est détectée, I'étape C4 est suivie des étapes Cg, C1 et D3. Au cours de l'étape D3, le registre "cycle-tempo" est remis à zéro et la valeur du registre "wait-cycle" est affinée en fonction du déroulement de cet algorithme. Selon une variante non représentée sur les figures, une phase de temporisation a lieu (succession de triplets d'étapes C2, Di et D2), des étapes de détection et de comptabilisation (cumul) de la dérive interviennent, la dérive comptabilisée est comparée à un seuil prédéterminé de façon identique aux étapes C14 et C15 de l'algorithme de la figure 6. Si cette dérive dépasse les seuils "max lead" ou "max late" alors une ou plusieurs commandes de synchronisation sont transmises (étapes C16, C17). Dans le cas contraire, une nouvelle phase de temporisation a lieu (succession de triplets d'étapes C2, Dl et D2), ainsi que des étapes de détection et de comptabilisation de la dérive. Au cours de l'étape de comptabilisation, la valeur de la dérive est cumulée avec celle comptabilisée précédemment. Ces deux dérives peuvent se compenser ou s'additionner et, selon le résultat du cumul et sa comparaison avec les seuils, cela donnera lieu à une ou plusieurs transmissions de commande de synchronisation, voire aucune en cas de compensation totale. Selon une autre variante de réalisation, non représentée, une première phase de temporisation a lieu conformément à la répétition dans le temps du triplet d'étapes C2, Dl et D2 (figure 9), une étape de détection de la dérive est effectuée (étapes C3 et C4 de la figure 9). Des étapes de comptabilisation de la dérive détectée et de comparaison avec deux seuils prédéterminés sont ensuite effectuées da façon identique aux étapes C5, C14 et C15 de la figure 8. Si ces seuils ne sont pas franchis, une deuxième phase de temporisation au sens de l'algorithme de la figure 8 a lieu avant toute action de transmission d'une commande de synchronisation. Les étapes C2, C3, C4, C5, C6, C14, C15 et C17 sont alors répétées lorsque des dérives sont détectées mais que les seuils ne sont toujours pas franchis. Au bout de la fin de la période de mesure (nombre prédéterminé de cycles correspondant à la durée de la deuxième phase de temporisation) ou au bout d'un nombre de cycles inférieurs à celui contenu dans ladite période de mesure lorsque la dérive comptabilisée franchit l'un des seuils, alors une ou plusieurs commandes de synchronisation sont transmises. Avantageusement, l'ajout de la deuxième phase de temporisation après la détection de la dérive consécutivement à la première phase de temporisation permet d'augmenter la fréquence de détection de la dérive et donc de surveiller plus efficacement l'évolution de celle-ci. Ce cas de figure est intéressant lorsque la dérive détectée après la première phase de temporisation fournit une valeur suffisamment élevée mais pas rédhibitoire au point de devoir transmettre impérativement une commande de synchronisation. Comme précédemment évoqué lors de la description faite en référence à la figure 6 et, plus particulièrement, à l'étape C2, un paquet de début de cycle ("start cycle packet" en terminologie anglo- saxonne) a une structure qui est représentée à la figure 10. Des informations détaillées sur le paquet de début de cycle se trouvent au paragraphe 6.2.2.2.3 de la norme IEEE 1394-95. Le paquet de début de cycle dont la structure est représentée à la figure 10 est généré sur un bus de communication série par le "Maître de cycle" du bus considéré. Comme représenté sur cette figure, le paquet de début de cycle comporte un premier champ noté 70 et dénommé "destination ID", d'une longueur de 16 bits, qui comporte les données d'identification des noeuds ou périphériques du bus auxquels ce paquet est destiné. Le paquet comporte également un champ noté 72 et dénommé "source ID", d'une longueur de 16 bits, qui contient les données d'identification du "Maître de cycle" générateur dudit paquet. Le paquet de début de cycle comporte un champ noté 74 et dénommé "tl", d'une longueur de 6 bits, correspondant au label de la transaction ("transaction label" en terminologie anglo-saxonne), qui contient la valeur'000000' en représentation binaire. Le paquet de début de cycle comporte un champ noté 76 et dénommé "rt", d'une longueur de 2 bits, correspondant au numéro de la tentative ("retry code" en terminologie anglo-saxonne) et qui contient la valeur 00' en représentation binaire. Le paquet de début de cycle comporte un champ noté 78 et dénommé "pri", d'une longueur de 4 bits, identifiant une priorité ("priority" en terminologie anglo-saxonne) et qui contient la valeur '1111' en représentation binaire. Le paquet de début de cycle comporte un champ noté 80 et dénommé "tcode", d'une longueur de 4 bits, correspondant au code de la transaction ("transaction code" en terminologie anglo-saxonne) et qui contient la valeur'8' en représentation décimale. Le paquet comporte également un champ noté 82 et dénommé "destination offset", d'une longueur de 16 bits, et qui contient l'adresse standard du registre CYCLE_TIME tel que spécifié dans la norme et qui est '200' en représentation hexadécimale. Le paquet de début de cycle comporte un champ noté 84 et dénommé "cycle time data", qui inclut le contenu du registre de temps de cycle ("cycle time register" en terminologie anglo-saxonne), ce registre noté R étantreprésenté à la figure 5. Pour plus d'information concernant ce champ, on pourra se reporter au paragraphe 8.3.2.3.1 de la norme IEEE 1394-95. Le paquet de début de cycle comporte en outre un champ noté 86 et dénommé "header CRC", d'une longueur de 32 bits, et dont le contenu est calculé de la manière indiquée dans le paragraphe 6.2.4.15 de la norme IEEE 1394-95. Il convient de noter qu'un paquet de début de cycle sera reconnu par les noeuds destinataires si le champ dénommé "tcode" et noté 80 vaut 8 et si le champ "header CRC" est valide. La figure 11 représente le format entier d'une commande d'une modification de la durée du cycle de l'horloge du "Maître de cycle" d'un bus considéré. On notera que les chiffres inscrits pour chaque champ correspondent à la taille du champ en nombre de bits. Une telle commande indique à l'horloge du "Maître de cycle" considéré que la fréquence de ladite horloge doit être augmentée ou réduite ou même conservée si besoin est. Les commandes de synchronisation sont des paquets GASP (en anglais "Global Asynchronous Stream Packet") dont le champ données est vide. Les champs dénommés "data_length", "tag, channel", "A16", "res", "pref", "racldHi", "racldLo" et "specificationld" ont des valeurs constantes définies par le comité de normalisation 1394. Le champ portant la dénomination "pref' est d'une longueur de 1 bit. Le champ portant la dénomination "slow" est d'une longueur de 1 bit et sa valeur permet d'indiquer s'il faut soit rallonger le comptage d'une unité soit le ralentir d'une unité. La valeur du bit contenu dans ce champ est 0 ou 1. Lorsque cette valeur est égale à 0, cela signifie que la fréquence de l'horloge du "Maître de cycle" considéré doit être réduite au cours du cycle suivant d'une unité, c'est à dire d'une impulsion d'horloge. Lorsque la valeur est égale à 1, cela signifie que la fréquence d'horloge au cours du cycle suivant doit être augmentée d'une unité. La valeur du champ "header_CRC" est calculée en fonction de la valeur des champs "data_length", "tag", "channel", "A16", "res", "pref" et "slow". La valeur du champ "source_lD" permet de spécifier l'adresse du portal émetteur de la commande de synchronisation. La valeur du champ data_CRC est calculée en fonction de la valeur des champs "source_l D", "racldHi", "racldLo", et "specificationld". REVENDICATIONS 1. Procédé de contrôle de la synchronisation dans un réseau (10) de communication de paquets de données comportant au moins deux bus de communication série (D, E) reliés entre eux par un pont (PDE) et définissant chacun des cycles temporels successifs ayant chacun une durée propre audit bus considéré, ledit procédé comportant les étapes suivantes: - détection (C3, C4) d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication série, - transmission (CI0, C12; C16, C17) d'une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série, caractérisé en ce que ledit procédé comporte au moins une phase de temporisation (C6, C7; C2, Dl, D2) avant au moins l'une des étapes précédentes. 2. Procédé selon la revendication 1, caractérisé en ce que la phase de temporisation s'étend sur plusieurs cycles. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que la phase de temporisation (C6, C7) débute après l'étape de détection (C3, C4) d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication série. 4. Procédé selon l'une des revendications 1 à 3, caractérisé en ce que la phase de temporisation comporte plusieurs étapes de détection. 5. Procédé selon la revendication 1 ou 2, caractérisé en ce que la phase de temporisation (C2, D1, D2) prend fin avant l'étape de détection (C3, C4) d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication série. 6. Procédé selon la revendication 5, caractérisé en ce que, lorsqu'une dérive non nulle est détectée, ledit procédé comporte une étape de comparaison de la dérive détectée à un seuil prédéterminé. 7. Procédé selon la revendication 6, caractérisé en ce que le seuil est positif ou nul. 8. Procédé selon la revendication 6, caractérisé en ce que le seuil est négatif ou nul. 9. Procédé selon l'une des revendications 6 à 8, caractérisé en ce que, lorsque la dérive détectée est supérieure en valeur absolue à la valeur absolue du seuil prédéterminé, alors ledit procédé comporte au moins une étape de transmission d'au moins une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. 10. Procédé selon la revendication 5, caractérisé en ce que, lorsqu'une dérive non nulle est détectée (C3, C4), ledit procédé comporte au moins une étape de transmission (C10, C12) d'au moins une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. 11. Procédé selon la revendication 9 ou 10, caractérisé en ce que la modification est proportionnelle à la dérive détectée. 12. Procédé selon la revendication 9 ou 10, caractérisé en ce que la transmission d'une commande a lieu tant que la dérive détectée n'est pas nulle. 13. Procédé selon la revendication 5, caractérisé en ce que, lorsque la phase de temporisation prend fin et que la dérive détectée est nulle, ledit procédé ne comporte pas d'étape de transmission d'une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. 14. Procédé selon l'une des revendications 1 à 8, caractérisé en ce qu'il comporte une étape de comptabilisation (C5) de la dérive détectée. 15. Procédé selon la revendication 13, caractérisé en ce que l'étape de comptabilisation de la dérive détectée comporte une opération de cumul (C5) de ladite dérive détectée avec une dérive comptabilisée pour un cycle antérieur. 16. Procédé selon la revendication 14 ou 15, caractérisé en ce qu'il comporte une étape de comparaison (C14, C15) de la dérive comptabilisée à un seuil prédéterminé. 17. Procédé selon la revendication 16, caractérisé en ce que le seuil est positif ou nul. 18. Procédé selon la revendication 16, caractérisé en ce que le seuil est négatif ou nul. 19. Procédé selon l'une des revendications 16 à 18, caractérisé en ce que, lorsque la dérive comptabilisée est supérieure en valeur absolue à la valeur absolue du seuil prédéterminé, alors la phase de temporisation prend fin. 20. Procédé selon l'une des revendications 13 à 18, caractérisé en ce que, lorsque la phase de temporisation prend fin, ledit procédé comporte au moins une étape de transmission d'au moins une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. 21. Procédé selon la revendication 20, caractérisé en ce que la modification est proportionnelle à la dérive comptabilisée. 22. Procédé selon la revendication 20, caractérisé en ce que la transmission d'une commande a lieu tant que la dérive comptabilisée n'est pas nulle. 23. Procédé selon l'une des revendications 20 à 22, caractérisé en ce qu'il comporte une étape de décrémentation de la valeur absolue de la dérive comptabilisée d'une valeur adaptée à la modification de la durée du cycle de l'un desdits au moins deux bus de communication série. 24. Procédé selon la revendication 14 ou 15, caractérisé en ce que lorsque la phase de temporisation prend fin et que la dérive comptabilisée est nulle, ledit procédé ne comporte pas d'étape de transmission d'une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. 25. Procédé selon l'une des revendications 1 à 24, caractérisé en ce que la phase de temporisation s'étend sur un nombre prédéterminé de cycles affecté au pont considéré. 26. Procédé selon la revendication 25, caractérisé en ce que, le réseau de communication (10) comportant plusieurs bus de communication série (A - L) reliés entre eux par des ponts (PAB, PBC, PCD, PDE, PAF, PFG, PGI, PIK, PHJ, PHL) et formant une structure hiérarchisée en arbre à partir d'un bus appelé "racine", le nombre prédéterminé de cycles affecté à un pont dépend de la position dudit pont dans la structure hiérarchisée en arbre. 27. Procédé selon la revendication 26, caractérisé en ce que le nombre prédéterminé de cycles affecté à un pont est d'autant plus grand que le pont est éloigné du bus "racine" dans la structure hiérarchisée en arbre. 28. Procédé selon la revendication 25, caractérisé en ce que le nombre prédéterminé de cycles affecté au pont dépend de la dérive détectée lors d'au moins une phase de temporisation antérieure. 29. Procédé selon l'une des revendications 1 à 28, caractérisé en ce que, chacun desdits au moins deux bus de communication série (D, E) comportant une horloge interne ayant une fréquence d'horloge donnée, la durée T d'un cycle propre à un bus de communication série étant déterminée par un nombre ninit d'impulsions d'horloge générées par l'horloge interne dudit bus pendant ce cycle suivant la relation T = niit/F, o F désigne la fréquence de l'horloge considérée, I'étape de détection de la dérive relative entre les cycles respectifs des horloges desdits au moins deux bus de communication série consiste à comparer entre eux les nombres d'impulsions générées par lesdites horloges. 30. Procédé selon l'une des revendications 1 à 29, caractérisé en ce que les bus de communication série sont conformes à la norme IEEE 1394. 31. Dispositif de contrôle de la synchronisation dans un réseau (10) de communication de paquets de données comportant au moins deux bus de communication série (D, E) reliés entre eux par un pont (PDE), ledit pont assurant l'interface entre lesdits au moins deux bus de communication série qui, chacun, définissent des cycles temporels successifs ayant chacun une durée propre audit bus considéré, ledit dispositif comportant: - des moyens de détection (12, 14, 16, 30, 32, 34, C3, C4) d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication, - des moyens de transmission (12, 30, 32, 34, CG0, C12) d'une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série, caractérisé en ce que ledit dispositif comporte des moyens de temporisation (12, 14, 16, C6, C7; 12, 14, 16, C2, Di, D2) d'au moins une des actions de détection d'une dérive et de transmission d'une commande de modification de la durée d'un cycle. 32. Dispositif selon la revendication 31, caractérisé en ce qu'il comporte des moyens de temporisation d'une action de transmission d'une commande de modification de la durée d'un cycle. 33. Dispositif selon la revendication 31, caractérisé en ce qu'il comporte des moyens de temporisation d'une action de détection d'une dérive relative entre les cycles respectifs desdits au moins deux bus de communication. 34. Dispositif selon l'une des revendications 31 à 33, caractérisé en ce qu'il comporte des moyens de comparaison de la dérive détectée à un seuil prédéterminé. 35. Dispositif selon la revendication 34, caractérisé en ce que le seuil est positif. 36. Dispositif selon la revendication 34, caractérisé en ce que le seuil est négatif. 37. Dispositif selon l'une des revendications 31 à 34, caractérisé en ce qu'il comporte des moyens de transmission d'au moins une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. 38. Dispositif selon la revendication 37, caractérisé en ce que la modification est proportionnelle à la dérive détectée. 39. Dispositif selon l'une des revendications 31 à 36, caractérisé en ce qu'il comporte des moyens de comptabilisation (12, 14, 16, C5) de la dérive détectée. 40. Dispositif selon la revendication 39, caractérisé en ce que les moyens de comptabilisation (12, 14, 16, C5) de la dérive détectée comportent des moyens pour effectuer une opération de cumul de ladite dérive détectée avec une dérive comptabilisée pour un cycle antérieur. 41. Dispositif selon la revendication 37 ou 40, caractérisé en ce qu'il comporte des moyens de comparaison (12, 14, 16, C14, C15) de la dérive comptabilisée à un seuil prédéterminé. 42. Dispositif selon la revendication 41, caractérisé en ce que le seuil est positif ou nul. 43. Dispositif selon la revendication 41, caractérisé en ce que le seuil est négatif ou nul. 44. Dispositif selon l'une des revendications 39 à 43, caractérisé en ce qu'il comporte des moyens de transmission (12, 30, 32, 34, Ci0, C12) d'au moins une commande de modification de la durée du cycle de l'un desdits au moins deux bus de communication série. 45. Dispositif selon la revendication 44, caractérisé en ce que la modification est proportionnelle à la dérive comptabilisée. 46. Dispositif selon l'une des revendications 31 à 44, caractérisé en ce que, chacun desdits au moins deux bus de communication série (D, E) comportant une horloge interne ayant une fréquence d'horloge donnée, la durée T d'un cycle propre à un bus de communication série étant déterminée par un nombre ninit d'impulsions d'horloge générées par l'horloge interne dudit bus pendant ce cycle suivant la relation T = ninit /F, o F désigne la fréquence de l'horloge considérée, les moyens de détection de la dérive relative entre les cycles respectifs des horloges desdits au moins deux bus de communication série comportent des moyens de comparaison entre eux des nombres d'impulsions générées par lesdites horloges. 47. Dispositif selon l'une des revendications 31 à 46, caractérisé en ce que les bus de communication série sont conformes à la norme IEEE1394. 48. Pont (PDE) assurant l'interface entre au moins deux bus de communication série (D, E) dans un réseau de communication de paquets de données, caractérisé en ce que ledit pont comporte un dispositif de contrôle de la synchronisation dans ledit réseau selon l'une des revendications 30 à 46. 49. Appareil de traitement de données, caractérisé en ce qu'il comporte un pont selon la revendication 48. 50. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est une imprimante. 51. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est un serveur. 52. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est un ordinateur. 53. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est un télécopieur. 54. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est un scanner. 55. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est un magnétoscope. 56. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est un décodeur. 57. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est un téléviseur. 58. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est un caméscope. 59. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est une caméra numérique. 60. Appareil selon la revendication 49, caractérisé en ce que ledit appareil est un appareil photographique numérique. 61. Réseau de communication de paquets de données comportant au moins deux bus de communication série (D, E) reliés entre eux par un pont (PDE), caractérisé en ce que ledit pont est conforme à la revendication 48. 62. Réseau de communication de paquets de données comportant au moins deux bus de communication série (D, E) reliés entre eux par un pont, caractérisé en ce que ledit réseau comporte un appareil de traitement de données selon l'une des revendications 49 à 60.