Brevet FR2794886A1 — publié le 20001215

POINT MÉMOIRE INSENSIBLE AUX PERTURBATIONS ENGENDRÉES PAR L'IMPACT DE CERTAINES PARTICULES ET CELLULE MÉMOIRE COMPRENANT UN TEL POINT MÉMOIRE La présente invention se rapporte à un point mé moire insensible aux perturbations électriques, notamment celles engendrées par l'impact de certaines particules, ainsi qu'à une cellule mémoire comprenant un tel point mé moire. Plus précisément, la présente invention se rap porte à un point mémoire réalisé à partir de transistors MOS, très peu sensible aux perturbations provoquées par l'impact d'un ion lourd sur une zone sensible de ce point mémoire, telle qu'un drain ou une source d'un de ces tran sistors. L'invention s'applique en particulier à des cel lules mémoire comprenant au moins un tel point mémoire, ces cellules mémoire pouvant être utilisées aussi bien dans des blocs statiques du type RAM que dans des bascules logiques du type "Iatch" ou du type "flip-flop". Dans certaines conditions d'utilisation, comme par exemple dans l'espace, un équipement électronique est sus ceptible de subir des bombardements de particules. Lors que, comme indiqué ci-dessus, une zone sensible d'un transistor compris dans un point mémoire de cet équipement électronique est traversée par un ion lourd, une impulsion parasite est engendrée à l'endroit de l'impact. Cette im pulsion peut provoquer un changement d'état logique, non souhaité, dans le point mémoire. Ce phénomène est connu sous le vocable anglo-saxon d "'upset". Le problème consiste à "durcir" le point mémoire, c'est-à-dire diminuer sa sensibilité au phénomène d "'upset", en faisant en sorte qu'une perturbation due à l'impact d'un ion lourd sur une zone sensible d'un point mémoire ne se propage pas au reste de la cellule, afin que la perturbation n'entraîne pas de changement d'état logi que de la cellule, c'est-à-dire de passage inopportun d'un "0" logique à un "1" logique, ou vice versa. D'autres exigences sont à respecter pour apporter une solution à ce problème. Tout d'abord, il convient de n'augmenter que fai blement la surface de silicium utilisée par comparaison avec un point mémoire non durci. Cela revient à n'utiliser qu'un nombre minimum de transistors. De plus, il faut préserver la facilité d'écriture dans le point mémoire. En outre, la résistance aux perturbations ainsi obtenue devrait être la même quelle que soit la taille du transistor considéré dans le point mémoire. Différents travaux ont été réalisés dans ce but jusqu'à ce jour. Parmi ceux-ci, on peut citer le disposi tif de cellule mémoire décrit dans le brevet américain US 5,311,070, délivré le 10 mai 1994. Afin de réduire la sen sibilité aux particules, notamment aux ions lourds, le dispositif de cellule mémoire décrit dans le brevet préci té comporte deux point mémoire formés chacun par deux branches inverseuses comprenant chacune quatre transistors MOS, deux transistors PMOS et deux transistors NMOS. Les transistors PMOS et NMOS sont connectés en série, drain/source, pour former deux à deux une demi-branche. La présence de deux transistors PMOS ou NMOS par demi- branche, soit au total 16 transistors MOS par cellule for mée par deux points mémoire, la sortie d'une branche in- verseuse étant reliée à l'entrée formée par les électrodes de grille connectées en parallèle d'un transistor PMOS et d'un transistor NMOS de l'autre branche, et réciproque ment, permet d'introduire une redondance série significa tive des transistors PMOS et NMOS constitutifs du point mémoire correspondant. Ainsi, lors de l'impact, très bref, d'une particule ionisante, tel qu'un ion lourd, le poten tiel électrique des drains et des sources des transistors, non soumis à l'impact, en raison de leur redondance, n'évolue pratiquement pas, ce qui provoque le maintien d'une bonne stabilité de l'ensemble. La perturbation en gendrée du fait de cet impact ne se propage pas d'une branche inverseuse à l'autre et le basculement intempestif du point mémoire et de la cellule mémoire correspondante est sensiblement évité. Toutefois, le dispositif précité ne satisfait pas au critère d'augmentation faible de la surface de silicium utilisée par comparaison avec un point mémoire non durci, comportant deux branches à deux transistors MOS chacune, le nombre de transistors, du fait de la redondance série introduite, étant doublé. La surface de silicium consommée est en conséquence, au minimum, doublée. La présente invention a pour objet de remédier à l'inconvénient précité, afin de respecter les critères précités. Dans ce but, la présente invention propose un point mémoire insensible aux perturbations engendrées par l'impact des particules ionisées ayant deux entrées indé pendantes recevant des signaux logiques d'entrée synchro nes et une sortie délivrant un signal de sortie. Ce point mémoire est remarquable en ce qu'il comprend, alimentées entre une tension d'alimentation et une tension de réfé rence, une première branche inverseuse formée par un pre mier et un deuxième transistor MOS, de type de conduction opposé, connectés en série drain/drain, l'électrode de grille de l'un de ces transistors MOS étant connectée à l'une des entrées indépendantes. I1 comporte en outre une deuxième branche inverseuse formée par un premier et un deuxième transistor MOS, de type conduction opposé, con nectés en série drain/drain, l'électrode de grille de l'un de ces transistors MOS, de type de conduction opposé à ce lui de la première branche dont l'électrode de grille est connectée à l'une des entrées indépendantes, étant connec tée à l'autre entrée indépendante. Le point de jonction drain/drain des transistors MOS de la première branche in- verseuse est connecté à l'électrode de grille de l'autre transistor MOS de la deuxième branche inverseuse et le point de jonction drain/drain des transistors MOS de la deuxième branche inverseuse, délivrant le signal de sor tie, est connecté en contre-réaction à l'électrode de grille de l'autre transistor MOS de la première branche inverseuse. L'ensemble de cet agencement permet de suppri mer la propagation de toute perturbation engendrée par l'impact d'un ion lourd au voisinage de l'un des transis tors MOS de ce point mémoire. L'invention trouve application à la fabrication, sous forme de circuits intégrés, de mémoires statiques RAM, de bascules logiques "latch" ou "flip-flop", en logi que de type réseau prédiffusé, "standard ce11s" ou cir cuits à la demande. Elle sera mieux comprise à la lecture de la des cription et à l'observation des dessins ci-après dans les quels . - la figure la représente un point mémoire insen sible aux perturbations engendrées par l'impact de certai nes particules, conforme à l'objet de la présente invention ; - la figure 1b représente une variante de réalisa tion non limitative du point mémoire objet de la présente invention tel que représenté en figure la ; - la figure 1c représente un mode de réalisation particulier non limitatif d'un point mémoire conforme à l'objet de la présente invention, tel que représenté en figure la, dans lequel un certain degré de redondance sé rie a en outre été introduit ; - la figure 1d représente un chronogramme des si gnaux obtenus lors de l'apparition d'une perturbation sur l'électrode de grille du transistor MOS reliée en contre- réaction à la sortie du point mémoire représenté en figure la, lorsque l'état logique initial correspond à l'état lo gique zéro ; - la figure le représente un chronogramme des si gnaux obtenus lors de l'apparition d'une perturbation sur l'électrode de grille du transistor MOS reliée en contre- réaction à la sortie du point mémoire représenté en figure la, lorsque l'état logique initial correspond à l'état lo gique 1 ; - la figure 2a représente une cellule mémoire con forme à l'objet de la présente invention incorporant deux points mémoire tels que représentés en figure la ou 1c ; - la figure 2b représente une cellule mémoire con forme à l'objet de la présente invention incorporant deux points mémoire tels que représentés en figure lb ou 1c ; - la figure 3a représente une cellule mémoire telle que représentée en figure 2a, munie de son circuit d'écriture/réécriture ; - la figure 3b représente une variante d'exécution de la cellule mémoire représentée en figure 3a, dans laquelle différents transistors ont été ajoutés afin de supprimer tout risque d'interaction du circuit d'écriture. Une description plus détaillée d'un point mémoire insensible aux perturbations engendrées par l'impact de particules ionisantes, conforme à l'objet de la présente invention, et d'une cellule mémoire incorporant de tels points mémoire sera maintenant donnée en liaison avec les figures la à le et les figures suivantes. Sur la figure la, on a représenté un point mémoire conforme à l'objet de la présente invention comportant deux entrées indépendantes, notées chacune IN, ET IN2 res pectivement. D'une manière générale, on indique que le ca ractère indépendant des entrées fait référence à l'absence de corrélation entre les signaux présents à un instant donné sur ces entrées. L'absence de corrélation s'entend, lors de l'apparition d'une perturbation engendrée par une particule ionisante par exemple, de l'absence totale de cette même perturbation ou d'une partie de celle-ci sur l'autre entrée correspondante. D'une manière générale, on indique que les deux entrées IN, et IN2 reçoivent des signaux logiques d'entrée synchrones et qu'elles peuvent correspondre à des signaux synchrones mais déphasés de n, tels que les signaux d'état délivrés par un circuit à deux états complémentés par exemple. Ainsi, sur la figure la et sur l'ensemble des fi gures lb à 1c, l'entrée IN, est réputée recevoir un signal d'entrée, noté D, et l'entrée INZ est réputée recevoir un signal d'entrée complémenté, noté D. Ainsi qu'on l'observera sur la figure la et les figures suivantes, le point mémoire, objet de la présente invention, comprend, alimentée entre une tension d'alimen tation, notée Vcc, et une tension de référence, notée VRef, une première branche inverseuse, notée IB1, formée par un premier et un deuxième transistor de type MOS, ce transistor étant de type de conduction opposé. A titre d'exemple non imitatif sur la figure la, on indique que la notion de premier et deuxième transistor MOS, par commodi té, correspond au sens de circulation du courant dans cha que branche inverseuse de la tension d'alimentation Vcc à la tension de référence VRef correspondant à la tension de masse du circuit par exemple. Des premier et deuxième transistors MOS sont connectés en série drain/drain, l'électrode de grille de l'un des transistors MOS étant connectée à l'une des entrées indépendantes. Sur la figure la, à titre d'exemple non limitatif, on indique que le premier transistor de la première bran che inverseuse IB1 est constitué par un transistor de type PMOS, désigné par TP1, et que le deuxième transistor MOS est constitué par un transistor NMOS, désigné par TN1. Pour les transistors précités et dans l'ensemble des figu res la à 1c, s désigne l'électrode de source des transis tors MOS et d l'électrode de drain de ces derniers. L'électrode de grille du deuxième transistor MOS TN, est connectée à l'entrée indépendante IN, et reçoit le signal logique D. Ainsi que représenté en outre en figure la, le point mémoire, objet de la présente invention, comprend une deuxième branche inverseuse, notée IB2, formée par un premier et un deuxième transistor MOS, cette désignation correspondant à la convention précédemment mentionnée re lativement à la première branche IB1. Ces transistors MOS sont de type de conduction opposé et connectés en série drain/drain entre la tension d'alimentation Vcc et la ten sion de référence précédemment mentionnée. Ainsi qu'on l'observera en outre sur la figure la, l'électrode de grille de l'un des transistors MOS de la deuxième branche IB2 de type de conduction opposé à celui de la première branche IB1 dont l'électrode de grille est connectée à l'une des entrées indépendantes, le transistor TN, dont l'électrode de grille est connectée à la première entrée indépendante IN,, est elle-même connectée à l'autre entrée indépendante IN2. Ainsi, l'électrode de grille du premier transistor MOS, désigné par TP2 sur la figure la, est connectée à la deuxième entrée indépendante IN2. En outre, le point de jonction drain/drain des transistors MOS de la première branche inverseuse IB1 est connecté à l'électrode de grille de l'autre transistor MOS de la deuxième branche inverseuse IB2, cet autre transis tor MOS étant constitué par le deuxième transistor MOS de la deuxième branche IB2 portant la référence TN2. A titre d'exemple non limitatif, le premier transistor MOS et le deuxième transistor MOS de la deuxième branche inverseuse IB2 sont constitués par un transistor PMOS, le transistor TP2, respectivement un transistor NMOS TN2. Enfin, le point de jonction drain/drain des tran sistors MOS de la deuxième branche inverseuse IB2 délivre le signal de sortie à une sortie notée OUT, ce point de sortie étant en outre connecté en contre-réaction à la grille de l'autre transistor MOS de la première branche inverseuse IB1, soit à l'électrode de grille du transistor MOS TP1. Le point mémoire ainsi constitué, tel que repré senté en figure la par exemple, permet de supprimer la propagation de toute perturbation engendrée par l'impact d'un ion lourd au voisinage d'un des transistors MOS des branches inverseuses IB1 et IB2 constitutives du point mé moire considéré. Ainsi que représenté sur la figure la, le deuxième transistor MOS de la première branche inverseuse IB1, le transistor TN, dont l'électrode de grille est reliée à l'une des entrées indépendantes, l'entrée IN,, reçoit le signal logique D et est constitué par un transistor NMOS, alors que le premier transistor MOS de la deuxième branche inverseuse IB2 dont l'électrode de grille est reliée à l'autre entrée indépendante IN2, le transistor TP2, est un transistor PMOS. De même, le premier transistor MOS de la première branche inverseuse IB1, le transistor TP1, et le deuxième transistor MOS de la deuxième branche inverseuse IB2, le transistor TN2, sont respectivement formés par un transistor PMOS et un transistor NMOS. La figure lb représente un mode de réalisation dans une variante d'exécution du point mémoire de la fi gure la. Dans le mode de réalisation représenté en figure lb, le premier transistor MOS de la première branche in- verseuse IB1 est le transistor TP1 de type PMOS dont l'électrode de grille est reliée à l'une des entrées indé pendantes, c'est-à-dire à l'entrée IN,, alors que le deuxième transistor MOS de la deuxième branche inverseuse IB2 dont l'électrode de grille est reliée à l'autre entrée indépendante IN2 est un transistor de type NMOS, le tran sistor TN2. Dans ces conditions, le deuxième transistor MOS de la première branche inverseuse IB1, le transistor TN1, et le premier transistor MOS de la deuxième branche inverseuse IB2, le transistor TP2, sont formés respective ment par un transistor NMOS et un transistor PMOS. Un justificatif du mode opératoire du point mé moire, objet de la présente invention, tel que représenté en figure la, sera maintenant donné en liaison avec les figures ld et le. D'une manière générale, on indique que le principe de base utilisé pour la mise en #uvre du point mémoire, objet de la présente invention, telle que représenté en figure la ou lb, consiste à mettre au point un système d'auto- régénération de l'état précédent en cas d'appari tion d'une perturbation. Sur les figures la et lb, on désigne par D le si gnal logique présent sur la première entrée indépendante IN, et par D le signal logique présent sur la deuxième entrée indépendante IN2. Le signal de sortie présent sur la sortie OUT est désigné par Q. Par convention et en rai son de la qualité de branche inverseuse de la deuxième branche inverseuse IB2, le signal présent sur la liaison entre la jonction drain/drain des premier et deuxième transistors de la première branche inverseuse IB1 et de l'électrode de grille de l'autre transistor MOS de la deuxième branche inverseuse IB2, autre transistor MOS constitué par le deuxième transistor MOS TN2 dans le cas de la figure la, respectivement par la premier transistor MOS TP2 dans le cas de la figure lb, est désigné par _Q, ce signal étant normalement, c'est-à-dire en l'absence de perturbation, le signal complémenté du signal de sortie Q présent sur la sortie OUT. De même, en raison de la liaison de contre- réaction précédemment décrite dans la description, le si gnal présent sur l'électrode de grille de l'autre transis tor de la première branche IB1, le transistor MOS TP1 dans le cas de la figure la, respectivement le transistor MOS TN, dans le cas de la figure lb, est désigné par Q du fait même de la présence de cette connexion de contre-réaction. Dans un cas de fonctionnement normal, c'est-à-dire en l'absence de signal de perturbation provoquée par l'im pact d'un ion lourd, les signaux logiques D et Q sont ré putés avoir le même niveau logique mais sont considérés comme non corrélés entre eux. Il en est de même pour les signaux complémentés de ces premiers signaux, signaux D et Q. Ainsi, en l'absence de perturbation, le point mé moire, tel que représenté en figure la ou lb, présente alors un fonctionnement identique à celui d'un point mé moire classique dans lequel l'état logique est mémorisé par les signaux Q et Q. Le comportement de l'ensemble illustré par l'évo lution des signaux Q et Q lorsque l'un de ces signaux est perturbé par l'impact d'un ion lourd sera maintenant dé crit en liaison avec la figure 1d. I1 existe deux configurations possibles - soit D = Q = 0 et D=Q=1 ; - soit D = Q = 1 et D = Q = 0 . Premier cas : D = Q = 0 et D = Q =1 Une perturbation sur Q impose, ainsi que représenté en fi gure 1d, sur ce signal, une transition de l'état 0 vers l'état 1. L'électrode de grille du premier transistor TP1 de la première branche inverseuse IB1 est alors attaquée par le signal Q, le transistor TP1 passant ainsi de l'état conducteur à l'état bloqué. L'électrode de grille du tran sistor TN,, deuxième transistor MOS de la première branche inverseuse IB1, placé à l'état logique 0 du fait de la va leur du signal D, ce transistor est également bloqué, et le signal Q correspond à celui d'une sortie haute impé dance, potentiel flottant noté HZ, conservant par là même son état précédent, c'est-à-dire la valeur logique 1, ce qui a pour effet de maintenir le deuxième transistor MOS TNZ de la deuxième branche inverseuse IBZ à l'état conduc teur. L'état conducteur et donc l'état logique de la sor tie OUT étant inchangé, le transistor TNZ maintenu à l'état conducteur et la sortie OUT provoquent une régéné ration de l'état logique 0 sur la valeur logique du signal Q après passage de l'ion lourd et ramènent ainsi les tran sistors TP1, premier transistor MOS, et TN,, deuxième transistor MOS de la première branche inverseuse IB1, à l'état initial après passage de l'ion lourd. Le point mé moire tel que représenté en figure la ou lb a ainsi re trouvé son état premier. Dans le cas d'une perturbation sur le signal Q, cette perturbation impose sur ce signal une transition de l'état logique 1 vers l'état logique 0. L'électrode de grille du transistor MOS TN2, deuxième transistor MOS de la deuxième branche inverseuse IB2, respectivement du transistor MOS TP2, premier transistor MOS de la deuxième branche inverseuse IB2 sur la figure lb, commandée par le signal Q, siège de la perturbation, ce transistor devient bloqué. L'électrode de grille du premier transistor MOS TP2 dans le cas de la figure la, respectivement du deuxième transistor MOS TNZ de la deuxième branche inver- seuse IB2 dans le cas de la figure lb, recevant le signal D à l'état logique 1, le transistor MOS TP2, respective ment le transistor TN2 sur la figure lb, est également bloqué et la sortie OUT correspond à une sortie haute im pédance conservant par là même son état précédent, c'est- à-dire l'état logique 0 en maintenant le transistor TP1, dans le cas de la figure la, respectivement le transistor TNI de la figure lb de la première branche inverseuse IBI, conducteur. Ce dernier transistor, maintenu à l'état con ducteur, permet de régénérer l'état logique 1 sur le si gnal Q après le passage de l'ion lourd et le point mémoire, objet de la présente invention, tel que représen té en figure la, retrouve son état premier. Deuxième cas : D = Q = 1 et D = Q = 0 . Dans le cas où une perturbation impose sur le signal Q une transition de l'état 1 vers l'état 0, ainsi que représenté en figure le, l'électrode de grille du transistor TPI, premier transistor de la première branche inverseuse IB1, figure la, ou deuxième transistor TNI de la première bran che IB1 dans le cas de la figure lb, est commandée par ce signal Q, le transistor précité devient conducteur et en- tre en conflit avec le transistor MOS de la même branche inverseuse IB1 dont l'électrode de grille est commandée par le signal D à l'état logique 1. Dans le pire cas, une telle situation est susceptible d'entraîner un changement d'état logique sur le signal Q qui transite de l'état lo gique 0 à l'état logique 1. Dans ce cas, on constate que le point mémoire a alors changé d'état. Toutefois, en sup posant, hypothèse H, que les signaux D et D n'ont pas changé d'état logique, leur valeur respective étant res pectivement 1 et 0, on constate alors que les transistors TN1, deuxième transistor MOS de la première branche inver- seuse IB1, figure la, et TP1, premier transistor MOS de la première branche inverseuse IB1, figure lb, ainsi que les transistors TP2, premier transistor de la deuxième branche inverseuse IB2, figure la, et TN2, deuxième transistor MOS de la deuxième branche inverseuse IB2, figure lb, sont restés conducteurs et leur action a pour conséquence que le point mémoire est restauré dans son état premier après le passage de l'ion lourd, ainsi que représenté en figure le. Dans le cas où une perturbation sur Q apparaît, il est facile de vérifier qu'une telle perturbation provo que le même comportement que mentionné précédemment, c'est-à-dire un changement de l'état interne du point mé moire puis une régénération par l'intermédiaire des si gnaux D et D. A titre récapitulatif, on indique que le point mé moire, objet de la présente invention, tel que représenté en figure la, et dont le fonctionnement a été illustré en référence aux figures 1d et le, est insensible aux ions lourds par auto-régénération de son état logique, pourvu qu'il n'existe aucune relation directe entre les signaux D et D, d'une part, et les signaux Q et Q, de l'autre. Une telle condition peut être réalisée, l'hypo thèse H précitée étant satisfaite, en connectant deux points mémoire en parallèle de la manière ci-après, ainsi qu'il sera décrit ultérieurement dans la description en liaison avec les figures 2a et 2b, la sortie OUT délivrant le signal Q d'un point mémoire étant connectée à l'entrée IN,, première entrée indépendante d'un autre point mé moire, et la sortie Q du premier point mémoire étant en outre connectée à l'entrée D, c'est-à-dire à la deuxième entrée indépendante de l'autre point mémoire. Une descrip tion plus complète d'une cellule mémoire ainsi constituée sera donnée ultérieurement. Bien entendu, le point mémoire, objet de la pré sente invention, n'est pas limité au mode de réalisation représenté en figures la et lb, dans lequel, du point de vue du nombre de transistors mis en #uvre, ce nombre de transistors est absolument identique à un point mémoire non durci de type classique mais non résistant à l'impact des ions lourds. En particulier, ainsi que représenté en figure 1c, l'une au moins des première et deuxième bran ches inverseuses, la branche IB1 sur la figure 1c, peut comporter en outre un transistor MOS auxiliaire de même type de conduction que le premier, respectivement le deuxième transistor MOS, et dont l'électrode de grille est connectée en parallèle avec l'électrode de grille du tran sistor MOS de type de conduction opposé de la même branche inverseuse IB1. Sur la figure 1c, à titre d'exemple non limitatif, on a désigné par T'PI le transistor MOS auxi liaire associé en connexion série drain/source au premier transistor MOS TP1 de la première branche inverseuse IB1 de la figure la. Ainsi, l'électrode de grille du transis tor MOS auxiliaire T'PI est elle-même connectée en paral lèle à l'électrode de grille du deuxième transistor MOS de la première branche inverseuse IBI, le transistor TN1, et en définitive, à la première entrée indépendante IN,. On conçoit ainsi que du fait de l'impact d'un ion lourd sur le premier transistor TP1 de la première branche inver- seuse IB1, la perturbation soit ainsi réduite du fait de la redondance série introduite par ce transistor auxi liaire. Bien entendu, cette redondance série permet d'aug menter la stabilité de l'ensemble, alors que le nombre de transistors mis en ceuvre, du fait de l'adjonction de ce transistor auxiliaire, n'est pas rédhibitoire. Par analo gie avec le mode de réalisation de la figure 1c, le tran sistor auxiliaire peut être constitué soit par un transistor P-MOS, T'P2, connecté en série dans la branche du transistor TP2 et dont l'électrode de grille est con nectée au signal Q, soit par un transistor N-MOS, T'NI respectivement T'N2 connecté en série avec le transistor TN, respectivement TN2 et dont l'électrode de grille est connectée à Q respectivement à D. Ces transistors auxi liaires ne sont pas représentés au dessin, et ne sont pas nécessaires. Une description plus détaillée d'une cellule mé moire conforme à l'objet de la présente invention, incor porant deux points mémoire tels que décrits précédemment dans la description, sera maintenant donnée en liaison avec les figures 2a et 2b. Sur les figures précitées, on indique que les élé ments constituant les points mémoire respectifs mis en #u- vre correspondent à ceux représentés en figures la et lb et, de ce fait, portent les mêmes références. Pour une meilleure compréhension de l'ensemble toutefois, les si gnaux portent simplement des références similaires pour chaque mode de réalisation correspondant à la figure 2a et 2b respectivement. Ainsi que représenté en figures 2a et 2b, la cel lule mémoire insensible aux perturbations engendrées par l'impact de particules ionisantes, objet de la présente invention, est remarquable en ce qu'elle comprend un pre mier point mémoire P,, tel que représenté en figure la, et un deuxième point mémoire, tel que représenté également en figure la et portant la référence P2. Ce deuxième point mémoire est identique au premier point mémoire. De la même manière, sur la figure 2b, on a repré senté une cellule mémoire conforme à l'objet de la pré sente invention, laquelle comporte un premier point mémoire noté P', tel que représenté en figure lb, et un deuxième point mémoire noté P'2 identique au premier point mémoire P', tel que représenté en figure 2b. Sur les figures 2a et 2b, on constate que la sor tie du premier point mémoire P,, P', est connectée à l'en trée indépendante connectée à l'électrode de grille du transistor MOS constituant la première branche inverseuse IB, du deuxième point mémoire PZ ou P'2 respectivement. Ainsi, sur la figure 2a, la sortie notée OUT, délivrant le signal Q, du premier point mémoire P1 est connectée à l'entrée indépendante IN,2 du deuxième .point mémoire P2, laquelle est connectée à l'électrode de grille du deuxième transistor MOS TN, du deuxième point mémoire P2. Sur la figure 2b, la sortie OUT', du premier point mémoire P', est connectée à l'entrée indépendante IN'i2 connectée à l'électrode de grille du premier transistor MOS TP, constituant la première branche inverseuse IB, du deuxième point mémoire P'2. Sur la figure 2a, la sortie OUT2 du deuxième point mémoire P2 est connectée à la première entrée indépendante IN" connectée à l'électrode de grille du deuxième tran sistor MOS TN, constitutif de la première branche inver- seuse IB, du premier point mémoire P,. Sur la figure 2b, la sortie OUT'2 du deuxième point mémoire P'2 est connectée à l'entrée indépendante IN'" du premier transistor MOS TP, constitutif de la pre mière branche inverseuse IB, du premier point mémoire P',. Sur la figure 2a, la jonction drain/drain des pre mier et deuxième transistors MOS TP,, TN, constitutifs de la première branche inverseuse IB, du premier point mé moire P1 et délivrant le signal Q , est connectée à l'en trée indépendante IN22 connectée à l'électrode de grille du premier transistor MOS TP2 constitutif de la deuxième branche inverseuse IB2 du deuxième point mémoire P2. Sur la figure 2b, le point de jonction drain/drain du premier transistor MOS TP, et du deuxième transistor MOS TN, constitutifs de la première branche inverseuse IB, du premier point mémoire P', et délivrant le signal Q est connectée à là deuxième entrée indépendante IN'22 connec tée à l'électrode de grille du deuxième transistor MOS TN2 constitutif de la deuxième branche inverseuse IB2 du deuxième point mémoire P'2. Sur la figure 2a, la jonction drain/drain du pre mier transistor MOS TP1 et du deuxième transistor MOS TN1 constitutifs de la première branche inverseuse IB1 du deuxième point mémoire P2 est connectée à la deuxième en trée indépendante IN21 connectée à l'électrode de grille du premier transistor MOS TP2 de la deuxième branche in- verseuse IB2 du premier point mémoire P1. Sur la figure 2b, la jonction drain/drain du pre mier transistor MOS TP1 et du deuxième transistor MOS TN, constitutifs de la première branche inverseuse IB1 du deuxième point mémoire P'2 est connectée à la deuxième en trée indépendante IN'21 connectée à l'électrode de grille du deuxième transistor MOS TN2 constitutif de la deuxième branche inverseuse IB2 du premier point mémoire P'1. Dans ces conditions, la sortie Q1, Q'1 d'un point mémoire P1, P'1, est connectée à l'entrée de l'autre point mémoire P2, P'2, et la sortie Q, , Q , d'un point mémoire P1, P'1 est connectée à l'autre entrée indépendante de l'autre point mémoire P2, P' 2. De cette manière, dès que l'un des deux points mé moire est perturbé par un ion lourd, l'autre point mémoire garantit que les entrées indépendantes du premier point mémoire sont stables, ce qui permet ainsi au premier point mémoire de se régénérer. Une description plus détaillée d'une cellule mé moire conforme à l'objet de la présente invention, munie de son circuit d'écriture/réécriture sera maintenant don née dans deux modes de réalisation distincts en liaison avec les figures 3a et 3b. Sur la figure 3a, on a représenté une cellule mé moire insensible aux perturbations engendrées par l'impact de particules ionisées conforme à l'objet de la présente invention. La cellule mémoire précitée comprend un premier point mémoire, noté P1, tel que décrit précédemment en liaison avec les figures la, lb ou 1c. La cellule mémoire comporte en outre un deuxième point mémoire tel que représenté en figures la, lb ou 1c, ce deuxième point mémoire, noté P2, étant identique au premier point mémoire P1. Sur les figures 3a et 3b, les mêmes références désignent les mêmes éléments que relati vement aux figures la, lb ou 1c précitées. Ainsi, la cel lule mémoire représentée en figure 3a correspond à celle qui est représentée en figure 2a et la cellule mémoire re présentée en figure 3b correspond à celle qui est repré sentée en figure 2b. En outre, ainsi que représenté en figure 3a, la cellule mémoire comporte un module d'écriture /réécriture d'un état logique à mémoriser au niveau du premier et du deuxième point mémoire P1, P2. De manière classique, ce module d'écriture com porte au moins un premier inverseur, noté I1, formé par un transistor PMOS et un transistor NMOS connectés en série de manière semblable aux branches inverseuses constituti ves de chaque point mémoire entre la tension d'alimenta tion Vcc et la tension de référence VRef. Ce circuit inverseur I1 reçoit un signal d'horloge, noté CLK, et dé livre un signal d'horloge inversé, noté CLK. En outre, un deuxième inverseur, noté 12, est pré vu, ce deuxième inverseur étant constitué de la même ma nière que le premier inverseur I1. Il reçoit l'état logique à mémoriser, désigné par D, cet état logique cor- respondant à un signal logique à deux états 0,1 possibles, et délivre un état logique inversé, noté D. Enfin, le circuit d'écriture/réécriture comporte une première et une deuxième porte G1, G2, chaque porte de type ET étant constituée par deux transistors MOS de type de conduction opposé montés en parallèle, drain/source, source/drain, et dont les électrodes de grille sont pilo tées par le signal d'horloge et par le signal d'horloge complémenté CLK. Chaque porte G1, G2 délivre l'état logi que complémenté D constitutif de l'état logique à mémori ser inversé. Ce signal est délivré à l'entrée indépendante reliée à l'électrode de grille du premier transistor MOS de la deuxième branche inverseuse du premier P1, respecti vement du deuxième P2 point mémoire. A l'observation de la figure 3a, on pourra constater que la sortie de la porte G1 est connectée à la jonction drain/drain du premier et du deuxième transistor MOS de la première branche inver- seuse IB1 du deuxième point mémoire P2 et donc, par l'in termédiaire de la liaison en contre-réaction, à la deuxième entrée indépendante IN21 et à l'électrode de grille du premier transistor MOS TP2 de la deuxième bran che inverseuse IB2 du premier point mémoire P1, alors que la sortie de la porte G2 est directement connectée à la deuxième entrée indépendante IN22 et à l'électrode de grille du premier transistor MOS TP2 de la deuxième bran che inverseuse IB2 du deuxième point mémoire P2. Le module d'écriture/réécriture délivre ainsi deux signaux identi ques D et D correspondant à l'état logique à mémoriser inversé aux deux points mémoire P1 et P2 constitutifs de la cellule mémoire, objet de la présente invention. Ainsi, les deux points mémoire P1 et P2 sont, par l'opération d'écriture ou réécriture, positionnés dans le même état initial en l'absence de perturbation provoquée par l'im pact d'un ion lourd. Lors de l'apparition d'un impact sur l'un des points mémoire P1 ou P2, la perturbation engen drée sur ce point mémoire disparaît avec l'impact de l'ion lourd et le phénomène d'auto- régénération de l'ensemble, par l'intermédiaire de l'autre point mémoire, est ainsi réalisé, ainsi que décrit précédemment dans la descrip tion. La figure 3a correspond à la mise en ceuvre d'un re gistre de type "latch". Le mode de réalisation de la figure 3b correspond à un mode de réalisation avantageux du dispositif décrit en figure 3a, dans lequel le risque d'interaction entre les transistors MOS du circuit d'écriture/réécriture et en particulier des transistors des portes G1 et G2, est sen siblement supprimé. Ainsi que représenté sur la figure 3b précitée, la première branche inverseuse IB1 du premier et du deuxième point mémoire comporte en outre un transistor MOS tampon connecté en série drain/source avec le premier TP1, res pectivement le deuxième TN, transistor MOS constitutif de cette première branche inverseuse. Sur la figure 3b, les transistors MOS tampon respectifs portent la référence TBP1 pour le transistor MOS connecté en série avec le pre mier transistor MOS TP1 et TBN1 pour le transistor MOS tampon connecté en série avec le deuxième transistor MOS TN, précédemment cités. En outre, ainsi qu'on l'observera sur la figure 3b précitée, l'électrode de grille du transistor MOS tampon TBP1 en série avec le premier transistor MOS TP1 reçoit le signal d'horloge inversé CLK. De même, l'électrode de grille du transistor MOS tampon TBN1 en série avec le deuxième transistor MOS TN, de chacune des premières bran ches inverseuses IB1 du premier et du deuxième point mé moire P1, P2, reçoivent le signal d'horloge CLK. En fonctionnement, lors de l'écriture du point mé moire tel que représenté en figure 3b, le signal d'horloge CLK et le signal d'horloge CLK provoquent la commutation des transistors TBN1, respectivement TBP1, ce qui permet de découpler les première et deuxième portes G1, G2 des premier et deuxième transistors MOS de chaque première branche inverseuse. Dans le cas du mode de réalisation de la figure 3b, les quatre transistors ajoutés permettent ainsi l'écriture dans chaque point mémoire P1 et P2 sans avoir à tenir compte du risque d'interaction des transistors cons titutifs des portes G1 et G2, et donc sans avoir à tenir compte de la taille respective des transistors d'écriture et des transistors de mémorisation. Le mode de réalisation représenté en figure 3b présente de plus l'avantage d'une moindre consommation d'énergie électrique en raison d'un courant instantané plus faible alors qu'une meilleure ra pidité peut ainsi être obtenue, le temps de commutation des transistors tampon pouvant être choisi de manière adaptée. Enfin, l'augmentation de consommation de surface de silicium en raison de l'augmentation du nombre de tran sistors est sensiblement compensée par le fait qu'il est possible d'utiliser des transistors plus petits pour l'en semble des transistors mis en ceuvre en comparaison du mode de réalisation de la figure 3a. on a ainsi décrit un point mémoire et une cellule mémoire insensibles aux perturbations engendrées par l'im pact de particules ionisées particulièrement performants, mettant en ceuvre un faible nombre de transistors par rap port aux schémas connus existants, et pour lesquels les performances de vitesse sont peu dégradées. REVENDICATIONS 1. Point mémoire insensible aux perturbations en gendrées par l'impact de particules ionisées, comportant deux entrées indépendantes recevant des signaux logiques d'entrée synchrones et une sortie, caractérisé en ce qu'il comprend, alimentées entre une tension d'alimentation et une tension de référence - une première branche inverseuse formée par un premier et un deuxième transistor MOS, de type de conduc- tion opposé, connectés en série drain/drain, l'électrode de grille de l'un desdits transistors MOS étant connectée à l'une des entrées indépendantes, et - une deuxième branche inverseuse, formée par un premier et un deuxième transistor MOS, de type de conduc- tion opposé, connectés en série drain/drain, l'électrode de grille de l'un desdits transistors MOS, de type de con- duction opposé à celui de la première branche dont l'élec trode de grille est connectée à l'une des entrées indépendantes, étant connectée à l'autre entrée indépen dante, le point de jonction drain/drain des transistors MOS de la première branche inverseuse étant connecté à l'électrode de grille de l'autre transistor MOS de la deuxième branche inverseuse, et le point de jonction drain/drain des transistors MOS de la deuxième branche in- verseuse, délivrant le signal de sortie, étant connecté en contre-réaction à la grille de l'autre transistor MOS de la première branche inverseuse, ce qui permet de supprimer la propagation de toute perturbation engendrée par l'im pact d'un ion lourd au voisinage d'un des transistors MOS de ce point mémoire. 2. Point mémoire selon la revendication 1, carac térisé en ce que le deuxième transistor MOS de la première branche inverseuse dont l'électrode de grille est reliée à l'une des entrées indépendantes est un transistor NMOS et en ce que le premier transistor MOS de la deuxième branche inverseuse dont l'électrode de grille est reliée à l'autre entrée indépendante est un transistor PMOS, le premier transistor MOS de la première branche inverseuse et le deuxième transistor MOS de la deuxième branche inverseuse étant formés par un transistor PMOS et NMOS respective ment. 3. Point mémoire selon la revendication 1, carac térisé en ce que le premier transistor MOS de la première branche inverseuse dont l'électrode de grille est reliée à l'une des entrées indépendantes est un transistor PMOS et en ce que le deuxième transistor MOS de la deuxième bran che inverseuse dont l'électrode de grille est reliée à l'autre entrée indépendante est un transistor NMOS, le deuxième transistor MOS de la première branche inverseuse et le premier transistor MOS de la deuxième inverseuse étant formés par un transistor NMOS et PMOS respective ment. 4. Point mémoire selon l'une des revendications 1 à 3, caractérisé en ce que l'une au moins des première et deuxième branches inverseuses comporte en outre un tran sistor MOS auxiliaire de même type de conduction que le premier, respectivement le deuxième transistor MOS, con necté en série drain/source avec ce dernier, et dont l'électrode de grille est connectée en parallèle avec l'électrode de grille du transistor MOS de type de conduc- tion opposé à la même branche inverseuse, ce qui permet de renforcer l'insensibilité dudit point mémoire à l'impact des particules ionisantes. 5. Cellule mémoire insensible aux perturbations engendrées par l'impact de particules ionisées, caractéri sée en ce que qu'elle comprend - un premier point mémoire selon l'une des reven dications 1 à 4 ; - un deuxième point mémoire selon l'une des reven dications 1 à 4, identique au premier point mémoire, la sortie du premier, respectivement du deuxième point mé moire étant connectée à l'entrée indépendante reliée à l'électrode de grille du transistor MOS de la première branche inverseuse du deuxième, respectivement du premier point mémoire, et la jonction drain/drain des transistors MOS de la première branche inverseuse du premier respecti vement du deuxième point mémoire étant connectée à l'en trée indépendante reliée à l'électrode de grille du transistor MOS de la deuxième branche inverseuse du deuxième, respectivement du premier point mémoire, l'état initial du premier, respectivement du deuxième point mé moire étant, en présence de perturbation, régénéré par l'intermédiaire du deuxième respectivement du premier point mémoire. 6. Cellule mémoire selon la revendication 5, ca ractérisée en ce qu'elle comporte en outre des moyens d'écriture d'un état logique à mémoriser au niveau du pre mier et du deuxième point mémoire, lesdits moyens d'écri ture comportant au moins: - un premier inverseur recevant le signal d'hor loge et délivrant un signal d'horloge inversé ; - un deuxième inverseur recevant ledit état logi que à mémoriser et délivrant un état logique inversé ; - une première et une deuxième porte, pilotées par ledit signal d'horloge et par ledit signal d'horloge in versé, lesdites première et deuxième portes recevant sur une entrée ledit état logique à mémoriser inversé et déli vrant cet état logique à mémoriser inversé à l'entrée in dépendante reliée à l'électrode de grille du premier transistor MOS de la deuxième branche inverseuse du pre mier, respectivement du deuxième point mémoire. 7. Cellule mémoire selon l'une des revendications 5 ou 6, caractérisé en ce que la première branche inver- seuse du premier et du deuxième point mémoire comportent en outre un transistor MOS tampon connecté en série drain/source avec le premier, respectivement le deuxième transistor MOS constitutif de cette première branche in- verseuse, et de même type de conduction que ce dernier, l'électrode de grille du transistor MOS tampon en série avec le premier transistor MOS recevant ledit signal d'horloge inversé et l'électrode de grille du transistor MOS tampon en série avec le deuxième transistor MOS rece vant ledit signal d'horloge, ce qui permet de découpler lesdites première et deuxième portes des premier et deuxième transistors MOS de chaque première branche inver- seuse.