Brevet FR2790597A1 — publié le 20000908

INTEGRATICN DE CCNDENSATEURS La présente invention concerne de façon générale la formation d'un condensateur dans un circuit intégré. De tels condensateurs constituent, par exemple, l'élément de mémorisation d'une cellule mémoire dynamique à accès aléatoire (DRAM). Les figures LA et lB illustrent schématiquement, en vue en coupe et en vue de dessus, respectivement, une partie d'une structure de cellule mémoire DRAM à un stade intermédiaire de sa formation dans un circuit intégré selon un procédé de fabrication classique. Chaque cellule DRAM comprend un transistor MOS de commande et un condensateur dont une électrode est en contact avec une région du substrat 1, typiquement une région de source/drain du transistor de commande. On suppose ici que les transistors MOS (non représentés) ont déjà été formés dans un substrat semiconducteur 1. On notera que par substrat on désigne autant une tranche de silicium uniformément dopée, que des zones épitaxiées et/ou spécifiquement dopées par diffusion/implantation formées sur ou dans un substrat massif. De telles tranches ou régions peuvent en outre avoir été préalablement siliciurées, au moins partiellement. Une couche isolante 2, typiquement en oxyde de sili- cium, est formée sur le substrat 1. Cette couche 2 est munie de premières ouvertures qui ont typiquement en vue de dessus une forme carrée. Chacune de ces ouvertures est remplie d'un plot conduc- teur 3, typiquement en tungstène ou en silicium polycristallin. Les plots 3 sont en contact avec des régions de source/drain (non représentées) des transistors de commande. La structure est revêtue d'une couche isolante 4, typi- quement en oxyde de silicium. Dans la couche 4 sont formées des deuxièmes ouvertures de façon à exposer la surface supérieure des plots 3. Les deuxièmes ouvertures ont typiquement en vue de dessus une forme rectangulaire. Une couche conductrice 5 est formée sur les parois et les fonds des deuxièmes ouvertures. Cette couche 5 résulte par exemple d'un dépôt conforme de silicium polycristallin suivi d'une gravure mécano- chimique de la partie du dépôt de silicium polycristallin recouvrant la face supérieure de la couche 4. On a formé ainsi une première électrode 5 d'un conden- sateur en contact électrique avec un substrat sous-jacent 1 par l'intermédiaire d'un plot conducteur 3. L'électrode 5 a une forme en "cuvette" à fond plat. En effet, l'électrode a en coupe (figure 1A) des parois verticales et un fond horizontal, et a en vue de dessus (figure lB) sensiblement la forme d'un rectangle. A ce stade de fabrication, comme l'illustre la figure 1A, l'inté- rieur de la cuvette formée par l'électrode 5 est vide. Comme l'illustrent les figures 1A et lB, le fond horizontal de l'élec- trode 5 est en contact sensiblement par son milieu avec le sommet du plot 3. La structure ainsi obtenue et représentée aux figures 1A et lB est ensuite complétée par le dépôt conforme d'un isolant (non représenté), puis par le dépôt et la gravure d'une couche conductrice (non représentée) constituant une deuxième électrode éventuellement commune à plusieurs condensateurs. Pour améliorer les performances des mémoires intégrées, l'industrie électronique a aujourd'hui besoin de pouvoir augmen- ter la capacité des condensateurs constituant les points de mémorisation de cellules DRAM sans réduire la densité de la mémoire, ou d'augmenter la densité de la mémoire sans réduire la capacité des condensateurs. Un objet de la présente invention est de proposer une nouvelle structure de condensateur intégré présentant une capa- cité plus élevée. Un autre objet de la présente invention est de proposer une telle structure dans laquelle le contact entre le plot conduc- teur et la première électrode soit amélioré. Pour atteindre ces objets, la présente invention pré- voit un condensateur dont une électrode présente une forme générale en cuvette, comportant un fond généralement horizontal et des parois verticales, et est en contact électrique par son fond avec un plot conducteur, le plot débordant par rapport à la surface supérieure d'une couche isolante et le fond comportant un renfoncement complémentaire de la partie en saillie du plot. Selon un mode de réalisation de la présente invention, l'électrode est en silicium polycristallin. Selon un mode de réalisation de la présente invention, le plot est en tungstène. Selon un mode de réalisation de la présente invention, le plot est en silicium polycristallin. Selon un mode de réalisation de la présente invention, la couche isolante est en oxyde de silicium. La présente invention prévoit également un procédé de fabrication d'un condensateur comprenant les étapes suivantes: former dans une première couche isolante une première ouverture de façon à exposer une région choisie d'un substrat semiconducteur; déposer et graver une première couche conductrice de façon à former dans la première ouverture un plot conducteur; déposer une deuxième couche isolante; former dans la deuxième couche isolante et la première couche isolante une deuxième ouverture, de façon que le plot fasse saillie par rapport à la première couche isolante; déposer de façon conforme une deuxième couche conduc- trice; graver la deuxième couche conductrice de façon à élimi- ner ses parties horizontales reposant sur la deuxième couche isolante; déposer de façon conforme un diélectrique mine; et déposer et graver une quatrième couche conductrice. Selon un mode de réalisation de la présente invention, les première et deuxième couches isolantes sont en oxyde de silicium. Selon un mode de réalisation de la présente invention, la gravure de la deuxième couche conductrice est une gravure mécano-chimique. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures 1A et 1B illustrent une structure classique de condensateurs intégrés; et les figures 2A et 2B illustrent une nouvelle structure de condensateurs intégrés. Par souci de clarté, les mêmes éléments ont été dési- gnés par les mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Les figures 2A et 2B illustrent schématiquement, en vue en coupe et en vue de dessus, respectivement, une partie d'une structure de cellule mémoire DRAM formée dans un circuit intégré selon un nouveau procédé de fabrication. Plus particulièrement, les figures 2A et 2B représentent une telle nouvelle structure à un stade intermédiaire de sa fabrication similaire à elui de la structure classique décrite précédemment en relation avec les figures 1A et lB. Chaque cellule DRAM comprend un transistor MOS de commande et un condensateur dont une électrode est en contact avec une région du substrat 1, par exemple une région de source/drain du transistor de commande. On suppose de nouveau que des transistors MOS (non représentés) ont déjà été formés dans le substrat semiconducteur 1. Le procédé commence par des étapes similaires à celles d'un procédé classique: formation de premières ouvertures dans une première couche isolante 2, de façon à exposer des régions choisies du substrat 1, par exemple des régions de source/drain (non représentées) des transistors de commande; dépôt et gravure d'une première couche conductrice de façon à former dans les premières ouvertures des plots conducteurs 3; et dépôt d'une deuxième couche isolante 4. Dans un mode de réalisation, la couche 2 est en oxyde de silicium et d'une épaisseur de 600 nm, les premières ouvertures étant, par exemple, en vue de dessus des carrés de 0,2 pm de côté. Les plots 3 sont remplis de tungstène ou de silicium polycristallin. La couche 4 est en oxyde de silicium et d'une épaisseur de 600 nm. Selon l'invention, des deuxièmes ouvertures sont for- mées dans la deuxième couche isolante 4 et dans la première couche isolante 2 de façon à exposer la surface supérieure et une partie des parois verticales des plots 3. Une caractéristique de la présente invention réside dans la formation de telles deuxièmes ouvertures plus profondes que des deuxièmes ouvertures classiques, faisant saillir les plots 3 par rapport à une partie non gravée de la première couche isolante 2. Pour ce faire, on utilise de préférence le même masque de gravure que dans un procédé classique. Les deuxièmes ouver- tures ont alors, par exemple, en vue de dessus une forme rectangulaire classique. Un tel rectangle aura par exemple des dimensions de 0,8x0,5 pm. Comme on l'a noté précédemment, les couches 2 et 4 sont en un même matériau isolant, de préférence en oxyde de silicium. Pour graver la couche 2 après la couche 4, il suffira d'augmenter le temps de gravure. Dans un mode de réalisation (non représenté), l'inter- face entre les couches 2 et 4 est constituée d'une couche mince en un deuxième matériau isolant gravable sélectivement par rap- port au premier matériau isolant et par rapport au matériau constituant le plot 3, par exemple en nitrure de silicium. Alors, la couche 4 puis la couche d'interface sont éliminées avant de graver de façon appropriée la couche 2. Dans un mode de réalisation (non représenté), la struc- ture de la couche 2 pourra être modifiée de façon à pouvoir contrôler de façon efficace l'arrêt de sa gravure. Par exemple, la couche 2 pourra être un tricouche constitué de parties infé- rieure (en contact avec le substrat 1) et supérieure en un premier matériau isolant, séparées par une couche mince en un deuxième matériau isolant. Le premier matériau isolant sera de préférence de l'oxyde de silicium. Le deuxième matériau isolant sera gravable sélectivement par rapport au premier matériau isolant et par rapport au matériau constituant le plot 3. Il s'agira, par exemple, de nitrure de silicium. Alors, les deu- xièmes ouvertures seront formées dans la couche 2 de façon à exposer cette dernière couche mince en nitrure de silicium autour des plots 3. Une couche conductrice 6 est formée sur les parois et le fond de chaque deuxième ouverture. Cette couche 6 résulte par exemple d'un dépôt conforme de silicium polycristallin suivi d'une gravure mécano-chimique de la partie du dépôt de silicium polycristallin recouvrant la face supérieure de la couche 4. On a formé ainsi une première électrode 6 d'un conden- sateur en contact électrique avec un substrat sous-jacent 1 par l'intermédiaire d'un plot conducteur 3 en saillie par rapport à une couche isolante. Comme précédemment, l'électrode 6 a une forme sensiblement en "cuvette". Elle présente toutefois deux différences principales avec la structure antérieure. D'une part, les parois de la cuvette sont plus hautes que dans le cas de la figure 1A. D'autre part, le fond de la cuvette comprend un ren- foncement 8 qui épouse le contour d'une partie du plot 3 en saillie par rapport à la couche isolante 2. La structure ainsi obtenue et représentée aux figures 2A et 2B est ensuite complétée par le dépôt conforme d'un isolant (non représenté), puis par le dépôt et la gravure d'une nouvelle couche conductrice (non représentée) constituant une deuxième électrode éventuellement commune à plusieurs condensateurs. Un avantage de la présente invention est d'augmenter la capacité des condensateurs intégrés. Comme cela ressort d'une comparaison des figures 1A et 2A, d'une part, et lB et 2B, d'au- tre part, la surface de l'électrode 6 est supérieure à celle d'une électrode 5 classique du fait de l'augmentation de hauteur des bords de la cuvette et du fait de la présence du renfoncement 8. Plus précisément, cette surface est augmentée des parties verticales formées dans la couche 2. En considérant que les dimensions en vue de dessus de l'électrode 6 sont sensiblement 500x350 nm et en supposant que l'on a gravé la couche 2 sur une hauteur de sensiblement 300 nm, la surface de l'électrode 6 sera de l'ordre de 3,1 gm2 au lieu de 1,96 im2 pour une électrode classique (5, figures lA et lB). Un autre avantage de la présente invention est que cette augmentation de la capacité des condensateurs de cellules DRAM se fait sans modification de masque. Comme cela ressort de la description précédente et d'une comparaison des figures lB et 2B, le masque utilisé pour la formation de deuxièmes ouvertures dans lesquelles sont formées les premières électrodes de conden- sateurs demeure inchangé par rapport à un procédé classique. Un autre avantage de la présente invention est d'amé- liorer le contact entre chaque électrode de condensateur 6 et la région semiconductrice sous-jacente. En effet, selon la présente invention, le contact entre une électrode 6 et le plot 3 corres- pondant est amélioré du fait que ce contact correspond non seulement à la face supérieure du plot, mais aussi à une couronne supérieure du plot. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, la profondeur des deuxièmes ouvertures dans la première couche isolante 2 peut être modifiée facilement en contrôlant par des techniques classiques la gravure de la couche 2 (temps de gravure et/ou formation d'une couche d'arrêt de gravure en nitrure de silicium). Par ailleurs, après la gra- vure de la première électrode 6 et avant le dépôt conforme de l'isolant (non représenté) destiné à constituer le diélectrique du condensateur, la deuxième couche isolante 4 peut être éliminée au moins partiellement afin d'augmenter encore la surface de l'électrode, et donc la capacité, à l'extérieur de la cuvette, le long des parois verticales. De plus, la présente invention s'ap- plique également à l'augmentation de la capacité de tout type de condensateurs intégrés autres que des éléments de mémorisation de cellules DRAM. REVENDICATIONS 1. Condensateur dont une électrode (6) présente une forme générale en cuvette, comportant un fond généralement hori- zontal et des parois verticales, et est en contact électrique par son fond avec un plot conducteur (3), caractérisé en ce que ledit plot déborde par rapport à la surface supérieure d'une couche isolante (2) et en ce que ledit fond comporte un renfoncement complémentaire de la partie en saillie du plot. 2. Condensateur selon la revendication 1, caractérisé en ce que l'électrode (6) est en silicium polycristallin. 3. Condensateur selon la revendication 1, caractérisé en ce que le plot (3) est en tungstène. 4. Condensateur selon la revendication 1, caractérisé en ce que le plot (3) est en silicium polycristallin. 5. Condensateur selon la revendication 1, caractérisé en ce que la couche isolante (2) est en oxyde de silicium. 6. Procédé de fabrication d'un condensateur selon la revendication 1, caractérisé en ce qu'il comprend les étapes suivantes: former dans une première couche isolante (2) une pre- mière ouverture de façon à exposer une région choisie d'un substrat semiconducteur (1); déposer et graver une première couche conductrice (3) de façon à former dans la première ouverture un plot conducteur (3); déposer une deuxième couche isolante (4); former dans la deuxième couche isolante et la première couche isolante une deuxième ouverture, de façon que le plot fasse saillie par rapport à la première couche isolante; déposer de façon conforme une deuxième couche conduc- trice (6); graver la deuxième couche conductrice de façon à élimi- ner ses parties horizontales reposant sur la deuxième couche isolante; déposer de façon conforme un diélectrique mince; et déposer et graver une quatrième couche conductrice. 7. Procédé selon la revendication 6, caractérisé en ce que les première et deuxième couches isolantes (2, 4) sont en oxyde de silicium. 5 8. Procédé selon la revendication 6, caractérisé en ce que la gravure de la deuxième couche conductrice est une gravure mécano- chimique.