Brevet FR2792760A1 — publié le 20001027

MÉMOIRE À RÉGLAGE OPTIMISÉ DES INSTANTS DE PREÉCHARGE. La présente invention concerne une mémoire et plus par- ticulièrement une optimisation des cycles de lecture de la mémoire. Généralement, une opération de lecture d'une mémoire produit des données sur des lignes de bits à un instant inconnu après un signal de commande de lecture. Les lignes de bits doi- vent être préchargées avant chaque opération de lecture et, lorsqu'on enchaîne deux lectures, on doit provoquer la précharge nécessaire à la seconde lecture après la fin de la première lecture, c'est-à-dire à un instant inconnu après le signal de commnande de la première lecture. La figure 1 représente schématiquement une mémoire 1 ccmposée de cellules nnmémoire 2 disposées en rangées et en colonnes. Les cellules de chaque rangée sont sélectionnées par une ligne de rangée 3 respective, et les cellules de chaque colonne sont accessibles en lecture par un couple respectif de lignes de bits complémentaires 4. Chaque couple de lignes de bits 4 est associé à un amplificateur de lecture 5 respectif et chaque ligne de bit est reliée à une ligne d'alimentation Vdd par l'intermédiaire d'un transistor de précharge 6. Les lignes de rangée 3 sont reliées à un décodeur 7 qui reçoit une adresse A par l'intermé- diaire d'un verrou 8 synchronisé par un signal d'horloge CK de commande de lecture. Les transistors de précharge 6 sont commnandés par un même signal de précharge P. Les amplificateurs de lecture produisent un signal de sortie O. Pour effectuer une lecture, les transistors 6 sont tout d'abord rendus conducteurs pendant une durée suffisante pour précharger les lignes de bits complémentaires 4 à la tension Vdd, puis les transistors 6 sont bloqués et une ligne de rangée 3 est activée par le décodeur 7. Chaque couple de lignes de bits est alors déséquilibré en fonction des informations mémorisées dans les cellules de la rangée sélectionnée. Lorsqu'on effectue deux opérations de lecture à la suite, la précharge qui doit précéder la deuxième lecture efface les données produites par la première lecture. Ainsi, il est nécessaire de garantir que la précharge pour une opération de lecture courante est toujours effectuée après la fin de l'opéra- tion de lecture précédente. Le rôle d'une colonne de référence 9 sera décrit ulté- rieurement. La figure 2 représente une mémoire du type de la figure 1, dont la commande de précharge P est obtenue en inversant le signal d'horloge CK qui cadence les opérations de lecture. La figure 3 illustre des opérations de lecture du cir- cuit de la figure 2. A un instant tO, l'adresse A fournie à la mémoire 1 change. A un instant tl qui correspond au prochain front montant du signal d'horloge CK, l'adresse A est fournie au décodeur 7 par le verrou 8. A partir de l'instant tl, qui cor- respond au début d'une opération de lecture, la sortie O de la mémoire commence à changer et son état est indéterminé (X). On considère que la sortie O reste dans un état indéterminé pendant une durée A inconnue qui correspond au temps de réaction de la colonne la plus lente de la mémoire 1. A un instant t2, à la fin de la durée A, la sortie O est considérée comme stable et elle peut être utilisée. A partir d'un instant t3, qui correspond au prochain front montant du signal de commande P, commence la précharge nécessaire à l'opéra- tion de lecture suivante. La sortie O est indéterminée pendant tout l'intervalle de précharge, qui dure ici jusqu'au front montant suivant du signal d'horloge CK. On remarque que la sortie O produite lors d'un cycle de lecture qui commence à l'instant tl est stable et utilisable seulement entre les instants t2 et t3. L'instant t2 dépend de la durée maximale de lecture A qui est une caractéristique de la mémoire 1. L'instant t3 dépend de la durée t3-tl, c'est-à-dire du rapport cyclique du signal CK. On a représenté en figure 3 un signal CK avec un rap- port cyclique de A, mais on remarque que si ce dernier diminue, la durée t3-tl diminue également et peut même devenir inférieure à la durée A, auquel cas la sortie O est effacée avant de pouvoir être lue. Ainsi, dans le cas oû le signal de précharge P est le complément du signal d'horloge CK, on doit garantir une valeur minimale du rapport cyclique du signal CK, ce qui n'est pas toujours possible. On a donc cherché à produire une commande de précharge P indépendante du rapport cyclique du signal d'horloge CK. La figure 4 représente une mémoire 1 du type de la figure 1, dont la commande de précharge P est obtenue en retardant le signal d'horloge CK avec une ligne à retard D. La figure 5 illustre des opérations de lecture succes- sives du circuit de la figure 4. On appelle tD le retard introduit par la ligne à retard D: la commande de précharge P est activée à un instant t4 survenant une durée tD après l'ins- tant tl. La sortie O produite lors d'un cycle de lecture qui commence en un instant tl est utilisable entre l'instant t2 susmentionné, qui dépend de la durée A, et l'instant t4 qui dépend de la durée tD de la ligne à retard D. Le rapport cyclique du signal d'horloge CK n'a aucune influence sur la durée t4-t2. Cependant, la durée A et le retard tD varient en fonc- tion du processus de fabrication utilisé, de la température, ainsi que d'autres paramètres. Il est difficile de connaître ces variations à l'avance, et pour garantir que la durée t4-t2 sera toujours suffisante pour utiliser la sortie O, on choisit un retard tD plus grand qu'il n'est nécessaire. Le retard tD doit cependant rester inférieur à une période du signal CK, afin que la précharge puisse avoir lieu dans le cycle de lecture. Ainsi, si le retard tD est trop impor- tant, on doit limiter la fréquence maximale de fonctionnement et donc les performances de la mémoire 1. On a donc cherché à produire une commande de précharge P avec un retard qui dépend des caractéristiques de la mémoire. Pour cela, à la figure 1, on a prévu une colonne de référence 9, de même structure qu'une colonne normale et disposée à l'extrémité distale des lignes de précharge et de rangée 3. Avec cette configuration, la colonne de référence 9 est celle qui fournit le plus tard une sortie stable O1 lors d'une opération de lecture. La figure 6 représente une mémoire de ce type, dont la conmmnande de précharge P est produite à partir de la sortie 01 de la colonne de référence par un détecteur de fronts 11. La figure 7 illustre des opérations de lecture du cir- cuit de la figure 6. Le signal 01 est produit à un instant t5, en réaction au front du signal d'horloge CK de l'instant tl. On appelle A1 la durée écoulée entre les instants tl et t5. Pour les raisons exposées précédemment, la durée Al est toujours supé- rieure à la durée A, quelles que soient les caractéristiques et les conditions de fonctionnement de la mémoire 1. Le détecteur de fronts 11 produit la conmiande de pré- charge P en réaction au signal 01 à un instant t6. On appelle A2 la durée entre les instants t5 et t6. Elle dépend principalement du temps de propagation du signal 01 et de la commande de pré- charge P. La durée A2 est relativement importante, puisque la borne qui produit le signal 01 est loin des bornes d'entrée, notanmment de celle sur laquelle on fournit la commande de pré- charge P. Les durées A1 et A2, qui correspondent à la largeur de la mémoire, augmentent avec la taille de cette dernière. Or, la somme des durées A1 et A2 doit rester inférieure à une période du signal CK pour que la précharge ait lieu dans le cycle de lec- ture. Ainsi, plus une mémoire est grande, plus la durée A1 + A2 est grande, et plus la période du signal CK doit être choisie grande, ce qui limite les performances de la mémoire. Un objet de la présente invention est de produire à partir d'un signal d'horloge une commande de précharge qui per- mette d'optimiser la vitesse de lecture de la mémoire. Pour atteindre cet objet, la présente invention prévoit un circuit intégré produisant un événement en réaction à un front d'un signal d'entrée et avec un retard inconnu, qui comprend des moyens pour fournir un signal interne incluant plusieurs lignes à retard de tailles différentes qui reçoivent ledit front du signal d'entrée, un multiplexeur dont chaque entrée reçoit la sortie de l'une des lignes à retard et dont la sortie produit ledit signal interne, et un circuit de commande du multiplexeur pour sélec- tionner une ligne à retard de façon à fournir ledit signal interne le plus tôt possible après ledit retard inconnu. Selon un mode de réalisation de la présente invention, le circuit intégré comporte au moins un élément de référence qui produit au moins un front de référence en réaction audit front du signal d'entrée avec un retard supérieur audit retard inconnu, et le circuit de commande comprend plusieurs comparateurs recevant chacun sur une première entrée la sortie d'une ligne à retard respective et sur une deuxième entrée ledit au moins un front de référence, et un circuit d'analyse des sorties des comparateurs qui commande le multiplexeur pour changer la ligne à retard sélectionnée lors du test lorsque les sorties des comparateurs indiquent une variation de la durée entre la sortie de la ligne à retard sélectionnée et ledit au moins un front de référence. Selon un mode de réalisation de la présente invention, le circuit intégré comprend une matrice de cellules mémoire sélectionnées par rangées par un signal d'adresse et accessibles en lecture par colonnes par des lignes de bits, le signal d'entrée est un signal d'horloge de synchronisation du signal d'adresse, ledit événement est la lecture d'une colonne, et ledit signal interne est un signal de précharge des lignes de bits. Selon un mode de réalisation de la présente invention, le circuit intégré comprend une matrice de cellules mémoire sélectionnées par rangées par un signal d'adresse et accessibles en lecture par colonnes par des lignes de bits, le signal d'entrée est un signal d'horloge de synchronisation du signal d'adresse, ledit événement est la lecture d'une colonne, ledit signal interne est un signal de précharge des lignes de bits, et ledit au moins un élément de référence est une colonne supplémentaire située par rapport aux autres colonnes de manière que sa lecture soit plus lente que la lecture des autres colonnes. En outre, la présente invention, prévoit également un procédé de réglage du circuit susmentionné, comprenant les étapes consistant à, dans un mode de test: a) sélectionner la ligne à retard la plus courte, b) fournir au circuit un signal d'entrée prédéterminé, c) si le signal interne produit par le multiplexeur survient après l'événement produit en réaction au front du signal d'entrée, quitter le mode de test, d) sinon sélectionner la ligne à retard inmmédiatement plus longue et répéter les étapes b) et c). Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, décrite précédemment, représente schémati- quement et partiellement une structure de mémoire à accès aléatoire; la figure 2, décrite précédemment, illustre une mémoire avec un premier mode de génération classique d'une conmmnande de précharge; la figure 3, décrite précédemment, illustre le fonc- tionnement du circuit de la figure 2; la figure 4, décrite précédemment, illustre une mémoire avec un deuxième mode de génération classique d'une commande de précharge; la figure 5, décrite précédemment, illustre le fonc- tionnement du circuit de la figure 4; la figure 6, décrite précédemment, illustre une mémoire avec un troisième mode de génération classique d'une commande de précharge; la figure 7, décrite précédemment, illustre le fonc- tionnement du circuit de la figure 6; la figure 8 illustre une mémoire avec un mode de géné- ration d'une commande de précharge selon la présente invention; la figure 9 illustre le fonctionnement du circuit de la figure 8; et la figure 10 illustre une mémoire avec une variante du mode de génération d'une commande de précharge selon la présente invention. La présente invention consiste à produire à l'aide de plusieurs lignes à retard recevant chacune le signal d'horloge CK, plusieurs signaux internes, puis à sélectionner celui de ces signaux internes qui est le plus approprié pour être utilisé en tant que commande de précharge. La figure 8 représente une mémoire 1 semblable à celle de la figure 1 qui reçoit une adresse A et un signal d'horloge CK. Le signal d'horloge CK est fourni à quatre lignes à retard D1 à D4 de tailles différentes, dont les sorties sont connectées aux entrées d'un multiplexeur 12. La sortie du multiplexeur 12 cons- titue la commande de précharge P, et le multiplexeur est commandé par un circuit d'auto-test intégré (BIST) 13. Le circuit 13 est prévu pour effectuer des tests classiques sur la mémoire 1, en y écrivant des motifs de test et en vérifiant si les sorties de la mémoire correspondent aux motifs de test. Lors d'un test, par exemple à la mise sous tension, le circuit 13 sélectionne initialement la ligne à retard la plus courte Dl. Il effectue alors une opération de test classique et vérifie si les données produites par la mémoire sont correctes. Dans l'affirmative, le retard introduit par la ligne à retard courante est suffisant et cette ligne à retard est sélectionnée pour produire la commande de précharge P en mode normal. Dans le cas contraire, les erreurs sont probablement dues au fait que la commande de précharge est générée trop tôt, avant la stabilisa- tion des données O produites par la mémoire. Le circuit 13 sélectionne alors la ligne à retard immédiatement plus longue et répète les étapes de test précédentes, et ainsi de suite jusqu'à la sélection d'une ligne à retard qui ne produit aucune erreur. La figure 9 illustre le fonctionnement en mode normal du circuit de la figure 8, pour lequel le test a permis de sélec- tionner la ligne à retard D3. La commande de précharge P produite en réaction au front du signal d'horloge CK de l'instant tl se produit à un instant t7, la durée séparant les instants tl et t7 étant égale au temps tD3 nécessaire à traverser la ligne à retard D3 et le multiplexeur 12. On a représenté en pointillés les allures de la commande de précharge P correspondant aux lignes à retard Dl, D2, D4. Les commandes de précharge P qui seraient produites par les lignes à retard Dl et D2 arriveraient trop tôt et ne permettraient pas de lire convenablement les données O. A l'inverse, la commande de précharge qui serait produite par la ligne à retard D4 arriverait suffisamment tard après la stabilisation des données O, mais imposerait un délai important entre la stabilisation des données O et le début de la précharge suivante, ce qui limiterait inuti- lement la fréquence de lecture de la mémoire 1. Il peut arriver, par exemple à la suite d'un changement de température, que la vitesse d'un circuit mémoire évolue au cours de son fonctionnement. Il peut alors être nécessaire de changer la ligne à retard pour conserver un fonctionnement opti- mal. Le mode de réalisation de la figure 8 ne permet d'effectuer une sélection de ligne à retard qu'à l'issue d'un test qui comporte plusieurs écritures et lectures qui perturbent les données ins- crites dans la mémoire. Ainsi, il n'est pas possible avec ce mode de réalisation d'opérer une nouvelle sélection de ligne à retard en cours de fonctionnement. La figure 10 représente une variante de mode de réali- sation du circuit de la figure 8, qui permet de changer la sélection de la ligne à retard en cours de fonctionnement. La mémoire 1 est du type décrit en relation avec la figure 1, et elle est munie de quatre éléments de référence 9 en extrémité de mémoire, produisant des signaux de référence respectifs 01, 02, 03 et 04. Quatre comparateurs 14 à 17 reçoivent respectivement les sorties des lignes à retard D1 à D4, et les signaux de réfé- rence 01 à 04. Les sorties de ces comparateurs sont fournies à un circuit de commande 18 qui reçoit également la sortie d'un cir- cuit de test 13 et qui commande le multiplexeur 12. Le circuit de la figure 11 est prévu pour, à la mise sous tension, sélectionner la ligne à retard qui convient le mieux de la manière décrite en relation avec la figure 8. En fonctionnement normal, le circuit de commande 18 analyse la durée comprise entre le front montant et le front descendant du résultat de comparaison pour la ligne à retard sélectionnée. Si la durée comprise entre ces fronts ne varie pas, cela signifie que la durée de traversée de la ligne à retard sélectionnée et la durée de production du signal de référence n'ont pas changé, ou bien que ces durées ont changé dans les mêmes proportions. Dans les deux cas, la ligne à retard sélec- tionnée est toujours la bonne et le circuit de commande 18 reste inactif. Si la durée comprise entre ces fronts varie, cela signifie que la durée de traversée de la ligne à retard sélec- tionnée change par rapport à la durée de production du signal de référence. Si la variation est d'une durée supérieure au pas choisi pour les lignes à retard, cela signifie que la ligne à retard sélectionnée doit être remplacée par une ligne à retard plus longue ou plus courte, selon que la durée de traversée de la ligne à retard sélectionnée a augmenté ou diminué par rapport à la durée de production du signal de référence. Le circuit 18 commande en conséquence le multiplexeur 12. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'honrne de l'art. A titre d'exemple dans le mode de réalisation décrit en relation avec la figure 10, on utilise quatre colonnes de réfé- rence 9 pour fournir quatre signaux de référence identiques aux amplificateurs 14 à 17. Ainsi, l'amplificateur de lecture 5 de chacune des colonnes de référence fournit un signal à une seule entrée de comparateur ayant une capacité modérée, ce qui permet un fonctionnement rapide. Selon une variante, on peut cependant utiliser une seule colonne de référence munie d'un amplificateur de lecture à forte sortance, capable de fournir un signal de référence à plusieurs comparateurs en même temps tout en conser- vant une vitesse de fonctionnement élevée. De même, le nombre de quatre lignes à retard est pris comme exemple, et l'homme de l'art adaptera aisément la présente invention à un nombre différent de lignes à retard. REVENDICATIONS 1. Circuit intégré produisant un événement en réaction à un front d'un signal d'entrée (CK) et avec un retard inconnu (A), caractérisé en ce qu'il comprend des moyens pour fournir un signal interne (P) incluant: plusieurs lignes à retard (D1, D2, D3, D4) de tailles différentes qui reçoivent ledit front du signal d'entrée, un multiplexeur (12) dont chaque entrée reçoit la sortie de l'une des lignes à retard et dont la sortie produit ledit signal interne, et un circuit de commande (13) du multiplexeur pour sélec- tionner une ligne à retard de façon à fournir ledit signal interne le plus tôt possible après ledit retard inconnu. 2. Circuit intégré selon la revendication 1, caracté- risé en ce qu'il comporte au moins un élément de référence (9) qui produit au moins un front de référence (01) en réaction audit front du signal d'entrée avec un retard (A1) supérieur audit retard inconnu, et en ce que le circuit de commande comprend: plusieurs comparateurs (14, 15, 16, 17) recevant chacun sur une première entrée la sortie d'une ligne à retard respective (D1, D2, D3, D4) et sur une deuxième entrée ledit au moins un front de référence, et un circuit (18) d'analyse des sorties des comparateurs qui commande le multiplexeur pour changer la ligne à retard sélectionnée lors du test lorsque les sorties des comparateurs indiquent une variation de la durée entre la sortie de la ligne à retard sélectionnée et ledit au moins un front de référence. 3. Circuit intégré selon la revendication 1 comprenant une matrice de cellules mémoire (2) sélectionnées par rangées par un signal d'adresse (A) et accessibles en lecture par colonnes par des lignes de bits (4), caractérisé en ce que le signal d'entrée est un signal d'horloge (CK) de syn- chronisation du signal d'adresse, ledit événement est la lecture d'une colonne et, ledit signal interne est un signal de précharge (P) des lignes de bits. 4. Circuit intégré selon la revendication 2 comprenant une matrice de cellules mémoire (2) sélectionnées par rangées par un signal d'adresse (A) et accessibles en lecture par colonnes par des lignes de bits (4), caractérisé en ce que le signal d'entrée est un signal d'horloge (CK) de syn- chronisation du signal d'adresse, ledit événement est la lecture d'une colonne, ledit signal interne est un signal de précharge des lignes de bits, et ledit au moins un élément de référence (9) est une colonne supplémentaire située par rapport aux autres colonnes de manière que sa lecture soit plus lente que la lecture des autres colonnes. 5. Procédé de réglage d'un circuit selon la revendica- tion 1, comprenant les étapes suivantes dans un mode de test: a) sélectionner la ligne à retard la plus courte, b) fournir au circuit un signal d'entrée prédéterminé, c) si le signal interne produit par le multiplexeur survient après l'événement produit en réaction au front du signal d'entrée, quitter le mode de test, d) sinon sélectionner la ligne à retard inmmédiatement plus longue et répéter les étapes b) et c).