Brevet FR2794877A1 — publié le 20001215

La présente invention concerne une architecture de système permettant de connecter de multiples dispositifs périphériques sur un unique dispositif de commande et, plus particulièrement, mais non exclusivement, un système comprenant plusieurs dispositifs complexes connectés à un unique dispositif de commande dans une carte de ligne de télécommunications. Pour connecter des dispositifs périphériques, par exemple des cartes de ligne, à un dispositif de commande central, il est nécessaire de prévoir un nombre de broches élevé sur des circuits intégrés, en encombrant la surface restreinte de la puce, et d'acheminer de nombreux fils aux diverses broches, ce qui augmente la complexité du système. Un but de l'invention est de produire un système qui permet de connecter des dispositifs périphériques complexes à un dispositif de commande central d'une manière simple et efficace. Selon l'invention, il est proposé une architecture de système comprenant un dispositif de commande central possédant une sortie d'impulsions de verrouillage de trame, un bus numérique série connecté audit dispositif de commande central, plusieurs dispositifs périphériques connectés audit bus série, chaque dispositif périphérique ayant une entrée d'impulsions de verrouillage de trame et une sortie d'impulsions de verrouillage de trame retardées, lesdits dispositifs périphériques et ledit dispositif de commande central étant connectés suivant un montage de chaînage en marguerite de façon que la sortie d'impulsions de verrouillage de trame dudit dispositif de commande central soit connectée à l'entrée d'impulsions de verrouillage de trame du premier dispositif, que la sortie d'impulsions de verrouillage de trame retardées du premier dispositif soit connectée à l'entrée d'impulsions de verrouillage de trame du deuxième dispositif, et ainsi de suite, de sorte qu'on peut adresser lesdits dispositifs périphériques respectifs dans une trame déterminée par leur entrée d'impulsions de verrouillage de trame et leur sortie d'impulsions de verrouillage de trame retardées. Le bus série, de préférence à deux fils, avec l'adressage en chaînage, permet un transfert bidirectionnel sur un unique fil de données suivant plus d'un seul type de format de données, par exemple des trames longues et des trames courtes. L'architecture est extrêmement souple, puisqu'il n'existe aucune limitation propre au nombre de dispositifs connectés, mise à part la capacité du bus. Le dernier dispositif applique son impulsion de verrouillage de trame retardée à une entrée d'impulsions de verrouillage de trame retardées du dispositif de commande de façon à permettre le contrôle de l'intégrité du bus. On peut employer un cadencement d'horloge souple. En outre, le bus numérique peut être associé à un bus analogique complètement différentiel de façon à permettre un cheminement des signaux sans chevauchement sur des cartes de circuit imprimé. Le bus complètement différentiel doté d'une entrée différentielle et d'une sortie différentielle procure des performances améliorées en ce qui concerne le rapport signal-bruit. Le bus analogique possède de préférence une impédance élevée sur ses sorties analogiques et fournit un support de masse électrique isolé si cela est nécessaire. Le dispositif peut facilement être rendu compatible avec des alimentations électriques de 2,7 V à 3,6 V et de 4,75 V à 5,25 V. L'application principale du dispositif se trouve dans le domaine de l'interconnexion de plusieurs dispositifs de traitement de signaux vocaux (par exemple la connexion de circuits d'interface de lignes d'abonnés et de circuits d'interface de lignes de central téléphonique avec des codeurs-décodeurs de signaux vocaux). Toutefois, la simplicité et la souplesse de ce bus étend son utilité au-delà des applications aux télécommunications et au traitement des signaux vocaux. L'invention propose également un procédé permettant d'établir une communication entre plusieurs dispositifs périphériques et un dispositif de commande central, qui comprend les opérations suivantes: connecter lesdits dispositifs à un bus série suivant un montage de chaînage en marguerite, envoyer une impulsion de verrouillage de trame du dispositif de commande central à un premier desdits dispositifs périphériques; définir une période de verrouillage de trame dans ledit premier dispositif périphérique sur la base de ladite impulsion de verrouillage de trame; produire une impulsion de verrouillage de trame retardée dans ledit premier dispositif périphérique et envoyer ladite impulsion de verrouillage de trame retardée à une entrée d'impulsions de verrouillage de trame d'un deuxième desdits dispositifs périphériques; et définir une période de verrouillage de trame dans ledit deuxième dispositif périphérique sur la base de ladite impulsion de verrouillage de trame retardée qui est produite dans le dispositif périphérique précédent, et ainsi de suite sur la chaîne desdits dispositifs périphériques. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés suivants: la figure 1 montre l'architecture d'un bus série selon l'invention; la figure 2 montre le positionnement temporel fonctionnel de l'interface numérique; la figure 3 est un schéma fonctionnel du dispositif de commande de bus; la figure 4 est un schéma fonctionnel d'un périphérique de bus; la figure 5 montre les opérations de lecture/écriture dans le mode trame courte; la figure 6 montre les opérations de lecture/écriture dans le mode trame longue; la figure 7 montre le positionnement temporel du registre d'état dans le mode trame courte; la figure 8 montre le positionnement temporel du registre d'état dans le mode trame longue; la figure 9 montre l'architecture d'une carte de ligne comportant des dispositifs de commande de bus; la figure 10 représente le tracé d'une carte de circuit imprimé comportant un dispositif d'interface; la figure 11 représente une interface dans une application à terre électrique isolée; et la figure 12 représente une mise en oeuvre d'une connexion de données bidirectionnelle. Sur la figure 1, est représentée une architecture de bus SLIC (c'est-à- dire bus de circuit d'interface de ligne d'abonné) selon l'invention. On se reporte maintenant à la figure 1, o l'on peut voir que le dispositif d'interface de bus 10 possède deux interfaces distinctes, à savoir une interface analogique 12 et une interface numérique 14. L'interface analogique 12 assure une connexion uniforme entre des ports analogiques présents sur des dispositifs périphériques 20 et le dispositif 16 de traitement de signaux. L'interface numérique 14 est issue du dispositif de commande 18, lequel commande et contrôle les dispositifs périphériques 20 annexés. L'interface analogique 12 est complètement différentielle et comporte des lignes d'entrée différentielles (IN+ et IN-) et des lignes de sortie différentielles (OUT+, OUT-). L'interface numérique 14 comporte une ligne d'horloge CLK. Une ligne d'impulsions de verrouillage de trame FP, et une ligne de données DATA. Chaque dispositif périphérique 20 possède des ports CLK et DATA qui sont connectés aux lignes CLK et DATA respectives du bus numérique 15. En outre, les dispositifs périphériques... 20N ont des ports d'entrée FP destinés à recevoir des impulsions de verrouillage de trame et des ports de sortie FPD servant à délivrer des impulsions de verrouillage de trame retardées. Les dispositifs périphériques 200,... 20N sont disposés suivant un montage de chainage en marguerite de sorte que la première impulsion de verrouillage de trame FP venant du dispositif de commande 18 est appliquée à l'entrée FP du premier dispositif périphérique 20 , l'impulsion de sortie de verrouillage de trame retardée FPD venant du premier dispositif périphérique est appliquée à l'entrée FP du dispositif 201, et ainsi de suite. L'impulsion de verrouillage de trame retardée FPD venant du dernier dispositif périphérique 20N est appliquée à l'entrée d'impulsions de verrouillage de trame retardée FPD du dispositif de commande 18. Ceci permet au dispositif de commande 18 de contrôler l'intégrité du bus 15. De façon générale, la sortie FPD du dispositif périphérique 20" est connectée à l'entrée FP du dispositif périphérique 20n+l. Comme noté ci-dessus, les dispositifs connectés au bus 15 sont disposés suivant une chaîne en marguerite. Cette chaîne est réalisée par connexion de la sortie d'impulsions de verrouillage de trame retardées (FPD-) d'un dispositif à l'entrée d'impulsions de verrouillage de trame (FP-) du dispositif suivant. L'impulsion de verrouillage de trame initiale FP- est produite par le dispositif de commande de bus 18. Chaque dispositif de la chaîne peut être adressé de façon distincte si son emplacement matériel dans la chaîne est connu, par sélection de son impulsion de verrouillage de trame associée. Le diagramme de positionnement temporel fonctionnel est représenté sur la figure 2. Le dispositif 200 est adressé pendant l'impulsion de verrouillage de trame FP[0], le dispositif 20' est adressé pendant l'impulsion de verrouillage de trame FP[I], et ainsi de suite. Le dispositif de commande 18 vérifie de façon continue l'intégrité du verrouillage de trame en comptant le nombre de cycles d'horloge se produisant entre l'impulsion de verrouillage de trame émise sur le port FP du dispositif de commande 18, et reçue sur le port d'impulsions de verrouillage de trame retardées FPD, et celle produite par le dernier dispositif de la chaîne. Une erreur dans la vérification de l'intégrité est utilisée pour produire une alarme majeure dans le système. Le dispositif de commande 18 est représenté de façon plus détaillée sur la figure 3. Il comprend une RAM (mémoire vive) d'écriture 40 associée à une RAM de pointeur 41 et une RAM de lecture 42 associée à une RAM de pointeur 43. La RAM d'écriture 40 est connectée à la ligne de données du bus 15 via un convertisseur parallèle-série (P->S) 46. Les données entrantes sont envoyées à la RAM de lecture 42 via un multiplexeur (MUX) 47 et le convertisseur 46 série- parallèle (S--->P). Un générateur d'IRQ 55 produit des interruptions. Un diviseur programmable 50 reçoit le signal d'horloge système et le divise au moyen d'un coefficient programmable de façon à produire le signal de sortie CLK destiné à la ligne CLK du bus. L'impulsion CLK est également appliquée à un générateur 52 d'impulsions de verrouillage de trame, qui produit l'impulsion FP délivrée par le dispositif de commande 18. Celle-ci est également envoyée à l'entrée du dispositif 54 de contrôle d'intégrité, qui reçoit sur son autre entrée l'impulsion de verrouillage de trame retardée FPD venant du dernier dispositif périphérique de la chaîne. Le signal d'horloge CLK est utilisé de façon interne pour déterminer le transfert temporel des données sur le bus 15. Le dispositif de contrôle 54 contrôle de façon continue l'intégrité du bus en comparant l'impulsion de verrouillage de trame retardée FPD reçue de la part du dernier dispositif de la chaîne avec la propre connaissance qu'il a du moment o l'impulsion FPD- doit arriver sur la base de la manière dont les dispositifs peuvent être connectés sur le bus 15. Si cette vérification échoue, le dispositif de commande produira une interruption, mettra la broche MONITOR (dispositif de contrôle) dans l'état bas et déclenchera l'alarme majeure. Toutes les données échangées entre le dispositif de commande 18 et les dispositifs périphériques sont stockées dans les deux mémoires 40 et 42. L'attribution de place en mémoire pour des dispositifs particuliers est commandée par les RAM de pointeur associées 41 et 43. Des pointeurs souples permettent au dispositif de commande 18 de servir des dispositifs périphériques simples et complexes 20 au moyen d'une utilisation efficace des ressources. Le schéma fonctionnel de l'interface des dispositifs périphériques est présenté sur la figure 4. L'interface des dispositifs périphériques est constituée par des registres de commande 60 ayant une minuterie du type "chien de garde" associée 61 et des registres d'état 62 ayant un registre d'interruption associé 63. La ligne DATA bidirectionnelle du bus est connectée à un convertisseur série- parallèle 66, un convertisseur parallèle-série 67 et un décodeur d'adresse 65. Les impulsions de verrouillage de trame entrantes sont appliquées à un générateur d'impulsions de verrouillage de trame retardées 70. Les dispositifs périphériques 20 reçoivent l'impulsion CLK et l'impulsion de verrouillage de trame FP- en entrée et produisent une impulsion de verrouillage de trame retardée FPD-. Le retard entre FP- et FPD- est déterminé par le concepteur. Selon la complexité du dispositif périphérique, ce retard peut être de 8 cycles d'horloge pour des dispositifs de données courtes et de 16 cycles d'horloge pour des dispositifs de données longues, comme discuté ciaprès. Les informations envoyées par le dispositif 18 de commande de bus sont appliquées à l'entrée DATA du dispositif périphérique 20 o elle est séparée en une zone adresse et une zone données. La destination des données est déterminée par l'état du bit R/W. Lorsque le bit R/W est bas, les données sont déplacées de la ligne DATA jusque dans le registre série-parallèle. Une fois achevé le cycle d'accès au dispositif périphérique (fin de FPD-), les données venant du registre sérieparallèle sont transférées au registre de commande 60 sélectionné. Lorsque le bit R/W est haut, les données venant du registre d'état ou d'interruption sélectionné sont transférées dans le registre parallèlesérie et sont décalées sur la ligne DATA. L'architecture supporte deux types de structures de données. Les "données courtes" (quatre bits de longueur) sont destinées à des dispositifs périphériques simples qui ne demandent pas une commande complexe. Les "données longues" (de huit bits de longueur) supportent des dispositifs complexes qui produisent ou reçoivent des données numériques sur le bus 15. Des dispositifs supportant des données de type court ou de type long peuvent être mélangés en toute combinaison sur le bus. L'architecture du bus ne limite pas le nombre des dispositifs qui peuvent être connectés sur le bus. Les seuls facteurs limitants sont la capacité d'excitation des dispositifs respectifs de la chaîne et la capacité d'adressage du dispositif 18 de commande de bus. A titre d'exemple, un dispositif intégré peut avoir un dispositif de commande de bus qui supporte jusqu'à douze dispositifs (huit dispositifs obligatoires, plus quatre en option). Les dispositifs périphériques 20 peuvent fonctionner avec un minimum de trente-deux autres dispositifs (trente-et-un dispositifs périphériques plus un dispositif de commande) connectés au bus (placés sur la même carte de circuit imprimé). Comme on peut le voir de manière plus détaillée sur la figure 5, le flanc descendant de l'impulsion de verrouillage de trame FP- sélectionne le dispositif en vue d'opérations de lecture/écriture (R/W) et déclenche un circuit de production d'impulsions de verrouillage de trame retardées. Ce circuit compte huit ou seize cycles d'horloge et produit une impulsion de verrouillage de trame retardée FPD-. Pendant le temps, qui va du flanc descendant de FP- au flanc descendant de l'impulsion de verrouillage de trame retardée FPD-, le dispositif est accessible au dispositif de commande de bus. Le flanc descendant de l'impulsion de verrouillage de trame est créé à partir du flanc descendant du signal d'horloge. La longueur de trame (caractéristique propre à un dispositif) détermine sur combien de bits le dispositif sera actif et le moment o l'impulsion de verrouillage de trame retardée sera produite. Les structures à données courtes et à données longues sont également supportées par deux types d'impulsions de verrouillage de trame, les impulsions de verrouillage de trame courtes SF et les impulsions de verrouillage de trame longues LF, qui dépendent de la quantité de données à transférer au dispositif périphérique. Sur la figure 2, le dispositif 200 possède une impulsion longue et le dispositif 201 possède une impulsion courte SF, mais on devra comprendre que la configuration des impulsions longues et courtes peut être choisie en fonction des besoins du dispositif. La trame courte s'étire sur huit cycles d'horloge (huit bits). Le premier bit transmis est le bit R/W, suivi des trois bits de l'adresse du registre interne du dispositif. Le sens de ces quatre premiers bits va toujours du dispositif de commande au dispositif périphérique. Ces bits sont suivis de quatre bits (1 quartet) de données qui peuvent circuler dans l'un ou l'autre sens en fonction de l'état du bit R/W. La largeur minimale de l'impulsion de verrouillage de trame est égale à un cycle d'horloge, mais peut s'étirer jusqu'au temps d'accès total d'un dispositif (8 bits). Le bit de lecture/écriture (R/W) définit le sens de transfert de données du deuxième quartet. Lorsque ce bit est fixé au niveau haut, le quartet de données sera lu dans le dispositif périphérique. Lorsque le bit R/W est fixé au niveau bas, le quartet de données sera écrit dans le dispositif périphérique. Les bits d'adresse A2 à A0 identifient le registre auquel il doit être fait accès pendant des opérations de lecture ou d'écriture. Les bits D3 à DO représentent le quartet de données permettant un transfert bidirectionnel selon que les registres sont positionnés pour des opérations de lecture ou d'écriture. L'impulsion de verrouillage de trame longue est destinée aux applications qui nécessitent une commande sophistiquée ou un transfert de données numériques. La structure de trame est la même que la structure de trame courte, à l'exception du nombre de bits à transférer. Dans le mode trame longue, seize bits sont transférés pendant un seul cycle d'accès. Le premier bit envoyé est le bit R/W, suivi de sept bits d'adresse. L'espace d'adressage attribué permet de faire accès à 128 registres à l'intérieur d'un unique dispositif périphérique. Suite à l'adresse, se trouvent huit bits de données. Selon l'état du bit R/W du premier octet, les données seront écrites ou lues dans le dispositif. La largeur minimale de l'impulsion de verrouillage de trame est égale à un cycle d'horloge, mais elle peut s'étirer jusqu'au temps d'accès total du dispositif (16 bits). Dans la structure à trame longue, le bit de lecture/écriture définit le sens du transfert de données dans le deuxième octet. Lorsque ce bit est fixé à un niveau haut, l'octet de données sera lu dans le dispositif périphérique. Lorsque le bit R/W est fixé à un niveau bas, l'octet de données sera écrit dans le dispositif périphérique. Les bits d'adresse A6 à A0 identifient des registres auxquels il sera fait accès pendant les opérations de lecture ou d'écriture. Les bits de données D7 à DO permettent un transfert bidirectionnel d'octets de données. La parité est une particularité présentée en option. Si elle est mise en oeuvre, elle est effectuée sur l'ensemble des quinze bits transférés et le résultat d'un contrôle de "parité paire" est placé dans le dernier bit envoyé, comme représenté sur la figure 6. L'architecture du bus supporte deux types de montages d'horloge qui dépendent de l'utilisation de la minuterie du type "chien de garde". Les dispositifs périphériques ayant des minuteries du type chien de garde sont conçus pour fonctionner avec les fréquences d'horloge suivantes: 32 kHz, 64 kHz, 96 kHz (= 8 x 12 kHz = 6 x 16 kHz), 128 kHz, 256 kHz, 512 kHz, 1024 kHz, 1544 kHz et 2048 kHz. La sélection de la fréquence d'horloge est programmable par logiciel. La minuterie du type chien de garde incorporée utilise une boucle à phase asservie du type montée sur puce comme horloge de référence. Cette boucle à phase asservie (PLL) est verrouillée sur le signal d'horloge CLK pendant le fonctionnement normal et tombe en mode non synchronisé lorsque le signal d'horloge fait défaut. Tous les dispositifs périphériques n'ont pas besoin de comporter une minuterie du type chien de garde 61. Ceux qui en sont dépourvus doivent fonctionner sur tout signal d'horloge appartenant à la gamme de 32 à 2048 kHz. Toutefois, il est recommandé que, pour un fonctionnement optimal du circuit analogique sur le bus (par exemple convertisseurs sigma-delta), le signal d'horloge CLK sera verrouillé en fréquence sur l'horloge système. Le nombre de registres qui peuvent être adressés à l'intérieur du dispositif périphérique dépend du type de trame mis en oeuvre par le dispositif. Avec la trame courte, les trois bits d'adresse permettent d'adresser jusqu'à 8 quartets, soit un total de 32 bits (32 bits de lecture et 32 bits d'écriture). La trame longue possède sept bits d'adresse et ils permettent de faire accès à 128 registres de lecture et 128 registres d'écriture (octets) à l'intérieur d'un unique dispositif. Ce large emplacement d'adressage rend possible de concevoir chaque registre comme étant du type écriture et, ou bien, lecture. Des utilisateurs peuvent écrire des données dans un registre, puis les lire pour contrôler. Les registres d'interruption et d'état ne font pas exception. Il est possible d'y écrire dans un but de vérification ou un but de repositionnement. La plupart du temps, il y aura très peu d'activité sur le bus. Au cours d'un tel temps libre, le dispositif de commande envoie un octet d'adresse positionné sur Fh (pour le mode SF) et FFh (pour le mode LF). Cette adresse vise le registre d'état de dispositif qui contient l'information d'état et d'interruption, comme représenté sur les figures 7 et 8. Le registre d'état 62 ne possède qu'une capacité de quatre ou huit bits (selon le type de trame), ce qui peut ne pas être suffisant pour représenter tous les événements importants déclenchés à l'intérieur d'un dispositif périphérique 20. Dans un tel cas, certains bits de ce registre peuvent être affectés comme bits "collecteurs" qui représentent l'état d'autres registres d'interruption d'un dispositif. Chacun de ces bits pointera un registre d'interruption distinct à l'intérieur du dispositif. Dans le mode longue trame, le bit de moindre poids peut être utilisé pour le contrôle de parité. L'état accroché de commutation n'est pas une interruption. L'état de ce bit représente toujours l'état présent de SHK. Comme on peut le voir sur la figure 1, l'interface analogique 12 est constituée par une entrée différentielle à deux fils et une sortie différentielle à deux fils. L'entrée peut être directement connectée à la sortie. Un couplage capacitif n'est nécessaire que dans les applications o les terres ne sont pas connectées du point de vue galvanique. Le bus analogique définit un niveau de signal à 0 dB par rapport à I mW, qui est mesuré de façon différentielle comme étant équivalent à 1 Veff. Ce niveau de signal garantit le fonctionnement sur des variations étendues de l'alimentation électrique à partir de 2,7 V. La configuration différentielle permet des performances améliorées du point de vue du rapport signal-bruit et une gamme dynamique accrue. Les niveaux de signal suivants sont typiquement sélectionnés comme référence (mesures différentielles): loi A (européenne) 0,00 dB par rapport à 1 mW; niveau de tension équivalent égal à 1,066 Veff 3, 14 dB par rapport à 1 mW; niveau de tension équivalent égal à 1,530 Veff (4,33 Vcrete-crête). loi g (américaine) 0,00 dB par rapport à 1 mW; niveau de tension équivalent égal à 1,026 Veff 3,17 dB par rapport à 1 mW; niveau de tension équivalent égal à 1,478 Veff (4,18 Vcrête- crête) La charge maximale s'exerçant sur l'étage de sortie ne doit pas dépasser 100 pF en parallèle sur 10 kn2. L'étage de sortie peut être amené dans l'état d'impédance élevée de façon à permettre un multiplexage des signaux analogiques. Les étages sont polarisés sur Vdd/2. Les entrées différentielles sont compatibles avec les sorties différentielles. Les entrées sont autopolarisées sur Vdd2 et ont une impédance en courant alternatif qui n'est pas inférieure à 20 Mn. Les cartes de ligne téléphonique sont des applications typiques pour le dispositif. La carte de ligne représentée sur la figure 9 comprend seize dispositifs d'interface connectés à des codes du type "octal" 80, qui sont eux-mêmes connectés à des dispositifs 82 de traitement de signaux numériques et à un microprocesseur 84. Le microprocesseur 84 est connecté à une carte Ethernet 86. Toutefois, le dispositif d'interface peut être utilisé dans les applications extérieures aux télécommunications. La figure 10 représente un tracé typique de carte à circuit imprimé (PCB). Plusieurs dispositifs d'interface 10 sont connectés à des codeursdécodeurs à plusieurs canaux 90. On peut voir que le tracé est grandement simplifié. Le bus peut être utilisé dans des applications o des dispositifs périphériques 20 et un dispositif de commande 18 ne sont pas connectés de façon Il galvanique, comme représenté sur la figure 11. Dans un tel cas, les signaux analogiques peuvent être isolés via des condensateurs haute tension 102 et les signaux d'interface numériques peuvent être isolés via des photocoupleurs 100. L'utilisation de transformateurs à la place des condensateurs 102 est également possible. Comme on le peut voir sur la figure 12, le fil DATA présent dans l'interface nécessite un séparateur optique 104 pour permettre une circulation bidirectionnelle des signaux. Le signal DATA composite, relatif aux opérations de lecture comme l'écriture, apparaît sur l'entrée de contrôle DMON du dispositif de commande 18. Il est également possible de produire des signaux bidirectionnels sur le bus analogique. On verra que le dispositif d'interface et le bus décrits fournissent une technique simple et efficace pour établir une communication entre un dispositif de commande central et des dispositifs périphériques. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des dispositifs dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Architecture de système, caractérisée en ce qu'elle comprend un dispositif de commande central (18) possédant une sortie d'impulsions de verrouillage de trame (FP-), un bus numérique série (15) connecté audit dispositif de commande central, plusieurs dispositifs périphériques (20) connectés audit bus série, chaque dit dispositif périphérique ayant une entrée d'impulsions de verrouillage de trame (FP- ) et une sortie d'impulsions de verrouillage de trame retardées (FPD-), lesdits dispositifs périphériques et ledit dispositif de commande central étant connectés suivant un montage de chaînage en marguerite de façon que la sortie d'impulsions d'intervalle de trame (FP-) dudit dispositif de commande central soit connectée à l'entrée d'impulsions de verrouillage de trame (FP-) du premier dispositif, que la sortie d'impulsions de verrouillage de trame retardées (FPD-) du premier dispositif soit connectée à l'entrée d'impulsions de verrouillage de trame (FP-) du deuxième dispositif, et ainsi de suite tout au long de la chaîne, de sorte que les différents dispositifs périphériques peuvent être adressés dans une trame qui est définie par leur entrée d'impulsions de verrouillage de trame et leur sortie d'impulsions de verrouillage de trame retardées. 2. Architecture de système selon la revendication 1, caractérisée en ce que la sortie d'impulsions de verrouillage de trame retardées du dernier dispositif est connectée à l'entrée d'impulsions de verrouillage de trame retardées dudit dispositif de commande central de façon à permettre audit dispositif de commande central de contrôler l'intégrité du bus. 3. Architecture de système selon la revendication I ou 2, caractérisée en ce que ledit bus série (15) comprend une ligne de données (DATA) et une ligne d'horloge (CLK). 4. Architecture de système selon l'une quelconque des revendications 1 à 3, caractérisée en ce que chaque dit dispositif périphérique retarde l'impulsion de verrouillage de trame présente sur son entrée d'un nombre prédéterminé de cycles d'horloge sur ladite ligne d'horloge. 5. Architecture de système selon la revendication 4, caractérisée en ce que ledit nombre prédéterminé est différent pour des dispositifs différents présents sur ledit bus (15) de façon à permettre un mode de trame courte (SF) ou de trame longue (LF) selon les besoins du dispositif. 6. Architecture de système selon l'une quelconque des revendications 1 à 5, caractérisée en ce que ladite trame comprend un bit de lecture/écriture (W/R) servant à déterminer le sens de la circulation des données, plusieurs bits d'adressage, et plusieurs bits de données. 7. Architecture de système selon l'une quelconque des revendications 1 à 6, caractérisée en ce que ledit bus numérique (15) est un bus numérique multiplexé par répartition dans le temps. 8. Architecture de système selon l'une quelconque des revendications 1 à 7, caractérisée en ce qu'elle comprend en outre un bus analogique (15) connecté auxdits dispositifs périphériques. 9. Architecture de système selon la revendication 8, caractérisée en ce que ledit bus analogique est un bus complètement différentiel. 10. Procédé d'établissement d'une communication entre plusieurs dispositifs périphériques et un dispositif de commande central, caractérisé en ce qu'il comprend les opérations suivantes: connecter lesdits dispositifs à un bus série suivant un montage de chaînage en marguerite, envoyer une impulsion de verrouillage de trame d'un dispositif de commande central à un premier desdits dispositifs périphériques; définir une période de verrouillage de trame dans ledit premier dispositif périphérique sur la base de ladite impulsion de verrouillage de trame; produire une impulsion de verrouillage de trame retardée dans ledit premier dispositif périphérique et envoyer ladite impulsion de verrouillage de trame retardée à une entrée d'impulsions de verrouillage de trame d'un deuxième dit dispositif périphérique; et définir une période de verrouillage de trame dans ledit deuxième dispositif périphérique sur la base de ladite impulsion de verrouillage de trame retardée qui est produite dans le dispositif périphérique précédent, et ainsi de suite tout au long de la chaîne desdits dispositifs périphériques. I l. Procédé selon la revendication 10, caractérisé en ce que le dernier dispositif périphérique de la chaîne en marguerite produit une impulsion de verrouillage de trame retardée qui est appliquée en entrée à une entrée d'impulsions de verrouillage de trame retardées dudit dispositif de commande central de façon à permettre audit dispositif de commande central de contrôler l'intégrité dudit bus série. 12. Procédé selon la revendication 10 ou 11, caractérisé en ce que chaque dispositif périphérique est adressé dans la période de trame définie par l'impulsion de verrouillage de trame présente sur son entrée. 13. Procédé selon la revendication 12, caractérisé en ce que chaque trame envoyée à un dit dispositif périphérique dans sa période de trame correspondante comprend un bit de lecture/écriture servant à déterminer le sens de la circulation des données. 14. Procédé selon la revendication 13, caractérisé en ce que chaque dite trame comprend en outre des bits d'adressage et des bits de données. 15. Procédé selon la revendication 10, caractérisé en ce que chaque dite période de trame peut être longue ou courte selon la nature du dispositif périphérique correspondant. 16. Procédé selon la revendication 15, caractérisé en ce que lesdites périodes de trame courtes ont huit bits et lesdites périodes de trame longues ont seize bits. 17. Procédé selon l'une quelconque des revendications 10 à 16, caractérisé en ce que lesdits dispositifs périphériques sont en outre interconnectés par un bus analogique. 18. Procédé selon la revendication 17, caractérisé en ce que ledit bus analogique supporte des signaux d'entrée et de sortie complètement différentiels.