Brevet FR2793971A1 — publié le 20001124

Multiplieur de nombres complexes. La présente invention concerne un multiplieur rapide de nombres complexes consommant peu d'énergie. Dans les systèmes de communication actuels, les informations sont généralement traitées de façon numérique. La numérisation améliore la qualité et les performances des systèmes de transmission. Par ailleurs, l'augmentation du débit de données transmises et le développement de logiciels de plus en plus puissants contraignent les systèmes de transmission à traiter une grande quantité de données en un temps record, d'où l'importance des modules de calculs extrêmement performants. L'un de ces modules est le multiplieur de nombres complexes que l'on trouve dans pratiquement tout dispositif de traitement de signal tel que les téléphones mobiles, par exemple. Une multiplication de deux nombres complexes fait généralement intervenir quatre opérations de multiplications réelles et deux opérations d'addition et de soustraction réelles. En effet, la multiplication de deux nombres complexes (A+jB) et (C+jD) peut être décomposée de la manière suivante : (A+jB) (C+jD) (AC - BD) + j(AD + BC) R+jl. Avec R AC - BD, partie réelle du produit. et 1 = AD + BC, partie imaginaire du produit. Cette décomposition fait bien inter-venir quatre multiplications réelles (AC; BD; AD et BC) et deux additions et multiplications réelles (AC - BD et AD + BC). A, B, C et D sont des nombres binaires représentés selon une convention en complément à deux. Pour un nombre positif, le premier bit, appelé "bit de signe", est égal à zéro, et les bits suivants codent en binaire naturel la valeur absolue du nombre décimal considéré. Pour un nombre négatif, le bit de signe est égal à un, et les bits suivants codent en binaire complément à deux la valeur absolue du nombre décimal considéré. Les opérations de multiplications réelles (AC, AD, BD et BC) sont particulièrement complexes à mettre en oeuvre. Dans l'état de la technique antérieure, on utilise une technique de mise en facteur de façon à réduire le nombre d'opérations de multiplication au profit d'opérations d'addition et de soustraction. Cette factorisation, appelée "transformation par réduction de force" permet d'aboutir à trois opérations de multiplication et cinq opérations d'addition et soustraction. Une difficile opération de multiplication a été échangée contre trois nouvelles opérations d'addition et soustraction. R AC - BD B) C + (C - D) B 1 = AD + BC B) D + (C - D) B Les cinq opérations d'addition et soustraction sont A - B, A + B, C - D, (A - B) C + (C - D) B, (A + B) D + (C - D) B. Les trois opérations de multiplication sont (A - B) C, (A + B) D, (C - D) B. Les termes (A - B), (A + B) et (C - D) sont appelés "opérations de pré-multiplication" car ils sont destinés à alimenter des multiplieurs réels inclus dans un multiplieur de nombres complexes. Cette méthode présente un réel intérêt au niveau de la consommation d'énergie, car un multiplieur réel en moins est synonyme de gain de place sur le circuit électronique, donc de baisse de consommation d'énergie, la surface utilisée par un multiplieur réel étant généralement trois fois supérieure à celle d'un additionneur réel. Cependant, le temps d'exécution de calcul d'un multiplieur de nombres complexes utilisant la transformation par réduction de force, est supérieur à un multiplieur de nombres complexes direct effectuant les quatre opérations de multiplication et les deux opérations d'addition et soustraction. La rapidité du multiplieur de nombres complexes est par conséquent dégradée. Cette limitation de vitesse est essentiellement due à la propagation de la retenue du bit de poids le plus faible (LSB, least significant bit, en langue anglaise) vers le bit de poids le plus fort (MSB, most significant bit, en langue anglaise) au cours d'opérations d'addition et de soustraction. On connaît des dispositifs de multiplieurs de nombres complexes utilisant la transformation par réduction de force tout en améliorant la vitesse d'exécution du calcul par rapport à la méthode directe. Un tel dispositif a été décrit par B. W. Y. WEI, H. Du et H. Chen dans "A Complex-Number Multiplier Using Radix-4 Digits", pages 84- 90,12éme "Symposium on Computer Arithmetic", Bath, Angleterre, 19 à 21 Juillet 1995. Dans cette méthode, les nombres sont mis sous un format binaire redondant, présentant de nombreux avantages. Par exemple, le bit d'un nombre binaire redondant en base deux peut prendre trois valeurs : - 1, 0 ou 1, et permet au nombre décimal de valeur 5 d'être représenté, en format binaire redondant, par : [Olol], [0111], [1111, [1101] ou [10ÎI]. Un nombre décimal peut ainsi être représenté par cinq nombres binaires redondants. Cette redondance permet de réduire les règles d'addition de deux nombres binaires en se limitant, pour chaque bit du résultat, à ne considérer que les deux bits de même rang des deux opérandes. Ainsi, les additions et les soustractions sont réalisées sans propagation de retenue. Le temps d'exécution d'une opération d'addition ou de soustraction reste constant indépendamment de la longueur des opérandes. En outre, cette représentation ne nécessite aucun dispositif spécifique pour tenir compte du bit de signe. Dans la méthode proposée par WEI et AI., on délivre à l'entrée d'un premier étage composé de deux soustracteurs et d'un additionneur, les nombres binaires en complément à deux A, B, C et D, puis celui-ci génère à la sortie les résultats (A-B), (A+B) et (C-D) dans un for-mat binaire redondant. Ces résultats, également appelés "produits partiels", sont représentés par un codage spécifique en base deux. Les modules formant le premier étage et réalisant les trois opérations d'addition et de soustraction, ne comportent que des inverseurs. Ces résultats subissent ensuite une conversion de la base deux à une base quatre dans un second étage afin de réduire la longueur des nombres binaires formant ces résultats et d'alimenter trois multiplieurs de nombres réels dans un troisième étage. Le résultat final est fourni par deux additionneurs réels qui, à partir des résultats des trois multiplieurs réels, génèrent une partie réelle et une partie imaginaire. Cependant, ce dispositif comporte une grande quantité de composants, ce qui est pénalisant en ter-me de dissipation d'énergie. L'invention vise à apporter une solution à ce problème en réduisant le nombre de portes logiques nécessaire sur le multiplieur de nombres complexes de façon à diminuer la consommation. Un but de l'invention est de réduire le temps d'exécution de la multiplication de deux nombres complexes. D'une façon générale, le multiplieur de nombres complexes comprend une entrée à laquelle font suite quatre étages de traitement. L'entrée permet de recevoir la partie réelle A et la partie imaginaire B d'un premier nombre complexe, et la partie réelle C et la partie imaginaire D d'un deuxième nombre complexe, les nombres A, B, C, D étant des nombres binaires codés en complément à deux. Le premier étage de traitement comporte des moyens de soustraction aptes à effectuer les opérations A-B et C-D, le résultat de chaque soustraction étant un nombre binaire en base deux avec un format binaire redondant et un codage à emprunt sauvegardé ("borrow-save" en langue anglaise), et un module additionneur apte à effectuer l'opération A+B, le résultat de cette addition étant un nombre binaire en base deux avec un format redondant et un codage à retenue sauvegardée Ç'carry- save" en langue anglaise). Le deuxième étage de traitement comporte des moyens de conversion aptes à convertir les nombres délivrés par le premier étage de traitement en des nombres binaires codés en base quatre avec un format redondant. Le troisième étage de traitement comporte des moyens de multiplication aptes à effectuer les opérations (A-B)C, (C-D)B et (A+B)D, le résultat de ces opérations étant des nombres codés en base deux avec un format redondant. Enfin, le quatrième étage de traitement comporte deux additionneurs pour élaborer la partie réelle et la partie imaginaire du produit des deux nombres complexes d'entrée à partir des nombres délivrés par le troisième étage de traitement, ces parties réelles et imaginaires étant en base deux selon un format binaire redondant. Cette mise en oeuvre est réalisée conformément à la transformation par réduction de force. Celle-ci fait donc inter-venir trois opérations de multiplication et cinq opérations d'addition. L'ensemble des résultats des quatre étages du multiplieur complexe est en format binaire redondant. Ce format permet de réaliser les opérations d'addition et de soustraction avec une propagation de retenue limitée à un bit. De ce fait, le gain de temps de traitement obtenu en utilisant le multiplieur selon l'invention est remarquable par rapport, par exemple, à un multiplieur réalisant la transformation par réduction de force avec un format binaire en complément à deux. Selon un mode de mise en oeuvre de l'invention, les moyens de soustraction comportent deux modules distincts aptes à effectuer les opérations A-B et C-D. Avantageusement, les modules soustracteurs et additionneurs sont réalisés uniquement par câblage. Chaque module de soustraction admet à son entrée deux nombres binaires en complément à deux, puis effectue une transformation de façon à obtenir un résultat en format binaire redondant, c'est-à-dire deux bits codant un nombre décimal. Le type de codage utilisé pour faire correspondre les deux bits au nombre décimal est le codage à emprunt sauvegardé, ce qui permet de réaliser les opérations de soustraction avec un simple câblage sans aucune porte logique. Le coût de réalisation de ces deux blocs est pratiquement nul. L'opération d'addition (A+B) résulte également en un simple câblage puisque le résultat est en format binaire redondant avec un codage à retenue sauvegardée, ce qui est connu de l'homme du métier. Ainsi, l'ensemble du premier étage est caractérisé par un coût quasiment nul. Dans un mode de réalisation préféré, les moyens de multiplication comportent trois multiplieurs réels distincts aptes à effectuer respectivement les opérations (A-B)C, (C-D)B et (A+B)D. Chaque multiplieur comporte avantageusement des moyens internes aptes à effectuer l'addition de deux produits partiels X et Y en effectuant l'opération X- 7 -1, où 7 désigne le complément à 1 de Y. En effet, l'addition interne de deux nombres (X+Y) est réalisée en utilisant la transformation suivante : X+Y X+Y) X-(7 + 1) = (X-7 )- 1. Les moyens internes des multiplieurs réels comportent de préférence un inverseur pour délivrer le nombre 7 et un moyen de câblage pour réaliser la soustraction X - 7 . Selon un mode de mise en oeuvre avantageux de l'invention, les multiplieurs et les additionneurs réels intègrent un arbre binaire en codage à emprunt sauvegardé. Le fait d'utiliser un quatrième étage de conversion de base deux en base quatre, a permis de diviser par deux le nombre de produits partiels à additionner dans les multiplieurs par rapport à un multiplieur conventionnel opérant à l'aide des nombres binaires codés en complément à deux. L'utilisation en outre d'un codage à emprunt sauvegardé dans les multiplieurs selon l'invention permet également de diviser par deux le nombre de produits partiels à additionner au niveau des additionneurs internes, soit une division par quatre par rapport à un multiplieur conventionnel. Le type de multiplieur ainsi décrit comporte une structure cellulaire régulière et dissipe une puissance inférieure à un multiplieur conventionnel. Dans une variante du multiplieur complexe selon l'invention, les multiplieurs et les additionneurs réels intègrent un arbre binaire en codage à emprunt sauvegardé légèrement modifié. La modification vient du fait que toute paire de bits " 11 ", est transformée en une paire de bits "00" à l'entrée des multiplieurs et additionneurs réels. Ceci permet de réaliser des additions internes rapides et peu consommatrices. Il est décrit ci-après, à titre d'exemple nullement limitatif et en référence aux dessins annexés, un dispositif selon l'invention. - La figure 1 illustre le principe le soustraction de deux nombres complément à deux; et - la figure 2 est une vue d'ensemble du multiplieur de nombres complexes. - la figure 3 est une vue du convertisseur à emprunt sauvegardé. - la figure 4 est une vue du convertisseur à retenue sauvegardée. - la figure 5 est une vue du noyau logique commun aux deux convertisseurs - la figure à emprunt 6 est sauvegardé une vue d'un et retenue multiplieur sauvegardée. réel de nombres redondants. - la figure 7 est une vue d'un additionneur réel de nombres redondants. Tel qu'il est illustré sur la figure 1, la soustraction faisant intervenir deux nombres binaires codés en complément à deux X et Y, respectivement caractérisés par les W bits xi et yi, permet d'aboutir à un résultat Z en format binaire signé. Le nombre Z comporte W bits pris dans l'ensemble (-1; 0; 1). D'une façon pratique, réaliser l'opération X-Y consiste à prendre les W bits de X et les W bits de Y de façon à former un nombre binaire ZR de 2 W bits rangés par paires de bits. Chaque paire de bits de ZR est constituée d'un premier bit venant du premier opérande X et d'un deuxième bit venant du deuxième opérande Y, sauf la première paire de bits d'indice W- 1 qui est constituée d'un premier bit venant du deuxième opérande Y et d'un deuxième bit venant du premier opérande X : ZR= YW- 1 XW- 1 XW-2yW-2 XW-3yW-3 ... x0YO. La suite des opérations de multiplication est réalisée à partir de ce nombre ZR qui n'est en fait qu'une disposition particulière des bits des deux opérandes. Après avoir obtenu ZR, on le considère comme ayant fait l'objet d'un codage à emprunt sauvegardé, selon le tableau ci-dessous. On effectue alors le décodage de ZR selon ce tableau et on obtient la valeur de Z. paire de bits chiffre signé 00 0 01 1 11 0 10 1 codage à emprunt sauvegardé, A titre d'exemple, pour réaliser la soustraction de deux nombres décimaux 5 et -2, on procède de la manière suivante : 5 0101 (codé en complément à deux) X3 X2 XI xO -2 1110 (codé en complément à deux) Y3 Y2 YI YO 5+2) = 7. Le nombre ZR est alors égal à ZR= 10 11 01 10. Y3 X3 X2 Y2 XI YI XO YO Le nombre Z est alors égal à Z = 1011. (y3-x3) (x2-y2) (XI-YI) (XO-YO) Pour obtenir ZR# il suffit de réaliser un câblage conformément à la figure 1, dans laquelle seule la première paire de câbles est croisée. La soustraction (X-Y) est due à trois phénomènes a) les opérandes sont codées en complément à deux b) une disposition particulière des opérandes par paire de bits c) une conversion de cette disposition particulière en un nombre codé en binaire naturel en considérant que la disposition particulière est un nombre codé par emprunt sauvegardé (différent du complément à deux). Cependant cette étape c) n'est réalisée qu'à la fin de toutes les opérations nécessaires à l'obtention des parties réelles et imaginaires du résultat final de la multiplication de nombres complexes. Pour passer de ZR à Z, on utilise le tableau du codage à emprunt sauvegardé. Le nombre binaire ZR est alors un nombre binaire redondant avec un codage à emprunt sauvegardé. Cette méthode a donc pour avantage de réaliser une soustraction à partir de deux nombres codés en complément à deux, sans comporter une seule porte logique. La figure 2 montre une entrée recevant la partie réelle A et la partie imaginaire B d'un premier nombre complexe, et la partie réelle C et la partie imaginaire D d'un deuxième nombre complexe. Les nombres A, B, C et D sont des nombres binaires de W bits codés en complément à deux. L'opération de multiplication de nombres complexes s'effectue sur quatre étages distincts. Le premier étage permet de réaliser les opérations dites de pré- multiplication (A-B), (C-D) et (A+B) à l'aide de trois modules 1, 2 et 3. Les deux soustracteurs 1 et 2 réalisant les soustractions sont identiques à ceux illustrés sur la figure 1, c'est-à-dire un simple câblage, et les résultats obtenus A-B et C-D sont deux nombres binaires redondants comportant 2W bits avec un codage à emprunt sauvegardé. Le module 3 est un additionneur connu de l'homme du métier et permet de réaliser l'opération (A+B), de façon à générer un résultat en format binaire redondant avec un codage à retenue sauvegardée. Sa mise en oeuvre se limite également à un simple câblage et le résultat comporte 2W bits. Le deuxième étage comporte trois modules de conversion 4, 5, 6, permettant de passer de la base deux dans laquelle se trouve le produit partiel (A-B), (C-D) et (A+B) vers une base quatre. On réalise cette conversion afin de réduire le nombre de produits partiels. Les nombres (A-B) et (C-D) sont des nombres binaires redondants dont chaque paire de bits selon le codage à emprunt sauvegardé représente un chiffre signé inclus dans l'ensemble (- 1; 0; 1). Le nombre (A+B) est un nombre binaire redondant dont chaque paire de bits selon le codage à retenue sauvegardée représente un chiffre signé inclus dans l'ensemble (0; 1; 2). Les modules 4 et 5 sont des convertisseurs de BOOTH pour le codage à emprunt sauvegardé et permettent chacun, à partir des nombres A-B et C-D, de générer un nombre binaire redondant dans la base quatre. Les figures 3 et 5 montrent ce convertisseur de BOOTH à emprunt sauvegardé dans lequel les bits d'entrée sont pris six par six (avec une paire de bits superposée) de la manière suivante : On introduit dans le convertisseur 4, 5, le nombre A-B avec 2W bits en format binaire redondant avec un codage à emprunt sauvegardé, (base deux) et on obtient un nombre A-B avec 2W-2 bits en format binaire redondant à base quatre. La figure 3 montre une première partie constituée d'un circuit logique ayant quatre sorties al, bl, cl, dl lesquelles alimentent une seconde partie constituée d'un circuit logique 12 appelé noyau logique, représenté à la figure 5, qui est identique pour les deux convertisseurs des figures 3 et 4. Le convertisseur 4, 5, génère un nombre binaire redondant dont les bits sont rangés par blocs de quatre, de façon à représenter un chiffre signé inclus dans l'intervalle (-2; -1; 0; 1; 2). Les quatre bits sont tels que le premier est un bit de signe (Signe), les trois bits suivants, respectivement MO, MI et M2, représentent les valeurs 0; 1 et 2. La figure 4 montre le convertisseur 6 intégrant un premier circuit logique de sorties a2, b2, c2, d2, et alimentant le noya u logique 12 de la figure 5. Ce convertisseur 6 réalise la même opération que les deux convertisseurs 4 et 5, mais avec en entrée le nombre binaire redondant avec un codage à retenue sauvegardée A+B. Ces convertisseurs permettant de passer d'une base deux (- 1; 0; 1) à une base quatre (-2; -1; 0; 1; 2) permettent de diviser par deux le nombre de produits partiels devant intervenir dans la multiplication réelle. Pour plus de détails, on peut consulter la publication de Messieurs C. N. LYU et D. MATULA "Redundant Binary Booth Recoding", pages 50-57, 12ème "Symposium on Computer Arithmetic", Bath, Angleterre, 19 à 21 Juillet 1995. Le troisième étage comporte trois multiplieurs identiques de nombres réels 7, 8 et 9. Le multiplieur 7 admet comme données à l'entrée l'opérande (A-B) en base quatre et l'opérande C codé en complément à deux. Le multiplieur 8 admet comme données à l'entrée l'opérande (C-D) en base quatre et l'opérande B codé en complément à deux. Le multiplieur 9 admet comme données à l'entrée l'opérande (A+B) en base quatre et l'opérande D codé en complément à deux. Ces multiplieurs de nombres réels 7, 8 et 9 sont connus de l'homme du métier, et celui-ci peut se reporter, pour plus de détails, à la publication de Monsieur H. MAKINO et AI., "An 8.8-ns 54*54-bit multiplier with high speed redundant binary architecture," TEEE Journal of Solid State Circuits, vol.31, Juin 1996. L'un de ces multiplieurs est représenté sur la figure 6. Brièvement, ce multiplieur comporte une première étape 13 de génération dans laquelle des produits partiels PP sont générés. Cette étape de génération réalise l'opération A+B A-B-1, ce qui permet de n'intégrer comme porte logique, que des inverseurs. Les opérandes codés en complément à deux sont d'abord transformés (non représenté) en des nombres en format binaire redondant à base quatre. L'addition de deux nombres A+B est réalisée de la manière suivante : A+B (-B) En utilisant la représentation en complément à deux, on obtient -B en inversant tous les bits de B et en ajoutant " 1 " au bit ayant le poids le plus faible : - B + 1 A+B=A--b- 1 Avec le codage à emprunt sauvegardé, soustraire " 1 " correspond à ajouter (0,I) qui représente -1. En utilisant le format binaire redondant, on obtient A + B B) - 1 = (A,B) + (0, 1) A titre d'exemple, l'addition de A = 10100110 (-90) et B est réalisée de la manière suivante B - 1 = (0, 1) A+B (l,l)(0,0)(1,0)(0,1)(0,0)(1,0)(l,l)(0,O) + (0,I) -1 0 1 0 0) + (A) 16+4- 1 Produit Partiel PP (l,l)(0,0)(1,0)(0,1)(0,0)(1,0)(l,l)(0,0) ),I) La seconde étape fait intervenir un arbre binaire 14 de WALLACE permettant d'obtenir un nombre binaire redondant à l'aide d'opérations parallèles d'addition des produits partiels PP. Une troisième étape 15 de conversion permet d'obtenir le résultat final avec un codage à emprunt sauvegardé. Les trois multiplieurs 7, 8 et 9 permettent d'obtenir trois nombres binaires redondants avec un codage à emprunt sauvegardé (A-B) C, (C-D) B et (A+B) D. Le quatrième, étage comporte deux additionneurs réels 10 et 11 aptes à effectuer l'addition de deux nombres binaires redondants avec un codage à emprunt sauvegardé et générer un nombre binaire redondant avec un codage à emprunt sauvegardé. La figure 7 montre un additionneur/soustracteur agissant en temps qu'additionneur de deux nombres binaires redondants avec un codage à emprunt sauvegardé. Le premier étage comporte des multiplexeurs 16-18 avec un signal de commande Sc que l'on met égal à un de façon à réaliser l'addition de X et Y. Pour cela on transmet les xi+ vers un second étage et les xi- vers un troisième étage. Le second étage comporte des additionneurs 19-21 à trois entrées signées et deux sorties '42" et "-" telles que : Résultat de l'opération Sorties (+2;-) 2 10 1 11 0 00 - 1 01 Par exemple si l'opération ( yol - yo- + xo' ) du bloc 21 a pour résultat le nombre deux, alors la sortie '42" du bloc 21 sera à un, et la sortie "-" du bloc 21 sera à zéro. Les blocs 22-24 sont également des additionneurs tels : Résultat de l'opération Sorties (-2;+) -2 10 1 11 0 00 1 01 Le résultat de ces opérations est le nombre S (Sn +S n- * SO +S()-) qui est un nombre binaire redondant avec un codage à emprunt sauvegardé. L'additionneur 10 de la figure 2 reçoit en entrée les nombres (A-B)C et (C-D) B, et permet de calculer la par-tie réelle R de la multiplication complexe. L'additionneur 11 de la figure 2 reçoit en entrée les nombres (A+B)D et (C-D) B, et permet de calculer la partie imaginaire I de la multiplication complexe. Le multiplieur complexe selon l'invention comporte un premier étage d'opérations de pré-multiplication réalisé avec de simples câblages. L'utilisation d'un format redondant avec un codage à emprunt sauvegardé et des convertisseurs 4, 5 et 6, permet de diviser par quatre le nombre de produits partiels à multiplier dans les multiplieurs réels 7, 8 et 9 par rapport à un multiplieur de nombres complexes n'utilisant pas ce type de codage. Grâce notamment à la mise en oeuvre de ce codage à emprunt sauvegardé, ce dispositif réduit sensiblement la consommation d'énergie et le temps d'exécution des calculs. Çe genre de multiplieur étant généralement couplé à un accumulateur, la conversion du codage à emprunt sauvegardé de R et I vers un codage binaire conventionnel du type complément à deux, est effectuée à la suite de l'accumulateur afin de profiter au maximum de la caractéristique de non propagation de retenue liée au codage à emprunt sauvegardé lors d'opérations d'addition dans l'accumulateur. REVENDICATIONS 1. Multiplieur de nombres complexes, caractérisé par le fait qu'il comprend : - une entrée pour recevoir la partie réelle A et la partie imaginaire B d'un premier nombre complexe, et la partie réelle C et la partie imaginaire D d'un deuxième nombre complexe, les nombres A, B, C, D étant des nombres binaires codés en complément à deux, - un premier étage de traitement comportant des moyens de soustraction aptes à effectuer les opérations A-B et Ç-D, le résultat de chaque soustraction étant un nombre binaire en base deux avec un foi-mat binaire redondant et un codage à emprunt sauvegardé, et un module additionneur apte à effectuer l'opération A+B, le résultat de cette addition étant un nombre binaire en base deux avec un format redondant et un codage à retenue sauvegardée, - un deuxième étage de traitement comportant des moyens de conversion aptes à convertir les nombres délivrés par le premier étage de traitement en des nombres binaires codés en base quatre avec un foi-mat redondant, - un troisième étage de traitement comportant des moyens de multiplication aptes à effectuer les opérations (A-B)C, (C-D)B et (A+B)D, le résultat de ces opérations étant des nombres codés en base deux avec un format redondant, et - un quatrième étage de traitement comportant deux additionneurs pour élaborer la partie réelle et la partie imaginaire du produit des deux nombres complexes d'entrée à partir des nombres délivrés par le troisième étage de traitement, ces parties réelles et imaginaires étant en base deux selon un format binaire redondant. 2. Multiplieur de nombres complexes selon la revendication 1, caractérisé par le fait que les moyens de soustraction comportent deux modules distincts aptes à effectuer les opérations A-B et C-D, et par le fait que les modules soustracteurs et additionneurs sont réalisés uniquement par câblage. 3. Multiplieur de nombres complexes selon l'une des revendications précédentes, caractérisé par le fait que les moyens de multiplication comportent trois multiplieurs réels distincts aptes à effectuer respectivement les opérations (A-B)C, (C-D)B et (A+B)D, et par le fait que chaque multiplieur comporte des moyens internes aptes à effectuer l'addition de deux produits partiels X et Y en effectuant l'opération X-7- 1, où 7 désigne le complément à 1 de Y. 4. Multiplieur de nombres complexes selon la revendication 3, caractérisé par le fait que les moyens internes des multiplieurs réels comportent un inverseur pour délivrer le nombre7 et un moyen de câblage pour réaliser la soustraction X - 7 . 5. Multiplieur de nombres complexes selon l'une des revendications précédentes, caractérisé par le fait que les multiplieurs et les additionneurs réels intègrent un arbre binaire en codage à emprunt sauvegardé.