Brevet FR2793088A1 — publié le 20001103

PROCEDE ET DISPOSITIF DE COLLECTE DES VALEURS LOGIQUES DE SORTIE D'UNE UNITE LOGIQUE DANS UN CIRCUIT ELECTRONIQUE La présente invention concerne un procédé de collecte des valeurs de sortie d'une unité logique dans un circuit électronique et un dispositif pour la mise en oeuvre du procédé. Elle se rapporte au domaine du test des circuits électroniques. Au sens de l'invention et dans la suite, l'expression "unité logique"s'entend d'un ensemble de portes logiques assemblées de manière à réaliser une fonction logique quelconque dans un circuit électronique. Il s'agit plus particulièrement d'une fonction combinatoire. Néanmoins, l'invention peut aussi s'appliquer à une unité logique réalisant une fonction séquentielle. En outre, l'expression "circuit électronique"s'entend dans son acception la plus large. Notamment elle recouvre tout composant électronique discret (mis en boîtier), tout assemblage de tels composants montés sur un support en forme de circuit imprimé pour former une unité fonctionnelle, tout composant unitaire implanté sur un substrat semi-conducteur ("on-chip device", en anglais) et tout assemblage de tels composants. A la figure 1, on a représenté le schéma d'un dispositif de collecte des valeurs de sortie d'une unité logique selon l'art antérieur. Sur cette figure, une unité logique à tester est représentée symboliquement par une bulle 10 de forme sensiblement ovale. Elle est comprise dans un circuit électronique 5. L'ensemble des circuits logiques du circuit électronique 5 qui interviennent en amont de l'unité logique 10 est représenté symboliquement par une bulle 20 de forme sensiblement ovale. L'unité logique 10 comporte n entrées référencées El,..., En et p sorties référencées Sl,..., Sp. Des moyens pour le test de l'unité logique 10 comprennent un dispositif de collecte des valeurs de sortie de cette unité, qui lui-mme comprend p cellules de test, référencées CT'l,..., CT'p, conformes à la norme IEEE Std 1149.1b-1994 (norme dite du JTAG). Ces cellules de test sont connectées de la manière suivante. D'une part elles sont connectées en parallèle respectivement sur les p sorties Sl,..., Sp de l'unité logique 10 de telle manière que, dans le mode de fonctionnement normal du circuit électronique (mode normal), les valeurs des sorties de l'unité logique 10 sont chargées dans les cellules de test. Et d'autre part elles sont connectées en série les unes avec les autres, de manière à constituer un registre à décalage pour la propagation des valeurs de sortie vers un noeud TDO de collecte de ces valeurs dans un mode de fonctionnement particulier du circuit, appelé mode test. Les cellules de test forment alors une chaîne ordonnée suivant le sens de propagation des valeurs logiques dans le registre à décalage qu'elles forment (de la gauche vers la droite sur la figure). Par convention, les termes rang, premier, dernier, suivant et précédent sont utilisés dans la suite en référence à cette chaîne ordonnée. Le registre à décalage ainsi formé permet de collecter, en mode test, les valeurs des sorties de l'unité logique 10 en vue de leur analyse par un instrument de test. Le circuit électronique comprend à cet effet une broche de sortie spécifique (reliée au noeud TDO) pour la mise en oeuvre du mode test selon la méthode dite"du chemin d'accès périphérique" ("Boundary Scan Test", en anglais). D'autres cellules de test identiques (non représentées) sont connectées de façon similaire sur les entrées El,..., En de l'unité logique 10. Elles forment également un registre à décalage qui permet d'appliquer, en mode test des vecteurs de test sur ces entrées à partir d'une entrée série spécifique TDI du circuit (non représentée). Dans l'art antérieur, on connaît différents types de cellules de test. Un type particulièrement répandu, représenté à la figure 1, est tel que chaque cellule CT'l à CT'p comprend une bascule de type D qui est sensible à un front de signal (transition d'un état logique à un autre), comme l'indique le signe" > "représenté sur une entrée d'horloge CP de la cellule. En réalité, le circuit électronique comprend déjà de telles bascules pour échantillonner les sorties en mode normal. La norme dite du JTAG prescrit des moyens pour faire en sorte que ces bascules existantes remplissent une autre fonction en mode test, à savoir celle d'élément d'un registre à décalage pour la propagation des valeurs logiques des sorties vers le noeud de collecte. Dit autrement, une cellule de test est une adaptation d'une bascule déjà présente dans le circuit électronique. En plus des entrées D et CP et de la sortie Q de la bascule de type D, une cellule de test comprend une entrée TI et une entrée TE. La sortie Q de la bascule de Type D d'une cellule déterminée est reliée à une entrée TI, (dite entrée série au sens de la norme du JTAG) de la cellule suivante d'une part, et à l'entrée d'un des circuits logiques du circuit électronique 5 qui interviennent en aval de l'unité logique 10 d'autre part. Sur la figure 1, l'ensemble de ces circuits logiques est représenté symboliquement par une bulle 30. Chaque cellule est reliée par une entrée D (dite entrée parallèle au sens de la norme du JTAG) à l'une des sorties Sl,..., Sp de l'unité 10. L'entrée d'horloge CP de chaque cellule reçoit un signal d'horloge CLOCK. En outre une entrée TE (dite entrée de test au sens de la norme du JTAG) de chaque cellule reçoit un mme et unique signal TEST MODE d'activation de test. Ce signal permet de commander un multiplexeur qui sélectionne celles des entrées D ou TI dont la valeur logique est chargée dans la bascule lorsqu'un front du signal CLOCK se présente sur l'entrée CP. Dit autrement, Le signal CLOCK permet donc d'activer la bascule de deux manières différentes en fonction du signal TEST : -en mode normal, il permet de charger la valeur instantanée des sorties S1..., Sp de l'unité logique 10, respectivement dans les bascules des cellules de test CT'1,..., CT'p ; -en mode test, il permet aussi d'activer le registre à décalage formé des cellules de test CT'1 à CT'p. Dans les deux cas, les bascules CT'1 à CT'p sont activées par les fronts du signal CLOCK appliqué sur leur entrée CP. Un problème particulier se pose pour les circuits électroniques qui, pour des raisons liées à la technologie retenue, ne comportent pas de bascules sensibles à un front de signal ("flip-flop", en anglais) mais uniquement des bascules sensibles à un niveau de signal ("latch", en anglais). Par niveau de signal on entend la valeur d'un potentiel référencé par rapport à une masse, qui est associé à un état logique déterminé. En effet, un dispositif tel que décrit ci-dessus ne pourrait pas fonctionner avec une bascule sensible à un niveau de signal à la place d'une bascule sensible à un front de signal. Seule la valeur logique chargée dans la première cellule de test CT'1 serait directement collectée sur le noeud TDO dès lors que les signaux TESTMODE et CLOCK seraient simultanément au niveau haut, alors que les valeurs logiques chargées dans les autres cellules de test seraient perdues. C'est pourquoi, pour ce type de circuit électronique, on utilise des cellules de test d'un autre type. Ces cellules comprennent chacune deux bascules sensibles à un niveau de signal, agencées de telle sorte que l'une d'elles fonctionne en bascule maître et l'autre fonctionne en bascule esclave. Néanmoins, de telles cellules occupent beaucoup de place sur le substrat semi-conducteur sur lequel est implanté le circuit électronique. Un but de l'invention est de proposer une solution pour de collecte des valeurs logiques des sorties d'une unité logique dans un circuit électronique, permettant de pallier les problèmes ci-dessus. Ce but est atteint, conformément à l'invention, grâce à un procédé de collecte des valeurs logiques des sorties d'une unité logique à n entrées et p sorties comprise dans un circuit électronique, au moyen de p cellules de test connectées, d'une part en parallèle respectivement sur les p sorties de l'unité logique de telle manière que les valeurs logiques des sorties de l'unité logique sont chargées dans les cellules de test en mode normal, et d'autre part en série les unes avec les autres de manière à constituer un registre à décalage pour la propagation des valeurs logiques des sorties de l'unité logique vers un noeud de collecte en mode test, caractérisé en ce que, dans une première phase, les valeurs logiques d'une sortie de l'unité logique sur deux sont propagées dans le registre à décalage puis, dans une seconde phase, les valeurs logiques des autres sorties de l'unité logique sont propagées dans le registre à décalage, les valeurs logiques des sorties de l'unité logique étant rechargées dans les cellules de test entre la première et la seconde phase. L'invention propose également un dispositif pour la mise en oeuvre d'un procédé tel que défini ci-dessus. L'invention propose aussi un circuit électronique comprenant au moins une unité logique et un tel dispositif de collecte des valeurs logiques des sorties de l'unité logique. Grâce à l'invention, il est possible de concevoir un circuit électronique dans lequel chaque cellule de test comprend une et une seule bascule sensible à un niveau de signal. De cette manière, la surface du substrat semiconducteur occupée par le circuit électronique est réduite. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit tre lue en regard des dessins annexés, sur lesquels on a représenté : -à la figure 1, déjà analysée : le schéma d'un dispositif de collecte des valeurs des sorties d'une unité logique selon l'art antérieur ; -à la figure 2 : le schéma d'un dispositif de collecte des valeurs des sorties d'une unité logique selon l'invention ; -aux figures 3a à 3c : des chronogrammes de signaux logiques pour la commande du dispositif de la figure 2 ; -à la figure 4 : le schéma d'un circuit de base pour générer deux signaux périodiques de mme fréquence, en opposition de phase et non recouvrants ; -à la figure 5 : le schéma d'un circuit pour générer les signaux des figures 3b et 3c ; -aux figures 6a à 6e : des chronogrammes de signaux logiques intervenant dans le circuit de la figure 5. A la figure 2, sur laquelle les mmes éléments qu'à la figure 1 portent les mmes références, on a représenté le schéma d'un dispositif de collecte des valeurs des sorties d'une unité logique selon l'invention A la différence des cellules de test CT'1 à CT'p du dispositif de la figure 1 qui comprenaient une bascule sensible à un front de signal, les cellules de test CT1 à CTp du dispositif selon l'invention comprennent chacune une et une seule bascule sensible à un niveau de signal. Les cellules CT1 à CTN sont donc activées par le niveau des signaux logiques appliqués sur leurs entrées de commande et non pas par les fronts de ces signaux. Dans un mode de réalisation préféré, les bascules CT1 à CTp sont des bascules multiplexées comprenant une première et une seconde entrées de donnée référencées D1 et D2, ainsi qu'une première et une seconde entrées de commande référencées LD1 et LD2. Les entrées de commandes LD1 et LD2 sont associées respectivement à la première et à la seconde entrées de donnée D1 et D2. Dans la suite, les bascules multiplexées sont confondues avec les cellules de test CT1 à CTp. Ces bascules multiplexées sont connues en soi. Elles réalisent à la fois une fonction de sélection (ou multiplexage) des entrées et une fonction de mémorisation de l'entrée sélectionnée. Le fonctionnement d'une telle bascule multiplexée est le suivant : -lorsque l'une seulement des entrées de commande LD1 ou LD2 est activée (i. e., est au niveau haut) et pas l'autre, la sortie Q passe au niveau haut ou bas de l'entrée de donnée associée, respectivement D1 ou D2 : c'est la fonction de sélection ou multiplexage. Lorsque l'entrée de commande qui était active repasse au niveau bas, la sortie Q reste au mme niveau jusqu'à ce qu'une entrée de commande soit à nouveau activée : c'est la fonction de mémorisation ; -lorsqu'aucune des entrées de commande n'est activée, la sortie Q reste au niveau auquel elle était auparavant. C'est la fonction de mémorisation du circuit. On notera que le cas où les deux entrées de commande sont actives simultanément n'est pas utilisé dans la pratique. Selon l'invention, les bascules multiplexées sont connectées à l'unité logique 10 de la manière suivante : -la première entrée de donnée D1 de chaque bascule est reliée respectivement à une des sorties Sl,..., Sp de l'unité logique 10 ; -la seconde entrée de donnée D2 de chaque bascule autre que la première (c'est à dire CT1) est reliée à la sortie de la bascule précédente. La seconde entrée de donnée D2 de la première bascule CT1 est par exemple reliée à sa première entrée de donnée D1 (comme représenté à la figure 2), ou à un noeud présentant un potentiel fixe (potentiel d'alimentation ou masse par exemple). En variante, le première bascule CT1 ne comporte pas d'entrées de donnée D1 ni d'entrées de commande LD1 et LD2, qui ne sont pas nécessaires à la réalisation de sa fonction. Dit autrement, selon cette variante, la cellule CT1 est une simple bascule de type D sensible à un niveau de signal. En outre, la sortie Q de la dernière bascule (c'est à dire CTp) est reliée au noeud de collecte TDO. De cette maniere, les cellules de test CT1 à CTp forment un registre à décalage pour la propagation des valeurs logiques des sorties Sl,..., Sp de l'unité logique 10 vers le noeud TDO en mode test. Le dispositif selon l'invention comporte des moyens pour commander les cellules de test de manière à propager dans le registre à décalage les valeurs logiques d'une sortie de l'unité logique 10 sur deux dans une première phase, puis les valeurs logiques des autres sorties de l'unité logique 10 dans une seconde phase, ainsi que des moyens pour recharger les valeurs logiques des sorties Sl,..., Sp de l'unité logique 10 dans les cellules de test CT1,..., CTp entre la première et la seconde phase. Plus particulièrement, le dispositif comporte des moyens pour générer un premier signal d'horloge de test CLKTEST1 et un second signal d'horloge de test CLKTEST2 de mme fréquence, en opposition de phase et non recouvrants (c'est à dire n'étant pas simultanément au niveau haut). De cette manière, on évite la perte de valeurs logiques dans le registre à décalage. Le signal CLKTEST1 est appliqué sur les secondes entrées de commande LD2 des bascules de rangs impairs du registre à décalage (c'est à dire CT1, CT3, CT5,...). Le signal CLK TEST 2 est appliqué sur les secondes entrées de commande LD2 des bascules de rangs pairs du registre à décalage (c'est à dire CT2, CT4, CT6,...). Le fonctionnement du dispositif pour la mise en oeuvre du procédé selon l'invention est alors le suivant. Dans une première phase, les valeurs logiques d'une sortie de l'unité logique 10 sur deux sont propagées dans le registre à décalage puis, dans une seconde phase, les valeurs logiques des autres sorties de l'unité logique 10 sont propagées dans le registre à décalage, les valeurs logiques des sorties Sl,..., Sp de l'unité logique 10 étant rechargées dans les cellules de test entre la première et la seconde phase. A cet effet, les signaux CLOCK, CLK TEST~1 et CLKTEST2, qui sont appliqués sur les entrées de commande LD1 et LD2 des bascules CT1 à CTp, présentent des échelons de tension pour activer ces entrées de commande de la manière qui va tre décrite cidessous. Des chronogrammes de ces trois signaux sont représentés respectivement sur les figures 3a, 3b et 3c. Le signal CLOCK, visible à la figure 3a, présente un premier échelon ayant pour fonction de charger les valeurs logiques des sorties SI à Sp respectivement dans les bascules CT1 à CTp. Dans la pratique, ce résultat est déjà obtenu dès lors que le circuit électronique a fonctionné en mode normal. Cette étape n'est donc pas une étape essentielle du procédé selon l'invention. Ensuite, dans la première phase du procédé selon l'invention, les signaux CLK TEST-1 et CLK TEST 2 présentent alternativement des échelons qui ne se recouvrent pas deux à deux (on dit qu'ils sont non recouvrants). Dit autrement, ces signaux d'horloge sont de mme fréquence, sont en opposition de phase et sont non recouvrants. En outre dans cette première phase, le signal CLK TEST-1 est en avance de phase par rapport à CLKTEST2. De cette manière ce sont les valeurs logiques des sorties S2, S4, S6,... préalablement chargées dans les cellules de test de rangs pairs qui sont propagées dans le registre à décalage vers le noeud de collecte TDO. Le signal CLOCK présente ensuite un second échelon ayant pour fonction de recharger les valeurs logiques des sorties SI à Sp respectivement dans les bascules CT1 à CTp. Enfin, dans la seconde phase du procédé selon l'invention, les signaux CLKTEST1 et CLK TEST-2 présentent à nouveau alternativement des échelons non recouvrants. Néanmoins, dans cette seconde phase, c'est le signal CLKTEST2 qui est en avance de phase par rapport au signal CLKTEST1. De cette manière ce sont les valeurs logiques des sorties S1, S3, S5, ... préalablement chargées dans cellules de test de rangs impairs qui sont propagées dans le registre à décalage vers le noeud de collecte TDO. On notera que, au cours de chacune des deux phases cidessus, les cellules de rangs pairs et impairs se comportent alternativement comme cellules maîtres et cellules esclaves. De cette manière, il est possible de propager les valeurs logiques des sorties de l'unité logique 10 vers le noeud de collecte TDO sans pertes de données. Ce résultat est obtenu en deux phases. Comme on l'aura compris, ces valeurs logiques ne sont pas collectées à l'extrémité du registre à décalage (i. e., au noeud de collecte TDO) dans l'ordre des cellules de test. Au contraire, on collecte d'abord les valeurs logiques qui étaient préalablement chargées dans les cellules de test de rangs pairs puis celles qui étaient chargées dans les cellules de test de rangs impairs. Ceci n'est pas un réel inconvénient car un instrument de test connecté au noeud de collecte TDO peut les traiter en tenant compte de leur ordre de collecte. Ainsi qu'on l'a constaté ci-dessus, les moyens pour recharger les valeurs des sorties Sl,..., Sp de l'unité logique 10 dans les cellules de test CT1,..., CTp entre la première phase et la seconde phase sont particulièrement simples puisqu'ils comprennent des moyens pour activer les premières entrées de commande LD1 des bascules. Il est nécessaire que les valeurs logiques des sorties Sl,..., Sp n'aient pas été modifiées entre la première et la seconde phase. Ceci est le cas puisque, en général, les deux conditions suivantes sont réunies si bien que l'état de l'unité logique 10 n'est pas modifié : -l'unité logique 10 est de nature ; -les valeurs logiques des entrées El,..., En ne sont pas modifiées entre la première et la seconde phase. Si, un cas particulier, l'une des conditions ci-dessus n'est pas respectée, il sera nécessaire de prévoir des moyens, qui sont à la portée de l'homme du métier, pour rétablir l'état des sorties de l'unité logique 10 avant le début de la seconde phase. A la figure 4, on a représenté le schéma d'un circuit de base pour générer deux signaux périodiques de mme fréquence, en opposition de phase et non recouvrants. Un tel circuit comporte deux portes logiques de type NON OU référencées NOR1 et NOR2. Une entrée I de ce circuit est reliée à une première entrée A de chaque bascule. L'entrée I reçoit un signal d'horloge CK. Au contraire de l'entrée A de la porte NOR1, l'entrée A de la porte NOR2 est une entrée inverseuse. La sortie S de la porte NOR1 est reliée à une seconde entrée B de la porte NOR2. Réciproquement, La sortie S de la porte NOR2 est reliée à une seconde entrée B de la porte NOR1. La sortie S de la porte NOR1 est reliée à un noeud de sortie OUT1 du circuit. La sortie S de la porte NOR2 est reliée à un noeud de sortie OUT2 du circuit. Les noeuds OUT1 et OUT2 délivrent respectivement les signaux d'horloge de test CLK1 et CLK ~2 qui sont de mme fréquence (celle du signal TCK), en opposition de phase et non recouvrants. A la figure 5, on a représenté le schéma d'un circuit pour générer les signaux des figures 3b et 3c, qui est compris dans le dispositif selon l'invention. Le circuit de la figure 5 constitue une adaptation du circuit de base de la figure 4, et les éléments communs portent les mmes références. Les portes NOR1 et NOR2 y remplissent la mme fonction. L'entrée I du circuit reçoit un signal d'horloge TCK (dit signal d'horloge de test au sens de la norme du JTAG). Il s'agit d'un signal d'horloge qui est généré pendant tout le mode test. Les sorties OUT1 et OUT2 délivrent respectivement les signaux d'horloge de test CLK TEST 1 et CLK TEST 2. Par rapport au circuit de base de la figure 4, le circuit de la figure 5 est complété par les moyens suivants : -d'une part, des moyens de temporisation DEL1 et DEL2 pour maintenir un temps de garde entre le moment où l'un des signaux d'horloge de test CLK TEST~1 ou CLK TEST 2 passe du niveau haut au niveau bas, et le moment où l'autre signal d'horloge passe au niveau haut. Les moyens DEL1 sont connectés entre la sortie OUT1 et l'entrée B de la porte NOR2. Les moyens DEL2 sont connectés entre la sortie OUT2 et l'entrée B de la porte NOR1. Ces moyens comprennent préférentiellement une ou plusieurs portes logiques introduisant un retard entre le passage de la sortie OUT1 (respectivement OUT2) au niveau haut, et le passage correspondant de l'entrée B de la porte NOR2 (respectivement NOR1) au niveau haut. Les moyens DEL1 et DEL2 n'introduisent pas d'inversion du niveau logique des signaux CLKTEST1 et CLK TEST~2 qu'ils transmettent sur les entrées B des portes respectivement NOR2 et NOR1 ; -d'autre part, des moyens pour sélectionner celui du premier signal d'horloge de test CLKTEST1 ou du second signal d'horloge de test CLKTEST2 qui est en avance de phase par rapport à l'autre. Ces moyens comprennent une porte de type OU EXCLUSIF, référencée XOR1, qui est connectée par une première entrée A à l'entrée 1 du circuit et par sa sortie S aux entrées A des portes NOR1 et NOR2. Une seconde entrée B de la porte XOR1 reçoit un signal CLKINV dont la fonction est de sélectionner, en fonction de son niveau haut ou bas, celui des signaux CLK TEST~1 ou CLKTEST2 qui est en avance de phase par rapport à l'autre ; -enfin, des moyens pour empcher ou provoquer la génération des échelons des signaux CLKTEST1 et CLK TEST 2 à partir des échelons du signal TCK. Ces derniers moyens comprennent d'une part une première porte logique de type NON ET, référencée NAND1, connectée par une première entrée A à la sortie S de la porte NOR1 et par sa sortie S à la sortie OUT1 à travers un premier inverseur logique INV1, et d'autre part une seconde porte logique de type NON ET, référencée NAND2, connectée par une première entrée A à la sortie S de la porte NOR2 et par sa sortie S à la sortie OUT2 à travers un second inverseur logique INV2. Une seconde entrée B de chacune des portes NAND1 et NAND2 reçoit un mme et unique signal de commande CLK EN. Ainsi, en fonction du niveau haut ou bas du signal de commande CLKEN, les échelons des signaux CLK TEST~1 et CLKTEST2 respectivement sont ou ne sont pas générés. Bien entendu, les moyens décrits ci-dessus dans une forme de réalisation préférée peuvent tre réalisés d'une autre manière, par exemple à l'aide de simples portes logiques de type ET à la place d'une porte logique de type NON ET suivie d'un inverseur. Aux figures 6a à 6c, on a représenté des chronogrammes des signaux respectivement TCK, CLKINV, CLKEN, CLKTEST1 et CLK TEST 2 en mode test. Comme on l'a dit, le signal TCK est un signal d'horloge de test qui oscille entre le niveau haut et le niveau bas en permanence en mode test. Un premier et un second échelons du signal CLKEN déterminent respectivement la première et la seconde phase du procédé selon l'invention. On notera que le signal CLKINV passe du niveau haut au niveau bas entre la première et la seconde phase (c'est à dire lorsque le signal CLKEN est au niveau bas), de manière à inverser l'avance de phase des signaux CLKTEST1 et CLK TEST 2 En outre, on notera que les échelons des signaux CLK TEST 1 et CLKTEST2 sont moins larges que les échelons du signal TCK, en raison de l'action des moyens de temporisation DEL1 et DEL2. Ainsi, on est certain que les signaux CLK TEST~1 et CLKTEST2 sont non recouvrants en toutes circonstances. L'invention propose également un circuit électronique tel que celui représenté à la figure 3 comprenant au moins une unité logique telle que l'unité 10 représentée sur cette figure, et comprenant un dispositif de collecte des valeurs logiques des sorties de l'unité logique tel que décrit cidessus. L'invention a été décrite ci-dessus dans un mode de réalisation préféré mais non limitatif. Notamment, il est possible d'utiliser des cellules de test telles que celles décrites à la figure 1 avec un multiplexeur externe, ou tout autre moyen équivalent, à la place des bascules multiplexées décrites à la figure 2. REVENDICATIONS 1. Procédé de collecte des valeurs logiques des sorties d'une unité logique (10) à n entrées (El,..., En) et p sorties (Sl,..., Sp) comprise dans un circuit électronique (5), au moyen de p cellules de test (CTl,..., CTp) connectées, d'une part en parallèle respectivement sur les p sorties de l'unité logique (10) de telle manière que les valeurs logiques des sorties (Sl,..., Sp) de l'unité logique (10) sont chargées dans les cellules de test (CTl,..., CTp) en mode normal, et d'autre part en série les unes avec les autres de manière à constituer un registre à décalage pour la propagation des valeurs logiques des sorties (Sl,..., Sp) de l'unité logique (10) vers un noeud de collecte en mode test, caractérisé en ce que, dans une première phase, les valeurs logiques d'une sortie de l'unité logique (10) sur deux sont propagées dans le registre à décalage puis, dans une seconde phase, les valeurs logiques des autres sorties de l'unité logique (10) sont propagées dans le registre à décalage, les valeurs logiques des sorties (Sl,..., Sp) de l'unité logique (10) étant rechargées dans les cellules de test entre la première et la seconde phase. 2. Dispositif pour la mise en oeuvre un procédé selon la revendication 1, caractérisé en ce qu'il comporte des moyens pour commander les cellules de test de manière à propager dans le registre à décalage les valeurs logiques d'une sortie de l'unité logique (10) sur deux dans une première phase puis les valeurs des autres sorties de l'unité logique (10) dans une seconde phase, ainsi que des moyens pour recharger les valeurs logiques des sorties (Sl,..., Sp) de l'unité logique (10) dans les cellules de test (CTl,..., CTp) entre la première et la seconde phase. 3. Dispositif selon la revendication 2, caractérisé en ce que chaque cellule de test comprend une et une seule bascule sensible à un niveau de signal. 4. Dispositif selon la revendication 3, caractérisé en ce que les bascules sont des bascules multiplexées comprenant une première et une seconde entrées de donnée (D1, D2) et une première et une seconde entrées de commande (LD1, LD2) associées respectivement à la première et à la seconde entrées de donnée (D1, D2). 5. Dispositif selon la revendication 4, caractérisé en ce que : -la première entrée de donnée (D1) de chaque bascule est reliée respectivement à une des sorties (Sl,..., Sp) de l'unité logique (10) ; -la seconde entrée de donnée (D2) de chaque bascule autre que la première (CT1) est reliée à la sortie de la bascule précédente. 6. Dispositif selon les revendications 2 et 5, caractérisé en ce que les moyens pour recharger les valeurs des sorties (Sl,..., Sp) de l'unité logique (10) dans les cellules de test (CTl,..., CTp) entre la première et la seconde phase comprennent des moyens pour activer les premières entrées de commande (LD1) des bascules. 7. Dispositif selon l'une des revendications 4 à 6, caractérisé en ce que l'unité de test comporte des moyens pour générer un premier signal d'horloge de test (CLK~TEST~1) et un second signal d'horloge de test (CLKTEST2) de mme fréquence, en opposition de phase et non recouvrants, ledit premier signal d'horloge de test (CLK TEST-1) étant appliqué sur les secondes entrées de commande (LD2) des bascules de rangs impairs du registre à décalage, et ledit second signal d'horloge de test (CLKTEST2) étant appliqué sur les secondes entrées de commande (LD2) des bascules de rangs pairs du registre à décalage. 8. Dispositif selon la revendication 7, caractérisé en ce qu'il comporte des moyens de temporisation (DEL1, DEL2) pour maintenir un temps de garde entre le moment où l'un des signaux d'horloge de test (CLKTEST1 ; CLKTEST2) passe du niveau haut au niveau bas, et le moment où l'autre signal d'horloge passe au niveau haut. 9. Dispositif selon la revendication 7 ou selon la revendication 8, caractérisé en ce qu'il comporte des moyens (XOR1) pour sélectionner celui du premier signal d'horloge de test (CLK~TEST~1) ou du second signal d'horloge de test (CLKTEST2) qui est en avance de phase par rapport à l'autre. 10. Circuit électronique (5) caractérisé en ce qu'il comprend au moins une unité logique (10) ainsi qu'un dispositif selon l'une des revendications 2 à 9.