Brevet FR2795586A1 — publié le 20001229

"Dispositif électronique de lecture de pixels, notamment pour capteur d'images matriciel à pixels actifs CMOS" L'invention est du-domaine des dispositifs électroniques d'acquisition d'images. Elle concerne plus particulièrement un dispositif de lecture de la variation de potentiel électrique de chaque pixel recevant un signal lumineux. L'invention se situe dans le domaine de l'acquisition de signal lumineux par pixel photosensible. Elle est utilisable pour de nombreux types de capteurs de signal, par exemple signal d'image dans le domaine visible, UV, infrarouge, X, autant que capteurs de pression ou lecture d'empreintes digitales etc. Dans la suite de la description, on utilise le terme d'imageur pour désigner un capteur d'images formé d'une matrice de pixels photosensibles, lesquels sont constitués d'un détecteur photosensible seul ou associé à des transistors. Un imageur compte usuellement de plusieurs milliers à plusieurs millions de pixels, dont les états sous l'effet d'un signal lumineux sont transformés par un dispositif de traitement de signal en image finale utilisable, par exemple dans un système informatique avant visualisation et 1 ou mémorisation et impression. Pour ces dispositifs, un des objectifs naturels est d'améliorer les performances de la chaîne d'acquisition du signal des pixels, dest à dire le dispositif électronique qui vient lire pour chaque pixel la variation de potentiel en sortie du pixel, qui résulte de la réception par ledit pixel d'un certain nombre de photons (signal lumineux). Un des bruits de l'image, connu sous le nom de bruit spatial ou FPN (Fixed Pattern Noise), est actuellement un des problèmes majeurs des senseurs d'images, notamment à pixels actifs CMOS. Des méthodes de lecture à double échantillonnage corrélé dites CDS (de l'anglais Correlated Double Sampling) sont classiquement utilisées pour: - supprimer le bruit de type kTIC du n#ud réalisant la conversion charge tension dans le pixel ou à la sortie de l'imageur (souvent dénommée "diffusion flottante"), - supprimer le bruit FPN dû aux non-uniformités des transistors des amplificateurs internes aux pixels, - et réduire le bruit basse fréquence engendré par les transistors MOS utilisés pour la lecture ou le transfert du signal électrique. Le procédé à double échantillonnage corrélé CDS consiste à échantillonner d'abord le niveau de référence Vref du pixel à lire, puis le niveau de signal Vsig représentatif du nombre de photons incidents reçus par le pixel. Après cette opération, une opération de différence est réalisée sur ces deux signaux, par méthode matérielle ou logicielle connue de l'homme de l'art, qui fournit une tension électrique proportionnelle au nombre de photons incidents. L'architecture classique de lecture dans le procédé CDS, telle qu'utilisée dans la plupart des senseurs d'images à pixels actifs, est illustrée par la figure 1. Elle comporte, pour chaque colonne, deux blocs principaux [interrupteur - capacité - suiveur] 10R, 10S, destinés à échantillonner et mémoriser les signaux de référence Vref et de niveau lumineux Vsig. Plus précisément, dans une architecture classique à double échantillonnage corrélé CDS de lecture de pixels, tel qu'illustrée à la figure 1 pour une colonne unique, on observe initialeme.nt, juste après avoir fermé puis ouvert un interrupteur commandé (svvitch) 13 commandé par un signal RST, en sortie d'un pixel actif 1 de type CMOS une tension Vref au point A (le pixel étant alimenté par une tension VDD). Dans cet état initial, une première capacité 2 (Cref) est préchargée, par l'intermédiaire d'un transistor formant interrupteur 4 (on utilisera indifféremment le terme de "sv#tch" pour de tels interrupteurs commandés dans le reste de la description) commandé par un signal SHR. Cette capacité 2 sert donc à "mémorisee'la valeur de tension initiale du pixel Vref. Lorsque le pixel 1 a été soumis à un signal lumineux, le syvitch 13 (commandé par un signal RST), étant alors ouvert, la conversion charge- tension est réalisée par une capacité 3, la tension en sortie au point A passe à Vsig, et l'écart Vref - Vsig est caractéristique de l'intensité du signal reçu. Ce potentiel est a son tour mémorisé dans une seconde capacité 5 Csig, par , l'intermédiaire d'un second transistor formant interrupteur 6 commandé par un signal SHS. Le but de la chaîne de lecture est alors de mesurer une différence de potentiel AV fonction de la différence entre le signal de référence Vref et le signal de niveau lumineux Vsig. Il est souhaitable, comme on le comprend, que cette mesure soit effectuée de façon la moins bruitée possible, et le plus rapidement possible. Dans les dispositifs actuellement utilisés (figure 1), la mesure de cette différence de potentiel est effectuée "à l'extérieur" du dispositif que l'on vient de décrire, après passage des signaux Vref et Vsig dans des amplis commandés 7, 8, formant ainsi les signaux notés respectivement Voutl et Vout2. Le fait d'ajouter des suiveurs (figure 2 : amplificateurs Ml, M'l, interrupteurs M2, M'2) aux blocs 10R, 10S pour chaque colonne introduit naturellement des dissymétries et est donc source d'erreurs de mesure sur la différence de potentiel AV de chaque pixel. Le bruit ainsi généré sur le signal finalement utilisable contribue au bruit connu de l'homme du métier sous le nom de bruit spatial colonne ou FPN colonne (de l'anglais Fixed Pattern Noise), non éliminé par la lecture CDS Par ailleurs, du fait du procédé de lecture qui se fait classiquement colonne par colonne dans une matrice de pixels comprenant N lignes x M colonnes (par exemple 512 x 512), un tel montage doit être disposé en sortie de chaque colonne de pixels (figure 2), et fait intervenir un grand nombre de composants, consommateurs de place, laquelle est évidemment très restreinte sur une matrice de pixels. Un tel montage est représenté à la figure 2 (dans laquelle les colonnes numérotées de 1 à M sont illustrées par les lignes diagonales pointillées). Dans ce montage, on comprend que, pour chaque colonne de pixels actifs, et par exemple pour la première colonne, toutes les sorties de pixels actifs 1 aboutissent par un bus adapté au point A. Lorsque la colonne 1 est "lue", les interrupteurs commandés par le signal Xl (signal de sélection de la colonne 1) sont fermés simultanément, alors qu'ils sont ouverts lorsque l'une quelconque des autres colonnes est en cours de lecture. De cette manière, une seule colonne à la fois fournit les valeurs de sortie Voutl et Vout2, et, les pixels étant lus l'un après l'autre, chaque pixel est lu à son tour. Dans cette illustration, les composants Ml, M2, M'l, M'2 sont des transistors PMOS Des transistors Mb et IVIV de polarisation (charge des amplificateurs Ml, M'l) sont classiquement introduits dans de telles architectures de sortie de ces blocs suiveurs PMOS. Ils sont communs à toutes les colonnes, et VLP est la tension permettant de les polariser. Les inconvénients de cette architecture sont alors les suivants. l/ Le premier inconvénient est que les non uniformités des tensions de seuil des transistors Ml, M'l, Mb, M'b canal P des blocs suiveurs provoquent un bruit FPN. Ce bruit FPN colonne est dominant dans le bruit FPN total de l'imageur. Une technique destinée à traiter ce problème de bruit FPN colonne a été proposée. Cette technique dite DDS (de l'anglais Delta-Difference Sampling ou Delta-Double Sampling : double échantillonnage) , et décrite par exemple par l'auteur américain Mendis, utilise une technique dite "crow-bar' (matérialisée par le bloc 9 figure 2 : bloc entouré en pointillés) introduit en parallèle des capacités Cref et Csig (entre les sorties de signal Vref et Vsig). Dans ce dispositif, la détermination la plus précise de la différence de potentiel AV oblige à réaliser deux mesures successives car les signaux Voutl et Vout2 doivent être échantillonnés deux fois pour chaque pixel. On pourra se référer sur ce point au document de S. K. Mendis, S.E. Kemeny & ai. Ç'CMOS active Pixel image sensors for highly integrated imaging systems", IEEE Journal of Solid-State Circuits, Vol 32, n 2, 1997, pp 187-197). Dans le cas de matrices de grande taille, le nombre de mesures devient considérable, et pénalise donc la vitesse maximale de lecture des pixels. Il est clair que le bruit FPN dû à la dissymétrie est éliminé (puisque l'on mesure successivement par les deux chaînes). Par contre, la contribution du bruit temporel de la chaîne elle-même est doublé, du fait de la double mesure. Un procédé de lecture de ce type peut réduire par ailleurs la fréquence de lecture de pixels d'un facteur deux. De plus, les puissances de bruit temporel générées par ces circuits ou amplis suiveurs ne sont pas corrélées, ce qui double leur contribution totale à la puissance de bruit. Enfin, cette solution introduit encore un grand nombre de composants sur la matrice, ce qui constitue un inconvénient significatif alors que la tendance est aujourd'hui à la réduction de taille des matrices de capteurs. 21 Par ailleurs, la présence de M blocs du type Ml, M2, M'l, M'2 non actifs en parallèle sur les sorties Voutl et Vout2 entraîne une capacité parasite importante. Celle-ci empêche la lecture rapide des grandes matrices. De nombreuses architectures à double échantillonnage corrélé CDS ont été proposés dans la littérature pour des capteurs de type CCD (Charge Coupled Device) et des imageurs infrarouges. Cependant, les architectures à double échantillonnage corrélé CDS à multiples buffers (blocs de mémoire tampon) et amplificateurs ne sont pas applicables pour les imageurs à pixels actifs CMOS. En effet, les imageurs à pixels actifs CMOS nécessitent un circuit CDS par colonne, et de tels circuits créent encore un bruit FPN. D'autres architectures ont été utilisées pour des imageurs à CMOS de type photodiodes. On peut citer par exemple dans ce domaine : "A single chip CMOS 306 x 244 pixel NTSC video camera and a descendant coprocessor device", par Smith, Hurv,/itz, Torrie, Baxter, Murray, Likoudis, Holmes, Panaghiston, Henderson, Anderson, Denyer et Renshaw, paru dans IEEE Journal of Solid State circuits Vol 33 n' 12 de 1998. De même, l'article "Off-set free correction for active pixel sensors" Dierickx, Meynants et Scheffer, paru dans Proc. IEEE 1997 Workshop on CCD's and advanced image sensors (1997). Dans la présente invention, un nouveau circuit de type CDS est proposé, qui est utilisable pour un imageur à pixels actifs CMOS. Ce dispositif minimise les sources de bruit FPN et le nombre de composants actifs nécessaires à la lecture des pixels. La présente invention a donc pour but de proposer une nouvelle chaîne de mesure de la différence de potentiel des pixels (un nouveau circuit à double échantillonnage corrélé pour matrice d'acquisition d'image à pixels actifs CMOS), qui remédie aux inconvénients précédents, et en particulier qui réduit le bruit de mesure et le nombre de composants nécessaires. Selon un autre objectif de l'invention, le dispositif permet une mesure beaucoup plus rapide des pixels. Selon un troisième objectif, ce gain de vitesse est encore plus significatif dans le cas de matrices comprenant un nombre de pixels élevé. L'invention propose à cet effet un dispositif électronique de lecture de pixels d'un capteur matriciel d'images, notamment pour capteur à pixels actifs de type CMOS, ledit capteur comportant N lignes et M colonnes de pixels actifs, caractériisé en ce que il comporte des moyens d'acquisition de signal, adaptés à envoyer directement, pour chaque pixel de chaque colonne, sur un bus de sortie un signal représentatif de la différence de potentiel entre un signal de référence Vref et un signal de niveau lumineux Vsig de ce pixel. Cette différence de potentiel étant proportionnelle à l'énergie lumineuse incidente sur le pixel. Cette disposition permet de réduire le bruit de mesure, et en particulier le bruit dû à une dissymétrie des chaînes de mesure des signaux de référence et de niveau lumineux. Selon un mode de réalisation préféré de l'invention, les moyens d'acquisition de signal comportent pour chaque colonne à la sortie du bus de colonne selon la figure 3: - un premier s\Nitch commandé par un signal SHR, permettant de charger une capacité Cref reliée à la masse, - un second svvitch commandé par un signal SHS, permettant de charger une capacité flottante Csig, - un troisième switch commandé par un signal Xi de sélection de la colonne lue, disposé entre les bornes des capacités Cref, Csig, - un quatrième svvitch commandé par le signal SHS, inséré en aval entre la capacité Csig et la masse, - et un cinquième svvitch, commandé par le signal Xi de sélection de colonne lue, monté en aval entre la capacité flottante Csig et un bus de sortie de signal. Selon le mode de réalisation préféré, le dispositif comporte un seul buffer / amplificateur de sortie, commun à toutes les colonnes du capteur. Ces dispositions sont favorables à une économie de moyens très importante dans la réalisation pratique du dispositif . L'invention vise sous un autre aspect un procédé de lecture de pixels d'un capteur matriciel d'images, notamment pour capteur à pixels actifs de type CMOS, ledit capteur comportant N lignes et M colonnes de pixels actifs, caractérisé en ce que il comporte des étapes suivantes : 11 dans chaque colonne, pour le pixel dont le signal est sélectionné sur un bus d'entrée, une valeur de référence Vref est échantillonnée en premier lieu et mémorisée dans une capacité Cref de chaque colonne correspondante, 2/ puis une valeur du signal Vsig est échantillonnée, pour chaque même pixel, et stockée dans une capacité flottante Csig de chaque colonne correspondante, 3/ puis, colonne par colonne, la décharge de Cref et Csig est provoquée vers un bus de sortie et amplifiée par un amplificateur. On comprend que ce procédé permet une lecture de chaque pixel en trois étapes seulement.. La description et les dessins d'un mode préféré de réalisation de l'invention, donnés ci-après, permettront de mieux comprendre les buts et avantages de l'invention. Il est clair que cette description est donnée à titre d'exemple, et n'a pas de caractère limitatif. Dans les dessins : - la figure 1 est un schéma simplifié d'une chaîne d'acquisition classique de mesure de tension en sortie de pixel actif , non conforme à l'invention; _ la figure 2 est un schéma plus complet de ce même circuit non conforme à l'invention; - la figure 3 représente de façon schématique un montage conforme à l'invention; - la figure 4 représente le montage du buffer / amplificateur de sortie, - la figure 5 est un exemple de chronogramme des niveaux des différents signaux de commande et de sortie d'un circuit en fonction du temps, selon l'invention. Comme on le voit sur la figure 3, le circuit selon l'invention comporte un seul buffer 1 amplificateur de sortie 14, commun à toutes les colonnes de l'imageur. Dans ce montage, les capacités 2 Cref et 5 Csig sont choisies de valeur égale, avec Cs la valeur commune de Cref et Csig.. Plus précisément, pour chaque colonne, on retrouve, de façon analogue à l'architecture CDS classique un premier switch 4 (également noté swl) commandé par le signal SHR, permettant de charger une capacité 2 Cref montée entre un point B et la masse, et en parallèle, un second switch 6 (également noté sw2), commandé par le signal SHS, permettant de charger une capacité 5 Csig (capacité flottante) montée entre des points C et D. Par contre, dans le montage décrit ici à titre d'exemple non limitatif, un troisième switch 15 de sélection de la colonne lue Xi (également noté sw3) est disposé entre les bomes B, C des capacités 2 Cref, 5 Csig. Par ailleurs, un quatrième switch 16 (également noté sw4) commandé par le signal SHS est inséré au point D entre la capacité 2 Csig et la masse, et en parallèle avec ce quatrième svMch 16, un cinquième switch 17 (également noté sw5), commandé par le signal Xi de sélection de colonne, est introduit entre le point D et un bus 18 de sortie de signal. Dans un exemple décrit ici à titre purement indicatif et nullement limitatif, le circuit est réalisé par procédé dit SLP/DLM en technologie CMOS 0.7 microns. Le circuit est très sensible à l'influence de la capacité du bus de sortie 18, si on utilise pour amplificateur de sortie 14 un amplificateur de tension. En effet, les sNMtchs utilisés pour la réalisation du circuit sont des transistors MOS de type canal-N. Dans ce cas, la technologie CMOS ne permet pas de connecter le substrat des transistors MOS canal-N à leur source. De ce fait, les substrats des transistors 17 sw5 sont connectés à la masse, ce qui crée une capacité CBs (substrat source) non nulle. La capacité parasite Cp totale des colonnes est représentée sur la figure 3 par une capacité parasite 19, illustrée insérée en amont de l'amplificateur de sortie 14. La valeur de cette capacité parasite 19 Cp pouvant atteindre plusieurs picofarads, elle est susceptible de réduire la performance du circuit. Pour résoudre ce problème, un amplificateur de charge, tel qu'illustré par la figure 4, sert de buffer / amplificateur de sortie 14. Dans ce cas, le bus de sortie 18 est maintenu à une tension de référence Vbus. De ce fait, la capacité parasite 19 Cp est toujours chargée à la tension Vbus, quelle que soit la valeur de la capacité parasite Cp. Une capacité C 20 est montée en parallèle avec un amplificateur de sortie 22, et avec un switch 21 commandé par le signal RST. Si on désire un gain supérieur à l'unité, on choisit la valeur de la capacité C telle qu'elle vérifie la relation C CsI2. On note que dans ce montage, le circuit est compatible avec les imageurs existants en ce qui concerne les signaux de commande utilisés SHR; SHS, XI ... XM, RST etc. Le mode de fonctionnement du circuit est alors sensiblement similaire à celui d'un imageur de type à double échantillonnage corrélé CDS classique. Il est illustré par la figure 5. Selon la figure 3, dans chaque colonne, pour le pixel dont le signal est sélectionné sur le bus d'entrée au point A, la valeur de référence Vref est échantillonnée en premier lieu par la fermeture des svvitchs 4 commandés par le signal SHR et mémorisée dans la capacité 2 Cref de chaque colonne correspondante. Après cette opération, les s\Nitchs 4 sont ouverts. Puis la valeur du signal Vsig est échantillonnée, pour tous ces pixels, et stockée dans la capacité 5 Csig de chaque colonne correspondante, par la fermeture des svvitchs 6 et 16 commandés par le signal SHS. Ceci est illustré par la quatrième ligne de la figure 5. Puis, pour la colonne 1 (le signal de sélection de colonne XI étant alors seul actif, tous les autres signaux Xi de sélection de colonne étant inactifs), les switchs 15 et 17 commandés par le signal XI étant fermés, la différence Vref - Vsig correspondant au pixel sélectionné est envoyée en une seul sortie (par la décharge simultanée de Cref et Csig stockant les niveaux de référence Vref et de signal lumineux Vsig respectivement) dans le bus de sortie 18 et amplifiée par l'amplificateur 22. Dans le cas de l'utilisation de l'amplificateur de la figure 4, la charge issue des capacités 2 Cref et 5 Csig est transférée dans la capacité 20 C. La lecture se poursuit colonne par colonne de la première à la M-ième, en modifiant les valeurs des signaux de sélection de colonne lue XI, ... Xi, ... M. Ceci est illustré par la cinquième ligne de la figure 5. La capacité 20 C est court circuitée avant chaque transfert par fermeture du switch 21 commandé par le signal RST. Ceci est illustré par la sixième ligne de la figure 5. On a alors pour la tension de sortie Vout la valeur: Vout (-Csl2C) * (Vref - Vsig) +2 * Vbus On note que le choix de C Cs/2) permet d'obtenir un gain supérieur à 1. Ceci est illustré par la septième ligne de la figure 5. On a donc pour chaque ligne 2 + 2 x M étapes de mesure, et pour un imageur de dimensions N lignes et M colonnes N x (2 + 2 x M) étapes de lecture. Le dispositif selon l'invention procure alors plusieurs avantages. En particulier, le circuit à double échantillonnage corrélé CDS proposé est simple. Il ne comporte que deux capacités (Cref, Csig) et cinq interrupteurs (swl à sw5) par colonne, une seule sortie, et un seul bloc buffer amplificateur 14 de sortie, commun à toutes les colonnes. Du fait qu'il n'y a qu'un seul buffer / amplificateur commun à toutes les colonnes, il n'est pas crée de bruit spatial FPN colonne causé dans les dispositifs antérieurs par les suiveurs MOS canal-P De plus, la suppression des suiveurs de colonne de type PMOS permet de réduire sig nifi cati vement la surface occupée par les composants et donc du capteur d'images matriciel. Le temps de réponse et le gain du circuit sont peu sensibles au nombre de colonnes de l'imageur, et il est donc particulièrement adapté à des imageurs de grande taille. Clairement, plus la taille du capteur matriciel est élevée, plus de dispositif de l'invention apporte un avantage significatif Un seul échantillonnage est nécessaire pour lire chaque signal de chaque pixel, ce qui se compare très favorablement à la technique DDS antérieure, qui nécessite un soustracteur en sortie. Le temps de réponse est de fait essentiellement limité par l'amplificateur de sortie. Celui-ci étant unique, il peut être choisi optimisé pour fournir de bonnes performances, sans pénaliser outre mesure le coût de fabrication du circuit. On a finalement obtenu ici à la fois une réduction du bruit spatial FPN (dissymétrie des chaînes de lecture), et du bruit temporel de mesure. L'invention s'applique également à des circuits de lecture de capteurs matriciels de toute nature, et non pas seulement à des imageurs matriciels à pixels actifs (capteurs APS), ce qui élargit son domaine d'utilisation. Dans des variantes non représentées, des capacités de valeur élevée, ou des structures de sv#tchs différentes Ç'dummy switchs", portes de transmission etc.) sont utilisées, pour réduire encore le bruit FPN. L'amplificateur représenté dans la figure 4 peut être remplacé par d'autres amplificateurs de charge, qui fixent la tension du bus 18. Dans une autre variante, une configuration non inverseuse du circuit peut être obtenue en permutant les signaux d'échantillonnage SHS et SHR (figure 3). La portée de la présente invention ne se limite pas aux détails des formes de réalisation ci-dessus considérées à titre d'exemple, mais s'étend au contraire aux modifications à la portée de l'homme de l'art. REVENDICATIONS 1. Dispositif électronique de lecture de pixels d'un capteur matriciel d'images, notamment pour capteur. à pixels actifs de type CMOS, ledit capteur comportant N lignes et M colonnes de pixels actifs (1), caractérisé en ce que il comporte des moyens d'acquisition de signal, adaptés à envoyer directement, pour chaque pixel (1) de chaque colonne, sur un bus de sortie (18) un signal représentatif de la différence de potentiel entre un signal de référence Vref et un signal de niveau lumineux Vsig de ce pixel (1). 2. Dispositif selon la revendication 1, caractérisé en ce que les moyens d'acquisition de signal comportent pour chaque colonne à la sortie A du bus de colonne: - un premier switch (4) monté entre le point de sortie A et un point B, commandé par un signal SHR, permettant de charger une capacité (2) Cref montée entre le point B et la masse, - un second sv,.,jtch (6) monté entre le point A et un point C, commandé par un signal SHS, permettant de charger une capacité flottante (5) Csig montée entre le point C et un point D, - un troisième s\Nitch (15) monté entre les points B et C, commandé par un signal Xi de sélection de la colonne lue, disposé entre les bornes des capacités (2) Cref, (5) Csig, - un quatrième switch (16), commandé par le signal SHS, inséré en aval entre la capacité (5) Csig (point D ) et la masse, - - et un cinquième switch (Il 7), commandé par le signal (Xi) de sélection de colonne lue, monté en aval entre la capacité flottante Csig (point D) et un bus (Il 8) de sortie de signal. 3. Dispositif selon la revendication 2, caractérisé en ce que les capacités (2) Cref et (5) Csig sont choisies de valeur égale Cs. 4. Dispositif selon l'une quelconque des revendications 1 à 3, caractérisé en ce que il comporte un seul buffer / amplificateur de sortie (14), commun à toutes les colonnes du capteur. 5. Dispositif selon l'une quelconque des revendications 1 à 4, caractérisé en ce que : - le bus de sortie (18) est maintenu à une tension de référence Vbus, - une capacité C (20) est montée en parallèle avec un amplificateur de sortie (22), et avec un s\Mtch (21) commandé par le signal RST. 6. Dispositif selon l'une quelconque des revendications 1 à 5, caractérisé en ce que les svvitchs utilisés pour la réalisation du circuit sont des transistors MOS de type canal-N, 7. Procédé de lecture de pixels d'un capteur matriciel d'images, notamment pour capteur à pixels actifs de type CMOS, ledit capteur comportant N lignes et M colonnes de pixels actifs, caractérisé en ce que il comporte au moins les étapes suivantes -. l/ dans chaque colonne, pour le pixel dont le signal est sélectionné sur un bus d'entrée, une valeur de référence Vref est échantillonnée en premier lieu et mémorisée dans une capacité (2) Cref de chaque colonne correspondante, 21 puis une valeur du signal Vsig est échantillonnée, pour chaque même pixel, et stockée dans une capacité flottante (5) Csig de chaque colonne correspondante, 31 puis, colonne par colonne, la décharge simultanée de Cref et Csig est provoquée vers un bus de sortie (18) et amplifiée dans un buffer amplificateur (14).