Brevet FR2786634A1 — publié le 20000602

Boucle à retard de phase comprenant une unité de commande susceptible de faire varier le nombre d'unités de retard d'une ligne de retard à commande par tension et procédé pour la commander La présente invention concerne un dispositif de mémoire à semi-conducteurs et, plus particulièrement, une boucle à retard de phase (DLL) d'un dispositif de mémoire à semi-conducteurs. Un dispositif de mémoire à semi-conducteurs, qui fonctionne en synchronisme avec une horloge externe, génère une horloge interne utilisant un tampon d'horloge et un pilote d'horloge. Lorsque l'horloge interne est retardée d'un temps prédéterminé par rapport à l'horloge externe, la performance pour une opération à haute fréquence du dispositif de mémoire à semi-conducteurs est détériorée. En particulier, après application de l'horloge externe, le temps pendant lequel les données sont sorties, c'est-à-dire le temps d'accès aux données de sortie (tAC) est augmenté. Ainsi, un circuit conçu pour synchroniser de façon précise la phase de l'horloge interne avec celle de l'horloge externe est nécessaire pour empêcher une dégradation de la performance pour un fonctionnement à haute fréquence du dispositif de mémoire à semi-conduc- teurs. On utilise habituellement des boucles à retard de phase sous la forme du circuit ci-dessus. La figure 1 est un schéma fonctionnel d'une boucle à retard de phase conventionnelle. En se réfé- rant à la figure 1, la boucle à retard de phase conven- tionnelle comprend un détecteur de phases 110 pour comparer la phase de l'horloge externe CLK à celle de l'horloge interne PCLK et pour détecter la différence de phases, un circuit de pompe à charge 130 pour convertir la différence de phases en une tension de commande VCON, une ligne de retard à commande par tension (VDL) 150 pour retarder l'horloge externe CLK et pour changer la durée de retard en fonction du niveau de la tension de commande VCON, et un retard compensateur 170 pour tenir compte de la différence de retard entre l'horloge externe CLK et la sortie DCLK de la ligne de retard à commande par tension 150 et pour délivrer l'horloge externe PCLK. Toutefois, dans la DLL conventionnelle, la ligne de retard à commande par tension 150 a un nombre fixe d'unités de retard montées en série 151 à 154. Ainsi, le retard de la VDL 150 varie dans une plage limitée, limitant ainsi la fréquence opérationnelle. Pour être plus spécifique, une augmentation de la tension de commande VCON à haute fréquence provoque une diminution dans le retard dans la VDL 150, rédui- sant ainsi la différence de phases entre les horloges externe et interne CLK et PCLK. Toutefois, lorsque la tension de commande VCON est égale ou supérieure à une valeur prédéterminée, même lorsque la tension de commande VCON augmente, le retard de la VDL 150 ne change pas. Ainsi, il est impossible de verrouiller la DLL. Par ailleurs, lorsque le nombre d'unités de retard montées en série dans la VDL 150 est réduit, le retard de la VDL 150 est réduit de sorte que la plage opéra- tionnelle à haute fréquence peut être augmentée. Toute- fois, dans ce cas, la plage opérationnelle à basse fréquence est diminuée. Dans la DLL conventionnelle, un transistor auquel est appliquée la tension de commande VCON a généralement des caractéristiques courant- tension non linéaires de telle sorte que la bande de variation du retard de la VDL 150 en fonction d'un changement dans la tension de commande VCON dans une région ayant une tension de commande VCON élevée, c'est-à-dire une région haute fréquence, est différente de celle dans une région ayant une tension de commande VCON basse, c'est-à-dire une région de basse fréquence. En consé- quence, les caractéristiques de fonctionnement dans la région de haute fréquence sont différentes de celles dans la région de basse fréquence, produisant ainsi une différence dans les caractéristiques d'instabilité fonction de la fréquence opérationnelle. Pour résoudre les problèmes ci-dessus, c'est un but de la présente invention de procurer une boucle à retard de phase, qui peut agrandir la région des fréquences opérationnelles et empêcher une différence dans les caractéristiques d'instabilité en fonction de la fréquence opérationnelle. C'est un autre but de la présente invention de procurer un procédé pour commander une boucle à retard de phase, qui peut agrandir la région des fréquences opérationnelles et empêcher une différence dans les caractéristiques d'instabilité fonction de la fréquence opérationnelle. En conséquence, pour atteindre le premier but, il est procuré un circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs, comprenant: un détecteur de phases pour comparer la phase d'une horloge externe avec la phase d'une horloge interne et détecter une différence de phases; un circuit de pompe à charge pour convertir la différence de phase en une tension de commande; une ligne de retard à commande par tension comprenant une multipli- cité d'unités de retard, pour retarder l'horloge externe par l'intermédiaire des unités de retard raccordées les unes aux autres en série parmi la multi- plicité d'unités de retard et pour générer l'horloge interne; et une unité de commande pour faire varier le nombre d'unités de retard raccordées les unes aux autres en série en réponse à la tension de commande, pour faire varier la durée de retard de la ligne de retard à commande par tension. Le circuit de boucle à retard de phase comprend en outre un retard compensateur pour tenir compte de la différence de retard entre l'horloge interne et l'horloge externe. Selon une réalisation préférée, la ligne de retard à commande par tension comprend en outre une multiplicité d'interrupteurs interposés respectivement entre les unités de retard adjacentes pour raccorder deux unités de retard adjacentes parmi les unités de retard en réponse à un signal de commande correspondant parmi la multiplicité des signaux de commande. L'unité de commande comprend une unité pour réduire le nombre d'unités de retard raccordées les unes aux autres en série pour raccourcir la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est supérieure à une première tension de réfé- rence et pour augmenter le nombre d'unités de retard raccordées les unes aux autres en série pour allonger la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est inférieure à une deuxième tension de référence. Ici, les première et deuxième tensions de référence sont respectivement la haute tension et la basse tension d'une région dans laquelle la tension de commande doit être maintenue pendant que la DLL effectue un verrouillage. L'unité comprend des premier et deuxième compa- rateurs, un compteur et un registre à décalage. Le premier comparateur compare la tension de commande à la première tension de référence et génère un premier signal de comparaison. Le deuxième comparateur compare la tension de commande à la deuxième tension de réfé- rence et génère un deuxième signal de comparaison. Le compteur divise l'horloge interne. Le registre à déca- lage diminue le nombre d'unités de retard raccordées les unes aux autres en série en décalant vers le bas une multiplicité de signaux de commande pour commander la ligne de retard à commande par tension en réponse à l'horloge interne divisée pendant que le premier signal de comparaison est activé et il augmente le nombre d'unités de retard raccordées les unes aux autres en série en décalant vers le haut la multiplicité de signaux de commande en réponse à l'horloge interne divisée pendant que le deuxième signal de comparaison est activé. Le premier signal de comparaison est activé lorsque la tension de commande est supérieure à la première tension de référence. Le deuxième signal de comparaison est activé lorsque la tension de commande est inférieure à la deuxième tension de référence. Le registre à décalage est initialisé de telle sorte que seul un signal de commande parmi une multiplicité de signaux de commande peut être activé. Selon une autre réalisation préférée, l'unité de commande comprend une unité pour réduire le nombre d'unités de retard raccordées les unes aux autres en série pour raccourcir la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est supérieure à une tension de référence. Selon encore une autre réalisation préférée, l'unité de commande comprend une unité pour augmenter le nombre d'unités de retard raccordées les unes aux autres en série pour allonger la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est inférieure à une tension de référence. Pour atteindre le deuxième but, il est procuré un procédé pour commander un circuit de boucle à retard de phase, comprenant un détecteur de phases pour compa- rer la phase d'une horloge externe avec la phase d'une horloge interne et pour détecter une différence de phases, un circuit de pompe à charge pour convertir la différence de phases en une tension de commande, et une ligne de retard à commande par tension comprenant une multiplicité d'unités de retard pour retarder l'horloge externe et générer l'horloge interne, le procédé comprenant les étapes suivantes: (a) faire varier le nombre d'unités de retard raccordées les unes aux autres en série parmi la multiplicité d'unités de retard, en réponse à la tension de commande, pour faire varier la durée de retard de la ligne de retard à commande par tension. Selon une réalisation préférée, l'étape (a) comprend la sous-étape (al) dans laquelle on réduit le nombre d'unités de retard raccordées les unes aux autres en série pour raccourcir la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est supérieure à une première tension de référence et dans laquelle on augmente le nombre d'unités de retard raccordées les unes aux autres en série pour allonger la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est inférieure à une deuxième tension de référence. Ici, la première tension de réfé- rence est supérieure à la deuxième tension de réfé- rence. L'étape (al) comprend les sous-étapes suivantes: (ail) comparer la tension de commande avec la première tension de référence et générer un premier signal de comparaison qui est activé lorsque la tension de commande est supérieure à la première tension de référence; (a12) comparer la tension de commande avec la deuxième tension de référence et générer un deuxième signal de comparaison qui est activé lorsque la tension de commande est inférieure à la deuxième tension de référence; (a13) diviser l'horloge interne; (a14) diminuer le nombre d'unités de retard raccordées les unes aux autres en série en décalant vers le bas une multiplicité de signaux de commande pour commander la ligne de retard à commande par tension en réponse à l'horloge interne divisée pendant que le premier signal de comparaison est activé; et (alS) augmenter le nombre d'unités de retard raccordées les unes aux autres en série en décalant vers le haut la multipli- cité de signaux de commande pour commander la ligne de retard à commande par tension en réponse à l'horloge interne divisée pendant que le deuxième signal de comparaison est activé. Ici, les registres à décalage sont initialisés de telle sorte que seul un signal de commande parmi une multiplicité de signaux de commande peut être activé. Selon une autre réalisation préférée, l'étape (a) comprend la sous-étape (a2) dans laquelle on réduit le nombre d'unités de retard raccordées les unes aux autres en série pour raccourcir la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est supérieure à une tension de référence. Selon encore une autre réalisation préférée, l'étape (a) comprend une sous-étape (a3) dans laquelle on augmente le nombre d'unités de retard raccordées les unes aux autres en série pour allonger la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est inférieure à une tension de référence. Dans la boucle à retard de phase et dans le procédé pour la commander, selon la présente invention, le nombre d'unités de retard raccordées les unes aux autres en série peut varier en réponse à la tension de commande de telle sorte que la région des fréquences opérationnelles peut être considérablement augmentée. Par ailleurs, la région de la tension de commande, o opèrent les unités de retard, existe entre les première et deuxième tensions de référence, empêchant ainsi les caractéristiques d'instabilité de varier en fonction de la fréquence opérationnelle. Les buts et avantages ci-dessus de la présente invention apparaîtront plus clairement à la lecture de la description détaillée d'une réalisation préférée de celle-ci en liaison avec les dessins joints, dans lesquels: - la figure 1 est un schéma fonctionnel illustrant une boucle à retard de phase conventionnelle: - la figure 2 est un schéma fonctionnel illustrant une boucle à retard de phase selon une réalisation de la présente invention; la figure 3 est un schéma de circuit détaillé d'un registre à décalage représenté sur la figure 2; et - la figure 4 est un disgramme de synchronisation illustrant le fonctionnement de la boucle à retard de phase représentée sur la figure 2. En se reportant à la figure 2, une boucle à retard de phase (DLL) selon une réalisation de la présente invention comprend un détecteur de phases 210, un circuit de pompe à charge 230, une ligne de retard à commande par tension 250, un retard compensateur 270 et une unité de commande 290. La DLL est actionnée selon un procédé de commande de la présente invention. Le détecteur de phases 210 compare la phase d'une horloge externe CLK à celle d'une horloge interne PCLK et détecte la différence de phases. Le circuit de pompe à charge 230 convertit la différence de phases en une tension de commande VCON. La ligne de retard à commande par tension 250 comprend une multiplicité d'unités de retard (250a à 250f) et une multiplicité d'interrupteurs (250g à 2501), chacun étant interposé entre des unités de retard adjacentes; elle retarde l'horloge externe CLK en utilisant des unités de retard raccordées en série les unes aux autres par les interrupteurs entre les unités de retard et elle délivre une horloge DCLK par l'intermédiaire d'un noeud de sortie N. Chacun des interrupteurs 250g à 2501 raccorde le port de sortie de l'unité de retard précédente au port d'entrée de l'unité de retard suivante lorsqu'un signal de commande correspondant parmi une multiplicité de signaux de commande SO à SN+L est désactivé à un niveau "bas" logique et il raccorde le port de sortie de l'unité de retard précédente au noeud de sortie N lorsque le signal de commande correspondant est activé à un niveau "haut" logique. En conséquence, chaque unité de retard suivante est contournée et l'horloge DCLK est délivrée par l'intermédiaire du noeud de sortie N. Le retard compensateur 270 tient compte d'une différence de retards entre la sortie de la ligne de retard à commande par tension 250, c'est-à-dire l'horloge DCLK, et l'horloge externe CLK, et il génère l'horloge interne PCLK. En particulier, l'unité de commande 290 fait varier le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250 en décalant les signaux de commande SO à SN+L en réponse à la tension de commande VCON, pour faire varier la durée de retard de la ligne de retard à commande par tension 250. Autrement dit, le nombre d'unités de retard raccordées les unes aux autres en série varie avec une variation dans les valeurs des signaux de commande SO à SN+L. Ici, les signaux de commande SO à SN+L sont initialisés de telle sorte que seul un signal de commande peut être activé à un niveau "haut" logique. Pour être plus spécifique, l'unité de commande 290 réduit le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250 en décalant vers le bas les signaux de commande SO à SN+L, afin de réduire la durée de retard de la ligne de retard à commande par tension 250 lorsque la tension de commande VCON est supérieure à une première tension de référence VREFH. Par ailleurs, l'unité de commande 290 augmente le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250 en décalant vers le haut les signaux de commande SO à SN+L, afin d'augmenter la durée de retard de la ligne de retard à commande par tension 250 lorsque la tension de commande VCON est inférieure à une deuxième tension de référence VREFL. Les première et deuxième tensions de référence (VREFH et VREFL) sont respectivement une tension haute et une tension basse d'une région dans laquelle la tension de commande VCON doit être mainte- nue pendant que la boucle à retard de phase est verrouillée, et elles sont générées par un circuit générateur de tensions de référence dans une puce. Ici, l'unité de commande comprend des premier et deuxième comparateurs 291 et 293, un compteur 295 et un registre à décalage 297. Le premier comparateur 291 compare la tension de commande VCON à la première tension de référence VREFH et génère un premier signal de comparaison "DOWN" qui est activé à un niveau "haut" logique lorsque la tension de commande est supérieure à la première tension de référence. Le deuxième comparateur 293 compare la tension de commande VCON à la deuxième tension de référence VREFL et génère un deuxième signal de comparaison "UP" qui est activé à un niveau "haut" logique lorsque la tension de commande est inférieure à la deuxième tension de référence. Le compteur 295 divise l'horloge interne PCLK et délivre une horloge CLKCNT. Le registre à décalage 297 décale vers le bas les signaux de commande SO à SN+L en réponse à l'horloge divisée CLKCNT pendant que le premier signal de comparaison "DOWN" est activé à un niveau "haut" logique, réduisant ainsi le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250. Par ailleurs, le registre à décalage 297 décale vers le haut les signaux de commande S0 à SN+L en réponse à l'horloge divisée CLKCNT pendant que le deuxième signal de comparaison UP est activé à un niveau "haut" logique, augmentant ainsi le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250. Comme décrit ci- dessus, le registre à décalage 297 est initialisé de telle sorte que seul un signal des signaux de commande S0 à SN+L peut être activé à un niveau "haut" logique. Dans une autre réalisation de la présente invention, l'unité de commande 290 peut être conçue pour être capable de réduire le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250 pour raccourcir la durée de retard de la ligne de retard à commande par tension 250 lorsque la tension de commande VCON est supérieure à une tension de référence pré- déterminée. Dans ce cas, l'unité de commande 290 comprend un comparateur, un compteur et un registre à décalage, mais cette configuration n'est pas représen- tée. Le comparateur compare la tension de commande VCON avec la tension de référence prédéterminée et génère un signal de comparaison qui est activé lorsque la tension de commande est supérieure à la tension de référence. Le compteur divise l'horloge PCLK et délivre une horloge divisée. Le registre à décalage décale vers le bas les signaux de commande SO à SN+L en réponse à l'horloge divisée pendant que le signal de comparaison est activé et réduit le nombre d'unités de retard raccordées les unes aux autres en série. Dans encore une autre réalisation de la présente invention, l'unité de commande 290 peut être conçue pour être capable d'augmenter le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250 pour augmenter la durée de retard de la ligne de retard à commande par tension 250 lorsque la tension de commande VCON est inférieure à une tension de référence prédé- terminée. Dans ce cas, l'unité de commande 290 comprend un comparateur, un compteur et un registre à décalage, mais cette configuration n'est pas représentée. Le comparateur compare la tension de commande VCON avec la tension de référence prédéterminée et génère un signal de comparaison qui est activé lorsque la tension de commande est inférieure à la tension de référence. Le compteur divise l'horloge PCLK et délivre une horloge divisée. Le registre à décalage décale vers le haut les signaux de commande SO à SN+L en réponse à l'horloge divisée pendant que le signal de comparaison est activé et il augmente le nombre d'unités de retard raccordées les unes aux autres en série. La figure 3 est un schéma de circuit détaillé du registre à décalage représenté sur la figure 2. Ici, le registre à décalage est configuré de telle sorte que seul le signal de commande SN, parmi les signaux de commande SO à SN+L, est activé à un niveau "haut" logi- que dans l'état initial. En se référant à la figure 3, le registre à décalage comprend une multiplicité de bascules D, DO à DN+L pour délivrer les signaux de sortie SO à SN+L par l'intermédiaire de ports de sortie, et une multiplicité de multiplexeurs M0 à MN+L. Un transistor d'excursion haute PN, ayant une porte à laquelle est appliqué un signal inversé de mise sous puissance VCCHB, est raccordé au port de sortie d'une bascule D (DN). Par ailleurs, des transistors d'excursion basse P0-P3 et PN+L, ayant chacun une porte à laquelle est appliqué le signal de mise sous puissance VCCHB, sont raccordés respectivement aux ports de sortie des autres bascules D. Les multiplexeurs M0 à MN+L transmettent un signal d'entrée en provenance du premier port d'entrée (Il) à un port de sortie (O) lorsque le premier signal de comparaison DOWN est activé à un niveau "haut" logi- que et transmet un signal d'entrée en provenance du deuxième port d'entrée (I2) au port de sortie (O) lorsque le deuxième signal de comparaison UP est activé à un niveau "haut" logique. En conséquence, lorsque le premier signal de comparaison DOWN est activé à un niveau "haut" logique, la sortie de la bascule D suivante est entrée au port d'entrée de la bascule D précédente par l'intermédiaire du multiplexeur. Lorsque le deuxième signal de comparaison UP est activé à un niveau "haut" logique, la sortie de la bascule D précé- dente est entrée au port d'entrée de la bascule D suivante par l'intermédiaire du multiplexeur. La figure 4 est un diagramme de synchronisation illustrant le fonctionnement de la boucle à retard de phase selon la réalisation de la présente invention représentée sur la figure 2. Ci-après, le fonctionne- ment de la boucle à retard de phase représentée sur la figure 3 sera décrit en se référant au diagramme de synchronisation de la figure 4. Lorsqu'un VDD de puissance est appliqué, le signal de mise sous puissance VCCHB passe à un niveau "haut" logique de sorte que la énième signal de commande SN est activé à un niveau "haut" logique et les autres signaux SO à SN-1 et SN+l à SN+L sont désac- tivés à un niveau "bas" logique. En conséquence, les unités de retard, de la première 250a à la énième 250d, de la ligne de retard à commande par tension 250 sont raccordées les unes aux autres en série et le port de sortie de la énième unité de retard 250d est raccordé au noeud de sortie (N) par l'interrupteur 250j. A ce moment, les unités de retard, de la énième à la N+Lième, 250e et 250f, sont contournées. Ainsi, dans un état initial, la boucle à retard de phase est verrouillée et la tension de commande VCON est générée, les N unités de retard étant raccordées les unes aux autres en série. Ensuite, le premier comparateur 291 de l'unité de commande 290 compare la tension de commande VCON à la première tension de référence VREFH et le deuxième comparateur 293 compare la tension de commande VCON avec la deuxième tension de référence VREFL. Pendant un fonctionnement à haute fréquence, c'est-à-dire lorsque la tension de commande VCON est supérieure à la première tension de référence VREFH, le premier signal de comparaison DOWN, la sortie du premier comparateur 291, est activé à un niveau "haut" logique. Ainsi, au moment o l'horloge CLKCNT, la sortie du compteur 295, est transférée à un niveau "haut" logique, les sorties du registre à décalage 297, c'est-à-dire les signaux de commande SO à SN+L, sont décalées vers le bas. Autrement dit, le signal de comparaison SN passe à un niveau "bas" logique et le signal de commande SN-1 passe à un niveau "haut" logique de sorte que le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250 est réduit à N-1. Ensuite, avec les N-1 unités de retard raccor- dées les unes aux autres en série, la boucle à retard de phase est à nouveau verrouillée et la tension de commande VCON est changée. Ensuite, l'opération mentionnée ci-dessus se répète. Lorsque la tension de commande VCON est inférieure à la première tension de référence VREFH, le premier signal de comparaison DOWN est désactivé à un niveau "bas" logique, de sorte que les signaux de commande SO à SN+L ne sont pas changés. Autrement dit, le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250 n'est pas change. Pendant un fonctionnement à basse fréquence, c'est-à-dire lorsque la tension de commande VCON est inférieure à la deuxième tension de référence VREFL, le deuxième signal de comparaison UP, qui est la sortie du deuxième comparateur 293, est activé à un niveau "haut" logique. Ainsi, au moment o l'horloge CLKCNT, qui est la sortie du compteur 295, est transférée à un niveau "haut" logique, les sorties du registre à décalage 297, c'est-à-dire les signaux de commande SO à SN+L, sont décalées vers le haut. Autrement dit, le signal de commande SN passe à un niveau "bas" logique et le signal de commande SN+l passe à un niveau "haut" logique, et de ce fait, le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250 est augmenté à N+l. Ensuite, avec les N+l unités de retard raccor- dées les unes aux autres en série, la boucle à retard de phase est à nouveau verrouillée et la tension de commande VCON est changée. Ensuite, l'opération mentionnée ci-dessus se répète. Lorsque la tension de commande VCON est supérieure à la deuxième tension de référence VREFL, le deuxième signal de comparaison UP est désactivé à un niveau "bas" logique, de sorte que les signaux de commande SO à SN+L ne sont pas changés. Autrement dit, le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension 250 n'est pas changé. Dans la boucle à retard de phase selon la présente invention telle que décrite ci-dessus, le nombre d'unités de retard raccordées les unes aux autres en série dans la ligne de retard à commande par tension peut varier en réponse à la tension de commande qui est générée par le circuit de pompe à charge, ce qui augmente considérablement la région des fréquences opérationnelles. Par ailleurs, la plage des tensions de commande dans laquelle les unités de retard opèrent, existe entre les première et deuxième tensions de réfé- rence, c'est-à-dire entre les tensions haute et basse d'une plage dans laquelle la tension de commande doit être maintenue tandis que la boucle à retard de phase est verrouillée. Ainsi, la différence dans les caracté- ristiques d'instabilité fonction de la fréquence opéra- tionnelle peut être empêchée. La présente invention a été décrite en se réfé- rant à la réalisation ci-dessus, mais elle n'est pas strictement limitée à cette réalisation. Il apparaît que l'homme de l'art peut apporter diverses modifica- tions en restant dans l'esprit de la présente inven- tion. REVENDICATIONS 1.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs, caractérisé en ce qu'il comprend: - un détecteur de phases (210) pour comparer la phase d'une horloge externe (CLK) avec la phase d'une horloge interne (PCLK) et pour détecter une diffé- rence de phases; - un circuit de pompe à charge (230) pour convertir la différence de phases en une tension de commande (VCON); - une ligne de retard à commande par tension (250) comprenant une multiplicité d'unités de retard (250a-250f) pour retarder l'horloge externe (CLK) par l'intermédiaire d'unités de retard raccordées les unes aux autres en série parmi la multiplicité d'unités de retard et pour générer l'horloge interne (PCKL); et - une unité de commande (290) pour faire varier le nombre d'unités de retard raccordées les unes aux autres en série en réponse à la tension de commande pour faire varier la durée de retard de la ligne de retard à commande par tension (250). 2.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 1, comprenant en outre: - un retard compensateur (270) pour tenir compte de la différence de retards entre les horloges interne (PCLK) et externe (CLK). 3.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 1, dans lequel l'unité de commande (290) comprend une unité pour réduire le nombre d'unités de retard raccordées les unes aux autres en série pour raccourcir la durée de retard de la ligne de retard à commande par tension (250) lorsque la tension de commande (VCON) est supérieure à une première tension de référence (VREFH) et pour augmenter le nombre d'uni- tés de retard raccordées les unes aux autres en série pour allonger la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande (VCON) est inférieure à une deuxième tension de réfé- rence (VREFL). 4.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 3, dans lequel l'unité comprend: un premier comparateur (291) pour comparer la tension de commande (VCON) à la première tension de référence (VREFH) et pour générer un premier signal de comparaison (DOWN); - un deuxième comparateur (293) pour comparer la ten- sion de commande (VCON) à la deuxième tension de référence (VREFH) et pour générer un deuxième signal de comparaison (UP); - un compteur (295) pour diviser l'horloge interne (PCLK); et - un registre à décalage (297) pour diminuer le nom- bre d'unités de retard raccordées les unes aux autres en série en décalant vers le bas une multi- plicité de signaux de commande (SO-SN+L) pour commander la ligne de retard à commande par tension en réponse à l'horloge divisée (CLKCNT) pendant que le premier signal de comparaison (DOWN) est activé et pour augmenter le nombre d'unités de retard raccordées les unes aux autres en série en décalant vers le haut une multiplicité de signaux de commande pour commander la ligne de retard à commande par tension en réponse à l'horloge interne divisée (CLKCNT) pendant que le deuxième signal de comparaison (UP) est activé. 5.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 4, dans lequel la ligne de retard à commande par tension (250) comprend en outre: - une multiplicité d'interrupteurs (250g-2501) respectivement interposés entre les unités de retard adjacentes pour raccorder deux unités de retard adjacentes parmi les unités de retard en réponse à un signal de commande correspondant parmi la multiplicité de signaux de commande. 6.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 4, dans lequel le premier signal de comparaison (DOWN) est activé lorsque la tension de commande (VCON) est supérieure à la première tension de référence (VREFH). 7.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 4, dans lequel le deuxième signal de comparaison (UP) est activé lorsque la tension de commande (VCON) est inférieure à la deuxième tension de référence (VREFL). 8.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 4, dans lequel la première tension de référence (VREFH) est supérieure à la deuxième tension de référence (VREFHL). 9.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 4, dans lequel le registre à décalage (297) est initialisé de telle sorte que seul un signal de commande parmi la multiplicité de signaux de commande peut être activé. 10.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 1, dans lequel l'unité de commande (290) comprend une unité pour réduire le nombre d'unités de retard raccordées les unes aux autres en série pour raccourcir la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est supérieure à une tension de référence. 11.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 10, dans lequel l'unité comprend: - un comparateur pour comparer la tension de commande (VCON) avec la tension de référence et pour générer un signal de comparaison; - un compteur (295) pour diviser l'horloge interne (PCLK); et - un registre à décalage (297) pour diminuer le nombre d'unités de retard raccordées les unes aux autres en série en décalant vers le bas une multi- plicité de signaux de commande pour commander la ligne de retard à commande par tension (250) en réponse à l'horloge divisée (CLKCNT) pendant que le signal de comparaison est activé. 12.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 11, dans lequel la ligne de retard à commande par tension comprend en outre: - une multiplicité d'interrupteurs (250g-l) respecti- vement interposés entre les unités de retard adja- centes pour raccorder deux unités de retard adja- centes parmi les unités de retard (250a-f) en réponse à un signal de commande correspondant parmi la multiplicité des signaux de commande (S0-SN+L). 13.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 11, dans lequel le signal de comparaison est activé lorsque la tension de commande est supé- rieure à la tension de référence. 14.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 11, dans lequel le registre à décalage est initialisé de telle sorte que seul un signal de commande parmi la multiplicité de signaux de commande peut être activé. 15.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 1, dans lequel l'unité de commande (290) comprend une unité pour augmenter le nombre d'unités de retard raccordées les unes aux autres en série pour allonger la durée de retard de la ligne de retard à commande par tension (250) lorsque la tension de commande (VCON) est inférieure à une tension de réfé- rence. 16.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 15, dans lequel l'unité comprend: - un comparateur pour comparer la tension de commande avec la tension de référence et générer un signal de comparaison; - un compteur (295) pour diviser l'horloge interne (TCLK); et - un registre à décalage (297) pour augmenter le nombre d'unités de retard raccordées les unes aux autres en série en décalant vers le haut une multi- plicité de signaux de commande pour commander la ligne de retard à commande par tension (230) en réponse à l'horloge interne divisée (CLKCNT) pendant que le signal de comparaison est activé. 17.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 16, dans lequel la ligne de retard à commande par tension (250) comprend en outre: - une multiplicité d'interrupteurs (250g-1) respecti- vement interposés entre les unités de retard adja- centes pour raccorder deux unités de retard adja- centes parmi les unités de retard en réponse à un signal de commande correspondant parmi la multipli- cité de signaux de commande. 18.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 16, dans lequel le signal de comparaison est activé lorsque la tension de commande est infé- rieure à la tension de référence. 19.- Circuit de boucle à retard de phase pour un dispositif de mémoire à semi-conducteurs selon la revendication 16, dans lequel le registre à décalage (297) est initialisé de telle sorte que seul un signal de commande parmi la multiplicité de signaux de commande peut être activé. 20.- Procédé pour commander un circuit de boucle à retard de phase, comprenant un détecteur de phases (210) pour comparer la phase d'une horloge externe (CLK) avec la phase d'une horloge interne (PCLK) pour détecter une différence de phases, un circuit de pompe à charge (230) pour convertir la différence de phases en une tension de commande (VCON) et une ligne de retard à commande par tension (250) comprenant une multiplicité d'unités de retard (250a-f) pour retarder l'horloge externe (CLK) et générer l'horloge interne (PCLK), le procédé comprenant les étapes suivantes: (a) faire varier le nombre d'unités de retard raccor- dées les unes aux autres en série parmi la multi- plicité d'unités de retard en réponse à la tension de commande pour faire varier la durée de retard de la ligne de retard à commande par tension (250). 21.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 20, comprenant en outre l'étape suivante: (b) compenser la différence de retards entre les horlo- ges interne (PCLK) et externe (CLK). 22.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 20, dans lequel l'étape (a) comprend la sous-étape suivante: (al) réduire le nombre d'unités de retard raccordées les unes aux autres en série pour raccourcir la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est supérieure à une première tension de référence (VREFH) et pour augmenter le nombre d'unités de retard raccordées les unes aux autres en série pour allonger la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est inférieure à une deuxième tension de référence (VREFL). 23.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 22, dans lequel l'étape (al) comprend les sous-étapes suivantes: (all) comparer la tension de commande (VCON) avec la première tension de référence (VREFH) et générer un premier signal de comparaison (DOWN) qui est activé lorsque la tension de commande est supérieure à la première tension de référence; (a12) comparer la tension de commande (VCON) avec la deuxième tension de référence (VREFL) et générer un deuxième signal de comparaison (UP) qui est activé lorsque la tension de commande est inférieure à la deuxième tension de référence; (a13) diviser l'horloge interne (PCLK); (a14) diminuer le nombre d'unités de retard raccor- dées les unes aux autres en série en décalant vers le bas une multiplicité de signaux de commande pour commander la ligne de retard à commande par tension en réponse à l'horloge interne divisée (CLKCNT) lorsque le premier signal de comparaison (DOWN) est activé; et (a15) augmenter le nombre d'unités de retard raccordées les unes aux autres en série en décalant vers le haut la multiplicité de signaux de commande pour commander la ligne de retard à commande par tension en réponse à l'horloge interne divisée (CLKCNT) lorsque le deuxième signal de comparaison (UP) est activé. 24.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 23, dans lequel l'étape (al) comprend la sous- étape suivante: (a16) raccorder deux unités de retard adjacentes parmi les unités de retard lorsqu'un signal de commande correspondant parmi la multiplicité de signaux de commande est désactivé et séparer les deux unités de retard adjacentes lorsque le signal de commande est activé. 25.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 23, dans lequel la première tension de référence (VREFH) est supérieure à la deuxième tension de référence (VREFL). 26.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 23, dans lequel le registre à décalage est initialisé de telle sorte que seul un signal de commande parmi la multiplicité de signaux de commande peut être activé. 27.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 20, dans lequel l'étape (a) comprend la sous-étape suivante: (a2) réduire le nombre d'unités de retard raccordées les unes aux autres en série pour raccourcir la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est supérieure à une tension de référence. 28.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 27, dans lequel l'étape (a2) comprend les sous- étapes suivantes: (a21) comparer la tension de commande avec la tension de référence et générer un signal de comparaison qui est activé lorsque la tension de commande est supérieure à la tension de référence; (a22) diviser l'horloge interne; et (a23) diminuer le nombre d'unités de retard raccor- dées les unes aux autres en série en décalant vers le bas une multiplicité de signaux de commande pour commander la ligne de retard à commande par tension en réponse à l'horloge interne divisée pendant que le signal de comparaison est activé. 29.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 28, dans lequel l'étape (a2) comprend la sous- étape suivante: (a16) raccorder deux unités de retard adjacentes parmi les unités de retard lorsqu'un signal de commande correspondant parmi la multiplicité de signaux de commande est désactivé et séparer les deux unités de retard adjacentes lorsque le signal de commande est activé. 30.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 28, dans lequel le registre à décalage est initialisé de telle sorte que seul un signal de commande parmi la multiplicité de signaux de commande peut être activé. 31.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 20, dans lequel l'étape (a) comprend la sous-étape suivante: (a3) augmenter le nombre d'unités de retard raccordées les unes aux autres en série pour allonger la durée de retard de la ligne de retard à commande par tension lorsque la tension de commande est infé- rieure à une tension de référence. 32.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 31, dans lequel l'étape (a3) comprend les sous-étapes suivantes: (a31) comparer la tension de commande avec la tension de référence et générer un signal de comparaison qui est activé lorsque la tension de commande est inférieure à la tension de référence (a32) diviser l'horloge interne; et (a33) augmenter le nombre d'unités de retard raccordées les unes aux autres en série en décalant vers le haut une multiplicité de signaux de commande pour commander la ligne de retard à commande par tension en référence à l'horloge interne divisée (CLKCNT), pendant que le signal de comparaison est activé. 33.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 32, dans lequel l'étape (a3) comprend en outre la sous- étape suivante: (a34) raccorder deux unités de retard adjacentes parmi les unités de retard lorsqu'un signal de commande correspondant parmi la multiplicité de signaux de commande est désactivé et séparer les deux unités de retard adjacentes lorsque le signal de commande est activé. 34.- Procédé pour commander un circuit de boucle à retard de phase selon la revendication 32, dans lequel le registre à décalage est initialisé de telle sorte que seul un signal de commande parmi la multiplicité de signaux de commande peut être activé.