Brevet FR2780812A1 — publié le 20000107

PROCEDE DE FABRICATION D'UNE MEMOIRE VIVE DYNAMIQUE INCLUSE La présente invention concerne un procédé de fabrication d'une mémoire vive dynamique (ou DRAM). La présente invention concerne plus particulièrement un procédé de fabrication d'une mémoire DRAM incluse. Une mémoire DRAM incluse est un type de circuit intégré (Cl) qui combine ensemble des circuits de mémoire DRAM et des circuits logi- ques dans un substrat semiconducteur. A l'heure actuelle, la tendance dans la fabrication de circuits intégrés à semiconducteur est d'intégrer des réseaux de cellules de mémoire avec des éléments de circuits logi- ques rapides. Par exemple, des microprocesseurs ou des processeurs de signal numérique ont tous des circuits intégrés qui comprennent une mé- moire incluse. A l'heure actuelle, les fabricants de semiconducteurs s'efforcent d'augmenter la fonctionnalité des dispositifs tout en maintenant ou en abaissant leur coût de fabrication. La miniaturisation et la fabrication de dispositifs à semiconducteur submicroniques permettent d'atteindre par- tiellement les objectifs d'une fonctionnalité accrue et d'un coût de fabri- cation réduit. La technologie submicronique réduit la dégradation des fonctions et la capacité parasite des dispositifs, et elle est donc capable d'améliorer la fonctionnalité des dispositifs. En outre, la technologie submicronique produit de plus petites puces de semiconducteur. Du fait qu'une puce de petite taille fonctionne de façon similaire à une grande puce, il est possible de fabriquer un plus grand nombre de puces de sili- cium sur une tranche de silicium de taille donnée. Par conséquent, le coût de fabrication moyen de chaque puce est inférieur. Une autre voie qu'empruntent les fabricants de semiconduc- teurs consiste dans l'intégration d'éléments de circuits logiques avec des dispositifs de mémoire dans une seule puce de semiconducteur. Ceci a l'avantage de diminuer le coût de fabrication, ainsi que d'améliorer la ca- pacité fonctionnelle des dispositifs. L'intégration améliore la fonctionna- lité en diminuant le retard pour l'émission de signaux d'un dispositif de mémoire dans une partie d'une puce de semiconducteur, vers un disposi- tif logique dans une autre partie d'une autre puce de semiconducteur. De plus, en plaçant ensemble les dispositifs logiques et de mémoire sur une puce de semiconducteur, le coût de fabrication est diminué du fait qu'ils peuvent se partager de nombreuses procédures de fabrication commu- nes. Divers fabricants de semiconducteurs ont tenté de procurer un procédé pour intégrer ensemble des circuits logiques et des mémoires dans une seule puce. Par exemple, Dennison et al. dans le brevet des E.U.A. n 5 292 677 ont proposé un procédé de fabrication de dispositifs métaloxyde-semiconducteur complémentaires (CMOS) et de dispositifs de mémoire vive dynamique (DRAM) sur une seule puce de semiconduc- teur. Cependant, dans la fabrication de ces deux éléments, le procédé n'utilise pas en commun de nombreuses étapes de fabrication, et par conséquent il est incapable d'affecter de façon significative le coût de fabrication. En outre, le procédé n'englobe pas la fabrication de disposi- tifs logiques à rendement élevé. Pour fabriquer ensemble des circuits logiques rapides à rende- ment élevé et des circuits de mémoire sur une seule puce de semicon- ducteur, on doit considérer un certain nombre d'aspects de fabrication. Le plus souvent, on prend en considération soit le traitement du circuit logique, soit celui du circuit de mémoire, et on considère rarement les deux aspects ensemble. Compte de ce qui précède, il est nécessaire de procurer un procédé perfectionné pour intégrer ensemble des circuits logiques et de mémoire sur une seule puce de silicium. La présente invention vise donc à procurer un procédé de fabri- cation d'une mémoire incluse, capable d'augmenter le nombre d'étapes de traitement qui sont utilisées en commun avec la fabrication de dispo- sitifs logiques rapides à rendement élevé, de façon à pouvoir réduire le coût de fabrication. Selon un autre aspect, I'invention procure un procédé de fabri- cation d'une mémoire DRAM incluse de manière que la surface supé- rieure des régions de circuit de mémoire et la surface supérieure des ré- gions de circuit logique soient à la même hauteur, et donc que le degré de planéité du circuit intégré soit augmenté. Selon encore un autre aspect, I'invention procure un procédé perfectionné pour fabriquer une mémoire DRAM incluse. Le procédé con- siste à déposer une couche d'oxyde de métal réfractaire sur un trou de contact ayant un rapport de forme élevé. On utilise ensuite un plasma d'hydrogène ou de l'hydrogène chaud pour traiter l'oxyde de métal ré- fractaire déposé, de façon que l'oxyde de métal réfractaire soit transfor- mé pour passer d'un état électriquement non conducteur à un état con- ducteur. Selon un aspect supplémentaire, I'invention vise à procurer un procédé de fabrication d'une mémoire DRAM incluse. Le procédé consiste à déposer une couche d'oxyde de métal réfractaire sur un trou de contact ayant un rapport de forme élevé. Un plasma d'hydrogène ou de l'hydro- gène chaud est ensuite utilisé pour traiter une partie de l'oxyde de métal réfractaire déposé, sur le trou de contact. La partie de l'oxyde de métal réfractaire qui est traitée par le plasma d'hydrogène ou l'hydrogène chaud est transformée pour passer d'un état électriquement non conduc- teur à un état conducteur. D'autre part, la partie de l'oxyde de métal ré- fractaire qui n'est pas exposée à un traitement par un plasma d'hydro- gène ou de l'hydrogène chaud reste non conductrice et elle peut être uti- lisée à titre de couche diélectrique pour un condensateur de mémoire DRAM. Pour atteindre ces avantages, ainsi que d'autres, et conformé- ment au but de l'invention, telle qu'elle est mise en oeuvre et décrite ici de façon générale, I'invention procure un procédé de fabrication d'une mémoire DRAM incluse. Le procédé comprend les étapes consistant à fournir initialement un substrat ayant une région de circuit de mémoire et une région de circuit logique déjà définies. On forme ensuite un ensem- ble de transistors à effet de champ de transfert dans la région de circuit de mémoire, chaque transistor à effet de champ de transfert ayant des première et seconde régions de source/drain et une première électrode de grille. De plus, on forme un ensemble de transistors à effet de champ logiques dans la région de circuit logique, chaque transistor à effet de champ logique ayant des troisième et quatrième régions de source/drain et une seconde électrode de grille. Ensuite, on forme une première couche isolante sur le substrat, après quoi on définit un motif pour former dans la région de circuit de mémoire un ensemble de premières et de secondes ouvertures qui met- tent à nu les première et seconde régions de source/drain de chaque transistor à effet de champ de transfert. De façon similaire, on forme dans la région de circuit logique un ensemble de troisièmes ouvertures, chaque troisième ouverture mettant à nu au moins une région conductrice dans la région de circuit logique. Ensuite, on forme une première couche conductrice sur la pre- mière couche isolante. La première couche conductrice recouvre les pre- mière, seconde et troisième ouvertures, mais elle ne remplit pas complè- tement ces ouvertures. On forme ensuite une couche d'oxyde de métal réfractaire sur la première couche conductrice. Ensuite, on forme une couche de masque sur la couche d'oxyde de métal réfractaire, cette cou- che recouvrant au moins les premières ouvertures et laissant à nu au moins les régions qui se trouvent au-dessus des secondes ouvertures et des troisièmes ouvertures. Ensuite, on effectue un traitement avec de l'hydrogène pour transformer en une couche conductrice la couche d'oxyde de métal réfractaire à nu. On enlève ensuite la couche de mas- que. Après ceci, on forme une seconde couche conductrice sur la couche d'oxyde de métal réfractaire. Ensuite, on définit un motif dans la seconde couche conductrice, la couche d'oxyde de métal réfractaire et la première couche conductrice. Par conséquent, une électrode supérieure, une cou- che diélectrique et une électrode inférieure d'un condensateur sont for- mées au-dessus de chaque première ouverture, et une première et une seconde interconnexions de contact sont respectivement formées au- dessus de chaque seconde et troisième ouvertures. Conformément à un mode de réalisation préféré de l'invention, il est possible de définir un motif dans la première couche conductrice avant de former la couche d'oxyde de métal réfractaire. De plus, il est possible de définir un motif dans la couche d'oxyde de métal réfractaire avant d'effectuer le traitement par de l'hydrogène. Conformément à un autre aspect de l'invention, le procéde de fabrication d'une mémoire DRAM incluse comprend en outre les étapes qui consistent à former une seconde couche isolante sur la seconde cou- che conductrice. Ensuite, on forme un ensemble de quatrièmes ouvertu- res dans la seconde couche isolante, de façon à mettre à nu l'électrode supérieure de chaque condensateur, et on forme un ensemble de cin- quièmes ouvertures dans la seconde couche isolante, de façon à mettre à nu la seconde couche conductrice, connectée électriquement à au moins une autre couche conductrice. Ensuite, on forme une troisième couche conductrice, remplissant les quatrième et cinquième ouvertures et recou- vrant la seconde couche isolante. Ensuite, on définit un motif dans la troisième couche conductrice, de façon à former un ensemble de premiè- res lignes conductrices, chacune d'elles étant connectée à une tension de référence à travers une quatrième ouverture, et à l'électrode supé- rieure du condensateur, ainsi qu'un ensemble de secondes lignes con- ductrices, chacune d'elles étant connectée à au moins une région con- ductrice à travers une cinquième ouverture. Un autre mode de réalisation de l'invention procure un procédé de fabrication d'une mémoire DRAM incluse, comprenant les étapes qui consistent à fournir initialement un substrat ayant une région de circuit de mémoire et une région de circuit logique déjà définies. Ensuite on forme au moins un transistor à effet de champ de transfert dans la région de circuit de mémoire, le transistor à effet de champ de transfert ayant des première et seconde régions de source/drain et une première élec- trode de grille. De plus, on forme au moins un transistor à effet de champ dans la région de circuit logique, le transistor à effet de champ logique ayant des troisième et quatrième régions de source/drain et une seconde électrode de grille. Ensuite, on forme une première couche isolante sur le substrat, et on définit ensuite un motif dans la première couche isolante pour for- mer dans la région de circuit de mémoire une première ouverture et une seconde ouverture qui mettent à nu les première et seconde régions de source/drain du transistor à effet de champ de transfert. De façon simi- laire, on forme une troisième ouverture dans la région de circuit logique, de façon que la troisième ouverture mette à nu au moins une région con- ductrice dans la région de circuit logique. Ensuite, on forme une première couche conductrice sur la première couche isolante. La première couche conductrice remplit les première, seconde et troisième ouvertures. En- suite, on dépose une couche d'oxyde de métal réfractaire sur la première couche conductrice. Après ceci, on forme une couche de masque sur la couche d'oxyde de métal réfractaire, de façon à recouvrir au moins la première ouverture et à laisser à nu au moins les régions se trouvant au- dessus de la seconde ouverture et de la troisième ouverture. Ensuite, on effectue un traitement thermique pour transformer la couche d'oxyde de métal réfractaire à nu en une couche conductrice. On enlève ensuite la couche de masque. Après ceci, on forme une se- conde couche conductrice sur la couche d'oxyde de métal réfractaire. Ensuite, on définit un motif dans la seconde couche conductrice, la cou- che d'oxyde de métal réfractaire et la première couche conductrice. En- fin, on forme une électrode supérieure, une couche dielectrique et une électrode inférieure d'un condensateur au-dessus de la première ouver- ture, et on forme des première et seconde interconnexions de contact respectivement au-dessus de la seconde ouverture et de la troisième ou- verture. Selon encore un autre mode de réalisation préféré de l'inven- tion, le procédé de fabrication d'une mémoire DRAM incluse comprend en outre les étapes consistant à former initialement une seconde couche isolante au-dessus de la seconde couche conductrice. Ensuite, on forme une quatrième ouverture dans la seconde couche isolante pour mettre à nu l'électrode supérieure d'un condensateur, et on forme une cinquième ouverture dans la seconde couche isolante, pour mettre à nu une partie de la seconde couche conductrice qui est connectée électriquement à au moins une couche conductrice. On forme ensuite une troisième couche conductrice qui remplit les quatrième et cinquième ouvertures et recouvre la seconde couche isolante. Ensuite, on définit un motif dans la troisième couche conductrice pour former une première ligne conductrice connec- tée à une tension de référence à travers la quatrième ouverture et à l'électrode supérieure du condensateur, ainsi qu'une seconde ligne con- ductrice qui est connectée à au moins une région conductrice à travers la cinquième ouverture. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation préféré, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés dans lesquels: Les figures 1A à 1F sont des coupes montrant la progression d'étapes de fabrication dans la fabrication d'une mémoire DRAM incluse conforme à un mode de réalisation préféré de l'invention. Chaque fois que c'est possible, on utilise les mêmes références numériques dans les dessins et la description pour désigner les éléments identiques ou semblables. Des oxydes de métaux réfractaires tels que l'oxyde de titane (TiO2), le pentoxyde de tantale (To205), I'oxyde ferreux (Fe203) et l'oxyde de baryum-titane (BaTiO3). sont des matériaux isolants à bande interdite large. Si on accomplit un traitement par un plasma d'hydrogène ou un traitement par de l'hydrogène chaud de façon à introduire de l'hy- drogène dans les espaces entre des ions métalliques ou dans des lacu- nes d'oxygène de l'oxyde de métal réfractaire, la teneur en oxygène de l'oxyde de métal réfractaire diminue. Par conséquent, I'oxyde de métal réfractaire sera converti en un oxyde conducteur de type n. En d'autres termes, I'oxyde de métal réfractaire d'origine sera transformé d'un maté- riau ayant des propriétés isolantes en un matériau ayant des propriétés semiconductrices ou conductrices. Le mécanisme réactionnel est résumé par la formule suivante: o2- 2 + 2 e Du fait que la conductivité électrique d'un oxyde de métal ré- fractaire après un traitement par un plasma d'hydrogène ou un traitement par de l'hydrogène chaud dépend de sa teneur en oxygène, I'oxyde de métal réfractaire peut être transformé en un matériau semiconducteur ou un matériau conducteur. En outre, il est possible d'ajuster de façon cor- respondante la valeur de la résistance lorsque l'oxyde de métal réfrac- taire est converti en un matériau conducteur. On peut trouver dans un certain nombre d'articles des procédés liés à la transformation d'un oxyde de métal réfractaire en un matériau conducteur. Ces articles comprennent celui écrit par Fu-Tai Liou (l'un des inventeurs de la présente invention), publié sous le titre "Semiconductor electrodes for photoelectrolysis" par l'institution State University of New York en 1982 (détails indiqués à la page 151); un second article écrit par C.Y. Yang et al., publié sous le titre "Solid electrochemical modification of semiconductors", dans Solid State Communication, Vol. 43, n 8, pa- ges 633-636 (détails indiqués à la page 633); et un troisième article, également écrit Fu-Tai Liou et al., qui a été publié sous le titre "Photoelectrolysis at Fe203/TiO2 Heterojunction Electrode" dans le Jour- nal of the Electrochemical Society, Vol. 129, n 2, pages 342-345 (détails indiqués à la page 342). La présente invention utilise les techniques qui sont suggérées dans les articles précités, pour améliorer le procédé de formation d'une mémoire DRAM incluse. La principale caractéristique de l'invention con- siste dans le dépôt d'une couche d'oxyde de métal réfractaire sur un trou de contact ayant un rapport de forme élevé. Ensuite, la conductivité électrique de la couche de métal réfractaire sur le trou de contact est convertie d'un état non conducteur à un état conducteur, en utilisant un traitement par un plasma d'hydrogène ou un traitement par de l'hydro- gène chaud. Les figures 1A à 1IF sont des coupes montrant la progression d'étapes de fabrication qui sont employées pour fabriquer une mémoire DRAM incluse conforme à un mode de réalisation préféré de l'invention. Premièrement, comme représenté sur la figure 1A, on fournit un substrat semiconducteur 100. Le substrat semiconducteur 100 peut être divisé en une région de circuit de mémoire 101 et une région de circuit logique 102. En outre, la région de circuit de mémoire 101 comporte au moins un transistor à effet de champ de transfert (FET de transfert) 103. Le FET de transfert 103 a des première et seconde régions de source/drain 104, 105 et une première électrode de grille 106. De plus, la région de circuit logique 102 a au moins un transistor à effet de champ logique (FET logique) 107. Le FET logique 107 a des troisième et qua- trième régions de source/drain 108, 109 et une seconde électrode de grille 110. Ensuite, on forme une première couche isolante 111 sur le substrat 100. Ensuite, on définit un motif dans la première couche iso- lante 111 pour former une première ouverture 112 et une seconde ou- verture 113 au-dessus de la région de circuit de mémoire 101, et une troisième ouverture 114 au-dessus de la région de circuit logique 102. La première ouverture 112 et la seconde ouverture 113 mettent respective- ment à nu les première et seconde régions de source/drain 104 et 105 du FET de transfert 103. La troisième ouverture 114 met à nu au moins une région conductrice dans la région de circuit logique 102. La région conductrice a nu peut être l'électrode de grille ou l'une des régions de source/drain du FET logique. A titre d'exemple, la troisième ouverture met à nu la région de source/drain 108, comme re- présenté sur la figure 1A. Ensuite, on forme une première couche con- ductrice 115 sur la première couche isolante 111. La première couche conductrice 115 peut être par exemple une couche de titane métallique, une couche de tungstène métallique, une couche de nitrure de titane ou une couche de titane/nitrure de titane. La première couche conductrice recouvre la surface des première, seconde et troisième ouvertures, respectivement 112, 113 et 114. Ensuite. on forme une couche d'oxyde de métal réfractaire 116 sur la première couche conductrice 115. On peut utiliser des matériaux tels que l'oxyde de titane (TiO2), le pentoxyde de tantale (To205), l'oxyde ferreux (Fe203) et l'oxyde de baryum-titane (BaTiO3) pour former la couche d'oxyde de métal réfractaire 116. A ce stade, la couche d'oxyde de métal réfractaire 116 est encore une couche isolante. On peut définir un motif dans la première couche conductrice avant de former la couche d'oxyde de métal réfractaire 116 sur la première couche conductrice 115. Si on définit un motif dans la première couche conductrice 115 avant de déposer l'oxyde de métal réfractaire, des dépôts ultérieurs d'oxyde de métal réfractaire recouvriront le bord de la première couche conductrice 115. Ensuite, comme représenté sur la figure lB, on forme une cou- che de masque 117 sur la couche d'oxyde de métal réfractaire 116. La couche de masque 117 peut être par exemple une couche de résine photosensible ou une couche de barrière de diffusion, recouvrant au moins la première ouverture 112 et laissant à nu au moins la seconde ouverture 113 et la troisième ouverture 114. Ensuite, un traitement par de l'hydrogène, par exemple un traitement par un plasma d'hydrogène ou un traitement par de l'hydrogène chaud, convertit la couche d'oxyde de mé- tal réfractaire 116 à nu en une couche conductrice. Après le traitement par de l'hydrogène, la partie à nu de la couche d'oxyde de métal réfrac- taire 116 est convertie en couche d'oxyde de métal réfractaire conduc- trice 116b, tandis que la couche d'oxyde de métal réfractaire masquée 116a reste non conductrice. De plus, on peut définir un motif dans la couche d'oxyde de métal réfractaire 116 avant d'effectuer le traitement par de l'hydrogène. Ensuite, comme représenté sur les figures 1D et 1E, on enlève la couche de masque 117. Ensuite, on forme une seconde couche con- ductrice 118, consistant par exemple en tungstène métallique, sur la cou- che d'oxyde de métal réfractaire 116 (116a et 116b). On forme ensuite une autre couche de masque 119 sur la seconde couche conductrice 118. On définit un motif dans la seconde couche conductrice 118, la couche d'oxyde de métal réfractaire 116 et la première couche conductrice 115, en utilisant la couche de masque 119. Par conséquent, une couche con- ductrice 118a, une couche non conductrice 116a1 et une couche conduc- trice 115a sont formées au-dessus de la première ouverture 112. La cou- che conductrice 118a, la couche non conductrice 116al1 et la couche conductrice 115a sont respectivement l'électrode supérieure, la couche diélectrique et l'électrode inférieure d'un condensateur 120. En même temps, une première interconnexion de contact 121 et une seconde inter- connexion de contact 122 sont respectivement formées au-dessus de la seconde ouverture 113 et de la troisième ouverture 114. La première in- terconnexion de contact 121 comprend la seconde couche conductrice 118b, la couche d'oxyde de métal réfractaire 116b1 et la première con- ductrice 115b. La seconde interconnexion de contact 122 comprend la seconde couche conductrice 118c, la couche d'oxyde de métal réfractaire 116b2 et la première couche conductrice 115c. Enfin, on enlève la cou- che de masque 119. Ensuite, comme représenté sur la figure lE, on forme une se- conde couche isolante 123 sur la seconde couche conductrice 118 (118a, 118b et 118c). On forme ensuite dans la seconde couche isolante 123 une quatrième ouverture 124 qui met à nu l'électrode supérieure 118a du condensateur. En même temps, on forme dans la seconde couche iso- lante 123 une cinquième ouverture 125 qui met à nu une partie de la se- conde couche conductrice 118, par exemple la couche conductrice 118b ou 118c. La couche conductrice 118b ou 118c est connectée électrique- ment à une région conductrice. Ensuite, comme représenté sur la figure 1F, on forme une troi- sième couche conductrice 126 sur les quatrième et cinquième ouvertures 124, 125 et sur la seconde couche isolante 123. La troisième couche conductrice 126 peut être par exemple une couche d'aluminium, une cou- che de cuivre ou un alliage aluminium-cuivre. Ensuite, on définit un motif dans la troisième couche conductrice 126 pour former une première ligne conductrice 126a qui fournit une tension de référence, par exemple 1/2 VCC. à l'électrode supérieure 118a du condensateur, à travers la quatrième ouverture 124. De façon similaire, on forme une seconde ligne conduc- trice 126b ou 126c, chacune d'elles ayant une connexion avec au moins une région conductrice à travers la cinquième ouverture 125. La surface supérieure de l'électrode supérieure et les intercon- nexions de contact qui sont fabriquées par le procédé ci-dessus ont la même hauteur relative. Par conséquent, la région de circuit de mémoire et la région de circuit logique ont également approximativement la même hauteur relative. Le degré de planéité pour un circuit intégré est donc considérablement augmenté. En outre, l'invention procure également un procédé de fabrica- tion d'une mémoire DRAM incluse dans lequel on dépose une couche d'oxyde de métal réfractaire sur un trou de contact ayant un rapport de forme élevé. Ensuite, par un traitement par plasma d'hydrogène ou un traitement par de l'hydrogène chaud, on transforme d'un matériau non conducteur en un matériau conducteur une partie de l'oxyde de métal ré- fractaire déposé sur le trou de contact, tandis que la partie de l'oxyde de métal réfractaire qui n'est pas ainsi traitée reste non conductrice. Par conséquent, la couche d'oxyde de métal réfractaire non traitée peut être utilisée à titre de couche diélectrique pour un condensateur de mémoire DRAM. En résumé, l'invention est capable de combiner ensemble des cir- cuits de mémoire et des circuits logiques, pour diminuer ainsi le coût de fabrication tout en maintenant une bonne planéité de surface pour une tranche de silicium. Il va de soi que de nombreuses modifications peuvent être ap- portées au procédé décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Procédé de fabrication d'une mémoire vive dynamique (ou DRAM) incluse, caractérisé en ce qu'il comprend les étapes suivantes on fournit un substrat (100) qui a une région de circuit de mémoire (101) et une région de circuit logique (102), dans lequel la région de circuit de mémoire (101) a un ensemble de transistors à effet de champ de trans- fert (103) (FET de transfert), chaque FET de transfert (103) ayant des première et seconde régions de source/drain (104, 105) et une première électrode de grille (106), et la région de circuit logique (102) a un en- semble de transistors à effet de champ logiques (107) (FET logiques), chaque FET logique (107) ayant des troisième et quatrième régions de source/drain (108, 109) et une seconde électrode de grille (110); on forme une première couche isolante (111) sur le substrat; on définit un motif dans la première couche isolante (111) pour former un ensemble de premières et secondes ouvertures (112, 113) au-dessus de la région de circuit de mémoire (101), et un ensemble de troisièmes ouvertures (114) au-dessus de la région de circuit logique (102), chacune des premières et secondes ouvertures (112, 113) mettant à nu les première et seconde régions de source/drain (104, 105) respectives de chaque FET de trans- fert (103), et chaque troisième ouverture (114) mettant à nu l'une au moins (108) des régions conductrices (108, 109, 110) dans la région de circuit logique (102); on forme une première couche conductrice (115) au- dessus de la première couche isolante (111), de façon à recouvrir les premières, secondes et troisièmes ouvertures (112, 113, 114), sans les remplir complètement; on forme une couche d'oxyde de métal réfractaire (116) sur la première couche conductrice (115); on forme une couche de masque (117) sur la couche d'oxyde de métal réfractaire (116), la cou- che de masque (117) recouvrant au moins les premières ouvertures (112) et laissant à nu au moins les secondes ouvertures (113) et les troisièmes ouvertures (114); on effectue un traitement par de l'hydro- gène, de façon que la couche d'oxyde de métal réfractaire (116) à nu soit convertie en une couche électriquement conductrice (116b); on enlève la couche de masque (117); on forme une seconde couche conductrice (118) sur la couche d'oxyde de métal réfractaire (116); et on définit un motif dans la seconde couche conductrice (118), la couche d'oxyde de métal réfractaire (116) et la première couche conductrice (115), pour for- mer respectivement une électrode supérieure (118a), une couche diélec- trique (116a1) et une électrode inférieure (115a) d'un condensateur (120), au-dessus de chaque première ouverture (112), et pour former des première et seconde interconnexions de contact (121, 122) au-dessus de chaque seconde et troisième ouverture (113, 114). 2. Procédé selon la revendication 1, caractérisé en ce qu'après l'étape de définition d'un motif dans la seconde couche conductrice (118), la couche d'oxyde de métal réfractaire (116) et la première couche conductrice (115), le procédé comprend en outre les étapes suivantes on forme une seconde couche isolante (123) au-dessus de la seconde couche conductrice (118); on forme un ensemble de quatrièmes ouvertu- res (124) dans la seconde couche isolante (123) pour mettre à nu l'élec- trode supérieure (118a) de chaque condensateur (120), on forme un en- semble de cinquièmes ouvertures (125) dans la seconde couche isolante (123) pour mettre à nu une partie (118b, 118c) de la seconde couche conductrice (118) qui est connectée à au moins une région conductrice; on forme une troisième couche conductrice (126) sur les quatrièmes ou- vertures (124), les cinquièmes ouvertures (125) et la seconde couche isolante (123); et on définit un motif dans la troisième couche conductrice (126) pour former un ensemble de premières lignes conductrices (126a) pour fournir une tension de référence, à travers la quatrième ouverture (124), à l'électrode supérieure (118a) de chaque condensateur (120), et pour former un ensemble de secondes lignes conductrices (126b, 126c) ayant chacune une connexion avec au moins une région conductrice à travers la cinquième ouverture (125). 3. Procédé de fabrication d'une mémoire vive dynamique (ou DRAM) incluse, caractérisé en ce qu'il comprend les étapes suivantes on fournit un substrat (100) qui a une région de circuit de mémoire (101) et une région de circuit logique (102), dans lequel la région de circuit de mémoire (101) a au moins un transistor à effet de champ de transfert (103) (FET de transfert), le FET de transfert (103) ayant des première et seconde régions de source/drain (104, 105) et une première électrode de grille (106), et la région de circuit logique (102) a au moins un transistor à effet de champ logique (107) (FET logique), le FET logique (107) ayant des troisième et quatrième régions de source/drain (108, 109) et une se- conde électrode de grille (110); on forme une première couche isolante (111) sur le substrat (100); on définit un motif dans la première couche isolante (111) pour former une première ouverture (112) et une seconde ouverture (113) au-dessus de la région de circuit de mémoire (101), et une troisième ouverture (114) au-dessus de la région de circuit logique (102), les première et seconde ouvertures (112, 113) mettant à nu les première et seconde régions de source/drain respectives (104, 105) du FET de transfert (103), et la troisième ouverture (114) mettant à nu l'une au moins (108) des régions conductrices (108, 109, 110) dans la région de circuit logique (102); on forme une première couche conductrice (115) au-dessus de la première couche isolante (111), de façon qu'elle recou- vre les première, seconde et troisième ouvertures (112, 113, 114), sans les remplir complètement; on forme une couche d'oxyde de métal réfrac- taire (116) sur la première couche conductrice (115); on forme une cou- che de masque (117) sur la couche d'oxyde de métal réfractaire (116), la couche de masque (117) recouvrant au moins la première ouverture (112) et laissant à nu au moins la seconde ouverture (113) et la troisième ou- verture (114); on effectue un traitement par de l'hydrogène, de façon que la couche d'oxyde de métal réfractaire (116) à nu soit convertie en une couche électriquement conductrice (116b); on enlève la couche de mas- que (117); on forme une seconde couche conductrice (118) sur la couche d'oxyde de métal réfractaire (116); et on définit un motif dans la seconde couche conductrice (118), la couche d'oxyde de métal réfractaire (116) et la première couche conductrice (115), pour former respectivement une électrode supérieure (118a), une couche diélectrique (116a1) et une électrode inférieure (115a) d'un condensateur (120), au- dessus de la première ouverture (112), et pour former des première et seconde inter- connexions de contact (121, 122) au-dessus des seconde et troisième ouvertures (113, 114). 4. Procédé selon la revendication 1 ou 3, caractérisé en ce que l'étape de formation de la couche d'oxyde de métal réfractaire (116) comprend le dépôt d'un oxyde sélectionné dans un groupe qui comprend l'oxyde de titane (TiO2), le pentoxyde de tantale (To205), I'oxyde ferreux (Fe203) et l'oxyde de baryum-titane (BaTiO3) 5. Procédé selon la revendication 1 ou 3, caractérisé en ce que l'étape de formation d'une couche de masque (117) comprend le dépôt d'un matériau consistant en une résine photosensible, pour former une couche de résine photosensible, ou le dépôt d'un matériau de barrière de diffusion pour former une couche de barrière de diffusion. 6. Procédé selon la revendication 1 ou 3, caractérisé en ce que l'étape d'accomplissement d'un traitement par de l'hydrogène comprend l'utilisation d'un traitement par un plasma d'hydrogène ou d'un traitement par de l'hydrogène chaud. 7. Procédé selon la revendication 1 ou 3, caractérisé en ce que l'étape de formation de la première couche conductrice (115) comprend le dépôt de titane ou de tungstène. 8. Procédé selon la revendication 1 ou 3, caractérisé en ce que l'étape de formation de la première couche conductrice (115) comprend le dépôt de nitrure de titane. 9. Procédé selon la revendication 1 ou 3, caractérisé en ce que l'étape de formation de la première couche conductrice (115) comprend en outre le dépôt de titane et ensuite de nitrure de titane, avec la couche de titane intercalée entre le substrat et la couche de nitrure de titane. 10. Procédé selon la revendication 1 ou 3, caractérisé en ce que l'étape de formation de la seconde couche conductrice (118) com- prend le dépôt de tungstène. 11. Procédé selon la revendication 1 ou 3, caractérisé en ce que les bords latéraux de l'électrode supérieure (118a) du condensateur (120) sont alignés avec les bords latéraux de l'électrode inférieure (115a) du condensateur (120). 12 Procédé selon la revendication I ou 3, caractérisé en ce qu'il comprend en outre la définition d'un motif dans la première couche conductrice (115) avant l'étape de formation de la couche d'oxyde de métal réfractaire (116). 13. Procédé selon la revendication 1 ou 3, caractérisé en ce qu'il comprend en outre la définition d'un motif dans la couche d'oxyde de métal réfractaire (116) avant l'étape d'accomplissement du traitement par de l'hydrogène. 14. Procédé selon la revendication 3, caractérisé en ce qu'après l'étape de définition d'un motif dans la seconde couche conduc- trice (118), la couche d'oxyde métal réfractaire (116) et la première cou- che conductrice (115), il comprend en outre les étapes suivantes: on forme une seconde couche isolante (123) sur la seconde couche conduc- trice (118); on forme une quatrième ouverture (124) dans la seconde couche isolante (123), pour mettre à nu l'électrode supérieure (118a) du condensateur (120), et on forme une cinquième ouverture (125) dans la seconde couche isolante (123) pour mettre à nu une partie (118b, 118c) de la seconde couche conductrice (118) qui est connectée à au moins une région conductrice; on forme une troisième couche conductrice (126) sur la quatrième ouverture (124). la cinquième ouverture (125) et la se- conde couche isolante (123); et on définit un motif dans la troisième cou- che conductrice (126) pour former une première ligne conductrice (126a) pour appliquer une tension de référence à l'électrode supérieure (118a) du condensateur (120), à travers la quatrième ouverture (124), et pour former une seconde ligne conductrice (126b, 126c) qui est connectée à au moins une région conductrice à travers la cinquième ouverture (125). 15. Procédé selon la revendication 2 ou 14, caractérisé en ce que la tension de référence comprend une tension de 1/2 VCC. 16. Procédé selon la revendication 2 ou 14, caractérisé en ce l'étape de formation de la troisième couche conductrice (126) comprend le dépôt d'aluminium, de cuivre ou d'un alliage aluminium-cuivre. 17. Procédé selon la revendication 1 ou 3, caractérisé en ce la région conductrice désigne la troisième ou la quatrième région de source/drain (108, 109) du FET logique (107), ou la seconde électrode de grille (110) du FET logique (107).