Brevet FR2773263A1 — publié le 19990702

La présente invention concerne un dispositif à semiconducteur tel qu'une mémoire et, plus particulièrement, une structure d'implantation de celui-ci. La miniaturisation des dispositifs à semiconducteur a conduit à une réduction du coût unitaire par fonction, à un abaissement de la consommation électrique et à une amélioration des performances. Les facteurs qui contribuent à la réduction de la taille de la puce sont la taille de la cellule, le nombre des circuits de commande, etc. De façon générale, un dispositif à semiconducteur comporte une pluralité de plots, qui se subdivisent en deux types. L'un est ce que l'on appelle le plot de liaison ou de connexion, qui est connecté à la broche du boîtier par l'intermédiaire d'un fil pendant la mise sous boîtier, et l'autre est ce que l'on appelle le plot fictif, qui n'est pas connecté à la broche du boîtier et est plutôt ordinairement utilisé pour fournir le signal de contrôle et mesurer les niveaux de courant continu de la puce. Les figures 1 et 2 montrent les plots fictifs et les plots de liaison, tous désignés par la référence 20, disposés le long des bords ou sur la ligne centrale de la puce 12, qui débordent à l'extérieur de la puce lorsque la taille de cette dernière est réduite. Il est généralement impossible de réduire le pas (par exemple environ /an) entre plots adjacents (plots de liaison et plots fictifs) et la taille (par exemple environ 150 um x 150 mn) de chaque plot. De plus, le nombre des plots peut augmenter en fonction de la structure d'entrée/sortie du dispositif de mémorisation et de sa capacité. Alors qu'on peut généralement réduire la taille de la puce 12, le nombre des plots reste fixe de sorte que l'on ne peut pas réduire la taille totale 10 de la puce, comportant les plots, comme représenté sur les figures 1 et 2. Ainsi, les plots sont des facteurs qui limitent la réduction de la taille de la puce. Cest un but de l'invention de fournir une structure d'implantation d'un dispositif à semiconducteur, qui peut contribuer à la réduction du nombre des plots disposés à l'intérieur de la puce. Selon un mode de réalisation de l'invention, la structure d'implantation d'un dispositif à semiconducteur comprend une pluralité de régions de puces formées sur une plaquette, une pluralité de régions de lignes de découpe formées sur la plaquette, une pluralité de plots de liaison prévus dans chacune des régions de puces, et une pluralité de plots fictifs disposés dans les régions de lignes de découpe afin d'être respectivement connectés aux régions de puces. Selon un autre mode de réalisation de l'invention, une structure d'implantation d'un dispositif à semiconducteur comprend une pluralité de régions de puces formées sur une plaquette et ayant entre elles un intervalle prescrit, chacune des régions de puces assurant le montage d'une puce dotée d'un circuit servant à produire une tension interne, une pluralité de plots de liaison prévus dans chacune des régions de puces, une pluralité de plots fictifs respectivement connectés aux puces afin de déterminer les tensions internes respectives des puces, et une pluralité de lignes conductrices servant à connecter électriquement les plots fictifs avec les circuits respectifs produisant les différentes tensions internes. Les plots fictifs sont disposés dans les régions se trouvant entre les régions de puces. De préférence, un moyen d'isolation servant à isoler électriquement les lignes conductrices est en outre prévu pour les lignes conductrices ne devant pas être connectées entre elles au niveau des bords des régions de puces lorsque les régions de puces sont séparées les unes des autres. Le moyen d'isolation peut comprendre une pluralité de fusibles qui sont chacun disposés dans la région de puce entre le plot fictif et le circuit respectivement associés. Les plots fictifs sont éliminés par découpe lors de la séparation des régions de puces. Selon un autre mode de réalisation de l'invention, une structure d'implantation d'un dispositif à semiconducteur comprend une pluralité de régions de puces formées sur une plaquette et ayant entre elles un intervalle prescrit, chacune des régions assurant le montage d'une puce, une pluralité de plots de liaison prévus dans chacune des régions de puces, une pluralité de régions de lignes de découpe formées sur la plaquette, une pluralité de plots fictifs destinés à recevoir des signaux de contrôle lors du contrôle des puces, et une pluralité de lignes conductrices servant à connecter électriquement les plots fictifs avec leurs puces respectives, o les plots fictifs sont disposés dans les régions de lignes de découpe. De préférence, un moyen d'isolation servant à isoler électriquement les lignes conductrices est également prévu pour les lignes conductrices ne devant pas être connectées les unes aux autres au niveau des bords des régions de puces lorsque les régions de puces sont séparées les unes des autres. Le moyen d'isolation peut comprendre une pluralité de fusibles qui sont chacun disposés dans la région de puces entre le plot fictif et le circuit respectivement associés. Au moins l'un des signaux de contrôle est fourni en commun via l'un des plots fictifs aux puces adjacentes. Selon un autre mode de réalisation de l'invention, une structure d'implantation d'un dispositif à semiconducteur comprend une pluralité de régions de puces formées sur une plaquette afin d'assurer respectivement le montage de puces qui sont chacune dotées d'un circuit servant à produire une tension interne, une pluralité de régions de lignes de découpe formées sur la plaquette, une pluralité de premiers plots fictifs respectivement disposés dans les régions de lignes de découpe afin de déterminer les tensions internes respectives des puces, une pluralité de deuxièmes plots fictifs respectivement disposés dans les régions de lignes de découpe afin de recevoir les signaux de contrôle destinés à contrôler les puces, et une pluralité de lignes conductrices servant à connecter électriquement les premiers plots fictifs avec les circuits respectifs produisant des tensions internes différentes, et les deuxième plots fictifs avec les puces respectives. De préférence, un moyen d'isolation servant à isoler électriquement les lignes conductrices est en outre prévu pour les lignes conductrices ne devant pas être connectées les unes avec les autres au niveau des bords des régions de puces lorsque les régions de puces sont séparées les unes des autres. Le moyen d'isolation peut comprendre une pluralité de fusibles disposés chacun dans la région de puce entre le plot fictif et le circuit respectivement associés. Au moins l'un des signaux de contrôle est fourni en commun via l'un des plots fictifs à des puces adjacentes. Ainsi, les plots fictifs servant au contrôle sont disposés dans les régions de lignes de découpe qui sont éliminées par découpe lors de la mise sous boîtier, si bien qu'on peut réduire le nombre des plots disposés sur la puce. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: la figure 1 est un schéma simplifié qui montre les plots fictifs et de liaison disposés, de façon classique, suivant les bords de la puce, lesquels plots débordent à l'extérieur de la puce lorsque la taille de la puce est réduite; la figure 2 est une vue analogue à la figure 1, mais o les plots fictifs et les plots de liaison sont disposés centralement par rapport à la puce; la figure 3 est un schéma simplifié montrant une plaquette o sont définis des régions de puces et des régions de lignes de découpe; et la figure 4 représente une structure d'implantation d'un dispositif à semiconducteur selon l'invention. Sur les figures 1 et 2, la référence 10 désigne la puce dans son ensemble, la référence 12 désigne la puce proprement dite, la référence 14 désigne une matrice de cellules de mémoire (d'une capacité de 4 Mo dans l'exemple représenté), la référence 16 désigne un circuit servant à produire une tension interne, et la référence 20 désigne un plot. Sur la figure 3, la référence 18 désigne une plaquette sur laquelle sont définies des régions de puces apparaissant sous la forme de zones hachurées et des régions de lignes de découpe apparaissant sous la forme de zones non hachurées. On se reporte maintenant à la figure 4 (correspondant approxima- tivement à la partie circulaire 4 de la figure 3), qui représente un mode de réalisation de l'invention, et on peut voir que les plots fictifs sont disposés dans les régions de lignes de découpe 100 présentes entre les régions de puces, tandis que les plots de liaison 26 sont disposés dans les régions de puces. Ceci permet de supprimer les plots fictifs 20 lors de la mise en boîtier, car elles ne sont utilisées que pour contrôler la plaquette, de sorte qu'on peut réduire le nombre des plots présents dans la puce achevée. De façon générale, la plaquette est définie comme formée de régions de puces servant au montage d'une pluralité de puces et de régions de lignes de découpe utilisées pour séparer les puces lors de la mise sous boîtier. Le processus de fabrication d'une mémoire semiconductrice comprend généralement les opérations consistant à préparer une plaquette, à appliquer à la plaquette un motif de circuit voulu, à contrôler le circuit de la puce qui est formé sur la plaquette, à ajuster la puce, à la mettre sous boîtier, etc. Pendant le contrôle, si l'on trouve des cellules défectueuses dans la puce, on les remplace par des cellules redondantes en produisant des signaux qui servent à exécuter de tels remplacements. Est en outre produit un signal d'information destiné à représenter les mesures des diverses tensions continues devant exciter la puce. Puisque ces tensions continues peuvent être supérieures ou inférieures au niveau de référence prescrit en fonction des caractéristiques des transistors intervenant pendant le traitement, il faut réajuster les tensions continues mesurées sur les niveaux appropriés lors de l'opération d'ajustement qui vient ensuite. Ces tensions continues sont la tension de source interne, la tension de charge libre des lignes de bit, la tension de plaque de la cellule DRAM (mémoire vive dynamique), la tension de niveau haut, qui est supérieure à la tension de source interne, la tension de contre-polarisation, etc. Lors de l'opération d'ajustement, on remplace la cellule défectueuse par une cellule redondante en fonction des informations d'ajustement reçues lors de l'opération précédente, et on réajuste les tensions continues aux niveaux voulus. Dans ce cas, on utilise, pour le réajustement, un découpage des fusibles par laser. Comme on peut le voir sur la figure 4, les plots fictifs 20 destinés à recevoir les signaux de contrôle permettant de contrôler les tensions continues au stade de la plaquette sont disposés dans les régions de lignes de découpe 100, ces plots étant connectées par l'intermédiaire de leurs lignes conductrices respectives 22 avec des circuits correspondants (par exemple des générateurs de tension servant à produire les tensions continues). Toutefois, les lignes conductrices 22 peuvent se trouver électriquement connectées entre elles lors de la découpe de la plaquette suivant les lignes de découpe 100 servant à séparer les puces. Pour empêcher de telles connexions électriques, on dote les lignes conductrices 22 de fusibles 24 qui sont disposées dans les régions de puces entre les plots fictifs 20 et les circuits correspondants. Parmi les plots fictifs 20 disposés dans les régions de lignes de découpe , certains, qui sont destinés à mesurer les tensions continues, doivent être prévus pour chaque puce. Toutefois, il n'est pas nécessaire de prévoir, pour chaque puce, des plots tels que le plot fictif 28 qui reçoit un signal de contrôle commun. Ainsi, des puces adjacentes sont dotées en commun du plot fictif 28 destinés à recevoir le signal de contrôle commun, comme représenté sur la figure 4. Dans le présent mode de réalisation, un unique plot fictif 28 est prévu pour quatre puces adjacentes, mais on notera qu'il est possible de prévoir de facçon commune un même unique plot fictif pour un plus grand nombre de puces. Par conséquent, on peut réduire de façon considérable la taille de la puce en plaçant les plots fictifs dans les régions de lignes de découpe, de sorte qu'on peut les supprimer lors de la mise sous boîtier. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des structures dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Structure d'implantation d'un dispositif à semiconducteur, caractérisée en ce qu'elle comprend: une pluralité de régions de puces formées sur une plaquette (18); une pluralité de régions de lignes de découpe (100) formées sur ladite plaquette; une pluralité de plots de liaison (26) placés dans chacune desdites régions de puces; et une pluralité de plots fictifs (20, 28) disposés dans lesdites régions de lignes de découpe de façon à être respectivement connectés avec lesdites régions de puces. 2. Structure d'implantation d'un dispositif à semiconducteur, caractérisée en ce qu'elle comprend: une pluralité de régions de puces formées sur une plaquette et ayant entre elles un intervalle prescrit (100), chacune desdites régions de puces assurant le montage d'une puce dotée d'un circuit servant à produire une tension interne; une pluralité de plots de liaison (26) disposés dans chacune desdites régions de puces; une pluralité de plots fictifs (20, 28) respectivement connectés avec lesdites puces afin de déterminer les tensions internes respectives desdites puces; et une pluralité de lignes conductrices (22) servant à connecter électriquement lesdits plots fictifs avec les circuits respectifs produisant des tensions internes différentes, o lesdits plots fictifs sont disposés dans les régions (100) présentes entre lesdites régions de puces. 3. Structure d'implantation d'un dispositif à semiconducteur, selon la revendication 2, caractérisée en ce qu'un moyen d'isolation (24) servant à isoler électriquement lesdites lignes conductrices (22) est en outre prévu pour lesdites lignes conductrices ne devant pas être connectées les unes aux autres au niveau des bords desdites régions de puces lorsque lesdites régions de puces sont séparées les unes des autres. 4. Structure d'implantation d'un dispositif à semiconducteur selon la revendication 3, caractérisée en ce que ledit moyen d'isolation comprend une pluralité de fusibles (24) qui sont chacun disposés dans ladite région de puce entre le plot fictif (20, 28) et le circuit respectivement associés. 5. Structure d'implantation d'un dispositif à semiconducteur selon la revendication 2, caractérisée en ce que lesdits plots fictifs sont éliminés par découpage au moment de la séparation desdites régions de puces. 6. Structure d'implantation d'un dispositif à semiconducteur, caractérisée en ce qu'elle comprend: une pluralité de régions de puces formées sur une plaquette et ayant entre elles un intervalle prescrit (100), chacune desdites régions de puces assurant le montage d'une puce; une pluralité de plots de liaison (26) disposés dans chacune desdites régions de puces; une pluralité de régions de lignes de découpe (100) formées sur ladite plaquette; une pluralité de plots fictifs (20, 28) destinés à recevoir des signaux de contrôle lors du contrôle desdites puces; et une pluralité de lignes conductrices (22) servant à connecter électriquement lesdits plots fictifs avec les puces qui leur sont respectivement associées, o lesdits plots fictifs sont disposés dans lesdites régions de lignes de découpe (100). 7. Structure d'implantation d'un dispositif à semiconducteur selon la revendication 6, caractérisée en ce qu'un moyen d'isolation (24) servant à isoler électriquement lesdites lignes conductrices est en outre prévu pour lesdites lignes conductrices ne devant pas être connectées les unes aux autres au niveau des bords desdites régions de puces lorsque lesdites régions de puces sont séparées les unes des autres, ledit moyen d'isolation comprenant une pluralité de fusibles (24) qui sont chacun disposés dans ladite région de puce entre le plot fictif et le circuit respectivement associés. 8. Structure d'implantation d'un dispositif à semiconducteur selon la revendication 6, caractérisée en ce qu'au moins un desdits signaux de contrôle est fourni en commun à des puces adjacentes par l'intermédiaire d'un unique plot (28) parmi lesdits plots fictifs. 9. Structure d'implantation d'un dispositif à semiconducteur, caracstérisée en ce qu'elle comprend: une pluralité de régions de puces formées sur une plaquette afin d'assurer respectivement le montage de puces qui sont chacune dotées d'un circuit servant à produire une tension interne; une pluralité de régions de lignes de découpe (100) formées sur ladite plaquette; une pluralité de premiers plots fictifs (20) respectivement disposés dans lesdites régions de lignes de découpe afin de déterminer les tensions internes respectives desdites puces; une pluralité de deuxième plots fictifs (28) respectivement disposés dans lesdites régions de lignes de découpe afin de recevoir les signaux de contrôle servant à contrôler lesdites puces; et une pluralité de lignes conductrices (22) servant à connecter électriquement lesdits premiers plots fictifs (20) avec des circuits respectifs produisant des tensions internes différentes, et lesdits deuxièmes plots fictifs (28) avec des puces respectives. 10. Structure d'implantation d'un dispositif à semiconducteur selon la revendication 9, caractérisée en ce qu'un moyen d'isolation (24) servant à isoler électriquement les lignes conductrices est en outre prévu pour lesdites lignes conductrices ne devant pas être connectées les unes aux autres au niveau des bords desdites régions de puces lorsque lesdites régions de puces sont séparées les unes des autres, ledit moyen d'isolation comprenant une pluralité de fusibles (24) qui sont chacun disposés dans ladite région de puce entre le plot fictif et le circuit respectivement associés. 11. Structure d'implantation d'un dispositif à semiconducteur selon la revendication 9, caractérisée en ce qu'au moins desdits signaux de contrôle est fourni en commun à des puces adjacentes par l'intermédiaire d'un unique plot (28) parmi lesdits plots fictifs.