Brevet FR2781317A1 — publié le 20000121

SOUJRCE DE TENSION DE BASSE IMPEDANCE La présente invention concerne une source de tension, et plus particulièrement une source de tension basse impédance pour circuit intégré. Une source de tension basse impédance présente de nom- breuses applications dans un circuit intégré, par exemple dans une mémoire dynamique (DRAM) pour précharger les lignes de bit de la mémoire à un potentiel prédéterminé. La figure 1 représente une source de tension classique 1 en technologie MOS. Cette source de tension comprend un étage de puissance 2 et un étage de conmmande 3. L'étage de puissance 2 comprend un transistor MOS à canal N, Tl, dont le drain D est connecté à une borne de tension d'alimentation Vdd et la source S est connectée à une borne de sortie O, et un transistor MOS à canal P, T2, dont la source S est connectée à la borne de sortie O et dont le drain D est connecté à la masse. L'étage de commande 3 comprend une première source de courant Rl connectée entre la tension d'alimentation Vdd et un transistor MOS T3, à canal N, connecté en diode. Un transistor MOS T4, à canal P, est connecté en diode entre le transistor T3 et la masse par l'intermédiaire d'une source de courant R2. Le drain du transistor T3 est connecté à la grille du transistor Tl de l'étage de puissance et le drain du transistor T4 est connecté à la grille du transistor T2. Généralement, le substrat des transistors à canal N, donc des transistors Tl et T3, est le substrat du circuit intégré et est connecté à la masse. De plus, les caissons des transistors T2 et T4 sont généralement connectés à la tension d'alimentation Vdd. Une source de tension du type de la figure 1 est géné- ralement utilisée pour fournir la moitié de la tension d'alimentation Vdd à faible impédance, notamment pour précharger les lignes de bit de cellules de mémoire DRAM. Dans ce cas, les sources de courant Rl et R2 sont des résistances de même valeur R. La tension Vo sur la sortie O du circuit s'établit à la tension V présente entre les transistors T3 et T4. En effet, les transistors T3 et T4 sont parcourus par un même courant I qui détermine leurs tensions grille- source Vt3 et Vt4. La tension somme Vt3 + Vt4 est appliquée entre les grilles des transistors Tl et T2. Si les transistors Tl et T2 sont identiques aux tran- sistors T3 et T4, respectivement, la tension grille-source Vtl du transistor Tl s'établit à Vt3 tandis que la tension grille-source Vt2 du transistor T2 s'établit à Vt4, de manière que les transis- tors Tl et T2 fonctionnent dans les mêmes conditions que les transistors T3 et T4 et conduisent le même courant I. Il en résulte que Vo = V. Si une charge tend à tirer le potentiel Vo vers la masse, la tension grille-source Vtl du transistor Tl augmente. Le transistor Tl devient plus conducteur et tend à maintenir le potentiel Vo à sa valeur d'origine. Le transistor T2 réagit de la même manière si une charge tend à tirer le potentiel Vo vers le potentiel Vdd. On remarque que, même si aucune charge n'est connectée à la sortie O, l'étage de puissance 2 est traversé par un courant égal à celui I de l'étage de commande 3. En fait, les transistors de l'étage de puissance sont généralement plus grands que ceux de l'étage de commande, puisqu'ils doivent fournir des courants relativement importants à la charge. Il en résulte que le courant de repos de l'étage de puissance est un multiple du courant de repos de l'étage de commande, lequel multiple est égal au rapport des surfaces des transistors de l'étage de puissance et des transistors de l'étage de commande. Une telle consommation de courant peut s'avérer gênante dans de nombreux circuits, en particulier dans des circuits de mémoire dynamique dans lesquels la conservation des données mémorisées ainsi que le fonction- nement du circuit sont assurés par batterie. Un objet de la présente invention est de prévoir une source de tension basse impédance dont l'étage de puissance a une consormmation nulle lorsqu'il n'est connecté à aucune charge. Pour atteindre ces objets, la présente invention pré- voit une source de tension de faible impédance, comprenant un premier transistor MOS à canal N connecté entre une borne d'ali- mentation et une borne de sortie, un deuxième transistor MOS à canal P connecté entre la borne de sortie, et une borne de masse, et un circuit série comprenant un troisième transistor MOS à canal N connecté en diode, un quatrième transistor MOS à canal P connecté en diode, une première source de courant connectée entre la borne d'alimentation et la grille du premier transistor, et une seconde source de courant connectée entre la borne de masse et la grille du deuxième transistor, dans laquelle le caisson et la source du quatrième transistor sont connectés ensemble, le quatrième transistor est connecté à la première source de courant, et le troisième transistor est connecté entre la seconde source de courant et le quatrième transistor. Selon un mode de réalisation de la présente invention, les substrats des premier et troisième transistors sont reliés à la masse, et le caisson du deuxième transistor est relié à la borne d'alimentation. Selon un mode de réalisation de la présente invention, les deux sources de courant sont des résistances égales et les tailles des transistors sont choisies pour que la tension de sortie soit sensiblement égale à la moitié de la tension de référence. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, précédemmTent décrite, représente une source de tension de basse impédance classique; et la figure 2 représente un mode de réalisation de source de tension de basse impédance selon la présente invention. La présente invention propose une source de tension de basse impédance comportant un étage de puissance dont les tran- sistors sont commandés de manière qu'ils ne conduisent pas lorsque la tension de sortie de l'étage reste à l'intérieur d'une plage prédéterminée autour d'une tension de repos. La figure 2 représente une source de tension 4 qui comporte un circuit de puissance 2 et un circuit de commande 5. Le circuit de puissance 2 est en tout point identique à celui décrit en relation avec la figure 1. Une différence entre le circuit de commande 5 et le circuit de conmmande 3 de la figure 1 est que le transistor MOS à canal N, T3, et le transistor MOS à canal P, T4 ont été inter- vertis. Le transistor MOS à canal P du circuit de commande 5 est ici désigné par T4'. Selon un aspect de l'invention, le caisson B du transistor T4', est relié à sa source S. Si on appelle V1 la tension de commande du transistor Ti, produite au niveau de la source S du transistor T4', on a: V1 = Vdd/2 + Vt4'/2 + Vt3'/2 (1) o Vt4' est la tension de seuil du transistor T4' et Vt3' est la tension de seuil du transistor T3' (On suppose ici pour simplifier que les tensions grille-source des transistors conducteurs sont égales aux tensions seuils des transistors.) De même, si on appelle V2 la tension de commande du transistor T2, produite au niveau de la source du transistor T3, on a: V2 = Vdd/2 - Vt4'/2 - Vt3'/2 (2). On tire de l'équation (1) précédente que si le transis- tor Tl conduit, la tension Vol au niveau de la sortie O est telle que: Vol = Vdd/2 + Vt4'/2 + Vt3'/2 - Vtl (3). De même, on tire de l'équation (2) précédente que lors- que le transistor T2 conduit, la tension de sortie Vo2 est telle que: Vo2 = Vdd/2 - Vt4'/2 - Vt3'/2 + Vt2 (4) Il est connu que la tension de seuil d'un transistor MOS diminue avec la tension VSB entre la source et le substrat ou caisson d'un transistor. Le caisson B et la source S du transistor T4' étant reliés l'un à l'autre, la tension VSB du transistor T4' est nulle, et il en résulte que sa tension de seuil Vt4' est net- tement inférieure à la tension Vt4 de la figure 1. Le substrat B du transistor T3 est toujours, comme en figure 1, relié à la masse. Par contre, la source du transistor T3 est maintenant connectée à la résistance R2 et son potentiel est réduit, par rapport à la figure 1, de la tension grille- source du transistor T4. Il en résulte que la tension VSB du transistor T3 est ici plus faible qu'en figure 1, et donc que sa tension de seuil Vt3' est également plus faible. On avait en figure 1: Vt3 = Vtl et Vt4 = Vt2, la valeur Vt3 étant légèrement différente de la valeur Vt4. Les tensions de seuil Vt3' et Vt4' sont donc inférieures aux tensions de seuil Vtl et Vt2. On déduit de l'équation (3) que Vol sortie Vo est inférieure à Vdd/2. De même, on déduit de l'équa- tion (4) que Vo2 > Vdd/2, et que le transistor T2 ne conduit que lorsque la tension de sortie Vo est supérieure à Vdd/2. Lorsque la tension Vo est au voisinage de Vdd/2 parce qu'aucune charge ne demande du courant, ni le transistor Ti ni le transistor T2 ne conduisent et l'étage ne consonxnmme aucun courant. En réalité, un transistor entre en conduction progres- sivement lorsque sa tension grille-source approche de sa tension de seuil. Ainsi, les transistors Tl et T2 conduisent pour des valeurs sensiblement plus proches de Vdd/2 que les valeurs Vol et Vo2. On garantit une absence de conduction pour Vo = Vdd/2 grâce à la combinaison de l'interversion des transistors T3 et T4 et de l'interconnexion caisson-source du transistor T4'. A titre d'exemple, pour une tension Vdd égale à 2,5 volts, le circuit de la figure 2 permet d'obtenir des tensions Vtl et Vt2 de 1 volt, une tension Vt4' de 0,63 volt et une tension Vt3' de 0,73 volt. Dans ces conditions, il existe en réalité un intervalle d'une dizaine de millivolts autour de la valeur Vdd/2 dans lequel aucun des deux transistors de l'étage de puissance ne conduit. Un tel circuit est particulièrement bien adapté aux mémoires dynamiques dans lesquelles la consommation de courant doit être limitée à tout prix, par exemple lorsque la conserva- tion des données mémorisées ainsi que le fonctionnement du circuit sont assurés par une batterie. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. Par exemple, les sources de courant Rl et R2 peuvent être de simples résistances, ou tout autre type de source de courant. REVENDICATIONS 1. Source de tension de faible impédance, comprenant: un premier transistor MOS à canal N (T1) connecté entre une borne d'alimentation et une borne de sortie (Vo); un deuxième transistor MOS à canal P (T2) connecté entre la borne de sortie, et une borne de masse; et un circuit série comprenant: un troisième transistor MOS à canal N (T3) connecté en diode; un quatrième transistor MOS à canal P (T4') connecté en diode; une première source de courant (R1) connectée entre la borne d'alimentation et la grille du premier transistor; et une seconde source de courant (R2) connectée entre la borne de masse et la grille du deuxième transistor; caractérisée en ce que: le caisson (B) et la source (S) du quatrième tran- sistor (T4') sont connectés ensemble; le quatrième transistor (T4') est connecté à la pre- mière source de courant (Ri); et le troisième transistor (T3) est connecté entre la seconde source de courant (R2) et le quatrième transistor (T4'). 2. Source de tension de faible impédance selon la revendication 1, caractérisée en ce que les substrats des premier et troisième transistors (Tl, T3) sont reliés à la masse, et en ce que le caisson du deuxième transistor (T2) est relié à la borne d'alimentation. 3. Source de tension de faible impédance selon la revendication 1, caractérisée en ce que les deux sources de courant sont des résistances égales et les tailles des transis- tors sont choisies pour que la tension de sortie soit sensiblement égale à la moitié de la tension de référence.