Brevet FR2782833A1 — publié le 20000303

ARRIERE-PLAN DE L'INVENTION (a) Domaine de l'invention La présente invention concerne un dispositif de mémoire ferroélectrique et plus particulièrement, un dispositif de mémoire ferroélectrique dont une cellule de mémoire est constituée par un transistor à effet de champ et par deux condensateurs ferroélectriques. (b) Description de l'art antérieur Les mémoires vives dynamiques (DRAM) constituent la tendance essentielle des dispositifs de stockage à semiconducteur. La DRAM est une mémoire volatile dont le contenu de stockage est perdu lorsque l'alimentation est coupée. Des mémoires non volatiles dont les contenus de stockage ne sont pas perdus même si l'alimentation est coupées sont en cours de développement. Récemment, en tant que mémoires non volatiles d'un type particulier, des mémoires ferroélectriques qui utilisent un matériau ferroélectrique ont attiré l'attention. Les mémoires ferroélectriques sont en gros divisées selon deux types. Un premier type détecte le contenu de stockage à partir d'une variation de la valeur de capacité de stockage d'un condensateur ferroélectrique et l'autre type détecte le contenu de stockage à partir d'une variation de la valeur de résistance d'un semiconducteur qui est générée par une polarisation résiduelle d'un film ferroélectrique. Une mémoire ferroélectrique du premier type inclut le type 2Tr- 2C et le type 1Tr-lC. Le type 2Tr-2C stocke des données d'un bit en utilisant deux transistors et deux condensateurs tandis que le type 1Tr- 1C stocke des données d'un bit en utilisant un transistor et un condensateur. En tant que mémoire ferroélectrique du second type, on connaît le type 1Tr qui comporte un film d'isolation de grille réalisé en un matériau ferroélectrique. En tant que mémoires ferroélectriques du type 2Tr-2C, des mémoires de 64 kilobits sont réalisées dans la pratique. Il est cependant difficile d'augmenter le degré d'intégration du fait que deux transistors et deux condensateurs sont requis pour stocker des données d'un bit. Il est aisé d'augmenter le degré d'intégration des mémoires ferroélectriques du type 1Tr-1C. Cependant, des cellules de référence sont susceptibles d'être détériorées lorsque le temps de fonctionnement devient long de telle sorte qu'il est difficile d'améliorer la fiabilité et de réaliser une durée de vie longue. Les mémoires ferroélectriques du type 1Tr en sont encore à l'état selon lequel leur fonctionnement seulement au niveau d'une seule cellule est confirmé et le procédé de pilotage d'un réseau de cellules n'a pas encore été établi. En outre, une ligne de source ainsi qu'une ligne de mot et qu'une ligne de bit sont nécessaires et l'isolation d'une grille arrière est nécessaire de telle sorte que l'aire de cellule est difficile à réduire. RESUME DE L'INVENTION Un objet de la présente invention consiste à proposer un dispositif de mémoire ferroélectrique qui convient pour une intégration élevée. Selon un aspect de la présente invention, on propose un dispositif de mémoire ferroélectrique comprenant: un transistor à effet de champ incluant une région de source, une région de drain et une électrode de grille; un premier condensateur ferroélectrique connecté entre la région de source et l'électrode de grille; et un second condensateur ferroélectrique connecté entre la région de drain et l'électrode de grille. En appliquant une tension prédéterminée entre les régions de source et de drain, une polarisation résiduelle peut être générée dans le film ferroélectrique d'un condensateur ferroélectrique. Les sens de cette polarisation résiduelle sont rapportés à des données "0" et "1" de telle sorte que des données peuvent être stockées. Selon un autre aspect de la présente invention, on propose un dispositif de mémoire ferroélectrique comprenant: une pluralité de premiers câblages s'étendant suivant une première direction sur une surface d'un substrat; une pluralité de seconds câblages s'étendant suivant une seconde direction sur la surface du substrat, la seconde direction intersectant la première direction; un film isolant intercouche pour isoler électriquement les premiers et seconds câblages au niveau de chaque point de croisement entre les premiers et seconds câblage; et une pluralité de cellules de mémoire dont chacune est disposée au niveau de chaque point de croisement entre les premiers et seconds câblages, chacune des cellules de mémoire comprenant un transistor à effet de champ, un premier condensateur ferroélectrique et un second condensateur ferroélectrique, chaque transistor à effet de champ incluant une région de source, une région de drain et une électrode de grille, le premier condensateur ferroélectrique étant connecté entre la région de source et l'électrode de grille du transistor à effet de champ d'une cellule de mémoire correspondante, le second condensateur ferroélectrique étant connecté entre la région de drain et l'électrode de grille du transistor à effet de champ de la cellule de mémoire correspondante, la région de source étant connectée à un premier câblage correspondant et la région de drain étant connectée à un second câblage correspondant. En appliquant des signaux d'écriture sur certains prédéterminés des premiers et seconds câblages, une cellule de mémoire peut être sélectionnée et la polarisation résiduelle peut être générée dans le condensateur ferroélectrique de la cellule de mémoire sélectionnée. Les sens de cette polarisation résiduelle sont rapportés à des données "0" et "1" de telle sorte que des données peuvent être stockées. La polarisation résiduelle modifie la caractéristique courant-tension d'un transistor à effet de champ. En lisant cette variation, des données stockées dans la cellule de mémoire peuvent être discriminées. Comme décrit ci-avant, une cellule de mémoire peut être disposée dans une aire correspondant à un transistor à effet de champ. Il est également possible d'accéder à une cellule de mémoire souhaitée seulement au moyen de lignes de mot et de bit. Une intégration élevée peut par conséquent être réalisée. BREVE DESCRIPTION DES DESSINS La figure 1A est un schéma fonctionnel qui représente I'implantation d'un dispositif de mémoire ferroélectrique selon un mode de réalisation de l'invention et la figure 1 B est un schéma de circuit équivalent d'une cellule de mémoire; les figures 2A, 2B, 2C et 2D sont des schémas de circuit équivalents d'une cellule de mémoire illustrant un procédé d'écriture et de stockage de données dans un dispositif de mémoire ferroélectrique selon un mode de réalisation de l'invention; la figure 3 est un graphique de caractéristique courant-tension d'une cellule de mémoire illustrant un procédé de lecture de données à partir d'un dispositif de mémoire ferroélectrique selon un mode de réalisation de l'invention; les figures 4A, 4B, 4C et 4D sont des vues en coupe d'un substrat illustrant un procédé de fabrication d'un dispositif de mémoire ferroélectrique selon un premier mode de réalisation de l'invention; la figure 5 est une vue en plan d'un dispositif de mémoire ferroélectrique du premier mode de réalisation; la figure 6 est une vue en coupe d'une cellule de mémoire d'un dispositif de mémoire ferroélectrique selon un second mode de réalisation de l'invention; la figure 7 est un circuit équivalent d'une cellule de mémoire d'un dispositif de mémoire ferroélectrique selon un troisième mode de réalisation de l'invention; la figure 8 est un circuit équivalent d'une cellule de mémoire et d'une cellule fictive d'un dispositif de mémoire ferroélectrique selon un quatrième mode de réalisation de la présente invention; la figure 9 est un graphique de caractéristique courant-tension d'une cellule de mémoire et d'une cellule fictive illustrant un procédé de lecture de données à partir du dispositif de mémoire ferroélectrique du quatrième mode de réalisation; la figure 10 est un circuit équivalent d'une cellule de mémoire et d'une cellule fictive d'un dispositif de mémoire ferroélectrique selon un cinquième mode de réalisation de l'invention; la figure 11 est un graphique de caractéristique courant-tension d'une cellule de mémoire et d'une cellule fictive illustrant un procédé de lecture de données à partir du dispositif de mémoire ferroélectrique du cinquième mode de réalisation; les figures 12A à 12D sont des vues en coupe d'un substrat illustrant un procédé de fabrication d'un dispositif de mémoire ferroélectrique selon un sixième mode de réalisation de l'invention; la figure 13A est un graphique de caractéristique courant- tension obtenu en mesurant des cellules de mémoire du sixième mode de réalisation et la figure 13B est un graphique de caractéristique couranttension obtenu en mesurant des cellules de mémoire du sixième mode de réalisation lorsque des données "1" sont stockées dans une cellule de mémoire et lorsque des données "0" sont stockées dans la cellule de mémoire; la figure 14 est une vue en coupe d'une cellule de mémoire d'un dispositif de mémoire ferroélectrique selon un septième mode de réalisation de l'invention; la figure 15 est une vue en coupe d'une cellule de mémoire d'un dispositif de mémoire ferroélectrique selon un huitième mode de réalisation de l'invention; les figures 16A, 16B, 16C et 16D sont des vues en coupe d'une cellule de mémoire illustrant un procédé de fabrication d'un dispositif de mémoire ferroélectrique selon un neuvième mode de réalisation de l'invention; les figures 17A et 17B sont des vues en coupe d'une cellule de mémoire illustrant un procédé de fabrication d'un dispositif de mémoire ferroélectrique selon une modification du neuvième mode de réalisation de l'invention; la figure 18 est une vue en coupe d'un dispositif de mémoire ferroélectrique selon une modification du sixième mode de réalisation de l'invention; les figures 19A, 19B, 19C, 19D et 19E sont des vues en coupe d'un substrat illustrant un procédé de fabrication d'un dispositif de mémoire ferroélectrique selon un dixième mode de réalisation de l'invention; et la figure 20 est une vue en plan d'une cellule de mémoire du dispositif de mémoire ferroélectrique du dixième mode de réalisation. DESCRIPTION DETAILLEE DES MODES DE REALISATION PREFERES Tout d'abord, la configuration de circuit et le principe de fonctionnement d'un dispositif de mémoire ferroélectrique selon des modes de réalisation de la présente invention seront décrits. La figure 1A représente l'implantation d'un réseau de cellules d'un dispositif de mémoire ferroélectrique selon un mode de réalisation. Une pluralité de lignes de mot WL disposées en parallèle les unes aux autres sont intersectées par une pluralité de lignes de bit BL disposées en parallèle les unes aux autres. Une cellule de mémoire 3 est disposée au niveau de chaque point de croisement entre les lignes de mot WL et les lignes de bit BL. Chaque cellule de mémoire 3 est connectée à une ligne de mot correspondante WL et à une ligne de bit correspondante BL. Toutes les lignes de mot WL sont connectées à un circuit de commande de ligne de mot 1 et toutes les lignes de bit BL sont connectées à un circuit de commande de ligne de bit 2. La figure 1 B est un schéma de circuit équivalent d'une cellule de mémoire. Chaque cellule de mémoire 3 est constituée par un MISFET à canal n 5, par un premier condensateur 6 et par un second condensateur 7. Une région de source 5S et une région de drain 5D du MISFET 5 sont respectivement connectées à une ligne de mot correspondante WL et à une ligne de bit correspondante BL. Un potentiel de masse est appliqué à une région de canal du MISFET 5. La région de canal du MISFET 5 peut être connectée à la région de source 5S. Les premier et second condensateurs 6 et 7 sont des condensateurs ferroélectriques. Le premier condensateur 6 connecte ensemble une électrode de grille 5G et une région de source 5S du MISFET 5 et le second condensateur 7 connecte ensemble l'électrode de grille 5G et l'électrode de drain 5D. Dans cette description, parmi les régions de source et de drain du MISFET 5, la région connectée à la ligne de mot WL est appelée région de source 5S et la région connectée à la ligne de bit BL est appelée région de drain 5D. Cependant, il n'est pas nécessaire de réaliser une distinction définie entre les régions de source et de drain. La région connectée à la ligne de mot WL peut être appelée région de drain et la région connectée à la ligne de bit BL peut être appelée région de source. Puis par report aux figures 2A à 2D, un procédé d'écriture de données "1" ou "0" dans chaque cellule de mémoire sera décrit. Sur les figures 2A à 2D, le MISFET 5 est représenté au moyen d'un condensateur MIS 5C qui est constitué par le canal et par l'électrode de grille 5G. La figure 2A représente un état d'écriture de données "1". Un potentiel de masse de 0 V est appliqué à la ligne de mot WL et une tension Vcc est appliquée à la ligne de bit BL. Un condensateur MIS 5C est connecté en parallèle au premier condensateur 6. Par conséquent, le second condensateur 7 stocke des charges correspondant à la somme de charges stockées dans le premier condensateur 6 et dans le condensateur MIS 5C. Des films ferroélectriques des premier et second condensateurs 6 et 7 sont polarisés selon une valeur correspondant aux charges stockées. Les lignes de mot WL et les lignes de bit BL non sélectionnées pendant l'écriture de données reçoivent en application par exemple une tension de Vcc/2. Cette tension de Vcc/2 présente approximativement une valeur qui ne permet pas d'inverser le sens de la polarisation résiduelle dans les films ferroélectriques des premier et second condensateurs 6 et 7. Par conséquent, les données "1" peuvent être écrites sélectivement dans une cellule de mémoire en utilisant seulement la ligne de mot WL et la ligne de bit BL. La figure 2B représente un état de stockage de données "1". Le potentiel de masse de 0 V est appliqué sur la ligne de bit BL et sur la ligne de mot WL. Une polarisation résiduelle est laissée dans les films ferroélectriques des premier et second condensateurs 6 et 7. Le degré de la polarisation résiduelle dans le premier condensateur 6 est différent de celui dans le second condensateur 7. Des charges correspondant à la polarisation résiduelle sont laissées dans les premier et second condensateurs 6 et 7. Des charges correspondant à une différence entre les charges laissées dans les premier et second condensateur 6 et 7 sont laissées dans le condensateur MIS 5C. C'est- à-dire que des charges positives sont laissées dans l'électrode de grille 5G. Dans la région de canal, des trous se déplacent jusqu'à une région profonde du substrat et la surface du substrat est dans un état appauvri. Par conséquent, si une tension positive faible est appliquée sur l'électrode de grille 5G, des électrons sont accumulés dans la région de canal qui est par conséquent rendue conductrice. Les figures 2C et 2D représentent respectivement un état d'écriture et un état de stockage de données "0". Lorsque les données "0" sont écrites, une tension négative (- Vcc) est appliquée sur la ligne de bit BL. Chaque condensateur est chargé suivant des sens opposés à ceux de l'état de charge représenté sur la figure 2A. Si la ligne de bit BL reçoit en application le potentiel de masse; des charges négatives sont laissées dans l'électrode de grille 5G et des trous sont accumulés dans la région de canal. Par conséquent, afin de rendre la région de canal conductrice, il est nécessaire d'appliquer une tension importante à l'électrode de grille 5G. Les lignes de mot WL et les lignes de bit BL non sélectionnées pendant une écriture de données reçoivent en application une tension de par exemple (-Vcc/2). Il est par conséquent possible d'écrire sélectivement des données "0" dans une cellule de mémoire en utilisant seulement la ligne de mot WL et la ligne de bit BL. La figure 3 est un graphique de caractéristique courant-tension du MISFET 5. L'abscisse représente une tension de grille sur l'électrode de grille 5G et l'ordonnée représente un courant qui circule au travers du MISFET 5. Une courbe L1 représentée sur la figure 3 correspond à l'état représenté sur la figure 2B, c'est-à-dire la caractéristique courant- tension tandis que les données "1" sont stockées, et une courbe L2 représentée sur la figure 3 correspond à l'état représenté sur la figure 2D, c'est-à-dire la caractéristique courant- tension tandis que les données "0" sont stockées. Si les données "1" sont stockées et que la tension de grille vaut Vr, un courant de drain Iread circule. A l'opposé, si les données "0" sont stockées et que la tension de grille vaut Vr, le courant de drain circule difficilement. Conformément à cette différence en termes de courant, les données stockées peuvent être lues. Par exemple, ce courant au niveau de chaque ligne de mot WL peut être détecté au moyen du circuit de commande de mot 1 représenté sur la figure 1A. Afin d'appliquer la tension Vr sur l'électrode de grille, la ligne de mot WL reçoit en application le potentiel de masse et la ligne de bit BL reçoit en application une tension d'environ 2 Vr. Puis le premier mode de réalisation de l'invention sera décrit par report aux figures 4A à 4D. Les processus de formation du substrat représenté sur la figure 4A seront décrits. La surface d'un substrat en silicium de type p 11 est oxydée sélectivement afin de former un film d'oxyde de champ 12 qui définit des régions actives. Sur la surface de la région active, un film en SiO2 présentant une épaisseur de 10 nm est formé par l'intermédiaire d'une oxydation thermique. Sur ce film en SiO2, un film en Ti d'une épaisseur de 30 nm et un film en Pt d'une épaisseur de 20 nm sont empilés par l'intermédiaire d'une pulvérisation. Le film en Ti joue le rôle de couche d'adhérence. L'épaisseur du film en Ti peut être établie entre et 50 nm et l'épaisseur du film en Pt peut être établie entre 100 et 300 nm. Les films en Pt, Ti et SiO2 sont conformés afin de laisser un film d'isolation de grille 13 et une électrode de grille 14. Cette conformation est réalisée au moyen d'une gravure ionique réactive (RIE) qui utilise du CF4 et de l'Ar. Après qu'un film en SiO2 est déposé au-dessus de la totalité de la surface du substrat, une gravure anisotrope est réalisée afin de laisser des films d'isolation de paroi latérale sur les parois latérales du film d'isolation de grille 13 et de l'électrode de grille 14. Une région de source de type n 16 et une région de drain de type p 17 sont formées en dopant des impuretés de type n telles que du P par l'intermédiaire d'une diffusion ou similaire. Selon ce mode de réalisation, bien que des MISFET adjacents partagent la région de drain 17, cette implantation n'est pas nécessairement requise. Les processus de formation du substrat représentés sur la figure 4B seront décrits. Une solution d'alkoxyde mélangée avec des poudres de Sr, de Bi et de Ta est déposée sur la surface du substrat. Après ce dépôt, le substrat est séché à une température de 250 C. Le processus de dépôt et de séchage est répété quatre fois et ensuite, un traitement thermique dans une atmosphère d'oxygène à une température de 800 C est réalisé pendant 30 minutes. A l'aide de ce traitement thermique, un film en SrBi2Ta2O9 (SBT) présentant une épaisseur de 200 nm est obtenu. L'épaisseur du film en SBT peut être établie entre et 500 nm. Ce film en SBT est conformé afin de laisser un film ferroélectrique 18 qui recouvre l'électrode de grille 14. La conformation du film en SBT peut être réalisée au moyen du procédé RIE en utilisant un gaz mixte constitué par du CF4 et par de l'Ar. Les processus de formation du substrat représentés sur la figure 4C seront décrits. Un film en IrO2 d'une épaisseur de 50 nm et un film en Pt d'une épaisseur de 100 nm sont déposés au-dessus de la totalité de la surface du substrat par pulvérisation. L'épaisseur du film en IrO2 peut être établie entre 10 et 100 nm et l'épaisseur du film en Pt peut être établie entre 20 et 500 nm. Le film en IrO2 joue le rôle de couche d'empêchement de diffusion. L'empilement constitué par le film en IrO2 et par le film en Pt est conformé de manière à laisser une ligne de mot 19. La ligne de mot 19 recouvre la région de source 16 et approximativement une demi-aire de surface du film ferroélectrique 18 sur le côté de région de source. La ligne de mot 19 s'étend suivant une direction perpendiculaire à la feuille de dessin de la figure 4C. Les processus de formation du substrat représentés sur la figure 4D seront décrits. Un film en SiO2 est déposé au-dessus de la totalité de la surface du substrat au moyen d'un dépôt chimique en phase vapeur (CVD). Le film en SiO2 est conformé afin d'exposer/mettre a nu la surface du film ferroélectrique 18 non recouverte de la ligne de mot 19 et la surface de la région de drain 17 et afin de laisser un film isolant intercouche 20 qui recouvre la ligne de mot 19. Un film en Ir02 d'une épaisseur de 50 nm et un film en Pt d'une épaisseur de 100 nm sont déposés au-dessus de la totalité de la surface du substrat. La structure d'empilement constituée par le film en IrO2 et par le film en Pt est conformée afin de laisser une ligne de bit 21. La ligne de bit 21 recouvre la surface de la région de drain 17 et approximativement une demi-aire de surface du circuit d'extraction de valeur de discrimination 202 sur le côté de région de drain 17 et s'étend suivant une direction qui intersecte la ligne de mot 19. L'électrode de grille 14, le film ferroélectrique 18 et la ligne de mot 19 constituent le premier condensateur 6 représenté sur la figure 1 B, et l'électrode de grille 14, le film ferroélectrique 18 et la ligne de bit 21 constituent le second condensateur 7. La figure 5 est une vue en plan du dispositif de mémoire ferroélectrique du premier mode de réalisation. Le film d'oxyde de champ 12 définit des régions actives qui sont distribuées selon une conformation matricielle. Deux lignes de mot 19 sont disposées dans chaque colonne de régions actives et une ligne de bit 21 est disposée dans chaque rangée. L'électrode de grille 14 est disposée au niveau de chaque point de croisement entre les lignes de mot 19 et les lignes de bit 21. Sur la figure 5, afin de représenter clairement la position de la région de source 16, la région de source 16 est représentée comme s'étendant en dehors de la ligne de mot 19. Dans le dispositif de mémoire ferroélectrique du premier mode de réalisation, comme représenté sur la figure 4D, le condensateur ferroélectrique est formé en utilisant le film ferroélectrique 18 qui recouvre l'électrode de grille 14. C'est-à-dire qu'une mémoire est essentiellement formée par seulement un transistor. Il est par conséquent possible de réduire une aire occupee par une cellule de mémoire plus que dans une FeRAM classique du type 2TR-2C et une intégration élevée est possible. Il est également possible d'accéder de façon aléatoire à une cellule de mémoire arbitraire en utilisant seulement deux types de lignes de bus, soit la ligne de mot 19 et la ligne de bit 21. Un procédé de pilotage de mémoire peut par conséquent être simplifié. Une ligne de source nécessaire pour une FeRAM classique du type 1Tr-1C n'est pas requise de telle sorte qu'une intégration élevée peut être efficacement réalisée. Puis par référence à la figure 6, le second mode de réalisation de l'invention sera décrit. La figure 6 est une vue en plan d'un dispositif de mémoire ferroélectrique du second mode de réalisation. La surface d'un substrat en silicium de type p 31 est oxydée sélectivement afin de former un film d'oxyde de champ (non représenté). La surface d'une région active définie par le film d'oxyde de champ est oxydée thermiquement afin de former un film en SiO2 d'une épaisseur de 10 nm. Sur ce film en SiO2, un film en polysilicium est déposé jusqu'à une épaisseur de 180 nm au moyen du procédé CVD. L'épaisseur du film en polysilicium peut être établie entre 100 et 500 nm. La structure d'empilement constituée par le film en SiO2 et par le film en polysilicium est conformée afin de laisser un film d'isolation de grille 32 et une électrode en polysilicium 33. A cet instant, l'électrode de grille du MISFET est formée dans l'aire de circuit périphérique. Après qu'un film en SiO2 est déposé au-dessus de la totalité de la surface du substrat, une gravure anisotrope est réalisée afin de laisser des films d'isolation de paroi latérale 34 sur les parois latérales de l'électrode de grille. Puis une région de drain de type n 35 et une région de source de type p 36 sont formées en dopant des impuretés de type n telles que du P par l'intermédiaire d'une diffusion ou similaire. De façon similaire au premier mode de réalisation représenté sur la figure 4D, la région de drain 35 peut être disposée de telle sorte que deux MISFET adjacents partagent la région de drain. Un film en TiN d'une épaisseur de 50 nm et un film en Pt d'une épaisseur de 100 nm sont déposés au-dessus de la totalité de la surface du substrat par l'intermédiaire d'une pulvérisation. L'épaisseur du film en TiN peut être établie entre 20 et 100 nm et l'épaisseur du film en Pt peut être établie entre 50 et 500 nm. La structure d'empilement constituée par le film en TiN et par le film en Pt est conformée afin de laisser une électrode de grille constituée par un film en TiN 37 et par un film en Pt 38 sur l'électrode de grille en polysilicium 33. Le film en TiN fonctionne en tant que couche d'empêchement de diffusion. La gravure du film en TiN et du film en Pt peut être réalisée au moyen du procédé RIE en utilisant un gaz mixte constitué par du CF4 et par de l'Ar. A l'aide d'un procédé similaire au premier mode de réalisation décrit par report à la figure 4B, un film ferroélectrique 39 est formé et il recouvre les électrodes de grille 37, 38. Un film en IrO2 d'une épaisseur de 50 nm et un film en Pt d'une épaisseur de 100 nm sont déposés au-dessus de la totalité de la surface du substrat. Le film en IrO2 et le film en Pt sont conformés de manière à laisser une ligne de mot 41 et une électrode d'interconnexion de ligne de bit 40. La ligne de mot 41 présente une forme similaire à celle de la ligne de mot 19 du premier de mode de réalisation représenté sur la figure 4D. L'électrode d'interconnexion de ligne de bit 40 recouvre la surface de la région de drain 35 et approximativement une demi- surface du film ferroélectrique 39 sur le côté de région de drain 35. L'électrode d'interconnexion de ligne de bit 40 est connectée à une ligne de bit formée dans une couche de câblage supérieure non représentée. La structure similaire à celle constituée par la ligne de mot 19, par le film isolant intercouche 20 et par la ligne de bit 21 du premier mode de réalisation représenté sur la figure 4D peut être utilisée. Selon le second mode de réalisation, la couche sous-jacente de l'électrode de grille est réalisée en polysilicium. Par conséquent, les processus jusqu'au processus de formation des régions de source et de drain peuventêtre utilisés en commun avec un MISFET dans l'aire de circuit périphérique. Le film en TiN représenté sur la figure 6 empêche une réaction d'alliage entre l'électrode de grille en polysilicium 33 et le film en Pt 38. En empêchant la réaction d'alliage, il est possible d'empêcher que la surface du film en Pt ne devienne irrégulière. Le film en TiN n'est pas nécessairement requis mais dans certains cas, le film en Pt 38 peut être formé directement sur l'électrode de grille en polysilicium 33. Puis par report à la figure 7, le troisième mode de réalisation sera décrit. La figure 7 est un schéma de circuit équivalent d'une cellule de mémoire d'un dispositif de mémoire ferroélectrique selon le troisième mode de réalisation. Dans le dispositif de mémoire ferroélectrique représenté sur la figure lB, la région de drain 5D du MISFET 5 constituant la cellule de mémoire est directement connectée à une ligne de bit correspondante BL. A l'opposé, selon le troisième mode de réalisation, comme représenté sur la figure 7, la région de drain 51D d'un MISFET 51 est connectée via un transistor de commutation 54 à une ligne de bit correspondante 55. La région de source 51S est connectée à une ligne de mot correspondante 56. Une électrode de grille du transistor de commutation 54 est connectée à une ligne de commande de commutation 57 qui s'étend parallèlement à la ligne de mot 56. Conformément à un signal appliqué sur la ligne de commande de commutation 57, I'état de conduction du transistor de commutation 54 est commandé. En prévoyant le transistor de commutation 54, une perturbation d'une cellule de mémoire non sélectionnée pendant une écriture de données peut être empêchée. L'électrode de grille du transistor de commutation 54 est de préférence réalisée en polysilicium de façon similaire au second mode de réalisation représenté sur la figure 6. Selon les premier et second modes de réalisation, les films d'isolation de paroi latérale 15 ou 34 sont formés sur les parois latérales de l'électrode de grille. Ces parois latérales ne sont pas nécessairement requises mais le film ferroélectrique 18 ou 39 peut être en contact direct avec les parois latérales de l'électrode de grille. Selon le premier mode de réalisation, comme représenté sur la figure 4B, le film ferroélectrique 18 ne recouvre pas la région de source 16 et la région de drain 17. Par ailleurs, selon le second mode de réalisation, le film ferroélectrique 39 ne recouvre pas la région de source 36 et la région de drain 35. En lieu et place, ces films ferroélectriques peuvent recouvrir les régions de source et de drain. Dans ce cas, des trous de contact sont formés au travers du film ferroélectrique sur les régions de source et de drain. La région de source et la ligne de mot sont connectées via le premier trou de contact et la région de drain et la ligne de bit sont connectées via l'autre trou de contact. Selon les premier et second modes de réalisation, bien que les régions de source et de drain du MISFET présentent une structure simple, une structure à drain faiblement dopé (LDD) peut être incorporée. Par ailleurs, selon les modes de réalisation présentés ci-avant, les lignes de mot et de bit sont telles que chacune présente la structure bicouche constituée par une couche en Pt et par une couche en IrO2. La couche en IrO2 entre en contact direct avec la couche ferroélectrique et fonctionne en tant que couche d'empêchement de diffusion et en tant que couche d'adhérence. En lieu et place de la couche en IrO2, d'autres films en oxydes de métaux nobles tels qu'une couche en RuO2 et qu'une couche en RhO2 peuvent être utilisés. La couche en Pt peut être réalisée en Pt pur ou en un alliage de Pt contenant de l'lr, du Rh, du Ru ou similaire. Selon les modes de réalisation présentés ci-avant, bien que le film ferroélectrique soit réalisé en SBT, d'autres matériaux ferroélectriques peuvent être utilisés. Un exemple de matériaux ferroélectriques est un oxyde perovskite laminaire contenant du Bi qui est exprimé au moyen de la formule générale: (Bi202)2+ (An-1BnO3n+l)2- o A représente Bi, Pb, Ba, Sr, Ca, Na ou K, B représente Ti, Ta, Nb, W, Mo, Fe, Co ou Cr et n est un entier compris entre 1 et 5. En particulier, A peut être du Sr et B peut être un cristal mixte constitué par du Ta et du Nb. Le SBT dans la formule générale présentée ci-avant correspond à A = Sr, B = Ta et n =2. D'autres matériaux ferroélectriques peuvent être le titanate de strontium (ST), le titanate de baryum-strontium (BST), le titanate- zirconate de plomb (PZT), le titanate-zirconate de lanthane-plomb (PLZT) ou similaire. Si un oxyde de perovskite laminaire contenant du Bi tel que le SBT est utilisé, le rapport signal sur bruit S/N peut être rendu important bien que la quantité de charges de commutation Ssw d'un condensateur ferroélectrique devienne importante. Si du PZT ou similaire est utilisé, la quantité de charges de commutation Ssw peut être rendue importante. Selon les premier et second modes de réalisation, il est préférable que les valeurs de capacité électrostatique des premier et second condensateurs 6 et 7 représentés sur la figure 1 B soient rendues égales. Si les valeurs de capacité sont rendues égales, les deux condensateurs ferroélectriques sont détériorés de façon égale lorsque les films ferroélectriques sont détériorés. Il est par conséquent possible de maintenir un fonctionnement stable de la mémoire. Puis par report aux figures 8 et 9, le quatrième mode de réalisation sera décrit. La figure 8 est un schéma de circuit équivalent qui représente la partie principale d'un dispositif de mémoire ferroélectrique du quatrième mode de réalisation. Une cellule de mémoire 3, une ligne de mot WL et une ligne de bit BL sont les mêmes que celles du premier mode de réalisation représenté sur la figure 1B. Selon le quatrième mode de réalisation, en plus de la cellule de mémoire 3, une cellule fictive 4 est prévue. La structure de circuit fondamentale de la cellule fictive 4 est la même que celle de la cellule de mémoire 3. Cependant, la largeur de grille du MISFET de la cellule fictive 4 est rendue plus étroite que celle du MISFET de la cellule de mémoire 3. Par exemple, la largeur de grille du MISFET de la cellule fictive 4 est établie à la moitié de la largeur de grille du MISFET de la cellule de mémoire 3. La région de source du MISFET de la cellule fictive 4 est connectée à une ligne de mot fictive DWL et la région de drain est connectée à une ligne de référence RL. La ligne de bit BL est connectée à une borne de détection de courant 9A d'un amplificateur de détection 9 et la ligne de référence RL est connectée à l'autre borne de détection de courant 9B de l'amplificateur de détection 9. L'amplificateur de détection 9 applique une tension sur les bornes de détection de courant 9A et 9B et détecte une différence entre les courants qui circulent au travers des bornes de détection de courant 9A et 9B. La figure 9 est un graphique de caractéristique courant-tension de la cellule de mémoire 3 et de la cellule fictive 4 représentées sur la figure 8. L'abscisse représente une tension entre la ligne de bit BL et la ligne de mot WL et une tension entre la ligne de mot fictive DWL et la ligne de référence RL. L'ordonnée représente un courant qui circule au travers de la cellule de mémoire 3 et de la cellule fictive 4. Une courbe Nmi représentée sur la figure 9 indique la caractéristique de l'état dans lequel des données "1" sont stockées dans la cellule de mémoire 3, une courbe Nmo indique la caractéristique de l'état dans lequel des données "0" sont stockées dans la cellule de mémoire 3 et une courbe Nd, indique la caractéristique de l'état dans lequel des données "1" sont stockées dans la cellule fictive 4. Puisque la largeur de grille du MISFET de la cellule fictive 4 vaut environ la moitié de celle du MISFET de la cellule de mémoire 3, un courant (correspondant à la courbe Ndl) qui circule au travers de la cellule fictive 4 tandis que les données "1" sont stockées vaut environ la moitié du courant (correspondant à la courbe Nmi) qui circule au travers de la cellule de mémoire tandis que les données "1" sont stockées. Puis par report aux figures 8 et 9, un procédé de lecture des données stockées dans la cellule de mémoire 3 sera décrit. Un potentiel de masse est appliqué sur la ligne de mot WL et sur la ligne de mot fictive DWL et une tension Vr est appliquée sur les deux bornes de détection de courant 9A et 9B de l'amplificateur de détection 9. Les courants représentés par les courbes Nm1, Nd, et NO lorsque la tension Vr est appliquée sont respectivement Inm. Indl et InmO. La tension Vr satisfait la formule conditionnelle lnml > Indl > InmO. L'amplificateur de détection 9 compare le courant qui circule au travers de la borne de détection de courant 9A au courant qui circule au travers de la borne de détection de courant 9B. Si des données "1" sont stockées dans la cellule de mémoire 3, le courant Inml circule au travers de la borne de détection de courant 9A et le courant Indl circule au travers de la borne de détection de courant 9B. C'est-à-dire qu'un courant plus important circule au travers de la borne de détection de courant 9A qu'au travers de la borne de détection de courant 9B. Si des données "0" sont stockées dans la cellule de mémoire 3, le courant InmO circule au travers de la borne de détection de courant 9A et le courant Indl circule au travers de la borne de détection de courant 9B. C'est-à- dire qu'un courant plus faible circule au travers de la borne de détection de courant 9A qu'au travers de la borne de détection de courant 9B. Par conséquent, en comparant les deux courants qui circulent au travers des deux bornes de détection de courant 9A et 9B, les données stockées dans la cellule de mémoire 3 peuvent être discriminées. Il est par conséquent possible de lire des données de façon stable. Selon le troisième mode de réalisation, la largeur de grille du MISFET de la cellule fictive est rendue plus étroite que celle du MISFET de la cellule de mémoire 3. Au lieu de modifier la largeur de grille, la longueur de grille du MISFET de la cellule fictive 4 peut être rendue supérieure à celle du MISFET de la cellule de mémoire 3. Par exemple, la longueur de grille du MISFET de la cellule fictive 4 peut être établie à deux fois la longueur de grille du MISFET de la cellule de mémoire 3. Comme mentionné ci-avant, en établissant la valeur de résistance du MISFET de la cellule fictive 4 pendant l'état conducteur de telle sorte qu'elle soit supérieure à celle du MISFET de la cellule de mémoire 3, la caractéristique courant-tension représentée sur la figure 9 peut être obtenue. La figure 10 est un schéma de circuit équivalent de la partie principale d'un dispositif de mémoire ferroélectrique selon le cinquième mode de réalisation de l'invention. Selon le quatrième mode de réalisation représenté sur la figure 8, les MISFET de la cellule de mémoire 3 et de la cellule fictive 4 sont des transistors à canal n. Selon le cinquième mode de réalisation, les MISFET d'une cellule de mémoire 3P et d'une cellule fictive 4P sont des transistors à canal p. La largeur de grille d'un MISFET à canal p de la cellule fictive 4P vaut environ la moitié de la largeur de grille du MISFET de la cellule de mémoire 3P, de façon similaire au quatrième mode de réalisation. Les autres structures sont similaires à celles du quatrième mode de réalisation représenté sur la figure 8. Lorsque des données "1" sont écrites dans la cellule de mémoire 3P, un potentiel de masse est appliqué sur la ligne de mot WL et une tension d'écriture Vcc est appliquée sur la ligne de bit BL. Lorsque des données "0" sont écrites dans la cellule de mémoire 3P, le potentiel de masse est appliqué sur la ligne de bit BL et la tension d'écriture Vcc est appliquée sur la ligne de mot WL. Les données "0" sont écrites dans la cellule fictive 4P. La figure 11 est un graphique de caractéristique courant-tension de la cellule de mémoire 3P et de la cellule fictive 4P. Le graphique de la figure 11 est similaire au graphique représenté sur la figure 9, les signes de la tension et du courant étant inversés. C'est-à-dire que lorsqu'une tension (- Vr) est appliquée entre la ligne de bit BL et la ligne de mot WL ainsi qu'entre la ligne de référence RL et la ligne de mot fictive DWL, un courant (-Ip,1) ou (-IpmO) circule au travers de la cellule de mémoire 3P et un courant (-Ipdo) circule au travers de la cellule fictive 4P. Ces courants satisfont la relation (-Ipml) > (-Ipmo) > (-Ipdo). Par conséquent, de façon similaire au quatrième mode de réalisation, les données stockées dans la cellule de mémoire 3P peuvent être lues de façon stable. Puis par report aux figures 12A à 12D, un procédé de fabrication d'un dispositif de mémoire ferroélectrique selon le sixième mode de réalisation de l'invention sera décrit. Les processus de formation de substrat représentés sur la figure 12A seront décrits. Sur la surface d'un substrat en silicium de type p 60, une structure de séparation d'élément 61 est formée. Par exemple, la structure de séparation d'élément 61 peut être un film d'oxyde de champ formé en utilisant des techniques par oxydation locale de silicium (LOCOS) ou une tranchée peu profonde. Sur la surface d'une région active définie par la structure de séparation d'élément 61, un film d'isolation de grille 51 présentant une épaisseur de 10 nm est formé par l'intermédiaire d'une oxydation thermique. Sur le film d'isolation de grille 51, un film en Ti 5G1 d'une épaisseur de 30 nm et un film en Pt 5G2 d'une épaisseur de 200 nm sont empilés selon cet ordre. Le film en Ti 5G1 et le film en Pt 5G2 peuvent être déposés par pulvérisation. Le film en Ti 5G1 a pour fonction d'améliorer l'adhérence entre le film d'isolation de grille 51 et le film en Pt 5G2. Le film en Pt 5G2, le film en Ti 5G1 et le film d'isolation de grille 51 sont conformés afin de former une électrode de grille 5G. La gravure du film en Pt 5G2 et du film en Ti 5G1 peut être réalisée au moyen d'une gravure ionique réactive (RIE) qui utilise un gaz mixte constitué par du CF4 et par de l'Ar. Un angle d'incidence d'ions du procédé RIE est initialement établi à environ 20 et ensuite, il est établi à 60 . En contrôlant l'angle d'incidence d'ions de cette manière, il est possible d'empêcher que de la réserve subsiste le long de la périphérie de surface supérieure de l'électrode de grille 5G selon une conformation en forme de barrière. Les films d'isolation de paroi latérale 65 en SiO2 sont formés sur les parois latérales de l'électrode de grille 5G. Les films d'isolation de paroi latérale 65 sont formés en déposant un film SiO2 au-dessus de la totalité de la surface du substrat puis en le gravant de façon anisotrope par l'intermédiaire d'un procédé RIE. En utilisant l'électrode de grille 5G et les films d'isolation de paroi latérale 65 en tant que masque, des ions de phosphore (P) sont implantés afin de former une région de source S et une région de drain 5D. Comme représenté sur la figure 12B, un film ferroélectrique 70 d'une épaisseur de 300 nm réalisé en SBT est formé au-dessus de la totalité de la surface du substrat au moyen d'un procédé sol-gel. Un procédé de formation du film ferroélectrique 70 sera décrit dans ce qui suit. Une solution d'alkoxyde mélangée avec des poudres de Sr, de Bi et de Ta est déposée par centrifugation sur la surface du substrat. Après ce dépôt par centrifugation, le substrat est séché à une température de 250 C. Le processus constitué par le dépôt par centrifugation et par le séchage est répété quatre fois et ensuite, un traitement thermique dans une atmosphère d'oxygène à une température de 800 C est réalisé pendant 30 minutes. A ce niveau, le film ferroélectrique 70 n'est pas cristallisé. La surface d'un film mince formé au moyen du procédé sol-gel est susceptible d'être planarisÈe. Par conséquent, I'épaisseur de film au-dessus de l'électrode de grille 5G devient plus mince qu'au-dessus des régions de source/drain 5S et D. Comme représenté sur la figure 12C, des trous de contact 71S et 71 D sont formés au travers du film ferroélectrique 70 afin d'exposer des aires de surface partielles de la région de source 5S et de la région de drain 5D. La gravure du film ferroélectrique 70 peut être réalisée au moyen du procédé RIE en utilisant un gaz mixte constitué par du CF4 et par de l'Ar. Comme représenté sur la figure 12D, un film en IrO2 d'une épaisseur 73 de 50 nm et un film en Pt 74 d'une épaisseur de 100 nm sont empilés selon cet ordre au-dessus de la totalité de la surface du substrat. Le film en IrO2 73 est déposé au moyen d'une pulvérisation réactive qui utilise un gaz mixte constitué par de l'Ar et de 1'O2 en tant que gaz de pulvérisation et de l'lr en tant que cible. Les conditions de pulvérisation sont une température de substrat de 300 C, une pression atmosphérique de 5 mTorr, une puissance courant continu de 500 W, un débit d'écoulement d'Ar de 40 sccm (unité de débit standard) et un débit d'écoulement d'O2 de 80 sccm. Dans ce cas, en tant que gaz d'assistance pour chauffer le substrat, du gaz Ar est amené à circuler à sccm entre un support de substrat et le substrat. Le film en IrO2 formé moyennant les conditions présentées ci- avant a été évalué au moyen d'une diffraction rayons X. Une crête correspondant à l'lrO2 a été détectée. La section en coupe du film en IrO2 a été observée à l'aide d'un microscope électronique à balayage (SEM). Il a été confirmé que des grains de cristaux IrO2 présentant une conformation en colonne sont formés. Le film en IrO2 23 fonctionne en tant que couche d'empêchement de diffusion. Le film en Pt 74 peut être déposé par pulvérisation et en utilisant de l'Ar en tant que gaz de pulvérisation et du Pt en tant que cible. Le film en Ir02 73 et le film en Pt 74 sont conformés afin de les séparer selon une ligne de mot WL connectée à la région de drain 5D et selon une électrode de drain 75 connectée à la région de drain 5D. La gravure du film en Pt 74 et du film en IrO2 73 est réalisée au moyen du procédé RIE en utilisant un gaz mixte constitué par du CF4 et de l'Ar. L'électrode de drain 75 fait face à une aire de surface partielle supérieure de l'électrode de grille 5G via le film ferroélectrique 70. L'électrode de drain 75, le film ferroélectrique 70 et l'électrode de grille 5G constituent le second condensateur 7. La ligne de mot WL fait face à une aire de surface partielle supérieure de l'électrode de grille 5G via le film ferroélectrique 70. La ligne de mot WL, le film ferroélectrique 70 et l'électrode de grille 5G constituent le premier condensateur. La ligne de mot WL s'étend suivant une direction perpendiculaire à la feuille de dessin de la figure 12D et est connectée à la région de source d'une autre cellule de mémoire 3 représentée sur la figure 1A. Après que le film en IrO2 73 et le film en Pt 74 sont conformés, un traitement thermique est réalisé afin de cristalliser le film ferroélectrique 70. Ce traitement thermique est réalisé pendant environ 30 minutes dans une atmosphère d'oxygène à une température de 750 à 800 C. Un film isolant intercouche 76 est formé de manière à recouvrir la ligne de mot WL et l'électrode de drain 75. Par exemple, le film isolant intercouche 76 est formé au moyen du procédé CVD en utilisant du tétraéthylorthosilicate (TEOS). Un trou de contact est formé au travers du film isolant intercouche 76 afin d'exposer une aire de surface partielle de l'électrode de drain 75. Une ligne de bit BL est formée sur le film isolant intercouche, la ligne de bit BL s'étendant suivant une direction qui intersecte la ligne de mot WL. Par exemple, la ligne de bit BL est réalisée en AI. Dans le dispositif de mémoire ferroélectrique représenté sur la figure 12D, de façon similaire au premier mode de réalisation, une cellule de mémoire peut être disposée dans une aire correspondant à approximativement un MISFET. Une cellule de mémoire souhaitée peut être accédée en utilisant seulement la ligne de mot WL et la ligne de bit BL. Par ailleurs, dans le dispositif de mémoire ferroélectrique représenté sur la figure 12D, les films d'isolation de paroi latérale 65 sont formés sur les parois latérales de l'électrode de grille 5G. Il est par conséquent possible de réduire un courant de fuite entre l'électrode de grille 5G et la région de source 5S ainsi qu'entre l'électrode de grille 5G et la région de drain 5D. La figure 13A est un graphique de caractéristique courant- tension de la cellule de mémoire représentée sur la figure 12D. L'abscisse représente une tension de la ligne de bit par rapport à la ligne de mot WL selon l'unité "" et l'ordonnée représente un courant qui circule entre la ligne de bit BL et la ligne de mot WL selon l'unité "A". La largeur de grille du MISFET de la cellule de mémoire telle que mesurée était de 10 IJm et la longueur de grille était de 1 pm. Lorsque la tension est augmentée progressivement, le courant augmente progressivement comme indiqué par une courbe FL. Lorsque la tension appliquée sur la ligne de bit BL atteint 5 V, la tension est abaissée. Lorsque la tension est abaissée progressivement, le courant est réduit progressivement comme indiqué par une courbe BL. La variation de courant suit des voies différentes pendant l'augmentation et la diminution de la tension et elle présente une hystérésis. Ceci est dû au fait que la polarisation du film ferroélectrique 70 qui constitue les premier et second condensateurs 6 et 7 représentés sur la figure 12D présente la caractéristique d'hystérésis par rapport à une tension appliquée. La figure 13B est un graphique de caractéristique courant- tension d'une cellule de mémoire qui stocke des données "1" et d'une cellule de mémoire qui stocke des données "0". L'abscisse représente une tension de la ligne de bit BL par rapport à la ligne de mot WL selon l'unité "V" et l'ordonnée représente un courant qui circule entre la ligne de bit BL et la ligne de mot WL selon l'unité "pA". Une courbe LD1 représentée sur la figure 13B représente une variation de courant dans la cellule de mémoire qui stocke des données "1" en appliquant + 5 V sur la ligne de bit BL et une courbe LD0 représente une variation de courant dans la cellule de mémoire qui stocke des données "0" en appliquant - 5 V sur la ligne de bit BL. On peut voir au vu de ce graphique que le courant qui circule au travers de la cellule de mémoire qui stocke des données "1" est supérieur à celui qui circule au travers de la cellule de mémoire qui stocke des données "0". Par exemple, lorsqu'une tension de 1,5 V est appliquée, un courant d'environ 1 pA circule au travers de la cellule de mémoire qui stocke des données "1" tandis qu'un courant de seulement environ 0,3 pA circule au travers de la cellule de mémoire qui stocke des données "0". En détectant cette différence de courant, les données stockées dans la cellule de mémoire peuvent être lues. La figure 14 est une vue en coupe transversale d'une cellule de mémoire d'un dispositif de mémoire ferroélectrique selon le septième mode de réalisation. Selon le sixième mode de réalisation représenté sur la figure 12D, les régions de source/drain 5S et 5D sont directement en contact avec le film ferroélectrique 70. Selon le septième mode de réalisation, parmi les surfaces des régions de source/drain 5S et 5D, la surface qui n'est pas en contact avec la ligne de mot WL et avec l'électrode de drain 75 est recouverte d'un film isolant de protection 80 réalisé en SiO2. Les films d'isolation de paroi latérale 65 représentés sur la figure 12D ne sont pas formés selon le septième mode de réalisation. Les autres structures sont similaires à celles du sixième mode de réalisation représenté sur la figure 12D. Un procédé de formation du film isolant de protection 80 sera décrit dans ce qui suit. Après qu'une implantation ionique est réalisée pour former les régions de source/drain 5S et 5D représentées sur la figure 12A, les films d'oxyde naturel sur les surfaces des régions de source/drain 5S et 5D sont ôtés. Ensuite, la surface du substrat est oxydée thermiquement de telle sorte que les surfaces des régions de source/drain 5S et 5D puissent être recouvertes par les films isolants de protection 80. Comme représenté sur la figure 12A, les films d'isolation de paroi latérale 65 peuvent être formés avant l'implantation ionique. Selon une variante, le film en Ti 5G1 représenté sur la figure 12A peut être gravé moyennant pour condition un taux de sélectivité de gravure plus important du Ti par rapport au SiO2 afin de laisser le film d'isolation de grille 51 sur la surface des régions de source/drain 5S et D. Par exemple, le film en Ti est gravé au moyen du procédé RIE qui utilise un gaz mixte constitué par du Cl4 et du BC13. Cette condition de gravure procure un taux de sélectivité de gravure du Ti d'environ 10 par rapport au SiO2. Le film en Pt 5G2 sur le film en Ti 5G1 est gravé au moyen du procédé RIE qui utilise un gaz mixte constitué par du CF4 et par de l'Ar. Selon le septième mode de réalisation, les surfaces des régions de source/drain 5S et 5D sont recouvertes des films isolants de protection 80. Il est par conséquent possible de réduire le courant de fuite entre la région de source/drain 5S ou 5D et le film ferroélectrique 70. La figure 15 est une vue en coupe d'une cellule de mémoire d'un dispositif de mémoire ferroélectrique selon le huitième mode de réalisation. Selon le sixième mode de réalisation représenté sur la figure 12D, le film ferroélectrique 70 qui constitue le premier condensateur 6 et le film ferroélectrique 70 qui constitue le second condensateur 7 sont formés en utilisant un unique film mince continu. Selon le huitième mode de réalisation, des films ferroélectriques séparés 70 sont utilisés pour les premier et second condensateurs 6 et 7. Les autres structures sont similaires à celles du sixième mode de réalisation représenté sur la figure 12D. La séparation des films ferroélectriques 70 peut être réalisée en conformant le film en Pt 74 et le film en Ti 73 du sixième mode de réalisation représenté sur la figure 12D et en gravant ensuite le film ferroélectrique 70 en utilisant le même motif de réserve. Une gorge 70a formée par la séparation des films ferroélectriques 70 est enterrée avec un film isolant intercouche 76. Une constante diélectrique du film isolant intercouche 76 est inférieure à celle du film ferroélectrique 70. Par conséquent, des lignes de force électriques entre le film en IrO2 73 et l'électrode de grille 5G peuvent être générées de façon préférentielle suivant une direction de profondeur du film ferroélectrique 70. Les propriétés des premier et second condensateurs 6 et 7 peuvent par conséquent être améliorées. Les figures 16A à 16D sont des vues en coupe d'une cellule de mémoire illustrant un procédé de fabrication d'un dispositif de mémoire ferroélectrique selon le neuvième mode de réalisation. Le substrat représenté sur la figure 16A peut être formé au moyen de processuspratiquement similaires aux processus de formation du substrat représenté sur la figure 12B du sixième mode de réalisation. Cependant, selon le neuvième mode de réalisation, les films d'isolation de paroi latérale 65 représentés sur la figure 12B ne sont pas formés. Comme représenté sur la figure 16B, la surface d'un film ferroélectrique 70 est planarisée par l'intermédiaire d'un polissage chimico-mécanique (CMP). Lorsque la surface supérieure d'un film en Pt 5G est exposée, le polissage CMP est arrêté. Un film en SiO2 85 d'une épaisseur de 200 nm est déposé au moyen du procédé CVD au- dessus de la totalité de la surface du substrat. Comme représenté sur la figure 16C, des trous de contact 86S et 86D sont formés afin d'exposer des aires de surface partielles des régions de source/drain 5S et 5D. La gravure du film en SiO2 85 et du film ferroélectrique 70 est réalisée au moyen du procédé RIE en utilisant un gaz mixte constitué par du CF4 et par de l'Ar. Un film ferroélectrique 70b est laissé entre une première paroi latérale de l'électrode de grille 5G et le trou de contact 86S et un film ferroélectrique 70a est laissé entre l'autre paroi latérale de l'électrode de grille 5G et le trou de contact 86D. Comme représenté sur la figure 16D, une électrode de drain 75 est formée, laquelle est remplie dans le trou de contact 86D et est connectée à la région de drain 5D. Une ligne de mot WL est formée, laquelle est remplie dans le trou de contact 86S et est connectée à la région de source 5S. L'électrode de drain 75 et la ligne de mot WL sont formées au moyen d'un procédé similaire au procédé de formation de I'électrode de drain 75 et de la ligne de mot WL comme représenté sur la figure 12D. * Selon le neuvième mode de réalisation représenté sur la figure 16D, un film ferroélectrique n'est pas formé sur la surface supérieure de l'électrode de grille 5G mais les films ferroélectriques 70a et 70b sont formés seulement sur les parois latérales de l'électrode de grille 5G. Le premier condensateur 6 est formé de manière à inclure le film ferroélectrique 70b sur la paroi latérale et le second condensateur 7 est formé de manière à inclure le film ferroélectrique 70a sur la paroi latérale. Puisque la surface supérieure de l'électrode de grille 5G n'est pas utilisée en tant que condensateur, la longueur de grille peut être rendue courte et une intégration élevée est possible. Les figures 17A et 17B sont des vues en coupe d'une cellule de mémoire illustrant un procédé de fabrication d'un dispositif de mémoire ferroélectrique selon une modification du neuvième mode de réalisation. Le substrat représenté sur la figure 16A est obtenu au moyen des processus similaires à ceux utilisés par le neuvième mode de réalisation. Le film ferroélectrique 70 est gravé de façon anisotrope afin de le laisser seulement sur les parois latérales de l'électrode de grille 5G. Cette gravure anisotrope est réalisée par exemple au moyen du procédé RIE qui utilise un gaz mixte constitué par du CF4 et par de l'Ar. La figure 17A représente le substrat après la gravure anisotrope. Les films ferroélectriques 70c et 70d sont laissés sur les parois latérales de l'électrode de grille 5G et les surfaces de la région de source 5S et de la région de drain 5D sont exposées. Comme représenté sur la figure 17B, une électrode de drain connectée à la région de drain 5D et une ligne de mot WL connectée à la région de source 5S sont formées. L'électrode de drain 75 et la ligne de mot WL sont formées au moyen d'un procédé similaire au procédé de formation de l'électrode de drain 75 et de la ligne de mot WL comme représenté sur la figure 12D. De façon similaire au neuvième mode de réalisation, également selon la modification du neuvième mode de réalisation, le premier condensateur 6 est formé de manière à inclure le film ferroélectrique d sur la paroi latérale de l'électrode de grille 5G et le second condensateur 7 est formé de manière à inclure le film ferroélectrique d. Puisque la surface supérieure de l'électrode de grille 5G n'est pas utilisée en tant que condensateur, la longueur de grille peut être rendue courte et une intégration élevée est possible. Sur chaque dessin utilisé pour décrire les septième à neuvième modes de réalisation, une cellule de mémoire est disposée dans une région active. Deux cellules de mémoire peuvent être disposées dans une région active comme selon le premier mode de réalisation représenté sur les figures 4A à 4D. La figure 18 est une vue en coupe d'un dispositif de mémoire ferroélectrique dans lequel deux cellules de mémoire du sixième mode de réalisation sont disposées dans une région active. La structure d'une cellule de mémoire est la même que celle représentée sur la figure 12D. Une région de drain 5D disposée dans une zone centrale de la figure 18 est partagée par deux cellules de mémoire. La région de drain 5D est connectée à une électrode d'interconnexion de bit 77 qui est un empilement constitué par un film en IrO2 73 et par un film en Pt 74. Cette électrode d'interconnexion de ligne de bit 77 forme le second condensateur 7 en association avec les électrodes de grille 5G des MISFET sur les deux côtés afférents. Une ligne de bit BL est formée sur un film isolant intercouche 76. La ligne de bit BL est connectée électriquement à l'électrode d'interconnexion de ligne de bit 77 via un trou de contact qui est formé au travers du film isolant intercouche 76. Puis, par report aux figures 19A à 19E ainsi qu'à la figure 20, le dixième mode de réalisation sera décrit. Les processus de formation du substrat représentés sur la figure 19A sont les mêmes que les processus généraux de formation d'un MISFET. Sur la surface d'un substrat en silicium de type p 90, une aire de cellule de mémoire et une aire de circuit périphérique sont définies. Dans une couche de surface de l'aire de cellule de mémoire, un puits de type p 91 est formé et dans une couche de surface de l'aire de circuit périphérique, un puits de type n 92 et un puits de type p 93 sont formés. Un film d'oxyde de champ 94 formé sur la surface du substrat en silicium 90 définit des régions actives des puits. Dans le puits de type P 91, un MISFET à canal n 96 est formé, dans le puits de type n 92, un MISFET à canal p 97 est formé et dans le puits de type p 93, un MISFET à canal n 98 est formé. Chacun des films d'isolation de grille 961, 971 et 981 des MISFET est un film en SiO2 présentant une épaisseur de 7 nm. Chacune des électrodes de grille 96G, 97G et 98G est un film en polysilicium de type n+ présentant une épaisseur de 180 nm. Sur les parois latérales de chaque électrode de grille 96G, 97G, 98G, des films d'isolation de paroi latérale sont formés. Comme représenté sur la figure 19B, un film en SiO2 100 est formé au-dessus de la totalité de la surface du substrat en silicium 90 selon une épaisseur de 200 nm. Par exemple, le film en SiO2 100 est formé au moyen d'un procédé CVD qui utilise du SiH4 et de 1'O2. Comme représenté sur la figure 19C, la surface du film en SiO2 est planarisée par l'intermédiaire d'un polissage chimico- mécanique (CMP). Le polissage CMP est arrêté lorsque les surfaces des électrodes de grille 96G, 97G et 98G réalisées en polysilicium sont exposées. Sur la surface planarisée du film en SiO2 100, un film en IrO2 d'une épaisseur de 50 nm et un film en Pt d'une épaisseur de 175 nm sont empilés. Ces deux couches sont conformées afin de laisser une électrode de condensateur inférieure 102 qui recouvre la surface supérieure de l'électrode de grille 96G. La forme de l'électrode de condensateur inférieure 102 peut être identique à celle de l'électrode de grille ou peut être plus importante que la forme de l'électrode de grille 96G, comme il sera décrit ultérieurement par report à la figure 20. Comme représenté sur la figure 19D, un film en SBT est formé sur le film en SiO2 selon une épaisseur de 200 nm. Le film en SBT est formé au moyen d'un procédé similaire au procédé de formation du film ferroélectrique 70 du sixième mode de réalisation décrit en relation avec la figure 12B. Le film en SBT dans l'aire de circuit périphérique est ôté afin de laisser un film ferroélectrique 103 réalisé en SBT dans l'aire de cellule de mémoire. Le film ferroélectrique 103 recouvre l'électrode de condensateur inférieure 102. Si le film en SBT est formé au moyen d'un procédé sol-gel, sa surface est susceptible de devenir irrégulière. Par conséquent, I'épaisseur du film ferroélectrique 103 sur l'électrode de condensateur inférieure 102 devient plus mince que dans l'autre aire. Comme représenté sur la figure 19E, des trous de contact sont formés au travers du film ferroélectrique 103 et du film en SiO2 100 afin d'exposer les surfaces des régions de source et de drain du MISFET 96. Par exemple, la gravure du film ferroélectrique 103 est réalisée au moyen du procédé RIE en utilisant un gaz mixte constitué par du CF4 et de l'Ar et la gravure du film en SiO2 100 est réalisée au moyen du procédé RIE en utilisant un gaz mixte constitué par du CF4 et du H2. Un film en IrO2 d'une épaisseur de 50 nm et un film en Pt d'une épaisseur de 100 nm sont empilés sur la surface supérieure du substrat. Ces deux couches sont conformées afin de laisser une ligne de mot WL et une électrode d'interconnexion de ligne de bit 107. La ligne de mot WL est connectée à la région de source 96S du MISFET 96 via un trou de contact 105 et l'électrode d'interconnexion de ligne de bit 107 est connectée à la région de drain 96D du MISFET 96 via un trou de contact 105. La ligne de mot WL et l'électrode de condensateur inférieure 102 forment le premier condensateur ferroélectrique et l'électrode d'interconnexion de ligne de bit 107 et l'électrode de condensateur inférieure forment le second condensateur ferroélectrique. Selon le dixième mode de réalisation, I'électrode de grille du MISFET 96 dans l'aire de cellule de mémoire est réalisée en polysilicium de façon similaire aux électrodes de grille des MISFET 97 et 98 dans l'aire de circuit périphérique. Par conséquent, le MISFET dans l'aire de cellule de mémoire peut être formé en même temps que le MISFET dans l'aire de circuit périphérique est formé. La figure 20 est une vue en plan d'une cellule de mémoire du dispositif de mémoire ferroélectrique selon le dixième mode de réalisation. La vue en coupe prise selon une ligne en traits mixtes A21- A21 de la figure 20 correspond à la vue en coupe du MIFSET 96 représenté sur la figure 19E. L'électrode de grille 96G recouvre l'aire active 110 à l'exception de ses zones d'extrémités droite et gauche, tel que vu sur la figure 20. En gros, une demi-aire gauche de l'électrode de condensateur inférieure 102 tel que vu sur la figure 20 est recouverte de l'électrode d'interconnexion de ligne de bit 107 et la demi-aire droite est recouverte de la ligne de mot WL. L'électrode d'interconnexion de ligne de bit 107 est connectée à la région de drain 96D via un trou de contact et la ligne de mot WL est connectée à la région de source 96S via l'autre trou de contact 105. Selon le dixième mode de réalisation, l'électrode de grille 96G et l'électrode de condensateur inférieure 102 sont conformées au moyen de processus de conformation différents. Par conséquent, leurs formes peuvent être déterminées indépendamment l'une de l'autre. Comme représenté sur la figure 20, puisque l'électrode de condensateur inférieure 102 est rendue plus importante que l'électrode de grille 96G, la valeur de capacité électrostatique du condensateur ferroélectrique peut être rendue importante. Selon le dixième mode de réalisation, bien que l'électrode de condensateur inférieure 102 soit constituée par deux couches formées par le film en IrO2 et par le film en Pt, d'autres structures peuvent également être utilisées. Par exemple, la couche en IrO2 peut être remplacée par une couche en TiN ou une structure d'empilement constituée par une couche en Ti et par une couche en TiN empilées selon cet ordre peut être utilisée. La couche en Ti fonctionne en tant que couche d'adhérence et la couche en TiN fonctionne en tant que couche d'empêchement de diffusion. La couche en Pt peut être remplacée par une couche en Ir. Selon le dixième mode de réalisation, deux cellules de mémoire adjacentes peuvent être formées dans une seule région active et la région de drain peut être partagée par deux MISFET, de façon similaire à la modification du sixième mode de réalisation représentée sur la figure 18. La ligne de bit peut être directement connectée à la région de drain, comme représenté sur la figure 4D. La présente invention a été décrite en connexion avec les modes de réalisation préférés. L'invention n'est pas limitée seulement aux modes de réalisation présentés ci-avant. Il apparaîtra que diverses modifications, diverses améliorations, diverses combinaisons et similaire peuvent être apportées par l'homme de l'art. REVENDICATIONS 1. Dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend: un transistor à effet de champ (5) incluant une région de source (16), une région de drain (17) et une électrode de grille (14); un premier condensateur ferroélectrique (6) connecté entre la région de source et l'électrode de grille; et un second condensateur ferroélectrique (7) connecté entre la région de drain et l'électrode de grille. 2. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce que l'électrode de grille (14) est essentiellement constituée en polysilicium et le dispositif de mémoire ferroélectrique comprend en outre une électrode de condensateur inférieure réalisée en Pt ou en Ir et disposée sur l'électrode de grille (14), ladite électrode de condensateur inférieure étant l'une de deux électrodes de chacun desdits premier et second condensateurs ferroélectriques (6, 7). 3. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce que: des films ferroélectriques desdits premier et second condensateurs ferroélectriques (6, 7) recouvrent l'électrode de grille (14); et une électrode dudit premier condensateur ferroélectrique (6) connectée à la région de source (16) et une électrode dudit second condensateur ferroélectrique (7) connectée à la région de drain (17) sont disposées de manière à chevaucher l'électrode de grille (14) tel que vu suivant une direction normale à une surface de substrat. 4. Dispositif de mémoire ferroélectrique selon la revendication 3, caractérisé en ce que les films ferroélectriques desdits premier et second condensateurs ferroélectriques (6, 7) sont constitués par un film mince continu. 5. Dispositif de mémoire ferroélectrique selon la revendication 3, caractérisé en ce que: les films ferroélectriques desdits premier et second condensateurs ferroélectriques (6, 7) sont formés sur une surface de I'électrode de grille (14) et sont espacés d'une certaine distance suivant une direction dans le plan des films ferroélectriques; et le dispositif de mémoire ferroélectrique comprend en outre un élément de noyage réalisé en un matériau isolant présentant une constante diélectrique inférieure à une constante diélectrique des films ferroélectriques desdits premier et second condensateurs ferroélectriques (6, 7), ledit élément de noyage étant formé sur l'électrode de grille (14) et noyant un espace entre les films ferroélectriques desdits premier et second condensateurs ferroélectriques. 6. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce qu'une valeur de capacité électrostatique dudit premier condensateur ferroélectrique (6) est de façon générale égale à une valeur de capacité électrostatique dudit second condensateur ferroélectrique (7). 7. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce qu'une électrode dudit premier condensateur ferroélectrique (6) connectée à la région de source (16) s'étend suivant une première direction dans une surface de substrat et constitue un premier câblage. 8. Dispositif de mémoire ferroélectrique selon la revendication 7, caractérisé en ce qu'une électrode dudit second condensateur ferroélectrique (7) connectée à la région de drain (17) s'étend suivant une seconde direction dans une surface de substrat et constitue un second câblage, la seconde direction intersectant la première direction, et ledit dispositif de mémoire ferroélectrique comprend en outre un film isolant intercouche (20) qui isole le premier câblage du second câblage au niveau d'un point d'intersection des premier et second câblages. 9. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce qu'il comprend: un premier film isolant de protection (80) qui recouvre une surface de la région de source (16) à l'exception d'une aire de surface en contact avec ledit premier condensateur ferroélectrique (6); et un second film isolant de protection (80) qui recouvre une surface de la région de drain (17) à l'exception d'une aire de surface en contact avec ledit second condensateur ferroélectrique (7). 10. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce qu'il comprend en outre des films d'isolation de paroi latérale (65) constitués par un matériau isolant et recouvrant des parois latérales de l'électrode de grille (14). 11. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce qu'une électrode dudit premier condensateur ferroélectrique (6) connectée à la région de source (16) et une électrode dudit second condensateur ferroélectrique (7) connectée à la région de drain (17) font face à des parois latérales de l'électrode de grille (14) via des films ferroélectriques desdits premier et second condensateurs ferroélectriques (6, 7) et ne sont pas disposées sur une surface supérieure de l'électrode de grille. 12. Dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend: une pluralité de premiers câblages (WL) s'étendant suivant une première direction sur une surface d'un substrat (11); une pluralité de seconds câblages (BL) s'étendant suivant une seconde direction sur la surface du substrat, la seconde direction intersectant la première direction; un film isolant intercouche (20; 76) pour isoler électriquement lesdits premiers et seconds câblages au niveau de chaque point de croisement entre lesdits premiers et seconds câblages (WL, BL); et une pluralité de cellules de mémoire (3) dont chacune est disposée au niveau de chaque point de croisement entre lesdits premiers et seconds câblages (WL, BL), chacune desdites cellules de mémoire comprenant un transistor à effet de champ (5), un premier condensateur ferroélectrique (6) et un second condensateur ferroélectrique (7), chaque transistor à effet de champ incluant une région de source (5S), une région de drain (5D) et une électrode de grille (5G), le premier condensateur ferroélectrique (6) étant connecté entre la région de source et l'électrode de grille du transistor à effet de champ d'une cellule de mémoire correspondante, le second condensateur ferroélectrique (7) étant connecté entre la région de drain et l'électrode de grille du transistor à effet de champ de la cellule de mémoire correspondante, la région de source (5S) étant connectée à un premier câblage (WL) correspondant et la région de drain (5D) étant connectée à un second câblage (BL) correspondant. 13. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce qu'il comprend en outre: un premier circuit de commande (2) connecté auxdits premiers câblages (WL) pour appliquer sélectivement un premier signal d'écriture sur l'un de ladite pluralité de premiers câblages; un second circuit de commande (1) connecté auxdits seconds câblages (BL) pour appliquer sélectivement un second signal d'écriture sur l'un de ladite pluralité de seconds câblages, ledit second circuit de commande appliquant le second signal d'écriture de telle sorte qu'une polarisation résiduelle dans un sens spécifique survienne dans des films ferroélectriques des premier et second condensateurs ferroélectriques (6, 7) d'une cellule de mémoire au niveau d'un point de croisement entre le premier câblage (WL) qui reçoit en application le premier signal d'écriture et le second câblage (BL) qui reçoit en application le second signal d'écriture et de telle sorte qu'un sens de polarisation des films ferroélectriques des premier et second condensateurs ferroélectriques des autres cellules de mémoire ne soit pas modifié. 14. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce qu'il comprend en outre un élément de commutation (54) pour sélectionner soit un état conducteur, soit un état non conducteur en réponse à un signal appliqué de façon externe, ledit élément de commutation connectant la région de source (5S) de chaque cellule de mémoire (3) et un premier câblage (BL) correspondant ou la région de drain (5D) de la cellule de mémoire (3) et un second câblage (BL) correspondant. 15. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce que les régions de drain (5D) de cellules de mémoire (3) adjacentes suivant la seconde direction sont utilisées en commun. 16. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce qu'une électrode du premier condensateur ferroélectrique (6) connectée à la région de source (5S) et ledit premier câblage (WL) sont formés au moyen d'une même couche de câblage. 17. Dispositif de mémoire ferroélectrique selon la revendication 16, caractérisé en ce qu'une électrode du second condensateur ferroélectrique (7) connectée à la région de drain (5D) et ledit second câblage (BL) sont formés au moyen d'une même couche de câblage. 18. Dispositif de mémoire ferroélectrique selon la revendication 16, caractérisé en ce que: I'électrode du second condensateur ferroélectrique (7) connectée à la région de drain (5D) et ledit premier câblage (WL) sont formés au moyen d'une même couche de câblage; et ledit second câblage (BL) est connecté à une électrode du second condensateur ferroélectrique (7) d'une cellule de mémoire (3) correspondante connectée à la région de drain (5D), via un trou de contact (86D) formé dans ledit film isolant intercouche (76). 19. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce qu'il comprend en outre: des troisièmes et quatrièmes câblages (DWL, RL) formés au- dessus du substrat; une cellule fictive (4) dont une borne est connectée audit troisième câblage (DWL) et dont l'autre borne est connectée audit quatrième câblage (RL); et un circuit de comparateur (9) pour comparer un courant qui circule au travers dudit second câblage (BL) à un courant qui circule au travers dudit quatrième câblage (RL). 20. Dispositif de mémoire ferroélectrique selon la revendication 19, caractérisé en ce que ladite cellule fictive (4) comprend: un transistor à effet de champ fictif dont une région de source est connectée audit troisième câblage (DWL) et dont une région de drain est connectée audit quatrième câblage (RL); un troisième condensateur ferroélectrique connecté entre une électrode de grille et la région de source du transistor à effet de champ fictif; et un quatrième condensateur ferroélectrique connecté entre l'électrode de grille et la région de drain du transistor à effet de champ fictif. 21. Dispositif de mémoire ferroélectrique selon la revendication 20, caractérisé en ce qu'une valeur de résistance du transistor à effet de champ fictif dans un état conducteur est supérieure à une valeur de résistance du transistor à effet de champ de ladite cellule de mémoire dans l'état conducteur.