Brevet FR2773417A1 — publié le 19990709

Domaine de l'invention La présente invention concerne un contact dans un dispositif à semiconducteur ainsi qu'un procédé permettant de le former, et plus particulièrement un contact auto-aligné ainsi qu'un procédé permettant de le former. Arrière-plan de l'invention Récemment, compte tenu de l'avancée de la technique des semiconducteurs, on a observé que des règles de dessin orientées vers des dimensions plus petites des dispositifs semiconducteurs tels que les DRAM ou mémoires vives dynamiques de 1 gigabits se sont développées jusqu'au point o une marge d'alignement peut difficilement être assurée lors de l'alignement d'un plot de contact avec une couche semiconductrice ou une couche d'interconnexion au- dessous du plot de contact. Dans les DRAM de 1 gigabits qui présentent une règle de dessin avec un pas de 0,45 pm ou moins, l'espace de ligne autorisé maximum est très petit et la dimension des contacts doit être de 0,15 pm ou moins, et par conséquent, la formation d'un contact de ligne de bit ou d'un contact pour un noeud de stockage en utilisant le procédé de contact direct classique n'est pas aussi aisée qu'il paraît. Par conséquent, pour des dispositifs semiconducteurs dont la dimension est inférieure à un quart de micromètre, on utilise un procédé de fabrication qui permet de former le plot de contact par auto-alignement avec une couche semiconductrice ou une couche d'interconnexion au- dessous du plot de contact. L'avantage du contact auto-aligné (ci-après appelé "CAA") réside dans le fait que la marge de désalignement peut être augmentée pendant l'étape de photolithographie et que la résistance de contact peut être réduite. Pour cette raison, I'accent a été placé sur la technique CAA dans l'art. Cependant, du fait que la dimension de motif devient de plus en plus petite, un court-circuit peut éventuellement se produire entre le trou de contact et la ligne de grille. Les trous de contact d'un dispositif à densité d'intégration élevée tel qu'un dispositif de mémoire en viennent à présenter inévitablement un rapport d'aspect élevé, c'est-à- dire une aire plus petite par comparaison avec la profondeur. Par conséquent, un phénomène d'arrêt de gravure se produit pendant I'étape de formation des trous de contact. Afin de résoudre les problèmes mentionnés ci-avant, un procédé qui utilise un plot de contact a été proposé. Ci-après, le procédé classique permettant de former un trou de contact en utilisant le plot CAA sera décrit par report à la figure 1 ainsi qu'à la figure 2. La figure 1 est une vue en plan de dessus qui représente une structure de plot CAA conformément au procédé classique et les figures 2A et 2B sont des schémas qui représentent les étapes de processus de la formation du plot CAA, lesquelles figures sont des vues en coupe transversale prises selon une ligne A-A' de la figure 1. Tout d'abord, par report à la figure 2A, une région d'isolation de dispositif 3 est formée au-dessus d'un substrat semiconducteur 1 afin de définir des régions active 2 et inactive. La région d'isolation de dispositif 3 peut être formée au moyen de n'importe quel procédé approprié bien connu de l'art, par exemple un procédé d'isolation par tranchée peu profonde (STI) et un procédé d'oxydation locale de silicium (LOCOS). Une couche d'oxyde de grille (non représentée) est formée au moyen d'un procédé classique, c'est-à-dire au moyen d'un procédé d'oxydation thermique, et une couche conductrice d'électrode de grille et une couche d'isolation de masque de grille sont empilées au-dessus de la couche d'oxyde de grille selon cet ordre. La couche conductrice d'électrode de grille est constituée de façon générale en empilant du polysilicium et du siliciure de tungstène et la couche d'isolation de masque de grille est constituée par une couche en nitrure de silicium (SiN) ou par une couche en oxynitrure de silicium (SiON) qui présente un certain rapport de sélectivité de gravure par rapport à une couche diélectrique intercouche suivante 6. La photolithographie bien connue de l'art est mise en oeuvre sur la couche conductrice d'électrode et sur la couche de masque de grille afin d'ainsi former une structure d'électrode de grille 4, c'est-à-dire une couche de masque de grille 4b et une électrode de grille 4a. Des ions d'impureté faible concentration sont implantés dans la région active 2 du substrat semiconducteur 1 de chaque côté de la structure d'électrode de grille 4 de manière à former une région de source/drain faible concentration pour une structure LDD (à drain légèrement dopé). Un espaceur de grille 5 est formé sur des parois latérales de la structure d'électrode de grille 4. L'espaceur de grille 5 présente également un certain rapport de sélectivité de gravure par rapport à la couche diélectrique intercouche suivante 6 et il est formé de façon générale par une couche en nitrure de silicium ou en oxynitrure de silicium. Ensuite, des ions d'impureté haute concentration sont implantés dans la région active 2 du substrat semiconducteur 1 sur les deux côtés de l'espaceur de grille 5 de manière à former une région de source/drain haute concentration, d'o ainsi la formation d'un transistor présentant la structure LDD. La couche diélectrique intercouche 6 est déposée au-dessus du substrat semiconducteur 1 et un motif de photoréserve (non représenté) pour un contact auto-aligné est déposé au-dessus de la couche diélectrique intercouche 6. Le film isolant intercouche 6 est gravé en utilisant le motif de photoréserve en tant que masque pour ainsi former des trous de contact 7a et 7b. Par report à la figure 2B, le motif de photoréserve est ôté et les trous de contact 7a et 7b sont remplis d'une couche de matériau conducteur tel que du polysilicium. La couche de polysilicium est ensuite planarisée au moyen d'un procédé tel qu'un polissage chimique et mécanique (CMP) ou qu'une gravure partielle aplanissante afin d'ainsi former des plots de contact auto-alignés 8a et 8b, c'est-à- dire qu'un plot de contact de ligne de bit 8b et un plot de contact de noeud de stockage 8a sont respectivement formés. Dans un dispositif haute densité qui présente une règle de dessin d'un pas de 0,45 pm ou moins, il peut être très difficile de réaliser la photolithographie de manière à former les trous de contact 7a et 7b qui doivent être isolés électriquement horizontalement par la couche diélectrique intercouche 6 présentant une dimension de largeur très étroite "W" représentée sur la figure 2A. Selon un tel procédé classique permettant de former le plot CAA, le motif de contact auto-aligné est du type cercle ou du type ellipse, comme représenté sur la figure 1, c'est-à-dire que le motif de photoréserve comporte une ouverture telle que le type cercle ou le type ellipse. Par conséquent, lorsque la dimension de motif du dispositif devient plus petite, c'est-à-dire lorsque le rapport d'aspect du trou de contact devient élevé, l'aire qui doit être gravée est réduite et la profondeur du trou de contact augmente. En tant que résultat, pendant I'étape de gravure du film d'isolation intercouche, la vitesse de gravure devient réduite et le sous-produit de réaction ne peut pas se diffuser hors du trou de contact dans un cas sévère de telle sorte que la vitesse de gravure est significativement réduite et que la gravure est arrêtée, c'est-à-dire qu'un phénomène d'arrêt de gravure se produit. Afin de résoudre le phénomène d'arrêt de gravure, la gravure doit être réalisée sous la condition selon laquelle la formation du sous- produit tel qu'un polymère est atténuée/supprimée et le temps de gravure doit être augmenté. Cependant, dans le cas d'une telle condition de gravure, la couche de masque de grille et l'espaceur de grille en paroi latérale sont gravés pendant l'étape de gravure, ce qui aboutit à un court-circuit entre le plot CAA et la grille. Dans le but de résoudre les problèmes mentionnés ci-avant, Y. Kohyama et suivants ont proposé un procédé permettant de former un plot CAA qui utilise le motif de contact qui fusionne un trou de contact de noeud de stockage et un trou de contact de ligne de bit dans l'article intitulé "A Fully Printable, Self-aligned and Planarised Stacked Capacitor DRAM Cell Technology for 1 Gbit DRAM and Beyond", symp, on VLSI tech, digest of technical papers, pp. 17-18, 1997. Selon la présente invention, le motif CAA de grille (qui indique une zone de réserve) est le même que la zone active et il est décalé d'un demi-pas suivant la direction de grille. Par conséquent, la zone de motif de photoréserve est si petite que la formation de polymère est très faible pendant l'étape de formation du trou de contact. En tant que résultat, le rapport de sélectivité de gravure du film d'isolation intercouche par rapport à la couche en nitrure de l'espaceur de grille et par rapport à la couche de masque de grille devient faible. Ceci est dû au fait que la formation de polymère est proportionnelle à l'aire du motif de photoréserve et que le rapport de sélectivité de gravure augmente avec la formation de polymère. Résumé de l'invention La présente invention propose un procédé amélioré permettant de former un contact auto-aligné dans un substrat semiconducteur. Une caractéristique clé de l'invention est constituée par la formation d'un masque de contact auto-aligné qui met à nu une région active et une partie d'une région inactive au travers d'une ouverture en forme de T. Par conséquent, un objet de la présente invention consiste à proposer un contact auto-aligné et un procédé pour sa formation qui empêchent le phénomène d'arrêt de gravure. Un autre objet de l'invention consiste à proposer un contact auto-aligné totalement imprimable. Encore un autre objet de l'invention consiste à proposer un procédé permettant de former un contact auto-aligné qui présente un bon rapport de sélectivité de gravure pendant l'étape de gravure du contact auto-aligné. D'autres aspects, d'autres objets et les plusieurs avantages de la présente invention apparaîtront à l'homme de l'art au vu d'une lecture de la description et des revendications annexées qui suivent. Afin d'atteindre ces avantages ainsi que d'autres et conformément au but de la présente invention, le procédé permettant de former le contact auto-aligné dans un dispositif à semiconducteur inclut la formation d'un empilement de grille de telle sorte que les grilles soient espacées les unes des autres au-dessus d'un semiconducteur. L'empilement de grille est constitué par une électrode de grille, par un masque de grille constitué par une couche en nitrure formé dessus et par un espaceur de grille en paroi latérale constitué par une couche en nitrure. Comme il est bien connu, une couche d'oxyde de grille a été formée entre l'électrode de grille et le substrat semiconducteur, et une région active et une région inactive sont définies par une couche d'oxyde de champ au-dessus du substrat semiconducteur. Une couche d'arrêt de gravure vis-à-vis d'une gravure de CAA est formée dans un espace entre les empilements de grille et au-dessus de l'empilement de grille jusqu'à une épaisseur d'environ A. La couche d'arrêt de gravure est réalisée en un matériau isolant tel qu'une couche en nitrure qui présente un rapport de sélectivité de gravure vis-à-vis d'une couche diélectrique intercouche constituée par une couche d'oxyde. La couche diélectrique intercouche est formée au- dessus de la couche d'arrêt de gravure jusqu'à une épaisseur d'environ 3000 A à environ 9000 A afin de recouvrir suffisamment l'empilement de grille. La couche diélectrique intercouche est ensuite planarisée afin d'augmenter une marge de processus de photolithographie. Selon une variante, le processus de planarisation est réalisé vers le bas jusqu'à une surface supérieure de l'empilement de grille puis une autre couche diélectrique intercouche est formée au-dessus de la structure résultante selon une épaisseur prédéterminée. La séquence de processus suivante est critique pour la présente invention. Un motif de masque constitué de préférence par une couche de photoréserve est formé au-dessus de la couche diélectrique intercouche plane de manière à mettre à nu une région active et une partie d'une région inactive, et le motif de masque comporte une région d'ouverture en forme de T. C'est-à-dire que le motif de masque met à nu une région de contact de ligne de bit et une région de contact de noeud de stockage au travers d'une ouverture. Par conséquent, le phénomène d'arrêt de gravure rencontré selon le procédé de l'art antérieur peut être évité puisque la région d'ouverture obtenue au moyen du motif de masque est relativement importante. Par ailleurs, la région d'ouverture est relativement petite par comparaison avec celle de Y. Kohyama et suivants de telle sorte que la sélectivité de gravure pour le contact auto-aligné est bonne. La couche diélectrique intercouche et la couche d'arrêt de gravure sont gravées en utilisant le motif de masque pour ainsi former une ouverture de contact auto-aligné qui met à nu une surface supérieure du substrat semiconducteur entre des empilements de grille. Après que le motif de masque est ôté au moyen d'un procédé classique, une couche conductrice de préférence constituée par une couche en polysilicium est formée dans l'ouverture de contact auto- aligné et au-dessus de la couche diélectrique intercouche jusqu'à une épaisseur d'environ 3000 A à environ 7000 A. Une gravure de planarisation telle qu'un procédé CMP ou qu'un processus de gravure partielle d'aplanissement est réalisée sur la couche conductrice et sur la couche diélectrique intercouche jusqu'à une surface supérieure de l'empilement de grille, c'est-à-dire jusqu'à ce qu'un masque de grille constitué par une couche en nitrure soit mis à nu pour ainsi former des plots de contact, c'est-à-dire pour ainsi former respectivement un plot de contact de ligne de bit et un plot de contact de noeud de stockage. Lors de l'étape de gravure permettant de former l'ouverture de contact auto-aligné, le masque de grille peut être détérioré et par conséquent, on peut observer éventuellement la formation d'un pont en polysilicium. Par conséquent, une gravure par voie humide ou une gravure par voie sèche peut être en outre réalisée sur une surface supérieure des plots de contact de manière à ôter le pont en polysilicium et afin d'ainsi empêcher un pontage entre le plot de contact de ligne de bit et le plot de contact de noeud de stockage. La gravure par voie humide peut utiliser du SCI (un mélange de NH3, de H202 et d'eau désionisée) et la gravure par voie sèche peut utiliser un produit chimique gazeux à base de chlore. Selon un autre mode de réalisation de l'invention, le procédé inclut la formation d'un empilement de grille qui est tel que les éléments de grille sont espacés les uns des autres au-dessus d'un semiconducteur. L'empilement de grille est constitué par une électrode de grille, par un masque de grille constitué par une couche en nitrure formé dessus et par un espaceur de grille en paroi latérale constitué par une couche de nitrure. Comme il est bien connu, une couche d'oxyde de grille a été formée entre l'électrode de grille et le substrat semiconducteur, et une région active et une région inactive sont définies par une couche d'oxyde de champ au-dessus du substrat semiconducteur. Une couche d'arrêt de gravure vis-à-vis d'une gravure de CAA est formée dans un espace entre des empilements de grille et au-dessus d'un empilement de grille jusqu'à une épaisseur d'environ 100 A. La couche d'arrêt de gravure est réalisée en un matériau isolant tel qu'une couche en nitrure qui présente un certain rapport de sélectivité de gravure vis-à-vis d'une couche diélectrique intercouche suivante constituée par une couche d'oxyde. La couche diélectrique intercouche est formée au-dessus de la couche d'arrêt de gravure jusqu'à une épaisseur d'environ 3000 A à environ 9000 A de manière à recouvrir suffisamment l'empilement de grille. La couche diélectrique intercouche est ensuite planarisée afin d'augmenter la marge de processus de photolithographie. Selon une variante, le processus de planarisation est réalisé vers le bas jusqu'à une surface supérieure de I'empilement de grille puis une autre couche diélectrique intercouche est formée au-dessus de la structure résultante jusqu'à une épaisseur prédéterminée. Un motif de masque, de préférence constitué par une couche de photoréserve, est formé au-dessus de la couche diélectrique intercouche plane de manière à mettre à nu une région active et une partie d'une région inactive et le motif de masque comporte une région d'ouverture en forme de T. C'est-à-dire que le motif de masque met à nu une région de contact de ligne de bit et une région de contact de noeud de stockage au travers d'une ouverture. Par conséquent, le phénomène d'arrêt de gravure rencontré selon le procédé de l'art antérieur peut être évité puisque la région d'ouverture obtenue au moyen du motif de masque est relativement importante. Par ailleurs, la région d'ouverture est relativement petite par comparaison avec celle de Y. Kohyama et suivants de telle sorte que la sélectivité de gravure pour le contact auto-aligné est bonne. La couche diélectrique intercouche est gravée en utilisant le motif de masque jusqu'à ce que la couche d'arrêt de gravure entre les grilles d'empilement soit mise à nu. Ensuite, le motif de masque est ôté. La séquence de processus suivante est critique pour le présent procédé. Une couche de matériau constituée par une couche en nitrure est déposée audessus de la structure résultante. Le dépôt de la couche de matériau est mis en oeuvre de manière à présenter un recouvrement de marche médiocre. C'est-à-dire que la couche de matériau est déposée selon une quantité plus importante sur la couche diélectrique intercouche et sur une surface supérieure de l'empilement de grille qu'au niveau de la partie inférieure entre les empilements de grille, c'est-à-dire sur la couche d'arrêt de gravure. La couche de matériau est déposée de manière à présenter une épaisseur d'environ A à environ 1500 A et une technique PECVD (dépôt chimique en phase vapeur assisté plasma) peut être utilisée pour assurer de façon intentionnelle un recouvrement de marche médiocre. La couche de matériau est constituée afin de compenser la détérioration du masque de grille pendant l'étape de gravure de la couche d'arrêt de gravure entre les empilements de grille, ce qui minimise la marche entre les empilements de grille. Ensuite, la couche de matériau et la couche d'arrêt de gravure entre les empilements de grille sont soumises à une gravure partielle aplanissante pour ainsi former une ouverture de contact auto-aligne. Une couche conductrice de préférence constituée par une couche en polysilicium est formée dans l'ouverture de contact auto- aligné et au-dessus de la couche diélectrique intercouche jusqu'à une épaisseur d'environ 3000 A à environ 7000 A. Une gravure par planarisation telle qu'une gravure CMP ou qu'une gravure partielle aplanissante est réalisée sur la couche conductrice et sur la couche diélectrique intercouche jusqu'à ce qu'une surface supérieure de l'empilement de grille, c'est-à-dire un masque de grille de la couche en nitrure, soit mise à nu pour ainsi former des plots de contact, c'est-à- dire pour ainsi former respectivement un plot de contact de ligne de bit et un plot de contact de noeud de stockage. Lors de l'étape de gravure permettant de former l'ouverture de contact auto-aligné, le masque de grille peut être détérioré et par conséquent, une formation d'un pont en polysilicium peut être possible. Par conséquent, une gravure par voie humide ou une gravure par voie sèche peut être en outre réalisée sur une surface supérieure des plots de contact de manière à ôter le pont en polysilicium et de manière à ainsi empêcher un pontage entre le plot de contact de ligne de bit et le plot de contact de noeud de stockage. La gravure par voie humide utilise du SCI (un mélange de NH3, de H202 et d'eau désionisée) et la gravure par voie sèche peut utiliser un produit chimique gazeux à base de chlore. Selon un autre mode de réalisation de l'invention, on propose un procédé pour former un contact auto-aligné dans un dispositif à semiconducteur comportant un substrat semiconducteur, une couche d'isolation de dispositif formée sur ledit substrat semiconducteur afin de définir des régions active et inactive et un transistor formé sur lesdites régions active et inactive, ledit transistor étant formé par une électrode de grille, par un masque de grille dessus et par un espaceur de grille en paroi latérale, ledit procédé comprenant les étapes de: formation d'une couche d'arrêt de gravure au-dessus dudit substrat semiconducteur et au-dessus dudit transistor; formation d'une première couche diélectrique intercouche au-dessus de ladite couche d'arrêt de gravure; gravure planarisante de ladite première couche diélectrique intercouche jusqu'à ce qu'une surface supérieure dudit masque de grille soit mise à nu; formation d'une seconde couche diélectrique intercouche au-dessus de ladite première couche diélectrique intercouche; formation d'un motif de masque au-dessus de ladite seconde couche diélectrique intercouche de manière à mettre à nu ladite région active et une partie de ladite région inactive, ledit motif de masque comportant une région d'ouverture en forme de T; gravure séquentielle de ladite seconde couche diélectrique intercouche, de ladite première couche diélectrique intercouche et de ladite couche d'arrêt de gravure en utilisant ledit motif de masque pour ainsi former une ouverture de contact auto-aligné qui met à nu une surface supérieure dudit substrat semiconducteur; enlèvement du motif de masque; formation d'une couche conductrice dans ladite ouverture de contact auto-aligné et au-dessus de ladite seconde couche diélectrique intercouche; et planarisante de ladite couche conductrice et de ladite seconde couche diélectrique intercouche jusqu'à ce qu'une surface supérieure dudit masque de grille soit mise à nu pour ainsi former au moins deux plots de contact. Brève description des dessins L'invention peut être mieux comprise et ses objets apparaîtront plus clairement à l'homme de l'art par report aux dessins annexés parmi lesquels: la figure 1 est une vue en plan de dessus qui représente une structure de plot CAA conformément au procédé classique; les figures 2A et 2B sont des schémas qui représentent les étapes de processus de la formation du contact auto-aligné, lesquelles figures sont des vues en coupe transversale prises selon une ligne A- A' de la figure 1; les figures 3A à 3G sont des vues en plan de dessus qui représentent les étapes de processus d'un nouveau procédé permettant de former un contact auto-aligné conformément à un mode de réalisation de la présente invention; les figures 4A à 4G sont des schémas qui représentent les étapes de processus de la formation du contact auto-aligné, lesquelles figures sont des vues en coupe transversale prises respectivement selon une ligne B-B' des figures 3A à 3G; et les figures 5A à 5E sont des schémas qui représentent les étapes de processus de la formation du contact auto-aligné selon un autre mode de réalisation de la présente invention. Description détaillée des modes de réalisation préférés Le mode de réalisation préféré de la présente invention sera maintenant décrit par report aux dessins annexés, soit par report aux figures 3 à 5. Sur les figures 4A à 4G, les mêmes parties fonctionnelles que représentées sur les figures 3A à 3G sont identifiées à l'aide des mêmes index de référence. Les figures 3A à 3G sont des vues en plan de dessus qui représentent les étapes de processus d'un nouveau procédé permettant de former un contact auto-aligné conformément a un mode de réalisation de la présente invention et les figures 4A à 4G sont des schémas qui représentent les étapes de processus permettant de former le contact auto-aligné, lesquelles figures sont des vues en coupe transversale respectivement prises selon une ligne B-B' des figures 3A à 3G. Tout d'abord, par report à la figure 3A et à la figure 4A, une région d'isolation de dispositif 102, c'est-à-dire une couche d'oxyde de champ, est formée sur une région prédéterminée d'un substrat semiconducteur 100 de manière à définir une région active 101 et une région inactive. La région d'isolation de dispositif 102 peut être formée au moyen de n'importe quel procédé approprié bien connu de l'art, par exemple un procédé d'isolation par tranchée peu profonde (STI) et un procédé d'oxydation locale de silicium (LOCOS). La région active 101 est formée de manière à présenter une configuration en forme d'ellipse longitudinale telle que vue au niveau de la vue en plan de dessus. Une couche d'oxyde de grille (non représentée) est formée au moyen d'un procédé classique. Une couche conductrice d'électrode de grille et une couche d'isolation de masque de grille sont empilées au-dessus de la couche d'oxyde de grille. La couche conductrice d'électrode de grille est de façon générale formée par une couche en polysilicium ou par un empilement de couches en polysilicium ou de couches en siliciure de manière à présenter une épaisseur d'environ 2000 A. La couche de masque de grille est formée par une couche de matériau qui présente un certain rapport de sélectivité de gravure vis- à-vis de la couche diélectrique intercouche suivante 108. La couche de masque de grille est formée par une couche en nitrure de silicium (SiN) ou par une couche en oxynitrure de silicium (SiON) et elle présente une épaisseur d'environ 1000 A à environ 2000 A. La photolithographie bien connue de l'art est mise en oeuvre sur la couche conductrice d'électrode et sur la couche de masque de grille pour ainsi former une ligne de structure d'électrode de grille 104, c'est-à-dire une couche de masque de grille 104b et une électrode de grille 104a. Ici, une grille discontinue est formée de manière à comporter une partie incurvée le long d'un bord de la région active de manière à augmenter l'espace entre la grille pour ainsi augmenter la marge du processus de la gravure de contact auto-aligné et pour ainsi diminuer la zone d'ouverture sans contact. Des ions d'impureté faible concentration sont implantés dans la région active dans le substrat semiconducteur 100 sur les deux côtés de la structure d'électrode de grille 104 pour ainsi former une région source/drain faible concentration pour une structure LDD (drain légèrement dopé). Par report à la figure 3B et à la figure 4B, une couche d'isolation pour un espaceur de grille 105 est formée de manière à présenter une épaisseur d'environ 500 A à environ 1000 A et une gravure partielle aplanissante est réalisée afin de former l'espaceur de grille 105 sur les deux parois latérales de la structure d'électrode de grille 104. Ici, I'espaceur de grille 105 présente également un certain rapport de sélectivité de gravure par rapport à la couche diélectrique intercouche suivante 108 et il est formé par une couche en nitrure de silicium ou en oxynitrure de silicium. Ensuite, des ions d'impureté haute concentration sont implantés dans larégion active dans le substrat semiconducteur 100 sur les deux côtés de l'espaceur de grille 105 de manière à former une région de source/drain haute concentration pour ainsi former un transistor présentant la structure LDD. Par report à la figure 3C et à la figure 4C, une couche mince constituée par une couche d'arrêt de gravure 106 qui s'oppose à une gravure de contact auto-aligné suivante est formée au-dessus du substrat semiconducteur 100 incluant le transistor jusqu'à une épaisseur d'environ 100 A. La couche d'arrêt de gravure 106 est formée par une couche en nitrure telle qu'une couche en nitrure de silicium ou qu'une couche en oxynitrure de silicium qui présente un certain rapport de sélectivité de gravure par rapport à la couche diélectrique intercouche 108. La couche diélectrique intercouche 108 est ensuite déposée jusqu'à une épaisseur d'environ 3000 A a environ 9000 A qui suffit pour recouvrir le transistor. La couche diélectrique intercouche peut être formée par une couche d'oxyde déposée par dépôt chimique en phase vapeur (CVD) plasma haute densité (HDP) qui présente une bonne caractéristique de remplissage sans formation de vides dedans. La couche diélectrique intercouche est ensuite planarisée afin d'améliorer la marge du processus de photolithographie. Le processus de planarisation peut utiliser un polissage chimique et mécanique (CMP) ou une gravure partielle aplanissante et il est réalisé vers le bas dans la couche diélectrique intercouche 108 de manière à ce qu'elle présenter une épaisseur d'environ 500 A à environ 1000 A depuis la surface supérieure du transistor, c'est-à-dire le masque de grille 104b. Selon une variante, la planarisation peut être réalisée vers le bas dans la surface supérieure du masque de grille 104b. Dans ce cas, une autre couche diélectrique intercouche est redéposée de manière à présenter une épaisseur prédéterminée, c'est-à-dire d'environ 500 A à environ 1000 A. La séquence de processus suivante est critique pour la présente invention. Par report à la figure 4D, un motif de masque 110 de préférence constitué par une photoréserve est formé au-dessus de la couche diélectrique intercouche plane 108. Le motif de photoréserve est formé de manière à comporter une région d'ouverture en forme de T 111 qui met à nu la région active 101 et une partie de la région inactive, comme représenté sur la figure 3D. C'est-à-dire que la région d'ouverture en forme de T 111 met à nu simultanément une région de contact de ligne de bit (b) et une région de contact de noeud de stockage (a). Par conséquent, le phénomène d'arrêt de gravure rencontré dans le procédé de l'art antérieur (qui comporte une ouverture en forme de cercle ou d'ellipse comme représenté sur la figure 1) peut être évité puisque la région d'ouverture obtenue au moyen du motif de masque est relativement importante. Par ailleurs, la région d'ouverture est relativement petite par comparaison avec celle de Y. Kohyama et suivants de telle sorte que la sélectivité de la gravure pour le contact auto-aligné est bonne. Sur les figures 3E et 4E, la couche diélectrique intercouche 108 est gravée en utilisant le motif de photoréserve 110 en tant que masque. Ici, le contact auto-aligné est ouvert en gravant la couche diélectrique intercouche 108 sélectivement jusqu'à chaque élément pris parmi le masque de grille 104, I'espaceur de grille en paroi latérale et la couche d'arrêt de gravure 106. Puis la couche d'arrêt de gravure 106 entre les transistors est ôtée pour ainsi former une ouverture de contact auto-aligné 111 a qui met à nu le substrat semiconducteur 100 entre les transistors, c'est-à-dire la région de contact de ligne de bit (b) et la région de contact de noeud de stockage (a). Après enlèvement du motif de photoréserve 110, une couche conductrice 112 telle que pour un plot de contact auto-aligné telle qu'une couche en polysilicium est déposée dans l'ouverture de contact auto-aligné 111a et au-dessus de la couche diélectrique intercouche 108. La couche conductrice 112 est formée de manière a présenter une épaisseur d'environ 3000 A à environ 7000 A. Le processus de planarisation tel que le processus CMP ou que le processus de gravure partielle aplanissante est réalisé jusqu'à ce qu'une surface supérieure de la couche diélectrique intercouche 108 soit mise à nu, comme représenté sur les figures 3F et 4F. Dans le cas du procédé CMP, une pâte abrasive est utilisée pour la gravure de la couche en polysilicium. Pour finir, la couche diélectrique intercouche 108 et la couche en polysilicium 112 sont planarisées au moyen du procédé CMP et le plot de contact de ligne de bit auto-aligné 112b et le plot de contact de noeud de stockage 112a sont formés, comme représenté sur les figures 3G et 4G. Le processus CMP utilise une pâte abrasive pour la gravure de la couche d'oxyde. Lors de l'étape de gravure permettant la formation de l'ouverture de contact auto-aligné 11 la, le masque de grille 104b peut être détérioré et par conséquent, une formation de pont en polysilicium est possible. Par conséquent, une gravure par voie humide ou une gravure par voie sèche peut être en outre réalisée sur une surface supérieure des plots de contact 112a et 112b de manière à ôter le pont en polysilicium et à ainsi empêcher un pontage entre le plot de contact de ligne de bit 112b et le plot de contact de noeud de stockage 112a. La gravure par voie humide peut utiliser du SCI (un mélange de NH3, de H202 et d'eau désionisée) et la gravure par voie sèche peut utiliser un produit chimique gazeux à base de chlore. Dans la pratique, si l'étape de formation de l'ouverture de contact auto-aligné est réalisée tout de suite après que le processus de planarisation est réalisé vers le bas dans la surface supérieure du masque de grille, environ 500 A à environ 900 A du masque de grille sont gravés et ainsi, une marche entre les transistors est générée. Ceci rend difficile d'ôter le pont en polysilicium pendant l'étape de la gravure par voie humide ou par voie sèche des plots de contact. Cependant, comme décrit ci-avant, selon la présente invention, le processus de planarisation est réalisé de telle sorte que la couche diélectrique intercouche 108 présente une épaisseur d'environ 500 A à environ 1000 A depuis la surface supérieure du masque de grille 104b. Si le processus de planarisation est réalisé vers le bas dans la surface supérieure du masque de grille 104b, une autre couche diélectrique intercouche est formée dessus jusqu'à une épaisseur d'environ 500 A à environ 1000 A. Par conséquent, conformément à la présente invention, seulement une faible quantité du masque de grille 104b d'environ 200 A est gravée pendant l'étape de formation de l'ouverture de contact auto- aligné 11 la. Par conséquent, la bonne caractéristique des plots de contact sans le pont en polysilicium peut être obtenue. Les figures 5A à 5E sont des schémas qui représentent les étapes de processus de formation du contact auto-aligné selon un autre mode de réalisation de la présente invention. Par report à la figure 5A, une région d'isolation de dispositif 202, c'est-à-dire une couche d'oxyde de champ, est formée sur la région prédéterminée d'un substrat semiconducteur 200 afin de définir une région active 201 et une région inactive. La région d'isolation de dispositif 202 peut être formée à l'aide de n'importe quel procédé approprié bien connu de l'art, par exemple un procédé d'isolation par tranchée peu profonde (STI) et un procédé d'oxydation locale de silicium (LOCOS). La région active 201 est formée de manière à présenter une configuration en forme d'ellipse longitudinale telle que vue depuis la vue en plan de dessus. Une couche d'oxyde de grille (non représentée) est formée au moyen d'un procédé classique. Une couche conductrice d'électrode de grille et une couche d'isolation de masque de grille sont empilées au-dessus de la couche d'oxyde de grille. La couche conductrice d'électrode de grille est de façon générale formée par une couche en polysilicium ou elle est formée par empilement de couches en polysilicium et en siliciure de manière à présenter une épaisseur d'environ 2000 A. La couche de masque de grille est formée par une couche de matériau qui présente un certain rapport de sélectivité de gravure vis-à-vis d'une couche diélectrique intercouche suivante 208. La couche de masque de grille est formée par une couche en nitrure de silicium (SiN) ou par une couche en oxynitrure de silicium (SiON) et elle présente une épaisseur d'environ 1000 A à environ 2000 A. La photolithographie bien connue de l'art est mise en oeuvre sur la couche conductrice d'électrode et sur la couche de masque de grille afin d'ainsi former une ligne de structure d'électrode de grille 204, c'est-à- dire une couche de masque de grille 104b et une électrode de grille 204a. Ici, une grille discontinue est formée de manière à comporter une partie incurvée le long d'un bord de la région active de manière à augmenter l'espace entre la grille pour ainsi augmenter la marge du processus de gravure de contact auto-aligné et diminuer la zone d'ouverture sans contact. Des ions d'impureté faible concentration sont implantés dans la région active dans le substrat semiconducteur 200 sur les deux côtés de la structure d'électrode de grille 104 pour ainsi former une région de source/drain faible concentration pour une structure LDD (drain légèrement dopé). Une couche isolante pour un espaceur de grille 205 est formée de manière à présenter une épaisseur d'environ 500 A à environ 1000 A et est soumise à une gravure partielle aplanissante afin de former l'espaceur de grille 205 sur les deux parois latérales de la structure d'électrode de grille 104. Ici, l'espaceur de grille 205 présente également un certain rapport de sélectivité de gravure vis-à-vis de la couche diélectrique intercouche suivante 208 et il est formé par des couches en nitrure de silicium et en oxynitrure de silicium. Ensuite, des ions d'impureté haute concentration sont implantés dans la région active dans le substrat semiconducteur sur les deux côtés de l'espaceur de grille 205 de manière à former une région de source/drain haute concentration pour ainsi former un transistor présentant la structure LDD. Une couche mince constituée par une couche d'arrêt de gravure 206 vis-àvis d'une gravure de contact auto-aligné suivante est formée au-dessus du substrat semiconducteur 200 incluant le transistor jusqu'à une épaisseur d'environ 100 A. La couche d'arrêt de gravure 206 est formée par une couche en nitrure telle qu'une couche en nitrure de silicium ou qu'une couche en oxynitrure de silicium qui présente un certain rapport de sélectivité de gravure vis-à-vis de la couche diélectrique intercouche 208. La couche diélectrique intercouche 208 est ensuite déposée jusqu'à une épaisseur d'environ 3000 A à environ 9000 A qui suffit pour recouvrir le transistor. La couche diélectrique intercouche peut être formée par une couche d'oxyde déposée par dépôt chimique en phase vapeur (CVD) plasma haute densité (HDP) qui présente une bonne caractéristique de remplissage sans formation de vides dedans. La couche diélectrique intercouche 208 est ensuite planarisée afin d'améliorer la marge de processus de photolithographie. Le processus de planarisation peut utiliser un procédé CMP (polissage chimique et mécanique) ou un procédé de gravure partielle aplanissante et il est réalisé vers le bas dans la couche diélectrique intercouche 108 de manière à ce qu'elle présente une épaisseur d'environ 500 A à environ 1000 A depuis la surface supérieure du transistor, c'est-à-dire le masque de grille 204b. Selon une variante, la planarisation peut être réalisée vers le bas dans la surface supérieure du masque de grille 204b. Dans ce cas, une autre couche diélectrique intercouche est redéposée de manière à présenter une épaisseur prédéterminée, c'est-à-dire environ 500 A à 1000 A. Par report à la figure 5B, un motif de masque 210 de préférence constitué par une photoréserve est formé au-dessus de la couche diélectrique intercouche plane 208. Le motif de photoréserve 210 est formé de manière à comporter une région d'ouverture en forme de T 211 qui met à nu la région active 201 et une partie de la région inactive, comme représenté sur la figure 4D. C'est-à-dire que la région d'ouverture en forme de T 211 met à nu simultanément une région de contact de ligne de bit et une région de contact de noeud de stockage. Par conséquent, le phénomène d'arrêt de gravure rencontré dans le procédé de l'art antérieur (qui comporte une ouverture en forme de cercle ou d'ellipse comme représenté sur la figure 1) peut être évité puisque la région d'ouverture obtenue au moyen du motif de masque est relativement importante. Par ailleurs, la région d'ouverture est relativement petite par comparaison avec celle de Y. Kohyama et suivants de telle sorte que la sélectivité de la gravure pour un contact auto-aligné est bonne. Par report à la figure 5C, la couche diélectrique intercouche 208 est gravée en utilisant le motif de photoréserve 210 en tant que masque pour ainsi former une ouverture de contact auto-aligné 211 la. Le contact auto-aligné est ouvert en gravant la couche diélectrique intercouche 208 sélectivement jusqu'à chaque élément pris parmi le masque de grille 204b, l'espaceur de grille en paroi latérale 205 et la couche d'arrêt de gravure 206. Pendant cette étape de gravure de contact auto-aligné, la surface supérieure du transistor, c'est-à-dire le masque de grille 104b, peut être gravée du fait de la marche entre la surface supérieure du transistor et la partie inférieure adjacente au transistor. Par conséquent, la couche isolante est gravée sur la partie supérieure du transistor selon une quantité plus importante qu'au niveau de la partie inférieure adjacente au transistor. Ceci peut conduire à une différence en termes de hauteur du transistor et ceci rend difficile de réaliser une planarisation d'une couche conductrice suivante. Pour cette raison, une couche de matériau 220 afin de compenser la détérioration du masque de grille 104b est déposée au- dessus de la structure résultante comme représenté sur la figure 5D. Par conséquent, la couche de masque de compensation 220 doit être déposée sur une partie supérieure du transistor et de la couche diélectrique intercouche 208 selon une quantité plus importante qu'au niveau d'un espace inférieur adjacent au transistor. Dans ce but, la couche en nitrure de silicium ou la couche en oxynitrure de silicium peut être déposée au moyen d'un dépôt chimique en phase vapeur assisté plasma. Le masque de compensation 220 est déposé de manière à présenter une épaisseur d'environ 200 A à environ 1500 A. Ensuite, comme représenté sur la figure 5E, la couche d'arrêt de gravure 206 et la couche de masque de compensation 220 sont ôtées au moyen d'un processus de gravure partielle aplanissante pour ainsi mettre à nu une région de contact de ligne de bit et une région de contact de noeud de stockage entre les transistors. Les séquences de processus qui suivent sont les mêmes que dans le cas du premier mode de réalisation représenté sur les figures 4F et 4G. C'est-à-dire qu'une couche conductrice (non représentée) tel que pour un plot de contact auto-aligné telle qu'une couche en polysilicium est déposée dans l'ouverture de contact auto- aligné 211a et au-dessus de la couche diélectrique intercouche 208. La couche conductrice est formée de manière à présenter une épaisseur d'environ 3000 A à environ 7000 A. Le processus de planarisation tel que le procédé CMP ou que le procédé de gravure partielle aplanissante est réalisé jusqu'à ce qu'une surface supérieure de la couche diélectrique intercouche 208 soit mise à nu. Dans le cas du procédé CMP, une pâte abrasive est utilisée pour une gravure de la couche en polysilicium. Pour finir, la couche diélectrique intercouche 208 et la couche en polysilicium sont planarisées au moyen du procédé CMP et le plot de contact de ligne de bit auto-aligné et le plot de contact de noeud de stockage auto-aligné sont formés. Le procédé CMP utilise une pâte abrasive pour une gravure de la couche d'oxyde. Comme on peut le comprendre au vu de l'explication, selon la présente invention, une région de contact de ligne de bit et une région de contact de noeud de stockage sont simultanément mises à nu en utilisant un motif de couche de photoréserve qui comporte une région d'ouverture en forme de T. Par conséquent, le phénomène d'arrêt de gravure peut être évité et la sélectivité de gravure de la couche diélectrique intercouche vis-à-vis du masque de grille et de l'espaceur de grille peut être améliorée. En outre, les plots de contact auto-aligné totalement imprimables sont formés selon une fiabilité élevée. Bien que la présente invention ait été plus particulièrement présentée et décrite par référence à ses modes de réalisation préférés, il est bien entendu par l'homme de l'art que diverses variantes au niveau de la forme et des détails peuvent être apportées sans que l'on s'écarte ni de l'esprit ni du cadre de la présente invention. REVENDICATIONS 1. Procédé pour former un contact auto-aligné dans un dispositif à semiconducteur comportant un substrat semiconducteur (100), une couche d'isolation de dispositif (102) formée sur ledit substrat semiconducteur afin de définir des régions active (101) et inactive et un transistor formé sur lesdites régions active et inactive, ledit transistor étant formé par une électrode de grille (104a), par un masque de grille (104b) dessus et par un espaceur de grille en paroi latérale (105), ledit procédé étant caractérisé en ce qu'il comprend les étapes de: formation d'une couche d'arrêt de gravure (106) au-dessus dudit substrat semiconducteur et au-dessus dudit transistor; formation d'une couche diélectrique intercouche (108) au- dessus de ladite couche d'arrêt de gravure, ladite couche diélectrique intercouche comportant une surface supérieure plane; formation d'un motif de masque (110) au-dessus de ladite couche diélectrique intercouche de manière à mettre à nu ladite région active et une partie de ladite région inactive, ledit motif de masque comportant une région d'ouverture (111) en forme de T; gravure séquentielle de ladite couche diélectrique intercouche et de ladite couche d'arrêt de gravure en utilisant ledit motif de masque pour ainsi former une ouverture de contact auto-aligné (11 a) qui met à nu une surface supérieure dudit substrat semiconducteur; enlèvement dudit motif de masque; formation d'une couche conductrice (112) dans ladite ouverture de contact auto- aligné et au-dessus de ladite couche diélectrique intercouche; et gravure planarisante de ladite couche conductrice (112a) et de ladite couche diélectrique intercouche (108) jusqu'à ce qu'une surface supérieure dudit masque de grille (104b) soit mise à nu pour ainsi former au moins deux plots de contact. 2. Procédé selon la revendication 1, caractérisé en ce que chaque élément pris parmi ledit masque de grille (104b), ledit espaceur de grille en paroi latérale (105) et ladite couche d'arrêt de gravure (106) est réalisé en un matériau isolant présentant un certain rapport de sélectivité de gravure vis-à-vis de ladite couche diélectrique intercouche (108). 3. Procédé selon la revendication 2, caractérisé en ce que ledit matériau isolant est constitué par un matériau choisi parmi le groupe comprenant SiN et SiON. 4. Procédé selon la revendication 1 ou 2, caractérisé en ce que ledit masque de grille (104b) présente une épaisseur dans la plage d'environ 1000 A à environ 2000 A, ledit espaceur de grille en paroi latérale présente une épaisseur dans la plage d'environ 500 A à environ 1000 A et ladite couche d'arrêt de gravure présente une épaisseur d'environ 100 A. 5. Procédé selon la revendication 1, caractérisé en ce que chaque élément pris parmi ledit masque de grille (104b), ledit espaceur de grille en paroi latérale (105) et ladite couche d'arrêt de gravure (106) joue le rôle de couche d'arrêt de gravure pendant ladite étape de gravure de la couche diélectrique intercouche. 6. Procédé selon la revendication 1, caractérisé en ce que ladite couche diélectrique intercouche (108) présente une épaisseur dans la plage d'environ 3000 A à environ 9000 A et ladite couche conductrice présente une épaisseur dans la plage d'environ 3000 A à environ 7000 A. 7. Procédé selon la revendication 1, caractérisé en ce que ladite région d'ouverture (111) en forme de T est une région de contact fusionnée incluant au moins deux régions de contact. 8. Procédé selon la revendication 1, caractérisé en ce que ladite étape de gravure planarisante est réalisée au moyen d'un processus choisi parmi le groupe comprenant un processus CMP, un processus de gravure partielle aplanissante et une combinaison de ceux-ci. 9. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre la gravure, après ladite étape de gravure planarisante, d'une partie de surface supérieure desdits plots de contact (112a). 10. Procédé selon la revendication 9, caractérisé en ce que ladite étape de gravure d'une partie de surface supérieure desdits plots de contact est réalisée au moyen d'un processus choisi parmi le groupe comprenant un processus de gravure par voie humide et un processus de gravure par voie sèche de manière à ôter un pont conducteur entre lesdits plots de contact. 11. Procédé pour former un contact auto-aligné dans un dispositif à semiconducteur comportant un substrat semiconducteur (100), une couche d'isolation de dispositif (102) formée sur ledit substrat semiconducteur afin de définir des régions active et inactive et un transistor formé sur lesdites régions active et inactive, ledit transistor étant formé par une électrode de grille (104a), par un masque de grille (104b) dessus et par un espaceur de grille en paroi latérale (105), ledit procédé étant caractérisé en ce qu'il comprend les étapes de: formation d'une couche d'arrêt de gravure (106) au-dessus dudit substrat semiconducteur et au-dessus dudit transistor; formation d'une première couche diélectrique intercouche (108) au-dessus de ladite couche d'arrêt de gravure; gravure planarisante de ladite première couche diélectrique intercouche jusqu'à ce qu'une surface supérieure dudit masque de grille soit mise à nu; formation d'une seconde couche diélectrique intercouche au- dessus de ladite première couche diélectrique intercouche; formation d'un motif de masque (110) au-dessus de ladite seconde couche diélectrique intercouche de manière à mettre à nu ladite région active et une partie de ladite région inactive, ledit motif de masque comportant une région d'ouverture en forme de T; gravure séquentielle de ladite seconde couche diélectrique intercouche, de ladite première couche diélectrique intercouche et de ladite couche d'arrêt de gravure en utilisant ledit motif de masque pour ainsi former une ouverture de contact auto-aligné (111) qui met à nu une surface supérieure dudit substrat semiconducteur; enlèvement du motif de masque (110); formation d'une couche conductrice (112) dans ladite ouverture de contact auto-aligné et au-dessus de ladite seconde couche diélectrique intercouche; et gravure planarisante de ladite couche conductrice (112) et de ladite seconde couche diélectrique intercouche jusqu'à ce qu'une surface supérieure dudit masque de grille soit mise à nu pour ainsi former au moins deux plots de contact. 12. Procédé selon la revendication 11, caractérisé en ce qu'il comprend en outre la gravure, après ladite étape de gravure planarisante de ladite couche conductrice (112) et de ladite seconde couche diélectrique intercouche, d'une partie de surface supérieure desdits plots de contact. 13. Procédé selon la revendication 12, caractérisé en ce que ladite étape de gravure d'une partie de surface supérieure desdits plots de contact est réalisée au moyen d'un processus choisi parmi le groupe comprenant un processus de gravure par voie humide et un processus de gravure par voie sèche de manière a ôter un pont conducteur entre lesdits plots de contact. 14. Procédé pour former un contact auto-aligné dans un dispositif à semiconducteur comportant un substrat semiconducteur (100), une pluralité de structures conductrices formées sur ledit substrat semiconducteur et une couche de recouvrement recouvrant chacune desdites structures conductrices, ledit procédé étant caractérisé en ce qu'il comprend les étapes de: formation d'une couche diélectrique intercouche (108) au- dessus dudit substrat semiconducteur et au-dessus desdites structures conductrices, ladite couche diélectrique intercouche présentant une surface supérieure plane; formation d'un motif de masque (110) au-dessus de ladite couche diélectrique intercouche, ledit motif de masque comportant une région d'ouverture incluant au moins deux régions de contact; gravure de ladite couche diélectrique intercouche (108) en utilisant ledit motif de masque pour ainsi former une ouverture de contact auto-aligné qui met à nu une surface supérieure dudit substrat semiconducteur; enlèvement dudit motif de masque; formation d'une couche conductrice (112) dans ladite ouverture de contact auto-aligné et audessus de ladite couche diélectrique intercouche; et gravure planarisante de ladite couche conductrice (112) et de ladite couche diélectrique intercouche (108) jusqu'à ce qu'une surface supérieure de ladite couche de recouvrement soit mise à nu pour ainsi former au moins deux plots de contact. 15. Procédé selon la revendication 14, caractérisé en ce qu'il comprend en outre la gravure, après ladite étape de gravure planarisante de ladite couche conductrice et de ladite couche diélectrique intercouche, d'une partie de surface supérieure desdits plots de contact. 16. Procédé selon la revendication 15, caractérisé en ce que ladite étape de gravure d'une partie de surface supérieure desdits plots de contact est réalisée au moyen d'un processus choisi parmi le groupe comprenant un processus de gravure par voie humide et un processus de gravure par voie sèche de manière à ôter un pont conducteur entre lesdits plots de contact. 17. Procédé pour former un contact auto-aligné dans un dispositif à semiconducteur comportant un substrat semiconducteur (200), une couche d'isolation de dispositif (202) formée sur ledit substrat semiconducteur afin de définir des régions active et inactive et un transistor formé sur lesdites régions active et inactive, ledit transistor étant formé par une électrode de grille (204a), par un masque de grille (204b) dessus et par un espaceur de grille en paroi latérale (205), ledit procédé étant caractérisé en ce qu'il comprend les étapes de: formation d'une couche d'arrêt de gravure (206) au-dessus dudit substrat semiconducteur et au-dessus dudit transistor; formation d'une couche diélectrique intercouche (208) au- dessus de ladite couche d'arrêt de gravure, ladite couche diélectrique intercouche présentant une surface supérieure plane; formation d'un motif de masque (210) au-dessus de ladite couche diélectrique intercouche de manière à mettre à nu ladite région active et une partie de ladite région inactive, ledit motif de masque comportant une région d'ouverture en forme de T; gravure de ladite couche diélectrique intercouche en utilisant ledit motif de masque jusqu'à ce qu'une surface supérieure de ladite couche d'arrêt de gravure entre ledit transistor et des transistors adjacents soit mise à nu; enlèvement dudit motif de masque; formation d'une couche de masque de compensation (220) au- dessus dudit transistor et au-dessus de ladite couche diélectrique intercouche, ladite couche de masque de compensation étant déposée sur une partie supérieure dudit transistor et de ladite couche diélectrique intercouche selon une quantité plus importante qu'au niveau d'un espace inférieur adjacent audit transistor; et gravure de ladite couche de masque de compensation (220) et de ladite couche d'arrêt de gravure (206) jusqu'à ce qu'une surface supérieure dudit substrat semiconducteur adjacente audit transistor soit mise à nu pour ainsi former une ouverture de contact auto-aligné. 18. Procédé selon la revendication 17, caractérisé en ce que chaque élément pris parmi ledit masque de grille, ledit espaceur de grille en paroi latérale et ladite couche d'arrêt de gravure est réalisé en un matériau isolant présentant un certain rapport de sélectivité de gravure vis-à-vis de ladite couche diélectrique intercouche. 19. Procédé selon la revendication 18, caractérisé en ce que ledit matériau isolant est constitué par un matériau choisi parmi le groupe comprenant SiN et SION. 20. Procédé selon la revendication 17, caractérisé en ce que chaque élément pris parmi ledit masque de grille, ledit espaceur de grille et ladite couche d'arrêt de gravure joue le rôle d'une couche d'arrêt de gravure pendant ladite étape de gravure de ladite couche diélectrique intercouche. 21. Procédé selon la revendication 17, caractérisé en ce que ladite région d'ouverture en forme de T est une région de contact fusionnée incluant au moins deux régions de contact. 22. Procédé selon la revendication 17, caractérisé en ce que ladite couche de masque de compensation est constituée par un matériau choisi parmi le groupe comprenant SiN et SiON. 23. Procédé selon la revendication 17, caractérisé en ce que ladite couche de masque de compensation est produite au moyen d'un procédé de dépôt qui est tel que ladite couche de masque de compensation présente un recouvrement de marche médiocre, ledit procédé de dépôt comprenant un procédé PECVD. 24. Procédé selon la revendication 17, caractérisé en ce que ladite couche de masque de compensation est formée de manière à présenter une épaisseur dans la plage d'environ 200 A à environ 1500 A. 25. Procédé selon la revendication 17, caractérisé en ce qu'il comprend en outre la formation, après ladite étape de gravure de la couche de masque de compensation et de ladite couche d'arrêt de gravure, d'une couche conductrice dans ladite ouverture de contact auto-aligné et au-dessus de ladite couche diélectrique intercouche; et la gravure planarisante de ladite couche conductrice et de ladite couche d'isolation intercouche jusqu'à ce qu'une surface supérieure de ladite couche de masque de compensation soit mise à nu, pour ainsi former au moins deux plots de contact.