Brevet FR2784229A1 — publié le 20000407

La présente invention concerne un plot de contact d'un dispositif à semiconducteur ainsi qu'un procédé permettant de le former, et, plus particulièrement, un plot de contact autoaligné et son procédé de formation. Les progrès apparus dans la technique de fabrication des semi- conducteurs ont introduit l'ère des mémoires vives dynamiques (DRAM) à capacité de l'ordre du gigabit. Récemment, avec les progrès de la technique des semiconducteurs, une tendance à aller vers des largeurs de trait plus petites pour des dispositifs à semiconducteur tels que des DRAM à capacité de l'ordre du gigabit, a conduit au fait que l'on pouvait difficilement assurer la marge d'alignement lors de l'alignement d'un plot de contact avec une couche semiconductrice ou une couche d'interconnexion se trouvant au-dessous du plot de contact. Par conséquent, pour une DRAM à capacité de l'ordre du gigabit ayant une dimension critique inférieure à 0,18 prm, ou moins, on emploie un processus de fabrication qui permet de former le plot de contact par autoalignement avec une couche semiconductrice ou une couche d'interconnexion se trouvant au-dessous du plot de contact. L'avantage de la technique du contact autoaligné (appelé ci-après "SAC") est que l'on peut augmenter la marge de désalignement du processus photographique et diminuer la résistance de contact. Pour cette raison, une attention particulière a été portée à la technique du SAC. La figure 1 est une vue en section droite montrant un substrat semi- conducteur qui possède une pluralité d'électrodes de grille et de plots de contact formés selon une technique SAC classique. La configuration schématiquement représentée sur la figure 1 a été formée par les opérations suivantes. Sur un substrat semiconducteur 1, on forme une région 3 d'isolation de dispositif afin de définir des régions actives et inactives. On peut former la région d'isolation de dispositif 3 par tout procédé connu approprié, par exemple isolation par tranchée peu profonde ou oxydation locale du silicium. On forme une couche d'oxyde de grille (non représentée) par un procédé classique, par exemple un procédé d'oxydation thermique. On place en stratification sur la couche d'oxyde de grille, dans cet ordre, une couche conductrice 4a d'électrode de grille et une couche isolante 4b d'encapuchonnage de grille. La couche 4b d'encapuchonnage de grille présente une certaine sélectivité de gravure par rapport à une pellicule isolante intercouche 6 ultérieure. On effectue une opération photolithographique bien connue pour former un motif de grille 4. En utilisant le motif de grille 4 comme masque, on implante dans la région active du substrat semiconducteur 1 des ions d'impureté avec une faible concentration. On forme un élément 5 d'écartement de grille sur les parois latérales du motif de grille 4 par le processus consistant à déposer une couche de nitrure de silicium et à lui appliquer une gravure en retrait. L'élément d'écartement de grille 5 possède une certaine sélectivité de gravure par rapport à la pellicule isolante intercouche 6 ultérieure. Ensuite, en utilisant le motif de grille 4 et l'élément d'écartement de grille 5, on implante dans la région active du substrat semiconducteur 1 des ions d'impureté à forte concentration. On dépose sur le substrat semiconducteur 1 résultant une pellicule à isolation intercouche 6. Sur la pellicule isolante intercouche 6, on dépose un motif d'agent photosensible, ou photorésist, (non représenté). En utilisant ce motif de photorésist, on grave la pellicule isolante intercouche 6 exposée afin de former une pluralité de trous de contact 7a et 7b. Le motif de photorésist possède des ouvertures à configuration circulaire ou elliptique. Après enlèvement du motif de photorésist, on remplit les trous de contact 7a et 7b au moyen d'une matière conductrice, par exemple du silicium polycristallin. On rend plane (ce qu'on appellera "planariser") la couche de silicium polycristallin, par exemple par polissage chimico- mécanique (CMP) ou par gravure en retrait, de façon à former une pluralité de plots de contact 8a et 8b, c'est-à-dire un plot de contact 8b de ligne de bit et des plots de contact 8a de nceud de stockage. Pendant la gravure de la couche isolante intercouche en vue de la formation du SAC, la possibilité existe que survienne un phénomène d'arrêt de gravure (ce qui signifie que les sous-produits de la gravure ne peuvent pas facilement diffuser hors de l'ouverture du SAC, si bien que la vitesse de gravure du SAC peut ralentir de façon importante) en raison du rapport dimensionnel (rapport hauteur/largeur) élevé de l'ouverture du SAC. Pour résoudre ce problème d'arrêt de gravure, il faut effectuer la gravure dans des conditions o la formation du sous-produit de gravure, par exemple un polymère, soit supprimée et il faut augmenter le temps de gravure. Toutefois, dans le cas de telles conditions de gravure, la couche d'encapuchonnage de grille et l'élément d'écartement de grille sont gravés pendant l'opération de gravure, ce qui entraîne l'apparition de courts- circuits entre les plots des SAC et les électrodes de grille. La présente invention a été réalisée en vue de résoudre le problème cidessus indiqué, et c'est donc un but de l'invention de proposer un procédé permettant de former un SAC fiable dans un dispositif à semiconducteur sans que les éléments d'écartement de grille soient attaqués, et en empêchant ainsi l'établissement d'un pont entre l'électrode de grille et le plot du SAC ultérieurement formé. Selon l'invention, on forme l'ouverture du SAC en même temps que les éléments d'écartement de grille. Plus spécialement, après la formation du motif de grille empilé sur lequel se trouvent l'électrode de grille et la couche d'encapuchonnage, on dépose une couche isolante associée aux éléments d'écartement de grille. Sur la couche isolante, on dépose une couche isolante intercouche. La couche isolante intercouche présente une certaine sélectivité de gravure par rapport à la couche d'encapuchonnage et à la couche isolante. Par exemple, la couche isolante intercouche est faite d'une couche d'oxyde tandis que la couche d'encapuchonnage et la couche isolante sont faites d'une couche de nitrure. On ouvre les SAC dans la couche isolante intercouche en même temps qu'on forme les éléments d'écartement de grille. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elles s'appuient sur les dessins annexés, parmi lesquels: la figure 1 est une vue en section droite montrant un SAC selon le procédé classique; et les figures 2 à 6 sont des schémas illustrant le déroulement d'un procédé nouveau de formation de plots de contact autoalignés, selon l'invention. L'invention concerne un procédé permettant de former un contact autoaligné, qui peut empêcher que la couche d'encapuchonnage de grille et l'élément d'écartement formant une paroi latérale ne soient attaqués et peut empêcher le phénomène d'arrêt de gravure. Les éléments d'écartement, formant des parois latérales, des grilles sont formés en même temps que la gravure de la couche d'isolation intercouche visant à la formation des ouvertures des SAC. La figure 2 est une vue en section droite illustrant une région de groupement de cellules d'un substrat semiconducteur possédant une pluralité de structures de grille empilées et une couche isolante. Des régions actives 101 et inactives sont définies dans et sur le substrat semiconducteur 100 par une couche 102 d'isolation de dispositif. La couche d'isolation de dispositif est formée par une technique d'oxydation locale de silicium (LOCOS) ou par une technique d'isolation par tranchée. La région active 101 possède une configuration elliptique longue. Les structures de grille empilées 104 sont classiquement formées sur le substrat semi- conducteur 100. La structure de grille empilée 104 comporte une couche d'oxyde de grille (non représentée), une électrode de grille 104a et une couche 104b d'encapuchonnage de grille. La couche d'oxyde de grille est formée classiquement et présente une épaisseur d'environ 5 à 10 nm (50 à 100 ). On dépose la couche conductrice de grille relative à l'électrode de grille 104a et, sur celle-ci, on dépose la couche d'encapuchonnage de grille 104b. Par exemple, la couche conductrice de grille est faite de silicium polycristallin et d'une couche de siliciure de tungstène, et chacune présente une épaisseur d'environ 100 nm (1 000 ). Au lieu du siliciure de tungstène, on peut utiliser également un autre siliciure métallique. On choisit la matière de la couche d'encapuchonnage de grille 104b de façon qu'elle ait une sélectivité de gravure par rapport à une couche isolante intercouche 108 ultérieure, composée d'une couche d'oxyde. La couche d'encapuchonnage de grille 104b est formée de façon à présenter une épaisseur comprise dans l'intervalle d'environ à 200 nm (1 000 à 2 000 ). Dans ce mode de réalisation, la couche 104b est faite d'une double couche comprenant une couche de nitrure de silicium d'environ nm (1 500 ) et d'une couche d'oxyde d'environ 50 nm (500 ). On applique un tracé de motif à la couche conductrice de grille et à la couche d'encapuchonnage de grille de façon à former la structure d'électrode de grille 104. Plus particulièrement, on dépose par centrifugation une couche d'agent photosensible, ou photorésist, sur la couche d'encapuchonnage de grille et on lui applique un tracé de motif ayant la configuration voulue par exposition et développement. En utilisant ce motif de couche de photorésist, on grave la couche d'encapuchonnage de grille de façon à former le motif d'encapuchonnage de grille 104b, on grave la couche conductrice de grille de façon à former l'électrode de grille 104a, si bien qu'on forme la structure de grille empilée 104. En utilisant la structure de grille empilée 104 comme masque, on implante des ions d'impureté à faible concentration dans la région active 101 du substrat semiconducteur 100. On dépose une couche isolante 106 associée aux éléments d'écartement de grille sur le substrat semiconducteur 100, y compris la structure de grille empilée 104. La couche isolante 106 est faite d'une matière qui présente une certaine sélectivité de gravure par rapport à la couche isolante intercouche 106 ultérieure. Par exemple, on forme la couche isolante 106 de façon qu'elle ait une épaisseur d'environ 30 à 100 nm (300 à 1 000 ). De préférence on choisit une couche de nitrure de silicium, et celle-ci possède une épaisseur d'environ 50 nm (500 À). Bien que ceci ne soit pas représenté sur les dessins, on expose des régions de coeur et périphériques au moyen d'un motif de photorésist. En utilisant ce motif de photorésist, on grave en retrait la couche isolante 106 afin de former les éléments d'écartement de grille dans les régions de coeur et périphériques. La couche isolante 106 recouverte par le motif de photorésist dans la région du groupe de cellules n'est pas gravée en retrait et sert de couche d'arrêt de gravure pour la gravure ultérieure des SAC. Ensuite, en utilisant le motif de photorésist et les éléments d'écartement comme masque, on implante des ions d'impureté à forte concentration dans le substrat semiconducteur 100. On se reporte maintenant à la figure 3. On dépose une couche isolante intercouche 108, de façon à remplir les espaces présents entre les structures de grille empilées, sous une épaisseur comprise dans l'intervalle d'environ 300 à 900 nm (3 000 à 9 000 À). De préférence, la couche isolante intercouche 108 est faite d'une couche d'oxyde ayant de bonnes caractéristiques de remplissage d'intervalle et elle présente une épaisseur d'environ 500 nm (5 000 ). On applique sur la couche isolante intercouche 108 un processus de planarisation et on en grave partiellement l'épaisseur afin de laisser environ 100 nm (1 000 À) (voir la référence "t" de la figure 3) sur la surface supérieure de la couche d'encapuchonnage de grille 104b. On forme un motif de photorésist 110 sur la couche isolante intercouche 108 planarisée de façon à exposer une partie voulue 111 de celle-ci, qui est aligné sur la région des SAC. Comme on peut le voir sur la figure 3, la région d'ouverture 111 qui est limitée par le motif de photorésist 110 est alignée sur les trois régions de contact, deux régions de contact de noeud de stockage et une région de contact de ligne de bit. La partie d'ouverture 111 possède une configuration en "T" qui comprend la région active 101 et une partie de région inactive, selon une vue en plan de dessus. Sinon, la région d'ouverture délimitée par le motif de photorésist peut n'être alignée que sur une seule région de contact. Puisque la configuration en "T" expose simultanément la région de contact de ligne de bit et la région de contact de noeud de stockage, elle offre une large fenêtre de traitement pour la gravure des SAC. Par conséquent, le phénomène d'arrêt de gravure rencontré dans le procédé classique peut être évité. Y. Kohyama et al., ont proposé un procédé permettant de former un plot SAC, qui utilise le motif de contact fusionnant le contact de noeud de stockage et le contact de ligne de bit, dans un article intitulé "A Fully Printable, Self-aligned and Planarized Stacked Capacitor DRAM Cell Technology for lGbit DRAM and Beyond", Symp. on VLSI Tech., Résumés des articles techniques, p. 17-18, 1997. Toutefois, dans ce document, le motif de SAC de grille (qui indique une aire de résist) est identique à l'aire active et est décalé d'un demi-pas dans la direction de la grille. Par conséquent, l'aire du motif de photorésist est si petite qu'une faible quantité de polymère est produite pendant la gravure des SAC. De ce fait, la pellicule isolante intercouche et la couche de nitrure de l'élément d'écartement de grille et de la couche d'encapuchonnage de grille présentent, l'une par rapport à l'autre, une médiocre sélectivité de gravure. C'est parce que la formation de polymère est proportionnelle à l'aire du motif de photorésist. Au contraire, selon l'invention, les aires occupées par le motif de photorésist sont plus grandes que celles suggérées par Y. Kohyama et al., si bien que la sélectivité de gravure entre la couche de nitrure et la couche d'oxyde est améliorée. En utilisant le motif de photorésist 110 comme masque, on grave la couche isolante intercouche 108 et la couche isolante 106 de façon à former des ouvertures de SAC 11 la en même temps qu'on forme les éléments d'écartement de grille 106a. Plus spécialement, la couche isolante intercouche 108 est gravée sélectivement par rapport à la couche isolante 106 (laquelle sert d'élément d'arrêt de gravure). Après cela, on grave en retrait la couche isolante 106 afin de former, simultanément, les ouvertures des SAC 11 a et les éléments d'écartement de grille 106a. L'attaque des éléments d'écartement de grille 106a, que l'on rencontre dans le procédé classique, ne se produit pas, par nature, dans l'invention. Après la formation des ouvertures de SAC 111a, on effectue une implantation d'ions d'impureté sur le substrat semiconducteur exposé, à l'extérieur de la grille empilée comportant les éléments d'écartement, afin de réduire la résistance de contact. Après enlèvement du motif de photorésist 110, on dépose une couche conductrice, par exemple en silicium polycristallin, 112 sur la couche isolante intercouche 108 afin de remplir les ouvertures des SAC 11 la. Par exemple, on dépose du silicium polycristallin jusqu'à une épaisseur d'environ 300 à 700 nm (3 000 à 7 000 À). Après cela, on applique un processus de planarisation pour enlever la couche de silicium polycristallin se trouvant sur la couche isolante intercouche tout en laissant la couche de silicium polycristallin dans les ouvertures des SAC, comme on peut le voir sur la figure 5. Le processus de planarisation peut être un polissage chimico-mécanique (CMP) ou une gravure en retrait. Le CMP utilise une pâte classique pour silicium polycristallin. On se reporte maintenant à la figure 6. On grave simultanément la couche isolante intercouche 108 et la couche de silicium polycristallin 112, par un processus de planarisation, jusqu'à exposer la surface supérieure de la couche d'encapuchonnage de grille 104b, si bien qu'on isole électriquement chacun des plots de contact 1 1 2a et 112b. Le processus de planarisation peut être un polissage chimico-mécanique qui utilise une pâte classique pour oxyde. Si la région d'ouverture 111 n'expose qu'une seule région de contact, à savoir ou bien un noeud de stockage ou bien une ligne de bit, le processus de planarisation ci-dessus mentionné visant à réaliser une isolation électrique n'est pas nécessaire. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du procédé dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Procédé de formation d'un contact autoaligné (112a, 112b) dans un dispositif à semiconducteur, caractérisé en ce qu'il comprend les opérations suivantes: former une pluralité de motifs empilés séparés (104) sur un substrat semiconducteur (100) qui possède, en lui et sur lui, des régions actives (101) et des régions inactives, chacun desdits motifs empilés comportant une première couche conductrice (104a) et, sur cette dernière, une première couche isolante (104b); former une deuxième couche isolante (106) sur lesdits motifs empilés (104) et sur la partie supérieure dudit substrat semiconducteur (100); former une couche isolante intercouche (108) afin de remplir les espaces existant entre lesdits motifs empilés (104); former un motif de masquage (110) sur ladite couche isolante intercouche (108) et exposer des parties voulues (111) de ladite couche d'isolation intercouche, qui sont alignées sur lesdits motifs empilés (104); utiliser ledit motif de masquage (110) et graver la couche isolante intercouche exposée (108) jusqu'à atteindre ladite surface supérieure dudit substrat semiconducteur (100) entre lesdits motifs empilés (104) afin de former une pluralité de trous de contact (11 la) tout en formant simultanément des éléments d'écartement (106a) disposés sur les parois latérales desdits motifs empilés retirer ledit motif de masquage (110); et remplir lesdits trous de contact (11 la) au moyen d'une deuxième couche conductrice (112). 2. Procédé selon la revendication 1, caractérisé en ce que ladite première couche isolante (104b) et ladite deuxième couche isolante (106) présentent une certaine sélectivité de gravure par rapport à ladite couche isolante intercouche (108). 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que lesdites première et deuxième couches isolantes (104b et 106) sont faites d'un composé du type nitrure. 4. Procédé selon revendication 1 ou 2, caractérisé en ce que ladite première couche isolante (104b) possède une épaisseur comprise dans l'intervalle de 100 à 200 nm (1 000 à 2 000 ) et ladite deuxième couche isolante (106) possède une épaisseur comprise dans l'intervalle d'environ 30 à 100 nm (300 à 1 000 À). 5. Procédé selon la revendication 1, caractérisé en ce que ladite couche isolante intercouche (108) possède une épaisseur comprise dans l'intervalle d'environ 300 à 900 nm (3 000 à 9 000 À) et ladite deuxième couche conductrice (112) possède une épaisseur comprise dans l'intervalle d'environ 300 à 700 nm (3 000 à 7 000 ). 6. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre l'opération consistant à rendre plane ladite couche isolante intercouche (108). 7. Procédé selon la revendication 1, caractérisé en ce qu'au moins un desdits trous de contact (111 a) expose au moins deux régions de contact différentes.