Brevet FR2774209A1 — publié le 19990730

Procédé de contrôle du circuit de lecture d'un plan-mémoire et dispositif de mémoire correspondant L'invention concerne les dispositifs de mémoire, et plus particulièrement le contrôle de leur circuit de lecture associé. L'invention s'applique à tout type de mémoire, qu'elle soit du type vive (RAM) statique ou dynamique ou du type morte (ROM). D'une façon classique, les dispositifs de mémoire du type comprenant un plan mémoire, c'est-à-dire une matrice de cellulesmémoire (point mémoire) organisée en lignes et en colonnes, comporte des moyens de sélection-ligne (décodeur-ligne) pour sélectionner une ligne ou rangée de cellules-mémoire à partir d'un signal de sélection se propageant sur une ligne de mot ("wordline") raccordée à toutes les cellules-mémoire de ladite rangée. I1 est également prévu des moyens de sélection-colonne comportant habituellement des transistors de commande commandé par un décodeur-colonne de façon à sélectionner une ou plusieurs colonnes de cellules-mémoire, selon la longueur du mot mémoire. Un circuit d'écriture et de précharge ainsi qu'un circuit de lecture sont connectés au décodeur-colonne. Enfin, un circuit de contrôle permet de commander ces différents éléments. Le circuit de lecture comprend classiquement un ou plusieurs amplificateurs (selon la longueur du mot mémoire) destinés à mesurer la différence de tension entre les deux métallisations de colonne (lignes de bits) auxquelles sont connectées les cellules-mémoire d'une même colonne. L'homme du métier sait que, lors d'une phase de lecture, après que les deux métallisations de colonne ont été préchargées à une tension prédéterminée, par exemple VDD, on sélectionne une ligne de cellules en activant la ligne de mot correspondante et on rend simultanément passants les transistors de commande situés au bas de colonnes et on sélectionne la ou les colonnes désirées en commandant le décodeur-colonne. Lors de l'activation de la ligne de mot correspondante, l'une des métallisations de la colonne sélectionnée reste à la tension de précharge, tandis que la tension de l'autre métallisation chute. Celle des deux métallisations dont la tension chute dépend de la valeur 0 ou 1 du bit mémorisé dans la cellulemémoire considérée. La différence de tension aux bornes des deux métallisations augmente au fur et à mesure que l'un des transistors de mémorisation de la cellule-mémoire décharge la capacité parasite de ladite métallisation. L'homme du métier sait que la lecture de cette différence de tension ne peut s'effectuer que lorsque celle-ci est supérieure à la tension de décalage (offset) de l'amplificateur du circuit de lecture. Ceci ne peut se produire qu'à issue d'un certain retard Tr après l'activation de la ligne de mot correspondante. Or, il s'avère particulièrement délicat actuellement de déterminer a priori le retard Tr ainsi que la valeur de l'offset de l'amplificateur qui dépend notamment des données technologiques de la température de fonctionnement et des processus de fabrication utilisés. Une solution consiste à effectuer des simulations statistiques qui nécessitent des outils et des données statistiques avances. Par ailleurs, cette simulation s'avère inefficace lors d'un changement de technologie, ou de format, ou de toute autre caractéristique de la mémoire. I1 en est de même pour la caractérisation du retard Tr qui s'effectue actuellement par simulation. Or, ceci est lourd à mettre en oeuvre car cela nécessite un modèle de la mémoire complète. Et toute modification ultérieure de la structure de la mémoire peut altérer les résultats de la simulation. Enfin, la génération du retard Tr s'effectue par l'utilisation de lignes à retard ce qui nécessite également une caractérisation de ces dernières. On aboutit finalement actuellement à des solutions architecturales qui sont prévues pour fonctionner dans les cas les plus défavorables, notamment en ce qui concerne la valeur du retard Tr séparant l'instant d'activation du signal de sélection de la ligne de mot du signal d'activation de l'amplificateur de lecture. L'invention vise à apporter une solution plus satisfaisante à ces problèmes. L'invention a pour but de proposer une solution générale permettant de contrôler les phases critiques du cycle de lecture de tout type de mémoire. Un but de l'invention est de garantir le bon fonctionnement de la mémoire tout en réduisant le temps de conception. L'invention a encore pour but de proposer une solution pouvant être utilisée très facilement dans les compilateurs (générateurs) de mémoire. D'une façon générale, l'invention propose un dispositif de mémoire à contrôle autocalibré permettant, quel que soit le type de mémoire, de garantir une lecture des cellules-mémoire lorsque la différence de tension est supérieure à l'offset des amplificateurs et ce, après un temps de retard réduit dans une large mesure, et automatiquement déterminé. A cet égard, l'invention propose de rajouter aux dispositifs de mémoire existants, une circuiterie supplémentaire, ayant un impact surfacique négligeable, ne modifiant pas les caractéristiques fonctionnelles ou structurelles du plan-mémoire, et permettant de déterminer automatiquement l'instant approprié pour activer l'amplificateur de lecture, en tenant compte de son offset. L'invention propose donc un procédé de commande du circuit de lecture d'un plan-mémoire. Selon une caractéristique générale de l'invention, à chaque sélection d'au moins une cellule-mémoire d'une ligne ou rangée du plan-mémoire, cette sélection comportant la génération d'un signal de sélection sur la ligne de mot correspondante (wordline) de cette rangée, on génère également un signal de sélection supplémentaire que l'on propage sur une ligne de mot supplémentaire d'une ligne ou rangée supplémentaire de cellules-mémoire-ligne. Cette rangée supplémentaire est disposée au voisinage extérieur du plan mémoire et configurée de façon à présenter des conditions de propagation du signal de sélection supplémentaire analogues à celles de chaque rangée du plan-mémoire. On sélectionne, en utilisant ce signal de sélection supplémentaire, une première cellule-mémoire de référence, structurellement analogue aux cellules-mémoire du plan-mémoire et de contenu prédéterminé. Cette première cellule-mémoire de référence est placée à l'intersection de ladite rangée supplémentaire et d'une première colonne supplémentaire de cellules-mémoire-colonne disposée également au voisinage extérieur du plan-mémoire. Cette première colonne supplémentaire est configurée de façon à présenter une capacité de colonne dont la valeur par rapport à la capacité d'une colonne du plan mémoire est prédéterminée. On détecte alors la lecture du contenu de la première cellule de référence en une zone de la première colonne supplémentaire, espacée de l'endroit de génération du signal de sélection supplémentaire d'une distance sensiblement égale à la hauteur d'une colonne du plan mémoire. On active alors le circuit de lecture seulement en présence de ladite détection de façon à permettre la lecture du contenu de la ou des cellules de la mémoire sélectionnées du plan-mémoire. En d'autres termes, à chaque fois que l'on sélectionne une ou plusieurs cellules-mémoire d'une ligne ou rangée du plan-mémoire, on sélectionne simultanément une première cellule-mémoire de référence, structurellement analogue aux cellules-mémoire du plan-mémoire mais de contenu prédéterminé et obtenu par exemple par une connexion interne spécifique de la cellule-mémoire de référence. Cette première cellule-mémoire de référence est disposée à l'extérieur du planmémoire en une zone telle que la durée séparant l'instant de génération du signal de sélection supplémentaire et l'instant de la détection de la lecture du contenu de cette cellule-mémoire de référence soit au moins égale aux durées de propagation horizontale et verticale des signaux correspondants permettant de lire le contenu d'une cellule-mémoire du plan-mémoire la plus éloignée du décodeur-ligne et du décodeur- colonne. Ainsi, on place avantageusement la première cellule-mémoire de référence à l'extrémité de la rangée supplémentaire et à l'opposé des moyens de sélection-ligne supplémentaires (décodeur-ligne supplémentaire) permettant d'activer la ligne de mot de cette rangée supplémentaire. En ce qui concerne la position de cette première cellule-mémoire de référence dans la première colonne supplémentaire, il serait possible de la placer à l'extrémité de cette première colonne supplémentaire et à l'opposé des moyens de détection de son contenu. Ceci étant, comme on le verra en détail ciaprès, il s'avère particulièrement avantageux de disposer cette première cellule-mémoire de référence au bas de la première colonne supplémentaire, c'est-à-dire au voisinage des moyens de détection de la lecture de son contenu. Dans ces conditions, la rangée supplémentaire de cellules-mémoire-ligne est également placée au bas du plan-mémoire et est espacée des moyens de sélection-ligne supplémentaires de la hauteur d'une colonne du plan-mémoire. La connexion entre ces moyens de sélection-ligne supplémentaire et la rangée supplémentaire s'effectue alors par câblage interne au sein du décodeur-ligne. Par ailleurs, la capacité de colonne de la première colonne supplémentaire, capacité de colonne réalisée notamment par les capacités parasites des métallisations la composant, a une valeur prédéterminée et connue par rapport à la capacité de colonne de chaque colonne du plan-mémoire. Cette capacité de colonne de la première colonne supplémentaire permet ainsi de comparer la différence de tension aux bornes des métallisations la composant, à une tension de référence prédéterminée (par exemple VDD/2) correspondant pour les amplificateurs du circuit de lecture du planmémoire à une tension supérieure à la tension d'offset. Une solution pourrait consister à réaliser une première colonne supplémentaire identique, d'un point de vue capacitif, à chaque colonne du plan-mémoire et de réaliser, pour les moyens de détection de la lecture du contenu de la première cellule-mémoire de référence, un véritable comparateur recevant sur une de ces entrées une tension de référence issue d'une source de tension, et recevant sur son autre entrée la tension issue d'une des métallisations de la première colonne supplémentaire. La tension de référence issue de la source de tension serait alors choisie supérieure à la tension d'offset des amplificateurs, par exemple à partir de données technologiques ou d'essai. Ceci étant, une telle solution présente l'inconvénient de devoir réaliser notamment une véritable source de tension. Aussi, l'invention prévoit-elle avantageusement de réaliser une capacité de colonne de la colonne supplémentaire inférieure à la capacité de colonne d'une colonne du plan-mémoire. Ainsi, cette capacité inférieure permet-elle d'obtenir une différence de tension entre les deux métallisations de la colonne supplémentaire lors de la lecture et de pouvoir comparer cette différence de tension à une tension de référence bien supérieure à celle de la tension d'offset des amplificateurs. Ainsi, selon un mode de mise en oeuvre de l'invention, la capacité de colonne de la colonne supplémentaire est prise égale à un sous-multiple de la capacité de colonne d'une colonne du planmémoire. On détecte alors le contenu de la première cellule de référence en comparant la différence de tension aux bornes de la colonne supplémentaire à une première tension de référence (par exemple VDD/2) correspondant, compte tenu du rapport entre la capacité de colonne d'une colonne du plan-mémoire et la capacité de colonne de la colonne supplémentaire, à une deuxième tension de référence (par exemple 100 mV) supérieure à la tension de décalage (offset) des moyens d'amplification du circuit de lecture. Ainsi, si l'on choisit un rapport capacitif entre la capacité de colonne de la première colonne supplémentaire et la capacité de chaque colonne du plan-mémoire suffisant, de façon à ce qu'une différence de tension de 100 mV par exemple aux bornes de l'amplificateur du circuit de lecture (tension supérieure à son offset) corresponde à une différence de tension égale à VDD/2 au niveau de la première colonne supplémentaire, on pourra avantageusement utiliser un inverseur CMOS pour la détection de cette valeur VDD/2. Un autre problème lié au circuit de lecture des dispositifs de mémoire réside dans la détermination de l'instant de désactivation des amplificateurs de lecture c'est-à-dire l'instant où l'on arrête la lecture du contenu de la cellule-mémoire sélectionnée. On effet, pour des raisons de consommation, il convient de limiter la durée de lecture du contenu d'une cellule-mémoire. L'invention résout ce problème en sélectionnant, en utilisant le signal de sélection ligne supplémentaire, une deuxième cellulemémoire de référence, structurellement analogue aux cellules-mémoire du plan-mémoire et du contenu prédéterminé. Cette deuxième cellulemémoire de référence est placée à l'intersection de la rangée supplémentaire et d'une deuxième colonne supplémentaire de cellulesmémoire-colonne, disposée au voisinage extérieur de la première colonne supplémentaire et configurée de façon à présenter une capacité de colonne égale à celle de chaque colonne du plan-mémoire. On détecte alors la lecture du contenu de cette deuxième cellule de référence en une zone de la deuxième colonne supplémentaire espacée de l'endroit de génération du signal de sélection supplémentaire d'une distance sensiblement égale à la hauteur d'une colonne du plan-mémoire (toujours dans le but de conserver des conditions des propagations horizontale et verticale analogues à celles des rangées et des colonnes du plan-mémoire). On désactive alors le circuit de lecture seulement en présence de ladite détection, de façon à stopper la lecture du contenu de la ou des cellules-mémoire sélectionnées du plan-mémoire. En d'autres termes, une fois que l'on s'est assuré que l'on a pu lire correctement le contenu de la deuxième cellule-mémoire de référence, on est alors certain que la ou les cellules sélectionnées du plan-mémoire ont pu être lues correctement et on peut alors désactiver les moyens d'amplification du circuit de lecture. L'invention a également pour objet un dispositif de mémoire, comprenant un plan-mémoire, des moyens de sélection-ligne, (décodeur-ligne) pour sélectionner une rangée de ligne de cellulesmémoire du plan-mémoire à partir d'un signal de sélection, des moyens de sélection-colonne (décodeur-colonne) pour sélectionner au moins une colonne de cellule-mémoire, un circuit de lecture relié au moyens de sélection-colonne, et des moyens de commande pour commander les moyens de sélection et le circuit de lecture. Selon une caractéristique générale de l'invention, le dispositif de mémoire comprend en outre des moyens de sélection-ligne supplémentaires (décodeur ligne supplémentaire) pour délivrer un signal de sélection supplémentaire, une rangée supplémentaire de cellules-mémoire-ligne, cette rangée supplémentaire, disposée au voisinage extérieur du planmémoire, possédant une première extrémité reliée à la sortie des moyens de sélection-ligne supplémentaires et étant configurée de façon à présenter des conditions de propagation de signal analogues à celles de chaque rangée du plan-mémoire, une première cellule-mémoire de référence, structurellement analogue aux cellules-mémoire du plan-mémoire et de contenu prédéterminé, placée à l'intersection de ladite rangée supplémentaire et d'une première colonne supplémentaire de cellules-mémoirecolonne, cette première colonne supplémentaire étant disposée au voisinage extérieur du plan-mémoire et configurée de façon à présenter une capacité de colonne de valeur prédéterminée et connue par rapport à la valeur de capacité de colonne de chaque colonne du plan-mémoire, des premiers moyens de sélection-colonne supplémentaires pour sélectionner ladite première colonne supplémentaire. En pratique, ces moyens de sélection-colonne supplémentaires peuvent être simplement constitués d'une paire de transistors de commande toujours passants. Par ailleurs les moyens de commande comportent des premiers moyens de détection disposés en une zone de la première colonne supplémentaire espacée de la sortie des moyens de sélectionrangée supplémentaire d'une distance sensiblement égale à la hauteur d'une colonne, pour délivrer un premier signal de détection représentatif de la lecture du contenu de la première cellule de référence. Les moyens de commande sont alors aptes à activer simultanément les moyens de sélection-ligne et les moyens de sélection-ligne supplémentaires ainsi que simultanément les moyens de sélection-colonne et les premiers moyens de sélection-colonne supplémentaires. Puis, les moyens de commande sont aptes à activer le circuit de lecture en présence dudit premier signal de détection de façon à permettre la lecture du contenu de la ou des cellules-mémoire du plan-mémoire sélectionnées. Selon un mode de réalisation de l'invention, les cellulesmémoire-colonne de ladite première colonne supplémentaire sont toutes reliées à des premiers moyens de métallisation-colonne . et chaque cellule-mémoire-colonne est reliée à l'extrémité d'une ligne de mot du plan-mémoire. Les premiers moyens de métallisation-colonne sont avantageusement interrompus de façon à subdiviser les cellulesmémoire-colonne de ladite première colonne supplémentaire en un premier groupe de cellules-mémoire-colonne connectées à la première cellule-mémoire de référence et aux moyens de détection, et en un deuxième groupe de cellules-mémoire-colonne non connectées à la première cellule-mémoire de référence et aux premiers moyens de détection. Le nombre de cellules-mémoire-colonne du premier groupe est prédéterminé de façon à ce que la capacité de colonne vue par les moyens de détection soit prise égale à un sous-multiple choisi de la capacité de colonne d'une colonne du plan-mémoire. On réalise ainsi avantageusement et très simplement une capacité de colonne de la première colonne supplémentaire bien inférieure à celle de chaque colonne du plan-mémoire ce qui permet très avantageusement d'utiliser un inverseur CMOS de façon à détecter une tension de référence égale à VDD/2 signifiant pour les amplificateurs du circuit de lecture que la différence de tension à leurs bornes est alors supérieure à leur tension de décalage (offset). Selon un mode de réalisation de l'invention, la rangée supplémentaire de cellules-mémoire-ligne est disposée entre la dernière rangée du plan-mémoire et les moyens de sélection-colonne. Les moyens de sélection-ligne sont disposés entre les moyens de sélection-ligne supplémentaires et ladite rangée supplémentaire. En d'autres tennes, le décodeur-ligne supplémentaire est alors espacé de la rangée supplémentaire de la hauteur d'une colonne du planmémoire. La connexion entre ce décodeur-ligne supplémentaire et la ligne supplémentaire de cellules-mémoire-ligne est alors effectuée à l'aide d'une connexion interne dans le décodeur-ligne. De ce fait, la première cellule mémoire de référence est située au bas du planmémoire et le premier groupe de cellules-mémoire-colonne de la première colonne supplémentaire, c'est-à-dire les cellules-mémoirecolonne qui sont directement connectées à la cellule-mémoire de référence et aux moyens de détection, sont alors disposés entre cette première cellule-mémoire de référence et le deuxième groupe de cellule-mémoire-colonne, c'est- à-dire les cellules-mémoire-colonne qui ne sont pas connectées aux moyens de détection en raison de l'interruption des moyens de métallisation de cette première colonne supplémentaire. La première cellule-mémoire de référence est avantageusement structurellement analogue et topologiquement analogue (c'est-à-dire possédant le même schéma d'implantation (layout)) à chaque cellule-mémoire du plan-mémoire et comporte en outre une connexion interne spécifique permettant de figer la valeur du bit mémorisé. De même, chaque cellule-mémoire-ligne de la rangée supplémentaire est structurellement et topologiquement analogue à chaque cellule-mémoire du plan-mémoire mais fonctionnellement inactive vis-à-vis des cellules-mémoire de la colonne du plan-mémoire à l'extrémité de laquelle elle est disposée. En effet, chaque cellulemémoire-ligne doit contribuer à obtenir, pour la rangée supplémentaire, des conditions de propagation horizontale identiques à celle de chaque rangée du plan-mémoire mais ne doit pas perturber la lecture d'une cellule-mémoire du plan-mémoire qui serait éventuellement sélectionnée. On verra plus en détail ci-après qu'une façon de rendre chaque cellule-mémoire-ligne fonctionnellement inactive vis-à-vis des cellules-mémoire de la colonne correspondante consiste à ne pas relier les transistors d'accès de cette cellulemémoire-ligne aux métallisations de la colonne à l'extrémité de laquelle elle se situe. De même, chaque cellule-mémoire-colonne de la première colonne supplémentaire connectée au moyens de détection est structurellement et topologiquement analogue à chaque cellulemémoire du plan-mémoire mais fonctionnellement inactive vis-à-vis de la première cellule-mémoire de référence et ce, de façon à ne pas perturber la lecture du contenu de la première cellule-mémoire de référence. Selon un mode de réalisation de l'invention, les cellulesmémoire-colonne du deuxième groupe de la première colonne supplémentaire, c'est-à-dire celles qui ne sont pas reliées à la première cellule-mémoire de référence en raison de la discontinuité des moyens de métallisation de cette première colonne supplémentaire sont structurellement identiques aux cellules-mémoire-ligne de la rangée supplémentaire. Ceci permet de ne pas perturber l'environnement capacitif des cellules-mémoire du plan-mémoire qui sont adjacentes à ces cellules-mémoire-colonne du deuxième groupe. Afin de détecter l'instant d'arrêt de la lecture du contenu des cellules-mémoire sélectionnées du plan-mémoire, il est avantageusement prévu que le dispositif selon l'invention comprenne - une deuxième cellule-mémoire de référence, structurellement et topologiquement analogue aux cellules-mémoire du planmémoire et de contenu prédéterminé, placée à l'intersection de ladite rangée supplémentaire et d'une deuxième colonne supplémentaire de cellules-mémoire-colonne. Cette deuxième colonne supplémentaire est disposée au voisinage extérieur de la première colonne supplémentaire et configurée de façon à présenter une capacité de colonne égale à celle de chaque colonne du plan-mémoire. Chaque cellule-mémoirecolonne de la deuxième colonne supplémentaire est structurellement et topologiquement analogue à chaque cellule-mémoire du plan-mémoire mais fonctionnellement inactive vis-à-vis de la deuxième cellulemémoire de référence (et ce toujours pour éviter de perturber la lecture du contenu de cette deuxième cellule-mémoire de référence), - des deuxièmes moyens de sélection-colonne supplémentaire pour sélectionner ladite deuxième colonne supplémentaire. En pratique, d'une façon analogue aux premiers moyens de sélection colonne supplémentaires, ces deuxièmes moyens de sélection-colonne supplémentaires peuvent être également simplement constitués d'une paire de transistors de commande toujours passants. Les moyens de commande comportent alors des deuxièmes moyens de détection, en pratique un amplificateur analogue à celui ou ceux du circuit de lecture du plan-mémoire, disposés en une zone de la deuxième colonne supplémentaire espacée de la sortie des moyens de sélection-ligne supplémentaires (décodeur ligne supplémentaire) d'une distance sensiblement égale à la hauteur d'une colonne. Les deuxième moyens de détection délivrent alors un deuxième signal de détection représentatif de la lecture du contenu de ces deuxièmes cellules de référence. Fonctionnellement, les moyens de commande sont alors aptes à activer simultanément les moyens de sélection-ligne et les moyens de sélection-ligne supplémentaires ainsi que simultanément les moyens de sélection-colonne et les premiers et deuxièmes moyens de sélection-colonne supplémentaires. Puis, les moyens de commande désactivent le circuit de lecture en présence dudit deuxième signal de détection de façon à stopper la lecture du contenu de la ou des cellules-mémoire sélectionnées du plan-mémoire. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de mise en oeuvre et de réalisation nullement limitatif et des dessins annexés sur lesquels - la figure 1 est un synoptique très schématique d'un mode de réalisation d'un dispositif de mémoire selon l'invention, - la figure 2 illustre schématiquement un exemple de réalisation d'une cellule-mémoire du plan-mémoire du dispositif de la figure 1, - la figure 3 illustre schématiquement l'architecture interne d'une cellule-mémoire de référence, - la figure 4 illustre schématiquement l'architecture interne d'une cellule-mémoire-ligne de la rangée supplémentaire de cellulesmémoire, - la figure 5 illustre schématiquement l'architecture interne d'une cellule-mémoire-colonne d'une colonne supplémentaire du dispositif de mémoire selon l'invention. Sur la figure 1, on a représenté un dispositif de mémoire vive dynamique selon l'invention dont le plan mémoire PM comporte un bloc de cellules-mémoire CM organisées en lignes (rangées) et en colonnes. Dans l'exemple décrit on suppose que le bloc mémoire comporte p lignes et q colonnes. Chaque cellule-mémoire CM comporte deux entrées El et E2 respectivement connectées sur deux métallisations adjacentes de colonnes BL et BLN, pour recevoir des tensions de commande pour notamment la lecture et l'écriture de la donnée mémorisée dans la cellule-mémoire. Par ailleurs, de façon classique, chaque cellule-mémoire est sélectionnée par un signal WL véhiculé par une métallisation de ligne WL ou "ligne de mot" ("wordline"). Le dispositif de mémoire comporte de façon classique, des circuits associés au plan mémoire PM et destinés à lire, écrire ou rafraîchir ce plan mémoire. Ces circuits comportent essentiellement un décodeur de ligne DL dont les sorties sont reliées aux différentes lignes de mot WLi pour délivrer les signaux de sélection WLi correspondants. I1 est également prévu un décodeur-colonne associé à des transistors de commande TCD commandés par paire pour sélectionner une ou plusieurs colonnes CLj. Ainsi, en phase de lecture et d'écriture, la combinaison de la sélection d'une ligne de mot WLi et des colonnes CLj permet de sélectionner un mot mémoire du plan mémoire, contenu dans la même ligne de mot. Le transistors TCD sont reliés également de façon classique à un amplificateur d'écriture AME ainsi qu'à un amplificateur de lecture AML, ou circuit de lecture, de réalisation connue en soi. Outre le plan mémoire PM, le dispositif de mémoire selon l'invention comporte une ligne ou rangée supplémentaire LS et deux colonnes supplémentaires CLS1 et CLS2. La ligne supplémentaire LS est disposée à côté de la pème ligne du plan-mémoire entre cette pème ligne et les transistors de commande TCD et est composée de cellules-mémoire-ligne CM1 ainsi que de deux cellules-mémoire de référence CMR1 et CMR2 disposées à l'extrémité de cette ligne supplémentaire LS. Toutes les cellules-mémoire de cette ligne supplémentaire LS sont sélectionnées par un signal DWL véhiculé également par une métallisation de ligne DWL, ou ligne de mot, reliée à des moyens de sélection-ligne supplémentaires DLS (décodeur ligne supplémentaire) disposés à l'extrémité supérieure (sur la figure 1) du décodeur de ligne DL. Le décodeur-ligne supplémentaire DLS générant le signal DWL est relié à la ligne de mot DWL par une connexion interne FL au décodeur-ligne DL. L'homme du métier remarque sur la figure 1 que la ligne de mot supplémentaire DWL est espacée du décodeur-ligne supplémentaire DLS de la hauteur d'une colonne du plan-mémoire. La première colonne supplémentaire CLS 1 est disposée à l'extérieur du plan-mémoire PM à côté de la qème colonne CLq et comporte des cellules-mémoire-colonne CM2 et CM3 respectivement connectées, d'une façon analogue aux autres colonnes du planmémoire, à deux métallisations adjacentes de colonne. La première cellule de référence CMR1 se situe donc à l'intersection de la ligne supplémentaire LS et de la première colonne supplémentaire CLS 1 Toutes les cellules-mémoire-colonne de cette première colonne supplémentaire CLS1 ainsi que la première cellule-mémoire de référence CMR1 sont respectivement connectées sur les lignes de mot WL1 - WLp et DWL. Par ailleurs, les deux métallisations de colonne de cette première colonne supplémentaire CLS 1 sont interrompues à un endroit prédéterminé COP de façon à subdiviser les cellules-mémoire-colonne de cette première colonne supplémentaire en deux groupes. Le premier groupe comporte les cellules-mémoire-colonne CM2 qui sont connectées à la première cellule de référence CMR1 ainsi qu'à des moyens de détection MDT sur la structure et la fonction desquels on reviendra plus en détail ci-après. Par contre, le deuxième groupe de cellules-mémoire-colonne CM3 qui ne sont pas connectée coupure COP des métallisations de colonne permet de diminuer la capacité de colonne de la première colonne supplémentaire CLS I par rapport à la capacité de colonne d'une colonne CLj du plan-mémoire PM. La deuxième colonne supplémentaire CLS2 est disposée au voisinage extérieur de la première colonne supplémentaire CLS 1 et se distingue de la première colonne CLS 1 par le fait que les deux métallisations de colonne ne sont, cette fois-ci, pas interrompues. Les cellules-mémoire-colonne formant cette deuxième colonne supplémentaire CLS2 sont des cellules-mémoire-colonne CM2 conférant, comme on le verra plus en détail ci-après, à cette deuxième colonne supplémentaire CLS2 une capacité de colonne identique à celle d'une colonne CLj du plan-mémoire PM. La deuxième cellulemémoire de référence CMR2 se situe à l'intersection de la ligne supplémentaire LS et de cette deuxième colonne supplémentaire CLS2. La deuxième cellule de mémoire de référence CMR2 est reliée par l'intermédiaire de transistors de commande TCD et de deuxièmes moyens de détection DAM formés ici d'un amplificateur identique à celui du circuit de lecture AML. Comme on le verra plus en détail ci-après, les premiers moyens de détection MDT vont délivrer un signal d'activation Re permettant de lire le contenu des cellules-mémoire sélectionnées dans le plan-mémoire tandis que les deuxièmes moyens de détection DAM vont délivrer un deuxième signal de détection /Re (Non Re) aux amplificateurs du circuit de lecture de façon à stopper la lecture du contenu des cellules-mémoire sélectionnées. Des moyens de commande CTL, de réalisation connue en soi, délivrent notamment des signaux de commande au décodeur-ligne DL permettant de sélectionner en phase de lecture ou d'écriture une ligne de mot particulière WLi. Ces moyens de commande commandent également le décodeur-colonne MUX de façon à sélectionner un mot dans le plan-mémoire. L'homme du métier remarque ici que l'agencement du dispositif de mémoire selon l'invention permet, à chaque fois qu'une ou plusieurs colonnes du plan-mémoire est sélectionnée, de sélectionner également la première et la deuxième colonne supplémentaire CLS1 et CLS2. En effet, les grilles des quatre transistors TCD associés aux première et deuxième colonne supplémentaires sont reliées à VDD, rendant ces transitors toujours passants. De même, selon l'invention, la structure du décodeur-ligne supplémentaire DLS est agencée de façon à délivrer, à chaque sélection d'une ligne du plan-mémoire PM, le signal de sélection supplémentaire DWL pour sélectionner également et simultanément la ligne supplémentaire LS. L'homme du métier saura aisément réaliser le circuit DLS à partir notamment de portes logiques OU. Avant de revenir plus en détail sur le rôle et le fonctionnement de la ligne supplémentaire LS et des deux colonnes supplémentaires CLS 1 et CLS2, on va détailler maintenant la structure interne et le fonctionnement d'une cellule-mémoire CM du planmémoire. La cellule-mémoire CM du plan-mémoire qui va être décrite est une cellule à quatre transistors. Cependant, l'invention n'est pas limitée à une telle cellule-mémoire, et peut s'appliquer à tout type de cellule-mémoire quel que soit le nombre de transistors utilisés. Chaque cellule-mémoire CM (figure 2) comporte deux transistors d'accès NMOS, respectivement référencés Tl et T2 dont les grilles respectives sont connectées sur la ligne de mot WL, les noeuds correspondants EC formant ainsi une entrée de sélection pour cette cellule-mémoire. Outre les deux transistors d'accès T1 et T2, la cellulemémoire CM comporte deux transistors NMOS de mémorisation T3 et T4. La capacité de stockage de la donnée mémorisée est formée par la capacité grille/source d'un transistor de mémorisation. La grille du transistor T4 ainsi que le drain du transistor T3 sont reliés au drain du transistor d'accès Tl. le noeud correspondant étant référencé B. De même, la grille du transistor de mémorisation T3 ainsi que le drain du transistor de mémorisation T4 sont reliés au drain du transistor d'accès T2 le noeud correspondant étant référencé BN Les sources respectives et transistors d'accès Tl et T2 sont respectivement reliés aux deux entrées de commande El et E2. Enfin, les sources des deux transistors de mémorisation T3 et T4 sont reliées ensemble à une première tension de polarisation prédéterminée AGND. Par ailleurs, le substrat BK de chaque transistor de la cellulemémoire, ou bien le caisson BK de ce transistor si celui-ci est encaissonné, est avantageusement relié à une deuxième tension de polarisation POL. Ceci étant, il est particulièrement avantageux que les transistors de la cellule-mémoire CM soient disposés dans un caisson (voire dans un double caisson) réalisé au sein d'un substrat semiconducteur. Ce mode de réalisation présente l'avantage d'offrir moins de fuites de courants, d'être moins sensible au "bruit" provenant du substrat, et d'être moins sensible aux particules alpha. Afin de limiter les pertes de charge des capacités de stockage des transistors de mémorisation, et par conséquent pour augmenter le temps de rétention d'une donnée mémorisée, on choisit avantageusement les tensions POL et AGND de telle sorte que ces tensions vérifient la relation suivante - VT En effet, une telle relation entre la tension POL et la tension AGND conduit à une différence de potentiel "source-substrat" positive ce qui, compte tenu de "l'effet substrat" bien connu de l'homme du métier, conduit à une augmentation de la tension de seuil et par conséquent à une augmentation du temps de rétention. Dans l'exemple décrit ci-dessus, avec une technologie 0,35p, et une tension AGND nulle, on choisira une tension POL sensiblement égale à -VDD/10 c'est à dire sensiblement égale à - 0,3 V. Dans le cas où la cellule-mémoire est réalisée à partir de transistors PMOS, la tension de polarisation AGND est alors remplacée par la tension de polarisation AVDD, par exemple 3 V. Dans ce cas, toujours pour augmenter le temps de rétention de la donnée par utilisation de "l'effet substrat", on choisira les tensions AVDD et POL de façon à ce que: VDD+VT > POL - AVDD > 0. Pour illustrer le fonctionnement en écriture de la cellulemémoire CM de la ligne de rang i et de la colonne de rang j, on suppose que l'on souhaite écrire un "1" logique. On sélectionne la cellule CM d'une part en activant le signal logique WLi (WLi = 1) à partir d'un mot de commande spécifique et d'autre part en sélectionnant la colonne CLj On applique alors sur les métallisations BL et BLN de la colonne CLj des tensions respectivement égales à VDD et 0. Puisque les transistors d'accès T1 et T2 sont passants. la tension au noeud B est égale à VDD - VT tandis que la tension au noeud BN est nulle. Le transistor de mémorisation T3 est donc bloqué tandis que le transistor de mémorisation T4 est passant. La valeur "L" logique est par conséquent mémorisée dans la capacité grille-source du transistor T4. n convient de noter ici que puisque le transistor T3 est bloqué, la tension au noeud B tend à garder sa valeur haute (si l'on fait abstraction bien sûr des fuites de courants parasites). De même. puisque le transistor T4 est passant, la tension au noeud BN tend à être maintenue à son niveau nul. En conséquence, l'homme du métier remarque ici le caractère de stabilité de la cellule-mémoire lors de la phase d'écriture. Ensuite, on désactive le signal WL, la donnée est alors considérée comme écrite. Pour l'écriture d'un "0" logique, on applique une tension nulle sur la métallisation BL et une tension de niveau élevé (VDD) sur la métallisation BLN, C'est alors la capacité grille-source du transistor T3 qui stocke une charge résultant de l'application de la tension de niveau élevé au noeud BN. On va maintenant décrire le fonctionnement de la cellulemémoire en mode de lecture. On suppose dans l'exemple qui va être décrit qu'un "1" logique a été préalablement mémorisé dans la cellule-mémoire. D'une façon classique, la première étape consiste à précharger les métallisations BL et BLN de la colonne CLj à un niveau élevé de tension, en l'espèce VDD si le circuit de précharge comporte des transistors PMOS ou bien à VDD - VT si le circuit de précharge comporte des transistors NMOS. On suppose également, qu'en raison des fuites dans le substrat, le potentiel au noeud B a subi une chute de tension par rapport au niveau initial VDD - VT qui lui a été appliqué lors de l'écriture de la donnée logique. Après désactivation de la précharge, on active le signal WLi de sélection de ligne, ce qui a pour effet de rendre passants les deux transistors d'accès T1 et T2. En conséquence, il se produit immédiatement un transfert de la charge de la capacité parasite CP1 de la métallisation BL vers le noeud B ce qui a pour effet de porter la potentiel de ce noeud B à sa valeur initiale VDD - VT. La durée de transfert est d'autant plus courte que le rapport entre la capacité de mémorisation grille/source et la capacité parasite CP1 (ou CP2) est faible, par exemple inférieur à 1/50. Cette cellule-mémoire présente la propriété remarquable de voir la donnée mémorisée automatiquement et quasi imrnédiatement rafraîchie au début d'un cycle de lecture. I1 n'est donc pas nécessaire de prévoir un cycle spécifique de lecture ré-écriture pour rafraîchir la donnée mémorisée. Par ailleurs, après activation du signal WLi, il se produit une décroissance du potentiel de la métallisation BLN par rapport au potentiel de la métallisation BL ce qui conduit à une différence de potentiel AV dont la lecture du signe permet de déterminer la valeur logique de la donnée mémorisée dans la cellule-mémoire. Lors de l'activation du signal WLi, il se produit transitoirement un pic de tension au niveau du noeud BN. Il est indispensable ici d'éviter que ce pic de tension soit trop important et en particulier qu'il soit supérieur ou égal à la tension de seuil des transistors de mémorisation de façon à éviter que le transistor T3 ne devienne passant ce qui aurait pour effet alors de faire chuter la tension au noeud B et de bloquer le transistor T4 pour conduire finalement à une perte de l'information mémorisée, à un rafraîchissement de la donnée dans le "mauvais sens" et par conséquent à la lecture d'une donnée de valeur logique inverse de celle qui avait été préalablement écrite. C'est pourquoi, il est nécessaire que le rapport R = W1 wl/w L1/ L2 soit supérieur ou égal à 1 et de préférence supérieur ou égal à 2, (W1 et L1 désignant respectivement les largeur et longueur de canal des transistors de mémorisation tandis que W2 et L2 désignent les largeur et longueur de canal des transistors d'accès). A titre indicatif pour une technologie CMOS 0,35cor, on choisira de préférence W1 = 1,4CL, L1 = 0Att, W2 = 0,8 > et L2 = 0,5put ce qui conduit à un rapport R de l'ordre de 2,2. La durée du cycle de lecture d'une telle cellule-mémoire est typiquement de l'ordre de 30ns tandis que la durée de rafraîchissement de l'information est beaucoup plus courte, typiquement de l'ordre de 5ns pour une capacité de mémorisation grille/source de l'ordre de quelques fentofarad et une capacité parasite de ligne de bit de l'ordre de quelques centaines de fentofarad. D'une façon générale, lorsque le rapport entre la capacité parasite CP1 (ou CP2) d'une métallisation de colonne BL (ou BLN) et la capacité de mémorisation grille/source est suffisamment élevé par exemple supérieur à 50, et mieux supérieur à 100, la cellule-mémoire présente la propriété remarquable de rafraîchir la donnée mémorisée dans cette cellule dans un temps extrêmement court. En effet, la durée de transfert de la charge vers la capacité de mémorisation est alors très faible par rapport à la durée de décharge de la capacité parasite de la métallisation de colonne. La difficulté dans les dispositifs de mémoire classiques consiste à évaluer l'instant où la différence de tension AV dont la lecture du signe permet de détecter la valeur logique de la donnée mémorisée de la cellule-mémoire sélectionnée est supérieure à l'offset de l'amplificateur du circuit de lecture AML. L'invention résoud cette difficulté de façon automatique et transparente par la sélection automatique, à chaque sélection d'une ligne de mot WLi du plan-mémoire, de la première cellule-mémoire de référence CMR1, et par la détection de la lecture de son contenu. En effet, de par la position de cette première cellule-mémoire de référence par rapport à la position du décodeur-ligne supplémentaire DLS, le temps de propagation horizontale et verticale entre l'instant de génération du signal de sélection supplémentaire DWL et l'instant de détection de la lecture du contenu de cette première cellule-mémoire CMR1 par les moyens de détection MDT, est supérieure à la durée séparant l'instant de génération du signal de sélection WLi et l'instant du début de la lecture du contenu de la cellule-mémoire CM placée à l'intersection de la ligne 1 et de la colonne CLq. Puisque, lorsqu'on active une ligne de mot WLi du planmémoire pour sélectionner certaines des cellules CM du planmémoire, on active simultanément les cellules correspondantes CM 1 de la ligne supplémentaire LS, cette dernière doit être configurée de façon à présenter une propagation horizontale du signal DWL identique à celle du signal WLi mais, par contre, les cellules CM1 sélectionnées ne doivent pas être actives verticalement, c'est-à-dire qu'elles ne doivent pas perturber la lecture du contenu des cellules CM sélectionnées. Les conditions de propagation horizontale dépendent de la charge capacitive vue par le signal de sélection supplémentaire DWL, c'est-à-dire notamment de la capacité de grille des transistors d'accès des cellules-mémoire. C'est la raison pour laquelle, d'une façon générale, on choisira des cellules-mémoire CM1 structurellement analogues aux cellules CM du plan-mémoire et réalisées notamment à partir d'une même implantation (même layout). La structure d'une telle cellule-mémoire CM1 est illustrée sur la figure 4. On remarque notamment que, à la différence des cellules CM, les transistors d'accès T1 et T2 ne sont pas reliés aux métallisations de colonne BL et BLN. Ceci a été illustré dans le cas présent pour une cellule-mémoire à quatre transistors mais cette propriété est valable quel que soit le nombre de transistors utilisés dans les cellules-mémoire. De façon à éviter une connexion flottante, les sources des transistors T1 et T2 sont reliées à la tension AGND. De même, les transistors de mémorisation T3 et T4 sont rendus inactifs par connexion de leur grille à la tension AGND. En ce qui concerne les cellules-mémoire-colonne CM2 du premier groupe, c'est-à-dire celles qui sont effectivement reliées par l'intermédiaire des métallisations de colonne à la première cellule de référence CMR 1, elles doivent être également structurellement analogues aux cellules-mémoire CM du plan-mémoire mais doivent être fonctionnellement inactives vis-à-vis de la première cellulemémoire de référence, afin de ne pas perturber la lecture du contenu de cette cellule de référence CMR1. Par contre, cette fois-ci, ces cellules CM2 doivent être effectivement reliées aux métallisations BL et BLN de la colonne CLS1 de façon à contribuer à la charge capacitive de colonne. La structure d'une telle cellule CM2 est illustrée sur la figure 5. On voit qu'elle diffère simplement de la structure d'une cellule-mémoire CM du plan-mémoire par le fait que les grilles des transistors de mémorisation T3 et T4 sont reliées à la tension AGND, rendant ces transistors de mémorisation toujours bloqués. Là encore, cette caractéristique consistant à rendre toujours bloqués les transistors de mémorisation est valable quel que soit le type de cellule-mémoire utilisé. Par ailleurs, étant donné que le nombre de cellules-mémoire effectivement connectées sur les deux métallisations de la colonne CLS1, c'est-à-dire les cellules CM2 plus la cellule CMR1, est inférieur au nombre de cellules CM d'une colonne du plan-mémoire, la capacité de colonne de la première colonne CLS 1 est inférieure à celle d'une colonne du plan-mémoire. En fait, le nombre de cellules CM2 de la colonne CLS 1 est choisi de façon à ce que la capacité de colonne de la colonne CLS 1 soit égale à un sous-multiple de la capacité de colonne d'une colonne CLj du plan-mémoire. Ainsi, si par simulation sur un seul point mémoire, il a été observé qu'une différence de tension de 100 mV par exemple, était supérieure à la tension d'offset d'un amplificateur du circuit de lecture, le rapport entre la capacité de colonne de la colonne CLS 1 et la capacité de colonne d'une colonne CLj du plan-mémoire est alors choisie de façon à ce que cette différence de tension de 100 mV corresponde au niveau de la colonne CLS 1 à une différence de tension bien plus élevée, par exemple égale à VDD/2. Ainsi, lorsque la différence de tension aux bornes des deux métallisations de la colonne CLS 1 atteint cette tension de référence égale à VDD/2, on est certain que la tension AV aux bornes de la colonne sélectionnée du plan-mémoire PM est supérieure à la tension d'offset de l'amplificateur de lecture et l'on peut donc activer cet amplificateur de lecture par le signal Re délivré par les premiers moyens de détéction MDT. Le fait de choisir une tension de comparaison égale à VDD/2 au niveau de la première colonne supplémentaire CLS 1 permet d'utiliser de façon très simple un inverseur CMOS pour la réalisation des moyens de détection MDT. En fait, dans le cas présent, on utilisera deux inverseurs en série de façon à obtenir un signal Re actif à l'état haut. En outre, on pourra avantageusement rajouter également une mémoire verrou (latch) en série avec les inverseurs de façon à garantir une stabilité du signal Re et éviter notamment des battements de celui-ci. La connaissance du contenu prédéterminé de la première cellule-mémoire de référence CMR1 (c'est-à-dire le fait qu'elle mémorise soit un 0 soit un 1 logique) permet de positionner les inverseurs CMOS sur l'une ou l'autre des métallisations BL ou BLN en fonction de la valeur de ce contenu. La figure 3 illustre une représentation de la cellule CMR1. On voit qu'elle est structurellement analogue à une cellule CM du plan-mémoire. Cependant, son contenu interne est figé par une connexion spécifique. On l'espèce, l'un des transistors de mémorisation est toujours bloqué tandis que l'autre sera toujours passant. Ceci est réalisé sur la figure 3 en remplaçant la connexion de la grille du transistor T3 au noeud BN par une connexion directe à la tension AGND. Les cellules-mémoire CM3 de la première colonne supplémentaire CLS1, c'est-à-dire celles qui ne sont pas reliées à la première cellule-mémoire de référence CMR1, sont utilisées ici pour ne pas perturber l'environnement capacitif de la dernière colonne CLq du plan-mémoire. Elles sont par exemple choisies analogues aux cellules- mémoire CM 1 de la ligne supplémentaire LS. La deuxième colonne supplémentaire CLS2 est composée d'une deuxième cellule-mémoire de référence CMR2 identique à la première cellule de mémoire de référence CMR1 ainsi que de cellules mémoire-colonne CM2 qui sont cette fois-ci toutes connectées aux deux métallisations de colonne BN et BLN. La capacité de colonne de la deuxième colonne CLS2 est donc identique à celle d'une capacité de colonne du plan-mémoire. Des deuxièmes moyens de détection DAM, composés ici d'un amplificateur identique à celui du circuit de lecture AML, sont reliés aux deux métallisations de cette colonne CLS2 par l'intermédiaire de deux transistors TCD. Lorsque le contenu prédéterminé de la deuxième cellulemémoire de référence CMR2 a été détecté par les deuxièmes moyens de détection DAM, ceux-ci délivrent un signal de désactivation des amplificateurs du circuit de lecture AML (signal /Re). Ce mode de réalisation permet avantageusement d'optimiser la durée de lecture du contenu des cellules-mémoire CM sélectionnées du plan-mémoire. D'une façon générale, la circuiterie supplémentaire est avantageusement réalisée et agencée de façon à ne pas perturber l'environnement du plan-mémoire, notamment l'environnement capacitif. C'est la raison pour laquelle on utilisera le même "layout" pour les cellules-mémoire rajoutées, et on placera la rangée supplémentaire 25 en bas du plan-mémoire et on utilisera de préférence une connexion FL interne au décodeur-ligne DL pour relier le décodeur-ligne supplémentaire DLS à cette rangée supplémentaire. REVENDICAIIONS 1. Procédé de contrôle du circuit de lecture d'un plan mémoire, caractérisé par le fait qu'à chaque sélection d'au moins une cellule-mémoire (CM) d'une rangée du plan mémoire comportant la génération d'un signal de sélection sur la ligne de mot correspondante (WL) de la rangée, on génère également un signal de sélection supplémentaire (DWL) que l'on propage sur une ligne de mot supplémentaire d'une rangée supplémentaire (LS) de cellulesmémoire-ligne, cette rangée supplémentaire étant disposée au voisinage extérieur du plan mémoire et configurée de façon à présenter des conditions de propagation du signal supplémentaire analogues à celles de chaque rangée du plan mémoire et on sélectionne en utilisant ce signal de sélection supplémentaire (DWL) une première cellule-mémoire de référence (CMR1), structurellement analogue aux cellules-mémoire du plan mémoire et de contenu prédéterminé, placée à l'intersection de ladite rangée supplémentaire (LS) et d'une première colonne (CLS 1) de cellules-mémoire-colonne disposée au voisinage extérieur du plan mémoire et configurée de façon à présenter une capacité de colonne de valeur prédéterminée et connue par rapport à la valeur de capacité de colonne de chaque colonne du plan mémoire, on détecte la lecture du contenu de la première cellule de référence (CMR1) en une zone de la colonne supplémentaire espacée de l'endroit de génération du signal de sélection supplémentaire sensiblement de la hauteur d'une colonne du plan mémoire, et on active le circuit de lecture (AML) seulement en présence de ladite détection de façon à permettre la lecture du contenu de la ou des cellules-mémoire sélectionnées du plan mémoire. 2. Procédé selon la revendication 1, caractérisé par le fait que la capacité de colonne de la colonne supplémentaire (CLS1) est prise égale à un sous-multiple de la capacité de colonne d'une colonne du plan mémoire, et par le fait qu'on détecte le contenu de la première cellule de référence (CMRl) en comparant la différence de tension aux bornes de la colonne supplémentaire à une première tension de référence (VDD/2) correspondant, compte tenu du rapport entre la capacité de colonne d'une colonne du plan mémoire et la capacité de colonne de la colonne supplémentaire, à une deuxième tension de référence supérieure à la tension de décalage des moyens d'amplification du circuit de lecture. 3. Procédé selon la revendication 1 ou 2, caractérisé par le fait qu'on sélectionne en utilisant le signal de sélection supplémentaire une deuxième cellule-mémoire de référence (CMR2), structurellement analogue aux cellules-mémoire du plan mémoire et de contenu prédéterminé, placée à l'intersection de ladite rangée supplémentaire et d'une deuxième colonne supplémentaire (CLS2) de cellules-mémoire-colonne, disposée au voisinage extérieur de la première colonne supplémentaire et configurée de façon à présenter une capacité de colonne égale à celle de chaque colonne du plan mémoire, on détecte la lecture du contenu de cette deuxième cellule de référence en une zone de la deuxième colonne supplémentaire espacée de l'endroit de génération du signal de sélection supplémentaire sensiblement de la hauteur d'une colonne du plan mémoire, et on désactive le circuit de lecture seulement en présence de ladite détection de façon à stopper la lecture du contenu de la ou des cellules-mémoire sélectionnées du plan mémoire. 4. Dispositif de mémoire, comprenant un plan mémoire, des moyens de sélection-ligne (DL) pour sélectionner une ligne de cellules-mémoire du plan mémoire à partir d'un signal de sélection, des moyens de sélection-colonne (TCD, MUX) pour sélectionner au moins une colonne de cellules-mémoire, un circuit de lecture (AML) relié aux moyens de sélection-colonne, et des moyens de commande (CTL) pour commander les moyens de sélection et le circuit de lecture, caractérisé par le fait qu'il comprend en outre des moyens de sélection-ligne supplémentaires (DLS) pour délivrer un signal de sélection supplémentaire (DWL), une ligne supplémentaire (LS) de cellules-mémoire-ligne, cette ligne supplémentaire, disposée au voisinage extérieur du plan mémoire, possédant une première extrémité reliée à la sortie des moyens de sélection-ligne supplémentaires (DLS) et étant configurée de façon à présenter des conditions de propagation de signal analogues à celles de chaque ligne du plan mémoire, une première cellule-mémoire de référence (CMR 1), structurellement analogue aux cellules-mémoire du plan mémoire et de contenu prédéterminé, placée à l'intersection de ladite ligne supplémentaire (LS) et d'une première colonne supplémentaire (CLS1) de cellules-mémoire-colonne, disposée au voisinage extérieur du plan mémoire et configurée de façon à présenter une capacité de colonne de valeur prédéterminée et connue par rapport à la valeur de capacité de colonne de chaque colonne du plan mémoire, des premiers moyens de sélection-colonne supplémentaires (TCD) pour sélectionner ladite première colonne supplémentaire, et par le fait que les moyens de commande (CTL) comportent des premiers moyens de détection (MDT) disposés en une zone de la première colonne supplémentaire espacée de la sortie des moyens de sélection-ligne supplémentaires sensiblement de la hauteur d'une colonne, pour délivrer un premier signal de détection (Re) représentatif de la lecture du contenu de la première cellule de référence, les moyens de commande étant aptes à activer simultanément les moyens de sélection-ligne (DL) et les moyens de sélection-ligne supplémentaires (DLS), ainsi que simultanément les moyens de sélection-colonne et les premiers moyens de sélection-colonne supplémentaires, puis le circuit de lecture en présence dudit premier signal de détection de façon à permettre la lecture du contenu de la ou des cellules-mémoire du plan mémoire sélectionnées. 5. Dispositif selon la revendication 4, caractérisé par le fait que les cellules mémoire-colonne de ladite première colonne supplémentaire sont toutes reliées à des premiers moyens de métallisation-colonne, et chaque cellule mémoire-colonne est reliée à l'extrémité d'une ligne du plan mémoire, par le fait que les premiers moyens de métallisation-colonne sont interrompus (COP) de façon à subdiviser les cellules mémoire-colonne de ladite première colonne supplémentaire en un premier groupe de cellules-mémoire-colonne (CM2) connectées à la cellule-mémoire de référence et aux moyens de détection et en un deuxième groupe de cellules-mémoire-colonne (CM3) non connectées à la première cellule-mémoire de référence et aux premiers moyens de détection, le nombre de cellules-mémoirecolonne du premier groupe étant prédéterminé de façon à ce que la capacité de colonne vue par les moyens de détection soit prise égale à un sous-multiple choisi de la capacité de colonne d'une colonne du plan mémoire. 6. Dispositif selon la revendication 5, caractérisé par le fait que les premiers moyens de détection (MDT) comportent un inverseur. 7. Dispositif selon la revendication 5 ou 6, caractérisé par le fait que la ligne supplémentaire (LS) de cellules-mémoire-ligne est disposée entre la dernière ligne du plan-mémoire et les moyens de sélection-colonne, par le fait que les moyens de sélection-ligne (DL) sont disposés entre les moyens de sélection-ligne supplémentaires (DLS) et ladite ligne supplémentaire (LS), et par le fait que le premier groupe de cellules-mémoire-colonne (CM2) de la colonne supplémentaire est disposé entre la première cellule-mémoire de référence (CMR1) et le deuxième groupe de cellules-mémoire-colonne (CM3) de la première colonne supplémentaire. 8. Dispositif selon l'une des revendications 4 à 7, caractérisé par le fait que la première cellule-mémoire de référence (CMR1) est stucturellement analogue à chaque cellule-mémoire du plan mémoire et comporte en outre une connexion inteme spécifique permettant de figer la valeur du bit mémorisé, par le fait que chaque cellulemémoire-ligne (CM 1) de la ligne supplémentaire est stucturellement analogue à chaque cellule-mémoire du plan mémoire mais est fonctionnellement inactive vis-à-vis des cellules-mémoire de la colonne du plan mémoire à l'extrémité de laquelle elle est disposée, par le fait que chaque cellule-mémoire-colonne (CM2) de la première colonne supplémentaire connectée aux moyens de détection est stucturellement analogue à chaque cellule-mémoire du plan mémoire mais est fonctionnellement inactive vis-à-vis de la première cellulemémoire de référence. 9. Dispositif selon la revendication 7 et 8, caractérisé par le fait que les cellules-mémoire-colonne (CM3) du deuxième groupe de la première colonne supplémentaire sont pour certaines au moins d'entre elles structurellement identiques aux cellules-mémoire-ligne de la ligne supplémentaire. 10. Dispositif selon l'une des revendications 4 à 9, caractérisé par le fait qu'il comprend une deuxième cellule-mémoire de référence (CMR2), structurellement analogue aux cellules-mémoire du plan mémoire et de contenu prédéterminé, placée à l'intersection de ladite ligne supplémentaire et d'une deuxième colonne supplémentaire de cellulesmémoire-colonne disposée au voisinage extérieur de la première colonne supplémentaire et configurée de façon à présenter une capacité de colonne égale à celle de chaque colonne du plan mémoire, chaque cellule-mémoire-colonne de la deuxième colonne supplémentaire étant stucturellement analogue à chaque cellulemémoire du plan mémoire mais fonctionnellement inactive vis-à-vis de la deuxième cellule-mémoire de référence des deuxièmes moyens de sélection-colonne supplémentaires (TCD) pour sélectionner ladite deuxième colonne supplémentaire, et par le fait que les moyens de commande comportent des deuxièmes moyens de détection (DAM) disposés en une zone de la deuxième colonne supplémentaire espacée de la sortie des moyens de sélection-ligne supplémentaires sensiblement de la hauteur d'une colonne, pour délivrer un deuxième signal de détection représentatif de la lecture du contenu de cette deuxième cellule de référence, les moyens de commande étant aptes à activer simultanément les moyens de sélection-ligne et les moyens de sélection-ligne supplémentaires, ainsi que simultanément les moyens de sélectioncolonne et les premiers et deuxièmes moyens de sélection-colonne supplémentaires, puis à désactiver le circuit de lecture en présence dudit deuxième signal de détection de façon à stopper la lecture du contenu de la ou des cellules-mémoire sélectionnées du plan mémoire.