Brevet FR2784256A1 — publié le 20000407

Démodulateur numérique, et son procédé de démodulation d'un signal modulé par déplacement de fréquence. Domaine technique de l'invention: La présente invention concerne un procédé de démodulation d'un signal modulé par déplacement de fréquence. Etat de la technique: Les dispositifs de démodulation analogiques fonctionnant par boucle à verrouillage de phase, par déphasage ou encore par discriminateur, nécessitent un grand nombre de périodes du signal entrant pour permettre aux systèmes de se caler et de démoduler. Il en résulte une perte de temps importante à chaque changement de fréquence, et donc une faible performance en terme de débit. De tels dispositifs sont décrits dans les documents FR-A-2738421, FR-A-2728118 et WO 9413084. Dans le procédé de démodulation analogique par boucle de verrouillage de phase, le signal produit est ajusté par un oscillateur contrôlé en tension sur le signal modulé reçu. Un comparateur de phase compare les phases du signal analogique modulé reçu, et du signal produit par l'oscillateur contrôlé en tension, et délivre un signal de correction de phase, lequel après filtrage 2 2784256 est utilisé dans une boucle de contre-réaction pour piloter l'oscillateur contrôlé en tension. Dans le procédé de démodulation analogique par déphasage, le signal modulé reçu est multiplié par le même signal modulé retardé en phase. Le signal analogique modulé reçu parcourt ainsi deux chemins, l'un étant direct, et l'autre s'effectuant à travers un circuit déphaseur avant d'entrer dans un circuit multiplicateur de tension. Le signal obtenu par multiplication est la somme d'un signal de fréquence double de la fréquence de l'onde porteuse, et d'un signal image du signal modulant. Dans le procédé de démodulation analogique par discriminateur, la modulation de fréquence est transformée en modulation d'amplitude. Le signal analogique modulé reçu est d'abord amplifié pour atteindre une amplitude prédéterminée, puis est dérivé par un circuit discriminateur. L'amplitude du signal dérivé est proportionnelle à la fréquence du signal reçu, et un démodulateur d'amplitude restitue le signal modulant. La démodulation numérique utilise usuellement la mesure du temps écoulé entre deux passages à zéro du signal modulé reçu et la compare avec le temps moyen ou théorique entre deux passages à zéro de l'onde porteuse (voir documents EP-A-564426, FR-A-2679724 et EP-A-762628). La mesure du temps est réalisée à l'aide de compteurs pilotés par une horloge d'échantillonnage. La précision de la mesure nécessite le sur- échantillonnage du signal reçu à l'aide d'une horloge de fréquence très supérieure, usuellement mille fois supérieure, à la fréquence de l'onde porteuse des signaux modulés. La fréquence d'échantillonnage est d'autant plus élevée que la fréquence de l'onde porteuse est élevée. 3 2784256 Lorsque la fréquence porteuse des signaux modulés est élevée, les systèmes numériques, étant limité en fréquence d'échantillonnage par la technologie des composants, ne peuvent pas démoduler directement les signaux mais abaissent la fréquence porteuse à une fréquence intermédiaire de plus faible valeur. Aussi, démoduler le signal sur une demi période de la fréquence intermédiaire revient à démoduler ce signal sur un grand nombre de périodes de la fréquence porteuse. Il y a donc perte de vitesse de transmission de l'information lorsque la fréquence porteuse est élevée. Lorsque la fréquence porteuse est suffisamment faible pour que les signaux soient directement démodulés par les systèmes numériques classiques, la précision de la mesure impose un écart minimum important entre les différentes fréquences associées auxdifférentes valeurs binaires à restituer. Cet écart limite le nombre de fréquences utilisables dans un canal de transmission donné ou impose une largeur minimum importante au canal de transmission nécessaire à la transmission du débit binaire souhaité. Dans ce cas, il y a perte de rendement du débit binaire restitué par rapport à la largeur du canal nécessaire. Objet de l'invention Un premier objet de l'invention consiste à élaborer un procédé de démodulation numérique éliminant la mesure exacte de la fréquence ainsi que le sur-échantillonnage des signaux reçus. Un deuxième objet de l'invention consiste à élaborer un procédé de démodulation numérique permettant de supprimer la fréquence intermédiaire des démodulations classiques, ou d'augmenter sa valeur afin d'accroître le débit binaire restitué. 4 2784256 Un troisième objet de l'invention consiste à élaborer un procédé de démodulation numérique permettant d'utiliser plus de fréquences dans les canaux de transmission classiques ou de subdiviser les canaux de transmission classiques en sous-canaux utilisant le même nombre de fréquence, entraînant dans les deux cas, une augmentation du débit binaire restitué. Un quatrième objet de l'invention consiste à élaborer un procédé de démodulation permettant de simplifier les systèmes de transmission offrant le choix du canal de transmission parmi plusieurs canaux possibles, ou utilisant la transmission par étalement de spectre de fréquences. Un cinquième objet de l'invention consiste à réaliser un dispositif de démodulation totalement numérique, de conception simple et de coût réduit, notamment pour une réalisation par programmation dans un microprocesseur ou pour une intégration en circuit intégré. Exposé de l'invention La technique de modulation par déplacement de fréquence est utilisée pour transmettre un signal numérique d'un émetteur à un récepteur en associant une fréquence particulière à chaque valeur binaire du signal numérique (0,1, ou 01,10...). L'émetteur comporte un modulateur qui émet pour chaque valeur binaire du signal numérique ladite fréquence particulière, et le récepteur comporte un démodulateur qui restitue les valeurs binaires du signal numérique en discriminant lesdites fréquences. Le procédé de démodulation selon l'invention restitue les valeurs binaires d'origine en numérique en discriminant les fréquences du signal modulé reçu. 2784256 Le procédé de démodulation de l'invention consiste à restituer les valeurs binaires d'un signal numérique auxquelles sont associées des fréquences dont les demi-périodes sont proches de multiples distincts d'une même durée AT en utilisant un signal d'horloge de demi-période fixe égale à AT-k, k étant un nombre entier non nul. Plus précisément, le procédé de l'invention consiste à restituer les valeurs binaires d'un signal numérique auxquelles sont associées des fréquences dont les demi-périodes sont égales à des multiples distincts d'une même durée AT avec une tolérance de plus ou moins AT. (hxk), h étant un nombre entier non nul et le produit hxk étant égal au minimum à 2. Les différentes étapes du procédé de démodulation selon l'invention i15 consistent successivement à: - mettre en forme logique le signal reçu pour obtenir un signal logique modulé si cela est nécessaire. - tester, à la réception de chaque front montant ou descendant du signal logique modulé, si les h dernières valeurs V correspondantes aux h dernières demi-périodes du signal modulé reçu sont toutes égales et toutes multiples de k, o la valeur V est le nombre de fois o l'horloge de demi-période fixe AT+k change d'état entre deux fronts successifs du signal logique modulé. - mettre à jour les signaux de sortie à la valeur binaire à laquelle est associée la fréquence de demi-période proche de (V+k)xAT lorsque les résultats de ces tests sont positifs. - et à maintenir les signaux de sortie à la même valeur binaire jusqu'à la prochaine mise à jour. 6 2784256 Le procédé de l'invention restitue parfaitement les valeurs binaires d'origine. En effet, lorsque les h dernières valeurs V sont toutes égales et toutes multiples de k, les h dernières demi-périodes du signal modulé reçu sont égales à (V-k)xAT avec une tolérance de _ AT-. (hxk). Réciproquement, lorsque la demi-période du signal modulé reçu est proche de mxAT avec une tolérance de AT-(hxk), la valeur V est égale à mxk avec périodiquement une variation 1 due à la différence entre la demi- période de la fréquence associée à la valeur binaire et la demi-période idéale mxAT. D'une part, les groupes des h dernières valeurs V,sont régulièrement des groupes de valeurs égales à mxk ainsi les signaux de sortie sont mis à jour à la valeur binaire à laquelle est associée la fréquence de demipériode proche de (m k)xAT. D'autre part, h valeurs V consécutives ne peuvent pas être toutes égales à mxk-1 et multiples de k ni être toutes égales à mxk+1 et multiples de k car le produit hxk est au moins égal à 2, ainsi les variations de 1 de la valeur V n'affectent pas les signaux de sortie. Le fonctionnement du procédé de l'invention est optimum lorsque les fréquences associées aux valeurs binaires du signal numérique ont leurs demi-périodes exactement égales à des multiples distincts d'une même durée AT, c'est à dire lorsque la modulation de fréquence est dite régulière. Selon un mode de réalisation préférentiel du démodulateur numérique, les moyens pour tester si les h dernières valeurs V correspondantes aux h dernières demi-périodes du signal modulé reçu sont toutes égales et toutes multiples de k, comportent une horloge connectée à un compteur, la valeur dudit compteur étant lue par un microprocesseur puis réinitialisée à chaque réception d'un front montant ou descendant du signal logique modulé. En 7 2784256 outre, les opérations de mise à jour et de maintien des signaux de sortie sont exécutés par un logiciel dans un microprocesseur. Un cas avantageux du procédé selon l'invention est le cas o les fréquences associées aux n valeurs binaires que le procédé restitue ont leurs n demi- périodes proches de n multiples consécutifs d'une même durée AT, n étant le nombre de valeurs binaires différentes que prend le signal numérique transmis. Dans ce cas avantageux du procédé, les n multiples 'consécutifs de la même durée AT appelés 1/2 ti, i E {(0,...,n- 1}, peuvent s'écrire de la manière suivante: 1/2 to = (axn+b)xAT 1/2 t1 = (axn+b)xAT+lxAT 1/2 ti = (axn+b)xAT+ixAT 1/2 t(n1) = (axn+b)xaT+(n-1)xAT. Dans les relations précédentes, a et b sont des nombres entiers, b étant strictement inférieur à n. Le paramètre " a " du procédé définit naturellement des groupes de fréquences distincts et consécutifs que l'on peut nommer canaux de transmission. Dans ce cas, il est particulièrement avantageux, afin de simplifier la réalisation de dispositifs faisant usage du procédé, de ne pas utiliser de compteurs pour calculer la valeur de V à chaque demi-période mais de tester directement si les h dernières valeurs V correspondantes aux h dernières 8 2784256 demi-périodes du signal modulé reçu sont toutes égales et toutes multiples de k. Pour cela, le procédé consiste à calculer le décalage D de vitesse entre la fréquence du signal modulé reçu et la fréquence fixe d'un séquenceur de kxn états cadencé par un signal d'horloge de demi-période fixe égale à AT k, le séquenceur répétant à l'infini une séquence de durée nxAT, composée de kxn états successifs distincts, chaque état ayant une durée de AT+ k. i En effet, la valeur Vdéfinie dans le procédé général est égale à D+ (axnxk) dans ce cas avantageux, ainsi, tester si les h dernières valeurs V correspondantes aux h dernières demi-périodes du signal modulé reçu sont toutes égales et toutes multiples de k revient à tester si les h derniers décalages D sont tous égaux et multiples de k. D'autre part, mettre à jour les signaux de sortie à la valeur binaire à laquelle est associée la fréquence de demi-période proche de (V+k)xAT lorsque le résultat du test est positif, revient à mettre à jour les signaux de sortie à la valeur binaire à laquelle est associée la fréquence de demi-période proche de 1/2 ti, o i est égal à ((D k)-b) modulo n, lorsque le résultat du test est positif. Le procédé de démodulation de l'invention consiste alors à - filtrer le groupe de fréquences à démoduler, le groupe étant déterminé par les entiers a et b, - capturer sur chaque front montant et descendant du signal logique modulé, l'état en cours d'un séquenceur de séquence de durée nxAT, et de kxn états, chaque état ayant une durée de AT+k, 9 2784256 - calculer modulo kxn à chaque nouvelle capture, le décalage D entre les deux dernières captures, - tester si les h derniers décalages D sont tous égaux et tous multiples de k. - mettre à jour les signaux de sortie à la valeur binaire à laquelle est associée la fréquence de demi- période proche de 1/2 ti, o i est égal à ((D k)-b) modulo n, lorsque le résultat du test est positif, - et à maintenir les signaux de sortie à la même valeur binaire jusqu'à la prochaine mise à jour. Un cas particulièrement avantageux du procédé selon l'invention est le cas o k = 2 et h = 1. Un tel cas revient à démoduler sur une demi- période un signal entrant à l'aide d'un séquenceur de 2xn états. Le procédé pour ce cas consiste alors à: - capturer sur chaque front montant et descendant du signal logique l'état en cours d'un séquenceur de séquence de durée nxAT, de 2xn états, chaque état ayant une durée de AT-. 2, - calculer modulo 2xn à chaque nouvelle capture le décalage D entre les deux dernières captures, - tester si le dernier décalage est pair, mettre à jour les signaux de sortie à la valeur binaire à laquelle est associée la fréquence de demi-période proche de 1/2 t, o i est égal à ((D+2)-b)modulo n, lorsque le dernier décalage est pair, - maintenir les signaux de sortie en cours lorsque le dernier décalage est impair. 2784256 Un autre cas particulièrement avantageux du procédé selon l'invention est le cas o k = 1 et h = 2. Un tel cas revient à démoduler sur une période un signal entrant à l'aide d'un séquenceur de n états. Le procédé pour cet autre cas consiste alors à: - capturer sur chaque front montant et descendant du signal logique l'état en cours d'un séquenceur de séquence de durée nxAT, de n états, chaque état ayant une durée de AT, - calculer modulo n à chaque nouvelle capture, le décalage D entre les deux dernières captures, - tester si les 2 derniers décalages sont égaux, - mettre à jour les signaux de sortie à la valeur binaire à laquelle est associée la fréquence de demi-période proche de 1/2 ti, o i est égal à (D-b) modulo n, lorsque les deux derniers décalages sont identiques, - maintenir les signaux de sortie en cours lorsque les deux derniers décalages sont différents. Il est particulièrement avantageux de faire usage d'un compteur cyclique pour réaliser le séquenceur. Le calcul du décalage D devient alors une simple opération de soustraction des captures modulo kxn. Selon un mode de réalisation préférentiel d'un démodulateur par séquenceur d'états, le séquenceur comporte un oscillateur associé à une cascade de bascules pour former un compteur cyclique à kxn états. Les moyens de capture d'états comportent une porte logique OU Exclusif dont une entrée reçoit le signal d'entrée logique SL et l'autre entrée reçoit le même signal d'entrée logique SL retardé par une porte neutre, la sortie de la porte logique OU Exclusif produisant une impulsion à chaque front montant ou descendant du signal logique modulé reçu. En outre, les moyens de capture d'états 11 2784256 comportent un premier groupe de bascules utilisant comme signal d'horloge le signal de sortie inversé de la porte logique OU Exclusif et un deuxième groupe de bascules utilisant comme signal d'horloge le signal de sortie non inversé de la porte logique OU Exclusif. Les bornes D des bascules du premier groupe sont connectées au séquenceur, tandis que les bornes D des autres bascules du deuxième groupe sont branchées aux sorties Q des bascules du premier groupe. Sur le front montant de ladite impulsion, I'état du premier groupe de bascules est sauvegardé dans le deuxième groupe de bascules, puis sur le front descendant de la même impulsion, l'état en cours du séquenceur est capturé par le premier groupe de bascules, la dernière capture étant mémorisée à chaque instant dans le premier groupe de bascules, et l'avant-dernière capture étant mémorisée dans le deuxième groupe de bascules. Le circuit de calcul du décalage entre les deux dernières captures comporte au moins un circuit soustracteur connecté à l'entrée du circuit de restitution des valeurs binaires, lequel comporte au moins une bascule de sortie qui délivre le signal démodulé. Selon un autre mode de réalisation préférentiel d'un démodulateur par séquenceur d'états, le séquenceur à kxn états est réalisé par un compteur cyclique d'événements interne à un microprocesseur connecté à un oscillateur à quartz externe ou interne. Les différentes opérations de capture d'états, de calcul des décalages, de test des h derniers décalages, de mise à jour et de maintien des signaux de sortie sont réalisées par un logiciel appelé par interruption externe déclenchée à chaque arrivée d'un front du signal logique d'entrée. Pour un dispositif réalisé k=2 et h=1, les quatre variables statiques suivantes sont définies AvantDernièreCapture, DernièreCapture, Décalage et SignalDemodulé. Le programme d'interruption s'écrit alors de la manière suivante en pseudo langage C 12 2784256 Début du programme d'interruption: { AvantDernièreCapture = DernièreCapture; /* sauvegarde de l'avant dernière capture */ DernièreCapture = Lecture du compteur d'état; /* sauvegarde de la dernière capture */ Décalage = (DernièreCapture- AvantDernièreCapture) modulo 2xn; /* calcul du décalage */ Si (Décalage est pair) Alors SignalDemodulé = Décalage- 2; /* test et mise à jour*/ } Fin du programme d'interruption: Description sommaire des figures D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de différents modes de réalisation de l'invention, donnés à titre d'exemples non limitatifs, et représentés aux dessins annexés, dans lesquels: - La figure 1 représente un exemple de réalisation du démodulateur selon l'invention. - La figure 2 illustre le programme d'interruption exécuté dans le microprocesseur associé au dispositif de la figure 1. - La figure 3 illustre un exemple de table de correspondance entre valeurs binaires d'un signal numérique transmis et les produits de k et des durées en nombre de AT des demi-périodes des fréquences associées, programmé dans le microprocesseur du dispositif de la figure 1. 13 2784256 - La figure 4 représente un schéma synoptique du démodulateur numérique par séquenceur d'états selon l'invention. - La figure 5 illustre un chronogramme représentatif du calcul du décalage pour différentes fréquences d'entrée par un dispositif réalisé l'invention pour n=3, k=1 et h>2. - La figure 6 représente un exemple de réalisation du démodulateur numérique par séquenceur d'états pour démoduler deux fréquences, soit n=2, selon le premier cas avantageux, soit k=2 et h=1. - La figure 7 représente un autre exemple de réalisation du démodulateur numérique par séquenceur d'états pour démoduler deux fréquences, soit n=2, selon le deuxième cas avantageux, soit k=1 et h=2. - La figure 8 représente une variante de réalisation du démodulateur numérique par séquenceur d'états pour démoduler seize fréquences, soit n=16, selon le premier cas avantageux, soit k=2 et h=1. - La figure 9 représente une variante de réalisation du démodulateur numérique par séquenceur d'états pour démoduler seize fréquences, soit n=16, selon le deuxième cas avantageux, soit k=1 et h=2. - La figure 10 représente un exemple de réalisation du dispositif de démodulation par séquenceur d'états selon l'invention en utilisant un microprocesseur. - La figure 11 montre l'organigramme de fonctionnement du microprocesseur associé au dispositif de la figure 10. Description détaillée des modes de réalisations de l'invention En référence à la figure 1, le démodulateur comporte d'une manière générale: - une horloge 101 de demi-période fixe AT+k, AT étant l'intervalle de temps dont sont multiples les demi-périodes proches des demi-périodes des fréquences associées aux valeurs binaires à restituer, 14 2784256 - des moyens de comptage 102, - un circuit de conversion 103 du signal analogique modulé reçu en signal logique modulé, - un microprocesseur 104. Le fonctionnement du dispositif de démodulation de la figure 1 est le suivant: L'entrée d'un compteur 102 est connectée sur la sortie de l'horloge 101 de demi-période fixe égale à AT.k. Le compteur 102 est incrémenté chaque fois que le signal d'horloge change d'état. La borne de réinitialisation à zéro du compteur 102 est connectée à la sortie P du microprocesseur 104. Le signal analogique reçu est converti par le circuit de conversion 103 en signal logique modulé. La sortie du circuit de conversion 103, est connectée à l'entrée I d'interruption externe du microprocesseur 104. Sur chaque front montant et descendant du signal logique modulé délivré par le circuit de conversion 103, le microprocesseur 104 exécute le programme d'interruption illustré sur la figure 2. Le microprocesseur 104 sauvegarde la valeur du compteur 102 dans une mémoire circulaire à h emplacements, produit une impulsion sur sa sortie P pour réinitialiser à zéro le compteur 102, teste que les h dernières valeurs contenues dans la mémoire circulaire à h emplacements sont toutes égales et multiples de k. Lorsque les valeurs contenues dans les h emplacements de la mémoire circulaire sont toutes égales et toutes multiples de k, le microprocesseur 104 recherche dans une table de correspondance entre les valeurs binaires du signal numérique transmis et les produits de k et des durées en nombre de AT des demi- périodes des fréquences qui leurs sont associées, la valeur binaire correspondante à la valeur commune contenue dans les h emplacements de la mémoire circulaire, puis met à jour en sortie les signaux démodulés à la valeur binaire trouvée, et sort du programme d'interruption. La dite table de correspondance dont un exemple est illustré par la figure 3 est établie en mémoire morte. Lorsque les valeurs contenues dans les h emplacements de la mémoire circulaire ne sont pas toutes égales ou toutes multiples de k, le microprocesseur 104 sort directement du programme d'interruption. Les avantages découlant des dispositifs de la figure 1 sont les suivants Le sur-échantillonnage des signaux en réception est éliminé lorsque le dispositif de démodulation est réalisé avec une horloge de demi-période égale à AT. Le dispositif démodule alors les signaux sur une période du signal modulé. - Il est possible d'augmenter encore la vitesse de démodulation en réalisant le dispositif de démodulation avec une horloge de demi-période égale à AT+2. Le dispositif démodule alors les signaux sur une demi- période du signal modulé. - La fréquence d'horloge utilisée par les dispositifs de démodulation ne dépend pas de la fréquence porteuse, mais des écarts de fréquence entre les fréquences à discriminer. Il est donc possible de démoduler sans fréquences intermédiaires des fréquences très élevées et de réduire au minimum les écarts entres les fréquences à discriminer. En référence à la figure 2: - la variable i représente l'index d'écriture dans la mémoire circulaire à h emplacements, - la variable j représente l'index de lecture de la mémoire circulaire à h emplacements, - la TableModulation représente la table de correspondance entre les valeurs binaires du signal numérique transmis et les produits de k et des durées en nombre de AT des demi-périodes des fréquences qui leurs sont associées. Le contenu de cette table est illustré sur la figure 3 dans un exemple non limitatif d'un signal numérique à quatre valeurs binaires. En référence à la figure 3 illustrant un exemple de table de correspondance TableModulation, la colonne de gauche représente les quatre valeurs binaires possibles du signal numérique transmis et la colonne de droite représente les produits de k et des durées en nombre de AT des demi- périodes des fréquences associées aux quatre valeurs binaires. En référence à la figure 4, le démodulateur numérique par séquenceur d'états comporte d'une manière générale: - des premiers moyens de filtrage des groupes de fréquences à traiter. - des deuxièmes moyens comprenant un séquenceur 2 d'état apte à délivrer une séquence de kxn états, n étant le nombre de valeurs binaires à restituer, chaque état logique ayant une durée de AT.k, AT étant l'intervalle de temps dont sont multiples les demi-périodes proches des demi-périodes des fréquences associées aux valeurs binaires à restituer, des troisièmes moyens comprenant un circuit de capture 3 de l'état en cours du séquenceur 2, - des quatrièmes moyens comprenant un circuit de calcul 4 modulo kxn du décalage entre les deux dernières captures, - des cinquièmes moyens 5 de test des h derniers décalages, et de mise à jour du signal démodulé lorsque les h derniers décalages D sont tous égaux et multiples de k, et de maintien des signaux démodulés lorsque les h derniers décalages D sont différents ou non multiples de k. 17 2784256 Le fonctionnement du dispositif de démodulation de la figure 4 est le suivant: Le circuit 1 de filtrage et de mise en forme logique est apte à filtrer le signal entrant afin de ne conserver que le groupe de fréquences attendues. Après la mise en forme logique du signal entrant, le séquenceur d'état 2 produit une séquence de durée nxAT, et de kxn états. Chaque état du séquenceur 2 possède une durée de AT-k, k étant un nombre entier supérieur ou égal à 1, et n étant le nombre de valeurs binaires à restituer. Le séquenceur 2 répète infiniment cette séquence de façon périodique, et l'état du séquenceur 2 est capturé sur chaque front montant et descendant du signal logique. A chaque nouvelle capture, le décalage D de nombre d'états entre les deux dernières captures est calculé modulo kxn. A chaque nouvelle capture, il est testé de plus si les h derniers décalages, hxk étant égal au minimum à 2, sont tous égaux et tous multiples de k. Lorsque les h derniers décalages sont tous égaux et tous multiples de k, le signal démodulé est mis à jour à la valeur binaire à laquelle est associée la fréquence de demi-période proche de 1/2 t1, o i est égal à ((D-k)-b) modulo n. Lorsque les h derniers décalages D sont différents ou non multiples de k, le signal restitué reste le signal en cours. Un cas avantageux est le cas k=2, h=1, o les signaux de sortie sont mis à jour lorsque le décalage D est pair. Un autre cas avantageux est le cas k=1, h=2, o les signaux de sortie sont mis à jour lorsque deux décalages D successifs sont identiques. Lorsque le dispositif mettant en oeuvre le procédé consiste à prendre un compteur cyclique pour réaliser le séquenceur 2, le calcul du décalage devient alors une simple opération de soustraction des captures modulo kxn. 18 2784256 Les avantages complémentaires découlant des dispositifs de la figure 4 sont les suivants: - Le nombre d'états du séquenceur 2 ne dépendant que du nombre de fréquences à démoduler et non de la valeur de la fréquence porteuse, la taille des registres du séquenceur d'états sont très faibles par rapport à la taille des registres des compteurs de mesure nécessaires dans le cas du sur-échantillonnage. La surface de silicium du circuit intégré résultant sera donc infiniment plus faible et donc le composant sera moins cher à réaliser. De la même façon, la taille du microprocesseur nécessaire à la réalisation du système sera de moindre puissance donc de moindre coût. - Le procédé est naturellement adapté à la définition de canaux de transmission. En effet, le paramètre " a " du procédé définit naturellement des groupes de fréquences distincts et consécutifs que l'on peut nommer canaux de transmission. On remarque alors que le même dispositif, excepté le filtre d'entrée, fonctionne sans aucun réglage sur chacun des canaux ainsi définis. Le canal de transmission est uniquement sélectionné par le filtre d'entrée. Cette qualité simplifie la réalisation de systèmes de transmission offrant le choix du canal de transmission parmi plusieurs canaux possibles ainsi que la réalisation de systèmes de transmission utilisant la transmission par étalement de spectre de fréquences. La figure 5 illustre le calcul du décalage pour différentes fréquences d'entrée par un dispositif réalisé selon l'invention pour n=3, k=1 et h>2. Dans cet exemple, on fait entrer dans le dispositif un signal de demipériodes successivement égales à 1/2 to, 1/2 t,, 1/2 t2, 1/2 t2, 1/2 t,, 1/2 t,, 1/2 to et 1/2 to o, 1/2 to = 3xAT, 1/2 t, = 4xAT et 1/2 t2 = 5xAT. 19;2784256 La figure 5 représente un chronogramme des signaux suivants: - SA représente le signal analogique entrant dans le dispositif. - SL représente le signal mis en forme logique. - SEQ représente les états E0, E1 et E2 du séquenceur 2 à trois états. - CAP représente les états capturés sur chaque front du signal logique. - DEC représente le calcul modulo 3 du décalage d'état entre les deux dernières captures. Le chronogramme montre en particulier que le décalage est égal à i lorsque la demi-période du signal entrant est exactement égaie à 1/2 ti. Sur toutes figures 6, 7, 8, 9, 10 et 11, le séquenceur d'état est réalisé à titre d'exemple avec un compteur cyclique. De plus, la demi- période de la fréquence associée à la valeur binaire 0 est un multiple de nxAT et, pour toute valeur binaire i, la demi-période de la fréquence qui lui est associée est égale à la demi-période de la fréquence associée à la valeur binaire (i-1) additionnée de AT. Ainsi le procédé restitue directement la valeur binaire du signal numérique sans nécessiter l'usage d'une table de correspondance. En référence à la figure 6, le dispositif de démodulation est agencé pour démoduler deux fréquences, soit n=2, selon le premier cas avantageux, soit k=2, h=1. Dans ce cas, tester si les h derniers décalages sont tous égaux et tous multiples de k, revient à tester si le dernier décalage est pair. Le dispositif est agencé pour restituer les valeurs binaires 0 et 1 auxquelles sont respectivement associées les fréquences de demi- périodes proches de respectivement 1/2 to = (ax2)xAT et 1/2 t1 = (ax2)xAT+1xAT, a étant un nombre entier non nul. 2784256 Le séquenceur 2 à quatre états est réalisé par un oscillateur 10 à quartz de rapport cyclique 50% de demi-période égale de AT-2, suivi de d'une bascule D 12, le tout formant un compteur cyclique à quatre états, chaque état ayant une durée de AT 2. - La première partie du circuit de capture 3 d'états est réalisée par une porte logique 14 OU Exclusif dont une entrée reçoit le signal d'entrée logique SL et l'autre entrée reçoit le même signal d'entrée logique SL retardé par au moins une porte neutre, la sortie de la porte logique 14 OU Exclusif produisant une impulsion à chaque front montant ou descendant du signal logique modulé reçu. La deuxième partie du circuit de capture 3 est réalisée par un premier groupe de bascules D 16, 18 utilisant comme signal d'horloge le signal de sortie inversé de la porte logique 14 OU Exclusif, et un deuxième groupe de bascules D 20, 22 utilisant comme signal d'horloge le signal de sortie non inversé de la porte logique 14 OU Exclusif. Les bornes D des bascules 16, 18 du premier groupe sont connectées au séquenceur 2, tandis que les bornes D des autres bascules 20, 22 du deuxième groupe sont branchées aux sorties Q des bascules 16, 18 du premier groupe. Sur le front montant de ladite impulsion, I'état du premier groupe de bascules 16, 18 est sauvegardé dans le deuxième groupe de bascules 20, 22, puis sur le front descendant de la même impulsion, I'état en cours du séquenceur 2 est capturé par le premier groupe de bascules 16, 18, la dernière capture étant mémorisée à chaque instant dans le premier groupe de bascules 16, 18, et l'avant- dernière capture étant mémorisée dans le deuxième groupe de bascules , 22. - Le calcul du décalage d'états entre les deux dernières captures est réalisé dans le circuit 4 comportant deux circuits 24 additionneurs bit à bit plus la retenue, un circuit 26 de calcul de retenue, le tout formant un circuit 21 2784256 additionneur de deux variables de deux bits dont les entrées sont, d'une part la valeur mémorisée dans le premier groupe de bascules 16, 18 et, d'autre part le complément à quatre de la valeur mémorisée dans le deuxième groupe de bascules 20, 22. L'opération de complément à quatre de la valeur mémorisée dans le deuxième groupe de bascules 20, 22 est réalisée par les deux circuits inverseurs 28, et l'addition d'une retenue de 1 sur le bit de poids faible de la dite valeur. L'ensemble des deux circuits 24 additionneurs, du circuit 26 de calcul de retenue 26 et des deux circuits inverseurs 28, forme un circuit soustracteur modulo quatre 30 bien connu des spécialistes. - Les opérations de test du dernier décalage, de mise à jour et de maintien du signal démodulé sont réalisées dans le circuit 5 comprenant une bascule D 32 qui copie le bit de poids fort du décalage calculé, soit le décalage divisé par 2, lorsque le bit de poids faible du décalage calculé est nul, soit lorsque le décalage est pair. Pour cela, la bascule D 32 utilise comme signal d'horloge CLK, l'impulsion générée par la porte logique 14 OU Exclusif à l'arrivée de chaque front du signal logique, conduite dans le fil 34, retardée par une série de portes logiques 36 neutres le temps que le calcul du décalage soit achevé, et masquée par la porte 38 lorsque le décalage calculé est impair. La borne D de la bascule D 32 est connectée au circuit 4, et utilise comme signal de donnée le bit de poids fort du décalage calculé. La sortie Q de la bascule D 32 représente le signal démodulé. Le dispositif décrit peut, par exemple, démoduler sur une demi-période les deux fréquences 148,5 kHz et 150 kHz avec un oscillateur de fréquence 30 MHz. Sur la figure 7, le dispositif est destiné à démoduler deux fréquences, soit n=2, selon le deuxième cas avantageux, soit k=2, h=1. Dans ce cas, tester si les h derniers décalages sont tous égaux et tous multiples de k, revient à tester si les deux derniers décalages sont identiques. Le dispositif est agencé pour restituer les valeurs binaires 0 et 1 auxquelles sont respectivement associées les fréquences de demipériodes proches de respectivement 1/2 to = (ax2)xAT et 1/2 t, = (ax2)xAT+1xAT, a étant un nombre entier non nul. - Le séquenceur 2 à deux états est réalisé par un oscillateur 10 à quartz de rapport cyclique 50% de demi-période égale de AT, formant un compteur cyclique à deux états, chaque état ayant une durée de AT. - La première partie du circuit de capture 3 d'états est réalisée par une porte logique 14 OU Exclusif dont une entrée reçoit le signal d'entrée logique SL, et l'autre entrée reçoit le même signal d'entrée logique SL retardé par au moins une porte neutre, la sortie de la porte logique 14 OU Exclusif produisant une impulsion à chaque front montant ou descendant du signal logique modulé reçu. La deuxième partie du circuit de capture 3 est réalisée par une première bascule D 40 utilisant comme signal d'horloge, le signal de sortie inversé de la porte logique 14 OU Exclusif, et une deuxième bascule D 42 utilisant comme signal d'horloge le signal de sortie non inversé de la porte logique 14 OU Exclusif. La borne D de la première bascule 40 est connectée à la sortie du séquenceur 2, tandis que la borne D de la deuxième bascule 42 est branchée à la sortie Q de la première bascule 40. Sur le front montant de ladite impulsion, l'état de la première bascule 40 est sauvegardé dans la deuxième bascule 42, puis sur le front descendant de la même impulsion, I'état en cours du séquenceur 2 est capturé par la première bascule 40, la dernière capture étant mémorisée à chaque instant dans la première bascule 40, et l'avant- dernière capture étant mémorisée dans la deuxième bascule 42. - Le calcul du décalage d'états entre les deux dernières captures est réalisé dans le circuit 4 par une porte 44 OU Exclusif connectée aux deux sorties Q des bascules 40, 42. La porte 44 remplit ainsi la fonction de circuit soustracteur de deux bits. - Les opérations de test du dernier décalage, de mise à jour et de maintien du signal démodulé sont réalisées dans le circuit 5 par deux bascules D 46, 48 qui mémorisent les deux derniers décalages sur les fronts montants et descendants de l'impulsion, laquelle est générée par la porte logique 14 OU Exclusif à la réception de chaque front du signal modulé, et conduite dans le fil 50 puis retardée par une série de portes logiques 52 neutres le temps que le calcul du décalage soit achevé. Ces deux derniers décalages sont ensuite comparés par une porte 54 NON OU Exclusif connectée aux sorties Q des bascules 46, 48. La mise à jour et le maintien du signal démodulé sont réalisés par la dernière bascule D 56 qui utilise comme signal d'horloge l'impulsion générée par la porte 14 OU Exclusif, retardée par les portes 52 et les portes 58, le temps que la comparaison des décalages soit achevée et masquée par la porte 54 NON OU Exclusif lorsque les deux derniers décalages sont différents. La sortie Q de la bascule D 56 représente le signal démodulé. Le dispositif décrit peut, par exemple, démoduler sur une période les deux fréquences 148,5 kHz et 150 kHz avec un oscillateur de fréquence 15 MHz. En référence à la figure 8, le dispositif permet de démoduler seize fréquences, soit n=16, selon le premier cas avantageux, soit k=2 et h=1. Le schéma utilise l'association de plusieurs étages conformes aux circuits de la figure 4. L'oscillateur 10 coopère avec quatre bascules D 12 au niveau du séquenceur 2, et chacun des deux groupes de bascules 16, 18; 20, 22 comporte cinq bascules D dans le circuit de capture 3. Le circuit 4 de calcul du décalage d'état est doté de cinq circuits additionneurs 24, de quatre circuits de calcul de retenue 26 et de cinq circuits inverseurs 28, I'ensemble formant un circuit soustracteur 30 cinq bits. La sortie des quatre bascules D 32 représente le signal démodulé à quatre bits. Sur la figure 9, le dispositif peut démoduler seize fréquences, soit n=16, selon le deuxième cas avantageux, soit k=1 et h=2. Le schéma utilise l'association de plusieurs étages conformes aux circuits de la figure 5. L'oscillateur 10 coopère avec trois bascules D 12 au niveau du séquenceur 2, et le circuit de capture 3 d'états comporte quatre bascules D 40 et quatre bascules D 42. Quatre circuits additionneurs 24, trois circuits de calcul de retenue 26 et quatre portes logiques 28 NON, l'ensemble formant un circuit soustracteur 30 quatre bits, sont insérés dans le circuit 4 de calcul du décalage d'état entre les sorties Q des bascules 40, 42 et le circuit 5 de restitution des valeurs binaires, lequel comporte quatre bascules D 46 et quatre bascules D 48, associées à quatre portes 54 NON OU Exclusif. La sortie des quatre bascules D 56 représente le signal démodulé à quatre bits. Sur la figure 10 est représentée une variante de réalisation du dispositif pour démoduler n fréquences au moyen d'un microprocesseur 60. Le séquenceur 2 à kxn états est réalisé par un compteur 62 cyclique d'événements interne à un microprocesseur connecté à un oscillateur 10 à quartz externe ou interne. Les différentes opérations de capture d'états, de calcul des décalages, de test des h derniers décalages, de mise à jour et de maintien des signaux de sortie sont réalisées par un logiciel 64 appelé par interruption externe déclenchée à chaque arrivée d'un front du signal logique d'entrée SL. Pour un dispositif réalisé selon le premier cas avantageux k=2 et h=l, les quatre variables statiques suivantes sont définies: AvantDernièreCapture, DernièreCapture, Décalage et SignalDemodulé. Le programme d'interruption est alors le suivant en pseudo langage C et illustré sur la figure 11: Début du programme d'interruption: { AvantDernièreCapture = DernièreCapture; /* sauvegarde de l'avant dernière capture */ DernièreCapture = Lecture du compteur d'état; /* sauvegarde de la dernière capture */ Décalage = (DernièreCapture- AvantDernièreCapture) modulo 2xn; /* calcul du décalage */ Si (Décalage est pair) Alors SignalDemodulé = Décalage+2; /* test et mise à jour*/ } Fin du programme d'interruption: En référence à la figure 11, le calcul du décalage D modulo 2xn est réalisé par la soustraction de l'AvantDernièreCapture à la DernièreCapture et l'addition de la valeur 2xn lorsque le résultat de la soustraction est négatif. Application industrielle Le procédé de transmission numérique de l'invention et son procédé de démodulation sont parfaitement appropriés à la réalisation des appareils utilisant la transmission numérique par radiofréquences comme les téléphones cellulaires, les téléphones sans fils, les radio-messagers alphanumériques, utilisant la transmission numérique par câbles comme les cartes réseaux sur câble coaxial ou sur paires torsadées et les modems téléphoniques, ou encore utilisant la transmission numérique par courants porteurs sur le secteur électrique. Revendications 1. Procédé de démodulation de fréquence numérique, caractérisé en ce qu'il utilise une horloge de demi-période égale à AT-.k, k étant un entier égal à un ou plus, pour restituer des valeurs binaires auxquelles sont associées des fréquences de demi-périodes proches de multiples distincts de la même durée AT. 2. Procédé de démodulation de fréquence numérique selon la revendication 1, caractérisé en ce que les fréquences associées aux valeurs binaires à restituer ont leurs demi-périodes égales à des multiples distincts d'une même durée AT avec une tolérance de plus ou moins AT (hxk), h et k étant i15 des nombres entiers non nuls dont le produit hxk est égal au minimum à 2, et par les différentes étapes successives suivantes: - tester, à la réception de chaque front montant ou descendant du signal logique modulé, si les h dernières valeurs V correspondantes aux h dernières demi-périodes du signal modulé reçu sont toutes égales et toutes multiples de k, o la valeur V est le nombre de fois o une horloge de demi-période fixe AT k change d'état entre deux fronts successifs du signal logique modulé, mettre à jour les signaux de sortie à la valeur binaire à laquelle est associée la fréquence de demi- période proche de (V. k)xAT lorsque les h dernières valeurs V sont toutes égales et toutes multiples de k, - et à maintenir les signaux de sortie à la même valeur binaire lorsque les h dernières valeurs V sont différentes ou non multiples de k, 3. Procédé de démodulation de fréquence numérique selon la revendication 2, caractérisé en ce que le signal modulé en fréquence est un signal analogique modulé converti en un signal logique modulé. 4. Procédé de démodulation de fréquence numérique selon l'une quelconque des revendications 1 à 3, caractérisé en ce que les fréquences associées aux valeurs binaires du signal numérique ont leurs demi-périodes proches de multiples consécutifs d'une même durée AT, le groupe des multiples consécutifs étant déterminé par les entiers a et b figurant dans la relation 1/2t = (axn+b)xAT+ixAT, n étant le nombre de valeurs binaires différentes que prend le signal numérique transmis. 5. Procédé de démodulation de fréquence numérique selon la revendication 4, caractérisé par les différentes étapes successives suivantes: capturer sur chaque front montant et descendant du signal logique modulé, l'état en cours d'un séquenceur de séquence de durée nxAT, et de kxn états, chaque état ayant une durée de AT-k, - calculer modulo kxn à chaque nouvelle capture, le décalage D entre les deux dernières captures, tester si les h derniers décalages D sont tous égaux et tous multiples de k. - mettre à jour les signaux de sortie à la valeur binaire à laquelle est associée la fréquence de demi-période proche de 1/2 ti, o i est égal à ((D. k)-b) modulo n, lorsque les h derniers décalages D sont tous égaux et tous multiples de k, - et à maintenir les signaux de sortie à la même valeur binaire lorsque les h derniers décalages D sont différents ou non multiples de k. 6. Procédé de démodulation de fréquence numérique selon la revendication , caractérisé en ce que dans le cas o k=2 et h=1, le signal modulé (SL) est démodulé sur une demi-période à l'aide d'un séquenceur (2) de 2xn états, chaque état ayant une durée de AT 2, et les signaux de sortie étant mis à jour lorsque le décalage D est pair. 7. Procédé de démodulation de fréquence numérique selon la revendication , caractérisé en ce que dans le cas o k=1 et h=2, le signal modulé (SL) est démodulé sur une période à l'aide d'un séquenceur (2) de n états, chaque état ayant une durée de AT, et les signaux de sortie étant mis à jour lorsque deux décalages D successifs sont identiques. 8. Procédé de démodulation de fréquence numérique selon l'une quelconque des revendications 5 à 7, caractérisé en ce que le calcul du décalage est i15 assimilé à une opération de soustraction des captures modulo kxn, si le séquenceur (2) est constitué par un compteur cyclique. 9. Démodulateur numérique faisant usage du procédé selon la revendication 2, caractérisé en ce qu'il comporte: - une horloge de demi-période fixe égale à AT-k, - des moyens pour tester, à la réception de chaque front montant ou descendant du signal logique modulé, si les h dernières valeurs V correspondantes aux h dernières demi-périodes du signal modulé reçu sont toutes égales et toutes multiples de k, o la valeur V est le nombre de fois o l'horloge de demi-période AT-k change d'état entre deux fronts successifs du signal logique modulé, - des moyens de mise à jour des signaux de sortie à la valeur binaire à laquelle est associée la fréquence de demi-période proche de (V-k)xAT lorsque les h dernières valeurs V sont toutes égales et toutes multiples de k, - des moyens de maintien des signaux de sortie à la même valeur binaire lorsque les h dernières valeurs V sont différentes ou non multiples de k. 10. Démodulateur numérique selon la revendication 9, caractérisé en ce que: - les moyens pour tester si les h dernières valeurs V correspondantes aux h dernières demi-périodes du signal modulé reçu sont toutes égales et toutes multiples de k, comportent une horloge (101) connectée à un compteur (102), la valeur dudit compteur (102) étant lue par un microprocesseur (104) puis réinitialisée à chaque réception d'un front montant ou descendant du signal logique modulé - les opérations de mise à jour et de maintien des signaux de sortie sont exécutés par logiciel dans le microprocesseur (104). 11. Démodulateur numérique faisant usage du procédé selon la revendication 5, caractérisé en ce qu'il comporte: - un séquenceur (2) de génération d'une séquence de durée nxAT, et de kxn états, chaque état ayant une durée de AT.k, n étant le nombre de valeurs binaires à restituer et AT étant l'intervalle de temps dont sont multiples les demi- périodes proches des demi-périodes des fréquences associées aux valeurs binaires à restituer, des moyens (3) de capture de l'état en cours du séquenceur sur chaque front montant et descendant du signal logique modulé, - des moyens (4) de calcul modulo kxn du décalage entre les deux dernières captures, - des moyens (5) de test des h derniers décalages avec mise à jour des signaux de sortie lorsque les h derniers décalages D sont tous égaux et tous multiples de k, et maintien des signaux de sortie lorsque les h derniers décalages D sont différents ou non multiples de k. 12. Démodulateur numérique selon la revendication 11, caractérisé en ce que: - les moyens (3) de capture d'états comportent une porte logique (14) OU Exclusif dont une entrée reçoit le signal d'entrée logique SL et l'autre entrée reçoit le même signal d'entrée logique SL retardé par au moins une porte neutre, la sortie de la porte logique (14) OU Exclusif produisant une impulsion à chaque front montant ou descendant du signal logique modulé reçu, - les moyens (3) de capture d'états comportent un premier groupe de bascules (16, 18, 40) utilisant comme signal d'horloge le signal de sortie inversé de la porte logique (14) OU Exclusif, et un deuxième groupe de bascules (20, 22, 42) utilisant comme signal d'horloge le signal de sortie non inversé de la porte logique (14) OU Exclusif, les bornes D des bascules (16, 18, 40) du premier groupe sont connectées au séquenceur (2), tandis que les bornes D des autres bascules (20, 22, 42) du deuxième groupe sont branchées aux sorties Q des bascules (16, 18, 40) du premier groupe, sur le front montant de ladite impulsion, l'état du premier groupe de bascules (16, 18, 40) étant sauvegardé dans le deuxième groupe de bascules (20, 22, 42), puis sur le front descendant de la même impulsion, l'état en cours du séquenceur (2) est capturé par le premier groupe de bascules (16, 18, 40), la dernière capture étant mémorisée à chaque instant dans le premier groupe de bascules (16, 18, 40), et l'avant-dernière capture étant mémorisée dans le deuxième groupe de bascules (20, 22, 42). 13. Démodulateur numérique selon la revendication 11 ou 12, caractérisé en ce que le séquenceur (2) comporte un oscillateur (10) associé à au moins une bascule (12) pour former un compteur cyclique à kxn états. 14. Démodulateur numérique selon la revendication 13, caractérisé en ce que les moyens (4) de calcul modulo kxn du décalage entre les deux dernières captures comportent au moins un circuit soustracteur (30). 15. Démodulateur numérique selon l'une quelconque des revendications 11 à 14, caractérisé en ce que les moyens (5) de test des h derniers décalages avec mise à jour des signaux de sortie lorsque les h derniers décalages D sont tous égaux et tous multiples de k, et avec maintien desdits signaux lorsque les h derniers décalages D sont différents ou non multiples de k, comportent au moins une bascule (32, 56) de sortie qui délivre le signal numérique démodulé. 16. Démodulateur numérique selon la revendication 11, caractérisé en ce que le séquenceur (2) à kxn états est réalisé par un compteur (62) cyclique d'événements interne à un microprocesseur (60), ledit compteur étant connecté à un oscillateur à quartz. 17. Démodulateur numérique selon la revendication 11, caractérisé en ce que les différentes opérations de capture d'états, de calcul des décalages, de test des décalages, de mise à jour et de maintien des signaux de sortie sont réalisées par un logiciel (64) exécuté par un microprocesseur (60) par interruption externe déclenchée à chaque arrivée d'un front du signal logique d'entrée. 18. Procédé de démodulation de fréquence numérique selon la revendication , caractérisé par une étape préalable de filtrage du groupe de fréquences à démoduler, le groupe étant déterminé par les entiers a et b. 19. Démodulateur numérique selon la revendication 11, caractérisé en ce qu'il comporte des moyens de filtrage (1) des groupes de fréquences à traiter.