Brevet FR2784493A1 — publié le 20000414

ADRESSAGE DE CELLULES MÉMOIRE D'UNE MÉMOIRE DYNAMIQUE La présente invention concerne les mémoires réalisées sous la forme d'un réseau matriciel de cellules mémoire en circuit intégré. L'invention s'applique plus particulièrement aux mémoires dynamiques (DRAM), qui stockent les données (états"0" ou"1") à mémoriser dans des condensateurs constitutifs de cellulesmémoire. La figure 1 représente, de façon très schématique, un premier exemple de cellule mémoire classique d'une mémoire dynamique (DRAM). Une telle cellule est généralement constituée d'un transistor MOS T (par exemple, à canal N), associé à un condensateur C de stockage de la donnée à mémoriser. La grille G du transistor T est reliée à une ligne 1 de rangée, dite ligne de mot (WL). Le drain D du transistor T est relié à une ligne 2 de colonne, dite ligne de bit (BL). La source S du transistor T est reliée à une première borne SN du condensateur C dont l'autre borne est, dans cet exemple, connectée à la masse. La borne SN constitue le noeud de stockage de la donnée de la cellule mémoire ainsi constituée. Plusieurs cellules mémoire telles que celle représentée à la figure 1 sont associées dans un réseau matriciel de rangées de mot et de colonnes de bit. Une extrémité des lignes de bit est reliée à un amplificateur de lecture/écriture ou d'entrée-sortie (non représenté). Une extrémité des lignes de mots WL est reliée à un circuit logique de sélection de la rangée considérée du réseau matriciel. Pour qu'une cellule telle que représentée à la figure 1 soit adressée en écriture, il faut que la ligne de mot WL associée à la grille du transistor T de cette cellule soit portée au potentiel haut Vdd d'alimentation du réseau matriciel. Le noeud SN de stockage est alors placé soit au potentiel nul si le condensateur C est déchargé par l'intermédiaire d'une ligne de bit connectée à la masse, soit au potentiel Vdd-Vt, où Vt représente la tension seuil du transistor T, si la ligne de bit BL est placée à un potentiel Vdd signifiant une programmation à l'état haut. Ainsi, quand on veut adresser une cellule mémoire en écriture (ou en rafraîchissement), la tension aux bornes du condensateur C est au maximum égale à Vdd-Vt. Par conséquent, la charge du condensateur de stockage ne correspond pas à la tension d'alimentation, ce qui est néfaste en terme de durée de mémorisation de la valeur par la cellule entre deux périodes de rafraîchissement. Un tel inconvénient est particulièrement sensible dans le cas d'une mémoire alimentée sous une faible tension. En effet, dans une telle mémoire, la détection en lecture de l'état mémo- risé s'effectue par rapport à une tension seuil correspondant sensiblement à la moitié de la tension d'alimentation Vdd. Il en découle que, pour garantir une détection fiable du niveau mémo- risé, la tension à laquelle est susceptible d'tre chargé le condensateur C doit tre nettement supérieure à Vdd/2. En effet, lorsqu'une cellule mémoire donnée est adressée en lecture, la ligne de bit est préchargée au potentiel Vdd/2, puis le transistor T correspondant est rendu conducteur. L'état"0"ou"1"mémo- risé est alors déterminé selon que le potentiel de la ligne de bit diminue ou augmente en raison du niveau de charge du condensateur. Si ce niveau est proche de Vdd/2, un état 1 risque de ne pas tre détectable. Outre les problèmes liés à la tension seuil du transistor MOS T, on doit également tenir compte d'une diminution du potentiel du noeud SN en raison de capacités parasites symbolisées en pointillés à la figure 1. En effet, un réseau matriciel de cellule mémoire en circuit intégré est généralement réalisé à partir d'un circuit intégré multicouche dans lequel les capacités respectives sont constituées de capacités intermétalliques entre des niveaux de métallisation du multicouche. Il en découle qu'il subsiste une ou plusieurs capacités parasites Cp, notamment entre le niveau de métallisation dans lequel est formé le noeud SN et le niveau de métallisation dans lequel sont formées les lignes d'alimentation au potentiel Vdd. La figure 2 représente de façon très schématique un deuxième exemple de cellule mémoire classique d'une mémoire dynamique. Cette cellule mémoire reprend pour 1'essentiel les composants (transistor T, condensateur C) de la cellule représentée en figure 1. Elle diffère de cette dernière par le fait qu'une des bornes du condensateur C est connectée à l'alimentation positive Vdd et non plus à la masse et que le transistor T est à canal P. Une cellule mémoire telle que représentée à la figure 2 souffre des mmes inconvénients que celle de la figure 1 pour ce qui concerne le niveau mémorisé au noeud de stockage SN. Une solution classique pour pallier cet inconvénient de niveau de tension au noeud de stockage est d'augmenter la tension sur la ligne de mots WL, c'est-à-dire le potentiel de grille du transistor T, lors de l'adressage de la cellule en écriture ou en rafraîchissement. L'augmentation du potentiel de grille entraîne que le potentiel de source du transistor T peut croître jusqu'à une valeur plus importante avant que la tension seuil du transistor soit atteinte. Par conséquent, la tension mémorisée dans le condensateur de stockage C peut avoisiner la tension d'alimentation, par exemple, si la tension de la ligne WL est portée, lorsque la cellule est adressée, à un potentiel Vpp = Vdd + Vt. Pour permettre une telle augmentation de la tension de grille du transistor T au-delà de la tension d'alimentation, il est nécessaire de disposer d'un circuit de pompe de charge par rapport à la tension d'alimentation. La présence d'un tel circuit de pompe de charge constitue un premier inconvénient en terme de taille de la mémoire. Un autre inconvénient du recours à un circuit de pompe de charge est que cela constitue une solution de moins en moins adaptée au fur et à mesure que la tension d'alimentation du circuit mémoire diminue. Par exemple, dans une technologie à 0,35pm (HCMOS6), où la tension associée à l'effet substrat du transistor est d'environ 0,9V, la tension Vpp d'adressage de la ligne de mot est de l'ordre de 4,2V pour une tension d'alimentation Vdd de l'ordre de 3,3V. Dans une technologie à 0,25pm (HCMOS7), où la tension d'alimentation est de l'ordre de 2,5V, la tension de seuil associée à 1'effet substrat requiert d'augmenter la tension Vpp d'adressage des lignes de mot jusqu'à un potentiel de 3,9V. Un tel potentiel Vpp devient trop élevée par rapport à la tension d'alimentation et introduit, en particulier, un phénomène connu sous la dénomination"d'électrons chauds"qui limite la durée de vie du transistor. En outre, ce problème va devenir de plus en plus critique avec l'évolution technologique qui vise à diminuer encore les tensions d'alimentation. La présente invention vise à proposer une nouvelle solution au problème de la tension seuil des transistors MOS utilisés dans les mémoires dynamiques. La présente invention vise, en particulier, à pallier aux inconvénients de l'utilisation d'un circuit de pompe de charge pour 1'adressage d'une mémoire dynamique. La présente invention vise également à proposer une solution qui soit particulièrement adaptée à une mémoire à alimenter sous une très faible tension, sans nuire à la durée de vie des transistors constitutifs des cellules. La présente invention vise également à proposer une solution qui soit compatible avec les exigences de miniaturisation des mémoires dynamiques. En particulier, la présente inven tion vise à proposer une solution qui ne nécessite pas d'augmen- tation d'encombrement de la mémoire. Une caractéristique de la présente invention est de faire varier le potentiel de la borne du condensateur de stockage, opposée au transistor de sélection selon que la cellule concernée est ou non adressée. Ainsi, selon la présente invention, on rend variable le potentiel habituellement"fixe"de la borne du condensateur qui est opposée au transistor de la cellule mémoire, de manière à accroître virtuellement la capacité de stockage du condensateur. Ainsi, la présente invention propose une approche radicalement différente de celle proposée habituellement pour résoudre le problème de niveau de tension du noeud de stockage. En effet, au lieu de prévoir une augmentation de la tension de grille du transistor, l'invention propose de diminuer la tension opposée du circuit, c'est-à-dire la tension de la borne extrme du condensateur de stockage. L'approche de l'invention est également opposée aux solutions classiques en ce qu'elle n'intervient pas sur une borne du transistor mais sur une borne du condensateur. Ainsi, selon la présente invention, la tension des lignes de mot du réseau mémoire reste dans la plage de tension d'alimentation au lieu d'tre rendue variable en dehors de cette plage par un circuit de pompe de charge dans les mémoires classiques. Plus précisément, la présente invention prévoit une mémoire en circuit intégré du type comprenant une pluralité de cellules mémoire constituées, chacune, d'un transistor MOS de sélection et d'un condensateur de stockage, une première borne du condensateur étant reliée, par l'intermédiaire du transistor, à une ligne de bit et la grille du transistor étant reliée à une ligne de mot, et une deuxième borne du condensateur étant reliée à une ligne de rangée dont le potentiel varie selon que la ligne de mot correspondante est ou non adressée. Selon un mode de réalisation de la présente invention, le niveau de tension stocké dans une cellule mémoire est fixé par le potentiel de la ligne de rangée pendant les périodes d'adressage de cette cellule. Selon un mode de réalisation de la présente invention, la ligne de mot est adressable entre deux potentiels correspondant aux potentiels d'alimentation du circuit mémoire. Selon un mode de réalisation de la présente invention, la ligne de rangée est adressable entre deux potentiels n'excé- dant pas les potentiels d'alimentation du circuit mémoire. L'invention prévoit également un procédé d'adressage d'une mémoire en circuit intégré du type comprenant une pluralité de cellules mémoire organisées en réseau matriciel et comprenant, pour chaque cellule mémoire, un condensateur dont une première borne constitue un noeud de stockage, ce procédé consistant à modifier le potentiel d'une deuxième borne du condensateur lorsque la cellule est adressée. Selon un mode de réalisation de la présente invention, le potentiel de repos de la deuxième borne du condensateur correspond à un potentiel intermédiaire entre deux potentiels d'alimentation de la mémoire. Selon un mode de réalisation de la présente invention, le potentiel d'adressage de la deuxième borne du condensateur correspond à un des potentiels d'alimentation de la mémoire. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 et 2 qui ont été décrites précédemment sont destinées à exposer l'état de la technique et le problème posé ; la figure 3 représente, de façon très schématique, un mode de réalisation d'une cellule d'une mémoire en circuit intégré selon la présente invention ; et les figures 4A à 4D illustrent le fonctionnement d'une mémoire selon l'invention. Les mmes éléments ont été désignés par les mmes références aux différentes figures. Pour des raisons de clarté, seuls les éléments qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. La figure 3 représente un mode de réalisation d'une cellule mémoire selon la présente invention. Ce mode de réalisation est à rapprocher de celui de la figure 1, c'est-à-dire que les cellules mémoire comprennent chacune un transistor T à canal N. On notera toutefois que l'invention s'applique également au cas de cellules mémoires constituées d'un transistor à canal P et d'un condensateur comme dans le cas classique illustré par la figure 2. De façon classique, une cellule mémoire selon l'inven- tion comprend un transistor T de sélection associé à un condensateur de stockage C de la donnée (état"0"ou"1) à mémoriser. Comme précédemment, la grille G du transistor T est reliée à une ligne 1 de mot (WL) et son drain D est relié à une ligne 2 de bit (BL). Toujours de façon classique, la source S du transistor T est reliée à une première borne du condensateur C constituant le noeud SN de stockage. Selon la présente invention, la deuxième borne du condensateur C est connectée à une ligne secondaire 3 de rangée, à laquelle est appliqué un potentiel différent selon que la rangée considérée est ou non adressée. Toujours selon l'invention, la ligne de mot WL est, selon qu'elle est ou non adressée, commutée entre le potentiel positif d'alimentation Vdd et la masse. Ainsi, une caractéristique d'une mémoire en circuit intégré selon la présente invention est d'tre dépourvue de circuit de pompe de charge pour fournir, aux lignes de mot pendant leur adressage respectif, une tension supérieure à la tension nominale d'alimentation du circuit. Selon la présente invention, le potentiel de repos des lignes de rangées supplémentaire 3 est un potentiel intermédiaire entre le potentiel Vdd et la masse, par exemple le potentiel Vdd/2. La ligne de rangée 3 correspondant à la ligne de mot adressée est portée à un potentiel, par exemple la masse, inférieur à ce potentiel de repos, pendant une période légèrement inférieure et comprise dans la période où la ligne de mot est portée au potentiel Vdd. Ainsi, l'organisation de la commutation des lignes supplémentaires de l'invention ne pose pas de problème particulier dans la mesure où un premier front suit la commutation d'adressage d'une ligne de mot, tandis que le deuxième front est en avance par rapport au retour à l'état normal de cette ligne de mot. La commutation des lignes de rangée supplémentaires 3 entre le potentiel Vdd/2 et la masse s'effectue au rythme des commutations des lignes de mot WL correspondantes dans la mesure où elle doit correspondre à l'adressage des lignes de mot. La commutation des lignes de mot pour adresser les différentes rangées du réseau mémoire s'effectue de façon classique en portant une ligne de mot du réseau à un potentiel positif (toutefois limité selon l'invention à Vdd) tandis que les autres lignes non adressées restent à la masse. Le fonctionnement d'une mémoire selon l'invention est illustré par les figures 4A à 4D qui représentent, sous forme de chronogrammes, un exemple d'allure des tensions caractéristiques d'une cellule mémoire de l'invention. La figure 4A représente un exemple d'allure de la tension Vl de la ligne de mot WL correspondant à la cellule mémoire considérée. La figure 4B représente l'allure de la tension V3 de la ligne de rangée supplémentaire 3 selon 1'invention pendant cet intervalle. La figure 4C illustre l'allure du potentiel VSN du noeud de stockage SN en supposant l'écriture d'un"1"dans la cellule mémoire. La figure 4D illustre l'allure du potentiel VSN en supposant l'écriture d'un"0" dans cette mme cellule mémoire. À la figure 4A, on a illustré une période d'adressage d'une ligne de mot par l'application d'un échelon de niveau Vdd sur la ligne de mot WL adressée. Cet échelon de tension commence à un instant t0 et s'achève à un instant tl, la durée tl-t0 étant fixée par le temps nécessaire à l'accès et au traitement par les circuits d'entrée-sortie du réseau mémoire. Cette détermination du temps nécessaire à un accès est parfaitement classique et ne sera pas détaillée. On notera toutefois que le niveau de tension reste égal à Vdd dans la mesure où la mémoire de 1'invention n'est pas associée à un circuit de pompe de charge pour ladressage des lignes de mot. La figure 4B illustre un exemple d'allure de la tension V3 de la ligne de rangée supplémentaire 3 associée à la ligne de mots adressée. Au repos, c'est-à-dire en dehors des périodes d'adressage, la ligne 3 est, par exemple, à un potentiel Vdd/2. Pendant la période d'adressage, la ligne 3 est commutée à la masse. Le retard à la commutation de la ligne 3 par rapport à la ligne 1 (intervalle de temps t2-t0) est, de préférence, le plus faible possible en évitant toutefois une commutation simultanée des lignes 1 et 3. Par exemple, après décodage de l'adresse de la cellule mémoire sélectionnée pour déterminer la ligne de mots WL adressée, on utilise le résultat de ce décodage pour adresser la ligne de rangée supplémentaire 3 correspondante et entraîner sa commutation. En fin de période d'adressage, la ligne de rangée supplémentaire 3 est commutée de nouveau vers son état de repos Vdd/2 (instant t3). L'instant t3 est, de préférence, choisi pour tre le plus proche possible de l'instant tl tout en étant distant de ce dernier et pour éviter, comme on le verra par la suite, un problème d'écriture d'un"0"dans la cellule mémoire. Aux figures 4A et 4B, on a symbolisé par des interval- les de temps de faible durée (t0, t'0 ; tl, t'1 ; t2, t'2 ; t3, t'3) les temps de commutation respectifs de la ligne de mot et de la ligne de rangée supplémentaire. La synchronisation des différentes commutations est, de préférence, effectuée de manière qu'aucun de ces intervalles de temps ne se chevauche. La figure 4C illustre l'évolution du potentiel VSN du noeud de stockage SN (figure 3) de la cellule mémoire considérée en supposant que l'adressage de cette cellule est effectué pour l'écriture d'un état"1". Ainsi, avant l'instant t0, le potentiel VSN est à la masse (0 Volt). À 1'instant t0, le potentiel VSN croît par la mise en conduction du transistor T, le potentiel du drain du transistor étant fixé par le niveau élevé (par exemple Vdd) de la ligne de bit 2 considérée dans la mesure où l'on souhaite écrire un niveau"1". À l'instant t'0 où le potentiel V1 atteint le niveau Vdd, le potentiel VSN du noeud de stockage plafonne à la valeur Vdd-Vt. À l'instant t2, la diminution du potentiel V3 de la ligne de rangée supplémentaire 3 provoque un début de décharge du condensateur C. Sous l'effet de la diminution de potentiel du noeud SN en raison de cette décharge, le transistor T (à canal N) redevient passant car le potentiel de sa source diminue alors que le potentiel de sa grille reste constant. Il en découle que le noeud SN remonte au potentiel Vdd-Vt auquel il est maintenu tant que la ligne de rangée supplémentaire reste à la masse. On notera donc, qu'à l'inverse des solutions classiques qui visent à modifier le potentiel de grille du transistor constitutif de la cellule mémoire, la présente invention utilise une modification du potentiel de sa source pour rendre ce transistor à nouveau passant pendant la charge du condensateur, afin de mémoriser un niveau haut. Le niveau de tension VSN est sensiblement maintenu au niveau Vdd-Vt tant que la tension V3 reste nulle. À 1'instant t3 où le potentiel de la ligne 3 redevient Vdd/2, le transistor T ne peut pas tre rendu conducteur dans la mesure où le potentiel VSN reste supérieur à Vdd-Vt et que le potentiel V1 de la ligne de mot 1 est toujours Vdd. Ainsi, on peut considérer que le transistor T est bloqué de façon optimale. De plus, le potentiel VSN monte jusqu'à une valeur sensiblement égale à 3Vdd/2-Vt en raison de la conservation de charge dans le condensateur C. En effet, comme le transistor T est bloqué, les charges ne peuvent pas s'évacuer lors de l'augmentation du potentiel V3 de l'autre borne du condensateur C, de sorte que le potentiel du noeud SN croit de façon correspondante. Dans l'exem- ple représenté, on peut considérer que l'augmentation du potentiel VSN entre les instants t3 et 13'correspondant à environ 90% de Vdd/2, les 10% restant étant perdus par les capacités parasites de la cellule mémoire. La figure 4D illustre le fonctionnement de la cellule mémoire de l'invention lors de l'écriture d'un"0". On suppose donc que le potentiel VSN du noeud de stockage est d'approximativement 3Vdd/2-Vt, soit approximativement Vdd. À l'instant t0, l'augmentation du potentiel de grille du transistor T rend ce dernier conducteur et le condensateur C a tendance à se décharger par la ligne de bit 2 qui se trouve à un potentiel bas dans la mesure où l'on souhaite un"0"dans la cellule mémoire. Cet "effacement"de la cellule mémoire est classique. À l'instant t2 où la ligne de rangée supplémentaire 3 commute vers la masse, une tension négative a tendance à se développer aux bornes du transistor. Toutefois, comme celui-ci est fortement passant, les charges sont évacuées rapidement de sorte que le potentiel du noeud de stockage reste sensiblement à la valeur nulle. Le mme phénomène se produit lorsque la ligne 3 est de nouveau commutée vers son état de repos de Vdd/2. Ainsi, on notera que le fait de résoudre le problème d'écriture d'un niveau élevé dans la cellule mémoire ne nuit pas à l'effacement de la cellule mémoire vers un état"0". On notera également que le choix des niveaux de tension auxquels sont commutées les lignes de rangées supplémentaires conditionne l'état haut du noeud de stockage des différentes cellules. Dans un mode de réalisation préféré, le niveau bas sera choisi pour correspondre à la masse ou à un niveau négatif de 0,7V, tandis que le niveau haut (de repos) sera choisi pour correspondre au niveau Vdd/2. Un avantage de la présente invention est que tous les noeuds des transistors des cellules mémoire restent dans la plage de tensions de la technologie utilisée. Par conséquent, les tran sistors sont sollicités normalement, ce qui améliore leurs durées de vie. Pour obtenir ce résultat, la seule contrepartie est d'adresser, par rangée supplémentaire, les bornes des condensateurs de stockage opposées aux transistors des cellules d'une ligne de mot. Un tel adressage est relativement facile dans la mesure où il s'effectue en mme temps que l'adressage classique des lignes de mot. La réalisation pratique du décodage nécessaire à l'adressage des lignes de rangées supplémentaires est à la portée de 1'homme du métier à partir des indications fonctionnelles données ci-dessus. On notera que, pour ce qui concerne l'encombrement du circuit de décodage nécessaire pour la mise en oeuvre de la présente invention, celui-ci pourra rester inférieur à l'en- combrement nécessaire aux circuits de pompe de charge classiques qui sont évités par la présente invention. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, le choix des potentiels respectifs d'adressage des lignes de rangées supplémentaires sera adapté aux potentiels d'alimentation utilisés pour la mémoire concernée. Par exemple, pour une tension d'alimentation Vdd de 2,5V, le niveau haut choisi pour les lignes de rangées supplémentaires dans le cas de cellules mémoire constituées de transistors MOS à canal N est d'environ 1,2V. Il en découle que le niveau haut de stockage (potentiel VSN) est approximativement égal à Vdd, la tension seuil Vf correspondant alors environ à 1,2V. De plus, on notera que ce qui a été exposé ci-dessus en relation avec une cellule memoire constituée d'un transistor MOS à canal N se transpose aisément à une cellule constituée d'un transistor MOS à canal P. Dans ce cas, les lignes de rangées supplémentaires sont commu- tées, par exemple, entre des niveaux de tension correspondant à Vdd et Vdd/2. REVENDICATIONS 1. Mémoire en circuit intégré du type comprenant une pluralité de cellules mémoire constituées, chacune, d'un transistor MOS (T) de sélection et d'un condensateur (C) de stockage, une première borne (SN) du condensateur étant reliée, par l'in- termédiaire du transistor, à une ligne de bit (2) et la grille (G) du transistor étant reliée à une ligne de mot (1), caractéri- sée en ce qu'une deuxième borne du condensateur est reliée à une ligne de rangée (3) dont le potentiel varie selon que la ligne de mot correspondante est ou non adressée. 2. Mémoire selon la revendication 1, caractérisée en ce que le niveau de tension stocké dans une cellule mémoire est fixé par le potentiel de la ligne de rangée (3) pendant les périodes d'adressage de cette cellule. 3. Mémoire selon la revendication 1 ou 2, caractérisée en ce que la ligne de mot (1) est adressable entre deux potentiels correspondant aux potentiels d'alimentation du circuit mémoire. 4. Mémoire selon l'une quelconque des revendications 1 à 3, caractérisée en ce que la ligne de rangée (3) est adressable entre deux potentiels n'excédant pas les potentiels d'alimentation du circuit mémoire. 5. Procédé d'adressage d'une mémoire en circuit intégré du type comprenant une pluralité de cellules mémoire organisées en réseau matriciel et comprenant, pour chaque cellule mémoire, un condensateur (C) dont une première borne constitue un noeud de stockage (SN), caractérisé en ce qu'il consiste à modifier le potentiel d'une deuxième borne du condensateur lorsque la cellule est adressée. 6. Procédé selon la revendication 5, caractérisé en ce que le potentiel de repos de la deuxième borne du condensateur correspond à un potentiel intermédiaire entre deux potentiels d'alimentation de la mémoire. 7. Procédé selon la revendication 6, caractérisé en ce que le potentiel d'adressage de la deuxième borne du condensateur correspond à un des potentiels d'alimentation de la mémoire.