Brevet FR2776107A1 — publié le 19990917

PROCEDE D'AFFICHAGE DE DONNEES SUR UN AFFICHEUR MATRICIEL. La présente invention concerne un procédé d'affichage de données sur un afficheur matriciel, plus particulièrement un afficheur matriciel constitué par N lignes de données et M lignes de sélection aux intersections desquelles sont situés des points-image ou pixels dans lesquels les N lignes de données sont regroupées en P blocs de N' lignes de données chacun. Parmi les afficheurs matriciels, on connaît notamment les écrans à cristaux liquides utilisés en vision directe ou en projection. Ces écrans sont, en général, composés d'un premier substrat comportant des lignes de sélection référencées ci-après lignes et des lignes de données, référencées ci-après colonnes, aux intersections desquelles sont situés les points-images et d'un deuxième substrat comportant une contre-électrode, les cristaux liquides étant insérés entre les deux substrats, les points images sont constitués notamment par des électrodes de pixels connectées au travers de circuits de commutation tels que des transistors aux lignes de sélection et aux lignes de données. Les lignes de sélection et les lignes de données sont respectivement connectées à des circuits de commande périphériques généralement appelés drivers (en langue anglaise). Les drivers - lignes balayent les lignes les unes après les autres et ferment les circuits de commutation, c'est-à-dire rendent passants les transistors de chaque ligne. D'autre part, les drivers -colonnes appliquent sur chaque ligne de données une information, à savoir chargent les électrodes des pixels sélectionnées et modifient les propriétés optiques du cristal liquide compris entre ces électrodes et la contre-électrode, permettant ainsi la formation d'images sur l'écran. Lorsque l'afficheur matriciel comporte un nombre de lignes et de colonnes limité, chaque colonne est connectée par sa propre ligne de connexion aux driver - colonnes de l'écran. Dans le cas d'afficheurs matriciels utilisés pour réaliser des écrans plus larges, notamment des écrans pour la télévision, il a été proposé de réduire le nombre de lignes de connexion entre les colonnes et le driver - colonne en utilisant un multiplexage. Ainsi, dans la demande de brevet française nO 96 00259 déposée le 11 janvier 1996 au nom de la demanderesse, on a décrit un circuit de commandecolonnes d'un afficheur matriciel tel que représenté sur la FIGURE 1. Dans ce cas, les colonnes sont regroupées en blocs 1, de N' colonnes, à savoir 9 colonnes C1, C2, C3.. C9 dans le mode de réalisation représenté. Chaque bloc est constitué de transistors 3 dont une des électrodes est reliée à une colonne et dont l'autre électrode est connectée à la même électrode des autres transistors du bloc, l'ensemble de ces électrodes étant connecté à une entrée vidéo référencée DB1 pour le premier bloc, DB2 pour le second bloc, DBP pour le dernier bloc. Les grilles des transistors 3 reçoivent chacune un signal de demultiplexage DW1, DW2, DW3... DW9. Chaque bloc présente la même structure. En général, le driver - lignes est constitué par au moins un registre à décalage dynamique réalisé le plus souvent en N MOS. De ce fait, lorsque la sortie d'un étage est à l'état bas, son impédance est très élevée, généralement supérieure à 1 G Q. D'autre part, la tension ligne est supposée suivre la tension de contre-électrode. Puisque le driver - lignes est à haute impédance, lorsque les données sont chargées sur les colonnes concernées, la tension sur les lignes désélectionnées est modifiée à travers la capacité colonne/ligne 2. Ainsi, les tensions échantillonnées sur les autres colonnes qui sont en haute impédance, sont aussi modifiées comme représenté sur la FIGURE 2. C'est ce couplage colonne/ligne/colonne qui crée des erreurs au niveau de chaque bloc sur l'affichage et le crosstalk horizontal . De manière plus spécifique, I'erreur résultante est un dégradé d'erreurs de tension DC et AC, répétitif par paquets de N' colonnes, comme représenté sur la FIGURE 4. La présente invention a pour but de proposer un procédé d'affichage de données sur un afficheur matriciel qui permet de remédier à cet inconvénient. En conséquence, la présente invention a pour objet un procédé d'affichage de données sur un afficheur matriciel constitué par N lignes de données et M lignes de sélection aux intersections desquelles sont situés les points-image ou pixels, dans lequel les N lignes de données sont regroupées en P blocs de N' lignes de données chacun (N = P x N'), chaque bloc recevant en parallèle un des P signaux de données qui est démultiplexé sur les N' lignes dudit bloc, caractérisé en ce que, alternativement selon les lignes de sélection, le balayage des N' lignes de données d'un bloc est réalisé de 1 à N' ou de N' à 1. Selon un mode de réalisation de la présente invention, le balayage de 1 à N' puis de N' à 1 est réalisé une ligne de sélection sur deux. Selon un autre mode de réalisation qui permet d'obtenir le même niveau continu sur toutes les colonnes, le balayage de 1 à N' puis de N' à 1 est réalisé sur 4 lignes de sélection successives, le balayage étant réalisé dans un premier sens pendant 2 lignes de sélection successives et dans un second sens pendant les 2 autres lignes de sélection suivantes. La présente invention concerne aussi un circuit pour la mise en oeuvre du procédé ci-dessus. Ce circuit est constitué par au moins un circuit logique programmable associé à un compteur lignes déterminant l'inversion du sens de balayage. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description faite ci-après, cette description étant faite avec référence aux dessins ci-annexés dans lesquels La FIGURE 1 déjà décrite est une représentation schématique d'un afficheur matriciel dans lequel les colonnes sont regroupées par blocs qui sera utilisé pour la mise en oeuvre de la présente invention. La FIGURE 2 est un diagramme tension-temps représentant l'erreur due au couplage capacitif pour chaque colonne d'un bloc. La FIGURE 3 est un diagramme tension-temps représentant l'erreur de couplage sur plusieurs blocs successifs. La FIGURE 4 est un diagramme tension-temps représentant les impulsions d'échantillonnage appliquées sur chaque bloc du driver colonnes. Pour simplifier la description ci-après, sur les figures les mêmes éléments portent les mêmes références. Le procédé conforme à la présente invention s'applique principalement à un afficheur matriciel du type de celui représenté sur la FIGURE 1. Cet afficheur est constitué par N lignes de données ou colonnes et M lignes de sélection aux intersections desquelles sont situés les points-images ou pixels non représentés. Les N colonnes sont regroupées en P blocs 1 de N' colonnes chacun. A titre d'exemple, sur la FIGURE 1, on a représenté un bloc de N colonnes. Le plus souvent pour un écran utilisé pour un affichage vidéo, le circuit de commande colonnes comportera 80 blocs de 9 colonnes adjacentes et fonctionnera avec une fréquence d'échantillonnage d'environ 50 kHz. Comme représenté sur la FIGURE 1, chaque bloc 1 reçoit en parallèle un des P ou 80 signaux de données qui est démultiplexé par les signaux DW1 à DW9 sur les N' ou 9 colonnes d'un bloc. Conformément à la présente invention, pour éviter l'erreur due au couplage capacitif colonne-lignecolonne représenté par la capacité 2 sur la FIGURE 1, pour la ligne de sélection L1, chaque bloc 1 est balayé successivement de la ligne C1 à C9 en appliquant des impulsions d'échantillonnage DW1 à DW9, telles que représentées sur la FIGURE 4. Puis pour la ligne L2 suivante, chaque bloc est balayé en commençant de la colonne C9 vers la colonne C1 en appliquant des impulsions d'échantillonnage telles que représentées sur la FIGURE 4. Selon une variante de réalisation du procédé qui permet d'obtenir le même niveau continu sur toutes les colonnes, I'inversion du balayage est réalisée en inversant l'arrivée des impulsions d'échantillonnage chaque deux lignes parmi quatre lignes selon le tableau suivant: Ligne Trame 1 Trame 2 Trame 3 1 DW 1 à 9 DW 1 à 9 DW 1 à 9 2 DW i à 9 DW 1 à 9 DW 1 à 9 3 DW 9 à 1 DW 9 à 1 DW 9 à 1 4 DW 9 à 1 DW 9 à 1 DW 9 à 1 La présente invention concerne aussi un circuit permettant de mettre en oeuvre ce procédé. Ce circuit est constitué par au moins un circuit logique programmable associé à un compteur lignes déterminant l'inversion du sens de balayage. REVENDICATIONS 1. Procédé d'affichage de données sur un afficheur matriciel constitué par N lignes de données et M lignes de sélection aux intersections desquels sont situés les points-images ou pixels, dans lequel les N lignes de données sont regroupées en P blocs de N' lignes de données chacun (N = P x N'), chaque bloc recevant en parallèle un des P' signaux de données qui est démultiplexé sur les N' lignes dudit bloc, caractérisé en ce que, alternativement selon les lignes de sélection, le balayage des N' lignes de données d'un bloc est réalisé de 1 à N' ou de N' à 1. 2. Procédé selon la revendication 1, caractérisé en ce que le balayage de 1 à N' puis de N' à 1 est réalisé une ligne de sélection sur deux. 3. Procédé selon la revendication 1, caractérisé en ce que le balayage de 1 à N' puis de N' à 1 est réalisé sur quatre lignes de sélection successives, le balayage étant réalisé dans un premier sens pendant deux lignes de sélection successives et dans un second sens pendant les deux autres lignes de sélection suivantes. 4. Circuit pour la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il est constitué par au moins un circuit logique programmable associé à un compteur ligne déterminant l'inversion du sens de balayage.