Brevet FR2777686A1 — publié le 19991022

DISPOSITIF DE MEMOIRE STATIQUE A SEMICONDUCTEUR AYANT DES TRANSISTORS D'ACCES, D'ATTAQUE ET DE CHARGE La présente invention concerne un dispositif de mémoire stati- que à semiconducteur (qu'on appelle simplement ci-après une mémoire SRAM). De façon générale, une cellule de mémoire pour une mémoire SRAM est formée par six éléments au total, comprenant quatre transis- tors de type n (Q1, Q2: transistors d'accès, Q3, Q4: transistors d'atta- que) et deux transistors de type p (Q5, Q6: transistors de charge), comme représenté sur la figure 11. Deux noeuds de stockage 19a et 19b qui sont en couplage croisé ont un état bistable de (H, B) ou (B, H) (H désigne un état haut et B désigne un état bas), et leurs états ne chan- gent pas si une tension d'alimentation déterminée est appliquée. Pour l'écriture de données, un état de bascule est fixé en sé- lectionnant un conducteur de mot pour ouvrir des portes (portes de transfert) de transistors d'accès (Q1 et Q2) et en forçant conformément à une valeur logique désirée une tension qui est appliquée à une paire de conducteurs de bit. Pour la lecture de données, les portes de transfert mentionnées ci-dessus sont ouvertes et les potentiels de noeuds de stockage 19a et 19b sont transmis aux conducteurs de bit. On notera que, sur la figure 11, il est indiqué un courant de cellule 20 qui circule à partir du côté Bas des noeuds de stockage 19a et 19b de la cellule de mémoire, vers un conducteur de masse (un conducteur GND), par l'inter- médiaire d'un conducteur de bit BL ou d'un conducteur de bit complé- mentaire /BL, à partir d'une charge de conducteur de bit (non représen- tée sur le dessin) pendant une opération de lecture. La figure 12 montre une configuration d'une cellule de mémoire pour une mémoire SRAM du type décrit par exemple dans le brevet japo- nais ouvert à l'examen du public n 8-186181. On notera qu'un conduc- teur d'alimentation, un conducteur de masse, un conducteur de bit et au- tres ne sont pas représentés, pour la commodité du dessin. En se référant à la figure 12, on note qu'une cellule de mémoire 1 comporte des caissons n et p 2 et 3, formés de façon mutuellement adjacente. Des transistors de charge Q5 et Q6 sont formés dans le cais- son n 2. Des transistors d'accès Q1, Q2 et des transistors d'attaque Q3, Q4 sont formés dans le caisson p 3. Une paire de conducteurs de mot 17a et 17b sont formés sur la cellule de mémoire 1, et une grille du transistor d'attaque Q3 est con- nectée à des régions d'impureté de type p et n, par l'intermédiaire de contacts respectifs 18a et 18b. De plus, une grille du transistor d'attaque Q4 est connectée à des régions d'impuretés de type p et n par l'intermé- diaire de contacts respectifs 18c et 18d. Comme représenté sur la figure 12, les caissons n et p, 2 et 3, sont formés dans des positions mutuellement adjacentes dans une direc- tion dans laquelle s'étendent les conducteurs de mot 17a et 17b, ce qui fait que la cellule de mémoire 1 est plus longue dans la direction des conducteurs de mot. Par conséquent, un pas d'une interconnexion en métal qui remplit la fonction d'un conducteur de bit ou autres, augmente. De plus, une capacité entre des interconnexions en métal est réduite, ce qui fait qu'on obtient une mémoire SRAM capable de fonctionner à une vitesse élevée. Cependant, la cellule de mémoire 1 est plus longue dans la di- rection des conducteurs de mot 17a et 17b, comme décrit ci-dessus, ce qui conduit à des conducteurs de mot 17a et 17b plus longs lorsque de telles cellules de mémoire sont disposées en une matrice. Par consé- quent, il apparaît un problème associé à un retard de signal qui est occa- sionné par un conducteur de mot (qu'on appelle ci-après un "retard de conducteur de mot"). La présente invention vise à résoudre le problème mentionné ci-dessus. Un but de la présente invention est de procurer une mémoire SRAM qui comporte une cellule de mémoire comprenant des régions de formation de transistors de différents types de conductivité, disposées dans une direction d'un conducteur de mot, et qui est capable d'éviter le retard de conducteur de mot. Selon un aspect de la présente invention, une mémoire SRAM comprend une cellule de mémoire, un conducteur de mot et des première et seconde régions de transistors. La cellule de mémoire comprend une paire de transistors d'accès, une paire de transistors d'attaque et une paire de transistors de charge. Le conducteur de mot est formé pour la paire de transistors d'accès. La paire de transistors de charge est formée dans la première région de transistors. La seconde région de transistors est formée en position adjacente à la première région de transistors, dans la direction du conducteur de mot, et elle comporte la paire de tran- sistors d'accès et la paire de transistors d'attaque. Dans le but de réduire une résistance du conducteur de mot, pour éviter le retard de conducteur de mot, on peut former le conducteur de mot en métal. Cependant, dans l'exemple classique qui est représenté sur la figure 12, du fait que deux conducteurs de mot sont formés pour une seule cellule de mémoire, et des caissons p et n sont disposés dans une direction dans laquelle s'étendent les conducteurs de mot, deux in- terconnexions en métal doivent être formées dans une direction des cô- tés courts de la cellule de mémoire, de façon à former le conducteur de mot en métal. Il en résulte qu'un pas entre les interconnexions en métal devient faible, ce qui fait que la formation de l'interconnexion en métal devient difficile, et une capacité entre les interconnexions en métal aug- mente. Au contraire, dans la présente invention, du fait qu'un seul con- ducteur de mot est formé, le conducteur de mot peut aisément être formé en métal et la résistance du conducteur de mot peut être réduite. Il est donc possible d'éviter le retard de conducteur de mot. Le conducteur de mot mentionné ci-dessus est de préférence formé en métal. De ce fait, la résistance du conducteur de mot peut être réduite et le retard de conducteur de mot est évité, comme décrit ci- dessus. De plus, la mémoire SRAM comprend des première et seconde cellules de mémoire qui sont disposées dans la direction du conducteur de mot, de façon que les secondes régions de transistors soient mutuel- lement adjacentes. Un conducteur de masse en métal, qui est utilisé en commun par les première et seconde cellules de mémoire, est formé au- dessus du conducteur de mot, dans une direction qui est orthogonale au conducteur de mot. Des paires de conducteurs de bit en métal pour les première et seconde cellules de mémoire sont disposées de part et d'au- tre du conducteur de masse en métal. Du fait que le conducteur de masse en métal qui est utilisé en commun par les première et seconde cellules de mémoire est placé dans la direction orthogonale au conducteur de mot, comme décrit ci-dessus, un courant de cellule pour les deux cellules de mémoire circule vers le conducteur de masse en métal unique. Par conséquent, on peut effecti- vement éviter l'augmentation du potentiel du conducteur de masse qui est due au courant de cellule. De plus, une région de séparation (isolation) par blindage par effet de champ peut être formée dans la cellule de mémoire. Dans ce cas, il est préférable que la région de séparation par blindage par effet de champ entre la paire de transistors d'attaque soit formée de façon continue dans la direction qui est orthogonale au conducteur de mot, pour traverser la cellule de mémoire. En formant la région de séparation par blindage par effet de champ, comme décrit ci-dessus, on peut effectivement empêcher la for- mation d'une région isolée dans la région de séparation par blindage par effet de champ, lorsque plusieurs cellules de mémoire sont disposées en une matrice. Lorsqu'une telle région isolée est formée, un contact pour fixer un potentiel de la région isolée doit être formé, ce qui occasionne un problème consistant en ce qu'on ne peut pas définir librement le motif de l'interconnexion en métal. Cependant, dans la présente invention, le motif de l'interconnexion en métal peut être défini plus librement, en comparaison avec le cas dans lequel la région isolée existe, du fait que la région isolée n'est pas formée, comme décrit ci-dessus. De plus, une première région d'impureté est utilisée en commun par un transistor d'accès et un transistor d'attaque, et une seconde ré- gion d'impureté est utilisée en commun par l'autre transistor d'accès et l'autre transistor d'attaque. L'intervalle entre les transistors d'accès et d'attaque mentionnés en premier diffère de préférence de l'intervalle en- tre les autres transistors d'accès et d'attaque. Comme représenté sur la figure 1, par exemple, une largeur de canal du transistor d'attaque est généralement fixée de façon à être su- périeure à celle du transistor d'accès. Dans ce cas, si les intervalles en- tre les transistors d'accès et d'attaque sont différents, comme décrit ci- dessus, les transistors d'attaque peuvent être formés en étant décalés dans la direction qui est orthogonale au conducteur de mot. Ainsi, il est possible de réduire la longueur de la cellule de mémoire dans la direction du conducteur de mot, en comparaison avec le cas dans lequel les tran- sistors d'attaque sont disposés en étant espacés d'une distance égale par rapport au conducteur de mot. Ceci contribue également à éviter le retard de conducteur de mot. Selon un autre aspect, une mémoire SRAM conforme à la pré- sente invention comprend une cellule de mémoire, un conducteur de mot et des première et seconde régions de transistors. La cellule de mémoire comprend une paire de transistors d'accès, une paire de transistors d'at- taque et une paire de transistors de charge, ayant chacun une grille. Le conducteur de mot est formé sur la cellule de mémoire. Les transistors de la paire de transistors de charge sont formés dans la première région de transistors. La seconde région de transistors est formée en position adja- cente à la première région de transistors, dans la direction dans laquelle le conducteur de mot s'étend, et elle comporte la paire de transistors d'accès et la paire de transistors d'attaque. La grille du transistor de charge est orthogonale à celle du transistor d'attaque. Du fait que la grille du transistor de charge est orthogonale à celle du transistor d'attaque, comme décrit ci-dessus, I'une des grilles peut être formée dans la direction qui est orthogonale au conducteur de mot. De ce fait, la longueur de la cellule de mémoire est réduite dans la direction du conducteur de mot et elle est allongée dans la direction qui est orthogonale au conducteur de mot. Il en résulte que la longueur du conducteur de mot peut être réduite, et le retard de conducteur de mot peut être évité. De plus, même lorsque deux conducteurs de mot sont formés, comme dans l'exemple classique, les conducteurs de mot peu- vent être formés par un métal, du fait que la longueur de la cellule de mémoire est augmentée dans la direction qui est orthogonale au con- ducteur de mot. Dans ce cas, le retard de conducteur de mot peut être plus efficacement évité. La cellule de mémoire envisagée ci-dessus est formée sur une couche de semiconducteur qui est formée sur un substrat, avec interpo- sition d'une pellicule isolante. En d'autres termes, conformément à l'as- pect présent, une mémoire SRAM a une structure "semiconducteur sur isolant" (ou SOI pour "Semiconductor On Insulator"). Le transistor de charge et le transistor d'attaque mentionnés ci-dessus ont des paires de premières et secondes régions d'impureté d'un premier type et d'un se- cond type de conductivité, respectivement. Dans ce cas, il est préférable que certaines des premières et secondes régions d'impureté soient en contact mutuel, et que les autres des premières et secondes régions d'impuretés soient disposées de façon mutuellement orthogonale. Lorsque les premières et secondes régions d'impuretés sont disposées de façon mutuellement orthogonale, comme décrit ci-dessus, les grilles des transistors de charge et d'attaque sont également dispo- sées de façon mutuellement orthogonale, grâce à quoi on obtient l'effet mentionné ci-dessus. De plus, lorsqu'on utilise la structure SOI, comme dans l'aspect présent, les premières et secondes régions d'impureté ayant des types de conductivité différents peuvent être jointives. Par conséquent, il est possible de réduire encore davantage la longueur de la cellule de mémoire dans la direction du conducteur de mot. Ceci peut également contribuer à éviter le retard de conducteur de mot. De plus, la paire de transistors d'accès et la paire de transistors d'attaque peuvent être disposées en une seule ligne dans la direction qui est orthogonale au conducteur de mot. Ainsi, il est possible de réduire encore davantage la longueur de la cellule de mémoire dans la direction du conducteur de mot, en comparaison avec le cas décrit ci-dessus. D'autres buts, caractéristiques, aspects et avantages de la pré- sente invention ressortiront davantage de la description détaillée qui suit, à lire en se référant conjointement aux dessins annexés, dans lesquels: La figure 1 est une vue en plan montrant une cellule de mé- moire dans un processus de fabrication, jusqu'à une première intercon- nexion en métal pour une mémoire SRAM conforme à un premier mode de réalisation de la présente invention. La figure 2 est une vue en plan montrant la cellule de mémoire pour la mémoire SRAM conforme au premier mode de réalisation de la présente invention. La figure 3 est une coupe selon la ligne 111-111 des figures 1 et 2. La figure 4 est une vue en plan montrant les cellules de mé- moire de la figure 1, disposées en une matrice. La figure 5 est une vue en plan montrant une cellule de mé- moire dans un processus de fabrication jusqu'à une première intercon- nexion en métal, conforme à une modification du premier mode de réali- sation. La figure 6 est une vue en plan montrant la cellule de mémoire conforme à la modification du premier mode de réalisation. La figure 7 est une coupe selon la ligne VII-VII sur les figures 5 et 6. La figure 8 est une vue en plan montrant une cellule de mé- moire dans un processus de fabrication, jusqu'à une première intercon- nexion en métal pour une mémoire SRAM conforme à un second mode de réalisation de la présente invention. La figure 9 est une vue en plan montrant la cellule de mémoire pour la mémoire SRAM conforme au second mode de réalisation de la présente invention. La figure 10 est une coupe selon la ligne V-V sur les figures 8 et 9. La figure 11 est un schéma montrant un circuit équivalent pour la mémoire SRAM. La figure 12 est une vue en plan montrant un exemple d'une structure de cellule de mémoire pour une mémoire SRAM classique. On va maintenant décrire des modes de réalisation de la pré- sente invention, en se référant aux figures 1 à 10. Premier mode de réalisation En se référant tout d'abord aux figures 1 à 7, on décrira un premier mode de réalisation de la présente invention et une modification de celui-ci. La figure 1 est une vue en plan montrant une cellule de mé- moire 1 pour une mémoire SRAM conforme au premier mode de réalisa- tion de la présente invention. On notera qu'une cellule de mémoire réali- sée jusqu'à une première interconnexion en métal, est représentée sur la figure 1 pour la commodité de l'explication. La figure 2 montre une se- conde interconnexion en métal. La figure 3 est une coupe selon la ligne III-III sur les figures 1 et 2. En se référant tout d'abord aux figures 1 et 3, on note qu'une cellule de mémoire 1 comprend un caisson n (une première région de transistors) 2 et un caisson p (une seconde région de transistors) 3. Des transistors de charge Q5 et Q6 sont formés dans le caisson n 2. Le tran- sistor de charge Q5 comprend une grille en silicium polycristallin 7d et des régions d'impureté de type p 6a et 6b. Le transistor de charge Q6 comprend une grille en silicium polycristallin 7e et des régions d'impureté de type p 6c et 6d. Des transistors d'accès Q1, Q2 et des transistors d'attaque Q3, Q4 sont formés dans le caisson p 3. Le transistor d'accès Q1 comprend des régions d'impureté de type n 5d et 5e et une grille en silicium poly- cristallin 7a. Le transistor d'accès Q2 se partage la grille en silicium po- lycristallin 7a avec le transistor d'accès Q1 et il comprend des régions d'impureté de type n 5a et 5b. Le transistor d'attaque Q3 comprend une grille en silicium poly- cristallin 7c et des régions d'impureté de type n 5f et 5e. Le transistor d'attaque Q4 comprend une grille en silicium polycristallin 7b et des ré- gions d'impureté de type n 5b et 5c. Une région de séparation (isolation) par tranchee 4a est formée à la périphérie des régions d'impureté de type n 5a à 5f, et une région de séparation par tranchée 4b est formee à la périphérie des régions d'impu- reté de type p 6a à 6d. Les régions de séparation par tranchée 4a et 4b sont formées en enterrant des pellicules isolantes dans des tranchées qui sont formées à partir d'une surface principale du substrat semiconducteur 12, comme représenté sur la figure 3. Des premières interconnexions en métal 9a à 9j comprenant de l'aluminium, du tungstène, du cuivre ou autres, sont formées au-dessus des grilles en silicium polycristallin 7a à 7e précitées, avec une pellicule isolante inter-couche 13 interposée, comme représenté sur la figure 3. Les premières interconnexions en métal 9a et 9b sont connectées à des régions d'impureté de type n 5a et 5d à travers des trous de contact res- pectifs 8a et 8d. La première interconnexion en métal 9c remplit la fonc- tion d'un conducteur de mot et elle est connectée à la grille en silicium polycristallin 7a à travers un trou de contact 8g. La première intercon- nexion en métal 9d est connectée à la région d'impureté de type n 5b, à la grille en silicium polycristallin 7c, à la région d'impureté de type p 6b et à la grille en silicium polycristallin 7e, à travers des trous de contact respectifs 8b, 8i, 8k et 80. La première interconnexion en métal 9e est connectée aux ré- gions d'impureté de type n 5c et 5f à travers des trous de contact res- pectifs 8c et 8f. La première interconnexion en métal 9f est connectée à la grille en silicium polycristallin 7b, à la région d'impureté de type n 5e et à la région d'impureté de type p 6c à travers des trous de contact res- pectifs 8h, 8e et 81. Les premières interconnexions en métal 9g, 9h et 9i sont connectées à la région d'impureté de type p 6a, à la grille en sili- cium polycristallin 7d et à la région d'impureté de type p 6d à travers des trous de contact respectifs 8j, 8n et 8m. En se référant maintenant aux figures 2 et 3, on note que des secondes interconnexions en métal 11ia à 11e, comprenant de l'alumi- nium, du tungstène, du cuivre ou autres, sont formées sur les premières interconnexions en métal 9a à 9i, avec interposition de la pellicule iso- lante inter-couche 13. La seconde interconnexion en métal 11a remplit la fonction d'un conducteur de masse et elle est connectée à la première interconnexion en métal 9e par l'intermédiaire d'un trou traversant 10a. Les secondes interconnexions en métal 11c et 11lb remplissent la fonc- tion d'un conducteur de bit (BL) et d'un conducteur de bit complémentaire (/BL). Les secondes interconnexions en métal 11c et 11b sont connec- tées aux premières interconnexions en métal 9b et 9a par l'intermédiaire de trous traversants respectifs 10c et 10b. La seconde interconnexion en métal 11d remplit la fonction d'un conducteur d'alimentation (un conducteur Vcc), et elle est connectée aux premières interconnexions en métal 9g et 9i par l'intermédiaire de trous traversants respectifs 10Od et 11g. La seconde interconnexion en métal 11e est connectee aux premières interconnexions en métal 9h et 9f par l'intermédiaire de trous traversants respectifs 10e et 10f. Un bouchon conducteur est formé dans chacun des trous traversants 10a à 10og. Du fait qu'un seul conducteur de mot (9c) est formé et que le conducteur de mot est formé par un métal, comme décrit ci-dessus, il est possible de réduire une résistance du conducteur de mot en comparaison avec l'exemple classique. Le retard de conducteur de mot est ainsi évité. De plus, comme représenté sur la figure 1, un intervalle entre le transistor d'accès Q1 et le transistor d'attaque Q3 est fixé de façon a être plus grand que l'intervalle entre le transistor d'accès Q2 et le transistor d'attaque Q4. Par conséquent, les transistors d'attaque Q3 et Q4 sont disposés avec un décalage mutuel dans la direction qui est orthogonale au conducteur de mot (9c). De ce fait, même lorsque des largeurs de ca- nal des transistors d'attaque Q3 et Q4 sont supérieures à celles des transistors d'accès Q1 et Q2, la longueur de la cellule de mémoire dans la direction du conducteur de mot peut être maintenue à une valeur faible. Ceci peut également contribuer à éviter le retard de conducteur de mot. En se référant maintenant à la figure 4, on va décrire un exem- ple de configuration de la cellule de mémoire I qui est représentée sur la figure 1. Comme représenté sur la figure 4, les cellules de mémoire 1 sont disposées en un matrice et un conducteur de masse (11a) est utilisé en commun par deux cellules de mémoire 1 qui sont disposées de façon mutuellement adjacente dans la direction du conducteur de mot (9c). Dans ce cas, un jeu de cellules de mémoire 1 qui se partagent le con- ducteur de masse (11a) sont disposées dans la direction du conducteur de mot (9c), de façon que des caissons p 3 soient mutuellement adja- cents. Un conducteur de bit BL (11c) et un conducteur de bit complé- mentaire /BL (11b) sont établis pour chaque cellule de mémoire, sur des côtés opposés du conducteur de masse (11a). Comme représenté sur la figure 4, le conducteur de masse (11la), le conducteur BL (11c) et le conducteur /BL (11b) sont établis dans la direction orthogonale au conducteur de mot (9c), de façon qu'un cou- rant de cellule 20 pour deux cellules de mémoire 1 circule à travers le conducteur de masse (11la) unique. On peut ainsi éviter l'augmentation d'un potentiel du conducteur de masse qui est due au courant de cellule 20. On notera qu'un contact de conducteur de bit est désigné par un nu- méro de référence 18 sur la figure 4. En se référant aux figures 5 à 7, on va décrire une modification du premier mode de réalisation envisagé ci-dessus. Les figures 5 et 6 sont des vues en plan montrant une cellule de mémoire I pour une mé- moire SRAM conforme à une modification du premier mode de réalisation, et la figure 7 est une coupe selon la ligne VII-VII sur les figures 5 et 6. En se référant tout d'abord à la figure 7, on note que dans la modification présente, la mémoire SRAM a une structure SOI (semiconducteur sur isolant), et elle utilise une séparation (isolation) par blindage par effet de champ. Plus précisément, une couche SOI (une couche de semiconducteur) est formée sur un substrat 15 avec une pelli- cule isolante 16 interposée, et des transistors sont formés dans la cou- che SOI. De plus, des régions de séparation par blindage par effet de champ 14a et 14b sont établies et elles comportent des grilles de blin- dage par effet de champ qui sont formées sur la couche de semiconduc- teur avec la pellicule isolante interposée. Des potentiels de masse et d'alimentation sont respectivement appliqués aux régions de séparation par blindage par effet de champ 14a et 14b pour la séparation, sur les côtés des transistors de type n et de type p. Les régions de séparation par blindage par effet de champ 14a et 14b sont donc séparées comme représenté sur la figure 5. De plus, des trous de contact 8p, 8r et 8t sont formés pour fournir des potentiels pour la couche SOI dans les régions de séparation par blindage par effet de champ. Des trous de contact 8q et 8s sont éta- blis pour fixer les potentiels des grilles de blindage par effet de champ. De plus, une première interconnexion en métal 9e est formée sur les trous de contact 8q et 8r, et elle est connectée à la couche SOI et aux grilles de blindage par effet de champ à travers ces trous. Des premières interconnexions en métal 9k et 9j sont formées sur les trous de contact 8t et 8s. En se référant maintenant à la figure 6, on note que dans la modification présente, la seconde interconnexion en métal 11d s'étend même au-dessus des premières interconnexions en métal 9j et 9k. La se- conde interconnexion en métal 11 d est connectée aux premières inter- connexions en métal 9k et 9j par l'intermédiaire de trous de contact res- pectifs 10i et 10h. D'autres parties de la structure sont presque les mê- mes que celles pour le cas qui est représenté sur la figure 2. * Un effet similaire à celui du premier mode de réalisation décrit ci-dessus peut également être obtenu dans le cas de la modification pré- sente. Comme représenté sur la figure 5, la région de séparation par blindage par effet de champ 14a entre les transistors d'attaque Q3 et Q4 est formée de façon continue de manière a traverser la cellule de mé- moire 1 dans la direction qui est orthogonale au conducteur de mot (9c). Par conséquent, également dans le cas o un ensemble de cellules de mémoire 1 sont disposées en une matrice, la génération d'une région isolée à l'intérieur de la région de séparation par blindage par effet de champ peut effectivement être évitée. Lorsque la région isolée est géné- rée dans la région de séparation par blindage par effet de champ, un trou de contact pour fixer un potentiel de la région isolée doit être formé, ce qui fait qu'une interconnexion en métal ou autres ne peut pas être formée librement. Cependant, dans la modification présente, la région isolée n'est pas formée, comme décrit ci-dessus, ce qui fait que l'interconnexion en métal ou autres peut être formée librement. Second mode de réalisation En se référant maintenant aux figures 8 à 10, on va décrire un second mode de réalisation de la présente invention. Les figures 8 et 9 sont des vues en plan d'une cellule de mémoire pour une mémoire SRAM conforme au second mode de réalisation de la présente invention. La fi- gure 10 est une coupe selon la ligne X-X sur les figures 8 et 9. Dans le second mode de réalisation, des structures SOI et de séparation par tranchée sont employées, comme représenté sur la figure 10. Les grilles des transistors de charge Q5 et Q6 sont disposées de fa- çon orthogonale à celles des transistors d'attaque Q3 et Q4. Par consé- quent, les grilles des transistors de charge Q5 et Q6 peuvent être dispo- sées dans la direction qui est orthogonale aux conducteurs de mot (7a, 7b), grâce à quoi une cellule de mémoire 1 peut être réduite en longueur dans la direction du conducteur de mot. Ainsi, le conducteur de mot est raccourci et le retard de conducteur de mot peut être évité. Comme représenté sur la figure 8, les transistors d'accès Q1, Q2 et les transistors d'attaque Q3, Q4 sont disposés en une seule ligne dans la direction qui est orthogonale aux conducteurs de mot (7a, 7d). Ceci peut également contribuer à la réduction de la longueur de la cellule de mémoire 1 dans la direction des conducteurs de mot (7a, 7b). De plus, les régions d'impureté de type p 6a et 6c sont respectivement jointives avec les régions d'impureté de type n 5b et 5d. De cette manière, la cel- lule de mémoire 1 peut être réduite en longueur dans la direction des conducteurs de mot (7a, 7d), en comparaison avec le cas dans lequel les caissons de types de conductivité différents sont formés comme repré- senté sur la figure 1. Ceci peut également contribuer à la réduction de la longueur des conducteurs de mot (7a, 7d). De plus, il est possible de réaliser une réduction supplémen- taire de la taille de la cellule de mémoire, en comparaison avec le cas qui est représenté sur la figure 1. La cellule de mémoire 1 représentée sur la figure 1 exige une largeur de séparation de caissons de 0,6 pm, confor- mément à la règle de 0,18 jam. Dans ce cas, du fait que la longueur de la cellule de mémoire 1 dans la direction qui est orthogonale au conducteur de mot (9c) est d'environ 1,5 plm, une aire supplémentaire due à la sépa- ration des caissons serait de 0,6 x 1,5 = 0,9.m2. D'autre part, dans le second mode de réalisation présent, la largeur de séparation de caissons n'est pas nécessaire et il est possible de réaliser la réduction correspon- dante de l'aire de la cellule de mémoire 1. En outre, comme représenté sur la figure 8, dans le second mode de réalisation présent, la longueur de la cellule de mémoire I dans la direction qui est orthogonale aux conducteurs de mot (7a, 7d), est su- périeure à celle dans la direction dans laquelle s'étendent les conduc- teurs de mot (7a, 7d). Par conséquent, même lorsque deux conducteurs de mot (7a, 7d) sont établis pour une seule cellule de mémoire 1, ces conducteurs de mot peuvent être formés en métal, comme dans le cas du premier mode de réalisation. Dans ce cas, on peut éviter encore davan- tage le retard de conducteur de mot. Comme représenté sur la figure 8, des régions d'impureté de type p 6a et 6b sont disposées dans la direction qui est orthogonale aux régions d'impureté de type n 5b et 5c, et des régions d'impureté de type p 6c et 6d sont disposées dans la direction qui est orthogonale aux ré- gions d'impureté de type n 5c et 5d. De ce fait, des grilles de transistors de charge Q5 et Q6 peuvent être disposées dans une direction orthogo- nale à celles des transistors d'attaque Q3 et Q4, comme décrit ci-dessus. En se référant maintenant à la figure 9, on note que dans le second mode de réalisation présent, des secondes interconnexions en métal 11la à 11c sont formées, et le nombre des secondes intercon- nexions en métal est diminué en comparaison avec le cas du premier mode de réalisation. Par conséquent, même lorsque la longueur de la cellule de mémoire 1 est réduite dans la direction des conducteurs de mot (7a, 7d), les secondes interconnexions en métal 11a à 11c peuvent être formées relativement aisément. On notera qu'une première intercon- nexion en métal 9f remplit la fonction d'un conducteur d'alimentation. En outre, le principe du second mode de réalisation présent est applicable à une cellule de mémoire pour une mémoire SRAM avec les caissons for- més comme représenté sur la figure 1. Conformément à ce qui précède, avec la mémoire SRAM de la présente invention, le retard de conducteur de mot est effectivement évité. On peut donc obtenir une mémoire SRAM ayant d'excellentes per- formances. Il va de soi que de nombreuses modifications peuvent être ap- portees au dispositif décrit et représenté, sans sortir du cadre de l'inven- tion. REVENDICATIONS 1. Dispositif de mémoire statique à semiconducteur, caractérisé en ce qu'il comprend: une cellule de mémoire (1) comprenant une paire de transistors d'accès (Q1, Q2), une paire de transistors d'attaque (Q3, Q4) et une paire de transistors de charge (Q5, Q6); un conducteur de mot (9c) formé pour la paire de transistors d'accès; une première région de transistors (2) de la cellule de mémoire contenant la paire de transistors de charge; et une seconde région de transistors (3) de la cellule de mé- moire, établie de façon adjacente à la première région de transistors, dans une direction dans laquelle s'étendent les conducteurs de mot, et contenant la paire de transistors d'accès et la paire de transistors d'atta- que. 2. Dispositif de mémoire statique à semiconducteur selon la re- vendication 1, caractérisé en ce que le conducteur de mot comprend un métal. 3. Dispositif de mémoire statique à semiconducteur selon la re- vendication 1, caractérisé en ce que ce dispositif de mémoire statique à semiconducteur comprend des premières et secondes cellules de mé- moire; les premières et secondes cellules de mémoire sont disposées dans une direction du conducteur de mot, de façon que les secondes ré- gions de transistors soient mutuellement adjacentes; un conducteur de masse (11a), en métal, utilisé en commun par les premières et seconde cellules de mémoire, s'étend au-dessus du conducteur de mot, dans une direction orthogonale au conducteur de mot; et des paires de conduc- teurs de bit (11b, 11c) en métal pour les premières et secondes cellules de mémoire, sont respectivement disposées de part et d'autre du con- ducteur de masse en métal. 4. Dispositif de mémoire statique à semiconducteur selon la re- vendication 1, caractérisé en ce qu'une région de séparation par blindage par effet de champ (14a) est formée dans la cellule de mémoire; et cette région de séparation par blindage par effet de champ entre la paire de transistors d'attaque, est formée de façon continue de manière à traver- ser la cellule de mémoire dans la direction orthogonale au conducteur de mot. 5. Dispositif de mémoire statique à semiconducteur selon la re- vendication 1, caractérisé en ce que l'un des transistors d'accès et l'un des transistors d'attaque se partagent une première région d'impureté (5e); I'autre des transistors d'accès et l'autre des transistors d'attaque se partagent une seconde région d'impureté (5b); et un intervalle entre les transistors d'accès et d'attaque mentionnés en premier est différent de l'intervalle entre les autres des transistors d'accès et d'attaque. 6. Dispositif de mémoire statique à semiconducteur, caractérisé en ce qu'il comprend: une cellule de mémoire (1) comprenant une paire de transistors d'accès (Q1, Q2), une paire de transistors d'attaque (Q3, Q4) et une paire de transistors de charge (Q5, Q6) ayant chacun une grille; un conducteur de mot (9c) formé sur la cellule de mémoire; une première région de transistors (2) comprenant la paire de transistors de charge; et une seconde région de transistors (3), formée de façon à être adjacente à la première région de transistors dans une région dans laquelle s'étend le conducteur de mot, et comprenant la paire de transis- tors d'accès et la paire de transistors d'attaque, ayant des grilles ortho- gonales aux grilles des transistors de charge. 7. Dispositif de mémoire statique à semiconducteur selon la re- vendication 6, caractérisé en ce que la cellule de mémoire est formée sur une couche de semiconducteur qui est établie sur un substrat (15) avec interposition d'une pellicule isolante (16); les transistors de charge ont une paire de premières régions d'impureté (6a, 6b) d'un premier type de conductivité, les transistors d'attaque ont une paire de secondes régions d'impureté (5b, 5c) d'un second type de conductivité, et certaines des premières et secondes régions d'impureté (6a, 5b) sont en contact mu- tuel, et les premières et secondes régions d'impureté sont disposées dans des directions mutuellement orthogonales. 8. Dispositif de mémoire statique à semiconducteur selon la re- vendication 6, caractérisé en ce que la paire de transistors d'accès (Q1, Q2) et la paire de transistors d'attaque (Q3, Q4) sont disposées en une seule ligne dans une direction orthogonale au conducteur de mot.