Brevet FR2776144A1 — publié le 19990917

Circuit de commutation de siqnaux analogiques d'amplitudes supérieures à la tension d'alimentation. L'invention concerne un circuit de commutation de signaux analogiques d'amplitudes supérieures à la tension d'alimentation. Un circuit intégré a parfois recours à des tensions supérieures à la tension d'alimentation dudit circuit intégré. C'est notamment le cas des circuits comportant une mémoire qui nécessite des tensions élevées pour mémoriser et/ou effacer des données. Plusieurs tensions élevées peuvent être utilisées. Classiquement deux solutions sont retenues. Une première solution consiste à utiliser une pompe de charge qui fournit une tension régulée en fonction de la tension désirée. Une deuxième solution consiste à utiliser plusieurs pompes de charge et un circuit de commutation pour commuter les différentes tensions comme par exemple indiqué dans la demande EP-A-0 750 397. Les circuits de commutation selon l'état de la technique utilisent la tension la plus élevée pour se polariser afin d'éviter tout dysfonctionnement. En effet, la commutation de tension positive se fait généralement à l'aide de transistor MOS à canal P à caisson polarisé. Pour éviter une conduction en inverse des transistors à canal P, il est nécessaire que le caisson soit polarisé à l'aide d'une tension au moins égale à la tension la plus élevée qui risque de traverser le transistor à canal P. La conduction inverse d'un transistor de sortie risquant de causer un effondrement de la tension de sortie. Les circuits intégré étant de plus en plus complexes, il est nécessaire de tester de plus en plus d'éléments fonctionnels de manière indépendante. Afin de pouvoir tester un circuit intégré indépendamment de sa pompe de charge, il s'avère utile d'utiliser une tension externe pour se substituer à la tension de sortie de pompe de charge. Un problème survient alors pour déterminer la tension d'alimentation du circuit de commutation. En effet, le circuit devant fonctionner de manière autonome, il est nécessaire que la pompe de charge alimente le circuit de commutation. Par ailleurs, en mode de test, il est nécessaire d'utiliser la tension externe qui peut être supérieure à la tension de pompe de charge. L'invention propose un circuit de commutation particulièrement bien adapté pour commuter deux tensions supérieures à la tension d'alimentation d'un circuit intégré sans connaître à priori laquelle des deux tensions est la plus élevée. Bien évidemment, l'invention peut également être utilisée pour des tensions connues l'une et l'autre. L'invention a pour objet un circuit de commutation destiné à commuter soit une première tension soit une deuxième tension en fonction d'un signal de commande, caractérisé en ce qu'il comporte: un premier circuit d'interruption recevant la première tension et le signal de commande qui fournit sur une sortie soit la première tension lorsque le signal de commande est dans un premier état, soit une première tension de référence lorsque le signal de commande est dans un deuxième état; un deuxième circuit d'interruption recevant la deuxième tension et le signal de commande qui fournit sur une sortie soit la deuxième tension lorsque le signal de commande est dans le deuxième état, soit une première tension de référence lorsque le signal de commande est dans le premier état; un premier transistor MOS d'un premier type ayant sa source connectée à la sortie du premier circuit d'interruption, sa grille connectée à la sortie du deuxième circuit d'interruption, et son drain connecté à son caisson; et un deuxième transistor MOS du premier type ayant sa source connectée à la sortie du deuxième circuit d'interruption, sa grille connectée à la sortie du premier circuit d'interruption, et son drain connecté à son caisson et à la source du premier transistor MOS. Préférentiellement, les premier et deuxième transistors MOS sont réalisés dans un même premier caisson; les transistors MOS du premier type du premier circuit d'interruption sont réalisés dans un deuxième caisson alimenté par la première tension; et les transistors MOS du premier type du deuxième circuit d'interruption sont réalisés dans un troisième caisson alimenté par la deuxième tension. L'invention concerne également tout circuit intégré à transistors MOS qui comporte un circuit de commutation précédemment décrit. L'invention sera mieux comprise et d'autres particularités et avantages apparaîtront à la lecture de la description qui va suivre, la description faisant référence aux dessins annexés parmi lesquels: la figure 1 représente un mode préféré de réalisation de l'invention. La figure 1 représente un circuit de commutation qui comporte: - un premier circuit d'interruption 1 comportant des première et deuxième entrées et une sortie, la première entrée recevant une première tension Vppl, la deuxième entrée recevant un signal de contrôle, et la sortie fournissant soit la première tension Vppl lorsque le signal de contrôle est dans un premier état, soit 0 V lorsque le signal de contrôle est dans un deuxième état; - un deuxième circuit d'interruption 2 comportant des première et deuxième entrées et une sortie, la première entrée recevant une deuxième tension Vpp2, la deuxième entrée recevant un signal de commande, et la sortie fournissant soit la deuxième tension Vpp2 lorsque le deuxième signal de commande est dans un premier état, soit 0 V lorsque le signal de commande est dans un deuxième état; - un premier transistor MOS 3 de type P ayant sa source connectée à la sortie du premier circuit d'interruption 1, sa grille connectée à la sortie du deuxième circuit d'interruption 2, et son drain connecté à son caisson et formant la sortie du circuit de commutation qui fournit une haute tension Vpp; - un deuxième transistor MOS 4 de type P ayant sa source connectée à la sortie du deuxième circuit d'interruption 2, sa grille connectée à la sortie du premier circuit d'interruption 1, et son drain connecté à son caisson et à la source du premier transistor MOS 3; et - un inverseur 5 ayant une entrée et une sortie, l'entrée recevant le signal de commande et la sortie fournissant le signal de contrôle qui est de ce fait l'inverse du signal de commande. On considère que le circuit est alimenté par une tension d'alimentation Vcc inférieure aux première et deuxième tensions Vppl et Vpp2. Lorsque le signal de commande est dans un premier état, par exemple un "1" logique, alors le premier circuit d'interruption 1 fournit la première tension Vppl à sa sortie; le deuxième circuit d'interruption 2 fournit 0 V à sa sortie; la grille du premier transistor 3 reçoit donc une tension nulle en ayant sa source qui reçoit la première tension Vppl donc le premier transistor est passant et polarise les caissons des premier et deuxième transistors 3 et 4 à la première tension Vppl, la haute tension Vpp étant égale à la première tension Vppl; le deuxième transistor 4 ayant son caisson polarisé à la première tension Vppl, recevant la première tension Vppl sur sa grille et son drain, et recevant 0 V sur sa source, est bloqué. Lorsque le signal de commande est dans le deuxième état, par exemple un "0" logique, alors le premier circuit d'interruption 1 fournit 0 V à sa sortie; le deuxième circuit d'interruption 2 fournit la deuxième tension Vpp2 à sa sortie; la grille du deuxième transistor 4 reçoit donc une tension nulle en ayant sa source qui reçoit la deuxième tension Vpp2 donc le deuxième transistor devient passant et polarise les caissons des premier et deuxième transistors 3 et 4 à la deuxième tension Vpp2, la haute tension Vpp étant égale à la deuxième tension Vpp2; le premier transistor 3 ayant son caisson polarisé à la deuxième tension Vpp2, recevant la deuxième tension Vpp2 sur sa grille et son drain, et recevant 0 V sur sa source, est bloqué. Les premier et deuxième transistors 3 et 4 sont réalisés dans un même caisson polarisé en fonction de la tension de sortie Vpp. La tension de sortie Vpp étant la tension la plus élevée que reçoivent ces deux transistors à un instant donné, il n'y a aucun risque de conduction inverse pour le premier ou le deuxième transistor 3 ou 4. Par ailleurs, afin de limiter la consommation du circuit de commutation, les premier et deuxième circuits d'interruption 1 et 2, on utilisera des caissons indépendant pour chacun des premier et deuxième circuits d'interruption. En effet, l'utilisation d'un caisson commun polarisé par la tension de sortie Vpp provoquerait des conductions inverses pour certains transistors PMOS des circuits d'interruption 1 et 2 qui risqueraient de créer une consommation statique importante dans lesdits circuits d'interruption 1 et 2. Préférentiellement, les premier et deuxième circuits d'interruption 1 et 2 sont réalisés comme indiqué sur le schéma de la figure 1. Le premier circuit d'interruption 1 comporte: - un troisième transistor MOS 11 de type P son drain formant la sortie du premier circuit d'interruption 1, sa source, formant la première entrée du premier circuit d'interruption 1, étant connectée à son caisson et recevant la première tension; - un quatrième transistor MOS 12 de type P ayant sa source connectée à son caisson et à la source du troisième transistor MOS 11, sa grille connectée au drain du troisième transistor MOS 11, et son drain connecté à la grille du troisième transistor MOS l; - un cinquième transistor MOS 13 de type N ayant son drain connecté au drain du troisième transistor MOS 11, sa source connectée à la masse, et sa grille formant la deuxième entrée du premier circuit d'interruption 1; et - un sixième transistor MOS 14 de type N ayant son drain connectée à la grille du troisième transistor MOS 11, sa source connectée à la grille du cinquième transistor MOS 13, et sa grille étant connectée pour recevoir la tension d'alimentation Vcc du circuit integré. Le deuxième circuit d'interruption 2 comporte: - un septième transistor MOS 21 de type P son drain formant la sortie du deuxième circuit d'interruption 2, sa source, formant la première entrée du deuxième circuit d'interruption 2, étant connectée à son caisson et recevant la première tension; - un huitième transistor MOS 22 de type P ayant sa source connectée à son caisson et à la source du septième transistor MOS 21, sa grille connectée au drain du septième transistor MOS 21, et son drain connecté à la grille du septième transistor MOS 21; - un neuvième transistor MOS 23 de type N ayant son drain connecté au drain du septième transistor MOS 21, sa source connectée à la masse, et sa grille formant la deuxième entree du deuxième circuit d'interruption 2; et - un dixième transistor MOS 24 de type N ayant son drain connecté à la grille du septième transistor MOS 21, sa source connectée à la grille du neuvième transistor MOS 23, et sa grille étant connectée pour recevoir la tension d'alimentation Vcc du circuit intégré. Lorsque le premier circuit reçoit un "1" logique correspondant sensiblement à la tension d'alimentation Vcc sur sa première entrée, le cinquième transistor 13 est passant et le sixième transistor 14 est bloqué; le quatrième transistor 12 recevant 0 V sur sa grille est aussi passant, bloquant le troisième transistor 11. Lorsque le premier circuit reçoit un "0" logique correspondant sensiblement à la tension de masse GND sur sa première entrée, le cinquième transistor 13 est bloqué et le sixième transistor 14 est passant; le troisième transistor 11 recevant 0 V sur sa grille est aussi passant, bloquant le quatrième transistor 12. Les premier et deuxième circuits d'interruption 1 et 2 ont été choisis pour leur faible consommation, leur occupation de place réduite et leur simplicité de mise en oeuvre. D'autres variantes peuvent être réalisées par l'homme du métier sans sortir du cadre de l'invention. Il est par exemple possible de transformer le circuit décrit en circuit de commutation de tension négatives, par exemple en remplaçant les transistor NMOS par des PMOS, les transistors PMOS par des NMOS à caisson, et d'inverser la tension d'alimentation Vcc avec la masse. REVEND I CATIONS 1. Circuit de commutation destiné à commuter soit une première tension (VPP1) soit une deuxième tension (VPP2) en fonction d'un signal de commande, caractérisé en ce qu'il comporte: - un premier circuit d'interruption (1) recevant la première tension (VPP1) et le signal de commande qui fournit sur une sortie soit la première tension (VPP1) lorsque le signal de commande est dans un premier état, soit une première tension de référence (0V) lorsque le signal de commande est dans un deuxième état; - un deuxième circuit d'interruption (2) recevant la deuxième tension (VPP2) et le signal de commande qui fournit sur une sortie soit la deuxième tension (VPP2) lorsque le signal de commande est dans le deuxième état, soit une première tension de référence (0V) lorsque le signal de commande est dans le premier état; - un premier transistor MOS (3) d'un premier type ayant sa source connectée à la sortie du premier circuit d'interruption (1), sa grille connectée à la sortie du deuxième circuit d'interruption (2), et son drain connecté à son caisson; et - un deuxième transistor MOS (4) du premier type ayant sa source connectée à la sortie du deuxième circuit d'interruption (2), sa grille connectée à la sortie du premier circuit d'interruption (1), et son drain connecté à son caisson et à la source du premier transistor MOS (3). 2. Circuit selon la revendication 1, caractérisé en ce que: - les premier et deuxième transistors MOS (3 et 4) sont réalisés dans un même premier caisson; - les transistors MOS (11 et 12) du premier type du premier circuit d'interruption (1) sont réalisés dans un deuxième caisson alimenté par la première tension (VPP1); et - les transistors MOS (21 et 22) du premier type du deuxième circuit d'interruption (2) sont réalisés dans un troisième caisson alimenté par la deuxième tension (VPP2). 3. Circuit selon l'une des revendications 1 ou 2, caractérisé en ce que le premier circuit d'interruption (1) comporte: - un troisième transistor MOS (11) du premier type ayant son drain formant la sortie du premier circuit d'interruption (1), sa source étant connectée à son caisson et recevant la première tension (VPP1); - un quatrième transistor MOS (12) du premier type ayant sa source connectée à son caisson et à la source du troisième transistor MOS (11), sa grille connectée au drain du troisième transistor MOS (11), et son drain connecté à la grille du troisième transistor MOS (11); - un cinquième transistor MOS (13) d'un deuxième type ayant son drain connecté au drain du troisième transistor MOS (11), sa source connectée pour recevoir la première tension de référence (0V), et sa grille recevant le signal de commande inversé; et - un sixième transistor MOS (14) du deuxième type ayant son drain connectée à la grille du troisième transistor MOS (11), sa source connectée à la grille du cinquième transistor MOS (13), et sa grille recevant une deuxième tension de référence (Vcc). 4. Circuit selon l'une des revendications 1 à 3, caractérisé en ce que le deuxième circuit d'interruption (2) comporte: un septième transistor MOS (21) du premier type ayant son drain formant la sortie du deuxième circuit d'interruption (2), sa source étant connectée à son caisson et recevant la deuxième tension (VPP2); - un huitième transistor MOS (22) du premier type ayant sa source connectée à son caisson et à la source du septième transistor MOS (21), sa grille connectée au drain du septième transistor MOS (21), et son drain connecté à la grille du septième transistor MOS (21); - un neuvième transistor MOS (23) d'un deuxième type ayant son drain connecté au drain du septième transistor MOS (21), sa source connectée pour recevoir la première tension de référence (0V), et sa grille recevant le signal de commande; et - un dixième transistor MOS (24) du deuxième type ayant son drain connectée à la grille du septième transistor MOS (21), sa source connectée à la grille du neuvième transistor MOS (23), et sa grille recevant une deuxième tension de référence (Vcc). 5. Circuit intégré à transistors MOS caractérisé en ce qu'il comporte un circuit de commutation selon l'une des revendication 1 à 4.