Brevet FR2779273A1 — publié le 19991203

Domaine de l'invention La présente invention concerne la fabrication d'un dispositif à semiconducteur et plus particulièrement, une cellule de mémoire à semiconducteur fabriquée sur un substrat du type silicium sur isolant (ici appelé SOI). Arrière-plan de l'invention Les substrats destinés à être utilisés lors de la fabrication de dispositifs à semiconducteur doivent de plus en plus présenter un degré élevé de liberté du point de vue de la conception d'un dispositif fabriqué dessus. Par conséquent, cette tendance a pour effet que le substrat de ce que l'on appelle le type SOI attire davantage l'attention sur lui- même, lequel substrat est une plaquette liée qui est structurée de telle sorte qu'une couche d'oxyde obtenue par croissance thermique soit prise en sandwich entre deux plaquettes en silicium dont au moins l'une d'entre elles est monocristalline. La plaquette liée peut être utilisée pour constituer un dispositif électrique tel qu'un dispositif à semiconducteur ou par exemple une micromachine dans l'un des nombreux domaines d'application. Le transistor incorporé sur le SOI a pour avantage de nécessiter une tension d'alimentation faible et une tension de fonctionnement faible du fait de la résistance de puits et de charge réduite. En outre, le transistor SOI présente une vitesse de fonctionnement élevée. Cependant, le transistor SOI présente certains inconvénients inhérents. Un risque important qui en découle est constitué par la survenue de l'effet de corps flottant. Le flottement électrique de la région active de transistor génère des caractéristiques instables du transistor et des problèmes de fiabilité associés à un dysfonctionnement du transistor et à une dégradation des caractéristiques. La figure 1 représente schématiquement un dispositif de DRAM (mémoire vive dynamique) incorporé sur un SOI. Le dispositif de DRAM inclut un condensateur inversé 20 et des lignes de mot 14a et 14b respectivement formés sur une première couche d'isolation 22a et sur une seconde couche d'isolation 18 qui sont disposées au-dessus d'une plaquette de manipulation 24 selon cet ordre. Le condensateur inversé 20 est connecté à l'une des régions de source/drain 16 par I'intermédiaire de la seconde couche d'isolation 18. L'autre des régions de source/drain 16 est connectée à une ligne de bit 28 au niveau d'une partie sélectionnée tandis que d'autres zones sont isolées des régions de source/drain 16 par une troisième couche d'isolation 26 formée entre. Une zone qui s'étend au-dessous de la ligne de mot 14a ainsi qu'entre la paire des régions de source/drain 16 est définie en tant que zone de canal. Une quatrième couche d'isolation 30 est disposée au- dessus de la ligne de bit 28 et des lignes métalliques 30a et 30b sont formées sur la quatrième couche d'isolation. Comme on peut le voir, la zone de canal est dans l'état de flottement électrique. Un tel état de flottement de la zone de canal entraîne une variation irrégulière du seuil du fait d'un trou d'accumulation. Résumé de l'invention La présente invention a été élaborée au vu du problème mentionné ci-avant et par conséquent, un objet de l'invention consiste à proposer un procédé de fabrication d'un dispositif de DRAM sur un substrat du type SOI o une zone de canal du transistor est connectée électriquement à un conducteur de manière à atténuer l'effet de corps flottant. Le conducteur qui est connecté à la zone de canal est aligné au- dessus de la ligne de grille et lui est parallèle et est connecté à la ligne métallique sur-jacente au niveau de la partie terminale du réseau de cellules (c'est-à-dire au voisinage de l'amplificateur de détection). Le trou d'accumulation généré par l'effet de corps flottant du transistor s'évacue par circulation jusqu'à la masse et une tension Vbb (tension de polarisation arrière) au travers du conducteur connecté au canal, ce qui empêche la fuite de tension de sous-seuil et ce qui atténue une variation inacceptable au niveau de la tension de seuil. Les objets mentionnés ci-avant ainsi que d'autres conformément à la présente invention peuvent être réalisés en formant une région d'isolation de dispositif sur un substrat semiconducteur. La région d'isolation de dispositif entoure des régions actives dans et sur une surface du substrat semiconducteur. Un transistor incluant une couche d'oxyde de grille, une électrode de grille, une couche capuchon, une région de source/drain et une zone de canal est formé sur la région active sélectionnée. Une première couche d'isolation est formée sur le transistor et au-dessus du substrat semiconducteur. Un condensateur est classiquement formé sur la première couche d'isolation et est connecté électriquement à l'une des régions de source/drain par l'intermédiaire de la première couche d'isolation. Une seconde couche d'isolation est formée sur la première couche d'isolation. Une plaquette de manipulation est liée sur la seconde couche d'isolation. L'autre surface du substrat semiconducteur est meulée et polie jusqu'à la région d'isolation de dispositif et de telle sorte qu'un substrat de type SOI lié soit formé. Une troisième couche d'isolation est formée sur la surface semiconductrice polie. Un contact est ouvert dans la troisième couche d'isolation jusqu'à la zone de canal du transistor. Un matériau conducteur est déposé sur la troisième couche d'isolation et dans l'ouverture de contact et est conformé afin de former une ligne conductrice. Une quatrième couche d'isolation est formée sur la ligne conductrice ainsi qu'au-dessus de la troisième couche d'isolation. Une ligne de bit est formée sur la quatrième couche d'isolation et est connectée électriquement à l'autre des régions de source/drain par I'intermédiaire d'une quatrième couche d'isolation sélectionnée. Une cinquième couche d'isolation est formée au-dessus de la quatrième couche d'isolation et une première ligne métallique est formée dessus. Conformément à un autre aspect de la présente invention, la ligne conductrice peut être connectée à la ligne de grille s'étendant au- dessous. Du fait de cette connexion entre la ligne de grille et la ligne conductrice, la tension dynamique Vt (tension de seuil) est contrôlée. Si le courant de grille vaut zéro (c'est-à-dire qu'on est dans la condition de courant coupé), le courant de canal est rendu concurremment égal à zéro, de telle sorte que la fuite de sous-seuil est atténuée. Par ailleurs, si le courant de grille augmente jusqu'à une tension prédéterminée (c'est-à-dire qu'on est dans l'état d'activation du courant), la tension de canal augmente également jusqu'à cette même amplitude de telle sorte que Vt du canal diminue significativement et la mobilité augmente. Selon un autre aspect de la présente invention, après la formation de la troisième couche d'isolation, une seconde ligne de grille est formée sur la troisième couche d'isolation et est constituée de manière à être parallèle à une ligne de grille noyée s'étendant au- dessous. Les deux lignes de grille sont ensuite connectées l'une à I'autre. L'une des deux électrodes de grille joue le rôle de grille arrière et elle fonctionne de façon similaire aux façons mentionnées ci-avant. Brève description des dessins L'invention peut être comprise et ses objets apparaîtront de façon évidente à l'homme de l'art par report aux dessins annexés parmi lesquels: la figure 1 est une vue en coupe transversale d'un dispositif de DRAM fabriqué sur un substrat du type SOI selon un procédé de l'art antérieur; la figure 2A est une vue en coupe transversale d'un substrat semiconducteur comportant une ligne de grille et un condensateur selon le premier mode de réalisation de la présente invention; la figure 2B représente une étape de processus qui fait suite à celle représentée sur la figure 2A o une couche d'isolation est formée au-dessus d'un condensateur; la figure 2C représente une étape de processus qui fait suite à celle représentée sur la figure 2B o une plaquette de manipulation est liée sur la couche d'isolation, d'o ainsi la formation d'un substrat du type SOl; la figure 3A représente une étape de processus qui fait suite à celle représentée sur la figure 2C o une ligne conductrice nouvelle pour la présente invention est formée; la figure 3B représente une étape de processus qui fait suite à celle représentée sur la figure 2C o une seconde ligne de grille est formée conformément à un second mode de réalisation de la présente invention; les figures 4A et 4B sont des vues en plan de dessus d'un substrat du type SOI selon respectivement le premier mode de réalisation de la présente invention et selon une modification afférente; et la figure 4C est une vue en plan de dessus d'un substrat du type SOI selon le second mode de réalisation de la présente invention. Description détaillée des modes de réalisation préférés Les modes de réalisation préférés de la présente invention seront maintenant décrits par report aux dessins annexés. Un premier mode de réalisation de la présente invention sera décrit par report aux figures 2A à 2C, 3A, 4A et 4B. La figure 2A est une vue en coupe transversale qui représente de manière schématique un substrat semiconducteur qui a déjà subi plusieurs étapes de processus conformément au premier mode de réalisation de la présente invention. Tout d'abord, une couche d'isolation de dispositif 112 est classiquement formée sur une surface du substrat semiconducteur 100 afin de définir une région active et une région inactive. Un transistor incluant une électrode de grille 114a, une couche d'oxyde de grille (non représentée) et des régions de source/drain 116 est formé sur la région active du substrat semiconducteur 100. La formation du transistor est classique et l'explication afférente est omise. Une première couche d'isolation 118 est classiquement formée sur le transistor et sur le substrat semiconducteur 100. De façon générale, une couche en dioxyde de silicium est de préférence choisie. Une ouverture est formée dans la première couche d'isolation 118 jusqu'à l'une des régions de source/drain 116 et une électrode inférieure du condensateur est déposée dans l'ouverture ainsi que sur la première couche d'isolation 118. Un film diélectrique du condensateur et une électrode supérieure sont déposés et conformés afin de parachever le condensateur 120. Une seconde couche d'isolation 122 telle qu'une couche en verre de borophosphosilicate (BPSG) est formée sur le condensateur 120 et sur la première couche d'isolation 118. Cette couche en BPSG 122 est utilisée en tant que couche de colle pour le substrat de type SOI. Par report à la figure 2B, la couche en BPSG 122 est ensuite meulée et polie pour le substrat de type SOI et est liée sur la plaquette de manipulation préparée 124. L'autre surface du substrat semiconducteur (c'est-à-dire la surface opposée à la plaquette de manipulation 24) est planarisée jusqu'à la couche d'isolation de dispositif 112, comme représenté sur la figure 2C. Le processus de planarisation utilise une technique de polissage chimicomécanique (CMP). La formation de la ligne conductrice de contact de corps est ensuite traitée et est représentée schématiquement sur la figure 3A. Par report à la figure 3A, une troisième couche d'isolation 128a constituée par une couche d'oxyde est formée sur la surface planarisée selon une épaisseur d'environ 1000 A. Une ouverture est formée dans la troisième couche d'isolation 128a jusqu'à la zone de canal correspondant à la région dans la masse du substrat semiconducteur entre les régions de source/drain 116. Un matériau conducteur est déposé dans l'ouverture ainsi que sur la troisième couche d'isolation 128a et est conformé afin de former les lignes conductrices de contact de corps 126a et 126b. La ligne conductrice 126b est formée de manière à chevaucher la ligne de grille s'étendant en dessous en parallèle 114a. En d'autres termes, un trou d'accumulation généré par l'effet de corps flottant est évacué par circulation jusqu'à la masse ou Vbb, ce qui atténue la diminution de la tension de claquage et la fuite de sous-seuil. En outre, puisque la ligne de grille et le condensateur sont noyés, les problèmes de chevauchement entre la ligne de bit (ou la ligne métallique) au-dessus de la ligne conductrice de contact de corps et la ligne de grille (ou le condensateur) ne se posent pas. Par conséquent, la ligne conductrice de contact de corps peut être réalisée en polysilicium, en siliciure de tungstène, en tungstène ou en métal et peut être utilisée simultanément pour une ligne de résistance de la région de circuit périphérique. L'étape de processus qui suit est constituée par la formation d'une ligne de bit 130. Une quatrième couche d'isolation 128b est formée sur la ligne conductrice de contact de corps 126b et sur la troisième couche d'isolation 128a. Une ouverture est formée sur les troisième et quatrième couches d'isolation 128a et 128b jusqu'à l'autre des régions de source/drain 116. Un matériau de ligne de bit est déposé dans l'ouverture ainsi que sur la quatrième couche d'isolation 128b et la ligne de bit 130 est formée. Une cinquième couche d'isolation 132 est formée sur la quatrième couche d'isolation 128b et des lignes métalliques 134a et 134b sont formées dessus. La figure 4A représente schématiquement une vue en plan de dessus d'un substrat du type SOI après formation de la ligne conductrice de contact de corps 126 conformément au premier mode de réalisation. Comme on peut le voir, la ligne conductrice de contact de corps 126 est alignée au-dessus de la ligne de grille s'étendant au- dessous 114a et est rendue parallèle à celle-ci, laquelle ligne de grille intersecte des régions actives 110. La ligne conductrice de contact de corps 126 est connectée aux régions actives 110 (plus spécifiquement à la zone de canal) par l'intermédiaire du remplissage de contact 126a. La ligne conductrice de contact de corps 126 atténue de manière avantageuse l'effet de corps flottant du transistor. Selon une variante, la ligne de grille 114a et la ligne conductrice de contact de corps 126b peuvent être connectées l'une à l'autre par l'intermédiaire d'un contact 135 et d'un remplissage de contact 136, comme représenté sur la figure 4B. En tant que résultat, la ligne conductrice de contact de corps 126b joue le rôle de grille arrière. La ligne conductrice de contact de corps peut être connectée à la masse ou Vbb (tension de polarisation arrière). Si la tension de grille vaut 0 (dans le cas d'une coupure de courant), la zone de canal est également soumise à une tension de zéro, ce qui atténue la fuite de sous-seuil. Si la tension prédéterminée est appliquée sur la grille (c'est- à-dire si le courant est activé), la zone de canal se voit également appliquer une tension de la même amplitude que la grille, ce qui réduit la tension de seuil et ce qui augmente la concentration de porteurs. Le second mode de réalisation de la présente invention est ensuite traité et l'explication sera décrite par report aux figures 3B et 4C. Les mêmes parties fonctionnelles que dans le premier mode de réalisation sont identifiées à l'aide des mêmes index de référence et leur explication est brièvement mentionnée. Après formation du substrat du type SOI représenté sur la figure 2C, une troisième couche d'isolation 128c est formée sur la surface SOI planarisée. Une seconde grille 126 appelée grille arrière est formée sur la troisième couche d'isolation de manière à chevaucher la première grille s'étendant au- dessous 114a et de manière à être parallèle à celle-ci. La grille arrière 126 est ensuite connectée à la première grille 114a. Ici, la seconde grille 126 présente la même valeur de résistance que la première grille 114a et elle est réalisée en le même conducteur tel que du polysilicium, du siliciure de tungstène, du tungstène ou un métal. La séquence de processus de la première grille et de la seconde grille arrière peut être inversée. Brièvement, après la définition d'une région active et d'une région inactive au moyen de la couche d'isolation de dispositif, une grille arrière est tout d'abord formée sur la région active du substrat semiconducteur. Plusieurs étapes de processus sont mises en oeuvre de façon similaire au premier mode de réalisation mentionné ci-avant. La troisième couche d'isolation 128c est ensuite formée et ensuite, une grille est formée sur la troisième couche d'isolation 128c. Une quatrième couche d'isolation 128d est formée sur la seconde grille arrière 126 et sur la troisième couche d'isolation 128c. La séquence de processus qui suit est la même que selon le premier mode de réalisation. La fonction de la grille arrière a déjà été expliquée dans le premier mode de réalisation de la présente invention. La figure 4C représente schématiquement une vue en plan de dessus d'un substrat du type SOI après formation de la seconde grille arrière 126 conformément au seconde mode de réalisation de la présente invention. Comme on peut le voir; la seconde grille arrière 126 est connectée à la première grille 114a par l'intermédiaire du contact et du remplissage de contact 136. Il sera reconnu par l'homme de l'art que les concepts innovants décrits dans la présente demande peuvent être appliqués à une large variété de contextes. En outre, la mise en oeuvre préférée peut être modifiée selon une très grande variété de façons. Par conséquent, il est bien entendu que les modifications et variantes suggérées ci-après et ci-avant sont tout simplement illustratives. Ces exemples peuvent contribuer à présenter une certaine part du cadre des concepts de l'invention et ces exemples ne présentent pas de façon exhaustive le cadre complet des variantes qu'il est possible d'apporter aux nouveaux concepts décrits. REVENDICATIONS 1. Procédé de fabrication d'un dispositif de mémoire à semiconducteur, caractérisé en ce qu'il comprend les étapes de: constitution d'un substrat semiconducteur (100) comportant deux surfaces opposées; formation d'une couche d'isolation de dispositif (112) dans et sur l'une des deux surfaces du substrat semiconducteur afin de définir des régions active et inactive; formation d'une électrode de grille (114a) sur la région active du substrat semiconducteur en prenant en sandwich une couche d'oxyde de grille entre; formation d'une paire de régions de source/drain (116) dans et sur la région active et en une position adjacente à l'électrode de grille (114a), une zone du substrat semiconducteur s'étendant au-dessous de l'électrode de grille constituant un canal; formation d'une première couche d'isolation (118) au-dessus du substrat semiconducteur et sur l'électrode de grille (114a); formation d'un condensateur (120) sur la première couche d'isolation afin qu'il soit connecté électriquement à l'une de la paire de régions de source/drain par l'intermédiaire de la première couche d'isolation; formation d'une seconde couche d'isolation (122) au-dessus de la première couche d'isolation et sur le condensateur; liaison d'une surface d'une plaquette de manipulation (124) sur la seconde couche d'isolation; meulage et polissage de l'autre surface du substrat semiconducteur jusqu'à une surface supérieure de la couche d'isolation de dispositif (112); formation d'une troisième couche d'isolation (128a) sur l'autre surface polie du substrat semiconducteur; et formation d'un conducteur (126a, 126b) sur la troisième couche d'isolation afin qu'il soit connecté électriquement à la zone de canal par l'intermédiaire de la troisième couche d'isolation. 2. Procédé selon la revendication 1, caractérisé en ce que la seconde couche d'isolation (122) comprend une couche en verre de borophosphosilicate (BPSG). 3. Procédé selon la revendication 1, caractérisé en ce que le conducteur (126a, 126b) est choisi parmi le groupe comprenant une couche en polysilicium, une couche en siliciure de tungstène, une couche en tungstène, un métal et une combinaison afférente. 4. Procédé selon la revendication 1, caractérisé en ce que le conducteur est connecté électriquement à l'électrode de grille. 5. Procédé de fabrication d'un dispositif de mémoire à semiconducteur, caractérisé en ce qu'il comprend les étapes de: constitution d'un substrat semiconducteur (100) comportant deux surfaces opposees; formation d'une couche d'isolation de dispositif (112) dans et sur l'une des deux surfaces du substrat semiconducteur afin de définir des régions active et inactive; formation d'une première électrode de grille (114a) sur la région active du substrat semiconducteur en prenant en sandwich une première couche d'isolation (118) entre; formation d'une paire de régions de source/drain (116) dans et sur la région active et en une position adjacente à l'électrode de grille, une zone du substrat semiconducteur s'étendant au-dessous de la première électrode de grille constituant un premier canal; formation d'une seconde couche d'isolation (122) au-dessus du substrat semiconducteur et sur la première électrode de grille; formation d'un condensateur (120) sur la seconde couche d'isolation de telle sorte qu'il soit connecté électriquement à l'une de la paire de régions de source/drain (116) par l'intermédiaire de la seconde couche d'isolation; formation d'une troisième couche d'isolation au-dessus de la seconde couche d'isolation et sur le condensateur; liaison d'une surface d'une plaquette de manipulation (124) sur la troisième couche d'isolation; meulage et polissage de l'autre surface du substrat semiconducteur jusqu'à une surface supérieure de la couche d'isolation de dispositif (112); formation d'une quatrième couche d'isolation (128d) sur l'autre surface polie du substrat semiconducteur; et formation d'une seconde grille (126) sur la quatrième couche d'isolation (128d) moyennant un alignement au-dessus de la première grille et un parallélisme afférent. 6. Procédé selon la revendication 5, caractérisé en ce qu'une valeur de résistance de contact de la première électrode de grille (114a) est égale à celle de la seconde électrode de grille (126). 7. Procédé selon la revendication 5, caractérisé en ce que la première électrode de grille est choisie parmi le groupe comprenant une couche en polysilicium, une couche en siliciure de tungstène, une couche en tungstène, un métal et une combinaison afférente. 8. Procédé selon la revendication 5, caractérisé en ce que la seconde électrode de grille est choisie parmi le groupe comprenant une couche en polysilicium, une couche en siliciure de tungstène, une couche en tungstène, un métal et une combinaison afférente. 9. Procédé selon la revendication 5, caractérisé en ce qu'il comprend en outre la connexion électrique de la première électrode de grille (114a) à la seconde électrode de grille (126). 10. Procédé selon la revendication 5, caractérisé en ce que l'une des deux électrodes de grille joue le rôle d'électrode de grille arrière. 11. Dispositif à semiconducteur caractérisé en ce qu'il comprend: un substrat semiconducteur (100) comportant deux surfaces opposées; une électrode de grille (114a) formée sur une surface du substrat semiconducteur; une paire de régions de source/drain (116) formées dans et sur le substrat semiconducteur et adjacentes à l'électrode de grille, une zone du substrat semiconducteur s'étendant au-dessous de l'électrode de grille étant définie en tant que canal; une première couche d'isolation (118) formée sur le substrat semiconducteur incluant l'électrode de grille; un conducteur formé sur la première couche d'isolation et connecté électriquement à la zone de canal; une seconde couche d'isolation formée sur l'autre surface du substrat semiconducteur; un condensateur (120) formé sur la seconde couche d'isolation (122) et connecté électriquement à l'une de la paire de régions de source/drain (116) par l'intermédiaire de la seconde couche d'isolation; une troisième couche d'isolation formée sur la seconde couche d'isolation et au-dessus du substrat semiconducteur; et une plaquette de manipulation (124) liée sur la troisième couche d'isolation. 12. Dispositif à semiconducteur selon la revendication 11, caractérisé en ce que le conducteur est connecté électriquement à I'électrode de grille. 13. Dispositif à semiconducteur selon la revendication 11, caractérisé en ce que le conducteur est choisi parmi le groupe comprenant une couche en polysilicium, une couche en siliciure de tungstène, une couche en tungstène, un métal et une combinaison afférente. 14. Dispositif à semiconducteur caractérisé en ce qu'il comprend: un substrat semiconducteur (100) comportant deux surfaces opposées; une première électrode de grille (114a) formée sur une surface du substrat semiconducteur en prenant en sandwich une première couche d'isolation (118) entre; une paire de régions de source/drain (116) formées dans et sur le substrat semiconducteur et adjacentes à l'électrode de grille, une zone du substrat semiconducteur s'étendant au- dessous de l'électrode de grille étant définie en tant que canal; une seconde couche d'isolation (128d) formée sur l'autre surface du substrat semiconducteur; une seconde électrode de grille (126) formée sur la seconde couche d'isolation (128d) et parallèlement à la première électrode de grille s'étendant au-dessous; une troisième couche d'isolation (122a) formée sur la première électrode de grille (114a) et au-dessus du substrat semiconducteur; un condensateur (120) formé sur la troisième couche d'isolation (122a) et connecté électriquement à l'une de la paire de régions de source/drain (116) par l'intermédiaire de la troisième couche d'isolation; une quatrième couche d'isolation formée sur la troisième couche d'isolation (122a) et audessus du substrat semiconducteur; et une plaquette de manipulation (124) liée sur la quatrième couche d'isolation. 15. Dispositif à semiconducteur selon la revendication 14, caractérisé en ce que la première électrode de grille est connectée électriquement à la seconde électrode de grille. 16. Dispositif à semiconducteur selon la revendication 14, caractérisé en ce que l'une des deux électrodes de grille joue le rôle de grille arrière. 17. Dispositif à semiconducteur selon la revendication 14, caractérisé en ce que les deux électrodes de grille sont choisies de façon indépendante parmi le groupe comprenant une couche en polysilicium, une couche en siliciure de tungstène, une couche en tungstène, un métal et une combinaison afférente.