Brevet FR2773925A1 — publié le 19990723

La présente invention concerne un circuit de détection d'asservissement utilisé dans un synthétiseur de fréquence à boucle d'asservissement en phase (PLL) servant à détecter si la PLL est asservie. On se reporte à la figure 1, qui représente un synthétiseur de fréquence à PLL classique. Le synthétiseur de fréquence à PLL classique 10 comprend un compteur démultiplicateur de fréquence de référence 11, un compteur démultiplicateur de fréquence de comparaison 12, un comparateur de phase 13, une pompe à charge 14, un filtre passe-bas (noté ci-après LPF) 15, un oscillateur commandé par tension (noté ci-après VCO) 16 et un circuit de détection d'asservissement 17. Le compteur démultiplicateur de référence 11 produit un signal de référence fr à partir d'un signal fo produit par un oscillateur à cristal 18 via une démultiplication de la fréquence. Le compteur démultiplicateur de fréquence de comparaison 12 produit un signal comparé fp obtenu à partir du signal de sortie tv du VCO 16 via une démultiplication de la fréquence. Le comparateur de phase 13 produit un premier et un deuxième signal de différence de phase, soit 4 > R et fP, en fonction de la différence de phase entre le signal de référence fr et le signal comparé fp. Sur la base de ces deux signaux de différence de phase fR et XP, via l'action de la pompe à charge 14 et du LPF 15, I'amplitude de la tension d'un signal de commande (VT), qui est appliqué en entrée au VCO 16, varie. Le circuit à PLL 10 a également pour fonction d'asservir sur une fréquence voulue la fréquence du signal de sortie fv venant du VCO 16. Le circuit de détection d'asservissement 17 reçoit les premier et deuxième signaux de différence de phase fR et XP en provenance du comparateur de phase 13, et reçoit également un signal d'horloge de référence CK de la part du compteur démultiplicateur de fréquence de référence 11 qui a été obtenu par la démultiplication de fréquence du signal fo venant de l'oscillateur à cristal 18, suivant un rapport donné. Le circuit de détection d'asservissement 17, qui fonctionne en synchronisme avec le signal d'horloge de référence CK, détecte si le signal de sortie tv est asservi sur la base des premier et deuxième signaux de différence de phase XR et fP et produit un signal de détection d'asservissement LD dont le niveau dépend du résultat de la détection. On se reporte maintenant à la figure 2, qui montre un montage de circuit particulier pour le circuit de détection d'asservissement 17. Comme représenté, le circuit de détection d'asservissement 17 comporte un circuit NON-ET 21 qui reçoit les premier et deuxième signaux de différence de phase fR et fP de la part du comparateur de phase 13 et produit un signal de sortie S1 correspondant à la différence de phase qui est représentée par chaque largeur d'impulsion des signaux fR et XP. Un circuit constituant une bascule de données (ci-après appelé circuit FF) 22 possède une borne de données D destinée à recevoir le signal de sortie S1 et une borne d'horloge CK destinée à recevoir le signal d'horloge de référence CK, et il délivre un signal de sortie S2 correspondant au signal de sortie S1 sur sa borne de sortie Q en synchronisme avec le flanc montant du signal d'horloge de référence CK. Un circuit NON-ET 23 reçoit les signaux S1 et S2 et délivre son signal de sortie à un circuit inverseur 24. Un signal inversé S3 est fourni à la borne de données D d'un circuit FF 25 par le circuit inverseur 24. Le circuit FF 25 possède une borne d'horloge destinée à recevoir le signal d'horloge de référence CK, et produit un signal de sortie S4 sur sa borne de sortie Q, lequel signal dépend du signal inversé S3, en synchronisme avec le flanc montant du signal d'horloge de référence CK. Un circuit inverseur 30 reçoit le signal de sortie SK et produit un signal inversé S4a. Un compteur synchrone est formé de plusieurs circuits FF 27, 28 et 29. Le circuit FF de premier étage 27 possède une borne de données D, à laquelle le signal inversé S4a est appliqué. Chacun des circuits FF 27 à 29 possède une borne d'horloge, à laquelle est appliqué un signal inversé Sla, qui est formé par un circuit inverseur 26 à partir du signal S1. Le circuit FF 27 délivre un signal de sortie S5 sur sa borne de sortie Q en synchronisme avec le flanc montant du signal inversé Sla (ou le flanc descendant du signal S1). Le circuit FF 28 possède une borne de données D, à laquelle le signal de sortie S5 est appliqué, et délivre un signal de sortie S6 sur sa borne de sortie Q en synchronisme avec le flanc descendant du signal de sortie S1. Le circuit FF 29 possède une borne de données D, à laquelle le signal de sortie S6 est appliqué, et délivre un signal de sortie S7 sur sa borne de sortie Q en synchronisme avec le flanc descendant du signal de sortie S1. Les signaux de sortie S5, S6 et S7 sont appliqués en entrée à un circuit NON-ET 31, qui délivre alors le signal de détection d'asservissement LD. Dans le circuit de détection d'asservissement 17, lorsque l'un des signaux de différence de phase cbR et L (niveau bas), le circuit NON-ET 21 délivre le signal S1 avec un niveau H (niveau haut). Les signaux de différence de phase 4)R et XP ont chacun une largeur d'impulsion qui est liée à la différence de phase existant entre le signal de référence fr et le signal comparé fp, comme cela sera expliqué ci-après. Par conséquent, le circuit NON-ET 21 délivre le signal S1 avec un niveau H pendant un intervalle de temps qui correspond à la différence de phase entre les signaux fr et fp. Plus la différence de phase entre les signaux fr et fp est grande, et plus la largeur d'impulsion du signal S1 est grande, ou inversement. Le circuit de détection d'asservissement 17 détermine si le circuit à PLL 10 est asservi sur la base du nombre de flancs montants du signal d'horloge de référence CK qui sont appliqués en entrée pendant un intervalle de temps correspondant à la largeur d'impulsion du signal de sortie S1 ou un intervalle de temps pendant lequel le signal NON-ET 21 délivre le signal de sortie S1 avec le niveau H, et il délivre le signal de détection d'asservissement LD avec un niveau qui dépend du résultat de cette détermination. Ainsi, on verra que le circuit de détection d'asservissement 17 demande un signal d'horloge de référence CK d'une fréquence plus élevée que les fréquences du signal de référence fr et du signal comparé fp. Par conséquent, le compteur démultiplicateur de fréquence de référence 11 produit le signal d'horloge de référence CK par démultiplication de la fréquence sous un rapport qui est inférieur au rapport de la démultiplication de fréquence appliquée au signal de référence fr. Selon une variante, le compteur démultiplicateur de fréquence de référence 1 1 peut délivrer directement le signal d'oscillateur à cristal d'entrée fo comme signal d'horloge de référence CK. Le compteur synchrone délivre le signal de détection de verrouillage LD avec un niveau H dans le seul cas où une coïncidence de phase est réalisée entre le signal de référence fr et le signal comparé fp un nombre de fois qui est égal au nombre d'étages de comptage ou qui lui est supérieur. Ceci empêche que le signal de détection d'asservissement LD ayant le niveau H ne soit délivré par le circuit détection d'asservissement 17 en résultat d'une coïncidence accidentelle des phases entre les deux signaux fr et fp. Un équipement mobile numérique demande généralement que le signal de sortie fv (figure 1) ait une fréquence plus grande que celle d'un équipement mobile analogique et, par conséquent, le circuit à PLL 10 produit le signal de référence fr et le signal comparé fp avec des fréquences plus élevées, qui approchent alors la fréquence du signal d'horloge de référence CK. Ceci peut entraîner un fonctionnement défectueux du circuit de détection d'asservissement 17. Par exemple, si le signal à PLL est asservi entre deux flancs montants consécutifs du signal d'horloge de référence CK, le circuit de détection d'asservissement 17 peut se révéler incapable de détecter l'état asservi, ce qui amène de manière non souhaitable le signal de détection d'asservissement LD à avoir le niveau L. Puisque le signal de détection d'asservissement LD est utilisé pour commander la pompe à charge 14, le LPF 15 ou un autre circuit externe, il s'ensuit des influences négatives sur le fonctionnement du circuit à PLL tout entier ou le circuit externe, ce qui provoque des instabilités de fonctionnement pour l'équipement mobile. Un but de l'invention est de produire un circuit de détection d'asservissement et un synthétiseur de fréquence à PLL pouvant détecter de manière fiable un état asservi. Pour atteindre le but ci-dessus défini, I'invention propose un circuit de détection d'asservissement servant à déterminer si la phase d'un signal comparé est asservie à celle d'un signal de référence sur la base de premier et deuxième signaux de différence de phase représentant une différence de phase entre le signal de référence qui possède une fréquence de référence et le signal comparé qui possède une fréquence prépositionnée, le circuit de détection d'asservissement comprenant une unité génératrice de signal d'horloge qui reçoit les premier et deuxième signaux de différence de phase et produit un signal d'horloge de détection en synchronisme avec l'un des premier et deuxième signaux de différence de phase, sur la base des premier et deuxième signaux de différence de phase , et une unité de détection d'asservissement qui reçoit les premier et deuxième signaux de différence de phase et le signal d'horloge de détection, et qui détermine si la phase du signal comparé est asservie à l'impulsion du signal de référence sur la base de la relation existant entre le signal d'horloge de détection et la différence de phase entre les premier et deuxième signaux de différence de phase, L'unité de détection d'asservissement produisant un signal de détection d'asservissement. L'invention propose en outre un synthétiseur à PLL qui comprend : un oscillateur commandé par tension servant à produire un signal de fréquence correspondant à une valeur d'un signal de tension de commande ; un démultiplicateur de fréquence de comparaison servant à produire un signal comparé par démultiplication de fréquence du signal de fréquence venant de l'oscillateur commandé par tension; un démultiplicateur de fréquence de référence servant à produire un signal de référence par démultiplication de fréquence d'un signal d'oscillation; un comparateur de phase servant à recevoir le signal de référence et le signal comparé afin de comparer leurs phases, et à produire des premier et deuxième signaux de différence de phase, représentant la relation qui existe entre le signal de référence et le signal comparé, sur la base du résultat de la comparaison de phase ; une pompe à charge servant à convertir les premier et deuxième signaux de différence de phase venant du comparateur de phase en un signal de tension ; un filtre passe-bas servant à recevoir le signal de tension en provenance de la pompe à charge et à produire le signal de tension de commande qui est fourni à l'oscillateur commandé par tension; et un circuit de détection d'asservissement servant à déterminer si la phase du signal comparé est asservie avec la phase du signal de référence sur la base des premier et deuxième signaux de différence de phase et à produire un signal de détection d'asservissement, le circuit de détection d'asservissement comprenant: une unité génératrice de signal d'horloge servant à recevoir les premier et deuxième signaux de différence de phase et à produire un signal d'horloge de détection en synchronisme avec l'un des premier et deuxième signaux de différence de phase, sur la base des premier et deuxième signaux de différence de phase; et une unité de détection d'asservissement servant à recevoir les premier et deuxième signaux de différence de phase et le signal d'horloge de détection, à déterminer si la phase du signal comparé est asservie à la phase du signal de référence sur la base de la relation existant entre le signal d'horloge de détection et la différence de phase entre les premier et deuxième signaux de différence de phase, et à produire un signal de détection d'asservissement. L'invention propose un circuit de détection d'asservissement destiné à être utilisé avec un synthétiseur de fréquence à PLL pour détecter un état asservi du synthétiseur, le synthétiseur comportant un comparateur de phase qui reçoit un signal de référence et un signal comparé et qui produit, à partir de ceux-ci, des premier et deuxième signaux de différence de phase, le circuit de détection d'asservissement comprenant : un détecteur de différence de phase qui reçoit les premier et deuxième signaux de différence de phase et produit un troisième signal de différence de phase qui dépend de la largeur d'impulsion de chacun des premier et deuxième signaux de différence de phase ; un circuit générateur de signal d'horloge qui reçoit les premier et deuxième signaux de différence de phase et produit un signal d'horloge de détection synchronisé avec le troisième signal de différence de phase ; une pluralité de circuits retardateurs connectés en parallèle entre eux et en série avec le détecteur de différence de phase, chacun des circuits retardateurs recevant le troisième signal de différence de phase et retardant, d'un temps de retard différent, le troisième signal de différence de phase ; une pluralité de commutateurs connectés en série avec la pluralité de circuits retardateurs ; un circuit basculeur possédant une entrée de données connectée aux circuits retardateurs et destinée à recevoir le troisième signal de différence de phase retardé d'une durée prédéterminée, une entrée de signal d'horloge connectée au circuit générateur de signal d'horloge et destinée à recevoir le signal d'horloge de détection, et une sortie de données destinée à fournir un signal d'état, où un commutateur de la pluralité de commutateurs est sélectivement fermé afin de retarder, d'une durée prédéterminée sélectionnée, le troisième signal de différence de phase ; et un compteur d'asservissement connecté à la sortie de données du circuit basculeur afin de recevoir le signal d'état et connecté au circuit générateur de signal d'horloge afin de recevoir le signal d'horloge de détection, le compteur d'asservissement comptant le nombre d'impulsions du signal d'horloge de détection ayant lieu pendant que le signal d'état se trouve à un niveau prédéterminé et produisant, à partir de celui-ci, un signal de détection d'asservissement, le signal de détection d'asservissement indiquant l'état asservi du synthétiseur. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages ; elle s'appuie sur les dessins annexés, parmi lesquels: - la figure 1 est un schéma fonctionnel montrant un synthétiseur de fréquence à PLL classique; - la figure 2 est un schéma de circuit montrant un circuit de détection d'asservissement classique - la figure 3 est un schéma fonctionnel représentant l'invention; - la figure 4 est un schéma fonctionnel montrant un synthétiseur de fréquence à PLL selon un premier mode de réalisation de l'invention; - la figure 5 est un schéma de circuit montrant un circuit de détection d'asservissement selon le premier mode de réalisation de l'invention, - la figure 6 est formée d'une première série de diagrammes temporels illustrant le fonctionnement du circuit de détection d'asservissement de la figure 5 - la figure 7 est formée d'une autre série de diagrammes temporels illustrant également le fonctionnement du circuit de détection d'asservissement; et - la figure 8 est un schéma de circuit montrant une partie d'un circuit de détection d'asservissement selon un autre mode de réalisation de l'invention. On note que, sur les dessins, des numéros identiques sont utilisés pour désigner des éléments identiques. On se reporte tout d'abord à la figure 3, qui présente le principe de l'invention. Un circuit de détection d'asservissement comprend un générateur de signal d'horloge 1 et un détecteur d'asservissement 2. Un signal de référence possédant une fréquence de référence est produit par démultiplication de fréquence d'un signal d'oscillation ayant une fréquence donnée. Un signal comparé ayant une fréquence prépositionnée est produit par démultiplication de fréquence d'un signal de fréquence venant d'un oscillateur commandé par tension. Des premier et deuxième signaux de différence de phase fR et ssP, qui sont obtenus sur la base du résultat de la comparaison entre les phases du signal de référence et du signal comparé, sont appliqués en entrée au générateur de signal d'horloge 1, lequel produit alors un signal d'horloge de détection X2 sur la base des premier et deuxième signaux de différence de phase fR et 4)P, le signal d'horloge de détection X2 étant synchronisé avec l'un des signaux de différence de phase fR et fP. Les premier et deuxième signaux de différence de phase On va maintenant décrire, en liaison avec les figures 4 à 7, un synthétiseur de fréquence à PLL (qu'on appellera ci-après circuit à PLL) selon un mode de réalisation de l'invention. Comme représenté sur la figure 4, un circuit à PLL 40 comprend un compteur démultiplicateur de fréquence de référence 11, un compteur démultiplicateur de fréquence de comparaison 12, un comparateur de phase 13, une pompe à charge 14, un filtre passe-bas (noté ci-après LPF) 15, un oscillateur commandé par tension (noté ci-après VCO) 16, et un circuit de détection d'asservissement 41. Le compteur démultiplicateur de référence 1 1 produit un signal de référence fr par démultiplication de la fréquence d'un signal d'oscillateur à cristal fo qui possède une fréquence naturelle propre à l'oscillation d'un oscillateur à cristal 18, et il délivre le signal de référence fr au comparateur de phase 13. Le compteur démultiplicateur de fréquence de comparaison 12 produit un signal comparé fp par démultiplication de fréquence du signal de sortie tv du VCO 16, et il délivre le signal comparé fp au comparateur de phase 13. Le comparateur de phase 13 compare les phases du signal de référence fr et du signal comparé fp, et il produit un premier signal de différence de phase fR et un deuxième signal de différence de phase ssP, qui dépendent du résultat de la comparaison, et il délivre les deux signaux fR et 4 > P à la pompe à charge 14 et au circuit de détection d'asservissement 41. Il faut noter que le comparateur de phase 13 délivre un signal de différence de phase ayant une largeur d'impulsion augmentée pour celui des signaux de référence fr et comparé fp qui est en avance de phase sur l'autre. Par exemple, si le signal de référence fr est en avance de phase sur le signal comparé fp, le comparateur de phase 13 délivre le premier signal de différence de phase XR avec une largeur d'impulsion supérieure à celle du deuxième signal de différence de phase fP. Par conséquent, chacun des premier et deuxième signaux de différence de phase R et XP et produit un signal de sortie Do qui dépend des deux signaux XR et XP. Le LPF 15 reçoit le signal de sortie Do de la pompe à charge 14 et produit un signal de commande VT en filtrant le signal de sortie Do de façon à éliminer de celui-ci les composantes de haute fréquence. Le VCO 16 reçoit le signal de commande filtré VT et produit le signal de sortie fv avec une fréquence qui dépend de l'amplitude de tension du signal de commande VT. Le signal de sortie fv est renvoyé en réaction au compteur démultiplicateur de fréquence de comparaison 12 et est également mis à disposition pour être utilisé par un circuit externe (non représenté). Si la fréquence du signal de sortie fv diminue en dessous d'une fréquence voulue dans des conditions où elle coïncide avec la fréquence voulue, la fréquence du signal comparé fp sera inférieure à la fréquence du signal de référence fr, ce qui produit une différence de phase entre les signaux fr et fp. Le comparateur de phase 13 délivre ensuite les premier et deuxième signaux de différence de phase fR et fP, qui ont chacun une largeur d'impulsion dépendant de la différence de phase entre les signaux fr et fp. Le signal de sortie Do produit par la pompe à charge 14 dépend de la largeur d'impulsion des signaux de différence de phase respectifs XR et éP, laquelle agit sur l'intensité de la tension du signal de commande VT. Inversement, lorsque la fréquence du signal de sortie fv est supérieure à la fréquence voulue, la fréquence du signal comparé fp devient supérieure à la fréquence du signal de référence fr, ce qui produit entre eux une différence de phase. Le comparateur de phase 13 délivre alors les premier et deuxième signaux de différence de phase fR et 4)P, qui ont chacun une largeur d'impulsion dépendant de la différence de phase entre les deux signaux fr et fp. La pompe à charge 14 délivre un signal de sortie Do qui dépend de la largeur d'impulsion des signaux de différence de phase respectifs fR et 4 > P au LPF 15, lequel délivre ensuite un signal de commande VT qui présente une amplitude de tension inférieure, sur la base du signal de sortie Do. Le VCO 16 délivre ensuite le signal de sortie fv avec une fréquence inférieure, sur la base du signal de commande VT. De cette manière, le circuit à PLL 40 agit de manière répétée pour asservir la fréquence du signal de sortie fv délivré par le VCO 16 sur la fréquence voulue. Le circuit de détection d'asservissement 41 reçoit les premier et deuxième signaux de différence de phase 4 > R et fP de la part du comparateur de phase 13. Le circuit de détection d'asservissement 41 détermine si le signal de sortie fv est asservi, sur la base des seuls premier et deuxième signaux de différences de fR et XP, sans utiliser le signal d'horloge de référence CK venant du compteur démultiplicateur de fréquence de référence 11, comme le faisait le circuit de détection d'asservissement classique 17, et il délivre un signal de détection d'asservissement LD qui possède un niveau dépendant du résultat de la détermination. Plus spécialement, le circuit de détection d'asservissement 41 selon l'invention détecte un état asservi ou un état non asservi indépendamment des fréquences du signal de référence fr et du signal comparé fp, et il délivre un signal de détection d'asservissement LD qui dépend de l'état détecté. Par conséquent, le circuit de détection d'asservissement 41 n'est pas influencé par les niveaux des fréquences du signal de référence fr et du signal comparé fp. Ceci permet au circuit à PLL 40 de fonctionner avec un signal de sortie fv qui possède une fréquence supérieure, par comparaison avec le circuit à PLL classique 10. Le circuit de détection d'asservissement 41 comprend de préférence un détecteur de différence de phase 42, un générateur de signal d'horloge 43, un détecteur d'état 44 et un compteur d'asservissement 45. Le détecteur de différence de phase 42 reçoit les premier et deuxième signaux de différence de phase fR et fP et produit un troisième signal de différence de phase X1 qui dépend de la largeur d'impulsion des signaux de différence de phase XR et fP, puis il délivre le troisième signal de différence de phase X1 au détecteur d'état 44. On note que la forme d'onde du troisième signal de différence de phase X1, lorsque le signal de référence fr est en avance, d'une phase prédéterminée, par rapport au signal comparé fp, est sensiblement identique à ce qu'il est lorsque le signal de référence fr est en retard, de la phase prédéterminée, par rapport au signal comparé fp. Par conséquent, le troisième signal de différence de phase X1 ne contient que des informations représentant la différence de phase entre le signal de référence fr et le signal comparé fp. Le générateur de signal d'horloge 43 reçoit les premier et deuxième signaux de différence de phase 4 > R et fP et il produit un signal d'horloge de détection X2 synchronisé avec l'un ou l'autre des signaux de différence de phase XR et XP. Le signal d'horloge de détection X2 est synchronisé avec le troisième signal de différence de phase X1. Le générateur de signal d'horloge 43 délivre le signal d'horloge de détection X2 au détecteur d'état 44 et au compteur d'asservissement 45. Le détecteur d'état 44 reçoit le troisième signal de différence de phase X1 et le signal d'horloge de détection X2, et il produit un signal d'état X3 sur la base du troisième signal de différence de phase X1. Le détecteur d'état 44 fonctionne en synchronisme avec le signal d'horloge de détection X2, pour la délivrance du signal d'état X3 au compteur d'asservissement 45. Le troisième signal de différence de phase X1 et le signal d'horloge de détection X2 sont chacun produits sur la base des premier et deuxième signaux de différence de phase fR et fP, lesquels correspondent eux-mêmes à la différence de phase existant entre le signal de référence fr et le signal comparé fp. Par conséquent, le signal d'état X3 correspond à la différence de phase entre le signal de référence fr et le signal comparé fp ou à l'état (état asservi ou non asservi) du circuit à PLL 40. Il faut comprendre qu'un état asservi désigne une situation dans laquelle l'amplitude de la différence de phase entre le signal de référence fr et le signal comparé fp se trouve à l'intérieur d'un intervalle prédéterminé, tandis qu'un état non asservi fait référence à une situation dans laquelle l'amplitude de la différence de phase est à l'extérieur de l'intervalle prédéterminé. Le compteur d'asservissement 45 reçoit le signal d'horloge de détection X2 et le signal d'état X3, et il compte le nombre d'impulsions du signal d'horloge de détection X2 pendant que le signal d'état X3 est dans un état asservi (le signal de niveau L, c'est-à-dire de niveau bas). Le compteur d'asservissement 45 délivre un signal de détection d'état asservi LD qui possède un niveau H, c'est-à-dire un niveau haut, sur la base du comptage qui y est effectué, c'est-à-dire lorsqu'un nombre donné de signaux d'état X3, correspondant chacun à un état asservi, sont consécutivement appliqués en ent coïncidence de phase accidentelle entre le signal de référence fr et le signal comparé fp. On se reporte maintenant à la figure 5, qui montre un montage particulier du circuit de détection d'asservissement 41. Comme on peut le voir sur la figure 5, le détecteur de différence de phase 42 comprend un circuit NON-ET 51, qui reçoit les premier et deuxième signaux de différence de phase XR et XP de la part du comparateur de phase 13. Le générateur de signal d'horloge 43 comprend un circuit NI 52, qui reçoit également les premier et deuxième signaux de différence de phase éR et fP de la part du comparateur de phase 13. La largeur d'impulsion de chacun des premier et deuxième signaux de différence de phase P prend un niveau L représente la différence de phase entre le signal de référence fr et le signal comparé fp. Le circuit NON-ET 51 produit un troisième signal de différence de phase X1 qui possède un niveau H lorsqu'au moins l'un des premier et deuxième signaux de différence de phase fR et 4 > P présente un niveau L (figure 6). Lorsque les premier et deuxième signaux de différence de phase XR et fP prennent tous deux le niveaux L, le circuit NI 52 produit un signal d'horloge de détection X2 qui possède un niveau H. Par conséquent, lorsque le signal de référence fr et le signal comparé fp sont décalés en phase l'un par rapport à l'autre, le troisième signal de différence de phase X1 est délivré plus tôt que le signal d'horloge de détection X2. Comme représenté sur la figure 6, la différence At (en valeur absolue) entre l'intervalle de temps pendant lequel le troisième signal de différence de phase X1 prend un niveau H et l'intervalle de temps pendant lequel le signal d'horloge de détection X2 prend un niveau H représente la différence de phase entre le signal de référence fr et le signal comparé fp. En d'autres termes, le générateur de signal d'horloge 43 délivre un signal d'horloge de détection X2 qui est retardé d'une différence de temps At, représentant la différence de phase entre le signal de référence fr et le signal comparé fp, par rapport au troisième signal de différence de phase X1. Le détecteur d'état 44 comprend un circuit retardateur 53 et un circuit basculeur de données (ci-après simplement appelé circuit FF) 54. Le circuit retardateur 53 est de préférence formé d'un nombre pair (deux sur la figure 5) de circuits inverseurs 55 connectés en série. Le circuit retardateur 53 reçoit le troisième signal de différence de phase X1, retarde celui-ci d'un intervalle de temps AT (voir la figure 6) qui dépend du nombre de circuits inverseurs 55, et délivre le signal retardé DXl au circuit FF 54. En d'autres termes, le circuit retardateur 53 délivre le signal retardé DX1, lequel a été retardé d'un retard de temps AT par rapport au troisième signal de différence de phase X1. Le circuit FF 54 possède une borne de données qui reçoit le signal retardé DX 1 et une borne d'horloge qui reçoit le signal d'horloge de détection X2, et il fournit le signal d'état X3 sur sa borne de sortie Q en synchronisme avec le flanc montant du signal d'horloge de détection X2. Comme représenté sur la figure 6, le flanc montant du signal d'horloge de détection X2 est retardé de la différence de temps At par rapport au flanc montant du troisième signal de différence de phase X1. D'autre part, le flanc montant du signal retardé DX1 est retardé du temps de retard AT par rapport au flanc montant du troisième signal de différence de phase X1. Lorsque le temps de retard AT est inférieur à la différence de temps At, le circuit FF 54 reçoit le signal retardé DX1 de niveau H plus tôt que le flanc montant du signal d'horloge de détection X2, ce qui amène le circuit FF 54 à délivrer le signal d'état X3 de niveau H. D'autre part, lorsque le temps de retard AT est supérieur à la différence de temps At, le circuit FF 54 reçoit le flanc montant du signal d'horloge de détection X2 plus tôt que le signal retardé DX1 possédant un niveau H, de sorte que le circuit FF 54 délivre un signal d'état X3 possédant un niveau L. Le signal d'état X3 de niveau H représente un décalage de phase réduit entre le signal de référence fr et le signal comparé fp, et le circuit à PLL 40 se trouve alors en situation d'asservissement. Par conséquent, lorsque le temps de retard AT augmente, le détecteur d'état 44 délivre un signal de détection X3 ayant un niveau L, ce qui représente un état asservi, s'il y a une différence de phase accrue entre le signal de référence fr et le signal comparé fp. Ainsi, le temps de retard AT détermine une gamme de différences de phase entre le signal de référence fr et le signal comparé fp dans laquelle le signal d'état X3 est délivré, sous une forme représentant un état asservi, ou déterminant la précision de la détection. Le compteur d'asservissement 45 est de préférence un compteur synchrone qui possède un nombre donné d'étages de comptage (il y en a trois dans le présent mode de réalisation). Dans le mode de réalisation présentement préféré, le compteur d'asservissement 45 comprend trois circuits FF 61, 62 et 63, trois circuits inverseurs 64, 65 et 66, et un circuit NON-ET 67. Chacun des circuits FF 61 à 63 possède une borne d'horloge qui reçoit un signal d'horloge inversé X2a, lequel est formé à partir du signal d'horloge de référence X2 par le circuit inverseur 64. Le circuit FF de premier étage 61 possède une borne de données D qui reçoit un signal inversé X3a, lequel est formé à partir du signal d'état X3 par le circuit inverseur 65. La borne de sortie Q du circuit FF de premier étage 61 est connectée à la borne de données D du circuit FF de deuxième étage 62, dont la borne de sortie Q est connectée à la borne de données D du circuit FF 63 de l'étage finale. Chacun des circuits 61 à 63 délivre respectivement un signal S11, S12 ou S13, qui dépend des signaux d'entrée X2a, X3a se trouvant sur sa borne de sortie Q en synchronisme avec le flanc montant du signal d'horloge inversé X2a ou du flanc montant du signal d'horloge de détection X2. Le circuit NON-ET 67 reçoit les signaux de sortie S11 à S13 des circuits FF 61 à 63, et produit un signal de niveau L en réponse aux signaux de sortie S11 à S13 qui possèdent un niveau H. Le circuit inverseur 66 inverse le signal venant de la porte NON-ET 67 afin de produire le signal de détection d'asservissement LD. On va maintenant décrire le fonctionnement du circuit de détection d'asservissement 41 constitué de la manière ci-dessus indiquée, en se reportant aux séries de diagrammes temporels représentées sur les figures 6 et 7. Cas où la fréquence du signal de sortie fv est supérieure à la fréquence voulue La fréquence du signal comparé fp est supérieure à la fréquence du signal de référence fr (fr fp). Comme représenté sur la figure 6, le comparateur de phase 13 reçoit le flanc montant du signal comparé fp plus tôt que le flanc montant du signal de référence fr. Le comparateur de phase 13 produit les premier et deuxième signaux de différence de phase fR et XP, chacun d'eux possédant le niveau L et étant en synchronisme avec le flanc montant de chacun des signaux de référence fr et comparé fp. Plus spécialement, le comparateur de phase 13 produit le deuxième signal de différence de phase 4)P, qui possède un niveau L, plus tôt que le premier signal de différence de phase fR. A un temps donné après la production des signaux de différence de phase XR et Le détecteur de différence de phase 42 produit un troisième signal de différence de phase X1, qui correspond à la différence de phase entre le signal de référence fr et le signal comparé fp sur la base des premier et deuxième signaux de différence de phase XR et JP. Dans le présent exemple, le détecteur de différence de phase 42 produit le troisième signal de différence de phase X1 avec un niveau H en réponse au deuxième signal de différence de phase fP de niveau L, et il produit le troisième signal de différence de phase X1 avec le niveau L en réponse aux premier et deuxième signaux de différence de phase fR et XP ayant tous deux le niveau H. Le générateur de signal d'horloge 43 produit le signal d'horloge de détection X2 en synchronisme avec les signaux de différence de phase fR et JP sur la base des premier et deuxième signaux de différence de phase fR et fP. Plus spécialement, aussi longtemps que les signaux de différence de phase XR et fP ayant tous deux un niveau L seront appliqués en entrée, et autant le générateur de signal d'horloge 43 fournira un signal d'horloge de détection X2 ayant le niveau H. Dans ce cas, le générateur de signal d'horloge 43 produit un signal d'horloge de détection X2 de niveau H, qui est synchronisé avec le signal 4 > R, en réponse au premier signal de différence de phase 4 > R de niveau L. Le circuit retardateur 53 se trouvant dans le détecteur d'état 44 produit le signal retardé DX1 qui correspond au troisième signal de différence de phase X1 retardé du temps de retard donné AT, et il le délivre au circuit FF 54, qui fournit alors le signal d'état X3 de niveau L qui correspond au signal retardé DX1 en synchronisme avec le flanc montant du signal d'horloge de détection X2. Lorsque la différence de temps At et le temps de retard AT sont reliés de façon que AT Par conséquent, le circuit FF 54 produit le signal d'état X3 de niveau H en réponse au signal retardé DXI de niveau H. Le compteur d'asservissement 45 produit le signal de détection d'asservissement LD de niveau L en réponse au signal d'état X3 de niveau H. Le signal de détection d'asservissement LD de niveau L représente la détection d'un état non asservi du circuit à PLL 40. Lorsque la fréquence du signal de sortie fv se réduit et approche la fréquence voulue (fr AT H. Puisque les circuits FF 61 à 63 des étages respectifs fournissent des signaux S11 à S13 ayant chacun le niveau L en réponse au signal d'état X3 de niveau H, le compteur d'asservissement 45 produit le signal de détection d'asservissement LD avec un niveau L. Le signal de détection d'asservissement LD possédant un niveau L représente la détection d'un état non asservi du circuit à PLL 40 de la figure 4. Lorsque la fréquence du signal de sortie fv se réduit encore et arrive en coïncidence avec la fréquence voulue (fr = fp), la différence de temps At s'annule et, par conséquent, la différence de temps At et le temps de retard AT sont reliés de façon que: AT > At (3) Puisque les premier et deuxième signaux de différence de phase fR et fP ont leurs flancs montants en coïncidence, le flanc montant du troisième signal de différence de phase X1 et le flanc montant du signal d'horloge de détection X2 coïncident également. Puisque le flanc montant du signal retardé DX1 est retardé du temps de retard AT par rapport au troisième signal de différence de phase X1, le circuit FF 54 reçoit le signal retardé DXI de niveau L en réponse au flanc montant du signal d'horloge de détection X2. Ainsi, le circuit FF 54 fournit le signal d'état X3 de niveau L d'une manière correspondant au signal retardé DX1 de niveau L. Le circuit FF de premier étage 61 qui est présent dans le compteur d'asservissement 45 délivre le signal S11 avec un niveau H en réponse au signal d'état X3 de niveau L. Les circuits FF suivants 62 et 63 délivrent les signaux S12 et S13 ayant chacun un niveau L. De cette manière, le compteur d'asservissement 45 produit le signal de détection d'asservissement LD avec un niveau L. Pendant le passage d'un état non asservi à un état asservi Lorsque la différence de temps At est inférieure au temps de retard AT, le circuit FF 54 délivre le signal d'état X3 de niveau L en réponse au signal retardé DXl de niveau L en synchronisme avec le flanc montant du signal d'horloge de détection X2. Le circuit FF 61 du compteur d'asservissement 45 reçoit le signal inversé X3a de niveau H, qui a été formé par inversion du signal d'état X3 par le circuit inverseur 65, sur sa borne de données D, et délivre le signal S11 de niveau H en synchronisme avec le flanc montant du signal d'horloge inversé X2a ou le flanc descendant du signal d'horloge de détection X2. Le circuit FF 62 reçoit le signal Sîl de la part du circuit FF 61 sur sa borne de données D, et il délivre le signal S12 de niveau H qui correspond au signal de sortie Spi 1 ayant le niveau H en synchronisme avec le flanc descendant du signal d'horloge de détection X2. De la même façon, le circuit FF 63 reçoit le signal S12 de la part du circuit FF 62 sur sa borne de données D, et il délivre le signal S13 de niveau H en synchronisme avec le flanc descendant du signal d'horloge de détection X2. De cette manière, les circuits FF 61 à 63 transmettent le signal inversé X3a de niveau H à chaque fois que le flanc descendant du signal d'horloge de détection X2 leur est appliqué. Par conséquent, lorsque les circuits FF 61 à 63 délivrent les signaux S11 à S13 ayant le niveau H, le circuit NON-ET 67 produit un signal de niveau L, qui est inversé par le circuit inverseur 66 afin que soit délivré un signal de détection d'asservissement LD ayant le niveau H. Lorsque le circuit de détection d'asservissement 41 reçoit un certain nombre de flancs descendants du signal d'horloge de détection X2, qui correspond au nombre d'étages du compteur synchrone 45, pendant l'intervalle de temps durant lequel le signal de référence fr et le signal comparé fp coïncident en fréquence et le détecteur d'état 44 produit le signal d'état X3 ayant le niveau L, le circuit de détection d'asservissement 41 produit un signal de détection d'asservissement LD ayant le niveau H, ce qui représente la détection d'un état asservi pour le circuit à PLL 40. Pendant le passade d'un état asservi à un état non asservi Si un décalage de fréquence entre le signal de référence fr et le signal comparé fp se produit et que le circuit à PLL 40 est asservi, par exemple lorsque la fréquence du signal comparé fp devient supérieure à la fréquence du signal de référence (fr fp) comme considéré sur la figure 7, le circuit FF 54 reçoit le signal retardé DXl de niveau H en réponse au flanc montant du signal d'horloge de détection X2. Par conséquent, le circuit FF 54 délivre le signal d'état X3 de niveau H qui correspond au signal retardé DX1 en synchronisme avec le flanc montant du signal d'horloge de détection X2. Le circuit FF 61 reçoit le signal inversé X3a de niveau L qui est formé à partir du signal d'état X3 par le circuit inverseur 65 et délivre le signal S11 de niveau L qui correspond au signal inversé X3a en synchronisme avec le flanc descendant du signal d'horloge de détection X2. Le circuit NON-ET 67 produit un signal possédant un niveau H en réponse au signal de sortie S11 de niveau L et, par conséquent, le circuit inverseur 66 fournit un signal de détection d'asservissement LD de niveau L. Par conséquent, le circuit de détection d'asservissement 41 délivre immédiatement le signal de détection d'asservissement LD de niveau L à chaque fois qu'il se produit un décalage de phase entre le signal de référence fr et le signal comparé fp, qui dépasse une quantité donnée. Le signal de détection d'asservissement LD de niveau L représente la détection d'un état non asservi du circuit à PLL 40, lequel est donc immédiatement détecté. Cas où la fréquence du signal de sortie fv est inférieure à la fréquence voulue A ce moment, la fréquence du signal comparé fp est en dessous de la fréquence du signal de référence fr (fr fp). Le comparateur de phase 63 reçoit le flanc montant du signal de référence fr avant le flanc montant du signal comparé fp, et produit respectivement les premier et deuxième signaux de différence de phase 4)R et XP ayant tous deux le niveau L en synchronisme avec les flancs montants du signal de référence fr et du signal comparé fp. En d'autres termes, le comparateur de phase 13 produit le premier signal de différence de phase fR de niveau L plus tôt qu'il ne produit le deuxième signal de différence de phase XP. A un intervalle de temps donné après la délivrance des signaux de différence de phase fR et XP ayant tous deux le niveau L, le comparateur de phase 13 produit simultanément les signaux de différences de phase XR et 4 > P ayant tous deux le niveau H. Par conséquent, dans ce cas, la largeur d'impulsion du premier signal de différence de phase fR est plus grande que la largeur d'impulsion du deuxième signal de différence de phase éP, d'une quantité qui correspond à la différence de phase (différence de fréquence) entre le signal de référence fr et le signal comparé fp. Sur la base des premier et deuxième signaux de différence de phase R et fP, le détecteur de différence de phase 42 produit le troisième signal de différence de phase X1, lequel correspond à la différence de phase entre le signal de référence fr et le signal comparé fp. Le troisième signal de différence de phase X1 ne contient pas d'informations indiquant quel est celui, parmi le signal de référence fr et le signal comparé fp, qui est en avance de phase, mais il indique seulement la valeur absolue de la différence de phase entre le signal de référence fr et le signal comparé fp. Dans ce cas, le fonctionnement est analogue à celui, cidessus mentionné, qui se produit lorsque la fréquence du signal comparé fp est supérieure à la fréquence du signal de référence fr, et, par conséquent, on se permettra de ne pas poursuivre la description, car elle est clairement comprise par l'homme de l'art. Comme décrit, dans le présent mode de réalisation, le circuit de détection d'asservissement 41 détecte un état asservi ou un état non asservi indépendamment des fréquences du signal de référence fr et du signal comparé fp. Par conséquent, si les fréquences du signal de référence fr et du signal comparé fp augmentent, le circuit de détection d'asservissement 41 est en mesure de détecter un état asservi de manière stable sur la base du signal d'horloge de détection X2, qui est synchronisé avec le troisième signal de différence de phase X1. Ainsi, le circuit à PLL 40 peut traiter un signal de sortie ft ayant une fréquence élevée, dans de meilleures conditions que les circuits de la technique antérieure. L'homme de l'art comprendra que l'invention peut être mise en oeuvre suivant de nombreuses autres formes spécifiques sans pour autant s'écarter de l'esprit ou du domaine de l'invention. Plus particulièrement, il faut comprendre que l'invention peut être mise en oeuvre sous les formes suivantes. Plus spécialement, dans le mode de réalisation décrit ci-dessus, il est possible de modifier le nombre d'étages contenus dans le circuit retardateur 53 ou la capacité d'excitation du circuit inverseur 55 afin de modifier le temps de retard AT. Selon une autre possibilité, comme représenté sur la figure 8, il est possible de prévoir plusieurs circuits retardateurs 53al à 53an ayant des temps de retard différents. Ces circuits retardateurs 53al à 53an sont connectés en parallèle entre eux et des commutateurs SW1 à SWn sont connectés en série avec les circuits retardateurs 53al à 53an respectifs. Dans ce montage, on peut sélectivement fermer l'un des commutateurs SW1 à SWn à l'extérieur de la puce, de façon qu'on sélectionne un temps de retard voulu quelconque. De ce fait, il est produit un signal de détection d'asservissement LD, qui est basé sur la relation de la différence de temps At entre les phases du signal de référence fr et du signal comparé fp avec le temps de retard sélectionné. De cette manière, on peut modifier la précision de la détection du signal de détection d'asservissement LD. De plus, dans le mode de réalisation décrit, le compteur d'asservissement 45 peut comporter un nombre d'étages qui est égal à deux, quatre, ou plus. Un compteur d'asservissement à deux étages 45 présente un montage de circuit simple. Un compteur d'asservissement 45 ayant quatre étages ou plus délivre le signal de détection d'asservissement LD après que l'état asservi a été confirmé dans plus de trois étages. En outre, dans le mode de réalisation décrit, il est possible de modifier de manière appropriée, dans le montage de circuit, le détecteur de différence de phase 42, le générateur de signal d'horloge 43 et le détecteur d'état 44. Selon une variante, on peut omettre le compteur d'asservissement 45, tandis que le signal d'état X3 venant du détecteur d'état 44 est fourni au titre du signal de détection d'asservissement LD. Cette omission du compteur d'asservissement 45 simplifie le montage de circuit. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des circuits dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses autres variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Circuit de détection d'asservissement servant à déterminer si la phase d'un signal comparé (fp) est asservie à celle d'un signal de référence (fr) sur la base de premier et deuxième signaux de différence de phase (+R, fP) qui représentent la différence de phase entre le signal de référence (fr), possédant une fréquence de référence, et le signal comparé (fp), possédant une fréquence prépositionnée, le circuit de détection d'asservissement étant caractérisé en ce qu'il comprend une unité génératrice de signal d'horloge (1) servant à recevoir les premier et deuxième signaux de différence de phase et à produire un signal d'horloge de détection (X2) en synchronisme avec l'un des premier et deuxième signaux de différence de phase, sur la base des premier et deuxième signaux de différence de phase; et une unité de détection d'asservissement (2) servant à recevoir les premier et deuxième signaux de différence de phase (R et fP) et le signal d'horloge de détection (X2), et à déterminer si la phase du signal comparé est asservie à l'impulsion du signal de référence sur la base de la relation existant entre le signal d'horloge de détection et la différence de phase entre les premier et deuxième signaux de différence de phase, l'unité de détection d'asservissement produisant un signal de détection d'asservissement (LD). 2. Circuit de détection d'asservissement selon la revendication 1, caractérisé en ce que l'unité de détection d'asservissement (2) comprend un circuit de détection de différence de phase (42) servant à recevoir les premier et deuxième signaux de différence de phase (R, fP) et à produire un troisième signal de différence de phase (X1) correspondant à la différence de phase entre le signal de référence (fr) et le signal comparé (fi), sur la base des premier et deuxième signaux de différence de phase; et un circuit de détection d'état (44) servant à recevoir le troisième signal de différence de phase (X1) et le signal d'horloge de détection (X2) et produisant un signal d'état (X3), en synchronisme avec le signal d'horloge de détection, lorsque la phase du signal comparé est temporairement asservie à la phase du signal de référence. 3. Circuit de détection d'asservissement selon la revendication 2, caractérisé en ce que le circuit de détection d'état (44) comporte un circuit retardateur (53) servant à produire un signal retardé (DX1) en retardant, d'un intervalle de temps prédéterminé (bu), le troisième signal de différence de phase (X1), et en ce que le circuit de détection d'état (44) produit le signal d'état (X3) sur la base du signal retardé (DX1). 4. Circuit de détection d'asservissement selon la revendication 3, caractérisé en ce que le circuit de détection d'état (44) délivre le signal d'état (X3) représentant l'état asservi temporaire lorsque l'intervalle de temps correspondant à la différence de phase entre le signal de référence et le signal comparé est compris à l'intérieur d'un intervalle de temps prédétermine. 5. Circuit de détection d'asservissement selon la revendication 4, caractérisé en ce que l'intervalle de temps prédéterminé est déterminé par le temps de retard (AT) du circuit retardateur (53). 6. Circuit de détection d'asservissement selon la revendication 2, caractérisé en ce que le circuit de détection d'état (44) comprend une pluralité de circuits retardateur (55) servant à produire des signaux retardés en retardant, d'un intervalle de temps prédéterminé, le troisième signal de différence de phase, chaque signal retardé étant retardé, par rapport à un autre, d'une période de temps différente, et en ce que le circuit de détection d'état produit le signal d'état, en synchronisme avec le signal d'horloge de détection, lorsque la phase du signal comparé est asservie à celle du signal de référence sur la base de l'un des signaux retardés. 7. Circuit de détection d'asservissement selon la revendication 6, caractérisé en ce que le circuit de détection d'état (44) produit le signal d'état (X3) représentant un état asservi temporaire lorsqu'un intervalle de temps correspondant à la différence de phase entre le signal de référence et le signal comparé est compris à l'intérieur d'un intervalle de temps prédéterminé. 8. Circuit de détection d'asservissement selon la revendication 7, caractérisé en ce que l'intervalle de temps prédéterminé est déterminé par le temps de retard de l'un des circuits retardateurs. 9. Circuit de détection d'asservissement selon la revendication 2, caractérisé en ce qu'il comprend en outre un compteur d'asservissement (45) servant à recevoir le signal d'horloge de détection (X2) et le signal d'état (X3), à compter le signal de détection lorsque le signal d'état représente l'état asservi temporaire, et à produire le signal de détection d'asservissement (LD) lorsqu'une valeur de comptage atteint une valeur prédéterminée. 10. Synthétiseur à PLL, caractérisé en ce qu'il comprend un oscillateur commandé par tension (16) servant à produire un signal de fréquence (fit) correspondant à une valeur d'un signal de tension de commande (VT), un démultiplicateur de fréquence de comparaison (12) servant à produire un signal comparé (fp) en démultipliant, en fréquence, le signal de fréquence (fv) venant de l'oscillateur commandé par tension; un démultiplicateur de fréquence de référence (11) servant à produire un signal de référence (fr) en démultipliant, en fréquence, un signal d'oscillation (18); un comparateur de phase (13) servant à recevoir le signal de référence (fr) et le signal comparé (fp) afin de comparer leurs phases, et à produire des premier et deuxième signaux de différence de phase (fR et P), représentant la relation qui existe entre le signal de référence et le signal comparé, sur la base du résultat de la comparaison de phase; une pompe à charge (14) servant à convertir les premier et deuxième signaux de différence de phase venant du comparateur de phase en un signal de tension Do; un filtre passe-bas (15) servant à recevoir le signal de tension provenant de la pompe à charge et à produire le signal de tension de commande (VT) qui est fourni à l'oscillateur commandé par tension (16); et un circuit de détection d'asservissement (41) servant à déterminer si la phase du signal comparé est asservie à la phase du signal de référence sur la base des premier et deuxième signaux de différence de phase et à produire un signal de détection d'asservissement (LD), le circuit de détection comprenant une unité génératrice de signal d'horloge (1) servant à recevoir les premier et deuxième signaux de différence de phase et à produire un signal d'horloge de détection (X2) en synchronisme avec l'un des premier et deuxième signaux de différence de phase, sur la base des premier et deuxième signaux de différence de phase ; et une unité de détection d'asservissement (2) servant à recevoir les premier et deuxième signaux de différence de phase (+R et XP) et le signal d'horloge de détection (X2), et à déterminer si la phase du signal comparé est asservie à l'impulsion du signal de référence sur la base de la relation existant entre le signal d'horloge de détection et la différence de phase entre les premier et deuxième signaux de différence de phase, l'unité de détection d'asservissement produisant un signal de détection d'asservissement (LD). 11. Synthétiseur de fréquence à PLL selon la revendication 10, caractérisé en ce que l'unité de détection d'asservissement (2) comprend un circuit de détection de différence de phase (42) servant à recevoir les premier et deuxième signaux de différence de phase (+ P) et à produire un troisième signal de différence de phase (X1) correspondant à la différence de phase entre le signal de référence (fr) et le signal comparé (fi), sur la base des premier et deuxième signaux de différence de phase; et un circuit de détection d'état (44) servant à recevoir le troisième signal de différence de phase (X1) et le signal d'horloge de détection (X2) et produisant un signal d'état (X3), en synchronisme avec le signal d'horloge de détection, lorsque la phase du signal comparé est asservie à la phase du signal de référence. 12. Synthétiseur de fréquence à PLL selon la revendication 11, caractérisé en ce que le circuit de détection d'état (44) comporte un circuit retardateur (53) servant à produire un signal retardé (DX1) en retardant, d'un intervalle de temps prédéterminé (du), le troisième signal de différence de phase (X1), et en ce que le circuit de détection d'état (44) produit le signal d'état (X3) sur la base du signal retardé (DXl). 13. Synthétiseur de fréquence à PLL selon la revendication 12, caractérisé en ce que le circuit de détection d'état (44) délivre le signal d'état (X3) représentant l'état asservi temporaire lorsque l'intervalle de temps correspondant à la différence de phase entre le signal de référence et le signal comparé est compris à l'intérieur d'un intervalle de temps prédéterminé. 14. Synthétiseur de fréquence à PLL selon la revendication 13, caractérisé en ce que l'intervalle de temps prédéterminé est déterminé par le temps de retard (AT) du circuit retardateur (53). 15. Synthétiseur de fréquence à PLL selon la revendication 11, caractérisé en ce que le circuit de détection d'état (44) comprend une pluralité de circuits retardateur (55) servant à produire des signaux retardés en retardant, d'un intervalle de temps prédéterminé, le troisième signal de différence de phase, chaque signal retardé étant retardé d'une période de temps différente, et en ce que le circuit de détection d'état produit le signal d'état, en synchronisme avec le signal d'horloge de détection, lorsque la phase du signal comparé est asservie à celle du signal de référence sur la base de l'un des signaux retardés. 16. Synthétiseur de fréquence à PLL selon la revendication 15, caractérisé en ce que le circuit de détection d'état (44) produit le signal d'état (X3) représentant un état asservi temporaire lorsqu'un intervalle de temps correspondant à la différence de phase entre le signal de référence et le signal comparé est compris à l'intérieur d'un intervalle de temps prédéterminé. 17. Synthétiseur de fréquence à PLL selon la revendication 16, caractérisé en ce que l'intervalle de temps prédéterminé est déterminé par le temps de retard de l'un des circuits retardateurs. 18. Synthétiseur de fréquence à PLL selon la revendication 11, caractérisé en ce qu'il comprend en outre un compteur d'asservissement (45) servant à recevoir le signal d'horloge de détection (X2) et le signal d'état (X3), à compter le signal de détection lorsque le signal d'état représente l'état asservi temporaire, et à produire le signal de détection d'asservissement (LD) lorsqu'une valeur de comptage atteint une valeur prédéterminée. 19. Circuit de détection d'asservissement destiné à être utilisé avec un synthétiseur de fréquence à PLL afin de détecter un état asservi du synthétiseur, le synthétiseur comportant un comparateur de phase (13) qui reçoit un signal de référence (fr) et un signal comparé (fp) et produit des premier et deuxième signaux de différence de phase (R et éP), le circuit de détection d'asservissement étant caractérisé en ce qu'il comprend un détecteur de différence de phase (41) qui reçoit les premier et deuxième signaux de différence de phase (fR et 4 > P) et produit un troisième signal de différence de phase (X1) qui dépend de la largeur d'impulsion de chacun des premier et deuxième signaux de différence de phase; un circuit générateur de signal d'horloge (I) qui reçoit les premier et deuxième signaux de différence de phase et produit un signal d'horloge de détection synchronisé avec le troisième signal de différence de phase; une pluralité de circuits retardateurs (53al à 53an) connectés en parallèle entre eux et en série avec le détecteur de différence de phase (41), chacun des circuits retardateurs recevant le troisième signal de différence de phase (X1) et retardant celui-ci d'un temps de retard différent; une pluralité de commutateurs (SW1 à SWn) connectés en série avec la pluralité de circuits retardateurs; un circuit basculeur (54) qui possède une entrée de données connectée aux circuits retardateurs afin de recevoir le troisième signal de différence de phase retardé d'une période de temps prédéterminée, une entrée de signal d'horloge connectée au circuit générateur d'horloge (43) afin de recevoir le signal d'horloge de détection (X2), et une sortie de données servant à fournir un signal d'état (X3), où un commutateur de la pluralité de commutateurs est sélectivement rendu conducteur pour retarder, d'une période de temps prédéterminée choisie, le troisième signal de différence de phase; et un compteur d'asservissement (45) connecté à la sortie de données du circuit basculeur afin de recevoir le signal d'état (X3) et connecté au circuit générateur de signal d'horloge afin de recevoir le signal d'horloge de détection (X2), le compteur d'asservissement comptant un nombre d'impulsions du signal d'horloge de détection pendant que le signal d'état se trouve à un niveau prédéterminé et produisant, à partir de cela, un signal de détection d'asservissement (LD), le signal de détection d'asservissement indiquant l'état asservi du synthétiseur.