Brevet FR2775382A1 — publié le 19990827

Procédé de contrôle du rafraîchissement d'un plan mémoire d'un dispositif de mémoire vive dynamique, et dispositif de mémoire vive correspondant L'invention concerne les mémoires vives dynamiques (DRAM: Dynamic Random Accès s Memory), et plus particulièrement leur cycle de rafraîchissement. Par opposition aux mémoires vives statiques (SRAM) dans lesquelles l'information mémorisée le reste indéfiniment du moins tant que ces mémoires restent alimentées, les mémoires dynamiques présentent la particularité de nécessiter un rafraîchissement périodique de l'information stockée en raison notamment des courants de fuite parasites qui déchargent la capacité de stockage de chaque cellulemémoire (point-mémoire) du plan mémoire. Parmi les cellules-mémoire connues de mémoires vives dynamiques, on peut notamment citer celle comportant deux ou trois transistors et celles comportant un seul transistor dont la lecture de l'information détruit en outre cette dernière. On peut également citer des cellules-mémoire à quatre transistors telles que celles décrites dans la demande de brevet français n" 97 12818 au nom de la demanderesse. Une des principales limitations d'une mémoire dynamique est sa consommation en mode inactif, c'est-à-dire lorsqu'aucun accès ni de lecture ni d'écriture n'est demandé à cette mémoire. Alors que dans une mémoire statique, en mode inactif, la consommation est limitée aux courants de fuites des circuits CMOS, il faut, pour une mémoire dynamique, procéder au rafraîchissement de la mémoire, même si aucune opération de lecture ni d'écriture n'est demandée. Et c'est cette opération de rafraîchissement qui va générer une consommation non-négligeable et incompatible avec une application à faible consommation. Une mémoire dynamique doit être rafraîchie périodiquement. La période de rafraîchissement est égale à la durée de rétention de l'information du point-mémoire élémentaire. Dans une mémoire vive dynamique, cette rétention est un paramètre qui est spécifié, pour correspondre au pire cas. En d'autres termes, après de nombreuses caractérisations (essais, simulations...) on détermine le temps de rétention minimum puis on spécifie le rafraîchissement de la mémoire vive avec ce temps minimum. Or, le temps de rétention dépend de plusieurs facteurs tels que le "process", la tension d'alimentation et surtout la température. Ainsi, la gamme de variation du temps de rétention peut varier d'un facteur 10 000. Ainsi, avec les solutions classiques de conception dites "pirecas" on aboutit à des mémoires vives dynamiques qui ont une consommation non-négligeable, en particulier en mode inactif, lorsque les conditions réelles de fonctionnement conduisent en fait à une durée de rétention beaucoup plus importante que celle spécifiée. L'invention vise à apporter une solution à ce problème. Un but de l'invention est de proposer une mémoire dynamique à faible consommation en mode inactif. A cet égard, l'invention propose de mesurer directement in situ sur la mémoire dynamique, la durée de rétention et de ne pas utiliser de spécifications pire cas. L'invention propose donc un procédé de contrôle du rafraîchissement d'un plan mémoire d'un dispositif de mémoire vive dynamique. Selon une caractéristique générale de l'invention, après avoir sélectionné au moins une première cellule-mémoire de référence, structurellement analogue aux cellules-mémoire du plan mémoire, pour y stocker une première information binaire prédéterminée, on compare la tension aux bornes de la capacité de stockage de cette première cellule-mémoire de référence, à une première tension de référence prédéterminée. Lorsque la tension aux bornes de la capacité de stockage chute en raison des fuites de courant parasites et atteint ladite tension de référence, on délivre un signal de contrôle en réponse auquel on rafraîchit le plan-mémoire. Puis, on sélectionne à nouveau la première cellule-mémoire de référence pour en rafraîchir le contenu. La tension de référence est choisie d'une façon générale supérieure ou égale à la tension minimale nécessaire à un rafraîchissement correct de chaque cellule du plan mémoire. Cette tension de référence dépend de la structure de la cellule-mémoire adoptée. L'homme du métier saura aisément la déterminer. A titre indicatif, lorsqu'on utilise une cellule-mémoire à quatre transistors du type de celle décrite dans la demande de brevet antérieure précitée au nom de la demanderesse, la tension de référence est choisie supérieure ou égale à la tension de seuil d'un transistor du point-mémoire. Par contre, lorsqu'on utilise une cellule-mémoire plus classique du type comprenant moins de quatre transistors, par exemple un ou trois transistors, la tension de référence est choisie supérieure au produit de la tension de décalage ("offset") de l'amplificateur de lecture/réécriture généralement disposé au bas de chaque colonne du plan-mémoire, par le rapport entre la capacité de métallisation de colonne de chaque colonne du plan mémoire et la capacité de stockage de la cellule-mémoire. En effet, dans l'un ou l'autre des deux exemples non limitatifs qui viennent d'être cités, si la tension de référence est choisie inférieure à cette tension minimum permettant un rafraîchissement correct de chaque point-mémoire du plan mémoire, on risque d'avoir, pour certains au moins de ces points-mémoire, une perte de l'information préalablement stockée. Alors qu'une seule cellule-mémoire de référence n'est en théorie nécessaire, il est particulièrement avantageux cependant d'utiliser deux cellules-mémoire de référence. Plus précisément, selon un mode de mise en oeuvre de l'invention, simultanément à la sélection de la première cellule-mémoire de référence, on sélectionne une deuxième cellule-mémoire de référence, structurellement analogue à la première cellule-mémoire de référence, pour y stocker une deuxième information binaire prédéterminée différente de la première. En d'autres termes, si l'on a stocké un "1" dans la première cellule mémoire de référence, on stockera un "0" dans la deuxième cellulemémoire de référence et inversement. Puis, après cette sélection, on compare également la tension aux bornes de la capacité de stockage de cette deuxième cellule-mémoire de référence à ladite tension de référence. Et, lorsque l'une ou l'autre des deux tensions atteint ladite tension de référence, on délivre ledit signal de contrôle puis on sélectionne à nouveau les deux cellules-mémoire de référence pour en rafraîchir les contenus respectifs. Ce mode de mise en oeuvre permet de tenir compte du caractère non nécessairement symétrique entre la courbe de rétention d'un "1" logique mémorisé et celle d'un "0" logique mémorisé. Selon un mode de mise en oeuvre du procédé selon l'invention, on sélectionne la ou les cellules-mémoire de référence lors d'un accès initial à la mémoire pour y stocker par une opération d'écriture l'information binaire prédéterminée correspondante. Par ailleurs, alors que l'on rafraîchit le plan mémoire en réponse au signal de contrôle fourni par la chute de la tension dans la cellule-mémoire de référence, on peut cependant décider de ne pas attendre ce signal de contrôle pour rafraîchir le plan mémoire et de rafraîchir celui-ci plus fréquemment. Ceci étant, dans tous les cas, on sélectionne ladite ou lesdites cellules-mémoire de référence à chaque fois que l'on rafraîchit le plan mémoire de façon à y stocker l'information binaire prédéterminée correspondante, également par une opération d'écriture. En d'autres termes, on rafraîchit le contenu de chaque cellule de référence à chaque rafraîchissement du plan-mémoire, et en pratique à à l'issue de ce rafraîchissement. L'invention a également pour objet un dispositif de mémoire vive dynamique, comprenant un plan mémoire, des moyens de rafraîchissement aptes à rafraîchir le plan mémoire en réponse à un signal de rafraîchissement et des moyens de commande de rafraîchissement aptes à délivrer le signal de rafraîchissement et un signal de fin de rafraîchissement. A titre d'exemple, le signal de rafraîchissement peut être un signal logique à l'état haut tandis que le signal de fin de rafraîchissement peut consister au passage à l'état bas par exemple du signal logique précité. Selon une caractéristique générale de I;invention, le dispositif de mémoire vive dynamique comprend au moins une première cellule-mémoire de référence structurellement analogue aux cellules-mémoire du plan mémoire ainsi que des moyens de sélection commandables aptes à sélectionner cette première cellule-mémoire de référence. La mémoire vive dynamique selon l'invention comporte également des moyens d'écriture pour stocker dans ladite première cellule-mémoire de référence sélectionnée une première information binaire prédéterminée. Il est également prévue une source de tension générant une tension de référence prédéterminée, et des moyens de comparaison aptes à comparer la tension aux bornes de la capacité de stockage de la première cellule-mémoire de référence à la tension de référence et à délivrer un signal de contrôle aux moyens de commande de rafraîchissement en fonction du résultat de cette comparaison. Le signal de contrôle sera par exemple à l'état bas c'est-à-dire inactif tant que la tension aux bornes de la capacité de stockage reste supérieure à la tension de référence et passera à l'état haut (actif) lorsque cette tension atteindra à la tension de référence. Les moyens de commande de rafraîchissement délivrent alors le signal de rafraîchissement en réponse au signal de contrôle à l'état haut de façon à autoriser le rafraîchissement du plan mémoire. Par ailleurs, en réponse au signal de fin de rafraîchissement, c'est-à-dire lorsque le plan mémoire a été totalement rafraîchi, les moyens de sélection sélectionnent la première cellule-mémoire de référence et les moyens d'écriture en rafraîchissent alors le contenu. Selon un mode de réalisation préféré de l'invention, le dispositif de mémoire vive dynamique comprend une deuxième cellulemémoire de référence, structurellement analogue à la première cellulemémoire de référence. Les moyens de sélection sont alors aptes à sélectionner simultanément les première et deuxième cellules-mémoire de référence. Les moyens d'écriture sont aptes à stocker dans la deuxième cellule de référence une deuxième information binaire prédéterminée différente de la première. Les moyens de comparaison sont aptes à comparer les tensions respectives aux bornes des capacités de stockage des première et deuxième cellules-mémoire de référence à ladite tension de référence. Et, les moyens d'écriture sont aptes à rafraîchir simultanément le contenu de chaque cellule de référence en réponse au signal de fin de rafraîchissement. Lorsque chaque cellule-mémoire du plan mémoire est une cellule-mémoire à quatre transistors du type de celle décrite dans la demande de brevet antérieure précitée au nom de la demanderesse, c est-à-dire lorsque chaque cellule-mémoire comprend deux transistors de mémorisation possédant tous les deux un même premier quotient entre leur largeur de canal et leur longueur de canal, et deux transistors d'accès possédant tous les deux un même deuxième quotient entre leur largeur de canal et leur longueur de canal (le rapport entre le premier quotient et le deuxième quotient étant supérieur ou égal à un), la tension de référence est choisie supérieure ou égale à la tension de seuil d'un transistor à effet de champ à grille isolée. Selon un mode de réalisation de l'invention, les moyens de sélection permettant la sélection de la ou des cellules-mémoire de référence, comportent une ligne de mot supplémentaire reliée à la grille du ou des transistors d'accès de chaque cellule de référence, ainsi qu'un ou des transistors de commande associés à chaque cellulemémoire de référence, ces transistors de commande étant toujours passants et reliés aux sources des transistors d'accès. Ainsi, lorsque la ou les cellules de référence sont sélectionnées, par la ligne de mot supplémentaire à l'état actif, l'écriture de l'information binaire prédéterminée correspondante s'effectue instantanément et automatiquement. Ces moyens de sélection comportent par ailleurs un bloc de commande délivrant un signal de sélection supplémentaire sur la ligne de mot supplémentaire lors d'un accès initial à la mémoire et en présence du signal de fin de rafraîchissement. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de mise en oeuvre et de réalisation, nullement limitatif, et des dessins annexés sur lesquels - la figure 1 et un synoptique schématique d'un mode de réalisation d'un dispositif de mémoire vive dynamique selon l'invention, - la figure 2 illustre plus en détail l'architecture interne d'une cellule-mémoire du plan mémoire du dispositif de la figure 1, - la figure 3 illustre schématiquement l'évolution des tensions aux bornes d'une telle cellule-mémoire en phase de lecture notamment, - la figure 4 illustre plus en détail les moyens du dispositif de la figure 1 permettant la génération du signal de contrôle en réponse auquel on rafraîchit le plan mémoire, - la figure 5 illustre plus en détail les moyens du dispositif de la figure 1 permettant l'écriture de la donnée dans les cellulesmémoire de référence, et - la figure 6 illustre très schématiquement un organigramme de mise en oeuvre du procédé selon l'invention. Sur la figure 1, on a représenté un dispositif de mémoire vive dynamique selon l'invention dont le plan mémoire PM comporte un bloc de cellules-mémoire CM organisées en lignes (rangées) et en colonnes. Dans l'exemple décrit on suppose que le bloc mémoire comporte p lignes et q colonnes. Chaque cellule-mémoire CM comporte deux entrées El et E2 respectivement connectées sur deux métallisations adjacentes de colonnes BL et BLN, pour recevoir des tensions de commande pour notamment la lecture et l'écriture de la donnée mémorisée dans la cellule-mémoire. Par ailleurs, de façon classique, chaque cellule-mémoire est sélectionnée par un signal WL véhiculé par une métallisation de ligne WL ou "ligne de mot" ("wordline"). Le dispositif de mémoire comporte de façon classique, des circuits associés au plan mémoire PM et destinés à lire, écrire ou rafraîchir ce plan mémoire. Ces circuits comportent essentiellement un décodeur de ligne DL dont les sorties sont reliées aux différentes lignes de mot WLi pour délivrer les signaux de sélection WLi correspondants. I1 est également prévu un décodeur-colonne MUX associé à des transistors de commande TCD commandés par paires pour sélectionner une ou plusieurs colonnes CLj. Ainsi, en phase de lecture et d'écriture, la combinaison de la sélection d'une ligne de mot WLi et des colonnes CLj permet de sélectionner un mot mémoire du plan mémoire, contenu dans la même ligne de mot. Le transistors TCD sont reliés également de façon classique à un amplificateur d'écriture AME ainsi qu'à un amplificateur de lecture AML, ou circuit de lecture, de réalisation connue en soi. Outre le plan mémoire PM, le dispositif de mémoire selon l'invention comporte deux cellules-mémoire de référence CMR 1 et CMR2, structurellement identiques aux cellules-mémoire CM du plan mémoire. Ces deux cellules-mémoire de référence sont sélectionnées par un signal DWL1 véhiculé par une métallisation de ligne supplémentaire DWL1, ou ligne de mot supplémentaire, reliée à un bloc de commande BC sur la structure et la fonction duquel on reviendra plus en détail ci-après. Ce bloc BC reçoit un signal DWL délivré par un décodeur de ligne supplémentaire DLS relié au bloc de commande BC par une connexion interne FL au décodeur ligne DL. Le bloc de commande reçoit par ailleurs un signal de rafraîchissement RF issu des moyens de commande CTL. Ces moyens de commande CTL, de réalisation connue en soi, delivrent notamment des mots de commande MW au décodeur-ligne DL permettant de sélectionner en phase de lecture ou d'écriture une ligne de mot particulière WLi. Ces moyens de commande commandent également le décodeur-colonne MUX de façon à sélectionner une ou plusieurs colonnes du plan mémoire. Par ailleurs, ces moyens de commande délivrent un signal de rafraîchissement RF et reçoivent de la part de moyens MLM, connectés aux deux cellules de référence CMR1 et CMR2, un signal de contrôle ALM. Par ailleurs, les deux bornes d'entrée El et E2 de chaque cellule de référence sont reliées à des moyens d'écriture MEC par l'intermédiaire de deux paires de transistors de commande NMOS (par exemple) dont les grilles sont toutes reliées à la tension d'alimention VDD. En conséquence, ces quatre transistors de commande sont toujours passants. I1 en résulte donc que, comme on le verra plus en détail ci-après, la sélection de ces deux cellules de référence CMR 1 et CMR2 par le signal de sélection DWL 1 permet aux moyens d'écriture MEC d'écrire automatiquement des informations binaires prédéterminées dans ces cellules de référence. Avant de revenir plus en détail sur le rôle et le fonctionnement du bloc de commande BC, du décodeur de ligne supplémentaire DLS, des cellules de référence CMR1 et CMR2 et des moyens MLM et MEC, on va détailler maintenant la structure interne de fonctionnement d'une cellule-mémoire CM du plan mémoire. La cellule-mémoire CM du plan-mémoire qui va être décrite est une cellule à quatre transistors. Ceci étant, l'invention n'est pas limitée à une telle cellule-mémoire, et peut s'appliquer à tout type de cellule-mémoire quel que soit le nombre de transistors utilisés. Chaque cellule-mémoire CM (figure 2) comporte deux transistors d'accès NMOS, respectivement référencés T 1 et T2 dont les grilles respectives sont connectées sur la ligne de mot WL, les noeuds correspondants EC formant ainsi une entrée de sélection pour cette cellule-mémoire. Outre les deux transistors d'accès T1 et T2, la cellulemémoire CM comporte deux transistors NMOS de mémorisation T3 et T4. La capacité de stockage de la donnée mémorisée est formée par la capacité grille/source d'un transistor de mémorisation. La grille du transistor T4 ainsi que le drain du transistor T3 sont reliés au drain du transistor d'accès T1, le noeud correspondant étant référencé B. De même, la grille du transistor de mémorisation T3 ainsi que le drain du transistor de mémorisation T4 sont reliés au drain du transistor d'accès T2 le noeud correspondant étant référencé BN Les sources respectives et transistors d'accès T1 et T2 sont respectivement reliés aux deux entrées de commande El et E2. Enfin, les sources des deux transistors de mémorisation T3 et T4 sont reliées ensemble à une première tension de polarisation prédéterminée AGND. Par ailleurs, le substrat BK de chaque transistor de la cellulemémoire, ou bien le caisson BK de ce transistor si celui-ci est encaissonné, est avantageusement relié à une deuxième tension de polarisation POL. Ceci étant, il est particulièrement avantageux que les transistors de la cellule-mémoire CM soient disposés dans un caisson (voire dans un double caisson) réalisé au sein d'un substrat semiconducteur. Ce mode de réalisation présente l'avantage d'offrir moins de fuites de courants, d'être moins sensible au "bruit" provenant du substrat, et d'être moins sensible aux particules alpha. Afin de limiter les pertes de charge des capacités de stockage des transistors de mémorisation, et par conséquent pour augmenter le temps de rétention d'une donnée mémorisée, on choisit avantageusement les tensions POL et AGND de telle sorte que ces tensions vérifient la relation suivante - VTsPOL- AGND En effet, une telle relation entre la tension POL et la tension AGND conduit à une différence de potentiel "source-substrat" positive ce qui, compte tenu de "l'effet substrat" bien connu de l'homme du métier, conduit à une augmentation de la tension de seuil et par conséquent à une augmentation du temps de rétention. Dans l'exemple décrit ci-dessus, avec une technologie 0,35CI, et une tension AGND nulle, on choisira une tension POL sensiblement égale à -VDD/10 c'est à dire sensiblement égale à - 0,3 V. Dans le cas où la cellule-mémoire est réalisée à partir de transistors PMOS, la tension de polarisation AGND est alors remplacée par la tension de polarisation AVDD, par exemple 3 V. Dans ce cas, toujours pour augmenter le temps de rétention de la donnée par utilisation de "l'effet substrat", on choisira les tensions AVDD et POL de façon à ce que: VDD+VT > POL - AVDD 2 0 Pour illustrer le fonctionnement en écriture de la cellulemémoire CM de la ligne de rang i et de la colonne de rang j, on suppose que l'on souhaite écrire un "1" logique. On sélectionne la cellule CM d'une part en activant le signal logique WLi (WLi = 1) à partir d'un mot de commande spécifique et d'autre part en sélectionnant la colonne CLj. On applique alors sur les métallisations BL et BLN de la colonne CLj des tensions respectivement égales à VDD et 0. Puisque les transistors d'accès T1 et T2 sont passants, la tension au noeud B est égale à VDD - VT tandis que la tension au noeud BN est nulle. Le transistor de mémorisation T3 est donc bloqué tandis que le transistor de mémorisation T4 est passant. La valeur "1" logique est par conséquent mémorisée dans la capacité grille-source du transistor T4. Il convient de noter ici que puisque le transistor T3 est bloqué, la tension au noeud B tend à garder sa valeur haute (si l'on fait abstraction bien sûr des fuites de courants parasites). De même, puisque le transistor T4 est passant, la tension au noeud BN tend à être maintenue à son niveau nul. En conséquence, l'homme du métier remarque ici le caractère de stabilité de la cellule-mémoire lors de la phase d'écriture. Ensuite, on désactive le signal WL, la donnée est alors considérée comme écrite. Pour l'écriture d'un "0" logique, on applique une tension nulle sur la métallisation BL et une tension de niveau élevé (VDD) sur la métallisation BLN, C'est alors la capacité grille-source du transistor T3 qui stocke une charge résultant de l'application de la tension de niveau élevé au noeud BN. On va maintenant décrire le fonctionnement de la cellulemémoire en mode de lecture. On suppose dans l'exemple qui va être décrit qu'un "1" logique a été préalablement mémorisé dans la cellule-mémoire. D'une façon classique, la première étape consiste à précharger les métallisations BL et BLN de la colonne CLj à un niveau élevé de tension, en l'espèce VDD si le circuit de précharge comporte des transistors PMOS ou bien à VDD - VT si le circuit de précharge comporte des transistors NMOS. On suppose également, qu'en raison des fuites dans le substrat, le potentiel au noeud B a subi une chute de tension par rapport au niveau initial VDD - VT qui lui a été appliqué lors de l'écriture de la donnée logique (fig. 3). Après désactivation de la précharge, on active le signal WLi de sélection de ligne, ce qui a pour effet de rendre passants les deux transistors d'accès T1 et T2. En conséquence, il se produit immédiatement un transfert de la charge de la capacité parasite (capacité de colonne) CP1 de la métallisation BL vers le noeud B ce qui a pour effet de porter la potentiel de ce noeud B à sa valeur initiale VDD - VT. La durée de transfert est d'autant plus courte que le rapport entre la capacité de mémorisation grille/source et la capacité parasite CP1 (ou CP2) est faible, par exemple inférieur à 1/50. Cette cellule-mémoire présente la propriété remarquable de voir la donnée mémorisée automatiquement et quasi immédiatement rafraîchie au début d'un cycle de lecture. Il n'est donc pas nécessaire de prévoir un cycle spécifique de lecture réécriture pour rafraîchir la donnée mémorisée. Par ailleurs, après activation du signal WLi, il se produit une décroissance du potentiel de la métallisation BLN par rapport au potentiel de la métallisation BL ce qui conduit à une différence de potentiel AV dont la lecture du signe permet de déterminer la valeur logique de la donnée mémorisée dans la cellule-mémoire. Lors de l'activation du signal WLi, il se produit transitoirement un pic de tension au niveau du noeud BN. I1 est indispensable ici d'éviter que ce pic de tension soit trop important et en particulier qu'il soit supérieur ou égal à la tension de seuil des transistors de mémorisation de façon à éviter que le transistor T3 ne devienne passant ce qui aurait pour effet alors de faire chuter la tension au noeud B et de bloquer le transistor T4 pour conduire finalement à une perte de l'information mémorisée, à un rafraîchissement de la donnée dans le "mauvais sens" et par conséquent à la lecture d'une donnée de valeur logique inverse de celle qui avait été préalablement écrite. C'est pourquoi, il est nécessaire que le rapport soit supérieur ou égal à 1 et de préférence supérieur ou égal à 2, (W1 et L1 désignant respectivement les largeur et longueur de canal des transistors de mémorisation tandis que W2 et L2 désignent les largeur et longueur de canal des transistors d'accès). A titre indicatif pour une technologie CMOS 0,35CL, on choisira de préférence W1 = 1,4CL, L1 = 0,4CL, W2 = 0,8,u et L2 = 0,5CL ce qui conduit à un rapport R de l'ordre de 2,2. La durée du cycle de lecture d'une telle cellule-mémoire est typiquement de l'ordre de 30ns tandis que la durée de rafraîchissement de l'information est beaucoup plus courte, typiquement de l'ordre de 5ns pour une capacité de mémorisation grille/source de l'ordre de quelques fentofarad et une capacité parasite de ligne de bit de l'ordre de quelques centaines de fentofarad. D'une façon générale, lorsque le rapport entre la capacité parasite CP1 (ou CP2) d'une métallisation de colonne BL (ou BLN) et la capacité de mémorisation grille/source est suffisamment élevé, par exemple supérieur à 50, et mieux supérieur à 100, la cellule-mémoire présente la propriété remarquable de rafraîchir la donnée mémorisée dans cette cellule dans un temps extrêmement court. En effet, la durée de transfert de la charge vers la capacité de mémorisation est alors très faible par rapport à la durée de décharge de la capacité parasite de la métallisation de colonne. Comme on l'a vu précédemment, en raison des fuites dans le substrat, le potentiel au noeud B (dans le cas de l'écriture d'un "1" logique) a subi une chute de tension par rapport au niveau initial qui lui a été appliqué lors de l'écriture de la donnée logique. Cette chute de tension se serait produite au noeud BN si la donnée logique 0 avait été écrite dans la cellule-mémoire. C'est la raison pour laquelle il est nécessaire de rafraîchir périodiquement le contenu des cellules-mémoire du plan mémoire. Selon l'invention, on va mesurer in situ dans le circuit intégré, au niveau des deux cellules de référence CMR1 et CMR2, cette chute de tension de façon, lorsque celle-ci devient trop importante, à délivrer un signal de contrôle ALM indiquant aux moyens de commandes CTL qu'il convient de rafraîchir le plan mémoire PM. Ces cellules de référence CMR1 et CMR2 sont strictement identiques structurellement aux cellules CM du plan mémoire. A l'aide des moyens d'écriture MEC sur la structure desquels on reviendra plus en détail ci-après, on stocke, par une opération d'écriture, analogue à celle qui a été décrite pour une cellule-mémoire CM, un "1" logique (par exemple) dans la cellule CMR 1 et un "0" logique dans la cellule CMR2. Une fois cette écriture effectuée, on désactive le signal DWL1 (transistors d'accès T1 et T2 bloqués) et, en ce qui concerne la cellule CMRI, on compare dans un comparateur CMP1 (figure 4) la tension au noeud B à une tension de référence VO issue d'un générateur de tension STO. De même, en ce qui concerne la cellule CMR2, on compare dans un comparateur CMP2, la tension au noeud BN avec la tension de référence VO. La sortie de ces deux comparateurs est reliée à l'entrée d'une porte logique OU, référencée PL1, dont la sortie délivre le signal de contrôle ALM. En d'autres termes, par ces moyens MLM, lorsque l'une ou l'autre des tensions aux bornes des capacités de stockage respectives des deux cellules CMR1 et CMR2 atteint la tension de référence VO, le signal ALM passe à l'état haut (par exemple) ce qui signifie alors qu'il convient de rafraîchir le plan mémoire. La tension de référence VO est choisie supérieure ou égale à la tension limite en deça de laquelle on risque un rafraîchissement incorrect des cellules-mémoire du plan mémoire. En effet, si l'écart de tension devient trop faible entre le noeud B et le noeud BN, on risque de rafraîchir une cellule-mémoire dans le mauvais sens, c'est-à-dire de lecture/réécriture de chaque cellule-mémoire sélectionnée. Classiquement, cet amplificateur de lecture/réécriture comprend deux inverseurs rebouclés (formant une bascule bistable) formés chacun de deux transistors complémentaires et commandés par deux signaux successifs de lecture et de réécriture (communément dénommés respectivement "sens" et "restore" en langue anglaise). Classiquement, ces deux inverseurs sont directement connectés ensemble tête-bêche ce qui peut conduire à un rafraîchissement erroné de la cellule-mémoire si, lors de la lecture, la différence de tension entre la ligne de bit et la ligne de bit de la colonne immédiatement adjacente qui sert de référence est inférieure à la tension de décalage (offset) de l'amplificateur de lecture/réécriture. En conséquence, pour ce type de cellule-mémoire, on choisira une tension de référence VO supérieure ou égale au produit de l'offset de l'amplificateur de lecture/réécriture par le rapport CP/CS où CP désigne la capacité de la métallisation de colonne d'une colonne du plan mémoire (CP1 ou CP2) et CS la capacité de stockage de la cellule-mémoire. Si l'on se réfère maintenant plus particulièrement à la figure 5, on voit que les moyens d'écriture MEC comportent deux inverseurs CMOS en série, IV1 et IV2, connectés entre d'une part la tension d'alimentation VDD et d'autre part le noeud El de la cellule CMR 1 et le noeud E2 de la cellule CMR2. Les moyens d'écriture MEC comportent par ailleurs un troisième inverseur CMOS, IV3, connecté entre d'une part la tension d'alimentation VDD et d'autre part le noeud E2 de la cellule CMRl et le noeud El de la cellule CMR2. Etant donné que les grilles des quatre transistors de commande disposés entre les cellules de référence CMRl et CMR2 et les inverseurs mentionnés ci-avant sont toutes reliées à la tension d'alimentation VDD, rendant donc ces quatre transistors CMOS passants, la sélection des deux cellules de référence CMR1 et CMR2 (par le passage à l'état haut du signal DWL1) permet d'appliquer automatiquement et simultanément une tension VDD au noeud El de la cellule CMR1 et au noeud E2 de la cellule CMR2, ainsi qu'une tension nulle au noeud E2 de la cellule CMR1 et au noeud El de la cellule CMR2. Conformément aux explications données ci-avant, ceci permet de stocker respectivement un "1" logique dans la cellule CMR1 et un "0" logique dans la cellule CMR2. On va maintenant décrire en se référant plus particulièrement à la figure 6 un mode de mise en oeuvre du procédé selon l'invention. Le dispositif est inactif tant qu'un signal d'initialisation /INIT (non-INIT) n'a pas été reçu par le dispositif de mémoire (étape 600). A la réception de ce signal d'initialisation, on va sélectionner les deux cellules de référence CMR 1 et CMR2 lors d'un accès initial à la mémoire par exemple lors d'un accès initial en écriture de l'une au moins des cellules-mémoire CM. A cet égard, les moyens de commande CTL délivrent un mot de commande MW au décodeur-ligne DL permettant de sélectionner une ligne de mot particulière WLi. La structure du décodeur-ligne supplémentaire DLS est agencée de façon à délivrer, à chaque sélection d'une ligne du plan mémoire PM, le signal de sélection supplémentaire DWL en vue de l'activation de la ligne de mot supplémentaire DWL1. L'homme du métier saura aisément réaliser le circuit DLS à partir de notamment de portes logiques OU. En conséquence, à la montée à "1" du signal DWL (étape 601), le bloc de commande BC active le signal DWL1 (étape 602) et le maintient activé pendant une temporisation prédéterminée, par exemple 10 Rs (étape 603), à l'issue de laquelle le signal DWL1 repasse à l'état bas (inactif: étape 604). A l'issue de cette étape 604, les informations prédéterminées ont été écrites dans les cellules de référence CMR1 et CMR2 et on commence alors à mesurer la chute de tension au niveau des noeuds respectifs B et BN. Lorsque le signal de contrôle ALM passe à l'état "1" (étape 605), c'est-à-dire lorsque la tension au noeud B ou BN atteint la tension de référence, les moyens de commande CTL émettent un signal de rafraîchissement représenté par le passage à l'état "1" du signal RF (étape 607). Le plan mémoire PM est alors rafraîchi intégralement de façon connue en soi. Plus précisément pour des cellules-mémoire du type à un, deux ou trois transistors, on applique des cycles de lecture/réécriture. Pour la cellule à quatre transistors décrite précédemment, on délivre sur les lignes de mot WLi des impulsions spécifiques de rafraîchissement de durée très courte, en pratique des impulsions de durée légèrement supérieure à la durée de transfert de charge dans les capacités de mémorisation, c'est-à-dire des impulsions dont la durée est légèrement supérieure à la durée de rafraîchissement des données mémorisées (cf figure 3). Lorsque le rafraîchissement complet du plan mémoire a été effectué, les moyens de commande CTL émettent un signal de fin de rafraîchissement, représentés ici par la remise à l'état bas du signal RF (étape 608). En réponse à ce signal de fin de rafraîchissement, le bloc de commande BC réactive le signal de sélection DWL1 (étape 602) de façon à sélectionner les cellules CMR1 et CMR2 et à permettre le rafraîchissement de leur contenu par la réécriture des informations prédéterminée qu'elles doivent stocker. Ceci étant, dans certaines applications, il peut être nécessaire de rafraîchir le plan mémoire plus fréquemment, sans attendre la montée à "1" du signal de contrôle ALM. Dans ce cas, ces rafraîchissements peuvent être décidés de façon interne aux moyens de commande CTL par l'émission d'un signal de rafraîchissement interne RFI (étape 606) en réponse auquel les moyens de commande CTL activent le signal RF (étape 607). La suite du procédé est alors identique à celle qui vient d'être décrite. A des fins de simplification, les signaux logiques RFI et /INIT n'ont volontairement pas été représentés sur la figure 1. L'homme du métier saura aisément réaliser les différents blocs logiques, et notamment le bloc de commande BC, permettant la mise en oeuvre de l'organigramme de la figure 6 en utilisant des logiciels de synthèse logique par exemple. REVENDICATIONS 1. Procédé de contrôle du rafraîchissement d'un plan-mémoire d'un dispositif de mémoire vive dynamique, caractérisé par le fait qu'après avoir sélectionné au moins une première cellule-mémoire de référence (CMR 1), structurellement analogue aux cellules-mémoire (CM) du plan-mémoire, pour y stocker une première information binaire prédéterminée, on compare la tension aux bornes de la capacité de stockage de cette première cellule-mémoire de référence à une première tension de référence prédéterminée (VO), et lorsque la tension atteint ladite tension de référence, on délivre un signal de contrôle (ALM) en réponse auquel on rafraîchit le plan-mémoire, puis on sélectionne à nouveau la première cellule-mémoire de référence pour en rafraîchir le contenu. 2. Procédé selon la revendication 1, caractérisé par le fait que, simultanément à la sélection de la première cellule-mémoire de référence (CMR1), on sélectionne une deuxième cellule-mémoire de référence (CMR2), structurellement analogue à la première cellulemémoire de référence, pour y stocker une deuxième information binaire prédéterminée différente de la première, puis après cette sélection on compare également la tension aux bornes de la capacité de stockage de cette deuxième cellule-mémoire de référence à ladite tension de référence, et lorsque l'une ou l'autre des deux tensions atteint ladite tension de référence, on délivre ledit signal de contrôle puis on sélectionne à nouveau les deux cellules-mémoire de référence pour en rafraîchir les contenus respectifs. 3. Procédé selon la revendication 1 ou 2, caractérisé par le fait qu'on sélectionne la ou les cellules-mémoire de référence (CMR 1, CMR2) lors d'un accès initial à la mémoire pour y stocker par une opération d'écriture l'information binaire prédéterminée correspondante, et on sélectionne ladite ou lesdites cellules-mémoire de référence à chaque fois que l'on rafraîchit le plan-mémoire de façon à y stocker l'information binaire prédéterminée correspondante par la même opération d'écriture. 4. Dispositif de mémoire vive dynamique, comprenant un plan-mémoire (PM), des moyens de rafraîchissement (CTL, DL, MUX) aptes à rafraîchir le plan-mémoire en réponse à un signal de rafraîchissement, et des moyens de commande de rafraîchissement (CTL) aptes à délivrer le signal de rafraîchissement et un signal de fin de rafraîchissement, caractérisé par le fait qu'il comprend au moins une première cellule-mémoire de référence (CMR 1) structurellement analogue aux cellules-mémoire du plan-mémoire, des moyens de sélection commandables (DLS, BC) aptes à sélectionner ladite première cellule-mémoire de référence, des moyens d'écriture (MEC) pour stocker dans ladite première cellule-mémoire de référence sélectionnée une première information binaire prédéterminée, une source de tension (STO) générant une tension de référence prédéterminée (VO), des moyens de comparaison (CMP1, CMP2) aptes à comparer la tension aux bornes de la capacité de stockage de la première cellule-mémoire de référence à la tension de référence et à délivrer un signal de contrôle (ALM) aux moyens de commande de rafraîchissement en fonction du résultat de ladite comparaison, par le fait que les moyens de commande de rafraîchissement délivrent le signal de rafraîchissement (RF) en réponse au signal de contrôle, et par le fait qu'en réponse au signal de fin de rafraîchissement, les moyens de sélection (BC) sélectionnent la première cellule-mémoire de référence et les moyens d'écriture en rafraîchissant le contenu. 5. Dispositif selon la revendication 4, caractérisé par le fait qu'il comprend une deuxième cellule-mémoire de référence (CMR2), structurellement analogue à la première cellule-mémoire de référence, par le fait que les moyens de sélection (BC) sont aptes à sélectionner simultanément les première et deuxième cellules-mémoire de référence, par le fait que les moyens d'écriture (MEC) sont aptes à stocker dans la deuxième cellule de référence une deuxième information binaire prédéterminée différente de la première, par le fait que les moyens de comparaison sont aptes à comparer les tensions respectives aux bornes des capacités de stockage des première et deuxième cellules-mémoire de référence à ladite tension de référence, et par le fait que les moyens d'écriture sont aptes à rafraîchir le contenu de chaque cellule de référence en réponse au signal de fin de rafraîchisse ment. 6. Dispositif selon l'une des revendication 4 ou 5, caractérisé par le fait que chaque cellule-mémoire (CM) du plan-mémoire comprend quatre transistors à effet de champ à grilles isolées comprenant deux transistors de mémorisation (T3, T4) possédant tous les deux un même premier quotient entre leur largeur de canal et leur longueur de canal, et deux transistors d'accès (T1, T2) possédant tous les deux un même deuxième quotient entre leur largeur de canal et leur longueur de canal, par le fait que le rapport entre le premier quotient et le deuxième quotient est supérieur ou égal à un, et par le fait que la tension de référence (VO) est choisie supérieure ou égale à la tension de seuil d'un transistor. 7. Dispositif selon l'une des revendications 4 ou 5, caractérisé par le fait que chaque cellule-mémoire du plan-mémoire comprend moins de quatre transistors, par le fait qu'à chaque colonne du planmémoire est associé un amplificateur de lecture/réécriture, et par le fait que la tension de référence (VO) est supérieure au produit de la tension de décalage dudit amplificateur de lecture/réécriture par le rapport entre la capacité de métallisation de colonne de chaque colonne du plan-mémoire et la capacité de stockage. 8. Dispositif selon l'une des revendication 4 à 7, caractérisé par le fait que les moyens de sélection comportent une ligne de mot supplémentaire (DWL1) reliée à la grille du ou des transistors d'accès de chaque cellule de référence, un ou des transistors de commande associés à chaque cellule-mémoire de référence, toujours passants et reliés aux sources des transistors d'accès, ainsi qu'un bloc de commande (BC) délivrant un signal de sélection (DWL1) sur la ligne de mot supplémentaire lors d'un accès initial à la mémoire et en présence du signal de fin de rafraîchissement.