Brevet FR2772970A1 — publié le 19990625

PROCÉDÉ DE TEST D'UNE MÉMOIRE DYNAMIQUE La présente invention concerne un procédé de test d'une mémoire dynamique. Le principe de la mémorisation dynamique repose sur le maintien pendant une durée très courte, de l'ordre de la milliseconde, de la charge d'une capacité associée à un transistor MOS. Ainsi une mémoire dynamique se caractérise notamment par sa durée de rétention d'une information, qui fixe la fréquence minimale de rafraîchissement des données, pour conserver l'information en mémoire. On obtient le rafraîchissement des données en faisant un accès de type lecture puis écriture sur chacune des cellules de la mémoire. La durée de rétention d'une mémoire dynamique dépend de la technologie utilisée, des variations inhérentes au procédé de fabrication, de la structure du point mémoire, des tensions d'alimentation et de polarisation utilisées et de la température. La durée de rétention est testée sur chacune des cellules des mémoires dynamiques, en fin de fabrication. Le test de cette durée de rétention comprend en fait deux étapes. Une première étape dite étape de caractérisation consiste à mesurer très précisément cette durée de rétention sur une ou plusieurs cellules d'un lot de circuits de mémoire dynamique. On obtient une valeur qui caractérise la mémoire et son procédé de fabrication, pour un lot ou une série de lots. La mesure de la durée de rétention se fait en pratique par approches successives, en encadrant la durée de rétention réelle par des valeurs de plus en plus proches. Dans un exemple pratique, on écrit un "1" dans une cellule de la mémoire dynamique, puis on relit au bout de 1 milliseconde par exemple. Si on lit un"0", c' est que l'information a été perdue. Comme la donnée a été perdue, il faut ré-écrire le"1", puis refaire un accès en lecture, mais au bout d'une durée moins longue, 500 microsecondes par exemple. Si on lit un "1", c'est que la durée de rétention dans l'exemple est comprise entre 500 microsecondes et 1 milliseconde. Comme on a lu un "1", l'accès en lecture a rafraîchi la donnée. On peut procéder à un nouvel accès en lecture, au bout d'une durée un peu plus longue, 750 microsecondes par exemple. On continue ainsi jusqu'à encadrer la valeur de la durée de rétention avec suffisamment de précision. Une fois qu'un ou plusieurs lots de fabrication de mémoires DRAM ont été caractérisés, on effectue le test de toutes les mémoires de ces lots. Il s'agit de vérifier que toutes les cellules de toutes ces mémoires ont une durée de rétention comprise dans l'intervalle mesuré en caractérisation. C'est l'étape de test. Cette étape de test est très longue. En effet, la durée de rétention doit être garantie pour chacune des cellules de chacune des mémoires. En outre, on ne peut se contenter d'une seule lecture par cellule. Idéalement, il faudrait, pour chaque mémoire, mesurer ces valeurs pour toutes les positions d'un seul "1" parmi des zéros et d'un seul zéro parmi des "1". En pratique, on se contente de 5 ou G lectures par cellules, avec des tests dits en champ de 0, en champ de 1, en damier. Même si on peut effectuer des accès par mots, les durées de rétention avec les technologies actuelles étant de l'ordre de 1 milliseconde, il faut déjà compter près de 25 secondes pour tester une seule mémoire de 1 Mégabits. Le test des mémoires dynamiques est donc très long et par conséquent très coûteux. Un objet de l'invention est un procédé de test des mémoires dynamiques qui permet de réduire de manière importante les temps de test sans céder en rien à la fiabilité des mesures effectuées. La solution technique de l'invention réside dans l'utilisation du principe de rétention des mémoires dynamiques, c'est a dire le maintien capacitif. Plus précisément, la solution de l'invention est basée sur les fuites qui engendrent la perte de l'information dans une cellule de mémoire dynamique. En effet, la mesure de la durée de rétention n'est rien d'autre que la mesure de l'influence des pertes de courant dans la cellule. Ces pertes de courant sont dues pour partie aux tensions de lignes de bit, aux tensions de polarisation des transistors utilisés et en particulier a la tension de polarisation des prises de caisson, quand les transistors de la cellule sont des transistors MOS réalisés dans des caissons (transistors P en technologie à caisson N, transistors N en technologie à double caisson). Le principe de l'invention est le suivant : En agissant de manière contrôlée sur l'un au moins des facteurs connus pour augmenter les fuites de courant, on va réduire de manière contrôlée et connue la durée de rétention de la cellule de mémoire dynamique. On obtient une durée de rétention réduite, par opposition à la durée de rétention vraie qui est la durée de rétention mesurée dans les conditions de fonctionnement normal, opérationnel de la mémoire. Dans le procédé de test selon l'invention, on mesure une durée de rétention réduite et on vérifie si elle correspond à la durée de rétention vraie attendue. Ce faisant, on réduit de manière très importante la durée du test, sans perdre en qualité (fiabilité). En pratique, pour pouvoir comparer la durée de rétention réduite mesurée à la durée de rétention vraie attendue pour la cellule, il suffit, dans la phase de caractérisation de la mémoire dynamique, d'effectuer une première caractérisation, qui va donner la valeur de rétention vraie, mesurée dans des conditions normales de fonctionnement, et une deuxième caractérisation pour mesurer la valeur réduite correspondante, dans des conditions de fonctionnement modifié, qui permettent d'augmenter les fuites d'une manière connue et contrôlée. On obtient ainsi la valeur (ou l'intervalle de valeurs) caractéristique de la durée de rétention réduite correspondant à la valeur (ou l'intervalle de valeurs) caractéristique de la durée de rétention vraie de la mémoire dynamique. Le procédé selon l'invention entraîne une étape supplémentaire de caractérisation, mais en contrepartie on gagne beaucoup de temps en test des cellules des mémoires. Dans l'exemple pratique d'une durée de rétention vraie de 1 milliseconde, on peut obtenir une durée de rétention réduite à une centaine de microsecondes. Ainsi l'invention concerne un procédé de test d'une mémoire dynamique, comprenant une étape de vérification de la durée de rétention de chacune des cellules de la dite mémoire, la dite étape de vérification consistant pour chaque cellule en une opération d'écriture d'une information dans la dite cellule et une opération de lecture de la dite cellule au bout d'un temps déterminé, caractérisé en ce que cette étape de vérification comprend une phase de modification de fonctionnement entre l'opération d'écriture et l'opération de lecture pour augmenter les courants de fuite dans la dite cellule, le temps déterminé correspondant à une durée de rétention réduite dans la cellule. De préférence, la phase de modification de fonctionnement consiste en la modification d'au moins une tension de polarisation d'un ou des transistors de la cellule mémoire. Ce peut-être la tension de ligne de bit de la cellule, ou la tension de polarisation de prise de caisson d'un ou des transistors de la cellule. Ce peut encore être la tension de commande de grille d'un ou des transistors d'accès de la cellule. Le choix de l'une ou l'autre ou d'une combinaison de ces modifications dépend de la structure de la cellule et de la durée de rétention réduite que l'on souhaite pouvoir obtenir. D'autres caractéristiques et avantages de l'invention sont détaillés dans la description suivante faite à titre indicatif et nullement limitatif et en référence aux figures 1 et 2 représentant chacune un exemple de cellule de mémoire dynamique de l'état de la technique. La figure 1 représente un exemple de cellule d'une mémoire dynamique de l'état de la technique. Il s'agit d'une mémoire dite du type à un transistor MOS d'accès par bit d'information. Le choix de cette structure ne sert qu'à illustrer l'invention qui s'applique à tout type de structure de cellule de mémoire dynamique. La cellule 1 comprend ainsi un transistor d'accès N1 et une capacité de stockage de l'information, qui est dans l'exemple la capacité d'un condensateur CMEM. Ce condensateur est connecté entre la source du transistor d'accès et une ligne de polarisation à un potentiel VPLOT de l'ordre de VDD/2. Le transistor d'accès N1 est commandé sur sa grille par une ligne de sélection de rangée de la mémoire, Rowi. Le transistor N1 a son drain relié à une ligne de bit notée BL. Cette ligne de bit est reliée à un circuit amplificateur d'entree/sortie par des transistors de sélection de ligne de bit associés (non représentés). Le principe de mémorisation et de lecture est bien connu, basé sur la tension stockée par le condensateur CMEM. Brièvement, en écriture, si on veut écrire un 0, on applique le niveau 0 (GND) sur la ligne de bit BL. On sélectionne la rangée de la cellule à écrire, en appliquant un potentiel adéquat sur la ligne de sélection Rowi, pour rendre passant le transistor d'accès N1. Le condensateur CMEM stocke alors un niveau zéro. Si on vient lire cette cellule, avant que l'information ne soit perdue (durée de rétention non dépassée) , on précharge la ligne de bit BL à VDD/2. Si on active la ligne de sélection de rangée Rowi correspondante pour rendre conducteur le transistor d'accès N1, le potentiel de la ligne de bit va être modifiée selon la charge stockée par le condensateur CMEM. Le potentiel résultant est comparé au niveau de référence Vox/2. L'information est stockée dans la cellule tant que le condensateur n'est pas déchargé. Ce condensateur se décharge à travers le transistor d'accès, du fait des fuites de courant inhérentes à la structure. Ce sont ces fuites qui déterminent le temps de rétention de la cellule de mémoire dynamique. Dans l'invention, on agit sur les conditions de polarisation du transistor d'accès de la cellule pour augmenter les fuites de courant. On obtient alors une durée de rétention réduite. En test, on vérifie que la cellule a une durée de rétention réduite correspondant à la durée de rétention vraie de la mémoire dynamique. Pour augmenter les fuites de courant, on peut agir sur l'un au moins des potentiels appliqués au transistor de la cellule. Dans l'exemple représenté, le transistor d'accès N1 est de type N, réalisé dans un caisson P. La prise de caisson d'un transistor de type N est habituellement polarisée à un potentiel VBULK mis à la masse GND. Selon le principe de l'invention, entre l'opération d'écriture et l'opération de lecture de l'étape de vérification, on peut modifier temporairement ce potentiel de polarisation VBULK de la prise de caisson, et abaisser ce potentiel d'une tension de seuil de transistor. Dans l'exemple, on aura alors VBuLK=GND-Vtn. Ce faisant, on augmente les fuites de courant dans le transistor d'accès N1 et le condensateur CMEM. On peut aussi agir sur la tension de ligne de bit. En effet, en fonctionnement normal, il est habituel après une opération d'écriture de porter la ligne de bit à un potentiel de quelques centaines de millivolts (200 millivolts par exemple) pour réduire les fuites dues au transistor d'accès N1. Dans l'invention, pour le test de la durée de rétention, on porte la ligne de bit à zéro volt, de façon à augmenter les fuites par rapport au mode de fonctionnement normal. En polarisant temporairement la ligne de bit a zéro volt dans l'étape de vérification, entre l'opération d'écriture et l'opération de lecture au lieu des 200 millivolts appliqués en mode de fonctionnement normal, on a pu obtenir une durée de rétention réduite à 100 microsecondes au lieu de la milliseconde obtenue en mode de fonctionnement normal. On peut également agir sur la tension de grille du transistor d'accès. L'invention a été expliquée en référence à la figure 1. Elle s'applique plus généralement à toutes les structures de cellule DRAM. Notamment, elle s'applique aussi bien aux cellules utilisant la capacité parasite de grille de transistor MOS comme capacité de stockage, et à plusieurs transistors d'accès. La figure 2 représente ainsi un exemple de structure de cellule DRAM à quatre transistors MOS par bit : deux transistors d'accès N1 et N2 et deux transistors de stockage N3 et N4. Ces quatre transistors sont tous ici de type N, réalisés dans des caissons P. Idéalement, on a un caisson pour les transistors d'accès et un caisson pour les transistors de stockage, mais en général, pour gagner de la place, on a un seul caisson dans lequel sont réalisés les quatre transistors. Dans l'exemple, ils sont réalisés dans le même caisson et leur prise de caisson est à un même potentiel VBULK, égal au potentiel de masse. Les deux transistors d'accès N1 et N2 sont commandés sur leur grille par la même ligne de sélection de rangée de la mémoire Rowi. Le transistor N1 a son drain relié à une ligne de bit BLA, tandis que le transistor N2 a son drain relié à la ligne de bit complémentaire BLB. Les transistors de stockage N3 et N4 ont leur source reliée à la masse GND. Leur drain est relié à la source du transistor d'accès associé : N1 pour le transistor N3 et N2 pour le transistor N4. Enfin la grille d'un transistor de stockage est reliée au drain de l'autre transistor de stockage et donc à la source du transistor d'accès associé à cet autre transistor de stockage) . Cette structure de cellule de mémoire dynamique est aussi connue sous le nom de cellule de mémoire RAM quasi-statique QSRAM , car elle est dérivée de la structure d'une mémoire RAM statique. Dans ce cas le principe de l'invention consiste à modifier l'un au moins des potentiels de polarisation de la cellule de préférence le potentiel de ligne de bit BLA ou BLB et/ou le potentiel VBULK de prise de caisson des transistors de stockage et/ou des transistors d'accès. On peut modifier le potentiel de prise de caisson d'un seul des groupes de transistors, de préférence les transistors de stockage, si ces deux groupes sont réalisés dans deux caissons différents. Dans tous les cas, il s'agit de modifier temporairement au moins une des tensions de polarisation appliquées à la cellule, entre l'opération d'écriture et l'opération de lecture, dans le but d'augmenter les fuites de courant, mais sans altérer la cellule (sans la stresser). Le choix d'une ou des tensions de polarisation a modifier est dépendant de la structure de la cellule de mémoire dynamique en cause, dont les figures 1 et 2 ne représentent que des exemples parmi d'autres de l'état de la technique. Le procédé de l'invention s'applique aussi bien à des cellules à transistors P ou à des cellules à transistors sans caisson. Il ne se limite pas aux structures décrites dans la présente demande. Selon la structure de la cellule et la durée de rétention réduite que l'on souhaite atteindre, on agira sur une seule des tensions de polarisation des transistors de la cellule ou sur plusieurs à la fois. Le procédé de la présente invention permet d'avoir une durée de rétention réduite bien plus faible que la durée de rétention vraie, correspondant aux conditions de fonctionnement (d'utilisation) normales. Par exemple, si cette durée de rétention réduite est de 100 microsecondes pour une durée de rétention vraie de 1 milliseconde, et quand on sait que le test doit être effectué sur toutes les cellules de toutes les mémoires en sortie de fabrication, on mesure le gain de temps considérable procuré par le procédé de test selon l'invention. En outre, les tests de vérification consistent aussi à vérifier la tenue en température. Or les tests en température sont coûteux en matériel (pour chauffer) et en temps. En utilisant la durée de rétention réduite pour effectuer ces tests en température, on yagne un temps précieux. Ceci suppose que les étapes de caractérisation de la durée de rétention vraie et de la durée de rétention réduite comprenne une phase de caractérisation en température. En pratique, l'étape de vérification d'une cellule de mémoire dynamique selon l'invention va comporter une opération d'écriture d'une information dans la cellule (dans des conditions de polarisation normales) , une opération de modification temporaire d'un potentiel au moins d'un ou des transistors de la cellule pour augmenter les fuites de courant dans cette cellule, puis une opération de lecture (dans des conditions de polarisation normales) au bout d'un temps déterminé correspondant la durée de rétention réduite attendue. Cette durée de rétention réduite attendue est déterminée dans une étape de caractérisation supplémentaire, préalable a l'étape de vérification, dans laquelle on effectue la mesure de cette durée dans les conditions d'accès modifiées déterminées. On peut ainsi faire la correspondance entre la durée de rétention réduite testée et la durée de rétention vraie caractéristique de la mémoire et garantie pour les utilisateurs de ces mémoires, dans une gamme de température. REVENDICATIONS 1. Procédé de test d'une mémoire dynamique, comprenant une étape de vérification de la durée de rétention de chacune des cellules de la dite mémoire, une cellule comportant un ou plusieurs transistors, la dite étape consistant pour chaque cellule en une opération d'écriture d'une information dans la dite cellule suivie d'une opération de lecture de la dite cellule au bout d'un temps déterminé, caractérisé en ce que le temps déterminé correspond à une durée de rétention réduite, une tension de polarisation au moins parmi les tensions de polarisation du ou des transistors de la cellule étant modifiée temporairement pour augmenter les courants de fuite pendant ce temps déterminé. 2. Procédé de test d'une mémoire dynamique selon la revendication 1, une cellule comportant au moins un transistor d'accès connecté à une ligne de bit, caractérisé en ce que le procédé consiste à modifier un potentiel de polarisation au moins du dit transistor d'accès. 3. Procédé de test d'une mémoire dynamique selon la revendication 2, caractérisé en ce que la modification temporaire consiste a abaisser le potentiel de polarisation de la dite ligne de bit. 4. Procédé de test d'une mémoire dynamique selon la revendication 2, caractérisé en ce que la modification temporaire consiste à modifier le potentiel de polarisation de grille du transistor d'accès. 5. Procédé de test d'une mémoire dynamique selon la revendication 1 ou 2, le ou les transistors de la cellule étant des transistors MOS réalisés dans un caisson, le dit caisson étant polarisé par une prise de caisson à un potentiel (VBuLK), caractérisé en ce que le procédé consiste à modifier ledit potentiel de polarisation de la prise de caisson. 6. Procédé de test d'une mémoire dynamique selon la revendication 5, la cellule comportant des transistors d'accès et des transistors de stockage, les transistors d'accès étant réalisé dans un caisson différent du caisson des transistors de stockage, caractérisé en ce que la modification du potentiel de prise de caisson est appliquée aux transistors de stockage. 7. Procédé de test d'une mémoire dynamique selon l'une quelconque des revendications précédentes comprenant une étape de caractérisation de la mémoire préalable à l'étape de vérification, pour déterminer la durée de rétention caractéristique d'un ou plusieurs lots de fabrication de mémoire dynamique dans des conditions de polarisation normales de la dite mémoire, caractérisé en ce que le temps déterminé utilisé dans l'étape de vérification est fixé au moyen d'une étape préalable de caractérisation supplémentaire, prévue pour mesurer la durée de rétention réduite de la mémoire dynamique dans les conditions de modification des tensions de polarisation des transistors de la cellule de l'étape de vérification. 8. Procédé selon la revendication 6, caractérisé en ce que l'étape de caractérisation de la durée de rétention vraie et de la durée de rétention réduite sont réalisées dans une gamme de température.