Brevet FR2772507A1 — publié le 19990618

Dispositif de mémoire à circuits intégrés ayant des lignes d'entrée et de sortie de données s'étendant dans la direction des colonnes, et circuits et procédés pour réparer des cellules défectueuses La présente invention concerne des dispositifs de mémoire à circuits intégrés et, plus particulière- ment, la réparation de cellules défectueuses dans des dispositifs de mémoire. En général, les dispositifs de mémoire à circuits intégrés comprennent une multiplicité de cellules de mémoire disposées en rangées et colonnes qui s'étendent respectivement selon une direction de rangées et une direction de colonnes. Une cellule de mémoire spécifique est sélectionnée par une adresse de rangée et une adresse de colonne. Les données de la cellule de mémoire sélectionnée se déplacent à des lignes d'entrée et de sortie locales par l'intermé- diaire d'une paire de lignes de bits. Lorsque de nombreuses cellules de mémoire sont connectées à une paire de lignes de bits, la capacité parasite peut augmenter. En conséquence, du fait de la grande capacité parasite, la mémoire peut fonctionner plus lentement, car le nombre de cellules de mémoire connectées à une paire de lignes de bits augmente. Par ailleurs, lorsque toutes les cellules d'un dispositif de mémoire se trouvent dans un seul bloc, les entrées et les sorties à bits multiples peuvent être difficiles à effectuer. En conséquence, le dispositif de mémoire peut être divisé en une multiplicité de modules. Chaque module peut indépendamment entrer et sortir des données. Une telle structure est appelée une architecture à "modules empilés". La figure 1 est un schéma fonctionnel montrant les lignes d'entrée et de sortie d'un dispositif de mémoire ayant une structure conventionnelle à modules empilés. En se reportant à la figure 1, dans le dispo- sitif de mémoire ayant la structure à modules empilés, un module a une structure analogue à celle de briques empilées. Chaque module a un décodeur de rangées, un amplificateur de lecture et un décodeur de colonnes local. Les lignes d'entrée et de sortie globales GES utilisent un bus de données commun. Le décodeur de rangées est sélectionné par une adresse de module de rangées et il est activé en sélectionnant la ligne de mots de la cellule de mémoire. La ligne de mots de la cellule de mémoire est disposée dans la direction des rangées. Le décodeur de colonnes local est actionné par les signaux de sortie d'une adresse de module de colonnes et par un décodeur de colonnes global. Il existe un décodeur de colonnes local dans chaque module. Les lignes de signaux de sortie du décodeur de colonnes global GCSL et le signal de sortie du décodeur de colonnes local LCSLi sont tous disposés dans la direction des colonnes. Lorsque la ligne de mots est sélectionnée par l'adresse du module de rangées et l'adresse de la rangée, tous les amplificateurs de lecture des modules sélectionnés opèrent. Les données du module sélectionné sont amplifiées par l'amplificateur de lecture et se déplacent aux lignes d'entrée et de sortie locales LES dans la direction des rangées. Les données déplacées aux LES se déplacent à nouveau aux lignes d'entrée et de sortie globales GES. Les lignes d'entrée et de sortie globales GES sont connectées en commun aux modules de mémoire et sont disposées dans la direction des colonnes. La figure 2 est un schéma fonctionnel montrant un circuit de réparation de cellules défectueuses pour le dispositif de mémoire de la figure 1. Dans le circuit de réparation de cellules défectueuses de la figure 2, un commutateur normal est disposé entre la ligne de données DESi de la cellule de mémoire et une ligne d'entrée et de sortie locale LESi. Un commutateur à redondance est disposé entre une ligne d'entrée et de sortie à redondance RES et la ligne d'entrée et de sortie locale LESi. Tous les commutateurs normaux sont fermés dans un mode de fonctionnement normal. A ce moment, les commutateurs à redondance sont tous ouverts. En conséquence, les lignes de données DESi sont respectivement connectées aux lignes d'entrée et de sortie locales LESi. Par exemple, des données peuvent être entrées et sorties, car DESO est connectée à LES0, DES1 à LES1 et DESn-1 à LESn-1. Toutefois, lorsqu'une cellule est défectueuse, le commutateur normal de la colonne correspondante est ouvert et le commutateur à redondance est fermé. Par exemple, lorsqu'une cellule défectueuse est produite dans la colonne correspondant à la ligne de données DES1, le commutateur normal 205 connecté à la ligne de données DES1 est ouvert et le commutateur à redondance 207 est fermé. En conséquence, la ligne d'entrée et de sortie locale LESI est déconnectée de la ligne de données DES1 et elle est connectée à la ligne d'entrée et de sortie à redondance RES. Les lignes de données restantes sont connectées aux lignes d'entrée et de sortie locales respectives et opèrent comme dans le mode de fonctionnement normal. Les dispositifs de mémoire et les circuits de réparation de cellules défectueuses ayant la structure de modules empilés selon la technologie conventionnelle peuvent avoir des problèmes. Tout d'abord, dans un dispositif de mémoire ayant la structure à modules empilés conventionnelle, la zone de l'implantation peut augmenter lorsque les lignes d'entrée et de sortie augmentent. En particulier, les lignes d'entrée et de sortie locales LES sont affectées à chaque module. Un décodeur de colonnes local existe dans chaque module. Lorsqu'on augmente les lignes d'entrée et de sorties, les modules de cellules de mémoire peuvent être divisés davantage ou bien le nombre de lignes d'entrée et de sortie locales sortant à travers l'amplificateur de lecture peut augmenter. Par ailleurs, le nombre de lignes d'entrée et de sortie globales auxquelles sont connectées les lignes d'entrée et de sortie locales respectives peut augmenter. En conséquence, les lignes d'entrée et de sortie peuvent augmenter dans les direc- tions des rangées et des colonnes d'une puce de memoire. En second lieu, les dispositifs de mémoire ayant la structure à modules empilés conventionnelle peuvent prélever un courant important. Du fait que le décodeur de colonnes local de chaque module opère généralement en un mode de lecture ou d'écriture, le courant augmente. En troisième lieu, il se produit une différence de charge sur la base des distances différentes entre les lignes d'entrée et de sortie globales et les points respectifs des lignes d'entrée et de sortie locales. En conséquence, il peut se produire une différence temporelle dans les envois de données des colonnes respectives aux lignes d'entrée et de sortie globales, réduisant ainsi la performance de la mémoire. Enfin, dans le circuit de réparation de cellules défectueuses de la figure 2, plusieurs commutateurs à redondance sont connectés à la ligne d'entrée et de sortie à redondance RES. En conséquence, les données peuvent être entrées et sorties plus lentement pendant le fonctionnement en redondance. Des dispositifs de mémoire à circuits intégrés selon la présente invention comprennent un bloc de mémoire contenant une multiplicité de cellules de mémoire disposées en rangées et colonnes qui s'étendent respectivement selon une direction de rangées et une direction de colonnes. Un décodeur de rangées sélec- tionne une rangée dans le bloc de mémoire en réponse à un groupe de signaux d'adresse de rangée. Une ligne de sélection de colonnes sélectionne une colonne dans le bloc de mémoire. Un décodeur de colonnes active la ligne de sélection de colonnes en réponse à un groupe de signaux d'adresse de colonne. Des lignes d'entrée et de sortie de données entrent des données dans la cellule de mémoire sélectionnée par le décodeur de rangées et le décodeur de colonnes et en extrait des données. La ligne de sélection de colonnes s'étend dans la direction des rangées et les lignes d'entrée et de sortie de données s'étendent dans la direction des colonnes. Les lignes d'entrée et de sortie de données s'étendent au-dessus de la zone des blocs de mémoire. En conséquence, la dimension et/ou la consommation de courant du dispositif de mémoire peuvent être réduites. On peut également réduire les différences de charge. Sous un autre aspect de la présente invention, des dispositifs de mémoire à circuits intégrés compren- nent un bloc de cellules de mémoire normales comprenant des première et deuxième colonnes normales et un bloc de cellules de mémoire redondantes ayant une colonne de redondance. Des première et deuxième lignes d'entrée et de sortie de données normales entrent des données dans les première et deuxième colonnes normales et en extraient des données respectivement. Les lignes d'entrée et de sortie de données redondantes entrent des données dans la colonne de redondance et en extraient des données. Des première et deuxième lignes de transfert de données entrent des données dans un circuit extérieur ou en extraient des données. Un premier commutateur connecte la première ligne de transfert de données à la première ligne d'entrée et de sortie de données normales pendant un fonctionnement normal. Le premier commutateur connecte la première ligne de transfert de données aux lignes d'entrée et de sortie de données redondantes pendant une opération redondante. Un deuxième commutateur connecte la deuxième ligne de transfert de données à la deuxième ligne d'entrée et de sortie de données normales pendant un fonctionnement normal. Le deuxième commutateur connecte la deuxième ligne de transfert de données à la première ligne d'entrée et de sortie de données normales pendant un fonctionnement en redondance. En conséquence, on peut réduire la différence de longueurs des trajets de données des colonnes respectives pendant le fonctionnement en redondance. Sous encore un autre aspect de la présente invention, des dispositifs de mémoire à circuits inté- grés comprennent un bloc de cellules de mémoire normales comprenant des première, deuxième et troisième colonnes normales et un bloc de cellules redondantes comprenant des première et deuxième colonnes redondantes. Les première, deuxième et troisième lignes d'entrée et de sortie de données normales entrent des données dans les première, deuxième et troisième colonnes normales, respectivement, et en extraient des données. Les première et deuxième lignes d'entrée et de sortie de données redondantes entrent des données dans les première et deuxième colonnes redondantes respectivement et en extraient des données. Les première, deuxième et troisième lignes de transfert de données entrent des données dans un circuit extérieur et en extraient des données. Des premier, deuxième et troisième commutateurs connectent les première, deuxième et troisième lignes de transfert de donnée aux première, deuxième et troisième lignes d'entrée et de sortie de données normales pendant un fonctionnement normal. Le premier commutateur connecte la première ligne de transfert de données à la première ligne d'entrée et de sortie de données redondantes pendant une opération redondante déplaçant d'une colonne. Le premier commutateur connecte la première ligne de transfert de données à la deuxième ligne d'entrée et de sortie de données redondantes pendant une opération redondante déplaçant deux colonnes. Le deuxième commu- tateur connecte la deuxième ligne de transfert de données à la première ligne d'entrée et de sortie de données normales pendant l'opération redondante dépla- çant une colonne. Le deuxième commutateur connecte la deuxième ligne de transfert de données à la première ligne d'entrée et de sortie de données redondantes pendant l'opération redondante déplaçant deux colonnes. Le troisième commutateur connecte la troisième ligne de transfert de données à la deuxième ligne d'entrée et de sortie de données normales pendant une opération redondante déplaçant une colonne. Le troisième commuta- teur connecte la troisième ligne de transfert de données à la première ligne d'entrée et de sortie de données normales pendant l'opération redondante dépla- çant deux colonnes. En conséquence, on peut réduire la différence de longueurs des trajets de données des colonnes respectives pendant le fonctionnement en redondance. Sous encore un autre aspect de la présente invention, il est procuré des procédés et des systèmes de réparation de cellules défectueuses pour des dispo- sitifs de mémoire à circuits intégrés ayant une multi- plicité de colonnes normales et au moins une colonne de redondance. Il est détecté le numéro i d'une colonne ayant des cellules défectueuses en comptant les colon- nes en se référant à la colonne de redondance. Il est détecté le numéro k d'une colonne qui effectue l'opéra- tion de lecture/d'écriture des données, en comptant les colonnes par référence à la colonne de redondance. Une ligne de transfert de données est connectée à une ligne d'entrée et de sortie de données normales lorsque k est plus grand que i. La ligne de transfert des données est connectée à la ligne d'entrée et de sortie des données de la colonne précédente lorsque k n'est pas plus grand que i. Les buts et avantages ci-dessus de la présente invention apparaîtront plus clairement par la descrip- tion détaillée d'une réalisation préférée en se repor- tant aux dessins joints, dans lesquels: - la figure 1 est un schéma fonctionnel montrant des lignes d'entrée et de sortie d'un dispositif de mémoire conventionnel ayant une structure à modules empilés; - la figure 2 est un schéma fonctionnel montrant un circuit de réparation de cellules défectueuses appliqué au dispositif de mémoire représenté sur la figure 1; - la figure 3 est un schéma fonctionnel montrant une réalisation de dispositifs de mémoire contenant des lignes d'entrée et de sortie de données dans la direction des colonnes selon la présente inven- tion; - la figure 4 montre une réalisation de commutateur de colonnes 311 de la figure 3 ayant des lignes d'entrée et de sortie de données correspondant à un réseau de cellules de mémoire normales; - la figure 5 montre une réalisation de commutateur de colonnes 311 de la figure 3 ayant des lignes d'entrée et de sortie de données correspondant à un réseau de cellules de mémoire normales et un réseau de cellules de mémoire redondantes; - la figure 6 est un schéma fonctionnel montrant une première réalisation d'un circuit de réparation de cellules défectueuses appliqué à un dispositif de mémoire de la figure 3; - la figure 7 montre une réalisation d'un commutateur 603 du circuit de séparation de cellules défectueu- ses de la figure 6; - la figure 8 est un organigramme montrant des procé- dés et des systèmes pour réparer des cellules défectueuses qui peut utiliser le circuit de répa- ration de cellules défectueuses de la figure 6; - la figure 9 est un schéma fonctionnel montrant une deuxième réalisation d'un circuit de réparation de cellules défectueuses appliqué à un dispositif de mémoire de la figure 3; - la figure 10 montre une réalisation d'un commuta- teur 905 du circuit de réparation des cellules défectueuses de la figure 9; et - la figure 11 est un organigramme montrant des procédés et des systèmes de réparation de cellules défectueuses pouvant utiliser le circuit de répara- tion des cellules défectueuses de la figure 9. La présente invention va maintenant être décrite plus en détail ci-après en se référant aux dessins joints, dans lesquels sont représentés des réalisations préférées de l'invention. Toutefois, l'invention peut être incorporée dans de nombreuses formes différentes et ne doit pas être considérée comme limitée aux réalisations exposées ici; au lieu de cela, ces réalisations sont indiquées de façon que cette description soit complète et transmette totale- ment la portée de l'invention à l'homme de l'art. Des repères identiques désignent des éléments identiques dans toute la description. La figure 3 est un schéma fonctionnel montrant un dispositif de mémoire à circuits intégrés ayant des lignes d'entrée et de sortie de données dans la direction des colonnes selon la présente invention. En se reportant à la figure 3, la présente invention concerne un dispositif de mémoire ayant un bloc de mémoire comprenant une multiplicité de cellules de mémoire disposées en rangées et colonnes qui s'étendent respectivement dans une direction de rangées (horizontales sur la figure 3) et dans une direction de colonnes (verticale sur la figure 3). Le dispositif de mémoire de la présente réalisation comprend un décodeur de rangées 301, un décodeur de colonne 303 et des lignes d'entrée et de sortie de données ES. Le module de mémoire comprend de nombreux blocs de cellules de mémoire. Chaque module de cellules de mémoire peut indépendamment effectuer des opérations de LECTURE et ÉCRITURE. Le décodeur de rangées 301 sélec- tionne un module de cellules de mémoire en réponse à un groupe de signaux d'adresses de rangée RA0, RA1,..., RAn-1, sélectionne la rangée et active une ligne de mots. Le décodeur de colonnes 303 active une ligne de sélection de colonnes CSL en réponse à un groupe de signaux d'adresses de colonne CA0, CA1,..., Can-1. La ligne de sélection de colonnes CSL sélectionne une colonne du bloc de mémoire. La ligne de sélection de colonnes CSL s'étend dans la direction des rangées. Le décodeur de colonnes 303 selon la présente invention est disposé sur un côté du bloc de mémoire, dans la direction de l'empilage des modules empilés. Les lignes d'entrée et de sortie de données ES entrent des données dans la cellule de mémoire sélectionnée par le décodeur de colonnes 303 et en extraient des données. Les lignes d'entrée et de sortie de données ES s'étendent dans la direction des colonnes. Les lignes d'entrée et de sortie de données ES s'étendent au-dessus de la zone des blocs de mémoire. En se reportant à la figure 3, la structure et l'opération de lecture de la présente réalisation vont être décrites en détail. La présente réalisation peut contenir 16 modules de cellules de mémoire. La dimen- sion de la mémoire tout entière peut être 32Mb et il peut y avoir 64 lignes d'entrée et de sortie. Un module de cellules de mémoire peut contenir deux réseaux de cellules de mémoire. Par exemple, le module de cellules de mémoire supérieur contient deux réseaux de cellules de mémoire 307_1 et 307_2. Le module de cellules de memoire inférieur comprend deux réseaux de cellules de memoire 307_31 et 307_32. Chaque réseau de cellules de memoire peut avoir une dimension de mémoire de 1Mb et un module de cellules de mémoire peut avoir une dimension de mémoire de 2Mb. Chaque réseau de cellules de mémoire a un amplificateur de lecture 309 et un commutateur de colonneS 311. En consequence, le module de cellules de mémoire et la cellule de mémoire sont sélectionnés par le groupe de signaux d'adresses RA0, RA1,..., et Ran-1, activant ainsi la ligne de mots associée. Les données de la cellule de mémoire connectée à la ligne de mots activée sont transmises à l'amplificateur de lecture sur la ligne de bits. Les lignes de mots sont disposées dans la direction des rangées. Les lignes de bits sont disposées dans la direction des colonnes. Les données de la cellule de mémoire transmises à l'ampli- ficateur de lecture sont amplifiées. Le commutateur de colonnes 311 est fermé par la ligne de sélection de colonnes activée CSL. Le commutateur de colonnes fermé connecte la ligne de bits aux lignes d'entrée et de sortie de données ES. En conséquence, les données de la cellule de mémoire amplifiée se déplacent aux lignes d'entrée et de sortie de données ES par le commutateur de colonnes fermé et sont transférées à une plage de connexion extérieure par une interface d'entrée et de sortie 313. Les données peuvent être entrées et sorties lorsque deux colonnes sont sélectionnées dans un module de cellules de mémoire. En conséquence, dans l'exemple ci-dessus, 64 unités de données peuvent être entrées dans la puce de mémoire et en être extraites. La figure 4 montre une réalisation du commuta- teur de colonnes 311 de la figure 3 ayant des lignes d'entrée et de sortie de données correspondantes à un réseau de cellules de mémoire normales. Un premier groupe de commutateurs comprend quatre transistors disposés en quatre colonnes, dans chaque colonne du réseau de cellules de mémoire. A savoir, le premier groupe de commutateurs se répète sur la base de quatre transistors 401, 403, 405, 407 disposés dans quatre colonnes. Dans le premier groupe de commutateurs, l'un des quatre transistors 401, 403, 405, 407 est rendu conducteur (fermé) en réponse à un premier signal de sortie CSLF du décodeur de colonnes 303. Le premier signal de sortie CSLF du décodeur de colonnes 303 est décodé et activé par des adresses de colonnes inférieures. Un deuxième commutateur est fermé en réponse à un deuxième signal de sortie CSLS du décodeur de colonne 303. Le signal CSLS est décodé et activé par des adresses de colonnes supérieures. En conséquence, pour connecter la ligne de bits de la cellule de mémoire sélectionnée aux lignes d'entrée et de sortie de données, les premier et deuxième commutateurs sont fermés. En conséquence, la ligne de bits de la cellule de mémoire, c'est-à-dire la sélection de la colonne, est déterminée par la combinaison des signaux CSLF et CSLS, et est connectée aux lignes d'entrée et de sortie de données normales NESi. La figure 5 montre une réalisation du commuta- teur de colonnes 311 de la figure 3 ayant des lignes d'entrée et de sortie de données correspondant au réseau de cellules de mémoire normales et au réseau de cellules de mémoire redondantes. En se référant à la figure 5, les lignes d'entrée et de sortie de données dans le réseau de cellules de mémoire normales sont représentées sur la figure 4. Toutefois, le commutateur de colonnes correspondant au réseau de cellules de mémoire redondantes diffère de celui correspondant au réseau de cellules de mémoire normales. Le premier groupe de commutateurs est disposé de la même manière que le premier groupe de commutateurs correspondant au réseau de cellules de mémoire normales. Le groupe de signaux CSLF pour commander le premier groupe de commutateurs est disposé dans la direction des rangées. Toutefois, tandis que le groupe de signaux CSLS pour commander le deuxième groupe de commutateurs du réseau de cellules de mémoire normales est disposé dans la direction des rangées, le groupe de signaux CSLS pour commander le deuxième groupe de commutateurs du réseau de cellules de mémoire redondantes est disposé dans la direction des colonnes. Comme décrit ci-dessus, la zone d'implantation et le courant de fonctionnement peuvent être réduits lorsqu'on augmente les lignes d'entrée et de sortie des données en disposant les lignes d'entrée et de sortie des données et les lignes de transfert de données dans la direction des colonnes. Par ailleurs, la différence de charge des lignes d'entrée et de sortie respectives à la plage de connexion de sortie peut être moindre. La figure 6 est un schéma fonctionnel montrant une première réalisation d'un circuit de réparation de cellules défectueuses appliqué à un dispositif de mémoire de la figure 3. En se reportant à la figure 6, la présente invention concerne des circuits de répara- tion de cellules défectueuses pour des dispositifs de memoire ayant au moins deux colonnes normales et au moins une colonne redondante. Un dispositif de mémoire selon la présente invention comprend des première et deuxième lignes d'entrée et de sortie de données normales NESO et NES1, une ligne d'entrée et de sortie de données redondantes RES, des première et deuxième lignes de transfert de données SESO et SES1, et des premier et deuxième commutateurs 601 et 603. Les première et deuxième lignes d'entrée et de sortie de données normales NESO et NES1 entrent et sortent des données, correspondant aux première et deuxième colonnes normales. La ligne d'entrée et de sortie de données redondantes RES entre les données dans la colonne redondante ou extrait des données de la colonne redondante. Les première et deuxième lignes de transfert de données SES0 et SES1 entrent les données dans un circuit extérieur ou extraient les données du circuit extérieur. Le premier commutateur 601 connecte la première ligne d'entrée et de sortie de données normale NESO à la première ligne de transfert de données 100 quand il n'y a pas de cellules défectueuses dans la colonne connectée à la première ligne d'entrée et de sortie de données normales NESO, à savoir pendant le fonction- nement normal. Toutefois, lorsqu'il y a des cellules défectueuses dans la colonne connectée à la première ligne d'entrée et de sortie de données normales NESO, à savoir pendant un fonctionnement en redondance, le premier commutateur 601 connecte la ligne d'entrée et de sortie de données redondante RESO à la première ligne de transfert de données SESO. Lorsqu'il n'y pas de cellules défectueuses dans la colonne connectée à la deuxième ligne d'entrée et de sortie de données normales NES1, à savoir pendant un fonctionnement normal, le deuxième commutateur 603 connecte la deuxième ligne d'entrée et de sortie de données normales NES1 à la deuxième ligne de transfert de données SES1. Lorsqu'il y a des cellules défectueuses dans la colonne connectée à la deuxième ligne d'entrée et de sortie de données normales NESO, à savoir pendant le fonctionnement en redondance, le deuxième commuta- teur 603 connecte la première ligne d'entrée et de sortie de données normales à la deuxième ligne de transfert de données SES1. Il est bien entendu qu'on se réfère jusqu'ici à un dispositif ayant deux colonnes normales. Toutefois, une telle structure peut également s'appliquer à un dispositif de mémoire ayant plus de deux colonnes. Lorsqu'il n'y a pas de cellules défectueuses dans le bloc de cellules de mémoire, les lignes de transfert de données sont connectées aux lignes d'entrée et de sortie de données normales initialement affectées. Toutefois, lorsqu'il y a des cellules défectueuses dans le bloc de cellules de mémoire, les lignes de transfert de données sont connectées à des lignes d'entrée et de sortie de données normales adjacentes. Par exemple, lorsqu'il y a des cellules défectueuses dans la cinquième colonne en partant de la droite de la figure 6, c'est-à-dire dans la colonne correspondant à NES4 sur la base du réseau de cellules redondantes, SESO et RES sont connectées. SES1, SES2, SES3 (non représentée) et SES4 (non représentée) sont respectivement connectées à NES0, NES1, NES2 et NES3 (non représentées). La sixième ligne de transfert de données et les lignes de transfert de données suivantes, c'est- à-dire SES5 (non représentée) sont connectées aux lignes d'entrée et de sortie de données normales initialement correspondantes. La figure 7 montre une réalisation d'un commu- tateur 603 du circuit de réparation de cellules défec- tueuses de la figure 6. En se référant à la figure 7, un commutateur de laprésente réalisation comprend une première porte de transfert 701 et une deuxième porte de transfert 703. La première porte de transfert 701 est activée dans un état de fonctionnement normal pour connecter la ligne d'entrée et de sortie de données normales NES1 à la ligne de transfert de données SES1. La deuxième porte de transfert 703 connecte la ligne d'entrée et de sortie de données normales NESO à la ligne de transfert de données SES1, lorsqu'il y a des cellules défectueuses dans la ligne NES1 ou dans les colonnes successives, c'est-à-dire pendant le fonction- nement en redondance. Dans la présente réalisation, que ce soit le fonctionnement en redondance qui doit être effectué, est déterminé par un signal de commande de redondance RCSLi et FUSEi produit par un fusible. A savoir, lorsque RCSLi et FUSEi deviennent simultanément "hauts", la deuxième porte de transfert est activée pour connecter la ligne d'entrée et de sortie de données normales SES0 et la ligne de transfert de données SES1. Dans la présente réalisation, on se réfère au commutateur 603 correspondant à la ligne de transfert de données SES1, mais ce qui précède s'appli- que également aux commutateurs 601 et 605. Toutefois, dans le commutateur 601, SES0 est connectée à la ligne d'entrée et de sortie de données redondantes RES pendant le fonctionnement en redondance. La figure 8 est un organigramme montrant des procédés et des systèmes comprenant des étapes et des moyens respectifs pour réparer une cellule défectueuse qui peuvent utiliser un circuit de réparation de cellules défectueuses de la figure 6. En se reportant à la figure 8, la présente invention concerne la réparation d'une cellule défectueuse d'un dispositif ayant une multiplicité de colonnes normales et au moins une colonne de redondance lorsqu'il y a des cellules défectueuses dans une colonne. L'invention peut comporter un bloc de détection de colonnes défectueuses 801, un bloc de détection de colonnes désignées 803, un bloc de détermination 805, un bloc de connexion normale 807 et un bloc de réparation 809. Dans le bloc de détection des colonnes défec- tueuses 801, le numéro i de la colonne à laquelle appartiennent les cellules défectueuses est détecté en comptant les colonnes par position en se référant à la colonne de redondance. Dans le bloc de détection des colonnes désignées 803, le numéro k d'une colonne pour effectuer une opération de lecture et d'écriture est détecté en comptant les colonnes par position en se référant à la colonne de redondance. Dans le bloc de détermination 805, il est déterminé si k est plus grand que i en comparant i et k. Dans le bloc de connexion normale 807, la ligne de transfert de données ESk est connectée à la ligne d'entrée et de sortie de données normales NESk lorsque le résultat du bloc de détermina- tion 805 est "oui". Dans le bloc de réparation 809, la ligne de transfert de données ESk est connectée à la ligne d'entrée et de sortie de données de la colonne précédente lorsque le résultat du bloc de détermination 805 est "non". Le bloc de réparation 809 peut comporter un bloc de détermination de la première colonne 811, un premier bloc de connexion de redondance 813 et un bloc de connexion de redondance 815. Dans le bloc de déter- mination de la première colonne 811, il est déterminé si la ligne de transfert de données ESk est la première colonne normale en partant de la colonne de redondance, lorsque le résultat du bloc de détermination 805 est "non". Dans le premier bloc de connexion de redondance 813, la ligne de transfert de données ESk est connectée à la ligne d'entrée et de sortie de données redondantes RES lorsque le résultat du bloc de détermination de la première colonne 811 est "oui". Dans le bloc de connexion de redondance 815, la ligne de transfert de données ESk est connectée à une ligne d'entrée et de sortie de données normales NESk-1. Lorsque les cellules défectueuses sont réparées comme décrit ci- dessus, les lignes d'entrée et de sortie de données normales initialement affectées sont connectées aux lignes de transfert de données comme dans l'état normal, dans les colonnes ayant des numéros supérieurs à celui de la colonne ayant des cellules défectueuses. Les lignes de transfert de données correspondantes aux colonnes ayant des numéros égaux ou inférieurs à celui de la colonne ayant les cellules défectueuses sont connectées aux lignes d'entrée et de sortie de données normales ou aux lignes d'entrée et de sortie de données redondantes correspondant aux colonnes précédant la colonne d'une unité. En conséquence, les différences des longueurs des trajets de données des colonnes respectives pendant le fonctionnement en redondance sont réduites. La figure 9 est un schéma fonctionnel montrant une deuxième réalisation d'un circuit de réparation des cellules défectueuses appliqué à un dispositif de mémoire de la figure 3. En se reportant à la figure 9, la présente réalisation concerne des circuits de réparation de cellules défectueuses pour des disposi- tifs de mémoire ayant un bloc de cellules de mémoire normales comprenant des première, deuxième et troisième colonnes normales et un bloc de cellules de mémoire de redondance ayant des première et deuxième colonnes redondantes. Un circuit de réparation de cellules défectueuses du dispositif de mémoire selon la présente invention comprend des première, deuxième et troisième lignes d'entrée et de sortie de données normales MES0, MESI et MES2, des première et deuxième lignes d'entrée et de sortie de données redondantes RES0 et RES1, des première, deuxième et troisième lignes de transfert de données TESO, TES1 et TES2, et des premier, deuxième et troisième commutateurs 901, 903 et 905. Les première, deuxième et troisième lignes d'entrée et de sortie de données normales MES0, MES1 et MES2 entrent et sortent des données, correspondantes aux première, deuxième et troisième colonnes normales. Les première et deuxième lignes d'entrée et de sortie de données redondantes RES0 et RES1 entrent et sortent des données correspondant aux première et deuxième colonnes redondantes. Les première, deuxième et troisième lignes de transfert de données TES0O, TES1 et TES2 entrent des données dans le circuit extérieur et extraient des données du circuit extérieur. Le premier commutateur 901 connecte la première ligne de transfert de données TES0 à la première ligne d'entrée et de sortie de données normales MES0 pendant un fonctionnement normal. Le premier commutateur 901 connecte la première ligne de transfert de données TES0 la première ligne d'entrée et de sortie de données redondantes RESO pendant un fonctionnement en redondance déplaçant une colonne. Le fonctionnement en redondance déplaçant une colonne signifie que, lorsqu'une colonne spécifique est sélectionnée et qu'il y a des cellules défectueuses dans une colonne parmi les colonnes après la colonne spécifique, la ligne de transfert de données spécifique est connectée à la ligne d'entrée et de sortie de données précédant cette colonne. Le premier commutateur 901 connecte la première ligne de transfert de données TESO à la deuxième ligne d'entrée et de sortie de données redondante RES1 pendant un fonctionnement en redondance déplaçant deux colonnes. Le fonctionnement en redondance déplaçant deux colonnes signifie que, lorsqu'une colonne spécifi- que est sélectionnée et qu'il y a des cellules défec- tueuses dans deux colonnes parmi les colonnes après la colonne spécifique, la ligne de transfert de données spécifique est connectée à la ligne d'entrée et de sortie de données précédant de deux colonnes. Le deuxième commutateur 903 connecte la deuxième ligne de transfert de données TES1 à la deuxième ligne d'entrée et de sortie de données normales MES1 pendant le fonctionnement normal. Le deuxième commutateur 903 connecte la deuxième ligne de transfert de données TES1 à la première ligne d'entrée et de sortie de données normales MESO pendant le fonc- tionnement en redondance déplaçant une colonne. Le deuxième commutateur 903 connecte la deuxième ligne de transfert de données TESi à la première ligne d'entrée et de sortie de données redondante RESO pendant le fonctionnement en redondance déplaçant deux colonnes. Le troisième commutateur 905 connecte la troisième ligne de transfert de données TES2 à la troisième ligne d'entrée et de sortie de données normales MES2 pendant le fonctionnement normal. Le troisième commutateur 905 connecte la troisième ligne de transfert de données TES2 à la deuxième ligne d'entrée et de sortie de données normales MES1 pendant le fonctionnement en redondance déplaçant deux colonnes. Il est bien entendu que l'on s'est référé à une réalisation comportant trois colonnes normales. Toute- fois, une telle structure peut être appliquée à des dispositifs de mémoire ayant plus de trois colonnes. Lorsqu'il n'y a pas de cellules défectueuses dans le bloc de cellules de mémoire, les lignes de transfert de données sont connectées aux lignes d'entrée et de sortie de données normales initialement affectées. Toutefois, lorsque des cellules défectueuses apparais- sent dans deux colonnes après la colonne considérée, les lignes d'entrée et de sortie de données normales correspondant aux deux colonnes précédentes sont connectées aux lignes de transfert de données. Lorsque des cellules défectueuses sont produites dans une colonne après la colonne considérée, les lignes d'entrée et de sortie de données normales correspondant à la colonne précédant d'une sont connectées aux lignes de transfert de données. Lorsqu'aucune cellule défectueuse n'est produite dans les colonnes après la colonne considérée, les lignes d'entrée et de sortie de données normales initiales sont connectées aux lignes de transfert de données. Par exemple, lorsque des cellules défectueuses existent dans les cinquième et septième colonnes, en comptant à partir de la droite sur la colonne 6, c'est- à-dire dans les colonnes correspondant à MES4 et MES6 (non représentées) sur la base du réseau de cellules redondantes en colonne, TES0 et TES1 sont connectées à RES1 et RES0. TES2, TES3 et TES4 (non représentées) sont connectées respectivement à MESO, MES1 et MES2. TES5 et TES6 (non représentées) correspondant aux sixième et septième colonnes sont respectivement connectées à MES4 et MES5 (non représentées). A partir de la huitième colonne, TESi est connectée à MESi comme dans le fonctionnement normal. La figure 10 montre une réalisation d'un commu- tateur de circuit de réparation de cellules défectueu- ses 905 de la figure 9. En se reportant à la figure 10, un commutateur selon la présente réalisation comprend une première porte de transfert 1001, une deuxième porte de transfert 1003 et une troisième porte de transfert 1005. La première porte de transfert 1001 est activée dans l'état de fonctionnement normal pour connecter la ligne d'entrée et de sortie de données normales MES2 à la ligne de transfert de données TES2. La deuxième porte de transfert 1003 est activée pour connecter la ligne d'entrée et de sortie de données normale MES1 à la ligne de transfert de données TES2 dans le fonctionnement redondant déplaçant une colonne. La troisième porte de transfert 1005 est activée dans le cas du fonctionnement redondant déplaçant deux colonnes pour connecter la ligne d'entrée et de sortie de données normale MES0 à la ligne de transfert de données TES2. Dans la présente invention, la commande des première, deuxième et troisième portes de transfert 1001, 1003 et 1005 est déterminée par le signal de commande de redondance RCSLi et FUSEi est produit par un fusible. A savoir, lorsque RCSLi et FUSEi deviennent tout deux "hauts", la deuxième porte de transfert 1003 est activée et la ligne d'entrée et de sortie de données normales MES1 est connectée à la ligne de transfert de données TES2. Lorsque RCSL0 et FUSEO ou RCSL1 et FUSE1 deviennent "hauts" en même temps, et que RCSL2 et FUSE2 ou RCSL3 et FUSE3 deviennent "hauts" en même temps, la troisième porte de transfert 1005 est activée pour connecter la ligne d'entrée et de sortie de données normale MESO à la ligne de transfert de données TES2. Il est bien entendu que l'on s'est référé ci- dessus au commutateur 905 correspondant à la ligne de transfert de données TES2, mais ce qui précède s'appli- que également aux commutateurs 901 et 903. Toutefois, dans le commutateur 901, TES0 est connecté à la ligne d'entrée et de sortie de données redondantes RES1 pendant le fonctionnement redondant déplaçant deux colonnes et elle est connectée à la ligne d'entrée et de sortie de données redondantes RESO pendant le fonc- tionnement redondant déplaçant une colonne. Dans le commutateur 903, TES1 est connecté à la ligne d'entrée et de sortie de données redondantes RESO pendant le fonctionnement redondant déplaçant deux colonnes. La figure 11 est un organigramme montrant des procédés et des systèmes contenant respectivement des étapes et des moyens pour réparer des cellules défec- tueuses qui peuvent utiliser un circuit de réparation de cellules défectueuses de la figure 9. En se repor- tant à la figure 11, la présente invention concerne la réparation de cellules défectueuses d'un dispositif de mémoire ayant une multiplicité de colonnes normales et au moins deux colonnes redondantes. La réparation de cellules défectueuses selon la présente invention comprend un bloc de détection de cellules défectueuses 1101, un bloc de détection de colonnes désignées 1103, un premier bloc de détermination 1105, un bloc de connexion normale 1107, un deuxième bloc de détermina- tion 1109, un bloc de réparation déplaçant une colonne 1111 et un bloc de réparation déplaçant deux colonnes 1113. Dans le bloc de détection de colonnes défec- tueuses 1101, les numéros i et j (i détecté par position par référence à la colonne redon- dante. Dans le premier bloc de détermination 1105, il est déterminé si k est plus grand que j. Dans le bloc de connexion normale 1107, la ligne de transfert de données ESk est connectée à la ligne d'entrée et de sortie de données normales NESk lorsque le résultat du premier bloc de détermination 1105 est "oui". Dans le deuxième bloc de détermination 1109, il est déterminé si k est plus grand que i lorsque le résultat du premier bloc de détermination 1105 est "non". Dans le bloc de réparation déplaçant une colonne 1111, la ligne de transfert de données ESk est connectée à la ligne d'entrée et de sortie de données normale NESk-1 lorsque le résultat du deuxième bloc de détermination 1109 est "oui". Dans le bloc de répara- tion déplaçant deux colonnes 1113, la ligne de transfert de données ESk est connectée à la ligne d'entrée et de sortie de données des deux colonnes précédentes, lorsque le résultat du deuxième bloc de détermination 1109 est "non". Le bloc de réparation déplaçant la seconde colonne 1113 comprend un premier bloc de détermination de colonnes 1115, un premier bloc de connexion de redondance 1117 et un bloc de connexion de redondance 1119. Dans le premier bloc de détermination de colonnes 1115, il est déterminé si la ligne de transfert de données ESk est la première colonne normale en partant de la colonne de redondance, lorsque le résultat du deuxième bloc de détermination 1109 est "non". Dans le premier bloc de connexion de redondance 1117, la ligne de transfert de données ESk est connectée à la ligne d'entrée et de sortie de données redondantes RES lorsque le résultat du premier bloc de détermination de colonnes 1115 est "oui". Dans le bloc de connexion de redondance 1119, la ligne de transfert de données ESk est connectée à la ligne d'entrée et de sortie de données normales NESk-1 lorsque le résultat du premier bloc de détermination de colonnes 1115 est "non". Lorsque les cellules défectueuses sont réparées comme décrit ci-dessus, dans les colonnes ayant des numéros supérieurs à celui de la colonne ayant les cellules défectueuses, les lignes d'entrée et de sortie de données normales initialement affectées sont connectées aux lignes de transfert de données comme dans l'état normal. Lorsqu'une colonne ayant des cellu- les défectueuses est comprise parmi les colonnes ayant des numéros plus élevés que celui d'une colonne spéci- fique, les lignes de transfert de données sont connectées aux lignes d'entrée et de sortie de données normales correspondant à la colonne précédant cette colonne d'une unité. Lorsque deux colonnes ayant des cellules défectueuses sont comprises dans les colonnes ayant des numéros supérieurs à la colonne spécifique, les lignes de transfert de données sont connectées aux lignes d'entrée et de sortie correspondant à la colonne précédente de deux colonnes. En conséquence, il est possible de réduire la différence de longueur des trajets de données des colonnes respectives pendant le fonctionnement en redondance. Dans les dessins et les spécifications, il a été décrit des réalisations préférées caractéristiques de l'invention et, bien que l'on ait employé des termes spécifiques, ils sont utilisés dans un sens générique descriptif seulement et non à des fins de limitation, la portée de l'invention étant définie dans les reven- dications jointes. REVENDICATIONS 1.- Circuit intégré comprenant: - un bloc de mémoire comprenant une multiplicité de cellules de mémoire disposées en rangées et en colonnes qui s'étendent respectivement selon une direction de rangées et une direction de colonnes; - un décodeur de rangées (301) qui sélectionne une rangée dans le bloc de mémoire en réponse à un signal d'adresse de rangée; - une ligne de sélection de colonnes (CSL) qui sélectionne une colonne dans le bloc de mémoire; - un décodeur de colonnes (303) qui active la ligne de sélection de colonnes en réponse à un signal d'adresse de colonne; et - des lignes d'entrée et de sortie de données (ES) qui entrent des données dans une cellule de mémoire sélectionnée par le décodeur de rangées et le déco- deur de colonnes et qui en extraient des données, le décodeur de colonnes étant disposé sur un côté du bloc de mémoire; dans lequel la ligne de sélection de colonnes (CSL) s'étend dans la direction des rangées et les lignes d'entrée et de sortie des données (ES) s'étendent dans la direction des colonnes. 2.- Dispositif de mémoire selon la revendi- cation 1, dans lequel les lignes d'entrée et de sortie de données (ES) s'étendent au-dessus du bloc de memoire. 3.- Dispositif de mémoire selon la revendi- cation 1, comprenant en outre une zone d'amplificateur de lecture comprenant un amplificateur de lecture qui détecte et amplifie les données d'une cellule de mémoire sélectionnée, dans lequel la ligne de sélection de colonnes (CSL) s'étend en travers de la zone de l'amplificateur de lecture. 4.- Dispositif de mémoire à circuits inté- grés comprenant: - un bloc de mémoire comprenant une multiplicité de cellules de mémoire disposées en rangées et en colonnes, qui s'étendent respectivement dans une direction de rangées et une direction de colonnes; - un décodeur de rangées (301) qui sélectionne une rangée dans le bloc de mémoire en réponse à un signal d'adresse de rangée; - une ligne de sélection de colonnes (CSL) qui sélectionne une colonne dans le bloc de mémoire; - un décodeur de colonnes (303) qui active la ligne de sélection de colonnes en réponse à un signal d'adresse de colonne; et - des lignes d'entrée et de sortie de données (ES) qui entrent des données dans une cellule de mémoire sélectionnée par le décodeur de rangées et le déco- deur de colonnes et qui en extraient les données; dans lequel les lignes d'entrée et de sortie de données s'étendent en travers du bloc de mémoire. 5.- Dispositif de mémoire à circuits inté- grés comprenant: - un bloc de cellules de mémoire normales comprenant des première et deuxième colonnes normales; - un bloc de cellules de mémoire redondantes compre- nant une colonne de redondance; - des première et deuxième lignes d'entrée et de sortie de données normales (NES0 et NES01) qui entrent des données dans les première et deuxième colonnes normales et qui en extraient des données respectivement; - des lignes d'entrée et de sortie de données redondantes (RES) qui entrent des données dans la colonne de redondance et qui en extraient des données; - des première et deuxième lignes de transfert de données (SES0 et SES1) qui entrent des données dans une cellule de mémoire et qui en extraient des données; - un premier commutateur (601) qui connecte la première ligne de transfert de données (100) à la première ligne d'entrée et de sortie de données normales (NES0) pendant un fonctionnement normal et qui connecte la première ligne de transfert de données (100) aux lignes d'entrée et de sortie de données redondantes (RES) pendant un fonctionnement redondant; et - un deuxième commutateur (603) qui connecte la deuxième ligne de transfert de données (SE1) à la deuxième ligne d'entrée et de sortie de données normales (NES1) pendant un fonctionnement normal et qui connecte la deuxième ligne de transfert de données (SES1) à la première ligne d'entrée et de sortie de données normales (NES0) pendant un fonctionnement redondant. 6.- Dispositif de mémoire à circuits inté- grés comprenant: - un bloc de cellules de mémoire normales comprenant des première, deuxième et troisième colonnes norma- les; - un bloc de cellules redondantes comprenant des première et deuxième colonnes de redondance; - des première, deuxième et troisième lignes d'entrée et de sortie de données normales (MESO, MESl, MES2) qui entrent des données dans les première, deuxième et troisième colonnes normales et qui en extraient des données respectivement; - des première et deuxième lignes d'entrée et de sortie de données redondantes (RESO, RES1) qui entrent des données dans les première et deuxième colonnes de redondance et qui en extraient les données respectivement; - des première, deuxième et troisième lignes de transfert de données (TESO, TES1, TES2) qui entrent des données dans une cellule de mémoire et qui en extraient les données; un premier commutateur (901) qui connecte la première ligne de transfert de données (TESO) à la première ligne d'entrée et de sortie de données normales (MESO) pendant un fonctionnement normal, qui connecte la première ligne de transfert de données (TESO) à la première ligne d'entrée et de sortie de données redondantes (RESO) pendant un fonctionnement redondant déplaçant une colonne, et qui connecte la première ligne de transfert de données (TESO) à la deuxième ligne d'entrée et de sortie de données redondantes (RES1) pendant un fonctionnement redondant déplaçant deux colonnes; - un deuxième commutateur (903) qui connecte la deuxième ligne de transfert de données (TES1)à la deuxième ligne d'entrée et de sortie de données normales (MES1) pendant un fonctionnement normal, qui connecte la deuxième ligne de transfert de données (TES1)à la première ligne d'entrée et de sortie de données normales (MESO) pendant un fonctionnement redondant déplaçant une colonne, et qui connecte la deuxième ligne de transfert de données (TES1) à la première ligne d'entrée et de sortie de données redondantes (RES0O) pendant un fonctionnement redondant déplaçant deux colonnes; et - un troisième commutateur (905) qui connecte la troisième ligne de transfert de données (TES2) à la troisième ligne d'entrée et de sortie de données normales (MES2) pendant un fonctionnement normal, qui connecte la troisième ligne de transfert de données (TES2) à la deuxième ligne d'entrée et de sortie de données normales (MESI) pendant un fonctionnement redondant déplaçant une colonne, et qui connecte la troisième ligne de transfert de données (TES2) à la première ligne d'entrée et de sortie de données normales (MESO) pendant un fonctionnement redondant déplaçant deux colonnes. 7.- Procédé de réparation de cellules défec- tueuses pour une mémoire à circuits intégrés ayant une multiplicité de colonnes normales et au moins une colonne de redondance, comprenant les étapes suivan- tes: - détecter le numéro i d'une colonne ayant des cellu- les défectueuses, en comptant les colonnes par référence à la colonne de redondance; - détecter le numéro k d'une colonne qui effectue l'opération de lecture ou d'écriture de données, en comptant les colonnes par référence à la colonne de redondance; - connecter une ligne de transfert de données à une ligne d'entrée et de sortie de données normales lorsque k > i; et - connecter la ligne de transfert de données à la ligne d'entrée et de sortie de données de la colonne précédente lorsque k n'est pas plus grand que i. 8.- Procédé de réparation de cellules défec- tueuses selon la revendication 7, dans lequel l'étape consistant à connecter la ligne de transfert de données à la ligne d'entrée et de sortie de données de la colonne précédente lorsque k n'est pas plus grand que i, comprend les sous-étapes suivantes: - déterminer si la ligne de transfert de données est la première colonne normale en partant de la colonne de redondance; - connecter la ligne de transfert de données à une ligne d'entrée et de sortie de données redondantes lorsque la ligne de transfert de données est la première colonne normale en partant de la colonne de redondance; et - connecter la ligne de transfert de données à une ligne d'entrée et de sortie de données lorsque la ligne de transfert de données n'est pas la première colonne normale en partant de la colonne de redon- dance. 9.- Procédé de réparation de cellules défec- tueuses pour un dispositif de mémoire à circuits inté- grés ayant une multiplicité de colonnes normales et au moins deux colonnes de redondance, comprenant les étapes suivantes: - détecter les numéros i et j (i des colonnes de redondance. 11.- Mémoire à circuits intégrés, compre- nant: - une multiplicité de colonnes normales et au moins une colonne de redondance; - des moyens pour détecter le numéro i d'une colonne ayant des cellules défectueuses en comptant les colonnes par référence à la colonne de redondance; - des moyens pour détecter le numéro k d'une colonne qui effectue l'opération de lecture et d'écriture de données en comptant les colonnes par référence à la colonne de redondance; - des moyens pour connecter une ligne de transfert de données à une ligne d'entrée et de sortie de données normales lorsque k est plus grand que i; et - des moyens pour connecter la ligne de transfert de données à la ligne d'entrée et de sortie de données de la colonne précédente lorsque k n'est pas plus grand que i. 12.- Mémoire selon la revendication 11, dans laquelle les moyens pour connecter la ligne de transfert de données à la ligne d'entrée et de sortie de données de la colonne précédente lorsque k n'est pas plus grand que i, comprennent: - des moyens pour déterminer si la ligne de transfert de données est la première colonne normale en partant de la colonne de redondance; - des moyens pour connecter la ligne de transfert de données à une ligne d'entrée et de sortie de données redondantes lorsque la ligne de transfert de données est la première colonne normale en partant de la colonne de redondance; et - des moyens pour connecter la ligne de transfert de données à une ligne d'entrée et de sortie de données lorsque la ligne de transfert de données n'est pas la première colonne normale en partant de la colonne de redondance. 13.- Mémoire à circuits intégrés, compre- nant: - une multiplicité de colonnes normales et au moins deux colonnes de redondance; - des moyens pour détecter les numéros i et j (i plus grand que i. 14.- Mémoire selon la revendication 13, dans laquelle les moyens pour connecter la ligne de trans- fert de données (ESk) à une ligne d'entrée et de sortie de données à deux colonnes en arrière (NESk-2), lorsque k n'est pas plus grand que j et que k n'est pas plus grand que i, comprennent: - des moyens pour déterminer si la ligne de transfert de données (ESk) est la première colonne normale en partant des colonnes de redondance; - des moyens pour connecter la ligne de transfert de données (ESk) à la ligne d'entrée et de sortie de données (RES) lorsque la ligne de transfert de données est la première colonne normale en partant des colonnes de redondance; et - des moyens pour connecter la ligne de transfert de données (ESk) à la ligne d'entrée et de sortie de données normales (NESk-2) lorsque la ligne de transfert de données n'est pas la première colonne normale en partant des colonnes de redondance.