Brevet FR2780541A1 — publié le 19991231

PROCEDE ET DISPOSITIF D'AFFICHAGE A CRISTAUX LIQUIDES La présente invention concerne un dispositif d'affichage à cristaux liquides de type matrice, et plus particulièrement un procédé de commande de panneau à cristaux liquides incluant des transistors à couche mince et son dispositif. Généralement, dans un dispositif d'affichage à cristaux liquides de type matrice avec des transistors à couche mince, les transistors à couche mince sont prévus dans le panneau d'affichage à cristaux liquides. Ce dispositif d'affichage à cristaux liquides de type matrice peut produire un affichage à contraste élevé même lorsqu'il est commandé avec un faible rapport cyclique ou taux d'utilisation dans un mode de commande par multiplexage multiligne. Comme le montre la figure 1, le dispositif d'affichage à cristaux liquides de type matrice se compose d'un panneau à cristaux liquides 10 comportant une pluralité de transistors à couche mince et une pluralité de cellules de cristaux liquides, et d'un circuit d'attaque côté balayage 12 et d'un circuit d'attaque côté signal 14 qui sont connectés au panneau à cristaux liquides 10. Le circuit d'attaque côté balayage 12 fournit une tension de balayage à un câblage de balayage 11 dans le panneau à cristaux liquides 10. Ce câblage de balayage 11 se compose d'électrodes de balayage auxquelles les électrodes de grille des transistors à couche mince sont connectées. En outre, le câblage de balayage 11 croise le câblage de signal 13 qui se compose d'électrodes de signal. Chacune de ces électrodes de signal est connectée aux électrodes de drain des transistors à couche mince. Entre- temps, le circuit d'attaque côté signal 14 transforme des données d'affichage entrées à travers une ligne d'entrée de données d'affichage 15 en une tension de signal à fournir aux cellules de cristaux liquides et fournit ensuite la tension de signal au câblage de signal 13. Les opérations de commutation du transistor à couche mince sont contrô- lées par la tension de balayage. Quand le transistor à couche mince est mis sous tension, chacune des cellules de cristaux liquides charge une tension de signal entrée par l'intermédiaire des électrodes de drain et de source du transistor à couehe mince o0 provenant du câblage de signal 13. En outre, chacune des cellules de cristaux liquides maintient la tension chargée pendant une période quand le transistor à couche mince est mis hors tension. La figure 2 montre le câblage de balayage 11 dans le panneau à cristaux liqui- des correspondant à une ligne. L'électrode de grille du transistor à couche mince 16 pour chacune des cellules de cristaux liquides est connectée au câblage de balayage 11, et l'électrode de drain du transistor à couche mince 16 est connectée au câblage de signal 13 qui croise le câblage de balayage 11. Si le câblage de balayage 11 correspondant à une ligne est représenté par un circuit équivalent électrique, il peut être exprimé par des résistances 18 et des condensateurs 20 comme le montre la figure 3. Les résistances 18 constituent la résistance du câblage de balayage 11 et leur valeur est déterminée par le matériau constituant le câblage et la forme du câblage, telle que la largeur, la longueur, l'épaisseur, etc.. Les condensateurs 20 ont une valeur obtenue en additionnant la capacitance de l'électrode de grille des transistors à couche mince, la capacitance entre les électrodes incluses dans les cellules de cristaux liquides, la capacitance entre le câblage de signal 13 et le câblage de balayage 11, et la capacitance parasite autour du câblage de balayage 11, etc.. Si une tension de balayage, qui est une onde rectangulaire, dont le temps de montée tr et l O le temps de descente tr sont courts, est appliquée à la borne d'entrée de tension de balayage, les résistances 18 et les condensateurs 20 allongent le temps de montée tr et le temps de descente tr de la tension de balayage atteignant l'électrode de grille du transistor à couche mince 16, qui est physiquement éloigné de la borne d'entrée de tension de balayage (c'est-à-dire, qui est positionné à l'extrémité droite de la figure 3). Autrement dit, la tension de balayage est retardée proportionnellement à la distance de propagation entre la borne d'entrée de tension de balayage et l'étage spécifique du câblage de balayage 11. Ceci aboutit à la déformation de la tension à l'étage droit du câblage de balayage 11 qui est très éloigné de la borne d'entrée de tension de balayage. () La figure 4 représente une déformation quand une forme d'onde de la tension de balayage GS se propage à travers le câblage de balayage. La tension de balayage GS est appliquée à la borne d'entrée de tension de balayage pendant une période o la tension de signal DS est fournie. A ce moment, une tension de balayage retardée DGS augmentant lentement depuis le flanc antérieur de la tension de balayage GS apparaît à l'étage de droite du câblage de balayage 11. Le transistor à couche mince positionné à l'étage de droite du câblage de balayage 11, qui est attaqué par.la tension d'électrode de grille retardée DGS, est mis sous tension lorsque la tension d'électrode de grille retardée DGS devient supérieure à sa tension de seuil Vth. Autrement dit, la tension d'électrode de grille retardée DGS est équivalente à la tension d'électrode de -0 grille effective EGS retardée de Tl, qui correspond au produit de la résistance des résistances 18 et de la capacitance des condensateurs 20 montrés sur la figure 3. La tension de balayage retardée DGS diminue lentement depuis le flanc arrière de la tension de balayage US. Le transistor à couche mince 16 positionné à l'étage de droite du câblage de balayage 11 est mis hors tension quand la tension d'électrode de grille retardée DGS devient inférieure à sa tension de seuil Vth. Par conséquent, une tension d'électrode de grille effective EGS retardée par un temps correspondant à la constante de temps Ti est appliquée à l'électrode de grille du transistor à couche mince 16. Avec la tension de balayage effective EGS, la cellule de cristaux liquides positionnée à l'étage de droite du câblage de balayage 11 charge la tension de signal DS, pendant la période s'étendant depuis l'instant après le flanc antérieur de la tension de signal DS de la constante de temps Il du câblage de balayage 11 jusqu'à l'instant depuis le flanc arrière de la tension de signal DS pendant un temps corres- pondant à la constante de temps Tci du câblage de balayage 11. Autrement dit, la cellule de cristaux liquides charge une tension de signal de la ligne suivante pendant un intervalle de la constante de temps depuis le flanc arrière de la tension de balayage GS. En conséquence, la tension de charge effective ECDS chargée dans la cellule de cristaux liquides peut échouer à maintenir la tension de sigoal DS et L I change d'une tension différente AVplXEL entre celle-ci et une tension de signal à appliquer à la cellule de cristaux liquides de la ligne suivante. La figure 5 et la figure 6 sont des graphiques représentant un changement de tension apparaissant aux électrode de grille des transistors à couche mince 16 quand la tension de balayage GS est appliquée au câblage de balayage 11 du panneau à cristaux liquides 10. La figure 5 représente un changement de tension à chacune des électrode de grille des transistors à couche mince 16 pendant le flanc avant de la tension de balayage GS. La figure 6 représente un changement de tension à chacune des électrode de grille des transistors à couche mince 16 pendant le flanc arrière de la tension de balayage GS. Comme le montrent les figures 5 et 6, les tensions aux électrode de grille des transistors à couche mince 16 connectés au câblage de balayage 11 sont modifiées lentement. Il apparaît à partir de ceci, qu'une quantité de temps de propagation de la tension de balayage GS dans le câblage de balayage 11 est grande. En raison de ce temps de propagation, une tension de signal DS chargée dans les cellules de cristaux liquides est déformée. Ceci aboutit à la déformation d'une image affichée sur le panneau à cristaux liquides 10 ainsi qu'à un facteur de transmission de la lumière différent dans le côté droit et le côté gauche du panneau à cristaux liquides 10. L'étendue de ces inconvénients augmente au fur et à mesure que la longueur du câblage de balayage 1l 1 est agrandie. Une technique pour surmonter les inconvénients évoqués ci-dessus est présen- 0 tée dans le brevet américain n0 4 649 383, de Makoto Takeda, et al., le 10 mars 1987. Ce procédé de pré-balayage avance des instants de mise sous tension et de mise hors tension des transistors à couche mince connectés au câblage de balayage en fournis- sant une tension de pré-balayage PGS une fois avant la tension de signal DS appli- quée au câblage de signal. comme montré sur la figure 7. En conséquence, la tension chargée dans la cellule de cristaux liquides n'est pas influencée par la tension de signal DS fournie pour la cellule de cristaux liquides sur la ligne suivante. Par consé- quent, le procédé de pré-balayage pourrait empêcher une déformation d'une image affichée sur le panneau à cristaux liquides, et provoque aussi un facteur de transmis- sion de la lumière uniforme dans le panneau à cristaux liquides. Cependant, dans le procédé de pré-balayage, parce que le flanc avant et le flanc arrière de la tension de balayage PGS fournie à la borne d'entrée de tension de balayage sont avancés en comparaison avec ceux de la tension de signal DS, un temps de charge SWGS de la tension de signal de la cellule de cristaux liquides posi- tionnée dans le câblage de balayage proche de la borne d'entrée de tension de balayage est réduit, comme le montre la figure 7. De plus, une caractéristique de charge des cellules de cristaux liquides proches de la borne d'entrée de tension de X balayage devient différente de celle des cellules de cristaux liquides très éloignées de la borne d'entrée de tension de balayage. Ceci aboutit à l'image déformée affichée sur le panneau à cristaux liquides ainsi qu'à un facteur de transmission de la lumière non- uniforme dans le panneau à cristaux liquides. En conséquence, il est un objet de la présente invention de prévoir un procédé l5 de commande d'un panneau à cristaux liquides qui peut empêcher une déformation d'une image ainsi qu'un phénomène non-uniforme au niveau du facteur de transmis- sion de la lumière dû au temps de propagation dans le câblage de balayage, et son dispositif. Il est un autre objet de la présente invention de prévoir un procédé et dispositif 2o de commande de panneau à cristaux liquides capables d'assurer une uniformité du temps de charge des cellules de cristaux liquides sur un panneau à cristaux liquides. De façon à atteindre l'objet de l'invention, un procédé de commande d'un panneau à cristaux liquides selon un aspect de la présente invention, dans les grandes lignes comme définie et réalisée ici, inclut les étapes consistant à: appliquer une ?5 tension de signal de balayage au fil de balayage; et fournir des tensions de signal de données au fil de signal à des moments différents, correspondant à un intervalle prédéterminé, d'un fil à l'autre. Un procédé de commande d'un panneau à cristaux liquides selon un autre aspect de la présente invention, comme réalisée ici, inclut les étapes consistant à: i appliquer une tension de signal de balayage au fil de balayage; fournir des tensions de signal de données au fil de signal; et retarder l'application d'une tension de signal de données fournie au fil de signal qui intersecte l'extrémité du fil de balayage. Un procédé de commande d'un panneau à cristaux liquides selon encore un autre aspect de la présente invention, comme réalisée ici, inclut les étapes consistant à: appliquer une tension de signal de balayage au fil de balayage; et fournir des tensions de signal de données dont la largeur est agrandie en fonction d'une position sur le fil de balayage, au fil de signal. Un procédé de commande d'un panneau à cristaux liquides selon encore un autre aspect de la présente invention, comme réalisée ici, inclut les étapes consistant à: appliquer une tension de signal de balayage au fil de balayage; fournir des tensions de signal de données aux fils de signal; et permettre aux tensions de signal de données d'être fournies aux fils de signal pour avoir une largeur différente en fonction d'une position sur le fil de balayage. L'invention propose également un procédé de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal, et une pluralité de cellules o de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le procédé comprenant les étapes consistant à: appliquer des tensions de signal de données aux fils de signal; et fournir une tension de signal de balayage dont la largeur est agrandie en fonction d'une position du fil de signal, au fil de balayage. Un procédé de commande d'un panneau à cristaux liquides selon encore un autre aspect de la présente invention, comme réalisée ici, inclut les étapes consistant à: appliquer des tensions de signal de balayage ayant chacune une largeur agrandie en fonction d'une position sur le fil de signal par rapport au fil de balayage; et à fournir des tensions de signal de données aux fils de signal. Un procédé de commande d'un panneau à cristaux liquides selon encore un autre aspect de la présente invention, comme réalisée ici, inclut les étapes consistant à: appliquer des tensions de signal de balayage chacune ayant une largeur agrandie en fonction d'une position sur le fil de signal, au fil de balayage; et fournir des tensions de signal de données, dont la largeur est agrandie en fonction d'une position sur le fil de balayage, aux fils de signal. En outre, un dispositif de commande pour un panneau à cristaux liquides selon encore un autre aspect de la présente invention, comme réalisée ici, inclut: des moyens d'attaque côté balayage pour appliquer une tension de signal de balayage au fil de balayage; et des moyens d'attaque côté signal pour fournir des tensions de signal de données aux fils de signal à des moments différents, correspondant à un intervalle prédéterminé, d'un fil à l'autre. Selon un mode de réalisation, les moyens d'attaque côté signal comprennent: une pluralité de cellules d'attaque de fil de signal pour diviser les fils de signal par une certaine zone et fournir des tensions de signal de données aux zones divisées; et des moyens de contrôle pour commander les cellules d'attaque de fil de signal d'une manière telle que les cellules d'attaque de fil de signal fournissent séquentiel- lement les tensions de signal de données aux fils de signal. Selon encore un autre mode de réalisation, les moyens de contrôle incluent un circuit de temporisation pour appliquer un signal de validation de sortie contrôlant des points de départ de sortie des tensions de signal de données vers les cellules d'attaque de fil de signal dans un délai correspondant à un intervalle prédéterminé. s Un dispositif de commande pour un panneau à cristaux liquides selon encore un autre aspect de la présente invention, comme réalisée ici. inclut: des moyens d'attaque côté balayage pour appliquer une tension de signal de balayage au fil de balayage; des moyens d'attaque côté signal pour fournir des tensions de signal de données au fil de signal; et des moyens de contrôle temporel pour retarder l'applica- tion d'une tension de signal de données fournie au fil de signal qui intersecte l'extré- mité du fil de balayage. Selon un autre mode de réalisation les moyens d'attaque côté signal incluent une pluralité de cellules d'attaque de fil de signal pour diviser les fils de signal par une certaine zone et fournir les tensions de signal de données aux zones divisées. Selon encore un autre mode de réalisation, les moyens de contrôle temporel incluent un circuit de temporisation pour appliquer un signal de validation de sortie contrôlant des points de départ de sortie des tensions de signal de données vers la cellule d'attaque de fil de signal positionnée à l'extrémité du fil de balayage après un intervalle prédéterminé. Un dispositif de commande pour un panneau à cristaux liquides selon encore un autre aspect de la présente invention, comme réalisée ici, inclut: des moyens d'attaque côté balayage pour appliquer une tension de signal de balayage au fil de balayage; et des moyens d'attaque côté signal pour fournir une tension de signal de données ayant une largeur agrandie conformément à une position sur le fil de balayage par rapport au fil de signal. Un dispositif de commande pour un panneau à cristaux liquides selon encore un autre aspect de la présente invention, comme réalisée ici, inclut: des moyens d'attaque côté balayage pour appliquer une tension de signal de balayage au fil de balayage; des moyens d'attaque côté signal pour fournir des tensions de signal de données au fil de signal; et des moyens de contrôle de largeur pour obtenir que les tensions de signal de balayage à fournir aux fils de balayage aient une largeur diffé- rente en fonction d'une position sur le fil de signal. Selon un mode de réalisation, les moyens d'attaque côté signal incluent une pluralité de cellules d'attaque de fil de signal pour diviser les fils de signal par une certaine zone et fournir les tensions de signal de données aux zones divisées. Selon un autre mode de réalisation, les moyens de contrôle de largeur appli- quent un signal de validation de sortie aux moyens d'attaque côté balayage, le signal de validation de sortie ayant une largeur agrandie au fur et à mesure que l'on passe du point de départ au point final du fil de signal. L'invention propose également un dispositif de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal, et une pluralité de cellules de cristaux liquides. aux points d'intersection des fils de balayage et des fils de signal, le dispositif comprenant: des moyens d'attaque côté balayage pour appliquer une tension de balayage au fil de balayage; et des moyens d'attaque côté signal pour fournir des tensions de signal de données dont la largeur est agrandie en fonction d'une position sur le fil de balayage, aux fils de signal. Selon un mode de réalisation, les moyens d'attaque côté signal comprennent: une pluralité de cellules d'attaque de fil de signal pour diviser les fils de signal 1 par une certaine zone et fournir des tensions de signal de données aux zones divisées; et des moyens de contrôle pour commander les cellules d'attaque de fil de signal d'une manière telle que la largeur de la tension de signal de données à transmettre par chacune des cellules d'attaque de fil de signal à chacun des fils de signal est agrandie 2o progressivement. Selon un autre mode de réalisation, les moyens de contrôle incluent un exten- seur de largeur pour étendre la largeur d'un signal de validation de sortie contrôlant des points de départ de sortie de chacune des cellules d'attaque de fil de signal d'un intervalle prédéterminé. Un dispositif de commande pour un panneau à cristaux liquides selon encore un autre aspect de la présente invention, comme réalisée ici, inclut: des moyens d'attaque côté balayage pour appliquer des tensions de signal de balayage au fil de balayage; des moyens d'attaque côté signal pour fournir des tensions de signal de données au fil de signal; et des moyens de contrôle de largeur pour obtenir que les n0 tensions de signal de données à fournir aux fils de données aient une largeur diffé- rente en fonction d'une position sur le fil de balayage. Un dispositif de commande pour un panneau à cristaux liquides selon encore un autre aspect de la présente invention, comme réalisée ici, inclut: des moyens d'attaque côté balayage pour appliquer des tensions de signal de balayage ayant une largeur agrandie conformément à une position du fil de signal, aux fils de balayage; et des moyens d'attaque côté signal pour fournir des tensions de signal de données ayant une largeur agrandie en fonction d'une position sur le fil de balayage, aux fils de signal. Ces objets de l'invention, ainsi que d'autres, ressortiront de la description détaillée suivante des modes de réalisation de la présente invention en se référant aux dessins ci-joints, o: la figure I est un schéma fonctionnel montrant une configuration d'un dispositif de commande de panneau à cristaux liquides conventionnel; la figure 2 est une vue pour expliquer une configuration de circuit d'un câblage de balayage pour une ligne montrée sur la figure 1; la figure 3 est uin schéma de principe équivalent du câblage de balayage pour une ligne montrée sur la figure 1; 0 la figure 4 correspond à des schémas de forme d'onde de signaux appliqués à un câblage de balayage et un câblage de signal du panneau à cristaux liquides selon le procédé de commande de panneau à cristaux liquides conventionnel; la figure 5 est un schéma de caractéristique de réponse du câblage de balayage dans le flanc avant de la tension de balayage selon le procédé de commande de panneau à cristaux liquides conventionnel; la figure 6 est un schéma de caractéristique de réponse du câblage de balayage dans le flanc arrière de la tension de balayage selon le procédé de commande de panneau à cristaux liquides conventionnel; la figure 7 correspond à des schémas de forme d'onde de signaux appliqués à ( un câblage de balayage et un câblage de signal du panneau à cristaux liquides selon le procédé de pré- balayage de l'art antérieur; la figure 8 est un schéma fonctionnel montrant une configuration d'un dispositif de commande de panneau à cristaux liquides selon un premier mode de réalisation de la présente invention; la figure 9 est un chronogramme de signaux de validation de sortie appliqués à chaque puce de CI d'attaque de données montrée sur la figure 8; la figure 10 est un schéma de principe détaillé d'un premier mode de réalisation du circuit de temporisation montré sur la figure 8; la figure 11 est un schéma de principe détaillé d'un deuxième mode de réalisa- ( tion du circuit de temporisation montré sur la figure 8; la figure 12 est un schéma de principe détaillé d'un troisième mode de réalisa- tion du circuit de temporisation montré sur la figure 8; la figure 13 est un schéma fonctionnel montrant une configuration d'un dispo- sitif de commande de panneau à cristaux liquides selon un deuxième mode de réali- s sation de la présente invention; la figure 14 est un schéma fonctionnel montrant une configuration d'un dispo- sitif de commande de panneau à cristaux liquides selon un troisième mode de réali- sation de la présente invention; la figure 15 est un chronogramme de signaux de validation de sortie appliqués à chaque puce de Cl d'attaque de données montrée sur la figure 14: la figure 16 est un schéma fonctionnel montrant une configuration d'un dispo- sitif de commande de panneau à cristaux liquides selon un quatrième mode de réali- sation de la présente invention; la figure 17 est un schéma fonctionnel montrant une configuration d'un dispo- sitif de commande de panneau à cristaux liquides selon un cinquième mode de réali- sation de la présente invention; la figure 18 est un chronogramme de signaux de validation de sortie appliqués à chaque puce de Cl d'attaque de données montrée sur la figure 17; la figure 19 est un chronogramme d'un signal de validation de sortie d'électrode de grille sortant du deuxième contrôleur montré sur la figure 17; la figure 20 est un chronogramme de signaux de balayage appliqués à chaque ligne de balayage montrée sur la figure 17; Ls la figure 21 est un chronogramme représentant le temps de charge de chaque cellule de cristaux liquides sur une ligne de données montrée sur la figure 17; la figure 22 montre l'état du panneau à cristaux liquides divisé en une pluralité de blocs pour la simulation; la figure 23 est un chronogramme du signal de balayage appliqué à la ligne de balayage sur le panneau à cristaux liquides montré sur la figure 22; la figure 24 est un chronogramme représentant un signal de validation de sortie de données et un signal de données appliqués respectivement aux puces de CI d'atta- que de données et aux lignes de signal montrées sur la figure 22; la figure 25 est un chronogramme d'un signal de balayage et d'un signal de données appliqués à chacun des blocs montrés sur la figure 22; les figures 26A et 26D sont des chronogrammes représentant en détail une partie des signaux de validation de sortie de données montrés sur la figure 24; les figures 27A à 27D sont des chronogrammes représentant en détail une partie des signaux de validation de sortie d'électrode de grille montrés sur la figure 3o 23; les figures 28A à 28D sont des chronogrammes des signaux de balayage et de données appliqués à une partie des blocs sur le panneau à cristaux liquides montré sur la figure 22; et la figure 29 est un schéma fonctionnel détaillé du deuxième contrôleur montré q sur la figure 17. En se référant à la figure 8, elle montre un dispositif de commande de panneau à cristaux liquides selon un premier mode de réalisation de la présente invention. Comme le montre la figure 8, le dispositif de commande de panneau à cristaux liqui- des inclut des puces de Cl (Circuits Intégrés) d'attaque de données 32A à 32E pour attaquer un câblage de balayage GL d'un panneau à cristaux liquides 30, et des puces de CI d'attaque de données 34A à 34H1 pour attaquer un câblage de signal DL du panneau à cristaux liquides 30. Le câblage de balayage GL inclut un certain nombre de lignes de balayage, c'est-à-dire m lignes de balayage GL1 à GLm. Des électrode de grille d'un certain nombre de transistors à couche mince (non représentés) sont connectées à chacune des lignes de balayage GLI à GLm. Les puces de CI d'attaque d'électrode de grille 32A à 32E attaquent par divisions les lignes de balayage GL1 à GLm. Spécifiquement, la puce de CI d'attaque d'électrode de grille 32A applique Mo séquentiellement un signal d'électrode de grille aux lignes d'électrode de grille 1 à (m/5) GLI à GLm/5 quand une impulsion de départ d'électrode de grille GSP y est appliquée à travers une ligne de transfert d'électrode de grille 31. Ensuite, les lignes d'électrode de grille I à (m/5) GLI à GLm/5 sont attaquées séquentiellement avec un signal de balayage appliqué séquentiellement par la première puce de CI d'attaque d'électrode de grille 32A. En outre, la première puce de Cl d'attaque d'électrode de grille 32A applique une logique spécifique d'impulsion de transfert d'électrode de grille GCP à la borne de transfert de la deuxième puce de CI d'attaque d'électrode de grille 32B lorsque la ligne d'électrode de grille (m/5) GLm/5 est attaquée. La deuxième puce de CI d'attaque d'électrode de grille 32B répond à l'impulsion de transfert d'électrode de grille GCP provenant de la première puce de CI d'attaque d'électrode de grille 32A pour appliquer séquentiellement le signal de balayage auxlignes d'électrode de grille (m/5 + 1) à (2m/5) GL{(m/5)+l} à GL2m/5. Les lignes d'électrode de grille (m/5 + 1) à (2m/5) GL{(m/2)+ 1} à GL2m/5 sont attaquées séquentiellement avec le signal de balayage appliqué séquentiellement par la deuxième puce de CI d'attaque d'électrode de grille 32B. En outre, la deuxième puce de CI d'attaque d'électrode de grille 32B génère l'impulsion de transfert d'électrode de grille GCP comme la première puce de CI d'attaque d'électrode de grille 32A après que la ligne d'électrode de grille m GLm a été attaquée, et l'applique à la troisième puce de CI d'attaque d'électrode de grille 32C. De façon similaire à la deuxième puce de Cl d'attaque d'électrode de grille 32B, les troisième à cinquième puces de Cl d'attaque d'électrode de grille 32C répondent chacune à l'impulsion de transfert d'électrode de grille GCP et attaquent séquentiellement les lignes de balayage GL[(2m/5)+I} à GLm pour m/5. Entre-temps, le câblage de signal DL inclut un certain nombre de lignes de données, c'est-à-dire n lignes de données DL1 à DLn, qui croisent les lignes d'électrode de grille GL1 à GLm et sont disposées en parallèle. Des bornes de source d'un certain nombre de transistors à couche mince sont connectées à chacune des lignes de données DLI à DLn. Les lignes de données DLI à DLn sont attaquées par divisions par les K unités avec les puces de CI d'atta- Il que de données 32A à 32H. Autrement dit, k lignes de données DL1 à DLk disposées à l'intérieur de la première zone du panneau à cristaux liquides 30 sont attaquées avec la première puce de CI d'attaque de données 34A; et k lignes de données DLk+1 à DL2k, DL2k+l à DL3k, DL3k+1 à DL4k, DL4k+l à DL5k, DL5k+l à DL6k, DL6k+l à DL7k et DL7k+l à DLn incluses dans chacune des deuxième à huitième zones du panneau à cristaux liquides 30 sont attaquées avec les deuxième à huitième puces de CI d'attaque de données 34B à 34H, respectivement. Les première à huitième puces de CI d'attaque de données 34A à 34H reçoivent séquentiellement des données pour k lignes de données d'un bus de données 35. A cet effet, les première à huitième puces de CI d'attaque de données 34A à 34H sont connectées, en série, à une ligne de départ 33 et sont simultanément connectées, en parallèle, au bus de données 35 et à une ligne d'horloge 37. Un processus d'entrée de données des première à huitième puces de CI d'attaque de données 34A à 34H sera décrit en détail ci-dessous. La première puce de CI d'attaque de données 34A reçoit des données pour k lignes de données provenant du bus de données 35 conformément à une horloge de données DCLK provenant de la ligne d'horloge 37 quand une impulsion de départ de données DSP est appliquée à partir de la ligne de départ de données 33. Quand les données pour k lignes de données sont entrées, la première puce de CI d'attaque de données 34A génère une impulsion de transfert de données DCP et 2n applique l'impulsion de transfert de données DCP à la deuxième puce de CI d'attaque de données 34B13. La deuxième puce de CI d'attaque de données 34B reçoit des données pour k lignes de données utilisant l'horloge de données DCLK provenant de la ligne d'horloge 37 quand l'impulsion de transfert de données DCP est appliquée par la première puce de Cl d'attaque de données 34A. En outre. la deuxième puce de CI d'attaque de données 34B applique l'impulsion de transfert de données à la troisième puce de CI d'attaque de données 34C après que les données pour k lignes de données ont été entrées. Les troisième à huitième puces de CI d'attaque de données 34C à 34H connectées, en série, à la deuxième puce de CI d'attaque de données 34B sont attaquées séquentiellement de façon similaire à la deuxième puce i) de CI d'attaque de données 34B et reçoivent des données pour k lignes de données chacune. En outre, chacune des première à huitième puces de CI d'attaque de données 34A à 34H applique un signal de données à chacune des k lignes de données quand un signal de validation de sortie OE est appliqué. Le signal de données appli- qué à chacune des lignes de données DLI à DLn est généré en convertissant des données en un signal analogique et en le corrigeant. Le dispositif de commande de panneau à cristaux liquides inclut en outre des premier à septième circuits de temporisation 36A à 36G connectés, en série, entre une ligne de validation 39 connectée à la première puce de CI d'attaque de données 34A et la septième puce de CI d'attaque de données 340. Le premier circuit de temporisation 36A temporise premièrement un signal de validation de sortie OE, comme montré sur la figure 9, provenant de la ligne de validation 39, d'un intervalle prédéterminé, et applique le signal de validation de sortie temporisé en premier DOEI comme montré sur la figure 9 à la deuxième puce de CI d'attaque de données 34B et au deuxième circuit de temporisation 36B. Le deuxième circuit de temporisa- tion 36B temporise deuxièmement le signal de validation temporisé en premier DOEI d'un intervalle prédéterminé, et applique le signal de validation de sortie temporisé en deuxieme DOE2 comme montré sur la figure 9 à la troisième puce de M o CI d'attaque de données 34C et au troisième circuit de temporisation 36C. Le troisième circuit de temporisation 36C temporise troisièmement le signal de valida- tion temporisé en deuxième DOE2 d'un intervalle prédéterminé, et applique le signal de validation de sortie temporisé en troisième DOE3 comme montré sur la figure 9 à la quatrième puce de CI d'attaque de données 34D et au quatrième circuit de tempori- sation 36D. Le quatrième circuit de temporisation 36D temporise quatrièmement le signal de validation temporisé en troisième DOE3 d'un intervalle prédéterminé, et applique le signal de validation de sortie temporisé en quatrième DOE4 comme montré sur la figure 9 à la cinquième puce de CI d'attaque de données 34E et au cinquième circuit de temporisation 36E. Le cinquième circuit de temporisation 36E temporise cinquièmement le signal de validation temporisé en quatrième DOE4 d'un intervalle prédéterminé et applique le signal de validation de sortie temporisé en cinquième DOE5 comme montré sur la figure 9 à la sixième puce de CI d'attaque de données 34F et au sixième circuit de temporisation 36F. Le sixième circuit de tempo- risation 36F temporise sixièmement le signal de validation temporisé en cinquième DOE5 d'un intervalle prédéterminé, et applique le signal de validation de sortie temporisé en sixième DOE6 comme montré sur la figure 9 à la septième puce de CI d'attaque de données 34G et au septième circuit de temporisation 36G. Le septième circuit de temporisation 360 temporise septièmement le signal de validation tempo- risé en sixième DOE6 d'un intervalle prédéterminé, et applique le signal de validation 3o de sortie temporisé en septième DOE7 comme montré sur la figure 9 à la huitième puce de CI d'attaque de données 34H. Les huit signaux de validation de sortie OE et DOE1 à DOE7, validés séquentiellement par l'intervalle prédéterminé en utilisant les premier à septième circuits de temporisation 36A à 36G, sont appliqués aux première à huitième puces de CI d'attaque de données 34A à 34H, respectivement. Les s5 première à huitième puces de CI d'attaque de données 34A à 34H respectives sortent k signaux de données dans un délai correspondant à l'intervalle prédéterminé en utili- sant les huit signaux de validation de sortie OE et DOEl à DOE5. Un temps de propagation dans chaque circuit de temporisation 36A à 36H est réglé pour corres- pondre à un intervalle lorsqu'un signal de balayage transféré sur la ligne d'électrode de grille parcourt une distance disposée avec k lignes de données. En conséquence, même quand un signal de balayage transféré depuis le point de départ de la ligne d'électrode de grille GL (c'est-à- dire. la partie initiale de la première zone) vers le point final de la ligne d'électrode de grille GL (c'est-à-dire, la partie finale de la zone six) est retardé des signaux de données sont appliqués aux lignes de données de manière à être synchronisés avec le signal de balayage temporisé. Par conséquent, un signal de données précis est appliqué à chacune des cellules incluses dans le panneau à cristaux liquides 30, et une image affichée sur le panneau à cristaux liquides 30 ) n'est donc pas déformée. La figure 10 est un schéma de principe détaillé d'un premier mode de réalisa- tion des circuits de temporisation 36a à 36G montrés sur la figure 8. Comme le montre la figure 10, chaque circuit de temporisation 36A à 36G inclut une résistance RI connectée entre sa borne d'entrée et sa borne de sortie, et un condensateur varia- ble CVC connecté entre la borne d'entrée et une ligne de terre GNDL. La résistance Ri a une valeur de résistance constante alors que le condensateur variable CVC a diverses valeurs de capacitance sous le contrôle d'un fabricant ou d'un utilisateur. Pendant un délai correspondant au produit de la valeur de capacitance du condensa- teur variable CVC et de la valeur de résistance de la résistance Rl, le signal de vali- 2o dation de sortie OE appliqué à la borne d'entrée est temporisé. Les circuits de tempo- risation 36A à 36G construits de cette manière répondent correctement à une varia- tion de caractéristique de temporisation de la ligne d'électrode de grille GL. La figure I 1 est un schéma de principe détaillé d'un autre mode de réalisation des circuits de temporisation 36A à 36G montrés sur la figure 8. Comme le montre la figure 11, chaque circuit de temporisation 36A à 36G inclut une résistance variable VR connectée entre sa borne d'entrée et sa borne de sortie, et un condensateur C1 connecté entre la borne d'entrée et une ligne de terre GNDL. Le condensateur CI a une valeur de capacitance constante tandis que la résistance variable VR a diverses valeurs de résistance sous le contrôle d'un fabricant ou d'un utilisateur. Pendant un délai correspondant au produit de la valeur de capacitance du condensateur C1 et de la valeur de résistance de la résistance variable VR, le signal de validation de sortie OE appliqué à la borne d'entrée est retardé. Parce que la valeur de résistance de la résistance variable VR varie, la valeur du retard du signal de validation de sortie OE est contrôlée. Enl conlsequenlce, les circuits de temporisation 36A à 36G répondent Mi correctement à une variation de caractéristique de retard de la ligne d'électrode de grille GL. La figure 12 est un schéma de principe détaillé encore d'un autre mode de réali- sation des circuits de temporisation 36A à 36G montrés sur la figure 8. Comme le montre la figure 12, chaque circuit de temporisation 36A à 36G inclut une résistance R2 connectée entre sa borne d'entrée et sa borne de sortie, et un condensateur C2 connecté entre la borne d'entrée et une ligne de terre GNDL. La résistance R2 et le condensateur C2 ont une valeur de résistance constante et une valeur de capacitance constante, respectivement. Une quantité de temporisation du signal de validation de sortie OE provoquée par le condensateur C2 et la résistance R2 est fixée de façon constante. De plus, la valeur du retard du signal de validation de sortie OE est déter- minée par un temps de propagation du signal de balayage sur une distance disposée avec k lignes de données DL conformément au produit de la valeur de résistance de l o la résistance R2 et de la valeur de capacitance du condensateur C2. En se référant maintenant à la figure 13, elle montre un dispositif de commande de panneau à cristaux liquides selon un deuxième mode de réalisation de la présente invention. Comme le montre la figure 13, le dispositif de commande de panneau à cristaux liquides a une configuration de circuit dans laquelle les premier à septième l 5 circuits de temporisation 36A à 36G sur la figure 8 sont remplacés par un seul circuit de temporisation 36 et une ligne de validation 39 est communément connectée aux première à septième puces de Cl d'attaque de données 34A à 34G. Le circuit de temporisation 36 temporise un signal de validation de sortie OE provenant de la ligne de validation 39 d'un temps de propagation d'un signal de balayage dans une ligne d'électrode de grille GL et applique le signal de validation de sortie temporisé à une huitième puce de Cl d'attaque de données 34I-1. En conséquence, les première à septième puces de Cl d'attaque de données 34A à 34G appliquent simultanément k signaux de données à un panneau à cristaux liquides 30, tandis que la huitième puce de CI d'attaque de données 34HI applique k signaux de données au panneau à cristaux liquides 30 après un temps de propagation dans la ligne d'électrode de grille GL. Selon cette opération, un signal de données est appliqué précisément à chacune des cellules incluses dans le panneau à cristaux liquides 30. Par conséquent, une image affichée sur le panneau à cristaux liquides 30 n'est pas déformée. Le dispositif de commande de panneau à cristaux liquides selon un autre mode de réalisation de la 8( présente invention comme décrit ci-dessus a une configuration de circuit simplifiée en comparaison avec le dispositif de commande de panneau à cristaux liquides sur la figure 8. De plus, quand un circuit de temporisation de type variable comme montré sur la figure 1 0 ou la figure 11 est utilisé comme circuit de temporisation 36, un dispositif de commande de panneau à cristaux liquides selon un autre mode de réali- sation de la présente invention peut répondre de façon adaptative à la variation de caractéristique de temporisation de la ligne d'électrode de grille. En se référant maintenant à la figure 14, elle montre un dispositif de commande de panneau à cristaux liquides selon un troisième mode de réalisation de la présente invention. Comme le montre la figure 14, le dispositif de commande de panneau à cristaux liquides inclut des puces de CI d'attaque d'électrode de grille 32A à 32E pour attaquer un câblage de balayage GL d'un panneau à cristaux liquides 30, et des puces de Cl d'attaque de données 34A à 34H pour attaquer un câblage de signal DL du panneau à cristaux liquides 30. Le câblage de balayage GL inclut un certain nombre de lignes de balayage, c'est-à-dire m lignes de balayage GL1 à GLm. Des électrode de grille d'un certain nombre de transistors à couche mince (non représentés) sont connectées à chacune des lignes de balayage GL1 à GLm. Les puces de CI d'attaque d'électrode de grille 32A à 32E attaquent par divisions les lignes de balayage GL1 à 0 GLm. Spécifiquement, la puce de CI d'attaque d'électrode de grille 32A applique séquentiellement un signal d'électrode de grille aux lignes d'électrode de grille 1 à (m/5) GL1 à GLm/5 quand une impulsion de départ d'électrode de grille GSP y est appliquée à travers une ligne de transfert d'électrode de grille 31. Ensuite, les lignes d'électrode de grille 1 à (m/5) GLI à GLm/5 sont attaquées séquentiellement avec un l 5 signal de balayage appliqué séquentiellement par la première puce de Cl d'attaque d'électrode de grille 32A. En outre, la première puce de CI d'attaque d'électrode de grille 32A applique une logique spécifique d'impulsion de transfert d'électrode de grille GCP à la borne de transfert de la deuxième puce de CI d'attaque d'électrode de grille 32B lorsque la ligne d'électrode de grille (m/5) GLm/5 est attaquée. La 2D( deuxième puce de Cl d'attaque d'électrode de grille 32B répond à l'impulsion de transfert d'électrode de grille GCP provenant de la première puce de Cl d'attaque d'électrode de grille 32A pour appliquer séquentiellement le signal de balayage aux lignes d'électrode de grille (m/5 + 1) à (2m/5) GL{(m/5)+I} à GL2m/5. Les lignes d'électrode de grille (m/5 + 1) à (2m/5) GL{(m/2)+I} à GL2m/5 sont attaquées séquentiellement avec le signal de balayage appliqué séquentiellement par la deuxième puce de CI d'attaque d'électrode de grille 32B. En outre, la deuxième puce de CI d'attaque d'électrode de grille 32B génère l'impulsion de transfert d'électrode de grille GCP comme la première puce de CI d'attaque d'électrode de grille 32A après que la ligne d'électrode de grille m GLm a été attaquée, et l'applique à la ) troisième puce de CI d'attaque d'électrode de grille 32C. De façon similaire à la deuxième puce de CI d'attaque d'électrode de grille 32B, les troisième à cinquième puces de CI d'attaque d'électrode de grille 32C répondent chacune à l'impulsion de transfert d'électrode de grille GCP et attaquent séquentiellement les lignes de balayage GL{(2m/5)+1} à GLm pour m/5. Entre-temps. le câblage de signal DL inclut un certain nombre de lignes de données, c'est-à-dire n lignes de données DL1 à DLn, qui croisent les lignes d'électrode de grille GLI à GLm et sont disposées en parallèle. Des bornes de source d'un certain nombre de transistors à couche mince sont connectées à chacune des lignes de données DL1 à DLn. Les lignes de données DL1 à DLn sont attaquées par divisions par les K unités avec les puces de CI d'atta- que de données 32A à 32H. Autrement dit, k lignes de données DL1 à DLk disposées à l'intérieur de la première zone du panneau à cristaux liquides 30 sont attaquées avec la première puce de Cl d'attaque de données 34A; et k lignes de données DLk+l à DL2k, DL2k+1 à DL3k. DL3k+l à DL4k. DL4k+l à DL5k. DL5k+I à DL6k, DL6k+1 à DL7k et DL7k+I1 à DLn incluses dans chacune des deuxième à huitième zones du panneau à cristaux liquides 30 sont attaquées avec les deuxième à huitième puces de CI d'attaque de données 34B à 34H, respectivement. Les première à huitième puces de CI d'attaque de données 34A à 34H reçoivent séquentiellement des données pour k lignes de données d'un bus de données 35. A cet effet, les première à huitième puces de CI d'attaque de données 34A à 34H sont connectées, en série, à une ligne de départ 33 et sont simultanément connectées. en parallèle. au bus de données 35 et à une ligne d'horloge 37. Un processus d'entrée de données des première à huitième puces de CI d'atta- 1 5 que de données 34A à 34H sera décrit en détail ci-dessous. La première puce de CI d'attaque de données 34A reçoit des données pour k lignes de données du bus de données 35 conformément à une horloge de domnnées DCLK provenant de la ligne d'horloge 37 quand une impulsion de départ de données DSP est appliquée à partir de la ligne de départ de données 33. Quand les données pour k lignes de données sont entrées, la première puce de Cl d'attaque de données 34A génère une impulsion de transfert de données DCIP et applique l'impulsion de transfert de données DCP à la deuxième puce de CI d'attaque de données 34B. La deuxième puce de CI d'attaque de données 34B reçoit des données pour k lignes de données utilisant l'horloge de données DCLK provenant de la ligne d'horloge 37 quand l'impulsion de transfert de 2 5 données DCP est appliquée par la première puce de CI d'attaque de données 34A. En outre, la deuxième puce de CI d'attaque de données 34B applique l'impulsion de transfert de données à la troisième puce de CI d'attaque de données 34C après que les données pour k lignes de données ont été entrées. Les troisième à huitième puces de CI d'attaque de données 34C à 34H connectées, en série, à la deuxième puce de CI o d'attaque de données 34B sont attaquées séquentiellement de façon similaire à la deuxième puce de Cl d'attaque de données 34B et reçoivent des données pour k lignes de données chacune. En outre, chacune des première à huitième puces de CI d'attaque de données 34A à 34H applique un signal de données à chacune des k lignes de données quand un signal de validation de sortie OE est appliqué. Le signal de données appliqué à chacune des lignes de données DLI à DLn est généré en convertissant des données en un signal analogique et en le corrigeant. Le dispositif de commande de panneau à cristaux liquides inclut en outre des premier à septième extenseurs de largeur 38A à 38G connectés entre une ligne de validation 39 et les deuxieme à huitième puces de CI d'attaque de données 34B à 34H. La ligne de validation 39 transmet un signal de validation de sortie OE à la première puce de CI d'attaque de données 34A ainsi qu'aux premier à septième extenseurs de largeur 38A à 38G. Le premier extenseur de largeur 38A étend premiè- rement une largeur du signal de validation de sortie OE, comme montré sur la figure , provenant de la ligne de validation 39, d'un intervalle prédéterminé, et applique le signal de validation de sortie étendu en premier EOE1 comme montré sur la figure à la deuxième puce de CI d'attaque de données 34B et au deuxième extenseur de largeur 38B. Le deuxième extenseur de largeur 38B étend deuxièmement une largeur du signal de validation étendu en premier EOEI d'un intervalle prédéterminé, et applique le signal de validation de sortie étendu en deuxième EOE2, comme montre sur la figure 15, à la troisième puce de CI d'attaque de données 34C et au troisième extenseur de largeur 38C. Le troisième extenseur de largeur 38C étend troisièmement une largeur du signal de validation temporisé en deuxième EOE2 d'un intervalle prédéterminé, et applique le signal de validation de sortie étendu en troisième EOE3, comme montré sur la figure 15. à la quatrième puce de CI d'attaque de données 34D et au quatrième extenseur de largeur 38D. Le quatrième extenseur de largeur 38D étend quatrièmement une largeur du signal de validation étendu en troisième EOE3 d'un intervalle prédéterminé, et applique le signal de validation de sortie étendu en quatrième EOE4, comme montré sur la figure 15, à la cinquième puce de CI d'atta- que de données 34E et au cinquième extenseur de largeur 38E. Le cinquième exten- seur de largeur 38E étend cinquièmement une largeur du signal de validation étendu en quatrième EOE4 d'un intervalle prédéterminé, et applique le signal de validation de sortie étendu en cinquième EOE5, comme montré sur la figure 15. à la sixième puce de CI d'attaque de données 341F et au sixième extenseur de largeur 38F. Le sixième extenseur de largeur 38F étend sixièmement une largeur du signal de valida- tion étendu en cinquième EOE5 d'un intervalle prédéterminé, et applique le signal de validation de sortie étendu en sixième EOE6, comme montré sur la figure 15, à la septième puce de CI d'attaque de données 34G et au septième extenseur de largeur 38G. Le septième extenseur de largeur 38G étend septièmement une largeur du signal de validation étendu en sixième EOE6 d'un intervalle prédéterminé, et appli- que le signal de validation de sortie étendu en septième EOE7, comme montré sur la figure 15, à la huitième puce de Cl d'attaque de données 34(G. Les huit signaux de validation de sortie OE et EOE1 à EOE7 ayant des largeurs à agrandir par l'intervalle prédéterminé à l'aide des premier à septième extenseurs de largeur 38A à 38G sont appliqués aux première à huitième puces de CI d'attaque de données 34A à 34H, respectivement. Les première à huitième puces de CI d'attaque de données 34A à 34H respectives répondant à chacun de huit signaux de validation de sortie OE et EOEI à EOE7 sortent des signaux de données de k unités pendant un intervalle correspondant à une largeur de chaque signal de validation de sortie OE et EOE1 à EOE7. Autrement dit, la première puce de CI d'attaque de données 34A applique k signaux de données à k lignes de données DL I à DLk sur le panneau à cristaux liqui- des 30 pendant un intervalle de temps correspondant à la largeur du signal de valida- tion de sortie OE. Les deuxième à huitième puces de CI d'attaque de données 34B à 34H appliquent k signaux de données à k lignes de données DLk+I à DLn sur le panneau à cristaux liquides 30, respectivement, pendant un intervalle de temps correspondant à une largeur agrandie progressivement par une largeur prédéterminée I( en comparaison avec la largeur du signal de validation de sortie OE. Une largeur étendue par chacun des premier à septième extenseurs de largeur 38A à 38G est réglée d'une manière telle qu'un signal de balayage transféré sur la ligne d'électrode de grille correspond à un intervalle de temps parcourant une distance sur laquelle k lignes de données sont disposées. En conséquence, même quand un signal de i balayage transféré depuis le point de départ de la ligne d'électrode de grille GL (c'est- à-dire, la partie initiale de la première zone) vers le point final de la ligne d'électrode de grille GL (c'est-à-dire, la partie finale de la zone huit) subit un retard, des signaux de données sont appliqués précisément aux lignes de données. Par conséquent, un signal de données précis est appliqué à chaque cellule de cristaux liquides (non représentée) incluse dans le panneau à cristaux liquides 30, et une image affichée sur le panneau à cristaux liquides 30 n'est donc pas déformée. Les premier à huitième extenseurs de largeur 38A à 38G peuvent étendre une largeur du signal de validation de sortie en utilisant un multivibrateur monostable. En se référant maintenant à la figure 16, elle montre un dispositif de commande de panneau à cristaux liquides selon un quatrième mode de réalisation de la présente invention. Comme le montre la figure 16, le dispositif de commande de panneau à cristaux liquides présente une configuration de circuit dans laquelle les premier à septième extenseurs de largeur 38A à 38G sur la figure 14 sont remplacés par un seul extenseur de largeur 38 et une ligne de validation 39 est communément connectée 3o aux première à septième puces de CI d'attaque de données 34A à 34G. L'extenseur de largeur 38 étend une largeur d'un signal de validation de sortie OE provenant de la ligne de validation 39 d'une largeur correspondant à un temps de propagation d'un signal de balayage dans une ligne d'électrode de grille GL et applique le signal de validation de sortie étendu à une huitième puce de CI d'attaque de données 34H. En conséquence, les première à septième puces de CI d'attaque de données 34A à 34G appliquent des signaux de données de k unités à un panneau à cristaux liquides 30; tandis que la huitième puce de CI d'attaque de données 34H applique k signaux de données au panneau à cristaux liquides 30 pendant un délai plus long, d'un temps de propagation à la ligne d'électrode de grille GL, qu'un intervalle de validation d'un signal de validation de sortie OE. Selon cette opération, un signal de données est appliqué précisément à chacune cellule de cristaux liquides incluse dans le panneau à cristaux liquides 30. Par conséquent, une image affichée sur le panneau à cristaux liquides 30 n'est pas déformée. Le dispositif de commande de panneau à cristaux liquides selon le quatrième mode de réalisation de la présente invention comme décrit ci-dessus a une configuration de circuit simplifiée en comparaison avec le dispositif de commande de panneau à cristaux liquides sur la figure 14. La figure 17 représente un dispositif de commande de panneau à cristaux liqui- des selon un cinquième mode de réalisation de la présente invention. Sur la figure 17, le dispositif de commande de panneau à cristaux liquides inclut des puces de CI d'attaque d'électrode de grille 32A à 32E pourattaquer un câblage de balayage GL d'un panneau à cristaux liquides 30, et des puces de CI d'attaque de données 34A à 34H pour attaquer un câblage de signal DL du panneau à cristaux liquides 30. Le câblage de balayage GL inclut un certain nombre de lignes de câblage, c'est-à-dire m lignes de balayage GLI à GLm. Des électrode de grille d'un certain nombre de transistors à couche mince (non représentés) sont connectées à chacune des lignes de balayage GLI à GLm. Les puces de CI d'attaque d'électrode de grille 32A à 32E attaquent par divisions les lignes de balayage GLI à GLm. Spécifiquement, la puce de CI d'attaque d'électrode de grille 32A applique séquentiellement un signal d'électrode de grille aux lignes d'électrode de grille 1 à (m/5) GLI à GLm/5 quand une impulsion de départ d'électrode de grille GSP y est appliquée à travers une ligne de transfert d'électrode de grille 31. Ensuite, les lignes d'électrode de grille 1 à (m/5) GLl à GLm/5 sont attaquées séquentiellement avec un signal de balayage appliqué séquentiellement par la première puce de CI d'attaque d'électrode de grille 32A. En outre, la première puce de Cl d'attaque d'électrode de grille 32A applique une logique spécifique d'impulsion de transfert d'électrode de grille GCP à la borne de transfert de la deuxième puce de CI d'attaque d'électrode de grille 32B lorsque la ligne d'élec- trode de grille (m/5) GLm/5 est attaquée. La deuxième puce de Cl d'attaque d'élec- 3o trode de grille 32B répond à l'impulsion de transfert d'électrode de grille GCP prove- nant de la première puce de CI d'attaque d'électrode de grille 32A pour appliquer séquentiellement le signal de balayage aux lignes d'électrode de grille (m/5 + 1) à (2m/5) GL [(m/5)+l ' à GL2m/5. Les lignes d'électrode de grille (m/5 + 1) à (2m/5) GL{((m/2)+lI à GL2m/5 sont attaquées séquentiellement avec le signal de balayage appliqué séquentiellement par la deuxième puce de CI d'attaque d'électrode de grille 32B. En outre, la deuxième puce de CI d'attaque d'électrode de grille 32B génère l'impulsion de transfert d'électrode de grille GCP comme la première puce de CI d'attaque d'électrode de grille 32A après que la ligne d'électrode de grille m GLm a été attaquée, et l'applique à la troisième puce de CI d'attaque d'électrode de grille 32C. De façon similaire à la deuxième puce de CI d'attaque d'électrode de grille 32B, les troisième à cinquième puces de Cl d'attaque d'électrode de grille 32C répondent chacune à l'impulsion dc transfert d'électrode de grille GCP et attaquent séquentiel- lement les lignes de balayage GL{(2m/5)+I} à GLm pour m/5. Entre-temps, le câblage de signal DL inclut uin certain nombre de lignes de données, c'est-à-dire n lignes de données DL1 à DLn, qui croisent les lignes d'électrode de grille GL1 à GLm et sont disposées en parallèle. Des électrodes de source d'un certain nombre de transistors à couche mince sont connectées à chacune des lignes de données DL1 à DLn. Les lignes de données DLI à DLn sont attaquées par divisions par les K unités avec les puces de Cl d'attaque de données 32A à 32H. Autrement dit, k lignes de données DL1 à DLk disposées à l'intérieur de la première zone du panneau à cristaux liquides 30 sont attaquées avec la première puce de CI d'attaque de données 34A; et k lignes de données DLk+I à DL2k, DL2k+l à DL3k, DL3k+l à DL4k, DL4k+l à DL5k, DL5k+l à DL6k. DL6k+1 à DL7k et DL7k+1 à DLn incluses dans chacune des deuxième à huitième zones du panneau à cristaux liquides 30 sont attaquées avec les deuxième à huitième puces de CI d'attaque de données 34B à 34H, respective- ment. Les première à huitième puces de CI d'attaque de données 34A à 34H reçoi- vent séquentiellement des données pour k lignes de données d'un bus de données 35. (M) A cet effet, les première à huitième puces de Cl d'attaque de données 34A à 34H sont connectées, en série. à une ligne de départ 33 et sont simultanément connectées, en parallèle, au bus de données 35 et à une ligne d'horloge 37. Un processus d'entrée de données des première à huitième puces de CI d'attaque de données 34A à 34H sera décrit en détail ci-dessous. La première puce de CI d'attaque de données 34A reçoit des données pour k lignes de données du bus de données 35 conformément à une horloge de données DCLK provenant de la ligne d'horloge 37 quand une impulsion de départ de données DSP est appliquée à partir de la ligne de départ de données 33. Quand les données pour k lignes de données sont entrées, la première puce de CI d'attaque de données 34A génère une impulsion de transfert de données DCP et 0 applique l'impulsion de transfert de données DCP à la deuxième puce de Cl d'attaque de données 34B. La deuxième puce de CI d'attaque de données 34B reçoit des données pour k lignes de données en utilisant l'horloge de données DCLK provenant de la ligne d'horloge 37 quand l'impulsion de transfert de données DCP est appliquée par la première puce de CIl d'attaque de données 34A. En outre, la deuxième puce de CI d'attaque de données 34B applique l'impulsion de transfert de données à la troisième puce de CI d'attaque de données 34C après que les données pour k lignes de données ont été entrées. Les troisième à huitième puces de Cl d'attaque de données 34C à 34H connectées, en série, à la deuxième puce de CI d'attaque de données 34B sont attaquées séquentiellement de façon similaire à la deuxième puce de CI d'attaque de données 34B et reçoivent des données pour k lignes de données chacune. En outre, chacune des première à huitième puces de CI d'attaque de données 34A à 341H1 applique un signal de données à chacune des k lignes de données quand un signal de validation de sortie OE est appliqué. Le signal de données appli- qué à chacune des lignes de données DL1 à DLn est généré en convertissant des données en un signal analogique et en le corrigeant. Le dispositif de commande de panneau à cristaux liquides inclut en outre un premier contrôleur 40 connecté aux première à huitième puces de CI d'attaque de données 34A à 34H, et un deuxième contrôleur 42 connecté aux première à cinquième puces de CI d'attaque d'électrode de grille 32A à 32E. Le premier contrô- leur 40 génère les premier à huitième signaux de validation de sortie de données DOE1 à DOE8 comme montré sur la figure 18. Le deuxième signal de validation de sortie de données DOE2 est plus grand en largeur que le premier signal de validation de sortie de données DOEI, d'un intervalle prédéterminé. De plus, les troisième à huitième signaux de validation de sortie de données DOE3 à DOE8 sont plus grands en largeur que les deuxième à septième signaux de validation de sortie de données DOE2 à DOE7, de l'intervalle prédéterminé, respectivement. Les huit signaux de validation de sortie de données DOE1 à DOE8, ayant des largeurs à agrandir par l'intervalle prédéterminé, sont appliqués aux première à huitième puces de CI d'atta- qlue de données 34A à 34H, respectivement. Les première à huitième puces de CI d'attaque de données 34A à 341-1 respectives, répondant à chacun des huit signaux de validation de sortie de données DOEI à DOE8. sortent des signaux de données de k unités pendant un intervalle correspondant à une largeur de chaque signal de valida- tion de sortie de données DOEI à DOE8. Autrement dit, la première puce de CI d'attaque de données 34A applique k signaux de données à k lignes de données DL1 à DLk sur le panneau à cristaux liquides 30 pendant un intervalle de temps corres- pondant à la largeur du premier signal de validation de sortie de données DOE1. Les deuxième à huitième puces de CI d'attaque de données 34B à 38H1 appliquent k signaux de données à k lignes de données DLk+l à DLn sur le panneau à cristaux liquides 30, respectivement, pendant un intervalle de temps correspondant à une largeur agrandie progressivement par une largeur prédéterminée en comparaison avec la largeur du premier signal de validation de sortie de données DOE1. La largeur prédéterminée est réglée d'une manière telle qu'un signal de balayage transféré sur la ligne d'électrode de grille correspond à un intervalle de temps parcou- rant une distance sur laquelle k lignes de données sont disposées. En conséquence, même quand un signal de balayage transféré à partir du point de départ de la ligne d'électrode de grille GL (c'est-à-dire, la partie initiale de la première zone) vers le point final de la ligne d'électrode de grille GL (c'est-à-dire, la partie finale de la zone huit) est temporisé, des signaux de données sont appliqués précisément aux lignes de données. Par conséquent, un signal de données précis est appliqué à chaque cellule de cristaux liquides (non représentée) incluse dans le panneau à cristaux liquides 30, et une image affichée sur le panneau à cristaux liquides 30 n'est donc pas déformée. Pour générer les premier à huitième signaux de validation de sortie de données DOE1 à DOE8, le premier contrôleur 40 peut se composer des premier à septième extenseurs de largeur 38A à 38E, comme montré sur la figure 14. Par contre, le premier contrôleur 40 peut recevoir l'horloge de données DCLK provenant de la ligne d'horloge 37 et un signal de synchronisation horizontal provenant d'une deuxième ligne de synchronisation 43. De plus, le premier contrôleur 40 peut générer les premier à huitième signaux de validation de sortie de données DOE1 à DOE8 sur la base de l'horloge de données DCLK et du signal de synchronisation horizontal HS. Entre-temps, le deuxième contrôleur 42 répond à un signal de synchronisation verticale VS provenant de la première ligne de synchronisation 41, au signal de synchronisation horizontale HS provenant de la deuxième ligne de synchronisation 43 et à l'horloge de données DCLK provenant de la ligne d'horloge 37. Le deuxième contrôleur 42 génère un signal de validation de sortie d'électrode de grille GOE, comme montré sur la figure 19, sur la base de l'horloge de données DCLK et ses signaux de synchronisation horizontale et verticale HS et VS, et applique le signal de validation de sortie d'électrode de grille GOE aux première à cinquième puces de CI d'attaque d'électrode de grille 32A à 32E. Le signal de validation de sortie d'électrode de grille GOE a une largeur de validation (c'est-à-dire, un intervalle logique à l'état bas) qui augmente progressivement à chaque période de synchronisation horizontale d'un intervalle prédéterminé, pendant une période de synchronisation verticale. Les première à cinquième puces de CI d'attaque d'électrode de grille 32A à 32E répon- dant communément au signal de validation de sortie d'électrode de grille GOE provenant du deuxième contrôleur 42, génèrent m signaux de balayage GSS1 à GSSm ayant des largeurs à augmenter progressivement d'un intervalle prédéterminé, ) comme montré sur la figure 20. Les m signaux de balayage GSSI à GSSm sont appliqués aux m lignes d'électrode de grille GLI à GLm de sorte que la période de charge de signal de chaque cellule de cristaux liquides connectée à une ligne de données DL est progressivement prolongée par l'intervalle prédéterminé. Autrement dit, la période de charge de signal de chaque cellule de cristaux liquides apparaît comme des signaux de temporisation CSS1 à CSSm montrés sur la figure 21. La largeur prédéterminée est réglée d'une manière telle qu'un signal de données transféré sur la ligne de données correspond à un intervalle de temps parcourant une distance sur laquelle deux lignes d'électrode de grille sont disposées. En conséquence, même quand un signal de données transféré à partir du point de départ de la ligne de données DL (c'est-à-dire. la partie supérieure) vers le point final de la ligne de données DL (c'cst-à-dire, la partie inférieure) subit un retard, les signaux de données sont appliqués précisément aux cellules de cristaux liquides sur les lignes d'électrode de grille. De plus, le temps de charge de chaque cellule de cristaux liquides sur le panneau à cristaux liquides devient uniforme. Par conséquent, un signal de données précis est appliqué à chaque cellule de cristaux liquides incluse dans le panneau à cristaux liquides 30, et une image affichée sur le panneau à cristaux liquides 30 n'est *donc pas déformée. 1 Une telle uniformité du temps de charge dans les cellules de cristaux liquides sera identifiée à travers une simulation pour un panneau à cristaux liquides ayant 1024 lignes de données et 768 lignes de balayage. Dans la simulation, les 1024 lignes de données sont regroupées en 8 sous-blocs de l'électrode de grille GSB1 à GSB8 et les 768 lignes de balayage sont regroupées en 8 sous-blocs de données DSB1 à l 5 DSB8. Autrement dit. le panneau à cristaux liquides comportant 1024x768 éléments d'image (c'est-à-dire, des pixels) est divisé en 8x8 sous-blocs comme montré sur la figure 22. Chaque signal de balayage GSSI à GSS768 a une largeur agrandie progressivement conformément aux sous- blocs de l'électrode de grille GSB I à GSB8. Dans le détail, la largeur de chacun des signaux de balayage GSBI à GSB768 () est progressivement réduite depuis la largeur correspondant à la période du signal de synchronisation horizontal HS au fur et à mesure que l'on passe du sous- bloc de l'électrode de grille supérieur GSB1 au sous-bloc de l'électrode de grille inférieur GSB8, comme le montrent les figures 23A et 23B. Ensuite, la période d'invalidation (c'est-à-dire, l'intervalle logique à l'état haut) du signal de validation de sortie d'électrode de grille GOE est progressivement agrandi au fur et à mesure que l'on passe du sous- bloc de l'électrode de grille supérieur GSBI au sous-bloc de l'électrode de grille inférieur GSB8. comme le montrent les figures 23A et 23B. De façon simi- laire, le signal de données DS a une largeur différente selon les sousblocs de données DSB1 à DSB8. Dans le détail, la largeur du signal de données DS est réduite "( progressivement depuis la largeur correspondant à la période du signal de synchroni- sation horizontal HS au ltur et à mesure que l'on passe du sous-bloc de données droit DSB8 au sous-bloc dce données gauche DSB1, comme le montrent les figures 24A et 24B. Le signal de données DS à appliquer au sous-bloc de données droit DSB8 a une largeur presque identique à la largeur correspondant à la période du signal de synchronisation horizontal HS. La période d'invalidation (c'est-à-dire, l'intervalle logique à l'état haut) du signal de validation de sortie de données /DOE est progressi- vement agrandie au fur et à mesure que l'on passe du sous-bloc de données droit DSB8 au sous-bloc de données gauche DSB1, comme le montrent les figures 24A et 24B. Puisque les données et les signaux de balayage DS et GSS varient en même temps que les sous-blocs DSBI à DSB8 et GSB1 à GSB8, les 8x8 sous-blocs sur le panneau à cristaux liquides reçoivent chacun un signal de données DS I à DS8 et un signal de balayage GSS I à GSS8, comme montré sur la figure 25. Les figures 26A à 26D montrent en détail les signaux de validation de sortie de données pour les premier, troisième, cinquième et huitième sous-blocs de données DSB1, DSB3, DSB5 et DS13B8. Sur les figures 26A à 26D, une forme d'onde TDOE représente les signaux de validation de sortie de données générés par le procédé de commande de panneau conventionnel, et une autre forme d'onde PDOE explique le signal de validation de sortie de données produit par le procédé de commande de panneau selon la présente invention. Le signal de validation de sortie de données TDOE selon l'art conventionnel a une période d'invalidation constante indépendam- ment d'une position de la ligne de données DL. Tandis que la période d'invalidation du signal de validation de sortie de données PDOE selon la présente invention est progressivement prolongée au lfur et à mesure que l'on passe de la ligne de données gauche DL 1 à la ligne de données droite DL 1024. En se référant aux figures 27A à 27D, elles représentent la période d'invalida- tion de chaque signal de validation de sortie d'électrode de grille pour les premier, troisième, cinquième et huitième sous-blocs d'électrode de grille GSB 1, GSB3, GSB5 et GSB8 dans le détail. Sur les figures 27A à 27D, une forme d'onde TGOE représente les signaux de validation de sortie d'électrode de grille générés par le procédé de commande de panneau conventionnel, et une autre forme d'onde PGOE explique le signal de validation de sortie d'électrode de grille produit par le procédé de commande de panneau selon la présente invention. Le signal de validation de sortie d'électrode de grille TGOE selon l'art conventionnel a une période d'invalida- tion constante indépendamment d'une position de la ligne d'électrode de grille GL. Tandis que la période d'invalidation du signal de validation de sortie d'électrode de grille PGOE selon la présente invention est progressivement prolongée au fur et à mesure que l'on passe de la ligne d'électrode de grille supérieure GLI à la ligne o d'électrode de grille inférieure DL 768. La largeur de validation de chacun des signaux de données et de balayage DSI à DS8 et GSSI à GSS8 varie en même temps qu'une position sur les lignes de données et de balayage GL et DL de sorte que les sous-blocs situés aux coins du panneau à cristaux liquides reçoivent respectivement les signaux de données et de balayage DS et GSS comme montré sur les figures 28A à 28D. La figure 28A montre la forme d'onde de chacun des signaux de données et de balayage DS1 et GSSI appliqués au sous-bloc au coin en haut et à gauche, et la figure 28B représente la forme d'onde de chacun des signaux de données et de balayage DS8 et GSSI fournis au sous-bloc au coin en haut et à droite. De plus, la figure 28C montre une forme d'onde de chacun des signaux de données et de balayage DSI et GSS8 appliqués au sous-bloc au coin en bas et à gauche, et la figure 28D représente la forme d'onde de chacun des signaux de données et de balayage DS8 et GSS8 fournis au sous-bloc au coin en bas et à droite. Comme les figures 28A à 28D, le signal de données DS est synchronisé avec le signal de balayage GSS à toutes les cellules de cristaux liquides incluses dans le panneau à cristaux liquides. A cet effet, le signal de données est précisément appliqué à toutes les cellules de cristaux liquides incluses dans le panneau à cristaux liquides. De plus, les figures 28A à 28B expliquent que toutes les cellules de cristaux liquides sur le panneau à io cristaux liquides deviennent uniformes au niveau du temps de charge. Par consé- quent, l'image affichée sur le panneau à cristaux liquides n'est pas déformée. Les résultantes de la simulation décrite comme ci-dessus sont représentées sous la forme des tableaux 1 et 2. Dans les tableaux 1 et 2, "CLI" à "CL4" correspondent à la cellule de cristaux liquides respective dans les sous-blocs de coin du panneau à s cristaux liquides 30. De plus, "Vci" et "AVp" représentent une tension de pixel et une tension de traversée (feed-through voltage) détectées à chacune des cellules de cristaux liquides CLI à CL4, respectivement. En outre, dans les tableaux 1 et 2, la "période de charge" est incluse pendant laquelle les cellules de cristaux liquides CLI à CL4 effectuent la charge de la tension de signal de données. La tension de pixel 2 Vci dans les tableaux I et 2 représente une tension maximale chargée à chaque cellule de cristaux liquides CL1 à CL4 dans le cas o les signaux de données et de balayage DS et GSS sont 7V et 20V, respectivement. La tension de traversée AVp est la variation de la tension de pixel lorsque les signaux de données et de balayage DS et GSS sont coupés. Tableau 1 Vci AVp Période de charge CLI 6,248 V 752 mV 7,6 pts CL2 6,279 V 721 mV 8,2 pls CL3 6,211 V 789 mV 10,7 Mis CL4 6,255 V 745 mV 10,8 pis Tableau 2 Vci AVp Période de charge CL1 6,256 V 744 mV 6,2 gls CL2 6,268 V 732 mV 10,0 p.s CL3 6,237 V 763 mV 9,2 Its CL4 6,258 V 742 mV 10,7 ts De façon à détecter la tension de pixel Vci, la tension de traversée AVp et la période de charge dans les tableaux I et 2, une condition de la simulation est établie comme le montre le tableau 3. Tableau 3 Panneau à cristaux liquides SXGA de 18,1 pouce Période de synchronisation horizontale 16 i.s Retard sur la ligne de données 4,0 lts Retard sur la ligne de balayage 5,3 is Tension de signal de données -5 - + 20 V Tension de signal de balayage +3 - + 7 V Tension commune +5 V (CC) Le tableau 1 représente la tension de pixel Vci, la tension de traversée AVp et la période de charge dans le cas o le panneau à cristaux liquides est commandé au I0 moyen du dispositif de commande de panneau conventionnel. Le dispositif de commande de panneau conventionnel applique un signal de données ayant une largeur de 16 ts à toutes les lignes de données DL1 à DL1024 et un signal de balayage ayant une largeur de 13,35 gls = 16 pis ('g/2) à toutes les lignes de balayage GL1 à GL768. Entre-temps. le tableau 2 représente la tension de pixel Vci, la tension de traversée AVp et la période de charge dans le cas o le panneau à cristaux liquides est commandé au moyen du dispositif de commande de panneau conventionnel selon la présente invention. Dans le dispositif de commande de panneau selon la présente invention, un signal de données ayant une largeur progressivement réduite depuis la largeur de 14 its = 16 gts-(-g/2) est appliqué à toutes les lignes de données DL1 à DL1024 et un signal de balayage ayant une largeur progressivement réduite depuis la largeur de 13.35 est fourni à toutes les lignes de balayage GL1 à GL768. En se réfé- rant aux tableaux 1 et 2, la tension de traversée AVp provoquée par le dispositif de commande de panneau conventionnel présente un écart de 68 mV, tandis que la tension de traversée AVp générée dans le dispositif de commande de panneau de la figure 17 présente un écart réduit à 31 mV. Par conséquent, I'écart de la tension de traversée AVp dans le dispositif de commande de panneau selon la présente inven- tion diminue de moitié par rapport à celle du dispositif de commande de panneau conventionnel. La figure 29 est un schéma fonctionnel détaillé du deuxième contrôleur 42 montré sur la figure 17. Sur la figure 29, le deuxième contrôleur 42 inclut un premier compteur 44 recevant le signal de synchronisation vertical VS de la première ligne de synchronisation 41 et le signal de synchronisation horizontal HS de la deuxième ligne de synchronisation 43, et un deuxième compteur 46 entrant l'horloge de M données DCLK depuis la ligne d'horloge 37. Le premier compteur 44 réinitialise une valeur de sortie sur "0" à la période de suppression du signal de synchronisation vertical VS et compte le signal de synchronisation horizontal US pendant la période de balayage du signal de synchronisation vertical VS. La valeur comptée par le premier compteur 44 est ajoutée à une valeur initiale au moyen d'un additionneur 48. L'additionneur 48 génère ensuite une valeur de référence augmentée de "1" à partir de la valeur initiale IV à chaque période du signal de synchronisation horizontal HS. La valeur de référence est appliquée à un comparateur 50. Le deuxième compteur 46 réinitialise une valeur de sortie sur "0" à la période de suppression du signal de synchronisation horizontal HS et compte l'horloge de données DCLK pendant la Mo période de balayage du signal de synchronisation horizontal HS. La valeur comptée par le deuxième compteur 46 est comparée avec la valeur de référence dans le comparateur 50 de façon à générer le signal de validation d'électrode de grille GOE. Le signal de validation d'électrode de grille GOE à une valeur logique à l'état haut quand la valeur de référence est supérieure à la valeur comptée provenant du deuxième compteur 46. Si la valeur de référence est inférieure à la valeur comptée par le deuxième compteur 46, le signal de validation d'électrode de grille a une valeur logique à l'état bas. Dans le comparateur 50, on génère le signal de validation d'électrode de grille GOE ayant l'intervalle logique à l'état bas qui est progressive- ment augmenté par la période de l'horloge de données DCLK à chaque période du signal de synchronisation horizontal HS pendant la période de balayage du signal de synchronisation vertical VS. Comme décrit ci-dessus, selon la présente invention, des signaux de données appliqués au câblage de signal conformément à une caractéristique de retard dans le câblage de balayage du panneau à cristaux liquides sont temporisés, empêchant ainsi >5 la déformation des tensions de signal chargées dans les cellules de cristaux liquides. En variante, selon la présente invention, un intervalle de temps pendant lequel des signaux de données sont appliqués au câblage de signal conformément à une caracté- ristique de retard dans le câblage de balayage du panneau à cristaux liquides est prolongé, empêchant ainsi la déformation des tensions de signal chargées dans les cellules de cristaux liquides. Par conséquent, la présente invention est capable d'affi- cher une image non déformée sur le panneau à cristaux liquides ainsi que d'uniformi- ser un facteur de transmission de la lumière dans le panneau à cristaux liquides. Bien que la présente invention ait été expliquée par des modes de réalisation montrés sur le dessin ci-dessus, des personnes normalement compétentes dans l'art devraient comprendre que l'invention n'est pas limitée aux modes de réalisation, mais plutôt que divers changements ou modifications de celle-ci sont possibles sans s'éloigner de l'esprit de l'invention. En conséquence, le champ d'application de l'invention sera déterminé uniquement par les revendications ci-jointes et leurs équivalents. REVENDICATIONS 1.- Procédé de commande d'un panneau à cristaux liquides (30) de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal (DL1 à DLM), et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le procédé compre- nant les étapes consistant à: appliquer une tension de signal de balayage au fil de balayage; et fournir des tensions de signal de données aux fils de signal à des moments correspondant à un intervalle prédéterminé, d'un fil à l'autre. I(0 2.- Procédé de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal, et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le procédé comprenant les 1 5 étapes consistant à: appliquer une tension de signal de balayage au fil de balayage; fournir des tensions de signal de données aux fils de signal; et retarder (36) l'application d'une tension de signal de données fournie au fil de signal qui intersecte l'extrémité du fil de balayage (figure 13). 3.- Procédé de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal, et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le procédé comprenant les étapes consistant à: appliquer une tension de signal de balayage au fil de balayage; et fournir des tensions de signal de données dont la largeur est agrandie en fonction d'une position sur le fil de balayage, aux fils de signal. 4.- Procédé de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal, et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le procédé comprenant les étapes consistant à: appliquer une impulsion de tension de signal de balayage au fil de balayage; fournir des tensions de signal de données aux fils de signal; et permettre aux tensions de signal de données à fournir aux fils de signal d'avoir une largeur différente en fonction d'une position sur le fil de balayage. 5.- Procédé de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal, et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le procédé comprenant les étapes consistant à: appliquer des tensions de signal de données aux fils de signal; et o fournir une tension de signal de balayage dont la largeur est agrandie en fonction d'une position du fil de signal, au fil de balayage. 6.- Procédé de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage I 5 et des fils de signal, et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le procédé comprenant les étapes consistant à: appliquer une tension de signal de balayage dont la largeur est agrandie en fonction d'une position sur le fil de signal au fil de balayage; et 2o fournir des tensions de signal de données dont la largeur est agrandie en fonction d'une position sur le fil de balayage aux fils de signal. 7.- Dispositif de commande d'un panneau à cristaux liquides (30) de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage (GLI à GLn) et des fils de signal (DLI à DLn), et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le dispositif comprenant: des moyens d'attaque côté balayage (32A à 32E) pour appliquer une tension de signal de balayage au fil de balayage; et 0 des moyens d'attaque côté signal (34A à 34H) pour fournir des tensions de signal de données aux fils de signal à des moments différents correspondant à un intervalle prédéterminé, d'un fil à l'autre. 8.- Dispositif selon la revendication 7, dans lequel les moyens d'attaque côté s5 signal comprennent: une pluralité de cellules d'attaque de fil de signal pour diviser les fils de signal par une certaine zone et fournir des tensions de signal de données aux zones divisées; et des moyens de contrôle pour commander les cellules d'attaque de fil de signal d'une manière telle que les cellules d'attaque de fil de signal fournissent séquentiel- lement les tensions de signal de données aux fils de signal. > 9.- Dispositif selon la revendication 8, dans lequel les moyens de contrôle incluent un circuit de temporisation pour appliquer un signal de validation de sortie contrôlant des points de départ de sortie des tensions de signal de données vers les cellules d'attaque de fil de signal dans un délai correspondant à un intervalle prédé- terminé. I() 10.- Dispositif de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal, et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le dispositif comprenant: X5 des moyens d'attaque côté balayage (32A à 32E) pour appliquer une tension de signal de balayage au fil de balayage; et des moyens d'attaque côté signal (34A à 34H) pour fournir des tensions de signal de données aux fils de signal dans un délai correspondant à un intervalle prédéterminé; et o0 des moyens de contrôle temporel (36) pour retarder l'application d'une tension de signal de données fournie au fil de signal qui intersecte l'extrémité du fil de balayage. 11.- Dispositif selon la revendication 10, dans lequel les moyens d'attaque côté signal incluent une pluralité de cellules d'attaque de fil de signal pour diviser les fils de signal par une certaine zone et fournir les tensions de signal de données aux zones divisées. 12.- Dispositif selon la revendication 10, dans lequel les moyens de contrôle 3o temporel incluent un circuit de temporisation pour appliquer un signal de validation de sortie contrôlant des points de départ de sortie des tensions de signal de données vers la cellule d'attaque de fil de signal positionnée à l'extrémité du fil de balayage après un intervalle prédéterminé. 13.- Dispositif de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal, et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le dispositif comprenant: des moyens d'attaque côté balayage (32A à 32E) pour appliquer une tension de signal de balayage au fil de balayage; des moyens d'attaque côté signal (34A à 34H) pour fournir des tensions de signal de données aux fils de signal; et des moyens de contrôle de largeur (38A à 38G) pour permettre à la tension de signal de balayage d'avoir une largeur différente conformément à une position sur le fil de signal (figure 14). 14- Dispositif selon la revendication 13. dans lequel les moyens d'attaque côté signal incluent une pluralité de cellules d'attaque de fil de signal pour diviser les fils de signal par une certaine zone et fournir les tensions de signal de données aux zones divisées. 15.- Dispositif selon la revendication 13, dans lequel les moyens de contrôle de largeur appliquent un signal de validation de sortie aux moyens d'attaque côté balayage, le signal de validation de sortie ayant une largeur agrandie au fur et à mesure que l'on passe du point de départ au point final du fil de signal. 16.- Dispositif de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal, et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le dispositif comprenant: des moyens d'attaque côté balayage pour appliquer une tension de balayage au fil de balayage; et des moyens d'attaque côté signal pour fournir des tensions de signal de données dont la largeur est agrandie en fonction d'une position sur le fil de balayage, aux fils de signal. 17.- Dispositif selon la revendication 16, dans lequel les moyens d'attaque côté 0 signal comprennent: une pluralité de cellules d'attaque de fil de signal pour diviser les fils de signal par une certaine zone et fournir des tensions de signal de données aux zones divisées; et des moyens de contrôle pour commander les cellules d'attaque de fil de signal d'une manière telle que la largeur de la tension de signal de données à transmettre par chacune des cellules d'attaque de fil de signal à chacun des fils de signal est agrandie progressivement. 18.- Dispositif de commande selon la revendication 16, dans lequel les moyens de contrôle incluent un extenseur de largeur pour étendre la largeur d'un signal de validation de sortie contrôlant des points de départ de sortie de chacune des cellules d'attaque de fil de signal d'un intervalle prédéterminé. 19.- Dispositif de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage et des fils de signal, et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le dispositif comprenant: 1 o des moyens d'attaque côté balayage pour appliquer une tension de balayage au fil de balayage; des moyens d'attaque côté signal pour fournir des tensions de signal de données aux fils de signal; et des moyens de contrôle de largeur (38A à 38G) pour obtenir que les tensions l 5 de signal de données à fournir aux fils de signal aient une largeur différente en fonction d'une position sur le fil de balayage. 20.- Dispositif selon la revendication 19, dans lequel lesdits moyens d'attaque côté signal incluent une pluralité de cellules d'attaque de fil de signal pour diviser les fils de signal par une certaine zone et fournir les tensions de signal de données aux zones divisées. 21.- Dispositif selon la revendication 19, dans lequel, les moyens de contrôle de largeur incluent un extenseur de largeur (38) pour agrandir une largeur d'un signal ?5 de validation de sortie contrôlant un intervalle de sortie de la tension de signal de données à chacune des cellules d'attaque de fil de signal d'un intervalle prédéterminé. 22.- Dispositif de commande d'un panneau à cristaux liquides de type matrice prévu avec une pluralité de transistors à couche mince couplés à des fils de balayage ) et des fils de signal, et une pluralité de cellules de cristaux liquides, aux points d'intersection des fils de balayage et des fils de signal, le dispositif comprenant: des moyens d'attaque côté balayage (32A à 32F) pour appliquer une tension de signal de balayage ayant une largeur agrandie en fonction d'une position sur le fil de signal, au fil de balayage; et des moyens d'attaque côté signal (34A à 34 G) pour fournir une tension de signal de données ayant une largeur agrandie en fonction d'une position sur le fil de balayage, aux fils de signal.