Brevet FR2780162A1 — publié le 19991224

l Structure de test de circuit, circuit intégré et procédé de test. La présente invention concerne le domaine des circuits, du type comprenant un empilement de couches diélectriques, par exemple en oxyde de silicium, et de couches conductrices, par exemple métallisées, alternées, disposées sur un substrat. Les couches conductrices comprennent des lignes conductrices séparées par un matériau diélectrique. Or, il s'avère nécessaire de connaître les valeurs des différentes capacités existant entre différentes lignes du circuit, par exemple entre deux lignes superposées parallèles, ou se croisant, ou encore entre deux lignes parallèles d'un même niveau de métallisation. Le fait de connaître la valeur de ces capacités peut permettre d'en déduire l'épaisseur du diélectrique disposé entre les deux lignes métallisées et d'effectuer ainsi un suivi du procédé de fabrication du circuit intégré. On connaît par l'article intitulé "An On-Chip, Interconnect Capacitance Characterization Method with Sub-Femto-Farad Resolution" in Proc. IEEE 1997 Int. Conference on Microelectronic Test Structures, Vol. 10, Mars 1997, une structure de test de capacités dans un circuit intégré. Cette structure de test comprend deux branches semblables disposées entre une borne d'alimentation et une masse, chacune de ces branches comprenant, disposés en série, un moyen de mesure de courant, un transistor NMOS, et un transistor PMOS. Une première ligne métallisée est connectée au point commun entre deux transistors d'une branche, tandis qu'une deuxième ligne métallisée est connectée de façon similaire à l'autre branche en vue de la mesure de la capacité existant entre les deux lignes. Les deux lignes appartiennent au même niveau de métallisation. Une troisième ligne métallisée est mise à la masse. On note CiO la capacité entre la première ligne et la masse, C20 la capacité entre la deuxième ligne et la masse, C23 la capacité entre les deuxième et troisième lignes, Cparg la capacité parasite de la première branche, due notamment aux transistors, et Cpard la capacité parasite de la deuxième branche. Les transistors MOS des deux branches sont commandés par des signaux de tension tels qu'aucun court-circuit de branche ne se produise, c'est-à-dire qu'en aucun cas les deux transistors d'une branche ne sont simultanément passants. Le moyen de mesure de courant a pour but de mesurer la valeur moyenne des courants. La différence entre ces valeurs moyennes est due à la charge de la capacité devant être mesurée: AI = C x Vdd x f. On peut donc en déduire une valeur de la capacité. Dans cette structure, le théorème de superposition ne s'applique pas. C'est-à-dire qu'on ne peut obtenir la capacité C23. Quand on fait la différence AI des deux courants dans les branches, on obtient AI=(C23+C1 o-C2o+Cpard-Cparg)Vdd.f. Le théorème de superposition ne s'applique pas, car la capacité C20 n'est pas la même que C10 en raison de la présence du métal de la troisième ligne qui modifie la répartition des lignes de champ. La méthode ne permet pas d'extraire le terme C23. On obtient juste une somme de capacités qui n'a pas de sens physique et qui est difficilement exploitable. Quand le nombre de métaux augmente, cette somme comporte des termes supplémentaires et devient inexploitable. Des différences existent entre les transistors des deux branches, notamment dans les jonctions de drain. Or, il s'avère que cette différence peut atteindre une valeur de l'ordre de 1 à 10% difficile à mesurer. Il peut aussi exister un écart entre les dimensions des deux capacités qui chargent la structure. Sur la figure 1 de cet article, les lignes de métal 1 sont sensées être semblables. Or, elles ne le sont qu'aux incertitudes technologiques près. La présente invention a pour objet de remédier aux inconvénients de la structure de test décrite ci-dessus. La présente invention a pour objet de proposer une structure de test de précision améliorée. La structure de test, selon l'invention, est prévue pour un circuit comprenant une pluralité de niveaux de métallisation séparés par des couches diélectriques, chaque niveau de métallisation étant pourvu de pistes. La structure de test comprend un unique moyen de mesure de courant entre une borne d'alimentation et une borne de masse, et au moins deux branches, la première branche comprenant un premier interrupteur disposé entre le moyen de mesure de courant et une piste, et un second interrupteur disposé entre ladite piste et la masse, la deuxième branche étant identique à la première et connectée à une autre piste pour une mesure de la capacité entre les deux pistes. On parvient ainsi à éliminer l'influence des capacités parasites et à obtenir une résolution pouvant atteindre 5 aF. Dans un mode de réalisation de l'invention, la structure de test comprend n branches pour une mesure de la capacité entre n pistes. Avantageusement, la structure de test comprend une branche supplémentaire indépendante des pistes pour une mesure de la capacité parasite des interrupteurs. Dans un mode de réalisation de l'invention, les premiers interrupteurs sont des transistors PMOS et les seconds interrupteurs sont des transistors NMOS. Dans un mode de réalisation de l'invention, les branches et les interrupteurs sont intégrés dans le circuit. Un générateur de signaux non recouvrants faisant partie du moyen d'alimentation peut également être intégré dans le circuit. La présente invention a également pour objet un circuit intégré comprenant une pluralité de niveaux de métallisation séparés par des couches diélectriques, chaque niveau de métallisation étant pourvu de pistes, et au moins une structure de test. La structure de test, disposée entre deux bornes, comprend un unique moyen de mesure de courant entre les deux bornes, et au moins deux branches, la première branche comprenant un premier interrupteur disposé entre le moyen de mesure de courant et une piste et un second interrupteur disposé entre ladite piste et l'une des bornes, la deuxième branche étant identique à la première et connectée à une autre piste pour une mesure de la capacité entre les deux pistes. La présente invention a également pour objet un procédé de test d'un circuit comprenant une pluralité de niveaux de métallisation séparés par des couches diélectriques, chaque niveau de métallisation étant pourvu de pistes, dans lequel on calcule la capacité entre une première et une deuxième pistes du circuit intégré, à partir de la mesure du courant nécessaire pour porter la première piste à la tension d'une borne, les autres pistes étant maintenues à la tension d'une autre borne, de la mesure du courant nécessaire pour porter la deuxième piste à la tension de l'une des bornes, les autres pistes étant maintenues à la tension de l'autre borne, et de la mesure du courant nécessaire pour porter les première et deuxième pistes à la tension de l'une des bornes, les autres pistes étant maintenues à la tension de l'autre borne, la mesure des courants étant effectuée par un unique moyen de mesure, une branche à deux interrupteurs en série étant associée à chaque piste. Avantageusement, on calcule les capacités entre chaque piste et une borne à partir de la mesure du courant nécessaire pour porter un point commun à deux interrupteurs d'une branche supplémentaire indépendante des pistes à la tension d'une des bornes, ce courant étant proportionnel à la capacité parasite de la branche supplémentaire, cette capacité parasite étant supposée égale à la capacité parasite des autres branches. On peut calculer les capacités entre chaque piste. On peut ainsi réaliser une mesure des capacités en s'affranchissant des différentes capacités parasites et de possibles différences existant entre les transistors des différentes branches. On peut ensuite faire une application du théorème de superposition pour en déduire les valeurs des capacités. La présente invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description détaillée de quelques modes de réalisation pris à titre d'exemples nullement limitatifs et illustrés par les dessins annexés, sur lesquels: la figure 1 est un schéma d'une structure de test selon un premier mode de réalisation de l'invention; les figures 2 à 4 sont des schémas montrant l'utilisation de la structure de test de la figure 1; la figure 5 montre une variante de la figure 1; la figure 6 est un schéma d'une structure de test selon un second mode de réalisation de l'invention; et les figures 7 à 9 montrent l'utilisation de la structure de test de la figure 6. Comme on peut le voir sur la figure 1, deux lignes de métal 1 et 2 d'un circuit intégré non représenté, sont connectées à une structure de test référencée 3 dans son ensemble. La disposition relative des lignes de métal 1 et 2 est arbitraire sur la figure. On peut bien entendu mesurer la capacité entre deux lignes de métal quelle que soit leur disposition relative, par exemple superposée parallèle, superposée se croisant, parallèle au même niveau de métallisation, etc. La structure de test 3 comprend deux branches 4 et 5 disposées en parallèle et se raccordant d'un côté à une borne de masse 6 et du côté opposé à un moyen de mesure de courant 7, par exemple un ampèremètre, lui-même relié à une borne d'alimentation 8 capable de fournir une tension continue Vdd. On prévoit aussi une borne 8a pour polariser le caisson N des transistors PMOS à la tension Vdd. Le moyen d'alimentation comprend un générateur de signaux non recouvrants auquel on fournit un signal d'entrée du type créneaux. La branche 4 comprend deux transistors MOS disposés en série entre le moyen de mesure de courant 7 et la borne de masse 6, un premier transistor 9 de type PMOS dont le drain 9a est relié au moyen de mesure de courant 7 et dont la source 9b est reliée à la ligne 1, un second transistor 10 de type NMOS dont le drain 10a est relié à la borne de masse 6 et dont la source 10Ob est reliée à la ligne 1 et à la source 9b du transistor PMOS 9. La branche 5 est de construction semblable à la branche 4 et comprend un transistor PMOS 1 1 et un transistor NMOS 12 disposés en série et dont le point commun est relié à la ligne 2. Les grilles 9c, 10c, 1 lc et 12c des transistors 9 à 12 sont commandées par des tensions d'alimentation V9 à V12. Les transistors 9 à 12 et leurs connexions sont intégrés dans le circuit, par exemple dans des chemins de découpe. Cette structure de test 3 est ensuite utilisée de la façon expliquée aux figures 2 à 4. Sur la figure 2, on voit que la ligne 1 est mise à la tension Vdd et que la ligne 2 est mise à la masse. Cela est effectué en rendant passants les transistors 9 et 12 et en bloquant les transistors 10 et 11 au moyen de tensions de commande adaptées. Le transistor 9 est rendu passant au moyen d'une tension V9 nulle. Le transistor 10 est bloqué au moyen d'une tension V 10 nulle. Le transistor 1 1 est bloqué au moyen d'une tension V 1 1 égale à Vdd et le transistor 12 est rendu passant au moyen d'une tension V12 égale à Vdd. Le courant nécessaire à la charge de la ligne 1 sous la tension Vdd vérifie l'équation suivante: Il = (C12 + Cl0 + Cpar4) x Vdd x f, f étant la fréquence de fonctionnement de la structure de test, C12 étant la capacité entre les deux branches 1 et 2, Cl0 étant la capacité entre la branche 1 et la masse 6, et Cpar4 représentant les capacités parasites de la branche 4 de la structure de test 3, ces capacités parasites étant dues notamment aux interrupteurs 9 et 10. Comme on le voit sur la figure 3, on effectue une mesure avec la ligne 1 sous tension nulle et la ligne 2 sous la tension Vdd de façon similaire à la mesure effectuée dans le cas de la figure 2. On bloque les transistors 9 et 12 et on rend passants les transistors 10 et 11 au moyen de signaux de commande V9 à V 12 adaptés. Le courant nécessaire à la charge de la branche 2 sous la tension Vdd s'écrit comme suit I2 = (C12 + C20 + Cpar5) x Vdd x f, C20 étant la capacité entre la branche 2 et la masse 6, Cpar5 représentant les capacités parasites de la branche 5. On effectue enfin, comme on peut le voir sur la figure 4, une mesure du courant nécessaire à la charge des deux lignes 1 et 2 sous une tension Vdd. Ce courant vérifie l'équation suivante 13 = (Ci0 + C20 + Cpar4 + Cpar5) x Vdd x f, la capacité C12 entre les lignes 1 et 2 n'intervenant plus, étant donné qu'elle voit la même tension Vdd, ce que l'on obtient en bloquant les transistors 10 et 12 et en rendant passants les transistors 9 et 11. On peut alors en déduire la valeur de C12: Il + I2 - I3 C12 = 2 x Vdd x f. On voit donc que la méthode de test utilisée évite l'influence des capacités parasites de chaque branche sur la mesure de la capacité entre les deux lignes devant être mesurée. Si l'on veut également obtenir la valeur des capacités CO10 et C20, on peut utiliser la structure de test illustrée sur la figure 5 qui correspond à celle de la figure 1, à laquelle on ajoute une branche supplémentaire 13 également reliée à la borne d'alimentation 8 et à la masse 6 et comprenant, disposés en série, un moyen de mesure de courant 14, un transistor PMOS et un transistor NMOS 16 dont le point commun n'est pas relié à une ligne métallisée. On peut ainsi estimer la valeur des capacités parasites de la branche 13 en effectuant les mêmes mesures que pour les branches 4 et 5, grâce auxquelles on mesure le courant nécessaire à l'obtention de la tension Vdd au point commun entre les transistors 15 et 16, ce courant 14 vérifiant l'équation suivante I4 = Cpar x Vdd x f, Cpar représentant les capacités parasites de la branche 13. A partir de la connaissance de la valeur de la capacité C!2, on calcule les valeurs de la capacité: C10 = (I1 - 14) / Vdd/ f - C12 ou encore C10O = (11/2 - 12/2 + 13/2 - 14) / Vdd / f, en admettant l'approximation suivante Cpar = Cpar4 De la même façon, on obtient la valeur de la capacité C20 C20 = (12 - 14) / Vdd / f - C12 ou encore C20 = (-11/2 + 12/2 + 13/2 - 14) / Vdd/f. Comme on peut le voir sur la figure 6, cette structure de test peut être adaptée à la mesure des capacités existant entre trois lignes métallisées d'un circuit intégré. On utilise alors une structure de test à trois branches, la troisième branche 17 étant identique aux branches 4 et 5, le point commun entre ses deux transistors 18 et 19 étant relié à une troisième ligne métallisée 20. Pour faciliter la compréhension du fonctionnement de cette structure de test, on a représenté en traits fins les différentes capacités entre lignes et entre lignes et masse, par exemple la capacité C13 est celle entre la première et la troisième lignes métallisées et la capacité C30 est celle entre la troisième ligne métallisée et la masse. La méthode de mesure est la suivante, comme illustrée sur les figures 7 à 9. Sur la figure 7, on voit que la première ligne métallisée i est portée à la tension Vdd, tandis que les autres lignes métallisées sont reliées à la masse, en commandant les transistors 9 à 12, 18 et 19 de façon adaptée comme on l'a décrit plus haut pour la figure 1. Le courant que l'on mesure grâce aux moyens de mesure de courant 7, vérifie alors l'équation suivante: Il = (C12 + Clo0 + C13 + Cpar4) x Vdd x f. Ensuite, comme on le voit sur la figure 8, on porte la deuxième ligne métallisée à la tension Vdd et les autres lignes métallisées à une tension nulle. On mesure le courant 12 qui vérifie l'équation suivante 12 = (Cl2 + C20 + C23 + Cpar5) x Vdd x f. Comme on le voit sur la figure 9, on porte ensuite les première et deuxième lignes métallisées à la tension Vdd en maintenant la troisième ligne métallisée à une tension nulle. On mesure le courant 13 qui vérifie l'équation: I3 = (Ci0 + C20 + C23 + C13 + Cpar4 + Cpar5) x Vdd x f. On peut donc calculer: Il + 12 - 13 C12 = 2 x Vdd x f De façon similaire, on peut calculer les capacités C13 et C23 en effectuant trois autres mesures avec, premièrement, la troisième ligne métallisée à la tension Vdd et les deux autres à la masse, deuxièmement, les deuxième et troisième lignes métallisées à la tension Vdd et la première ligne métallisée à la masse, et troisièmement, les première et troisième lignes métallisées à la tension Vdd et la deuxième ligne métallisée à la masse. Si l'on veut également connaître les valeurs des capacités entre les lignes métallisées et la masse, on peut utiliser une structure de test comprenant une branche supplémentaire 13 telle que décrite à la figure 5 qui permet d'estimer la valeur des capacités parasites d'une branche, en admettant l'approximation selon laquelle les capacités parasites de la branche supplémentaire sont égales aux capacités parasites de l'une des autres branches. Une telle structure de test permet de mesurer de façon extrêmement précise les capacités existantes dans un circuit intégré, en particulier dans le cas o deux lignes métallisées sont parallèles, grâce à l'utilisation de la même structure de test soumise à des tensions différentes d'o on en déduit les valeurs des capacités grâce au théorème de superposition. Bien entendu, cette structure de test décrite pour la mesure des capacités entre deux et trois lignes métallisées peut être adaptée à la mesure des capacités entre un plus grand nombre de lignes métallisées en utilisant un nombre égal de branches. La connaissance de la capacité entre deux lignes métallisées permet d'en déduire la distance les séparant, car le produit de la capacité par la distance de séparation est égal au produit de la permittivité du diélectrique par la surface des deux lignes en regard. On peut donc obtenir plus précisément la valeur de l'épaisseur du diélectrique séparant deux lignes métallisées. Toutefois, à la fermeture des transistors MOS, il se produit un phénomène d'injection de charges dû à la décharge des capacités entre la grille et la source et entre la grille et le drain du transistor vers le moyen de mesure de courant, qui voit donc un courant légèrement plus faible que celui obtenu par modélisation en raison de ce retour vers la borne d'alimentation. On considère alors que le courant réel mesuré vérifie l'équation suivante: IR = (Cpar.eff + C) x Vdd x f, Cpareff permettant d'estimer les capacités parasites et étant une fonction croissante de la valeur de la capacité C et une fonction décroissante du temps de montée de la tension de commande de la grille d'un transistor. Pour effectuer la mesure, on cherche à augmenter les temps de montée des signaux non recouvrants, ce qui implique que la fréquence doit diminuer, même si le gain en pâtit. En effet, plus le temps de montée t augmente et plus la dérivée i Cpar.eff 3C augmente. Par exemple, avec t = 100 ns et C = 10 fF, on peut trouver Cpar.eff = 3,50. Pour C = 20 fF, on va avoir Cpar.eff= 3,51 au lieu de 3,50, d'o une résolution de 0,01 fF. Par contre, pour f = 100 MHz et c = 1 ns, pour C = 10 fF, on a Cpar.eff = 4,2, et pour C = 20 fF, on a Cpar.eff = 4,3, en soustrayant, on peut obtenir 0,1 fF d'écart, ce qui limite la résolution. Grâce à l'invention, on dispose une structure de test pour circuit permettant une mesure extrêmement précise des capacités. On peut ainsi mesurer la capacité entre des lignes superposées, ou juxtaposées, en déduire la permittivité électrique d'un diélectrique, la distance, hauteur ou largeur entre les lignes, la dispersion de dimensions entre différentes plaquettes de circuit semi-conducteur afin de pouvoir garantir au client final une stabilité des performances des circuits intégrés. L'invention s'applique aux circuits intégrés ou non. l REVENDICATIONS 1. Structure de test (3) de circuit comprenant une pluralité de niveaux de métallisation séparés par des couches diélectriques, chaque niveau de métallisation étant pourvu de pistes, caractérisée par le fait qu'elle comprend un unique moyen de mesure de courant (7) entre une borne d'alimentation (8) et une borne de masse (6), et au moins deux branches, la première branche (4) comprenant un premier interrupteur (9) disposé entre le moyen de mesure de courant et une piste (1) et un second interrupteur (10) disposé entre ladite piste et la masse, la deuxième branche (5) étant identique à la première et connectée à une autre piste (2) pour une mesure de la capacité entre les deux pistes. 2. Structure de test selon la revendication 1, caractérisée par le fait qu'elle comprend n branches pour une mesure de la capacité entre n pistes. 3. Structure de test selon la revendication 1 ou 2, caractérisée par le fait qu'elle comprend une branche supplémentaire (13) indépendante des pistes pour une mesure de la capacité parasite des interrupteurs. 4. Structure de test selon l'une quelconque des revendications précédentes, caractérisée par le fait que les premiers interrupteurs sont des transistors p-mos et les seconds interrupteurs sont des transistors n- mos. 5. Structure de test selon l'une quelconque des revendications précédentes, caractérisée par le fait que les branches et les interrupteurs sont intégrés dans le circuit. 6. Structure de test selon la revendication 5, caractérisée par le fait qu'un générateur de signaux non recouvrants est intégré dans le circuit. 7. Circuit intégré comprenant une pluralité de niveaux de métallisation séparés par des couches diélectriques, chaque niveau de métallisation étant pourvu de pistes, et au moins une structure de test caractérisée par le fait que la structure de test, disposée entre deux bornes, comprend un unique moyen de mesure de courant (7) entre les deux bornes, et au moins deux branches, la première branche (4) comprenant un premier interrupteur (9) disposé entre le moyen de mesure de courant et l'une des bomrnes, la deuxième branche (5) étant identique à la première et connectée à une autre piste (2) pour une mesure de la capacité entre les deux pistes. 8. Procédé de test d'un circuit comprenant une pluralité de niveaux de métallisation séparés par des couches diélectriques, chaque niveau de métallisation étant pourvu de pistes, dans lequel on calcule la capacité entre une première et une deuxième pistes du circuit intégré, à partir de la mesure du courant Il nécessaire pour porter la première piste à la tension d'une des bomrnes, les autres pistes étant maintenues à la tension d'une autre borne, de la mesure du courant I2 nécessaire pour porter la deuxième piste à la tension de l'une des bornes, les autres pistes étant maintenues à la tension de l'autre borne, et de la mesure du courant I3 nécessaire pour porter les première et deuxième pistes à la tension de l'une des bornes, les autres pistes étant maintenues à la tension de l'autre borne, la mesure des courants étant effectuée par un unique moyen de mesure, une branche à deux interrupteurs en série étant associée à chaque piste. 9. Procédé selon la revendication 8, dans lequel on calcule les capacités entre chaque piste et une borne à partir de la mesure du courant I4 nécessaire pour porter un point commun à deux interrupteurs d'une branche supplémentaire indépendante des pistes à la tension d'une des bomrnes, le courant 14 étant proportionnel à la capacité parasite Cpar de la branche supplémentaire, la capacité parasite Cpar étant supposée égale à la capacité parasite des autres branches. 10. Procédé selon la revendication 8 ou 9, dans lequel on calcule les capacités entre chaque piste.