Brevet FR2776124A1 — publié le 19990917

DISPOSITIF SEMICONDUCTEUR A DIODE ET PROCEDE DE FABRICATION La présente invention concerne un dispositif à semiconducteur comprenant un circuit électronique et un procédé pour la fabrication du dispositif à semiconducteur, et elle concerne plus particulièrement la protection électrique du circuit électronique. Dans un dispositif à semiconducteur conforme à l'art antérieur, une surtension occasionnée par de l'électricité statique se propage quel- quefois avec une tension élevée ou une intensité élevée vers un circuit électronique incorporé dans le dispositif. Il est ainsi apparu un problème consistant en ce que le circuit électronique incorporé dans le dispositif à semiconducteur est détruit par la surtension. Dans un dispositif à semi- conducteur ayant une structure silicium sur isolant (ou SOI pour "Silicon On Insulator"), en particulier, un circuit électronique incorporé à l'inté- rieur est aisément détruit par la surtension. La figure 33 montre un exemple d'une section du dispositif à semiconducteur ayant la structure SOI. Sur la figure 33, la référence 13 désigne une région de semicon- ducteur de type P dans un substrat SOI (que l'on appelle ci-après un substrat semiconducteur), la référence 111 désigne une couche SOI (couche de semiconducteur), la référence 14 désigne une pellicule d'oxyde enterrée, et la référence 112 désigne un transistor MOS formé sur la couche SOI 111 et constituant un circuit électronique, une grille G, une source S et un drain D de ce transistor étant représentés. La pelli- cule d'oxyde enterrée 14 a une très mauvaise conductivité thermique. Par exemple, le SiO2 a une conductivité thermique approximativement égale au centième de celle du Si monocristallin. Par conséquent, lorsque la surtension se propage entre la source S et le drain D, les températures de la source S et du drain D sont augmentées, ce qui fait que la source S et le drain D sont aisément détruits. Un premier aspect de la présente invention porte sur un dispo- sitif à semiconducteur comprenant un substrat semiconducteur, un circuit électronique formé sur le substrat semiconducteur, une borne reliée au circuit électronique, et un élément de connexion en métal qui est connecté, en commun, à la fois à la borne et à une région d'une surface du substrat semiconducteur qui est à nu en position adjacente à la borne, une diode dont la surface du substrat semiconducteur constitue l'une des électrodes, étant formée entre l'élément de connexion et le substrat se- miconducteur. Un second aspect de la présente invention porte sur le disposi- tif à semiconducteur dans lequel le métal forme une jonction Schottky avec la région précitée. Un troisième aspect de la présente invention porte sur le dispo- sitif à semiconducteur dans lequel la région précitée a un type de con- ductivité qui est l'opposé d'un type de conductivité du substrat semicon- ducteur. Un quatrième aspect de la présente invention porte sur le dis- positif à semiconducteur, comprenant en outre une pellicule isolante for- mée entre le substrat semiconducteur et la borne, enfermant le circuit électronique, et qui est à nu dans une position adjacente à la borne, conjointement à la région précitée, et un élément conducteur formé au- dessus de la pellicule isolante et de la région. Un cinquième aspect de la présente invention porte sur le dis- positif à semiconducteur dans lequel la région précitée est formée au centre de la borne. Un sixième aspect de la présente invention porte sur un dispo- sitif à semiconducteur comportant une puce de semiconducteur compre- nant un substrat semiconducteur, une pellicule isolante formée sur le substrat semiconducteur, et une couche de semiconducteur formée sur la pellicule isolante et ayant un circuit électronique formé sur elle, un subs- trat de protection pour protéger électriquement la couche de semicon- ducteur, une borne externe, un premier élément de connexion pour con- necter électriquement la puce de semiconducteur et le substrat de pro- tection, et un second élément de connexion pour connecter électrique- ment le substrat de protection et la borne externe. Un septième aspect de la présente invention porte sur un pro- cédé pour fabriquer un dispositif à semiconducteur, comprenant les éta- pes suivantes: (a) on prépare un substrat semiconducteur, une pellicule isolante formée sur le substrat semiconducteur, une couche de semiconducteur formée sur la pellicule isolante et ayant un circuit électronique formé sur elle, une borne reliée au circuit électronique, et une borne ex- terne, (b) on forme une ouverture sur la pellicule isolante pour mettre à nu le substrat semiconducteur, (c) on connecte l'une des extrémités d'un élément de connexion en métal à la borne externe, et (d) on connecte l'autre extrémité de l'élément de connexion au substrat semiconducteur à nu et à la borne. Un huitième aspect de la présente invention porte sur le procé- dé pour fabriquer un dispositif à semiconducteur, comprenant en outre, entre les étapes (b) et (c), une étape (e) consistant à donner à une sur- face du substrat semiconducteur à nu un type de conductivité différent de celui du substrat semiconducteur. Un neuvième aspect de la présente invention porte sur le pro- cédé pour fabriquer un dispositif à semiconducteur, comprenant en outre, entre les étapes (e) et (c), une étape (f) consistant à former un élément conducteur s'étendant à partir de la surface du substrat semiconducteur à nu, jusqu'à une paroi latérale de l'ouverture. Un dixième aspect de la présente invention porte sur le dispo- sitif à semiconducteur, dans lequel le circuit électronique est formé sur une structure SOI. Un onzième aspect de la présente invention porte sur le procé- dé pour fabriquer un dispositif à semiconducteur, dans lequel le circuit électronique est formé sur une structure SOI. Selon le premier aspect de la présente invention, dans un cas dans lequel une surtension se propage à partir de l'élément de connexion vers une plage de connexion, la surtension est dirigée vers le substrat semiconducteur à travers une diode. Le circuit électronique peut donc être protégé contre la surtension. Selon le second aspect de la présente invention, une diode de type Schottky est formée entre l'élément de connexion et la surface du substrat semiconducteur. Les effets conformes au premier aspect de la présente invention peuvent donc être obtenus aisément. Selon le troisième aspect de la présente invention, une diode du type a jonction PN est formée sur la surface du substrat semiconduc- teur. Par conséquent, une résistance est plus faible pendant une condition de claquage, en comparaison avec la diode de type Schottky. La surtension peut donc s'écouler aisément vers le substrat semiconducteur. Selon le quatrième aspect de la présente invention, lorsque l'élément de connexion vient en contact avec la plage de connexion, il devient plus difficile de faire en sorte que l'élément de connexion vienne en contact avec la région dans laquelle le substrat semiconducteur est à nu, si l'épaisseur de la pellicule isolante est augmentée. Cependant, si l'élément conducteur est incorporé, I'élément de connexion peut être conduit jusqu'au substrat semiconducteur. Selon le cinquième aspect de la présente invention, la région précitée est formée au centre de la borne. Par conséquent, même si l'élément de connexion est connecté vers la périphérie de la borne, I'élé- ment de connexion peut aisément venir en contact avec la région. Selon le sixième aspect de la présente invention, le dispositif à semiconducteur dans lequel la couche de semiconducteur sur laquelle est formé le circuit électronique est isolée du substrat semiconducteur par la pellicule isolante, a très peu de chemins par lesquels une surtension s'écoule à partir de la couche de semiconducteur, lorsque la surtension se propage à partir de la borne externe vers la couche de semiconduc- teur. Pour cette raison, le circuit électronique est aisément détruit par la surtension. Par conséquent, le substrat de protection est établi électri- quement entre la borne externe et la puce de semiconducteur, pour éviter que la surtension ne se propage à partir de la borne externe vers la puce de semiconducteur. Le circuit électronique peut donc être protégé contre la surtension. Selon le septième aspect de la présente invention, la surtension est difficilement déchargée à partir du circuit électronique formé sur la pellicule isolante. Cependant, I'élément de connexion est connecté à la borne externe à l'étape (c). Par conséquent, la surtension circule vers la borne externe, même si elle est générée pendant l'opération de con- nexion à l'étape (d). Le circuit électronique peut donc être protégé contre la surtension. Selon le huitième aspect de la présente invention, la surtension s'écoule vers l'extérieur à travers une diode du type à jonction PN qui est formée sur la surface du substrat semiconducteur, même si elle est sus- ceptible de s'écouler à partir de l'élément de connexion vers le circuit électronique. Le circuit électronique peut donc être protégé contre la surtension. Selon le neuvième aspect de la présente invention, même si I'autre extrémité de l'élément de connexion est connecté de manière à atteindre seulement la paroi latérale de l'ouverture et n'atteint pas le substrat semiconducteur sur un fond de l'ouverture, il est possible d'ob- tenir les effets conformes au huitième aspect de la présente invention. Selon le dixième aspect de la présente invention, le circuit électronique qui est formé sur la structure SOI peut effectivement être protégé contre la surtension. Selon le onzième aspect de la présente invention, le circuit électronique qui est formé sur la structure SOI peut effectivement être protégé contre la surtension. Pour résoudre le problème mentionné ci-dessus, un but de la présente invention est de procurer un dispositif à semiconducteur capa- ble de protéger contre une surtension un circuit électronique qui est for- mé dans ce dispositif, ainsi qu'un procédé pour la fabrication du disposi- tif à semiconducteur. Ces buts, caractéristiques, aspects et avantages de la présente invention, ainsi que d'autres, ressortiront davantage de la description détaillée qui suit de la présente invention. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est une représentation de principe montrant un dis- positif à semiconducteur conforme à un premier mode de réalisation de la présente invention; La figure 2 est une coupe montrant le dispositif à semiconduc- teur conforme au premier mode de réalisation de la présente invention; La figure 3 est un schéma de circuit équivalent montrant le dis- positif à semiconducteur conforme au premier mode de réalisation de la présente invention; La figure 4 est un schéma de circuit équivalent montrant le dis- positif a semiconducteur conforme au premier mode de réalisation de la présente invention; La figure 5 est une coupe montrant un dispositif a semicon- ducteur conforme à un second mode de réalisation de la présente inven- tion; La figure 6 est une coupe montrant un dispositif à semicon- ducteur conforme à un troisième mode de réalisation de la présente in- vention; La figure 7 est une coupe montrant le dispositif à semiconduc- teur conforme au troisième mode de réalisation de la présente invention; La figure 8 est une coupe montrant le dispositif à semiconduc- teur conforme au troisième mode de réalisation de la présente invention; La figure 9 est une coupe montrant le dispositif à semiconduc- teur conforme au troisième mode de réalisation de la présente invention; La figure 10 est une coupe montrant le dispositif à semicon- ducteur conforme au troisième mode de réalisation de la présente inven- tion; La figure 11 est une coupe montrant un dispositif à semicon- ducteur conforme à un quatrième mode de réalisation de la présente in- vention; Les figures 12A et 12B sont des coupes montrant un procédé pour la fabrication d'un dispositif à semiconducteur conforme à un cin- quième mode de réalisation de la présente invention; Les figures 13A et 13B sont des coupes montrant le procédé pour la fabrication du dispositif à semiconducteur conforme au cinquième mode de réalisation de la présente invention; Les figures 14A et 14B sont des coupes montrant le procédé pour la fabrication du dispositif à semiconducteur conforme au cinquième mode de réalisation de la présente invention; Les figures 15A et 15B sont des coupes montrant le procédé pour la fabrication du dispositif à semiconducteur conforme au cinquième mode de réalisation de la présente invention; Les figures 16A et 16B sont des coupes montrant le procédé pour la fabrication du dispositif a semiconducteur conforme au cinquième mode de réalisation de la présente invention; Les figures 17A et 17B sont des coupes montrant le procédé pour la fabrication du dispositif a semiconducteur conforme au cinquième mode de réalisation de la présente invention; Les figures 18A et 18B sont des coupes montrant le procédé pour la fabrication du dispositif à semiconducteur conforme au cinquième mode de réalisation de la présente invention; La figure 19 est une coupe montrant le procédé pour la fabrica- tion du dispositif à semiconducteur conforme au cinquième mode de réa- lisation de la présente invention; La figure 20 est une coupe montrant le procédé pour la fabrica- tion du dispositif à semiconducteur conforme au cinquième mode de réa- lisation de la présente invention; Les figures 21A et 21B sont des coupes montrant le procédé pour la fabrication du dispositif a semiconducteur conforme au cinquième mode de réalisation de la présente invention; La figure 22 est une coupe montrant le dispositif à semicon- ducteur conforme au cinquième mode de réalisation de la présente in- vention; La figure 23 est une coupe montrant le procédé pour la fabrica- tion du dispositif à semiconducteur conforme au cinquième mode de réa- lisation de la présente invention; Les figures 24A et 25A sont des coupes montrant le procédé pour la fabrication du dispositif à semiconducteur conforme au cinquième mode de réalisation de la présente invention; La figure 25 est une représentation de principe montrant un dispositif à semiconducteur conforme à un sixième mode de réalisation de la présente invention; La figure 26 est une représentation de principe montrant un dispositif à semiconducteur conforme au sixième mode de réalisation de la présente invention; La figure 27 est une représentation de principe montrant un dispositif à semiconducteur conforme au sixième mode de réalisation de la présente invention; La figure 28 est une coupe montrant le dispositif à semicon- ducteur conforme au sixième mode de réalisation de la présente inven- tion; La figure 29 est une coupe montrant un procédé pour la fabri- cation d'un dispositif à semiconducteur conforme à un septième mode de réalisation de la présente invention; La figure 30 est une coupe montrant le procédé pour la fabrica- tion du dispositif à semiconducteur conforme au septième mode de réali- sation de la présente invention; La figure 31 est une coupe montrant le procédé pour la fabrica- tion du dispositif à semiconducteur conforme au septième mode de réali- sation de la présente invention; La figure 32 est une coupe montrant le dispositif à semicon- ducteur conforme au septième mode de réalisation de la présente inven- tion; La figure 33 est une coupe montrant une structure SOI; et La figure 34 est une coupe montrant un cas dans lequel la pré- sente invention est appliquée à un substrat semiconducteur ayant une structure autre que la structure SOI. Premier mode de réalisation La figure 1 est une représentation de principe montrant une structure d'un dispositif à semiconducteur conforme à un premier mode de réalisation de la présente invention. Sur la figure 1, la référence 1 dé- signe une puce de semiconducteur ayant une structure SOI, et la réfé- rence 11 désigne une région ayant une couche SOI qui est formée sur la puce de semiconducteur 1 (qu'on appelle ci-après une région SOI). Un circuit électronique est formé dans la région SOI 11. La référence 12 dé- signe une région formée sur la puce de semiconducteur 1 à laquelle un fil de connexion 3 (élément de connexion en métal) est connecté (cette ré- gion est appelée ci-après une région de connexion), la référence 2 dési- gne une borne externe connectée à la région de connexion 12 par l'in- termédiaire du fil de connexion 3, et la référence 4 désigne une résine de moulage. On décrira ensuite la région de connexion 12 en se référant à la figure 2. La figure 2 est une coupe montrant le dispositif à semiconduc- teur conforme au premier mode de réalisation de la présente invention, et elle illustre une partie concernant la région de connexion 12 sur la figure 1. Sur la figure 2, la référence 13 désigne un substrat semiconducteur, la référence 14 désigne un isolant comprenant une pellicule d'oxyde enter- rée, une pellicule diélectrique inter-couche et autres, la référence 15 dé- signe une pellicule de revêtement en verre, la référence 16 désigne une pellicule de polyimide, la référence 112 désigne un transistor MOS a titre d'élément représentatif d'un circuit électronique, la référence 121 dési- gne une plage de connexion (borne) qui est reliée au circuit électronique, la référence 122 désigne une ouverture atteignant le substrat semicon- ducteur 13 qui est formée en position adjacente à la région de connexion 12, et la référence 113 désigne une interconnexion du circuit électroni- que. L'isolant 14 est formé entre le substrat semiconducteur et la plage de connexion 121, en enfermant le circuit électronique, et il est à nu en position adjacente à la plage de connexion 121, conjointement à une ré- gion d'une surface du substrat semiconducteur 13. Le fil de connexion 3 est en contact en commun avec la plage de connexion 121 et le substrat semiconducteur 13. En réalité, I'ouver- ture 122 a une faible profondeur. Par conséquent, on peut faire en sorte que le fil de connexion 3 vienne en contact en commun avec la plage de connexion 121 et le substrat semiconducteur 13, en utilisant par exemple un procédé de connexion thermosonique. La figure 3 montre un circuit équivalent d'une partie pertinente. La référence 11a désigne un circuit électronique qui est formé sur la ré- gion SOI 11. Le fil de connexion 3 et le substrat semiconducteur 13 for- ment une jonction Schottky entre eux. Une diode 1220, ayant le substrat semiconducteur 13 à titre d'anode et le fil de connexion 3 à titre de ca- thode, est donc formée. Il est préférable qu'un matériau du fil de con- nexion 3 formant la jonction Schottky soit un métal tel que l'or, I'alumi- nium ou autres. Un signal qui se propage à travers le fil de connexion 3 n'est pas dirigé vers le substrat semiconducteur 13. Cependant, lors- qu'une surtension se propage à travers le fil de connexion 3, il se produit un claquage de la diode 1220, ce qui fait que le fil de connexion 3 est conduit jusqu'au substrat semiconducteur 13. Comme représenté sur la figure 4, un circuit de protection 6 pour protéger le circuit électronique 11a contre la surtension peut être formé sur un substrat SOI autre que la région SOI 11 qui est formée entre le circuit électronique 11a et la plage de connexion 121. Conformément au premier mode de réalisation, la surtension qui se propage à travers le fil de connexion 3 est effectivement déchargée vers le substrat semiconducteur 13. Le circuit électronique peut donc être protégé contre la surtension. Second mode de réalisation On décrira ensuite un second mode de réalisation. La figure 5 est une coupe montrant un dispositif à semiconducteur conforme au se- cond mode de réalisation de la présente invention, et elle illustre une partie concernant la région de connexion 12 sur la figure 1. Sur la figure , la référence 123 désigne une région d'impureté dans laquelle une impureté de type n est implantée dans un fond d'une ouverture 122, et les autres éléments sont les mêmes que dans le premier mode de réalisation. Dans le second mode de réalisation, une diode du type à jonc- tion PN ayant la région d'impureté 123 à titre de cathode et un substrat semiconducteur de type P 13 à titre d'anode, est formée. Conformément au second mode de réalisation, la diode com- prenant la région d'impureté 123 et le substrat semiconducteur 13 a une plus faible résistance que la diode qui est décrite dans le premier mode de réalisation. Une surtension est donc déchargée plus aisément vers le substrat semiconducteur 13. Troisième mode de réalisation A titre d'exemple, si une profondeur de l'ouverture 122 est augmentée sur la figure 5, un fil de connexion 3 vient plus difficilement en contact avec la région d'impureté 123. Dans un troisième mode de réalisation, un élément conducteur 124, tel qu'un élément en AI, Cu, TiN ou W, est formé sur un isolant 14 et la région d'impureté 123, comme re- présenté sur la figure 6. Il suffit que l'élément conducteur 124 soit formé sur au moins le fond de l'ouverture 122 et une paroi latérale de l'isolant 14. Par exemple, l'élément conducteur 124 peut être formé de la manière qui est repré- sentee sur les figures 7 à 10. Les figures 9 et 10 montrent l'élément conducteur 124 qui est obtenu par pulvérisation cathodique de métal, formation d'une couche de matière de réserve et enlèvement par attaque d'une partie inutile du mé- tal. Les figures 6 à 8 montrent l'élément conducteur 124 qui est obtenu en utilisant un système de réparation par faisceau d'ions focalisé (qu'on appelle ci-après un FIF). Dans un cas dans lequel on utilise le FIF, la ca- pacité de production est augmentée davantage si le nombre de régions de connexion 12 est diminué, et l'élément conducteur 124 peut être formé localement, en comparaison avec un cas dans lequel la pulvérisation ca- thodique ou autres est effectuée, comme décrit ci-dessus. Conformément au troisième mode de réalisation, le fil de con- nexion 3 vient en contact avec l'élément conducteur 124 même si l'ou- verture 122 a une grande profondeur. Une connexion électrique avec une diode peut donc être garantie. Quatrième mode de réalisation Dans un quatrième mode de réalisation, une ouverture 122 est formée en un centre d'une plage de connexion 121, comme représenté sur la figure 11. L'ouverture 122 est entourée par la plage de connexion 121, lorsqu'on l'observe à partir d'une position située au-dessus de la plage de connexion 121. Conformément au quatrième mode de réalisation, I'ouverture 122 est formée au centre de la plage de connexion 121. Par conséquent, un fil de connexion 3 vient aisément en contact avec un fond de l'ouver- ture 122, même s'il est connecté vers la périphérie de la plage de con- nexion 121. En outre, I'ouverture 122 est aisément recouverte par le fil de connexion 3, et un isolant 14 n'est pas mis à nu. Il est donc possible d'éviter que l'isolant 14 n'absorbe de l'humidité. Cinquième mode de réalisation Dans un cinquième mode de réalisation, on décrira ci-dessous un procédé pour la fabrication d'un dispositif à semiconducteur conforme à la présente invention. En premier lieu, on obtient une tranche 10 ayant une structure représentée sur les figures 12A et 12B, en utilisant une technique bien connue. Dans la tranche 10, un substrat SOI est recouvert par une pellicule de revêtement en verre 15 et par une pellicule de polyi- mide 16, et un circuit électronique est formé dans une région SOI 11. D'autres désignations correspondent aux désignations mentionnées ci- dessus. Les figures 12A, 13A, 14A, 15A, 16A, 17A, 18A, 21A et 24A montrent une partie concernant la région de connexion 12 pour une ali- mentation Vdd, ou concernant la région de connexion 12 pour un signal, et les figures 12B, 13B, 14B, 15B, 16B, 17B, 18B, 21B et 24B montrent une partie concernant la région de connexion 12 pour une masse Vss. En se référant à une structure qui est représentée sur les figu- res 12A et 12B, on note qu'on soumet la pellicule de polyimide 16 à une opération de definition de motif, de façon que la région de connexion 12 soit formée au-dessus d'une plage de connexion 121 (figures 13A et 13B). En se référant a une structure qui est representée sur les figu- res 13A et 13B, on note qu'on attaque la pellicule de revêtement en verre en utilisant à titre de masque la pellicule de polyimide 16. Ainsi, la pellicule de revêtement en verre 15 qui est formee dans la région de connexion 12 est enlevée, et la plage de connexion 121 et l'isolant 14 sont mis à nu (figures 14A et 14B). En se référant à une structure qui est représentée sur les figu- res 14A et 14B, on note qu'on attaque l'isolant 14 en utilisant à titre de masques la pellicule de polyimide 16 et la plage de connexion 121. Par conséquent, une ouverture 122 atteignant un substrat semiconducteur 13 est formée sur l'isolant 14 pour mettre à nu le substrat semiconducteur *13 (figures 15A et 15B). Ensuite, on forme une couche de matière de réserve 51 recou- vrant une partie autre que la région de connexion 12 pour la tension Vdd ou le signal, et on implante une impureté de type n. Par conséquent, une région d'impureté de type n 123 est formée dans un fond de l'ouverture 122 pour la tension Vdd ou le signal (figures 16A et 16B). Ensuite, on enlève la matière de réserve 51. Ensuite, on forme une couche de matière de réserve 52 recouvrant une partie autre que la région de connexion 12 pour la tension Vss, et on implante une impureté de type p. Par conséquent, une région d'impureté de type p 123 est for- mée sur le fond de l'ouverture 122 pour la tension Vss (figures 17A et 1 7 B). Ensuite, on enlève la matière de réserve 52 de façon à obtenir une structure qui est représentée sur les figures 18A et 18B. On découpe la structure en puces. Une puce de semiconducteur 1 est ainsi formée. On prépare la puce de semiconducteur 1 et une borne externe 2 (figure 19). Ensuite, on connecte au moyen d'un fil de connexion 3 la région de connexion 12 et la borne externe 2 (figures 20, 21A et 218). On con- necte le fil de connexion 3 a la borne externe 2, et on le connecte en- suite à la région de connexion 12 de la puce de semiconducteur 1. Comme décrit ci-dessus, la borne externe 2 et la puce de semi- conducteur 1 sont connectées électriquement dans cet ordre. Par consé- quent, le fil de connexion 3 est connecté à la région de connexion 12 dans un état dans lequel une surtension qui est générée pendant la con- nexion circule vers la borne externe 2. Il en résulte qu'un circuit électro- nique peut être protégé contre la surtension. En outre, le fil de connexion 3 est connecté à la région de connexion 12 et il est connecté à une diode ayant un substrat semiconducteur de type p, 13, à titre d'anode, et une région d'impureté de type, 123, à titre de cathode. Par conséquent, même si la surtension qui est générée pendant la connexion est susceptible de circuler à partir du fil de connexion 3 vers le circuit électronique, elle cir- cule en réalité vers le substrat semiconducteur 13, à travers la diode. Le circuit électronique peut donc être protégé contre la surtension. Une telle protection pour le circuit électronique est effective dans un cas dans lequel la puce de semiconducteur 1 n'a pas de circuit de protection. Ensuite, on recouvre avec une résine de moulage 4 la borne externe 2, le fil de connexion 3 et la puce de semiconducteur 1, et on applique une opération de mise en forme à la borne externe 2. Un dispo- sitif à semiconducteur est ainsi terminé (figure 22). Si la formation et l'enlèvement des matières de réserve 51 et 52 et l'implantation ionique pour former la région d'impureté 123 sont omi- ses, on peut obtenir le dispositif à semiconducteur conforme au premier mode de réalisation. L'étape de formation de l'élément conducteur 124 qui a été dé- crit dans le quatrième mode de réalisation peut être ajoutée avant la pré- paration de la puce de semiconducteur 1 et de la borne externe 2 qui sont représentées sur la figure 19. Par exemple, il est préférable que l'élément conducteur 124 soit formé en utilisant un FIF, immédiatement après l'obtention de la structure qui est représentée sur les figures 18A et 18B (figures 24A et 24B). En outre, I'ouverture 122 est formée dans la région de con- nexion 12 pour la tension Vss, de façon que le fil de connexion 3 vienne en contact avec le substrat semiconducteur 13. Par conséquent, un po- tentiel électrique de masse est appliqué au substrat semiconducteur 13. L'impureté de type p est implantée dans le substrat semiconducteur 13 au fond de l'ouverture 122 pour la tension Vss. Par conséquent, une ré- sistance entre le fil de connexion 3 et le substrat semiconducteur 13 est réduite. Dans un dispositif à semiconducteur auquel est appliqué un si- gnal ayant une amplitude qui est inférieure à la masse Vss, I'ouverture 122 n'est pas formée dans la région de connexion 12, comme représenté sur la figure 3, de manière que le signal ne soit pas émis à partir du substrat semiconducteur 13. Conformément au cinquième mode de réalisation, la surtension qui est générée pendant la connexion est déchargée vers le substrat se- miconducteur 13, même si elle est susceptible de circuler a partir du fil de connexion 3 vers le circuit électronique. Par conséquent, le circuit électronique peut être protégé contre la surtension. En outre, la borne externe 2 et la puce de semiconducteur 1 sont connectées électriquement dans cet ordre. Par conséquent, le fil de connexion 3 est connecté à la région de connexion 12 dans un état dans lequel on peut faire en sorte que la surtension circule vers la borne externe 2. Le circuit électronique peut donc être protégé contre la surtension. Sixième mode de réalisation De la même manière que dans le circuit électronique mentionné ci-dessus, le circuit de protection 6 est aisément détruit par une surten- sion s'il est formé sur une structure SOI. Dans un sixième mode de réali- sation, le circuit de protection 6 est formé sur un autre substrat. La figure 25 est une vue en plan montrant un dispositif à semi- conducteur conforme au sixième mode de réalisation de la présente in- vention. Sur la figure 25, la référence 23 désigne une région de con- nexion qui est formée sur une puce de semiconducteur 1, la référence 7 désigne un substrat semiconducteur (substrat de protection) pour proté- ger électriquement la couche SOI 111, les références 21 et 22 désignent des régions de connexion qui sont formées sur le substrat semiconduc- teur 7, la référence 31 désigne un fil de connexion (premier élément de connexion) qui est connecté aux régions de connexion 22 et 23, la réfé- rence 32 désigne un fil de connexion (second élément de connexion) qui est connecté à une borne externe 2 et à la région de connexion 21, et d'autres désignations correspondent aux désignations mentionnées ci- dessus. Le circuit de protection 6 est formé sur le substrat semiconduc- teur 7 et il est connecté aux régions de connexion 21 et 22. L'alimentation Vdd et la masse Vss sont appliquées au circuit de protection 6, à partir des bornes externes 2 pour l'alimentation Vdd et la masse Vss, par l'intermédiaire d'interconnexions (non représentées). Toutes les régions de connexion 21, 22 et 23 peuvent être for- mées comme la région de connexion 12 qui est représentée sur la figure 23. Selon une variante, I'une au moins des régions de connexion 21, 22 et 23 peut être la région de connexion 12 conforme à l'un quelconque des premier à quatrième modes de réalisation. Si la région de connexion conforme à l'un quelconque des pre- mier à quatrième modes de réalisation est appliquée à l'une au moins des régions de connexion 21, 22 et 23, le circuit de protection 6 qui doit être formé sur le substrat semiconducteur 7 peut être omis, du fait qu'une diode formée par la connexion protège un circuit électronique contre une surtension. En plus de la structure qui est représentée sur la figure 25, des structures représentées sur les figures 26 à 28 peuvent être formées. Bien que quatre substrats semiconducteurs 7 soient formés sur la figure , un seul substrat 7 est formé, et une puce de semiconducteur 1 est montée sur le substrat semiconducteur 7, sur la figure 26. Sur la figure 27, on applique un procédé de puce retournée, ou "flip-chip". La figure 28 montre une coupe correspondant à la figure 27. Sur la figure 28, la référence 311 désigne une bosse (premier élément de connexion), con- sistant par exemple en or, en aluminium, en brasure ou autre, qui con- necte électriquement les régions de connexion 23 et 22. Avec le procédé de puce retournée, un grand nombre de régions de connexion 23 et 22 peuvent être connectées électriquement en une seule fois. La capacité de production peut donc être améliorée. Conformément au sixième mode de réalisation, une surtension circule vers le substrat semiconducteur 7. Le circuit électronique qui est formé sur la puce de semiconducteur 1 peut donc être protégé contre la surtension. Septième mode de réalisation Dans un septième mode de réalisation, on décrira ci- dessous un procédé pour fabriquer le dispositif a semiconducteur conforme au sixième mode de réalisation. En premier lieu, on prépare une puce de semiconducteur 1, un substrat semiconducteur 7 et une borne externe 2 (figure 29). Ensuite, on connecte un fil de connexion 32 a la borne externe 2, et on le connecte ensuite à une région de connexion 21 (figure 30). Après ceci, on connecte un fil de connexion 31 à une région de con- nexion 22, et on le connecte ensuite a une région de connexion 23 (figure 31). La borne externe 2, le substrat semiconducteur 7 et la puce de semiconducteur 1 sont donc connectés électriquement dans cet ordre. Par conséquent, le fil de connexion 31 est connecté électriquement au substrat semiconducteur 7 et à la borne externe 2 au moment o il est connecté à la région de connexion 23. Un circuit électronique peut donc être protégé contre une surtension qui est produite pendant la connexion. Ensuite, on recouvre avec une résine de moulage 4 la borne externe 2, le fil de connexion 31, le fil de connexion 32, la puce de semi- conducteur 1 et le substrat semiconducteur 7, et on met en forme la borne externe 2. Un dispositif à semiconducteur est ainsi terminé (figure 32). Conformément au septième mode de réalisation, la borne ex- terne 2, le substrat semiconducteur 7 et la puce de semiconducteur 1 sont connectés électriquement dans cet ordre. Le circuit électronique peut donc être protégé contre la surtension qui est produite pendant la connexion. Variante Bien qu'on ait décrit ci-dessus un cas dans lequel le circuit électronique est formé sur la structure SOI, le circuit électronique peut être formé sur un substrat semiconducteur qui n'a pas la structure SOI. Par exemple, la présente invention peut être appliquée à une structure dans laquelle un transistor MOS 112 constituant un circuit électronique est formé sur un substrat semiconducteur 13, comme représenté sur la figure 34. Bien que l'invention ait éte décrite en détail, la description pré- cédente est à tous égards illustrative et non restrictive. On notera que de nombreux autres changements et modifications peuvent être imaginés sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif à semiconducteur, caractérisé en ce qu'il com- prend: un substrat semiconducteur (13); un circuit électronique (11a) formé sur le substrat semiconducteur; une borne (121) reliée au circuit électronique; et un élément de connexion en métal (3) connecté, en commun, à la fois à la borne et à une région d'une surface du substrat semiconducteur qui est à nu en position adjacente à la borne; une diode dont l'une des électrodes est constituée par la surface précitée du subs- trat semiconducteur étant formée entre l'élément de connexion et le substrat semiconducteur. 2. Dispositif à semiconducteur selon la revendication 1, carac- térisé en ce que le métal (3) forme une jonction Schottky avec la région précitée. 3. Dispositif à semiconducteur selon la revendication 1, carac- térisé en ce que la région précitée a un type de conductivité qui est l'op- posé d'un type de conductivité du substrat semiconducteur (13). 4. Dispositif à semiconducteur selon la revendication 3, carac- térisé en ce qu'il comprend en outre: une pellicule isolante (14) formée entre le substrat semiconducteur et la borne, enfermant le circuit électro- nique, et qui est à nu en position adjacente à la borne, conjointement à la région précitée; et un élément conducteur (124) formé sur la pellicule isolante et sur la région précitée. 5. Dispositif à semiconducteur selon la revendication 1, carac- térisé en ce que la région précitée est formée au centre de la borne (121). 6. Dispositif à semiconducteur, caractérisé en ce qu'il com- prend: une puce de semiconducteur (1) comportant: un substrat semi- conducteur (13), une pellicule isolante (14) formée sur le substrat semi- conducteur, et une couche de semiconducteur (111) formée sur la pelli- cule isolante et ayant un circuit électronique formé sur elle; un substrat de protection (7) pour protéger électriquement la couche de semicon- ducteur; une borne externe (2); un premier élément de connexion (31) pour connecter électriquement la puce de semiconducteur et le substrat de protection; et un second élément de connexion (32) pour connecter électriquement le substrat de protection et la borne externe. 7. Procédé pour la fabrication d'un dispositif à semiconducteur, caracterisé en ce qu'il comprend les étapes suivantes: (a) on prépare un substrat semiconducteur (13), une pellicule isolante (14) formée sur le substrat semiconducteur, une couche de semiconducteur (111) formée sur la pellicule isolante et ayant un circuit électronique (11a) formé sur elle, une borne (121) reliée au circuit électronique, et une borne externe (2); (b) on forme une ouverture sur la pellicule isolante pour mettre à nu le substrat semiconducteur; (c) on connecte l'une des extrémités d'un élément de connexion en métal à la borne externe; et (d) on connecte I'autre extrémité de l'élément de connexion au substrat semiconducteur à nu et à la borne. 8. Procédé pour la fabrication d'un dispositif à semiconducteur selon la revendication 7, caractérisé en ce qu'il comprend en outre, entre les étapes (b) et (c), une étape (e) consistant à donner à une surface du substrat semiconducteur à nu un type de conductivité différent de celui du substrat semiconducteur. 9. Procédé pour la fabrication d'un dispositif à semiconducteur selon la revendication 8, caractérisé en ce qu'il comprend en outre, entre les étapes (e) et (c), une étape (f) consistant à former un élément con- ducteur (124) s'étendant à partir de la surface du substrat semiconduc- teur à nu jusqu'à une paroi latérale de l'ouverture. 10. Dispositif à semiconducteur selon la revendication 1 ou 6, caractérisé en ce que le circuit électronique est formé sur une structure SOl.