Brevet FR2782415A1 — publié le 20000218

DISPOSITIF DE MÉMOIRE À SEMICONDUCTEUR HAUTE DENSITE ET SON PROCEDÉ DE FABRICATION Domaine de l'invention La présente invention concerne des procédés de fabrication de dispositifs de mémoire à semiconducteur haute densité et plus particulièrement, des procédés de fabrication de mémoires vives dynamiques (DRAM) haute densité qui utilisent un procédé silicium sur isolant (SOI) en liant deux plaquettes de silicium dans la masse. Arrière-plan de l'invention La densité en termes de bits des mémoires à semiconducteur augmente d'un facteur quatre tous les trois ans et les vitesses de fonctionnement afférentes augmentent également. Un tel développement des mémoires à semiconducteur permet d'atteindre la vitesse de fonctionnement de 1 gigabits/seconde (Gb/s) ou I gigahertz (GHz) pour les DRAM. Dans un dispositif de DRAM, une dimension de cellule de mémoire 8F2 adoptée dans une génération de densité de DRAM de 64K a été utilisée jusqu'à présent. La cellule de mémoire 8F2 est appelée architecture de cellule à ligne de bit repliée au vu de l'agencement des lignes de bit en relation avec un amplificateur de détection. La dimension 8F2 est la dimension de cellule théorique la plus petite de l'architecture de cellule à ligne de bit repliée. Ici, F représente une dimension de caractéristique minimum et elle est normalement déterminée par une règle de dessin minimum qui peut être obtenue par conformation. La dimension F peut également signifier la moitié (1/2) d'un pas de lignes de bit parallèles utilisé dans un réseau de cellules de mémoire. Par exemple, la dimension de cellule la plus petite d'un pas de 0,6 pm donne 8 x 03 x 0,3 = 0,72 pm2. La figure 1A représente une implantation d'une cellule de mémoire comportant une architecture de cellule à ligne de bit repliée 8F2 d'un type à condensateur au-dessus d'une ligne de bit (COB), qui est utilisée essentiellement dans la DRAM haute densité présente. La figure lB est une vue en coupe transversale prise selon une ligne 1A- 1A' de la figure 1A. Par report à la figure 1A et à la figure lB, un transistor 6 comportant une électrode de grille (ligne de mot ou WL) et une région de source/drain (non représentée) est formé sur un substrat semiconducteur 1 o une couche d'isolation de dispositif 2 est formée. Des plots de contact sont formés de manière à être connectés électriquement à une région active 3 entre les lignes de mot. Les plots de contact incluent un plot de contact d'électrode de stockage 8a et un plot de contact de ligne de bit 8b. Une électrode de stockage 16 et une ligne de bit 11 sont formées de manière à être respectivement connectées au plot de contact d'électrode de stockage 8a et au plot de contact de ligne de bit 8b par l'intermédiaire de films d'isolation intercouche 10, 12 choisis de façon appropriée. Ici, la ligne de bit 11 est formée au- dessous de l'électrode de stockage 16, c'est-à-dire que la ligne de bit 11 est formée avant la formation de l'électrode de stockage 16. Dans l'architecture de cellule de mémoire mentionnée ci-avant du type COB, puisqu'un condensateur de cellule de mémoire est formé après formation de la ligne de mot (WL) et de la ligne de bit 11, un trou de contact de cellule de mémoire 14 présente inévitablement un rapport d'allongement élevé. En d'autres termes, le film d'isolation intercouche 12 présente une épaisseur importante, ce qui conduit à une difficulté à ouvrir un trou de contact dedans. Afin de résoudre le problème de la gravure du trou de contact à rapport d'allongement élevé 14, un processus de formation de plot de mise en contact appelé plot de cellule est de façon générale utilisé. Il est impossible cependant de former une couche en siliciure simultanément sur une surface supérieure d'une grille et d'une source/drain dans l'application par plot de mise en contact, ce qui conduit à une complexité et à une difficulté pour la mise en oeuvre d'un dispositif logique et d'un dispositif de DRAM haute performance ensemble. En outre, le défaut d'alignement de ligne de mot ou de ligne de bit peut générer un court-circuit entre une cellule de mémoire et une ligne de mot ou entre une cellule de mémoire et une ligne de bit pendant l'étape de formation d'un contact de cellule de mémoire. Ces problèmes inhérents sont cruciaux lors de l'augmentation de la densité des cellules de DRAM et lors de la mise en oeuvre d'une cellule de DRAM haute performance et à capacité importante. Une fois que la dimension de caractéristique minimum (F) est décidée, une dimension de cellule minimum est décidée et une aire occupée par un réseau conformément à une densité de DRAM est calculée. L'aire occupée par un réseau est donnée par "Nbit x dimension de la cellule". Dans le cas d'une DRAM de 1 Gb par exemple, Nbit correspond à 230 (=1073741824). Le rapport de l'aire du réseau sur la dimension de puce totale est appelé "efficacité du réseau". L'efficacité du réseau, dans le cas de DRAM haute densité telles qu'une DRAM de 64 Mb et plus est d'environ 65 %. Par conséquent, la dimension de puce est exprimée au moyen de l'équation qui suit en fonction de la dimension de caractéristique minimum (F). [Equation] Sc = ci- x Nbit X 8F2 Ici, Sc représente la dimension de puce et ca représente l'efficacité du réseau. Le calcul de la dimension de puce de DRAM conformément à la dimension ou densité de caractéristique minimum conformément à l'équation mentionnée ci-avant est représenté sur la figure 2. Ici, la dimension de puce est calculée conformément à une architecture de cellule à ligne de bit repliée 8F2 et à une efficacité de réseau de 65 % pour chaque génération de densité de dispositif de mémoire. Sur la figure 2, on s'attend à ce que la dimension de puce de 1 Gb soit d'environ 425 mm2, à ce que celle d'une puce de 4 Gb soit d'environ 960 mm2 et à ce que celle d'une puce de 16 Gb soit d'environ 2000 mm2. On s'attend à ce qu'il soit très difficile d'obtenir un bon rendement de puce à partir d'une telle dimension de puce importante et il est bien connu que le rendement est inversement proportionnel à la dimension de puce. Par conséquent, pour une DRAM haute densité efficace du point de vue des coûts, il est nécessaire que la dimension des cellules de mémoire soit constituée à partir de la même dimension de caractéristique minimum. Il est bien connu de l'art que la dimension de cellule minimum d'une architecture de cellule à ligne ouverte est de 6F2 (il convient de se rappeler que 8F2 est la dimension de cellule minimum de la structure de cellule à ligne de bit repliée). Cependant, l'architecture de cellule à ligne de bit ouverte présente l'inconvénient d'une immunité inférieure vis-à-vis du bruit et d'une difficulté en ce qui concemrne l'implantation de l'amplificateur de détection. Une approche combinée constituée par une implantation à ligne de bit ouverte et par une détection à ligne de bit repliée a été récemment proposée. Elle a également pour inconvénient de nécessiter cependant un masque additionnel. Résumé de l'invention La présente invention a été élaborée au vu du problème mentionné ci-avant et par conséquent, un objet de l'invention consiste à proposer un dispositif de mémoire à semiconducteur haute densité et un procédé afférent qui permettent de réduire une région d'isolation du dispositif, d'obtenir une région active plus importante et par conséquent de réduire de façon avantageuse la dimension du dispositif. La présente invention utilise une plaquette liée, c'est-à- dire un substrat SOI au niveau duquel un dispositif de mémoire est élaboré. Le dispositif de mémoire est fabriqué sur la plaquette liée de telle sorte que les aires requises pour réaliser une isolation entre les puits puissent être réduites, que la dimension de l'espace d'isolation puisse également être réduite et qu'ainsi, la dimension de puce puisse être réduite. Afin d'atteindre cet objet ainsi que d'autres avantages et conformément au but de la présente invention, sont prévues deux plaquettes, c'est-à-dire une plaquette de traitement et une plaquette de manipulation. Tout d'abord, un masque de gravure de tranchée est formé au-dessus de la plaquette de traitement afin de définir une région active et une région inactive. La plaquette de traitement exposée est ensuite gravée afin de former une tranchée. Un matériau isolant est déposé dans la tranchée et au-dessus du masque de gravure de tranchée. Un processus de planarisation est mis en oeuvre jusqu'à descendre jusqu'au niveau d'une surface supérieure du masque de gravure de tranchée et ainsi, une isolation par tranchée est formée. L'isolation par tranchée entoure la région active de manière à isoler électriquement chaque région active. Une partie sélectionnée du masque de gravure de tranchée est gravée jusqu'à descendre jusqu'au niveau de la région active de la plaquette de traitement afin de former un trou de contact pour une électrode inférieure de condensateur. Un matériau conducteur est déposé dans le trou de contact et au-dessus du masque de gravure de tranchée et de l'isolation par tranchée puis est conformé afin de former une électrode inférieure. Un film diélectrique et une électrode supérieure sont déposés afin de former un condensateur. L'électrode supérieure est planarisée. L'électrode supérieure planarisée de la plaquette de traitement et la plaquette de manipulation sont liées ensemble en disposant une couche d'isolation de liaison entre. La surface de la plaquette de traitement de la plaquette liée est planarisée jusqu'à descendre jusqu'au niveau d'une surface supérieure de l'isolation par tranchée. Un transistor est formé au-dessus de la surface planarisée de la plaquette de traitement de la plaquette liée. Le transistor inclut une électrode de grille et une région de jonction. Une couche d'isolation intercouche est formée au-dessus du transistor de manière à le recouvrir. La couche d'isolation intercouche sélectionnée est gravée afin de former un trou de contact de ligne de bit qui expose la région de jonction. Un matériau conducteur est déposé dans le trou de contact de ligne de bit et au- dessus de la couche d'isolation intercouche et est conformé afin de former une ligne de bit. Selon un aspect de la présente invention, puisque la formation du condensateur est suivie par la formation du transistor, la dégradation du transistor peut être atténuée. Le masque de gravure de tranchée n'est pas ôté. En lieu et place, le masque de gravure de tranchée sert à entourer la région active en association avec l'isolation par tranchée et par conséquent, le processus peut être simplifié et la dégradation de la caractéristique d'isolation par tranchée peut être empêchée. Selon un autre aspect de la présente invention, I'espace minimum entre la région active et la région active adjacente est inférieur à la largeur minimum de la région active. L'espace entre la ligne de bit et la ligne de bit adjacente est inférieur à la largeur de la ligne de bit ainsi qu'à l'espace entre les électrodes de grille. Brève description des dessins L'invention peut être mieux comprise et ses objets apparaîtront de façon plus évidente à l'homme de l'art par report aux dessins annexés parmi lesquels: la figure 1A représente schématiquement un schéma d'implantation de cellule de mémoire présentant une architecture de cellule à ligne de bit repliée; la figure 1 B représente une vue en coupe transversale d'une architecture de cellule du type COB empilé, prise selon une ligne 1A- 1A' de la figure 1A; la figure 2 représente une dimension de réseau et une dimension de puce en fonction d'une dimension de caractéristique minimum et d'une aire de cellule; la figure 3 représente schématiquement un schéma d'implantation de cellule de mémoire selon un mode de réalisation de la présente invention; la figure 4A représente une vue en coupe transversale prise selon une ligne 3X-3X' de la figure 3; la figure 4B représente une vue en coupe transversale prise selon une ligne 3Y-3Y' de la figure 3; la figure 5 représente la relation qui lie la dimension de puce et la dimension de caractéristique minimum; les figures 6A à 6F représentent, au niveau d'étapes sélectionnées de fabrication, les sections en coupe d'un dispositif de mémoire formé sur une plaquette de traitement conformément à un mode de réalisation de la présente invention; les figures 7A à 7C représentent des vues en coupe transversale prises selon des lignes 6A-6A', 6B-6B' et 6C-6C' respectivement des figures 6A à 6C; la figure 7D représente une vue en coupe transversale d'une plaquette de traitement et d'une plaquette de manipulation qui sont liées ensemble afin de former une plaquette liée; la figure 7E représente une vue en coupe transversale d'une plaquette liée après qu'un processus de planarisation est mis en oeuvre sur une surface d'une plaquette de traitement de la plaquette liée; et les figures 7F à 7H représentent des vues en coupe transversale prises selon des lignes 6D-6D', 6E-6E' et 6F-6F' respectivement des figures 6D à 6F. Description détaillée des modes de réalisation préférés Le mode de réalisation préféré de la présente invention sera maintenant décrit par report aux dessins annexés. La présente invention concerne un procédé permettant de fabriquer un dispositif de mémoire haute densité en utilisant une plaquette liée, c'est-à-dire un substrat SOI. Conformément à la présente invention, le dispositif de mémoire haute densité est fabriqué selon une architecture de cellule à ligne de bit repliée avec une règle de dessin inférieure à une dimension de cellule de 8F2. La figure 3 représente schématiquement un schéma d'implantation de cellule de mémoire selon un mode de réalisation de la présente invention et les figures 4A et 4B représentent respectivement des vues en coupe transversale prises selon des lignes 3X-3X' et 3Y-3Y' de la figure 3. Par report à la figure 3 et à la figure 4A, une région active 105 sur laquelle un transistor de cellule et des contacts de noeud de stockage et de ligne de bit sont formés est entourée en totalité par un matériau isolant à l'exception de sa surface supérieure. Plus spécifiquement, la région active 105 est entourée par une couche d'isolation de dispositif 104 (ici, une isolation par tranchée) et par un masque de gravure de tranchée 102. En outre, la région active 105 est séparée électriquement de la cellule et du silicium dans la masse périphérique. Le matériau isolant qui entoure la région active inclut une couche d'oxyde de silicium, une couche d'oxyde de silicium dopé tel que du verre de borophosphosilicate (BPSG) et une couche en nitrure de silicium. Comme il est bien connu, la tension de claquage de la couche d'oxyde de silicium est supérieure à celle du silicium dans la masse d'environ un ordre de grandeur. Par conséquent, une isolation complète par encapsulage d'oxyde permet d'économiser fortement l'aire nécessaire pour une isolation de jonction puits à puits dans le silicium dans la masse et permet d'éliminer complètement le phénomène de verrouillage parasite qui est quelquefois d'une importance forte dans le transistor dans la masse. L'espace d'isolation minimum entre des régions actives adjacentes peut voir aisément son échelle diminuer depuis "F" qui est requis dans le silicium dans la masse classique jusqu'à "aF" o a est supérieur à zéro et inférieur à 1. Comme on peut le voir sur la figure 3 et sur la figure 4B, la dimension de caractéristique minimum suivant la direction de ligne de bit est de "F" et la dimension de caractéristique minimum suivant la ligne de mot est de "aF". Ici, le terme "aF" correspond à une dimension d'espace d'isolation. Comme décrit ci-avant, la réduction de la dimension d'espace d'isolation peut être réalisée au moyen d'un encapsulage d'oxyde. La tension de claquage de la couche d'oxyde de silicium est supérieure à celle du silicium dans la masse d'environ un ordre de grandeur. Par conséquent, une isolation par tranchée peut être obtenue au moyen d'un encapsulage d'oxyde selon une dimension d'isolation par tranchée d'une valeur qui vaut environ un dixième de la valeur correspondante dans le cas du silicium dans la masse. Par conséquent, une dimension de cellule inférieure à 8F2, c'est-à-dire d'environ 4(1+ a)F2, peut être obtenue à partir de la même dimension de caractéristique minimum ("F"). L'estimation de la densité en fonction de la dimension de puce conformément à la dimension de caractéristique minimum est représentée sur la figure 5 pour une amplitude a de respectivement 1, 0, 5 et 0. Comme on peut le voir sur la figure 5, si a vaut 1, ceci correspond à la dimension de cellule minimum de l'architecture de cellule à ligne de bit repliée classique. Si a vaut 0,5, ceci correspond à environ trois quarts de la dimension de cellule minimum de l'architecture de cellule à ligne de bit repliée. Dans ce cas, la dimension de puce est réduite proportionnellement d'autant. Si a vaut zéro, ceci correspond à la moitié de la dimension de cellule minimum de l'architecture de cellule à ligne de bit repliée et l'obtention d'une dimension inférieure à cette dimension de cellule est considérée comme étant impossible. Par report à nouveau à la figure 3, à la figure 4A et à la figure 4B, un condensateur de cellule de mémoire 116 est enterré sur l'isolant audessous d'une plaquette mince en silicium, c'est-à-dire est formé audessous d'un substrat mince semiconducteur 100a (plaquette de traitement) et d'une région d'isolation de dispositif 104. Le condensateur de cellule de mémoire 116 inclut un noeud de stockage , un film diélectrique 112 et une électrode en plaque 114. Le noeud de stockage est connecté électriquement à une région de source/drain 208 du transistor 210 par l'intermédiaire d'un trou de contact 109 ménagé dans la couche d'isolation intercouche 108 et dans le masque de gravure de tranchée 102. Puisque le condensateur de cellule de mémoire 116 est enterré dans l'isolant au-dessous du dispositif actif, la différence de hauteur (marche) entre la région de réseau de cellules et la région périphérique n'est pas générée. L'étape de processus qui suit l'étape de formation du transistor est identique à celle du processus CMOS classique. Par conséquent, elle peut être appliquée à un processus CMOS de logique ou à un processus de logique noyée dans lequel une DRAM et une logique sont fusionnées. La plaquette de traitement 100a et la plaquette de manipulation 200 sont liées ensemble en utilisant une couche d'oxyde de liaison 204 disposée entre. Une ligne de bit 214 est formée au-dessus de la plaquette de traitement 100a et est connectée électriquement à la région de source/drain 208 par l'intermédiaire d'une couche d'isolation intercouche sélectionnée 212. Une autre couche d'isolation intercouche 216 est formée au-dessus de la ligne de bit 214 et une ligne métallique 218 est formée au-dessus de la couche d'isolation intercouche 216. Le procédé de fabrication de l'architecture de cellule mentionnée ciavant sera maintenant décrit par report aux figures 6 et 7. Les figures 6A à 6F représentent, à des étapes sélectionnées de la fabrication, les sections en coupe d'un dispositif de mémoire formé sur une plaquette de traitement conformément à un mode de réalisation de la présente invention et les figures 7A à 7C représentent des vues en coupe prises selon des lignes 6A-6A', 6B-6B' et 6C-6C' respectivement des figures 6A à 6C. Par report aux figures 6A et 7A, un masque de gravure de tranchée 102 est formé au-dessus d'un substrat semiconducteur 100 (plaquette de traitement) afin de définir une région active 105 et une région inactive. Le masque de gravure de tranchée 102 est réalisé en un matériau isolant, par exemple il est constitué par une multicouche formée par une couche d'oxyde 102a et par une couche en nitrure de silicium 102b. Le substrat semiconducteur 100 exposé au moyen du masque de gravure de tranchée 102 est gravé afin de former une tranchée 103. Une couche d'isolation par tranchée est déposée dans la tranchée 103 et au-dessus du masque de gravure de tranchée 102. Un processus de planarisation tel qu'un polissage chimicomécanique (CMP) est mis en oeuvre jusqu'à descendre jusqu'au niveau d'une surface supérieure du masque de gravure de tranchée 102 afin de former une couche d'isolation de dispositif 104, c'est-à-dire une isolation par tranchée peu profonde (ci-après appelée STI). Ici, la dimension d'espace minimum ("a(F") entre des régions actives adjacentes est inférieure à la dimension de largeur minimum ("F") de la région active. La profondeur de la tranchée conformément à la présente invention est déterminée en fonction de l'épaisseur de la couche en silicium sur laquelle des dispositifs actifs sont formés. Par ailleurs, dans le cas d'une technique STI classique dans du silicium dans la masse, la profondeur de la tranchée est déterminée conformément au seuil de perçage de l'isolation. Par conséquent, le processus STI peut être simplifié par comparaison avec le processus dans le silicium dans la masse. Par report aux figures 6B et 7B, une couche d'isolation intercouche 108 est déposée au-dessus de l'isolation par tranchée 104 du masque de gravure de tranchée 102. Une couche d'isolation intercouche sélectionnée 108 et le masque de gravure de tranchée 102 sont gravés afin de former un trou de contact de noeud de stockage 109 qui atteint la région active 105 du substrat semiconducteur 100. Comme on peut le comprendre au vu de l'étape de traitement mentionnée ci-avant, à la différence de la technique STI classique, le masque de gravure de tranchée 102 n'est pas ôté et par conséquent, une certaine variété de problèmes rencontrés lors de l'étape d'enlèvement du masque de gravure de tranchée peut être évitée de façon inhérente. Selon une variante, la couche d'isolation intercouche 108 peut ne pas être formée, c'est-à-dire que le trou de contact 109 peut être formé dans le masque de gravure de tranchée 102. Puisque le trou de contact 109 est formé avant la formation de la ligne de mot et de la ligne de bit, I'épaisseur de la couche isolante (ci-après couche de masque de gravure de tranchée et d'isolation intercouche) à graver peut être réduite. Le trou de contact 109 présente un rapport d'allongement faible, ce qui conduit à une réduction de la valeur de résistance parasite et à une fabrication aisée. Le condensateur empilé de COB typique présente un rapport d'allongement plus important d'un facteur six pour le contact de noeud de stockage. La formation du condensateur 118 est ensuite traitée. Par report aux figures 6C et 7C, un matériau conducteur pour le noeud de stockage est déposé au-dessus de la structure résultante selon une épaisseur prédéterminée et est conformé afin de former un noeud de stockage 110. Un film diélectrique 112 est déposé au-dessus du noeud de stockage 110. Un matériau conducteur pour une électrode en plaque 114 est déposé au- dessus du film diélectrique 112. La surface supérieure de la couche d'électrode en plaque est planarisée. Le noeud de stockage 110 est réalisé en polysilicium dopé ou en métal présentant des caractéristiques plus intéressantes. Le film diélectrique 112 est constitué par une couche en NO, une couche en Ta205, une couche en A1203 ou en BST. L'électrode en plaque 114 est constituée par une couche en polysilicium dopé, par une couche en TiN déposée par dépôt chimique en phase vapeur (CVD) ou par une couche métallique présentant des caractéristiques plus intéressantes. Une couche d'oxyde 118 est déposée au-dessus de l'électrode supérieure planarisée 114. Le processus suivant est constitué par la formation du substrat SOI (silicium sur isolant) 206 et est représenté schématiquement sur la figure 7D. La formation du substrat SOI 206 est mise en oeuvre au moyen d'une technique de liaison. La couche d'oxyde 118 qui recouvre la plaquette de traitement 100 est orientée vers le bas et est liée avec la couche d'oxyde 202 qui recouvre la plaquette de manipulation 200, cette liaison s'effectuant sous vide poussé et sous température élevée (comprise entre environ 650 C et 750 C). Lors d'un processus CMOS classique, I'exigence d'une isolation puits à puits réduit les aires de puce. Par ailleurs, lors d'un processus SOI, des zones plus petites sont requises pour réaliser une isolation puits à puits et par conséquent, ceci réduit la dimension de puce. Le problème de verrouillage par transistor parasite rencontré dans le silicium dans la masse est évité de façon inhérente. En outre, une formation aisée d'une jonction peu profonde et des caractéristiques d'immunité fiable vis-à-vis d'erreurs binaires peuvent être obtenues. Par report à la figure 7E, une surface supérieure dénudée de la plaquette de traitement 100 de la plaquette liée est planarisée jusqu'à descendre jusqu'au niveau de la surface supérieure de la STI 104. Le processus de planarisation peut être une technique CMP et la STI sert de couche d'arrêt pendant le processus de planarisation. L'épaisseur souhaitée de la plaquette de traitement est réglée de façon sûre. L'épaisseur de la plaquette de traitement est déterminée conformément à la profondeur de la STI 104. Par report à la figure 6D et à la figure 7F, une couche mince en oxyde de grille est obtenue par croissance sur la surface planarisée de la plaquette liée. Une couche d'électrode de grille est déposée sur la couche d'oxyde de grille et est conformée selon une configuration prédéterminée, c'est-à-dire une ligne d'électrode de grille (ligne de mot). Comme il est classique de l'art, I'électrode de grille est recouverte par un masque de grille et un espaceur de grille. Pour un drain légèrement dopé (LDD), une implantation d'ions faible concentration est mise en oeuvre avant la formation de l'espaceur de grille. Une implantation d'ions haute concentration est mise en oeuvre après la formation de l'espaceur de grille et on forme ainsi complètement la région de source/drain LDD 208, ce qui conduit à la formation du transistor 210. Puisque le transistor 210 est formé sur le substrat SOI, un problème de capacité de jonction ou de courant de fuite de jonction peut être évité. Par conséquent, une valeur de capacité parasite de ligne de bit peut être réduite, la marge de signal de détection peut augmenter et le temps de retenue de données peut augmenter. Un transistor haute performance peut être réalisé de façon davantage aisée du fait que le transistor est formé après la formation du condensateur de cellule. Une ligne de mot et des lignes de bit en métal faible résistance peuvent également être utilisées aisément du fait d'un bilan thermique faible. En outre, le transistor est formé sur la totalité de la surface planarisée. Par conséquent, un processus logique haute performance avec une métallisation à multiples niveaux peut être aisément adopté. Une couche en "salicide" (composite siliciure et métal) peut être formée sur la région de source/drain et sur la surface supérieure du transistor pour obtenir une résistance de contact plus faible. Après formation du transistor 210, une couche d'isolation intercouche 212 est déposée jusqu'à une épaisseur qui suffit pour recouvrir le transistor 210. En utilisant une photolithographie, la couche d'isolation intercouchesélectionnée 212 est gravée afin de former un contact de ligne de bit 213 dans la région de source/drain, comme représenté sur les figures 6E et 7G. Un matériau conducteur est déposé dans le trou de contact 213 et au-dessus de la couche d'isolation intercouche 212. Le matériau conducteur est ensuite conformé afin de former une ligne de bit 214, comme représenté sur les figures 6F et 7H. Le matériau conducteur peut être réalisé en tungstène. Ici, la dimension d'espace ("cF") entre des lignes de bit adjacentes est plus faible que la largeur de ligne de bit ("F") et que la dimension d'espace ("F") entre des lignes de mot adjacentes. La formation simultanée du contact N+ et du contact P+ dans la région périphérique est difficile à obtenir lors d'un processus par ligne de bit classique. Cependant, la présente invention rend possible de réaliser cela. Dans la structure COB classique, la formation du condensateur de cellule après la formation de la ligne de bit génère une différence au niveau des vitesses de diffusion entre les impuretés de type N et les impuretés de type P pendant le traitement thermique pour une formation de condensateur. Cette différence en termes de vitesses de diffusion conduit à une variation de la valeur de résistance de contact. Par ailleurs, de même dans un condensateur au-dessous d'une ligne de bit (CUB), la ligne de bit est formée après la formation du condensateur. Par conséquent, le problème mentionné ci-avant peut être empêché de façon inhérente. La présente invention rend possible de former le contact N+ et le contact P+ simultanément, ce qui conduit à un processus de fabrication simple et à un coût faible. La présente invention présente pour avantages à la fois ceux de la structure COB et ceux de la structure CUB. Ensuite, un processus de métallisation est mis en oeuvre afin de former les lignes métalliques 218, comme représenté sur la figure 4A. Le procédé mentionné ci-avant peut être appliqué non seulement à un dispositif de DRAM standard présentant une densité élevée et une performance élevée mais également à un dispositif de DRAM enterré incluant un processus logique haute performance. Comme on peut le comprendre au vu de l'explication, la présente invention propose un dispositif de mémoire SOI qui permet de réduire les aires requises pour isoler un puits vis-à-vis d'un autre et qui permet de réduire les aires d'isolation pour ainsi réduire la dimension de puce. Conformément à la présente invention, le transistor est formé après la formation du condensateur et par conséquent, la dégradation des caractéristiques du transistor peut être atténuée. Le masque de gravure de tranchée entoure la région active en association avec l'isolation par tranchée, ce qui conduit à un processus de fabrication plus aisé et ce qui évite le problème rencontré lors de l'étape d'enlèvement du masque de gravure de tranchée. Une aire de condensateur suffisante peut être obtenue de façon similaire au cas d'une structure COB du fait du condensateur enterré dans l'isolant au-dessous du substrat et un processus de planarisation peut être aisément réalisé tout comme dans le cas de la structure CUB. REVENDICATIONS 1. Procédé de fabrication d'un dispositif de mémoire à semiconducteur haute densité, ledit procédé étant caractérisé en ce qu'il comprend les étapes de: formation d'un masque de gravure de tranchée (102) sur un premier substrat semiconducteur (100) afin de définir une région active (105) et une région inactive dessus, ledit masque de gravure de tranchée étant réalisé en un matériau isolant; gravure dudit premier substrat semiconducteur (100) exposé et formation d'une tranchée dedans; remplissage de ladite tranchée avec un matériau isolant (104) et formation d'une isolation par tranchée; gravure d'une partie sélectionnée dudit masque de gravure de tranchée (102) jusqu'à une partie dudit premier substrat semiconducteur (100) afin de former un trou de contact (109) pour une électrode inférieure (110) de condensateur sur ledit premier substrat semiconducteur; remplissage dudit trou de contact (109) avec un premier matériau conducteur et conformation de celui-ci afin de former une électrode inférieure de condensateur (110), ladite électrode inférieure de condensateur étant connectée électriquement audit premier substrat semiconducteur (100); formation séquentielle d'un film diélectrique (112) et d'une couche d'électrode supérieure de condensateur (114) au-dessus dudit premier substrat semiconducteur (100) en incluant ladite électrode inférieure de condensateur (110), ladite électrode supérieure de condensateur comportant une surface supérieure plane; liaison de ladite surface supérieure plane de ladite électrode supérieure de condensateur (114) et d'une surface supérieure d'un second substrat semiconducteur (200) en disposant une couche isolante de liaison (204) entre; planarisation d'une surface dudit premier substrat semiconducteur (100) dudit substrat semiconducteur lié jusqu'à ce qu'une surface supérieure de ladite isolation par tranchée soit exposée; formation d'un transistor (210) au-dessus de ladite surface planarisée dudit premier substrat semiconducteur (100) dudit substrat semiconducteur lié, ledit transistor comportant une électrode de grille et une région de jonction; formation d'une couche d'isolation intercouche (216) au-dessus dudit transistor afin de le recouvrir; formation d'un trou de contact de ligne de bit dans ladite couche d'isolation intercouche (216) jusqu'à ladite région de jonction; et remplissage dudit trou de contact de ligne de bit avec un second matériau conducteur et conformation de celui-ci afin de former une ligne de bit. 2. Procédé selon la revendication 1, caractérisé en ce que l'espace minimum entre ladite région active et ladite région active (105) adjacente est inférieur à la largeur minimum de ladite région active. 3. Procédé selon la revendication 1, caractérisé en ce qu'un espace entre ladite ligne de bit et ladite ligne de bit adjacente est inférieur à la largeur de ladite ligne de bit et à l'espace entre lesdites électrodes de grille. 4. Procédé selon la revendication 1, caractérisé en ce qu'une épaisseur dudit premier substrat semiconducteur (100) est déterminée en fonction de la profondeur de ladite tranchée. 5. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, avant ladite étape de formation dudit trou de contact pour une électrode inférieure de condensateur (110), une étape de formation d'une couche d'isolation intercouche (216) au-dessus dudit premier substrat semiconducteur (100) en incluant ladite tranchée. 6. Dispositif de mémoire à semiconducteur haute densité caractérisé en ce qu'il comprend: un substrat SOl formé en liant un premier substrat semiconducteur (100) et un second substrat semiconducteur (200) en disposant une première couche isolante (204) entre eux, ledit premier substrat semiconducteur étant une plaquette de traitement et ledit second substrat semiconducteur étant une plaquette de manipulation; une couche d'isolation de dispositif (104) formée dans et sur ledit premier substrat semiconducteur (100), ladite couche d'isolation de dispositif définissant une région active (105) et une région inactive; une seconde couche isolante (108) formée au-dessous desdites régions active (105) et inactive, ladite seconde couche isolante et ladite région inactive entourant ladite région active; un transistor (210) formé au-dessus de ladite région active (105) dudit premier substrat semiconducteur (100), ledit transistor comportant une électrode de grille et deux régions de jonction; un condensateur (116) formé entre ladite première couche isolante (204) et ledit premier substrat semiconducteur (100), ledit condensateur étant constitué par une électrode inférieure (110), un film diélectrique (112) et une électrode supérieure (114), ledit condensateur étant connecté électriquement (109) à l'une desdites régions de jonction dudit transistor (210) au travers d'une partie sélectionnée de ladite seconde couche isolante (108); et une ligne de bit formée au-dessus dudit premier substrat semiconducteur (100) et connectée électriquement à l'autre desdites régions de jonction. 7. Dispositif de mémoire à semiconducteur haute densité selon la revendication 6, caractérisé en ce que l'espace minimum entre ladite région active (105) et ladite région active adjacente tel que vu depuis le dessus dudit premier substrat semiconducteur (100) est inférieur à la largeur minimum de ladite région active. 8. Dispositif de mémoire à semiconducteur haute densité selon la revendication 6, caractérisé en ce que l'espace entre ladite ligne de bit et ladite ligne de bit adjacente tel que vu depuis le dessus dudit premier substrat semiconducteur (100) est inférieur à la largeur de ladite ligne de bit et à l'espace entre lesdites électrodes de grille. 9. Dispositif de mémoire à semiconducteur haute densité selon la revendication 6, caractérisé en ce que ladite couche d'isolation de dispositif (104) est une isolation par tranchée et ladite seconde couche isolante (108) est un masque de gravure de tranchée pour5 former ladite isolation par tranchée.