Brevet FR2782841A1 — publié le 20000303

La présente invention concerne la fabrication de dispositifs à semi- conducteur. Plus particulièrement, l'invention concerne un nouveau procédé permettant de former des plots de contact tout en rendant plane, ce qu'on appellera "planariser", une surface de substrat, dans des circuits intégrés. Puisque les dispositifs à circuit intégré deviennent plus complexes, il est nécessaire de faire appel à des nombres de plus en plus grands de niveaux d'interconnexion pour connecter les diverses parties du dispositif. De façon générale, on forme des traversées de contact entre des niveaux d'interconnexion pour connecter un niveau à un autre. Toutefois, lorsqu'on utilise ainsi plusieurs couches d'interconnexion, des difficultés apparaissent pour la formation des niveaux d'interconnexion et des traversées de contact supérieurs en raison des particularités topographiques inégales produites par les niveaux d'interconnexion inférieurs. Ainsi, la topographie des niveaux d'interconnexion affecte la facilité de fabrication du dispositif à circuit intégré. Les particularités topographiques inégales des niveaux d'interconnexion multiples sont dues à la formation des diverses couches d'interconnexion les unes au-dessus des autres, ceci amenant la création de creux et de bosses à la surface du dispositif. L'homme de l'art admettra qu'il est difficile de faire que les couches d'interconnexion supérieures conservent des sections droites constantes lorsqu'elles croisent une topographie inégale. Ceci amène des parties de la ligne d'interconnexion à avoir une densité de courant plus élevée, ce qui entraîne des problèmes d'électromigration et des mécanismes associés de défaillance du dispositif. Ces problèmes de revêtement en échelons, ou marches d'escalier, peuvent produire des vides et d'autres défauts dans les lignes de signaux d'interconnexion elles-mêmes et dans les traversées de contact formées entre des lignes d'interconnexion. Comme exemple des autres défauts de la ligne de signaux d'interconnexion, on peut citer l'apparition dans celle-ci d'un problème de circuit ouvert ou de court-circuit. Ainsi, une topographie fortement inégale due aux diverses couches d'interconnexion d'une structure multicouche conduit à l'apparition d'un problème de circuit ouvert ou de court- circuit, comme ci-dessus indiqué, pour une autre couche d'interconnexion formée sur celles-ci. Un autre exemple des défauts de la ligne de signaux d'interconnexion est associée à l'utilisation d'un procédé classique de formation de plots de contact, dans lequel il faut faire croître ou déposer, sur une région sous-jacente (ou un substrat semi-conducteur), une couche très épaisse de matériau isolant pour former des plots de contact. Selon le procédé classique, les plots de contact sont formés par un processus de polissage chimico-mécanique (CMP). qui s'effectue immédiatement après qu'une couche conductrice a été déposée pour remplir des trous ou des traversées de contact qui ont été formés au travers de la couche isolante très épaisse. La couche isolante doit être formée à une très grande épaisseur eu égard au processus CMP de formation des plots de contact. Lorsque des trous ou des traversées de contact sont formés au travers de la couche isolante très épaisse, leur rapport dimensionnel hauteur/largeur augmente. Ceci conduit à deux autres défauts: d'abord, des vides peuvent se produire pendant le dépôt d'une couche conductrice sur la couche isolante très épaisse remplissant des trous ou des traversées de contact. En deuxième lieu, la durée du traitement CMP augmente puisque la couche isolante est très épaisse. Il serait donc souhaitable de produire un procédé de formation de traversées de contact qui soient exemptes de vides et d'autres défauts, et qui amènent une topographie plus plane. l est également souhaitable qu'un semblable procédé n'augmente pas de façon importante la complexité du processus de fabrication. C'est donc un but de la présente invention de produire un procédé de formation de plots de contact dans un circuit intégré, qui soit exempt des défauts provoqués par les problèmes de recouvrement en échelons. Un autre but de l'invention est de produire un procédé de formation de plots de contact, qui donne une topographie plus plane. Un autre but de l'invention est de produire un procédé de formation de plots de contact dans lequel le rapport dimensionnel du trou ou de la traversée de contact formés au travers d'une couche isolante puisse être diminué. Ainsi, selon l'invention, il est proposé un procédé de formation de plots de contact dans un circuit intégré. Pour commencer, on forme une structure conductrice sur un substrat semi-conducteur comportant une pluralité de régions de diffusion. Sur le substrat semi-conducteur comportant la structure conductrice, on forme une première couche isolante. La première couche isolante possède un échelon, ou marche d'escalier, plus haut en une première région o la structure conductrice est formée en un groupe qu'en une deuxième région, o la structure conductrice n'est pas formée. On grave la couche isolante en utilisant un masque de formation de trou de contact pour former un trou de contact. Sur la première couche isolante, on forme une couche conductrice, remplissant le trou de contact. On grave la couche conductrice jusqu'à ce que la surface supérieure de la première couche isolante soit exposée. Sur la première couche isolante, on forme une deuxième couche isolante. On forme le plot de contact et, en même temps, on rend plane une surface du substrat en gravant par planarisation les deuxième et première couches isolantes et en laissant une partie de la deuxième couche isolante de la deuxième région. Avant la formation de la couche conductrice, on peut former en outre une couche de barrière sur la première couche isolante, à la fois au niveau des parois latérales et du fond du trou de contact. Egalement, avant la formation de la structure conductrice, on peut former en outre une couche d'oxyde entre la structure conductrice et le substrat semi-conducteur. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: les figures 1A à 1D sont des schémas fonctionnels montrant, suivant une représentation en coupe, un procédé nouveau permettant de former des plots de contact et, en même temps, de rendre plane la surface du substrat dans des circuits intégrés, selon un premier mode de réalisation de l'invention; et les figures 2A à 2D sont des schémas fonctionnels montrant un procédé nouveau permettant de former des plots de contact et, en même temps, de rendre plane la surface du substrat dans des circuits intégrés, selon un deuxième mode de réalisation de l'invention. Les étapes de traitement et les structures décrites ci-après ne forment pas un processus complet de fabrication de circuits intégrés. L'invention peut être mise en oeuvre en liaison avec des techniques de fabrication de circuits intégrés qui sont couramment utilisées dans la technique et un grand nombre des étapes de traitement couramment mis en oeuvre n'ont été incorporées qu'en tant qu'elles sont nécessaire à la compréhension de l'invention. Les figures, représentant des sections droites de parties d'un circuit intégré au cours de la fabrication, n'ont pas été tracées à l'échelle, mais, au contraire, ont été tracées pour illustrer les particularités importantes de l'invention. On se reporte aux figures lA à 1D, qui montrent le premier mode de réalisation préféré, o des plots de contact seront formés de façon à connecter électriquement deux couches conductrices entre lesquelles s'interpose une couche isolante intercouche et o, simultanément, une surface du substrat sera rendue plane pendant la fabrication. Comme on peut le voir plus particulièrement sur la figure IA, une couche conductrice 110, typiquement faite de silicium polycristallin, doit être formée sur une région sous-jacente 100 dans un trou de contact 108 d'un circuit intégré. La région sous-jacente 100 peut être un substrat semi-conducteur ou une ligne de signaux d'interconnexion. Dans le cas o la couche conductrice 110 est déposée, par remplissage du trou de contact 108, sur un substrat semi-conducteur 100, ce substrat peut posséder une région 102 d'isolation de dispositif, comme représenté sur la figure 1A, afin de définir sur celui-ci des régions actives et inactives. La région 102 d'isolation de dispositif est formée par exemple par un procédé d'isolation par tranchée peu profonde (STI). Une électrode de grille 104, qui peut être utilisée comme ligne de mot d'un dispositif de mémorisation à semi-conducteur, est formée sur le substrat 100, une couche d'oxyde de grille (non représentée) ayant crû ou ayant été déposée entre eux. Des régions de diffusion, comme par exemple des régions de source et de drain, du dispositif de mémorisation peuvent également se trouver à l'intérieur de la région active, de part et d'autre de l'électrode de grille 104, bien que ces régions n'aient pas été représentées sur les figures. Une première couche isolante 106 possédant une épaisseur appropriée visant à réduire la durée du processus de polissage chimico-mécanique (CMP) est déposée sur le substrat 100, y compris sur l'électrode de grille 104. On notera ici que c'est l'une des deux caractéristiques les plus importantes de ce mode de réalisation que la couche isolante 106 puisse avoir une épaisseur appropriée à l'exécution ultérieure du processus CMP visant à former un plot de contact. Dans ce dépôt, il n'est pas nécessaire que la première couche isolante 106 soit formée avec une épaisseur très importante eu égard au processus CMP ultérieur de formation de plots de contact. C'est parce que la première couche isolante 106 n'est pas gravée par planarisation immédiatement après sa formation en vue de former les plots de contact. Le plot de contact est utilisé pour connecter électriquement des lignes d'interconnexion supérieure et inférieure dans une structure multicouche, ou bien chacune des régions de diffusion et une ligne d'interconnexion. La couche isolante 106 peut typiquement être faite en oxyde de silicium (SiO2), mais aussi, au lieu de cela, être faite d'un élément sélectionné dans un groupe comprenant du verre de silicate non dopé (USG), du verre de borophosphosilicate (BPSG), du verre de phosphosilicate (PSG), SiN, SiON, SiOF et un matériau composite de ceux-ci, par utilisation d'un des procédés suivants: dépôt chimique en phase vapeur (CVD), refusion, dépôt/gravure, et plasma de haute densité (HDP). La couche isolante 106 peut également être faite d'un élément sélectionné dans un groupe comprenant SOG, un oxyde fluable (FOX), un polymère et un matériau composite de ceux-ci, par l'utilisation d'un procédé de dépôt par centrifugation. On se reporte de nouveau à la figure 1 A. On dépose ensuite un masque d'agent photosensible, ou photorésist, (non représenté) sur la couche isolante 106 et on lui fait subir un tracé de motif, puis on effectue un processus de gravure en utilisant le masque de photorésist ayant subi le tracé de motif comme masque de formation d'ouverture afin de former une ouverture (c'est-à-dire le trou de contact 108) au travers de la couche isolante 106, o un plot de contact doit être réalisé. On dépose sur la couche isolante 106 une couche conductrice 110, faite typiquement de silicium polycristallin, remplissant le trou de contact 108. Au lieu de silicium polycristallin, on peut former la couche conductrice 110 d'un élément du groupe comprenant le tungstène (W), l'aluminium (Al), le cuivre (Cu), le titane (Ti), TiN, W-Si, AI-Cu, et Al-Cu-Si, en utilisant un procédé de dépôt chimique en phase vapeur (CVD), de dépôt physique en phase vapeur (PVD), de refusion, ou de remplissage à force. Dans ce mode de réalisation, la couche de silicium polycristallin conductrice sera décrite ci-après à titre d'exemple. La figure 1B illustre le circuit intégré après qu'un processus de gravure en retrait a été effectué pour former un plot de contact en silicium polycristallin. On grave en retrait, par voie humide ou à sec, la couche en silicium polycristallin conductrice 110 jusqu'à ce qu'une surface supérieure de la couche isolante 106 soit entièrement exposée, si bien qu'on forme le plot de contact en silicium polycristallin 110a. Ici, comme décrit dans la technique antérieure, une région "A" dans laquelle les électrodes de grille sont formées possède une certaine hauteur (c'est-à- dire une surface accidentée), par opposition à une région "B" o les électrodes de grille ne sont pas formées. Ceci entraîne la topographie inégale de la surface du substrat, c'est-à-dire la création de creux et de bosses sur la surface du substrat. Plus particulièrement, puisque la couche isolante 106 de la région B est plus mince que celle de la région A, une topographie plus fortement inégale apparaît entre les régions A et B. Selon ce mode de réalisation, pour supprimer la topographie inégale de la surface du substrat, on doit effectuer, comme représenté sur les figures 1C et 1D, le dépôt d'une couche isolante sur la première couche isolante 106 et sa planarisation. Selon une autre possibilité, on peut sur-graver la couche de silicium polycristallin conductrice 110. Le plot de contact en silicium polycristallin 110a ainsi formé est alors évidé par rapport à la première couche isolante 106. Ensuite, on peut effectuer un processus CMP pour assurer la planarisation. Comme on peut le voir sur la figure IC, on dépose une deuxième couche isolante 112 sur la première couche isolante 106, y compris sur le plot de contact en silicium polycristallin 110a. La deuxième couche isolante 112 est de préférence faite de la même matière que la première couche isolante 106, ou de la même matière qu'une couche isolante intercouche devant être formée ultérieurement. Enfin, comme représenté sur la figure 1D, on effectue le processus CMP bien connu jusqu'à ce qu'une surface supérieure du plot de contact en silicium polycristallin 110a soit exposée, si bien qu'une partie de la deuxième couche isolante 112 subsiste dans la région B, o des creux se trouvaient. Le processus CMP utilise comme matière de polissage une pâte qui possède une sélectivité de gravure pour la couche de silicium polycristallin conductrice 110 par rapport aux couches isolantes 106 et 112 se trouvant de préférence entre 10:1 et 1:10. Le plot de contact 110 a fait fonction d'un arrêt de gravure pendant le processus CMP. Il s'agit ici d'une autre particularité importante, à savoir que le processus CMP est effectué, de façon à former le plot de contact 110a, après que les creux de la surface de substrat inégale ont été remplis au moyen de la deuxième couche isolante 112. En résultat, selon l'invention, le plot de contact 110a est formé entièrement et, en même temps, la surface du substrat est planarisée par le fait que la partie 112a de la deuxième couche isolante 112 subsiste dans la région B. De plus, il n'est pas nécessaire que la première couche isolante 106 soit formée avec une très grande épaisseur eu égard au processus CMP ultérieur de formation des plots de contact. Ainsi, on peut former la première couche isolante 106 selon l'invention de façon qu'elle ait une épaisseur appropriée et qu'elle ne soit pas épaisse, par comparaison avec l'épaisseur de la technique antérieure. Ainsi, le temps de traitement CMP nécessaire à la formation des plots de contact peut être diminué. De plus, puisque la première couche isolante 106 a été formée avec une épaisseur relativement mince, on peut réduire le rapport dimensionnel (hauteur/largeur) du trou ou de la traversée de contact. On peut former des plots de contact qui sont exempts de vides. Les figures 2A à 2D illustrent un procédé nouveau permettant de former des plots de contact et, dans le même temps, de rendre plane la surface du substrat dans des circuits intégrés, selon un deuxième mode de réalisation de l'invention. Comme représenté sur la figure 2A, une ligne d'interconnexion 202 faite par exemple en métal doit être formée sur une région sous-jacente 200 d'un circuit intégré. La région sous- jacente 200 peut être un substrat semi-conducteur ou bien une ligne de signaux d'interconnexion. On dépose sur la région sous- jacente 200, y compris la ligne d'interconnexion 202, une première couche isolante 204 possédant une certaine épaisseur. La couche isolante 204 présente une épaisseur appropriée rendant possible la réduction de la durée du processus CMP ultérieur, comme dans le premier mode de réalisation. La ligne d'interconnexion202 est utilisée pour connecter électriquement des lignes d'interconnexion à plusieurs niveaux, par exemple la région sous-jacente 200 avec un plot de contact devant être formé ultérieurement sur celle-ci. La couche isolante 204 peut typiquement être faite d'oxyde de silicium (SiO2), mais aussi, au lieu de cela, être faite d'un élément choisi dans un groupe comprenant du verre de silicate non dopé (USG), du verre de borophosphosilicate (BPSG), du verre de phosphosilicate (PSG), SiN, SiON, SiOF et un matériau composite de ceux-ci, par utilisation de l'un des procédés suivants: dépôt chimique en phase vapeur (CVD), refusion, dépôt/gravure, et plasma à haute densité (HDP). La couche isolante 204 peut également être faite d'un élément choisi dans un groupe comprenant SOG, un oxyde fluable (FOX), un polymère, et un matériau composite de ceux-ci, au moyen d'un procédé de dépôt par centrifugation. Ici, l'une des particularités les plus importantes de ce mode de réalisation est que la couche isolante 204 peut avoir une épaisseur appropriée en vue de l'exécution ultérieure du processus CMP servant à former un plot de contact. Pendant le dépôt, il n'est pas nécessaire que la première couche isolante 204 soit formée avec une très grande épaisseur, eu égard au processus CMP ultérieur de formation des plots de contact. Il en est ainsi parce que la première couche isolante 204 n'est pas gravée par planarisation immédiatement après sa formation pour former les plots de contact. On se reporte de nouveau à la figure 2A. On dépose alors un masque de photorésist (non représenté) sur la couche isolante 204 et on lui applique un tracé de motif, puis on effectue un processus de gravure qui utilise le masque de photorésist ayant subi le tracé de motif comme masque de formation d'ouverture afin de former une traversée (c'est-à- dire un trou de contact 206) au travers de la couche isolante 204, là o un plot de contact doit être réalisé. Le trou de contact 206 est formé au travers de la couche isolante 204 et sur la ligne d'interconnexion 202. On forme sur la couche isolante 204 une couche de barrière 207 faite typiquement de TiN, concernant à la fois les parois latérales et le fond du trou de contact 206, de façon à améliorer la résistance de contact avec un plot de contact devant être formé ultérieurement, à limiter la réaction entre la ligne d'interconnexion 202 et le plot de contact, et à améliorer l'adhésion au plot de contact. Au lieu de TiN, la couche de barrière 207 peut être faite d'un élément sélectionné dans un groupe comprenant Ti, Ta, TaN, WN et TiSiN. On dépose ensuite sur la couche isolante 204 une couche conductrice 208, typiquement faite en tungstène (W), qui remplit le trou de contact 206. Au lieu du tungstène, la couche conductrice 208 peut être formée d'un élément d'un groupe comprenant AI, Cu, Ti, TiN, le silicium polycristallin, W-Si, Al-Cu, et Al-Cu-Si, par utilisation d'un procédé CVD, PVD, de refusion ou de remplissage à force. Dans ce mode de réalisation, on décrira ci-après à titre d'exemple la couche de tungstène conductrice. La figure 2B illustre le circuit intégré après qu'un processus de gravure en retrait a été effectué pour former un plot de contact. On grave en retrait, par voie humide ou à sec, la couche de tungstène conductrice 208, après quoi on enlève la couche de barrière en TiN. Le processus de gravure en retrait est effectué jusqu'à ce que la surface supérieure de la couche isolante 204 soit entièrement exposée, si bien que le plot de contact en tungstène 208a est formé. Dans le processus de gravure en retrait, il est préférable que la partie de la couche de barrière en TiN 207 ne subsiste pas dans l'échelon relativement bas, à savoir la région "D". La couche isolante 204 possède une certaine hauteur dans une région "C" o l'intervalle entre les deux lignes d'interconnexion adjacentes est court, par comparaison avec une région D o l'intervalle entre les deux lignes d'interconnexion adjacentes est grand, comme on peut le voir sur la figure 2A. De plus, puisque la couche isolante 210 de la région D est beaucoup plus mince que celle de la région C, une topographie plus fortement inégale apparaît entre les régions C et D. Ainsi, pour supprimer la topographie inégale de la surface du substrat, on doit effectuer, comme représenté sur les figures 2C et 2D, le dépôt d'une couche isolante sur la première couche isolante 204 et sa planarisation. Comme représenté sur la figure 2C, après qu'on a effectué la gravure en retrait de la couche de tungstène conductrice 208 et de la couche de barrière en TiN 207, on dépose une deuxième couche isolante 210 sur la première couche isolante 204, y compris sur le plot de contact 208a. De préférence, la deuxième couche isolante 210 est faite de la même matière que la première couche isolante 204, ou bien de la même matière qu'une couche isolante devant être formée ensuite sur elle. Suite à la planarisation de la deuxième couche isolante 210, il est formé une structure de dispositif telle que représentée sur la figure 2D. Comme on peut le voir, la structure de dispositif présentée sur la figure 2D est analogue à la structure de dispositif présentée sur la figure 1 D, en ce que les surfaces du substrat ont été rendues planes. Cette planarisation de la deuxième couche isolante 210 peut être réalisée par un processus CMP bien connu et elle est exécutée jusqu'à ce que la surface supérieure du plot de contact 208a soit exposée. Le processus CMP utilise une pâte possédant une faible sélectivité de façon à polir en même temps les couches isolantes et le plot de tungstène conducteur. De ce fait, des parties 210a de la deuxième couche isolante 210 subsistent dans les régions C et D o des échelons relativement bas sont disposés par rapport au plot de contact 208a. Ainsi, le plot de contact 208a est entièrement formé, et, en même temps, la surface du substrat a été rendue plane au moyen des parties restantes 210a de la deuxième couche isolante. Ici, c'est l'autre des particularités importantes, dans laquelle, après que les creux de la surface inégale du substrat ont été remplis à l'aide de la deuxième couche isolante 210, on effectue le processus CMP pour former le plot de contact 208a. Alors que ceci n'a pas été mentionné précédemment, l'homme de l'art comprendra que les effets fonctionnels du deuxième mode de réalisation sont analogues à ceux du première mode de réalisation. Bien entendu, l'homme sera en mesure d'imaginer, à partir des procédés dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Procédé de formation de plots de contact (110a; 208a) dans un circuit intégré, caractérisé en ce qu'il comprend les opérations suivantes: former une structure conductrice (104; 202) sur un substrat semi-conducteur (100; 200) comportant une pluralité de régions de diffusion; former une première couche isolante (106; 204) sur le substrat semi-conducteur y compris la structure conductrice, ladite première couche isolante possédant un échelon plus élevé en une première région (A; C), o la structure conductrice est formée en un groupe, qu'en une deuxième région (B; D), o la structure conductrice n'est pas formée; graver la première couche isolante en utilisant un masque de formation de trou de contact pour former un trou de contact (108; 206); former sur la première couche isolante une couche conductrice (110; 208) de façon à remplir le trou de contact au moyen de la couche conductrice; graver la couche conductrice jusqu'à ce qu'une surface supérieure de la première couche isolante soit exposée; former une deuxième couche isolante (112; 210) sur la première couche isolante; et graver par planarisation les deuxième et première couches isolantes afin de former un plot de contact (11 0a; 208a) et, dans le même temps, rendre plane une surface du substrat en laissant dans la deuxième région (B; D) une partie de la deuxième couche isolante. 2. Procédé selon la revendication 1, caractérisé en ce qu'on forme ledit trou de contact au travers de la première couche isolante et sur le substrat semi- conducteur. 3. Procédé selon la revendication 2, caractérisé en ce qu'on forme ledit trou de contact sur chacune des régions de diffusion dans le substrat semi- conducteur. 4. Procédé selon la revendication 1, caractérisé en ce qu'on forme ledit trou de contact au travers de la première couche isolante et sur la structure conductrice. 5. Procédé selon la revendication 4, caractérisé en ce qu'il comprend en outre l'opération consistant à former, avant la formation de la couche 1! conductrice, une couche de barrière (207) sur ladite première couche isolante, à la fois au niveau de parois latérales et du fond du trou de contact. 6. Procédé selon la revendication 5, caractérisé en ce que ladite couche de barrière (207) est faite d'un élément choisi dans le groupe comprenant Ti, TiN, Ta, TaN, WN, TiSiN et un matériau composite de ceux-ci. 7. Procédé selon la revendication 1, caractérisé en ce qu'on forme ledit trou de contact sur la structure conductrice et sur chacune des régions de diffusion dans le substrat semi-conducteur. 8. Procédé selon la revendication 1, caractérisé en ce que la deuxième couche isolante (112; 210) est faite de la même matière que la première couche isolante. 9. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre l'opération consistant à former, avant la formation de la structure conductrice, une couche d'oxyde entre la structure conductrice et le substrat semi-conducteur.