Brevet FR2780553A1 — publié le 19991231

ARRIERE-PLAN DE L'INVENTION Domaine de l'invention La présente invention concerne une isolation en tranchée et son procédé de formation et plus particulièrement, un transistor exempt d'effet de canal étroit en utilisant un blindage conducteur noyé dans l'isolation en tranchée. Description de l'art antérieur La fabrication des circuits intégrés nécessite habituellement que les éléments de circuit actifs et passifs individuels soient isolés électriquement les uns des autres dans la puce semiconductrice commune de telle sorte que les connexions de circuit souhaitées puissent être réalisées par des métallisations en surface conformées avec lesquelles les éléments de circuit isolés sont en contact. Bon nombre de diverses techniques ont été proposées, allant de l'isolation par jonction jusqu'à l'isolation diélectrique ainsi que jusqu'à des combinaisons des deux pour obtenir l'isolation souhaitée. Du fait que les dimensions des dispositifs deviennent plus petites et que la densité des dispositifs augmente, il devient de plus en plus difficile d'élaborer un processus d'isolation efficace et fiable pour séparer les dispositifs actifs. Les limites du processus LOCOS (oxydation localisée) standard ont motivé la recherche et le développement de nouveaux schémas d'isolation, et l'isolation en tranchée est un candidat prometteur du fait qu'elle utilise un oxyde complètement en renfoncement, qu'elle ne présente pas de bec d'oiseau, qu'elle est complètement plane et qu'elle ne souffre pas de l'effet d'amincissement de l'oxyde de champ. Du fait que le niveau d'intégration des dispositifs de mémoire à semiconducteur augmente, le niveau d'intégration est en train de progresser vers un dispositif de DRAM (mémoire vive dynamique) présentant une dimension de l'ordre des gigabits ou plus. Puisque les composants d'un dispositif unitaire de la plage des gigabits voient leur échelle abaissée jusqu'à moins de 0,20 micromètre (c'est-à-dire 0,1 micromètre de dimension caractéristique minimum), la probabilité que des problèmes associés à la largeur de canal du transistor puissent survenir augmente fortement. Puisque le transistor de cellule DRAM nécessite une tension de seuil d'au moins 1 V ou plus indépendamment de la densité des DRAM et de la tension de fonctionnement, la densité de dopage de canal doit augmenter d'une manière significative afin de décaler la diminution de la tension de seuil générée par l'abaissement d'échelle de la dimension du transistor. La figure 1 représente schématiquement la relation entre la longueur de grille, la densité de dopage et le degré de densité de dispositif de mémoire. Comme on peut le voir sur la figure 1, si la longueur de canal du transistor est d'environ 0,1 micromètre, il est nécessaire que la densité de dopage soit d'au moins 2 x 1018 cm-3 afin de régler la tension de seuil du transistor à un niveau d'environ 1 V. Si la longueur de canal diminue davantage, la densité de dopage du substrat doit être augmentée. Une telle augmentation de la densité de dopage du substrat génère des effets connexes non souhaitables qui sont les suivants. Le transistor de cellule souffre d'un courant de fuite de jonction augmenté du fait du dopage de substrat élevé et d'une variation de tension de seuil sérieuse générée par une variation de courant continu (CD) de la largeur active et par un effet de canal étroit augmenté. La tension de claquage diminue significativement du fait d'un phénomène d'effet tunnel et par conséquent, le courant de fuite d'un noeud de stockage augmente. La densité de dopage de substrat élevée augmente la valeur de capacité de jonction et de ce fait, la valeur de capacité parasite et la valeur de capacité d'appauvrissement sont augmentées. Qui plus est, lorsque le pas d'isolation voit son échelle diminuée jusqu'à moins de 0,2 micromètre, une fluctuation de tension de seuil sérieuse sera induite par l'effet de pénétration de champ E de drain voisin. C'est-à-dire que lorsque l'espace d'isolation en tranchée peu profonde voit son échelle abaissée jusqu'à moins de 0,1 micromètre, la pénétration de champ E de drain/source dans la région d'appauvrissement de paroi latérale depuis les transistors de cellules voisines augmente. La pénétration de champ E de drain/source conduira à l'abaissement de la barrière à proximité du centre du canal de transistor de cellule active, et la tension de seuil fluctuera en fonction des tensions de jonction des transistors de cellules i15 voisines. Ainsi, il sera difficile d'abaisser l'échelle de la tension de seuil des transistors de cellules DRAM lorsque la tension de fonctionnement diminuera du fait d'une variation de tension de seuil augmentée. Pour les DRAM qui fonctionnent à basse tension, une tension de seuil ne pouvant pas être mise à I'échelle aura un impact sérieux sur la performance de la DRAM en termes de vitesse comme exprimé en tant que tRAC et tRCD du fait d'un courant de saturation dégradé. Par conséquent, afin de satisfaire l'exigence électrique contraignante pour un fonctionnement basse tension/basse puissance et haute vitesse, la tension de seuil doit avoir son échelle abaissée tout en minimisant sa variation générée par une variation de courant continu de la largeur active et par un effet de canal étroit. Résumé de l'invention La présente invention a été élaborée au vu des problèmes mentionnés ci-avant et elle est orientée vers une structure de transistor de cellule exempte d'effet de canal étroit comportant un substrat faiblement dopé et présentant une tension de seuil indépendante de la largeur active ainsi que vers un procédé de fabrication afférent en utilisant un blindage conducteur dans l'isolation en tranchée peu profonde. La structure de transistor de cellule résultante présente une forte immunité vis-à-vis d'une pénétration de champ E parasite depuis la grille et une jonction de noeud de stockage voisine via l'isolation en tranchée peu profonde et elle conviendra très bien pour une technologie DRAM de la plage des gigabits. Une caractéristique de la présente invention est constituée par la formation d'une isolation en tranchée peu profonde comportant un blindage conducteur noyé en son sein, et le blindage conducteur dans l'isolation en tranchée peu profonde est connecté électriquement à une ligne d'alimentation par I'intermédiaire d'un contact dans une couche d'isolation intercouche. Le blindage conducteur est polarisé à l'aide d'une tension négative ou Vss afin de minimiser l'appauvrissement de paroi latérale et un effet de canal étroit qui est généré par une valeur de capacité de paroi latérale grille - substrat parasite i15 disparaît. Une fois que l'effet de canal étroit disparaît, la tension de seuil devient indépendante de la variation de courant continu de la largeur active et le dopage du substrat peut être abaissé. Ces caractéristiques ainsi que d'autres sont assurées selon la présente invention par un dispositif à semiconducteur comprenant une isolation en tranchée formée dans un substrat semiconducteur, I'isolation en tranchée étant constituée par un blindage conducteur noyé interne et par un isolant externe, l'isolant externe étant formé sur une partie inférieure, sur les parois latérales et sur une partie supérieure de la tranchée afin d'encapsuler le blindage et l'isolation en tranchée entourant le substrat afin de définir une région active, un transistor formé sur la région active, une couche d'isolation intercouche et une ligne d'alimentation formée sur la couche d'isolation intercouche et connectée électriquement au blindage conducteur noyé par l'intermédiaire d'un contact dans la couche d'isolation intercouche et dans l'isolant. Ces caractéristiques ainsi que d'autres sont assurées selon la présente invention en formant une isolation en tranchée dans un substrat semiconducteur, I'isolation en tranchée comportant un blindage conducteur noyé en son sein et entourant une partie prédéterminée du substrat semiconducteur et définissant une région active, en formant un transistor sur la région active, en formant une couche d'isolation intercouche et en formant une ligne d'alimentation sur la couche d'isolation intercouche destinée à être connectée électriquement au blindage conducteur noyé de l'isolation en tranchée afin de commander une tension de seuil du transistor. L'isolation en tranchée est formée par la gravure du substrat semiconducteur afin de former une tranchée dedans, la tranchée définissant une partie inférieure et des parois latérales, par la croissance d'une couche d'oxyde thermique sur la partie inférieure et sur les parois latérales, par le remplissage complet de la tranchée à l'aide d'un matériau conducteur, par la gravure du matériau conducteur afin de réaliser un évidement à une profondeur prédéterminée depuis une surface supérieure du substrat semiconducteur, par le remplissage de la partie évidée à l'aide d'un isolant afin de former le blindage conducteur noyé et par la formation ainsi de l'isolation en tranchée. Le procédé comprend en outre, avant la formation de l'isolant, la formation d'une couche en un matériau qui présente une sélectivité de gravure par rapport à l'isolant de manière à protéger le matériau conducteur. Le remplissage de la partie évidée peut être mis en oeuvre par dépôt d'une couche d'oxyde. Selon une variante, la partie évidée peut être remplie en faisant croître une couche d'oxyde. Plus spécifiquement, le blindage conducteur dans la tranchée est réalisé en polysilicium, en un métal ou en un siliciure afférent. Le blindage conducteur se voit appliquer une tension de polarisation négative ou Vss afin d'ôter l'effet de canal étroit du transistor. La couche d'isolation est réalisée en un oxyde et la couche de matériau est réalisée en un nitrure. L'isolant comprend un oxyde obtenu par un procédé par 03-TEOS (tétraéthylorthosilicate), par un procédé HDP (plasma haute densité) ou par un procédé SA-CVD (dépôt chimique en phase vapeur subatmosphérique). Brève description des dessins Ces caractéristiques, aspects et avantages ainsi que d'autres de la présente invention seront mieux compris en considération de la description qui suit, des revendications annexées et des dessins annexés parmi lesquels: la figure 1 représente schématiquement la relation entre la longueur de grille, la densité de dopage et le degré de densité du dispositif de mémoire; la figure 2 représente schématiquement la relation entre la fluctuation de tension de seuil et l'espace d'isolation pour diverses tensions VND (tension de jonction du noeud de stockage) pour des épaisseurs d'oxyde de grille de 6 nm et de 3 nm; la figure 3 représente un schéma pour bloquer l'effet de pénétration de champ électrique voisin depuis les noeuds de i 5 stockage 2 et 3 sur un transistor 1 au moyen d'un plan de blindage conformément à la présente invention; la figure 4 représente une vue en coupe transversale selon une ligne X2-X2' de la figure 3; la figure 5 représente une vue en coupe transversale selon une ligne Y2- Y2' de la figure 3; la figure 6 représente schématiquement la relation entre la tension de seuil du transistor de cellule et la densité de dopage du substrat pour divers potentiels du blindage conducteur; la figure 7 représente un schéma de la structure de transistor de cellule munie d'un blindage conducteur dans l'isolation en tranchée peu profonde selon la présente invention; les figures 8A à 8J sont des vues en coupe transversale prises selon une ligne X3-X3' de la figure 7, au niveau d'étapes de processus sélectionnées de formation d'un dispositif de mémoire à semiconducteur selon un premier mode de réalisation de la présente invention; les figures 9A à 9E sont des vues en coupe transversale prises selon une ligne X3-X3' de la figure 7, au niveau d'étapes de processus sélectionnées de formation d'un dispositif de mémoire à semiconducteur selon un second mode de réalisation de la présente invention; les figures 10A à 10OD sont des vues en coupe transversale prises selon une ligne X3-X3' de la figure 7 au niveau d'étapes de processus sélectionnées de formation d'un dispositif de mémoire à semiconducteur selon un troisième mode de réalisation de la présente invention; les figures 11A et 11B représentent schématiquement les profils de potentiel des transistors de cellule polarisés à VG = 0,0 V et VBB (tension de polarisation arrière de substrat) = -1,0 V en utilisant une simulation de dispositif 3D (en trois dimensions), lesquelles figures représentent respectivement le cas classique et la présente invention; la figure 12 représente schématiquement la relation qui lie la variation de tension de seuil et la largeur active (WG), laquelle figure illustre respectivement la présente invention avec une tension Vshd (polarisation appliquée au blindage conducteur selon la présente invention) additionnelle et l'art classique; la figure 13 représente schématiquement la relation entre la variation de tension de seuil et la densité de dopage du substrat, laquelle figure illustre respectivement la présente invention avec une tension Vshd (polarisation appliquée au blindage conducteur selon la présente invention) additionnelle et l'art classique; et la figure 14 représente schématiquement la relation entre la variation de tension de seuil et l'effet de pénétration de champ E de drain voisin, respectivement selon la présente invention et l'art classique. Description détaillée des modes de réalisation préférés La présente invention sera maintenant décrite de manière davantage complète ci-après par report aux dessins annexés sur lesquels des modes de réalisation préférés de l'invention seront présentés. Cependant, la présente invention peut être mise en oeuvre selon différentes formes et ne doit pas être considérée comme étant limitée aux modes de réalisation mis en exergue ici. En lieu et place, ces modes de réalisation sont proposés de telle sorte que la présente description soit exhaustive et complète et ils sont les vecteurs intégraux du cadre de l'invention pour l'homme de l'art. Sur les dessins, les épaisseurs des couches et des régions sont exagérées par souci de clarté. Il sera également bien entendu que lorsqu'il est fait référence à une couche comme étant "sur" une autre couche ou un substrat, cette couche peut être directement sur l'autre couche ou substrat ou des couches d'intervention peuvent également être présentes. En outre, chaque mode de réalisation décrit et illustré ici inclut son mode de réalisation du type de conductivité complémentaire également. La présente invention propose une isolation en tranchée qui permet d'obtenir une structure de transistor de cellule DRAM exempte d'effet de canal étroit pour des DRAM à pas d'isolation inférieur à 0,2 micromètre ainsi qu'un procédé de fabrication afférent. La figure 3 représente le schéma du transistor de cellule avec un blindage conducteur à l'intérieur de l'isolation en tranchée peu profonde selon la présente invention. Les figures 4 et 5 sont respectivement des vues en coupe transversale prises selon des lignes X2-X2' et Y2-Y2' de la figure 3. Le blindage conducteur 102b et le substrat sont séparés par une couche d'oxyde mince obtenue par croissance thermique 102a. La partie supérieure du blindage conducteur 102b est recouverte d'un isolant 102c à des fins de séparation électrique de couches formées ultérieurement. Cinq zones actives sont représentées sur la figure 3 et sont entourées par l'isolation en tranchée peu profonde 102 munie du blindage conducteur 102b en son sein. Vu depuis le dessus, le blindage conducteur 102b ressemble à un plan de type maillage. Le blindage conducteur 102b est connecté électriquement à une ligne d'alimentation 118 afin de minimiser l'appauvrissement de paroi latérale dans le substrat. Une pluralité de noeuds de stockage, par exemple SN1-6, sont formés de manière à être connectés électriquement aux régions actives prédéterminées qui sont latérales par rapport aux transistors. Une pluralité de lignes de mot, par exemple WLO-WL3, sont formées de manière à intersecter les régions actives. Des lignes de bit 108 sont également formées de manière à être connectées électriquement à la région active prédéterminée par l'intermédiaire du contact de ligne de bit 107. Le blindage conducteur 102b est réalisé en un matériau conducteur qui est stable à une température élevée et qui présente une sélectivité de gravure par rapport à un nitrure, par exemple un polysilicium dopé et un métal. Afin de régler la tension de seuil, un potentiel est appliqué au blindage conducteur 102b par l'intermédiaire de la ligne d'alimentation 118. Si le blindage conducteur 102b est réalisé en polysilicium de type n, Vss ou Vbb (tension de polarisation arrière) est appliquée dessus. N'importe quel potentiel inférieur à Vss, c'est-à-dire un potentiel négatif, peut également être appliqué. Si le blindage conducteur 102b est réalisé en un polysilicium de type p, un potentiel positif est appliqué. Lorsque la tension de seuil est réglée au moyen de Vshd (potentiel appliqué au blindage conducteur) conformément à la présente invention, le substrat en silicium peut être polarisé avec la masse au lieu de la tension VBB (polarisation arrière de substrat, qui est de façon générale appliquée au substrat dans la technologie DRAM afin de régler la tension de seuil) classique. Par conséquent, il n'est pas nécessaire de former un triple puits. La figure 6 représente schématiquement la relation entre la tension de seuil du transistor de cellule et la densité de dopage du substrat pour divers potentiels du blindage conducteur. La formation du transistor de cellule exempt d'effet de canal étroit selon la présente invention sera maintenant décrite en détail ci-après. La figure 7 représente un schéma de la structure de transistor de cellule munie d'un blindage conducteur à l'intérieur de l'isolation en tranchée peu profonde selon la présente invention. Les régions actives 201 sont séparées électriquement les unes des autres par une isolation en tranchée peu profonde 210 qui est réalisée à l'aide d'une couche d'oxyde thermique 212 sur les parois latérales et la partie inférieure de la tranchée 210 et à l'aide d'un blindage conducteur 214a sur la couche d'oxyde thermique 212 et enterré dans la tranchée 210 avec un isolant (non représenté) dessus afin de recouvrir la partie supérieure du blindage conducteur 214a. Les figures 8A à 81 sont des vues en coupe transversale prises selon un ligne X3-X3' de la figure 7, au niveau d'étapes de processus sélectionnées de formation d'un dispositif de mémoire à semiconducteur selon un premier mode de réalisation de la présente invention. Tout d'abord, une région active est définie en utilisant une couche en oxyde-SiN-oxyde, cette étape étant suivie par la gravure de la tranchée dans le substrat. La tranchée est remplie d'un matériau conducteur tel que du polysilicium dopé ou du métal qui est utilisé en tant que blindage conducteur après le processus d'oxydation thermique. Puis le polysilicium dopé situé au-dessus de la couche d'arrêt en SiN est ôté par polissage chimico-mécanique (CMP). Après l'étape d'enlèvement du SiN, une couche d'oxyde de grille est obtenue par croissance au-dessus de la surface du silicium et cette étape est suivie par un processus de DRAM classique. Plus particulièrement, par report à la figure 8A, une couche d'oxyde de plot 202, une couche en nitrure de silicium 203 et une couche d'oxyde de masquage 204 sont formées de façon séquentielle sur le substrat semiconducteur 200 par une technique de dépôt classique telle qu'un dépôt chimique en phase vapeur (CVD). Un motif de photoréserve 206 est formé sur la couche d'oxyde de masquage 204 afin de définir la région active 201. En utilisant le motif de photoréserve 206, les couches déposées 204, 203 et 202 sont gravées afin de former un masque de gravure 208 comme représenté sur la figure 8B. En utilisant ce masque de gravure 208, le substrat exposé 200 est gravé jusqu'à ce que son niveau descende jusqu'à une profondeur prédéterminée de dimension "d" afin de former une tranchée 210. La profondeur de la tranchée est égale à au moins la profondeur de la jonction source/drain formée ultérieurement. Par report maintenant à la figure 8C, après un nettoyage de la tranchée, un processus d'oxydation thermique est mis en oeuvre sur l'intérieur de la tranchée afin de supprimer des endommagements du substrat provoqués par le processus de gravure mentionné précédemment. Du fait du processus d'oxydation thermique, une couche d'oxyde thermique 212 est obtenue par croissance sur l'intérieur de la tranchée. Par report maintenant à la figure 8D, un matériau conducteur 214 qui présente une bonne sélectivité de gravure par rapport à la couche en nitrure de silicium 203 et qui est stable à température élevée est déposé sur toute la surface du substrat 200 afin de remplir complètement la tranchée 210. Par exemple, un polysilicium dopé, un métal ou un siliciure de ces composants peut être utilisé. Un processus de planarisation tel qu'un CMP est mis en oeuvre de façon à abaisser le niveau jusqu'à celui de la couche en nitrure de silicium 203, comme représenté sur la figure 8E, afin de former le blindage conducteur 214a. Ce blindage conducteur 214a reçoit Vbb ou Vss par l'intermédiaire de la ligne d'alimentation formée ultérieurement 240 afin de régler la tension de seuil du transistor. Suite à cela, un processus de gravure partielle est mis en oeuvre afin d'évider le blindage conducteur 214a sur une profondeur prédéterminée par rapport à la surface supérieure du substrat 200 au niveau de la région active 201. Le processus de gravure partielle est mis en oeuvre de façon à obtenir une sélectivité de gravure par rapport à la couche en nitrure de silicium 203. Afin de terminer l'isolation en tranchée, un isolant 216 qui est utilisé classiquement pour l'isolation en tranchée est déposé afin de remplir les parties évidées, comme représenté sur la figure 8G. L'isolant est réalisé par exemple en un oxyde choisi parmi le groupe comprenant un oxyde obtenu par un procédé par 03-TEOS (tétraéthylorthosilicate), par un procédé HDP (plasma haute densité) ou par un procédé SA-CVD (dépôt chimique en phase vapeur subatmosphérique). Puisque le matériau conducteur 214a déjà présent est déposé dans la tranchée, I'isolant 216 présente une bonne caractéristique de remplissage. Pour finir, un processus de planarisation est mis en oeuvre afin de parachever l'isolation en tranchée comprenant un blindage conducteur noyé 214a, comme représenté sur la figure 8H. Ensuite, un oxyde de grille est formé et une implantation ionique classique d'impuretés destinée à régler la tension de 1 0 seuil est mise en oeuvre. Un transistor 220 est formé à l'aide d'une technique classique. Ensuite, une première couche d'isolation intercouche 224 est déposée sur la structure résultante. Une ligne de bit 228 est ensuite formée sur la première couche d'isolation intercouche 224 et est connectée 1 5 électriquement à la région active souhaitée. Une seconde couche d'isolation intercouche 230 est déposée sur la ligne de bit 228 et sur la première couche d'isolation intercouche 224. A l'aide d'une technique classique, un condensateur 232 est formé sur la seconde couche d'isolation intercouche 230 de façon à ce qu'il soit connecté électriquement à la région active souhaitée du substrat. Bien que ceci ne soit pas représenté, le condensateur 232 est réalisé à partir d'un noeud de stockage, d'un film diélectrique et d'un noeud de plaque. Une troisième couche d'isolation intercouche 234 est déposée sur le condensateur 232 et sur la seconde couche d'isolation intercouche 230. Une ligne d'alimentation 240 est ensuite formée sur la troisième couche d'isolation intercouche 234 de façon à être connectée électriquement au blindage conducteur 214a de l'isolation en tranchée 220. Afin de minimiser l'appauvrissement de paroi latérale dans le substrat, la tension de seuil peut être réglée en appliquant une tension de polarisation à l'aide du blindage conducteur 214a. Par exemple, le blindage conducteur en polysilicium de type n est polarisé à l'aide de la tension négative (Vshd) et le silicium dans la masse est polarisé à l'aide de la tension négative (VBB) ou de la tension de masse. Lorsque le blindage conducteur 214a est polarisé à l'aide d'une tension négative, I'appauvrissement de substrat disparaît pratiquement et l'effet de canal étroit provoqué par la capacité parasite de paroi latérale grillesubstrat disparaît, comme représenté sur la figure 11B (voir l'effet de canal étroit sévère classique qui est illustré sur la figure 11A). Une fois que l'effet de canal étroit disparaît, la tension de seuil devient indépendante de la variation de courant continu de la largeur active comme représenté sur la figure 12, et le dopage du substrat peut être abaissé par comparaison avec celui du cas classique. Pour la structure de cellule classique présentant un pas d'isolation faible, un dopage de substrat élevé devrait être appliqué afin de compenser la réduction de tension de seuil due à l'effet de canal étroit. Lorsque le dopage du substrat devient supérieur à 1 à 2 x 1018 cm-3, le courant de jonction augmente brutalement et il dégradera sérieusement la performance de rétention de données de la DRAM. Ainsi, l'abaissement du dopage du substrat en utilisant la présente structure de transistor de cellule contribuera grandement à I'amélioration du courant de fuite de jonction. La figure 13 représente la tension de seuil en fonction du dopage de substrat du présent transistor de cellule et du transistor de cellule classique pour la largeur active de 0,06 micromètre. L'avantage d'utiliser le blindage conducteur devient évident lorsque la largeur active diminue. La figure 14 représente la fluctuation de tension de seuil générée par la pénétration de champ E de drain voisin du présent transistor de cellule et du transistor de cellule classique. La pénétration de champ E est complètement bloquée par le blindage conducteur de telle sorte que la présente structure de transistor de cellule conviendra pour la technologie des DRAM à pas d'isolation inférieur à 0,2 micromètre. Puisque la tension de seuil peut être réglée en appliquant un potentiel négatif avec le blindage conducteur selon la présente invention, I'implantation d'ions d'impureté d'arrêt de canal peut être sautée. Les figures 9A à 9E sont des vues en coupe transversale prises selon une ligne X3-X3' de la figure 7 à des étapes de processus sélectionnées de formation d'un dispositif de mémoire à semiconducteur selon un second mode de réalisation de la présente invention. Les mêmes étapes de processus que représentées sur les figures 8A à 8J sont brièvement décrites par souci de simplification. Sur les figures 9A à 9E, les mêmes parties fonctionnant comme représenté sur les figures 8A à 8J sont identifiées à l'aide des mêmes index de référence. La différence significative par rapport au premier mode de réalisation est constituée par la formation d'une couche de matériau de manière à protéger le blindage conducteur. Brièvement, après planarisation du matériau conducteur jusqu'à une surface supérieure de la couche en nitrure de silicium 203 comme représenté schématiquement sur la figure 9A, un processus de gravure partielle estmis en oeuvre sur le matériau conducteur afin de réaliser un évidement à une profondeur prédéterminée depuis une surface supérieure du substrat de la région active, comme représenté sur la figure 9B. Ensuite, à la différence du premier mode de réalisation, une couche de matériau 215 est déposée de manière à protéger le matériau conducteur 214a. La couche de matériau est réalisée en un matériau qui présente une sélectivité de gravure par rapport à l'isolant recouvrant 216 en oxyde. Par exemple, une couche en nitrure de silicium peut être utilisée dans ce but. Puis afin de terminer l'isolation en tranchée, I'isolant en oxyde 216 est déposé. Les étapes de processus qui suivent sont identiques à celles du premier mode de réalisation et elles sont représentées schématiquement sur les figures 9D et 9E. Les figures 1OA à 10OD sont des vues en coupe transversale prises selon une ligne X3-X3' de la figure 7 au niveau d'étapes de processus sélectionnées de formation d'un dispositif de mémoire à semiconducteur selon un troisième mode de réalisation de la présente invention. Les mêmes étapes de processus que celles du premier mode de réalisation sont omises par souci de simplification. La figure 10A correspond à la même étape de processus que la figure 8E du premier mode de réalisation. Après la formation de la topologie de semiconducteur comme représenté sur la figure 10OA par I'intermédiaire des mêmes étapes de processus que dans le cas du premier mode de réalisation, un processus de gravure partielle est mis en oeuvre sur la couche en nitrure de silicium 303 et sur le blindage conducteur 314 en utilisant la couche d'oxyde de plot 302 en tant qu'arrêt afin de former la structure telle que représentée sur la figure 10B. Un processus de gravure partielle est ensuite déroulé afin d'évider le blindage conducteur jusqu'à une profondeur prédéterminée depuis une surface supérieure du substrat d'une région active comme représenté sur la figure 10C. i15 A la différence des premier et second modes de réalisation qui déposent un isolant en oxyde, des couches d'oxyde thermique 320a et 320b sont obtenues par croissance sur le blindage en polysilicium 314 et sur l'oxyde de plot 302 afin de parachever l'isolation en tranchée avec un blindage en polysilicium noyé comme représenté sur la figure 10OD. Selon une variante, I'étape de croissance d'oxyde thermique peut être précédée par l'enlèvement de la couche d'oxyde de plot. La structure de cellule DRAM avec l'isolation en tranchée peu profonde à blindage conducteur noyé permet de satisfaire les exigences électriques contraignantes constituées par un courant de jonction faible en réduisant le dopage du substrat et par une distribution de tension de seuil uniforme pour des DRAM à pas d'isolation inférieur à 0,2 micromètre et au-delà. REVENDICATIONS 1. Procédé de formation d'une isolation en tranchée pour réduire et minimiser un effet de canal étroit d'un transistor dans un dispositif à semiconducteur, le procédé étant caractérisé en ce qu'il comprend: la formation d'une isolation en tranchée (220, 330) dans un substrat semiconducteur (200, 300), I'isolation en tranchée comportant un blindage conducteur noyé en son sein (214a, 314) et l'isolation en tranchée entourant une partie prédéterminée du substrat semiconducteur et définissant une région active la formation d'un transistor sur la région active; la formation d'une couche d'isolation intercouche (224) et la formation d'une ligne d'alimentation (240) sur la couche d'isolation intercouche de telle sorte qu'elle soit i15 connectée électriquement au blindage conducteur noyé de l'isolation en tranchée de manière à commander une tension de seuil du transistor. 2. Procédé selon la revendication 1, caractérisé en ce que l'étape de formation de l'isolation en tranchée comprend: la gravure du substrat semiconducteur afin de former une tranchée dedans, la tranchée définissant un fond et des parois latérales; la croissance d'une couche d'oxyde thermique (212, 312) sur le fond et les parois latérales; le remplissage complètement de la tranchée à l'aide d'un matériau conducteur (214, 314); la gravure partielle du matériau conducteur afin de réaliser un évidement au niveau d'une profondeur prédéterminée depuis une surface supérieure de la région active du substrat semiconducteur le remplissage de la partie évidée à l'aide d'un isolant (216) afin de former le blindage conducteur noyé et d'ainsi former l'isolation en tranchée. 3. Procédé selon la revendication 2, caractérisé en ce qu'il comprend en outre, avant la formation de l'isolant, la formation d'une couche de matériau qui présente une sélectivité de gravure par rapport à l'isolant de manière à protéger la partie supérieure du blindage conducteur noyé. 4. Procédé selon la revendication 1, caractérisé en ce que la ligne d'alimentation (240) reçoit une polarisation de tension négative ou Vss. 5. Procédé selon l'une des revendications précédentes, caractérisé en ce que la couche de matériau conducteur (214, 314) comprend un polysilicium, un métal ou un siliciure 1 5 afférent. 6. Procédé selon la revendication 3, caractérisé en ce que la couche de matériau comprend une couche en nitrure et l'isolant comprend une couche d'oxyde. 7. Procédé selon la revendication 2, caractérisé en ce que l'étape de remplissage de la partie évidée à l'aide d'un isolant comprend le dépôt d'une couche d'oxyde à l'aide d'un procédé par 03-TEOS, d'un procédé SA-CVD ou d'un procédé HDP. 8. Procédé selon la revendication 2, caractérisé en ce que l'étape de remplissage de la partie évidée à l'aide d'un isolant comprend la croissance d'une couche d'oxyde sur le matériau conducteur. 9. Dispositif à semiconducteur qui permet de minimiser et de réduire l'effet de canal étroit d'un transistor, caractérisé en ce qu'il comprend: une isolation en tranchée (220, 330) formée dans un substrat semiconducteur (200, 300) et entourant sa région active, I'isolation en tranchée étant constituée par un blindage conducteur noyé interne (214a, 314) et par un isolant externe (216), I'isolant externe étant formé sur une partie inférieure, sur des parois latérales et sur une partie supérieure de la tranchée afin d'encapsuler le blindage un transistor formé sur la région active une couche d'isolation intercouche (224); et une ligne d'alimentation (240) formée sur la couche d'isolation intercouche et connectée électriquement au blindage de connexion noyé par l'intermédiaire d'un contact dans la couche d'isolation intercouche et dans l'isolant. 10. Dispositif à semiconducteur selon la revendication 9, caractérisé en ce que le blindage conducteur noyé est réalisé en un polysilicium, un métal ou un siliciure afférent.