Brevet FR2766040A1 — publié le 19990115

"Connexion de réseau X.25 pour une communication en protocole X.25 utilisée dans un système de commutation totalement électronique" Arrièreplan de l'invention 1. Domaine de l'invention La présente invention concerne un système de commuta- tion totalement électronique, et, plus particulièrement, une connexion de réseau X.25 pour permettre une communica- tion en protocole X.25 pour un système de communication to- talement électronique. 2. Description de la technique concernée De façon classique, un système de commutation totale- ment électronique est connecté à une unité de conversion à protocole X.25 externe au moyen d'une communication inter- processus (Inter Process Communication ou IPC) ou d'un ré- seau de zone locale (Local Area Network ou LAN) afin de communiquer avec un réseau X.25 par l'intermédiaire d'un point de connexion unique. Le format de communication in- ter-processus ou de réseau de zone locale des données ve- nant du système de commutation est converti en un format de protocole X. 25 par l'unité de conversion X.25 de façon à être transféré au réseau X.25 externe. Inversement, le for- mat de protocole X.25 du réseau X.25 externe est converti en un format de communication inter-processus ou de réseau de zone locale de façon à être transféré au système de com- mutation. Toutefois, cette unité de conversion de protocole X.25 externe complique le système de commutation totalement électronique à cause des dispositifs et des câbles de con- nexion additionnels, ce qui augmente par conséquent le coût. De plus, comme la conversion de format de données est réalisée à l'extérieur du système de commutation, toute er- reur se produisant dans le fonctionnement de l'unité de conversion de protocole X.25 peut risquer de provoquer une perte des données transférées ou une rupture de liaison. De plus, le point de connexion unique pour communiquer avec le réseau X.25 nécessite que le système de commutation soit de plus muni d'une pluralité d'unités de conversion de proto- cole X.25 additionnelles afin de permettre des connexions multiples avec le réseau X.25. Résumé de l'invention Un objet de la présente invention est de procurer un système de commutation totalement électronique avec une connexion de réseau X.25 interne pour permettre une commu- nication en protocole X.25 avec le réseau X.25. Un autre objet de la présente invention est de procurer un système de commutation totalement électronique avec des moyens pour permettre des connexions multiples au réseau X.25. Selon la présente invention, une connexion de réseau X.25 pour une communication en protocole X.25 utilisée dans un système de commutation totalement électronique comprend un microprocesseur (MPU) pour commander tous les circuits internes de la connexion de réseau X.25, servant de maître ou d'esclave à un bus principal pour interconnecter la to- talité des circuits internes, un circuit d'interface de système de commutation monté avec un dispositif de commande servant de maître ou d'esclave au bus principal pour con- vertir les données X.25 en paquets du réseau X.25 sous la forme des données de format de communication inter- processus transférées au système de commutation, une plura- lité de circuits d'interface de réseau X.25 équipés chacun avec un dispositif de commande servant de maître ou d'esclave au bus principal pour convertir les données de format de communication inter- processus en données X.25 en paquets transférées au réseau X.25, une mémoire de paquets pour mémoriser temporairement les données de format de com- munication inter-processus venant du circuit d'interface de système de commutation et les données X.25 en paquets ve- nant des circuits d'interface de réseau X.25 sous la com- mande du microprocesseur et des dispositifs de commande, une mémoire de système pour mémoriser le programme de com- mande de système et les programmes d'application de celui- ci et les données venant de la mémoire de paquets pour que le microprocesseur analyse les données de format de commu- nication inter-processus et les données en paquets de for- mat X.25, et un circuit de commande de bus pour commander la direction d'entrée/sortie des données et les adresses des circuits internes en empêchant la collision des données et des adresses sur le bus principal. La présente invention va à présent être décrite de fa- çon plus spécifique en se référant aux dessins joints à ti- tre d'exemple uniquement. Brève description des dessins La figure 1 est un schéma général destiné à illustrer la connexion de réseau X.25 inventive pour permettre une communication en protocole X.25 pour un système de commuta- tion totalement électronique. Description détaillée de la réalisation préférée Si l'on se réfère à la figure 1, un microprocesseur 2 commande une connexion de réseau X.25 selon le programme de commande et les programmes d'application de celui-ci mémo- risés dans une mémoire de système 10, qui mémorise égale- ment les données de communication inter-processus de format HDLC (HighLevel Data Link Control Procedure ou Procédure de commande de liaison de données à haut niveau) reçues du système de commutation ou transférées vers celui-ci et les données de format X.25 reçues du réseau X.25 ou transférées vers celui-ci. Des premier à quatrième circuits d'interface de réseau X.25 22, 24, 26, 28 sont respectivement montés avec des circuits intégrés de dispositif de commande de ni- veau de liaison X.25 servant de maître ou d'esclave afin d'établir une interface entre la connexion de réseau X.25 et un réseau X.25 externe sous la commande du microproces- seur et d'un circuit de commande de bus 30. Un circuit d'interface de système de commutation 20 est également pré- sent, celui-ci étant équipé d'un circuit intégré de dispo- sitif de commande servant de maître ou d'esclave afin d'établir une interface entre la connexion de réseau X.25 et le système de commutation en recevant ou en transférant les données de communication inter-processus de format HDLC de ou vers le système de commutation sous la commande du microprocesseur 2 et du circuit de commande de bus 30. Les données de format de communication inter-processus venant du système de commutation et les données en paquets de format de protocole X.25 venant du réseau X.25 sont mé- morisées dans la mémoire de paquets 14, qui est commandée par le microprocesseur 2 et les dispositifs de commande des premier à quatrième circuits d'interface de réseau X.25 22, 24, 26, 28 afin de transférer les données mémorisées vers la destination. Une mémoire tampon de données en paquets 16 et une mémoire tampon d'adresses de paquets 18 sont comman- dées par l'intermédiaire du bus principal afin de diriger de façon appropriée les données et l'adresse en empêchant la collision des données et des adresses entre les diffé- rents dispositifs. Une première mémoire tampon d'adresses 4 dérive l'adresse reçue du microprocesseur 2 vers une deuxième mé- moire tampon d'adresses 6, la mémoire de système 10 et un décodeur d'adresses 8. Un bus auxiliaire 1 est également présent, pour lequel le microprocesseur 2 sert toujours de maître, et par l'intermédiaire duquel il accède à la mé- moire de système 10. Lorsque le microprocesseur 2 sert de maître au bus principal 2, il provoque le transfert de l'adresse par l'intermédiaire du bus auxiliaire vers la deuxième mémoire tampon d'adresses 6, qui transfère égale- ment l'adresse délivrée par la première mémoire tampon d'adresses 4 à la mémoire tampon d'adresses de paquets 18 sous la commande du circuit de commande de bus 30 afin d'accéder à la mémoire de paquets 14 et de lire/écrire les dispositifs de commande des premier à quatrième circuits d'interface de réseau X.25 22, 24, 26, 28. Le circuit de commande de bus 30 commande les directions d'entrée/sortie des données et des adresses des mémoires tampons internes afin d'empêcher la collision des données et des adresses sur le bus principal. Le décodeur d'adresses 8 décode les adresses afin de valider les mémoires tampons et les dispo- sitifs auxquels accède le microprocesseur et les disposi- tifs de commande des circuits d'interface. Le fonctionnement de la connexion de réseau X.25 peut être décrit des trois façons suivantes Premièrement, le microprocesseur 2 accède aux disposi- tifs de commande des premier à quatrième circuits d'interface de réseau X.25 22, 24, 26, 28 afin de les com- mander. Dans la première étape, le microprocesseur 2 délivre l'adresse du circuit d'interface à lire/écrire, par l'intermédiaire de la première mémoire tampon d'adresses 4, à la deuxième mémoire d'adresses 6 et au décodeur d'adresses 8, qui génère le signal de sélection d'interface SEL0 à SEL4 délivré au circuit de commande de bus 30. Dans la deuxième étape, le circuit de commande de bus détecte si le bus principal est occupé ou non. Si le bus principal n'est pas occupé, le circuit de commande de bus génère un signal de commande de mémoire tampon pour va- lider la deuxième mémoire tampon d'adresses 6 et la mémoire tampon d'adresses de paquets 18 de façon à transférer l'adresse mémorisée dans la deuxième mémoire tampon d'adresses 6, par l'intermédiaire du bus principal, à la mémoire tampon d'adresses de paquets 18, vers le circuit d'interface correspondant. Par contre, si le bus principal est occupé par un autre circuit, la deuxième mémoire tampon d'adresses 6 et la mémoire tampon d'adresses de paquets 18 ne sont pas validées, et le microprocesseur 2 reste en at- tente dans la première étape jusqu'à ce qu'il soit autorisé à utiliser le bus principal. Dans la troisième étape, si le bus principal est auto- risé à effectuer cette utilisation, le signal de validation d'interface XSEL0 à XSEL4 est transféré au circuit sélec- tionné parmi les premier à quatrième circuits d'interface de réseau X.25 22, 24, 26, 28 en fonction du signal de sé- lection d'interface SEL0 à SEL4 venant du décodeur d'adresses. Ensuite, le circuit de commande de mémoire tam- pon génère un signal de commande pour transférer les don- nées ZD0 à ZD31, par l'intermédiaire de la mémoire tampon de données 12, à la mémoire tampon de données en paquets 16, par l'intermédiaire de laquelle est lu/écrit le circuit d'interface sélectionné 22, 24, 26, 28. Dans ce cas, le mi- croprocesseur 2 écrit les données dans le dispositif de commande du circuit d'interface sélectionné par l'intermédiaire de la mémoire tampon de données 12 et de la mémoire tampon de données en paquets 16, et lit les données venant du dispositif de commande par l'intermédiaire de la mémoire tampon de données en paquets 16 et de la mémoire tampon de données 12. Il est évident que la direction d'entrée/sortie de l'adresse correspond à celle des don- nées. Deuxièmement, le microprocesseur 2 accède à la mémoire de paquets 14. Dans la première étape, le microprocesseur 2 délivre l'adresse, par l'intermédiaire de la première mé- moire tampon d'adresses 4, à la deuxième mémoire tampon d'adresses 6 et au décodeur d'adresses 8. Dans la deuxième étape, le circuit de commande de bus détecte si le bus principal est occupé ou non. Si le bus principal n'est pas occupé, le circuit de commande de bus valide la deuxième mémoire tampon d'adresses 6 afin de transférer l'adresse à la mémoire de paquets et autorise à utiliser le bus principal. Par contre, si le bus principal est occupé par un autre circuit, le circuit de commande de bus ne génère pas de signal de validation vers le décodeur d'adresses 8, et le microprocesseur 2 reste en attente dans la première étape jusqu'à ce qu'il soit autorisé à utiliser le bus principal. Dans la troisième étape, le décodeur d'adresses 8 gé- nère le signal de sélection de mémoire de paquets PRCS0 à PRCS3 afin de valider la mémoire de paquets 14. Cependant, la mémoire tampon de données 12 et la mémoire tampon d'adresses 6 sont validées dans les première et deuxième étapes, et, par conséquent, l'adresse et les données char- gées dans le bus auxiliaire sont transférées par l'intermédiaire du bus principal vers la mémoire de paquets 14 pour la lecture/écriture. Dans ce cas, le microproces- seur 2 écrit les données de sortie CD0 à CD31 dans la mé- moire de paquets par l'intermédiaire de la sortie ZD0 à ZD31 de la mémoire tampon de données 12, et l'adresse de sortie IA0 à IA23 dans la mémoire de paquets 14 par l'intermédiaire de la sortie AA0 à AA23 de la deuxième mé- moire tampon d'adresses 6. Inversement, lorsque le micro- processeur 2 lit les données, la direction de l'adresse de sortie IA0 à IA23 est la même que celle pour l'écriture, et la direction de sortie des données mémorisées correspondant à l'adresse est inversée par rapport à l'écriture. Troisièmement, le dispositif de commande du circuit d'interface 20, 22, 24, 26, 28 accède à la mémoire de pa- quets 14. Dans la première étape, le circuit d'interface génère le signal de demande de bus XH0 à XH4 pour occuper le bus principal vers le circuit de commande de bus 30 lorsqu'il existe des données à transférer ou à recevoir dans le système de commutation ou le réseau X.25 externe. La mémoire de paquets 14 est lue ou écrite en fonction du fait que les données sont émises ou reçues. Dans la deuxième étape, le circuit de commande de bus 30 détecte si le bus principal est occupé ou non. Si le bus principal n'est pas occupé, le circuit de commande de bus génère le signal d'autorisation de bus XHA0 à XHA4 afin d'autoriser le circuit d'interface 20, 22, 24, 26, 28 à utiliser le bus principal. Dans ce cas, le dispositif de commande du circuit d'interface 20, 22, 24, 26, 28 sert de maître au bus principal, de façon à générer les données multiplexées XAD0 à XAD15 de l'adresse et des données. Par contre, si le bus principal est occupé par un autre cir- cuit, le circuit de commande de bus 30 n'autorise pas le circuit d'interface 20, 22, 24, 26, 28 à utiliser le bus principal, et le circuit d'interface continue à générer le signal d'autorisation de bus XH0 à XH4 dans la première étape jusqu'à ce qu'il soit autorisé à utiliser le bus principal. Dans la troisième étape, si l'utilisation du bus prin- cipal est autorisée, le dispositif de commande du circuit d'interface autorisé sert de maître au bus principal, et les dispositifs de commande des autres circuits d'interface sont établis comme esclaves. Ensuite, le dispositif de com- mande maître génère les données mixtes XAD0 à XAD15 de l'adresse et des données vers la mémoire tampon de données en paquets 16 et la mémoire d'adresse de paquets 18, tandis que le circuit de commande de bus 30 génère un signal de commande de mémoire tampon vers la mémoire tampon de don- nées en paquets 16 et la mémoire tampon d'adresses de pa- quets 18. Dans la quatrième étape, la réception du signal de com- mande de mémoire tampon, la mémoire tampon de données en paquets 16 et la mémoire tampon d'adresses de paquets 18 séparent l'adresse et les données, de telle sorte que l'adresse de la mémoire tampon d'adresses de paquets soit mise dans la mémoire de paquets, et que les données de la mémoire tampon de données en paquets 16 soient connectées à la ligne de données de la mémoire de paquets, écrites dans celle-ci ou lues à partir de celle-ci. Pour achever le cy- cle de lecture/écriture, les dispositifs de commande des circuits d'interface 20, 22, 24, 26, 28 sont établis comme esclaves. Lors de l'écriture des données, la sortie d'adresses/données multiplexée XAD0 à XAD15 du circuit d'interface 20, 22, 24, 26, 28 est délivrée à la mémoire tampon de données en paquets 16 et à la mémoire tampon d'adresses de paquets 18. Ensuite, la mémoire tampon de données en paquets 16 extrait les données ZD0 à ZD31, et la mémoire tampon d'adresses de paquets 18 extrait l'adresse AA0 à AA23, de façon à écrire dans la mémoire de paquets 14. Inversement, lors de la lecture des données, la sortie d'adresses/données multiplexée XAD0 à XAD15 est délivrée à la mémoire tampon d'adresses de paquets 18 pour extraire l'adresse AA0 à AA23 écrite dans la mémoire de paquets 14. Ensuite, les données mémorisées de la mémoire de paquets 14 correspondant à l'adresse entrée AA0 à AA23 sont transfé- rées dans la mémoire tampon de données en paquets 16, qui génère la sortie XAD0 à XAD31 lue par le dispositif de com- mande du circuit d'interface 20, 22, 24, 26, 28 par l'intermédiaire du bus principal. En conclusion, lors de la transmission de données en paquets au réseau X. 25 en utilisant la connexion de réseau X.25 inventive, le dispositif de commande du circuit d'interface de système 20 reçoit tout d'abord les données de communication inter-processus du système de commutation par l'intermédiaire de la ligne de transmission HDLC. En- suite, le dispositif de commande sert de maître au bus principal pour transférer les données de communication in- ter-processus par l'intermédiaire de la mémoire tampon de données en paquets 16 à la mémoire de paquets, et génère ensuite un signal d'interruption vers le microprocesseur 2, et est finalement établi comme esclave. Lorsqu'il reçoit le signal d'interruption, le micropro- cesseur 2 détecte les données de communication inter- processus mémorisées dans la mémoire de paquets et sert de maître au bus principal pour lire les données de communica- tion inter-processus depuis la mémoire de paquets 14, et finit d'utiliser le bus principal après avoir mémorisé les données de communication inter-processus dans le système de mémoire 10. Ensuite, le microprocesseur 2 analyse et for- mate les données de communication inter-processus sous la forme des données de format de protocole X.25 mémorisées dans la mémoire de paquets 14. Ensuite, le microprocesseur 2 occupe le bus principal pour commander le dispositif de commande du circuit d'interface de réseau X. 25 désigné 22, 24, 26, 28 afin d'extraire les données formatées de la mé- moire de paquets 14 et de les transmettre au réseau X.25 externe. Par conséquent, le dispositif de commande du cir- cuit d'interface de réseau X.25 désigné sert de maître au bus principal afin d'extraire les données formatées de la mémoire de paquets 14 et de les transmettre sous la forme de données en paquets au réseau X.25. Le processus de réception des données en paquets depuis le réseau X.25 est l'inverse du processus de transmission vers le réseau X.25, ce que l'on comprendra facilement sans autre description. Comme exposé ci-dessus, la présente invention procure un système de commutation totalement électronique avec une connexion de réseau X.25 pour une communication en proto- cole X.25, qui emploie une carte de circuits imprimés uni- que équipée d'un microprocesseur et une pluralité de cir- cuits intégrés de dispositif de commande de niveau de liai- son X.25. Le dispositif de commande sert de maître ou d'esclave sous la commande du micro-processeur afin de con- necter directement le système de commutation au réseau X.25 sans utiliser aucune connexion de réseau X.25 externe. Ceci réduit considérablement les erreurs qui peuvent se produire lors de la réception et de l'émission des données en pa- quets. De plus, le nombre des points pour la connexion au réseau X.25 peut être accru en fonction de la capacité du microprocesseur, de façon à réduire par conséquent le coût. Revendications 1. Connexion de réseau X.25 pour une communication en pro- tocole X.25 utilisée dans un système de commutation totale- ment électronique, caractérisée en ce qu'elle comprend: un microprocesseur (MPU) (2) pour commander la totalité des circuits internes de ladite connexion de réseau X.25, servant de maître ou d'esclave à un bus principal pour in- terconnecter la totalité desdits circuits internes; un circuit d'interface de système de commutation (20) équipé d'un dispositif de commande servant de maître ou d'esclave audit bus principal pour convertir les données en paquets X.25 du réseau X.25 sous la forme des données de format de communication inter-processus (Inter Process Com- munication ou IPC) transférées audit système de commuta- tion; une pluralité de circuits d'interface de réseau X.25 (22, 24, 26, 28) équipés chacun d'un dispositif de commande servant de maître ou d'esclave audit bus principal pour convertir les données de format de communication inter- processus sous la forme des données en paquets X.25 trans- férées vers ledit réseau X.25; une mémoire de paquets (14) pour mémoriser temporaire- ment les données de format de communication inter-processus venant dudit circuit d'interface de système de commutation (20) et lesdites données en paquets X.25 venant desdites données en paquets X.25 desdits circuits d'interface de ré- seau X.25 (22, 24, 26, 28) sous la commande dudit micropro- cesseur (2) et desdits dispositifs de commande; une mémoire de système (10) pour mémoriser le programme de commande de système et les programmes d'application de celui-ci et les données venant de ladite mémoire de paquets (14) pour que ledit microprocesseur (2) analyse lesdites données de format de communication inter-processus et les- dites données en paquets de format X.25; et un circuit de commande de bus (30) pour commander la direction d'entrée/sortie des données et des adresses desdits circuits internes en empêchant la collision des données et des adresses dans ledit bus principal. 2. Connexion de réseau X.25 selon la revendication 1, ca- ractérisée en ce que ladite mémoire de paquets comprend de plus: une mémoire de paquets (14) pour mémoriser temporaire- ment les données de format de communication inter-processus venant dudit circuit d'interface de commutation (20) et les données de paquets de format X.25 venant desdits circuits d'interface de réseau X.25 (22, 24, 26, 28); une mémoire tampon d'adresses de paquets (18) pour met- tre en mémoire tampon les adresses générées par ledit mi- croprocesseur (2) et lesdits dispositifs de commande de la totalité des circuits d'interface (20; 22, 24, 26, 28) pour accéder à ladite mémoire de paquets (14) et pour com- mander lesdits circuits d'interface (20; 22, 24, 26, 28); une mémoire tampon de données en paquets (16) pour met- tre en mémoire tampon les données transférées desdits dis- positifs de commande à ladite mémoire de paquets (14); et une mémoire tampon de données (12) pour mettre en mé- moire tampon les données générées par ledit microprocesseur (2) afin d'accéder à ladite mémoire de paquets (14). 3. Connexion de réseau X.25 selon la revendication 1, ca- ractérisée en ce qu'elle comprend de plus un bus auxiliaire (1) pour connecter ledit microprocesseur (2) à la mémoire de système (10) lorsque ledit microprocesseur (2) joue le rôle dudit esclave pour ledit bus principal. 4. Connexion de réseau X.25 selon la revendication 1, ca- ractérisée en ce qu'elle comprend de plus un décodeur d'adresses (8) pour délivrer auxdites mémoires tampons le signal de validation sous la commande dudit circuit de com- mande de bus (30). 5. Connexion de réseau X.25 pour une communication en pro- tocole X.25 utilisée dans un système de commutation totale- ment électronique, caractérisée en ce qu'elle comprend: un microprocesseur (2) pour commander la totalité des circuits internes de ladite connexion de réseau X.25, ser- vant de maître ou d'esclave à un bus principal pour inter- connecter la totalité desdits circuits internes; un circuit d'interface de système de commutation (20) équipé d'un dispositif de commande servant de maître ou d'esclave audit bus principal pour convertir les données en paquets X.25 venant du réseau X.25 sous la forme des don- nées de format de communication inter-processus transférées vers ledit système de commutation; une pluralité de circuits d'interface de réseau X.25 (22, 24, 26, 28) équipés chacun d'un dispositif de commande servant de maître ou d'esclave audit bus principal afin de convertir les données de format de communication inter- processus sous la forme des données en paquets X.25 trans- férées vers ledit réseau X.25; une mémoire de paquets (14) pour mémoriser temporaire- ment les données de format de communication inter-processus venant dudit circuit d'interface de commutation (20) et les données en paquets de format X.25 venant desdits circuits d'interface de réseau X.25 (22, 24, 26, 28); une mémoire tampon d'adresses de paquets (18) pour met- tre en mémoire tampon les adresses générées par ledit mi- croprocesseur (2) et lesdits dispositifs de commande de la totalité des circuits d'interface (20; 22, 24, 26, 28) afin d'accéder à ladite mémoire de paquets (14) et de com- mander lesdits circuits d'interface (20; 22, 24, 26, 28); une mémoire tampon de données en paquets (16) pour met- tre en mémoire tampon les données transférées desdits dis- positifs de commande à ladite mémoire de paquets (14); une mémoire tampon de données (12) pour mettre en mé- moire tampon les données générées par ledit micro- processeur (2) afin d'accéder à ladite mémoire de paquets (14); une mémoire de système (10) pour mémoriser le programme de commande de système et les programmes d'application de celui-ci et les données de ladite mémoire de paquets (14) pour que ledit microprocesseur (2) analyse lesdites données de format de communication inter-processus et lesdites don- nées en paquets de format X.25; un circuit de commande de bus (30) pour commander la direction d'entrée/sortie des données et des adresses desdits circuits internes afin d'empêcher la collision des données et des adresses dans ledit bus principal; et un décodeur d'adresses (8) pour délivrer auxdites mé- moires tampons le signal de validation sous la commande dudit circuit de commande de bus (30).