Brevet FR2762138A1 — publié le 19981016

TRANSISTOR MOS A FORT GRADIENT DE DOPAGE SOUS SA GRILLE La présente invention concerne de façon générale la formation d'une coche épitaaiée très mince sur un substrat plus fortement dopé. Elle s'applique notamment à la fabrication des transistors MOS. Elle vise plus particulièrement des transistors MOS de très petite dimension dans lesquels la longueur de la grille est nettement inférieure à un micromètre, par exemple de moins de 0,1 urri à environ 0,5 pin. La figure 1 représente de façon très schématique une vue en coupe d'un transistor MOS classique. Ce transistor MOS est formé dans une zone active d'un substrat de silicium monocristallin 1 délimité par une région d'oxyde épais 2. Cette région d'oxyde épais a été représentée comme correspondant à une région obtenue par croissance d'oxyde selon un procédé dit LOTOS. Elle pourrait correspondre à tout type connu de délimitation de zones actives, par exemple creusement de la surface du silicium et remplissage d'oxyde. Le transistor MOS comprend une grille 4 munie d'espaceurs latéraux 5, couramment en oxyde ou nitrure de silicium. La grille 4 est séparée de la surface du silicium par une couche d'oxyde de grille 6. Le drain et la source sont représentés comme étant de type LDD, c'est-à-dire comprenant des régions plus faiblement dopées 10 et 11 s'étendant jusqu'aux limites de la grille et des régions plus fortement dopées 12 et 13 s'étendant sensiblement jusqu'aux limites des espaceurs. De façon classique, les régions 10 et 11 sont formées par implantation en utilisant comme masque la grille 4, et les régions 12 et 13 sont formées par implantation en utilisant comme masque la grille 4 élargie par les espaceurs 5. Dans le cas représenté d'un transistor MOS à canal N, le substrat est de type P et les régions 10 à 13 de type N. Le mode de fonctionnement de tels transistors MOS est bien connu. Quand une tension est appliquée sur la grille 4, le type de conductivité apparent du substrat en surface s'inverse sous la région de grille et il se forme une couche d'inversion ou de déplétion qui constitue une région de canal entre les régions 10 et 11. Ce canal assure une conduction entre la source et le drain si une tension convenable est appliquée entre source et drain. ne façon connue, oe transistor MOS est sujet à divers effets parasites et notamnent au pnnooone de perçage (en anglais "punch through"). Le phénomène de perçage prend place notamment quand le dopage sous la grille est tel que, pour une certaine tension de grille, la zone inversée sous la grille s'étend profondément entre les régions de source et de drain fortement dopées 12 et 13. Cet effet de perçage entraîne que, si la tension reste appliquée entre source et drain tandis que la tension de grille est interromPue, le transistor MOS ne se rebloque pas. Quand le transistor MOS a des dimensions minimales supérieures au micromètre, les jonctions drain-substrat et source-substrat sont relativement profondes et ce phénol de perçage peut être évité par des moyens connus. Par contre, quand les dimensions du transistor MOS deviennent nettement submicroniques (ctest-à-dire que la longueur de la grille devient inférieure au micromètre, par exemple de l'ordre de moins de 0,1 pin à environ 0,5 pin), toutes les dimensions du transistor sont réduites en conséquence et notamnent les jonctions deviennent très peu profondes. Par exemple, la profondeur de jonction xl des régions 10 et 11 peut être de l'ordre de 50 rin (500 angströms) et la profondeur de jonction x2 des régions 12 et 13 peut être de l'ordre de 200 nm. Dans de telles conditions, le phénomène de perçage est particulièrement aigu. L'un des moyens connus pour éviter le perçage consiste à réaliser dans la zone de canal une région supérieure plus faiblement dopée suivie d'une région plus fortement dopée. Alors, quand la grille est excitée, la zone de déplétion est limitée à 1'épaisseur de la région la moins dopée et il n'y a pas d'inversion de la région la plus dopée. Ceci signifie que 1 'on cherche à obtenir un profil de dopage vertical sous la grille tel que celui représenté par la courbe 20 de la figure 2 avec un premier niveau de dopage cl quand la profondeur est inférieure à xO, la profondeur xO étant inférieure à la profondeur de jonction xl, et un deuxième niveau de dopage nettement plus élevé c2 au moins dans une région déterminée au-delài de la profondeur xO. En outre, l'obtention d'un tel profil permet de bien contrôler la tension de seuil et, si le niveau de dopage le plus faible est suffisamment faible, d'avoir une mobilité élevée dans le canal. Toutefois, si l'obtention d'un tel profil est réalisable pour des dispositifs de dimensions minimales de tordre du Inicrométre ou même de 0,5 pin, elle devient en pratique impossible avec les techniques courantes quand les dimensions diminuent. En effet, pour réaliser un profil tel que celui illustré en figure 2, il faut par exemple former dans le substrat P une première couche plus fortement dopée suivie d'une couche plus faiblement dopée, par exemple formée par épitaxie. Mais, lors des recuits ultérieurs et notamment lors des recuits de redistribution des régions de source et de drain, il y aura une redistribution et des dopants de type P sous la grille et, au lieu d'obtenir un gradient de dopage très net tel que celui illustré par la figure 20, on obtient finalement un gradient atténué tel que celui désigné par la courbe 21. Les moyens classiques ne permettent pas de résoudre ce problème quand la valeur visée de xO est par exemple de l'ordre de 20 à 50 nm. C'est donc un objet de la présente invention que de prévoir un procédé d'obtention d'un profil de dopage à gradient très raide, ce profil de dopage restant raide après des opérations de recuit thermique. Un autre objet de la présente invention est d'appliquer ce procédé à la fabrication d'un transistor MOS de très petite dimension (moins de 0,1 à 0,5 micromètre de longueur de grille). La présente invention vise également un transistor MOS obtenu par le procédé de la présente invention. Pour atteindre ces objets, la présente invention prévoit un procédé de fabrication d'une zone du premier type de conductivité à gradient de dopage raide dans le sens de I 'épais- seur, comprenant les étapes consistant à prévoir un substrat semicondiucteur monocristallin, implanter de 1'azote dans la surface supérieure du substrat, procéder à un recuit, et faire croître une oohhhe épitaxiée à plus faible niveau de dopage que le substrat, ou intrinsèque. Selon un mode de réalisation de la présente invention, ce procédé consiste à utiliser un substrat de type de conductivité quelconque et à procéder à une implantation d'azote et à une implantation d'atomes du dopant du premier type de conductivité, avant de réaliser une couche épitaxiée du premier type de conductivité à faible niveau de dopage, ou intrinsèque. Selon un mode de réalisation de la présente invention, la dose d'azote est comprise entre 5 1013 et 5 1015 at./an2, de préférence entre 1 et 10 1014 at./cm2. et encore de préférence entre 3 et 7 1014 at./cm2. Selon un mode de réalisation de la présente invention, l'azote est implanté sous une énergie de l'ordre de 10 keV. Selon un mode de réalisation de la présente invention, la couche épitaxiée a une épaisseur de l'ordre de 30 à 60 nm. Ce procédé s 'applique à la fabrication de la zone située sous la grille d'un transistor KS à partir d' un substrat du premier type de conductivité. Ainsi, la présente invention vise également un transistor MOS de type LDD comprenant sous sa zone de grille une première région faiblement dopée suivie d ' une deuxième région du même type de conductivité à niveau de dopage plus élevé avec un gradient de dopage important entre les deux régions, dans lequel la zone d' interface entre les deux régions contient des atomes d'azote. Selon un mode de réalisation de la présente invention, la première région s'étend sur une profondeur sensiblement égale ou inférieure à la profondeur des régions de drain et de source faiblement dopées de type LDD. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1 décrite prc8demnent représente schématiquement une vue en coupe d'un transistor MOS à canal N la figure 2 représente des profils de dopage les figures 3A à 3C représentent des étapes successives de fabrication d'un transistor MOS selon la présente invention et la figure 4 représente un profil de dopage obtenu pour un transistor MOS selon la présente invention. De façon générale, le procédé selon la présente invention prévoit de former à la surface d'une couche de silicium dopée selon un premier type de conductivité, par exemple le type P, une implantation d'azote puis de procéder à un recuit et de faire croître ensuite une couche épitaxiée de même type de conductivité que le substrat mais très faiblement dopée ou même intrinsèque. L'expérience montre que, à la suite des recuits usuels dans le domaine de la fabrication des semiconducteurs, par exemples les recuits de redistribution de drain et de source, la présence de implantation d'azote bloque toute exodiffusion des atomes dopants du substrat initial vers la couche épitaxiée supérieure. On obtient ainsi un profil de dopage extrêmement raide. Selon un autre aspect de la présente invention, le procédé comprend, après 1'implantation d'azote, 1'implantation d'un dopant, par exemple du bore pour obtenir le type de conductivité P, puis de procéder à un recuit et ensuite seulement de procéder au dépôt d'une couche épitaxiée à plus faible niveau de dopage (quasi-intrinsèque) que celle résultant de 1'implantation de bore, la couche épitaxiée étant également dopée au bore, de préférece in-situ. Bien entendu, la dose d'implantation d'azote sera choisie pour obtenir l'effet désiré. Elle devra être suffisante pour assurer le blocage d'une exodif fusion vers le haut des atomes dopants contenues dans le substrat mais ne devra pas être trop élevée pour éviter de créer dans le substrat des dislocations qui eppêheraient d'obtenir une couche épitaxie monocristalline de bonne qualité. A titre d'exemple, l'azote sera implanté sous faible énergie, par exemple 10 keV, avec une dose comprise dans la plage de 5 1013 à 5 1015 at./cm2, et de préférence dans la plage de 1 à 10 1014 at./cm2 et encore de préférence dans une plage de 3 à 7 1014 at./an2. On va maintenant décrire plus particulièrement une application de la présente invention à la fabrication d'un transistor MOS. Carme le représente la figure 3A, on procède dans une zone active d'un substrat 1 délimitée par de l'oxyde épais 2. On considérera le cas où le substrat 1 est initialement dopé de type P à une concentration de l'ordre de 1016 at./cm3. De préférence, le substrat est recouveru d'une couche mince d'oxyde 30. On procède à une implantation d'atomes d'azote en surface sous 10 keV à une dose de l'ordre de 3 à 7 1014 at./an2. On implante ensuite du bore à une dose propre à fournir après recuit un dopage maximum de l'ordre de 1018 at./cm3. On procède alors à un recuit, par exemple à 800 C pendant 10 minutes. A une étape ultérieure dont le résultat est illustré en figure 3B, on élimine la couche d'oxyde 30 et l'on fait croître par épitaxie une couche de silicium 31 faiblement dopée de type P, par exemple au bore et avec une concentration de dopage de l'ordre de 1015 atomes/an?, ou intrinsèque. Cette couche pourra avoir une épaisseur très faible, par exemple de l'ordre de 20 à 60 nm. Ensuite, on procède de façon classique à la création d'un transistor K)S tel que représenté en figure 3, dont les éléments sont désignés par les neumes références qu'en figure 1. On obtient alors après recuit, un profil de dopage sous la grille tel qu'illustré en figure 4, où xO désigne 1 'épaisseur de la couche épitaxie 31, xl la profondeur des régions 10 et 11 et x2 la profondeur des régions 12 et 13. La présence d'une région inférieure dont la concentration en dopants présente un gradient élevée par rapport à celle de la abouche épitaxiée, et s'étendant vers le bas à partir de la profondeur xO assure le résultat souhaité d'éviter les pairs de perçage. En figure 4, on a désigné par a la largeur à mi-hauteur (coordonnées logarithmiques) de la courbe rejoignant la région à faible niveau de dopage à la région à fort niveau de dopage. Il est clair que plus le profil de dopage présente un gradient raide, plus cette valeur a est faible. La demanderesse a réalisé des essais en fabriquant une couche épitaxiée 31 sans l'implantation d'azote puis une couche épitaxiée 31 avec l'implantation d'azote selon la présente invention et à constaté que la valeur a était seulement de l'ordre d'une vingtaine de nm dans le cadre de la présente invention mais devenait sensiblement supérieure à 40 nm quand on réalisait une couche épitaxiée 31 sans prévoir d' implantation préalable d'azote. Il en résulte que l'on peut fabriquer un transistor MOS de dimensions extrêmement réduites, par exemple un transistor MOS d'une dimension de grille de 0,12 pm, pour lequel les valeurs que x0, xl et x2 seraient de 20, 40 et 70 nm, comme cela est indiqué à titre d'exemple en figure 4. Les inventeurs ont observé sur un dispositif expérimental achevé que l'azote était fortement concentré dans la zone d'interface sous la couche épitaxiée. Bien entendu, le transistor selon la présente invention présentera les effets LJS d' insensibilité au phénomène de perçage. L'invention a été décrite dans le cadre d'un exemple particulier, et notamment dans le cas où le dopant est du bore. On pourrait aussi imaginer d'utiliser un dopant à plus fort nombre atomique et diffusant plus lentement pour former la région à niveau de dopage plus élevé, par exemple de l'indium. On obtient aussi alors les avantages de la présente invention. Toutefois, les résultats sont moins bons car l'indium produit des dislocations difficiles à rattraper par des recuits. Les dopants pourraient également être de type N. REVENDICATIONS 1. Procédé de fabrication d'une zone du premier type de conductivité à gradient de dopage raide dans le sens de 1 'épais seur, comprenant les étapes suivantes prévoir un substrat semiconducteur monocristallin (1), implanter de 1 'azote dans la surface supérieure du substrat, procéder à un recuit, et faire croître une couche épitaxiée (31) à plus faible niveau de dopage que le substrat, ou intrinsèque. 2. Procédé selon la revendication 1, caractérisé en ce qu' il consiste à utiliser un substrat de type de conductivité quelconque et à procéder à une implantation d'azote et à une implantation d'atomes du dopant du premier type de conductivité, avant de réaliser une couche épitaxiée du premier type de conductivité à faible niveau de dopage, ou intrinsèque. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que la dose d'azote est comprise entre 5 1013 et 5 1015 at./cm2. 4. Procédé selon la revendication 3, caractérisé en ce que la dose d'azote est comprise entre 1 et 10 1014 at. /an2. 5 Procédé selon la revendication 3, caractérisé en ce que la dose d'azote est comprise entre 3 et 7 1014 at./cm2. 6. Procédé selon 1' une quelconque des revendications 1 à 5, caractérisé en ce que 1' azote est implanté sous une énergie de l'ordre de 10 keV. 7. Procédé selon 1' une quelconque des revendications 1 à 6, caractérisé en ce que la couche épitaxiée a une épaisseur de l'ordre de 30 à 60 nm. 8. Utilisation du procédé selon l'une quelconque des revendications 2 à 6 à la fabrication de la zone située sous la grille (14) d'un transistor MOS à partir d'un substrat du premier type de conductivité. 9. Transistor MOS de type LDD comprenant sous sa zone de grille une première région faiblement dopée (31) suivie d'une deuxième région du même type de conductivité à niveau de dopage plus élevé avec un gradient de dopage important entre les deux régions, caractérisé en ce que la zone d'interface entre les deux régions contient des atomes d'azote. 10. Transistor selon la revendication 7, caractérisé en ce que la première région s'étend sur une profondeur sensiblement égale ou inférieure à la profondeur des régions de drain et de source faiblement dopées de type LDD.