Brevet FR2763425A1 — publié le 19981120

DISPOSITIF A SEMICONDUCTEURS AYANT UNE GRILLE EN SILICIUM POLYCRISTALLIN CONTENANT UNE IMPURETE DE DOPAGE ET DE L'AZOTE. ET PROCEDE DE FABRICATION La présente invention concerne un dispositif à semiconducteurs et un procédé de fabrication de celui-ci, et elle concerne plus particulièrement un dispositif à semiconducteurs dans lequel plusieurs types de transistors sont formés dans une seule puce, ainsi qu'un procédé de fa- brication d'un tel dispositif à semiconducteurs. On décrira les quatre exemples classiques suivants, à titre de dispositif à semiconducteurs dans lequel plusieurs types de transistors (par exemple des transistors ayant des spécifications imposées mutuel- lement différentes) sont formés dans une seule puce. Premier exemple classique Structure d'ensemble d'une mémoire vive dynamique On décrira tout d'abord, à titre de premier exemple classique, une structure d'une mémoire vive dynamique (ou DRAM) 600 dans laquelle plusieurs types de transistors sont formés, ainsi qu'un procédé de fabrication de celle-ci. La structure de la mémoire DRAM 600 (c'est-à- dire la structure de cellule) est représentée sur la figure 71 La mémoire DRAM 600 comprend non seulement une partie de réseau de cellules de mémoire 601 pour enregistrer des données, mais également une partie de circuits périphériques (c'est-à-dire un tampon d'adresse 602, un décodeur X 603, un décodeur Y 604, une partie d'horloge de ligne/colonne 605, une partie de transmission d'entrée/sortie 606, une partie de régénération 607), une partie d'amplificateur de lecture 608, etc. Bien que toutes ces parties soient formées par des transistors, les caractéristiques exigées pour ces parties sont mutuellement diffé- rentes. Par exemple, la partie de réseau de cellules de mémoire 601 ne tolère qu'un faible courant de fuite, afin d'éviter une disparition de don- nées à cause d'un courant de fuite. D'autre part, un niveau de courant élevé est exigé dans la partie de circuits périphériques, de façon à per- mettre des opérations à vitesse élevée. En outre, pour distinguer un ni- veau haut d'un niveau bas, la partie d'amplificateur de lecture 608 doit fonctionner à une tension qui est par exemple la moitié de celle du ni- veau haut. Dans ce but, un transistor qui est utilisé pour la partie d'am- plificateur de lecture 608 doit fonctionner à une tension basse. En résu- mé, plusieurs types de transistors qui ont des caractéristiques mutuelle- ment différentes sont nécessaires dans la mémoire DRAM qui est fabri- quée sous la forme d'une seule puce. Si l'on compare par exemple des valeurs de seuil, on note qu'une valeur de seuil pour un transistor de la partie de réseau de cellu- les de mémoire est d'environ 1 V et qu'une valeur de seuil pour des tran- sistors des parties de circuits périphériques est d'environ 0,8 V, tandis qu'une valeur de seuil pour le transistor de la partie d'amplificateur de lecture doit être réduite à une valeur aussi faible que 0,4 V. Structures des transistors respectifs Une technique classique pour former dans une seule puce ces transistors qui ont des caractéristiques mutuellement différentes, con- siste à changer un profil d'impureté d'une couche dopée de canal con- formément à un transistor. Dans ce qui suit, on décrira un exemple dans lequel une concentration d'impurete d'une couche dopée de canal est changée conformément à un transistor. La figure 72 montre (en une vue partielle) un exemple d'une structure d'une mémoire DRAM qui est fabriquée par un procédé de fabri- cation classique. La figure montre des coupes de transistors MOS à canal N, T1 à T3, qui sont utilisés pour la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mé- moire. Sur la figure 72, les transistors MOS à canal N T1 à T3 sont formés à l'intérieur d'une couche de caisson de type P 101 qui est formée sur le même substrat semiconducteur 1 (de type P). La couche de cais- son 101 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 102 et une couche LOCOS 2 (couche d'oxydation locale de silicium), de manière que les transistors MOS à canal N T1 à T3 soient formés dans des régions qui sont créées par séparation entre éléments. Le transistor MOS à canal N T1 de la partie d'amplificateur de lecture comprend une paire de régions de source/drain 106 qui sont for- mées à l'intérieur de la couche de caisson 101, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches de drain faiblement dopées (que l'on appelle ci-après "couches LDD") 107, formées de façon adjacente à des parties de bords en regard des cou- ches de source/drain 106. La pellicule d'oxyde de grille 3 est formée sur les couches LDD 107, et une électrode de grille 4 est formée sur la pellicule d'oxyde de grille 3. Une pellicule d'oxyde de paroi latérale 5 est formée sur une sur- face latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4. Une couche dopée de canal 103 est formée à l'intérieur de la couche de caisson 101, sous l'électrode de grille 4. Le transistor MOS à canal N T2 de la partie de circuits périphé- riques comprend une paire de couches de source/drain 106 qui sont for- mées à l'intérieur de la couche de caisson 101, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 107. La pellicule d'oxyde de grille 3 est formée sur les couches LDD 107 et une électrode de grille 4 est formée sur la pellicule d'oxyde de grille 3. La pellicule d'oxyde de paroi latérale 5 est formée sur une sur- face latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4. Une couche dopée de canal 104 est formée à l'intérieur de la couche de caisson 101, sous l'électrode de grille 4. Le transistor MOS à canal N T3 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 106 formées à l'intérieur de la couche de caisson 101, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 107. Une pellicule d'oxyde de grille 3 est formée sur les couches de source/drain 106 et sur les couches LDD 107, et une électrode de grille 4 est formée sur la pellicule d'oxyde de grille 3. La pellicule d'oxyde de pa- roi latérale 5 est formée sur une surface latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4. Une couche dopée de canal 105 est formée à l'intérieur de la couche de caisson 101, sous l'électrode de grille 4. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une même couche de source/drain 106. De telles structures sont disposées en succession. Le Tableau I indique des valeurs numériques concernant les structures des transistors MOS à canal N T1 à T3. TABLEAU 1 Partie d'amplificateur Partie de circuits Partie de réseau de de lecture (T1) périphériques (T2) cellules de mémoire (T3) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 10 nm 10 nm 10 nm de grille Epaisseur de pellicule 200 nm 200 nm 200 nm d'électrode de grille Concentration en impureté de 5 x 1020 cm'3 5 x 1020 cm'3 5 x 1020 cm-3 grille Paroi latérale 100 nm 100 nm 100 nm Caisson B 700 keV 1 x 1013 cm'2 B 700 keV 1 x 1013 cm'2 B 700 keV 1 x 1013 cm-2 Couche de coupure de canal B 130 keV 5 x 1012 cm'2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 Couche dopée de canal B 50 keV I x 1012cm2 B 50 keV 3 x 1012 cm2 B 50 keV 5 x 1012 cm2 Couche LDD As 30 keV 1 x 1013 cm'2 As 30 keV 1 x 1013 cm-2 As 30 keV 1 x 1013 cm-2 Couche de source/drain As 50 keV 5 x 1015 cm-2 As 50 keV 5 x 1015 cm-2 As 50 keV 5 x 1015 cm'2 Traitement thermique 8500C 60 minn | Traitement thermique | 850 C 60 min Dans le Tableau 1, les doses d'impureté pour former les cou- ches dopées de canal des transistors MOS à canal N T1, T2 et T3 sont respectivement de 1 x 1012 cm'2, 3 x 1012 cm'2 et 5 x 1012 cm'2. On im- plante du bore (B) à titre d'impureté pour chacune des couches, avec une énergie d'implantation de 50 keV. La figure 73 montre des profils d'impureté des transistors MOS à canal N T1, T2 et T3 formant la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, qui sont tous représentés sur la figure 77, ces profils correspondant respec- tivement à des coupes selon la ligne A-A', la ligne B-B' et la ligne CC'. Sur la figure 73, une position (en profondeur) dans une direc- tion de coupe est représentée sur un axe horizontal et une concentration en impureté est représentée sur un axe vertical. En partant du côté gau- che sur l'axe horizontal on trouve, dans cet ordre, I'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif). Comme représenté dans le Tableau 1, la concentration en impu- reté dans l'électrode de grille reste uniformément à la même valeur pour tous les transistors, et par conséquent la ligne A-A', la ligne B-B' et la ligne C-C' sont placées l'une sur l'autre et représentées sous la forme de lignes droites en superposition. D'autre part, dans la couche de caisson, comme décrit précédemment, la dose de canal est plus faible pour un transistor qui exige une valeur de seuil inférieure (c'est-à- dire T1 T3), et par conséquent la concentration en impureté est faible à une in- terface entre la pellicule d'oxyde et le matériau massif. Une position de pic de chaque profil est approximativement la même qu'une position à laquelle chaque couche dopée de canal est formée. Procédé de fabrication des transistors respectifs On va maintenant décrire, en se référant aux figures 74 à 79, un procédé de fabrication des transistors MOS à canal N T1, T2 et T3 de la partie d'amplificateur de lecture, de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, qui sont représentés sur la figure 72. A une étape qui est représentée sur la figure 74, on forme la couche LOCOS 2 (c'est-à-dire la pellicule d'oxyde de champ) avec une épaisseur qui est par exemple de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 1 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm'2, pour former ainsi une région de caisson de type P 101 à l'intérieur du substrat semiconducteur 1. Bien que l'on forme également une région de caisson de type N dans le substrat semicon- ducteur 1, pour former des transistors MOS à canal P, ceci n'est pas re- présenté et la description sera omise. Ensuite, on implante par exemple des ions de bore avec une énergie de 130 keV et une dose de 5 x 1012 cm-2, pour former ainsi la couche de coupure de canal 102 à l'intérieur du substrat semiconducteur 1. La couche de coupure de canal 102 est formée avec une forme qui, conjointement à la couche LOCOS 2, crée les régions avec séparation entre éléments. Ensuite, à une étape qui est représentée sur la figure 75, on forme à une position prédéterminée à l'intérieur de la région de caisson 101 la couche dopée de canal 103 qui a la plus faible concentration en impureté, correspondant au transistor T1 de la partie d'amplificateur de lecture. A ce stade, on forme également la couche dopée de canal 103 dans des régions qui se trouvent à l'intérieur des transistors T2 et T3 de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 103 par implantation d'ions de bore, par exemple, avec une énergie de 50 keV et une dose de 1 x 1012 cm-2. Ensuite, à l'étape qui est représentée sur la figure 76, on forme un masque de matière de réserve R201 sur la partie d'amplificateur de lecture. On implante en outre une impureté de manière sélective dans la couche dopée de canal 103 de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, pour former ainsi la couche do- pée de canal 104 qui a une concentration en impureté correspondant au transistor T2 de la partie de circuits périphériques. A ce stade, on forme également la couche dopée de canal 104 dans une région qui se trouve à l'intérieur du transistor T3 de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 104 en implantant des ions de bore, par exemple, avec une énergie de 50 keV et une dose de 2 x 1012 cm2. Ensuite, à une étape qui est représentée sur la figure 77, on forme un masque de matière de réserve R202 sur la partie d'amplificateur de lecture et la partie de circuits périphériques, et on implante en outre une impureté de manière sélective dans la couche dopée de canal 104 de la partie de réseau de cellules de mémoire, pour former ainsi la couche dopée de canal 105 qui a une concentration en impureté correspondant au transistor T3 de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 105 en implantant des ions de bore, par exem- ple, avec une énergie de 50 keV et une dose de 2 x 1012 cm'2. Ensuite, à une étape qui est représentée sur la figure 78, après avoir formé sur une surface principale du substrat semiconducteur 1, par un procédé d'oxydation thermique, une pellicule d'oxyde 31 qui deviendra la pellicule d'oxyde de grille 3, on forme par exemple une couche de sili- cium polycristallin dopé 41, à titre de matériau d'électrode de grille sur la pellicule d'oxyde 31, par un procédé de dépôt chimique en phase vapeur, ou CVD. La pellicule d'oxyde 31 a une épaisseur d'environ 10 nm, tandis que la couche de silicium polycristallin dopé 41 a une épaisseur d'environ nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'environ 5 x 1020 cm-3. Ensuite, à une étape qui est représenté sur la figure 79, on forme un masque de matière de réserve R203 sur la couche de silicium polycristallin dopé 41. En définissant un motif, on forme l'électrode de grille 4 et la pellicule d'oxyde de grille 3. A la suite de ceci, après avoir formé les couches LDD 107 dans la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, par implantation ionique, on forme la pellicule d'oxyde de paroi latérale 5 sur une surface latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4, en lui donnant une épaisseur d'environ 100 nm. En utilisant à titre de masque la pelli- cule d'oxyde de paroi latérale 5, et en procédant par implantation ioni- que, on forme les couches de source/drain 106. De cette manière, on ob- tient la structure de la mémoire DRAM qui est représentée sur la figure 72. On obtient les couches LDD en injectant par exemple des ions d'arsenic (As), avec une énergie de 30 keV et une dose de 1 x 1013 cm'2. D'autre part, on obtient les couches de source/drain 106 en injectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 1 x 1015 cm'2, et en effectuant ensuite un recuit à 850 C pendant 60 mi- nutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former la mémoire DRAM, ces étapes ne seront pas décrites et elles ne sont pas représentées dans les dessins. Problèmes affectant la mémoire DRAM classique Comme décrit ci-dessus, dans la mémoire DRAM classique, pour former des transistors qui ont des caractéristiques mutuellement différentes et qui sont utilisés dans la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mé- moire et autres, dans une seule puce, on change la concentration en im- pureté de la couche dopée de canal en correspondance avec chaque transistor, et on ajuste la valeur de seuil. Cependant, plus la concentration en impureté de la couche do- pée de canal est élevée, plus la valeur de seuil devient grande. Simulta- nément, du fait que la concentration en impureté est élevée dans une partie de jonction entre une couche de diffusion et le substrat, un courant de fuite provenant de la couche de diffusion (c'est-à-dire la fuite de cou- che de diffusion) augmente. En d'autres termes, il existe une relation de compromis entre la valeur de seuil et la fuite de couche de diffusion, et par conséquent un courant de fuite est automatiquement déterminé une fois que la valeur de seuil est déterminée. Ainsi, la relation de compromis entre les deux impose une restriction à la conception du circuit. Second exemple classique Structure d'ensemble d'une mémoire flash A titre de second exemple classique, on décrira une structure d'une mémoire flash 700 dans laquelle plusieurs types de transistors sont formés, ainsi qu'un procédé de fabrication de cette mémoire. La figure 80 montre une structure de la mémoire flash 700 (structure de cellule). De façon générale, une mémoire flash diffère d'une mémoire DRAM par l'utilisation d'une tension élevée, telle que 10 V, pour l'écriture et l'effacement. Dans ce but, un circuit de pompe de charge 710 est incorporé à titre de circuit élévateur dans la mémoire flash 700 qui est représentée sur la figure 80. La mémoire flash 700 comprend non seulement une partie de réseau de cellules de mémoire 701 pour enregistrer des données, mais également une partie supportant une tension élevée, telle qu'un décodeur X 703 et un décodeur Y 704, qui est utilisée après l'élévation de tension, une partie de circuits périphériques (c'est-à-dire un tampon d'adresse 702, une partie d'horloge de ligne/colonne 705, une partie de transmis- sion d'entrée/sortie 706, une partie de registre de données 707, une par- tie d'amplificateur de lecture 708, une partie de commande de fonction- nement 709) et autres. Bien que toutes ces parties soient formées par des transistors, du fait de différences entre des tensions utilisées, il est nécessaire d'employer plusieurs types de transistors qui ont des caracté- ristiques mutuellement différentes. Par exemple, un transistor dans la partie de réseau de cellules de mémoire 701 exige une épaisseur de pellicule d'oxyde qui est par exemple d'environ 10 nm pour garantir la fiabilité d'une pellicule d'oxyde tunnel. Cependant, un courant de valeur élevée est exigé dans la partie de circuits périphériques, dans le but d'avoir un fonctionnement rapide, et par conséquent une épaisseur de pellicule d'oxyde est souvent fixée à une valeur inférieure à celle de la partie de réseau de cellules de mé- moire 701. De plus, dans la partie supportant une tension élevée, il est nécessaire d'avoir un transistor qui supporte une tension de 10 V. Il est donc nécessaire d'utiliser une pellicule d'oxyde épaisse qui a par exem- ple une épaisseur s'élevant jusqu'à 25 nm. En résumé, plusieurs types de transistors qui ont des épaisseurs de pellicule d'oxyde mutuellement dif- férentes sont nécessaires dans la mémoire flash qui se présente sous la forme d'une seule puce. Structures des transistors respectifs Dans ce qui suit, on décrit un exemple dans lequel une épais- seur de pellicule d'oxyde est changée conformément à un transistor. La figure 81 montre, en une vue partielle, un exemple d'une structure d'une mémoire flash qui est fabriquée par un procédé de fabrication classique. On voit des coupes de transistors MOS à canal N Tll à T13 qui sont uti- lisés pour la partie supportant une tension élevée, la partie de circuits périphériques et la partie de réseau de cellules de mémoire. Sur la figure 81, les transistors MOS à canal N Tll à T13 sont formés à l'intérieur d'une couche de caisson de type P 121 qui est formée sur le même substrat semiconducteur 21 (de type P). La couche de cais- son 121 fait l'objet d'une séparation entre éléments au moyen d'une cou- che de coupure de canal 122 qui est formée à l'intérieur de la couche de caisson 121, et d'une couche LOCOS 22, d'une manière telle que les transistors MOS à canal N Tll à T13 soient formés dans des régions qui sont créées par la séparation entre éléments. Le transistor MOS à canal N Tl1 de la partie supportant une tension élevée comprend une paire de couches de source/drain 126 qui sont formées à l'intérieur de la couche de caisson 121, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de cou- ches LDD 127 qui sont formées dans des positions adjacentes à des par- ties de bord en regard des couches de source/drain 126. Une pellicule d'oxyde de grille 26 est formée sur les couches LDD 127 et une électrode de grille 29 est formée sur la pellicule d'oxyde de grille 26. Une pellicule d'oxyde de paroi latérale 30 est formée sur la surface latérale de la pellicule d'oxyde de grille 26 et de l'électrode de grille 29. Une couche dopée de canal 123 est formée à l'intérieur de la couche de caisson 121, sous l'électrode de grille 29. Le transistor MOS à canal N T12 de la partie de circuits péri- phériques comprend une paire de couches de source/drain 126 qui sont formées à l'intérieur de la couche de caisson 121, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 127. Une pellicule d'oxyde de grille 25 est formée sur les couches LDD 127, et une électrode de grille 29 est formée sur la pellicule d'oxyde de grille 25. Une pellicule d'oxyde de paroi latérale 30 est formée sur une surface latérale de la pellicule d'oxyde de grille 25 et de l'électrode de grille 29. Une couche dopée de canal 124 est formée à l'intérieur de la couche de caisson 121, sous l'électrode de grille 29. Le transistor MOS à canal N T13 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 126 qui sont formées à l'intérieur de la couche de caisson 121, indépendam- ment l'une de l'autre, mais parallèlement l'une à l'autre. Une pellicule d'oxyde tunnel 23 est formée sur des parties de bord des couches de source/drain 126. Une électrode de grille flottante 27, une pellicule d'isolation inter-couche 24 et une électrode de grille de commande 28 sont formées dans cet ordre sur la pellicule d'oxyde tunnel 23. La pellicule d'oxyde de paroi latérale 30 est formée sur une surface latérale de la pellicule d'oxyde tunnel 23, de l'électrode de grille flottante 27, de la pellicule d'isolation inter-couche 24 et de l'électrode de grille de commande 28. Une couche dopée de canal 125 est formée à l'intérieur de la couche de caisson 121, sous l'électrode flottante 27. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une même couche de source/drain 126. De telles structures sont disposées en succession. Une caractéristique de la mémoire flash qui est représentée sur la figure 81 consiste en ce que l'épaisseur de la pellicule d'oxyde de grille 26 du transistor MOS à canal N Tl1 de la partie supportant une tension élevée est la plus grande, suivie par l'épaisseur de la pellicule d'oxyde tunnel 23 du transistor MOS à canal N T13 de la partie de réseau de cellules de mémoire, et par l'épaisseur de la pellicule d'oxyde de grille 25 du transistor MOS à canal N T12 de la partie de circuits périphériques, dans cet ordre. La figure 82 montre les épaisseurs des pellicules d'oxyde de grille respectives. Sur la figure 82, les transistors MOS à canal N de la partie supportant une tension élevée, de la partie de circuits périphéri- ques et de la partie de réseau de cellules de mémoire sont représentés dans cet ordre le long de l'axe horizontal, à partir du côté gauche. Le Tableau 2 montre des valeurs numériques concernant les structures des transistors MOS à canal N Tl1 à T13. TABLEAU 2 Partie supportant une Partie de circuits Partie de réseau de tension élevée (T11) périphériques (T12) cellules de mémoire (T13) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 25 nm 8 nm 10 nm de grille Epaisseur de pellicule 100 nm d'électrode de grille flottante Concentration en impureté de - --..1 x 102lUcm'3 grille flottante Epaisseur de pellicule..... TEOS/Si3N4/TEOS = d'isolation inter-couche 10/10/10 nm Epaisseur de pellicule d'élec- 200 nm 200 nm 200 nm trode de grille de commande Concentration en impureté de 5 x 1020 cm-3 5 x 1020 cm-3 5 x 1020 cm-3 grille de commande Paroi latérale 200 nm 200 nm 200 nm Caisson B 700 keV I x 1013 cm'2 B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm-2 Couche de coupure de canal B 130 keV 5 x 1012 cm-j01_ C M-eV2 B 130 keV 5 x 1012 cm-2m2 Couche dopée de canal B 50 keV 5 x 1012 cm'2 B 50 keV 5 x 1012 cm-2 B 50 keV 5 x 1012 cm-2 Couche LDD As 30 keV 1 x 1013 cm'2 As 30 keV 1 x 1013 cm'2 --- Couche de source/drain As 50 keV 5 x 1015 cm2 As 50 keV 5 1015 cm2 As 50 keV 5 x 1015 cm-2,> Traitement thermique 850 C 60 min Dans le Tableau 2, les épaisseurs des pellicules d'oxyde de grille des transistors MOS à canal N Tll, T12 et 13 sont respectivement de 25 nm, 8 nm et 10 nm. Procédé de fabrication des transistors respectifs On va maintenant donner une description d'un procédé de fa- brication des transistors MOS a canal N Tll, T12 et T13 de la partie supportant une tension élevée, de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire qui sont représentés sur la figure 81, en se référant aux figures 83 à 96. Premièrement, à une étape qui est représentée sur la figure 83, on forme la couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 22 en lui donnant par exemple une épaisseur de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 21 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm-2, pour former ainsi une région de caisson de type P 121 à l'intérieur du substrat semiconducteur 21. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 21, afin de former des transistors MOS à canal P, ceci n'est pas représenté et la description sera omise. Ensuite, on im- plante par exemple des ions de bore avec une énergie de 130 keV et une dose de 5 x 1012 cm-2, pour former ainsi la couche de coupure de canal 122 à l'intérieur du substrat semiconducteur 21. On forme la couche de coupure de canal 122 en lui donnant une forme qui, en association avec la couche LOCOS 22, crée les régions avec séparation entre éléments. On forme ensuite une couche dopée de canal 120 dans des po- sitions prédéterminées de la partie supportant une tension élevée, de lapartie de circuits périphériques et de la partie de réseau de cellules de mémoire, à l'intérieur de la région de caisson 121. On forme la couche dopée de canal 120 en implantant par exemple des ions de bore avec une énergie de 50 keV et une dose de 1 x 1012 cm'2. Ensuite, à une étape qui est représentée sur la figure 84, après avoir formé une pellicule d'oxyde 231 qui deviendra la pellicule d'oxyde tunnel 23, sur une surface principale du substrat semiconducteur 21, par un procédé d'oxydation thermique, on forme par exemple une couche de silicium polycristallin dopé 271, à titre de matériau d'électrode de grille, sur la pellicule d'oxyde 231, par un procédé CVD. La pellicule d'oxyde 231 a une épaisseur d'environ 10 nm, tandis que la couche de silicium polycristallin dopé 271 a une épaisseur d'environ 100 nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'en- viron 1 x 1020 cmr3. Ensuite, à une étape qui est représentée sur la figure 85, on forme sélectivement un masque de matière de réserve R221 sur la cou- che de silicium polycristallin dopé 271, à l'intérieur de la partie de réseau de cellules de mémoire. Dans ce cas, on forme le masque de matière de réserve R221 dans la direction de la largeur de grille de la partie de ré- seau de cellules de mémoire. On enlève par une attaque anisotrope une partie de la couche de silicium polycristallin dopé 271 qui n'est pas re- couverte par le masque de matière de réserve R221. La figure 86 montre cette condition. La figure 86 est une vue en plan qui représente la structure de la figure 85 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel est formé le masque de matière de réserve R221). A l'intérieur de la partie de réseau de cellules de mémoire, le masque de matière de réserve R221 est réalisé sous la forme d'îlots rectangulaires qui sont dis- posés régulièrement. On forme le masque de matière de réserve R221 de façon à recouvrir une couche active AL qui a une configuration semblable à un îlot rectangulaire, et une couche LOCOS LL autour de celle-ci. Du fait que le masque de matière de réserve R221 n'est pas formé à l'inté- rieur de la partie supportant une tension élevée et de la partie de circuits périphériques, la couche active AL est à nu. Bien que le masque de ma- tière de réserve R221 soit partiellement omis sur la figure 86, de façon que la couche active AL et la couche LOCOS LL soient visibles, c'est uniquement pour la clarté de la représentation de la structure située sous le masque de matière de réserve R221 et simplement pour la commodité de l'illustration. Ensuite, après avoir enlevé le masque de matière de réserve R221, à une étape qui est représentée sur la figure 87, on forme par un procédé CVD, sur la couche de silicium polycristallin dopé 271, une pelli- cule d'isolation 241, qui deviendra la pellicule d'isolation inter- couche 24, qui isole la grille flottante vis-à-vis de la grille de commande. Cette pellicule a une structure dans laquelle une pellicule de TEOS (tétraéthylorthosilicate), une pellicule de nitrure (Si3N4), et une pellicule TEOS, ayant chacune une épaisseur de 10 nm, sont superposées dans cet ordre. La pellicule d'iso- lation inter-couche 24 est appelée dans certains cas une "pellicule ONO". La pellicule d'isolation 241 est également formée sur la partie supportant une tension élevée et sur la partie de circuits périphériques. Ensuite, à une étape qui est représentée sur la figure 88, on forme un masque de matière de réserve R222 sur la pellicule d'isolation 241 de la partie de réseau de cellules de mémoire, et on enlève la pelli- cule d'isolation 241 dans toutes les autres régions. Dans ce cas, dans les autres régions, on enlève également la pellicule d'oxyde 231. La figure 89 montre cette condition. La figure 89 est une vue en plan représentant la structure de la figure 88 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel est formé le masque de matière de réserve R222). On forme le masque de matière de réserve R222 de façon à recouvrir entièrement la partie de réseau de cellules de mémoire. Cependant, la couche active AL est à nu à l'intérieur de la partie supportant une tension élevée et de la partie de circuits périphériques, du fait que le masque de matière de ré- serve R222 n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R222, à une étape qui est représentée sur la figure 90, on forme sur la totalité de la surface principale du substrat semiconducteur 21, par un procédé d'oxydation thermique, une pellicule d'oxyde 261 qui deviendra la pellicule d'oxyde de grille 26. A ce stade, du fait que la pellicule d'iso- lation 241 sur la partie de réseau de cellules de mémoire comprend la pellicule de nitrure, la pellicule d'isolation 241 n'est pas oxydée et l'épaisseur de la pellicule d'isolation 241 est maintenue. L'épaisseur de * la pellicule d'oxyde 261 est d'environ 17 nm. Ensuite, à une étape qui est représentée sur la figure 91, on recouvre par un masque de matière de réserve R223 des régions autres que la partie de circuits périphériques, et on enlève la pellicule d'oxyde 261 sur la partie de circuits périphériques, par attaque par voie humide. La figure 92 montre cette condition. La figure 92 est une vue en plan représentant la structure de la figure 91 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel est formé le masque de matière de réserve R223). Le masque de matière de réserve R223 est formé de façon à recouvrir entièrement la partie de réseau de cellules de mémoire et la partie supportant une ten- sion élevée. Cependant, dans la partie de circuits périphériques, du fait que le masque de matière de réserve R223 n'est pas formé, la couche active AL est à nu. Ensuite, après avoir enlevé le masque de matière de réserve R223, à une étape qui est représentée sur la figure 93, on forme par un procédé d'oxydation thermique une pellicule d'oxyde 251 qui deviendra la pellicule d'oxyde de grille 25. A ce stade, du fait que la pellicule d'isola- tion 241 sur la partie de réseau de cellules de mémoire comprend la pel- licule de nitrure, la pellicule d'isolation 241 n'est pas oxydée et l'épais- seur de la pellicule d'isolation 241 est maintenue. Cependant, dans la partie supportant une tension élevée, la pellicule d'oxyde 261 se déve- loppe et son épaisseur augmente. L'épaisseur de la pellicule d'oxyde 251 est d'environ 8 nm. La pellicule d'oxyde 261 se développe jusqu'à environ nm. Ensuite, à une étape qui est représentée sur la figure 94, on forme une couche de silicium polycristallin dopé 291, à titre de matériau d'électrode de grille, sur la totalité de la surface principale du substrat semiconducteur 21, par un procédé CVD. L'épaisseur de la couche de silicium polycristallin dopé 291 est d'environ 200 nm. On utilise du phos- phore (P) à titre d'impureté. La concentration de l'impureté est d'environ 5 x 1020 cm3. Ensuite, à une étape qui est représentée sur la figure 95, on forme un masque de matière de réserve R224 sur la couche de silicium polycristallin dopé 291, et on forme un motif dans celui-ci. La figure 96 montre cette condition. La figure 96 est une vue en plan représentant la structure de la figure 95 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel est formé le masque de matière de réserve R224). Le masque de matière de réserve R224 est formé de façon à être perpendiculaire à la couche active AL qui a une configuration rectangulaire. Sous l'effet de la formation d'un motif, la pellicule d'oxyde de grille 26 et l'électrode de grille 29 sont formées dans la partie supportant une tension élevée, la pellicule d'oxyde de grille 25 et l'électrode de grille 29 sont formées dans la partie de circuits périphériques, et la pellicule d'oxyde tunnel 23, I'électrode de grille flottante 27 et l'électrode de grille de commande 28 sont formées dans la partie de réseau de cellules de mémoire. A la suite de ceci, après avoir formé les couches LDD 127 par implantation d'ions dans la partie supportant une tension élevée et dans la partie de circuits périphériques, on forme la pellicule d'oxyde de paroi latérale 30, d'environ 100 nm d'épaisseur, sur une surface latérale d'une pellicule d'oxyde de grille 26 et de l'électrode de grille 29, sur une sur- face latérale de la pellicule d'oxyde de grille 25 et de l'électrode de grille 29, et sur une surface latérale de la pellicule d'oxyde tunnel 23, de l'électrode de grille flottante 27, de la pellicule d'isolation inter-couche 24 et de l'électrode de grille de commande 28. En utilisant à titre de masque la pellicule d'oxyde de paroi latérale 30, et en procédant par implantation ionique, on forme les couches de source/drain 126. De cette manière, on obtient la structure de la mémoire flash qui est représentée sur la figure 81. On forme les couches LDD 127 en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 1 x 1013 cm2. D'autre part, on forme les couches de source/drain 126 en injectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de x 1015 cm-2, et en effectuant ensuite un recuit à 850 C pendant 60 mi- nutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former la mémoire flash, ceci ne sera pas décrit et n'est pas représenté dans les dessins. Problèmes concernant la mémoire flash classique Comme décrit ci-dessus, comme dans la mémoire DRAM classi- que, il existe dans la mémoire flash classique une relation de compromis entre une valeur de seuil et une fuite de couche de diffusion. La relation de compromis impose une restriction à la conception du circuit. En outre, du fait qu'il est nécessaire de former plusieurs types de transistors qui ont des épaisseurs de pellicule d'oxyde mutuellement différentes, dans la mémoire flash qui se présente sous la forme d'une seule puce, il est nécessaire dans certains cas de former les pellicules d'oxyde en plusieurs étapes. Par exemple, dans la partie supportant une tension élevée, à l'étape d'enlèvement du masque de matière de réserve R223 (voir la figure 91), la pellicule d'oxyde 261 se développe davantage pendant la formation de la pellicule d'oxyde 251 (voir la figure 93). Ainsi, la pellicule d'oxyde 261 est formée à deux étapes. Ceci conduit à une possibilité plus élevée de permettre l'entrée d'une impureté ou autres, ce qui dégrade à son tour la fiabilité de la pellicule d'oxyde de grille 26 ou amoindrit la maitrise de l'épaisseur de pellicule. Ceci conduit en outre à un problème qui consiste dans la perte de la fiabilité du transistor MOS à canal N Tll de la partie supportant une tension élevée, etc. Troisième exemple classique Structure d'ensemble d'une mémoire DRAM comprenant un cir- cuit logique A titre de troisième exemple classique, on va décrire une structure d'une mémoire DRAM 800 qui comprend un circuit logique (que l'on appelle ci-après "Circuit Logique en Mémoire DRAM"), et un procédé de fabrication de cette structure. Le Circuit Logique en Mémoire DRAM 800 est un dispositif qui fonctionne avec d'excellentes performances et qui a seulement un faible coût, du fait qu'un circuit logique est formé à l'intérieur de la même puce, de façon que la mémoire DRAM et le circuit logique, qui étaient formés jusqu'à présent sous la forme de puces séparées, soient combinés en- semble. Comme représenté sur la figure 97, le Circuit Logique en Mé- moire DRAM 800 est divisé grossièrement en une partie logique et une partie de mémoire DRAM. Une exigence pour la partie logique consiste dans le fonctionnement à une vitesse élevée, c'est-à-dire que cette partie doit avoir une possibilité d'attaque élevée et une faible capacité. D'autre part, comme décrit précédemment, la partie de mémoire DRAM comprend une partie de réseau de cellules de mémoire dans laquelle un faible cou- rant de fuite est exigé, une partie d'amplificateur de lecture dans laquelle un fonctionnement à une tension basse est exigé, etc. Ainsi, plusieurs types de transistors qui ont des caractéristiques mutuellement différentes sont nécessaires dans le Circuit Logique en Mémoire DRAM 800 qui est réalisé sous la forme d'une seule puce. Structures des transistors respectifs Une technique classique pour former dans une seule puce des transistors qui ont des caractéristiques mutuellement différentes consiste à changer un profil d'impureté d'une couche dopée de canal ou une épaisseur de pellicule d'oxyde, en correspondance avec un transistor. Dans ce qui suit, en ce qui concerne la partie de mémoire DRAM, on dé- crira un exemple dans lequel une concentration d'impureté d'une couche dopée de canal est changée en correspondance avec un transistor, tan- dis qu'en ce qui concerne la partie logique on décrira un exemple dans lequel une épaisseur de pellicule d'oxyde est changée en correspon- dance avec un transistor. La figure 98 montre (en vue partielle) un exemple d'une struc- ture d'un Circuit Logique en Mémoire DRAM qui est fabriquée par un pro- cédé de fabrication classique. La figure montre des coupes de transistors MOS à canal N T21 à T23 qui sont utilisés pour la partie logique et pour la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire de la partie de mémoire DRAM. Sur la figure 98, les transistors MOS à canal N T21 à T23 sont formés à l'intérieur d'une couche de caisson de type P 151 qui est formée sur le même substrat semiconducteur 51 (du type P). La couche de cais- son 151 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 152 qui est formée à l'intérieur de la couche de caisson 151, et par une couche LOCOS 52, de manière que les transistors MOS à canal N T21 à T23 soient formés dans des régions qui sont créées par séparation entre éléments. Le transistor MOS à canal N T21 de la partie logique comprend une paire de couches de source/drain 156 qui sont formées à l'intérieur de la couche de caisson 151, indépendamment l'une de l'autre, mais pa- rallèlement l'une à l'autre, et une paire de couches LDD 157 qui sont formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 156. Une pellicule d'oxyde de grille 54 est formée sur les couches LDD 157, et une électrode de grille 55 est formée sur la pellicule d'oxyde de grille 54. Une pellicule d'oxyde de paroi latérale 56 est formée sur la surface latérale de la pellicule d'oxyde de grille 54 et de l'électrode de grille 55. Une couche dopée de canal 155 est formée à l'intérieur de la couche de caisson 151, sous l'électrode de grille 55. Le transistor MOS à canal N T22 de la partie d'amplificateur de lecture comprend une paire de couches de source/drain 156 qui sont for- mées à l'intérieur de la couche de caisson 151, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 157. Une pellicule d'oxyde de grille 53 est formée sur les couches LDD 157, et une électrode de grille 55 est formée sur la pellicule d'oxyde de grille 53. La pellicule d'oxyde de paroi latérale 56 est formée sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'électrode de grille 55. Une couche dopée de canal 154 est formée à l'intérieur de la couche de caisson 151, sous l'électrode de grille 55. Le transistor MOS à canal N T23 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 156 qui sont formées à l'intérieur de la couche de caisson 151, indépendam- ment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 157. La pellicule d'oxyde de grille 53 est formée sur les couches de source/drain 156 et les couches LDD 157, et la pellicule de grille 55 est formée sur la pellicule d'oxyde de grille 53. La pellicule d'oxyde de paroi latérale 56 est formée sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'électrode de grille 55. Une couche dopée de canal 153 est formée à l'intérieur de la couche de caisson 151, sous l'électrode de grille 55. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une seule couche de source/drain 156. De telles structures sont disposées en succession. Le Tableau 3 montre des valeurs numériques concernant les structures des transistors MOS à canal N T21 à T23. TABLEAU 3 Partie logique Partie d'amplificateur Partie de réseau de (T21) de lecture (T22) cellules de mémoire (T23) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 6 nm 10 nm 10 nm de grille Epaisseur de pellicule 200 nm 200 nm 200 nm d'électrode de grille Concentration en impureté de 5 x 1020 cm-3 5 x 1020 cm-3 5 x 1020 cm'3 grille Paroi latérale 100 nm 100 nm 100 nm Caisson B 700 keV 1 x 1015 cm'2 B 700 keV 1 x 1015 cm'2 B 700 keVx 1015 cm-2 Couche de coupure de canal B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 Couche dopée de canal B 50 keV 1 x 1013 cm-2 B 50 keV 1 x 1012 cm-2 B 50 keV 5 x 1012 cm'2 2X13CM21X1013 CMo Couche LDD As 30 keV 1 x 1013 cm2 As 30 keV 110keV13 cm2As 30 keV2 Couche de source/drain As 50 keV 5 x 1015 cm2 As 50 keV 5 x 1015 cm2 As 50 keV 5 x 1015 cm2 Traitement thermique 850 C 30 min Dans le Tableau 3, les doses d'impureté pour former les cou- ches dopées de canal des transistors MOS à canal N T21, T22 et T23 sont respectivement de 1 x 1013 cm'2, 1 x 1012 cm-2 et 5 x 1012 cm-2. On implante du bore (B) à titre d'impureté pour toutes les couches, avec une énergie d'implantation de 50 keV. En outre, les épaisseurs des pellicules d'oxyde de grille des transistors MOS à canal N T21, T22 et T23 sont respectivement de 6 nm, nm et 10 nm. La figure 99 montre des profils d'impureté des transistors MOS à canal N T21, T22 et T23 de la partie logique, de la partie d'amplifica- teur de lecture et de la partie de réseau de cellules de mémoire, qui sont tous représentés sur la figure 98, ces profils correspondant respective- ment à des coupes selon la ligne A-A', la ligne B-B' et la ligne C-C'. Sur la figure 99, une position (en profondeur) dans une direc- tion de coupe est représentée sur un axe horizontal et une concentration en impureté est représentée sur un axe vertical. On trouve l'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, le long de l'axe horizontal, en partant du côté gauche. Comme indiqué dans le Tableau 3, la concentration en impureté dans l'électrode de grille conserve uniformément la même valeur parmi tous les transistors, et par conséquent la ligne A-A', la ligne B-B' et la ligne C-C' se trouvent l'une au-dessus de l'autre et sont représentées sous la forme de lignes droites en superposition (elles sont représentées par deux lignes dans le dessin pour distinguer la ligne A-A'). D'autre part, dans la couche de caisson, la dose de canal est plus faible pour un tran- sistor dans la partie d'amplificateur de lecture, qui exige une faible valeur de seuil, et par conséquent la concentration en impureté est faible à une interface entre la pellicule d'oxyde et la partie massive. Une position de pic de chaque profil est approximativement la même qu'une position à laquelle est formée chaque couche dopée de canal. La figure 100 montre des épaisseurs des pellicules d'oxyde de grille respectives. Sur la figure 100, les transistors MOS à canal N de la partie logique, de la partie d'amplificateur de lecture et de la partie de réseau de cellules de mémoire sont représentés dans cet ordre, le long de l'axe horizontal, en partant du côté gauche. Comme représenté sur la figure 100, pour améliorer la possibilité d'attaque en courant, la partie logique a une épaisseur de pellicule d'oxyde plus faible que celles de la partie d'amplificateur de lecture et de la partie de réseau de cellules de mémoire de la partie de mémoire DRAM. Procédé de fabrication des transistors respectifs On présentera dans ce qui suit une description d'un procédé de fabrication des transistors MOS à canal N T21, T22 et T23 de la partie logique, de la partie d'amplificateur de lecture et de la partie de réseau de cellules de mémoire de la partie de mémoire DRAM qui sont repré- sentés sur la figure 98, en se référant aux figures 101 à 109. Premièrement, à une étape qui est représentée sur la figure 101, on forme la couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 52 de façon à lui donner par exemple une épaisseur de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 51 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm-2, pour former ainsi une région de caisson de type P 151 à l'intérieur du substrat semi- conducteur 51. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 51, de façon à former des tran- sistors MOS à canal P, ceci n'est pas représenté et la description sera omise. Ensuite, on implante par exemple des ions de bore avec une 12 -2 énergie de 130 keV et une dose de 5 x 1012 cm 2, pour former ainsi la couche de coupure de canal 152 à l'intérieur du substrat semiconducteur 51. On fabrique la couche de coupure de canal 152 avec une forme qui, en association avec la couche LOCOS 52, crée les régions présentant une sé- paration entre éléments. Ensuite, à une étape qui est représentée sur la figure 102, à une position prédéterminée à l'intérieur de la région de caisson 151, on forme la couche dopée de canal 154 qui a la plus faible concentration en impureté, en correspondance avec le transistor T22 de la partie d'amplifi- cateur de lecture. A ce stade, on forme également la couche dopée de canal 154 dans des régions se trouvant à l'intérieur des transistors T21 et T23 de la partie logique et de la partie de réseau de cellules de mé- moire. On forme la couche dopée de canal 154 en implantant par exem- pie des ions de bore, avec une énergie de 50 keV et une dose de 1 x 1012 cm-2. Ensuite, à une étape qui est représentée sur la figure 103, on forme un masque de matière de réserve R251 sur la partie d'amplificateur de lecture. On implante en outre une impureté d'une manière sélective dans la couche dopée de canal 154 de la partie logique et de la partie de réseau de cellules de mémoire, pour former ainsi la couche dopée de ca- nal 153 qui a une concentration en impureté en correspondance avec le transistor T23 de la partie de réseau de cellules de mémoire. A ce stade, on forme également la couche dopée de canal 153 dans une région qui se trouve à l'intérieur du transistor T21 de la partie logique. On forme la couche dopée de canal 153 en implantant par exemple des ions de bore, avec une énergie de 50 keV et une dose de 4 x 1012 cm'2. Ensuite, à une étape qui est représentée sur la figure 104, on forme un masque de matière de réserve R252 sur la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire. On implante en outre une impureté d'une manière sélective dans la couche dopée de ca- nal 153 de la partie logique, pour former ainsi la couche dopée de canal qui a une concentration en impureté en correspondance avec le tran- sistor T21 de la partie logique. On forme la couche dopée de canal 155 en implantant par exemple des ions de bore, avec une énergie de 50 keV et une dose de 5 x 1012 cm-2. Ensuite, à une étape qui est représentée sur la figure 105, on forme sur la surface principale du substrat semiconducteur 51, par un procédé d'oxydation thermique, une pellicule d'oxyde 531 qui deviendra la pellicule d'oxyde de grille 53. L'épaisseur de la pellicule d'oxyde 531 est d'environ 4 nm. Ensuite, à une étape qui est représentée sur la figure 106, on recouvre avec un masque de matière de réserve R253 I'épaisseur de pel- licule d'oxyde 531 de la partie d'amplificateur de lecture et de la partie de réseau de cellules de mémoire, et on enlève sélectivement l'épaisseur de pellicule d'oxyde 531 qui se trouve seulement sur la partie logique. Ensuite, après avoir enlevé le masque de matière de réserve R253, à une étape qui est représentée sur la figure 107, on forme sur la surface principale du substrat semiconducteur 51, par un procédé d'oxy- dation thermique, une pellicule d'oxyde 541 qui deviendra la pellicule d'oxyde de grille 54. A ce stade, la pellicule d'isolation 531 sur la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire se développe et son épaisseur de pellicule augmente. L'épaisseur de la pellicule d'oxyde 541 est d'environ 6 nm. La pellicule d'oxyde 531 se dé- veloppe jusqu'à environ 10 nm. Ensuite, à une étape qui est représentée sur la figure 108, on forme une couche de silicium polycristallin dopé 551, à titre de matériau d'électrode de grille, sur la pellicule d'oxyde 531 et la pellicule d'oxyde 541, par un procédé CVD. L'épaisseur de la couche de silicium polycris- tallin dopé 551 est d'environ 200 nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'environ 1 x 1020 cm'3. Ensuite à une étape qui est représentée sur la figure 109, on forme un masque de matière de réserve R254 sur la couche de silicium polycristallin dopé 551, et on définit un motif avec ce masque. Par l'opé- ration de définition de motif, l'électrode de grille 54 et l'électrode de grille sont formées dans la partie logique, tandis que la pellicule d'oxyde de grille 53 et l'électrode de grille 55 sont formées dans la partie d'amplifi- cateur de lecture et dans la partie de réseau de cellules de mémoire. A la suite de ceci, après avoir formé les couches LDD 157 par implantation d'ions dans la partie logique, la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire, on forme la pelli- cule d'oxyde de paroi latérale 56, d'environ 100 nm d'épaisseur, sur une surface latérale de la pellicule d'oxyde de grille 54 et de l'électrode de grille 55, à l'intérieur de la partie logique, et sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'électrode de grille 55 à l'intérieur de la partie d'amplificateur de lecture et de la partie de réseau de cellu- les de mémoire. En utilisant à titre de masque la pellicule d'oxyde de pa- roi latérale 56, on forme les couches de source/drain 156, par implanta- tion ionique. De cette manière, on obtient la structure du Circuit Logique en Mémoire DRAM qui est représentée sur la figure 98. On forme les couches LDD 157 en implantant par exemple des ions d'arsenic (As), avec une énergie de 30 keV et une dose de I x 1013 cm-2. D'autre part, on obtient les couches de source/drain 156 en injec- tant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm-2, et on effectue ensuite une opération de recuit à 850 C pendant 30 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former le Circuit Logique en Mémoire DRAM, ces opérations ne seront pas décrites et elles ne sont pas représentées dans les des- sins. Problèmes affectant le Circuit Logique en Mémoire DRAM classique Comme décrit ci-dessus, dans le Circuit Logique en Mémoire DRAM classique, pour former à l'intérieur d'une seule puce des transis- tors qui sont utilisés dans la partie logique, la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire, et qui ont des ca- ractéristiques mutuellement différentes, on change la concentration en impureté de la couche dopée de canal en correspondance avec chaque transistor, et on ajuste une valeur de seuil. Cependant, lorsque la concentration en impureté de la couche dopée de canal devient plus élevée, la valeur de seuil augmente. En même temps, une fuite de couche de diffusion augmente, du fait que la concentration en impureté devient élevée par exemple dans une partie de jonction entre une couche de diffusion et le substrat. En d'autres termes, la valeur de seuil et la fuite de couche de diffusion sont dans une relation mutuelle de compromis, et par conséquent un courant de fuite est auto- matiquement déterminé une fois que l'on a déterminé la valeur de seuil. Ainsi, la relation de compromis entre les deux impose une restriction à la conception du circuit. En outre, dans le but d'améliorer les possibilités d'attaque en courant, la partie logique a une épaisseur de pellicule d'oxyde inférieure à celles des autres parties. Dans ce but, il est nécessaire de former plu- sieurs types de transistors qui ont des épaisseurs de pellicule d'oxyde différentes les unes des autre, à l'intérieur de la mémoire DRAM qui se présente sous la forme d'une seule puce, et il est nécessaire dans cer- tains cas de former les pellicules d'oxyde en plusieurs étapes. Par exem- ple, dans la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire, à l'étape d'enlèvement du masque de matière de réserve R253 (voir la figure 106), la pellicule d'isolation 531 se déve- loppe davantage au cours de la formation de la pellicule d'oxyde 541 (voir la figure 107). Ainsi, la pellicule d'oxyde 531 est formée en deux étapes. Ceci conduit à une plus grande possibilité de permettre l'entrée d'une impureté ou autre, ce qui dégrade à son tour la fiabilité de la pelli- cule d'oxyde de grille 53 ou amoindrit la maîtrise de l'épaisseur de pelli- cule. Ceci conduit en outre à un problème qui consiste en une perte de la fiabilité des transistors MOS à canal N T22 et T23 de la partie d'amplifi- cateur de lecture et de la partie de réseau de cellules de mémoire, etc. Quatrième exemple classique Structure d'ensemble d'une mémoire flash comprenant un circuit logique A titre de quatrième exemple classique, on va décrire une structure d'une mémoire flash 900 qui comprend un circuit logique (que l'on appelle ci-après "Circuit Logique en Mémoire Flash"), ainsi qu'un procédé de fabrication de cette structure. L'un des objectifs en recherche et développement qui retient l'attention au fur et à mesure de l'augmentation de la densité d'implanta- tion de transistors, consiste dans le développement d'un micro- ordinateur en une seule puce, dans lequel un micro-ordinateur est fabriqué à l'inté- rieur d'une seule puce, tandis qu'un autre objectif de recherche et déve- loppement qui suscite une grande attention est l'obtention d'une plus grande capacité. En particulier, un élément dans lequel une mémoire flash et un microprocesseur sont formés à l'intérieur d'une seule puce, est appelé un élément logique intégré avec une mémoire flash, comme celui qui a été divulgué dans le document 1995 IDEM SHORT COURSE PROGRAM, "EMBEDDED FLASH MEMORY APPLICATIONS, TECHNOLOGY AND DESIGN", CLINTON KUO, MOTOROLA, et autres. La figure 110 montre un exemple. Comme représenté sur la fi- gure 110, le Circuit Logique en Mémoire Flash 900 est divisé grossière- ment en une partie logique et une partie de mémoire flash. Une exigence pour la partie logique consiste en un fonctionnement à vitesse élevée, c'est-à-dire une possibilité d'attaque élevée et une faible capacité. La partie de mémoire flash comprend une partie supportant une tension élevée, dans laquelle une tension élevée est appliquée, une par- tie de réseau de cellules de mémoire dans laquelle une pellicule d'oxyde tunnel doit être très fiable, et autres. Ainsi, un ensemble de types de transistors qui ont des caractéristiques mutuellement différentes sont né- cessaires dans le Circuit Logique en Mémoire Flash qui est formé en une seule puce. Structures des transistors respectifs Une technique classique pour former dans une seule puce des transistors qui ont des caractéristiques mutuellement différentes consiste à changer une épaisseur de pellicule d'oxyde en correspondance avec un transistor, ou si nécessaire, à changer un profil d'impureté d'une couche dopée de canal. Dans ce qui suit, on décrira un exemple dans lequel une épaisseur de pellicule d'oxyde est changée en correspondance avec un transistor, tout en changeant une concentration d'impureté d'une couche dopée de canal. La figure 111 montre (en une vue partielle) un exemple d'une structure d'un Circuit Logique en Mémoire Flash qui est fabriquée par un procédé de fabrication classique. La figure montre des coupes de tran- sistors MOS à canal N T31 à T33 qui sont utilisés pour la partie logique et pour la partie supportant une tension élevée et la partie de réseau de cellules de mémoire de la partie de mémoire flash. Sur la figure 111, les transistors MOS à canal N T31 à T33 sont formés à l'intérieur d'une couche de caisson de type P 171 qui est formée sur le même substrat semiconducteur 71 (du type P). La couche de cais- son 171 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 172 qui est formée à l'intérieur de la couche de caisson 171, et par une couche LOCOS 72, d'une manière telle que les transis- tors MOS à canal N T31 à T33 soient formés dans des régions qui sont créées par la séparation entre éléments. Le transistor MOS à canal N T31 de la partie logique comprend une paire de couches de source/drain 176 qui sont formées à l'intérieur de la région de caisson 171, indépendamment l'une de l'autre, mais pa- railèlement l'une à l'autre, et une paire de couches LDD 177 qui sont formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 176. Une pellicule d'oxyde de grille 76 est formée sur les couches LDD 177, et une électrode de grille 79 est formée sur la pellicule d'oxyde de grille 76. Une pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'électrode de grille 79. Une couche dopée de canal 175 est formée à l'intérieur de la couche de caisson 171, sous l'électrode de grille 79. Le transistor MOS à canal N T32 de la partie supportant une tension élevée dans la partie de mémoire flash, comprend une paire de couches de source/drain 176 qui sont formées à l'intérieur de la couche de caisson 171, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 177. Une pellicule d'oxyde de grille 75 est formée sur les couches LDD 177, et une électrode de grille 79 est formée sur la pellicule d'oxyde de grille 75. La pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde de grille 75 et de l'électrode de grille 79. Une couche dopée de canal 173 est formée à l'intérieur de la couche de caisson 171, sous l'électrode de grille 79. Le transistor MOS à canal N T33 de la partie de réseau de cel- lules de mémoire de la partie de mémoire flash comprend une paire de couches de source/drain 176 qui sont formées à l'intérieur de la couche de caisson 171, indépendamment l'une de l'autre, mais parallèlement I'une à l'autre. Une pellicule d'oxyde tunnel 73 est formée sur des parties de bord des couches de source/drain 176. Une électrode de grille flot- tante 77, une pellicule d'isolation inter-couche 74 et une électrode de grille de commande 78 sont formées dans cet ordre sur la pellicule d'oxyde tunnel 73. La pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde tunnel 73, de l'électrode de grille flottante 77, de la pellicule d'isolation inter-couche 74 et de l'électrode de grille de commande 78. Une région dopée de canal 175 est formée à l'intérieur de la couche de caisson 171, sous l'électrode flottante 77. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une seule couche de source/drain 176. De telles structures sont disposées en succession. Une caractéristique de la mémoire flash qui est représentée sur la figure 111 consiste en ce que l'épaisseur de la pellicule d'oxyde de grille 75 du transistor MOS à canal N T32 de la partie supportant une tension élevée est la plus grande, et elle est suivie par l'épaisseur de la pellicule d'oxyde tunnel 73 du transistor MOS à canal N T33 de la partie de réseau de cellules de mémoire, et par l'épaisseur de la pellicule d'oxyde de grille 76 du transistor MOS à canal N T31 de la partie logique, dans cet ordre, et en ce que la concentration en impureté de la couche dopée de canal 173 du transistor MOS à canal N T32, de la partie sup- portant une tension élevée, est inférieure à celles des autres couches dopées de canal. Le Tableau 4 montre des valeurs numériques concernant les structures des transistors MOS à canal N T31 à T33. TABLEAU 4 Partie logique Partie supportant une Partie de réseau de (T31) tension élevée cellules de mémoire (T32) (T33) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 6 nm 25 nm 10 nm de grille Epaisseur de pellicule 100 nm d'électrode de grille flottante Concentration en impureté de 1 x 102-cm-3 grille flottante Epaisseur de pellicule TEOS/Si3N4/TEOS = d'isolation inter-couche 10/10/10 nm Epaisseur de pellicule d'élec- 200 nm 200 nm 200 nm M trode de grille de commande Concentration en impureté de 5 x 1020 cm-3 5 x 1020 cm-3 5 x 1020 cm'3 grille de commande Paroi latérale 100 nm 100 nm 100 nm Caisson B 700 keV 1 x 1015 cm-2 B 700 keV 1 x 1015 cm-2 B 700 keV 1 x 1015 cm'2 Couche de coupure de canal B 130 keV 5 x 1012 cm2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cmn2 * Couche dopée de canal B 50 keV 1 x1013 cm-2 B 50 keV x 012cm-2 B 50 keV x 1013cm2 - Couche LDD As 30 keV 1 X1013 C2 As 30 keV 1 x 1013 cm''-- Couche de source/drain As 50 keV 5 x 1015 cm'2 As 50 keV 5 x 1015 cm2 As 50 keV 5 x 1015 cm2 w | Traitement thermique | 8500 C 30 min nm, 25 nm et 10 nm. En outre, une dose d'impureté pour former la couche dopée de canal 173 du transistor MOS à canal N T32 est de 1 x 1012 cm-2, tandis qu'une dose d'impureté pour former la couche dopée de canal 173 des transistors MOS à canal N T31 et T33 est de 1 x 1013 cm'2. Du bore (B) est implanté à titre d'impureté pour toutes les couches, avec une énergie d'implantation de 50 keV. La figure 112 montre des profils d'impureté pour les transistors MOS à canal N T31, T32 et T33 qui forment la partie d'amplificateur de lecture, la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, tous représentés sur la figure 116, ces profils cor- respondant respectivement à des coupes selon la ligne A-A', la ligne B- B' et la ligne C-C'. Sur la figure 112, une position (en profondeur) dans une direc- tion de coupe est représentée sur un axe horizontal et une concentration en impureté est représentée sur un axe vertical. On trouve l'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, le long de l'axe horizontal, en partant du côté gauche. Comme représenté dans le Tableau 4, la concentration en impu- reté dans l'électrode de grille se maintient uniformément à la même va- leur parmi tous les transistors, et par conséquent la ligne A-A', la ligne B- B' et la ligne C-C' se trouvent l'une au-dessus de l'autre et sont repré- sentées sous la forme de lignes droites en superposition (représentées par trois lignes sur le dessin pour distinguer les lignes respectives). D'autre part, dans la couche de caisson, la dose de canal est plus faible pour un transistor de la partie supportant une tension élevée, qui exige une faible valeur de seuil, et par conséquent la concentration en impu- reté est faible à une interface entre la pellicule d'oxyde et la partie mas- sive. Une position de pic de chaque profil est approximativement la même qu'une position à laquelle est formée chaque couche dopée de canal. La figure 113 montre des épaisseurs des pellicules d'oxyde de grille respectives. Sur la figure 113, les transistors MOS à canal N de la partie logique, de la partie supportant une tension élevée et de la partie de réseau de cellules de mémoire sont représentés dans cet ordre, le long de l'axe horizontal, à partir du côté gauche. Comme représenté sur la figure 113, la pellicule d'oxyde de la partie supportant une tension éle- vée de la partie de mémoire flash est la plus épaisse, tandis que la pelli- cule d'oxyde de la partie logique est la plus mince, dans le but d'amélio- rer la possibilité d'attaque en courant. Procédé de fabrication des transistors respectifs En se référant aux figures 114 à 127, on présentera dans ce qui suit une description d'un procédé de fabrication des transistors MOS à canal N T31 à T33 de la partie logique, et de la partie supportant une tension élevée et de la partie de réseau de cellules de mémoire de la partie de mémoire flash, qui sont représentés sur la figure 116 Premièrement, à une étape qui est représentée sur la figure 114, on forme la couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 72 de façon à lui donner par exemple une épaisseur de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 71 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm-2, pour former ainsi une région de caisson de type P 171 à l'intérieur du substrat semi- conducteur 71. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 71 dans le but de former des transistors MOS à canal P, ceci n'est pas représenté et la description se- ra omise. Ensuite, on implante par exemple des ions de bore avec une 12 -2 énergie de 130 keV et une dose de 5 x 1012 cm 2, pour former ainsi la couche de coupure de canal 172 à l'intérieur du substrat semiconducteur 71. On fabrique la couche de coupure de canal 172 avec une forme qui, conjointement à la couche LOCOS 72, crée les régions présentant une séparation entre éléments. Ensuite, on forme la région dopée de canal 173 qui a la plus faible concentration en impureté, à l'intérieur de la région de caisson 171 du transistor T32 de la partie supportant une tension élevée. On forme la couche dopée de canal 173 en implantation par exemple des ions de bore, avec une énergie de 50 keV et une dose de 1 x 1012 cm-2. Ensuite, on implante une impureté dans la région de caisson 171 des transistors T31 et T33 de la partie logique et de la partie de ré- seau de cellules de mémoire, pour former ainsi la couche dopée de canal qui a une concentration en impureté en correspondance avec les transistors T31 et T33 de la partie logique et de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 175 en implan- tant par exemple des ions de bore avec une énergie de 50 keV et une dose de 1 x 1013 cm'2. Ensuite à une étape qui est représentée sur la figure 115, après avoir formé sur la surface principale du substrat semiconducteur 71, par un procédé d'oxydation thermique, une pellicule d'oxyde 731 qui devien- dra la pellicule d'oxyde tunnel 73, on forme par exemple une couche de silicium polycristallin dopé 771, a titre de matériau d'électrode de grille, sur la pellicule d'oxyde 731, par un procédé CVD. La pellicule d'oxyde 731 a une épaisseur d'environ 10 nm, tandis que la couche de silicium polycristallin dopé 771 a une épaisseur d'environ 100 nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'en- viron I x 1020 cm-3. Ensuite, àa une étape qui est représentée sur la figure 116, on forme sélectivement un masque de matière de réserve R261 sur la cou- che de silicium polycristallin dopé 771, à l'intérieur de la partie de réseau de cellules de mémoire. Dans ce cas, on forme le masque de matière de réserve R261 dans la direction de la largeur de grille de la partie de ré- seau de cellules de mémoire. On enlève par attaque anisotrope une par- tie de la couche de silicium polycristallin dopé 771 qui n'est pas recou- verte par le masque de matière de réserve R261. La figure 117 montre cette condition. La figure 117 est une vue en plan représentant la structure de la figure 116 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R261 est formé). A l'intérieur de la partie de réseau de cellules de mémoire, le masque de matière de réserve R261 est réalisé sous la forme d'îlots rectangulaires qui sont dis- posés régulièrement. On forme le masque de matière de réserve 261 de façon à recouvrir une couche active AL qui a une configuration semblable à un îlot rectangulaire, et une couche LOCOS LL autour de cette couche active. A l'intérieur de la partie supportant une tension élevée et de la partie logique, la couche active AL est à nu du fait que le masque de ma- tière de réserve R261 n'est pas formé. Bien que le masque de matière de réserve R261 soit partiellement omis sur la figure 117, de façon que la couche active AL et la couche LOCOS LL soient visibles, c'est unique- ment pour la clarté de la représentation de la structure située sous le masque de matière de réserve R261 et simplement pour la commodité de l'illustration. Ensuite, après avoir enlevé le masque de matière de réserve R261, à une étape qui est représentée sur la figure 118, on forme par un procédé CVD sur la couche de silicium polycristallin dopé 771 une pelli- cule d'isolation 741, qui deviendra la pellicule d'isolation inter- couche 74 qui isole la grille flottante vis-à-vis de la grille de commande. Cette pellicule a une structure dans laquelle une pellicule de TEOS (tétraéthylorthosilicate), une pellicule de nitrure (Si3N4) et une pellicule de TEOS ayant chacune une épaisseur de 10 nm sont superposées dans cet ordre. La pellicule d'isolation inter-couche 74 est appelée dans certains cas "pellicule ONO". La pellicule d'isolation 741 est également formée sur la partie supportant une tension élevée et sur la partie logique. Ensuite, à une étape qui est représentée sur la figure 119, on forme un masque de matière de réserve R262 sur la pellicule d'isolation 741 de la partie de réseau de cellules de mémoire, et on enlève la pelli- cule d'isolation 741 dans toutes les autres régions. Dans ce cas, dans les autres régions, on enlève également la pellicule d'oxyde 731. La figure montre cette condition. La figure 120 est une vue en plan représentant la structure de la figure 119 vue par le côté de la surface supérieure (c'est-a-dire le côté sur lequel le masque de matière de réserve R262 est formé). On forme le masque de matière de réserve R262 de manière à recouvrir entièrement la partie de réseau de cellules de mémoire. Cependant, à l'intérieur de la partie supportant une tension élevée et de la partie logique, la couche active AL est à nu, du fait que le masque de matière de réserve R262 n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R262, à une étape qui est représentée sur la figure 121, on forme sur la totalité de la surface principale du substrat semiconducteur 71, par un procédé d'oxydation thermique, une pellicule d'oxyde 751 qui deviendra la pellicule d'oxyde de grille 75. A ce stade, du fait que la pellicule d'iso- lation 741 sur la partie de réseau de cellules de mémoire comprend la pellicule de nitrure, la pellicule d'isolation 741 n'est pas oxydée et l'épaisseur de la pellicule d'isolation 741 ne change pas. L'épaisseur de la pellicule d'oxyde 751 est d'environ 19 nm. Ensuite, à une étape qui est représentée sur la figure 122, on recouvre avec un masque de matière de réserve R263 des régions autres que la partie logique, et on enlève la pellicule d'oxyde 751 sur la partie logique, par attaque par voie humide. La figure 123 montre cette condi- tion. La figure 123 est une vue en plan représentant la structure de la figure 122 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R263 est formé). On forme le masque de matière de réserve R263 de façon à recouvrir entièrement la partie de réseau de cellules de mémoire et la partie supportant une ten- sion élevée. Cependant, à l'intérieur de la partie logique, la couche ac- tive AL est à nu, du fait que le masque de matière de réserve R263 n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R263, à une étape qui est représentée sur la figure 124, on forme par un procédé d'oxydation thermique, une pellicule d'oxyde 761 qui deviendra la pellicule d'oxyde de grille 76. A ce stade, du fait que la pellicule d'iso- lation 741 sur la partie de réseau de cellules de mémoire comprend la pellicule de nitrure, la pellicule d'isolation 741 n'est pas oxydée et l'épaisseur de la pellicule d'isolation 741 n'est pas changée. Cependant, à l'intérieur de la partie supportant une tension élevée, la pellicule d'oxyde 751 se développe et son épaisseur augmente. L'épaisseur de la pellicule d'oxyde 761 est d'environ 6 nm. La pellicule d'oxyde 751 se dé- veloppe jusqu'à environ 25 nm. Ensuite, à une étape qui est représentée sur la figure 125, on forme une couche de silicium polycristallin dopé 791, à titre de matériau d'électrode de grille, sur la totalité de la surface principale du substrat semiconducteur 71, par un procédé CVD. L'épaisseur de la couche de silicium polycristallin dopé 791 est d'environ 200 nm. On utilise du phos- phore (P) à titre d'impureté. La concentration de l'impureté est d'environ x 1020 cm3. Ensuite à une étape qui est représentée sur la figure 126, on forme un masque de matière de réserve R264 sur la couche de silicium polycristallin dopé 791, et on définit un motif avec ce masque. La figure 127 montre cette condition. La figure 127 est une vue en plan représentant la structure de la figure 126 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R264 est formé). Le masque de matière de réserve R264 est formé de façon à être perpendiculaire à la couche active AL qui a une configuration rectangulaire. L'opération de définition de motif forme la pellicule d'oxyde de grille 76 et l'électrode de grille 79 à l'intérieur de la partie logique, elle forme la pellicule d'oxyde de grille 76 et l'électrode de grille 79 à l'inté- rieur de la partie supportant une tension élevée, et elle forme la pellicule d'oxyde tunnel 73, I'électrode de grille flottante 77 et l'électrode de grille de commande 78 à l'intérieur de la partie de réseau de cellules de mé- moire. A la suite de ceci, après avoir formé les couches LDD 177 par implantation d'ions dans la partie logique et dans la partie supportant une tension élevée, on forme la pellicule d'oxyde de paroi latérale 80 d'une épaisseur d'environ 100 nm sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'électrode de grille 79, sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'électrode de grille 79 et sur une surface latérale de la pellicule d'oxyde tunnel 73, de l'électrode de grille flottante 77, de la pellicule d'isolation inter-couche 74 et de l'électrode de grille de commande 78. En utilisant à titre de masque la pellicule d'oxyde de paroi latérale 80, et en procédant par implantation ionique on forme les couches de source/drain 176. De cette manière, on obtient la struc- ture de la mémoire flash qui est représentée sur la figure 111. Les couches LDD 177 sont obtenues en implantant par exemple des ions d'arsenic avec une énergie de 30 keV et une dose de I x 1013 cm'2. D'autre part, les couches de source/drain 176 sont obtenues en in- jectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm-2, et en effectuant ensuite une opération de recuit à 850 C pendant 30 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former le Circuit Logique en Mémoire Flash, ceci ne sera pas décrit et n'est pas représenté dans les dessins. Problèmes concernant le Circuit Logique en Mémoire Flash classique Comme décrit ci-dessus, dans le Circuit Logique en Mémoire Flash classique, pour former dans une seule puce des transistors qui sont utilisés dans la partie logique, la partie supportant une tension éle- vée et la partie de réseau de cellules de mémoire, et qui ont des caracté- ristiques mutuellement différentes, on change la concentration en impu- reté de la couche dopée de canal conformément à chaque transistor, et on ajuste une valeur de seuil. Cependant, lorsque la concentration en impureté de la couche dopée de canal devient plus élevée, la valeur de seuil augmente. En même temps, une fuite de couche de diffusion augmente du fait que la concentration en impureté devient élevée par exemple dans une partie de jonction entre une couche de diffusion et le substrat. En d'autres termes, la valeur de seuil et la fuite de couche de diffusion sont dans une relation mutuelle de compromis, et par conséquent un courant de fuite est auto- matiquement déterminé une fois que la valeur de seuil est déterminée. Il en résulte que la relation de compromis entre les deux impose une res- triction à la conception du circuit. En outre, dans la partie logique, dans le but de parvenir à une possibilité d'attaque élevée, il est nécessaire de former une pellicule d'oxyde de grille plus mince que celles des autres parties. Dans ce but, il est nécessaire de former un ensemble de types de transistors qui ont des épaisseurs de pellicule d'oxyde mutuellement différentes, dans la mé- moire flash qui se présente sous la forme d'une seule puce, et il est né- cessaire dans certains cas de former les pellicules d'oxyde en plusieurs étapes. Par exemple, dans la partie supportant une tension élevée, à l'étape d'enlèvement du masque de matière de réserve R263 (voir la fi- gure 122), la pellicule d'isolation 751 se développe davantage au cours de la formation de la pellicule d'oxyde 761 (voir la figure 124). Ainsi, la pellicule d'oxyde 751 est formée en deux étapes. Ceci conduit à une pos- sibilité plus élevée de laisser entrer une impureté ou autre, ce qui à son tour dégrade la fiabilité de la pellicule d'oxyde de grille 75 ou amoindrit la maîtrise de l'épaisseur de pellicule. Ceci conduit en outre à un problème qui consiste dans la perte de la fiabilité du transistor MOS à canal N T32 de la partie supportant une tension élevée, etc. Comme décrit ci-dessus, dans un dispositif à semiconducteurs dans lequel plusieurs types de transistors sont formés dans une seule puce, les valeurs de seuil ont été ajustées jusqu'à présent en changeant les concentrations en impureté des couches dopées de canal conformé- ment aux transistors. Cependant, du fait qu'il y a une relation de com- promis entre une valeur de seuil et une fuite de couche de diffusion, un courant de fuite est automatiquement déterminé une fois que la valeur de seuil est déterminée. Par conséquent, la relation de compromis entre les deux impose une restriction à la conception du circuit. De plus, il est né- cessaire de former les pellicules d'oxyde de grille en plusieurs étapes. Ceci conduit à une possibilité plus élevée de permettre l'entrée d'une im- pureté ou autres, ce qui à son tour dégrade la fiabilité des pellicules d'oxyde de grille ou amoindrit la maîtrise de l'épaisseur de pellicule. Ceci conduit en outre à un problème qui consiste dans la dégradation de la fiabilité des transistors. Un premier aspect de la présente invention porte sur un dispo- sitif à semiconducteurs comprenant au moins un transistor sur un subs- trat semiconducteur, dans lequel au moins un transistor comprend: une couche de semiconducteur d'un premier type de conductivité qui est for- mée dans une surface du substrat semiconducteur; une couche dopée de canal du premier type de conductivité qui est formée sélectivement dans la couche de semiconducteur; et une électrode de commande qui est for- mée en une position qui fait face à la couche dopée de canal, au dessus de la couche de semiconducteur, I'électrode de commande comprend une couche de silicium polycristallin qui contient de façon interne une impu- reté d'un second type de conductivité et de l'azote, et l'azote est introduit dans une partie inférieure de la couche de silicium polycristallin, d'une manière telle que l'impureté ait une concentration relativement élevée dans une partie supérieure de la couche de silicium polycristallin, mais ait une concentration relativement faible dans la partie inférieure de la couche de silicium polycristallin. Dans le dispositif à semiconducteurs conforme au premier as- pect de la présente invention, du fait que l'électrode de commande comprend une couche de silicium polycristallin qui contient de façon interne une impureté d'un second type de conductivité et de l'azote, et du fait que l'azote est introduit dans une partie inférieure de la couche de sili- cium polycristallin, d'une maniere telle que l'impureté ait une concentra- tion relativement élevée dans une partie supérieure de la couche de sili- cium polycristallin, mais ait une concentration relativement faible dans la partie inférieure de la couche de silicium polycristallin, lorsque le dispo- sitif fonctionne, une couche de désertion est créée à l'intérieur de la cou- che de silicium polycristallin, conformément à la partie dans laquelle la concentration de l'impureté est relativement basse, ce qui fait que l'épaisseur effective de la pellicule d'oxyde de grille est déterminée con- formément à la région dans laquelle la couche de désertion est créée. Par conséquent, lorsque plusieurs types de transistors ayant des caracté- ristiques mutuellement différentes (par exemple des spécifications impo- sées mutuellement différentes) doivent être formés, en changeant les concentrations en impureté respectives, I'épaisseur effective de la pelli- cule d'oxyde de grille est changée et une valeur de seuil est fixée. Ainsi, contrairement à ce qui était fait jusqu'à présent, il n'est pas nécessaire de changer la concentration en impureté de la couche dopée de canal conformément à des caractéristiques des transistors, et il est possible de fixer la concentration en impureté de la couche dopée de canal à une valeur qui réduit au minimum un courant de fuite provenant d'une couche de diffusion (c'est-à-dire une fuite de couche de diffusion). Par exemple, si la concentration en impureté de la couche dopée de canal est fixée de façon qu'une fuite de couche de diffusion devienne minimale, et si une valeur de seuil est fixée au moyen de la concentration en impureté et de la concentration d'azote, il est possible de s'affranchir de la relation de compromis entre la valeur de seuil et la fuite de couche de diffusion, et une restriction imposée à la conception de circuits est supprimée. En ou- tre, du fait qu'il est possible de changer l'épaisseur effective de la pelli- cule d'oxyde de grille, il n'est pas nécessaire de former avec des épais- seurs mutuellement différentes les pellicules d'oxyde de grille des tran- sistors qui ont des tensions de claquage mutuellement différentes. Selon un second aspect de l'invention, dans le dispositif à se- miconducteurs du premier aspect, les transistors comprennent au moins deux types de transistors, et au moins deux types de transistors ont des structures telles que les concentrations de l'azote soient différentes entre les deux types de transistors, au moins. Ainsi, dans le second aspect de la présente invention, du fait que les concentrations de l'azote sont différentes parmi les deux types de transistors, au moins, les distributions des concentrations en impureté dans les couches de silicium polycristallin sont mutuellement différentes. En effet, si les concentrations en impureté sont les mêmes, dans le tran- sistor dans lequel la concentration en azote est supérieure, la distribution de la concentration en impureté change de façon plus abrupte que dans l'autre transistor. Il en résulte qu'une couche de désertion est créée dans une plus grande étendue dans les couches de silicium polycristallin pen- dant le fonctionnement du dispositif, et l'épaisseur effective des pellicu- les d'oxyde de grille devient élevée. Par conséquent, l'application à un transistor qui doit avoir la pellicule d'oxyde de grille la plus épaisse per- met de former la pellicule d'oxyde de grille réelle avec une faible épais- seur. En outre, du fait qu'il est possible de changer les épaisseurs effec- tives des pellicules d'oxyde de grille en changeant les concentrations en azote, il n'est pas nécessaire de former un certain nombre de types de pellicules d'oxyde de grille qui ont des épaisseurs mutuellement diffé- rentes. Selon un troisième aspect de l'invention, dans le dispositif à semiconducteurs du second aspect, au moins deux types de transistors comprennent des premier à troisièmes types de transistors, le transistor du premier type comprend: une paire de premières régions de semicon- ducteur du second type de conductivité formées sélectivement et indé- pendamment l'une de l'autre dans la couche de semiconducteur du pre- mier type de transistor; et une première pellicule d'oxyde de grille qui est formée sur la couche de semiconducteur du premier type de transistor, entre la paire de premières régions de semiconducteur, la couche dopée de canal du premier type de transistor est formée entre la paire de pre- mières régions de semiconducteur, l'électrode de commande du premier type de transistor comprend: une première couche de silicium polycris- tallin qui est formée sur la pellicule d'oxyde de grille; et une première ré- gion dans laquelle de l'azote est introduit, qui est formée dans la pre- mière couche de silicium polycristallin, le second type de transistor com- prend: une paire de secondes régions de semiconducteur du second type de conductivité, formées sélectivement et indépendamment l'une de l'autre dans la couche de semiconducteur du second type de transistor; et une seconde pellicule d'oxyde de grille qui est formée sur la couche de semiconducteur du second type de transistor, entre la paire de secondes régions de semiconducteur, la couche dopée de canal du second type de transistor est formée entre la paire de secondes régions de semiconduc- teur, l'électrode de commande du second type de transistor comprend une seconde couche de silicium polycristallin qui est formée sur la se- conde pellicule d'oxyde de grille; et une seconde région dans laquelle de l'azote est introduit, qui est formée dans la seconde couche de siliciure polycristallin, le troisième type de transistor comprend: une paire de troi- sièmes régions de semiconducteur du second type de conductivité, for- mées sélectivement et indépendamment l'une de l'autre dans la couche de semiconducteur du troisième type de transistor; et une troisième pelli- cule d'oxyde de grille qui est formée sur la couche de semiconducteur du troisième type de transistor, entre la paire de troisièmes régions de semi- conducteur; la couche dopée de canal du troisième type de transistor est formée entre la paire de troisièmes régions de semiconducteur, I'élec- trode de commande du troisième type de transistor comprend: une troi- sième couche de silicium polycristallin qui est formée sur la troisième pellicule d'oxyde de grille; et une troisième région dans laquelle de l'azote est introduit, qui est formée dans la troisième couche de silicium polycristallin, les concentrations des première à troisième régions dans lesquelles de l'azote est introduit sont mutuellement différentes, les pre- mière à troisième pellicules d'oxyde de grille ont la même épaisseur, et les couches dopées de canal des transistors des premier à troisième ty- pes ont les mêmes concentrations en impureté. Ainsi, dans le troisième aspect de l'invention, les première à troisième régions dans lesquelles de l'azote est introduit ont des concen- trations mutuellement différentes, les première à troisième pellicules d'oxyde de grille ont la même épaisseur, et les première à troisième cou- ches dopées de canal ont la même concentration en impureté. Par con- séquent, dans une mémoire DRAM, lorsque le premier type de transistor est utilisé pour un circuit amplificateur de lecture, le second type de tran- sistor est utilisé pour un circuit périphérique et le troisième type de tran- sistor est utilisé pour un réseau de cellules de mémoire, si les concentra- tions en impureté des électrodes de grille sont les mêmes et les concen- trations des première à troisième régions dans lesquelles de l'azote est introduit sont respectivement changées, il est possible de changer les épaisseurs effectives des pellicules d'oxyde de grille, et de fixer une va- leur de seuil. Ainsi, contrairement à ce qui était fait jusqu'à présent, il n'est pas nécessaire de changer les concentrations en impureté des cou- ches dopées de canal conformément aux caractéristiques de transistors, et il est possible de fixer les concentrations en impureté des couches do- pées de canal à une valeur qui réduise au minimum un courant de fuite à partir d'une couche de diffusion (c'est-à-dire une fuite de couche de dif- fusion). Par exemple, si les concentrations en impureté des couches do- pées de canal sont fixées de façon qu'une fuite de couche de diffusion devienne minimale, et si une valeur de seuil est fixée au moyen des con- centrations en impureté des premières à troisième régions dans lesquel- les de l'azote est introduit, et de la concentration de l'azote, il est possi- ble de s'affranchir de la relation de compromis entre la valeur de seuil et la fuite de couche de diffusion, et une restriction imposée à la conception de circuits est supprimée. En outre, le fait de changer les concentrations des première à troisième régions dans lesquelles de l'azote est introduit a moins d'influence sur les autres structures que le fait de changer la concentration en impureté de la couche dopée de canal qui est formée dans le substrat semiconducteur. Plus précisément, une implantation io- nique dans un substrat semiconducteur, en particulier une implantation à une dose élevée, est une cause de dégradation de la qualité du cristal du substrat semiconducteur. Cependant, du fait que dans la présente inven- tion on traite l'électrode de commande qui se trouve dans une position extérieure, un tel problème ne se manifeste pas. Selon un quatrième aspect de l'invention, dans le dispositif à semiconducteurs du second aspect, au moins deux types de transistors comprennent des premier à troisième types de transistors, le premier type de transistor comprend: une paire de premières régions de semiconduc- teur du second type de conductivité,formées sélectivement et indépendamment l'une de l'autre dans la couche de semiconducteur du premier * type de transistor; et une première pellicule d'oxyde de grille qui est for- mée sur la couche de semiconducteur du premier type de transistor, entre la paire de premières régions de semiconducteur, la couche dopée de canal du premier type de transistor est formée entre la paire de premiè- res régions de semiconducteur, I'électrode de commande du premier type de transistor comprend: une première couche de silicium polycristallin qui est formée sur la première pellicule d'oxyde de grille; et une première région dans laquelle de l'azote est introduit, qui est formée dans la pre- mière couche de silicium polycristallin, le second type de transistor com- prend: une paire de secondes regions de semiconducteur du second type de conductivité, formées sélectivement et indépendamment l'une de l'autre dans la couche de semiconducteur du second type de transistor; et une seconde pellicule d'oxyde de grille qui est formée sur la couche de semiconducteur du second type de transistor, entre la paire de secondes régions de semiconducteur, la couche dopée de canal du second type de transistor est formée entre la paire de secondes régions de semiconduc- teur, I'électrode de commande du second type de transistor comprend: une seconde couche de silicium polycristallin qui est formée sur la se- conde pellicule d'oxyde de grille; et une seconde région dans laquelle de l'azote est introduit, qui est formée dans la seconde couche de silicium polycristallin, le troisième type de transistor comprend: une paire de troi- sièmes régions de semiconducteur du second type de conductivité, for- mées sélectivement et indépendamment l'une de l'autre dans la couche de semiconducteur du troisième type de transistor; une troisième pellicule d'oxyde de grille qui est formée sur la couche de semiconducteur du troi- sième type de transistor, entre la paire de troisièmes régions de semi- conducteur; une électrode de grille flottante qui est formée sur la troi- sième pellicule d'oxyde de grille; et une pellicule d'isolation intercouche qui est formée sur l'électrode de grille flottante, la couche dopée de ca- nal du troisième type de transistor est formée entre la paire de troisièmes régions de semiconducteur, I'électrode de commande du troisième type de transistor comprend: une troisième couche de silicium polycristallin qui est formée sur la troisième pellicule d'oxyde de grille; et une troi- sième région dans laquelle de l'azote est introduit, qui est formée dans la troisième couche de silicium polycristallin, la concentration de la pre- mière région dans laquelle de l'azote est introduit est supérieure à celle des seconde et troisième régions dans lesquelles de l'azote est introduit, les première et seconde pellicules d'oxyde de grille ont la même épais- seur, qui est une première épaisseur, tandis que la troisième pellicule d'oxyde de grille a une seconde épaisseur qui est supérieure à la pre- mière épaisseur, et les couches dopées de canal des transistors des premier à troisième types ont les mêmes concentrations en impureté. Ainsi, dans le quatrième aspect de l'invention, la concentration de la première région dans laquelle de l'azote est introduit est supérieure à celles des seconde et troisième régions dans lesquelles de l'azote est introduit, les première et seconde pellicules d'oxyde de grille ont la même épaisseur, qui est une première épaisseur, tandis que la troisième pelli- cule d'oxyde de grille a une seconde épaisseur qui est supérieure à la première épaisseur, et les couches dopées de canal des premier et troi- sième types de transistors ont la même concentration en impureté. Par consequent, dans une memoire flash, par exemple, lorsque le premier type de transistor est appliqué à un circuit qui doit avoir une tension de claquage élevée, le second type de transistor est appliqué à un circuit périphérique et le troisième type de transistor est appliqué à un réseau de cellules de mémoire, il n'est pas nécessaire de former avec des épais- seurs mutuellement différentes les pellicules d'oxyde de grille de tran- sistors qui ont des tensions de claquage mutuellement différentes. En outre, dans un Circuit Logique en Mémoire Flash, le premier type de tran- sistor peut être appliqué à un circuit qui doit avoir une tension de cla- quage élevée, le second type de transistor peut être appliqué à un circuit logique et le troisième type de transistor peut être appliqué à un réseau de cellules de mémoire. De plus, du fait qu'il est possible de fixer des valeurs de seuil en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il n'est pas nécessaire de changer les concentrations en impureté des couches dopées de canal en fonction des caractéristi- ques des transistors, et il est possible de fixer les concentrations à des valeurs auxquelles un courant de fuite provenant d'une couche de diffu- sion (c'est-à-dire une fuite de couche de diffusion) peut être réduit à la valeur la plus faible possible. Par conséquent, en fixant les concentra- tions en impureté des couches dopées de canal à des valeurs avec les- quelles une fuite de couche de diffusion est aussi faible que possible, tout en ajustant les caractéristiques de tension de claquage et les va- leurs de seuil au moyen des concentrations en azote, il est possible de satisfaire les exigences concernant les tensions de claquage, de s'af- franchir de la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction qui est imposée à la conception de circuits. De plus, également dans le cas de la forma- tion de pellicules d'oxyde de grille ayant des épaisseurs mutuellement différentes, en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il est possible de réduire les types de pellicules d'oxyde de grille. Ceci permet de simplifier les étapes de fabrication des pellicules d'oxyde de grille, et d'obtenir des pellicules d'oxyde de grille qui sont excellentes en ce qui concerne la fiabilité et la maîtrise de l'épaisseur de pellicule. Selon un cinquième aspect de l'invention, dans le dispositif à semiconducteurs du second aspect, au moins deux types de transistors comprennent des premier à troisième types de transistors, le premier type de transistor comprend: une paire de premières régions de semiconduc- teur du second type de conductivité formées, sélectivement et indépen- damment l'une de l'autre dans la couche de semiconducteur du premier type de transistor; et une première pellicule d'oxyde de grille qui est formée sur la couche de semiconducteur du premier type de transistor, entre la paire de premières régions de semiconducteur, la couche dopée de canal est formée entre la paire de premières régions de semiconduc- teur, I'électrode de commande du premier type de transistor comprend: une première couche de silicium polycristallin qui est formée sur la pre- mière pellicule d'oxyde de grille; et une première région dans laquelle de l'azote est introduit, qui est formée dans la première couche de silicium polycristallin, le second type de transistor comprend: une paire de se- condes régions de semiconducteur du second type de conductivité, for- mées sélectivement et indépendamment l'une de l'autre dans la couche de semiconducteur du second type de transistor; et une seconde pellicule d'oxyde de grille qui est formée sur la couche de semiconducteur du se- cond type de transistor, entre la paire de secondes régions de semicon- ducteur, la couche dopée de canal du second type de transistor est formée entre la paire de secondes régions de semiconducteur, la seconde électrode de commande du second type de transistor comprend: une se- conde couche de silicium polycristallin qui est formée sur la seconde pel- licule d'oxyde de grille; et une seconde région dans laquelle de l'azote est introduit, qui est formée dans la seconde couche de silicium poly- cristallin, le troisième type de transistor comprend: une paire de troisiè- mes régions de semiconducteur du second type de conductivité, formées sélectivement et indépendamment de l'une de l'autre dans la couche de semiconducteur du troisième type de transistor; une troisième pellicule d'oxyde de grille qui est formée sur la couche de semiconducteur du troi- sième type de transistor, entre la paire de troisièmes régions de semi- conducteur; la couche dopée de canal du troisième type de transistor est formée entre la paire de troisièmes régions de semiconducteur, I'élec- trode de commande du troisième type de transistor comprend: une troi- sième couche de silicium polycristallin qui est formée sur la troisième pellicule d'oxyde de grille; et une troisième région dans laquelle de l'azote est introduit, qui est formée dans la troisième couche de silicium polycristallin, la concentration de la troisième région dans laquelle l'azote est introduit est supérieure à celles des première et seconde régions dans lesquelles de l'azote est introduit, les première à troisième pellicu- les d'oxyde de grille ont la même épaisseur, et les couches dopées de canal des transistors des premier et troisième types ont les mêmes con- centrations en impureté. Ainsi, dans le cinquième aspect de l'invention, la concentration de la troisième région dans laquelle de l'azote est introduit est supérieure à celles des première et seconde régions dans lesquelles de l'azote est introduit, les première à troisième pellicules d'oxyde de grille ont la même épaisseur, et les couches dopées de canal des transistors des premier à troisième types ont la même concentration en impureté. Par conséquent, dans un Circuit Logique en Mémoire DRAM, par exemple, en appliquant le premier type de transistor à un circuit logique, le second type de tran- sistor à un circuit amplificateur de lecture et le troisième type de transis- tor a un réseau de cellules de mémoire, dans le réseau de cellules de mémoire dans lequel la concentration en azote est la plus élevée, une couche de désertion est créée dans une zone étendue dans les électro- des de commande, ce qui fait que l'épaisseur de pellicule d'oxyde devient effectivement élevée et la valeur de seuil est élevée. Par conséquent, en fixant les concentrations en impureté des couches dopées de canal des transistors des premier à troisième types à des valeurs avec lesquelles une fuite de couche de diffusion est aussi faible que possible, tout en fixant les valeurs de seuil au moyen des concentrations en azote, il est possible de s'affranchir de la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction imposée à la conception de circuits. Un sixième aspect de la présente invention porte sur un dispo- sitif à semiconducteurs comprenant au moins un transistor sur un subs- trat semiconducteur, dans lequel au moins un transistor comprend: une région active qui est définie par une pellicule d'oxyde de champ qui est formée sélectivement sur une surface principale du substrat semicon- ducteur; une pellicule d'oxyde qui est formée sur la région active; et une électrode de commande qui est formée sur la pellicule d'oxyde et sur la pellicule d'oxyde de champ, I'électrode de commande comprenant de fa- çon interne une couche de silicium polycristallin dans laquelle une impu- reté du même type de conductivité qu'une couche de source/drain et de I'azote sont introduits, I'azote est introduit sélectivement dans une partie inférieure de la couche de silicium polycristallin, sur une partie de bord de la région active, de manière que l'impureté ait une concentration rela- tivement élevée dans une partie supérieure de la couche de silicium po- lycristallin, mais une concentration relativement faible dans la partie infé- rieure de la couche de silicium polycristallin. Ainsi, dans le sixième aspect de l'invention, du fait que de l'azote est introduit sélectivement dans une partie inférieure de la couche de silicium polycristallin, de manière que l'impureté ait une concentration relativement élevée dans une partie supérieure de la couche de silicium polycristallin, mais ait une concentration relativement faible dans la par- tie inférieure de la couche de silicium polycristallin, une couche de dé- sertion est créée dans les couches de silicium polycristallin pendant le fonctionnement d'un dispositif, conformément à la partie dans laquelle la concentration de l'impureté est relativement faible, ce qui fait que I'épaisseur effective de la pellicule d'oxyde de grille est déterminée con- formément à la région dans laquelle la couche de désertion est créée. Par conséquent, pendant le fonctionnement d'un dispositif, une étendue dans laquelle la couche de désertion est formée devient plus grande à l'intérieur de la couche de silicium polycristallin, dans une partie de bord de la région active, l'épaisseur effective de la pellicule d'oxyde devient élevée, et la valeur de seuil est partiellement augmentée. Dans le cas o on utilise par exemple pour le substrat semiconducteur un substrat du type silicium sur isolant, ou SOI, un problème consistant en une valeur de seuil réduite du fait de la structure de la partie de bord est résolu. Selon un septième aspect de l'invention, dans le dispositif à semiconducteurs du sixième aspect, I'azote est introduit à une dose de 1 x 1015 cm-2 à 1 x 1016 cm-2. Ainsi, dans le septième aspect de l'invention, I'électrode de com- mande est formée sur la pellicule d'oxyde et sur la pellicule d'oxyde de champ, et elle contient de façon interne la première couche de silicium poly- cristallin dans laquelle de l'azote est introduit et la seconde couche de sili- cium polycristallin dans laquelle l'impureté du même type de conductivité que la couche de source/drain est introduite. Par conséquent, lorsque le transistor fonctionne, une couche de désertion est créée dans la première couche de silicium polycristallin, la pellicule d'oxyde devient effectivement épaisse, et une valeur de seuil devient élevée. Ainsi, même lorsque l'épais- seur de la pellicule d'oxyde n'est pas appropriée pour une tension qui est appliquée à une électrode de grille, un champ électrique qui agit sur la pelli- cule d'oxyde est faible, ce qui, à son tour, empêche un claquage diélectrique de la pellicule d'oxyde et améliore la fiabilité du transistor. Un huitième aspect de l'invention porte sur un dispositif à semi- conducteurs comprenant au moins un transistor sur un substrat semicon- ducteur, dans lequel au moins un transistor comprend: une région active qui est définie par une pellicule d'oxyde de champ qui est formée sélecti- vement sur une surface principale du substrat semiconducteur; une pelli- cule d'oxyde qui est formée sur la région active; et une électrode de commande qui est formée sur la pellicule d'oxyde et sur la pellicule d'oxyde de champ, I'électrode de commande contenant de façon interne une première couche de silicium polycristallin dans laquelle de l'azote est introduit, et une seconde couche de silicium polycristallin dans laquelle une impureté du même type de conductivité qu'une couche de source/drain est introduite. Dans le dispositif à semiconducteurs du huitième aspect de l'in- vention, on obtient la concentration en azote qui est appropriée pour le dispositif à semiconducteurs du sixième ou du septième aspect. Selon un neuvième aspect de l'invention, dans le dispositif à semiconducteurs du huitième aspect, I'azote est introduit à une dose de 1 x 1015 cm-2 à 1 x 1016 cm'2. Conformément au procédé de fabrication d'un dispositif à semi- conducteurs du neuvième aspect de l'invention, I'impureté a une distribu- tion de concentration telle que la concentration est relativement élevée dans une partie supérieure de la couche de silicium polycristallin, mais est relativement faible dans la partie inférieure de la couche de silicium polycristallin. Le procédé de fabrication d'un dispositif à semiconducteurs du neuvième aspect de l'invention est donc approprié pour fabriquer le dispositif à semiconducteurs du premier aspect de l'invention. Un dixième aspect de l'invention porte sur un procédé de fabri- cation d'un dispositif à semiconducteurs dans lequel il y a au moins un transistor sur un substrat semiconducteur, comprenant les étapes sui- vantes: (a) on forme une couche de semiconducteur d'un premier type de conductivité dans une surface du substrat semiconducteur, à une position à laquelle au moins un transistor est formé; (b) on forme sélectivement une couche dopée de canal du premier type de conductivité dans la cou- che de semiconducteur d'au moins un transistor, par implantation ioni- que; et (c) on forme une électrode de commande au-dessus de la couche de semiconducteur d'au moins un transistor, en une position qui fait face à la couche dopée de canal, dans lequel l'étape (c) comprend une étape (c1) de formation d'une couche de silicium polycristallin qui contient une impureté d'un second type de conductivité et de l'azote, et l'étape (c- 1) comprend une étape d'introduction de l'azote dans une partie inférieure de la couche de silicium polycristallin. Avec le procédé de fabrication d'un dispositif à semiconduc- teurs du dixième aspect de l'invention, il est possible d'obtenir un procé- dé de fabrication qui convient pour fabriquer le dispositif à semiconduc- teurs du troisième aspect de l'invention. Selon un onzième aspect de l'invention, dans le procédé de fa- brication d'un dispositif à semiconducteurs du dixième aspect, les tran- sistors comprennent des premier à troisième types de transistors, I'étape (c) comprend les étapes suivantes: on forme une pellicule d'oxyde sur les couches de semiconducteur des premier à troisième types de tran- sistors; on forme une première couche de silicium polycristallin sur la pellicule d'oxyde; on introduit une impureté du second type de conducti- vité dans la première couche de silicium polycristallin, pour former ainsi une seconde couche de silicium polycristallin; on introduit de l'azote dans une partie inférieure de la seconde couche de silicium polycristallin, avec une dose nil, pour former ainsi une première région d'azote; on masque la seconde couche de silicium polycristallin à une position à laquelle le premier type de transistor est formé, et on introduit de l'azote dans la première région d'azote dans une partie restante de la seconde couche de silicium polycristallin, avec une dose n2, pour former ainsi une se- conde région d'azote; on masque la seconde couche de silicium poly- cristallin à un position à laquelle le second type de transistor est formé, et on introduit de l'azote dans la seconde région d'azote dans une partie restante de la seconde couche de silicium polycristallin, avec une dose n3, pour former ainsi une troisième région d'azote; et on enlève sélecti- vement la seconde couche de silicium polycristallin et la pellicule d'oxyde, par une opération de définition de motif, pour former ainsi: une première pellicule d'oxyde de grille et l'électrode de commande du pre- mier type de transistor, sur la couche de semiconducteur du premier type de transistor; une seconde pellicule d'oxyde de grille et l'électrode de commande du second type de transistor, sur la couche de semiconduc- teur du second type de transistor; et une troisième pellicule d'oxyde de grille et l'électrode de commande du troisième type de transistor, sur la couche de semiconducteur du troisième type de transistor. Avec le procédé de fabrication d'un dispositif à semiconducteurs du onzième aspect de l'invention, il est possible d'obtenir un procédé de fabrication qui convient pour fabriquer le dispositif à semiconducteurs du quatrième aspect de l'invention. Selon un douzième aspect de l'invention, dans le procédé de fabrication d'un dispositif à semiconducteurs du dixième aspect, les tran- sistors comprennent des premier à troisième types de transistors, I'étape (c) comprend les étapes suivantes: on forme une première pellicule d'oxyde ayant une première épaisseur sur les couches de semiconducteur des premier à troisième types de transistors; on forme sélectivement sur la première pellicule d'oxyde sur la couche de semiconducteur du troi- sième type de transistor, une première couche de silicium polycristallin qui contient de façon uniforme une impureté du second type de conduc- tivité; on forme sélectivement une pellicule d'isolation sur la première couche de silicium polycristallin, tout en enlevant la première pellicule d'oxyde à des positions auxquelles les premier et second types de tran- sistors sont formés; on forme une seconde pellicule d'oxyde ayant une seconde épaisseur qui est inférieure à la première épaisseur, sur la cou- che de semiconducteur du premier type de transistor et du second type de transistor; on forme une seconde couche de silicium polycristallin sur la seconde pellicule d'oxyde et sur la pellicule d'isolation; on introduit de l'azote dans une partie inférieure de la seconde couche de silicium poly- cristallin, avec une dose nl, pour former ainsi une première région d'azote; on masque la seconde couche de silicium polycristallin à une position à laquelle les second et troisième types de transistors sont for- més, et on introduit de l'azote dans la première région d'azote dans une partie restante de la seconde couche de silicium polycristallin, avec une dose n2, pour former ainsi une seconde région d'azote; et on enlève sé- lectivement la seconde couche de silicium polycristallin et les première et seconde pellicules d'oxyde, par une opération de définition de motif, pour former ainsi: une première pellicule d'oxyde de grille et l'électrode de commande du premier type de transistor, sur la couche de semiconduc- teur du premier type de transistor; une seconde pellicule d'oxyde de grille et l'électrode de commande du second type de transistor, sur la couche de semiconducteur du second type de transistor; et une troisième pelli- cule d'oxyde de grille, une électrode de grille flottante, une pellicule d'isolation inter-couche et l'électrode de commande du troisième type de transistor, sur la couche de semiconducteur du troisième type de tran- sistor. Avec le procédé de fabrication d'un dispositif à semiconduc- teurs du douzième aspect de l'invention, il est possible d'obtenir un pro- cédé de fabrication qui convient pour fabriquer le dispositif à semicon- ducteurs du cinquième aspect de l'invention. Un but de la présente invention est donc de procurer un dispo- sitif à semiconducteurs dans lequel il n'y ait pas relation de compromis entre une valeur de seuil et une fuite de couche de diffusion, et il ne soit pas nécessaire de former des pellicules d'oxyde de grille en plusieurs étapes, ainsi que de procurer un procédé pour fabriquer un tel dispositif à semiconducteurs. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la des- cription se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma pour la description de la fonction de l'azote dans une électrode de grille; La figure 2 est une représentation graphique pour la description de distributions d'une impureté et de l'azote dans l'électrode de grille; Les figures 3 et 4 sont des schémas pour la description de la fonction de l'azote dans une électrode de grille; La figure 5 est une coupe montrant une structure d'un premier mode de réalisation préféré de la présente invention; La figure 6 est une représentation graphique pour la description d'une distribution d'azote conforme au premier mode de réalisation préfé- ré de la présente invention; La figure 7 est une représentation graphique pour la description d'une distribution d'impureté conforme au premier mode de réalisation préféré de la présente invention; La figure 8 est une représentation graphique pour la description d'une épaisseur d'une pellicule d'oxyde de grille dans le premier mode de réalisation préféré de la présente invention; Les figures 9 à 15 sont des schémas montrant des étapes de fabrication conformes au premier mode de réalisation préféré de la pré- sente invention; La figure 16 est une coupe montrant une structure d'un second mode de réalisation préféré de la présente invention; La figure 17 est une représentation graphique pour la descrip- tion d'une distribution d'azote conforme au second mode de réalisation préféré de la présente invention; La figure 18 est une représentation graphique pour la descrip- tion d'une distribution d'impureté conforme au second mode de réalisa- tion préféré de la présente invention; La figure 19 est une représentation graphique pour la descrip- tion d'une épaisseur d'une pellicule d'oxyde de grille dans le second mode de réalisation préféré de la présente invention; Les figures 20 à 33 sont des schémas montrant des étapes de fabrication conformes au second mode de réalisation préféré de la pré- sente invention; La figure 34 est une coupe montrant une structure d'un troi- sième mode de réalisation préféré de la présente invention; La figure 35 est une représentation graphique pour la descrip- tion d'une distribution d'azote conforme à un troisième mode de réalisa- tion préféré de la présente invention; La figure 36 est une représentation graphique pour la descrip- tion d'une distribution d'impureté conforme au troisième mode de réalisa- tion préféré de la présente invention; La figure 37 est une représentation graphique pour la descrip- tion d'une épaisseur d'une pellicule d'oxyde de grille dans le troisième mode de réalisation préféré de la présente invention; Les figures 38 à 44 sont des schémas montrant des étapes de fabrication conformes au troisième mode de réalisation préféré de la pré- sente invention; La figure 45 est une coupe montrant une structure d'un qua- trième mode de réalisation préféré de la présente invention; La figure 46 est une représentation graphique pour la descrip- tion d'une distribution d'azote conforme au quatrième mode de réalisation préféré de la présente invention; La figure 47 est une représentation graphique pour la descrip- tion d'une distribution d'impureté conforme au quatrième mode de réali- sation préféré de la présente invention; La figure 48 est une représentation graphique pour la descrip- tion d'une épaisseur d'une pellicule d'oxyde de grille dans le quatrième mode de réalisation préféré de la présente invention; Les figures 49 à 62 sont des schémas montrant des étapes de fabrication conformes au quatrième mode de réalisation préféré de la présente invention; La figure 63 est un schéma de circuit pour la description d'un cinquième mode de réalisation préféré de la présente invention; La figure 64 est un schéma montrant une structure du cin- quième mode de réalisation préféré de la présente invention; La figure 65 est une vue en perspective d'un transistor MOS, * représentant le cinquième mode de réalisation préféré de la présente in- vention; Les figures 66 et 67 sont des schémas montrant une étape de fabrication conforme au cinquième mode de réalisation préféré de la pré- sente invention; La figure 68 est un schéma montrant une première modification du cinquième mode de réalisation préféré de la présente invention; La figure 69 est un schéma montrant une seconde modification de l'étape de fabrication conforme au cinquième mode de réalisation préféré de la présente invention; La figure 70 est un schéma montrant un exemple d'une applica- tion de la seconde modification de l'étape de fabrication conforme au cinquième mode de réalisation préféré de la présente invention; La figure 71 est un schéma pour la description d'une structure d'ensemble d'une mémoire DRAM classique; La figure 72 est une coupe pour la description d'une structure de la mémoire DRAM classique; La figure 73 est une représentation graphique pour la descrip- tion d'une distribution d'une impureté dans la mémoire DRAM classique; Les figures 74 à 79 sont des schémas montrant des étapes de fabrication de la mémoire DRAM classique; La figure 80 est un schéma pour la description d'une structure d'ensemble d'une mémoire flash classique; La figure 81 est une coupe pour la description d'une structure de la mémoire flash classique; La figure 82 est une représentation graphique pour la descrip- tion d'une épaisseur d'une pellicule d'oxyde de grille dans la mémoire flash classique; Les figures 83 a 96 sont des schémas montrant des étapes de fabrication de la mémoire flash classique; La figure 97 est un schéma pour la description d'une structure d'ensemble d'un Circuit Logique en Mémoire DRAM classique; La figure 98 est une coupe pour la description d'une structure du Circuit Logique en Mémoire DRAM classique; La figure 99 est une représentation graphique pour la descrip- tion d'une distribution d'une impureté dans le Circuit Logique en Mémoire DRAM classique; La figure 100 est une représentation graphique pour la descrip- tion d'une épaisseur d'une pellicule d'oxyde de grille dans le Circuit Logi- que en Mémoire DRAM classique; Les figures 101 à 109 sont des schémas montrant des étapes de fabrication du Circuit Logique en Mémoire DRAM classique; La figure 110 est un schéma pour la description d'une structure d'ensemble d'un Circuit Logique en Mémoire Flash classique; La figure 111 est une coupe pour la description d'une structure du Circuit Logique en Mémoire Flash classique; La figure 112 est une représentation graphique pour la descrip- tion d'une distribution d'une impureté dans le Circuit Logique en Mémoire Flash classique; La figure 113 est une représentation graphique pour la descrip- tion d'une épaisseur d'une pellicule d'oxyde de grille dans le Circuit Logi- que en Mémoire Flash classique; et Les figures 114 à 127 sont des schémas montrant des étapes de fabrication du Circuit Logique en Mémoire Flash classique. De façon générale, une électrode de grille (en silicium poly- cristallin) qui fait partie d'un transistor MOS est dopée avec une impureté de type N ou une impureté de type P. Ceci vise à réduire la résistance d'une grille, grâce au dopage avec l'impureté. En outre, on utilise une impureté de type N ou une impureté de type P en fonction du type d'une couche de caisson. Ainsi, lorsqu'une électrode de grille de type P est sélectionnée pour une couche de caisson de type N, ou une électrode de grille de type N est sélectionnée pour un caisson de type P, il est possi- ble de réduire une valeur de seuil. La figure 1 montre une structure d'un transistor MOS M1 qui est formé par dopage d'une électrode de grille avec une impureté, par im- plantation ionique. On sait que dans une telle électrode de grille, I'intro- duction d'azote au voisinage d'une interface entre l'électrode de grille et une pellicule d'oxyde de grille a pour effet d'améliorer la fiabilité de la pellicule d'oxyde et d'atténuer un phénomène selon lequel un traitement thermique ultérieur permet à l'impureté de traverser l'électrode de grille et de diffuser dans un substrat. Par conséquent, dans le transistor MOS M1 qui est représenté sur la figure 1, on a forme une couche d'impureté IL et une couche NL dans laquelle de l'azote est introduit, et ces deux couches ont une distri- bution de concentration. La figure 2 montre un profil d'impureté et un profil d'azote du transistor MOS M1. Sur la figure 2, la concentration en impureté selon une ligne A-A' d'une électrode de grille G1 du transistor MOS M1 repré- senté sur la figure 1, a une distribution selon laquelle la concentration s'élève avec la forme d'une courbe à une interface entre une pellicule d'oxyde de grille (SiO2) Zl et l'électrode de grille (silicium polycristallin) G1, atteint un premier pic, diminue avec la forme d'une courbe, s'élève à nouveau avec la forme d'une courbe, atteint un second pic, et diminue à nouveau avec la forme d'une courbe. D'autre part, la concentration d'azote a une distribution selon laquelle la concentration s'élève avec la forme d'une courbe à une inter- face entre une couche de caisson Wl (Si) et la pellicule d'oxyde de grille (SiO2) Z1, atteint un pic à l'interface entre la pellicule d'oxyde de grille (SiO2) Zl et l'électrode de grille (silicium polycristallin) G1, et diminue avec la forme d'une courbe. Sur la figure 2, la concentration en azote et la concentration en impureté sont portées sur un axe horizontal, tandis que la distance (c'est- à-dire la profondeur) dans la direction de la ligne A-A' est portée sur un axe vertical. Sur la figure 2, une interface Si-SiO2 est l'interface entre la caisson W1 et la pellicule d'oxyde de grille Z1, et une interface SiO2- silicium polycristallin est l'interface entre la pellicule d'oxyde de grille Z1 et l'électrode de grille G1. Comme décrit précédemment, du fait que l'azote a une fonction d'atténuation de la diffusion d'une impureté, plus la concentration de l'azote qui est introduit au voisinage de l'interface entre l'électrode de grille G1 et la pellicule d'oxyde de grille Z1 est élevée, plus la concentra- tion en impureté au voisinage de cette interface devient faible. On sait que si une concentration en impureté devient trop faible dans une élec- trode de grille, une couche de désertion est créée a l'intérieur de l'élec- trode de grille pendant qu'un transistor fonctionne. Une introduction ex- cessive d'azote occasionne un problème qui consiste en ce qu'une cou- che de désertion se développe. On décrira en se référant aux figures 3 et 4 un phénomène qui consiste en ce qu'une introduction excessive d'azote crée une couche de désertion. La figure 3 montre une condition d'une couche de désertion DP1 qui est formée dans une électrode de grille G2 dans un transistor MOS M2 qui a une concentration en azote relativement faible, et elle montre également un profil d'azote et un profil d'impureté selon la ligne A-A' de l'électrode de grille G2. La figure 4 montre une condition d'une couche de désertion DP2 qui est formée dans une électrode de grille G3 dans un transistor MOS M3 qui a une concentration en azote relativement élevée, ainsi qu'un profil d'azote et un profil d'impureté selon la ligne A-A' de l'élec- trode de grille G3. En comparant les deux dessins, on comprend que plus la con- centration en azote au voisinage de l'interface entre l'électrode de grille et la pellicule d'oxyde de grille est élevée, plus la concentration en impu- reté au voisinage de cette interface devient faible, et la couche de dé- sertion DP2 dans l'électrode de grille G3 est formée dans une plus grande étendue que la couche de désertion DP1 dans l'électrode de grille G2. Lorsqu'une couche de désertion est formée, une chute de ten- sion se produit dans la couche de désertion. Par conséquent, une tension qui est effectivement appliquée à un élément devient faible qu'une ten- sion appliquée. En résumé, une pellicule d'oxyde de grille devient effecti- vement épaisse. Ceci créée des problème tels qu'une valeur de seuil ac- crue et un courant de drain réduit. La présente invention vise à utiliser positivement une couche de désertion qui est formée à l'intérieur d'une électrode de grille, de fa- çon que plusieurs types de transistors soient formés dans une seule puce sans une introduction excessive d'azote, et donc sans dégrader la fiabi- lité d'une pellicule d'oxyde de grille et sans réduire une diffusion d'impu- reté de grille. Dans ce qui suit, on décrira des modes de réalisation préférés de la présente invention en relation avec des exemples d'une mémoire DRAM, d'une mémoire flash, d'un Circuit Logique en Mémoire DRAM et d'un Circuit Logique en Mémoire Flash. Premier mode de réalisation préféré 1-1. Structure du dispositif La figure 5 montre une structure partielle d'une mémoire DRAM 100 dans laquelle plusieurs types de transistors sont formés, à titre de premier mode de réalisation préféré de la présente invention. De façon générale, une mémoire DRAM comprend non seulement une partie de ré- seau de cellules de mémoire pour enregistrer des données, mais égale- ment une partie d'amplificateur de lecture et une partie de circuits péri- phériques (par exemple un tampon d'adresse, un décodeur X, un déco- deur Y, un circuit d'horloge de ligne/colonne, un circuit de transmission d'entrée/sortie, un circuit de régénération, etc.). Toutes ces parties sont formées par des transistors, et les tran- sistors respectifs doivent avoir des caractéristiques différentes. Par exemple, en ce qui concerne des valeurs de seuil, alors qu'une valeur de seuil pour un transistor de la partie de réseau de cellules de mémoire est d'environ 1 V et une valeur de seuil pour des transistors des parties de circuits périphériques est d'environ 0,8 V, une valeur de seuil pour le transistor de la partie d'amplificateur de lecture doit être réduite à une valeur aussi faible que 0,4 V. La figure 5 montre des coupes de transistors MOS à canal N T41 à T43 qui sont utilisés pour la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mé- moire. Sur la figure 5, les transistors MOS à canal N T41 à T43 sont formés dans une couche de caisson de type P 101 qui est formée sur le même substrat semiconducteur 1 (du type P). La couche de caisson 101 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 102 et une couche d'oxydation locale de silicium, ou couche LOCOS, 2, de manière que les transistors MOS à canal N T41 à T43 soient formés dans des régions qui sont créées par séparation entre élé- ments. Le transistor MOS à canal N T41 de la partie d'amplificateur de lecture comprend une paire de couches de source/drain 106 qui sont for- mées dans la couche de caisson 101, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches de drain fai- blement dopees (que l'on appelle ci-après "couches LDD") 107, qui sont formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 106. La pellicule d'oxyde de grille 3 est formée sur les couches LDD 107, et une électrode de grille 4A est formée sur la pellicule d'oxyde de grille 3. Une pellicule d'oxyde de paroi latérale 5 est formée sur une sur- face latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4A. Une couche dopée de canal 103A est formée à l'intérieur de la cou- che de caisson 101, sous l'électrode de grille 4A. Dans l'électrode de grille 4A, une région N1 dans laquelle de l'hydrogène est introduit est formée au voisinage d'une interface avec la pellicule d'oxyde de grille 3. Le transistor MOS a canal N T42 de la partie de circuits péri- phériques comprend une paire de couches de source/drain 106 formées àl'intérieur de la couche de caisson 101, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 107. La pellicule d'oxyde de grille 3 est formée sur les couches LDD 107, et une électrode de grille 4B est formée sur la pellicule d'oxyde de grille 3. La pellicule d'oxyde de paroi latérale 5 est formée sur une surface latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4B. Une couche dopée de canal 103B est formée à l'intérieur de la couche de caisson 101, sous l'électrode de grille 4B. Dans l'électrode de grille 4B, une région N2 dans laquelle de I'azote est introduit est formée au voisinage d'une interface avec la pelli- cule d'oxyde de grille 3. Le transistor MOS à canal N T43 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 106 qui sont formées à l'intérieur de la couche de caisson 101, indépendam- ment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 107. Une pellicule d'oxyde de grille 3 est formee sur les couches de source/drain 106 et les couches LDD 107, et une électrode de grille 4C est formée sur la pellicule d'oxyde de grille 3. La pellicule d'oxyde de paroi latérale 5 est formée sur une surface latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4C. Une couche dopée de canal 103C est formée à l'intérieur de la couche de caisson 101, sous l'électrode de grille 4C. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une même couche de source/drain 106. De telles structures sont disposées en succession. Dans l'électrode de grille 4C, une région N3 dans laquelle de l'azote est introduit est formée au voisinage d'une interface avec la pelli- cule d'oxyde de grille 3. TABLEAU 5 Partie d'amplificateur Partie de circuits Partie de réseau de de lecture (T41) périphériques (T42) cellules de mémoire (T43) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 10 nm 10 nm 10 nm de grille Epaisseur de pellicule 200 nm 200 nm 200 nm d'électrode de grille Paroi latérale 100 nm 100 nm 100 nm c Caisson B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm'2 Couche de coupure de canal B 130 keV 5 x 1012 cm'2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm'2 Couche dopée de canal B 50 keV 1 x10 cm B 50 keV 1012cm-2 B 50 keV 1 x 1012cm'2 Couche LDD As 30 keV 1 x 1013 cm'2 As 30 keV 1 x 1013cm2 As 30 keV 1 x 1013 cm-2 Couche de source/drain As 50 keV 5 x 1015 cm-2 As 50 keV 5 x 1015 cm-2 As 50 keV 5 x 1015 cm'2 P1 -2 keV5 2 105 c-2 Implatatio de grilP 30 keV 5 1015 cm2 P 30 keV 5 x 1015 cm P 30 keV 5 x 1015 cm-2 Implantation de grille 2 N 10 keV 1 x 1015 cm-2 N 10 keV 3 x 1015 cm2 As 10 keV 1 x 1016 cm'2 o w |Traitement thermique 850 C 60 min Dans le Tableau 5, les doses d'impureté pour former les cou- ches dopées de canal des transistors MOS à canal N T41, T42 et T43 sont toutes égales à 5 x 1015 cmr2. Du phosphore (P) est implanté à titre d'impureté pour chacune des couches, avec une énergie d'implantation de 30 keV. Les doses d'azote sont respectivement de 1 x 10 cm-2, 3 x 1015 -2 1 cm 2et I x 1016 cm'2. L'énergie d'implantation est toujours égale à 10 keV. Les figures 6 et 7 montrent des profils d'azote et des profils d'impureté des transistors MOS à canal N T41, T42 et T43 formant la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, qui sont tous représentés sur la figure 5, ces profils correspondant à des coupes selon respectivement la ligne A-A', la ligne B-B' et la ligne C-C'. Sur les figures 6 et 7, une position (c'est-à-dire la profondeur) dans une direction de coupe est portée sur un axe horizontal et les con- centrations en azote et les concentrations en impureté sont portées sur un axe vertical. L'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif) apparaissent dans cet ordre sur l'axe hori- zontal à partir du côté gauche. Comme indiqué dans le Tableau 5, les doses d'azote sont mu- tuellement différentes parmi les électrodes de grille 4A à 4C des transis- tors MOS à canal N T41 à T43, et par conséquent les concentrations en azote sont mutuellement différentes. Les concentrations en azote aug- mentent progressivement dans l'ordre de valeurs de seuil croissantes qui sont désirées pour les électrodes de grille. En résumé, comme indiqué à la ligne A-A' sur la figure 6, le transistor T41 de la partie d'amplificateur de lecture a la valeur la plus basse, et le transistor T42 de la partie de circuits périphériques (ligne B-B') et le transistor T43 de la partie de ré- seau de cellules de mémoire (ligne C-C') ont des valeurs supérieures, dans cet ordre. En outre, de l'azote est présent dans chaque pellicule d'oxyde de grille, et une relation concernant les concentrations est maintenue. Le profil est tel qu'il n'y ait presque pas d'azote dans une partie de la cou- che de caisson autre que celle se trouvant au voisinage de l'interface avec les pellicules d'oxyde de grille. De plus, comme représenté sur la figure 7, en ce qui concerne les profils d'impureté dans les électrodes de grille, le profil du transistor T41 de la partie d'amplificateur de lecture est le plus plat, comme indiqué par la ligne A-A', et le profil du transistor T42 de la partie de circuits pé- riphériques et le profil du transistor T43 de la partie de réseau de cellu- les de mémoire changent progressivement de façon plus abrupte, dans cet ordre, comme indiqué respectivement par la ligne B-B' et la ligne C- C'. Ceci vient du fait que la diffusion et l'activation d'une impureté sont plus fortement réduites dans une électrode de grille dans laquelle une plus grande quantité d'azote est introduite. Du fait que les doses d'impureté sont les mêmes parmi les cou- ches dopées de canal 103A à 103C des transistors MOS à canal N T41 à T43, la ligne A-A', la ligne B-B' et la ligne C-C' sont mutuellement super- posées. La diffusion et l'activation d'une impureté sont plus fortement réduites dans une électrode de grille dans laquelle une plus grande quantité d'azote est introduite, ce qui fait que la concentration en impu- reté au voisinage des pellicules d'oxyde de grille devient plus faible. Par conséquent, dans la partie de réseau de cellules de mémoire dans laquelle la concentration en impureté est la plus faible, la couche de dé- sertion est la plus grande à l'électrode de grille, I'épaisseur effective de la pellicule d'oxyde est la plus élevée, et la valeur de seuil est élevée. La figure 8 montre des épaisseurs réelles et des épaisseurs effectives des pellicules d'oxyde de grille respectives. La figure 8 montre les transistors MOS à canal N de la partie d'amplificateur de lecture, de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, dans cet ordre, à partir du côté gauche, le long de l'axe hori- zontal. Comme la figure 8 le montre clairement, les épaisseurs effectives des pellicules d'oxyde de grille respectives sont progressivement plus épaisses dans l'ordre de la partie d'amplificateur de lecture, de la partie de circuits périphériques et de la partie de réseau de cellules de mé- moire. 1-2. Procédé de fabrication Dans ce qui suit, on présentera en se référant aux figures 9 à une description d'un procédé de fabrication des transistors MOS à ca- nal N T41, T42 et T43 de la partie d'amplificateur de lecture, de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire qui forment la mémoire DRAM 100 qui est représenté sur la figure 5. Premièrement, à une étape qui est représentée sur la figure 9, on forme une couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 2 en lui donnant par exemple une épaisseur de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 1 du type P. A la suite de ceci, on implante par exemple des ions de bore, avec une énergie de 700 keV et une dose de 1 x 1013 cm 2, pour former ainsi une région de caisson de type P 101 dans le substrat semiconducteur 1. Bien qu'on forme également une région de caisson de type N dans le substrat semiconducteur 1, pour former des transistors MOS à canal P, ceci n'est pas représenté et on ne le décrira pas. Ensuite, on implante par exemple des ions de bore avec une énergie de 130 keV et une dose de 5 x 1012 cm2, pour former ainsi la couche de coupure de canal 102 dans le subs- trat semiconducteur 1. On forme la couche de coupure de canal 102 en lui donnant une forme qui, en association avec la couche LOCOS 2, crée les régions présentant une séparation entre éléments. Ensuite, on forme à une position prédéterminée dans la région de caisson 101 une couche dopée de canal 100 qui donnera les couches dopées de canal 103A à 103C. A ce stade, on forme également la couche dopée de canal 100 dans des régions dans les transistors T42 et T43 de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 100 en implantant par exemple des ions de bore, avec une énergie de 50 keV et une dose de 1 x 1012 cm-2. Ensuite, à une étape qui est représentée sur la figure 10, après avoir formé une pellicule d'oxyde 31 qui deviendra la pellicule d'oxyde de grille 3, sur une surface principale du substrat semiconducteur 1, par un procédé d'oxydation thermique, on forme une couche de silicium poly- cristallin (non dopé) 42, à titre de matériau d'électrode de grille, sur la pellicule d'oxyde de grille 3, par un procédé de dépôt chimique en phase vapeur (ou CVD). La pellicule d'oxyde 31 a une épaisseur d'environ nm, tandis que la couche de silicium polycristallin 42 a une épaisseur d'environ 200 nm. Ensuite, à une étape qui est représentée sur la figure 11, on implante des ions d'impureté dans la couche de silicium polycristallin 42, par implantation ionique, ce qui forme une couche de silicium polycristal- lin dopé 421. On forme la couche de silicium polycristallin dopé 421 en implantant par exemple des ions de phosphore, avec une énergie de 30 keV et une dose de 5 x 1015 cm'2. Ensuite, à une étape qui est représentée sur la figure 12, on implante des ions d'azote dans la couche de silicium polycristallin dopé 421, par implantation ionique conformément au transistor MOS à canal N T41 de la partie d'amplificateur de lecture, qui a la plus faible concentra- tion en azote dans l'électrode de grille, pour former ainsi une couche N1 dans laquelle de l'azote est introduit. A ce stade, la couche N1 dans laquelle de l'azote est introduit est également formée dans la couche de silicium polycristallin dopé 421 dans la partie de circuits périphériques et la partie de réseau de cellules de mémoire. La couche N1 dans laquelle de l'azote est introduit est formée en implantant des ions d'azote, par exemple avec une énergie de 10 keV et une dose de 1 x 1015 cm-2. Ensuite, à une étape qui est représentée sur la figure 13, on forme un masque de matière de réserve R204 sur la partie d'amplificateur de lecture. On implante en plus des ions d'azote d'une manière sélective dans la couche de silicium polycristallin dopé 421 de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, pour for- mer ainsi une région N2 dans laquelle de l'azote est introduit, qui a une concentration qui est conforme au transistor MOS à canal T42 de la par- tie de circuits périphériques. A ce stade, la région N2 dans laquelle de l'azote est introduit est également formée dans la couche de silicium po- lycristallin dopé 421 dans la partie de réseau de cellules de mémoire. On forme la région N2 dans laquelle de l'azote est introduit, en implantant par exemple des ions d'azote avec une énergie de 10 keV et une dose de 2 x 1015 cm-2. Ensuite après avoir enlevé le masque de matière de réserve R204, à une étape qui est représentée sur la figure 14, on forme un mas- que de matière de réserve R205 sur la partie d'amplificateur de lecture et la partie de circuits périphériques, et on implante en plus des ions d'azote, d'une manière sélective, dans la couche de couche de silicium polycristallin dopé 42B de la partie de réseau de cellules de mémoire, pour former ainsi une région N3 dans laquelle de l'azote est introduit, qui a une concentration qui est conforme au transistor MOS à canal N T43 de la partie de réseau de cellules de mémoire. On forme la région N3 dans laquelle de l'azote est introduit, en implantant des ions d'azote avec par exemple une énergie de 10 keV et une dose de 7 x 1015 cm'2 Ensuite, à une étape qui est représentée sur la figure 15, on forme un masque de matière de réserve R206 sur les couches de silicium polycristallin dopé 42A à 42C, et on définit un motif avec ce masque, de façon à former les électrodes de grille 4A à 4C et la pellicule d'oxyde de grille 3. Ensuite, après avoir formé les couches LDD 107 dans la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, par implantation ionique, on forme la pellicule d'oxyde de paroi latérale 5 sur une surface latérale de la pelli- cule d'oxyde de grille 3 et des électrodes de grille 4A à 4C, jusqu'à une épaisseur d'environ 100 nm. En utilisant à titre de masque la pellicule d'oxyde de paroi latérale 5, on forme les régions de source/drain, par im- plantation ionique. De cette manière, on obtient la structure de la mé- moire DRAM 100 qui est représentée sur la figure 5. On obtient les couches LDD 107 en injectant par exemple des ions d'arsenic (As), avec une énergie de 30 keV et une dose de 1 x 1013 cm-2. D'autre part, on obtient les couches de source/drain 106 en injec- tant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm'2, et en effectuant ensuite une opération de recuit à 850 C pendant 60 minutes. Bien que les régions N1 à N3 dans lesquelles de l'azote est in- troduit soient en contact avec la pellicule d'oxyde de grille 3 sur la figure , ceci est un résultat de la diffusion de l'azote introduit, sous l'effet d'un traitement thermique au cours de la formation de la couche de source/ drain et autres, et d'une agrégation ultérieure de l'azote introduit, au voi- sinage de l'interface avec la pellicule d'oxyde de grille 3 qui contient un certain nombre de défauts cristallins. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former la mémoire DRAM, on ne décrira pas ces opérations et elles ne sont pas représentées dans les dessins. 1-3. Fonction et effet caractéristiques Comme décrit ci-dessus, la mémoire DRAM 100 conforme au premier mode de réalisation préféré de la présente invention a une structure dans laquelle les concentrations en azote dans les électrodes de grille sont changées parmi les différents types de transistors ayant des caractéristiques mutuellement différentes (ayant par exemple des spécifications imposées mutuellement différentes), de façon à changer les épaisseurs effectives des pellicules d'oxyde de grille respectives, et à fixer des valeurs de seuil. Ceci élimine la nécessité de changer les con- centrations en impureté des couches dopées de canal conformément aux caractéristiques des transistors, et par conséquent il est possible de fixer les concentrations à des valeurs avec lesquelles un courant de fuite (c'est-à-dire une fuite de couche de diffusion) provenant d'une couche de diffusion peut être réduit à la valeur la plus faible possible. Ainsi, en fixant les concentrations en impureté des couches do- pées de canal à des valeurs avec lesquelles une fuite de couche de dif- fusion est aussi faible que possible, tout en fixant des valeurs de seuil au moyen des concentrations en azote des électrodes de grille, il est possi- ble de s'affranchir de la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction qui est imposée à la conception de circuits. Le fait de changer les concentrations en impureté des électro- des de grille de façon indépendante a moins d'influence sur les autres structures que de changer les concentrations en impureté des couches dopées de canal qui sont formées à l'intérieur du substrat semiconduc- teur. En effet, lorsqu'on doit implanter des ions dans le substrat semi- conducteur, en particulier lorsqu'on doit effectuer une implantation avec une dose élevée, ceci occasionne une dégradation du cristal du substrat semiconducteur. Cependant, dans la présente invention, du fait que des ions d'azote sont implantés dans les électrodes de grille qui se trouvent dans la couche la plus extérieure, ce problème ne se manifeste pas. Il est seulement nécessaire de fixer une plage d'implantation d'une manière telle que les ions d'azote n'atteignent pas les pellicules d'oxyde de grille. Bien que l'on ait indiqué dans ce qui précède que les concen- trations en impureté des couches dopées de canal 103A à 103C sont les mêmes, il n'est pas obligatoire que les concentrations en impureté soient * les mêmes. Par exemple, lorsqu'il n'est pas possible d'ajuster suffisam- ment les valeurs de seuil en changeant seulement les concentrations en impuretés des électrodes de grille, on peut ajuster les valeurs de seuil en changeant les concentrations en impureté des couches dopées de canal 103A à 103C. Du fait que ceci est un processus auxiliaire, une augmen- tation des concentrations en impureté est faible. Ceci n'augmente pas considérablement la fuite de couche de diffusion et ne permet également pas à l'implantation ionique d'occasionner une dégradation du cristal du substrat semiconducteur. En outre, bien qu'il y ait un certain nombre de défauts cristallins au voisinage de l'interface entre les électrodes de grille et la pellicule d'oxyde de grille, lorsque de l'azote est introduit dans les électrodes de grille, des atomes d'azote se combinent avec des liaisons libres, qui sont l'une des causes de formation de défauts cristallins, ce qui répare les défauts cristallins. La fiabilité de la pellicule d'oxyde de grille est donc améliorée. En outre, du fait que les régions N1 à N3 dans lesquelles de l'azote est introduit, sont formées au voisinage de l'interface entre la pel- licule d'oxyde de grille 3 et les électrodes de grille 4A à 4C, il est possi- ble d'éviter la traversée de l'impureté qui est implantée dans les électro- des de grille. En effet, I'impureté implantée est diffusée par un chauffage ou un autre traitement qui est effectué par la suite, du fait que l'impureté implantée a un profil de concentration. Lorsque l'impureté implanté dif- fuse de façon excessive, dans certains cas l'impureté implantée traverse entièrement la pellicule d'oxyde de grille, en atteignant le substrat en si- licium. Ce phénomène est appelé "traversée". Si la traversée se produit, la concentration en impureté change dans les régions de canal, et par conséquent des caractéristiques électriques fondamentales, telles qu'une valeur de seuil, sont changées. Cependant, les régions N1 à N3 dans lesquelles de l'azote est introduit empêchent ceci. 1-4. Modifications Dans ce qui précède, on a décrit en se référant aux figures 9 à le procédé de fabrication de la mémoire DRAM 100 conforme au pre- mier mode de réalisation préféré, en relation avec un exemple dans le- quel des ions d'impureté sont implantés par implantation ionique dans la couche de silicium polycristallin 42, pour former ainsi la couche de sili- cium polycristallin dopé 421 (voir la figure 11). Cependant, la couche de silicium polycristallin dopé peut être formée par une opération de dopage au moment de la formation, dans laquelle une impureté est introduite en même temps que la couche de silicium polycristallin est formée, en utilisant un gaz de matière de dépôt avec un gaz qui contient une impureté telle que du phosphore, pendant la formation de la couche de silicium polycristallin par un procédé CVD. On peut utiliser ce procédé pour former la couche de silicium polycristallin, qui est un matériau principal des électrodes de grille, dans les second à quatrième modes de réalisation préférés que l'on décrira ultérieurement. La concentration en impureté est uniforme à l'intérieur de la couche de silicium polycristallin dopé qui est formée de cette manière, de façon à réduire la diffusion de l'impureté qui est due a un traitement thermique ou autres. En outre, dans ce qui précède, on a décrit en se référant aux figures 9 à 15 le procédé de fabrication de la mémoire DRAM 100 con- forme au premier mode de réalisation préféré, en relation également avec un exemple dans lequel la région N1 dans laquelle de l'azote est intro- duit est aussi formée dans l'électrode de grille du transistor MOS à canal N T41 de la partie d'amplificateur de lecture, dans lequel une région dans laquelle la couche de désertion est formée est la plus petite (voir la fi- gure 12). On peut cependant ajuster une valeur de seuil en ajustant la concentration en impureté de la couche dopée de canal, sans former dans l'électrode de grille 4A la région N1 dans laquelle de l'azote est in- troduit. Une telle structure élimine au moins une fois l'étape d'introduc- tion d'azote, ce qui simplifie à son tour les processus de fabrication. Bien que l'on ait décrit dans ce qui précède la structure dans laquelle divers types de transistors sont formés sur un substrat mono- cristallin, à titre de premier mode de réalisation préféré de la présente invention, il est possible d'obtenir une fonction et un effet similaires dans le cas o divers types de transistors sont formés sur un substrat SOI (silicium sur isolant). Second mode de réalisation préféré 2-1. Structure du dispositif La figure 16 montre une structure partielle d'une mémoire flash dans laquelle plusieurs types de transistors sont formés, à titre de second mode de réalisation préféré de la présente invention. De façon générale, une mémoire flash diffère d'une mémoire DRAM par l'utilisation d'une tension élevée, telle que 10 V, pour l'écriture et l'effacement. Dans ce but, une mémoire flash comprend non seulement une partie de réseau de cellules de mémoire pour l'enregistrement de données, mais égale- ment une partie supportant une tension élevée, telle qu'un décodeur X et un décodeur Y, qui est utilisée après élévation de tension, une partie de circuits périphériques (c'est-à-dire un tampon d'adresse, une partie d'horloge de ligne/colonne, une partie de transmission d'entrée/sortie, une partie de registre de données, une partie d'amplificateur de lecture, une partie de commande de fonctionnement), et autres. Bien que toutes ces parties soient formées par des transistors, du fait de différences en- tre des tensions utilisées, il est nécessaire d'avoir plusieurs types de transistors qui ont des caractéristiques mutuellement différentes. La figure 16 montre des coupes de transistors MOS à canal N T51 à T53 qui sont utilisés pour la partie supportant une tension élevée, la partie de circuits périphériques et la partie de réseau de cellules de mémoire. Sur la figure 16, les transistors MOS à canal N T51 à T53 sont formés dans une couche de caisson de type P 121, qui est formée sur le même substrat semiconducteur 21 (du type P). La couche de caisson 121 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 122 et une couche LOCOS 22, d'une manière telle que les tran- sistors MOS à canal N T51 à T53 soient formés dans des régions qui sont créées par séparation entre éléments. Le transistor MOS à canal N T51 de la partie supportant une tension élevée comprend une paire de couches de source/drain 126 qui sont formées dans la couche de caisson 121, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 127 qui sont formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 126. La pellicule d'oxyde de grille 25A est formée sur les couches LDD 127, et une électrode de grille 29A est formée sur la pellicule d'oxyde de grille 25A. Une pellicule d'oxyde de paroi latérale 30 est for- mée sur une surface latérale de la pellicule d'oxyde de grille 25A et de I'électrode de grille 29A. Une couche dopée de canal 123 est formée dans la couche de caisson 121, sous l'électrode de grille 29A. Une région Nll dans laquelle de l'azote est introduit est formée au voisinage de l'interface avec la pellicule d'oxyde de grille 2A, dans l'électrode de grille 29A. Le transistor MOS à canal N T52 de la partie de circuits péri- phériques comprend une paire de couches de source/drain 126 qui sont formées dans la couche de caisson 121, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 127. La pellicule d'oxyde de grille 25A est formée sur les couches LDD 127, et une électrode de grille 29B est formée sur la pellicule d'oxyde de grille 25A. La pellicule d'oxyde de paroi latérale 30 est formée sur une surface latérale de la pellicule d'oxyde de grille 25A et de l'élec- trode de grille 29B. Une couche dopée de canal 124 est formée à l'inté- rieur de la couche de caisson 121, sous l'électrode de grille 29B. Une région N12 dans laquelle de l'azote est introduit est formée au voisinage de l'interface avec la pellicule d'oxyde de grille 25A, dans l'électrode de grille 29B. Le transistor MOS à canal N T53 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 126 qui sont formées dans la couche de caisson 121, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre. Une pellicule d'oxyde tunnel 23 est formée sur des parties de bord des couches de source/drain 126. Une électrode de grille flottante 27, une pellicule d'isolation intercouche (pellicule ONO) 24 et une électrode de grille de commande 29C sont for- mées dans cet ordre sur la pellicule d'oxyde tunnel 23. L'électrode de grille de commande 29C a la même structure que les électrodes de grille, et par conséquent on la traitera comme une électrode de grille dans ce qui suit. En outre, la pellicule d'oxyde de paroi latérale 30 est formée sur une surface latérale de la pellicule d'oxyde tunnel 23, de l'électrode de grille flottante 27, de la pellicule d'isolation inter-couche 24 et de l'électrode de grille de commande 29C. Une région N12 dans laquelle de l'azote est introduit est formée au voisinage de l'interface avec la pellicule d'isolation inter-couche 24dans l'électrode de grille 29C. De plus, une couche dopée de canal 125 est formée dans la couche de caisson 121, sous l'électrode de grille flottante 27. La partie de réseau de cellules de mémoire comporte une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une même cou- che de source/drain 126. De telles structures sont disposées en succes- sion. Le Tableau 6 montre des valeurs numériques concernant les structures des transistors MOS à canal N T51 à T53. TABLEAU 6 Partie supportant une Partie de circuits Partie de réseau de tension élevée (T51) périphériques (T52) cellules de mémoire (T53) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 8 nm 8 nm 10 nm de grille Epaisseur de pellicule 100 nm d'électrode de grille flottante iX1_ Concentration en impureté de 1 x 10--cm3 grille flottante Epaisseur de pellicule ------- TEOS/Si3N4/TEOS = d'isolation inter-couche 10/10/10 nm Epaisseur de pellicule d'élec- 200 nm 200 nm 200 nm n trode de grille de commande Paroi latérale 200 nm 200 nm 200 nm Caisson B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm-2 Couche de coupure de canal B 130 keV 5 x 1012 cm- 2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 1012 cm'2 Couche dopée de canal B 50 keV 5 x 1012 cm-2 B 50 keV 5 x 1012 cm'2 B 50 keV 5 x 1012 cm-2 Couche LDD As 30 keV 1 x 1013 cm-2 As 30 keV 1 x 1013 cm-2 -- Couche de source/drain As 50 keV 5 x 1015 cm-2 As 50 keV 5 x 1015 cm'2 As 50 keV 5 x 1015 cm-2 -. P 30 keV 5 x 105 cm-2 P 30 keV 5 x 1015 cm-2 P 30 keV 5 x 1015 cm2 Implantation de grille 2 15 2 N 10 keV 1 x 10 cm- N 10 keV I x 1015 cm2 N 10 keV 1 x 101 cm - 2 [Traitement thermique 850 C 60 min Dans le Tableau 6, la mémoire flash 200 est caractérisée par le fait que l'électrode de grille 29A du transistor MOS à canal N T51 de la partie supportant une tension élevée a la concentration en azote la plus élevée, et les doses d'azote pour la concentration en impureté de l'élec- trode de grille 29B du transistor MOS à canal N T52 de la partie de circuits périphériques et de l'électrode de grille 29C du transistor MOS à canal N T53 de la partie de réseau de cellules de mémoire sont les mê- mes. Les figures 17 et 18 montrent des profils d'impureté des tran- sistors MOS à canal N T51, T52 et T53 formant la partie supportant une tension élevée, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, qui sont tous représentés sur la figure 16, ces profils correspondant respectivement à des coupes selon la ligne A-A', la ligne B-B' et la ligne C-C'. Sur les figures 17 et 18, une position (c'est-à-dire la profon- deur) dans une direction de coupe est portée sur un axe horizontal, et une concentration en azote et une concentration en impureté sont por- tées sur un axe vertical. L'ordre dans lequel la structure du transistor MOS à canal N T53 de la partie de réseau de cellules de mémoire est fa- briquée est illustré dans une partie supérieure de la figure 17, tandis que l'ordre dans lequel les autres structures sont fabriquées est illustré le long de l'axe horizontal. Les parties supérieures des figures 17 et 18 montrent l'électrode de grille de commande (couche de silicium polycris- tallin), la pellicule d'isolation inter-couche (pellicule ONO), I'électrode de grille flottante (couche de silicium polycristallin), la pellicule d'oxyde tun- nel (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, à partir du côté gauche. En outre, les figures 17 et 18 montrent l'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, le long de l'axe horizontal. Sur la figure 17, comme indiqué par la ligne A-A', la concentra- tion en azote de l'électrode de grille dans la partie supportant une ten- sion élevée est la plus élevée, et la concentration en azote de l'électrode de grille dans la partie de circuits périphériques qui est indiquée par la ligne B-B' et la concentration en azote de l'électrode de grille dans la partie de réseau de cellules de mémoire qui est indiquée par la ligne C- C', sont les mêmes. En outre, de l'azote est présent dans la pellicule d'oxyde de grille et la pellicule d'isolation inter-couche, et une relation concernant les concentrations est maintenue. Le profil est tel qu'il n'y a pratiquement pas d'azote dans une partie de la couche de caisson autre que le voisi- nage de l'interface avec la pellicule d'oxyde de grille. De plus, comme représenté sur la figure 18, en ce qui concerne les profils d'impureté dans les électrodes de grille, le profil du transistor T51 de la partie supportant une tension élevée est très abrupt, comme indiqué par la ligne A-A', et le profil du transistor T52 de la partie de cir- cuits périphériques et le profil du transistor T53 de la partie de réseau de cellules de mémoire changent modérément. Ceci vient du fait que la dif- fusion et l'activation d'une impureté sont davantage atténuées dans une électrode de grille dans laquelle on a introduit une plus grande quantité d'azote. Par conséquent, dans le transistor T51 de la partie supportant une tension élevée, la couche de désertion est la plus grande, ce qui fait que l'épaisseur effective de la pellicule d'oxyde est la plus élevée et la partie supportant une tension élevée peut tenir une tension élevée. La figure 19 montre des épaisseurs réelles et des épaisseurs effectives des pellicules d'oxyde de grille respectives. La figure 19 mon- tre les transistors MOS à canal N de la partie supportant une tension éle- vée, de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, dans cet ordre, à partir du.côté gauche, sur l'axe horizontal. Dans la partie de réseau de cellules de mémoire, la pellicule d'oxyde tunnel est traitée comme la pellicule d'oxyde de grille. Comme la figure 19 le montre clairement, parmi les épaisseurs effectives des pelli- cules d'oxyde de grille respectives, I'épaisseur effective est particulière- ment élevée dans la partie supportant une tension élevée. En outre, comme représenté sur la figure 18, dans chacun des transistors de la partie supportant une tension élevée (ligne A-A'), de la partie de circuits périphériques (ligne B-B') et de la partie de réseau de cellules de mémoire (ligne C-C'), la concentration en impureté de la cou- che dopée de canal reste la même. Du fait que l'électrode de grille flottante du transistor MOS à canal N T53 de la partie de réseau de cellules de mémoire est formée par un procédé CVD, la concentration en impureté reste constante. 2-2. Procédé de fabrication Dans ce qui suit, on décrira en se référant aux figures 20 à 33 un procédé de fabrication des transistors MOS à canal N T51, T52 et T53 de la partie supportant une tension élevée, de la partie de circuits péri- phériques et de la partie de réseau de cellules de mémoire, qui sont tous représentés sur la figure 16. Premièrement, à une étape qui est représentée sur la figure 20, on forme une couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 22, avec une épaisseur qui est par exemple de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 21 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm'2, pour former ainsi une région de caisson de type P 121 dans le substrat semiconducteur 21. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 21, pour former des transistors MOS à canal P, cette opération n'est pas représentée et on ne la décrira pas. Ensuite, on implante par exemple des ions de bore avec une énergie de 130 keV et une dose de 5 x 1012 cm'2, pour former ainsi la couche de coupure de canal 122 dans le substrat semiconducteur 21. On forme la couche de coupure de canal 122 en lui donnant une forme telle qu'avec la couche LOCOS 22, elle crée les régions présentant une séparation entre les éléments. Ensuite, on forme une couche dopée de canal 120 à une posi- tion prédéterminée dans la partie supportant une tension élevée, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, dans la région de caisson 121. On forme la couche dopée de canal 120 en implantant par exemple des ions de bore, avec une énergie de 50 keV et une dose de 5 x 1012 cmr2. Ensuite, à une étape qui est représentée sur la figure 21, après avoir formé par un procédé d'oxydation thermique une pellicule d'oxyde 231, qui deviendra la pellicule d'oxyde tunnel 23, sur une surface princi- pale du substrat semiconducteur 21, on forme par exemple une couche de silicium polycristallin dopé 271, à titre de matériau d'électrode de grille sur la pellicule d'oxyde 231, par un procédé CVD. La pellicule d'oxyde 231 a une épaisseur d'environ 10 nm, tandis que la couche de silicium polycristallin dopé 271 a une épaisseur d'environ 100 nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'environ 1 x 1020 cm-3. Ensuite, à une étape qui est représentée sur la figure 22, on forme sélectivement un masque de matière de réserve R221 sur la cou- che de silicium polycristallin dopé 271, à l'intérieur de la partie de réseau de cellules de mémoire. Dans ce cas, on forme le masque de matière de réserve R221 dans la direction de la largeur de grille de la partie de ré- seau de cellules de mémoire. On enlève par attaque anisotrope une par- tie de la couche de silicium polycristallin dopé 271 qui n'est pas recou- verte par le masque de matière de réserve R221. La figure 23 montre cette condition. La figure 23 est une vue en plan représentant la structure de la figure 22 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R221 est formé). Dans la partie de réseau de cellules de mémoire, le masque de matière de réserve R221 est formé sous la forme d'îlots rectangulaires qui sont disposés réguliè- rement. On forme le masque de matière de réserve R221 de façon à re- couvrir une couche active AL qui a une configuration semblable à un îlot rectangulaire, et une couche LOCOS LL autour de la couche active. Dans la partie supportant une tension élevée et dans la partie de circuits péri- phériques, la couche active AL est à nu, du fait que le masque de ma- tiere de reserve n'est pas forme. Bien que le masque de matière de réserve R221 soit partielle- ment omis sur la figure 23, ce qui fait que la couche active AL et la cou- che LOCO LL sont visibles, ceci n'est fait que pour la clarté de l'illustra- tion de la structure située sous le masque de matière de réserve R221, et simplement pour la commodité de l'illustration. Ensuite, après avoir enlevé le masque de matière de réserve R221, à une étape qui est représentée sur la figure 24, on forme sur la couche de silicium polycristallin dopé 271, par un procédé CVD, une pel- licule d'isolation 241, qui deviendra la pellicule d'isolation intercouche 24 qui isole la grille flottante vis-à-vis de la grille de commande. La pelli- cule d'isolation inter-couche 24 est appelée dans certains cas "pellicule ONO"). La pellicule d'isolation 241 est également formée sur la partie supportant une tension élevée et sur la partie de circuits périphériques. Cette pellicule a une structure dans laquelle une pellicule de TEOS (tétraéthylorthosilicate), une pellicule de nitrure (Si3N4) et une pellicule de TEOS, ayant chacune une épaisseur d'environ 10 nm, sont superpo- sées dans cet ordre. Ensuite, à une étape qui est représentée sur la figure 25, on forme un masque de matière de réserve R222 sur la pellicule d'isolation 241 de la partie de réseau de cellules de mémoire, et on enlève la pelli- cule d'isolation 241 dans toutes les autres régions. Dans ce cas, dans les autres régions, on enlève également la pellicule d'oxyde 231. La figure 26 montre cette condition. La figure 26 est une vue en plan montrant la structure de la fi- gure 25 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R222 est formé). On forme le masque de matière de réserve R222 de façon qu'il recouvre entièrement la partie de réseau de cellules de mémoire. Cependant, dans la partie supportant une tension élevée et dans la partie de circuits périphériques, la couche active AL est à nu, du fait que le masque de matière de ré- serve R222 n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R222, à une étape qui est représentée sur la figure 27, on forme sur la totalité de la surface principale du substrat semiconducteur 21, par un procédé d'oxydation thermique, une pellicule d'oxyde 251A qui deviendra la pellicule d'oxyde de grille 25A. A ce stade. du fait que la pellicule d'isolation 241 sur la partie de réseau de cellules de mémoire comprend la pellicule de nitrure, la pellicule d'isolation 241 n'est pas oxydée et l'épaisseur de la pellicule d'isolation 241 est maintenue. L'épaisseur de la pellicule d'oxyde 251A est d'environ 8 nm. Ensuite, à une étape qui est représentée sur la figure 28, on forme sur la totalité de la surface principale du substrat semiconducteur 21 une couche de silicium polycristallin (non dopé) 280, à titre de maté- riau d'électrode de grille, par un procédé CVD. La couche de silicium po- lycristallin 280 a une épaisseur d'environ 200 nm. Ensuite, à une étape qui est représentée sur la figure 29, on implante des ions d'impureté dans la couche de silicium polycristallin 280, pour former ainsi une couche de silicium polycristallin dopé 281. On forme la couche de silicium polycristallin dopé 281 en implantant par exemple des ions de phosphore, avec une énergie de 30 keV et une dose de 5 x 1015 cm-2. Ensuite, à une étape qui est représentée sur la figure 30, on introduit des ions d'azote dans la couche de silicium polycristallin dopé 281, conformément aux transistors MOS à canal N T52 et T53 de la partie de circuits périphériques et de la partie de réseau de cellules de mé- moire, ayant chacun une faible concentration en impureté dans l'élec- trode de grille, pour former ainsi une région N12 dans laquelle de l'azote est introduit. A ce stade, la région N12 dans laquelle de l'azote est intro- duit est également formée dans la couche de silicium polycristallin dopé 421 sur la partie supportant une tension élevée. On forme la région N12 dans laquelle de l'azote est introduit en implantant par exemple des ions d'azote avec une énergie de 10 keV et une dose de 1 x 1015 cm-2. Ensuite, à une étape qui est représentée sur la figure 31, on forme un masque de matière de réserve R225 sur la partie de circuits pé- riphériques et la partie de réseau de cellules de mémoire. On implante en outre des ions d'azote d'une manière sélective dans la couche de silicium polycristallin dopé 281 de la partie résistant à une tension élevée, pour former ainsi une région Nll dans laquelle de l'azote est introduit, qui a une concentration qui est en accord avec le transistor MOS à canal N T51 de la partie supportant une tension élevée. On forme la région Nll dans laquelle de l'azote est introduit en implantant des ions d'azote avec par exemple une énergie de 10 keV et une dose de 9 x 1015 cm'2. Ensuite, après avoir enlevé le masque de matière de réserve R225, à une étape qui est représentée sur la figure 32, on forme un mas- que de matière de réserve R227 sur la couche de silicium polycristallin dopé 280A, et on définit un motif avec ce masque. La figure 33 montre cette condition. La figure 33 est une vue en plan montrant la structure de la fi- gure 32 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R227 est formé). Le masque de matière de réserve R227 est formé de façon à être perpendiculaire à la couche active AL qui a une configuration rectangulaire. Sous l'effet de l'opération de formation de motif, la pellicule d'oxyde de grille 25A et l'électrode de grille 29A sont formées dans la partie supportant une tension élevée, la pellicule d'oxyde de grille 25A et l'électrode de grille 29B sont formées dans la partie de circuits périphéri- ques, et la pellicule d'oxyde tunnel 23, l'électrode de grille flottante 27, la pellicule d'isolation inter-couche 24 et l'électrode de grille de commande 29C sont formées dans la partie de réseau de cellules de mémoire. A la suite de ceci, après la formation des couches LDD 127 par implantation d'ions dans la partie supportant une tension élevée et dans la partie de circuits périphériques, on forme la pellicule d'oxyde de paroi latérale 30 d'environ 100 nm d'épaisseur sur une surface latérale de la pellicule d'oxyde de grille 25A et de l'électrode de grille 29A, sur une surface latérale de la pellicule d'oxyde de grille 25A et de l'électrode de grille 29B et sur une surface latérale de la pellicule d'oxyde tunnel 23, de l'électrode de grille flottante 27, de la pellicule d'isolation inter-couche 24 et de l'électrode de grille de commande 29C. En utilisant à titre de mas- que la pellicule d'oxyde de paroi latérale 30, on forme par implantation ionique les couches de source/drain 126. De cette manière, on obtient la structure de la mémoire flash qui est représentée sur la figure 16. On notera que l'on obtient les couches LDD 127 en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 1 x 1013 cm'2. D'autre part, on obtient les couches de source/drain 126 en injectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm'2, et en effectuant ensuite une opération de recuit à 850 C pendant 60 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former la mémoire flash, ces opérations ne seront pas dé- crites et ne sont pas représentées dans les dessins. 2-3. Fonction et effet caractéristiques Comme décrit ci-dessus, la mémoire flash 200 conforme au se- cond mode de réalisation préféré de la présente invention a une structure dans laquelle les concentrations en impureté des électrodes de grille sont changées parmi les différents types de transistors ayant des caractéristi- ques mutuellement différentes (ayant par exemple des spécifications im- posées mutuellement différentes), de façon à changer les épaisseurs ef- fectives des pellicules d'oxyde de grille respectives. Il n'est donc pas né- cessaire de former avec des épaisseurs mutuellement différentes les pel- licules d'oxyde de grille qui ont des tensions de claquage mutuellement différentes. En outre, du fait qu'il est possible de fixer les valeurs de seuil en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il n'est pas nécessaire de changer les concentrations en impureté des cou- ches dopées de canal conformément aux caractéristiques des transistors, et par conséquent il est possible de fixer les concentrations à des valeurs avec lesquelles un courant de fuite (c'est-à-dire une fuite de couche de diffusion) provenant d'une couche de diffusion peut être réduit à la plus faible valeur possible. Ainsi, en fixant les concentrations en impureté des couches do- pées de canal à des valeurs avec lesquelles la fuite de couche de diffu- sion est aussi faible que possible, tout en ajustant les caractéristiques de tension de claquage et les valeurs de seuil au moyen des concentrations en impureté des électrodes de grille, il est possible de satisfaire les exi- gences concernant les tensions de claquage, de s'affranchir de la rela- tion de compromis entre les valeurs de seuil et la fuite de couche de dif- fusion, et donc d'éliminer une restriction qui est imposée à la conception de circuits. De plus, dans le cas o on forme des pellicules d'oxyde de grille ayant également des épaisseurs mutuellement différentes, en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il est possible de réduire les types des pellicules d'oxyde de grille. Ceci permet de simplifier les étapes de fabrication des pellicules d'oxyde de grille, et d'obtenir des pellicules d'oxyde de grille qui sont excellentes en ce qui concerne la fiabilité et la maîtrise de l'épaisseur de pellicule. Ainsi, dans la structure qui est représentée sur la figure 16, du fait que les épaisseurs des pellicules d'oxyde de grille des transistors de la partie supportant une tension élevée et de la partie de circuits périphé- riques sont les mêmes, il y a deux types de pellicules d'oxyde de grille. En outre, en ce qui concerne les étapes pour la formation des pellicules d'oxyde, il y a seulement l'étape pour la formation de la pellicule d'oxyde 231 (voir la figure 21) et l'étape pour la formation de la pellicule d'oxyde 215A (voir la figure 27). Du fait que les pellicules d'oxyde sont formées en effectuant une seule fois une oxydation thermique à chacune des éta- pes, contrairement au procédé de fabrication classique que l'on a décrit en se référant aux figures 83 à 96, il n'est pas nécessaire de former une * pellicule d'oxyde en plusieurs phases, et il n'y a pas de risque qu'une im- pureté puisse être mélangée ou que la maîtrise de l'épaisseur de pelli- cule puisse se dégrader. En outre, bien qu'il y ait un certain nombre de défauts cristallins au voisinage de l'interface entre les électrodes de grille et la pellicule d'oxyde de grille, du fait que de l'azote est introduit dans les électrodes de grille, des atomes d'azote se combinent avec des liaisons libres, qui sont l'une des causes de création de défauts cristallins, ce qui fait que les défauts cristallins sont réparés. La fiabilité de la pellicule d'oxyde de grille est donc améliorée. De plus, du fait que les régions Nll et N12 dans lesquelles de l'azote est introduit sont formées au voisinage de l'interface avec la pelli- cule d'oxyde de grille 25A dans les électrodes de grille 29A et 29B, et du fait que la région N12 dans laquelle de l'azote est introduit est formée au voisinage de l'interface avec la pellicule d'isolation inter- couche 24 dans I'électrode de grille de commande 29C, il est possible d'empêcher la tra- versée de l'impureté qui est implantée dans électrodes de grille. Bien que dans ce qui précède, on ait décrit la structure dans laquelle divers types de transistors sont formés sur un substrat mono- cristallin, pour le second mode de réalisation préféré de la présente in- vention, il est possible d'obtenir une fonction et un effet similaires dans le cas o divers types de transistors sont formés sur un substrat SOI (silicium sur isolant). Troisième mode de réalisation préféré 3-1. Structure du dispositif La figure 34 montre une structure partielle d'une mémoire DRAM qui comprend un circuit logique (que l'on appelle ci-après "Circuit Logique en Mémoire DRAM") 300, à titre de troisième mode de réalisation préféré de la présente invention. Un Circuit Logique en Mémoire DRAM est un dispositif qui fonc- tionne avec des performances élevées et qui n'exige qu'un faible coût, du fait qu'un circuit logique est formeé dans la même puce, si bien que la mémoire DRAM et le circuit logique, qui étaient précédemment formés sous la forme de puces séparées, sont combinés ensemble. De façon générale, un Circuit Logique en Mémoire DRAM se divise grossièrement en une partie logique et une partie de mémoire DRAM. Une exigence pour la partie logique consiste en un fonctionne- ment à une vitesse élevée, c'est-à-dire une possibilité d'attaque élevée et une faible capacité. D'autre part, comme décrit précédemment en relation avec le premier mode de réalisation préféré, la partie de mémoire DRAM comprend une partie de réseau de cellules de mémoire dans laquelle un faible courant de fuite est exigé, une partie d'amplificateur de lecture dans laquelle un fonctionnement à une tension faible est exigé, etc. Ain- si, plusieurs types de transistors qui ont des caractéristiques mutuelle- ment différentes sont nécessaires dans un Circuit Logique en Mémoire DRAM qui est formé en une seule puce. La figure 34 montre des coupes de transistors MOS à canal N T61 à T63 qui sont utilisés pour la partie logique, la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire. Sur la figure 34, les transistors MOS à canal N T61 à T63 sont formés dans une couche de caisson de type P 151 qui est formée sur le même substrat semiconducteur 51 (du type P). La couche de caisson 151 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 152, qui est formée dans la couche de caisson 151, et une cou- che LOCOS 52, d'une manière telle que les transistors MOS à canal N T61 à T63 soient formés dans des régions qui sont créées par séparation entre éléments. Le transistor MOS à canal N T61 de la partie logique comprend une paire de couches de source/drain 156 qui sont formées dans la cou- che de caisson 151, indépendamment l'une de l'autre mais parallèlement I'une à l'autre, et une paire de couches LDD 157 qui sont formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 156. Une pellicule d'oxyde de grille 53 est formée sur les couches LDD 157, et une électrode de grille 55A est formée sur la pellicule d'oxyde de grille 53. Une pellicule d'oxyde de paroi latérale 56 est formée sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'élec- trode de grille 55A. Une couche dopée de canal 155A est formée dans la couche de caisson 151, sous l'électrode de grille 55A. Le transistor MOS à canal N T62 de la partie d'amplificateur de lecture comprend une paire de couches de source/drain 156 qui sont for- mées dans la couche de caisson 151, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 157. La pellicule d'oxyde de grille 53 est formée sur les couches LDD 157, et une électrode de grille 55A est formée sur la pellicule d'oxyde de grille 53. La pellicule d'oxyde de paroi latérale 56 est formée sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'élec- trode de grille 55A. Une couche dopée de canal 154 est formée dans la couche de caisson 151, sous l'électrode de grille 55A. Une région N21 dans laquelle de l'azote est introduit est formée au voisinage de l'interface avec la pellicule d'oxyde de grille 53, dans l'électrode de grille 55A. Le transistor MOS à canal N T63 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 156 qui sont formées dans la couche de caisson 151, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 157. La pellicule d'oxyde de grille 53 est formée dans les couches de source/drain 156 et les couches LDD 157, et l'électrode de grille 55B est formée sur la pellicule d'oxyde de grille 53. La pellicule d'oxyde de grille 56 est formée sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'électrode de grille 55B. Une région N22 dans laquelle de l'azote est introduit est formée au voisinage de l'interface avec la pellicule d'oxyde de grille 53 dans l'électrode de grille 55B. Une couche dopée de canal 155A est formée dans la couche de caisson 151, sous l'électrode de grille 55B. La partie de réseau de cellu- les de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une même couche de source/drain 156. De telles structure sont disposées en succession. Le Tableau 7 montre des valeurs numériques concernant les structures des transistors MOS à canal N T61 à T63. TABLEAU 7 Partie logique Partie d'amplificateur Partie de réseau de (T61) de lecture cellules de mémoire (T62) (T63) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 6 nm 6 nm 6 nm de grille Epaisseur de pellicule 200 nm 200 nm 200 nm d'électrode de grille Co Paroi latérale 100 nm 100 nm 100 nm Caisson B 700 keV 1 x 1015 cm-2 B 700 keV 1 x 1015 cm-2 B 700 keV 1 x 1015 cm'2 Couche de coupure de canal B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 Couche dopée de canal B 50 keV 5 x 1012 cm-2 B 50 keV 1 x 1012 cm-2 B 50 keV 5 x 1012 cm-2 Couche LDD As 30 keV 1 x 1013 cm-2 As 30 keV 1 x1013 cm'2 As 30 keV 1 x 1013 cm-2 Couche de source/drain As 50 keV 5 1015cm2 As 50 keV 5 1015 cm2 As 50 keV 5 x 1015 cmA2 -2 15 2cm-2 I. P30 keV 5 x 101 cm- P 30 keV 5 x 10 cm- P 30 keV 5 x 1 cm Implantation de grille 15 -2 w Impanatonde grilN 10 keV 1 x 10cm2 N 10 keV 1 x 105'5 10 cm-2 12 Traitement thermique 850 C 30 min Dans le Tableau 7, les doses d'impureté pour former les cou- ches dopées de canal des transistors MOS à canal N T61, T62 et T63 sont toutes égales à 5 x 1012 cm'2. Du bore (B) est implanté à titre d'im- pureté pour chacune des couches, avec une énergie d'implantation de 10 keV. Les doses d'azote sont respectivement de 1 x 1015 cm'2, 1 x 1015 cm-2 et 5 x 1015 cm'2. L'énergie d'implantation est toujours égale à keV. Les figures 35 et 36 montrent des profils d'impureté des tran- sistors MOS à canal N T61, T62 et T63 de la partie logique, de la partie d'amplificateur de lecture et de la partie de réseau de cellules de mé- moire, qui sont tous représentés sur la figure 34, ces profils correspon- dant à des coupes qui sont faites respectivement selon la ligne A-A', la ligne B-B' et la ligne C-C'. Sur les figures 35 et 36, une position (c'est-à-dire la profon- deur) dans une direction de coupe est portée sur un axe horizontal, et une concentration en azote et une concentration en impureté sont por- tées sur un axe vertical. L'électrode de grille (couche de silicium poly- cristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif) apparaissent dans cet ordre sur l'axe horizontal, à partir du côté gauche Comme représenté dans le Tableau 7, les concentrations en azote sont mutuellement différentes dans les électrodes de grille 55A et B des transistors T61 à T63, et par conséquent les concentrations en azote diffèrent mutuellement de façon correspondante. De ce fait, dans le transistor de la partie de réseau de cellules de mémoire qui doit avoir la valeur de seuil la plus élevée, la concentration en azote dans la région dans laquelle de l'azote est introduit est la plus élevée. Ainsi, comme re- présenté sur la figure 35, la concentration est la plus élevée dans le transistor T63 de la partie de réseau de cellules de mémoire, comme in- diqué par la ligne C-C', et les concentrations dans le transistor T61 de la partie logique (ligne A-A') et le transistor T62 de la partie d'amplificateur de lecture (ligne B-B') sont les mêmes et sont inférieures à celle du tran- sistor T63. En outre, de l'azote est présent dans chaque pellicule d'oxyde de grille, et une relation concernant les concentrations est maintenue. Le profil est tel qu'il n'y a presque pas d'azote dans une partie de la couche de caisson autre que celle se trouvant au voisinage de l'interface avec la pellicule d'oxyde de grille. En outre, comme indiqué par la ligne A-A' et la ligne B-B' sur la figure 36, les concentrations en impureté dans les électrodes de grille sont les mêmes parmi les transistors T61 et T62, et par conséquent la ligne A- A' et la ligne B-B' sont superposées. La ligne A-A' et la ligne B-B' sont relativement plates. Le transistor T63 de la partie de réseau de cel- lules de mémoire a le profil indiqué par la ligne C-C', qui change de façon abrupte. Du fait que les doses d'impureté pour les couches dopées de canal 155A des transistors MOS à canal N T61 et T63 sont les mêmes, la ligne A-A' et la ligne C-C' sont superposées. La diffusion et l'activation d'une impureté sont davantage ré- duites dans une électrode de grille dans laquelle une plus grande quan- tité d'azote est introduite, ce qui fait que la concentration en impureté devient plus faible. Par conséquent, dans la partie de réseau de cellules de mémoire dans laquelle la concentration en impureté est la plus faible, la couche de désertion est la plus grande à l'électrode de grille, I'épais- seur effective de la pellicule d'oxyde est la plus élevée, et la valeur de seuil est elevee. La figure 37 montre les épaisseurs réelles et les épaisseurs effectives des pellicules d'oxyde de grille respectives. Sur la figure 37, les transistors MOS à canal N de la partie logique, de la partie d'amplifi- cateur de lecture et de la partie de réseau de cellules de mémoire sont représentés dans cet ordre le long de l'axe horizontal, à partir du côté gauche. Comme représenté sur la figure 37, bien que les épaisseurs réelles des transistors soient mutuellement égales, parmi les épaisseurs effectives des transistors, l'épaisseur effective est particulièrement éle- vée dans la partie de réseau de cellules de mémoire. 3-2. Procédé de fabrication Dans ce qui suit, on présentera en se référant aux figures 38 à 44, une description d'un procédé de fabrication des transistors MOS à canal N T61, T62 et T63 de la partie logique, et de la partie d'amplifica- teur de lecture et de la partie de réseau de cellules de mémoire de la partie de mémoire flash, qui sont représentés sur la figure 34. Premièrement, à une étape qui est représentée sur la figure 38, on forme une couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 52, en lui donnant par exemple une épaisseur de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 51 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm-2, pour former ainsi une région de caisson de type P 151 dans le substrat semiconducteur 51. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 51, pour former des transistors MOS à canal P, cette opération n'est pas représentée et on ne la décrira pas. Ensuite, on implante par exemple des ions de bore, avec une énergie de 130 keV et une dose de 5 x 1012 cm'2, pour former ainsi la couche de coupure de canal 152 dans le substrat semiconducteur 51. On forme la couche de coupure de canal 152 en lui donnant une forme qui, conjointement à la couche LOCOS 52, crée les régions présentant une séparation entre éléments. Ensuite, on forme la couche dopée de canal 150, qui a la plus faible concentration en impureté, dans la région de caisson 151 du tran- sistor T62 de la partie d'amplificateur de lecture. A ce stade, on forme également la couche dopée de canal 150 dans les transistors T61 et T63 de la partie logique et de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 150 en implantant par exemple des ions de bore avec une énergie de 50 keV et une dose de 1 x 1012 cm'2. Ensuite, à une étape qui est représentée sur la figure 39, on forme un masque de matière de réserve R251 sur la partie d'amplificateur de lecture. On implante en plus une impureté d'une manière sélective dans la couche dopée de canal 150 de la partie logique et de la partie de réseau de cellules de mémoire, pour former ainsi la couche dopée de ca- nal 150A qui a une concentration en impureté en conformité avec le tran- sistor T63 de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 150A en implantant par exemple des ions de bore, avec une énergie de 50 keV et une dose de 4 x 1012 cm'2. Ensuite, à une étape qui est représentée sur la figure 40, après avoir formé par un procédé d'oxydation thermique une pellicule d'oxyde 531 qui deviendra la pellicule d'oxyde de grille 53, sur la surface princi- pale du substrat semiconducteur 51, on forme une couche de silicium polycristallin (non dopé) 550 sur la pellicule d'oxyde 531, à titre de maté- riau d'électrode de grille, par un procédé CVD. La pellicule d'oxyde 531 a une épaisseur d'environ 6 nm, tandis que la couche de silicium polycris- tallin 550 a une épaisseur d'environ 200 nm. Ensuite, à une étape qui est représentée sur la figure 41, on implante des ions d'impureté dans la couche de silicium polycristallin 550, pour former ainsi une couche de silicium polycristallin dopé 551. On forme la couche de silicium polycristallin dopé 551 en implantant par exemple des ions de phosphore, avec une énergie de 30 keV et une dose de 5 x 1015 cm-2 Ensuite, à une étape qui est représentée sur la figure 42, on introduit des ions d'azote dans la couche de silicium polycristallin dopé 551, en conformité avec les transistors MOS à canal N T61 et T62 de la partie logique et de la partie d'amplificateur de lecture, ayant chacun une faible concentration en impureté dans l'électrode de grille, pour former ainsi une région N21 dans laquelle de l'azote est introduit. A ce stade, la région N21 dans laquelle de l'azote est introduit est également formée dans la couche de silicium polycristallin dopé 551 dans la partie de ré- seau de cellules de mémoire. On forme la région N21 dans laquelle de l'azote est introduit en implantant par exemple des ions d'azote avec une énergie de 10 keV et une dose de 1 x 1015 cm-2. Ensuite, à une étape qui est représentée sur la figure 43, on forme un masque de matière de réserve R252 sur la partie logique et la partie d'amplificateur de lecture. On implante en plus des ions d'azote d'une manière sélective dans la couche de silicium polycristallin dopé 551 de la partie de réseau de cellules de mémoire, pour former ainsi une région N22 dans laquelle de l'azote est introduit, qui a une concentration qui est en conformité avec le transistor MOS à canal N T63 de la partie de réseau de cellules de mémoire. On forme la région N22 dans laquelle de l'azote est introduit en implantant par exemple des ions d'azote avec une énergie de 10 keV et une dose de 4 x 1015 cm'2. Ensuite, à une étape qui est représentée sur la figure 44, après avoir enlevé le masque de matière de réserve R252, on forme un masque de matière de réserve R253 sur la couche de silicium polycristallin dopé 551, et on définit un motif avec ce masque. A la suite de ceci, après avoir formé les couches LDD 157 en implantant des ions dans la partie logique, la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire, on forme la pelli- cule d'oxyde de paroi latérale 56, d'environ 100 nm d'épaisseur, sur une surface latérale de la pellicule d'oxyde de grille 53 et des électrodes de grille 55A, 55B. En utilisant à titre de masque la pellicule d'oxyde de pa- roi latérale 56, et en procédant par implantation ionique, on forme les couches de source/drain 156. De cette manière, on obtient la structure du Circuit Logique en Mémoire DRAM 300 qui est représentée sur la figure 34. On notera que l'on obtient les couches LDD 157 en implantant par exemple des ions d'arsenic (As), avec une énergie de 30 keV et une dose de 1 x 1013 cm-2. D'autre part, on obtient les couches de source/drain 156 en injectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm'2, et en effectuant ensuite une opération de recuit à 850 C pendant 30 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former le Circuit Logique en Mémoire DRAM, ces opérations ne seront pas décrites et elles ne sont pas représentees dans les des- sins. 3-3. Fonction et effet caractéristiques Comme décrit ci-dessus, le Circuit Logique en Mémoire DRAM 300 conforme au troisième mode de réalisation préféré de la présente invention a une structure dans laquelle les concentrations en impureté des électrodes de grille et les concentrations en azote des couches do- pées de canal sont changées parmi les différents types de transistors ayant des caractéristiques mutuellement différentes (ayant par exemple des spécifications imposées mutuellement différentes), de manière à changer les épaisseurs effectives des pellicules d'oxyde de grille respec- tives, et à fixer les valeurs de seuil. Ainsi, comme représenté sur la figure 35, dans la partie de ré- seau de cellules de mémoire dans laquelle la concentration en azote dans l'électrode de grille est élevée, la diffusion et l'activation de l'impu- reté sont réduites, et une couche de désertion est créée dans une grande étendue à l'intérieur de l'électrode de grille, ce qui fait que l'épaisseur de la pellicule d'oxyde devient effectivement élevée et la valeur de seuil est élevée. En outre, comme représenté sur la figure 36, dans la partie d'amplificateur de lecture, en établissant une plus faible concentration en impureté dans la couche dopée de canal, on peut réduire à la plus faible valeur possible un courant de fuite (c'est-à- dire une fuite de couche de diffusion) qui provient d'une couche de diffusion. Ainsi, en fixant les concentrations en impureté des couches do- pées de canal à des valeurs avec lesquelles une fuite de couche de dif- fusion est aussi faible que possible, tout en fixant les valeurs de seuil au moyen des concentrations en azote des électrodes de grille, il est possi- ble de s'affranchir de la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction qui est imposée à la conception de circuits. En outre, bien qu'il y ait un certain nombre de défauts cristallins au voisinage de l'interface entre les électrodes de grille et la pellicule d'oxyde de grille, du fait que de l'azote est introduit dans les électrodes de grille, des atomes d'azote se combinent avec des liaisons libres, qui sont l'une des causes créant des défauts cristallins, ce qui fait que les défauts cristallins sont réparés. La fiabilité de la pellicule d'oxyde de grille est donc améliorée. De plus, du fait que les régions N21 et N22 dans lesquelles de l'azote est introduit sont formées au voisinage de l'interface avec la pelli- cule d'oxyde de grille 53 dans les électrodes de grille 55A et 55B, il est possible d'empêcher la traversée de l'impureté qui est implantée dans les électrodes de grille. Bien que l'on ait décrit dans ce qui précède la structure dans laquelle divers types de transistors sont formés sur un substrat mono- cristallin, pour le troisième mode de réalisation préféré de la présente invention, il est possible d'obtenir une fonction et un effet similaires dans le cas o divers types de transistors sont formés sur un substrat SOI (silicium sur isolant). Quatrième mode de réalisation préféré 4-1. Structure du dispositif La figure 45 montre une structure partielle d'une mémoire flash qui comprend un circuit logique (que l'on appelle ci-après "Circuit Logi- que en Mémoire Flash") 400, à titre de quatrième mode de réalisation préféré de la présente invention. De façon générale, un Circuit Logique en Mémoire Flash se di- vise grossièrement en une partie logique et une partie de mémoire flash. Une exigence imposée à la partie logique consiste en un fonctionnement à une vitesse élevée, c'est-à-dire une possibilité d'attaque élevée et une faible capacité. D'autre part, la partie de mémoire flash comprend une partie supportant une tension élevée, dans laquelle une tension élevée est ap- pliquée, une partie de réseau de cellules de mémoire dans laquelle une pellicule d'oxyde tunnel doit avoir une fiabilité élevée, et autres. Ainsi, plusieurs types de transistors qui ont des caractéristiques mutuellement différentes sont nécessaires dans un Circuit Logique en Mémoire Flash qui est formé en une seule puce. La figure 45 montre des coupes de transistors MOS à canal N T71 à T73 qui sont utilisés pour la partie logique, la partie supportant une tension élevée et la partie de réseau de cellules de mémoire. Sur la figure 45, les transistors MOS à canal N T71 à T73 sont formés dans une couche de caisson de type P 171 qui est formée sur le même substrat semiconducteur 71 (du type P). La couche de caisson 171 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 172 qui est formée dans la couche de caisson 171, et une cou- che LOCOS 72, de manière que les transistors MOS à canal N T71 à T73 soient formés dans des régions qui sont créées par séparation entre élé- ments. Le transistor MOS à canal N T71 de la partie logique comprend une paire de couches de source/drain 176 qui sont formées dans la cou- che de caisson 171, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 177 qui sont formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 176. Une pellicule d'oxyde de grille 76 est formée sur les couches LDD 177, et une électrode de grille 79A est formée sur la pellicule d'oxyde de grille 76. Une pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'élec- trode de grille 79A. Une couche dopée de canal 173 est formée dans la couche de caisson 171, sous l'électrode de grille 79A. Une région N31 dans laquelle de l'azote est introduit est formée au voisinage de l'interface avec la pellicule d'oxyde de grille 53, dans I'électrode de grille 79A. Le transistor MOS à canal N T72 de la partie supportant une tension élevée dans la partie de mémoire flash, comprend une paire de couches de source/drain 176 qui sont formées dans la couche de caisson 171, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 177. Une pellicule d'oxyde de grille 76 est formée sur les couches LDD 177, et une électrode de grille 79B est formée sur la pellicule d'oxyde de grille 76. La pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'élec- trode de grille 79B. Une couche dopée de canal 173 est formée dans la couche de caisson 171, sous l'électrode de grille 79B. Une région N32 dans laquelle de l'azote est introduit est formée au voisinage de l'interface avec la pellicule d'oxyde de grille 53 dans l'électrode de grille 79B. Le transistor MOS à canal N T73 de la partie de réseau de cel- lules de mémoire de la partie de mémoire flash comprend une paire de couches de source/drain 176 qui sont formées dans la couche de caisson 171, indépendamment l'une de l'autre mais parallèlement l'une à l'autre. Une pellicule d'oxyde tunnel 73 est formée sur des parties de bord des couches de source/drain 176. Une électrode de grille flottante 77, une pellicule d'isolation inter-couche 74 et une électrode de grille de com- mande 79C sont formées dans cet ordre sur la pellicule d'oxyde tunnel 73. Du fait que l'électrode de grille de commande 79C a la même struc- ture que des électrodes de grille, I'électrode de grille de commande 79C sera traitée dans ce qui suit comme une électrode de grille. Dans l'électrode de grille de commande 79C, la région N31 dans laquelle de l'azote est introduit est formée au voisinage de l'inter- face avec la pellicule d'isolation inter-couche 74. La pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde tunnel 73, de l'électrode de grille flottante 77, de la pellicule d'isolation inter-couche 74 et de l'électrode de grille de commande 79C. Une couche dopée de canal 173 est formée dans la couche de caisson 171 sous l'électrode de grille flottante 77. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une même couche de source/drain 176. De telles structures sont disposées en succession. Le Tableau 8 montre des valeurs numériques concernant les structures des transistors MOS à canal N T71 à T73. TABLEAU 8 Partie logique Partie supportant une Partie de réseau de (T71) tension élevée cellules de mémoire (T72) (T73) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 5 nm 5 nm 10 nm de grille Epaisseur de pellicule 100 nm d'électrode de grille flottante Concentration en impureté de I x 102 cm-3 grille flottante Epaisseur de pellicule TEOS/Si3N4/TEOS = d'isolation inter-couche 10/10/10 nm oe Epaisseur de pellicule d'élec- 200 nm 200 nm 200 nm trode de grille de commande Paroi latérale 100 nm 100 nm 100 nm Caisson B 700 keV 1 x 1013 cm2 B700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm-2 Couche de coupure de canal B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 Couche dopée de canal B 50 keV 5 x 1012CM2 B 50 keV 5 x1012 cm-2 B 50 keV 5 x 1012 CMcm-22 Couche LDD As 30 keV 1 x 1013 cm-2 As 30 keV 1 x 1013 cm- 2 -- Couche de source/drain As 50 keV 5 x 1015 cm-2 As 50 keV 5 x 1015 cm2 As 50 keV 5 x 1015 cm2 P 30 keV 5 x 105 cm2 P 30 keV 5 x 1015 cm2 P 30 keV 5 x 1015 cm-2 w Implantation de grille 15 - 2-- _N 10 N keV 1 x 10 cm- N 10 keV 1 x 016 cm-2 N 10 keV 1 x 1015 cm-2 Traitement thermique 850 C 30 min Dans le Tableau 8, les épaisseurs des pellicules d'oxyde de grille des transistors MOS à canal N T71, T72 et T73 sont respectivement de 5 nm, 5 nm et 10 nm. En outre, des doses d'impureté pour former les couches dopées de canal des transistors MOS à canal N T71 à T73 sont toutes égales à x 1012 cm'2. Du bore (B) est implanté à titre d'impureté pour chacune des couches, avec une énergie d'implantation de 50keV. De plus, des doses d'impureté pour former les électrodes de grille des transistors MOS à canal N T71 à T73 sont toutes égales à 5 x 1015 cm'2. Du phosphore (P) est implanté à titre d'impureté pour chacune des couches, avec une énergie d'implantation toujours égale à 30 keV. En outre, les doses d'azote sont respectivement de 1 x 1015 cm-2, 1 x 1016 cm'2 et 1 x 1015 cm'2. L'énergie d'implantation est tou- jours égale à 10 keV. Les figures 46 et 47 montrent des profils d'azote et des profils d'impureté des transistors MOS à canal N T71, T72 et T73 formant la partie logique, la partie supportant une tension élevée et la partie de ré- seau de cellules de mémoire, qui sont tous représentés sur la figure 45, ces profils correspondant à des coupes faites respectivement selon la ligne A-A', la ligne B-B' et la ligne C-C'. Sur les figures 46 et 47, une position (c'est-à-dire la profon- deur) dans une direction de coupe est portée sur un axe horizontal, et une concentration en azote et une concentration en impureté sont por- tées sur un axe vertical. L'ordre dans lequel la structure du transistor * MOS à canal N T73 de la partie de réseau de cellules de mémoire est fa- briquée est illustré dans des parties supérieures des figures 46 et 47. Les parties supérieures des figures 46 et 47 montrent l'électrode de grille de commande (couche de silicium polycristallin), la pellicule d'isolation inter-couche (pellicule ONO), I'électrode de grille flottante (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, à partir du côté gauche. En outre, les figures 46 et 47 montrent l'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, le long de l'axe horizontal. Comme indiqué dans le Tableau 8, la dose d'azote est la plus élevée pour l'électrode de grille 79B du transistor MOS a canal N T72 de la partie supportant une tension élevée, qui doit avoir la valeur de seuil la plus élevée, tandis que les doses d'azote sont les mêmes pour l'élec- trode de grille 29A du transistor MOS à canal N T71 de la partie logique et pour l'électrode de grille de commande 79C du transistor MOS à canal N T73 de la partie de réseau de cellules de mémoire. Il en résulte que, comme indiqué par la ligne B-B' sur la figure 46, le transistor T72 de la partie supportant une tension élevée a la con- centration en azote la plus élevée, et les concentrations en azote du transistor T71 de la partie logique (ligne A-A') et du transistor T73 de la partie de réseau de cellules de mémoire (ligne C-C') sont les mêmes et sont inférieures à celle du transistor T71. En outre, de l'azote est présent dans la pellicule d'oxyde de grille et la pellicule d'isolation inter-couche, et une relation concernant les concentrations est maintenue. Le profil est tel qu'il n'y a presque pas d'azote dans une partie de la couche de caisson autre que celle se trou- vant au voisinage de l'interface avec la pellicule d'oxyde de grille. En outre, comme représenté sur la figure 47, en ce qui con- cerne les profils d'impureté des électrodes de grille, le transistor T72 de la partie supportant une tension élevée a le profil qui change de la façon la plus abrupte, comme indiqué par la ligne B-B', et le transistor T71 de la partie logique et le transistor T73 de la partie de réseau de cellules de mémoire ont des profils qui changent modérément, comme indiqué res- pectivement par la ligne A-A' et la ligne C-C'. Ceci vient du fait que la diffusion et l'activation d'une impureté sont davantage réduites dans une électrode de grille dans laquelle une plus grande quantité d'azote est in- troduite. Par conséquent, dans le transistor T72 de la partie supportant une tension élevée, la couche de désertion est la plus grande, ce qui fait que l'épaisseur effective de la pellicule d'oxyde est la plus élevée, et la partie supportant une tension élevée peut tenir une tension élevée. La figure 48 montre des épaisseurs réelles et des épaisseurs effectives des pellicules d'oxyde de grille respectives. La figure 48 mon- tre les transistors MOS à canal N de la partie logique, de la partie sup- portant une tension élevée et de la partie de réseau de cellules de mé- moire, dans cet ordre, à partir du côté gauche le long de l'axe horizontal. Dans la partie de réseau de cellules de mémoire, la pellicule d'oxyde de grille tunnel est traitée comme une pellicule d'oxyde de grille. Comme la figure 48 le montre clairement, parmi les épaisseurs effectives des pelli- cules d'oxyde de grille respectives, I'épaisseur effective est particulière- ment élevée dans la partie supportant une tension élevée. En outre, comme représenté sur la figure 47, dans chacun des transistors de la partie logique (ligne A-A'), de la partie supportant une tension élevée (ligne B-B') et de la partie de réseau de cellules de mé- moire (ligne C-C'), la concentration en impureté de la couche dopée de canal reste la même. Du fait que l'électrode de grille flottante du transistor MOS à canal N T73 de la partie de réseau de cellules de mémoire est formée par un procédé CVD, la concentration en impureté reste constante. 4-2. Procédé de fabrication Dans ce qui suit, on présentera en se référant aux figures 49 à 62 une description d'un procédé de fabrication des transistors MOS à ca- nal N T71, T72 et T73 de la partie logique, et de la partie supportant une tension élevée et de la partie de réseau de cellules de mémoire de la partie de mémoire flash, qui sont tous représentés sur la figure 45. Premièrement, à une étape qui est représentée sur la figure 49, on forme une couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 72, en lui donnant par exemple une épaisseur de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 71 du type P. A la suite de ceci, on implante par exemple des ions de bore, avec une énergie de 700 keV et une dose de 1 x 1013 cm'2, pour former ainsi une région de caisson de type P 171 dans le substrat semiconducteur 71. Bien qu'une région de caisson de type N soit également formée dans le substrat semiconducteur 71, pour former des transistors MOS à canal P, cette opération n'est pas représentée et on ne le décrira pas. Ensuite, on implante par exemple des ions de bore avec une énergie de 130 keV et 1 2 -2 une dose de 5 x 1012 cm 2, pour former ainsi la couche de coupure de canal 172 dans le substrat semiconducteur 71. On forme la couche de coupure de canal 172 en lui donnant une forme qui, conjointement a la couche LOCOS 72, crée les régions présentant une séparation entre éléments. Ensuite, on forme une couche dopée de canal 170 à une posi- tion prédéterminée dans la partie supportant une tension élevée, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, dans la région de caisson 171. On forme la couche dopée de canal 170 en implantant par exemple des ions de bore, avec une énergie de 50 keV et une dose de 5 x 1012 cm-2. Ensuite, à une étape qui est représentée sur la figure 50, après avoir formé par un procédé d'oxydation thermique, sur une surface prin- cipale du substrat semiconducteur 71, une pellicule d'oxyde 731 qui de- viendra la pellicule d'oxyde tunnel 73, on forme par exemple une couche de silicium polycristallin dopé 771 à titre de matériau d'électrode de grille sur la pellicule d'oxyde 731, par un procédé CVD La pellicule d'oxyde 731 a une épaisseur d'environ 10 nm, tandis que la couche de silicium polycristallin dopé 771 a une épaisseur d'environ 100 nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'en- viron 1 x 1020 cm-3. Ensuite, à une étape qui est représentée sur la figure 51, on forme sélectivement un masque de matière de réserve R271 sur la cou- che de silicium polycristallin dopé 771, dans la partie de réseau de cel- lules de mémoire. Dans ce cas, le masque de matière de réserve R271 est formé dans la direction de largeur de grille de la partie de réseau de cellules de mémoire. On enlève par attaque anisotrope une partie de la couche de silicium polycristallin dopé 771 qui n'est pas recouverte par le masque de matière de réserve R271. La figure 52 montre cette condition. La figure 52 est une vue en plan représentant la structure de la figure 51 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R271 est formé). Dans la partie de réseau de cellules de mémoire, le masque de matière de réserve R271 est formé sous la forme d'îlots rectangulaires qui sont disposés réguliè- rement. On forme le masque de matière de réserve R271 de façon à re- couvrir une couche active AL qui a une configuration semblable à un îlot rectangulaire, ainsi qu'une couche LOCOS LL autour de la couche active. Dans la partie supportant une tension élevée et la partie logique, la cou- che active AL est à nu, du fait que le masque de matière de réserve n'est pas formé. Bien que le masque de matière de réserve R271 soit partielle- ment omis sur la figure 52, de manière que la couche active AL et la cou- che LOCOS LL soient visibles, ceci n'est fait que pour la clarté de l'illus- tration de la structure située au-dessous du masque de matière de ré- serve R271, et simplement pour la commodité de l'illustration. Ensuite, après avoir enlevé le masque de matière de réserve R271, à une étape qui est représentée sur la figure 53, on forme sur la couche de silicium polycristallin dopé 771, par un procédé CVD, une pel- licule d'isolation 741 qui deviendra la pellicule d'isolation intercouche 74 qui isole la grille flottante vis-à-vis de la grille de commande. Cette pellicule a une structure dans laquelle une pellicule de TEOS (tétraéthylorthosilicate), une pellicule de nitrure (Si3N4) et une pellicule de TEOS, ayant chacune une épaisseur de 10 nm, sont superposées dans cet ordre. La pellicule d'isolation 741 est également formée sur la partie supportant une tension élevée et sur la partie logique. Ensuite, à une étape qui est représentée sur la figure 54, on forme un masque de matière de réserve R272 sur la pellicule d'isolation 741 de la partie de réseau de cellules de mémoire, et on enlève la pelli- cule d'isolation 741 dans toutes les autres régions. Dans ce cas, on en- lève également la pellicule d'oxyde 731 dans les autres régions. La figure montre cette condition. La figure 55 est une vue en plan montrant la structure de la fi- gure 54 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R272 est formé). On forme le masque de matière de réserve R272 de façon à recouvrir entièrement la partie de réseau de cellules de mémoire. Cependant, dans la partie sup- portant une tension élevée et la partie logique, du fait que le masque de matière de réserve R272 n'est pas formé, la couche active AL est à nu. Ensuite, après avoir enlevé le masque de matière de réserve R272, à une étape qui est représentée sur la figure 56, on forme sur la totalité de la surface principale du substrat semiconducteur 71, par un procédé d'oxydation thermique, une pellicule d'oxyde 761 qui deviendra la pellicule d'oxyde de grille 76. A ce stade, du fait que la pellicule d'iso- lation 741 sur la partie de réseau de cellules de mémoire comprend la pellicule de nitrure, la pellicule d'isolation 741 n'est pas oxydée et l'épaisseur de la pellicule d'isolation 741 est maintenue. L'épaisseur de la pellicule d'oxyde 761 est d'environ 5 nm. Ensuite, à une étape qui est représentée sur la figure 57, on forme une couche de silicium polycristallin (non dopé) 790 sur la totalité d'une surface principale du substrat semiconducteur 71, à titre de maté- riau d'électrode de grille, par un procédé CVD. La couche de silicium po- lycristallin 790 a une épaisseur d'environ 200 nm. Ensuite, à une étape qui est représentée sur la figure 58, on implante des ions d'impureté dans la couche de silicium polycristallin 790, pour former ainsi une couche de silicium polycristallin dopé 791. A ce stade, on forme la couche de silicium polycristallin dopé 791 en im- plantant par exemple des ions de phosphore, avec une énergie de 30 keV et une dose de 5 x 1015 cm'2. Ensuite, à une étape qui est représentée sur la figure 59, on introduit des ions d'azote dans la couche de silicium polycristallin dopé 791, en conformité avec les transistors MOS à canal N T71 et T73 de la partie logique et de la partie de réseau de cellules de mémoire, chacun d'eux ayant une faible concentration en impureté dans l'électrode de grille, pour former ainsi une région N31 dans laquelle de l'azote est in- troduit. A ce stade, la région N31 dans laquelle de l'azote est introduit est également formée dans la couche de silicium polycristallin dopé 791 de la partie supportant une tension élevée. On forme la région N31 dans laquelle de l'azote est introduit en implantant par exemple des ions d'azote avec une énergie de 10 keV et une dose de 1 x 1015 cm-2. Ensuite, à une étape qui est représentée sur la figure 60, on forme un masque de matière de réserve R275 sur la partie logique et la partie de réseau de cellules de mémoire. On implante en plus des ions d'azote d'une manière sélective dans la couche de silicium polycristallin dopé 791 de la partie supportant une tension élevée, pour former ainsi une région N32 dans laquelle de l'azote est introduit, qui a une concen- tration qui est en conformité avec le transistor MOS à canal N T72 de la partie supportant une tension élevée. On forme la région N32 dans laquelle de l'azote est introduit en implantant par exemple des ions d'azote avec une énergie de 10 keV et une dose de 9 x 1015 cm2. Ensuite, après avoir enlevé le masque de matière de réserve R275, à une étape qui est représentée sur la figure 61, on forme un mas- que de matière de réserve R276 sur la couche de silicium polycristallin dopé 791, et on définit un motif avec ce masque. La figure 62 montre cette condition. La figure 62 est une vue en plan représentant la structure de la figure 61 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R276 est formé). Le masque de matière de réserve R276 est formé de façon à être perpendiculaire à la couche active AL qui a une configuration rectangulaire. Sous l'effet de l'opération de définition de motif, la pellicule d'oxyde de grille 76 et l'électrode de grille 79A sont formées dans la par- tie logique, la pellicule d'oxyde de grille 76 et l'électrode de grille 79B sont formées dans la partie supportant une tension élevée, et la pellicule d'oxyde tunnel 73, I'électrode de grille flottante 77, la pellicule d'isolation inter-couche 74 et l'électrode de grille de commande 79C sont formées dans la partie de réseau de cellules de mémoire. A la suite de ceci, après avoir formé les couches LDD 177 en implantant des ions dans la partie logique et dans la partie supportant une tension élevée, on forme la pellicule d'oxyde de paroi latérale 80, d'environ 100 nm d'épaisseur, sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'électrode de grille 79A, sur une surface laté- raie de la pellicule d'oxyde de grille 76 et de l'électrode de grille 79B, et sur une surface latérale de la pellicule d'oxyde tunnel 73, de l'électrode de grille flottante 77, de la pellicule d'isolation intercouche 74 et de l'électrode de grille de commande 79C. En utilisant à titre de masque la pellicule d'oxyde de paroi latérale 80, on forme par implantation ionique les couches de source/drain 176. De cette manière, on obtient la struc- ture de la mémoire flash qui est représentée sur la figure 45. On notera que les couches LDD 177 sont obtenues en implan- tant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 1 x 1013 cm'2. D'autre part, les couches de source/drain 176 sont obtenues en injectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm2, et en effectuant ensuite une opération de recuit à 850 C pendant 30 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former le Circuit Logique en Mémoire Flash, ces opérations ne seront pas décrites et ne sont pas représentées dans les dessins. 4-3. Fonction et effet caractéristiques Comme décrit ci-dessus, le Circuit Logique en Mémoire Flash 400 conforme au quatrième mode de réalisation préféré de l'invention a une structure dans laquelle les concentrations en azote dans les électro- des de grille sont changées parmi les différents types de transistors ayant des caractéristiques mutuellement différentes (ayant par exemple des spécifications imposées mutuellement différentes), de façon à chan- ger les épaisseurs effectives des pellicules d'oxyde de grille respectives, et donc à fixer les valeurs de seuil. Ainsi, comme représenté sur la figure 46, dans la partie sup- portant une tension élevée dans laquelle la concentration en azote dans l'électrode de grille est la plus élevée, la diffusion et l'activation de l'im- pureté sont réduites, une couche de désertion est créée dans une grande étendue à l'intérieur de l'électrode de grille, ce qui fait que l'épaisseur de la pellicule d'oxyde devient effectivement élevée et la valeur de seuil est élevée. En outre, du fait qu'il est possible de fixer les valeurs de seuil en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il n'est pas nécessaire de changer les concentrations en impureté des cou- ches dopées de canal conformément aux caractéristiques des transistors, et par conséquent il est possible de fixer les concentrations à des valeurs avec lesquelles un courant de fuite (c'est-à-dire une fuite de couche de diffusion) provenant d'une couche de diffusion peut être réduit à la valeur la plus faible possible. Par conséquent, en fixant les concentrations en impureté des couches dopées de canal à des valeurs avec lesquelles la fuite de cou- che de diffusion est aussi faible que possible, tout en ajustant les ca- ractéristiques de tension de claquage et les valeurs de seuil au moyen des concentrations en azote des électrodes de grille, il est possible de respecter les exigences concernant les tensions de claquage, et de s'af- franchir de la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction qui est imposée à la conception de circuits. En outre, dans le cas o on l'on forme des pellicules d'oxyde de grille ayant également des épaisseurs mutuellement différentes, en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il est possible de réduire les types de pellicules d'oxyde de grille. Ceci permet de simplifier les étapes de fabrication des pellicules d'oxyde de grille et d'obtenir des pellicules d'oxyde de grille qui sont excellentes en ce qui concerne la fiabilité et la maîtrise de l'épaisseur de pellicule. Ainsi, dans la structure qui est représentée sur la figure 45, du fait que les épaisseurs des pellicules d'oxyde de grille des transistors de la partie logique et de la partie supportant une tension élevée sont les mêmes, il y a deux types de pellicules d'oxyde de grille. En outre, en ce qui concerne les étapes pour la formation des pellicules d'oxyde, il y a seulement l'étape pour la formation de la pellicule d'oxyde 731 (voir la figure 50) et l'étape pour la formation de la pellicule d'oxyde 761 (voir la figure 56). Du fait que les pellicules d'oxyde sont formées en effectuant une oxydation thermique une seule fois à chacune des étapes, contraire- ment au procédé de fabrication classique qui est décrit en relation avec les figures 114 a 127, il n'est pas nécessaire de former une pellicule d'oxyde en plusieurs phases, et il n'y a pas de risque qu'une impureté puisse être mélangée ou que la maîtrise de l'épaisseur de pellicule puisse se dégrader. En outre, bien qu'il y ait un certain nombre de défauts cristallins au voisinage de l'interface entre les électrodes de grille et la pellicule d'oxyde de grille, du fait que de l'azote est introduit dans les électrodes de grille, des atomes d'azote se combinent avec des liaisons libres, qui sont l'une des causes de création de défauts cristallins, ce qui a pour effet de réparer les défauts cristallins. La fiabilité de la pellicule d'oxyde de grille est donc améliorée. De plus, du fait que les régions N31 et N32 dans lesquels de l'azote est introduit sont formées au voisinage de l'interface avec la pelli- cule d'oxyde de grille 76 dans les électrodes de grille 79A et 79B, et du fait que la région N32 dans laquelle de l'azote est introduit est formée au voisinage de l'interface avec la pellicule d'isolation inter- couche 24 dans l'électrode de grille de commande 79C, il est possible d'empêcher une traversée de l'impureté qui est implantée dans les électrodes de grille. Bien que l'on ait décrit dans ce qui précède la structure dans laquelle divers types de transistors sont formés sur un substrat mono- cristallin, pour le quatrième mode de réalisation préféré de la présente invention, il est possible d'obtenir une fonction et un effet similaires dans le cas o divers types de transistors sont formés sur un substrat SOI (silicium sur isolant). Exemples d'autres applications de l'invention Bien que dans ce qui précède, on ait décrit les premier à qua- trième modes de réalisation préférés de la présente invention en relation avec des exemples d'une mémoire DRAM, d'une mémoire flash, d'un Cir- cuit Logique en Mémoire DRAM et d'un Circuit Logique en Mémoire Flash, des applications du principe technique de la présente invention ne sont pas limitées à ces dispositifs à semiconducteurs. Brièvement, du fait qu'il est possible de changer les épaisseurs effectives des pellicules d'oxyde de grille de façon à fixer les valeurs de seuil de la manière désirée, en ajustant les concentrations en azote dans les couches d'impureté dans les électrodes de commande, et donc en fixant de la manière désirée les épaisseurs des couches de désertion dans les électrodes de commande, il est possible d'obtenir un effet désiré lorsque la présente invention est appliquée à un cas dans lequel les épaisseurs des pellicules d'oxyde de grille sont communes, mais les épaisseurs effectives des pellicules d'oxyde de grille doivent être changées dans les transistors dans les par- ties respectives qui sont formés sur le substrat commun unique, ou à un cas dans lequel les concentrations des couches dopées de canal doivent être les mêmes, mais les épaisseurs des pellicules d'oxyde de grille peu- vent être mutuellement différentes. En outre, bien que les premier à quatrième modes de réalisa- tion préférés concernent un exemple dans lequel des transistors ayant des caractéristiques mutuellement différentes sont utilisés dans les trois parties qui sont formées sur le substrat commun unique, ceci ne signifie pas qu'un seul type de transistor peut être utilisé dans chacune des trois parties. Par exemple, dans le cas d'un Circuit Logique en Mémoire DRAM, on peut utiliser deux types de transistors, ou plus, dans la partie logique et on peut également utiliser deux types de transistors, ou plus, dans la partie d'amplificateur de lecture. Selon une variante, il est possi- ble d'utiliser deux types de transistors dans la partie logique tout en n'utilisant qu'un seul type de transistor dans la partie de réseau de cel- lules de mémoire. De plus, la présente invention est effective même dans le cas d'un dispositif à semiconducteurs dans lequel on ne peut pas clairement distinguer les unes des autres des structures de dispositif, comme une partie logique, une partie supportant une tension élevée, une partie d'amplificateur de lecture et une partie de réseau de cellules de mémoire, si une structure du dispositif à semiconducteurs exige plusieurs types de transistors qui ont des caractéristiques mutuellement différentes. En outre, il n'est pas obligatoire que les types de transistors soient au nombre de trois. La structure peut utiliser des transistors de trois types ou plus, ou des transistors de deux types de caractéristiques. Dans ces diverses structures également, en ajustant les con- centrations en azote des couches d'impureté dans les électrodes de commande, et en sélectionnant de façon appropriée les épaisseurs des pellicules d'oxyde de grille et les concentrations dans les couches do- pées de canal, il est possible d'obtenir un effet désiré. De plus, même dans le cas d'un dispositif à semiconducteurs qui comprend un seul type de transistor, la présente invention est effec- tive dans un cas dans lequel des valeurs de seuil doivent être fixées d'une manière désirée en changeant les épaisseurs effectives des pelli- cules d'oxyde de grille. Cinquième mode de réalisation préféré Bien que dans ce qui précède, on ait décrit les premier à qua- trième modes de réalisation préférés de la présente invention en relation avec des exemples dans lesquels, dans la partie d'amplificateur de lec- ture, la partie de circuits périphériques, la partie de réseau de cellules de mémoire et la partie supportant une tension élevée d'une mémoire DRAM, d'une mémoire flash, d'un Circuit Logique en Mémoire DRAM et d'un Cir- cuit Logique en Mémoire Flash, de l'azote est introduit dans les électro- des de grille des transistors MOS qui forment ces parties, I'utilisation des couches de désertion qui sont créées sous l'effet de l'introduction d'azote dans les électrodes de grille n'est pas limitée aux parties décrites ci- dessus. En d'autres termes, la présente invention peut être utilisée effectivement dans un dispositif à semiconducteurs dans lequel plusieurs types de transistors doivent être formés dans une seule puce. Dans ce qui suit, on décrira un cinquième mode de réalisation préféré de la pré- sente invention. La figure 63 montre un circuit abaisseur de tension classique. Le circuit abaisseur de tension est un circuit qui est destiné à abaisser un signal de 5 V à 3,3 V et à fournir en sortie un signal résultant, et il comprend un transistor PMOS Q1 et un transistor NMOS Q2 qui sont connectés en série entre un potentiel de source d'alimentation Vcc et un potentiel de masse GND, des diodes D1 et D2 qui sont connectées en série entre le potentiel de source d'alimentation Vcc et le potentiel de masse GND, et une plage de connexion d'entrée ND qui est connectée à un point de connexion ND1 entre les diodes D1 et D2. Une cathode de la diode D1 est connectée au potentiel de source d'alimentation Vcc, une anode de la diode D1 est connectée à une cathode de la diode D2, et une anode de la diode D2 est connectée au potentiel de masse GND. Le point de connexion ND1 est connecté à un point de connexion ND2 qui est connecté en commun à des électrodes de grille du transistor PMOS Q1 et du transistor NMOS Q2, tandis qu'un point de connexion ND3 entre le transistor PMOS Q1 et le transistor NMOS Q2 est connecté à un système de circuit LC (que l'on appelle ci- après "circuit de système à 3,3 V"). Dans le circuit abaisseur de tension ayant une telle structure, le signal à 5 V provenant de la plage de connexion d'entrée ND est appliqué aux électrodes de grille du transistor PMOS Q1 et du transistor NMOS Q2 (on appelle ci-après ce circuit "circuit de système à 5 V HC"). D'autre part, un signal à 3,3 V qui est un signal de sortie du circuit de système à V HC est appliqué aux électrodes de grille de transistors MOS qui for- ment le circuit de système à 3,3 V LC. De cette manière, dans les systèmes de circuit dans lesquels des tensions différentes sont appliquées aux électrodes de grille, les épaisseurs des pellicules d'oxyde de grille des transistors MOS qui for- ment les systèmes de circuit doivent être mutuellement différentes. Ceci vient du fait que si on donne aux épaisseurs des pellicules d'oxyde de grille des transistors MOS dans le circuit de système à 5 V HC les mêmes valeurs qu'aux épaisseurs des pellicules d'oxyde de grille des transistors MOS du circuit de système à 3,3 V LC, il apparaît un problème concer- nant une possibilité d'isolation. Inversement, si on donne aux épaisseurs des pellicules d'oxyde des transistors MOS du circuit de système à 3,3 V LC les mêmes valeurs qu'aux épaisseurs des pellicules d'oxyde de grille des transistors MOS du circuit de système à 5 V HC, les vitesses de fonctionnement des transistors MOS du circuit de système à 3,3 V LC de- viennent faibles, et il apparaît donc un problème en termes de caracté- ristiques de fonctionnement. Pour faire face à ceci, on utilise habituellement des transistors MOS dans lesquels des pellicules d'oxyde de grille ont des épaisseurs mutuellement différentes. Ceci exige une étape pour former les pellicules d'oxyde de grille qui ont des épaisseurs mutuellement différentes, ce qui augmente la complexité d'étapes de fabrication. Cependant, conformément à la présente invention, il n'est pas nécessaire de changer les épaisseurs des pellicules d'oxyde de grille en- tre le circuit de système à 5 V HC et le circuit de système à 3,3 V LC, et par consequent les etapes de fabrication sont simplifiéees. -1. Structure du dispositif La figure 64 montre une étape de fabrication pour fabriquer une partie de circuit à tension élevée HP, qui est formée par un transistor MOS H1 dans lequel une tension relativement élevée est appliquée à une électrode de grille, et pour fabriquer une partie de circuit à faible tension LP, qui est formée par un transistor MOS L1 dans lequel une tension re- lativement faible est appliquée à une électrode de grille, pour le cin- quième mode de réalisation préféré de la présente invention. Sur la figure 64, des transistors MOS H1 et L1 sont formés dans une couche de caisson 1002 qui est formée sur le même substrat semi- conducteur 1001. La couche de caisson 1002 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 1003 qui est formée dans la couche de caisson 1002, et par une couche LOCOS 1004. Une couche dopée de canal 1005 est formée dans des régions qui font l'objet d'uneséparation entre éléments par la couche de coupure de canal 1003 et la couche LOCOS 1004. Une pellicule d'oxyde 1006 est formée sur une surface princi- pale du substrat semiconducteur 1001, et une couche de silicium poly- cristallin 1007 est formée sur la pellicule d'oxyde 1006. Une impureté est introduite par implantation ionique dans la couche de silicium polycristal- lin 1007. En ce qui concerne le type de l'impureté, lorsque les transistors MOS doivent être du type à canal N, on implante par exemple des ions de phosphore (P) avec une énergie de 30 keV et une dose de 5 x 1015 cm-2. D'autre part, lorsque les transistors MOS doivent être du type à canal P, on implante par exemple des ions de bore (B), avec une énergie de 10 keV et une dose de 5 x 1015 cm'2. L'épaisseur de la pellicule d'oxyde 1006 est une épaisseur appropriée qui convient pour une tension qui est appliquée à une électrode de grille du transistor MOS L1. Une région N40 dans laquelle de l'azote est introduit est formée au voisinage de la pellicule d'oxyde 1006, dans la couche de silicium po- lycristallin 1007 de la partie de circuit à tension élevée HP. La figure 65 est une vue en perspective partielle montrant la partie de circuit à faible tension LP. Sur la figure 65, une coupe selon la ligne D-D' correspond à la partie de circuit à faible tension LP qui est re- présentée sur la figure 64. Une région de source/drain sera formée ulté- rieurement dans la couche de caisson 1002 qui est située à l'extérieur des deux côtés de la couche de silicium polycristallin 1007. On implante des ions d'azote avec une énergie de 10 keV et une dose de 1 x 1016 cm-2, pour former la région N40 dans laquelle de * l'azote est introduit. A ce stade, on forme un masque de matière de ré- serve sur la couche de silicium polycristallin 1007 de la partie de circuit à faible tension LP, de façon que de l'azote ne soit pas implanté. Ainsi, du fait que la région N40 dans laquelle de l'azote est in- troduit est formée au voisinage de la pellicule d'oxyde 1006 dans la cou- che de silicium polycristallin 1007 de la partie de circuit à tension élevée HP, la diffusion de l'impureté au voisinage de la pellicule d'oxyde 1006 est réduite, ce qui fait que la concentration en impureté devient faible au voisinage de la pellicule d'oxyde 1006. Par conséquent, lorsque le tran- sistor MOS H1 fonctionne, une couche de désertion est créée dans l'électrode de grille, la pellicule d'oxyde devient effectivement épaisse, et la valeur de seuil devient élevée. De ce fait, même lorsque l'épaisseur de la pellicule d'oxyde 1006 ne convient pas pour une tension qui est appli- quée à l'électrode de grille du transistor MOS H1, un champ électrique s'exerçant sur la pellicule d'oxyde 1006 est faible. Ceci évite un claquage diélectrique de la pellicule d'oxyde 1006 et améliore la fiabilité du tran- sistor MOS H1. D'autre part, du fait que les ions d'azote ne sont pas implantés dans la couche de silicium polycristallin 1007 du transistor MOS L1, lors- que le transistor MOS L1 fonctionne, une couche de désertion n'est pas formée dans l'électrode de grille, et par conséquent la pellicule d'oxyde ne devient pas effectivement épaisse. 5-2. Fonction et effet caractéristiques Comme décrit ci-dessus, même lorsqu'il y a la partie de circuit à tension élevée HP qui est formée par le transistor MOS H1 dans lequel une tension relativement élevée est appliquée à l'électrode de grille, et la partie de circuit à faible tension LP qui est formée par le transistor MOS L1 dans lequel une tension relativement faible est appliquée à l'électrode de grille, il est seulement nécessaire de former les pellicules d'oxyde de manière que ces dernières conviennent pour le transistor MOS L1. Ceci simplifie les étapes de fabrication par rapport à la situation dans laquelle il est nécessaire de former séparément les pellicules d'oxyde. En outre, une région dans laquelle de l'azote est introduit n'est pas formée dans la couche de silicium polycristallin 1007 du transistor MOS L1 dans la partie de circuit à faible tension LP, une couche de dé- sertion n'est pas formée et l'épaisseur de la pellicule d'oxyde 1006 est la même que l'épaisseur effective. De plus, du fait que l'épaisseur de la pellicule d'oxyde 1006 est fixée de façon que cette pellicule soit mince, conformément au transistor MOS L1, lorsqu'une tension de grille est ap- pliquée, le nombre de porteurs qui sont créés dans la couche de caisson 1002 est augmenté, le courant de source/drain augmente et la vitesse de fonctionnement devient plus élevée, ce qui fait que l'on obtient un tran- sistor MOS qui a d'excellentes caractéristiques de fonctionnement. Bien que l'on ait décrit dans ce qui précède un exemple dans lequel des ions d'azote ne sont pas implantés dans la couche de silicium polycristallin 1007 du transistor MOS L1, il est possible de ne pas im- planter d'ions d'azote dans la couche de silicium polycristallin 1007 du transistor MOS H1. Plus précisément, comme représenté sur la figure 66, en ce qui concerne l'implantation d'impureté dans la couche de silicium polycristal- lin 1007, I'impureté est implantée dans la couche de silicium polycristallin 1007 de la partie de circuit à tension élevée HP et de la partie de circuit à faible tension LP avec une dose relativement faible, par exemple de 5 x 1014 cm-2. En ce qui concerne le type de l'impureté, lorsque les transis- tors MOS doivent être du type à canal N, on implante par exemple des ions de phosphore (P) avec une énergie de 30 keV. D'autre part, lorsque les transistors MOS doivent être du type à canal P, on implante par exemple du bore (B) avec une énergie de 10 keV. Ensuite, comme représenté sur la figure 67, on forme un mas- que de matière de réserve R10 de façon à recouvrir, par le dessus, la couche de silicium polycristallin 1007 de la partie de circuit à tension élevée HP. Si on implante des ions d'impureté, on implante en outre l'im- pureté dans la couche de silicium polycristallin 1007 de la partie de cir- cuit à tension faible LP. La dose est d'environ 5 x 1015 cm-2 A la suite de ceci, on implante des ions d'azote avec une éner- gie de 10 keV et une dose de 1 x 1015 cm'2, pour former la région N40 dans laquelle de l'azote est introduit. Dans une telle structure, du fait que la concentration en impu- reté est faible dans la couche de silicium polycristallin 1007 de la partie de circuit à tension élevée HP, une couche de désertion est créée dans une grande étendue, et l'épaisseur effective de la pellicule d'oxyde 1006 devient élevée. D'autre part, dans la couche de silicium polycristallin 1007 de la partie de circuit à faible tension LP, du fait que la concentra- tion en impureté est élevée, la région N40 dans laquelle de l'azote est introduit réduit également la formation d'une couche de désertion pen- dant le fonctionnement du dispositif. Du fait que de l'azote est introduit dans la couche de silicium polycristallin 1007 de la partie de circuit à fai- ble tension LP, la diffusion de l'impureté vers la partie de circuit à ten- sion élevée HP est empêchée. Une impureté peut ne pas être introduite du tout dans la couche de silicium polycristallin 1007 de la partie de cir- cuit à tension élevée HP. -3. Première modification Bien que dans ce qui précède, on ait décrit le cinquième mode de réalisation préféré de la présente invention en relation avec un exem- ple dans lequel la couche de silicium polycristallin 1007 consistant en une seule couche, est formée sur le transistor MOS L1 de la partie de circuit à faible tension LP, et le transistor H1 de la partie de circuit à ten- sion élevée HP, et des ions d'azote sornt implantés dans la couche de si- licium polycristallin 1007, la couche de silicium polycristallin peut avoir une structure à deux couches, comme décrit ci-dessous. La figure 68 montre une partie principale de la partie de circuit à tension élevée HP. Sur la figure 68, une couche de silicium polycristal- lin non dopé 1020 et une couche de silicium polycristallin dopé 1021 sont formées dans cet ordre sur la pellicule d'oxyde 1006. Dans ces conditions, lorsque les ions d'azote sont implantés par le dessus dans la couche de silicium polycristallin dopé 1021 qui n'est pas revêtue avec le masque de matière de réserve R14, une région dans laquelle de l'azote est introduit (non représentée) est formée dans la couche de silicium polycristallin non dopé 1020 de la partie de circuit à tension élevée HP. Il en résulte que l'impureté ne diffuse pas vers la couche de silicium polycristallin non dopé 1020 à partir de la couche de silicium po- lycristallin dopé 1021, et par conséquent lorsque le transistor MOS H1 de la partie de circuit à tension élevée HP fonctionne, une couche de déser- tion est créée dans la couche de silicium polycristallin non dopé 1020, la pellicule d'oxyde 1006 devient effectivement épaisse, et une valeur de seuil devient élevée. De ce fait, même lorsque l'épaisseur de la pellicule d'oxyde 1006 ne convient pas pour une tension qui est appliquée à l'électrode de grille du transistor MOS H1, un champ électrique qui s'exerce sur la pellicule d'oxyde 1006 est faible. Ceci évite un claquage diélectrique de la pellicule d'oxyde 1006, et améliore la fiabilité du tran- sistor MOS H1. Les ions d'azote sont implantés avec une énergie de 10 keV et une dose 1 x 1015 cm-2. -4. Seconde modification Bien que dans ce qui précède, on ait décrit le cinquième mode de réalisation préféré de la présente invention en relation avec un exem- pie dans lequel des ions d'impureté sont implantés dans la totalité de la région (comprenant la région sur la couche LOCOS 1004) de la couche de silicium polycristallin 1007 sur la région active du transistor MOS H1 de la partie de circuit à tension élevée HP, il est possible d'implanter des ions d'azote de façon locale, seulement dans une partie de bord de la couche de silicium polycristallin 1007, comme décrit ci-dessous. La figure 69 montre une partie principale de la partie de circuit à tension élevée HP. La couche de coupure de canal 1003 et la couche dopée de canal 1005 sont omises sur la figure 69. Sur la figure 69, un masque de matière de réserve R12 est for- me de manière qu'il y ait une partie d'ouverture sur la couche de silicium polycristallin 1007, dans la partie centrale de la région AL qui est entou- rée des deux côtés par la couche LOCOS 1004. Dans cette condition, lorsque des ions d'azote sont implantés par le dessus dans la couche de silicium polycristallin 1007 qui n'est pas recouverte par le masque de matière de réserve R12, les ions d'azote sont introduits dans la couche de silicium polycristallin 1007 dans la par- tie de bord de la région active AL, ce qui a pour effet de former la région N40 dans laquelle de l'azote est introduit. Les ions d'azote sont implantés avec une énergie de 10 keV et -2 une dose de 1 x 1015 cm2. Par conséquent, lorsque le transistor MOS H1 fonctionne, l'étendue dans laquelle une couche de désertion est formée s'étend dans la couche de silicium polycristallin 1007 dans la partie de bord de la ré- gion active AL, I'épaisseur effective de la pellicule d'oxyde n'augmente pas, l'épaisseur de la pellicule d'oxyde devient effectivement élevée, et une valeur de seuil devient partiellement élevée. Lorsqu'une valeur de seuil peut devenir partiellement élevée, cette structure peut être appliquée non seulement au transistor MOS H1 de la partie de circuit à tension élevée HP, mais également au transistor MOS L1 de la partie de circuit à faible tension LP. Bien que le fait d'adopter d'une telle structure ne procure pas de nombreux avantages dans un transistor MOS qui est formé sur un substrat en silicium massif, dans un transistor MOS qui est formé sur un substrat SOI (silicium sur isolant), I'adoption d'une telle structure résout un problème consistant en une dégradation de la valeur de seuil à cause de la structure de la partie de bord de la région active AL. La figure 70 montre un transistor MOS qui est formé sur un substrat SOI (silicium sur isolant). Le substrat SOI 1010 est formé par un substrat en silicium 1013, une pellicule d'isolation enterrée 1012 qui est formée sur le substrat en silicium 1013, et une couche SOI qui est for- mée sur la pellicule d'isolation enterrée 1012, et forme un transistor MOS formé sur une couche SOI 1011. La couche SOI 1011 a une faible épais- seur. Comme représenté en particulier dans une partie qui est indiquée par une ligne E-E' sur la figure 64, dans la partie de bord de la région active AL, la couche SOI 1011 est extrêmement mince. La valeur de seuil du transistor MOS dans cette partie diminue jusqu'à une valeur plus fai- ble que dans une autre partie (qui est indiquée par une ligne F-F'). Par conséquent, il y a un problème qui consiste en ce que la valeur de seuil du transistor MOS considéré globalement devient faible. Cependant, conformément à la présente invention, la région N50 dans laquelle de l'azote est introduit est formée dans la couche de silicium polycristallin 1007 sur la partie de bord de la région active AL, la plage dans laquelle une couche de désertion est formée devient plus grande, I'épaisseur effective de la pellicule d'oxyde devient élevée, et une valeur de seuil est partiellement augmentée. Le problème est donc résolu. Bien que dans ce qui précède, on ait décrit le cinquième mode de réalisation préféré de la présente invention et la modification de celui- ci en relation avec un exemple d'un dispositif a semiconducteurs qui est formé fondamentalement sur un substrat en silicium massif, il va sans dire que le cinquième mode de réalisation préféré est applicable à un dispositif à semiconducteurs qui est formé sur un substrat SOI, comme décrit en relation avec la seconde modification qui est représentée sur la figure 70. En outre, bien que les première à troisième modifications du cinquième mode de réalisation préféré concernent des exemples d'appli- cations à la partie de circuit à tension élevée HP, il va sans dire que les modifications peuvent être appliquées à la partie de circuit à faible ten- sion LP. De plus, bien que dans ce qui précède, on ait décrit le cin- quième mode de réalisation préféré de la présente invention en prenant à titre d'exemple un circuit abaisseur de tension, en considérant qu'il com- prend la partie de circuit à tension élevée HP qui est formée par le tran- sistor MOS H1 qui reçoit une tension relativement élevée sur l'électrode de grille, et la partie de circuit à faible tension LP qui est formée par le transistor MOS L1 qui reçoit une tension relativement faible sur l'élec- trode de grille, la présente invention peut être appliquée à un circuit d'entrée/sortie ordinaire. En effet, dans un circuit d'entrée/sortie, une tension élevée due à l'électricité statique, par exemple une tension qui est supérieure à une tension de source d'alimentation, est appliquée dans certains cas à une électrode de grille, à partir de l'extérieur. Ce- pendant, lorsque la présente invention est appliquée, du fait que épais- seur effective de la pellicule d'oxyde de grille est élevée, même dans ce cas, un claquage diélectrique de la pellicule d'oxyde de grille est évité et on obtient un excellent circuit d'entrée/sortie. Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif à semiconducteurs comprenant au moins un tran- sistor sur un substrat semiconducteur (1), dans lequel au moins un tran- sistor (T41) comprend: une couche de semiconducteur (101) d'un pre- mier type de conductivité, qui est formée dans une surface du substrat semiconducteur (1); une couche dopée de canal (103A) du premier type de conductivité, qui est formée sélectivement dans la couche de semi- conducteur; et une électrode de commande (4A) qui est formée dans une position faisant face à la couche dopée de canal (103A), au dessus de la couche de semiconducteur, caractérisé en ce que l'électrode de com- mande (4A) comprend une couche de silicium polycristallin qui contient de façon interne une impureté d'un second type de conductivité et de l'azote, et l'azote est introduit dans la partie inférieure (N1) de la couche de silicium polycristallin, de manière que l'impureté ait une concentration relativement élevée dans une partie supérieure de la couche de silicium polycristallin, mais une concentration relativement faible dans la partie inférieure de la couche de silicium polycristallin. 2. Dispositif à semiconducteurs selon la revendication 1, dans lequel le ou les transistors comprennent au moins deux types de transis- tors (T41, T42), caractérisé en ce que les deux types de transistors, au moins, ont une structure telle que les concentrations de l'azote soient mutuellement différentes entre les deux types de transistors, au moins. 3. Dispositif à semiconducteurs selon la revendication 2, ca- ractérisé en ce que les deux types de transistors, au moins, comprennent des premier à troisièmes types de transistors (T41, T42, T43), le premier type de transistor (T41) comprend: une paire de premières régions de semiconducteur (106) du second type de conductivité, formées sélecti- vement et indépendamment l'une de l'autre dans la couche de semicon- ducteur du premier type de transistor; et une pellicule d'oxyde de grille (3) qui est formée sur la couche de semiconducteur du premier type de transistor, entre la paire de premières régions de semiconducteur, la couche dopée de canal (103A) du premier type de transistor est formée entre la paire de premières régions de semiconducteur, I'électrode de commande (4A) du premier type de transistor comprend: une première couche de silicium polycristallin qui est formée sur la première pellicule d'oxyde de grille; et une première région dans laquelle de l'azote est in- troduit (N1), qui est formée dans la première couche de silicium poly- cristallin, le second type de transistor (T42) comprend: une paire de se- condes régions de semiconducteur (106) du second type de conductivité, formées sélectivement et indépendamment l'une de l'autre dans la cou- che de semiconducteur du second type de transistor; et une seconde pel- licule d'oxyde de grille (3) qui est formée sur la couche de semiconduc- teur du second type de transistor, entre la paire de secondes régions de semiconducteur, la couche dopée de canal (103B) du second type de transistor est formée entre la paire de secondes régions de semiconduc- teur, l'électrode de commande (4B) du second type de transistor com- prend: une seconde couche de silicium polycristallin qui est formée sur la seconde pellicule d'oxyde de grille; et une seconde région dans laquelle de l'azote est introduit (N2), qui est formée dans la seconde couche de siliciure polycristallin, le troisième type de transistor (T43) comprend: une paire de troisièmes régions de semiconducteur (106) du second type de conductivité, formées sélectivement et indépendamment l'une de l'autre dans la couche de semiconducteur du troisième type de transistor; et une troisième pellicule d'oxyde de grille (3) qui est formée sur la couche de semiconducteur du troisième type de transistor, entre la paire de troisièmes régions de semiconducteur; la couche dopée de canal (103C) du troisième type de transistor est formée entre la paire de troi- sièmes régions de semiconducteur, I'électrode de commande (4C) du troisième type de transistor comprend: une troisième couche de silicium polycristallin qui est formée sur la troisième pellicule d'oxyde de grille; et une troisième région dans laquelle de l'azote est introduit (N3), qui est formée dans la troisième couche de silicium polycristallin, les concentra- tions des première à troisième régions dans lesquelles de l'azote est in- troduit sont mutuellement différentes, les première à troisième pellicules d'oxyde de grille ont la même épaisseur, et les couches dopées de canal des transistors des premier à troisième types ont les mêmes concentra- tions en impureté. 4. Dispositif à semiconducteurs selon la revendication 2, ca- ractérisé en ce que les deux types de transistors, au moins, comprennent des premier à troisième types de transistors (T51, T52, T53, T72, T71, T73), le premier type de transistor (T51, T72) comprend: une paire de premières régions de semiconducteur (126, 176) du second type de con- ductivité, formées sélectivement et indépendamment l'une de l'autre dans la couche de semiconducteur du premier type de transistor; et une pre- mière pellicule d'oxyde de grille (25A, 76) qui est formée sur la couche de semiconducteur du premier type de transistor, entre la paire de pre- mières régions de semiconducteur, la couche dopée de canal (123, 173) du premier type de transistor est formée entre la paire de premières ré- gions de semiconducteur, I'électrode de commande (29A, 79B) du pre- mier type de transistor comprend: une première couche de silicium poly- cristallin qui est formée sur la première pellicule d'oxyde de grille; et une première région dans laquelle de l'azote est introduit (N11, N32), qui est formée dans la première couche de silicium polycristallin, le second type de transistor (T52, T71) comprend: une paire de secondes régions de semiconducteur (126, 176) du second type de conductivité, formées sé- lectivement et indépendamment l'une de l'autre dans la couche de semi- conducteur du second type de transistor; et une seconde pellicule d'oxyde de grille (25A, 76) qui est formée sur la couche de semiconduc- teur du second type de transistor, entre la paire de secondes régions de semiconducteur, la couche dopée de canal (124, 173) du second type de transistor est formée entre la paire de secondes régions de semiconduc- teur, l'électrode de commande (29B, 79A) du second type de transistor comprend: une seconde couche de silicium polycristallin qui est formée sur la seconde pellicule d'oxyde de grille; et une seconde région dans laquelle de l'azote est introduit (N11, N31) qui est formée dans la se- conde couche de silicium polycristallin, le troisième type de transistor (T53, T73) comprend: une paire de troisièmes régions de semiconduc- teur (126, 176) du second type de conductivité, formées sélectivement et indépendamment l'une de l'autre dans la couche de semiconducteur du troisième type de transistor; une troisième pellicule d'oxyde de grille (23, 73) qui est formée sur la couche de semiconducteur du troisième type de transistor, entre la paire de troisièmes régions de semiconducteur; une électrode de grille flottante (27, 77) qui est formée sur la troisième pelli- cule d'oxyde de grille; et une pellicule d'isolation inter-couche (24, 74) qui est formée sur l'électrode de grille flottante, la couche dopée de ca- nal (125, 173) du troisième type de transistor est formée entre la paire de troisièmes régions de semiconducteur, I'électrode de commande (29C, 79A) du troisième type de transistor comprend: une troisième couche de silicium polycristallin qui est formée sur la troisième pellicule d'oxyde de grille; et une troisième région dans laquelle de l'azote est introduit (N12, N31), qui est formée dans la troisième couche de silicium polycristallin, une concentration de la première région dans laquelle de l'azote est in- troduit est supérieure à celles des seconde et troisième régions dans lesquelles de l'azote est introduit, les première et seconde pellicules d'oxyde de grille ont la même épaisseur qui est une première épaisseur, tandis que la troisième pellicule d'oxyde de grille a une seconde épais- seur qui est supérieure à la première épaisseur, et les couches dopées de canal des transistors des premier à troisième types ont les mêmes concentrations en impureté. 5. Dispositif à semiconducteurs selon la revendication 2, ca- ractérisé en ce que les deux types de transistors, au moins, comprennent des premier à troisième types de transistors (T61, T62, T63), le premier type de transistor (T61) comprend: une paire de premières régions de semiconducteur (156) du second type de conductivité formées sélective- ment et indépendamment l'une de l'autre dans la couche de semicon- ducteur du premier type de transistor; et une première pellicule d'oxyde de grille (53) qui est formée sur la couche de semiconducteur du premier type de transistor, entre la paire de premières régions de semiconduc- teur, la couche dopée de canal (155A) est formée entre la paire de pre- mières régions de semiconducteur, I'électrode de commande (55A) du premier type de transistor comprend: une première couche de silicium polycristallin qui est formée sur la première pellicule d'oxyde de grille; et une première région dans laquelle de l'azote est introduit (N21) qui est formée dans la première couche de silicium polycristallin, le second type de transistor (T62) comprend: une paire de secondes régions de semi- conducteur (156) du second type de conductivité, formées sélectivement et indépendamment l'une de l'autre dans la couche de semiconducteur du second type de transistor; et une seconde pellicule d'oxyde de grille (53) qui est formée sur la couche de semiconducteur du second type de tran- sistor, entre la paire de secondes régions de semiconducteur, la couche dopée de canal (154) du second type de transistor est formée entre la paire de secondes régions de semiconducteur, la seconde électrode de commande (55A) du second type de transistor comprend: une seconde couche de silicium polycristallin qui est formée sur la seconde pellicule d'oxyde de grille; et une seconde région dans laquelle de l'azote est in- troduit (N21) qui est formée dans la seconde couche de silicium poly- cristallin, le troisième type de transistor (T63) comprend: une paire de troisièmes régions de semiconducteur (156) du second type de conducti- vité, formées sélectivement et indépendamment de l'une de l'autre dans la couche de semiconducteur du troisième type de transistor; une troi- sième pellicule d'oxyde de grille (53) qui est formée sur la couche de se- miconducteur du troisième type de transistor, entre la paire de troisièmes régions de semiconducteur; la couche dopée de canal (155A) du troi- sième type de transistor est formée entre la paire de troisièmes régions de semiconducteur, I'électrode de commande (55B) du troisième type de transistor comprend: une troisième couche de silicium polycristallin qui est formée sur la troisième pellicule d'oxyde de grille; et une troisième région dans laquelle de l'azote est introduit (N22) qui est formée dans la troisième couche de silicium polycristallin, une concentration de la troi- sième région dans laquelle de l'azote est introduit est supérieure à celles des première et seconde régions dans lesquelles de l'azote est introduit, les première à troisième pellicules d'oxyde de grille ont la même épais- seur, et les couches dopées de canal des transistors des premier et troi- sième types ont les mêmes concentrations en impureté. 6. Dispositif à semiconducteurs comprenant au moins un tran- sistor (H1) sur un substrat semiconducteur (1001), dans lequel au moins un transistor comprend: une région active qui est définie par une pelli- cule d'oxyde de champ (1004) qui est formée sélectivement sur une sur- face principale du substrat semiconducteur; une pellicule d'oxyde (1006) qui est formée sur la région active; et une électrode de commande (1007) qui est formée sur la pellicule d'oxyde et sur la pellicule d'oxyde de champ, cette électrode de commande comprenant de façon interne une couche de silicium polycristallin dans laquelle une impureté du même type de conductivité qu'une couche de source/drain et de l'azote sont in- troduits, caractérisé en ce que l'azote est introduit sélectivement dans une partie inférieure de la couche de silicium polycristallin sur une partie de bord de la région active, de manière que l'impureté ait une concentra- tion relativement élevée dans une partie supérieure de la couche de sili- cium polycristallin, mais ait une concentration relativement faible dans la partie inférieure de la couche de silicium polycristallin. 7. Dispositif à semiconducteurs comprenant au moins un tran- sistor sur un substrat semiconducteur (1001), dans lequel au moins un transistor comprend: une région active qui est définie par une pellicule d'oxyde de champ (1004) qui est formée sélectivement sur une surface principale du substrat semiconducteur; une pellicule d'oxyde (1000) qui est formée sur la région active; et une électrode de commande qui est formée sur la pellicule d'oxyde et la pellicule d'oxyde de champ, caracté- risé en ce que l'électrode de commande comprend de façon interne une couche de silicium polycristallin (1020) dans laquelle de l'azote est intro- duit, et une seconde couche de silicium polycristallin (1021) dans laquelle une impureté du même type de conductivité qu'une couche de source/drain est introduite. 8. Dispositif à semiconducteurs selon la revendication 6 ou 7, dans lequel l'azote est introduit à une dose de 1 x 1015 cm-2 à 1 x 1016 cm-2. 9. Procédé de fabrication d'un dispositif à semiconducteurs dans lequel il y a au moins un transistor sur un substrat semiconducteur, comprenant les étapes suivantes: (a) on forme une couche de semicon- ducteur (101) d'un premier type de conductivité dans une surface du substrat semiconducteur (1), à une position à laquelle au moins un tran- sistor (T41) doit être formé; (b) on forme sélectivement une couche do- pée de canal (103A) du premier type de conductivité dans la couche de semiconducteur du transistor, par implantation ionique; et (c) on forme une électrode de commande (4A) au-dessus de la couche de semicon- ducteur du transistor, à une position faisant face a la couche dopée de canal, caractérisé en ce que l'étape (c) comprend une étape (c-1) con- sistant à former une couche de silicium polycristallin qui contient une im- pureté d'un second type de conductivité et de l'azote, et l'étape (c-1) comprend une étape d'introduction de l'azote dans une partie inférieure (N1) de la couche de silicium polycristallin. 10. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 9, dans lequel le ou les transistors comprennent des premier à troisième types de transistors (T41, T42, T43), caractérisé en ce que l'étape (c) comprend les étapes suivantes: on forme une pelli- cule d'oxyde (31) sur les couches de semiconducteur des premier à troisième types de transistors; on forme une première couche de silicium polycristallin (42) sur la pellicule d'oxyde; on introduit une impureté du second type de conductivité dans la première couche de silicium poly- cristallin, pour former ainsi une seconde couche de silicium polycristallin (421); on introduit de l'azote dans une partie inférieure de la seconde couche de silicium polycristallin, avec une dose nl, pour former ainsi une première région d'azote (N1); on forme un masque sur la seconde couche de silicium polycristallin, à une position à laquelle le premier type de transistor (T41) est formé, et on introduit de l'azote dans la première ré- gion d'azote dans une partie restante de la seconde couche de silicium polycristallin, avec une dose n2, pour former ainsi une seconde région d'azote (N2); on forme un masque sur la seconde couche de silicium po- lycristallin à un position à laquelle le second type de transistor (T42) est formé, et on introduit de l'azote dans la seconde région d'azote dans une partie restante de la seconde couche de silicium polycristallin, avec une dose n3, pour former ainsi une troisième région d'azote (N3); et on en- lève sélectivement la seconde couche de silicium polycristallin et la pelli- cule d'oxyde, par une opération de définition de motif, pour former ainsi: une première pellicule d'oxyde de grille (3) et l'électrode de commande (4A) du premier type de transistor, sur la couche de semiconducteur du premier type de transistor; une seconde pellicule d'oxyde de grille (3) et l'électrode de commande (4B) du second type de transistor, sur la couche de semiconducteur du second type de transistor; et une troisième pelli- cule d'oxyde de grille (3) et l'électrode de commande (4C) du troisième type de transistor, sur la couche de semiconducteur du troisième type de transistor. 11. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 9, dans lequel le ou les transistors comprennent des premier à troisième types de transistors (T51, T52, T53, T72, T71, T73), caractérisé en ce que l'étape (c) comprend les étapes suivantes: on forme une première pellicule d'oxyde (231, 731) ayant une première épaisseur sur les couches de semiconducteur des premier à troisième types de transistors; on forme sélectivement une première couche de sili- cium polycristallin (271, 771) qui contient de façon uniforme une impureté du second type de conductivité, sur la première pellicule d'oxyde sur la couche de semiconducteur du troisième type de transistor; on forme sé- lectivement une pellicule d'isolation (241, 741) sur la première couche de silicium polycristallin, tout en enlevant la première pellicule d'oxyde à des positions auxquelles les premier et second types de transistors sont for- més; on forme une seconde pellicule d'oxyde (251A, 761) ayant une se- conde épaisseur qui est inférieure à la première épaisseur, sur la couche de semiconducteur du premier type de transistor (T51, T72) et du second type de transistor (T52, T71); on forme une seconde couche de silicium polycristallin (280, 790) sur la seconde pellicule d'oxyde et sur la pelli- cule d'isolation; on introduit de l'azote dans une partie inférieure de la seconde couche de silicium polycristallin, avec une dose nl, pour former ainsi une première région d'azote (N12, N31); on forme un masque sur la seconde couche de silicium polycristallin, à une position à laquelle les second et troisième types de transistors sont formés, et on introduit de I'azote dans la première région d'azote dans une partie restante de la seconde couche de silicium polycristallin, avec une dose n2, pour former une seconde région d'azote (N12, N32); et on enlève sélectivement la seconde couche de silicium polycristallin et les première et seconde pel- licules d'oxyde, par une opération de définition de motif, pour former ain- si: une première pellicule d'oxyde de grille (25A, 76) et l'électrode de commande (29A, 79A) du premier type de transistor, sur la couche de semiconducteur du premier type de transistor; une seconde pellicule d'oxyde de grille (25A, 76) et l'électrode de commande (29B, 79B) du se- cond type de transistor, sur la couche de semiconducteur du second type de transistor; et une troisième pellicule d'oxyde de grille (23, 73), une électrode de grille flottante (27, 77), une pellicule d'isolation inter-couche (24, 74) et l'électrode de commande (29C, 79A)du troisième type de tran- sistor, sur la couche de semiconducteur du troisième type de transistor. 12. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 9, dans lequel le ou les transistors comprennent des premier à troisième types de transistors (T61, T62, T63), caractérisé en ce que l'étape (b) comprend une étape de formation des couches do- pées de canal (155A) des premier et troisième types de transistors de façon que ces couches dopées de canal aient la même concentration en impureté, I'étape (c) comprend les étapes suivantes: on forme une pellicule d'oxyde (531) sur les couches de semiconducteurs des premier à troisième types de transistors; on forme une première couche de silicium polycristallin (550) sur la pellicule d'oxyde; on introduit une impureté du second type de conductivité dans la première couche de silicium poly- cristallin, pour former ainsi une seconde couche de silicium polycristallin (551); on introduit de l'azote dans une partie inférieure de la seconde couche de silicium polycristallin, avec une dose nl, pour former ainsi une première région d'azote (N21); on forme un masque sur la seconde cou- che de silicium polycristallin, à une position à laquelle les premier et se- cond types de transistors sont formés, et on introduit de l'azote dans la première région d'azote dans une partie restante de la seconde couche de silicium polycristallin, avec une dose n2, pour former ainsi une se- conde région d'azote (N22); et on enlève sélectivement la seconde cou- che de silicium polycristallin et la pellicule d'oxyde par une opération de définition de motif, pour former ainsi: une première pellicule d'oxyde de grille (53) et l'électrode de commande (55A) du premier type de transis- tor, sur la couche de semiconducteur du premier type de transistor; une seconde pellicule d'oxyde de grille (53) et l'électrode de commande (55A) du second type de transistor, sur la couche de semiconducteur du second type de transistor; et une troisième pellicule d'oxyde de grille (53) et l'électrode de commande (55B) du troisième type de transistor, sur la couche de semiconducteur du troisième type de transistor.