Brevet FR2765397A1 — publié le 19981231

PROCEDE DE FABRICATION D'UN DISPOSITIF DE MEMOIRE VIVE DYNAMIQUE AVEC UN NIVEAU DE CONTRAINTE REDUIT Cette invention concerne un procédé de fabrication d'un dispo- sitif de mémoire vive dynamique (ou DRAM pour "dynamic random access memory"), et elle concerne plus particulièrement un procédé de fabrica- tion d'un dispositif de mémoire DRAM qui vise à réduire le niveau de contrainte entre une électrode supérieure d'un condensateur de mémoire DRAM et une couche diélectrique inter-niveau. Le but essentiel du condensateur dans un dispositif de mémoire DRAM est de conserver des données logiques. La capacité dans un dis- positif de mémoire DRAM doit être suffisamment grande, de façon que le temps d'accès aux données puisse être plus court. Lorsqu'on réduit la taille du dispositif, la capacité diminue. Il est caractéristique d'utiliser pour des condensateurs de mémoire DRAM un matériau diélectrique ayant une constante diélectrique (k) élevée. L'utilisation du diélectrique à k élevée peut augmenter la capacité pour la même épaisseur de diélec- trique. La figure 1 montre en coupe schématique la configuration de structure à semiconducteurs relative à un matériau diélectrique à k éle- vée pour une cellule de mémoire élémentaire d'un dispositif de mémoire DRAM classique. On forme sur la surface d'un substrat en silicium 10 une couche d'oxyde de champ 11, une couche de grille en silicium polycris- tallin 13, des régions de source/drain 12 et un conducteur de mot 14 d'un transistor MOS 15. Après la formation du transistor 15, on dépose une couche d'oxyde 16 sur la surface du substrat 10. On forme par attaque des ouvertures de contact 17 à des emplacements prévus au-dessus des régions de source/drain 12. On remplit ensuite les ouvertures de contact 17 avec un matériau conducteur, tel que du tungstène, pour former des bouchons 18. On dépose sur les bouchons 18 une couche conductrice 19, telle qu'une couche de silicium polycristallin fortement dopé, pour former une électrode inférieure du condensateur. On dépose une couche diélectrique 20, telle qu'une couche d'oxyde de tantale (Ta2O5), sur la couche conductrice 19 et la couche d'oxyde 16. On dépose une couche de nitrure de titane 21 sur la couche diélectrique 20, pour former une électrode supérieure du condensateur. Ensuite, on forme sur la couche de nitrure de titane 21 une couche diélectrique inter-niveau 22, telle qu'une couche de verre borophosphosilicaté (ou BPSG pour "borophosphosilicon glass"), pour achever la fabrication du dispositif de mémoire DRAM classique. Dans le dispositif de mémoire DRAM ci-dessus, on utilise la couche de nitrure de titane 21 pour l'électrode supérieure du condensa- teur de mémoire DRAM, tandis que la couche diélectrique est une couche diélectrique à k élevée. Le niveau de contrainte entre la couche de ni- trure de titane 21 et la couche diélectrique inter-niveau 22 du condensa- teur de mémoire DRAM augmentera lorsque la température sera supé- rieure à 600 C. Ceci occasionnera la formation de fissures dans la cou- che dielectrique inter-niveau 22, ce qui aura pour effet d'augmenter le courant de fuite pendant la refusion du verre borophosphosilicaté, qui est effectuée ensuite, pour l'aplanissement. Par conséquent, pour réduire le niveau de contrainte entre la couche de nitrure de titane 21 et la couche diélectrique inter-niveau 22, et pour diminuer la formation de fissures et le courant de fuite, on forme une couche de silicium polycristallin entre la couche de nitrure de titane 21 et la couche diélectrique inter-niveau 22, de façon à surmonter les problèmes ci-dessus. La figure 2 montre en coupe schématique une autre configuration de structure à semiconducteurs d'un matériau diélectrique à k élevée, pour une cellule de mémoire élémentaire de dispositif de mé- moire DRAM classique. On forme sur la surface d'un substrat en silicium une couche d'oxyde de champ 31, une couche de grille en silicium polycristallin 33, des régions de source/drain 32 et un conducteur de mot 34 du transistor MOS 35. Après la formation du transistor 35, on dépose une couche d'oxyde 36 sur la surface du substrat 30. On forme des ou- vertures de contact 37, par attaque, à des emplacements prévus au- dessus des régions de source/drain 32. On remplit ensuite les ouvertures de contact 37 avec un matériau conducteur, tel que du tungstène, pour former des bouchons 38. On dépose une couche conductrice 39, telle qu'une couche de silicium polycristallin fortement dopé, sur les bouchons 38, et cette couche forme une électrode inférieure du condensateur. On dépose une couche diélectrique 40, telle qu'une couche d'oxyde de tan- tale, sur la couche conductrice 39 et la couche d'oxyde 36. On dépose une couche de nitrure de titane 41 sur la couche diélectrique 40 pour former une électrode supérieure du condensateur. Ensuite, on dépose une couche de silicium polycristallin 42 sur la couche de nitrure de titane 41. On forme une couche diélectrique inter-niveau 43, telle qu'une cou- che de verre borophosphosilicaté, sur la couche de nitrure de titane 41, pour achever la fabrication de ce dispositif de mémoire DRAM classique. Les procédés connus pour former une couche de silicium poly- cristallin entre la couche de nitrure de titane et la couche diélectrique inter-niveau rendent la fabrication plus complexe et plus coûteuse, bien que cette couche diminue effectivement la formation de fissures et le courant de fuite. Un but de la présente invention est donc de procurer un procé- dé de fabrication d'un dispositif de mémoire DRAM qui évite la formation de fissures et l'apparition d'un courant de fuite entre l'électrode supé- rieure et la couche diélectrique inter-niveau, par la formation d'une cou- che de titane entre l'électrode supérieure et la couche diélectrique inter- niveau. Un autre but de la présente invention est de procurer un procé- dé de fabrication du dispositif de mémoire DRAM qui réduise le niveau de contrainte et renforce l'adhérence entre l'électrode supérieure et la cou- che diélectrique inter-niveau, par la formation d'une couche de titane en- tre l'électrode supérieure et la couche dielectrique inter-niveau. Un but supplémentaire de la présente invention est de procurer un procédé de fabrication du dispositif de mémoire DRAM, dans lequel la couche de titane et la couche de nitrure de titane sont formées dans la même chambre. Ceci réduit la complexité de fabrication du dispositif de mémoire DRAM et les coûts. Le procédé de fabrication du dispositif de mémoire DRAM com- prend les opérations suivantes: on forme sur un substrat en silicium un transistor comprenant une grille, une région de source/drain et un con- ducteur de mot. On forme une couche d'oxyde qui recouvre le transistor. On forme une ouverture de contact dans la couche d'oxyde pour mettre à nu la surface de la région de source/drain. On forme une couche con- ductrice de façon qu'elle s'étende dans l'ouverture de contact et recouvre la couche d'oxyde. On définit un motif dans la couche conductrice pour former un ensemble d'électrodes inférieures. Les électrodes inférieures sont connectées à la région de source/drain par l'ouverture de contact. On forme une couche diélectrique sur la surface des électrodes inférieu- res et sur la couche d'oxyde. On forme une électrode supérieure recou- vrant la couche diélectrique à k élevée. On forme une couche de titane sur l'électrode supérieure. On forme ensuite une couche diélectrique in- ter-niveau sur la couche de titane. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre du mode de réalisation préféré, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est une coupe montrant une cellule de mémoire élémentaire classique pour un dispositif de mémoire DRAM, La figure 2 est une coupe montrant une autre cellule de mé- moire élémentaire classique pour un dispositif de mémoire DRAM, et Les figures 3A-3C montrent des coupes d'une cellule de mé- moire élémentaire classique pour un dispositif de mémoire DRAM qui est fabriqué conformément à un mode de réalisation préféré de l'invention. On présente dans ce qui suit une description détaillée du pro- cessus de l'invention, en se référant aux figures 3A-3C, qui montrent des coupes d'une cellule de mémoire élémentaire d'un dispositif de mémoire DRAM fabriqué conformément à l'invention. On notera que ces schémas ne sont pas présentés à l'échelle dimensionnelle physique exacte, du fait qu'ils ont essentiellement pour but d'illustrer les étapes de processus de l'invention. En se référant à la figure 3A, on note qu'on fournit un substrat en silicium 50, à titre de base pour la fabrication du dispositif de mémoire DRAM. On forme sur la surface du substrat en silicium 50 une couche d'oxyde de champ 51, une couche de grille en silicium polycristallin 53, des régions de source/drain 52 et un conducteur de mot 54 du transistor MOS 55. Ensuite, on utilise par exemple une procédure de dépôt chimi- que en phase vapeur pour former une couche d'oxyde 56 sur la surface supérieure du transistor MOS 55. On définit un motif dans la couche d'oxyde 56 pour former une ouverture de contact 57 au-dessus des ré- gions de source/drain 52. On dépose une couche conductrice 58 sur la couche d'oxyde 56 et l'ouverture de contact 57. On remplit l'ouverture de contact 57 avec la couche conductrice 58. La couche conductrice 58 peut être par exemple une couche de silicium polycristallin fortement dopée, du silicium polycristallin à grains hémisphériques, du tungstène, du pla- tine, du ruthénium, du nitrure de tungstène, du nitrure de titane, du mo- lybdène, du nitrure de molybdène ou du nitrure de tantale. En se référant à la figure 3B, on note qu'on définit un motif dans la couche conductrice 58 pour former un ensemble d'électrodes in- férieures 59 qui sont connectées aux régions de source/drain 52 par l'in- termédiaire de l'ouverture de contact 57. On dépose sur les électrodes inférieures 59 et sur la couche d'oxyde 56 à nu une couche diélectrique 60 ayant une constante diélectrique k élevée, telle qu'une couche de ti- tanate de baryum-strontium, de titanate de plomb-zinc ou d'oxyde de tantale. On forme ensuite une électrode supérieure 61 sur la surface de la couche diélectrique à k élevée, 60. L'électrode supérieure 61 peut consister par exemple en une couche de tungstène, de platine, de ruthé- nium, de nitrure de tungstène, de nitrure de titane, de molybdène, de ni- trure de molybdène ou de nitrure de tantale. En se référant a la figure 3C, on note qu'on utilise par exemple une procédure de dépôt chimique en phase vapeur ou de dépôt physique en phase vapeur, pour déposer une couche de titane 62 sur l'électrode supérieure 61. On peut former la couche de titane 62 et la couche de ni- trure de titane dans la même chambre. Le coût de fabrication est donc réduit. Enfin, on forme sur la couche de titane 62 une couche diélectrique inter-niveau 63, telle qu'une couche de verre borophosphosilicaté ou de verre phosphosilicaté. Du fait que les étapes de fabrication suivantes sont hors du domaine de l'invention, on ne les envisage pas ici. Il en résulte que le niveau de contrainte entre la couche de ti- tane 62 et la couche diélectrique inter-niveau 63 est plus faible, si bien que le fait de former la couche de titane 62 entre la couche d'électrode supérieure 61, telle qu'une couche de nitrure de titane, et la couche di- électrique inter-niveau 63, réduit le niveau de contrainte entre la couche d'électrode supérieure 61 et la couche diélectrique inter-niveau 63. De plus, une couche d'oxyde de titane et une couche de siliciure de titane se forment entre la couche de titane 62 et la couche diélectrique inter- niveau 63 dans des procédures thermiques qui sont accomplies par la suite. Ceci renforce l'adhérence et évite la formation de fissures et l'ap- parition d'un courant de fuite. Il va de soi que de nombreuses modifications peuvent être ap- portées au procédé décrit et représenté, sans sortir du cadre de l'inven- tion. REVENDICATIONS 1. Procédé de fabrication d'un dispositif de mémoire vive dyna- mique, ou DRAM, caractérisé en ce qu'il comprend les étapes suivantes: on forme un transistor (55) comprenant une grille (53), une région de source/drain (52) et un conducteur de mot (54), sur un substrat en silicium (50); on recouvre le transistor avec une couche d'oxyde (56); on forme une ouverture de contact (57) dans la couche d'oxyde (56) pour mettre à nu une surface de la région de source/drain (52); on forme une couche conductrice (58) de façon qu'elle s'étende dans l'ouverture de contact (57) et recouvre la couche d'oxyde (56); on définit un motif dans la couche d'oxyde (58) pour former au moins une électrode inférieure (59) qui est connectée à la région de source/drain (52) par l'intermédiaire de l'ouverture de contact (57); on forme une couche diélectrique (60) sur une surface de l'électrode inférieure (59) et de la couche d'oxyde (56); On recouvre la couche diélectrique (60) avec une électrode supérieure (61); on forme une couche de titane (62) sur l'électrode supérieure (61); et on forme une couche diélectrique inter- niveau (63) sur la couche de titane (62). 2. Procédé selon la revendication 1, caractérisé en ce que I'opération de recouvrement du transistor (55) comprend la formation de la couche d'oxyde (56) par l'utilisation du dépôt chimique en phase va- peur. 3. Procédé selon la revendication 1, caractérisé en ce que la formation d'une couche conductrice comprend la formation de la couche conductrice (58) à partir d'un matériau qui est sélectionné dans la groupe comprenant du silicium polycristallin fortement dopé, du silicium poly- cristallin à grains hémisphériques, le tungstène, le platine, le ruthénium, le nitrure de tungstène, le nitrure de titane, le molybdène, le nitrure de molybdène et le nitrure de tantale. 4. Procédé selon la revendication 1, caractérisé en ce que la formation d'une couche diélectrique comprend la formation d'une couche diélectrique (60) ayant une constante diélectrique élevée. 5. Procédé selon la revendication 4, caractérisé en ce que la couche diélectrique (60) ayant une constante diélectrique élevée est sé- lectionnée dans le groupe qui comprend le titanate de baryum-strontium, de titanate de plomb-zinc et l'oxyde de tantale. 6. Procédé selon la revendication 1, caractérisé en ce que l'opération de recouvrement de la couche diélectrique (60) comprend la formation de l'électrode supérieure (61) a partir d'un matériau sélectionné dans le groupe qui comprend le tungstène, le platine, le ruthénium, le nitrure de tungstène, le nitrure de titane, le molybdène, le nitrure de mo- lybdène et le nitrure de tantale. 7. Procédé selon la revendication 1, caractérisé en ce que la formation d'une électrode de condensateur (61) et d'une couche de titane (62) comprend l'utilisation du dépôt chimique en phase vapeur. 8. Procédé selon la revendication 1, caractérisé en ce que la formation d'une électrode de condensateur (61) et d'une couche de titane (62) comprend l'utilisation du dépôt physique en phase vapeur. 9. Procédé selon la revendication 1, caractérisé en ce que la formation d'une couche diélectrique inter-niveau (63) comprend la forma- tion d'une couche de verre borophosphosilicaté de diélectrique inter- niveau. 10. Procédé selon la revendication 1, caractérisé en ce que la formation d'une couche diélectrique inter-niveau (63) comprend la forma- tion d'une couche de verre phosphosilicaté de diélectrique inter-niveau. 11il. Procédé selon la revendication 1, caractérisé en ce que l'opération de définition de motif comprend la formation d'un ensemble d'électrodes inférieures (59), chacune d'elles étant connectée à une ré- gion de source/drain (52) respective. 12. Procédé de fabrication d'un dispositif de mémoire DRAM, caractérisé en ce qu'il comprend les étapes suivantes: on forme une couche diélectrique (60) sur une surface d'une électrode inférieure (59) et d'une couche d'oxyde (56); on recouvre la couche dielectrique (60) avec une électrode supérieure (61); on forme une couche de titane (62) sur l'électrode supérieure (61); et on forme une couche diélectrique inter- niveau (63) sur la couche de titane (62).