Brevet FR2770030A1 — publié le 19990423

DISPOSITIF A SEMICONDUCTEUR COMPRENANT UN TRANSISTOR MOS ET PROCEDE DE FABRICATION La présente invention concerne des dispositifs à semiconduc- teur et leur procédé de fabrication. La présente invention concerne en particulier des transistors MOS exigeant une protection contre le siliciure et leur procédé de fabrication. Dans des transistors utilisés pour des circuits intégrés com- plexes (ou circuits LSI), la réduction conjointe de la résistance parasite de régions de source et de drain et de la résistance d'interconnexion d'une électrode de grille en silicium polycristallin, est effectuée par la technologie de siliciure auto-aligné (ou Salicide pour "self-aligned sili- cide"), dans laquelle une pellicule de siliciure est formée sélectivement d'une manière auto-alignée sur les surfaces d'une couche de source/drain et d'une électrode de grille en silicium polycristallin. La pellicule de siliciure a l'avantage de réduire la résistance parasite et la résistance d'interconnexion, mais dans certains cas la pré- sence de la pellicule de siliciure occasionne un phénomène défavorable. Pour éviter un tel phénomène, une partie dans laquelle la formation d'une pellicule de siliciure n'est pas souhaitable est protégée par une pellicule de protection contre le siliciure qui empêche la formation d'une pellicule de siliciure. On envisage ci-dessous le problème de la formation de la pelli- cule de siliciure et de la pellicule de protection contre le siliciure. A titre d'exemple de circuits intégrés à semiconducteur, la figure 35 montre un circuit inverseur C2 et un circuit de protection C1 qui le protège. Dans le circuit de protection C1, un transistor MOS à canal P, P1, et un transistor MOS à canal N, N1, sont connectés en série, et une plage de connexion d'entrée PD est connectée à un noeud ND qui connecte les transistors P1 et N1. L'électrode de grille du transistor P1 est connectée a un potentiel d'alimentation (Vcc), et elle est à l'état bloqué dans les conditions de re- pos. L'électrode de grille du transistor N1 est connectée à un potentiel de masse et elle est dans l'état bloqué dans les conditions de repos. Dans le circuit inverseur C2, un transistor MOS a canal P, P2, et un transistor MOS à canal N, N2, sont connectés en série, et un noeud ND2 connectant les transistors P2 et N2 est connecté à un autre circuit (non représenté). Les électrodes de grille des transistors P2 et N2 sont connectées au noeud ND1 du circuit de protection C1. On suppose maintenant qu'une surtension transitoire est appli- quée par l'intermédiaire de la plage de connexion d'entrée PD, c'est-à- dire qu'il se produit une décharge électrostatique. La surtension transi- toire est beaucoup plus élevée que les tensions de fonctionnement de transistors MOS normaux. Par conséquent, en l'absence du circuit de protection C1, la surtension transitoire sera appliquée aux électrodes de grille du transistor MOS à canal P, P2, et du transistor MOS à canal N, N2, dans le circuit inverseur C2, ce qui est susceptible d'occasionner un claquage diélectrique des deux isolants de grille. Cependant, lorsqu'une surtension transitoire est appliquée, la présence du circuit de protection C1 donne lieu à un claquage entre la source et le drain des transistors P1 et N1 de façon que le courant circule, ce qui empêche l'application de la surtension transitoire au circuit inverseur C2. Cependant, lorsqu'une très grande surtension transitoire est appliquée entre la source et le drain dans le circuit de protection C1, le transistor MOS à canal P, P1, ou le transistor MOS à canal N, N1, dans le circuit C1 sera détruit. La surtension transitoire à cet instant de destruc- tion est appelée résistance aux décharges électrostatiques, et il est sou- haitable de faire en sorte que sa valeur soit aussi grande que possible. Cependant, si on forme une pellicule de siliciure sur la surface de la cou- che de source et de drain, la résistance aux décharges électrostatiques peut être diminuée. La figure 36 montre une structure en plan d'un transistor MOS M1. Le transistor MOS M1 comprend une électrode de grille mince GE disposee au centre, et une couche de source/drain SD de part et d'autre de l'électrode de grille dans la direction la plus courte, et une pellicule de siliciure SF formée sur la surface de la couche de source/drain SD. La figure 37 est une vue agrandie de la région A de la figure 36. De façon générale, la pellicule de siliciure SF a une structure poly- cristalline et elle comprend de grands et de petits grains cristallins de siliciure GR, comme représenté sur la figure 37. Par conséquent, chaque forme de grain se répercute dans les joints de grains en faisant apparaî- tre des ondulations. Ceci est vrai pour la partie de bord de la pellicule de siliciure SF le long de la partie de bord de l'électrode de grille GE. Comme représenté sur la figure 37, des grains cristallins GR se font face de part et d'autre de l'électrode de grille GE. Lorsqu'une surtension tran- sitoire est appliquée à une telle structure, la surintensité transitoire est concentrée entre les saillies (c'est-à-dire l'espace indiqué par deux flè- ches dans des directions opposées) des grains cristallins GR situés de part et d'autre de l'électrode de grille GE, et un claquage intense se pro- duit dans ces parties. Ceci met hors fonction le transistor MOS qui est alors incapable de remplir la fonction d'un circuit de protection. Pour cette raison, on ne forme pas une pellicule de siliciure sur la surface de la couche de source/drain dans le circuit de protection, et on forme à la place une pellicule de protection contre le siliciure. En se référant à la figure 38, on décrira ci-dessous la structure d'un transistor MOS M2 avec une pellicule de protection contre le sili- ciure. Comme représenté sur la figure 38, une pellicule de protection contre le siliciure SP, consistant en une pellicule d'oxyde de silicium (SiO'2) est formée sur les surfaces de l'électrode de grille GE et d'une couche de source/drain SD au voisinage de l'électrode de grille GE, tan- dis qu'aucune pellicule de siliciure SF n'est formée sur la pellicule de protection contre le siliciure SP. Cette structure permet d'augmenter la distance entre le bord de la pellicule de siliciure SF et le bord de l'élec- trode de grille GE. Même si le bord de la pellicule de siliciure SF a la forme d'une ondulation continue, et par conséquent une surtension tran- sitoire tend à se concentrer sur des parties en saillies, la surintensité transitoire sera dispersée du fait qu'elle doit parcourir une longue dis- tance à travers une région de drain faiblement dopé (non représentée) et une couche de source/drain. En outre, lorsqu'elle traverse la région de drain faiblement dopé ayant une résistance relativement élevée, une chute de tension et autres se produisent, empêchant ainsi la destruction du transistor MOS. Comme décrit ci-dessus, on a utilisé la pellicule de protection contre le siliciure SP pour empêcher la formation d'une pellicule de sili- ciure SF dans des transistors MOS dans lesquels sa formation peut occa- sionner des inconvénients. Dans la formation d'une pellicule de protection contre le sili- ciure SP, on forme une pellicule d'oxyde de silicium sur la totalité de la surface d'un substrat en silicium SB et on enlève ensuite sélectivement la pellicule d'oxyde de silicium par attaque par voie sèche, comme l'attaque ionique réactive (ou RIE pour "Reactive Ion Etching"), pour former la pel- licule de protection contre le siliciure SP seulement sur les surfaces d'une électrode de grille GE et d'une couche de source/drain SD au voi- sinage de l'électrode de grille GE. En se référant aux figures 39 et 40, qui sont des coupes d'un transistor MOS à une étape de traitement qui fait suite à la formation de la pellicule de protection contre le siliciure SP, on va envisager les pro- blèmes qui résultent de la formation de la pellicule de protection contre le siliciure. En se référant a la figure 39, on note qu'il existe au-dessus d'un substrat silicium sur isolant (ou SOI), SI, une région de protection PR dans laquelle seront formés un ensemble de transistors MOS M1 exi- geant une pellicule de protection contre le siliciure, et une région nor- maie OR dans laquelle seront formés un ensemble de transistors MOS M2 n'exigeant pas une pellicule de protection contre le siliciure. Le substrat SOI SI comprend un substrat en silicium SB, une couche isolante enter- rée BO, et une couche SOI SL, qui sont formées dans cet ordre sur le substrat SB. Dans la région normale OR, une pellicule de siliciure SF est formée sur une couche de source/drain SD2 et une électrode de grille GE2, tandis que dans la région de protection PR une pellicule de protec- tion contre le siliciure SP, consistant en une pellicule d'oxyde, est formée sur la totalité de la surface, et il n'y a pas de pellicule de siliciure SF sur une couche de source/drain SD1 et une électrode de grille GEl. Après la formation de la pellicule de siliciure SF et de la pelli- cule de protection contre le siliciure SP, on forme une pellicule isolante inter-couche IZ sur le substrat SOI Sl. Ensuite, comme représenté sur la figure 40, on forme des trous de contact CH1 et CH2 de façon qu'ils s'étendent à travers la pellicule isolante inter-couche IZ pour atteindre respectivement les couches de source/drain SD1 et SD2. Le problème à ce moment consiste en ce que le rapport de sé- lectivité d'attaque diffère entre la pellicule de siliciure SF et la pellicule de protection contre le siliciure SP. En effet, du fait que la pellicule de protection contre le siliciure SP qui est une pellicule d'oxyde est plus ai- sément attaquée que la pellicule de siliciure SF, si les trous de contact CH1 et CH2 sont formés en même temps, le trou de contact CH1 pré- sente une certaine attaque en excès, ou bien dans certains cas il s'étend à travers la couche SOI jusqu'à atteindre la couche isolante enterrée BO, ce qui empêche le fonctionnement en transistor MOS. Comme décrit précédemment, une chute de tension due à une couche à résistance élevée, par exemple une couche de drain faiblement dopé, est effective pour éviter le claquage de transistors MOS sous l'effet d'une surtension transitoire. Cependant, presque toute la partie située sous la pellicule de protection contre le siliciure SP est occupée par la couche de source/drain, et même la couche de source/drain SD1 sur laquelle aucune pellicule de siliciure SF n'est présente a une résistance carrée de l'ordre de quelques centaines de Q/C. Pour espérer qu'une chute de tension se produise dans la surtension transitoire, il est donc nécessaire de former une couche de source/drain SD1 qui est recouverte par une pellicule de protection contre le siliciure SP sur une région éten- due. Ceci a une influence négative sur la réduction de la taille. Selon un premier aspect de la présente invention, un dispositif à semiconducteur comprenant un transistor MOS formé sur un substrat semiconducteur est caractérisé en ce que: le transistor MOS comprend au moins une structure de protection contre le siliciure qui est destinée à empêcher la formation d'une pellicule de siliciure dans une partie prédé- terminée sur la surface d'une région active, à l'extérieur de faces latéra- les d'une électrode de grille; une première couche de semiconducteur d'une première concentration est formée dans une surface du substrat semiconducteur au-dessous de la structure ou des structures de protec- tion contre le siliciure mentionnées précédemment; une seconde couche de semiconducteur d'une seconde concentration est formée dans une surface du substrat semiconducteur, à l'exclusion d'une partie dans laquelle la structure ou les structures de protection contre le siliciure précitees sont formées; la pellicule de siliciure est formée sur la seconde couche de semiconducteur; la seconde couche de semiconducteur est une couche de source/drain du transistor MOS; et la première concentra- tion est inférieure à la seconde concentration. Selon un second aspect de la présente invention, au moins une structure de protection contre le siliciure est constituée par une pellicule isolante; et la première couche de semiconducteur est une couche de semiconducteur d'un type de conductivité opposé à celui de la couche de source/drain. Selon un troisième aspect de la présente invention, au moins une structure de protection contre le siliciure est constituée par une pelli- cule isolante; et la première couche de semiconducteur est une couche de semiconducteur ayant un type de conductivité identique à celui de la couche de source/drain. Selon un quatrième aspect de la présente invention, une élec- trode de grille de blindage de champ définissant la région active, et iso- lant électriquement le transistor MOS vis-à-vis d'autres éléments à semi- conducteur, est formée sur le substrat semiconducteur, I'électrode de grille de blindage de champ ayant une pellicule isolante de blindage de champ, une couche conductrice, et une pellicule isolante supérieure de couche conductrice, qui sont stratifiées dans cet ordre sur le substrat semiconducteur, une pellicule isolante de paroi latérale est formée sur des faces latérales de la pellicule isolante de blindage de champ, de la couche conductrice et de la pellicule isolante supérieure de couche con- ductrice; et la pellicule isolante de la structure ou des structures de pro- tection contre le siliciure précitées, et la pellicule isolante de paroi laté- rale sont formées simultanément avec un matériau identique. Selon un cinquième aspect de la présente invention, une élec- trode de grille de blindage de champ définissant la région active, et iso- lant électriquement le transistor MOS vis-à-vis d'autres éléments à semi- conducteur, est formée sur le substrat semiconducteur, I'électrode de grille de blindage de champ comporte une pellicule isolante de blindage de champ, une couche conductrice, et une pellicule isolante supérieure de couche conductrice, qui sont stratifiées dans cet ordre sur le substrat semiconducteur; la structure ou les structures de protection contre le sili- ciure, mentionnées précédemment, et l'électrode de grille de blindage de champ sont formées simultanément avec un matériau identique; et la première couche de semiconducteur est une couche de semiconducteur ayant un type de conductivité identique à celui de la couche de source/drain du transistor MOS. Selon un sixième aspect de la présente invention, au moins une structure de protection contre le siliciure et l'électrode de grille du tran- sistor MOS sont formées simultanément avec une structure identique; et la première couche de semiconducteur est une couche de semiconduc- teur ayant un type de conductivité identique à celui de la couche de source/drain du transistor MOS. Selon un septième aspect de la présente invention, au moins une structure de protection contre le siliciure comprend partiellement au moins une partie d'ouverture dont le fond est constitué par la pellicule de siliciure; et la seconde couche de semiconducteur est formée sur une surface de la région active au-dessous de la pellicule de siliciure de la partie ou des parties d'ouverture mentionnées précédemment. Selon un huitième aspect de la présente invention, au moins une structure de protection contre le siliciure présente une forme mince en vue en plan; la partie ou les parties d'ouverture mentionnées précé- demment sont multiples et elles sont disposées en une rangée dans une direction longitudinale de la structure ou des structures de protection contre le siliciure mentionnées précédemment; et une direction longitudi- nale de la structure ou des structures de protection contre le siliciure mentionnées précédemment est parallèle à une direction longitudinale de l'électrode de grille. Selon un neuvième aspect de la présente invention, la structure ou les structures de protection contre le siliciure sont multiples; et les multiples parties d'ouverture sont disposées à un intervalle tel qu'elles soient parallèles à une direction longitudinale de l'électrode de grille. Selon un dixième aspect de la présente invention, au moins une structure de protection contre le siliciure est multiple et chaque forme en vue en plan est approximativement rectangulaire; la partie ou les parties d'ouverture mentionnées précédemment est unique; et les multiples structures de protection contre le siliciure sont disposées au moins pa- rallèlement à une direction longitudinale de l'électrode de grille. Selon un onzième aspect de la présente invention, les multiples structures de protection contre le siliciure sont disposées dans une di- rection longitudinale de l'électrode de grille et dans une direction per- pendiculaire à la direction longitudinale de l'électrode de grille. Selon un douzième aspect de la présente invention, au moins une structure de protection contre le siliciure a une forme approximative- ment rectangulaire, en vue en plan; la partie ou les parties d'ouverture précitées sont multiples; et les multiples parties d'ouverture sont dispo- sées dans une direction parallèle à une direction longitudinale de l'élec- trode de grille et dans une direction perpendiculaire à la direction longi- tudinale de l'électrode de grille. Selon un treizième aspect de la présente invention, un procédé de fabrication d'un dispositif à semiconducteur comprenant une électrode de grille de blindage de champ qui définit un transistor MOS formé sur un substrat semiconducteur et une région active à l'extérieur de faces laté- rales d'une électrode de grille du transistor MOS, et isole électriquement le transistor MOS vis-à-vis d'autres éléments à semiconducteur, com- prend les étapes suivantes: (a) on forme sélectivement une première couche de semiconducteur, ayant une première concentration, dans une partie prédéterminée du substrat semiconducteur; (b) pour définir la ré- gion active, on stratifie sélectivement une pellicule isolante de blindage de champ, une couche conductrice et une pellicule isolante supérieure de couche conductrice sur le substrat semiconducteur, pour former l'élec- trode de grille de blindage de champ, et on forme sélectivement une structure de protection contre le siliciure ayant une configuration identi- que à l'électrode de grille de blindage de champ sur la première couche de semiconducteur; (c) on forme l'électrode de grille sur le substrat semi- conducteur et on effectue une implantation ionique d'une impureté en uti- lisant à titre de masque l'électrode de grille de blindage de champ, la structure de protection contre le siliciure et l'électrode de grille, pour former une seconde couche de semiconducteur d'une seconde concen- tration à l'intérieur du substrat semiconducteur; et (d) on forme une pelli- cule de siliciure, d'une manière auto-alignée, sur la seconde couche de semiconducteur, par un procédé de siliciure auto-aligné, dans lequel la première concentration est inférieure à la seconde concentration; la se- conde couche de semiconducteur est formée sous la forme d'une couche de source/drain du transistor MOS; et la première couche de semicon- ducteur est formée de façon à avoir un type de conductivité identique à celui de la couche de source/drain. Selon un quatorzième aspect de la présente invention, I'étape (b) comprend l'étape de formation de la structure de protection contre le siliciure de façon à avoir une partie d'ouverture, à un fond de laquelle la première couche de semiconducteur est à nu; le procédé comprend en outre, avant l'étape (c), I'étape de formation d'une pellicule isolante de paroi latérale sur des faces latérales de la structure de protection contre le siliciure et de l'électrode de grille de blindage de champ; la pellicule isolante de paroi latérale étant également formée sur des faces latérales de la couche conductrice dans la partie d'ouverture; et l'étape (c) com- prend l'étape de formation de la seconde couche de semiconducteur à l'intérieur de la première couche de semiconducteur du fond de la partie d'ouverture. Selon un quinzième aspect de la présente invention, un procé- dé de fabrication d'un dispositif à semiconducteur ayant un transistor MOS formé sur un substrat semiconducteur, comprend les étapes sui- vantes: (a) on forme sélectivement une première couche de semicon- ducteur d'une première concentration dans une partie prédéterminée du substrat semiconducteur; (b) on stratifie sélectivement une pellicule iso- lante de grille et une couche conductrice, dans cet ordre, sur le substrat semiconducteur, pour former une électrode de grille du transistor MOS, et on forme sélectivement une structure de protection contre le siliciure ayant une configuration identique à l'électrode de grille de la première couche de semiconducteur; (c) on effectue une implantation ionique d'impureté en utilisant à titre de masque la structure de protection con- tre le siliciure et l'électrode de grille, pour former une seconde couche de semiconducteur d'une seconde concentration dans le substrat semicon- ducteur; et (d) on forme une pellicule de siliciure, d'une manière auto- alignée, sur la seconde couche de semiconducteur, par un procédé de formation de siliciure auto-aligné, et dans ce procédé la première con- centration est inférieure a la seconde concentration; la seconde couche de semiconducteur est formée sous la forme d'une couche de source/drain du transistor MOS; et la première couche de semiconducteur a un type de conductivité identique à celui de la couche de source/drain. Selon un seizième aspect de la présente invention, I'étape (b) comprend l'étape de formation de la structure de protection contre le sili- ciure de façon à avoir une partie d'ouverture, à un fond de laquelle la première couche de semiconducteur est à nu; le procédé comprenant, avant l'étape (c), I'étape de formation d'une pellicule isolante de paroi latérale sur des faces latérales de la structure de protection contre le si- liciure et de l'électrode de grille, la pellicule isolante de paroi latérale étant également formée sur des faces latérales de la couche conductrice dans la partie d'ouverture; et l'étape (c) comprend l'étape de formation de la seconde couche de semiconducteur dans la première couche de semiconducteur du fond de la partie d'ouverture. Selon un dix-septième aspect de la présente invention, le pro- cédé du quinzième aspect comprend en outre l'étape (e) consistant à former un trou de contact qui s'étend à travers la structure de protection contre le siliciure, pour pénétrer dans la première couche de semicon- ducteur. Dans le dispositif à semiconducteur du premier aspect de la présente invention, aucune pellicule de siliciure n'est présente sur la première couche de semiconducteur au-dessous de la structure de pro- tection contre le siliciure, et la première couche de semiconducteur a une concentration inférieure à celle de la couche de source/drain, ce qui donne une région ayant une résistance électrique élevée. Par consé- quent, lorsqu'une surtension transitoire est appliquée entre la source et le drain, une chute de tension due à la première couche de semiconduc- teur empêche la destruction du transistor MOS. De plus, en donnant à la première couche de semiconducteur une résistance carrée s'exprimant en kQ2, il est possible de diminuer l'aire qui est exigée pour abaisser la sur- tension transitoire. En outre, la présence de la pellicule de siliciure au- dessus de la couche de source/drain facilite la décision concernant le point final d'attaque lorsqu'on forme un trou de contact sur la couche de source/drain, empêchant ainsi une attaque en excès de la couche de source/drain. Dans le dispositif à semiconducteur du second aspect de la présente invention, du fait que la première couche de semiconducteur est une couche de semiconducteur d'un type de conductivité opposé à celui de la couche de source/drain du transistor MOS, une jonction PN est for- mée avec la couche de source et de drain, pour produire une région ayant une résistance électrique très élevée. Dans le dispositif à semiconducteur du troisième aspect de la présente invention, du fait que la première couche de semiconducteur est une couche de semiconducteur ayant un type de conductivité identique à celui de la couche de source/drain du transistor MOS, la région à résis- tance élevée résultante a une valeur de résistance inférieure, en compa- raison avec des cas dans lesquels une jonction PN est formée. Dans le dispositif à semiconducteur du quatrième aspect de la présente invention, la pellicule isolante de la structure de protection contre le siliciure et le pellicule isolante de paroi latérale sont formées simultanément en utilisant le même matériau, ce qui fait qu'une étape d'attaque n'est pas nécessaire pour former seulement la structure de protection contre le siliciure. Par conséquent, si un substrat semicon- ducteur est par exemple un substrat du type silicium sur isolant, ou SOI, I'endommagement qui est dû à l'attaque ne peut pas être négligé, du fait que des couches SOI sont généralement minces, mais aucune attaque n'est nécessaire pour la formation de la structure de protection contre le siliciure, et on évite ainsi l'augmentation de l'endommagement par l'atta- que de la couche SOI. Dans le dispositif à semiconducteur du cinquième aspect de la présente invention, la structure de protection contreie siliciure et la grille de blindage de champ sont formées simultanément avec la même confi- guration, ce qui fait qu'aucune étape, par exemple une attaque, n'est né- cessaire pour former exclusivement la structure de protection contre le siliciure. Par conséquent, si le substrat semiconducteur est par exemple un substrat SOl, l'endommagement qui est dû à l'attaque ne peut pas être négligé, du fait que des couches SOl sont généralement minces, mais aucune étape supplémentaire, par exemple une attaque, n'est exi- gée pour former la structure de protection contre le siliciure, et on évite ainsi une augmentation de l'endommagement par l'attaque de la couche SOi. Dans le dispositif à semiconducteur du sixième aspect de la présente invention, la structure de protection contre le siliciure et l'élec- trode de grille sont formées simultanément avec la même structure, ce qui fait qu'aucune étape, par exemple une attaque, n'est exigée pour former exclusivement la structure de protection contre le siliciure. Si le substrat semiconducteur est par exemple un substrat SOl, l'endommage- ment dû à l'attaque ne peut pas être négligé du fait que des couches SOl sont généralement minces, mais aucune étape supplémentaire, par exemple une attaque, n'est exigée pour former la structure de protection contre le siliciure, et on évite ainsi l'augmentation de l'endommagement par l'attaque de la couche SOl. De plus, du fait que la structure d'élec- trode de grille est utilisée à titre de structure de protection contre le sili- ciure, on peut former la structure de protection contre le siliciure même dans des dispositifs à semiconducteur n'ayant pas une configuration spé- ciale, comme la structure d'isolation de blindage de champ, ce qui con- duit à un large domaine d'application de la présente invention. Dans le dispositif à semiconducteur du septième aspect de la présente invention, un trou de contact peut être formé sur au moins une partie d'ouverture d'au moins une structure de protection contre le sili- ciure. Il est donc inutile de prévoir l'espace pour former un trou de con- tact sur la couche de source/drain. Cette structure est bien adaptée pour des applications dans lesquelles la taille d'une région active est limitée. Dans le dispositif à semiconducteur du huitième aspect de la présente invention, on peut obtenir une circulation uniforme de surinten- * sité transitoire par le fait qu'au moins une structure de protection contre le siliciure est ajustée de façon à avoir la longueur de l'électrode de grille, et les parties d'ouverture sont disposées en une rangée dans la direction longitudinale de la structure de protection contre le siliciure. Dans le dispositif à semiconducteur du neuvième aspect de la présente invention, du fait qu'un ensemble de structures de protection contre le siliciure ont les parties d'ouverture disposées respectivement en une rangée, il est possible de changer la valeur de résistance de la cou- che de source/drain en modifiant la partie d'ouverture dans laquelle un trou de contact sera formé. Dans le dispositif à semiconducteur du dixième aspect de la présente invention, la présence de la pellicule de siliciure entre les structures de protection contre le siliciure augmente l'aire de la région de la pellicule de siliciure, ce qui diminue la valeur de résistance de la cou- che de source/drain. Dans le dispositif à semiconducteur du onzième aspect de la présente invention, la modification de la partie d'ouverture dans laquelle un trou de contact sera formé permet de changer la valeur de résistance de la couche de source/drain, et du fait que la pellicule de siliciure est formée entre les structures de protection contre le siliciure, I'aire de la région de la pellicule de siliciure est augmentée, ce qui a pour effet de diminuer la valeur de résistance de la couche de source/drain. Dans le dispositif à semiconducteur du douzième aspect de la présente invention, la modification de la partie d'ouverture dans laquelle un trou de contact sera formé permet de changer la valeur de résistance de la couche de source/drain, et du fait que l'aire de la région de la pelli- cule de siliciure est réduite, la valeur de résistance de la couche de source/drain est augmentée. Le procédé de fabrication du treizième aspect de la présente invention procure un procédé de fabrication convenant pour le dispositif à semiconducteur conforme au cinquième aspect. Le procédé de fabrication du quatorzième aspect de la présente invention procure un procédé de fabrication convenant pour le dispositif à semiconducteur conforme au septième aspect. Le procédé de fabrication du quinzième aspect de la présente invention procure un procédé de fabrication convenant pour le dispositif à semiconducteur conforme au sixième aspect. Le procédé de fabrication du seizième aspect de la présente invention procure un procédé de fabrication convenant pour le dispositif à semiconducteur conforme au septième aspect. Dans le procédé de fabrication du dix-septième aspect de la présente invention, la caractéristique consistant en ce que le trou de contact s'étend à travers la structure de protection contre le siliciure, pour pénétrer dans la première couche de semiconducteur, augmente la marge d'alignement dans la formation d'un trou de contact, en comparai- son avec des cas dans lesquels une partie d'ouverture est formée dans une structure de protection contre le siliciure et un trou de contact est formé à l'intérieur. Ceci simplifie les étapes de traitement et supprime l'inconvénient associé à la dérive de position du trou de contact, ce qui évite une diminution du rendement de fabrication. De plus, si le trou de contact est rempli avec un conducteur, le conducteur est connecté élec- triquement à une couche conductrice de la structure de protection contre le siliciure, ce qui crée une capacité parasite entre la couche conductrice et la couche d'interconnexion, telle qu'une couche d'interconnexion de grille. Il en résulte qu'un circuit CR est formé par la capacité parasite et les composants résistifs dans la première couche de semiconducteur. Lorsqu'une surtension transitoire, par exemple, est brusquement appli- quée en entrée, la surtension transitoire est réduite par le circuit CR, ce qui améliore la capacité de protection du transistor MOS vis-à-vis d'une décharge électrostatique. Un but de la présente invention est de procurer un dispositif à semiconducteur comportant une structure de protection contre le siliciure qui empêche l'attaque en excès d'une couche de source/drain dans la formation de trous de contact et qui permette une chute de tension d'une surtension transitoire, sans augmenter l'aire d'une couche de source/drain, ainsi qu'un procédé de fabrication du dispositif à semicon- ducteur. Ces buts, caractéristiques, aspects et avantages de la présente invention, ainsi que d'autres, ressortiront davantage de la description détaillée de l'invention qui est présentée dans ce qui suit, en se référant aux dessins annexés, dans lesquels: La figure 1 est une vue en plan destinée à l'explication d'une structure d'isolation par blindage de champ; La figure 2 est une coupe destinée à l'explication d'une struc- ture d'isolation par blindage de champ; La figure 3 est une vue en plan illustrant une structure d'un transistor MOS conforme à un premier mode de réalisation préféré de la présente invention; La figure 4 est une coupe illustrant une étape de traitement dans la fabrication d'un transistor MOS du premier mode de réalisation préféré; La figure 5 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du premier mode de réalisa- tion préféré; La figure 6 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du premier mode de réalisa- tion préféré; La figure 7 est un schéma montrant un circuit équivalent d'un transistor MOS conforme à la présente invention; La figure 8 est une coupe illustrant une étape de traitement modifiée du premier mode de réalisation préféré; La figure 9 est une vue en plan illustrant une structure d'un transistor MOS conforme à un second mode de réalisation préféré de la présente invention; La figure 10 est une coupe illustrant une étape de traitement dans la fabrication d'un transistor MOS du second mode de réalisation préféré; La figure 11 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du second mode de réalisa- tion préféré; La figure 12 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du second mode de réalisa- tion préféré; La figure 13 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du second mode de réalisa- tion préféré; La figure 14 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du second mode de réalisa- tion préféré; La figure 15 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du second mode de réalisa- tion préféré; La figure 16 est une vue en plan illustrant une structure modi- fiée du second mode de réalisation préféré; La figure 17 est une coupe illustrant la structure modifiée du second mode de réalisation préféré; La figure 18 est une vue en plan illustrant la structure modifiée du second mode de réalisation préféré; La figure 19 est une vue en plan illustrant une structure d'un transistor MOS conforme a un troisième mode de réalisation préféré de la présente invention; La figure 20 est une vue en plan illustrant une structure d'un transistor MOS conforme à un quatrième mode de réalisation préféré de la présente invention; La figure 21 est une vue en plan illustrant une structure d'un transistor MOS conforme à un cinquième mode de réalisation préféré de la présente invention; La figure 22 est une vue en plan illustrant une structure d'un transistor MOS conforme à un sixième mode de réalisation préféré de la présente invention; La figure 23 est une vue en plan illustrant une structure d'un transistor MOS conforme à un septième mode de réalisation préféré de la présente invention; La figure 24 est une coupe illustrant une étape de traitement dans la fabrication d'un transistor MOS du septième mode de réalisation préféré; La figure 25 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du septième mode de réali- sation préféré; La figure 26 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du septième mode de réali- sation préféré; La figure 27 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du septième mode de réali- sation préféré; La figure 28 est une coupe illustrant une étape de traitement modifiée dans la fabrication d'un transistor MOS du septième mode de réalisation préféré; La figure 29 est une coupe illustrant une autre étape de traite- ment modifiée dans la fabrication d'un transistor MOS du septième mode de réalisation préféré; La figure 30 est une vue en plan illustrant une structure d'un transistor MOS conforme à un huitième mode de réalisation préféré de la présente invention; La figure 31 est une coupe illustrant une étape de traitement dans la fabrication d'un transistor MOS du huitième mode de réalisation préféré; La figure 32 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du huitième mode de réali- sation préféré; La figure 33 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du huitième mode de réali- sation préféré; La figure 34 est une coupe illustrant une autre étape de traite- ment dans la fabrication d'un transistor MOS du huitième mode de réali- sation préféré; La figure 35 est un schéma illustrant une application d'une pel- licule de protection contre le siliciure de l'art antérieur; La figure 36 est un schéma pour l'explication d'un problème d'une pellicule de siliciure dans l'art antérieur; La figure 37 est un schéma pour l'explication d'un autre pro- blème d'une pellicule de siliciure dans l'art antérieur; La figure 38 est une vue en plan illustrant le fonctionnement d'une pellicule de protection contre le siliciure dans l'art antérieur; La figure 39 est un schéma pour l'explication d'un problème d'une pellicule de protection contre le siliciure dans l'art antérieur; et La figure 40 est un schéma pour l'explication d'un autre pro- blème d'une pellicule de protection contre le siliciure dans l'art antérieur. Introduction Avant la description de modes de réalisation préférés de la pré- sente invention, on décrira des dispositifs à semiconducteur ayant une structure d'isolation par blindage de champ. La figure 1 montre une configuration en plan d'un dispositif à semiconducteur avec une structure d'isolation par blindage de champ. En se référant à la figure 1, on note qu'une région de formation (région active) AR pour former un transistor MOS est définie, et une électrode de grille de blindage de champ 1, qui constitue la structure d'isolation par blindage de champ, est formée avec la forme d'une boucle rectangulaire, et une électrode de grille 2 du transistor MOS est formée au-dessus de I'électrode de grille de blindage de champ 1 et de la région active AR, de façon à diviser en deux l'électrode de grille de blindage de champ 1. Une couche de source/drain 3 (qu'on désigne ci-après en abré- gé par S/D) est respectivement formée dans des régions actives AR qui se font face de part et d'autre de l'électrode de grille 2. Un ensemble de trous de contact 5 qui connectent électriquement une couche d'intercon- nexion de source/drain (non représentée) sont formés dans les régions AR. La figure 2 montre une structure en coupe selon la ligne A-A de la figure 1, c'est-à-dire une structure d'un transistor MOS et d'une élec- trode de grille de blindage de champ qui sont formés sur un substrat en silicium massif. En se référant à la figure 2, on note qu'une électrode de grille 2 est formée sur la surface d'un substrat en silicium SB. L'électrode de grille 2 comprend une pellicule d'oxyde de grille 21 en contact avec la surface du substrat en silicium SB, une couche de silicium polycristallin 22 sur la pellicule d'oxyde de grille 21, et une couche de siliciure auto- aligné 23 sur la couche de silicium polycristallin 22. Une pellicule d'oxyde de paroi latérale 24 est formée sur les surfaces latérales de ces couches 21, 22 et 23. Une couche S/D 3 et une couche de drain faiblement dopé (qu'on appelle ci-après couche LDD pour "lightly doped drain") 32 sont formées dans la surface du substrat en silicium SB se trouvant sur les côtés adjacents, de part et d'autre de l'électrode de grille 2. La surface de la couche S/D 3 est recouverte par une couche de siliciure auto-aligné 33. Une électrode de grille de blindage de champ 1 est formée sur la surface du substrat en silicium SB a l'extérieur de la couche S/D 3. L'électrode de grille de blindage de champ 1 comprend une pellicule iso- lante de grille de blindage de champ 11 (qui est une pellicule d'oxyde), en contact avec la surface du substrat en silicium SB, une couche de sili- cium polycristallin 12 sur la pellicule d'oxyde de grille de blindage de champ 11 et une pellicule isolante supérieure de blindage de champ (pellicule d'oxyde) 13 sur la couche de silicium polycristallin 12. Une pel- licule isolante de paroi latérale (pellicule d'oxyde) 14 est formée sur les faces latérales de ces couches 11, 12 et 13. Dans le dispositif à semiconducteur avec la structure d'isolation par blindage de champ que l'on a envisagé en se référant aux figures 1 et 2, la tension de polarisation inverse qui est appliquée à l'électrode de grille de blindage par effet de champ 1 empêche qu'une couche de dé- sertion ne s'étende au-delà de la région qui est entourée par l'électrode de grille de blindage de champ 1, ce qui rend possible une séparation électrique entre des éléments. La structure d'isolation par blindage de champ a été très cou- ramment utilisée avec le progrès récent des dispositifs SOI formés sur des substrats SOI. En effectuant des recherches sur la structure d'isola- tion par blindage de champ, les présents inventeurs ont eu de façon sur- prenante une nouvelle idée technologique consistant à appliquer la structure d'isolation par blindage de champ à des protections contre le siliciure. Des modes de réalisation préférés de la présente invention sont décrits dans ce qui suit. A. Premier mode de réalisation préféré A-1. Structure du dispositif La figure 3 montre une structure en plan d'un transistor MOS avec une structure de protection contre le siliciure conforme à un premier mode de réalisation préféré de la présente invention. En se référant à la figure 3, on note qu'une région active AR du transistor MOS est définie et qu'une électrode de grille de blindage de champ 10 qui constitue une structure d'isolation par blindage de champ est formée avec la forme d'une boucle rectangulaire. Une électrode de grille 20 du transistor MOS est formée sur l'électrode de grille de blin- dage de champ 10 et sur la région active AR, de façon à diviser en deux l'électrode de grille de blindage de champ 10. Dans les régions actives AR qui se font face de part et d'autre de l'électrode de grille 20, on trouve chaque structure de protection con- tre le siliciure PS1, et son environnement est une couche S/D 30 (une seconde couche de semiconducteur). Bien que la couche S/D 30 soit invisible du fait qu'une pellicule de siliciure SF1 est formée sur la couche S/D 30, sur la figure la pellicule de siliciure SF1 est partiellement décou- pée pour laisser voir la couche S/D 30, pour la commodité. La pellicule de siliciure SF1 est également présente sur l'électrode de grille 20. Un ensemble de trous de contact 5 pour la connexion électrique avec une couche d'interconnexion de source/drain (non représentée) sont ensuite formés dans la pellicule de siliciure SF1, sur la couche S/D 30. A-2. Procédé de fabrication En se référant aux figures 4 à 6 qui montrent des étapes de traitement consécutives, on décrit ci-dessous un procédé de fabrication d'un transistor MOS 100. Les figures 4 à 6 sont une coupe partielle selon la ligne A-A de la figure 3. Il faut noter que dans la description qui suit, le transistor MOS 100 est un transistor à canal N. A l'étape de traitement qui est représentée sur la figure 4, on forme une électrode de grille de blindage de champ 10 sur un substrat SOI, SI. L'électrode de grille de blindage de champ comprend une pelli- cule d'isolation de grille de blindage de champ (pellicule d'oxyde) 101 en contact avec la surface d'une couche SOI, SL, une couche de silicium polycristallin (couche conductrice) 102 sur la pellicule d'oxyde de grille de blindage de champ 101, et une pellicule isolante supérieure de blindage de champ (pellicule d'oxyde) 103 sur la couche de silicium polycristallin 102. On forme une pellicule isolante, c'est-à-dire une pellicule d'oxyde OF1, sur la totalité de la surface de l'électrode de grille de blin- dage de champ 10, après quoi on forme sélectivement un masque de ma- tière de réserve R1 à un emplacement auquel on désire former une structure de protection contre le siliciure PS1. On notera à ce point qu'une implantation de canal a été effectuée précédemment dans la tota- lité de la surface de la couche SOI SL, pour obtenir ainsi une couche P- avec une concentration relativement faible. Dans l'étape de traitement qui est représenté sur la figure 5, on effectue une attaque par voie sèche en utilisant le masque de matière de réserve R1 à titre de masque d'attaque, pour former une pellicule iso- lante de paroi latérale (pellicule d'oxyde) 114 sur la face latérale de l'électrode de grille de blindage de champ 10, et pour former une struc- ture de protection contre le siliciure PS1. On stratifie une pellicule isolante de grille (pellicule d'oxyde) 201 et une couche de silicium polycristallin (couche conductrice) 202, dans cet ordre, sur la couche SOI, SL, pour former une électrode de grille 20. En utilisant à titre de masque l'électrode de grille de blindage de champ 10, la pellicule d'oxyde de paroi latérale 114, la structure de pro- tection contre le siliciure PS1 et l'électrode de grille 20, on effectue une implantation ionique dans la couche SOI, en utilisant une impureté de type N (par exemple As), de façon à former une couche de drain faible- ment dopé, 31, d'une manière auto-alignée dans la surface de la couche SOI SL. Ensuite, pour former une pellicule d'oxyde de paroi latérale 214 de l'électrode de grille 20, on forme une pellicule d'oxyde sur la totalité de la surface et on implante ensuite une impureté de type N (par exemple As), à partir d'une position située au-dessus de la pellicule d'oxyde, par un procédé d'implantation ionique, pour former une couche S/D 30, d'une manière auto-alignée, dans la couche SOI SL, de façon qu'une couche P- à concentration relativement faible qui reste au-dessous de la structure de protection contre le siliciure PS1, devienne une couche à résistance élevée 61 (première couche de semiconducteur). Ensuite, on soumet la pellicule d'oxyde ci-dessus à une attaque par voie sèche pour former une pellicule d'oxyde de paroi latérale 214 sur la paroi latérale de l'électrode de grille 20, une pellicule d'oxyde de paroi latérale SW1 sur la paroi latérale de la structure de protection con- tre le siliciure PS1, et une pellicule d'oxyde de paroi latérale 115 supplé- mentaire sur la paroi latérale de la pellicule d'oxyde de paroi latérale 114. Avec un processus de formation de siliciure auto-aligné, on forme une pellicule de siliciure SF1 sur la surface à nu de la couche de silicium, pour produire la structure qui est représentée sur la figure 6. Dans le processus de formation de siliciure auto-aligné, une pellicule de métal, par exemple du cobalt (Co), est entièrement traitée par pulvérisa- tion cathodique jusqu'à une épaisseur d'environ 10 nm, ceci étant suivi par un traitement thermique à une température de 400 à 500 C, pendant environ 30 à 120 secondes. Ensuite, on fait réagir la partie dans laquelle la pellicule de métal et la pellicule de silicium sont en contact, pour for- mer une pellicule de siliciure. Ensuite, on enlève la partie qui n'a pas réagi, par attaque par voie humide, ceci étant suivi par un traitement thermique à une température de 800 à 900 C pendant 30 à 120 secon- des, de façon à former une pellicule de siliciure d'une manière auto- alignée dans la surface à nu de la couche de silicium. A-3. Effet caractéristique Ainsi, dans le transistor MOS 100, la structure de protection contre le siliciure PS1 entourée par la couche S/D de type N 30 et la ré- gion de type P à faible concentration dans la couche SOI SL au-dessous de la structure de protection contre le siliciure PS1, forment une jonction PN pour produire une région à résistance électrique très élevée. Dans ce cas, si la largeur de la structure de protection contre le siliciure PS1 est ajustée de façon à être approximativement égale à celle de l'électrode de grille, le courant circulera du fait du perçage. La figure 7 montre un circuit équivalent d'un transistor MOS 100. Comme représenté sur la figure 7, une résistance R1 est respecti- vement ajoutée à l'électrode de source et à l'électrode de drain du tran- sistor MOS 100. Lorsqu'une surtension transitoire est appliquée entre la source et le drain, une chute de tension se produit à cause de la résis- tance R1, pour empêcher la destruction du transistor MOS 100. De plus, du fait que la région à résistance élevée mentionnée ci-dessus a une ré- sistance carrée dont la valeur s'exprime en kQ, une grande étendue n'est pas exigée, et par conséquent le problème d'une influence négative sur la réduction de la taille du dispositif n'existe pas. Bien que la description ci-dessus montre la couche SOI SL au- dessous de la structure de protection contre le siliciure PS1 qui a une certaine concentration en impureté du fait du dopage de canal, si on dé- sire changer la concentration ou le type de conductivité de la couche d'impureté, avant l'étape de traitement qui est représentée sur la figure 4, on forme sur le substrat SOI SI un masque de matière de réserve R2 ayant une partie d'ouverture seulement pour la partie dans laquelle une structure de protection contre le siliciure PS1 sera établie, et on implante ensuite une impureté de façon à avoir une concentration ou un type de conductivité désiré, comme représenté sur la figure 8. Par exemple, si on implante une impureté de type N dans la couche SOl SL au-dessous de la structure de protection contre le siliciure PS1, de façon que la dose soit d'environ 5 x 1012/cm2, aucune jonction PN n'est formée, mais si on suppose que la profondeur de jonction est d'environ 100 nm, la résistance carrée sera approximativement de 4 k 2/D, ce qui permet une chute de la surtension transitoire. De plus, la présence de la pellicule de siliciure SF1 sur la cou- che S/D 30 facilite la décision concernant la fin d'attaque lorsqu'un trou de contact est formé ultérieurement dans le processus, ce qui fait qu'il n'y a pas d'attaque en excès de la couche S/D. En outre, bien que l'endommagement qui est dû à l'attaque ne puisse pas être négligé du fait que des couches SOl dans des substrats SOl sont généralement minces, dans le premier mode de réalisation pré- féré de la présente invention la structure de protection contre le siliciure est utilisée dans la formation d'une pellicule d'oxyde de paroi latérale à former sur la face latérale de l'électrode de grille de blindage de champ, ce qui fait qu'aucune opération d'attaque supplémentaire n'est exigée pour former la structure de protection contre le siliciure. Ceci évite une augmentation de l'endommagement par l'attaque de la couche SOl. A-4. Exemple modifié Bien que le premier mode de réalisation préféré illustre le dis- positif SOl formé sur le substrat SOl, la présente invention n'est pas li- mitée à des dispositifs SOl et elle s'applique également à des substrats en silicium massif. Elle peut également être appliquée à des dispositifs SOl et à des dispositifs massifs qui n'ont pas de structure d'isolation par blindage de champ. Ainsi, une structure de protection contre le siliciure comprenant une pellicule isolante (par exemple une pellicule d'oxyde) et une couche de semiconducteur à faible concentration située au-dessous, permet des applications à n'importe quels substrats semiconducteurs. Il faut noter que l'application à des dispositifs SOl ou des dispositifs massifs sans une structure d'isolation par blindage de champ exige des étapes de traitement comprenant la formation d'une pellicule d'oxyde exclusivement pour la formation d'une structure de protection contre le siliciure, consti- tuée par une pellicule isolante (par exemple une pellicule d'oxyde), et lI'attaque de la pellicule d'oxyde, et par conséquent une attaque supplé- mentaire est nécessaire, mais l'effet résultant est le même. B. Second mode de réalisation préféré B-1. Structure du dispositif La figure 9 montre une structure en plan d'un transistor MOS 200 avec une structure de protection contre le siliciure conforme à un second mode de réalisation préféré de la présente invention. En se référant à la figure 9, on note qu'une région active AR d'un transistor MOS est définie, et qu'une électrode de grille de blindage de champ 10 qui constitue une structure d'isolation par blindage de champ est formée avec la forme d'une boucle rectangulaire. Une élec- trode de grille 20 du transistor MOS est formée sur l'électrode de grille de blindage de champ 10 et la région active AR, de façon à diviser en deux l'électrode de grille de blindage de champ 10. Dans des régions actives qui se font face de part et d'autre de I'électrode de grille 20, on trouve respectivement une structure de pro- tection contre le siliciure PS2, et son environnement est constitué par une couche S/D 30. Les contours des structures de protection contre le siliciure PS2, en vue en plan, ont une forme mince, et ces structures sont disposées de façon parallèle dans la direction longitudinale de l'électrode de grille 20. Un ensemble de parties d'ouvertures OP sont disposées de manière alignée dans la direction longitudinale de la structure de protec- tion contre le siliciure PS2, et les faces inférieures des parties d'ouvertu- res OP sont constituées par la couche S/D 30. La couche S/D 30 est invi- sible ici du fait qu'une pellicule de siliciure SF2 est formée sur la couche S/D 30, mais sur la figure 9 la pellicule de siliciure SF2 et la structure de protection contre le siliciure PS2 sont partiellement coupées pour mettre à nu la couche S/D 30, pour la commodité. B-2. Procédé de fabrication On décrit ci-dessous un procédé de fabrication d'un transistor MOS 200 en se référant aux figures 10 à 15 qui montrent des étapes de traitement consécutives. Les figures 10 à 15 sont des coupes partielles selon la ligne A-A de la figure 9. On notera que le transistor MOS 200 dans la description qui suit est un transistor à canal N. Premièrement, dans l'étape de traitement qui est représentée sur la figure 10, on effectue une implantation de canal dans la surface d'une couche SOI, SL, d'un substrat SOI, SI. En ce qui concerne l'ion im- planté, on implante du bore (B) avec une énergie de plusieurs dizaines de keV, de façon que la dose soit de l'ordre de 10 12/cm2. Il en résulte que la couche SOI SL devient une couche P- ayant une concentration relativement faible. Simultanément, on effectue l'implantation de canal dans la région (région normale) dans laquelle un transistor MOS normal n'exigeant pas une protection contre le siliciure sera formé. Ensuite, on implante sélectivement une impureté de type N avec une faible concentration dans la région dans laquelle une structure de protection contre le siliciure sera formée, pour former deux couches à résistance élevée 61 parallèles (première couche de semiconducteur). En ce qui concerne l'ion qui est implanté, on implante du phosphore (P) avec une énergie de plusieurs dizaines de keV, de façon que la dose soit de l'ordre de 1012/cm2. Dans l'étape de traitement qui est représenté sur la figure 11, on forme une électrode de grille de blindage de champ 10 sur la couche SOI SL. L'électrode de grille de blindage de champ 10 comprend une pel- licule d'oxyde de grille de grille de blindage de champ 101 en contact avec la surface de la couche SOI SL, une couche de silicium polycristallin 102 sur la pellicule d'oxyde de grille de blindage de champ 101, et une pellicule d'oxyde supérieure de blindage de champ 103 sur la couche de silicium polycristallin 102. Simultanément, on forme également sur les couches à résistance élevée 61 une structure de protection contre le sili- ciure PS2, qui est constituée de la même manière que l'électrode de grille de blindage de champ 10. Ainsi, la structure PS2 remplit la fonction d'une électrode de grille de blindage de champ fictive. L'électrode grille de blindage de champ 10 est connectée élec- triquement à une couche d'interconnexion prédéterminée par un trou de contact (non représenté), tandis que la couche de silicium polycristallin 102 de la structure de protection contre le siliciure PS2 peut être dans un état électriquement flottant. Bien que sur la figure 11 deux structures de protection contre le siliciure PS2 soient illustrées comme si elles étaient formées sur une seule couche à résistance élevée 61, il faut noter que ceci est la repré- sentation de la partie d'ouverture OP de la structure PS2. Ensuite, après avoir formé une pellicule isolante (pellicule d'oxyde) sur la totalité de la surface, on effectue une attaque par voie sèche pour former une pellicule d'oxyde de paroi latérale 114 sur la face latérale de l'électrode de grille de blindage de champ 10, et une pellicule d'oxyde de paroi latérale SW2 sur la face latérale de la structure de pro- tection contre le siliciure PS2. Ensuite, on stratifie une pellicule d'oxyde de grille 201 et une couche de silicium polycristallin 202 dans une région qui est entourée par les deux couches à résistance élevée 61, sur la couche SOI SL, pour former une électrode de grille 20. Ensuite, en utilisant à titre de masque l'électrode de grille de blindage de champ 10, la pellicule d'oxyde de pa- roi latérale 114, la structure de protection contre le siliciure PS2, la pelli- cule d'oxyde de paroi latérale SW2 et l'électrode de grille 20, on implante une impureté de type N, avec une faible concentration, dans la couche SOI SL, de façon qu'une couche de drain faiblement dopé, 31, soit for- * mée d'une manière auto-alignée dans la surface de la couche SOI SL, pour obtenir ainsi la structure résultante qui est représentée sur la figure 12. En ce qui concerne l'ion implanté, on implante du phosphore (P) avec une énergie de quelques dizaines de keV, de façon que la dose soit de 1 3 2 l'ordre de 1013/cm2. Ensuite, on forme une pellicule d'oxyde de paroi la- térale 214 de l'électrode de grille 20. La couche de silicium polycristallin 202 qui constitue l'électrode de grille 20 est formée de façon à contenir l'impureté de type N avec une concentration élevée. Dans ce but, on peut employer le processus de dépôt chimique en phase vapeur (ou CVD), tout en introduisant l'impureté de type N; selon une variante, on peut implan- ter une impureté de type N avec une implantation ionique, après avoir formé une couche de silicium polycristallin non dopé. En se référant à la figure 13, on note qu'en utilisant à titre de masque l'électrode de grille FS 10, la pellicule d'oxyde de paroi latérale 114, la structure de protection contre le siliciure PS2, la pellicule d'oxyde de paroi latérale SW2, I'électrode de grille 20 et la pellicule d'oxyde de paroi latérale 214, on implante une impureté de type N dans la couche SOI SL, de façon à former une couche S/D d'une manière auto-alignée dans la surface de la couche SOI SL. En ce qui concerne l'ion qui est im- planté, on implante du phosphore (P) avec une énergie de quelques di- zaines de keV, de façon que la dose soit de l'ordre de 1015/cm2. Il en résulte que la couche de drain faiblement dopé 31 est laissée seulement au-dessous de la pellicule d'oxyde de paroi latérale 214, et qu'une cou- che S/D 30 est également formée à l'intérieur de la couche à résistance élevée 61 faisant face à la partie d'ouverture OP de la structure de pro- tection contre le siliciure PS. La couche S/D 30 à l'intérieur de la couche à résistance élevée 61 a pour fonction de diminuer la résistance ohmique au moment de la formation d'un trou de contact, ultérieurement dans le processus, au lieu de remplir la fonction d'une couche S/D. Dans l'étape de traitement qui est représentée sur la figure 14, avec un processus de formation de siliciure auto-aligné, on forme une pellicule de siliciure SF2 sur la face à nu d'une couche de silicium, c'est- à-dire les faces à nu de la couche S/D 30 et de la couche de silicium po- lycristallin 202. Enfin, en se référant à la figure 15, on note qu'on forme une pellicule isolante inter-couche IZ sur la totalité de la surface du substrat SOI SI, et on forme un trou de contact 5 de façon à atteindre la pellicule de siliciure SF2 de la partie d'ouverture OP dans la structure de protec- tion contre le siliciure PS2. On notera que bien que la couche S/D 30 soit destinée à être connectée à la couche d'interconnexion de source/drain par l'intermédiaire d'une couche conductrice formée par remplissage du trou de contact 5, leurs représentations sont omises sur la figure 15. B-3. Effet caractéristique Ainsi, dans le transistor MOS 200, la structure de protection contre le siliciure PS2 est entourée par la couche S/D 30, et l'intérieur de la couche SOI SL au-dessous de la structure PS2 est la couche à résis- tance élevée 61. En supposant ici que la couche à résistance élevée 61 (couche N-) est formée avec une dose d'environ 5 x 1012/cm2, et que la profondeur de jonction est d'environ 100 nm, sa résistance carrée serait d'environ 4 kQ/[. Par conséquent, lorsqu'une surtension transitoire est appliquée entre la source et le drain, du fait de la présence de la couche à résis- tance élevée 61, il apparaît une chute de tension qui empêche la des- truction du transistor MOS 200. Du fait que la couche à résistance élevée 61 a une résistance carrée qui s'exprime en kn, une grande étendue n'est pas exigée, et par conséquent le problème d'une influence négative sur la diminution de taille du dispositif n'existe pas. Le fait de former la pellicule de siliciure SF2 sur la couche S/D 30 et le fait de former un trou de contact de façon à atteindre la partie d'ouverture de la structure de protection contre le siliciure PS2, facilitent la décision concernant la fin d'attaque, ce qui fait qu'il n'y a pas d'atta- que en excès de la couche S/D. En outre, bien que l'endommagement dû à l'attaque ne puisse pas être négligé du fait que des couches SOI dans des substrats SOI sont généralement minces, dans le second mode de réalisation préféré de la présente invention, la formation de la structure de protection contre le siliciure est utilisée dans l'étape de traitement de formation de l'élec- trode de grille de blindage de champ, ce qui fait qu'aucune étape d'atta- que supplémentaire pour la formation de la structure de protection contre le siliciure n'est exigée, ce qui évite une augmentation de l'endommage- ment par l'attaque de la couche SOI. B-4. Premier exemple modifié Bien que dans le second mode de réalisation préféré, la couche à résistance élevée 61 soit formée par l'implantation d'une impureté de type N dans la couche SOI SL, au- dessous de la structure de protection contre le siliciure PS2, du fait que la couche SOI SL devient une couche P- qui a une faible concentration par le dopage de canal, la couche P- peut être laissée de façon à remplir la fonction d'une région à résistance élevée. Dans ce cas, une jonction PN est formée entre la couche P' restante et la couche S/D 30, et la valeur de résistance est extrêmement élevée, mais la valeur de résistance est réglable par l'application de la tension à la couche de silicium polycristallin 202 de la structure de pro- tection contre le siliciure PS2, de façon à former un canal dans la couche P. Pour appliquer la tension à la couche de silicium polycristallin 202, il est nécessaire de connecter une couche d'interconnexion à travers un trou de contact. Ceci peut être traité avec une technique générale, et n'est donc pas envisagé ici. B-5. Second exemple modifié Dans le second mode de réalisation préféré de l'invention, la structure de protection contre le siliciure PS2 n'est pas en contact avec la pellicule d'oxyde de paroi latérale 114 de l'électrode de grille de blin- dage de champ 10. Selon une variante, la pellicule d'oxyde de paroi laté- raie SW2 de la structure PS2 peut être en contact avec la pellicule d'oxyde de paroi latérale 114 de l'électrode de grille de blindage de champ 10. Plus précisément, comme représenté sur la figure 16, la pelli- cule d'oxyde de paroi latérale SW2 de la partie de bord dans la direction longitudinale de la structure de protection contre le siliciure PS2, peut être en contact avec la pellicule d'oxyde de paroi latérale 114 de l'élec- trode de grille de blindage de champ 10. La figure 17 montre une structure en coupe selon la ligne B-B de la figure 16. En se référant à la figure 17, on note que la pellicule d'oxyde de paroi latérale SW2 est en contact avec la pellicule d'oxyde de paroi latérale 114, tandis que les couches de silicium polycristallin 102 de la structure de protection contre le siliciure PS2 et de l'électrode de grille de blindage de champ 10 ne sont pas mutuellement en contact, et par conséquent la structure PS2 ne remplit pas la fonction d'une élec- trode de grille de blindage de champ. Il faut noter qu'un simple contact entre les pellicules d'oxyde de paroi latérale SW2 de la structure de protection contre le siliciure PS2 et la pellicule d'oxyde de paroi latérale 214 de l'électrode de grille 20 n'oc- casionne aucun problème. B-6. Troisième exemple modifié Dans le second mode de réalisation préféré, une partie d'ou- verture OP est formée partiellement dans la structure de protection con- tre le siliciure PS2, et un trou de contact atteint la pellicule de siliciure SF2 de la partie d'ouverture OP. Selon une variante, le trou de contact peut atteindre la pellicule de siliciure SF2 autour de la structure de pro- tection contre le siliciure, sans la formation d'une partie d'ouverture dans la structure de protection contre le siliciure. Ainsi, en ce qui concerne un transistor MOS 200A qui est re- présenté sur la figure 18, on peut former une structure de protection contre le siliciure PS21 au voisinage d'une électrode de grille 20, de fa- çon que des trous de contact 5 atteignent la surface de la pellicule de siliciure SF2 entre la structure de protection contre le siliciure PS21 et une électrode de grille 10. Avec cette configuration, la forme de la structure de protection contre le siliciure PS21 devient un simple rectan- gle, ce qui facilite la fabrication. En outre, la marge d'alignement dans la formation des trous de contact 5 est augmentée. Ceci simplifie les étapes de traitement et évite également l'inconvénient qui est associé à la dérive de position des trous de contact 5, ce qui supprime une diminution du rendement de fabrica- tion. C. Troisième mode de réalisation C-1. Structure du dispositif La figure 19 montre une structure en plan d'un transistor MOS 300 avec une structure de protection contre le siliciure conforme à un troisième mode de réalisation préféré de la présente invention. Dans le transistor MOS 200 que l'on a décrit en se référant aux figures 9 à 15, bien qu'une seule région active comporte une seule structure de protec- tion contre le siliciure, il est possible de former un ensemble de structu- res de protection contre le siliciure dans une seule région active. Ainsi, comme représenté sur la figure 19, un ensemble de structures de protection contre le siliciure PS2 peuvent être disposées parallèlement à une électrode de grille 20 dans des régions actives AR qui se font face de part et d'autre de l'électrode de grille 20. C-2. Effet caractéristique Le fait de disposer un ensemble de structures de protection contre le siliciure dans une seule région active augmente le degré de li- berté dans la définition de l'emplacement d'un trou de contact. Par con- séquent, on peut changer la valeur de résistance d'une couche S/D en faisant varier l'emplacement du trou de contact. Plus précisément, du fait que chaque structure de protection contre le siliciure PS2 a des parties d'ouverture OP disposées en aligne- ment, il est possible de changer la valeur de résistance de la couche S/D en modifiant les parties d'ouverture dans lesquelles un trou de contact sera formé. Par exemple, pour obtenir la plus faible valeur de résistance de la couche S/D, on doit former un trou de contact sur la partie d'ouverture OP de la structure de protection contre le siliciure PS2 qui est la plus in- térieure. Au contraire, pour obtenir la valeur de résistance la plus élevée de la couche S/D, on doit former un trou de contact sur les parties d'ou- verture OP de la structure de protection contre le siliciure PS2 qui est la plus extérieure. On peut donc parvenir à un réglage plus fin de la valeur de ré- sistance de la couche S/D lorsqu'on augmente le nombre des structures de protection contre le siliciure PS2. D. Quatrième mode de réalisation préféré D-1. Structure du dispositif La figure 20 montre une structure en plan d'un transistor MOS 400 avec une structure de protection contre le siliciure conforme à un quatrième mode de réalisation préféré de la présente invention. Dans le transistor MOS 300 que l'on a décrit en se référant à la figure 19, un en- semble de structures de protection contre le siliciure sont disposées dans une seule région active. Cependant, du point de vue du réglage de la valeur de résistance de la couche S/D, une seule structure de protection contre le siliciure par région active est suffisante si des parties d'ouver- ture peuvent être formées dans les directions verticale et latérale. Ainsi, comme représenté sur la figure 20, on doit former dans une seule région active une seule structure de protection contre le sili- ciure PS3 ayant un ensemble de parties d'ouverture OP disposées dans les directions verticale et latérale. D-2. Effet caractéristique De cette manière, on peut changer la valeur de résistance de la couche S/D en formant la structure de protection contre le siliciure PS3 avec un ensemble de parties d'ouverture OP disposées dans les direc- tions verticale et latérale, et en modifiant les emplacements des parties d'ouverture dans lesquelles un trou de contact sera formé. De plus, en comparaison avec des cas dans lesquels un en- semble de structures de protection contre le siliciure PS2 sont disposées comme représenté sur la figure 19, il est possible de diminuer l'étendue de la région dans laquelle une pellicule de siliciure sera formée, pour augmenter la valeur de résistance de la couche S/D. E. Cinquième mode de réalisation préféré E-1. Structure du dispositif La figure 21 montre une structure en plan d'un transistor MOS 500 avec une structure de protection contre le siliciure conforme à un cinquième mode de réalisation préféré de la présente invention. Dans le transistor MOS 200 que l'on a décrit en se référant aux figures 9 à 15, la structure de protection contre le siliciure PS1 est mince, disposée paral- lèlement à la direction longitudinale de l'électrode de grille 20, et elle comprend un ensemble de parties d'ouverture OP disposées en aligne- ment. Selon une variante, il peut y avoir des structures de protection contre le siliciure ayant chacune une seule partie d'ouverture. Ainsi, comme représenté sur la figure 21, un ensemble de structures de protection contre le siliciure PS4, de forme rectangulaire, ayant chacune une seule partie d'ouverture, peuvent être espacées de façon appropriée, en alignement le long de l'électrode de grille 20 dans des régions actives AR qui se font face de la part et d'autre de l'élec- trode de grille 20. E-2. Effet caractéristique. Avec la structure ci-dessus, une pellicule de siliciure SF2 sera formée entre les structures de protection contre le siliciure PS4, pour augmenter l'étendue de la région dans laquelle une pellicule de siliciure sera formée, pour diminuer ainsi la valeur de résistance d'une couche S/D. Bien que les structures de protection contre le siliciure PS4 qui sont représentées sur la figure 21 soient approximativement carrées, el- les peuvent être rectangulaires. F. Sixième mode de réalisation préféré F-1. Structure du dispositif La figure 22 montre une structure en plan d'un transistor MOS 600 avec une structure de protection contre le siliciure conforme à un sixième mode de réalisation préféré de la présente invention. Dans le transistor MOS 500 que l'on a décrit en se référant à la figure 21, les structures de protection contre le siliciure PS4, avec une seule partie d'ouverture, sont correctement espacées en alignement le long de l'élec- trode de grille 20. Selon une variante, les structures PS4 ne doivent pas nécessairement disposées en une seule rangée et elles peuvent être dis- posées dans les directions verticale et latérale. Ainsi, comme représenté sur la figure 22, un ensemble de structures de protection contre le siliciure PS4 sont correctement espa- cées dans les directions verticale et latérale, pour former un ensemble de rangées dans des régions actives AR qui se font face de part et d'autre de l'électrode de grille 20. F-2. Effet caractéristique Avec la structure ci-dessus, une pellicule de siliciure SF2 sera formée entre les structures de protection contre le siliciure PS4 pour augmenter l'étendue de la région dans laquelle une pellicule de siliciure sera formée, pour diminuer ainsi la valeur de résistance d'une couche S/D. De plus, la présence des parties d'ouverture OP dans les direc- tions verticale et latérale sur la couche S/D, augmente le degré de liberté dans le choix de l'emplacement d'un trou de contact. Il est donc possible de changer la valeur de résistance de la couche S/D en modifiant l'em- placement du trou de contact. Au lieu de la structure de protection contre le siliciure PS4 avec une seule partie d'ouverture, un ensemble de structures de protection contre le siliciure, ayant chacune un ensemble de parties d'ouverture, peuvent être espacées de façon appropriée dans les directions verticale et latérale, en donnant un effet identique à celui mentionné ci-dessus. Il faut noter que bien que les structures de protection contre le siliciure dans les modes de réalisation préférés précédents soient dispo- sées symétriquement dans les régions actives adjacentes, elles ne sont pas nécessairement symétriques. G. Septième mode de réalisation préféré G-1. Structure du dispositif La figure 23 montre une structure en plan d'un transistor MOS 700 avec une structure de protection contre le siliciure conforme à un septième mode de réalisation préféré de la présente invention. Dans les second à sixième modes de réalisation préférés, un trou de contact est formé dans la partie d'ouverture qui est définie dans la structure de protection contre le siliciure. Selon une variante, sans former une partie d'ouverture dans la structure de protection contre le siliciure, on peut former un trou de contact de façon qu'il s'étende à tra- vers la structure de protection contre le siliciure. Ainsi, comme représenté sur la figure 23, sans une partie d'ou- verture dans la structure de protection contre le siliciure PS5, on peut former des trous de contact 5 qui connectent électriquement une couche d'interconnexion de source/drain (non représentée). Sur la figure 23, les composants qui sont communs au transis- tor MOS 200 que l'on a décrit en se référant à la figure 9 sont désignés par les mêmes références numériques, et leurs descriptions sont donc omises ici. G-2. Procédé de fabrication On décrit ci-dessous un procédé de fabrication du transistor MOS 700 en se référant aux figures 24 à 27 qui montrent des étapes de traitement consécutives. Les figures 24 à 27 sont des coupes partielles selon la ligne A-A de la figure 23. Dans la description qui suit, on consi- dère que le transistor MOS 700 est un transistor à canal N. Les étapes de traitement jusqu'à la structure qui est représen- tée sur la figure 24 sont presque les mêmes que celles du transistor MOS que l'on a décrites en se référant aux figures 10 et 15, et par consé- quent leurs descriptions sont omises ici. Il faut cependant mentionner que du fait qu'aucune partie d'ouverture n'est formée dans la structure de protection contre le siliciure PS5, ni une couche S/D 30, ni une pellicule de siliciure SF2 n'est formée dans la couche à résistance élevée 61 sous- jacente. Dans l'étape de traitement qui est représentée sur la figure 25, une pellicule isolante inter-couche IZ est formée sur la totalité de la sur- face d'un substrat SOI SI, et un trou de contact 5 est formé de façon à s'étendre à travers la pellicule isolante inter-couche IZ, ainsi qu'à travers une structure de protection contre le siliciure PS5, pour atteindre une couche à résistance élevée 61. A ce moment, un trou de contact est également formé dans une région normale qui n'exige pas une protection contre le siliciure, de façon à atteindre la pellicule de siliciure, tandis que dans un transistor MOS 700, un trou de contact s'étend à travers une couche de silicium polycristallin 102 de façon à diminuer l'attaque en ex- cès qui est occasionnée par la différence de matériau à attaquer. Dans l'étape de traitement qui est représentée sur la figure 26, en utilisant à titre de masque la pellicule isolante inter-couche IZ, on im- plante une impureté de type N dans une couche SOI SL au fond du trou de contact 5, de façon qu'une couche S/D 30 soit formée d'une manière auto-alignée dans la surface de la couche SOI SL. En ce qui concerne l'ion implanté, on implante du phosphore (P) avec un niveau d'énergie de quelques dizaines de keV, de façon que la dose soit de l'ordre de 101 5/cm2. Dans l'étape de traitement qui est représentée sur la figure 27, on remplit le trou de contact 5 avec un conducteur enterré CL, et on forme une couche d'interconnexion de source/drain 7 sur la pellicule iso- lante inter-couche IZ, de façon qu'elle soit connectée au conducteur en- terré CL. Simultanément, on forme une couche d'interconnexion de grille 8, et autres, qui seront connectées électriquement à une électrode de grille 20. On peut enterrer le trou de contact 5 en même temps qu'on forme la couche d'interconnexion de source/drain 7. G-3. Effet caractéristique Ainsi, du fait que le transistor MOS 700 comporte le trou de contact 5 s'étendant à travers la structure de protection contre le siliciure PS5, la marge d'alignement dans la formation d'une partie d'ouverture est augmentée en comparaison avec des cas dans lesquels une partie d'ou- verture est formée et un trou de contact est formé à l'intérieur. Ceci sim- plifie les étapes de traitement et évite l'inconvénient qui est associé à la dérive de position du trou de contact 5, ce qui a pour effet d'empêcher une diminution du rendement de fabrication. De plus, du fait que le conducteur enterré CL dans le trou de contact 5 doit être en contact avec une couche de silicium polycristallin 102 qui entre dans la composition de la structure de protection contre lesiliciure PS5, une capacité parasite apparaît entre la couche de silicium polycristallin 102 et des couches d'interconnexion, comme la couche d'interconnexion de grille 8. Il en résulte qu'un circuit CR est formé par la capacité parasite et par la résistance qui est obtenue à partir de la cou- che à résistance élevée 61. Par conséquent, lorsqu'une surtension tran- sitoire, par exemple, est brusquement appliquée en entrée, la surtension transitoire est réduite par le circuit CR pour améliorer l'aptitude à la pro- tection du transistor MOS vis-à-vis d'une décharge électrostatique. G-4. Exemple modifié Le septième mode de réalisation préféré illustre le procédé d'implantation d'une impureté de type N dans la couche SOI SL, au fond du trou de contact 5, en utilisant à titre de masque la pellicule isolante inter-couche IZ. Avec ce procédé, il est possible d'améliorer la propriété ohmique du trou de contact, même dans le système de protection contre le siliciure qui utilise une pellicule de protection contre le siliciure. La figure 28 montre une structure dans laquelle on utilise une pellicule de protection contre le siliciure. Sur la figure 28, une pellicule de protection contre le siliciure SP est formée sur les surfaces d'une électrode de grille GE, d'une pellicule d'oxyde de paroi latérale SW, et d'une couche de source/drain, SD, au voisinage de l'électrode de grille GE, tandis qu'aucune pellicule de siliciure SF n'est formée sur la pellicule de protection contre le siliciure SP. La caractéristique de la structure ci-dessus consiste en ce que la couche de source/drain SD est une couche N-. Ceci permet de dimi- nuer la surtension transitoire en augmentant la valeur de résistance de la couche de source/drain SD. Cependant, si on forme un trou de contact sur la pellicule de siliciure SF, la propriété ohmique sera diminuée. Pour résoudre ce problème, après avoir formé une pellicule isolante inter-couche IZ et avoir formé ensuite un trou de contact CH, comme représenté sur la figure 29, on implante une impureté de type N dans une couche de source/drain SD au fond d'un trou de contact CH, de façon à former partiellement une région d'impureté à concentration éle- vée, HD. Ceci permet d'améliorer la propriété ohmique lorsque le trou de contact CH est rempli avec une couche conductrice. H. Huitième mode de réalisation préféré H-1. Structure du dispositif Les second à septième modes de réalisation préférés précé- dents sont basés sur l'idée technologie de l'application de la structure d'isolation par blindage de champ à la protection contre le siliciure. Les présents inventeurs ont développé cette idée pour arriver à l'idée tech- nologique consistant à utiliser une structure d'électrode de grille dans la protection contre le siliciure, au lieu d'utiliser la structure d'isolation par blindage de champ. Un mode de réalisation préféré basé sur cette idée développée est décrit ci-dessous en se référant aux figures 30 à 35. La figure 30 montre une structure en plan d'un transistor MOS 800 avec une structure de protection contre le siliciure conforme à un huitième mode de réalisation préféré de la présente invention. En se référant à la figure 30, on note qu'une région active AR d'un transistor MOS est définie, et qu'une électrode de grille de blindage de champ 10 qui constitue une structure d'isolation par blindage de champ est formée avec la forme d'une boucle rectangulaire. Une élec- trode de grille 20 du transistor MOS est formée sur l'électrode de grille de blindage de champ 10 et la région active AR, de façon à diviser en deux l'électrode de grille de blindage de champ 10. Dans les régions actives AR qui se font face de part et d'autre de l'électrode de grille 20, on trouve chaque structure de protection con- tre le siliciure PS6, et son environnement est une couche S/D 30. Les contours des structures de protection contre le siliciure PS6, en vue en plan, ont une forme mince, et ils sont disposés parallèlement à la direc- tion longitudinale de l'électrode de grille 20. Un ensemble de parties d'ouverture OP sont disposées en alignement dans la direction longitudi- nale de la structure de protection contre le siliciure PS6, et les faces in- férieures des parties d'ouverture OP sont constituées par la couche S/D 30. La couche S/D 30 est invisible du fait qu'une pellicule de sili- ciure SF2 est formée sur la couche 30 et sur la structure de protection contre le siliciure PS6, mais sur la figure 30 la pellicule de siliciure SF2 et la structure de protection contre le siliciure PS6 sont partiellement coupées pour mettre à nu la couche S/D 30, pour la commodité. H-2. Procédé de fabrication On décrit ci-dessous un procédé de fabrication d'un transistor MOS 800, en se référant aux figures 31 à 34 qui montrent des étapes de traitement consécutives. Les figures 31 à 34 sont des coupes partielles selon la ligne A-A de la figure 30. On notera que dans la description qui suit, le transistor MOS 800 est un transistor à canal N. Du fait que les étapes de traitement jusqu'à la structure qui est représentée sur la figure 31 sont presque les mêmes que celles du tran- sistor MOS 200 que l'on a décrites en relation avec les figures 10 et 11, leurs descriptions sont omises ici. Il faut cependant noter que rien n'est formé sur deux couches à résistance élevée 61 dans l'étape de traite- ment qui est représentée sur la figure 31. Ensuit, on stratifie une pellicule d'oxyde de grille 201 et une couche de silicium polycristallin 202, dans cet ordre, dans la région qui est entourée par les deux couches à résistance élevée 61, sur la couche SOI SL, pour former ainsi une électrode de grille 20. En même temps, on forme sur les deux couches à résistance élevée 61 une structure de pro- tection contre le siliciure PS6 ayant la même structure que l'électrode de grille 20. Ainsi, la structure de protection contre le siliciure PS6 est une électrode de grille fictive. Ensuite, en utilisant à titre de masque une électrode de grille de blindage de champ 10, une pellicule d'oxyde de paroi latérale 114, la structure de protection contre le siliciure PS6 et l'électrode de grille 20, on implante une impureté de type N, avec une faible concentration, dans la couche SOI SL, de façon qu'une couche de drain faiblement dopé, 31, soit formée d'une manière auto-alignée dans la surface de la couche SOI SL. Ensuite, on forme une pellicule d'oxyde de paroi latérale 214 de l'électrode de grille 20 et une pellicule d'oxyde de paroi latérale SW3 de la pellicule de protection contre le siliciure PS6, pour obtenir la structure * qui est représentée sur la figure 32. En ce qui concerne l'ion qui est im- planté, on implante du phosphore (P) avec une énergie de quelques di- zaines de keV, de façon que la dose soit de l'ordre de 1013/cm2. Bien que sur la figure 32, deux structures de protection contre le siliciure PS6 soient illustrées comme si elles étaient formées sur une seule couche à résistance élevée 61, il faut noter que ceci est la représentation de la partie d'ouverture OP de la structure PS6. On forme la couche de silicium polycristallin 202 qui constitue l'électrode de grille 20 de façon qu'elle contienne une impureté de type N avec une concentration élevée. Dans ce but, on peut employer le procédé de dépôt chimique en phase vapeur, ou CVD, tout en introduisant une impureté de type N; selon une variante, on peut implanter une impureté de type N, avec une implantation ionique, après la formation d'une cou- che de silicium polycristallin non dopé. En se référant a la figure 33, on note qu'en utilisant à titre de masque l'électrode de grille de blindage de champ 10, la pellicule d'oxyde de paroi latérale 114, la structure de protection contre le siliciure PS6, la pellicule d'oxyde de paroi latérale SW3, l'électrode de grille 20 et la pellicule d'oxyde de paroi latérale 214, on implante une impureté de type N dans la couche SOI SL, de façon à former une couche S/D 30 d'une manière auto-alignée dans la surface de la couche SOI SL. En ce qui concerne l'ion implanté, on implante du phosphore (P) avec une énergie de quelques dizaines de keV, de façon que la dose soit de l'ordre de 1015/cm2. Il en résulte que la couche de drain faiblement dopé, 31, est laissée seulement au-dessous de la pellicule d'oxyde de paroi latérale 214, et une couche S/D 30 est également formée à l'intérieur de la cou- che à résistance élevée 61 faisant face à la partie d'ouverture OP de la structure de protection contre le siliciure PS6. La couche S/D 30 a pour fonction de diminuer la résistance ohmique au moment de la formation d'un trou de contact, ultérieurement dans le processus, au lieu d'avoir la fonction d'une couche S/D. En se référant à la figure 34, on note qu'avec un processus de formation de siliciure auto-aligné, on forme une pellicule de siliciure SF2 sur la face à nu de la couche de silicium, c'est-à-dire les faces à nu de la couche S/D 30 et de la couche de silicium polycristallin 202, c'est-à-dire sur l'électrode de grille 20 et sur la structure de protection contre le sili- ciure PS6. H-3. Effet caractéristique Ainsi, dans le transistor MOS 800, la structure de protection contre le siliciure PS6 est entourée par la couche S/D 30, et l'environne- ment de la couche SOl SL au-dessous de la structure PS6 est la couche à résistance élevée 61. Par conséquent, lorsqu'une surtension transitoire est appliquée entre la source et le drain, du fait de la présence de la couche à résistance élevée 61, il se produit une chute de tension qui em- pêche la destruction du transistor MOS 800. De plus, du fait que la cou- che à résistance élevée 61 a une résistance carrée qui s'exprime en kQ, une grande étendue n'est pas exigée, et par conséquent le problème d'une influence négative sur la réduction de la taille du dispositif ne se manifeste pas. Le fait de former la pellicule de siliciure SF2 sur la couche S/D et le fait de former un trou de contact de façon à atteindre la partie d'ouverture de la structure de protection contre le siliciure PS6, facilitent la décision concernant la fin de l'attaque, ce qui évite une attaque exces- sive de la couche S/D. Bien que l'endommagement par l'attaque ne puisse pas être négligé, du fait que des couches SOI dans des substrats SOI sont géné- ralement minces, dans le huitième mode de réalisation préféré de la pré- sente invention, la formation de la structure de protection contre le sili- ciure est utilisée dans l'étape de traitement de formation de l'électrode de grille, ce qui fait qu'aucune étape d'attaque supplémentaire pour for- mer la structure de protection contre le siliciure n'est exigée, ce qui évite une augmentation de l'endommagement par l'attaque de la couche SOI. L'utilisation de la structure d'électrode de grille à titre de structure de protection contre le siliciure permet la formation d'une structure de protection contre le siliciure même dans des dispositifs à semiconducteur n'ayant pas de structure d'isolation par blindage de champ. Ceci conduit à une plus large applicabilité, en comparaison avec des cas dans lesquels la structure d'isolation par blindage de champ est utilisée à titre de protection contre le siliciure. La structure de protection contre le siliciure PS6 n'a pas néces- sairement la forme qui est représentée sur la figure 30, et elle peut avoir une forme semblable à la structure de protection contre le siliciure PS3, PS4 ou PS5, comme décrit dans les troisième a septième modes de réali- sation préférés. Il faut mentionner que bien que les second à huitième modes de réalisation préférés envisagent les dispositifs SOI formés sur les substrats SOI, la présente invention n'est pas limitée à des dispositifs SOI et elle peut être appliquée a des dispositifs massifs formés sur des substrats en silicium massifs. De plus, bien que les premier à huitième modes de réalisation préférés concernent la structure dans laquelle l'électrode de grille de blindage de champ entoure un seul transistor MOS, le nombre de tran- sistors MOS n'est pas limité à un. La structure peut être telle que l'élec- trode de grille de blindage de champ entoure un ensemble de transistors MOS disposés en parallèle. En outre, bien que les premier à huitième modes de réalisation préférés illustrent un transistor à canal N, il est possible d'utiliser un transistor à canal P. Bien que l'invention ait été représentée et décrite en détail, la description précédente est à tous égards illustrative et non restrictive. Il faut donc noter qu'il est possible de concevoir de nombreux changements et modifications, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif à semiconducteur comprenant un transistor MOS formé sur un substrat semiconducteur, caractérisé en ce que ce transistor MOS comprend au moins une structure de protection contre le siliciure (PS1 à PS6) pour empêcher la formation d'une pellicule de siliciure dans une partie prédéterminée sur une surface d'une région active, à l'exté- rieur de faces latérales d'une électrode de grille; une première couche de semiconducteur (61) d'une première concentration est formée dans une surface du substrat semiconducteur au-dessous de la structure ou des structures de protection contre le siliciure; une seconde couche de semi- conducteur d'une seconde concentration est formée dans une surface du substrat semiconducteur, à l'exclusion d'une partie dans laquelle la structure ou les structures de protection contre le siliciure sont formées; la pellicule de siliciure (SF1, SF2) est formée sur la seconde couche de semiconducteur; la seconde couche de semiconducteur est une couche de source/drain (30) du transistor MOS; et la première concentration est inférieure à la seconde concentration. 2. Dispositif à semiconducteur selon la revendication 1, carac- térisé en ce que la structure ou les structures de protection contre le sili- ciure (PS1) consistent en une pellicule isolante; et la première couche de semiconducteur (61) est une couche de semiconducteur d'un type de conductivité opposé à celui de la couche de source/drain. 3. Dispositif à semiconducteur selon la revendication 1, carac- térisé en ce que la structure ou les structures de protection contre le sili- ciure consistent en une pellicule isolante; et la première couche de semi- conducteur (61) est une couche de semiconducteur ayant un type de conductivité identique à celui de la couche de source/drain. 4. Dispositif à semiconducteur selon la revendication 2 ou 3, comprenant une électrode de grille de blindage de champ (10) définissant la région active et isolant électriquement le transistor MOS par rapport à d'autres éléments à semiconducteur, formée sur le substrat semiconduc- teur, caractérisé en ce que l'électrode de grille de blindage de champ comporte une pellicule isolante de blindage de champ (101), une couche conductrice (102), et une pellicule isolante supérieure de couche con- ductrice (103), stratifiées dans cet ordre sur le substrat semiconducteur; une pellicule isolante de paroi latérale (114) est formée sur des faces latérales de la pellicule isolante de blindage de champ, de la couche conductrice et de la pellicule isolante supérieure de couche conductrice; et la pellicule isolante de la structure ou des structures de protection contre le siliciure et la pellicule isolante de paroi latérale sont formées simultanément avec un matériau identique. 5. Dispositif à semiconducteur selon la revendication 1, com- prenant une électrode de grille de blindage de champ (10) définissant la région active, et isolant électriquement le transistor MOS par rapport à d'autres éléments à semiconducteur, formée sur le substrat semiconduc- teur, caractérisé en ce que l'électrode de grille de blindage de champ comporte une pellicule isolante de blindage de champ (101), une couche conductrice (102), et une pellicule isolante supérieure de couche con- ductrice (103), stratifiées dans cet ordre sur le substrat semiconducteur; la structure ou les structures de protection contre le siliciure (PS2) et l'électrode de grille de blindage de champ sont formées simultanément avec un matériau identique; et la première couche de semiconducteur (61) est une couche de semiconducteur ayant un type de conductivité identique à celui de la couche de source/drain (30) du transistor MOS. 6. Dispositif à semiconducteur selon la revendication 1, carac- térisé en ce que la structure ou les structures de protection contre le sili- ciure (PS6) et l'électrode de grille (20) du transistor MOS sont formées simultanément avec une constitution identique; et la première couche de semiconducteur (61) est une couche de semiconducteur ayant un type de conductivité identique à celui de la couche de source/drain (30) du tran- sistor MOS. 7. Dispositif a semiconducteur selon la revendication 6, carac- térisé en ce que la structure ou les structures de protection contre le sili- ciure (PS6) comprennent partiellement au moins une partie d'ouverture (OP) dont le fond est constitué par la pellicule de siliciure (SF2); et la seconde couche de semiconducteur est formée dans une surface de la région active au-dessous de la pellicule de siliciure de la partie ou des parties d'ouverture. 8. Dispositif a semiconducteur selon la revendication 7, carac- térisé en ce que la structure ou les structures de protection contre le sili- ciure (PS6) ont une forme mince en vue en plan; la partie ou les parties d'ouverture sont multiples et sont alignées dans une direction longitudi- nale de la structure ou des structures de protection contre le siliciure; et une direction longitudinale de la structure ou des structures de protection contre le siliciure est parallèle à une direction longitudinale de l'électrode de grille. 9. Dispositif à semiconducteur selon la revendication 8, carac- térisé en ce que la structure ou les structures de protection contre le sili- ciure sont multiples; et les parties d'ouverture multiples sont disposées à un intervalle de façon à être disposées parallèlement à une direction lon- gitudinale de l'électrode de grille. 10. Dispositif à semiconducteur selon la revendication 7, ca- ractérisé en ce que la structure ou les structures de protection contre le siliciure sont multiples et chaque forme en vue en plan est approximati- vement rectangulaire; la partie ou les parties d'ouverture sont uniques; et les multiples structures de protection contre le siliciure sont disposées au moins parallèlement à une direction longitudinale de l'électrode de grille. 11. Dispositif à semiconducteur selon la revendication 10, ca- ractérisé en ce que les multiples structures de protection contre le sili- ciure sont disposées dans une direction longitudinale de l'électrode de grille et dans une direction perpendiculaire à la direction longitudinale de l'électrode de grille. 12. Dispositif à semiconducteur selon la revendication 7, ca- ractérisé en ce que la structure ou les structures de protection contre le siliciure ont une forme approximativement rectangulaire, en vue en plan; la partie ou les parties d'ouverture sont multiples; et les multiples parties d'ouverture sont disposées dans une direction parallèle à une direction longitudinale de l'électrode de grille et dans une direction perpendiculaire à la direction longitudinale de l'électrode de grille. 13. Procédé de fabrication d'un dispositif à semiconducteur comprenant une électrode de grille de blindage de champ (10) qui définit un transistor MOS formé sur un substrat semiconducteur et une région active à l'extérieur de faces latérales d'une électrode de grille (20) du transistor MOS, et qui isole électriquement ce transistor MOS par rapport à d'autres éléments à semiconducteur, ce procédé étant caractérisé en ce qu'il comprend les étapes suivantes: (a) on forme sélectivement une première couche de semiconducteur (61) d'une première concentration dans une partie prédéterminée du substrat semiconducteur; (b) pour défi- nir la région active, on stratifie sélectivement une pellicule isolante de blindage de champ (101), une couche conductrice (102)et une pellicule isolante supérieure de couche conductrice (103) sur le substrat semicon- ducteur, pour former l'électrode de grille de blindage de champ, et on forme sélectivement une structure de protection contre le siliciure (PS2 à PS5), ayant une structure identique à l'électrode de grille de blindage de champ, sur la première couche de semiconducteur; (c) on forme l'élec- trode de grille sur le substrat semiconducteur et on effectue une implan- tation ionique d'impureté en utilisant à titre de masque l'électrode de grille de blindage de champ, la structure de protection contre le siliciure et l'électrode de grille, pour former une seconde couche de semiconduc- teur d'une seconde concentration à l'intérieur du substrat semiconduc- teur; et (d) on forme une pellicule de siliciure (SF2) d'une manière auto- alignée sur la seconde couche de semiconducteur, par un processus de formation de siliciure auto-aligné, dans lequel la première concentration est inférieure à la seconde concentration; la seconde couche de semi- conducteur est formée de façon à constituer une couche de source/drain (30) du transistor MOS; et la première couche de semiconducteur est formée de façon à avoir un type de conductivité identique à celui de la couche de source/drain. 14. Procédé selon la revendication 13, caractérisé en ce que I'étape (b) comprend l'étape de formation de la structure de protection contre le siliciure (PS2 à PS4) de façon qu'elle ait une partie d'ouverture (OP), à un fond de laquelle la première couche de semiconducteur est à nu; le procédé comprenant en outre, avant l'étape (c), I'étape qui con- siste à former une pellicule isolante de paroi latérale (114, SW2) sur des faces latérales de la structure de protection contre le siliciure et de l'électrode de grille de blindage de champ; la pellicule isolante de paroi latérale étant également formée sur des faces latérales de la couche conductrice dans la partie d'ouverture; et l'étape (c) comprenant l'étape de formation de la seconde couche de semiconducteur à l'intérieur de la première couche de semiconducteur se trouvant au fond de la partie d'ouverture. 15. Procédé de fabrication d'un dispositif a semiconducteur ayant un transistor MOS formé sur un substrat semiconducteur, caractéri- sé en ce qu'il comprend les étapes suivantes: (a) on forme sélectivement une première couche de semiconducteur (61) d'une première concentra- tion dans une partie prédéterminée du substrat semiconducteur; (b) on stratifie sélectivement une pellicule isolante de grille (201) et une couche conductrice (202), dans cet ordre, sur le substrat semiconducteur, pour former une électrode de grille (20) du transistor MOS, et on forme sélec- tivement une structure de protection contre le siliciure (PS6) ayant une structure identique à l'électrode de grille, sur la première couche de se- miconducteur; (c) on effectue une implantation ionique d'impureté en uti- lisant à titre de masque la structure de protection contre le siliciure et l'électrode de grille, pour former une seconde couche de semiconducteur d'une seconde concentration dans le substrat semiconducteur; et (d) on forme une pellicule de siliciure (SF2) d'une manière auto-alignée sur la seconde couche de semiconducteur, par un processus de formation de siliciure auto-aligné, et dans ce procédé la première concentration est inférieure à la seconde concentration; la seconde couche de semicon- ducteur est formée de façon à constituer une couche de source/drain (30) du transistor MOS; et la première couche de semiconducteur a un type de conductivité identique à celui de la couche de source/drain. 16. Procédé selon la revendication 15, caractérisé en ce que l'étape (b) comprend l'étape de formation de la structure de protection contre le siliciure de façon qu'elle ait une partie d'ouverture (OP), à un fond de laquelle la première couche de semiconducteur est à nu; le pro- cédé comprenant, avant l'étape (c), I'étape qui consiste à former une pel- licule isolante de paroi latérale (SW3, 214) sur des faces latérales de la structure de protection contre le siliciure et de l'électrode de grille; la pellicule isolante de paroi latérale étant également formée sur des faces latérales de la couche de semiconducteur dans la partie d'ouverture; et l'étape (c) comprenant l'étape de formation de la seconde couche de se- miconducteur dans la première couche de semiconducteur se trouvant au fond de la partie d'ouverture. 17. Procédé selon la revendication 13 ou 15, caractérisé en outre en ce qu'il comprend l'étape (e) consistant à former un trou de contact (5) qui s'étend à travers la structure de protection contre le sili- ciure pour pénétrer dans la première couche de semiconducteur.