Brevet FR2767606A1 — publié le 19990226

DISPOSITIF A SEMICONDUCTEURS COMPORTANT UNE STRUCTURE D'ISOLATION PAR TRANCHEES ET PROCEDE DE FABRICATION La présente invention concerne un dispositif à semiconducteurs et un procédé de fabrication de celui-ci, et elle concerne plus particuliè- rement une marque d'alignement qui est utilisée pour superposer la pre- mière électrode sur une région active d'élément, avec une précision éle- vée, dans un dispositif à semiconducteurs comportant une structure d'isolation par tranchées. Les figures 45 à 51 sont des coupes montrant des étapes pour la fabrication d'un dispositif à semiconducteurs avec une structure d'iso- lation par tranchées dans l'art antérieur. On envisagera ci-dessous le procédé de fabrication, en se référant à ces figures. Premièrement, on forme une pellicule d'oxyde de silicium 3 et une pellicule de nitrure de silicium 4, dans cet ordre, sur un substrat en silicium 1. Avec un masque de champ, on définit un motif dans la pelli- cule d'oxyde de silicium 3 et la pellicule de nitrure de silicium 4. On en- lève la matière de réserve utilisée pour la définition de motif, et on ef- fectue une attaque par voie sèche sur 200 à 400 nm, pour former des tranchées 10 (10A à 10C) ayant une profondeur prédéterminée dans le substrat en silicium 1, comme représenté sur la figure 45. Plus précisé- ment, on forme des tranchées 10A relativement larges dans une zone de marques d'alignement 11A, on forme des tranchées étroites O10B dans une zone de cellules de mémoire 11B et on forme des tranchées larges 10C dans une zone de circuits périphériques 11C. Par conséquent, les tranchées 10A et 10C dans la zone de marques d'alignement 11A et dans la zone de circuits périphériques 11C sont formées avec une configura- tion lâche, et les tranchées 10B dans la zone de cellules de mémoire 11B sont formées avec une configuration dense. Ensuite, comme représenté sur la figure 46, on oxyde des sur- faces latérales et des surfaces de fond des tranchées 10A a 10OC, par oxydation thermique, et on dépose ensuite une pellicule d'oxyde de sili- cium 2 par dépôt chimique en phase vapeur (ou CVD). Alors que la pellicule d'oxyde de silicium 2 sur les tranchées larges 10A et 10C est aussi épaisse que la pellicule déposée, la pellicule d'oxyde de silicium 2 sur la tranchée étroite 10OB est plus épaisse que la pellicule déposée, du fait que la pellicule isolante est enterrée dans les tranchées étroites à un stade initial de l'opération de dépôt. En d'autres termes, il y a une diffé- rence d'épaisseur entre la pellicule d'oxyde de silicium 2 sur les tran- chées 10OB et celle sur les tranchées 10A et 10OC. La différence est ce que l'on appelle une différence d'épaisseur de pellicule d'oxyde de sili- cium sur des tranchées, Dans le but de réduire la différence d'épaisseur d'une pellicule d'oxyde de silicium sur des tranchées, on forme un motif de matière de réserve 5 seulement sur les pellicules d'oxyde de silicium 2 enterrées sur les tranchées larges 10A et 10OC, avec un masque qui est différent du masque de champ, comme représenté sur la figure 47, et on effectue en- suite une attaque par voie sèche pour enlever une partie de la pellicule d'oxyde de silicium qui est convexe, Cette étape est ce que l'on appelle ci-après dans certains cas une pré-attaque. Après avoir enlevé le motif de matière de réserve 5, on polit la totalité de la surface par polissage chimio-mécanique (ou CMP pour "Chemical Mechanical Polishing"), comme représenté sur la figure 48, pour enlever la pellicule d'oxyde de silicium sur la pellicule de nitrure de silicium 4, et une partie de la pellicule d'oxyde de silicium sur les tran- chées 10A à 10C. Ensuite, comme représenté sur la figure 49, on enlève la pelli- cule de nitrure de silicium 4 avec de l'acide phosphorique et on enlève la pellicule d'oxyde de silicium 3 avec de l'acide fluorhydrique, pour former une pellicule de silicium enterrée 2A dans la zone de marques d'aligne- ment 11A, une pellicule de silicium enterrée 2B dans la zone de cellules de mémoire 11B et une pellicule de silicium enterrée 2C dans la zone de circuits périphériques 11C, qui constituent une structure d'isolation par tranchées. Ensuite, comme représenté sur la figure 50, on forme une pelli- cule d'oxyde de grille 6 par oxydation thermique, et on forme une pelli- cule de silicium polycristallin 7 dopée avec du phosphore et une pellicule de siliciure de tungstène 8 sur la pellicule d'oxyde de grille 6, dans cet ordre. Ensuite, comme représenté sur la figure 51, avec la pellicule d'oxyde de silicium enterrée 2A (marque d'alignement) qui est formée à l'étape de formation de la structure d'isolation dans la zone de marques d'alignement 11A, on forme par photolithographie un motif pour superpo- ser une électrode de grille sur une région d'isolation, et on forme des électrodes de grille 14 dans la zone de cellules de mémoire 11B et dans la zone de circuits périphériques 11C, en enlevant partiellement une par- tie de la pellicule de siliciure de tungstène 8 et de la pellicule de silicium polycristallin 7, par attaque par voie sèche. Le dispositif à semiconducteurs et le procédé pour sa fabrica- tion appartenant a l'art antérieur, qui sont envisagés ci-dessus, présen- tent le problème suivant. Dans la définition du motif de l'électrode de grille 14 qui est formée par le premier matériau d'électrode, pour former un motif dans une partie prédéterminée de la région active, il est nécessaire de le su- perposer sur la région active. Pour cette superposition, on utilise la mar- que d'alignement 2A qui est formée à l'étape de formation de la structure d'isolation dans la zone de marques d'alignement 11A. Cependant, dans le dispositif à semiconducteurs avec une structure d'isolation par tranchées, il est difficile de détecter la marque en se basant sur la différence de niveau de surface, du fait que la mar- que d'alignement a une faible différence de niveau. En outre, du fait qu'une pellicule de siliciure qui fait partie du matériau d'électrode de grille réfléchit la lumière (lumière monochromatique (longueur d'onde: 663 nm)) et la lumière blanche (longueur d'onde: 530 à 800 nm), et ne transmet pas la lumière, il est également difficile de détecter la marque par reconnaissance d'image. Du fait des difficultés de la détection de marque, la précision d'alignement devient inférieure, et par conséquent il devient impossible d'atteindre une superposition précise de masques de grille pour la forma- tion d'une électrode de grille, ce qui est désavantageux. La présente invention porte sur un dispositif à semiconducteurs dans lequel des éléments à semiconducteurs sont isolés avec une struc- ture d'isolation par tranchées. Selon un premier aspect de la présente invention, le dispositif à semiconducteurs comprend: un substrat semi- conducteur; une zone de marques d'alignement établie sur le substrat semiconducteur, ayant une première tranchée dans une partie supérieure du substrat semiconducteur et une pellicule isolante d'alignement formée dans la première tranchée; et une zone de formation d'éléments établie sur le substrat semiconducteur, ayant une pellicule isolante d'isolation qui est utilisée pour isoler un ensemble d'éléments à semiconducteurs, la pellicule isolante d'isolation remplissant une seconde tranchée qui est formée dans la partie supérieure du substrat semiconducteur. Dans le dispositif à semiconducteurs du premier aspect, la pellicule isolante d'ali- gnement a une différence de niveau, la partie la plus élevée de la pelli- cule isolante d'alignement étant à un niveau supérieur à celui d'une sur- face du substrat semiconducteur, et une surface de la partie la plus basse étant à un niveau inférieur à celui de la surface du substrat semi- conducteur. Selon un second aspect de la présente invention, le dispositif à semiconducteurs comprend: un substrat semiconducteur; une zone de marques d'alignement établie sur le substrat semiconducteur, ayant une première tranchée dans une partie supérieure du substrat semiconduc- teur et une pellicule isolante d'alignement formée dans la première tran- chée, la pellicule isolante d'alignement étant formée dans une partie pé- riphérique autre qu'une partie centrale de la première tranchée; et une zone de formation d'éléments établie sur le substrat semiconducteur, ayant une pellicule isolante d'isolation qui est utilisée pour isoler un en- semble d'éléments à semiconducteurs, la pellicule isolante d'isolation remplissant une seconde tranchée qui est formée dans la partie supé- rieure du substrat semiconducteur, une surface de fond de la partie cen- trale de la première tranchée étant formée à une plus grande profondeur qu'une surface de fond de la seconde tranchée. Dans le dispositif à se- miconducteurs du second aspect, la pellicule isolante d'alignement pré- sente une différence de niveau entre la partie la plus élevée et la surface de fond de la partie centrale. Selon un troisième aspect de la présente invention, dans le dis- positif à semiconducteurs, le substrat semiconducteur comprend un substrat silicium sur isolant, ou SOI, ayant un substrat sous-jacent, une pellicule isolante enterrée formée sur le substrat sous-jacent et une cou- che SOI formée sur la pellicule isolante enterrée, et les première et se- conde tranchées pénètrent dans la couche SOI, et la partie centrale de la première tranchée est formée en enlevant davantage une partie de la pellicule isolante enterrée. Selon un quatrième aspect de la présente invention, le disposi- tif à semiconducteurs comprend en outre: une électrode de commande qui est formée sur la zone de formation d'éléments, pour commander le fonctionnement d'un dispositif; une pellicule isolante inter-couche formée sur le substrat semiconducteur, englobant l'électrode de commande et une partie située au-dessus de la première tranchée; un premier trou tra- versant qui traverse la pellicule isolante inter-couche, la partie centrale de la première tranchée et la pellicule isolante enterrée, pour atteindre le substrat sous-jacent: un second trou traversant qui traverse la pellicule isolante inter-couche pour atteindre l'électrode de commande; et une couche d'interconnexion qui est connectée électriquement à l'électrode de commande à travers le second trou traversant. Selon un cinquième aspect de la présente invention, le disposi- tif à semiconducteurs comprend en outre une zone de formation d'élé- ments sur le substrat sous-jacent, qui est le substrat sous-jacent dans lequel des éléments à semiconducteurs sont formés. La présente invention porte également sur un procédé de fabri- cation d'un dispositif à semiconducteurs avec une structure d'isolation par tranchées. Selon un sixième aspect de la présente invention, le pro- cédé comprend les étapes suivantes: (a) on prépare un substrat semi- conducteur ayant une zone de marques d'alignement et une zone de for- mation d'éléments; (b) on forme des première et seconde tranchées en même temps dans des parties supérieures de la zone de marques d'ali- gnement et de la zone de formation d'éléments du substrat semiconduc- teur, respectivement, les première et seconde tranchées ayant presque la même profondeur à leurs surfaces de fond, à partir d'une surface du substrat semiconducteur; (c) on forme une pellicule isolante sur la totalité de la surface du substrat semiconducteur; (d) on forme un motif de ma- tière de réserve au moins sur la pellicule isolante correspondant à la ré- gion de voisinage périphérique qui est extérieure à la première tranchée dans la zone de marques d'alignement; (e) on enlève la pellicule isolante en utilisant à titre de masque le motif de matière de réserve; (f) on en- lève davantage la pellicule isolante après avoir enlevé le motif de matière de réserve, I'étape (f) étant accomplie de façon à laisser une partie de la pellicule isolante dans la première tranchée et la pellicule isolante qui est enterrée dans la seconde tranchée, la première tranchée après l'étape (f) étant définie comme une marque d'alignement; (g) on forme une couche d'électrode sur la totalité du substrat semiconducteur; et (h) on reconnaît une position de la marque d'alignement pour définir le motif de la couche d'électrode sur la zone de formation d'éléments. Dans le procédé du sixième aspect, la marque d'alignement a une différence de niveau entre une partie centrale de la première tranchée et une partie périphérique autre que la partie centrale. Selon un septième aspect de la présente invention, dans le procédé, le motif de matière de réserve est formé en outre sur la pellicule isolante correspondant à la première tranchée dans la zone de marques d'alignement à l'étape (d), et la marque d'alignement comprend une pelli- cule isolante d'alignement qui est la pellicule isolante qui est laissée dans la première tranchée après l'étape (f), la pellicule isolante d'aligne- ment étant formée de façon que la partie la plus élevée de la pellicule isolante d'alignement qui est formée sur la partie périphérique prenne un niveau supérieur à celui de la surface du substrat semiconducteur, et qu'une surface de la pellicule isolante d'alignement qui est formée sur la partie centrale prenne un niveau inférieur à celui de la surface du subs- trat semiconducteur, pour avoir une différence de niveau. Selon un huitième aspect de la présente invention, dans le pro- cédé, le motif de matière de réserve est formé seulement sur la pellicule isolante correspondant à la région de voisinage périphérique de la pre- mière tranchée dans la zone de marques d'alignement à l'étape (d), I'étape (f) comprend l'étape d'enlèvement de la pellicule isolante sur la partie centrale de la première tranchée, tout en laissant la pellicule iso- lante sur la partie périphérique de la première tranchée, à titre de pelli- cule isolante d'alignement, et l'enlèvement d'une partie du substrat semi- conducteur au-dessous de la partie centrale de la première tranchée, la partie du substrat semiconducteur qui est enlevée étant définie comme la partie la plus profonde de la première tranchée, et la marque d'aligne- ment comprend la pellicule isolante d'alignement et la première tranchée, et elle a une différence de niveau entre la partie la plus élevée de la pel- licule isolante d'alignement et une surface de fond de la partie la plus profonde de la première tranchée. Selon un neuvième aspect de la présente invention, dans le procédé, le substrat semiconducteur comprend un substrat sous-jacent, une pellicule isolante enterrée formée sur le substrat sous-jacent, et une couche de type silicium sur isolant, ou SOI, formée sur la pellicule iso- lante enterrée, I'étape (b) comprend l'étape de formation des première et seconde tranchées de façon qu'elles pénètrent dans la couche SOI, et la partie du substrat semiconducteur qui est enlevée à l'étape (f) comprend une partie de la pellicule isolante enterrée. Selon un dixième aspect de la présente invention, dans le pro- cédé, la couche d'électrode dont le motif est défini à l'étape (h) est for- mée sur la zone de formation d'éléments et elle comprend une électrode de commande pour commander le fonctionnement d'un dispositif, et le procédé comprend en outre les étapes suivantes: (i) on forme entière- ment une pellicule isolante inter-couche; (j) on forme des premier et se- cond trous traversants sur la pellicule isolante inter-couche qui est for- mée respectivement sur la partie centrale de la première tranchée et sur l'électrode de commande, le premier trou traversant étant formé de façon à pénétrer davantage dans la pellicule isolante enterrée pour atteindre le substrat sous-jacent; (k) on forme une couche de métal sur la pellicule isolante inter-couche comprenant les premier et second trous traversants; et (I) on définit un motif dans la couche de métal pour former une couche d'interconnexion. Selon un onzième aspect de la présente invention, dans le pro- cédé, le substrat semiconducteur comprend en outre une zone de circuit sur le substrat sous-jacent, I'étape (b) comprend l'étape de formation d'une troisième tranchée qui pénètre dans la couche SOI et qui est plus large que chacune des première et seconde tranchées, aucun motif de matière de réserve n'est formé sur la troisième tranchée à l'étape (d), et l'étape (f) comprend l'étape d'enlèvement de toute la pellicule isolante sur la troisième tranchée et de la pellicule isolante enterrée au-dessous de la troisième tranchée, pour mettre à nu le substrat sous-jacent. Selon un douzième aspect de la présente invention, dans le procédé, la seconde tranchée comprend une première tranchée de circuit qui est relativement étroite et une seconde tranchée de circuit qui est relativement plus large, la zone de formation d'éléments comprend une première zone de formation de circuit qui est isolée par la première tran- chée de circuit et une seconde zone de formation de circuit qui est isolée par la seconde tranchée de circuit, et aucun motif de matière de réserve n'est formé sur la pellicule isolante correspondant à la première zone de formation de circuit, et le motif de matière de réserve est formé sur la pellicule isolante correspondant à la seconde zone de formation de circuit à l'étape (d). Selon un treizième aspect de la présente invention, dans le procédé, la première zone de formation de circuit comprend une zone constituée par des cellules de mémoire dynamique, et la seconde zone de formation de circuit comprend une zone dans laquelle sont formés des circuits périphériques pour attaquer les cellules de mémoire. Selon un quatorzième aspect de la présente invention, le pro- cédé comprend les étapes suivantes: (a) on prépare un substrat semi- conducteur ayant une zone de marques d'alignement et une zone de for- mation d'éléments, le substrat semiconducteur comprenant un substrat de type silicium sur isolant, ou SOI, consistant en un substrat sous-jacent, une pellicule isolante enterrée formée sur le substrat sous-jacent et une couche SOI formée sur la pellicule isolante enterrée; (b) on forme des première et seconde tranchées en même temps, respectivement sur la zone de marques d'alignement et sur la zone de formation d'éléments, de façon qu'elles pénètrent dans la couche SOI; (c) on forme une pellicule isolante sur la totalité de la surface de la couche SOI, comprenant les première et seconde tranchées; (d) on enlève la pellicule isolante, l'étape (d) étant effectuée de façon à laisser la pellicule isolante qui est enterrée dans la seconde tranchée, et à enlever la totalité de la pellicule isolante sur la partie centrale de la première tranchée, tout en laissant la pellicule isolante sur la partie périphérique de la première tranchée, a titre de pel- licule isolante d'alignement, et à enlever en outre une partie de la pelli- cule isolante enterrée au-dessous de la partie centrale de la première tranchée, la partie du substrat semiconducteur qui est enlevée étant dé- finie comme la partie la plus profonde de la première tranchée; (e) on forme une couche d'électrode sur la totalité du substrat semiconducteur; et (f) on reconnaît une position de la marque d'alignement et on définit le motif de la couche d'électrode sur la zone de formation d'éléments. Dans le procédé du quatorzième aspect, la marque d'alignement présente une différence de niveau entre la partie la plus élevée de la pellicule isolante d'alignement et une surface de fond de la partie la plus profonde de la première tranchée. Selon un quinzième aspect de la présente invention, dans le procédé, la seconde tranchée comprend des première et seconde tran- chées de circuit qui sont relativement étroites, la seconde tranchée de circuit comprenant un ensemble de secondes tranchées de circuit, I'en- semble de secondes tranchées de circuit étant formé de façon à prendre en sandwich la couche SOI, la couche SOI qui est prise en sandwich en- tre l'ensemble de secondes tranchées de circuit étant définie comme une couche fictive, et la zone de formation d'éléments comprend une pre- mière zone de formation de circuit qui est isolée par la première tranchée de circuit et une seconde zone de formation de circuit qui est isolée par I'ensemble de secondes tranchées de circuit et par la couche fictive. Selon un seizième aspect de la présente invention, dans le pro- cédé, la couche d'électrode dont le motif est défini à l'étape (f) est for- mée sur la zone de formation d'éléments, et elle comprend une électrode de commande pour commander le fonctionnement d'un dispositif, et le procédé comprend en outre les étapes suivantes: (g) on forme entière- ment une pellicule isolante inter-couche; (h) on forme des premier et se- cond trous traversants dans la pellicule isolante inter-couche qui est for- mée respectivement sur la partie centrale de la première tranchée et sur l'électrode de commande, le premier trou traversant étant formé de façon à pénétrer davantage dans la pellicule isolante enterrée pour atteindre le substrat sous-jacent, (i) on forme une couche de métal sur la pellicule isolante inter-couche comprenant les premier et second trous traversants; et (I) on définit un motif dans la couche de métal pour former une couche d'interconnexion. Selon un dix- septième aspect de la présente invention, dans le procédé, le substrat semiconducteur comprend en outre une zone de cir- cuit sur le substrat sous-jacent, I'étape (b) comprend l'étape de formation d'une troisième tranchée qui pénètre dans la couche SOI et qui est plus large que chacune des première et seconde tranchées, et l'étape (d) comprend l'étape d'enlèvement de la totalité de la pellicule isolante sur la troisième tranchée et de la pellicule isolante enterrée au-dessous de la troisième tranchée, pour mettre à nu le substrat sous-jacent. Selon un dix-huitième aspect de la présente invention, dans le procédé, la première zone de formation de circuit comprend une zone qui est constituée par des cellules de mémoire dynamique, et la seconde zone de formation de circuit comprend une zone dans laquelle sont for- més des circuits périphériques pour attaquer les cellules de mémoire. Dans le dispositif a semiconducteurs du premier aspect de la présente invention, la pellicule isolante d'alignement a une différence de niveau, la partie la plus élevée de la pellicule isolante d'alignement étant à un niveau supérieur a celui de la surface du substrat semiconducteur, et la surface de la partie la plus basse étant a un niveau inférieur à celui de la surface du substrat semiconducteur. Par conséquent, même lorsqu'une couche de formation supé- rieure est formée sur le substrat semiconducteur comprenant la pellicule isolante d'alignement, la couche de formation supérieure a une autre différence de niveau qui correspond à la différence de niveau de la pelli- cule isolante d'alignement. Il devient plus facile d'effectuer la détection de position de la marque d'alignement avec la différence de niveau dans la couche de formation supérieure, et on peut obtenir un dispositif à se- miconducteurs qui est fabriqué avec une précision élevée dans le posi- tionnement. Dans le dispositif à semiconducteurs du second aspect de la présente invention, la pellicule isolante d'alignement a une différence de niveau entre la partie la plus élevée et la surface de fond de la partie centrale de la première tranchée. Par conséquent, même lorsque la couche de formation supé- rieure est formée sur le substrat semiconducteur comprenant la pellicule isolante d'alignement et la première tranchée, la couche de formation supérieure présente une autre différence de niveau correspondant a la différence de niveau de la pellicule isolante d'alignement. Il devient plus facile d'effectuer la détection de position de la marque d'alignement avec la différence de niveau dans la couche de formation supérieure, et on peut obtenir un dispositif a semiconducteurs qui est fabriqué avec une précision élevée dans le positionnement. Dans le dispositif à semiconducteurs du troisième aspect de la présente invention, du fait que la première tranchée pénètre dans la cou- che SOI dans le substrat SOI, on peut obtenir un dispositif à semicon- ducteurs qui est fabriqué avec une précision élevée dans le positionne- ment, comme le dispositif à semiconducteurs du second aspect. Le dispositif à semiconducteurs du quatrième aspect de la pré- sente invention comprend la pellicule isolante inter-couche, le premier trou traversant qui pénètre dans la partie la plus profonde de la première tranchée et dans la pellicule isolante inter-couche, pour atteindre le substrat sous-jacent, le second trou traversant qui pénètre dans la pelli- cule isolante inter-couche pour atteindre l'électrode de commande et la couche d'interconnexion qui est connectée électriquement à l'électrode de commande a travers le second trou traversant. Lorsque la couche d'interconnexion est formée par attaque après la formation de la couche de métal sur la totalité de la surface de la pellicule isolante inter-couche, l'interconnexion peut être obtenue sans dommage d'attaque, du fait que le substrat sous-jacent et l'électrode de commande sont connectés électriquement l'un à l'autre à travers les pre- mier et second trous traversants, pour réduire la différence de potentiel entre eux, et on peut obtenir un dispositif à semiconducteurs ayant d'ex- cellentes performances de fonctionnement. En outre, du fait que la partie la plus profonde de la première tranchée est formée en enlevant une partie de la pellicule isolante enter- rée, la formation du premier trou traversant qui pénètre dans la pellicule isolante enterrée au-dessous de la partie la plus profonde devient relati- vement aisée. Du fait que le dispositif a semiconducteurs du cinquième aspect de la présente invention comprend en outre la zone de formation d'élé- ments sur le substrat sous-jacent, qui est le substrat sous-jacent dans lequel des éléments à semiconducteurs sont formés, il est possible d'ob- tenir un dispositif à semiconducteurs dans lequel des éléments à semi- conducteurs sont formés dans le substrat sous-jacent, ainsi que dans la couche SOI du substrat SOI. Dans le procédé pour le dispositif à semiconducteurs du sixième aspect dela présente invention, en formant le motif de matière de réserve au moins sur la pellicule isolante qui correspond à la région de voisinage périphérique à l'extérieur de la première tranchée, dans la zone de marques d'alignement, à l'étape (d), en enlevant la pellicule isolante avec le motif de matière de réserve utilisé à titre de masque à I'étape (e) et en enlevant en outre entièrement la pellicule isolante après l'enlèvement du motif de matière de réserve à l'étape (f), la marque d'ali- gnement présente une différence de niveau entre la partie centrale et la partie périphérique dans la première tranchée. Par conséquent, du fait que la couche d'électrode qui est for- mée sur la marque d'alignement présente une autre différence de niveau correspondant à la différence de niveau de la marque d'alignement, la détection de position de la marque d'alignement à l'étape (h) devient ai- sée avec la différence de niveau dans la couche d'électrode, et la défini- tion du motif de la couche d'électrode est réalisée sur la base de la mar- que d'alignement, avec une précision élevée. Du fait que le motif de matière de réserve qui est utilisé à l'étape (e) est formé au moins sur la pellicule isolante correspondant à la région de voisinage périphérique à l'extérieur de la première tranchée dans la zone de marques d'alignement, il est possible d'éviter une dégra- dation de la précision de détection de la marque d'alignement due à l'ar- rondissement d'une partie marginale de la première tranchée, sous l'effet de l'enlèvement du substrat semiconducteur dans la région de voisinage périphérique de la première tranchée, en même temps que la pellicule *isolante, après l'étape (f). Dans le procédé pour le dispositif à semiconducteurs du sep- tième aspect de la présente invention, le motif de matière de réserve qui est utilisé à l'étape (e) est formé en outre sur la pellicule isolante corres- pondant à la première tranchée dans la zone de marques d'alignement, et la marque d'alignement comprend la pellicule isolante d'alignement qui est la pellicule isolante formée dans la première tranchée, la pellicule isolante d'alignement étant formée de façon que la partie la plus élevée de la pellicule isolante d'alignement qui est formée sur la partie périphé- rique soit à un niveau supérieur à celui de la surface du substrat semi- conducteur, et de façon que la pellicule isolante d'alignement qui est formée sur la partie centrale soit à un niveau inférieur à celui de la sur- face du substrat semiconducteur, pour qu'il y ait une différence de ni- veau. Par conséquent, du fait que la couche d'électrode qui est for- mée sur la pellicule isolante d'alignement a une autre différence de ni- veau correspondant à la différence de niveau de la marque d'alignement, la différence de niveau de la couche d'électrode elle-même peut être uti- lisée à titre de marque d'alignement. Dans le procédé pour le dispositif à semiconducteurs du hui- tième aspect de la présente invention, le motif de matière de réserve est formé seulement sur la pellicule isolante correspondant à la région de voisinage périphérique de la première tranchée dans la zone de marques d'alignement, et la marque d'alignement comprend la pellicule isolante d'alignement et la première tranchée, et elle présente la différence de niveau entre sa partie la plus élevée et la surface de fond de la partie la plus profonde de la première tranchée. Par conséquent, du fait que la couche d'électrode qui est for- mée sur la pellicule isolante d'alignement et sur la première tranchée a une autre différence de niveau correspondant à la différence de niveau de la marque d'alignement, la différence de niveau de la couche d'élec- trode elle-même peut être utilisée à titre de marque d'alignement. Dans le procédé pour le dispositif à semiconducteurs du neu- vième aspect de la présente invention, du fait que la première tranchée qui est formée à l'étape (b) pénètre dans la couche SOI dans le substrat SOI, le dispositif à semiconducteurs peut être fabriqué avec une préci- sion élevée dans le positionnement sur le substrat SOI. Dans le procédé pour le dispositif à semiconducteurs du dixième aspect de la présente invention, la pellicule isolante inter-couche est formée à l'étape (i), le premier trou traversant qui pénètre dans la partie centrale de la première tranchée et dans la pellicule isolante enter- rée pour atteindre le substrat sous-jacent, et le second trou traversant qui pénètre dans la pellicule isolante inter-couche pour atteindre l'élec- trode de commande, sont formés à l'étape (j), et la couche de métal est formée sur la pellicule isolante inter-couche comprenant les premier et second trous traversants, à l'étape (k). Par conséquent, dans la définition du motif de la couche de métal a l'étape (I), la couche d'interconnexion peut être obtenue sans au- cun dommage d'attaque, du fait que le substrat sous-jacent et l'électrode de commande sont connectés électriquement l'un à l'autre à travers les premier et second trous traversants, pour réduire la différence de poten- tiel entre eux, et il en résulte que l'on peut obtenir un dispositif à semi- conducteurs ayant d'excellentes performances de fonctionnement. En outre, du fait que la partie la plus profonde dans la partie centrale de la première tranchée est formée en enlevant une partie de la pellicule isolante enterrée, la formation du premier trou traversant qui pénètre dans la pellicule isolante enterrée au-dessous de la partie la plus profonde devient relativement aisée. Dans le procédé pour le dispositif à semiconducteurs du on- zième aspect de la présente invention, du fait que le substrat sousjacent est mis à nu à l'étape (f), les éléments à semiconducteurs peuvent être formés dans le substrat sous-jacent aussi bien que dans la couche SOI du substrat SOI, aux étapes ultérieures, par un procédé appartenant à l'art antérieur. Dans le procédé pour le dispositif à semiconducteurs du dou- zième aspect de la présente invention, la zone de formation d'éléments comprend la première zone de formation de circuit isolée par la première tranchée de circuit qui est relativement étroite, et la seconde zone de formation de circuit isolée par la seconde tranchée de circuit qui est rela- tivement large. Du fait de la propriété qui consiste en ce que la pellicule iso- lante formée sur la première tranchée de circuit qui est étroite devient plus épaisse que celle formée sur la seconde tranchée de circuit qui est large, il est nécessaire d'enlever la pellicule isolante sur la première zone de formation de circuit davantage que sur la seconde zone de formation de circuit, et l'étape d'enlèvement sélectif de la pellicule isolante sur la première zone de formation de circuit est nécessaire. Pour cette raison, le motif de matière de réserve est formé sur la seconde zone de formation de circuit, et non sur la première zone de formation de circuit, à l'étape (d), pour enlever dans un premier temps la pellicule isolante sur la première zone de formation de circuit. Dans le procédé pour le dispositif à semiconducteurs du trei- zième aspect de la présente invention, du fait que la première zone de formation de circuit du dispositif à semiconducteurs qui est fabriqué par le procédé comprend la zone constituée par des cellules de mémoire dy- namique, il est possible de définir avec une précision élevée le motif de la couche d'électrode dans la cellule de mémoire dynamique. Dans le procédé pour le dispositif à semiconducteurs du qua- torzième aspect de la présente invention, la pellicule isolante est entiè- rement enlevée, et la pellicule isolante sur la partie centrale de la pre- mière tranchée est complètement enlevée, tandis que celle se trouvant sur la partie périphérique de la première tranchée est laissée à titre de pellicule isolante d'alignement, et une partie de la pellicule isolante en- terrée se trouvant au-dessous de la partie centrale de la première tran- chée est également enlevée à l'étape (d), pour obtenir la différence de niveau entre la partie la plus élevée de la pellicule isolante d'alignement et la surface de fond de la partie la plus profonde de la première tran- chée. Par conséquent, du fait que la couche d'électrode qui est for- mée sur la pellicule isolante d'alignement et sur la première tranchée a une autre différence de niveau correspondant à la différence de niveau ci-dessus, la détection de position de la marque d'alignement à l'étape (f) devient aisée avec la différence de niveau dans la couche d'électrode, et la définition du motif de la couche d'électrode est réalisée avec une pré- cision élevée sur la base de la marque d'alignement. Le fait d'omettre l'étape d'enlèvement sélectif de la pellicule isolante avant l'étape (d) permet de simplifier le processus de fabrication. Dans le procédé pour le dispositif à semiconducteurs du quin- zième aspect de la présente invention, la zone de formation d'éléments comprend la première zone de formation de circuit isolée par la première tranchée de circuit, et la seconde zone de formation de circuit isolée par la seconde tranchée de circuit. Du fait que la seconde zone de formation de circuit est isolée par la zone d'isolation constituée par l'ensemble de secondes tranchées de circuit et par la couche fictive, on obtient une zone d'isolation large en formant une couche fictive large, même si la seconde tranchée de circuit est elle-même étroite. Par conséquent, du fait que les pellicules isolantes sur la pre- mière zone de formation de circuit et la seconde zone de formation de circuit ont la même épaisseur, aucune étape d'enlèvement sélectif de la pellicule isolante avant l'étape (d) n'est nécessaire. Dans le procédé pour le dispositif à semiconducteurs du sei- zième aspect de la présente invention, la pellicule isolante inter- couche est formée à l'étape (g), le premier trou traversant qui pénètre dans la partie centrale de la première tranchée et dans la pellicule isolante enter- rée pour atteindre le substrat sous-jacent, et le second trou traversant qui pénètre dans la pellicule isolante inter-couche pour atteindre l'élec- trode de commande, sont formés à l'étape (h), et la couche de métal est formée sur la pellicule isolante inter-couche comprenant les premier et second trous traversants, à l'étape (i). Par conséquent, dans la définition du motif de la couche de métal de l'étape (j), la couche d'interconnexion peut être obtenue sans aucun dommage d'attaque, du fait que le substrat sous-jacent et l'élec- trode de commande sont connectés électriquement l'un à l'autre à travers les premier et second trous traversants, pour réduire la différence de potentiel entre eux, et il en résulte que l'on peut obtenir un dispositif à semiconducteurs ayant d'excellentes performances de fonctionnement. En outre, du fait que la partie la plus profonde dans la partie centrale de la première tranchée est formée en enlevant une partie de la pellicule isolante enterrée, la formation du premier trou traversant qui pénètre dans la pellicule isolante enterrée au-dessous de la partie la plus profonde devient relativement aisée. Dans le procédé pour le dispositif a semiconducteurs du dix- septième aspect de la présente invention, du fait que le substrat sous- jacent est mis à nu à l'étape (d) et que la couche d'électrode est formée sur la zone de circuit sur le substrat sous-jacent à l'étape (f), on peut fa- briquer un dispositif à semiconducteurs dans lequel les éléments à semiconducteurs peuvent être formés sur la couche SOI et sur le substrat sous-jacent. Dans le procédé pour le dispositif à semiconducteurs du dix- huitième aspect de la présente invention, du fait que la première zone de formation de circuit du dispositif à semiconducteurs qui est fabriqué par le procédé comprend la zone qui est constituée par des cellules de mé- moire dynamique, il est possible de définir avec une précision élevée le motif de la couche d'électrode dans la cellule de mémoire dynamique. Un but de la présente invention est de procurer un dispositif à semiconducteurs avec une structure d'isolation par tranchées qui per- mette d'effectuer un alignement avec une précision élevée, sans dégra- dation des performances du dispositif, et un procédé pour la fabrication du dispositif à semiconducteurs. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: Les figures 1 à 8 sont des coupes montrant des étapes dans un procédé pour la fabrication d'un dispositif à semiconducteurs conforme à un premier mode de réalisation préféré de la présente invention; Les figures 9 à 11 sont des coupes montrant un élément ca- ractéristique dans la structure du dispositif à semiconducteurs conforme au premier mode de réalisation préféré de la présente invention; Les figures 12 à 17 sont des coupes montrant des étapes dans un procédé pour la fabrication d'un dispositif à semiconducteurs con- forme à un second mode de réalisation préféré de la présente invention; La figure 18 est une coupe montrant un élément caractéristique dans la structure du dispositif à semiconducteurs conforme au second mode de réalisation préféré de la présente invention; Les figures 19 à 24 sont des coupes montrant des étapes dans un procédé pour la fabrication d'un dispositif a semiconducteurs con- forme à un troisième mode de réalisation préféré de la présente inven- tion; Les figures 25 à 29 sont des coupes montrant des étapes dans un procédé pour la fabrication d'un dispositif à semiconducteurs con- forme à un quatrième mode de réalisation préféré de la présente inven- tion; La figure 30 est une vue en plan montrant une structure du dis- positif à semiconducteurs conforme au quatrième mode de réalisation préféré de la présente invention; La figure 31 est une coupe montrant une structure modifiée du dispositif à semiconducteurs conforme au quatrième mode de réalisation préféré de la présente invention; La figure 32 est une vue en plan montrant une structure d'un dispositif à semiconducteurs conforme à un cinquième mode de réalisa- tion préféré de la présente invention; Les figures 33 à 35 sont des coupes montrant des étapes dans un procédé pour la fabrication du dispositif à semiconducteurs conforme au cinquième mode de réalisation préféré de la présente invention; La figure 36 est une coupe montrant un autre procédé pour la fabrication du dispositif à semiconducteurs conforme au cinquième mode de réalisation préféré de la présente invention; Les figures 37 à 43 sont des coupes montrant des étapes dans un procédé pour la fabrication d'un dispositif à semiconducteurs à titre d'exemple d'essai; La figure 44 est une coupe montrant un problème d'un dispositif à semiconducteurs dans l'exemple d'essai; et Les figures 45 à 51 sont des coupes montrant des étapes dans un procédé pour la fabrication du dispositif à semiconducteurs dans l'art antérieur. Exemple d'essai Il semble que le problème dans l'art antérieur soit occasionné par la formation du motif de matière de réserve sur la tranché dans la zone de marques d'alignement, lorsque la pré-attaque est effectuée. On a alors proposé un procédé dans lequel aucun motif de matière de ré- serve n'est formé sur la zone de marques d'alignement 11A, comme re- présenté sur les figures 39 à 43. Comme représenté sur la figure 39, pour réduire la différence d'épaisseur de la pellicule d'oxyde de silicium sur des tranchées, on forme un motif de matière de réserve 51 seulement sur la tranchée 10C, par photolithographie, et on enlève une partie prédéterminée de la pelli- cule d'oxyde de silicium 2, sur le côté de sa surface avant, par attaque par voie sèche. Par conséquent, à l'étape de la figure 39, on enlève en une seule fois la pellicule d'oxyde de silicium 2 sur les tranchées 10B et celle sur les tranchées 10A. Ensuite, comme représenté sur la figure 40, on enlève le motif de matière de réserve 51 et on enlève ensuite par polissage chimio- mécanique, ou CMP, la pellicule d'oxyde de silicium 2 sur la pellicule de nitrure de silicium 4 et une partie de la pellicule d'oxyde de silicium 2 sur les tranchées 10A à 10C. Dans ce cas, les pellicules d'oxyde de silicium 2 sur les tranchées 10A dans la zone de marques d'alignement 11A sont plus minces que celles sur les tranchées 10OB et 10C dans la zone de formation d'éléments avant le polissage chimio- mécanique, et elles le sont également après le polissage chimio-mécanique. Ensuite, comme représenté sur la figure 41, on enlève la pelli- cule de nitrure de silicium 4 avec de l'acide phosphorique et on enlève la pellicule d'oxyde de silicium 3 et la partie de la pellicule d'oxyde de sili- cium 2 avec de l'acide fluorhydrique, pour former la pellicule de silicium enterrée 2A dans la zone de marques d'alignement 11A, la pellicule de silicium enterrée 2B dans la zone de cellules de mémoire 11B et la pelli- cule de silicium enterrée 2C dans la zone de circuits périphériques 11C, qui constituent la structure d'isolation par tranchées. A ce moment, la partie centrale de la pellicule d'oxyde de silicium enterrée 2A sur la tran- chée 10A dans la zone de marques d'alignement 11A est un peu plus basse que la surface du substrat en silicium 1, tandis que les surfaces des pellicules d'oxyde enterrées 2B et 2C dans les zones de formation d'éléments 11B et 11C sont presque au même niveau que la surface du substrat en silicium 1. Ensuite, comme représenté sur la figure 42, on forme la pelli- cule d'oxyde de grille 6 par oxydation thermique et on forme la pellicule de silicium polycristallin 7 dopée avec du phosphore et la pellicule de si- liciure de tungstène 8 sur la pellicule d'oxyde de grille 6, dans cet ordre. Ensuite, avec la marque d'alignement (la pellicule d'oxyde de silicium enterrée 2A) qui est formée dans l'étape de formation de la structure d'isolation, on effectue un alignement du masque de grille pour former une électrode de grille dans la région d'isolation, par photolitho- graphie, et on forme les électrodes de grille 14 en enlevant partiellement une partie de la pellicule de siliciure de tungstène 8 et de la pellicule de silicium polycristallin 7, par attaque par voie sèche, comme représenté sur la figure 43. Cependant, dans le procédé ci-dessus, la pellicule d'oxyde de silicium 2 au voisinage des tranchées 10A devient plus mince avant le polissage, du fait que la pellicule d'oxyde de silicium 2 qui correspond aux tranchées 10A dans la zone de marques d'alignement 11A est pré- attaquée. La vitesse du polissage chimio-mécanique devient élevée, du fait que les tranchées 10A sont relativement larges. Par conséquent, si le polissage chimio-mécanique est effectué conformément à l'attaque de la pellicule d'oxyde de silicium 2 dans la zone de cellules de mémoire 11B, toutes les pellicules d'oxyde de sili- cium 2 dans la zone de marques d'alignement 11A, à l'exception de cel- les qui se trouvent sur les tranchées 10A, sont attaquées, et la pellicule d'oxyde de silicium 3 et la pellicule de nitrure de silicium 4 se trouvant au-dessous sont attaquées, et en outre une partie marginale la de la tranchée 10A dans le substrat en silicium 1 (un épaulement à la jonction de la tranchée 10A et de la surface du substrat en silicium 1) est enle- vée, en étant arrondie. Il en résulte que la précision de détection de la partie marginale de la tranchée 10A est dégradée, ce qui laisse non résolu le problème de la faible précision dans la superposition des masques de grille. Par con- séquent, le procédé consistant à ne pas effectuer une pré-attaque dans la zone de marques d'alignement 11A ne peut pas produire un effet aussi important que prévu. La présente invention vise à améliorer la précision pour la su- perposition des masques de grille, en considérant le fait que la précision pour la superposition des masques de grille est dégradée aussi bien dans le cas de la formation du motif de matière de réserve sur les tranchées dans la zone de marques d'alignement pour la pré- attaque (art antérieur) que dans le cas o on ne forme pas un motif de matière de réserve dans la zone de marques d'alignement (exemple d'essai). Le premier mode de réalisation préféré Les figures 1 à 8 sont des coupes montrant des étapes dans un procédé pour la fabrication d'un dispositif à semiconducteurs (mémoire vive dynamique ou DRAM) avec une structure d'isolation par tranchées, conforme au premier mode de réalisation préféré de la présente inven- tion. On envisagera ci-dessous le procédé de fabrication en se référant à ces figures. Premièrement, on forme la pellicule d'oxyde de silicium 3 sur le substrat en silicium massif 1, de façon qu'elle ait une épaisseur de 10 à nm. On peut former la pellicule d'oxyde de silicium 3 par dépôt par oxydation thermique (à la température de 700 à 1100 C), par dépôt chi- mique en phase vapeur, ou CVD (à la température de 600 à 850 C), ou autres. Ensuite, on forme le nitrure de silicium 4 par CVD (à la tempéra- ture de 600 à 850 C),de façon qu'il ait une épaisseur de 100 à 400 nm, sur la pellicule d'oxyde de silicium 3. Avec le masque de champ, on définit un motif dans une matière de réserve qui n'est pas représentée, et en outre, avec le masque de matière de réserve, on attaque la pellicule d'oxyde de silicium 3 et la pel- licule de nitrure de silicium 4. On enlève sélectivement le substrat en sili- cium 1 par attaque par voie sèche sur une épaisseur de 100 à 500 nm, pour former les tranchées 10 (10A à 10C) dans le substrat en silicium 1. Après ceci, pour réparer des dommages occasionnés par l'attaque, on peut effectuer une opération de recuit à la température de 600 à 1200 C, ou bien on peut oxyder le substrat en silicium 1 sur environ 10 à 50 nm, par un traitement thermique à la température de 700 à 1200 C. Par les étapes ci-dessus, les tranchées relativement larges 10A sont formées dans la zone de marques d'alignement 11A, les tranchées étroites 10B sont formées dans la zone de cellules de mémoire 11B et les tranchées larges 10C sont formées dans la zone de circuits périphériques 11C. Par conséquent, les tranchées 10A et 10C dans la zone de marques d'alignement 11A et dans la zone de circuits périphériques 11C sont for- mées avec une configuration lâche, et les tranchées 10B dans la zone de cellules de mémoire 11B sont formées avec une configuration dense. Ensuite, comme représenté sur la figure 2, on dépose la pelli- cule d'oxyde de silicium 2 par CVD sur la totalité de la surface du subs- trat en silicium 1, comprenant les tranchées 10A à 10C, pour enterrer la pellicule d'oxyde de silicium 2 dans les tranchées 10A à 10C. Alors que la pellicule d'oxyde de silicium 2 sur les tranchées larges 10A et 10C est aussi épaisse que la pellicule déposée, la pellicule d'oxyde de silicium 2 sur la tranchée étroite 10B est plus épaisse que la pellicule déposée, du fait que la pellicule isolante est enterrée dans les tranchées étroites au stade initial de dépôt. L'oxyde de silicium 3 dans lequel les tranchées sont formées peut être une pellicule isolante qui est formée par un pro- cédé quelconque. Par exemple, il peut consister en une pellicule d'oxyde déposée par CVD qui est formée dans une atmosphère de plasma à den- site élevée. Ensuite, comme représenté sur la figure 3, pour réduire la diffé- rence d'épaisseur de la pellicule d'oxyde de silicium sur les tranchées, on forme le motif de matière de réserve 51 avec un masque de pré-attaque, seulement sur les pellicules d'oxyde de silicium enterrées, 2, sur la tota- lité de la surface de la zone de marques d'alignement 11A et sur la tran- chée 10C. On effectue une pré-attaque, en employant l'attaque par voie sèche, pour enlever les pellicules d'oxyde de silicium 2 sur la totalité de la surface de la zone de cellules de mémoire 11B et sur une partie de la zone de circuits périphériques 11C, sur une épaisseur prédéterminée, comme représenté sur la figure 4. Du fait que la zone de marques d'ali- gnement 11A est entièrement recouverte par le motif de matière de ré- serve 51 lorsque la pré-attaque est effectuée, la différence de niveau entre les pellicules d'oxyde de silicium 2 sur les tranchées 10A et celle sur d'autres parties est maintenue même après la pré-attaque. Ensuite, comme représenté sur la figure 5, on enlève le motif de matière de réserve 51 et ensuite on enlève entièrement, par polissage chimiomécanique, la pellicule d'oxyde de silicium 2 sur la pellicule de nitrure de silicium 4, une partie des pellicules d'oxyde de silicium sur les tranchées 10A à 10C, et une partie de la pellicule de nitrure de silicium 4. A ce moment, la pellicule de nitrure de silicium 4 sur la zone de mar- ques d'alignement 11A est légèrement plus épaisse que celles sur d'au- tres parties. Ensuite, comme représenté sur la figure 6, on enlève la pelli- cule de nitrure de silicium 4 avec de l'acide phosphorique et on enlève la pellicule d'oxyde de silicium 3 et la partie de la pellicule d'oxyde de sili- cium 2 avec de l'acide fluorhydrique, pour former la pellicule de silicium enterrée 2A dans la zone de marques d'alignement 11A, la pellicule de silicium enterrée 2B dans la zone de cellules de mémoire 11B et la pelli- cule de silicium enterrée 2C dans la zone de circuits périphériques 11C, qui constituent la structure d'isolation par tranchées. Après avoir formé une région de canal, comme représenté sur la figure 7, on forme la pellicule d'oxyde de grille 6 par oxydation thermi- que ou autres, et on forme la pellicule de silicium polycristallin 7, dopée avec du phosphore, et la pellicule de siliciure de tungstène 8, sur la pel- licule d'oxyde de grille 6, dans cet ordre. On peut former la pellicule d'oxyde de grille 6 dans une atmosphère d'azote, de façon qu'elle con- tienne une certaine quantité d'azote. Ensuite, comme représenté sur la figure 8, avec la pellicule d'oxyde de silicium enterrée 2A (marque d'alignement) qui est formée à l'étape deformation de la structure d'isolation dans la zone de marques d'alignement 11A, on forme par photolithographie le motif pour superpo- ser l'électrode de grille dans la région d'isolation, et on forme les élec- trodes de grille 14 dans la zone de cellules de mémoire 11B et dans la zone de circuits périphériques 11C, en enlevant partiellement la pellicule de siliciure de tungstène 8 et la pellicule de silicium polycristallin 7, par attaque par voie sèche. Les électrodes de grille 14 commandent le fonc- tionnement d'un élément à semiconducteurs, tel qu'un transistor, qui est fabriqué dans un processus ultérieur, appartenant a l'art antérieur. Les figures 9 et 10 sont des illustrations détaillées de la zone de marques d'alignement 11A. La figure 9 illustre un état avant le polis- sage chimio-mécanique de la pellicule d'oxyde de silicium 2 déposée, tandis que la figure 10 illustre un état après le polissage chimio- mécanique. Comme représenté sur ces figures, du fait que la pellicule d'oxyde de silicium 2 sur la partie marginale de la tranchée 10A avant le polissage est suffisamment épaisse, même si l'attaque est effectuée dans la condition optimale pour la tranchée 10B dans la zone de cellules de mémoire 11B, le substrat en silicium 1 dans la partie marginale de la tranchée 10A n'est pas enlevé dans le polissage chimio-mécanique, et on obtient une différence de niveau tl', dans une condition dans laquelle la partie la plus élevée de la pellicule d'oxyde de silicium 2 dans la partie périphérique de la tranchée 10OA est presque au même niveau que la surface de la pellicule de nitrure de silicium 4, et la partie la plus basse de la pellicule d'oxyde de silicium 2 dans la partie centrale dans la tran- chée 10A est à un niveau inférieur à celui de la surface de la pellicule de nitrure de silicium 4. D'autre part, comme représenté sur la figure 11, les pellicules d'oxyde de silicium 2 sur les tranchées 10B et 10C dans la zone de cel- lules de mémoire 11B et dans la zone de circuits périphériques 11C sont presque au même niveau que la surface de la pellicule de nitrure de sili- cium 4, et elles ont une faible différence de niveau. * En outre, dans le premier mode de réalisation préféré, du fait que le motif de matière de réserve 51 est formé sur la totalité de la sur- face de la zone de marques d'alignement 11A, la pellicule de nitrure de silicium 4 sur la zone de marques d'alignement 11A est laissée plus épaisse que celles se trouvant sur d'autres zones. Par conséquent, comme représenté sur la figure 6, après l'enlè- vement de la pellicule d'oxyde de silicium 3 et de la pellicule de nitrure de silicium 4, la partie la plus élevée de la pellicule d'oxyde de silicium 2A qui est formée dans la partie périphérique de la tranchée 10OA fait saillie à partir de la surface du substrat en silicium 1, et on obtient une différence de niveau tl, dans une condition dans laquelle la surface de la pellicule d'oxyde de silicium 2A dans la partie centrale sur la tranchée A est plus basse que la surface du substrat en silicium 1. En comparant la différence de niveau tl de la pellicule d'oxyde de silicium 2A dans la zone de marques d'alignement 11A avec la diffé- rence de niveau t2 de la pellicule restante dans la zone de formation d'éléments (la zone de cellules de mémoire 11B et la zone de circuits pé- riphériques 11C) (voir la figure 6), il est clair que l'on a la relation tl > t2. En d'autres termes, dans le dispositif à semiconducteurs du premier mode de réalisation préféré, il est possible d'augmenter la différence de niveau de la pellicule d'oxyde de silicium 2A, sans le problème que l'on rencontre dans l'exemple d'essai. En outre, du fait que la pellicule d'oxyde de silicium 2A dans la partie marginale de la tranchée 10A fait saillie à partir de la surface du substrat en silicium 1, lorsqu'on compare la hauteur t3 de la pellicule d'oxyde de silicium 2A sur la tranchée 10A, à partir de son fond, avec la profondeur td de chacune des tranchées 10A à 10C, on a la relation t3 > td. Dans le dispositif à semiconducteurs du premier mode de réali- sation préféré, la marque d'alignement (la pellicule d'oxyde de silicium enterrée 2A) a une différence de niveau dans la mesure o les relations tl > t2 et t3 > td sont vérifiées, et par conséquent même lorsque la ma- tière d'électrode de grille est formée par dessus, la différence de niveau de la pellicule d'oxyde de silicium enterrée 2A se manifeste dans la ma- tière d'électrode de grille. Il en résulte que dans la définition de motif de l'électrode de grille, avec une détection aisée de la marque d'alignement utilisant la différence de niveau de la matière d'électrode de grille, un motif de ma- tière de réserve est formé par une superposition précise du masque de grille, grâce à quoi le motif de l'électrode de grille peut être défini avec une grande précision. Le second mode de réalisation préféré Les figures 12 à 17 sont des coupes montrant des étapes dans un procédé pour la fabrication d'un dispositif à semiconducteurs avec une structure d'isolation par tranchées conforme au second mode de réalisa- tion préféré de la présente invention. On envisagera ci-dessous le procé- dé de fabrication en se référant à ces figures. Premièrement, comme dans le premier mode de réalisation préféré, on forme la pellicule d'oxyde de silicium 3 sur le substrat en sili- cium (massif) 1 de façon qu'elle ait une épaisseur de 10 à 50 nm, et on forme le nitrure de silicium 4, de façon qu'il ait une épaisseur de 100 à 400 nm, sur la pellicule d'oxyde de silicium 3. On enlève sélectivement le substrat en silicium 1 par attaque par voie sèche, sur 100 à 500 nm, pour former les tranchées 10 (1OA à 10OC) dans le substrat en silicium 1, comme représenté sur la figure 12. Par les étapes ci-dessus, les tranchées relativement larges 10A (10A1, 10A2) sont formées dans la zone de marques d'alignement 11A, les tranches étroites 10B sont formées dans la zone de cellules de mé- moire 11B et les tranchées larges 10C sont formées dans la zone de circuits périphériques 11C. En outre, dans la zone de marques d'alignement 11A, la tranchée 10A1 est plus large que la tranchée 10A2. Ensuite, comme représenté sur la figure 13, on dépose la pelli- cule d'oxyde de silicium 2 sur la totalité de la surface du substrat en sili- cium 1, pour enterrer la pellicule d'oxyde de silicium 2 dans les tranchées A à 10C. Ensuite, comme représenté sur la figure 14, pour réduire la différence d'épaisseur de la pellicule d'oxyde de silicium sur les tran- chées, on forme le motif de matière de réserve 52 avec le masque de pré-attaque sur des parties convexes de la pellicule d'oxyde de silicium 2 (la pellicule d'oxyde de silicium 2 dans la région du voisinage des parties périphériques des tranchées 10A (10A1, 10A2)), et sur la pellicule d'oxyde de silicium enterrée 2 sur la tranchée 10C, et on effectue la pré- attaque en utilisant l'attaque par voie sèche, pour enlever la pellicule d'oxyde de silicium 2 sur la totalité de la surface de la zone de cellules de mémoire 11B et sur une partie de la zone de marques d'alignement 11A et de la zone de circuits périphériques 11C. Il en résulte que du fait que les parties convexes de la pellicule d'oxyde de silicium 2 dans la zone de marques d'alignement 11A sont entièrement recouvertes par le motif de matière de réserve 52, la diffé- rence de niveau entre les pellicules d'oxyde de silicium 2 sur les tran- chées 10A dans la zone de marques d'alignement 11A et celles dans d'autres zones augmente encore davantage après la pré-attaque. Ensuite, comme représenté sur la figure 15, on enlève le motif de matière de réserve 52 et ensuite on enlève entièrement par polissage chimio-mécanique la pellicule d'oxyde de silicium 2 sur la pellicule de ni- trure de silicium 4, une partie des pellicules d'oxyde de silicium 2 sur les tranchées 10A à 10C, et une partie de la pellicule de nitrure de silicium 4. A ce moment, la pellicule d'oxyde de silicium 2 sur la partie centrale de la tranchée 10A1, qui est plus large que la tranchée 10A2, est entièrement enlevée par un effet de creusement "en assiette", qui consiste en ce qu'une partie centrale est davantage enlevée dans une tranchée large, et en outre, une partie du substrat en silicium 1 au- dessous de la surface de fond de la partie centrale de la tranchée 10A1 est enlevée. Il en résulte que la tranchée 10A1 a la partie la plus pro- fonde, qui est plus profonde que celles des tranchées 10OB et 10C. En outre, la pellicule de nitrure de silicium 4 sur la zone de marques d'ali- gnement 11A est légèrement plus épaisse que celles sur d'autres parties. Ensuite, comme représenté sur la figure 16, on enlève la pelli- cule de nitrure de silicium 4 avec de l'acide phosphorique et on enlève la pellicule d'oxyde de silicium 3 et la partie de la pellicule d'oxyde de sili- cium 2 avec de l'acide fluorhydrique, pour former la pellicule de silicium enterrée 2A dans la zone de marques d'alignement 11A, la pellicule de silicium enterrée 2B dans la zone de cellules de mémoire 11B et la pelli- cule de silicium enterrée 2C dans la zone de circuits périphériques 11C, qui constituent la structure d'isolation par tranchées. Ensuite, comme dans le premier mode de réalisation préféré, comme représenté sur la figure 17, on forme la pellicule d'oxyde de grille 6 et on forme la pellicule de silicium polycristallin 7 dopée avec du phos- phore et la pellicule de siliciure de tungstène 8, sur la pellicule d'oxyde de grille 6, dans cet ordre. Ensuite, avec la marque d'alignement (la pellicule d'oxyde de silicium enterrée 2A (+ la tranchée 10A1)) du second mode de réalisation préféré, qui est formée dans l'étape de formation de la structure d'isola- tion dans la zone de marques d'alignement 11A, on forme par photolitho- graphie le motif pour superposer l'électrode de grille dans la région d'isolation, et on forme les électrodes de grille dans la zone de cellules de mémoire 11B et dans la zone de circuits périphériques 11C, en enle- vant partiellement la pellicule de siliciure de tungstène 8 et la pellicule de silicium polycristallin 7, par attaque par voie sèche. La figure 18 est une illustration détaillée de la zone de marques d'alignement 11A. Comme représenté sur cette figure, le substrat en sili- cium 1 dans les parties marginales des tranchées 10A1 et 10A2 n'est pas enlevé, même si l'attaque est effectuée dans la condition optimale pour la tranchée 10B dans la zone de cellules de mémoire 11B dans le polis- sage chimio-mécanique. On obtient une différence de niveau tl', dans une condition dans laquelle la partie la plus élevée (la partie périphérique de la tranchée 10A1) est presque au même niveau que la surface de la pellicule de nitrure de silicium 4, et la partie la plus basse (la partie cen- trale de la tranchée 10A1) devient plus profonde que la profondeur ini- tiale tD de la tranchée 10A1. Par conséquent, comme représenté sur la figure 16, après l'enlèvement de la pellicule d'oxyde de silicium 3 et de la pellicule de ni- trure de silicium 4, la partie la plus élevée de la pellicule d'oxyde de sili- cium 2A fait saillie à partir de la surface du substrat en silicium 1, et on obtient une différence de niveau tl, dans une condition dans laquelle la partie la plus profonde dans la partie centrale de la tranchée 10A1 est plus profonde que la profondeur initiale de la tranchée 10A1. Si l'on compare le différence de niveau tl de la marque d'ali- gnement (la pellicule d'oxyde de silicium 2A + la tranchée 10A1) dans la zone de marques d'alignement 11A, avec la différence de niveau t2 de la pellicule restante dans la zone de formation d'éléments (la zone de cel- lules de mémoire 11B et la zone de circuits périphériques 11C) (voir la figure 7), il est clair que l'on a la relation tl > t2. En outre, du fait que les pellicules d'oxyde de silicium 2 dans les parties marginales des tranchées 10A1 et 10A2 sont suffisamment épaisses avant le polissage chimio-mécanique (voir la figure 14), le substrat en silicium 1 dans les parties marginales des tranchées 10A1 et 10A2 n'est pas enlevé, même si l'attaque est effectuée dans la condition optimale pour la tranchée 10B dans la zone de cellules de mémoire 11B, dans le polissage chimio-mécanique. De plus, du fait que la partie la plus profonde de la tranchée A1 est formée en enlevant partiellement le substrat en silicium 1, si I'on compare la hauteur de la pellicule de silicium 2A t3 (= tl) à partir du fond de la tranchée 10A1, avec la profondeur td de chacune des tran- chees 10B et 10C, on a la relation t3 > td. Dans le dispositif à semiconducteurs du second mode de réali- sation préféré, la marque d'alignement (la pellicule d'oxyde de silicium enterrée 2A (+ la tranchée 10A1)) a une différence de niveau dans la mesure o les relations tl > t2 et t3 (= tl) > td sont vérifiées, et par con- séquent même lorsque la matière d'électrode de grille est formée par dessus, la différence de niveau de la pellicule d'oxyde de silicium enter- rée 2A se manifeste dans la matière d'électrode de grille. Il en résulte que dans la définition du motif de l'électrode de grille, avec la détection aisée de la marque d'alignement en utilisant la différence de niveau de la matière d'électrode de grille, un motif de ma- tière de réserve est formé par superposition précise du masque de grille, grâce à quoi on peut définir le motif de l'électrode de grille avec une pré- cision élevée. Le troisième mode de réalisation préféré Les figures 19 à 24 sont des coupes montrant des étapes dans un procédé pour la fabrication d'un dispositif à semiconducteurs avec une structure d'isolation par tranchées conforme au troisième mode de réali- sation préféré de la présente invention. On envisagera ci-dessous le pro- cédé de fabrication en se référant à ces figures. L'élément caractéristi- que du troisième mode de réalisation préféré consiste dans l'utilisation d'un substrat SOI comprenant un substrat sous-jacent 21, une pellicule d'oxyde enterrée 22 et une couche SOI 23, à la place du substrat en sili- cium 1 qui est utilisé dans le second mode de réalisation préféré. Ce mode de réalisation préféré peut utiliser un substrat SOI qui est fabriqué par n'importe quel procédé, comme un substrat SIMOX, qui est fabriqué par injection d'oxygène, et un substrat formé par assemblage. Premièrement, on forme la pellicule d'oxyde de silicium 3 par CVD (à la température d'environ 800 C) sur la couche SOI 23, ou par oxydation thermique de la couche SOI 23 (à la température d'environ 800 C), de façon qu'elle ait une épaisseur d'environ 10 à 30 nm, et on forme la pellicule de nitrure de silicium 4 par CVD (à la température d'en- viron 700 C) sur la pellicule d'oxyde de silicium 3, de façon qu'elle ait une épaisseur de 100 à 400 nm. Par des étapes identiques à celles du second mode de réalisa- tion préféré, on forme les tranchées 10A à 10C de façon que leur fond puisse être formé sur l'interface de la couche SOI 23 et de la pellicule d'oxyde enterrée 22, comme représenté sur la figure 19, et on dépose entièrement la pellicule d'oxyde de silicium 2, comme représenté sur la figure 20. Ensuite, comme représenté sur la figure 21, pour réduire la différence d'épaisseur de pellicule d'oxyde de silicium sur les tranchées, on forme le motif de matière de réserve 52 avec le masque de pré- attaque sur les parties convexes de la pellicule d'oxyde de silicium 2 (la pellicule d'oxyde de silicium 2 dans la région du voisinage des parties périphériques des tranchées 10A (10A1, 10A2)) et sur la pellicule d'oxyde de silicium enterrée 2 sur la tranchée 10C, et on effectue la pré-attaque en utilisant l'attaque par voie sèche, pour enlever la pellicule d'oxyde de silicium 2 sur la totalité de la surface de la zone de cellules de mémoire 11B et sur une partie de la zone de marques d'alignement 11A et de la zone de circuits périphériques 11C. Il en résulte que du fait que les parties convexes de la pellicule d'oxyde de silicium 2 dans la zone de marques d'alignement 11A sont entièrement recouvertes par le motif de matière de réserve 52, la diffé- rence de niveau entre les pellicules d'oxyde de silicium 2 sur les tran- chées 10A dans la zone de marques d'alignement 11A et celles dans d'autres zones augmente encore davantage après la pré-attaque. Ensuite, comme représenté sur la figure 22, on enlève le motif de matière de réserve 52, après quoi on enlève entièrement par polis- sage chimio-mécanique la pellicule d'oxyde de silicium 2 sur la pellicule de nitrure de silicium 4, une partie des pellicules d'oxyde de silicium 2 sur les tranchées 10A à 10OC et une partie de la pellicule de nitrure de silicium 4. A ce moment, la pellicule d'oxyde de silicium 2 sur la partie centrale de la tranchée 10A1, qui est plus large que la tranchée 10A2, est entièrement enlevée, et en outre une partie de la pellicule d'oxyde enterrée 22 au-dessous de la partie centrale de la tranchée 1OA1 est enlevée, pour former la partie la plus profonde. En outre, la pellicule de nitrure de silicium 4 sur la zone de marques d'alignement 11A est légè- rement plus épaisse que celles sur d'autres parties. Ensuite, comme représenté sur la figure 23, on enlève la pelli- cule de nitrure de silicium 4 avec de l'acide phosphorique et on enlève la pellicule d'oxyde de silicium 3 et la partie de la pellicule d'oxyde de sili- cium 2 avec de l'acide fluorhydrique, pour former la pellicule de silicium enterrée 2A dans la zone de marques d'alignement 11A, la pellicule de silicium enterrée 2B dans la zone de cellules de mémoire 11B et la pelli- cule de silicium enterrée 2C dans la zone de circuits périphériques 11C, qui constituent la structure d'isolation par tranchées. Ensuite, comme dans le premier mode de réalisation préféré, comme représenté sur la figure 24, on forme la pellicule d'oxyde de grille 6 et on forme la pellicule de silicium polycristallin 7 dopée avec du phos- phore et la pellicule de siliciure de tungstène 8, sur la pellicule d'oxyde de grille 6, dans cet ordre. Ensuite, avec la marque d'alignement (la pellicule d'oxyde de silicium enterrée 2A (+ la tranchée 10A1)) du troisième mode de réalisa- tion préféré qui est formée à l'étape de formation de la structure d'isola- tion dans la zone de marques d'alignement 11A, on forme par photolitho- graphie le motif pour superposer l'électrode de grille dans la région d'isolation, et on forme les électrodes de grille dans la zone de cellules de mémoire 11B et dans la zone de circuits périphériques 11C, en enle- vant partiellement une partie de la pellicule de siliciure de tungstène 8 et de la pellicule de silicium polycristallin 7, par attaque par voie sèche. Dans le dispositif à semiconducteurs du troisième mode de réa- lisation préféré, la marque d'alignement (la pellicule d'oxyde de silicium enterrée 2A (+ la tranchée 10A1)) a une différence de niveau qui est semblable a celle du second mode de réalisation préféré, et par consé- quent même lorsque la matière d'électrode de grille est formée par des- sus, la différence de niveau de la pellicule d'oxyde de silicium enterrée 2A se manifeste dans la matière d'électrode de grille. Il en résulte que dans la définition du motif de l'électrode de grille, avec la détection aisée de la marque d'alignement en utilisant la différence de niveau de la matière d'électrode de grille, un motif de ma- tière de réserve est formé par superposition précise du masque de grille, grâce à quoi on peut définir le motif de l'électrode de grille avec une pré- cision élevée. Dans la structure telle que la tranchée 10A1, dans laquelle une partie de la pellicule d'oxyde enterrée 22 est enlevée, en particulier, il est possible d'augmenter la différence de niveau de la marque d'aligne- ment qui est restreinte par l'épaisseur de la pellicule de nitrure de sili- cium 4 formée sur la couche SOI 23, en enlevant davantage la pellicule d'oxyde enterrée 22. Le quatrième mode de réalisation préféré Le dispositif à semiconducteurs du quatrième mode de réalisa- tion préféré a une structure tirant parti du troisième mode de réalisation préféré, qui permet une augmentation de la différence de niveau entre la partie la plus haute et la partie la plus basse de la marque d'alignement (la pellicule d'oxyde de silicium 2A + la tranchée 10A1), en enlevant une partie de la pellicule d'oxyde enterrée 22 au- dessous de la partie centrale de la tranchée 10A1. Les figures 26 à 29 sont des coupes montrant des étapes dans un procédé pour fabriquer un dispositif à semiconducteurs avec une structure d'isolation par tranchées conforme au quatrième mode de réali- sation préféré de la présente invention. On envisagera ci-dessous le pro- cédé pour la fabrication du dispositif à semiconducteurs du quatrième mode de réalisation préféré, en se référant à ces figures. Comme dans le troisième mode de réalisation préféré, on forme la pellicule d'oxyde de silicium 3 sur la couche SOI 23 de façon qu'elle ait une épaisseur d'environ 10 a 30 nm, et on forme la pellicule de nitrure de silicium 4 sur la pellicule d'oxyde de silicium 3 de façon qu'elle ait une épaisseur de 100 à 400 nm. Par les mêmes étapes que dans le second mode de réalisation préféré, on forme les tranchées 10A à 10C', de façon que leur fond puisse être formé sur l'interface de la couche SOI 23 et de la pellicule d'oxyde enterrée 22, comme représenté sur la figure 25. A ce moment, les tranchées 10C' dans la zone de circuits périphériques 11C sont formées de façon à être relativement étroites, comme les tranchées 10B dans la zone de cellules de mémoire 11B. Les tranchées 10C' sont formées de façon prendre en sandwich entre elles la couche SOI 23. La couche SOI 23 qui se trouve entre les tranchées 10C' est appelée un motif fictif 23D. Ensuite, on dépose entièrement la pellicule d'oxyde de silicium 2, comme représenté sur la figure 26. On forme la pellicule d'oxyde de silicium 2 de façon à avoir presque la même épaisseur pour la pellicule d'oxyde de silicium 2 sur la zone de cellules de mémoire 11B et sur la zone de circuits périphériques 11C, après la pré-attaque du troisième mode de réalisation préféré (voir la figure 15). Ensuite, comme représenté sur la figure 27, on enlève entière- ment par polissage chimio-mecanique la pellicule d'oxyde de silicium 2 sur la pellicule de nitrure de silicium 4, et une partie des pellicules d'oxyde de silicium 2 sur les tranchées 10A a 10C'. A ce moment, la pel- licule d'oxyde de silicium 2 sur la partie centrale de la tranchée 10A est entièrement enlevée, et en outre une partie de la pellicule d'oxyde enter- rée 22 au-dessous de la partie centrale de la tranchée 10A est enlevée. Ensuite, on enlève la pellicule de nitrure de silicium 4 et la pel- licule d'oxyde de silicium 3, pour former la structure d'isolation par tran- chées. Dans ce cas, la zone de circuits périphériques 11C est isolée avec la structure d'isolation qui est constituée par le motif fictif 23D et les tranchées 10C' qui se trouvent de part et d'autre du motif fictif 23D. Si le motif fictif est formé de façon à être plus large, il est possible d'obtenir une région d'isolation qui a presque la même largeur que la tranchée 10C dans les premier à troisième modes de réalisation préférés. Ensuite, comme dans le premier mode de réalisation préféré, comme représenté sur la figure 28, on forme la pellicule d'oxyde de grille 6 et on forme la pellicule de silicium polycristallin 7 dopée avec du phos- phore et la pellicule de siliciure de tungstène 8, dans cet ordre, sur la pellicule d'oxyde de grille 6. Ensuite, avec la marque d'alignement (la pellicule d'oxyde de silicium enterrée 2A + la tranchée 10A) du quatrième mode de réalisation préféré, qui est formée à l'étape de formation de la structure d'isolation dans la zone de marques d'alignement 11A, on forme par photolithogra- phie le motif pour superposer l'électrode de grille dans la région d'isola- tion, et on forme les électrodes de grille 14 dans la zone de cellules de mémoire 11B et la zone de circuits périphériques 11C, en enlevant par- tiellement une partie de la pellicule de siliciure de tungstène 8 et de la pellicule de silicium polycristallin 7, par attaque par voie sèche. Après ceci, on forme une région de source/drain et, comme re- présenté sur la figure 29, on forme une pellicule isolante inter-couche 24, dans laquelle on forme des trous de contact CTl à CT4, et on forme en- tièrement une couche d'aluminium 25. A ce moment, on forme le trou de contact CT1l de façon qu'il pénètre dans la pellicule d'oxyde enterrée 22 jusqu'à ce qu'il atteigne une région de diffusion 27 dans le substrat sous- jacent 21, et on forme les trous de contact CT2 et CT4 de façon qu'ils pénètrent dans les pellicules isolantes inter-couches 24, jusqu'à ce qu'ils atteignent les électrodes de grille 14. On effectue la définition d'un motif dans l'aluminium par attaque par voie sèche dans une atmosphère de plasma. Dans cette attaque, il y a un risque de dégradation des caractéristiques du dispositif à cause de l'endommagement par l'attaque. L'endommagement par l'attaque fait réfé- rence à la détérioration du dispositif qui est occasionnée par une diffé- rence de potentiel entre le substrat et l'électrode de grille qui est électri- sée avec des charges électriques qui sont introduites à partir de l'agent d'attaque, et qui se propagent à travers l'aluminium jusqu'à l'électrode de grille 14. Dans le procédé du quatrième mode de réalisation préféré, comme représenté sur la figure 29, on forme le trou de contact CT1 dans la tranchée 10A dans la zone de marques d'alignement 11A, de façon à établir un motif fictif d'aluminium, et on connecte électriquement, à tra- vers le trou de contact CT1, la couche d'aluminium 25 et la région de diffusion de type N à concentration élevée, 27, dans le substrat sous- jacent 21. D'autre part, la couche d'aluminium 25 et l'électrode de grille 14 sont connectées électriquement à travers les trous de contact CT2 et CT4. Dans la définition du motif de la couche d'aluminium 25, après avoir formé entièrement la matière de réserve 26, du fait que le substratsous-jacent 21 et l'électrode de grille 14 sont connectés électriquement par l'intermédiaire de la couche d'aluminium 25, la différence de potentiel entre le potentiel de substrat du substrat sous- jacent 21 et l'électrode de grille 14 diminue, ce qui réduit considérablement l'endommagement par l'attaque. Il en résulte que l'on peut fabriquer un dispositif à semicon- ducteurs ayant d'excellentes performances. La figure 30 est une vue en plan montrant une structure après la définition du motif dans l'aluminium. La figure 29 correspond à une coupe selon la ligne A-A de cette figure. Comme représenté sur la figure 29, la couche d'aluminium 25 qui est connectée à l'électrode de grille 14 après définition du motif, est électriquement isolée de la couche d'alumi- nium 25 qui est connectée au substrat sous-jacent 21 à travers le trou de contact CT1, et par conséquent il n'apparaît aucun problème dans le fonctionnement après l'achèvement du dispositif. Des discontinuités entre les couches SOI 23 sur la figure 30 sont des régions de formation pour les pellicules d'oxyde de silicium enterrées. En outre, du fait que la partie la plus profonde de la tranchée A est formée en enlevant partiellement la pellicule d'oxyde enterrée 22, et que la pellicule d'oxyde enterrée 22 au-dessous de la partie la plus profonde de la tranche 10A est plus mince, il est possible de réaliser re- lativement aisément la formation du trou de contact CT1 qui pénètre dans la pellicule d'oxyde enterrée 22. Bien que le motif d'aluminium fictif soit formé dans le trou de contact CT1 de la zone de marques d'alignement 11A dans le quatrième mode de réalisation préféré, le motif fictif peut être formé avec une structure dans laquelle la pellicule d'oxyde enterrée 22 est enlevée après le polissage chimio-mécanique, dans une zone disponible telle que la zone de circuits périphériques, pour la commodité de la structure. En outre, dans le quatrième mode de réalisation préféré, la tranchée 1OC' dans la zone de circuits périphériques 11C est relative- ment plus étroite, pour laisser la couche SOI qui serait enlevée pour la tranchée correspondant au motif fictif 23D, et le motif fictif 23D et les deux tranchées 10C' qui sont situées de part et d'autre du motif fictif 23D constituent une région d'isolation. * Du fait de la faible différence de largeur entre les tranchées B et 10C', il n'existe aucune différence d'épaisseur de pellicule entre la pellicule d'oxyde de silicium 2 sur la zone de cellules de mémoire 11B, et celle sur la zone de circuits périphériques 11C. Par conséquent, par un processus de fabrication plus simple, sans préattaque, on peut former avec une précision élevée dans la zone de marques d'alignement 11A la marque d'alignement qui est constituée par la tranchée 10A et par la pellicule d'oxyde de silicium 2A. En outre, du fait que chacune des tranchées 10C' est relative- ment étroite, comme la tranchée 10B, il est possible d'éviter un effet de creusement "en assiette" (enlèvement important dans une partie centrale d'une tranchée) sous l'action du polissage chimio-mécanique. Ainsi, dans le dispositif à semiconducteurs du quatrième mode de réalisation préféré, l'incorporation du motif fictif 23D dans la zone de circuits périphériques 11C permet d'effectuer le polissage chimio- mécanique sans pré-attaque, même s'il y a une différence de densité de motif entre la zone de cellules de mémoire 11B et la zone de circuits périphériques 11C, et du fait qu'il n'est pas nécessaire de considérer une erreur dans l'épaisseur de pelli- cule de la pellicule d'oxyde de silicium 2 après la pré-attaque, le polis- sage chimio-mécanique peut être effectué dans une condition de polis- sage avec une plus grande marge. En outre, lorsqu'on donne une valeur uniforme à l'épaisseur de la pellicule isolante inter-couche 24 dans la région de formation pour le trou de contact de connexion au substrat CT1 et dans celle pour les trous de contact de connexion de grille CT2 et CT4, comme représenté sur la figure 31, du fait que les trous de contact CT1 à CT4 ont presque la même longueur de formation, les trous de contact peuvent être formés dans une condition d'attaque avec une plus grande marge. Sur la figure 31, les trous de contact CT1 à CT4 sont remplis avec des couches de tungstène 28, et des couches d'aluminium 25 sont formées sur les cou- ches de tungstène 28. Si un but est seulement de réduire l'endommagement d'attaque dans la définition du motif de la couche d'aluminium 25, la formation des trous de contact et le dépôt et la définition de motif de la couche d'alumi- nium peuvent être effectués après la formation de la région d'isolation et de la marque d'alignement, avec pré-attaque, pour former l'électrode de grille, comme dans le troisième mode de réalisation préféré. Le cinquième mode de réalisation préféré On obtient le dispositif à semiconducteurs du cinquième mode de réalisation préféré en formant une structure qui comporte une zone de circuit sur le substrat, 11D, comme représenté sur la vue en plan de la figure 32, en plus de la structure du troisième mode de réalisation préfé- re. Les figures 33 à 35 sont des coupes montrant des étapes dans un procédé pour la fabrication du dispositif à semiconducteurs conforme au cinquième mode de réalisation préféré de la présente invention, qui sont faites selon la ligne B-B de la figure 32. En outre, le procédé de fa- brication du cinquième mode de réalisation préféré est constitué par les étapes de fabrication du troisième mode de réalisation préféré et par des étapes supplémentaires pour fabriquer un circuit sur le substrat sous- jacent. On forme une tranchée 30 extrêmement large au moment de la formation des tranchées 10A à 10C (l'étape de la figure 19 dans le troisième mode de réalisation préféré), et on laisse le motif de matière de réserve 52 sur la partie autre que la tranchée 30, comme représenté sur la figure 33, dans la pré-attaque (l'étape de la figure 21 du troisième mode de réalisation préféré). Dans le polissage chimio-mécanique (l'étape de la figure 22 du troisième mode de réalisation préféré), on enlève la pellicule d'oxyde enterrée 22 au-dessous de la tranchée 30 par l'effet de creusement "en assiette", pour mettre complètement à nu le substrat sous-jacent 21. On forme des éléments à semiconducteurs dans la tranchée 30 sur le substrat sous-jacent 21 par des étapes appartenant à l'art anté- rieur, comme représenté sur la figure 35. La figure 35 montre des régions de caisson 31 et 32, une partie de grille d'une structure à drain faible- ment dopé (ou LDD) 33 et une région de (double) diffusion 34. Ainsi, dans le dispositif à semiconducteurs du cinquième mode de réalisation préféré, des éléments à semiconducteurs peuvent être for- més directement sur le substrat sous-jacent 21, aussi bien que sur la couche SOI 23. En formant un circuit numérique et des éléments à semi- conducteurs à faible consommation de puissance sur la couche SOI 23, et en formant un circuit analogique, des éléments à semiconducteurs avec une tension de claquage élevée (transistors constituant un circuit d'entrée/sortie qui exige une amélioration de la résistance à des déchar- ges électrostatiques et une tension de claquage de drain élevée, un am- plificateur de lecture, un circuit d'attaque de ligne de mot et un circuit de conversion élévateur) sur le substrat sous-jacent 21, on peut former les éléments à semiconducteurs sur la région qui convient le mieux à leurs utilisations, parmi le substrat sous-jacent 21 et la couche SOI 23. On peut mettre en oeuvre le procédé de fabrication du cin- quième mode de réalisation préféré en parallèle avec celui du quatrième mode de réalisation préféré, comme indiqué ci-dessous. On forme la tranchée 30, très large, au moment de la formation des tranchées 10A a 10C (l'étape de la figure 25 dans le quatrième mode de réalisation préféré), comme représenté sur la figure 36. Apres le polissage chimio-mécanique (l'étape de la figure 24 du troisième mode de réalisation préféré), on enlève par l'effet de creuse- ment "en assiette" la pellicule d'oxyde enterrée 22 au-dessous de la tranchée 30, pour mettre complètement à nu le substrat sous-jacent 21. Les étapes de fabrication restantes sont les mêmes que celles envisagées précédemment. Il va de soi que de nombreuses modifications peuvent être ap- portées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif a semiconducteurs dans lequel des éléments a se- miconducteurs sont isolés avec une structure d'isolation par tranchées, caractérisé en ce qu'il comprend: un substrat semiconducteur (1); une zone de marques d'alignement (11A) établie sur le substrat semiconduc- teur, ayant une première tranchée (10OA) dans une partie supérieure du substrat semiconducteur et une pellicule isolante d'alignement (2A) for- mée dans la première tranchée; et une zone de formation d'éléments (11B, 11C) établie sur le substrat semiconducteur, ayant une pellicule isolante d'isolation (2B, 2C) qui est utilisée pour isoler un ensemble d'éléments à semiconducteurs, cette pellicule isolante d'isolation remplis- sant une seconde tranchée (10B, 10C) qui est formée dans la partie su- périeure du substrat semiconducteur; et en ce que la pellicule isolante d'alignement présente une différence de niveau, la partie la plus élevée de la pellicule isolante d'alignement étant à un niveau supérieur à celui d'une surface du substrat semiconducteur, et une surface de la partie la plus basse étant à un niveau inférieur à celui de la surface du substrat semiconducteur. 2. Dispositif à semiconducteurs dans lequel des éléments à se- miconducteurs sont isolés avec une structure d'isolation par tranchées, caractérisé en ce qu'il comprend: un substrat semiconducteur (1, 21 à 23); une zone de marques d'alignement (11A) établie sur le substrat se- miconducteur, ayant une première tranchée (10A) dans une partie supé- rieure du substrat semiconducteur et une pellicule isolante d'alignement (2A) formée dans la première tranchée, cette pellicule isolante d'aligne- ment étant formée dans une partie périphérique autre qu'une partie cen- trale de la première tranchée; et une zone de formation d'éléments (11B, 11C) établie sur le substrat semiconducteur, ayant une pellicule isolante d'isolation (2B, 2C) qui est utilisée pour isoler un ensemble d'éléments à semiconducteurs, cette pellicule isolante d'isolation remplissant une se- conde tranchée (10B, 10C) qui est formée dans la partie supérieure du substrat semiconducteur, une surface de fond de la partie centrale de la première tranchée étant formée à une plus grande profondeur qu'une surface de fond de la seconde tranchée; et en ce que la pellicule isolante d'alignement présente une différence de niveau entre la partie la plus élevée et la surface de fond de la partie centrale. 3. Dispositif à semiconducteurs selon la revendication 2, ca- ractérisé en ce que la partie la plus élevée de la pellicule isolante d'ali- gnement (2A) est formée de façon à être à un niveau supérieur à celui de la surface du substrat semiconducteur. 4. Dispositif à semiconducteurs selon la revendication 2, ca- ractérisé en ce que le substrat semiconducteur comprend un substrat du type silicium sur isolant, ou SOI, ayant un substrat sous-jacent (21), une pellicule isolante enterrée (22) formée sur le substrat sous-jacent et une couche SOI (23) formée sur la pellicule isolante enterrée; et en ce que les première et seconde tranchées (10A, 10B, 10C) pénètrent dans la couche SOI (23), et la partie centrale de la première tranchée est formée en enlevant en outre une partie de la pellicule isolante enterrée (22). 5. Dispositif à semiconducteurs selon la revendication 4, ca- ractérisé en ce qu'il comprend en outre: une électrode de commande (14) formée sur la zone de formation d'éléments (11B, 11C), pour com- mander le fonctionnement d'un dispositif; une pellicule isolante inter- couche (24) formée sur le substrat semiconducteur, comprenant l'élec- trode de commande et une partie située au-dessus de la première tran- chée (10A); un premier trou traversant (CT1) pénétrant dans la pellicule isolante inter-couche, la partie centrale de la première tranchée et la pel- licule isolante enterrée, pour atteindre le substrat sous-jacent (21); un second trou traversant (CT2, CT4) pénétrant dans la pellicule isolante inter-couche pour atteindre l'électrode de commande (14); et une couche d'interconnexion (25) connectée électriquement à l'électrode de com- mande à travers le second trou traversant (CT2, CT4). 6. Procédé pour la fabrication d'un dispositif à semiconducteurs avec une structure d'isolation par tranchées, caractérisé en ce qu'il com- prend les étapes suivantes: (a) on prépare un substrat semiconducteur (1) ayant une zone de marques d'alignement (11A) et une zone de for- mation d'éléments (11B, 11C); (b) on forme des première et seconde tranchées (10A, 10B, 10C) en même temps dans des parties supérieures de la zone de marques d'alignement et de la zone de formation d'élé- ments du substrat semiconducteur, respectivement, ces première et se- conde tranchées ayant presque la même profondeur à leurs surfaces de fond, à partir d'une surface du substrat semiconducteur; (c) on forme une pellicule isolante (2) sur la totalité de la surface du substrat semicon- ducteur; (d) on forme un motif de matière de réserve (51 à 53) au moins sur la pellicule isolante correspondant à la région de voisinage périphéri- que à l'extérieur de la première tranchée, dans la zone de marques d'alignement; (e) on enlève la pellicule isolante en utilisant à titre de masque le motif de matière de réserve; (f) on enlève davantage la pellicule iso- lante après avoir enlevé le motif de matière de réserve, cette étape (f) étant accomplie de façon à laisser une partie de la pellicule isolante dans la première tranchée et la pellicule isolante qui est enterrée dans la se- conde tranchée, la première tranchée après l'étape (f) étant définie comme une marque d'alignement; (g) on forme une couche d'électrode (7, 8) sur la totalité du substrat semiconducteur; et (h) on reconnaît une po- sition de la marque d'alignement pour définir le motif de la couche d'électrode sur la zone de formation d'éléments; et en ce que la marque d'alignement présente une différence de niveau entre une partie centrale de la première tranchée et une partie périphérique autre que cette partie centrale. 7. Procédé selon la revendication 6, caractérisé en ce qu'on forme en outre le motif de matière de réserve (51) sur la pellicule iso- lante en correspondance avec la première tranchée dans la zone de mar- ques d'alignement, à l'étape (d), et en ce que la marque d'alignement comprend une pellicule isolante d'alignement (2A) qui est constituée par la pellicule isolante laissée dans la première tranchée après l'étape (f), cette pellicule isolante d'alignement étant formée de façon que la partie la plus élevée de la pellicule isolante d'alignement qui est formée sur la partie périphérique prenne un niveau supérieur à celui de la surface du substrat semiconducteur, et de façon qu'une surface de la pellicule iso- lante d'alignement qui est formée sur la partie centrale prenne un niveau inférieur à celui de la surface du substrat semiconducteur, pour présenter une différence de niveau. 8. Procédé selon la revendication 6, caractérisé en ce qu'on forme le motif de matière de réserve (52) seulement sur la pellicule iso- lante correspondant à la région de voisinage périphérique de la première tranchée dans la zone de marques d'alignement, à l'étape (d); I'étape (f) comprend l'étape qui consiste a enlever la pellicule isolante sur la partie centrale de la première tranchée, tout en laissant la pellicule isolante sur la partie périphérique de la première tranchée, a titre de pellicule isolante d'alignement (2A), et à enlever une partie du substrat semiconducteur au- dessous de la partie centrale de la première tranchée, la partie du substrat semiconducteur qui est enlevée étant définie comme la partie la plus profonde de la première tranchée; et la marque d'alignement comprend la pellicule isolante d'alignement et la première tranchée, et elle présente une différence de niveau entre la partie la plus élevée de la pellicule isolante d'alignement et une surface de fond de la partie la plus profonde de la première tranchée. 9. Procédé selon la revendication 8, caractérisé en ce que le substrat semiconducteur comprend un substrat sous-jacent (21), une pel- licule isolante enterrée (22) qui est formée sur le substrat sous-jacent, et une couche SOI (23) qui est formée sur la pellicule isolante enterrée; l'étape (b) comprend l'étape de formation des première et seconde tran- chées de façon qu'elles pénètrent dans la couche SOI, et la partie du substrat semiconducteur qui est enlevée à l'étape (f) comprend une partie de la pellicule isolante enterree. 10. Procédé selon la revendication 9, dans lequel la couche d'électrode dont le motif est défini à l'étape (h) est formée sur la zone de formation d'éléments et elle comprend une électrode de commande (14) pour commander le fonctionnement d'un dispositif; ce procédé étant ca- ractérisé en ce qu'il comprend en outre les étapes suivantes: (i) on forme entièrement une pellicule isolante inter-couche (24); (j) on forme des premier et second trous traversants (CT1, CT2, CT4) sur la pellicule isolante inter-couche qui est formée sur la partie centrale de la première tranchée et sur l'électrode de commande, respectivement, le premier trou traversant étant formé de façon à pénétrer davantage dans la pellicule isolante enterrée, pour atteindre le substrat sous-jacent; (k) on forme une couche de métal (25) sur la pellicule isolante inter- couche, comprenant les premier et second trous traversants; et (I) on définit un motif dans la couche de métal pour former une couche d'interconnexion. 11. Procédé selon la revendication 9, caractérisé en ce que le substrat semiconducteur comprend en outre une zone de circuit sur le substrat sous-jacent (11D); I'étape (b) comprend l'étape de formation d'une troisième tranchée (30) qui pénètre dans la couche SOI et qui est plus large que chacune des première et seconde tranchées; aucun motif de matière de réserve n'est formé sur la troisième tranchée à l'étape (d); et l'étape (f) comprend l'étape qui consiste à enlever en totalité la pelli- cule isolante sur la troisième tranchée et la pellicule isolante enterrée au- dessous de la troisième tranchée, pour mettre à nu le substrat sous- jacent. 12. Procédé selon la revendication 6, caractérisé en ce que la seconde tranchée comprend une première tranchée de circuit (10B) qui est relativement étroite et une seconde tranchée de circuit (10C) qui est relativement plus large; la zone de formation d'éléments comprend une première zone de formation de circuit (11B) qui est isolée par la première tranchée de circuit, et une seconde zone de formation de circuit (11C) qui est isolée par la seconde tranchée de circuit; et aucun motif de matière de réserve n'est formé sur la pellicule isolante correspondant a la pre- mière zone de formation de circuit, et le motif de matière de réserve est formé sur la pellicule isolante correspondant à la seconde zone de for- mation de circuit à l'étape (d). 13. Procédé pour la fabrication d'un dispositif à semiconduc- teurs avec une structure d'isolation par tranchées, caractérisé en ce qu'il comprend les étapes suivantes: (a) on prépare un substrat semiconduc- teur (1) ayant une zone de marques d'alignement (11A) et une zone de formation d'éléments (11B, 11C), ce substrat semiconducteur comprenant un substrat de type silicium sur isolant, ou SOI, consistant en un substrat sous-jacent (21), une pellicule isolante enterrée (22) formée sur le subs- trat sous-jacent et une couche SOI (23) formée sur la pellicule isolante enterrée; (b) on forme des première et seconde tranchées (10A, 10B, C) en même temps sur la zone de marques d'alignement et la zone de formation d'éléments, respectivement, de façon qu'elles pénètrent dans la couche SOI; (c) on forme une pellicule isolante (2) sur la totalité de la surface de la couche SOI, comprenant les première et seconde tran- chées; (d) on enlève la pellicule isolante, cette étape (d) étant accomplie de façon à laisser la pellicule isolante qui est enterrée dans la seconde tranchée et à enlever entièrement la pellicule isolante sur la partie cen- traie de la première tranchée, tout en laissant la pellicule isolante sur la partie périphérique de la première tranchée, pour constituer la pellicule isolante d'alignement (2A), et à enlever en outre une partie de la pellicule isolante enterrée au-dessous de la partie centrale de la première tran- chée, la partie du substrat semiconducteur qui est enlevée étant définie comme la partie la plus profonde de la première tranchée; (e) on forme une couche d'électrode (7, 8) sur la totalité du substrat semiconducteur; et (f) on reconnaît une position de la marque d'alignement et on définit un motif de la couche d'électrode sur la zone de formation d'éléments; et en ce que la marque d'alignement présente une différence de niveau en- tre la partie la plus élevée de la pellicule isolante d'alignement et une surface de fond de la partie la plus profonde de la première tranchée. 14. Procédé selon la revendication 13, caractérisé en ce que la seconde tranchée comprend des première et seconde tranchées de cir- cuit (10B, 10OC) qui sont relativement étroites, la seconde tranchée de circuit comprenant un ensemble de secondes tranchées de circuit, les tranchées de l'ensemble de secondes tranchées de circuit étant formées de façon à prendre en sandwich la couche SOI située entre elles, la cou- che SOI qui est prise en sandwich entre l'ensemble des secondes tran- chees de circuit étant définie comme une couche fictive (23D), et la zone de formation d'éléments comprend une première zone de formation de circuit (11B) qui est isolée par la première tranchée de circuit et une se- conde zone de formation de circuit (11C) qui est isolée par l'ensemble de secondes tranchées de circuit et par la couche fictive. 15. Procédé selon la revendication 14, dans lequel la couche d'électrode dont le motif est défini à l'étape (f) est formée sur la zone de formation d'éléments et elle comprend une électrode de commande (14) pour commander le fonctionnement d'un dispositif, ce procédé étant ca- ractérisé en ce qu'il comprend en outre les étapes suivantes: (g) on forme entièrement une pellicule isolante inter-couche (24); (h) on forme des premier et second trous traversants (CT1, CT2, CT4) dans la pelli- cule isolante inter-couche qui est formée sur la partie centrale de la pre- mière tranchée et sur l'électrode de commande, respectivement, le pre- mier trou traversant étant formé de façon à pénétrer davantage dans la pellicule isolante enterrée pour atteindre le substrat sous-jacent; (i) on forme une couche de métal (25) sur la pellicule isolante inter-couche, comprenant les premier et second trous traversants; et (I) on définit un motif dans la couche de métal pour former une couche d'interconnexion. 16. Procédé selon la revendication 13, caractérisé en ce que le substrat semiconducteur comprend en outre une zone de circuit sur le substrat sous-jacent (11D); I'étape (b) comprend l'étape qui consiste à former une troisième tranchée (30) qui pénètre dans la couche SOI et qui est plus large que chacune des première et seconde tranchées; et l'étape (d) comprend l'étape qui consiste à enlever en totalité la pellicule iso- lante sur la troisième tranchée et la pellicule isolante enterrée au- dessous de la troisième tranchée, pour mettre à nu le substrat sous- jacent.