Brevet FR2762172A1 — publié le 19981016

La présente invention concerne un circuit de traitement de signaux utilisé dans une interface numérique série. Ces dernières années, le bus série de hautes performances 1394 de IEEE (Institute of Electrical and Electronic Engineers) est devenu la norme pour la réalisation des transferts de données à grande vitesse et des transferts en temps réel, comme interface de transfert des données multimédia. Les types de transfert de données de cette interface série IEEE 1394 comportent le transfert asynchrone des demandes, des demandes d'accusé de réception et de la confirmation de réception de la technique associée, et le transfert isochrone grâce auquel les données sont transmises en une seule fois à partir d'un certain noeud en 125 ps. De cette manière, avec une interface série IEEE 1394 ayant ces deux modes de transfert, les données sont transférées en unités représentant des paquets. Les figures 3A et 3B représentent la dimension en octets d'un paquet source dans une communication isochrone. La figure 3A représente la dimension d'un paquet dans la méthode numérique de diffusion vidéo (DVB), alors que la figure 3B représente la dimension d'un paquet dans la méthode du système numérique à satellite (DSS), TSD désignant les données du courant de transport. Le paquet source, dans la méthode DVB, comprend 192 octets, c'est-à-dire 4 octets d'en-tête de paquet source (SPH) et 188 octets de données propres au courant de transport (TSD) comme indiqué sur la figure 3A. Au contraire, le paquet source, dans la méthode DSS, est composé de 144 octets, c'est-à-dire 4 octets d'en-tête de paquet source (SPH), 10 octets de données supplémentaires (ADO à AD9) et 130 octets de données propres au courant de transport (TSD). Des données supplémentaires sont insérées entre l'entête du paquet source et les données. I1 faut noter que, dans la norme IEEE 1394, l'unité de données minimales qui peut être gérée est un quadruplet (4 octets soit 32 bits) si bien que les données du courant de transport et les données supplémentaires doivent être réglées afin qu'elles puissent être formées au total d'unités de 32 bits. I1 faut noter que, par défaut, aucun octet supplémentaire n'est incorpore. La figure 4 représente un exemple de correspondance entre les données originales, lorsque les données sont transmises par communication isochrone à la norme IEEE 1394, et les paquets réellement transmis. Comme l'indique la figure 4, chacun des paquets sources de la ligne supérieure des données originales comporte un en-tête de paquet source indiqué à gauche en grisé sur la seconde ligne, comprenant 4 octets, et des données de remplissage indiquées à droite en grisé, pour l'ajustement de la longueur des données, puis il est divisé en un nombre prédéterminé de blocs de données, comme indiqué sur la troisième ligne. I1 faut noter que, comme l'unité de données lors du transfert d'un paquet est un quadruplet (4 octets), les longueurs en octets des blocs de données, des divers entêtes, etc. sont tous réglés à des multiples de 4. La ligne inférieure représente le paquet qui comprend un signal synchrone de cycle représenté par un trait fin, un paquet de début de cycle représenté par un rectangle noir, un en-tête de paquet et un en-tête CIP représenté par un rectangle en grisé, et un bloc de données représenté par un rectangle blanc. La figure 5 représente le format d'en-tête d'un paquet source. Comme l'indique la figure 5, un élément d'horodatage est écrit sur 25 bits d'en-tête du paquet source, comme représenté à droite, pour supprimer les fluctuations lorsque par exemple des données MPEG-TS (MPEG = groupe d'experts d'images animées, et TS = courant de transport) utilisées dans les émissions numériques par satellite, etc. suivant la méthode DVB sont transmises par des communications isochrones. Les 7 bits de gauche sont réservés. Un tel en-tête de paquet, un en-tête de paquet isochrone commun (CIP) ou d'autres données sont alors ajoutés à un nombre prédéterminé de blocs de données pour la production des paquets terminés. La figure 6 représente un exemple de la configuration fondamentale d'un paquet utilisé pour des communications isochrones. Comme l'indique la figure 6, dans un paquet de communications isochrones, le premier quadruplet comprend l'en-tête 1394, le second quadruplet comprend un en-tête CRC, le troisième quadruplet comprend un en-tête CIP 1, le quatrième quadruplet comprend un en-tête CIP 2, le cinquième quadruplet est un en-tête de paquet source (SPH), le sixième quadruplet et les suivants représentent des régions de données. Le quadruplet final représente les données CRC. L'en-tête 1394 comprend, dans la région hachurée, une "longueur de données" qui représente la longueur des données, une étiquette, un canal indiquant le numéro du canal (de O à 63) transféré par ce paquet, un code T représentant un code de traitement, et un code synchrone sy prescrit par chaque application. L'en-tête CRC est un code de détection d'erreurs de l'en-tte du paquet. L'en-tête CIP 1 est formé d'une région d'identité de noeud source (SID) du numéro du noeud de transmission, d'une région de dimension de bloc de données (DBS) indiquant la longueur du bloc de données, d'une région de nombre de fractions (FN) pour le nombre de divisions des données dans la formation du paquet, d'une région de nombre de remplissage de quadruplets (QPC) indiquant le nombre de quadruplets des données de remplissage, d'une région d'en-tête de paquet source (SPH) pour l'indicateur indiquant l'existence de l'en-tote de paquet source, et d'une région de compteur de continuité de bloc de données (DBC) du compteur qui détecte le nombre de paquets isochrones. I1 faut noter que la région DBS indique le nombre de quadruplets transférés dans un paquet isochrone. L'en-tête CIP 2 comprend une région floer pour le format du signal indiquant le type des données à transférer et une région de champ dépendant du format (FDF) utilisée afin qu'elle corresponde au format des signaux. L'en-tête SPH comporte une région d'horodatage dans laquelle est établie une valeur obtenue par addition d'une valeur de retard fixe au paquet du courant de transport. En outre, les données CRC du dernier quadruplet représentent un code de détection d'erreurs du champ des données. Le circuit de traitement de signaux de l'interface série IEEE 1394 pour la transmission et la réception de paquets ayant la structure précitée est essentiellement constitué d'un circuit à couche physique destiné à piloter directement le bus série IEEE 1394 et d'un circuit à couche de liaison destiné à commander le transfert des données du circuit à couche physique. Dans le système de communications isochrones de 1' interface série IEEE 1394 comme indiqué par exemple sur la figure 7, le circuit 2 de la couche de liaison est connecté à une application, c'est-à-dire un organe de transport MPEG 1, alors que le circuit 2 de la couche de liaison et connecté à un bus d'interface série BS par un circuit 3 à couche physique. Lors du transfert des données de l'interface série IEEE 1394, les données de transmission et les données de réception sont conservées dans un dispositif de mémorisation tel qu'une mémoire à file (FIFO) placée dans le circuit 2 à couche de liaison. En réalité, une mémoire à file utilisant des paquets asynchrones et une mémoire à file utilisant des paquets isochrones sont prévues séparément. Comme l'indique la figure 8, il est parfois nécessaire d'insérer des données d'un paquet de commande (appelé dans la suite paquet inséré et représenté par la seconde ligne de la figure 8) entre les données habituelles du courant de transport MPEG TSD, représenté par la première ligne. Le résultat est indiqué par la ligne inférieure. Par exemple, une table d'affectation de programme (PAT) destinée à être utilisée lorsqu'un courant de transport MPEG circule est écrite. I1 est alors nécessaire de décider ce qui doit être affecté au canal particulier de cet organe de transport ou du moment de la sélection d'un canal pour sa transmission. Dans le circuit de traitement de signaux de l'interface série actuelle IEEE 1394 cependant, aucune configuration n'a été réalisée pour permettre la transmission d'un paquet d'insertion utilisé pour la commande du type précité entre les paquets sources MPEG sous forme de paquets isochrones. La présente invention a été réalisée compte tenu de ces circonstances et elle a pour objet la réalisation d'un système de traitement de signaux qui permet l'insertion d'un paquet destiné à être utilisé pour la commande dans un courant habituel de transport qui est destiné à être transmis. A cet effet, l'invention concerne un circuit de traitement de signaux destiné à recevoir les données de paquet du courant de transmission du côté de l'application et à transmettre les données du paquet du courant de transmission à un bus d'interface série dans un cycle de durée prédéterminée, ce circuit ayant un dispositif de commande destiné à créer les données utilisées pour la commande et à insérer les données utilisées pour la commande entre les paquets du courant de transmission sous forme du paquet de commande et à transmettre celui-ci comme paquet du courant de transmission au bus d'interface série. L'invention concerne aussi un circuit de traitement de signaux 2. Circuit de traitement de signaux destiné à recevoir les données de paquets d'un courant de transmission provenant du côté d'une application et à le transmettre à un bus d'interface série pendant un cycle de durée prédéterminée, le circuit comprenant une première mémoire, une seconde mémoire, un dispositif de commande destiné à régler les données de commande donnant une instruction d'écriture de données de commande dans la première mémoire et de transmission des données de commande lorsqu'il est nécessaire de transmettre les données de commande, un premier circuit de transmission qui ajoute un en-tête de paquet source, établi avec des données indiquant que les données de commande ne doivent pas être transmises, aux données reçues de paquet du courant de transmission lorsqu'aucune donnée de commande n'est établie et les mémorise dans la seconde mémoire avec un format prédéterminé et qui crée un en-tête de paquet source établi avec des données indiquant qu'un paquet de commande doit être transmis lorsque les données de commande ont été établies et les mémorise dans la seconde mémoire, et un second circuit de transmission qui transmet les données conservées dans la seconde mémoire sous forme d'un paquet de courant de transmission au bus d'interface série lorsque des données indiquant qu'aucune donnée de commande ne doit être transmise sont établies dans l'en-tête du paquet source conservé dans la seconde mémoire, et qui transmet les données de commande conservées dans la première mémoire sous forme du paquet de commande au bus d'interface série lorsque les données indiquant la transmission des données de commande sont établies dans l'en-tôte du paquet source conservé dans la seconde mémoire. Dans le circuit de traitement de signaux selon l'invention, lorsqu'il est nécessaire de transmettre les données de commande pendant la transmission du paquet du courant de transmission depuis le côté de l'application, les données de commande sont créées par le dispositif de commande de transmission et les données de commande sont insérées entre les paquets du courant de transmission du paquet de données et transmises au bus d'interface série sous forme d'un paquet du courant de transmission. En outre, selon la présente invention, lorsqu'il est nécessaire de transmettre les données de commande pendant la transmission des paquets du courant de transmission depuis le côté zen de l'application, ces données de commande sont écrites dans le premier dispositif de mémorisation par le dispositif de commande et des données de commande indiquant la transmission de ces données de commande sont établies. Dans ce cas, lorsque les données précitées de commande n'ont pas été établies, un en-tête de paquet source ayant des données indiquant que des données de commande ne doivent pas être transmises par le premier circuit de transmission est ajouté aux données du paquet du courant de transmission et conservé dans le second dispositif de mémorisation avec un format prédéterminé. Ensuite, dans le second circuit de traitement de transmission, comme les données indiquant qu'aucune donnée de commande ne doit être transmise sont établies dans l'en-têto du paquet source conservé dans le second dispositif de mémorisation, les données mémorisées dans le second dispositif de mémorisation sont transmises comme paquet du courant de transmission au bus d'interface série. D'autre part, lorsque les données de commande ont été établies, des données indiquant qu'un paquet de commande doit être transmis à partir du premier circuit de transmission sont établies et un en-tête de paquet source est créé et mémorisé dans le second dispositif de mémorisation. Ensuite, dans le second circuit de transmission, comme des données indiquant que les données de commande doivent être transmises sont établies dans l'en-tête du paquet source conservé dans le second dispositif de mémorisation, les données de commande conservées dans le premier dispositif de mémorisation sont transmises sous forme d'un paquet de commande au bus d'interface série. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'exemples de réalisation, faite en référence aux dessins annexés sur lesquels la figure 1 est un diagramme synoptique indiquant la configuration d'un circuit de traitement de signaux utilisé pour les signaux MPEG selon la présente invention, appliquée à une interface série IEEE 1394 la figure 2 est un schéma permettant la description de la configuration concrète d'un élément d'horodatage les figures 3A et 3B sont des vues indiquant la dimension en octets d'un paquet source dans une communication isochrone, la figure 3A représentant la dimension du paquet avec la méthode DVB et la figure 3B la dimension du paquet avec la méthode DSS la figure 4 représente un exemple de correspondance entre les données originales, lorsque les données sont transmises par communication isochrone de la norme IEEE 1394, et un paquet réellement transmis la figure 5 représente le format d'un en-tête de paquet source la figure 6 représente un exemple de configuration fondamentale d'un paquet utilisé pour les communications isochrones la figure 7 est un diagramme synoptique indiquant la configuration de base d'un circuit de système de communications isochrones dans une interface série IEEE 1394 ; et la figure 8 est une vue schématique du cas dans lequel il est nécessaire d'insérer des données d'un paquet utilisé pour la commande entre les données du courant de transport des signaux MPEG habituels. La figure 1 est un diagramme synoptique de la configuration d'un mode de réalisation de circuit de traitement de signaux MPEG utilisé selon l'invention, appliquée à une interface série IEEE 1394. Ce circuit de traitement de signaux est constitué d'un circuit 10 de couche de liaison, d'un circuit 20 de couche physique et d'une unité centrale de traitement (CPU) 30 utilisée comme ordinateur hôte. En outre, la référence 40 désigne un organe de transport MPEG. Le circuit 10 de couche de liaison commande le transfert asynchrone et le transfert isochrone et commande le circuit 20 de couche physique à l'aide de l'unité centrale 30. Plus précisément, comme l'indique la figure 1, le circuit est constitué d'un noyau de liaison 101, d'un circuit d'interface hôte 102, d'un circuit d'interface d'application 103, d'une mémoire à file 104 utilisant des paquets de commande et assurant les communications asynchrones, comprenant une mémoire à file de transmission 104a, une mémoire à file de réception 104b et une mémoire à file 104c utilisée pour les paquets d'insertion, un séparateur 105 utilisé pour l'identification automatique, un circuit de traitement préalable aux transmissions 106 utilisé pour les communications isochrones, un circuit de traitement postérieur à la transmission 107 utilisé pour les communications isochrones, un circuit de traitement préalable à la réception 108 utilisé pour les communications isochrones, et un circuit de traitement postérieur à la réception 109 utilisé pour les communications isochrones, une mémoire 110 à file utilisée pour les communications isochrones et un registre de configuration 111. Dans le circuit de la figure 1, un circuit du système de communications asynchrones est constitué par le circuit de l'interface hôte 102, la mémoire à file 104a de transmission, la mémoire à file 104b de réception de communications asynchrones et le noyau de liaison 101. Un circuit du système de communications isochrones est constitué par le circuit 103 d'interface d'application, le circuit 106 de traitement préalable à la transmission, le circuit 107 de traitement postérieur à la transmission, le circuit 108 de traitement préalable à la réception et le circuit 109 de traitement postérieur à la réception, la mémoire à file 110 et le noyau de liaison 101. Le noyau de liaison 101 est constitué par un circuit de transmission d'un paquet de communications asynchrones et d'un paquet de communications isochrones, d'un circuit de réception, d'un circuit d'interface ayant le circuit 20 de couche physique pour le pilotage direct du bus série IEEE 1394 BS par ces paquets, un organe de réarmement de la minuterie cyclique toutes les 125 Ps, un moniteur de cycle et un circuit de correction CRC. Les données de temps, etc. de la minuterie cyclique par exemple sont alors transmises au circuit de traitement du système de communications isochrones par le registre 111 de configuration. Le circuit d'interface hôte 102 exécute essentiellement un arbitrage pour l'écriture, la lecture, etc. du paquet de communications asynchrones, l'unité centrale 30 étant utilisée comme ordinateur hôte, avec les mémoires à file de transmission et de réception 104a et 104b, un arbitrage pour l'écriture du paquet d'insertion à l'aide de l'unité centrale 30 et de la mémoire à file 104c pour paquet d'insertion, et un arbitrage pour la transmission et la réception des diverses données à l'aide de l'unité centrale 30 et du registre 111. Par exemple, le temps de retard d'horodatage établi dans 1'en-tête de paquet source SPH du paquet de communications isochrones est établi à partir de l'unité centrale 30 dans le registre 111 à l'aide de l'interface hôte 102. En outre, lorsqu'il faut insérer les données du paquet d'insertion ou du paquet de commande entre les données habituelles du courant de transport MPEG TSD, un signal logique "1" est placé dans une partie IPT du registre de configuration 111. Le paquet destiné aux communications asynchrones transmises au bus série IEEE 1394 BS est conservé dans la mémoire 104a alors que le paquet de communications asynchrones transmis par le bus série IEEE 1394 BS est conservé dans la mémoire de réception 104b. Les données du paquet de commande sont écrites dans la mémoire 104c de paquet d'insertion à partir de l'unité centrale 30. La capacité de la mémoire 104c est par exemple de 188 octets. Les données jusqu'à 188 octets sont valides, alors que celles qui dépassent cette capacité ne sont pas transmises. Lorsque les données à transmettre comprennent moins de 188 octets, les données autres que les données écrites sont transmises sous forme "1". Il faut noter que la mémoire 104c a une largeur par exemple de 33 bits. Le bit le plus significatif est à "1" dans le quadruplet final. En outre, lorsque le signal pulsé de lecture provenant du circuit 107 de traitement postérieur à la transmission décrite dans la suite est reçu après la transmission des données ayant un bit le plus significatif à "1", la commande est réalisée pour la transmission d'un signal "OxFFFFFFFF" (tous les bits sont à 1). Ensuite, les données écrites sont conservées même après transmission. Lorsque les données de même contenu sont transmises de façon continue, la transmission est réalisée par mise de la partie correspondante IPT du registre 111 à "1" après confirmation du passage à "0". Le circuit d'interface d'application 103 assure l'arbitrage entre la transmission et la réception des données de courant de transport MPEG contenant les signaux d'horloge et les signaux de commande à l'aide de l'organe 40 de transport MPEG, du circuit 106 de traitement préalable à la transmission des communications isochrones et du circuit 109 de traitement postérieur à la réception de communications isochrones. Le séparateur 105 analyse le paquet d'identification automatique transmis par le bus série BS et le conserve dans le registre 111. Le circuit 106 de traitement préalable à la transmission confirme la disposition réalisée dans la partie IPT du registre 111 et effectue un traitement différent entre le cas d'un "0" et le cas d'un "1". Lorsque la partie IPT du registre est mise à "0", les données du courant de transport MPEG provenant de l'organe 40 sont reçues par l'intermédiaire du circuit 103 d'interface d'application et la longueur des données est ajustée en quadruplet (4 octets) pour les communications isochrones à la norme IEEE 1394. Le retard établi dans le registre 111 est utilisé pour déterminer la valeur de l'horodatage. Un en-tête de paquet source (SPH) de 4 octets est ajouté et le résultat est conservé dans la mémoire à file 110. I1 faut noter que l'horodatage qui détermine le moment de la transmission des données du côté de la réception est réglé lors de l'addition de l'en-tête du paquet source. L'opération est réalisée de la manière suivante. D'abord, la valeur du registre cyclique interne est conservée au moment de la réception des données finales du paquet de l'organe 40 de transport MPEG. Ensuite, le retard de transmission établi dans le registre 111 est ajouté à la valeur du registre cyclique à partir de l'unité centrale 30 par l'intermédiaire de l'interface hôte 102. Ensuite, la valeur ajoutée est insérée (établie) dans l'en-tête de paquet source du paquet reçu comme données d'horodatage. La figure 2 est une vue permettant la description de la configuration concrète de l'horodatage. Comme 1' indique la figure 2, 1 'horodatage qui détermine le moment de la transmission des données du côté de réception indique le temps actuel par 25 bits. Plus précisément, l'horodatage comprend 25 bits. Les 12 bits les moins significatifs sont affectés à une région de décalage de cycle CO alors que les 13 bits les plus significatifs sont affectés à une région de nombre de cycles CC. Le décalage cyclique compte les 125 us de O à 3 071 (12b 101111111111) (horloge CLK s 24,576 MHz), et le nombre de cycles compte 1 s de O à 7 999 (13b 1111100111111). Ainsi, en principe, les 12 bits les moins significatifs de l'horodatage ne dépassent jamais 3 072 alors que les 13 bits les plus significatifs n'indiquent jamais plus de 8 000. En outre, lorsque la partie IPT du registre 111 est mise à "1", le circuit 106 de traitement préalable à la transmission crée l'en-tête de paquet source par exemple au flanc postérieur de l'espace du paquet et l'écrit dans la mémoire à file 110. A ce moment, comme l'indique la figure 2, le 29- bit désigné pour la marque de paquet d'insertion IPM est mis à "1" pour indiquer que l'en-tete de paquet source écrit dans cette mémoire 110 doit être utilisé comme paquet d'insertion. Il faut noter que, au moment de la création de l'en-tête habituel de paquet source dans lequel la partie IPT de registre est mise à "0", le bit IPM 29 est toujours maintenu à "0". Ensuite, le pointeur d'écriture de mémoire à file est décalé vers le début du paquet suivant. L'amplitude S de décalage du pointeur est donnée par l'équation suivante, lorsque la dimension du paquet est PS S = (PS - 4)/4 (quadruplet). Par exemple, l'amplitude S de décalage du pointeur est égale à 188/4, c'est-à-dire 47, dans le cas de la méthode DVB alors qu'elle est de 140/4, c'est-à-dire 35, dans le cas de la méthode DSS. Ensuite, l'en-tête de paquet source utilisé pour le paquet d'insertion n'est pas créé tant que la partie IPT du registre n'est pas revenue à un réglage "0". Le circuit 107 de traitement postérieur à la transmission lit les données conservées dans la mémoire 110, confirme si le 29' bit désigné par la marque de paquet d'insertion IPM de l'en-tête est à "O" ou "1" à chaque début d'en-tiête de paquet source, et effectue un traitement différent en fonction de la valeur établie. Lorsque la marque de paquet d'insertion IPM est à "0", les données contenant l'en-tête de paquet source conservées dans la mémoire 110 sont lues, l'en-tâte 1394 et les entêtes CIP 1 et 2 représentés sur la figure 9 sont ajoutés, et l'ensemble est transmis au circuit de transmission du noyau de liaison 101. En outre, le circuit 107 de traitement postérieur à la transmission effectue le traitement de transmission du paquet d'insertion lorsque la marque IPM est à "1". I1 faut noter que, lorsque la marque de paquet d'insertion IPM est confirmée, les 7 bits précédents de l'en-tête de paquet source sont remplacés par le contenu du registre SPH-RSV du registre de configuration 111 et transmis au noyau de liaison 101. Plus précisément, lorsque la marque de paquet d'inséré tion IPM est à "1", pour que les données écrites dans la mémoire 104c de paquet d'insertion par l'unité centrale 30 comme données après l'en-tête de paquet source soient utilisées, les signaux d'impulsions de lecture INS-RD sont transmis à la mémoire 104c avec exactement la quantité de données nécessaires, les données nécessaires sont lues séquentiellement, et par exemple l'en-tête prédéterminée indiquée est ajoutée, et le paquet d'insertion est transmis au noyau de liaison 101. En outre, le circuit 107 de traitement postérieur à la transmission établit le signal INS-MK à l'état logique "1" pendant le traitement de transmission du paquet d'insertion. Ce signal INS-MK est obtenu en réalité par mémorisation du signal IPM de l'en-tête du paquet source. I1 faut noter que le signal INS-MK est mis à 1 même lorsque l'en-tête du paquet source du paquet d'insertion est déterminé comme étant "tardif" et n'est pas transmis. Le signal INS-MK est utilisé pour la remise de la partie IPT de registre à "O". Après la confirmation du fait que les données de cette partie IPT de registre sont devenues "O", l'unité centrale 30 reconnaît la fin du traitement de transmission du paquet d'insertion. Ensuite, le circuit 107 de traitement postérieur à la transmission place le signal INS-MK à l'état "0" lors du traitement de l'en-tête du paquet source du paquet isochrone suivant. Le circuit 108 de traitement préalable à la réception reçoit le paquet pour communications isochrones transmis par le bus BS par l'intermédiaire du noyau 101, analyse le contenu de l'en-tête 1394 et des en-têtes CIP 1 et 2, etc. du paquet reçu, rétablit les données et conserve l'en-tête de paquet source et les données dans la mémoire 110. Le circuit 109 de traitement postérieur à la réception lit les données de temps d'horodatage de l'en-tête du paquet source conservé dans la mémoire liO dans le registre interne, compare les données d'horodatage de lecture (TS) et la durée du cycle (CT) à l'aide de la minuterie cyclique placée dans le noyau 101 et, lorsque le temps du cycle CT a dépassé les données d'horodatage TS, lit les données autres que l'en-tête de paquet source conservé dans la mémoire 110 et les transmet par le circuit d'interface d'application 103 à l'organe 40 de transport MPEG sous forme des données du courant de transport MPEG. L'unité centrale 30 commande l'ensemble du système. En outre, comme indiqué précédemment, elle place le temps de retard d'horodatage à une valeur telle que l'en-tête de paquet source SPH du paquet de communications isochrones est placé dans le registre 111 par l'intermédiaire de l'interface hôte 102. En outre, lorsqu'il faut insérer les données du paquet d'insertion sous forme d'un paquet de commande entre les données TSD du courant de transport MPEG habituelles, l'unité centrale place un "1" dans la partie IPT du registre 111. Ensuite, lorsque cette partie IPT est commutée à "O", il est reconnu que le paquet d'insertion est terminé. Ensuite, on décrit l'opération de transmission du paquet pour communications isochrones transmis par le bus série IEEE 1394 BS. Lorsqu'un paquet pour communications isochrones est transmis au bus IEEE 1394 BS par exemple, le retard d'horodatage destiné à être placé dans l'en-tête du paquet source SPH du paquet de communications isochrones est déplacé de l'unité centrale 30 au registre 111 par l'intermédiaire de l'interface hôte 102. En outre, au moment du traitement habituel, lorsqu'il n'est pas nécessaire d'insérer les données du paquet d'insertion sous forme d'un paquet de commande entre les données du courant de transport habituel MPEG TSD, la partie IPT du registre 111 est maintenue à "0". Dans un traitement de transmission ordinaire, le circuit 106 de traitement préalable à la transmission reçoit le courant de données de transport MPEG sous l'action de l'organe 40 de transport et du circuit 103 d'interface d'application et ajuste la longueur des données exprimées en quadruplet (4 octets) pour les communications isochrones suivant la norme IEEE 1394. A ce moment, le retard établi dans le registre 111 est utilisé, la valeur d'horodatage est déterminée, l'en-tête de paquet source SPH de 4 octets est ajouté et le résultat est conservé dans la mémoire 110. En outre, au moment de la création d'un en-tête ordinaire de paquet source lorsque la partie IPT de registre est à "O", le bit IPM 29 du paquet d'insertion du 29' bit est maintenu à "0". Dans ce cas, dans le circuit 107 de traitement postérieur à la transmission, après réception du signal d'information de mémorisation par un circuit de commande d'accès à une file du circuit 106, l'en-tête 1394 et les entêtes CIP 1 et 2 sont ajoutés aux données contenant l'entête de paquet source conservé dans la mémoire 110, les données sont transmises au circuit de transmission du noyau 101 et elles sont transmises par le circuit de couche physique 20 au bus BS sous forme d'un paquet de communications isochrones. Dans ce cas, lorsqu'il est nécessaire d'insérer les données de paquet d'insertion sous forme d'un paquet de commande entre les données TST du courant habituel de transport MPEG, le paquet de commande est d'abord écrit par l'unité centrale 30 dans la mémoire 104c de paquet d'insertion. En outre, un "1" est placé dans la partie IPT de registre 111 par l'unité centrale 30. Ensuite, dans le circuit 106 de traitement préalable à la transmission, lorsqu'il est confirmé que la partie IPT du registre 111 est à "1", l'en-teto du paquet source est créé au flanc postérieur de l'espace du paquet et l'écriture est réalisée dans la mémoire 110. A ce moment, le 29' bit désigné pour la marque du paquet d'insertion IPM est mis à "1" si bien que l'en-tête de paquet source écrit dans la mémoire 110 est marqué pour être utilisé pour le paquet d'insertion. Ensuite, le pointeur d'écriture de file est décalé vers le début du paquet suivant. Ensuite, dans le circuit 107 de traitement postérieur à la transmission, lorsque les données de paquet source conservées dans la mémoire 110 sont lues et lorsqu'il est confirmé que la marque de paquet d'insertion IPM a été mise à "1", le traitement de transmission du paquet d'insertion est exécuté. Lorsqu'il est confirmé que la marque du paquet d'insertion IPM est à "1", pour que les données écrites dans la mémoire 104c puissent être utilisées par l'unité centrale 30 sous forme de données suivant l'en-tête du paquet source, les signaux d'impulsions de lecture INS-RD sont transmis à la mémoire 104c pour la quantité exactement nécessaire de données. De cette manière, les données de commande nécessaires sont lues séquentiellement, par exemple, un en-tête prédéterminé est ajouté, et les données du paquet d'insertion sont transmises au noyau 101 de liaison. En outre, dans le circuit 107 de traitement postérieur à la transmission, le signal INS-MK est mis à "1" pendant le traitement de transmission du paquet d'insertion. Ensuite, dans le circuit 107 de traitement postérieur à la transmission, lorsque la transmission du paquet d'insertion est terminée et l'en-tete du paquet source du paquet isochrone suivant est traité, le signal INS-MK est mis à "O". Ensuite, dans l'unité centrale 30, par confirmation du fait que la partie IPT de registre est à "O", il est vérifié que le traitement de transmission du paquet d'insertion est terminé. Comme décrit précédemment, dans le mode de réalisation considéré, la mémoire à file 104c de paquet de commande est un dispositif de mémorisation du système de communications asynchrones et les données de commande sont établies librement à partir de l'unité centrale 30 et le paquet de commande est inséré entre les courants habituels de transport MPEG par le circuit 106 de traitement préalable à la transmission et le circuit 107 de traitement postérieur à la transmission sous la commande de l'unité centrale 30, si bien que le paquet de commande peut être transmis librement sous forme d'un paquet isochrone autre qu'un paquet formé par un courant habituel de transport. Comme indiqué précédemment, selon l'invention, le paquet utilisé pour la commande peut être transmis sous forme insérée entre les courants habituels de transport. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux circuits qui viennent d'être décrits uniquement à titre d'exemple non limitatif sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit de traitement de signaux destiné à recevoir les données de paquets d'un courant de transmission d'un côté d'application et à transmettre les données de paquets du courant de transmission à un bus d'interface série (BS) pendant un cycle de durée prédéterminée, caractérisé en ce qu'il comprend un dispositif de commande destiné à créer les données utilisées pour la commande et à insérer ces données utilisées pour la commande entre les paquets du courant de transmission sous forme d'un paquet de commande et à le transmettre sous forme d'un paquet du courant de transmission au bus d'interface série (BS). 2. Circuit de traitement de signaux destiné à recevoir les données de paquets d'un courant de transmission provenant du côté d'une application et à le transmettre à un bus d'interface série (BS) pendant un cycle de durée prédé- terminée, caractérisé en ce qu'il comprend une première mémoire (104a), une seconde mémoire (104b), un dispositif de commande destiné à régler les données de commande donnant une instruction d'écriture de données de commande dans la première mémoire et de transmission des données de commande lorsqu'il est nécessaire de transmettre les données de commande, un premier circuit de transmission (106) qui ajoute un en-tête de paquet source, établi avec des données indiquant que les données de commande ne doivent pas être transmises, aux données reçues de paquet du courant de transmission lorsqu'aucune donnée de commande n'est établie et les mémorise dans la seconde mémoire avec un format prédéterminé et qui crée un en-tête de paquet source établi avec des données indiquant qu'un paquet de commande doit être transmis lorsque les données de commande ont été établies et les mémorise dans la seconde mémoire, et un second circuit de transmission (107) qui transmet les données conservées dans la seconde mémoire sous forme d'un paquet de courant de transmission au bus d'interface série lorsque des données indiquant qu'aucune donnée de commande ne doit être transmise sont établies dans l'en-tete du paquet source conservé dans la seconde mémoire, et qui transmet les données de commande conservées dans la première mémoire sous forme du paquet de commande au bus d'interface série lorsque les données indiquant la transmission des données de commande sont établies dans l'en-tête du paquet source conservé dans la seconde mémoire. 3. Circuit de traitement de signaux selon la revendication 2, caractérisé en ce que le second circuit de transmission remet à zéro les données de commande établies par le dispositif de commande lorsque la transmission du paquet de commande est terminée.