Brevet FR2764095A1 — publié le 19981204

CIRCUIT DE MSOIRE AVEC REDONDANCE DYNAMIQUE La présente invention concerne les mémoires réalisées sous la forme d'un réseau matriciel de cellules mémoire en circuit intégré. L'invention s 'applique plus particulièrement à des mémoires pourvues d'un élément de redondance destiné à remplacer fonctionnellement un élément de la mémoire (par exemple, une colonne ou une rangée) défaillant. L'utilisation d'un élément de redondance à la place d'un élément défaillant doit se faire de façon transparente pour l'utilisateur. Les circuits de mémoire sont donc généralement associés à des circuits de redondance, ou de réparation, destinés à modifier de façon permanente la sélection des colonnes de la mémoire lorsqu'une de ces colonnes est apparue défaillante lors d'un test. Pour ce faire, on utilise généralement des fusibles actionnés lors d'une phase de test du processus de fabrication des mémoires. Plusieurs architectures peuvent être utilisées pour organiser l'aiguillage des adresses de colonne décodées. Une première architecture prévoit une colonne de redondance à côté d'un groupe de colonnes constituant la matrice, et associe chaque colonne, susceptible d'être remplacée, à un fusible pour connecter, à la place d'une colonne défectueuse, la colonne de redondance. Une deuxième architecture utilise une matrice de fusibles pour mémoriser l'adresse de la colonne défectueuse et un comparateur recevant l'adresse de la colonne et l'adresse défectueuse mémorisée par la matrice de fusibles. Le comparateur oriente, à chaque lecture ou écriture dans la mémoire, la donnée courante vers la colonne de redondance si l'adresse courante correspond à l'adresse mémorisée par la matrice de fusibles. Plus récemment, on a proposé des circuits de redondance permettant de réduire le nombre de fusibles nécessaires pour mettre en oeuvre le remplacement d'un élément défectueux de la mémoire. De tels circuits consistent à décaler, depuis une colonne et de colonne en colonne, l'adressage de la mémoire vers la colonne de redondance, chaque colonne de la mémoire pouvant servir de colonne de remplacement à la colonne précédente. L'avantage de ces circuits par rapport aux solutions encore antérieures est qu'ils permettent d'uniformiser les temps d'accès aux cellules de la mémoire, même en cas d'utilisation de la colonne de redondance. Des exemples de circuits de redondance de ce type sont décrits dans les documents WO-A-94 06 082 et EP-A-O 477 809. La figure 1 représente un exemple classique de circuit de mémoire avec redondance du type décrit dans le document W0-A-94 06 082. Cette figure représente un circuit de mémoire comportant deux groupes ou réseaux matriciels 1, 1' de cellules mémoire 2, 2' propres à stocker chacune un bit de donnée. Chaque réseau 1, 1' comprend m rangées et n+l colonnes, la n+lème colonne constituant une colonne de redondance destinée à remplacer une colonne contenant une cellule défectueuse parmi les n premières colonnes. Les cellules 2, 2' sont adressées au moyen d'un bus d' adresse 3 véhiculant, sous forme d'une adresse binaire, les coordonnées (colonne et rangée) d'un mot mémoire constitué de plusieurs bits. Dans l'exemple représenté, on considère qu'un mot mémoire comporte deux bits et que chaque réseau 1, 1' est associé à un bit d'un mot mémoire. L'adresse binaire d'un mot mémoire est véhiculée par le bus 3 sur k bits. Cette adresse est décodée par des décodeurs de rangée 4 et de colonne 5, destinées à extraire de l'adresse A véhiculée par le bus 3, une adresse de rangée Ar et une adresse de colonne Ac, c'est-à-dire les coordonnées verticale et horizontale du mot mémoire dans la mémoire. Généralement, l'adresse de colonne est portée par des bits de poids faible de l'adresse A, tandis que l'adresse de rangée est portée par des bits de poids fort. m sorties du décodeur 4 constituent des conducteurs de rangée 6 permettant de sélectionner la rangée du mot mémoire adressé, un seul des conducteurs de rangée étant actif. Le décodeur de colonne 5 est destiné à rendre actif un conducteur de colonne 7 de chaque groupe 1, 1' correspondant à l'adresse de colonne du mot mémoire. Chaque réseau matriciel 1, 1' est associé à une entrée/sortie de donnée 8, 8' sur laquelle est introduit ou lu le mot mémoire. Chaque borne 8, 8' est associée à un amplificateur de lecture 9, 9' et à un amplificateur d'écriture 10, 10'. Chaque réseau 1, 1' est en outre associé à un multiplexeur 11, 11' d'aiguillage du bit de donnée vers un conducteur de colonne 7, 7' du réseau 1, 1'. La sélection du conducteur 7, 7' est effectuée sur la base de l'adresse de colonne Ac. Un circuit de redondance 12 est intercalé entre n sorties du décodeur 5 et n+l entrées de commande des multiplexeurs 11, 11'. Ce circuit 12 est constitué d'un circuit 13 de fusibles et d'un circuit 15 d'aiguillage. Les circuits 13 et 15 sont, en pratique, imbriqués et ont pour rôle de décaler la connexion électrique d'un conducteur 14 de sortie du décodeur 5 vers un conducteur 16 de rang suivant en sortie du circuit 15 si le conducteur 16 de même rang que le conducteur 14 est associé à une colonne 7 ou 7' comportant une cellule 2 ou 2' défectueuse. Ainsi, le circuit 13 comporte autant de fusibles que le décodeur 5 comporte de sorties 14 et le circuit 15 comporte autant de sorties 16 que chacun des réseaux 1 et 1' comporte de colonnes 7, 7'. Si la connexion d'un conducteur 14 est décalée vers un conducteur 16 de rang suivant, ce décalage est reproduit pour tous les conducteurs 14 de rang supérieur de sorte que le conduc teur 14 de rang le plus élevé est associé à la colonne de redondance. Un inconvénient des architectures classiques avec redondance est que le décalage, du point de vue de l'adressage, d'une colonne défectueuse vers la colonne suivante de manière à utiliser la colonne de redondance s'effectue simultamment pour tous les réseaux 1, 1' dès qu'un de ces réseaux comporte une cellule défectueuse. Ainsi, le circuit doit comporter autant de colonnes de redondance que de réseaux matriciels 1, 1' associés à un bit de données alors même qu'une seule colonne défectueuse de toute la mémoire peut seulement être corrigée ou réparée par les colonnes de redondance. Un autre inconvénient des circuits classiques équipés d'éléments de redondance est qu'ils utilisent des éléments fusibles (par exemple, claquables par laser ou par courant électrique) à destruction ou dont l'état est modifié de façon irréversible pour modifier, du point de vue de l'adressage, l'organisa- tion des colonnes des réseaux matriciels. Cela conduit, en pratique, à mettre en oeuvre un élément de redondance uniquement lors de tests effectués pendant la fabrication de la mémoire. En effet, il n' est de façon générale pas souhaitable de permettre à un utilisateur final d'intervenir de façon définitive sur la structure interne d'un circuit intégré. Or, il peut apparaître que des cellules mémoire deviennent défaillantes, pendant le fonctionnement d'un système auquel est associé la mémoire. Dans un tel cas, le circuit de mémoire devient classiquement inutilisable alors même qu'un élément de redondance peut rester disponible. La présente invention vise à pallier aux inconvénients des circuits de mémoire avec redondance classiques. La présente invention concerne, de façon plus générale, toute structure matricielle intégrée d'éléments identiques associée à au moins un élément de redondance pour pallier au fonctionnement d'un élément défaillant. Il peut s'agir, par exemple, d'opérateurs identiques réalisés sous forme de réseau matriciel en circuit intégré dans une ou deux directions (par exemple, des opérateurs organisés en architecture systolique), voire d ' élé- ments plus complexes (par exemple, des processeurs) qui sont soit utilisés individuellement par un adressage de sélection adapté dans un réseau matriciel comportant plusieurs de ces éléments, soit utilisés en parallèle en recevant tous des informations communes dans une première direction et une ou plusieurs informations individualisées dans une deuxième direction. Hormis pour les mémoires, plus l'élément intégré est complexe, plus cet élément présente un risque de présenter un défaut de fonctionnement temporaire lié, par exemple, à un dysfonctionnement non reproductible lors d'une procédure d'initialisation du système. Selon un premier aspect, la présente invention vise à permettre une réparation dynamique et réversible d'un défaut d'une cellule mémoire par l'utilisation d'un élément de redondance. Plus généralement, selon ce premier aspect, l'invention vise à permettre l'utilisation d'un élément de redondance dans un circuit intégré comportant une structure matricielle d'éléments identiques en réparant, de façon dynamique et réversible, une défaillance d'un des éléments par l'utilisation de l'élément de redondance. L'invention vise également à combiner une réparation réversible avec une réparation irréversible. Selon un deuxième aspect, la présente invention vise à optimiser l'utilisation de lignes (rangées ou colonnes) de redondance dans une mémoire en permettant d'inhiber le fonctionnement d'une ligne comportant une cellule défaillante, qui soit différente d'un réseau matriciel à 1 'autre d'un circuit comportant plusieurs réseaux matriciels tous adressés simultanément selon une première direction. Pour atteindre ces objets, la présente invention prévoit un circuit intégré comportant au moins un réseau matriciel d'éléments identiques propres à être adressés individuellement au moins dans une première direction et comportant, au moins pour cette première direction, au moins un élément de redondance, et des moyens pour inhiber de façon réversible le fonctionnement d'un élément défaillant et pour préserver le fonctionnement du circuit en utilisant l'élément de redondance. Selon un mode de réalisation de la présente invention, le circuit comporte en outre un moyen pour inhiber de façon définitive le fonctionnement d'un élément défectueux. Selon un mode de réalisation de la présente invention, appliqué à un circuit comportant plusieurs réseaux matriciels d'éléments identiques propres à être adressés simultanément dans une deuxième direction, celui-ci comporte, pour chaque réseau matriciel, un circuit de redondance propre à organiser l'utilisation d'un élément de redondance associé à ce réseau matriciel indépendament des autres réseaux matriciels. La présente invention concerne également une mémoire pourvue d'au moins un réseau matriciel de cellules et au moins un élément de redondance associé à une première direction, et comportant au moins un circuit de redondance propre à modifier, de façon réversible, l'adressage dans la première direction pour utiliser 1 'élément de redondance en présence d'une cellule mémoire défaillante dans le réseau matriciel. Selon un mode de réalisation de la présente invention, appliqué à une mémoire comportant au moins n+l colonnes successives de cellules, le circuit de redondance comporte autant de modules logiques que le réseau matriciel comporte de colonnes, n premiers modules comportant un sélecteur propre à aiguiller un conducteur d'adresse associé à la colonne correspondante, soit vers les cellules mémoire associées à cette colonne, soit vers les cellules mémoire associées à la colonne suivante. Selon un mode de réalisation de la présente invention, chacun des n premiers modules comporte en outre un fusible propre à inhiber de façon définitive le fonctionnement d'une colonne défaillante. Selon un mode de réalisation de la présente invention, la mémoire comporte plusieurs réseaux matriciels et, pour chaque réseau, au moins un élément de redondance associé à une première direction et au moins un circuit de redondance, chaque circuit de redondance étant wardable individuellement. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1 décrite précédemment est destinée à exposer l'état de la technique et le problème posé la figure 2 représente une architecture de circuit de mémoire selon un mode de réalisation de la présente invention la figure 3 représente un mode de réalisation d'un circuit de redondance selon un premier mode de réalisation de la présente invention ; et la figure 4 représente partiellement un circuit de redondance selon un deuxième mode de réalisation de l'invention. Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les éléments nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. La figure 2 représente un exemple d'architecture d'un circuit de mémoire avec redondance selon un mode de réalisation de l'invention. Comme précédemeent, le circuit mémoire est, par exemple, organisé en réseaux matriciels ou groupes 1, 1', 1" de cellules mémoire 2, 2', 2", chaque groupe 1, 1', 1" étant associé à un des bits d' un mot mémoire contenant plusieurs bits. Chaque réseau comporte, par exemple, m rangées et n+l colonnes, la colonne de rang n+l constituant, pour chaque réseau 1, 1', 1", une colonne ou élément de redondance. L' invention sera décrite par la suite en relation avec un circuit de mémoire pourvu de colonnes de redondance. On notera toutefois que l'invention s'applique également au cas où les éléments de redondance sont constitués par des rangées de cellules mémoire ainsi qu'au cas où des éléments de redondance sont prévus dans les deux directions. L'adresse Ar de rangée est, comme précédemment, déterminée par un conducteur se trouvant à l'état actif parmi m conducteurs de rangée et est la même pour tous les réseaux matriciels 1, 1', 1". L'adresse Ac de colonne correspond à un conducteur parmi n dans un état actif. Les adresses Ac et Ar correspondent, par exemple, aux conducteurs d'adresse délivrés par les décodeurs 4 et 5 du circuit représenté à la figure 1. Selon l'invention, chaque réseau 1, 1', 1" de cellules mémoire est associé à un circuit de redondance 20, 20', 20" et réorganise, indépendamment de la réorganisation éventuelle des adresses de colonne des autres réseaux, l'adressage des conducteurs de colonne en présence d'une cellule mémoire défaillante. Chaque groupe 1, 1', 1" comprend également un circuit 21, 21', 21" destiné à aiguiller (SEL~MUX) la donnée introduite sur une borne 8, 8', 8" vers le conducteur de colonne (non représenté à la figure 2) correspondant à la cellule mémoire adressée parmi les n+l colonnes du groupe. Dans le mode de réalisation représenté à la figure 2, les circuits 21, 21', 21" intègrent également des amplificateurs d'entrée/sortie (I/O AMP), un amplificateur d'entrée/sortie étant associé à chaque conducteur de colonne du groupe 1, 1', 1" le plus près possible des cellules mémoire de ce groupe. En effet, les mémoires récentes sont le plus souvent prévues pour fonctionner avec des niveaux de signal, en particulier en lecture, très faibles, ce qui conduit à placer les amplificateurs d' entrée/sortie le plus près possible des cellules mémoire. Une telle architecture se retrouve en particulier dans le cas de mémoire à rafraîchissement (DRAM). Chaque circuit de redondance reçoit les n adresses Ac de colonne et comporte n+l sorties de conducteurs de colonne, la n+lème sortie étant utilisée en cas de défaillance d'une cellule d'une colonne de rang inférieur. De préférence, la réorganisation des adresses de colonne s'effectue, comme dans le cas classique représenté à la figure 1, par un décalage successif des conduc teurs de colonne depuis le conducteur de la cellule défaillante. Chaque circuit 20, 20', 20" comporte également une entrée 22, 22', 22" de réception d'un signal de commande de décalage (réparation) et une sortie 23, 23', 23" indicatrice de l'utilisation de la colonne de redondance. Les signaux de réparation et indicateurs de 1 'utilisa- tion de la colonne de redondance sont fournis et utilisés par un dispositif de rsnande et de détection de cellules défaillantes. Ce dispositif peut être constitué d' un système de test classique ou être constitué d'un circuit de test 24 (représenté en pointillés à la figure 2) chargé de détecter automatiquement une cellule défectueuse et de commander alors le décalage de l'adresse de la colonne canprenant cette cellule défectueuse vers la colonne voi- sine et ainsi de suite. Selon l'invention, les moyens utilisés pour organiser le décalage des conducteurs de colonne vers les conducteurs suivants sont des moyens volatiles, c'est-à-dire réinitialisés à chaque mise hors tension du circuit de mémoire. La figure 3 représente un premier mode de réalisation d'un circuit de redondance 20, 20' ou 20" de la figure 2. Ce circuit est constitué de n modules 29 associés aux n premiers conducteurs de colonne du réseau matriciel 1, 1' ou 1" et d'un module 29' associé au conducteur de la colonne de redondance. Les n modules 29 cooprenent un sélecteur 30 pour aiguiller le signal d'adresse présent sur un conducteur AcO, Acl, ..., Ac(n-l), soit vers la colonne oe, C1, ..., C(n-l) de même rang, soit vers la colonne suivant C1, ..., C(n-l), Cn. Chaque sélecteur 30 est ici constitué de deux camnutateurs 31, 32 qui permettent une tation entre une colonne courante et la colonne suivante. Chaque module 29, 29' comporte un élément 33, par exemple une porte "NON ET" (NAND), de détection de l'état de la cellule précédente et un élément 34, par exemple un transistor MOS, jouant le rôle de fusible réversible de la cellule correspondante. Les transistors 34 sont oommandés par un signal Rs constituant un ordre de réparation d'une cellule par l'utilisation de la colonne suivante et ainsi de suite jusqu'à la colonne de redondance. Bien que le signal Rs soit appliqué sur les grilles de tous les transistors 34, on verra par la suite que la commande n'est effective que sur le transistor de la colonne adressée, c'est-à-dire dont le signal Ac est à l'état actif. Dans l'exemple représenté à la figure 3, le circuit de mémoire est constitué de plusieurs ensembles de réseaux 1, 1', 1" et la sélection d'un ensemble de réseaux ou d'un autre s'effectue par 1' intermédiaire d'une adresse As de prédécodage qui permet d'identifier lequel des ensembles de réseaux est sélectionné. Une telle architecture est optionnelle. Dans le présent exemple, le moyen de sélection est constitué, pour chaque module 29, d'une porte "NON-W" (NOR) 35 dont une première entrée reçoit l'adresse de sélection As et dont une deuxième entrée reçoit la sortie du commutateur 31 du module courant. Le conducteur de colonne CO, C1, C(n-1), Cn correspond à la borne de sortie de la porte 35 et est relié à la grille d'un transistor MOS 36 monté en série entre une première borne du transistor 34 de la cellule correspondante et la masse. En l'absence de prédécodage, le conducteur de colonne est relié, par l'intermdiaire d'un inverseur, à la sortie du commutateur 31. Une deuxième borne du transistor 34 est reliée à une borne non inverseuse de commaooe du canmutateur 31, à une borne inverseuse de ctnmande du camnutateur 32 et à une première entrée de la porte 33 du module 29 correspondant. Une deuxième entrée de la porte 33 de chaque module 29, 29' à 1 'ex- ception du premier est reliée à la deuxième borne du transistor 34 du module de rang inférieur. La sortie de la porte 33 de chaque module 29 est reliée à l'entrée d'un inverseur 37 dont la sortie est reliée à la première entrée de la porte 33. La sortie de la porte 33 d'un module 29 donné est également reliée à la grille d'un transistor MOS 38 du module 29, 29' suivant, ce transistor 38 étant monté en série avec un transistor MOS 39 entre une borne d'alimentation positive Vdd et la borne de sortie du commutateur 32 de la cellule précédente. Cette borne de sortie de chaque comtutateur 32 est également reliée à la deuxième borne d'entrée de la porte 35 du module suivant. La sortie de la porte 33 de chaque module 29 est en outre reliée à une borne de commande inverseuse du commutateur 31 et à une borne de commende non inverseuse du commutateur 32 de ce module. La deuxième entrée de la porte 33 du premier module 29 est reliée à la tension Vdd. On notera que la porte 33 du premier module 29 est optionnelle. Elle est toutefois utilisée en pratique car elle permet de simplifier la reproduction du circuit de redondance en permettant une répétition de modules ayant les mêmes composants. La borne de sortie de 1'inverseur 37 du dernier module 29 constitue la borne 23 (figure 2) indicatrice de 1' uti- lisation de la (ou de la dernière) colonne de redondance. Le test d'un circuit de mémoire selon la présente invention peut 8 ' effectuer de façon classique, lors de la fabrication, à partir d'une cartographie de la mémoire (bitmap) que 1 'on compare à un modèle précéement mémorisé. En cas de divergences, la position des défauts permet de déterminer à partir de quel conducteur de colonne doit s'effectuer le décalage. Un avantage de la présente invention est qu'elle corrige d'autres défauts que des défauts propres aux réseaux 1, 1', 1" de cellules mémoire. En effet, il peut s'agir d'un défaut de l'amplificateur d'entrée/sortie associé au conducteur de colonne, du multiplexeur d'aiguillage de la donnée présente sur la borne 8, 8', 8" associé à la colonne dans laquelle la cellule est identifiée comme défaillante et de tout autre composant éventuel associé individuellement à chacune des n+l colonnes de chaque réseau de cellules mémoire. Le fonctionnement d'un circuit de redondance tel que représenté à la figure 3 est le suivant. Si l'identification de la colonne défectueuse peut être effectuée de façon classique, la mise en oeuvre du décalage depuis cette colonne défectueuse est réalisée, selon l'invention, par un balayage des colonnes. Si aucune erreur n'est identifiée, la cellule de rang n+l du circuit 20 et la colonne de cellules mémoire correspondante n'est pas utilisée. Dans ce cas, le signal Rs est à l'état inactif (par exemple "0") et, pour chacun des modules 29, le commutateur 31 est à l'état passant tandis que le commutateur 32, fonctionnant de manière inversée, est à l'état bloqué. Le canmutateur 31 de chaque sélecteur 30 relie donc le conducteur d'adresse du module correspondant à la première entrée de la porte 35 associée au conducteur de colonne correspondant. Comme la grille du transistor 38 de la première cellule est reliée à la masse, ce premier transistor 38 est toujours passant. Le transistor 39 de chaque module 29, 29' est bloqué tant que sa grille est à l'état haut ("1"), c'est-à-dire que le transistor 39 des modules 29, 29' est bloqué pour toutes les cellules de rang inférieur à une colonne éventuellement défectueuse. La deuxième entrée de la porte 33 du premier module est toujours à l'état "1" en étant reliée à la tension Vdd. Si une colonne défectueuse est détectée, le signal Rs est placé dans son état actif ce qui provoque la mise en conduction du transistor 34 ainsi que la mise en conduction du transistor 36 de la cellule adressée. En effet, la grille du transistor 36 étant reliée au conducteur de colonne CO, C1, C(n-1) ou Cn du module correspondant, ce transistor est conducteur uniquement quand le module qui le contient est adressé. La mise en conduction des transistors 34 et 36 force la sortie de la porte 33 à 1 'état "1", le commutateur 32 devenant passant et le commutateur 31 devenant bloqué. Il en découle que l'adresse Ac associée à la colonne en cours d'adressage est transférée par le commutateur 32 sur la deuxième entrée de la porte 35 de la colonne suivante. L'état "1" de la porte 33 est transféré, en étant inversé, jusqu'à la première entrée de la porte 33 associée à la colonne suivante. Ainsi, les sélecteurs 30 des colonnes suivantes qui sont amarffis à partir de la sortie de la porte 33 correspondante se trouvent tous commandés pour provoquer un décalage du conducteur de colonne vers le conducteur de colonne suivant, depuis la colonne où est apparue l'erreur jusqu'à la colonne de redondance. Le module 29 associé à la colonne défectueuse est quant à lui déconnecté de 1'ensemble du circuit de redondance. En effet, une fois les transistors 34 et 36 rendus simultanément passants, ils ne peuvent être rebloqués que par une mise hors tension du circuit. Le signal Rs peut donc repasser à l'état "0" pour l'adressage de la colonne suivante. D'un point de vue statique, les sorties de toutes les portes 33 des colonnes de rang inférieur à une colonne défectueuse sont à l'état "0" et les sorties des portes 33 de la colonne défectueuse et des colonnes suivantes sont à l'état "1". Lors de la mise hors tension du système, cet état disparaît et le décalage des colonnes disparaît également, ce qui permet de réeffectuer une procédure de tests à chaque mise sous tension du circuit de mémoire. Un avantage de la présente invention est qu'elle permet un fonctionnement dynamique et réversible du circuit de redondance. Ainsi, des défauts apparaissant en cours de fonctionnement du circuit de mémoire peuvent être isolés, par une procédure de test. Dans d'autres applications du circuit de redondance à des éléments répétitifs autres que des mémoires, cet avantage est particulièrement sensible si des défauts temporaires peuvent apparaître. On utilise alors la colonne de redondance pour corriger un défaut itinérant, par exemple, à chaque mise sous tension du système. La figure 4 représente un deuxième mode de réalisation d'un circuit de redondance selon la présente invention. A la figure 4, seule une cellule d'un circuit de redondance selon ce deuxième mode de réalisation a été représentée. Une caractéristique de ce deuxième mode de réalisation est d'associer un moyen de déconnexion réversible (34, 36) de chaque colonne à un fusible 40 de déconnexion définitive de cette colonne. Selon la présente invention, le fusible 40 est, de préféroce, claqué lors d'une phase de test du circuit de mémoire pendant la fabrication, pour utiliser la colonne de redondance en présence d'un défaut de fabrication qui est, par nature, permanent. Ainsi, tout en permettant la suppression définitive de défauts lors de la fabrication du circuit de mémoire, on autorise l'utilisation d'une colonne de redondance libre, c'est-à-dire non utilisée pour corriger un défaut de fabrication, de façon dynamique et réversible en cours de fonctionnement du circuit de mémoire. La structure générale d'un module 29 représentée à la figure 4 est sensiblement similaire à la structure exposée en relation avec la figure 3 pour le fonctionnement dynamique et réversible. On se bornera à exposer les différences entre les deux modes de réalisation liées à l'adjonction d'un fusible 40. Pour permettre la programmation d'un circuit de redondance selon ce deuxième mode de réalisation, oe circuit comporte une borne additionnelle Rd destinée à provoquer le claquage du fusible 40 du module 29 en cours d'adressage lors du test pour isoler la colonne correspondante. L'inverseur 37 a été représenté de façon détaillée à la figure 4 et est constitué de deux transistors MOS 41, 42 montés en série entre une première borne du fusible 40 et la masse, une deuxième borne du fusible 40 étant reliée à la tension Vdd. Les grilles des transistors MOS 41 et 42 sont reliées à la sortie de la porte 33 qui constitue une borne 43' reliée à la grille du transistor 38 (non représenté) du module suivant. Le point-milieu de l'association en série des transistors 41 et 42 constitue la sortie de de transistors MOS 45, 46, 47, 48 commandés par un passage à l'état haut du signal Rd. Deux transistors 47 et 48 sont montés en parallèle entre une association en série de deux transistors 45 et 46 et la masse, le transistor 45 recevant le signal Rd. La grille du transistor 45 est reliée à une borne 49, c'est-à-dire à la sortie de la porte 33 du module précédent. La grille du transistor 46 est reliée à la sortie de l'inverseur 37 du module courant, donc à une borne 49' correspondant à la deuxième entrée de la porte 33 du module suivant. Les transistors 47 et 48 constituent un commutateur similaire au commutateur 31 ou 32 et illustrent un mode de réalisation de ces commutateurs par analogie. Dans l'exemple représenté à la figure 4, on suppose qu'une seule colonne de redondance est utilisée. Ainsi, le claquage d'un fusible 40 d'une colonne donnée intervient sous condition que le signal présent sur la borne 43 soit à l'état "0", c ' est-à-dire qu'aucune colonne précédente n' ait encore été corrigée. Les transistors 45 à 48 sont passants et le transistor 44 est bloqué. On suppose que le signal Rd passe à l'état "1" pour indiquer un besoin de réparation définitive de la colonne. Ce passage à 1 'état "1" provoque la mise en conduction du transistor 44, ce qui claque le fusible 40. Ainsi, le transistor 44 devient passant, ce qui provoque le claquage du fusible 40. Camne cela a été indiqué ci-dessus, ce claquage introduit un "0" permanent sur la sortie de l'inverseur 37, ce qui empêche toute remise en fonctionneent normal de la colonne correspondante. Quand le fusible 40 est claqué, un état nO" permanent est forcé sur la première entrée de la porte 33 par 1'inverseur 37. Ainsi, le sélecteur 30 du module correspondant fait passer l'adresse Ac par le moyen de conduction 32 et par une liaison 50' vers le module suivant. Cet état "O" en sortie de l'inverseur 37 inhibe également le fonctionnement des transistors 34 et 36 sous l'action d'un éventuel signal Rs. De plus, cela force de façon permanente la mise en conduction du transistor 39 et, par conséquent, un état "1" sur la deuxième entrée de la porte 35, donc un état "0" sur sa sortie. Ainsi, le transistor 36 est bloqué en permanence, ce qui supprime toute consommation d'énergie dans la colonne défectueuse de la mémoire. La sortie de la porte 33 est forcée à l'état "1", ce qui bloque les transistors 45 et 47 du module suivant, interdisant le claquage d'un autre fusible. Si une seule colonne de redondance est utilisée par réseau de cellules de mémoire, une réparation définitive interdit l'utilisation d'une réparation réversible. Par contre, si chaque réseau est associé à plusieurs colonnes de redondance, il peut rester des colonnes de redondance disponibles pour effectuer une réparation réversible en plus de la réparation définitive effectuée lors de la fabrication du circuit de mémoire. Les modifications à apporter aux modules 29 sont à la portée de lthomme de l'art à partir de la fonctionnalité souhaitée. On notera que les modes de réalisation décrits en relation avec les figures 3 et 4 peuvent être modifiés en fonction des états respectifs des signaux Rs, Rd de mande de réparation. De plus, d'autres moyens de commutation pourront être utilisés pourvu qu'ils respectent les indications fonctionnelles données ci-dessus. Un avantage de la présente invention est qu'elle optimise l'utilisation d'un circuit de mémoire équipé d'éléments de redondance en permettant l'utilisation des éléments de redondance associés à chaque réseau 1, 1', 1" (figure 2) de la mémoire indépendamment les uns des autres. Un autre avantage de la présente invention est qu'elle permet d'associer une réparation définitive d'un élément de la mémoire à une réparation disponible par l'utilisateur. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à 1 'homme de l'art. En particulier, bien que l'invention ait été décrite cidessus en relation avec un circuit de mémoire, 1'invention s'applique, de façon plus générale, à tout circuit intégré pourvu de réseaux matriciels d'éléments identiques. REVENDICATIONS 1. Circuit intégré comportant au moins un réseau matriciel (1, 1', 1") d'éléments identiques (2, 2', 2") propres à être adressés individuellement au moins dans une première direction et comportant, au moins pour cette première direction, au moins un élément de redondance, caractérisé en ce qu'il comporte des moyens (20, 20', 20") pour inhiber de façon réversible le fonctionnement d'un élément défaillant et pour préserver le fonctionnement du circuit en utilisant l'élément de redondance. 2. Circuit selon la revendication 1, caractérisé en ce qu'il comporte en outre un moyen (40) pour inhiber de façon définitive le fonctionnement d'un élément défectueux. 3. Circuit selon la revendication 1 ou 2, comportant plusieurs réseaux matriciels (1, 1', 1") d'éléments identiques (2, 2', 2") propres à être adressés simultaeéent dans une deuxième direction, caractérisé en ce qu'il comporte, pour chaque réseau matriciel, un circuit de redondance (20, 20', 20") propre à organiser l'utilisation d'un élément de redondance s~ associé associé à ce réseau matriciel indépendamment des autres réseaux matriciels. 4. Mémoire comportant au moins un réseau matriciel (1, 1', 1") de cellules (2, 2', 2") et au moins un élément de redondance associé à une première direction, caractérisée en ce qu'elle comporte au moins un circuit de redondance selon 1 'une quelconque des revendications 1 à 3, propre à modifier, de façon réversible, l'adressage (Ac) dans la première direction pour utiliser l'élément de redondance en présence d'une cellule mémoire défaillante dans le réseau matriciel. 5. Mémoire selon la revendication 4, comportant au moins n+l colonnes successives de cellules (2, 2', 2"), caractérisée en ce que le circuit de redondance (20, 20', 20") comporte autant de modules (29, 29') logiques que le réseau matriciel com- porte de colonnes, n premiers modules (29) comportant un sélecteur (30) propre à aiguiller un conducteur d'adresse (Ac) associé à la colonne correspondante, soit vers les cellules mémoire associées à cette colonne (C0, C1, ..., C(n-1)), soit vers les cellules mémoire associées à la colonne suivante (C1, C2, ... Con). 6. Mémoire selon la revendication 5, caractérisée en ce que chacun des n premiers modules (29) comporte en outre un fusible (40) propre à inhiber de façon définitive le fonctionnement d'une colonne défaillante. 7. Mémoire selon 1' une quelconque des revendications 4 à 6, caractérisée en ce qu'elle comporte plusieurs réseaux matriciels (1, 1', 1") et, pour chaque réseau, au moins un élément de redondance associé à une première direction et au moins un circuit de redondance (20, 20', 20"), chaque circuit de redondance (20, 20', 20") étant commandable individuellement.