Brevet FR2770326A1 — publié le 19990430

PROCEDE D'ECRITURE DANS UNE MEMOIRE NON VOLATILE MODIFIABLE ELECTRIQUEMENT La présente invention concerne un procédé d'écriture dans une mémoire non volatile programmable et effaçable électriquement (EEPROM, Flash EEPROM) et une mémoire mettant en oeuvre ce procédé. Une telle mémoire, couramment appelée EEPROM, est réalisée sous la forme d'un circuit intégré et comporte un réseau de cellules mémoire, des moyens de sélection de ces cellules ainsi que des moyens pour les programmer et les lire. Les cellules du réseau sont organisées matriciellement en colonnes et en rangées, les cellules mémoire d'une même colonne étant reliées à une ligne de bit et les cellules mémoire d'une même rangée étant reliées à une ligne de mot. Les cellules mémoire peuvent être dans un état programmé, dans lequel elles laissent passer un courant électrique ou dans un état effacé dans lequel elles s'opposent au passage de ce courant. Les cellules mémoire comportent un transistor de sélection et un transistor à grille flottante. L'information relative à l'état de la cellule mémoire est mémorisée dans le transistor à grille flottante. Ainsi, la cellule mémoire est effacée si la grille flottante du transistor correspondant est chargée en électrons. A l'inverse, elle est programmée si sa grille flottante est déplétée en électrons. La charge et la décharge de la grille flottante est obtenue en appliquant une tension élevée sur la grille ou le drain du transistor à grille flottante de la cellule mémoire à écrire. Cette tension élevée, de l'ordre de 15 à 20 volts, est fournie par un générateur dit "haute tension". Le schéma simplifié d'une mémoire EEPROM connue est représenté à la figure 1. Par souci de clarté, ce schéma ne comporte qu'une seule cellule mémoire CM. Cette cellule comprend un transistor de sélection TS et un transistor à grille flottante TGF connectés en série entre une ligne de bit LB et la masse. La grille du transistor de sélection TS est connectée à une ligne de mot LM tandis que son drain est connecté à la ligne de bit LB. La sélection de la cellule mémoire est effectuée au moyen d'un décodeur de lignes DL et d'un décodeur de colonnes DC. Ces derniers décodent des signaux d'adresse Al, A2, A3, A4 et A5. Le décodeur de lignes DL permet de sélectionner une ligne de mot, en particulier la ligne de mot LM. De façon identique, le décodeur de colonnes DC permet de raccorder la ligne de bit LB à un plot P1 ou à un circuit de lecture CL au moyen d'un transistor T1. Le plot P1 reçoit un signal de tension Vpl. Ces décodeurs DC et DL commandent également deux autres transistors, respectivement T2 et T3, connectés en série entre un plot P2 et la grille du transistor à grille flottante TGF. Un signal de tension Vp2 est appliqué sur le plot P2. Ces transistors sont destinés à acheminer le signal de tension Vp2 sur la grille du transistor TGF. Par ailleurs, les décodeurs DC et DL sont alimentés par un signal de tension Vpp fourni par un générateur de rampe de tension. Dans la suite de la description, on désigne par VLM, V2 et V1 les signaux de tension présents respectivement sur la ligne de mot LM, sur la grille et sur le drain du transistor à grille flottante TGF. Une opération d'écriture dans une mémoire EEPROM nécessite de manière classique un cycle d'effacement et un cycle de programmation. Le cycle d'effacement effectue une mise à zéro (ou un effacement) de la totalité des cellules du mot à écrire et le cycle de programmation effectue une mise à 1 des cellules correspondantes aux bits non nuls du mot à écrire. Une opération d'écriture de la cellule mémoire CM est illustrée par les chronogrammes des signaux Vpp, VLM, r Vp2 et Vpl représentés aux figures 2a à 2d. Dans un premier temps (cycle d'effacement), la cellule CM est effacée, puis dans un second temps (cycle de programmation) elle est programmée. A chaque cycle, le générateur de rampe est mis en marche et délivre le signal de tension Vpp tel que représenté à la figure 2a; le signal de tension Vpp comporte une phase ascendante pendant laquelle la tension grimpe à partir d'une tension de référence jusqu'à une valeur Vh, un plateau en tension pendant lequel la tension est maintenue à la valeur Vh et une phase descendante pendant laquelle la tension revient à sa valeur de référence. Les signaux VLM, Vp2, Vpl étant dérivés du signal Vpp, ils présentent la même allure que le signal Vpp lorsqu'ils ne sont pas nuls. La tension de référence de départ du signal Vpp est égale à la tension d'alimentation de la mémoire, généralement 5 volts, alors qu'elle est nulle pour les signaux VLM, Vp2 et Vpl. Par ailleurs, la tension de plateau de ces signaux est typiquement égale à 18 volts. Les signaux de tension Vpl et Vp2 sont mis à zéro respectivement pendant le cycle d'effacement et le cycle de programmation. Pour visualiser ce qui se passe au niveau du transistor à grille flottante de la cellule mémoire, on a par ailleurs représenté aux figures 2e et 2f, les chronogrammes des tensions appliquées sur la grille et le drain du transistor TGF, respectivement V2 et V1, pendant l'opération d'écriture. Ces chronogrammes sont identiques aux chronogrammes des signaux Vp2 et Vpl à deux différences près: - la tension maximale des signaux V2 et V1 (16 volts environ) est légèrement inférieure à celle des signaux Vp2 et Vpl, une légère perte de tension se produisant aux bornes des transistors de sélection T1, T2, T3 et TS; - le retour à la tension de référence est également moins rapide en raison de la charge capacitive élevée des transistors de sélection T3 et TS. Or, il se trouve que cette lente décharge des transistors T3 et TS peut fragiliser voire détériorer ces transistors. En effet, pendant que le potentiel de grille du transistor TS ou T3 passe de 18 volts à 0 volts, le potentiel de source ne chute que de quelques volts et passe de 16 volts à 10 volts environ. Il se produit alors deux phénomènes: - la différence de potentiel entre l'électrode de grille et l'électrode de source du transistor T3 en cas d'effacement (ou du transistor TS en cas de programmation) change de signe et passe de +2 volts à -10 volts puis redescend à 0 volt; le croisement des potentiels provoque alors une injection d'électrons chauds dans l'oxyde de grille de ce transistor, et - en fin de chute de la tension VLM (quelques volts), la tension appliquée sur le drain du transistor T3 (ou TS) restant élevée, il se produit un effet d'avalanche au niveau du drain de ce transistor provoquant ainsi un fort courant de substrat. Ces deux phénomènes tendent à fragiliser la couche d'oxyde de grille des transistors de sélection. Les mémoires EEPROM étant généralement amenées à subir un très grand nombre de cycles d'écriture, cela pose un réel problème de fiabilité au niveau de la mémoire. Aussi le problème que cherche à résoudre l'invention est de supprimer ces deux phénomènes. Pour se faire, on prévoit selon l'invention de maintenir à sa valeur maximale le potentiel sur la grille des transistors de sélection tant que le potentiel sur son drain ou sa source n'est pas nul ou du moins très faible (quelques centaines de millivolts). Ainsi, le potentiel de grille des transistors de sélection est toujours supérieur à celui de son drain et, l'effet d'avalanche ainsi que le croisement de potentiel précités sont supprimés. Aussi, l'invention a pour objet un procédé d'écriture dans une mémoire non volatile effaçable et programmable électriquement comportant des cellules mémoires adressables en lecture et en écriture par des lignes de mots et des lignes de bit, chaque cellule mémoire comprenant un transistor à grille flottante connecté en série avec un transistor de sélection entre une ligne de bit et la masse, ledit procédé comportant les étapes suivantes: - on sélectionne une cellule mémoire en appliquant un premier signal de tension sur une ligne de mot reliée au transistor de sélection de ladite cellule mémoire, et - en cas d'effacement de ladite cellule mémoire, on applique simultanément un deuxième signal de tension sur la grille de commande du transistor à grille flottante de la cellule mémoire, ou - en cas de programmation de ladite cellule mémoire, on applique simultanément un troisième signal de tension sur le drain du transistor à grille flottante de la cellule mémoire, - les trois signaux de tension comportant chacun une phase ascendante, un plateau en tension et une chute de tension, caractérisé en ce que le plateau en tension du premier signal de tension est maintenu jusqu'à un temps tl mesuré à partir de l'origine de la phase ascendante, supérieur aux temps t2 et t3 correspondants pour les deuxième et troisième signaux de tension. Selon une première caractéristique, le temps tl est égal au temps t2 ou t3 augmenté d'une durée supplémentaire fixe. En variante, le plateau en tension du premier signal de tension est maintenu jusqu'à ce que, en cas d'effacement, le potentiel appliqué sur la grille du transistor à grille flottante ou, en cas de programmation, le potentiel appliqué sur le drain du transistor à grille flottante soit inférieur à une valeur seuil, de préférence quelques centaines de millivolt. L'invention a également pour objet une mémoire non volatile mettant en oeuvre ce procédé. Selon une première forme de réalisation, on propose de modifier les trois signaux de tension Vpp, Vpl et Vp2 directement dans le dispositif chargé de produire ces signaux. L'invention concerne alors une mémoire non volatile modifiable électriquement comportant - un réseau de cellules mémoire adressables en lecture et en écriture par des lignes de mot et des lignes de bit, chaque cellule mémoire comprenant un transistor de sélection connecté en série avec un transistor à grille flottante entre une ligne de bit et la masse, - un générateur de tension pour produire simultanément un premier signal de tension destiné à sélectionner une cellule mémoire et un deuxième signal de tension ou un troisième signal de tension selon que la cellule mémoire sélectionnée est à effacer ou à programmer, le premier signal de tension étant appliqué sur la ligne de mot rattachée à la cellule mémoire à sélectionner, le deuxième signal de tension étant appliqué sur la grille du transistor à grille flottante de la mémoire en cas d'effacement et le troisième signal de tension étant appliqué sur le drain du transistor à grille flottante de la mémoire en cas de programmation, les trois signaux de tension comportant chacun une phase ascendante, un plateau en tension et une chute de tension, caractérisé en ce que le générateur de tension comporte des moyens pour maintenir le plateau en tension du premier signal de tension jusqu'à un temps tl mesuré à partir de l'origine de sa phase ascendante, supérieur aux temps t2 et t3 correspondants pour les deuxième et troisième signaux de tension. Selon une seconde forme de réalisation, on propose de modifier les signaux Vpp, Vpl et Vp2 par des moyens annexes au dispositif chargé de produire ces signaux. L'invention concerne alors une mémoire non volatile modifiable électriquement comportant - un réseau de cellules mémoire adressables en lecture et en écriture par des lignes de mot et des lignes de bit, chaque cellule mémoire comprenant un transistor de sélection connecté en série avec un transistor à grille flottante entre une ligne de bit et la masse, - un générateur de tension pour produire simultanément un premier signal de tension destiné à sélectionner une cellule mémoire et un deuxième signal de tension ou un troisième signal de tension selon que la cellule mémoire sélectionnée est à effacer ou à programmer, le premier signal de tension étant à appliquer sur la ligne de mot rattachée à la cellule mémoire à sélectionner, le deuxième signal de tension étant à appliquer sur la grille du transistor à grille flottante de la mémoire en cas d'effacement et le troisième signal de tension étant à appliquer sur le drain du transistor à grille flottante de la mémoire en cas de programmation, les trois signaux de tension comportant chacun une phase ascendante, un plateau en tension et une chute de tension, caractérisé en ce qu'elle comporte en outre des moyens pour restreindre la taille du plateau en tension des deuxième et troisième signaux de tension avant de les appliquer respectivement sur la grille ou le drain du transistor à grille flottante. D'autres caractéristiques et avantages de l'invention apparaitront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels - la figure 1, déjà décrite, est un schéma simplifié d'une mémoire EEPROM classique; - les figures 2a à 2f, déjà décrites, sont des chronogrammes des signaux Vpp, VL, Vp2, Vpl, V2 et V1 dans une mémoire EEPROM classique; - les figures 3a à 3d sont des chronogrammes des signaux Vpp, VLM, Vp2, Vpl selon une première forme de réalisation d'une mémoire mettant en oeuvre le procédé de l'invention; - la figure 4 est un schéma d'un générateur de rampe de tension délivrant les signaux des figures 3a à 3d; - la figure 5 représente les chronogrammes des signaux intervenant dans le fonctionnement du générateur de rampe de la figure 4; et - la figure 6 est une seconde forme de réalisation d'une mémoire mettant en oeuvre le procédé de l'invention; Selon l'invention, on prévoit de maintenir le plateau en tension du signal VLM tant que le potentiel V2 appliqué sur la grille du transistor TGF (en cas d'effacement) ou le potentiel V1 appliqué sur le drain du transistor TGF (en cas de programmation) n'est pas nul ou du moins très faible. Pour se faire, il y a deux solutions possibles: - soit on génère directement à partir du générateur de rampe de la mémoire des signaux de tension Vpp, Vpl et Vp2 ayant des longueurs de plateau différentes; - soit on génère à partir du générateur de rampe de la mémoire des signaux de tension Vpp, Vpl, Vp2 tels que représentés aux figures 2a, 2c et 2d et on prévoit dans la mémoire des moyens pour modifier par la suite les signaux de tension Vpl et Vp2 avant de les appliquer sur la cellule mémoire. La première solution est illustrée aux figures 3a à 3d, 4 et 5. La figure 3a représente le signal de tension Vpp produit par le générateur de rampe. Le plateau en tension est maintenu à sa valeur maximale pendant un temps tl mesuré à partir de l'origine de sa phase ascendante. Le signal de tension VLM illustré à la figure 3b est identique au signal Vpp à la différence près que sa phase ascendante commence à zéro volt et non à Vcc. Pendant le cycle d'effacement, le signal de tension Vp2 illustré figure 3c est actif et son plateau en tension est maintenu à 18 volts pendant un temps t2. Ce temps t2 est inférieur au temps tl et est choisi de manière à ce que la totalité de la chute de tension du signal Vp2 soit opérée pendant le plateau en tension du signal VLM. Ainsi, une tension élevée étant maintenue sur la grille du transistor de sélection T3 pendant la chute du signal Vp2, le transistor T3 est très passant et sa charge capacitive ne ralentit plus la chute de potentiel sur la grille du transistor à grille flottante. Le signal de tension V2 appliqué sur la grille du transistor TGF est alors identique au signal Vp2 (à 1 ou 2 volts près). De même, pendant le cycle de programmation, le signal de tension Vpl illustré figure 3d est actif et son plateau en tension est maintenu à 18 volts pendant un temps t3. Ce temps t3 est inférieur au temps tl et est choisi de manière à ce que la totalité de la chute de tension du signal Vpl soit opérée pendant le plateau en tension du signal VLM. Ainsi, la charge capacitive du transistor TS ne ralentit plus la chute de potentiel sur le drain du transistor à grille flottante et le signal de tension V1 appliqué sur le drain du transistor TGF est identique au signal Vpl (à 1 ou 2 volts près). La figure 4 présente un générateur de rampe de tension chargé de délivrer les signaux de tension Vpl, Vp2 et Vpp tels que représentés aux figures 3a, 3c et 3d. Il comporte de manière classique un condensateur C1 que l'on vient charger ou décharger au moyen respectivement d'un circuit de charge et d'un circuit de décharge. Le circuit de charge comprend un transistor de commutation T10 commandé par un signal CHARGE, et un transistor T11 servant à fixer le courant de charge du condensateur C1, ces deux transistors étant connectés en série entre la borne inférieure du condensateur et la masse. Pour que le courant de charge imposé par le transistor T11 soit constant, ce dernier est commandé par une tension constante Uref. Le signal CHARGE est actif pendant la charge du condensateur C1. De manière identique, le circuit de décharge comprend un transistor de commutation T12 commandé un signal DECHARGE, et un transistor T13 servant à fixer le courant de décharge du condensateur C1, ces deux transistors étant connectés en série entre la borne supérieure du condensateur et la masse. Le transistor T13 est commandé par la tension Uref. Le signal DECHARGE est actif pendant la décharge du condensateur C1. Le générateur de rampe comporte par ailleurs un circuit pour réguler le courant de charge du condensateur C1. Ce circuit comprend quatre transistors T14, T15, T16 et T17. Le transistor T14 est un transistor MOS à canal N dont la source est connectée à la borne supérieure du condensateur C1 et dont le drain est alimenté par une haute tension Vh. Le transistor T15 est un transistor MOS à canal P dont la source et le drain sont respectivement reliés au drain et à la grille du transistor T14 et dont la grille reçoit une tension de polarisation VP. Le transistor T16 est un transistor MOS à canal N dont la grille est reliée à la borne inférieure du condensateur C1 et dont le drain est relié au drain du transistor T15. La source du transistor T16 est connectée à la masse par l'intermédiaire d'un transistor T17 monté en diode. Le transistor T17 est utilisé comme résistance. La régulation du courant se fait de la manière suivante: si le courant de charge diminue, le potentiel sur la borne inférieure du condensateur C1 diminue et le transistor T16 devient plus résistant. Le potentiel sur la grille du transistor T14 augmente alors, le transistor T14 devient moins résistant et le courant de charge augmente. Le générateur de rampe comporte également une partie de circuit produisant la tension de référence du signal de tension Vpp. Dans cet exemple, la tension de référence est égale à la tension d'alimentation Vcc de la mémoire. Ce circuit comporte deux transistors MOS à canal N, T18 et T19, dont le drain est alimenté par la tension Vh et dont la grille est connectée au drain du transistor T16 du circuit de régulation. La source du transistor T18 est connectée à la tension d'alimentation Vcc par l'intermédiaire d'un transistor MOS à canal P, T20. La grille du transistor T20 est reliée à la source du transistor T19. Ainsi lorsque la tension de grille des transistors T18 et T19 est faible, le transistor T20 est passant et impose la tension Vcc sur la source du transistor T18. Un transistor supplémentaire T21 à canal N est prévu pour annuler la tension Vpp lorsque le circuit est désactivé (signal OFF à l'état haut). Le signal de tension Vpp est prélevé sur la source du transistor T18. Le générateur de rampe comporte également un transistor T22 dont la fonction est de faire chuter la tension à la fin du plateau en tension. Il est connecté entre le drain du transistor T16 et la masse et est commandé par un signal de tension CHUTE actif pendant la chute de tension du signal Vpp. Enfin, le signal de tension Vpp présent sur la source du transistor T18 est traité par deux commutateurs SW1 et SW2 pour générer respectivement les signaux Vpl et Vp2. Le commutateur SW2 est commandé par un signal issu d'une porte logique G2 de type ET. Cette dernière comporte deux entrées sur lesquels sont appliqués un signal d'effacement E actif pendant un cycle d'effacement et un signal de commande CD inversé. De même, le commutateur SW1 est commandé par un signal issu d'une porte logique G1 de type ET. Cette porte logique comporte deux entrées sur lesquels sont appliqués un signal d'effacement P actif pendant un cycle de programmation et le signal de commande CD inversé. Le signal CD est actif pendant la fin du plateau en tension et pendant la chute du signal Vpp. Les chronogrammes des principaux signaux intervenant dans le fonctionnement du générateur de la figure 4 sont représentés à la figure 5. Des signaux A et B désignent respectivement les potentiels sur la borne supérieure et la borne inférieure du condensateur Ci. Pendant le cycle d'effacement, le signal E est actif. En début de charge, le signal CHARGE est activé et les potentiels A et B grimpent à mesure que le condensateur C1 se charge; le signal Vpp grimpe à mesure que le potentiel A grimpe; lorsque le potentiel A atteint une valeur maximale, le potentiel B commence à baisser afin de poursuivre la charge du condensateur C1; le passage du potentiel B en dessous d'une valeur seuil Si désactive alors le signal CHARGE et active le signal DECHARGE; la décharge du condensateur C1 commence; le potentiel A s'abaisse au fur et à mesure que le condensateur C1 se décharge; le potentiel B passe alors à 0 volt au moyen d'un transistor (non représenté) commandé en tension par le signal DECHARGE et connecté entre la borne inférieure du condensateur C1 et la masse; le signal Vpp est maintenu à sa valeur maximale car le transistor T16 est bloqué; le passage du potentiel A en dessous d'une valeur seuil S2 active le signal CD; le commutateur SW2 s'ouvre et le signal Vp2 passe à zéro; le passage du potentiel A en dessous d'une autre valeur seuil S3 inférieure à S2 active le signal CHUTE; le signal de tension Vpp chute et lorsque le condensateur C1 est complètement déchargé, les signaux CHUTE et CD sont désactivés. Pour un cycle de programmation, le fonctionnement du générateur est identique à la différence près que les signaux E et Vp2 sont remplacés par les signaux P et Vpl. Ainsi, le plateau en tension du signal Vpp est maintenu pendant une durée supplémentaire par rapport au plateau des signaux Vpl et Vp2. Cette durée supplémentaire est réglable par la valeur seuil S2. En générant de tels signaux Vpp, Vpl et Vp2, on parvient ainsi à augmenter la durée de vie des transistors de sélection TS et T3. Une autre solution est présentée à la figure 6. Au lieu de modifier les signaux de Vpp, Vpl et Vp2, on propose d'annuler le potentiel sur la grille ou sur le drain du transistor TGF par des moyens annexes pendant la fin du plateau en tension du signal Vpp, puis de déclencher la chute de tension du signal Vpp lorsque ce potentiel est nul ou très faible. Dans le schéma présenté à la figure 6, la mémoire est complétée par des moyens de détection MD délivrant un signal S représentatif de l'état du potentiel de la grille du transistor TGF pendant le cycle d'effacement et de l'état du potentiel du drain de ce même transistor pendant le cycle d'écriture. Le signal S présente alors un niveau haut si ce potentiel est nul ou très faible pendant le cycle correspondant. Le signal S est ensuite appliqué sur une entrée de commande du générateur de rampe G de la mémoire. Ce générateur est utilisé pour produire, en plus des signaux de tension Vpp, Vpl et Vp2, un signal RAZ destiné à commander deux transistors T4 et T5, lesquels transistors T4 et T5 ont pour rôle respectif d'annuler le potentiel appliqué sur la grille du transistor TGF pendant un cycle d'effacement et celui appliqué sur le drain pendant un cycle de programmation. Le signal RAZ est déclenché quelques centaines de microsecondes après le début du plateau du signal Vpp, par exemple lorsque le potentiel A est inférieur à la valeur seuil S3 (figure 5). Par ailleurs, la chute en tension du signal Vpp est déclenché par le signal S. Ainsi, pendant un cycle d'effacement, le signal Vpp monte en tension et atteint sa valeur maximale. Au bout d'un certain temps, le signal RAZ devient actif et le potentiel appliqué sur la grille du transistor TGF commence à chuter. Dès que ce potentiel passe en dessous d'un seuil fixé à quelques centaines de millivolts, le signal S devient actif et déclenche la phase descendante du signal Vpp. De même, pendant un cycle de programmation, lorsque le signal RAZ devient actif, le potentiel appliqué sur le drain du transistor TGF commence à chuter. Dès que ce potentiel passe en dessous d'un seuil fixé à quelques centaines de millivolts, le signal S devient actif et déclenche la phase descendante du signal Vpp. La solution proposée à la figure 6 présente cependant un inconvénient majeur par rapport à la solution présentée aux figures 4 et 5: elle nécessite de rajouter autant de transistors T4 et T5 et de moyens de détection qu'il y a de lignes de bit (ou paquets de lignes de bit). Dans la première solution, seul le générateur de rampe est modifié, ce qui permet d'optimiser la taille de la mémoire. REVENDICATIONS 1. Procédé d'écriture dans une mémoire non volatile effaçable et programmable électriquement comportant des cellules mémoires (CM) adressables en lecture et en écriture par des lignes de mots (LM) et des lignes de bit (LB), chaque cellule mémoire comprenant un transistor à grille flottante (TGF) connecté en série avec un transistor de sélection (TS) entre une ligne de bit (LB) et la masse, ledit procédé comportant les étapes suivantes: - on sélectionne une cellule mémoire en appliquant un premier signal de tension (LEI) sur une ligne de mot (LM) reliée au transistor de sélection (TS) de ladite cellule mémoire, et - en cas d'effacement de ladite cellule mémoire, on applique simultanément un deuxième signal de tension (V2) sur la grille de commande du transistor à grille flottante (TGF) de la cellule mémoire, ou - en cas de programmation de ladite cellule mémoire, on applique simultanément un troisième signal de tension (V1) sur le drain du transistor à grille flottante (TGF) de la cellule mémoire, - les trois signaux de tension comportant chacun une phase ascendante, un plateau en tension et une chute de tension, caractérisé en ce que le plateau en tension du premier signal de tension (VLM) est maintenu jusqu'à un temps tl mesuré à partir de l'origine de la phase ascendante, supérieur aux temps t2 et t3 correspondants pour les deuxième et troisième signaux de tension. 2. Procédé selon la revendication 1, caractérisé en ce que le temps tl est égal au temps t2 ou t3 augmenté d'une durée supplémentaire fixe. 3. Procédé d'écriture selon la revendication 1, caractérisé en ce que le plateau en tension du premier signal de tension (VLM) est maintenu jusqu'à ce que, en cas d'effacement, le potentiel appliqué sur la grille du transistor à grille flottante (TGF) ou, en cas de programmation, le potentiel appliqué sur le drain du transistor à grille flottante (TGF) soit inférieur à une valeur seuil. 4. Procédé d'écriture selon la revendication 3, caractérisé en ce que ladite valeur seuil est fixée à quelques centaines de millivolts. 5. Mémoire non volatile modifiable électriquement comportant - un réseau de cellules mémoire (CM) adressables en lecture et en écriture par des lignes de mot (LM) et des lignes de bit (LB), chaque cellule mémoire comprenant un transistor de sélection (TS) connecté en série avec un transistor à grille flottante (TGF) entre une ligne de bit (LB) et la masse, - un générateur de tension pour produire simultanément un premier signal de tension (LEI) destiné à sélectionner une cellule mémoire (CM) et un deuxième signal de tension (Vp2) ou un troisième signal de tension (Vpl) selon que la cellule mémoire sélectionnée (CM) est à effacer ou à programmer, le premier signal de tension (VLM) étant appliqué sur la ligne de mot (LM) rattachée à la cellule mémoire à sélectionner, le deuxième signal de tension (Vp2) étant appliqué sur la grille du transistor à grille flottante (TGF) de la mémoire en cas d'effacement et le troisième signal de tension (Vpl) étant appliqué sur le drain du transistor à grille flottante (TGF) de la mémoire en cas de programmation, les trois signaux de tension comportant chacun une phase ascendante, un plateau en tension et une chute de tension, caractérisé en ce que le générateur de tension comporte des moyens (SW1, SW2) pour maintenir le plateau en tension du premier signal de tension (VLM) jusqu'à un temps tl mesuré à partir de l'origine de sa phase ascendante, supérieur aux temps t2 et t3 correspondants pour les deuxième et troisième signaux de tension. 6. Mémoire non volatile modifiable électriquement comportant - un réseau de cellules mémoire (CM) adressables en lecture et en écriture par des lignes de mot (LM) et des lignes de bit (LB), chaque cellule mémoire comprenant un transistor de sélection (TS) connecté en série avec un transistor à grille flottante (TGF) entre une ligne de bit (LB) et la masse, - un générateur de tension pour produire simultanément un premier signal de tension (LEI) destiné à sélectionner une cellule mémoire (CM) et un deuxième signal de tension (Vp2) ou un troisième signal de tension (Vpl) selon que la cellule mémoire sélectionnée (CM) est à effacer ou à programmer, le premier signal de tension (VLM) étant à appliquer sur la ligne de mot (LM) rattachée à la cellule mémoire à sélectionner, le deuxième signal de tension (Vp2) étant à appliquer sur la grille du transistor à grille flottante (TGF) de la mémoire en cas d'effacement et le troisième signal de tension (Vpl) étant à appliquer sur le drain du transistor à grille flottante (TGF) de la mémoire en cas de programmation, les trois signaux de tension comportant chacun une phase ascendante, un plateau en tension et une chute de tension, caractérisé en ce qu'elle comporte en outre des moyens (T4, T5, MD) pour restreindre la taille du plateau en tension des deuxième et troisième signaux de tension avant de les appliquer respectivement sur la grille ou le drain du transistor à grille flottante (TGF).