Brevet FR2766293A1 — publié le 19990122

PROCEDE DE FABRICATION D'UN CIRCUIT INTEGRE COMPORTANT A LA FOIS DES CIRCUITS LOGIQUES ET UNE MEMOIRE VIVE DYNAMIQUE INCORPOREE Des aspects de la présente invention portent sur la formation de dispositifs a circuits intégrés qui comportent à la fois un réseau de cellules de mémoire et un réseau de circuits logiques sur une seule puce ou substrat, dans une séquence de processus dans laquelle des étapes de traitement sont communes à la formation du réseau de mémoire et à la formation du réseau logique. D'autres aspects de l'invention portent sur un circuit intégré comprenant une mémoire incorporée qui est réservée à des circuits logiques formés sur le substrat avec la mémoire. Pour certaines applications de traitement d'information, il est devenu souhaitable de fournir des dispositifs a circuits intégrés qui in- corporent sur la même puce à la fois des réseaux de cellules de mémoire et des réseaux de circuits logiques rapides, comme ceux qui sont utilisés de façon caractéristique dans des microprocesseurs ou des processeurs de signal numérique. Il pourrait par exemple être souhaitable de procurer un réseau de cellules de mémoire vive dynamique à l'intérieur du dispo- sitif à circuit intégré, pour permettre un accès réservé, relativement ra- pide, à une capacité notable d'enregistrement de données, pour les cir- cuits logiques du dispositif à circuit intégré. Des applications qui pour- raient bénéficier de l'existence d'une telle mémoire vive dynamique (ou DRAM) incorporée, comprennent des circuits logiques qui traitent de grandes quantités de données, comme des processeurs graphiques. L'utilisation d'une mémoire incorporée pourrait également réduire le nom- bre de broches ou de bornes d'entrée/sortie qu'exige le dispositif à circuit intégré. La formation conjointe de circuits logiques rapides et d'une mé- moire DRAM incorporée, sur la même puce, exige que certains aspects de la séquence de processus qui est utilisée pour fabriquer la puce soient spécialement adaptés a la formation de circuits logiques, et que d'autres aspects soient spécialement adaptés à la formation de cellules de mémoire. Les figures 1 à 4 illustrent une partie d'une séquence de processus que l'on pourrait utiliser pour former une mémoire DRAM in- corporée sur un dispositif à circuit intégré qui comprend des circuits logi- ques rapides. La figure 1 illustre, à un stade de traitement intermédiaire, un dispositif à circuit intégré qui comprendra une mémoire DRAM incorporée et un réseau de circuits logiques. Du côté gauche du dispositif qui est illustré, on trouve un exemple de cellule de mémoire DRAM, et du côté droit du dispositif qui est illustré on trouve un exemple de transistor à effet de champ logique qui constitue une partie d'un circuit logique. D'autres circuits pour remplir des fonctions d'entrée/sortie (E/S) pour le dispositif à circuit intégré seraient inclus de façon caractéristique, mais ne sont pas représentés ici. Lorsque la cellule de mémoire DRAM incor- poree sera achevée, elle comprendra un transistor à effet de champ (ou FET) de transfert connecté à un condensateur de stockage de charge. Le FET de transfert fonctionne à la manière d'un interrupteur pour connecter sélectivement l'électrode inférieure du condensateur de stockage de charge à un conducteur de bit, de façon que des charges, représentati- ves de données, puissent être lues dans le condensateur de stockage de charge, ou stockées dans ce dernier. La mémoire DRAM incorporée et les circuits logiques du dispositif à circuit intégré sont formés sur un seul substrat en silicium 10, qui a de façon caractéristique au moins une cou- che de surface en matériau de type P. Des régions d'isolation de disposi- tifs 12 sont formées de la manière nécessaire sur l'étendue de la surface du dispositif. Les régions d'isolation de dispositifs 12 qui sont illustrées peuvent être des régions d'oxyde de champ formées dans un processus d'oxydation locale de silicium (ou LOCOS pour "local oxidation of silicon") modifié, ou bien elles peuvent être des dispositifs d'isolation par tran- chée de faible profondeur (ou STI pour "shallow trench isolation") con- sistant en tranchées remplies avec de l'oxyde par dépôt chimique en phase vapeur (ou CVD). La coupe de la cellule de mémoire DRAM incor- porée qui est illustrée, consiste en une coupe à travers un FET de transfert 14 et à travers une structure de ligne d'interconnexion 16 adja- cente. La structure de ligne d'interconnexion 16 est de façon caractéristi- que un prolongement des structures d'électrode de grille pour des cellu- les de mémoire DRAM adjacentes, et elle est donc pratiquement identi- que à la structure d'électrode de grille qui est illustrée. La structure d'électrode de grille comprend une électrode de grille 20 comprenant au moins une couche inférieure de silicium polycristallin dopé qui est formée sur une couche d'oxyde de grille 18. De façon plus caractéristique, le conducteur de ligne d'interconnexion 22 comprend également au moins une couche inférieure de silicium polycristallin dopé qui est formée sur la région d'isolation en oxyde de champ, 12. Une couche d'oxyde de recou- vrement 24 est formée à un stade précoce du traitement pour protéger l'électrode de grille 20 et le conducteur de ligne d'interconnexion 22. Des structures d'espacement en oxyde 26 sont formées de chaque côté de I'électrode de grille et des lignes d'interconnexion, de façon caractéristi- que par dépôt d'oxyde de silicium par CVD, suivi par un traitement d'at- taque de réduction d'épaisseur. Les structures d'espacement en oxyde 26 procurent une protection latérale pour l'électrode de grille et la ligne d'interconnexion pendant le traitement, et elles pourraient également être utilisées dans la formation de structures à drain faiblement dopé (ou LDD pour "lightly doped drain"), pour les régions de source et de drain des FET de transfert. Les régions de source/drain 28 sont formées par im- plantation ionique auto-alignée de dopants de type N, de chaque côté de l'électrode de grille 20, pour achever le FET de transfert 14. Des parties des circuits logiques, qui sont représentées sché- matiquement du côté droit sur les figures 1 à 4, sont formées de façon presque simultanée à la formation des FET de transfert du réseau de mémoire DRAM. En fonction de choix de conception, certaines étapes de traitement peuvent être communes aux processus de formation de la mé- moire DRAM incorporée et des circuits logiques, ou bien on pourrait utili- ser des processus entièrement distincts pour former la mémoire DRAM et les circuits logiques. Le FET 30 du circuit logique, considéré à titre d'exemple, est formé sur une couche d'oxyde de grille 32 et il comprend une électrode de grille en silicium polycristallin 34. Il est généralement préférable de ne pas former une couche de siliciure sur la couche d'élec- trode de grille en silicium polycristallin 34 au stade du processus de fa- brication qui est illustré. A la place, on utilise un processus de formation de siliciure auto-aligné pour achever les FET du circuit logique à un stade ultérieur dans le processus de fabrication. Des éléments d'espace- ment en oxyde 38 sont formés de chaque côté de l'électrode de grille 34 et ils sont utilisés de façon caractéristique dans la définition d'une structure LDD pour les régions de source/drain 40 des FET logiques. Après la formation des FET pour le réseau de mémoire DRAM et le réseau logique, il est caractéristique de former une couche d'oxyde épaisse 42 sur la totalité du substrat 10. La couche d'oxyde est déposée avec une épaisseur suffisante à la fois pour recouvrir les diverses struc- tures de dispositifs et pour procurer une épaisseur suffisante pour l'apla- nissement de la couche d'oxyde 42. L'aplanissement de la couche d'oxyde 42 est important pour améliorer la latitude de traitement pour les étapes de photolithographie et d'attaque qui sont utilisées pour former l'électrode inférieure du condensateur de stockage de charge. Après la formation de la couche d'oxyde aplanie, on forme un passage 44 à tra- vers la couche d'oxyde aplanie pour mettre à nu la région de source/drain 28 a laquelle sera connecté le condensateur de stockage de charge de la cellule de mémoire DRAM qui est illustrée. On introduit du silicium poly- cristallin dopé à l'intérieur du passage 44 pour former une interconnexion verticale 46 entre la région de source/drain 28 et l'électrode inférieure 48 du condensateur de stockage de charge. L'électrode inférieure 48 du condensateur de stockage de charge est formée de façon caractéristique par plusieurs couches de silicium polycristallin dopé. Pour les règles de conception que l'on utilise de façon caractéristique dans des processus modernes, il est important de former pour l'électrode inférieure 48 une structure de condensateur tridimensionnelle, à couronne ou à ailettes, de façon qu'elle ait une aire de surface suffisante pour procurer un niveau de stockage de charge suffisant pour le condensateur. Une telle structure à couronne ou à ailettes est nécessaire pour faire en sorte que le con- densateur de stockage de charge de la cellule de mémoire DRAM stocke une charge suffisamment grande, pour faciliter des opérations de lecture et d'écriture de données, ainsi que pour garantir que la charge stockée reste sur le condensateur de stockage de charge pendant une durée ac- ceptable, sans exiger une opération de régénération. La formation du condensateur de stockage de charge se poursuit par la formation d'un diélectrique de condensateur 50, constitué par la structure oxyde/nitrure/oxyde, à trois couches, connue sous l'appellation ONO, sur I'électrode de condensateur inférieure 48. Une électrode supérieure 52 est formée en établissant une autre couche de silicium polycristallin dopé dans laquelle on définit un motif d'une manière classique dans des ré- seaux de mémoire DRAM. La figure 2 montre le condensateur de stock- age de charge achevé. Après l'achèvement du condensateur de stockage de charge, on forme sur le dispositif de la figure 2 un masque, tel qu'un masque de ré- sine photosensible 54, pour recouvrir le réseau de mémoire DRAM incor- poré et laisser à nu la couche d'oxyde 42 au-dessus du réseau du circuit logique. On effectue une opération d'attaque pour enlever la couche d'oxyde épais 42 dans la position située au-dessus du circuit logique, ce qui donne la structure qui est représentée sur la figure 3. On poursuit le traitement sur le FET logique 30, pour former une couche de siliciure 66 sur l'électrode de grille 34 et des couches de siliciure 68 sur les régions de source/drain 40, comme représenté sur la figure 4. Les couches de siliciure 66, 68 réduisent la résistivité et la résistance de contact de l'électrode de grille et des régions de source/drain. Les couches de sili- ciure sont formées de façon caractéristique dans un processus de forma- tion de siliciure auto-aligné, dans lequel une couche d'un métal réfrac- taire tel que le titane est déposée sur l'électrode de grille en silicium po- lycristallin à nu, et les régions de source/drain en silicium à nu. Une opé- ration de recuit initiale est effectuée pour convertir une partie de la cou- che de métal déposée en un siliciure de métal. Une opération d'attaque est effectuée pour enlever le métal qui n'a pas réagi, et ensuite une se- conde opération de recuit est effectuée pour obtenir une faible résistivité pour les couches de siliciure de métal 66, 68 sur l'électrode de grille 34 et sur les régions de source/drain 40. Le traitement se poursuit pour for- mer une structure d'interconnexion, qui est de façon caractéristique du type multicouche, réservée au circuit logique (non représentée). Un trai- tement ultérieur achève le dispositif à circuit intégré qui comprend à la fois le circuit logique et le circuit de mémoire DRAM incorporee. Jusqu'a présent, la formation d'une mémoire DRAM incorporée pour les circuits logiques d'un dispositif à circuit intégré, dans le but d'améliorer les performances des circuits logiques et du dispositif consi- déré globalement, a été un processus coûteux qui présente des rende- ments de fabrication faibles d'une manière indésirable, pour le dispositif à circuit intégré désiré. Il est donc souhaitable de procurer un meilleur processus pour former des dispositifs à circuit intégré avec une mémoire DRAM incorporée. Des modes de réalisation de la présente invention procurent un procédé de fabrication d'un dispositif à circuit intégré comprenant à la fois des circuits de mémoire DRAM incorporée et des circuits logiques sur un seul substrat. Le procédé comprend les étapes qui consistent à former un substrat, à former des FET de transfert dans et sur des régions du substrat qui correspondent à des circuits de mémoire DRAM incorporée, et à former des FET logiques dans et sur des régions du substrat qui cor- respondent à des circuits logiques. On forme une première couche iso- lante sur les FET de transfert et sur les FET logiques. On définit des première et seconde ouvertures à travers la première couche isolante, pour mettre à nu respectivement les première et seconde régions de source/drain, de l'un au moins des FET de transfert, et on définit une troisième ouverture pour mettre à nu au moins un conducteur dans le cir- cuit logique. On forme une première couche conductrice sur la première couche isolante, de façon qu'elle s'étende à l'intérieur des ouvertures pour venir en contact avec la première région de source/drain du FET de transfert considéré, d'une manière telle que la première couche conduc- trice revête et ne remplisse pas la première ouverture. On forme une couche diélectrique de condensateur à l'intérieur de la première ouver- ture. On forme une seconde couche conductrice à l'intérieur de la pre- mière ouverture, et on définit un motif dans la première couche conduc- trice et la seconde couche conductrice, pour définir latéralement respec- tivement une électrode de condensateur inférieure et une électrode de condensateur supérieure, d'un condensateur de stockage de charge de mémoire DRAM incorporée. Selon un aspect particulier de l'invention, on forme le conden- sateur de stockage de charge de mémoire DRAM incorporée sans utiliser des étapes de traitement a haute température. Certains modes de réalisation de l'invention comprennent les étapes qui consistent à recouvrir sélectivement les FET de transfert avec une couche dielectrique de protection, tout en laissant les FET logiques à nu, à déposer une couche de métal sur les FET logiques, à recuire la couche de métal pour faire réagir la couche de métal avec des parties des FET logiques; à enlever des parties de la couche de métal après l'étape de recuit de la couche de métal; et à former ensuite la première couche isolante. Selon un aspect différent et plus détaillé de l'invention, on en- lève la couche diélectrique de condensateur à l'intérieur de la seconde ouverture et de la troisième ouverture, pour permettre d'utiliser ces ou- vertures pour former respectivement des contacts de ligne de bit et des contacts logiques. En outre, conformément à cet aspect, on forme la se- conde couche conductrice à l'intérieur de la seconde ouverture et de la troisième ouverture, de façon que la seconde couche conductrice soit en contact avec la première couche conductrice à l'intérieur de la seconde ouverture et à l'intérieur de la troisième ouverture. D'un point de vue dif- férent, des modes de réalisation de l'invention peuvent former la pre- mière couche conductrice à l'intérieur de la troisième ouverture, de façon que la première couche conductrice soit en contact avec au moins un conducteur à l'intérieur de la troisième ouverture. Selon encore un autre aspect de cette dernière caractéristique, le procédé peut déposer une seconde couche isolante sur la seconde couche conductrice et il peut former une quatrième ouverture à l'intérieur de la seconde couche isolante, pour mettre à nu l'électrode de conden- sateur supérieure, et une cinquième ouverture à travers la seconde cou- che isolante pour mettre à nu une partie de la seconde couche conduc- trice qui est connectée au conducteur ou aux conducteurs précités. On forme des contacts en déposant une troisième couche conductrice à l'in- térieur des quatrième et cinquième ouvertures et sur la seconde couche isolante, et en définissant ensuite un motif dans la troisième couche con- ductrice pour former une ligne d'interconnexion qui connecte l'électrode de condensateur supérieure à un potentiel de référence, en traversant la quatrième ouverture, et pour former une ligne d'interconnexion logique qui est connectée au conducteur ou aux conducteurs précités. Selon un aspect différent de la présente invention, on définit un motif dans la première couche conductrice avant de former la couche di- électrique de condensateur, et on recouvre les bords de l'électrode de condensateur inférieure avec la couche diélectrique de condensateur. Dans cet aspect, les bords de l'électrode de condensateur supérieure s'étendent latéralement au-delà des bords de l'électrode de condensateur inférieure. D'autres caractéristiques et avantages de la présente invention seront mieux compris a la lecture de la description qui va suivre de mo- des de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: Les figures 1 a 4 illustrent des étapes dans un processus clas- sique pour former un dispositif à circuit intégré à mémoire DRAM incorpo- rée. Les figures 5 à 15 illustrent des étapes dans un processus préféré pour former un dispositif à circuit intégré conforme à des modes de réalisation préférés de la présente invention. La figure 16 illustre une autre configuration d'un condensateur, qui est particulièrement préférée pour une cellule de mémoire DRAM in- corporée. Diverses contraintes s'appliquent au processus classique illus- tré sur les figures 1 à 4 pour former des circuits logiques et une mémoire DRAM incorporée dans un circuit intégré qui est formé sur une seule puce. Le processus qui est utilisé pour découvrir les FET des circuits lo- giques après la formation du condensateur de mémoire DRAM, c'est-a- dire le processus qui élimine la couche d'oxyde 42 et transforme la structure de la figure 2 pour donner la structure de la figure 3, est une source particulière de problèmes. La couche d'oxyde 42 est formée de façon à être épaisse pour obtenir le niveau d'aplanissement désiré et pour protéger suffisamment les divers circuits logiques et de mémoire pendant les étapes d'attaque qui sont utilisées pour former la structure de couronne ou d'ailettes de l'électrode inférieure 48 du condensateur de stockage de charge. Du fait que la couche d'oxyde 42 a tendance à être épaisse, I'enlèvement de la couche d'oxyde 42 de la position qu'elle oc- cupe au-dessus des circuits logiques exige un traitement d'attaque pro- longé. L'électrode de grille en silicium polycristallin 34 s'étend audessus des régions de source/drain 40 du substrat sur environ 200 nm, et il est tout à fait possible qu'elle atteigne 400-500 nm. L'attaque pour enlever la couche d'oxyde 42 doit donc se prolonger sur une épaisseur d'oxyde au- dessus de l'électrode de grille du FET logique et sur une plus grande épaisseur d'oxyde au-dessus des régions de source/drain. Le traitement d'attaque doit être poursuivi jusqu'à ce que les régions de source/drain soient a nu, ce qui fait que l'enlèvement de la couche d'oxyde 42 a pour effet d'exposer l'électrode de grille au traitement d'attaque pendant une durée indésirable au cours de laquelle l'attaque se poursuit pour mettre à nu les régions de source/drain 40. Par conséquent, le traitement d'attaque conduit inévitablement à une perte de silicium polycristallin à partir de l'électrode de grille et à un endommagement de l'électrode de grille et de l'oxyde de grille par le traitement d'attaque par plasma. On a observé que la perte de silicium polycristallin et l'endommagement de l'électrode de grille par le traitement réduisaient les performances et les rendements de fabrication de circuits logiques dans des dispositifs à cir- cuit intégré à mémoire DRAM incorporée. Au lieu d'accomplir le traitement d'attaque relativement long qui est utilisé pour mettre à nu les régions de source/drain des FET logiques des circuits logiques qui sont représentés sur la figure 3, il est possible d'achever la formation des FET logiques avant la formation des conden- sateurs de stockage de charge du réseau de mémoire DRAM incorporée. Par exemple, on pourrait achever les FET du circuit logique avant de former la couche d'oxyde épaisse 42 sur la structure de la figure 1, élimi- nant ainsi la nécessité d'effectuer une attaque générale pour mettre à nu en même temps les régions de grille et de source/drain des FET logiques. Cependant, cette stratégie s'est avérée précédemment impraticable. L'achèvement des FET logiques du circuit logique exige de former les couches de siliciure 66, 68 respectivement sur l'électrode de grille 34 et les régions de source/drain 40. Les métaux qui sont incorporés dans ces couches de siliciure 66, 68 diffusent de façon caractéristique rapidement à travers le silicium pendant des étapes de traitement à température éle- vée. De telles étapes de traitement à température élevée sont exigées dans la formation des condensateurs de stockage de charge de mémoire DRAM, du fait que des aspects du traitement de dépôt de nitrure et du traitement d'oxydation suivant, qui sont utilisés dans la formation du di- électrique de condensateur ONO, exigent que le dispositif soit chauffé à des températures dépassant 700 C. De tels traitements à température élevée peuvent créer une large gamme de problèmes pour les couches de siliciure 66, 68 et peuvent rendre inopérants les FET 30 du circuit logi- que. Des modes de réalisation particulièrement préférés de la pré- sente invention s'attaquent à ces problèmes, ainsi qu'à d'autres, en for- mant les circuits logiques associés aux circuits de mémoire DRAM incor- porée, y compris le traitement de formation de siliciure auto-aligné, avant l'achèvement des condensateurs de stockage de charge du réseau de mémoire DRAM. Après la terminaison du traitement de formation de sili- ciure auto-aligné pour les FET logiques, on forme les condensateurs de stockage de charge du réseau de mémoire DRAM incorporée, en utilisant des étapes de traitement à basse température appropriées. En formant les condensateurs de stockage de charge après l'achèvement des tran- sistors du circuit logique, il n'est de façon caractéristique pas nécessaire d'effectuer une attaque traversant une couche d'oxyde épaisse, pour mettre à nu les électrodes de grille des FET logiques, pour un traitement ultérieur. Il y aura par conséquent une probabilité réduite d'endommage- ment des électrodes de grille des FET logiques pendant le traitement. Des modes de réalisation préférés de la présente invention s'attaquent aux problèmes classiques relatifs a la formation de condensateurs de stockage de charge après l'achèvement de FET logiques avec siliciure auto-aligné, en limitant des étapes de traitement à température élevée à la suite du traitement de formation de siliciure auto-aligné. La principale difficulté dans la formation de condensateurs de stockage de charge de mémoire DRAM après l'accomplissement du traitement de formation de siliciure auto-aligné des FET logiques, consiste dans la vitesse élevée à laquelle le titane et d'autres métaux qui sont utilisés dans des traite- ments de formation de siliciure auto-aligné diffusent à travers le substrat en silicium, à des températures qui sont habituellement utilisées pour la formation d'un condensateur. Cette diffusion rapide peut produire le phé- nomène de "formation de pointe", ou "spiking", qui, d'après ce que l'on a observé, est une source importante de fuite a partir de régions de source/drain, et peut rendre inutilisables des FET qui en sont affectés. On peut éviter la formation de pointe et d'autres phénomènes de diffu- sion rapide si on évite des étapes de traitement à température élevée après les étapes de traitement de formation de siliciure auto-aligné. Dans le contexte présent, le terme "étape de traitement a tem- pérature élevée" désigne une étape de traitement qui est effectuée à une température suffisamment élevée pour permettre des niveaux de trans- port significatifs à travers le substrat en silicium, pour le métal ou d'au- tres matériaux qui sont utilisés dans le processus de formation de sili- ciure auto-aligné, au point de réduire la conductivité des électrodes de grille ou des régions de source/drain des FET logiques. Par exemple, lorsque le titane est le métal qui est utilisé dans le traitement de forma- tion de siliciure auto-aligné, une étape de traitement à température éle- vée est une étape dans laquelle du titane diffuse aisément à travers le silicium. De façon caractéristique, ceci signifie qu'une étape de traite- ment qui est accomplie à une température supérieure à environ 700 C sera considérée comme étant une étape de traitement a température éle- vée, lorsque le titane est le métal qui intervient. L'homme de l'art appré- ciera que la température a laquelle des métaux commencent a diffuser rapidement est un paramètre de traitement familier dans les traitements de recuit en deux phases que l'on utilise habituellement dans la formation de siliciure auto-aligné. Dans la première phase d'un tel traitement de formation de siliciure en deux phases, il est nécessaire de maintenir le dispositif au-dessous d'une température critique, pour éviter des phéno- mènes de formation de pont. D'une manière similaire, on considère ici qu'une étape de traitement à haute température est une étape qui est accomplie à une température et une durée suffisantes pour occasionner une diffusion de métal ou une formation de pointe dans une mesure suf- fisante pour introduire une fuite à partir du noeud de stockage de charge. Comme dans le cas du traitement de formation de siliciure auto-aligné, la définition de ce que l'on appelle une étape de traitement à température élevée variera en fonction des métaux particuliers qui sont utilisés dansle traitement de formation de siliciure auto-aligné et de la configuration géométrique particulière des FET logiques. On évite des étapes de traitement à température élevée dans la formation des condensateurs de stockage de charge par la sélection de matériaux constitutifs appropriés pour les électrodes de condensateur et la couche diélectrique, et par la sélection d'étapes de traitement appro- priées pour déposer et mettre en forme ces matériaux. Dans un mode de réalisation particulièrement préféré de la présente invention, les conden- sateurs de stockage de charge du réseau de mémoire DRAM incorporée ont des électrodes métalliques déposées dans des traitements a basse température, et ils utilisent pour le diélectrique de condensateur un maté- riau à constante diélectrique élevée, qui est également formé dans un traitement à basse température. Par exemple, I'électrode inférieure du condensateur de stockage de charge pourrait être formée en nitrure de titane, le diélectrique de condensateur pourrait être du pentoxyde de tantale, et l'électrode de condensateur supérieure pourrait être en tung- stène. Chacun de ces matériaux peut être déposé dans un traitement de dépôt chimique en phase vapeur (ou CVD) à une température basse de façon appropriée, de manière à ne pas nuire à la qualité des surfaces des FET logiques qui correspondent à la formation de siliciure auto- aligne. On obtient une capacité suffisante pour le condensateur de stockage de charge de mémoire DRAM, à la fois en utilisant un matériau à constante diélectrique élevée pour le diélectrique de condensateur, et en formant une aire de surface de stockage de charge supplémentaire, au moyen de la forme physique de l'électrode de condensateur inférieure. L'électrode de condensateur inférieure est de préférence formée en défi- nissant une couche diélectrique aplanie sur le FET de transfert de la cellule de mémoire DRAM incorporée, en formant un passage de contact pour mettre à nu les régions de source/drain du FET, et en déposant de façon conforme une couche d'un conducteur tel que du nitrure de titane, de façon a revêtir le passage de contact. L'épaisseur de la couche dépo- sée est de préférence notablement inférieure au rayon du passage de contact, de façon que la couche de conducteur ne remplisse pas le pas- sage de contact. Ce processus forme une électrode de condensateur in- férieure avec une forme de cuvette cylindrique qui procure une aire de surface suffisante pour que le condensateur ait une capacité appropriée, sans la complexité de traitement supplémentaire qui est exigée pour for- mer une structure d'électrode de condensateur à couronne ou à ailettes. Un aspect particulièrement préféré de la présente invention consiste en ce que l'électrode de condensateur supérieure est formée dans le cadre d'un traitement de formation d'un bouchon de tungstène, qui est égale- ment utilisé pour former des contacts et des interconnexions pour les cir- cuits logiques. Ceci combine des processus nécessaires à la fois pour les circuits de mémoire DRAM et les circuits logiques, d'une manière très naturelle qui simplifie la séquence de processus global, améliore les ren- dements de fabrication et réduit les coûts. Ces processus ne sont habi- tuellement pas combinés, du fait que des électrodes de condensateur sont de façon caractéristique en silicium polycristallin et que même du silicium polycristallin fortement dopé est trop résistif pour être utilisé à titre de bouchon d'interconnexion ou de lignes d'interconnexion pour les circuits logiques rapides. De façon très préférable, les condensateurs de stockage de charge du réseau de mémoire DRAM incorporée ont une électrode infé- rieure en nitrure de titane et une électrode supérieure en tungstène. Des interconnexions consistant en bouchons de tungstène sont formées à la * fois pour les contacts de ligne de bit du réseau de mémoire DRAM incor- porée et pour les contacts de source/drain et de grille des circuits logi- ques. De façon très préférable, on utilise du nitrure de titane à titre de couche de barrière ou d'adhérence pour le processus de formation de bouchons de tungstène, de façon que les bouchons de tungstène aient une couche de nitrure de titane revêtant le passage d'interconnexion, et un bouchon de tungstène remplissant le reste du passage. Par consé- quent, la structure de condensateur diffère des contacts de ligne de bit et d'autres interconnexions par bouchons de tungstène que l'on trouve dans les circuits logiques, dans la mesure o le condensateur comporte une couche diélectrique entre la couche de nitrure de titane qui forme l'élec- trode de condensateur inférieure et le bouchon de tungstène qui forme l'électrode de condensateur supérieure. Les similitudes entre les structu- res de condensateur et d'interconnexion permettent une plus grande utili- sation d'étapes de traitement communes dans la formation du réseau de mémoire DRAM et des circuits logiques. On considère que d'autres aspects, plus spécifiques, de la pré- sente invention offrent également des avantages pour la fabrication de circuits logiques comprenant une mémoire DRAM incorporée, ou d'autres types de mémoire incorporée. Par exemple, du fait que l'électrode de condensateur supérieure comprend un métal formé conjointement à des parties de la structure d'interconnexion du circuit logique, le potentiel de référence de Vcc/2 pour l'électrode de condensateur supérieure peut être appliqué à un réseau d'électrodes de condensateur supérieures, en utili- sant un niveau de lignes d'interconnexion en métal qui est déjà rendu nécessaire par la structure d'interconnexion qui est exigée par le circuit logique. Cette utilisation de couches de lignes d'interconnexion commu- nes réduit encore davantage le nombre d'étapes de traitement supplé- mentaires qui sont exigées pour former une mémoire DRAM incorporée pour un circuit logique, ce qui est un facteur important pour faire en sorte que des circuits logiques avec une mémoire DRAM incorporée puissent être fabriqués et présentent un intérêt économique. Selon un autre as- pect spécifique de la présente invention. la couche de nitrure de titane ou une couche similaire de matériau conducteur qui forme l'électrode de condensateur inférieure s'étend sur la surface aplanie du diélectrique inter-couche qui recouvre le FET de transfert et le noeud de stockage de charge. La surface et les bords de l'électrode de condensateur inférieure sont recouverts par une couche de diélectrique de condensateur, et en- suite l'électrode supérieure en tungstène est formée de façon que les bords de l'électrode supérieure s'étendent au-delà des bords de l'élec- trode inférieure. En enfermant de cette manière les bords de l'électrode inférieure, on obtient une réduction de la fuite de paroi latérale pour le condensateur. On va maintenant décrire de façon plus détaillée ces as- pects de la présente invention, ainsi que d'autres, en se référant aux fi- gures 5 à 16. On décrira des aspects de la présente invention en se référant à un exemple particulier d'un circuit de traitement qui comprend, sur une seule puce, une mémoire DRAM incorporée, des circuits logiques rapides et, en fonction des besoins, des circuits d'entrée/sortie capables de fonctionner à des tensions plus élevées que les circuits logiques. De tels circuits d'entrée/sortie à tension d'alimentation plus élevée sont souhai- tables lorsque les circuits logiques du dispositif à circuit intégré fonction- nent a une tension d'alimentation interne réduite, mais le dispositif à cir- cuit intégré, considéré globalement, doit être connecté à des circuits ex- térieurs qui fonctionnent à des tensions supérieures, ou qui doivent être attaqués avec des courants plus élevés qui sont caractéristiques des cir- cuits logiques. La formation des circuits d'entrée/sortie qui doivent être incorporés dans le dispositif à circuit intégré illustré n'est pas représen- tée du fait que, dans le contexte de l'explication de la présente invention, la formation des circuits d'entrée/sortie sera de façon générale similaire aux procédés utilisés dans la fabrication des circuits logiques qui sont illustrés. Divers stades dans la formation d'une cellule d'un réseau de mémoire DRAM incorporée sont illustrés du côté gauche des figures 5 à 16, et divers stades dans la formation d'un FET logique représentatif d'un circuit logique rapide, sont illustrés du côté droit des figures 5 à 16. Dans les modes de réalisation qui sont illustrés, les circuits de mémoire DRAM incorporée et les circuits logiques sont formés sur la surface de type P d'un substrat 100 qui comporte des structures d'isolation par tranchées de faible profondeur, 102. Les structures d'isolation par tranchées de fai- ble profondeur 102 sont formées autour des dispositifs à la fois des cir- cuits de mémoire DRAM incorporée et des circuits logiques, en gravant des tranchées dans le substrat 100 et en remplissant ensuite les tran- chées avec de l'oxyde formé par dépôt chimique en phase vapeur (ou CVD). Une variété d'implantations, comprenant des exemples des im- plantations de champ, des implantations anti-perçage et des implanta- tions pour former des régions de caisson P et de caisson N, pour des cir- cuits NMOS, PMOS et CMOS, dans les circuits logiques et d'en- trée/sortie, sont également effectuées dans les stades initiaux de la fa- brication du dispositif qui est illustré. Après les diverses étapes de traitement préparatoires, on forme les couches d'oxyde de grille et les électrodes de grille des FET des divers circuits de mémoire DRAM, logiques et d'entrée/sortie. Il est pos- sible que les étapes de traitement qui sont utilisées dans la formation des FET dans ces divers circuits soient différentes, pour établir les ca- ractéristiques fonctionnelles différentes qui peuvent être préférées pour chacun de ces circuits. Il pourrait par exemple être souhaitable de don- ner aux différents FET différentes tensions d'alimentation, différentes caractéristiques de commutation et différentes caractéristiques de fuite. Les FET des circuits logiques pourraient être conçus de façon à présen- ter un fonctionnement rapide et à faible puissance, qui pourrait exiger des tensions d'alimentation basses, d'environ 1,8 à 2,5 V, et une épais- seur d'oxyde de grille d'environ 4 nm. Les circuits d'entrée/sortie pour- raient avoir des tensions d'alimentation plus élevées, telles qu'environ 3,3 V, et des courants d'attaque plus élevés, l'obtention de ces deux ca- ractéristiques pouvant être facilitée par l'utilisation d'une épaisseur d'oxyde de grille intermédiaire, telle qu'environ 7,5 nm. Enfin, les FET de transfert du réseau de cellules de mémoire DRAM incorporée pourraient être conçus de façon à avoir un faible niveau de fuite, et ils pourraient ainsi être formés de façon à avoir une couche d'oxyde de grille d'une épaisseur d'environ 10 nm ou plus. La formation de ces différentes épaisseurs d'oxyde de grille peut être accomplie par divers processus classiques dans lesquels le substrat dans les différentes parties du dis- positif est exposé à un environnement d'oxydation thermique pendant différentes durées. Lorsque des couches d'oxyde de grille sont formées dans les différentes sections du dispositif à circuit intégré, il est préféra- ble que les couches d'oxyde de grille soient protégées par le dépôt de silicium polycristallin sur les couches d'oxyde de grille nouvellement for- mées. Cette couche de protection initiale en silicium polycristallin est de préférence incorporée dans les électrodes de grille pour les FET de transfert dans les sections de mémoire DRAM incorporée, et pour les FET logiques dans les sections de circuits logiques du dispositif à circuit inté- gré. Le FET de transfert 104 et la ligne d'interconnexion 106 de la cellule de mémoire DRAM incorporée qui est représentée du côté gauche de la figure 5, sont formés en partant du dépôt général d'une couche de silicium polycristallin jusqu'à une épaisseur comprise entre environ 150 et 350 nm, sur la couche d'oxyde de grille 108. La couche de silicium poly- cristallin est dopée avec le type N par implantation ionique de phosphore et recuit. Dans certains cas, il peut être souhaitable de former une cou- che d'un siliciure de métal, tel que du siliciure de titane, sur la surface de la couche de silicium polycristallin dans laquelle on doit définir un motif pour former les électrodes de grille des FET de transfert de la mémoire DRAM incorporée, dans le but de réduire encore davantage la résistivité des électrodes de grille et des lignes d'interconnexion. Du fait qu'un traitement de formation de siliciure auto-aligné introduirait une fuite dans les FET de transfert, la couche de siliciure est formée par dépôt par pul- vérisation cathodique ou par dépôt chimique en phase vapeur, et aucun siliciure n'est formé sur les régions de source/drain des FET de transfert. En fonction de la nature des étapes de traitement thermique ultérieures, il peut en fait être préférable de ne pas former une couche de siliciure sur les électrodes de grille, pour limiter la diffusion de métaux à travers les électrodes de grille. Pour simplifier, cette couche de siliciure de titane n'est pas représentée dans les dessins. Une couche d'oxyde de protec- tion est formée sur la couche de silicium polycristallin, jusqu'à une épais- seur qui est par exemple de 50 à 300 nm. La couche d'oxyde de recou- vrement protège les électrodes de grille et les lignes d'interconnexion du réseau de mémoire DRAM incorporé, contre un endommagement par le traitement au cours d'étapes d'attaque et d'implantation ultérieures. On effectue une opération de définition de motif sur la structure multicouche pour former des lignes de silicium polycristallin 110, 112 pour les FET de transfert 104, et des lignes d'interconnexion 106. Les lignes en silicium polycristallin 110, 112 sont recouvertes par des couches d'oxyde de pro- tection 114. Des régions de source/drain 118 sont formées de façon ca- ractéristique de chaque côté des électrodes de grille 110, pour achever les FET de transfert 104. Dans des modes de réalisation préférés de la mémoire DRAM incorporée, les régions de source/drain 118 reçoivent un niveau uniforme et modéré de dopage de type N par implantation auto- alignée sur l'électrode de grille 110. De façon caractéristique, on évite les niveaux de dopage plus élevés qui sont associés à l'utilisation de structures a drain faiblement dopé (ou LDD pour "lightly doped drain"), du fait que l'endommagement par implantation qui en résulte pour le substrat peut produire une fuite. On forme des structures d'espacement en oxyde 116 de part et d'autre des électrodes de grille 110 et des lignes d'inter- connexion 112, pour procurer une protection supplémentaire pour les électrodes de grille et les lignes d'interconnexion pendant un traitement ultérieur, et pour former une partie de l'isolation entre les électrodes de condensateur inférieures et les électrodes de grille et les lignes d'inter- connexion. De façon générale, les FET logiques 120 sont formés approxi- mativement en même temps que les FET de transfert 104 du réseau de mémoire DRAM incorporée. En fonction des différences qui sont intro- duites entre les divers FET, comme différentes implantations d'ajuste- ment de seuil, différents niveaux de dopage d'électrodes de grille, et différents niveaux et profils de dopage de source/drain, certaines des étapes de traitement qui sont utilisées pour former les FET logiques pourraient être communes au processus de formation des FET de trans- fert du réseau de mémoire DRAM incorporée ou des circuits d'en- trée/sortie. Indépendamment de la séquence de processus particulière qui est sélectionnée, on forme les FET logiques 120 dans et sur les ré- gions de dispositifs actifs du substrat en formant tout d'abord une couche d'oxyde de grille 122 appropriée. On dépose du silicium polycristallin, on le dope et on définit un motif dans celui-ci pour former des électrodes de grille 124. Il est préférable de ne pas former une couche de siliciure sur l'électrode de grille en silicium polycristallin à ce stade de traitement, du fait qu'une couche de siliciure est plus avantageusement formée sur l'électrode de grille par un processus de formation de siliciure auto-aligné ultérieur. On forme des structures d'espacement en oxyde 126 le long de l'électrode de grille en silicium polycristallin 124, à la fois pour protéger l'électrode de grille pendant un traitement ultérieur, et pour faciliter la formation des régions de source/drain LDD 128. Il est de façon caracté- ristique préférable de former les régions de source/drain 128 des FET logiques 120 en utilisant la structure LDD pour résoudre le problème d'électrons chauds de petits FET. De ce fait, on forme les régions de source/drain 128 en implantant tout d'abord une dose relativement faible d'ions de type N auto-alignés sur l'électrode de grille 124, avant la for- mation des structures d'espacement en oxyde 126. On forme ensuite les structures d'espacement en oxyde 126 en effectuant un dépôt général d'une couche d'oxyde, par CVD, jusqu'à une épaisseur d'environ 100-200 nm, et en effectuant une attaque de réduction de l'épaisseur de la cou- che d'oxyde générale, pour former les structures d'espacement 126. On effectue ensuite une seconde implantation auto-alignée sur les structures d'espacement, pour compléter l'implantation des régions de source/drain 128. Un recuit qui est effectué ensuite active les dopants dans les ré- gions de source/drain 128. Il est évidemment probable que les circuits logiques réels à former seront beaucoup plus complexes que le FET indi- viduel qui est illustré. Par exemple, de nombreux circuits logiques pré- sents comprennent a la fois des dispositifs NMOS et PMOS dans diverses configurations. Cependant, le FET logique unique qui est illustré est une illustration appropriée du processus de la présente invention, et par con- séquent on n'envisagera pas ici la complexité supplémentaire de circuits logiques caractéristiques. Après avoir formé les FET de transfert 104 du réseau de mé- moire DRAM incorporée et les FET logiques 120 des circuits logiques, on effectue ensuite un traitement de formation de siliciure auto-aligné sur les FET logiques, pour former des couches de siliciure sur l'électrode en silicium polycristallin 124 et sur les régions de source/drain 128. Pour éviter que le traitement de formation de siliciure auto-aligné ne forme une couche de siliciure sur les régions de source/drain 128 des FET de transfert, ce qui pourrait occasionner une fuite, il est préférable de for- mer une couche de protection sur les FET de transfert 104 et d'autres parties des régions de mémoire DRAM incorporée. En se référant à la figure 6, on note que l'on dépose une couche d'oxyde de protection 130, par exemple jusqu'à une épaisseur d'environ 100 à 200 nm, dans un traitement de dépôt par CVD, à partir d'un gaz de source consistant en tétraéthylorthosilicate, ou TEOS. Une couche d'oxyde de protection 130 ou un isolant similaire qui a une bonne compatibilité avec d'autres étapes de traitement est préférable, du fait que l'oxyde ne réagira pas notable- ment avec le titane ou un autre métal de source qui est utilisé dans le traitement de formation de siliciure auto-aligné pour les FET logiques. De plus, du fait que la couche 130 est un isolant, il n'est pas nécessaire de la retirer complètement de la position qu'elle occupe au- dessus des FET de transfert et d'autres parties des régions de mémoire DRAM incorporée, avant un traitement ultérieur. Le traitement de formation de siliciure auto- aligné commence par la pulvérisation cathodique d'une couche de titane sur la surface du dispositif, par exemple jusqu'à une épaisseur de 50 nm. On convertit cette couche de titane en siliciure de titane à la surface des électrodes de grille en silicium polycristallin 124 des FET logiques, et sur les parties à nu du substrat, comprenant les régions de source/drain 128, dans un traitement de recuit en deux étapes. A la première étape de traitement, on soumet le dispositif à un recuit thermique rapide (ou RTA pour "rapid thermal anneal"), en chauffant le dispositif jusqu'à une tem- pérature inférieure à environ 700 C, pendant environ trente secondes. La première étape de RTA du traitement convertit la couche de titane en si- liciure de titane (de façon nominale TiSi2), à l'endroit auquel la couche de titane est en contact avec une surface de silicium (cristallin ou poly- cristallin) pendant le recuit. Dans l'étape de RTA initiale, une couche de siliciure de titane 132 est formée au-dessus de l'électrode de grille en silicium polycristallin 124, et des couches de siliciure de titane 134 sont formées au-dessus des régions de source/drain 128, comme représenté sur la figure 7. Le premier traitement de RTA est suivi par une attaque pour enlever des parties de la couche de titane qui n'ont pas réagi, en laissant derrière du siliciure de titane sur le silicium à nu des électrodes de grille 124 et des régions de source/drain 128. Après l'étape de RTA initiale, on soumet la surface du dispositif à l'action d'un agent d'attaque par voie humide consistant en H202 et NH4OH dilué dans de l'eau, pour éliminer de la surface du dispositif le titane qui n'a pas réagi et une variété de composés de titane indésira- bles, ce processus mettant complètement à nu la couche d'oxyde de protection 130 sur les régions de mémoire DRAM incorporée. Après que le titane qui n'a pas réagi a été éliminé du dispositif, un traitement sup- plémentaire est nécessaire pour former des couches de siliciure appro- priées sur les électrodes de grille et au-dessus des régions de source/drain. On applique un traitement supplémentaire aux couches de siliciure de titane dans un second traitement de RTA, pour obtenir une phase à faible résistivité désirée, pour les couches de siliciure de titane. La majeure partie du siliciure de titane qui est formé sur les surfaces en silicium dans la première étape de recuit décrite ci-dessus (recuit thermi- que rapide à environ 700 C pendant 30 s) sera la phase métastable de siliciure de titane à résistivité relativement élevée (connue sous le nom de phase "C-49"), qui n'a pas une résistivité aussi faible que ce qui est souhaitable. Il est donc souhaitable de soumettre le dispositif à une se- conde étape de recuit à une température dépassant 750 C, pendant au moins dix secondes, pour convertir la phase de siliciure de titane C-49, à résistivité supérieure, pour donner la phase orthogonale de siliciure de titane à résistivité inférieure (connue sous le nom de phase "C- 54"). En effectuant le traitement de formation de siliciure auto-aligné pour les FET logiques du circuit de logique à mémoire DRAM incorporée, envisagé à titre d'exemple, avant la formation des condensateurs, les traitements de RTA relativement brefs qui sont utilisés pour former les régions de sili- ciure n'affecteront pas la couche diélectrique de condensateur qui est formée ultérieurement pour le condensateur de stockage de charge. Ceci facilite l'utilisation d'un matériau à constante diélectrique élevée pour le diélectrique de condensateur pour le réseau de mémoire DRAM incorpo- rée. En se référant à la figure 8, on note que l'on forme ensuite une couche diélectrique inter-couche 136 au-dessus des FET de transfert 104 du réseau de mémoire DRAM incorporée, et au-dessus des FET logiques et d'autres parties des circuits logiques. Le diélectrique inter-couche 136 est de façon générale similaire au diélectrique inter- couche qui est utilisé dans des circuits logiques classiques. Par exemple, le diélectrique inter- couche pourrait consister en une couche d'oxyde déposée par dépôt chi- mique en phase vapeur à la pression atmosphérique (ou APCV pour "atmospheric pressure chemical vapor deposition"), à partir d'un gaz de source consistant en TEOS, cette couche étant ensuite aplanie, par exemple par polissage chimio-mécanique (ou CMP pour "chemical mechanical polishing"). Le diélectrique inter-couche 136 aplani résultant est de façon caractéristique suffisamment épais pour recouvrir de façon sûre les divers FET et d'autres dispositifs de la mémoire DRAM incorpo- rée et des circuits logiques qui sont formés jusqu'à ce point dans le pro- cessus. Le fait de former un diélectrique inter-couche 136 relativement épais procure un avantage qui consiste en ce que l'épaisseur du diélec- trique inter-couche 136 déterminera en partie la capacité des condensa- teurs de stockage de charge. De ce fait, il peut être souhaitable d'ajuster l'épaisseur du diélectrique inter-couche 136 pour obtenir une capacité suffisante pour les condensateurs de la structure de mémoire DRAM in- corporée. Apres avoir formé la couche diélectrique aplanie, on forme des passages de contact pour mettre à nu chacune des régions de source/drain 118 du FET de transfert 104 du réseau de mémoire DRAM incorporée, et également pour mettre à nu les régions appropriées parmi les régions de source/drain 128 et les électrodes de grille 124 des cir- cuits logiques. On peut former les passages de contact en formant un masque de résine photosensible, dans un processus de photolithographie classique, et en attaquant ensuite les passages de contact, en utilisant par exemple un traitement d'attaque ionique réactive avec un agent d'at- taque qui est obtenu dans un traitement par plasma, à partir d'un gaz de source comprenant CF4. On retire ensuite le masque de résine photosen- sible pour obtenir la structure qui est illustrée sur la figure 9. Comme représenté schématiquement sur la figure 9, un pas- sage de contact 146 est formé de façon à mettre à nu une surface de la région de source/drain 138 du FET de transfert qui remplira la fonction de noeud de stockage de charge pour la cellule de mémoire DRAM incor- porée qui est illustrée. Le passage de contact 148 s'étend à travers le diélectrique inter-couche 136 pour mettre à nu la région de source/drain qui remplira de façon caractéristique la fonction d'un contact de ligne de bit commun entre deux FET de transfert adjacents de deux cellules de mémoire DRAM incorporée adjacentes (une seule est représentée). Dans la mesure admissible dans le cadre de la conception d'ensemble, il est préférable de donner au passage de contact 146 une taille supérieure à celle du passage de contact 148, pour faciliter la formation, àl'intérieur du passage de contact 146, de l'électrode inférieure, du diélectrique de condensateur et de l'électrode supérieure qui constituent le condensateur de stockage de charge. La formation du condensateur de stockage de charge exige de former à l'intérieur du passage de contact 146 une cou- che diélectrique de condensateur supplémentaire, bien que mince, qui ne restera pas à l'intérieur du passage de contact 148. Un point plus impor- tant consiste en ce qu'il est préférable que le passage de contact 146 soit relativement large pour procurer une meilleure uniformité de couche et de meilleures conditions de dépôt à l'intérieur du passage de contact 146, en comparaison avec le passage de contact 148 dans lequel le contact de ligne de bit est formé. La figure 9 montre également le pas- sage de contact 150 qui met à nu la couche de siliciure 134 sur la région de source/drain 142 du FET logique. Diverses connexions entre des par- ties des circuits logiques sont établies en partie par des interconnexions verticales. Une telle interconnexion comprendra un bouchon de tungstène formé à l'intérieur du passage de contact 150 et connecté de façon con- ductrice à la région de source/drain 142 du FET logique qui est illustré. Bien que ceci ne soit pas représenté, d'autres ouvertures à travers le di- électrique inter-couche sont formées de façon caractéristique vers diffé- rents conducteurs des circuits logiques, et des interconnexions verticales telles que des bouchons de tungstène sont formées a l'intérieur de ces passages de contact, de la manière exigée par le schéma d'intercon- nexion particulier du circuit logique. Plus préférablement, les bouchons de tungstène qui forment des contacts de ligne de bit et des intercon- nexions verticales pour les circuits logiques, sont formés en utilisant certaines des étapes de processus qui sont également utilisées pour for- mer les électrodes de condensateur inférieures et supérieures dans le réseau de mémoire DRAM incorporée. On forme ensuite les électrodes de condensateurs inférieures et les couches de barrières de bouchons d'interconnexion, conformément à des modes de réalisation préférés de la présente invention. Le métal qui est sélectionné pour la couche de barrière est le plus préférablement choisi de façon qu'il puisse être utilisé à la fois pour la couche de bar- rière/adhérence dans le processus de formation de bouchon de tungstène qui est utilisé pour former les interconnexions logiques et de ligne de bit, et pour au moins une partie de l'électrode inférieure du condensateur de stockage de charge de mémoire DRAM incorporée. Le titane, le titane- tungstène et le nitrure de titane sont tous connus pour procurer des cou- ches de barrière/adhérence appropriées pour des processus de formation de bouchons de tungstène, du type que l'on utilise de préférence dans la formation des contacts de ligne de bit et des interconnexions pour les circuits logiques de la présente invention. Lorsqu'on utilise le diélectrique de condensateur préféré, consistant en pentoxyde de tantale, pour les condensateurs de mémoire DRAM incorporée, ou lorsqu'on utilise pour le diélectrique de condensateur un matériau similaire à constante diélectri- que élevée, il est particulièrement préférable d'utiliser du nitrure de ti- tane (TiN) pour former au moins la surface supérieure de l'électrode de condensateur inférieure. Pour d'autres matériaux diélectriques de con- densateur, d'autres conducteurs pourraient être préférables, et on pour- rait utiliser d'autres conducteurs avec un matériau diélectrique de con- densateur consistant en pentoxyde de tantale, dans d'autres modes de réalisation, actuellement moins préférables. Le plus souvent, l'électrode de condensateur inférieure entière est formée à partir de nitrure de ti- tane, de façon qu'une couche mince de nitrure de titane, déposée de fa- çon conforme pour revêtir le passage de contact 146, remplisse la fonc- tion de l'électrode inférieure du condensateur de stockage de charge de la cellule de mémoire DRAM incorporée qui est illustrée. Le nitrure de titane qui est déposé à l'intérieur des passages de contact 148 et 150 en même temps qu'il est déposé à l'intérieur du passage de contact 146, se- ra ensuite utilisé à titre de couche de barrière pour les bouchons d'inter- connexion qui sont formés à l'intérieur des passages de contact 148 et 150. On dépose de préférence une couche de nitrure de titane 152 (figure 10), pour revêtir les passages de contact 146, 148, 150, dans un traitement à basse température. Un tel traitement à basse température est préférable pour limiter la diffusion de métaux a partir des régions des FET logiques dans lesquelles on a formé un siliciure auto-aligné, pour limiter ainsi la dégradation des FET logiques. Par conséquent, on dépose de préférence une couche de nitrure de titane 152 sur la structure de la figure 9, jusqu'à une épaisseur d'environ 100 nm ou moins, en utilisant un traitement de pulvérisation cathodique et une température de substrat relativement basse, ou bien, plus préférablement, on dépose une couche de nitrure de titane dans un traitement de dépôt chimique en phase va- peur (CVD), pour produire la structure de la figure 10. On peut déposer du nitrure de titane par CVD à partir de gaz de source consistant en TiCI4 + NH3, à une température de substrat basse comme il est souhaitable. Le traitement de CVD a l'avantage particulier sur la pulvérisation cathodique qui consiste en ce qu'il est beaucoup moins susceptible de chauffer le substrat de dépôt au cours du processus de dépôt. Ensuite, comme représenté sur la figure 11, on forme une cou- che de matériau diélectrique de condensateur 154 sur la surface de la couche de métal 152 qui a été déposée. A un certain point dans le pro- cessus, il sera nécessaire de former un motif dans la couche de nitrure de titane 152, pour définir l'étendue des différentes structures d'inter- connexion. En formant un motif dans la couche de nitrure de titane ulté- rieurement dans le processus, plus particulièrement en formant un motif dans la couche de nitrure de titane 152 après le dépôt de la couche de bouchon de tungstène, les bords des électrodes de condensateurs supé- rieures et inférieures sont alignés. Ainsi, le matériau diélectrique de con- densateur est déposé sur la totalité de la surface de la couche de nitrure de titane 152, y compris à l'intérieur des passages de contact dans les- quels des bouchons d'interconnexion en tungstène sont formés. Dans des modes de réalisation particulièrement préférés de la présente invention, un matériau diélectrique de condensateur à constante diélectrique élevée est préféré pour la couche 154, ce matériau pouvant consister en pen- toxyde de tantale, titanate de baryum-strontium, zirconate-titanate de plomb, un autre matériau similaire consistant en un oxyde, ou un autre matériau à constante dielectrique élevée. La couche diélectrique de con- densateur 154 qui est choisie a le plus préférablement une constante di- électrique "k" notablement supérieure, de l'ordre de 20 à 25 fois, ou plus, à la constante diélectrique effective du matériau ONO. L'utilisation d'un matériau à constante diélectrique élevée pour le diélectrique de conden- sateur facilite l'utilisation de la structure d'électrode de condensateur simple qui est préférée pour la cellule de mémoire DRAM incorporée, sans exiger des règles de conception plus grandes que celles qu'il est souhaitable d'utiliser pour obtenir une densité élevée dans le dispositif envisagé à titre d'exemple. Dans le mode de réalisation qui est illustré, une couche diélectrique de condensateur 132 en pentoxyde de tantale, de formule nominale Ta205, est déposée dans un traitement de dépôt chimique en phase vapeur (CVD), à partir d'un mélange de gaz de source consistant en Ta(OC2H5)5 + 02. Le diélectrique de condensateur consis- tant en pentoxyde de tantale pourrait être déposé dans un système de dépôt à densité élevée, tel que le système appelé LAM 9800 Integrity System, jusqu'à une épaisseur comprise entre environ 2 et 14 nm. L'épaisseur particulière qui est choisie pour le diélectrique de condensa- teur est de préférence faible, pour maximiser la capacité résultante, mais suffisamment grande pour garantir que la couche diélectrique de conden- sateur 154 n'ait pas de trous d'épingle inacceptables ou une tension de claquage inacceptable. Après avoir déposé la couche diélectrique de condensateur 154 sur le dispositif, on enlève la couche diélectrique de condensateur dans les parties du dispositif autres que celles dans lesquelles la couche diélectrique de condensateur est nécessaire pour les condensateurs du réseau de mémoire DRAM incorporée. On peut accomplir ceci en formant un masque de résine photosensible ou un autre type de masque sur les parties de la couche de nitrure de titane 152 qui seront transformées en électrodes de condensateurs inférieures. Ce masque met à nu la couche diélectrique de condensateur 154 au-dessus des circuits logiques et des contacts de ligne de bit du réseau de mémoire DRAM incorporée, et on effectue ensuite une opération d'attaque pour enlever la couche diélec- trique de condensateur o elle n'est pas exigée. Cette attaque peut être I'un des traitements d'attaque par voie sèche classiques, ou bien elle pourrait être une attaque par voie humide, utilisant par exemple une so- lution d'acide fluorhydrique diluée. Dans certaines circonstances, il peut être préférable d'utiliser une attaque par voie humide pour garantir que le masque de résine photosensible puisse être retiré aussi aisément que possible en utilisant un nettoyage par un solvant, sans recourir à une in- cinération ou à un autre traitement de décapage de résine photosensible basé sur de l'oxygène. Ceci peut être avantageux lorsque la couche 154 est un matériau à constante diélectrique élevée, tel que le pentoxyde de tantale, du fait que de tels matériaux peuvent être sensibles à des étapes de traitement dans un environnement d'oxygène. Le masque particulier qui est utilisé dans l'enlèvement de la couche diélectrique de condensa- teur 154 sur des parties du dispositif de la figure 11, n'est pas un mas- que ayant des dimensions critiques, dans le mode de réalisation qui est * illustré. Un traitement supplémentaire sera effectué pour définir latérale- ment la couche dielectrique de condensateur 156 représentée sur la fi- gure 12, à un stade de traitement ultérieur. On enlève ensuite le masque d'attaque de la couche diélectrique de condensateur. On dépose ensuite une couche de métal qui remplira la fonction d'un bouchon d'interconnexion pour les contacts de ligne de bit et les interconnexions du circuit logique, et la fonction des électrodes de con- densateurs supérieures des condensateurs de stockage de charge du ré- seau de mémoire DRAM incorporée. Le tungstène est un métal particuliè- rement préféré pour les bouchons d'interconnexion, et par conséquent il est également avantageusement utilisé pour le matériau des électrodes de condensateurs supérieures. De ce fait, on dépose une couche de tungstène sur la surface du dispositif de la figure 12, de préférence en utilisant un traitement de CVD, à partir d'un gaz de source consistant en WF6, pour déposer une épaisseur de tungstène suffisante pour remplir les ouvertures à l'intérieur des divers passages de contact du dispositif de la figure 12. Ici encore, le traitement de CVD est préféré du fait de sa meilleure compatibilité avec un traitement à basse température. On dé- pose le plus préférablement une épaisseur suffisante de tungstène, par exemple environ 100 à 250 nm, sur la surface du dispositif de la figure 12, de façon qu'on puisse définir un motif dans la couche de tungstène pour qu'elle devienne les interconnexions en métal de premier niveau pour les circuits logiques et les lignes de bit. On défini ensuite un motif dans la couche de tungstène en utilisant une opération de photolithogra- phie classique, pour définir latéralement une électrode de condensateur supérieure 158 et un contact de ligne de bit 160 pour la cellule de mé- moire DRAM incorporée qui est illustrée. Il est actuellement préférable que le contact de ligne de bit 160 soit connecté à un ensemble d'autres contacts de ligne de bit par l'intermédiaire d'une ligne d'interconnexion en tungstène, qui s'étend perpendiculairement à la coupe de la cellule de mémoire DRAM incorporée qui est illustrée sur la figure 13. L'étape de photolithographie classique que l'on utilise pour définir le motif de l'élec- trode de condensateur supérieure et du contact de ligne de bit, est éga- lement utilisée de préférence pour définir les bouchons d'interconnexion 162 pour les circuits logiques. Dans la mesure qui est imposée par le schéma d'interconnexion particulier des circuits logiques, il peut égale- ment être souhaitable de former un certain nombre de lignes d'intercon- nexion utilisant le même niveau de ligne d'interconnexion en tungstène, sur la surface du diélectrique inter-couche 136. Le traitement d'attaque qui est utilisé pour définir les électrodes en tungstène, les intercon- nexions et les lignes d'interconnexion est de façon caractéristique un traitement d'attaque par voie sèche utilisant un agent d'attaque qui est obtenu dans un traitement par plasma à partir d'un mélange de gaz de source comprenant Cl2 ou HCI. Pour achever la définition de l'électrode de condensateur inférieure, il peut être nécessaire de modifier la compo- sition de l'agent d'attaque lorsque le traitement d'attaque a traversé la couche de tungstène, pour définir l'électrode de condensateur supérieure 158. Il pourrait être nécessaire d'ajuster l'agent d'attaque en relation avec une composition chimique d'attaque basée sur du fluor, qui est em- ployée pour enlever la couche diélectrique de condensateur 156, de fa- çon à garantir l'uniformité du reste du traitement d'attaque sur l'étendue des parties de contacts de ligne de bit et de circuits logiques du dispositif à circuit intégré. Dans d'autres circonstances, I'agent d'attaque qui est utilisé pour la couche de tungstène peut enlever suffisamment la très mince couche de diélectrique de condensateur, sans avoir à ajuster la composition de l'agent d'attaque. Indépendamment de la manière selon laquelle on définit un motif dans la couche diélectrique de condensateur, le traitement d'attaque se poursuit ensuite à travers la couche de nitrure de titane 162, en utilisant un agent d'attaque d'une composition similaire à celle qui est utilisée pour l'attaque traversant la couche de tungstène. Le traitement d'attaque du nitrure de titane se poursuit de façon a faire disparaître la couche de nitrure de titane de la surface du diélectrique inter-couche 136, pour ainsi définir l'étendue latérale de l'électrode de condensateur inférieure 166, et séparer les diverses couches de barriè- res 168 des bouchons d'interconnexion. Un traitement supplémentaire se poursuit d'une manière simi- laire à celle qui est utilisée pour former les interconnexions de niveau supérieur pour des circuits logiques classiques. Ainsi, on forme une cou- che diélectrique inter-métal 170 sur les électrodes de condensateurs su- périeures 158 et sur d'autres parties du réseau de mémoire DRAM incor- porée et sur les circuits logiques. Le diélectrique inter-métal est de façon caractéristique de l'oxyde de silicium qui est formé dans un traitement de CVD à partir d'un gaz de source consistant en TEOS, un verre silicate, d'autres matériaux diélectriques, ou des combinaisons de matériaux di- électriques. Le diélectrique inter-couche 170 est de préférence aplani en utilisant le polissage chimio-mécanique. On accomplit des traitements de photolithographie classique et d'attaque classique, pour former des pas- sages de contact de second niveau 172 à travers le diélectrique inter- métal 170, pour mettre a nu les électrodes de condensateurs supérieures 158. Des passages de contact de second niveau 174 sont également formés de façon à mettre à nu des bouchons appropriés parmi les bou- chons d'interconnexion en tungstène 162, ou d'autres conducteurs des circuits logiques, de la manière exigée par le schéma d'interconnexion des circuits logiques. La figure 14 montre la structure résultante. On dépose ensuite du tungstène, ici encore par un traitement de CVD, sur la surface aplanie du diélectrique inter-métal 170, pour rem- plir les passages de contact 172, 174. On utilise un traitement d'attaque de réduction d'épaisseur pour enlever des parties non désirées de la couche de tungstène se trouvant sur le diélectrique inter-couche 170, de manière à définir des interconnexions verticales 176 qui sont connectées électriquement aux électrodes de condensateurs supérieures 158, et des interconnexions 178 qui sont connectées à des conducteurs appropriés à l'intérieur des circuits logiques. Le traitement d'attaque de réduction d'épaisseur peut être par exemple un traitement d'attaque ionique réac- tive utilisant un agent d'attaque obtenu à partir d'un mélange de gaz de source comprenant SF6. Pour le mode de réalisation qui est illustré, le niveau d'interconnexion suivant est formé en déposant sur la surface du diélectrique inter-métal une couche d'aluminium ou d'un alliage d'alumi- nium avec du cuivre, et en définissant ensuite un motif dans la couche d'aluminium, en utilisant un traitement de lithographie classique, pour définir des lignes d'interconnexion s'étendant sur la couche diélectrique inter-métal 170, et connectées électriquement aux bouchons d'intercon- nexion 176 et 178. Le plus préférablement, la ligne d'interconnexion 180 qui est connectée par l'intermédiaire du bouchon d'interconnexion 176 à l'électrode de condensateur supérieure 158, est connectée au potentiel de référence Vcc/2 qui est généralement utilisé à titre de tension de réfé- rence pour des condensateurs de mémoire DRAM. La ligne d'intercon- nexion 182, qui est sur le même niveau et s'étend sur la même surface du diélectrique inter-métal 170 que la ligne de Vcc/2 180, réalise d'autres interconnexions supplémentaires entre des parties des circuits logiques. Ce dispositif est représenté sur la figure 15. Un traitement supplémen- taire est poursuivi de la manière classique pour achever la fabrication du dispositif de la figure 15, pour former ainsi un réseau de mémoire DRAM incorporée dans un circuit logique, d'une manière se prêtant très bien à la fabrication. La figure 16 montre une variante d'un condensateur de mémoire DRAM incorporée qui a des caractéristiques de fuite de paroi latérale améliorées, en comparaison avec le condensateur qui est représenté sur la figure 13. Dans ce mode de réalisation, I'électrode inférieure en nitrure de titane 180 est définie latéralement avant le dépôt du matériau diélec- trique de condensateur 182. L'étendue de l'électrode de condensateur inférieure 180 est telle que l'électrode de condensateur supérieure 184 s'étendra au-delà des bords de l'électrode de condensateur inférieure, dans toutes les directions. Après que l'électrode de condensateur infé- rieure 180 a été définie latéralement, le diélectrique de condensateur est déposé sur la surface du dispositif, et un traitement supplémentaire sem- blable à celui envisagé ci-dessus, à la suite de l'étape qui est illustrée sur la figure 12, est accompli pour achever le condensateur qui est re- présenté. Le résultat est un condensateur de stockage de charge qui a une électrode inférieure 180 dont les bords sont recouverts par la couche diélectrique de condensateur 182. L'électrode de condensateur supé- rieure 184, en tungstène, s'étend au-delà des bords de l'électrode de condensateur inférieure, comme représenté. En plus des avantages d'une fuite de paroi latérale réduite, le mode de réalisation de la figure 16 a l'avantage supplémentaire qui consiste en ce qu'il n'exige pas que le traitement d'attaque du tungstène qui est utilisé pour définir les bouchons 160 et 162 et l'électrode de condensateur supérieure 184, traverse com- plètement la couche diélectrique de condensateur. Par conséquent, même si l'agent d'attaque qui est utilisé pour définir latéralement l'élec- trode de condensateur supérieure 184 n'attaque pas de façon acceptable le matériau qui est choisi pour la couche diélectrique de condensateur 182, il n'est pas nécessaire de modifier le traitement d'attaque au cours de l'attaque de la couche de tungstène, pour le mode de réalisation de la figure 16. Il va de soi que de nombreuses modifications peuvent être ap- portées au procédé décrit et représenté, sans sortir du cadre de l'inven- tion. REVENDICATIONS 1. Procédé de fabrication d'un dispositif a circuit intégré com- prenant a la fois des circuits de mémoire DRAM incorporée et des circuits logiques sur un seul substrat, caractérisé en ce qu'il comprend les étapes suivantes: on fournit un substrat (100) et on forme des transistors a effet de champ (ou FET) de transfert (104) dans et sur des régions de circuits de mémoire DRAM incorporée du substrat, les FET de transfert ayant des premières et secondes régions de source/drain (138, 140) et des électro- des de grille (110); on forme sur le substrat des FET logiques (120), dans et sur des régions de circuits logiques du substrat, les FET logiques ayant des régions de source/drain (142, 144) et des électrodes de grille (124); on forme une première couche isolante (136) sur les FET de transfert (104) et sur les FET logiques (120), la première couche isolante (136) ayant une surface; on définit des première et seconde ouvertures (146, 148) à travers la première couche isolante (136), pour mettre a nu respectivement les premières et secondes régions de source/drain (138, ) de l'un au moins des FET de transfert (104), et on définit une troi- sième ouverture (150) pour mettre à nu au moins un conducteur (134) dans les circuits logiques; on forme une première couche conductrice (152) sur la première couche isolante (136) de façon qu'elle s'étende à l'intérieur des ouvertures (146, 148, 150) pour venir en contact avec la première région de source/drain (146) du FET de transfert considéré (104), la première couche conductrice (138) revêtant et ne remplissant pas la première ouverture (146); on forme une couche diélectrique de condensateur (154) à l'intérieur de la première ouverture (146); on forme une seconde couche conductrice à l'intérieur de la première ouverture (146); et on définit un motif dans la première couche conductrice (152) et la seconde couche conductrice, pour définir latéralement respectivement une électrode de condensateur inférieure (166) et une électrode de con- densateur supérieure (158) d'un condensateur de stockage de charge de mémoire DRAM incorporée. 2. Procédé selon la revendication 1, caractérisé en ce que le condensateur de stockage de charge de mémoire DRAM incorporée est formé sans utiliser des étapes de traitement à température élevée,. 3. Procédé selon la revendication 2, caractérisé en ce que le condensateur de stockage de charge de mémoire DRAM incorporée est formé à des températures inférieures à environ 700 C. 4. Procédé selon la revendication 1, caractérisé en ce qu'on forme des couches de siliciure (134) sur les régions de source/drain (142, 144) des FET logiques (120), et en ce qu'on forme la couche diélectrique de condensateur (154) après la formation des couches de siliciure. 5. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre les étapes suivantes: on recouvre sélectivement les FET de transfert (104) avec une couche diélectrique de protection (130), tout en laissant à nu les FET logiques (120); on dépose une couche de métal sur les FET logiques (120) et on recuit la couche de métal pour la faire réagir avec des parties des FET logiques (120); on enlève des par- ties de la couche de métal après l'étape de recuit de la couche de métal; et on forme la première couche isolante (136). 6. Procédé selon la revendication 4, caractérisé en ce qu'on forme la première couche isolante (136) en déposant un matériau isolant sur la couche diélectrique de protection (130). 7. Procédé selon la revendication 1, caractérisé en ce qu'on forme la première couche isolante (136) par dépôt et on l'aplanit avant de former les première et seconde ouvertures (146, 148). 8. Procédé selon la revendication 7, caractérisé en ce qu'on aplanit la première couche isolante (136) en utilisant un polissage chi- mio-mécanique. 9. Procédé selon la revendication 1, caractérisé en ce qu'on forme la première couche conductrice (152) à l'intérieur des seconde et troisième ouvertures (148, 150) de façon que la première couche con- ductrice (152) soit en contact avec la seconde région de source/drain (140) à l'intérieur de la seconde ouverture (148), et que la première cou- che conductrice (152) soit en contact avec le ou les conducteurs (134) à l'intérieur de la troisième ouverture (150). 10. Procédé selon la revendication 9, caractérisé en ce qu'il comprend en outre l'étape qui consiste à enlever la couche diélectrique de condensateur (154) à l'intérieur de la seconde ouverture (148) et de la troisième ouverture (150). 11. Procédé selon la revendication 9, caractérisé en ce qu'on forme la seconde couche conductrice (160, 162) à l'intérieur de la se- conde ouverture (148) et de la troisième ouverture (150), de façon que la seconde couche conductrice (160, 162) soit en contact avec la première couche conductrice (152) à l'intérieur de la seconde ouverture (148) et à l'intérieur de la troisième ouverture (150). 12. Procédé selon la revendication 1, caractérisé en ce qu'on forme la première couche conductrice (152) à l'intérieur de la troisième ouverture (150) de façon que la première couche conductrice (152) soit en contact avec le ou les conducteurs (134) à l'intérieur de la troisième ouverture (150). 13. Procédé selon la revendication 12, caractérisé en ce qu'il comprend en outre l'étape qui consiste à enlever la couche diélectrique de condensateur (154) à l'intérieur de la troisième ouverture (150). 14. Procédé selon la revendication 13, caractérisé en ce qu'on forme la seconde couche conductrice (162) à l'intérieur de la troisième ouverture (150) de façon que la seconde couche conductrice (162) soit en contact avec la première couche conductrice (152, 168) à l'intérieur de la troisième ouverture (150). 15. Procédé selon la revendication 1, caractérisé en ce que les bords de l'électrode de condensateur supérieure (158) sont alignés laté- ralement avec les bords de l'électrode de condensateur inférieure (166). 16. Procédé selon la revendication 15, caractérisé en ce que l'électrode de condensateur supérieure (158) et l'électrode de conden- sateur inférieure (166) sont définies latéralement dans une étape d'atta- que anisotrope par voie sèche. 17. Procédé selon la revendication 1, caractérisé en ce que l'étape de définition de motif définit également la forme d'une partie de la couche diélectrique de condensateur (154, 164). 18. Procédé selon la revendication 1, caractérisé en ce qu'on définit la forme de la première couche conductrice (152) avant de former la couche diélectrique de condensateur (154). 19. Procédé selon la revendication 18, caractérisé en ce que les bords de l'électrode de condensateur inférieure (180) sont recouverts par la couche diélectrique de condensateur (182). 20. Procédé selon la revendication 19, caractérisé en ce les bords de l'électrode de condensateur supérieure (184) s'étendent latéra- lement au-delà des bords de l'électrode de condensateur inférieure (180). 21. Procédé selon la revendication 9, 14 ou 20, caractérisé en ce que la première couche conductrice (152) consiste en titane ou en tungstène. 22. Procédé selon la revendication 9, 14 ou 20, caractérisé en ce que la première couche conductrice (152) consiste en nitrure de ti- tane. 23. Procédé selon la revendication 3 ou 20, caractérisé en ce que la couche diélectrique de condensateur (154) consiste en un maté- riau à constante diélectrique élevée. 24. Procédé selon la revendication 18 ou 21, caractérisé en ce que la couche diélectrique de condensateur (154) consiste en un oxyde de tantale. 25. Procédé selon l'une quelconque des revendications 19 à 24, caractérisé en ce que la couche diélectrique de condensateur (154) con- siste en pentoxyde de tantale. 26. Procédé selon l'une quelconque des revendications 11 et 19 à 25, caractérisé en ce que la seconde couche conductrice (158, 160, 162) consiste en tungstène. 27. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre les étapes suivantes: on dépose une seconde couche isolante (170) sur la seconde couche conductrice; on forme une qua- trième ouverture (172) à travers la seconde couche isolante (170) pour mettre à nu l'électrode de condensateur supérieure (158); on forme un conducteur (176) à l'intérieur de la quatrième ouverture (172); et on con- necte l'électrode de condensateur supérieure (158) à un potentiel de ré- férence à travers la quatrième ouverture (172). 28. Procédé selon la revendication 14, caractérisé en ce qu'il comprend en outre les étapes suivantes: on dépose une seconde couche isolante (170) sur la seconde couche conductrice; on forme une qua- trième ouverture (172) à travers la seconde couche isolante (170), pour mettre à nu l'électrode de condensateur supérieure (158); on forme une cinquième ouverture (174) à travers la seconde couche isolante (170) pour mettre à nu une partie (162) de la seconde couche conductrice qui est connectée au conducteur ou aux conducteurs (134); on dépose une troisième couche conductrice (176, 178, 180, 182) à l'intérieur des qua- trième et cinquième ouvertures (172, 174) et sur la seconde couche iso- lante (170); et on définit un motif dans la troisième couche conductrice pour former une ligne d'interconnexion (176, 180) connectant l'électrode de condensateur supérieure (158) à un potentiel de référence, à travers la quatrième ouverture (172), et pour former une ligne d'interconnexion logique (162, 178, 182) qui est connectée au conducteur ou aux conduc- teurs (134). 29. Procédé selon la revendication 27 ou 28, caractérisé en ce que le potentiel de référence est Vcc/2. 30. Procédé selon la revendication 27, 28 ou 29, caractérisé en ce que la troisième couche conductrice (176, 178, 180, 182) consiste en aluminium.