Brevet FR2761528A1 — publié le 19981002

PROCÉDÉ DE DÉPÔT DE MErALLISATICN La présente invention concerne la fabrication des circuits intégrés et plus particulièrement la formation d'une métallisation après réalisation des composants internes d'un circuit intégré. De façon générale, lors de la fabrication d'un circuit intégré, on commence par fabriquer dans le silicium une succession de composants élémentaires. Par exemple, pour un transistor MOS, ces étapes comprennent la formation de grilles isolées et l'utilisation de ces grilles isolées pour former une première implantation de source et de drain, puis la formation d'espaceurs sur les côtés de la grille et la formation de régions de source et de drain plus fortement dopées. Ainsi, après plusieurs étapes de formation de grilles, d'espaceurs, et de diffusions à l'intérieur d'un substrat semiconducteur pour former par exemple des transistors bipolaires et MOS, on se retrouve avec un substrat semiconducteur dans lequel ont été formées diverses régions dopées et dont la surface supérieure est inégale par suite de l'existence de régions d'isolement, généralement en oxyde ou nitrure de silicium, de grilles, etc. L'ensemble de ces étapes initiales est généralement qualifié dans la technique par l'expression "front end". Après cela, il faut réaliser diverses métallisations pour établir des connexions entre les composants élémentaires formés dans le substrat. L'une des techniques courantes consiste à déposer sur le substrat une couche d'un isolant susceptible de fluer à la suite d'une étape thermique pour présenter une surface supérieure plane, puis à réaliser dans cet isolant diverses ouvertures pour établir des contacts avec des portions choisies du substrat semiconducteur. Ces portions correspondent par exemple aux régions de source, de drain et de grille de transistors MOS ou aux régions de collecteur, d'émetteur et de base de transistors bipolaires. La figure 1 représente un exemple de métallisation. La référence 1 désigne un substrat de silicium 1, généralement une couche épitaxiée formée sur une plaquette semiconductrice de silicium. La référence 2 désigne une région dopée, par exemple une région de drain d'un transistor MOS. La référence 3 désigne une région d'oxyde épais qui a été formée pour délimiter un composant élémentaire. La référence 4 désigne une couche d'isolant planarisé déposée sur toute la surface de la plaquette. Cette couche est couramnent une couche de silicium dopée au bore et au phosphore, habituellement désignée par le sigle BPSG. Dans la couche 4, on a formé une ouverture 6 destinée à établir un contact avec une portion de la région 2. Dans les techniques actuelles, on dépose couramnent successivement sur toute la plaquette des couches intermédiaires comprenant par exemple une couche de titane (Ti) 7 et une couche de nitrure de titane (TiN) 8. Ces couches sont notamment destinées à éviter la pénétration de la métallisation déposée ultérieurement dans le semiconducteur et à favoriser l'accrochage de cette métallisation. Ensuite, on procède généralement en deux étapes, dans une première étape on dépose un premier conducteur 10, par exemple de tungstène, après quoi on procède à un polissage mécano-chimique (CMP) pour ne laisser le métal 10 que dans l'ouverture 6. I1 subsiste alors en surface de la plaquette les couches 7 et 8 sur lesquelles on dépose une deuxième métallisa tion 12, par exemple de l'aluminium, du cuivre, un alliage d'aluminium tel que Accu, éventuellement combinés à du silicium, ou du tungstène. Ainsi, la deuxième métallisation 12 n'est pas en contact direct avec la couche d'isolant planarisé 4 mais il existe une couche intermédiaire de titane et/ou de nitrure de titane ou d'un autre matériau. La couche de métallisation 12 est ensuite gravée pour former des connexions entre divers éléments choisis du circuit intégré et éventuellement pour former des plots de contact. Eventuellement, on redépose ensuite sur la structure d'autres couches isolantes et d'autres couches de métallisation pour assurer d'autres connexions. La structure représentée en figure 1 présente un inconvénient, à savoir que des matériaux tels que le titane et le nitrure de titane présentent une mauvaise adhérence sur des oxydes de silicium dopés tels que le BPSG. Ainsi, la métallisation 12 tend à se décoller de la surface supérieure de l'isolant 4. On a donc recherché à éviter cet inconvénient. Une première solution a consisté à procéder à des nettoyages et autres traitements de surface de la surface supérieure de l'isolant 4. Toutefois, ceci complique le procédé de fabrication et l'adhérence reste insuffisante notamment dans les zones de plots qui sont soumises à de fortes contraintes lors de la soudure d'une connexion. Une deuxième solution a consisté, lors des étapes de "front end", avant le dépôt de la couche isolante 4 à prévoir sur les régions d'oxyde épais 3 des zones de silicium polycristallin formées par exemple en même temps que des grilles de transistors MOS. Ensuite, après formation de la couche isolante 4, on ouvre cette couche 4 au droit des régions de silicium polycristallin. Ainsi, notamment aux emplacements où l'on veut réaliser des plots, le titane se retrouve sur du silicium polycristallin auquel il adhère bien. Toutefois, cette deuxième solution présente plusieurs inconvénients. La surface obtenue avant dépôt de la mé tallisation 12 est relativement inégale et comprend des marches, et surtout, l'épaisseur d'isolant entre la métallisation 12 et le substrat de silicium au niveau du plot de contact est seulement celle de l'oxyde épais 3 et non plus celle de l'oxyde épais 3 à laquelle se rajoute l'isolant 4. Il en résulte une augmentation des capacités parasites qui est tout particulièrement inacceptable dans le cas de composants haute-fréquence. Ainsi, un objet de la présente invention est de prévoir un nouveau procédé particulièrement simple permettant le bon accrochage d'une couche de métallisation dans le cas où on a procédé préalablement au dépôt uniforme d'une couche intermédiaire, par exemple en titane et/ou en nitrure de titane, présentant une mauvaise adhérence sur un oxyde dopé. Un autre objet de la présente invention est de prévoir un procédé qui n'accroisse pas le nombre d'étapes de fabrication. Un autre objet de la présente invention est de prévoir un procédé qui ne dégrade pas les caractéristiques fonctionnelles du composant obtenu. Pour atteindre ces objets, la présente invention vise un procédé de dépôt de métallisation sur un circuit intégré comprenant les étapes suivantes a) former des composants élémentaires dans un substrat de silicium b) recouvrir le substrat d'une couche d'oxyde dopé susceptible de fluer c) faire fluer la couche d'oxyde d) ouvrir la couche d'oxyde aux emplacements où l'on souhaite établir des contacts avec des portions de composants élémentaires formés dans un substrat e) déposer une couche d'interface comprenant au moins du titane et/ou du nitrure de titane ; et f) déposer une métallisation Selon l'invention, ce procédé comprend, entre les étapes c) et d), l'étape consistant à déposer une couche mince de silicium polycristallin, et en ce que, lors de l'étape d), la couche de silicium polycristallin est gravée par le même masque que la couche d'oxyde. Selon un mode de réalisation de la présente invention, l'oxyde dopé est dopé au phosphore et au bore. Selon un mode de réalisation de la présente invention, la métallisation est en un matériau choisi parmi l'aluminium, le cuivre, un alliage d'aluminium et de cuivre et/ou de silicium, le tungstène. Selon un mode de réalisation de la présente invention, le dépôt d'une métallisation comprend les étapes consistant à déposer une première métallisation ; araser la surface de la première métallisation jusqu'à la couche d'interface ; et déposer une deuxième métallisation. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de merdes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1 est une vue en coupe schématique d'une portion d'un circuit intégré revêtu d'une métallisation selon l'art antérieur la figure 2 représente une première étape d'un procédé de fabrication selon la présente invention ; et la figure 3 représente une deuxième étape d'un procédé de fabrication selon la présente invention. Comme cela est usuel dans le domaine de la représentation des circuits intégrés, les diverses vues en coupe ne sont pas tracées à l'échelle mais leurs dimensions ont été arbitrairement dilatées ou rétrécies pour faciliter la lisibilité et le tracé des figures. La figure 2 représente comne la figure 1 une portion d'un substrat semiconducteur 1, éventuellement une couche épitaxiée reposant sur une plaquette semiconductrice ou sur une autre couche épitaxiée. Dans ce substrat 1 sont formées une région dopée 2 constituant une partie d'un composant élémentaire sur laquelle on veut établir un contact et une zone d'oxyde épais 3. Bien que la zone d'oxyde épais ait été représentée avec l'allure d'une zone obtenue par le procédé LOCOS, il pourra s'agir de toute région d'isolement entre composants élémentaires, par exemple une région d'isolement correspondant à une tranchée remplie d'un isolant. La référence 4 désigne une couche isolante planarisée, par exemple une couche de BPSG (verre de silice dopé au phosphore et au bore) ayant été soumise à un fluage pour que sa surface supérieure soit sensiblement plane. Selon la présente invention, après planarisation de la couche isolante 4, on dépose sur celle-ci une mince couche de silicium polycristallin 20. Pour donner des ordres de grandeur, la couche isolante 4 aura typiquement une épaisseur de l'ordre de 0, 5 à 1 ym selon la technologie utilisée et la couche de silicium polycristallin 20 pourra avoir une épaisseur de seulement 10 à 50 nm. On a également représenté en figure 2 une couche de matériau photosensible 22, par exemple une résine dans laquelle est formée une ouverture 24 à un emplacement où l'on souhaite établir un contact avec la région dopée 2. Ensuite, on ouvre successivement la couche de silicium polycristallin 20 et la couche isolante 4 selon le motif défini dans la résine 22. Cette ouverture est de préférence réalisée sous plasma et se fait en deux temps, la composition du plasma étant modifiée pour attaquer d'abord la couche de silicium polycristallin 20 et ensuite la couche d'isolant 4, par exemple du BPSG. Comme cela est illustré en figure 3, une fois l'ouverture formée dans les couches 20 et 4, on a procédé de la même façon que cela a été décrit en relation avec la figure 1, c'està-dire que l'on a déposé une couche d'accrochage et de protection comprenant par exemple une couche de titane 7 et une couche de nitrure de titane 8. Après cela, on procède à une étape de métallisation. De préférence, comme cela a été décrit précédemment, on commence par remplir l'ouverture formée dans la couche isolante 4 en déposant un premier métal 10 dont la surface supérieure est ensuite arasée par gravure mécano-chimique puis on dépose une deuxième couche de métal 12. Le premier métal est par exemple du tungstène, le deuxième métal est par exemple de l'aluminium, du cuivre, un alliage d'aluminium-cuivre éventuellement additionné de silicium, du tungstène.. Ensuite, de façon classique, on grave selon un motif choisi l'ensemble de couches 12, 8 et 7 pour former un motif de métallisation déterminé. On notera que cette gravure, généralement effectuée sous plasma chloré, peut simplement être prolongée pour graver en outre les portions correspondantes de la couche de silicium polycristallin 20, le silicium polycristallin comme les métaux dont les exemples ont été donnés précédemment se gravant dans un plasma chloré. La couche de silicium polycristallin assure une bonne adhérence d'une part avec la couche de BPSG sous-jacente, d'autre part avec la couche de titane ou de nitrure de titane qui la recouvre. Le résultat souhaité est donc obtenu sans ajouter aucune étape de masquage supplémentaire par rapport à l'état de la technique. La seule étape supplémentaire réside dans le dépôt d'une mince couche de silicium polycristallin, ce qui peut être fait simplement et rapidement avec des techniques bien connues et ne prolonge pratiquement pas la durée de fabrication d'une plaquette. On notera que le dopage de cette couche de silicium polycristallin est indifférent. Notamment, une éventuelle exodiffusion de bore ou de phosphore dans cette couche ne perturbe pas le fonctionnement du dispositif. Bien entendu, diverses variantes et modifications pourront être apportées à la présente invention, tant en ce qui concerne la nature de certains matériaux que le type de contact établi vers un élément quelconque d'un substrat semiconducteur ou d'une couche de métallisation sous-jacente à la couche de métal- lisation en train d'être formée. REVENDICATIONS 1. Procédé de dépôt de métallisation sur un circuit intégré comprenant les étapes suivantes a) former des composants élémentaires dans un substrat de silicium (1) b) recouvrir le substrat d'une couche d'oxyde dopé (4) susceptible de fluer c) faire fluer ladite couche d'oxyde d) ouvrir ladite couche d'oxyde aux emplacements où l'on souhaite établir des contacts avec des portions (2) de composants élémentaires formés dans un substrat e) déposer une couche d'interface (7, 8) comprenant au moins du titane et/ou du nitrure de titane f) déposer une métallisation (10, 12) caractérisé en ce qu'il comprend, entre les étapes c) et d), l'étape consistant à déposer une couche mince de silicium polycristallin (20), et en ce que, lors de l'étape d), la couche de silicium polycristallin (20) est gravée par le même masque que la couche d'oxyde (4). 2. Procédé selon la revendication 1, caractérisé en ce que l'oxyde dopé est dopé au phosphore et au bore. 3. Procédé selon la revendication 1, caractérisé en ce que la métallisation est en un matériau choisi parmi l'aluminium, le cuivre, un alliage d'aluminium et de cuivre et/ou de silicium, le tungstène. 4. Procédé selon la revendication 1, caractérisé en ce que le dépôt d'une métallisation comprend les étapes suivantes déposer une première métallisation (10) araser la surface de la première métallisation jusqu'à la couche d'interface ; et déposer une deuxième métallisation (12).