Brevet FR2761529A1 — publié le 19981002

MEMOIRE MORTE A STRUCTURE NON-ET ET PROCEDE DE FABRICATION Cette invention concerne des dispositifs de mémoire à semi- conducteurs, et elle concerne plus particulièrement un dispositif de mé- moire morte (ou ROM) à semiconducteurs basé sur du silicium amorphe et ayant une structure NON-ET, du type comprenant un réseau de cellu- les de mémoire à transistors à effet de champ MOS dont des régions de source/drain sont formées à partir de silicium amorphe et qui sont fabri- quées à partir d'une structure silicium sur isolant (ou SOI). Une mémoire morte (ROM) est une mémoire à semiconducteurs non volatile qui est largement utilisée dans des systèmes informatiques et à microprocesseur pour enregistrer de façon permanente de l'informa- tion comprenant des programmes et des données qui sont utilisés de fa- çon répétée, comme le programme appelé BIOS (abréviation de "Basic Input/Output System", c'est-à-dire "système d'entrée/sortie de base", qui est un système d'exploitation largement utilisé dans des ordinateurs per- sonnels) ou autres. La fabrication de mémoires mortes fait intervenir des processus très complexes et prenant beaucoup de temps, et sa réalisa- tion exige un équipement et des matériaux coûteux. Par conséquent, le code binaire qui doit être enregistré de façon permanente dans des mé- moires mortes est habituellement défini initialement par le client et il est ensuite fourni à l'usine pour être programmé dans les mémoires mortes. La plupart des mémoires mortes ont une structure identique, à l'exception du code binaire différent qui est enregistré dans celles-ci. Par conséquent, les dispositifs de mémoire morte peuvent être fabriqués jus- qu'au stade auquel ils sont prêts pour la programmation des données, et ensuite les produits semi-finis sont conservés en stock en attente de commandes de clients. Le client fournit ensuite les données à l'usine o les données sont enregistrées dans les mémoires mortes semi-finies, en utilisant ce que l'on appelle le processus de programmation par masque. Cette procédure est maintenant un procédé classique dans l'industrie des semiconducteurs pour la fabrication de mémoires mortes. Dans la plupart des mémoires mortes classiques, on utilise des transistors à effet de champ du type métal-oxyde-semiconducteur (ou MOSFET) à titre de cellules de mémoire pour l'enregistrement permanent de données binaires. Dans la phase de processus de programmation par masque, on introduit par dopage un matériau d'impureté dans des régions de canal sélectionnées, de façon à donner aux cellules de mémoire asso- ciées des niveaux de tension de seuil différents, représentant l'enregis- trement de différentes valeurs de données codées en binaire. Une cellule de mémoire à MOSFET est conditionnée pour enregistrer un chiffre bi- naire de valeur 0 ou 1, selon que la région de canal associée est dopée ou non avec des impuretés. Si une région de canal est dopée avec des impuretés, la cellule de mémoire à MOSFET associée est conditionnée de façon à avoir une tension de seuil basse, ce qui place effectivement la cellule de mémoire à MOSFET dans un état conducteur de façon perma- nente, représentant l'enregistrement d'un premier chiffre binaire, par exemple 0; dans le cas contraire, la cellule de mémoire à MOSFET est conditionnée de façon à avoir une tension de seuil élevée, ce qui place effectivement la cellule de mémoire à MOSFET dans un état bloqué de façon permanente, représentant l'enregistrement d'un second chiffre bi- naire, par exemple 1. Un dispositif de mémoire morte classique est représenté sur les figures 1A à 1C, parmi lesquelles la figure 1 est une vue de dessus schématique du dispositif de mémoire morte; la figure 1 B est une coupe du dispositif de mémoire morte de la figure 1, selon la ligne lB-lB; et la figure 1C est une coupe du dispositif de mémoire morte de la figure 1, selon la ligne IC-IC. Comme représenté, le dispositif de mémoire morte classique comprend un substrat semiconducteur, tel qu'un substrat en silicium de type P, sur lequel sont formés un ensemble de lignes de bit 11, parallèles et espacées, et un ensemble de lignes de mot 13, parallèles et espacées, disposées de façon croisée par rapport aux lignes de bit 11. Les lignes de mot 13 sont isolées des lignes de bit sous-jacentes par une couche d'oxyde 12. Ce dispositif de mémoire morte comprend un réseau de cel- lules à MOSFET 14, chacune d'elles étant associée à un segment des lignes de mot 13, entre chaque paire de lignes de bit 11 voisines. Comme représenté sur la figure 1C, dans le procédé de fabri- cation du dispositif de mémoire morte classique, la première étape con- siste à accomplir un processus d'implantation ionique, de façon à intro- duire par dopage un matériau d'impureté de type N, tel que de l'arsenic (As), dans des régions sélectionnées du substrat 10, pour former un en- semble de régions de diffusion parallèles et espacées, qui constituent les lignes de bit 11. La région d'intervalle entre chaque paire de lignes de bit 11 voisines constitue une région de canal 16. Ensuite, on accomplit un processus d'oxydation thermique sur la tranche de façon à former la cou- che d'oxydation 12 sur la totalité de la surface supérieure de la tranche. On forme ensuite sur la tranche une couche conductrice, telle qu'une couche de silicium polycristallin fortement dopé, et on l'enlève ensuite sélectivement par un processus de photolithographie et d'attaque. Les parties restantes de la couche conductrice constituent les lignes de mot 13. Ceci achève la fabrication d'un produit semi-fini pour le dispositif de mémoire morte, en attente d'une commande d'un client. Dans le processus de programmation de masque, on forme tout d'abord une couche de masque 15 sur la tranche. Cette couche de mas- que 15 est prédéfinie de façon à former un ensemble de fenêtres de contact, conformément à la configuration de bits des données codées en binaire qui doivent être programmées dans le dispositif de mémoire morte, en vue d'un enregistrement permanent. Ces fenêtres de contact mettent à nu les régions de canal qui sont associées à un groupe sélec- tionné des cellules de mémoire à MOSFET du dispositif de mémoire morte qui doivent être placées dans un état conducteur permanent. Les cellules de mémoire à MOSFET qui sont recouvertes doivent être placées dans un état bloqué permanent. Ensuite, on applique à la tranche un pro- cessus d'implantation ionique, de façon à introduire par dopage un maté- riau d'impureté de type P, tel que le bore (B), dans les régions de canal à nu, à travers les fenêtres de contact dans la couche de masque 15. Ceci achève ce que l'on appelle le processus d'implantation de code. Dans le produit fini constitué par le dispositif de mémoire morte, les régions de canal dopées donnent une tension de seuil basse aux cellules de mémoire à MOSFET associées, ce qui place effectivement ces cellules de mémoire à MOSFET dans un état conducteur permanent, représentant l'enregistrement permanent d'un premier chiffre binaire, par exemple 0. D'autre part, les régions de canal non dopées donnent une tension de seuil élevée aux cellules de mémoire à MOSFET associées, ce qui place effectivement ces cellules de mémoire à MOSFET dans un état bloqué de façon permanente, représentant l'enregistrement permanent d'un second chiffre binaire, par exemple 1. Dans le dispositif de mémoire morte précédent, du fait que les régions de source/drain sont formées dans le substrat par implantation ionique, I'isolation entre les régions de source/drain et le substrat est mauvaise. En outre, du fait que l'on utilise une jonction de diode pour I'isolation des régions de source/drain par rapport au substrat, le courant de fuite augmentera lorsque la tension appliquée est augmentée. De plus, du fait que l'intensité de ce courant de fuite est proportionnelle à l'aire de contact entre les régions de source/drain et le substrat, la ten- sion de fonctionnement est limitée à une valeur faible pour éviter l'appa- rition d'un courant de fuite élevé. Un but principal de la présente invention est donc de procurer un dispositif de mémoire morte qui est fabriqué sur un structure silicium sur isolant (ou SOI), de façon à assurer l'isolation entre les régions de source/drain et le substrat sous-jacent, pour empêcher l'apparition d'un courant de fuite entre eux. Un autre but de la présente invention est de procurer un dispo- sitif de mémoire morte fabriqué sur une structure SOI qui est capable d'éviter l'apparition d'un claquage à la jonction de diode entre les régions de source/drain et le substrat, en présence d'une tension de fonctionne- ment accrue. Un autre but encore de la présente invention est de procurer un procédé pour fabriquer le dispositif de mémoire morte précédent. Des buts et avantages supplémentaires de l'invention seront présentés en partie dans la description qui suit, et ressortiront en partie de façon évidente de la description, ou pourront apparaître en mettant en oeuvre l'invention. Les buts et avantages de l'invention seront atteints et réalisés au moyen des éléments et combinaisons qui sont indiqués de façon spécifique dans les revendications annexées. Pour atteindre les buts de l'invention, et conformément à l'objet de celle-ci, d'après ce qui est réalisé et décrit ici de façon générale, I'in- vention consiste en un nouveau dispositif de mémoire morte et en un procédé pour fabriquer celui-ci. Ce dispositif de mémoire morte comprend un réseau de cellules de mémoire à MOSFET qui ont une structure NON- ET et sont basées sur du silicium amorphe. Le procédé conforme à l'invention pour fabriquer ce dispositif de mémoire morte ayant une structure NON-ET et basé sur du silicium amorphe, comprend les étapes suivantes: on prépare un substrat semi- conducteur et on forme une première couche isolante sur le substrat; on forme une couche de silicium amorphe intrinsèque sur la première couche isolante; on enlève des parties sélectionnées de la couche de silicium amorphe intrinsèque de façon à former un ensemble de régions de diffu- sion espacées et pratiquement parallèles, remplissant la fonction d'un ensemble de lignes de bit, orientées dans une première direction; on ef- fectue un traitement d'implantation ionique sur les régions de diffusion, de façon à introduire par dopage un matériau d'impureté d'un premier type de semiconducteur dans les régions de diffusion, afin d'ajuster leur tension de seuil à un niveau prédéterminé; on forme un ensemble de premiers éléments d'espacement de paroi latérale, se trouvant chacun sur une paroi latérale des régions de diffusion; on forme une seconde couche isolante sur la totalité des surfaces à nu de la première couche isolante, des régions de diffusion et des premiers éléments d'espacement de paroi latérale; on forme une couche conductrice sur la seconde cou- che isolante; on enlève des parties sélectionnées de la couche conduc- trice de façon à former un ensemble de régions de grille espacées et pratiquement parallèles, remplissant la fonction d'un ensemble de lignes de mot, orientées dans une seconde direction et rencontrant les lignes de bit, les parties d'intersection entre les régions de grille et les régions de diffusion définissant un ensemble d'emplacements auxquels un réseau de cellules de mémoire sont formées, les régions de diffusion étant sépa- rées en un ensemble de régions de canal qui sont situées au-dessous des régions de grille, et un ensemble de régions de source/drain qui sont situées entre les régions de canal; et on forme un ensemble de seconds éléments d'espacement de paroi latérale, se trouvant chacun sur une pa- roi latérale des régions de grille. Ces étapes sont suivies par les étapes suivantes: on prépare un masque qui met à nu un nombre sélectionné d'emplacements sur les régions de grille qui sont associés à un premier groupe sélectionné des cellules de mémoire du dispositif de mémoire morte qui doivent être pla- cées dans un état bloqué de façon permanente, les emplacements qui ne sont pas à nu étant associés à un second groupe sélectionné des cellules de mémoire qui doivent être placées dans un état conducteur de façon permanente; on effectue un traitement d'implantation ionique de façon à introduire par dopage un matériau d'impureté d'un second type de semi- conducteur dans les régions de canal associées, à travers le masque, de façon que le groupe des régions de canal qui est dopé place dans un état bloqué de façon permanente les cellules de mémoire associées, tandis que le groupe des régions de canal qui n'est pas dopé place dans un état conducteur de façon permanente les cellules de mémoire associées; on forme une troisième couche isolante de façon à recouvrir la totalité des surfaces à nu de la seconde couche isolante, des régions de grille, et des seconds éléments d'espacement de paroi latérale; on forme un en- semble de fenêtres de contact de source/drain et de fenêtres de contact de grille à travers la troisième couche isolante et la seconde couche iso- lante, dans lequel les fenêtres de contact de source/drain mettent à nu toutes les régions de source/drain, et les fenêtres de contact de grille mettent à nu un nombre sélectionné des emplacements sur les régions de grille qui sont associés aux cellules de mémoire à l'état conducteur; et on remplit avec un matériau conducteur les fenêtres de contact de source/drain et les fenêtres de contact de grille, de façon à former un ensemble d'électrodes de grille se trouvant respectivement dans les fe- nêtres de contact de grille, et un ensemble d'électrodes de source/drain se trouvant respectivement dans les fenêtres de contact de source/drain. Selon un autre aspect, I'invention porte sur une structure à se- miconducteurs du dispositif de mémoire morte ayant une structure NON- ET et basé sur du silicium amorphe, mentionné précédemment, qui com- prend un substrat semiconducteur, une première couche isolante formée sur le substrat, un ensemble de régions de diffusion espacées et prati- quement parallèles, formées sur la première couche isolante dans une première direction, et remplissant la fonction d'un ensemble de lignes de bit, un ensemble de premiers éléments d'espacement de paroi latérale formés sur des parois latérales des régions de diffusion, et une seconde couche isolante qui recouvre la première couche isolante, les régions de diffusion et les premiers éléments d'espacement de paroi latérale. La structure comprend également un ensemble de régions de grille espacées et pratiquement parallèles, qui sont formées sur la seconde couche iso- lante, dans une seconde direction, et qui remplissent la fonction d'un en- semble de lignes de mot rencontrant les lignes de bit, les parties d'inter- section entre les régions de grille et les régions de diffusion définissant un réseau de cellules de mémoire pour le dispositif de mémoire morte, les régions de diffusion étant séparées en un ensemble de régions de canal situées au-dessous des régions de grille, et en un ensemble de ré- gions de source/drain entre les régions de canal, et dans cette structure un premier groupe sélectionné de régions de canal qui sont associées à un premier groupe sélectionné des cellules de mémoire qui sont placées dans un état bloqué de façon permanente, sont dopées avec une impu- reté, tandis qu'un second groupe sélectionné des régions de canal qui sont associées à un second groupe sélectionné des cellules de mémoire qui sont placées dans un état conducteur de façon permanente, ne sont pas dopées. La structure comprend également un ensemble de seconds éléments d'espacement de paroi latérale, chacun d'eux étant formé sur une paroi latérale des régions de grille, une troisième couche isolante formée sur la seconde couche isolante et sur les régions de grille, la troi- sième couche isolante comportant un ensemble de fenêtres de contact de source/drain qui mettent à nu toutes les régions de source/drain dans les régions de diffusion, et un ensemble de fenêtres de contact de grille qui mettent à nu un nombre sélectionné d'emplacements sur les régions de grille qui sont associées aux cellules de mémoire à l'état conducteur, un ensemble d'électrodes de source/drain formées dans les fenêtres de contact de source/drain dans la troisième couche isolante, et un ensem- ble d'électrodes de grille formées dans les fenêtres de contact de grille dans la troisième couche isolante. Il faut noter que la description générale qui précède et la des- cription détaillée qui suit sont présentées seulement dans un but d'exem- ple et d'explication, et ne restreignent pas l'invention, telle qu'elle est revendiquée. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation. La suite de la description se réfère aux dessins annexés dans lesquels: La figure 1A est une vue en plan schématique, de dessus, d'un dispositif de mémoire morte classique; La figure 1 B est une coupe schématique du dispositif de mé- moire morte classique de la figure 1A, selon la ligne IB-IB; La figure 1C est une coupe schématique du dispositif de mé- moire morte classique de la figure 1A, selon la ligne IC-IC; Les figures 2A à 2E sont des vues en perspective et en coupe schématiques, montrant les étapes qui interviennent dans le procédé de l'invention pour fabriquer un dispositif de mémoire morte à structure NON-ET et basé sur du silicium amorphe; Les figures 2F à 2H sont des coupes schématiques, selon les lignes I-I et II-II de la figure 2E, représentant des étapes supplémentai- res qui interviennent dans le procédé de l'invention; La figure 3 est une vue en plan schématique, de dessus, du produit fini d'un mode de réalisation préféré du dispositif de mémoire morte; et La figure 4 est un schéma de circuit équivalent d'une partie du produit fini du dispositif de mémoire morte qui est représenté sur la figure 3. On va maintenant envisager en détail le mode de réalisation de l'invention préféré présent, dont un exemple est illustré dans les dessins annexés. Chaque fois que c'est possible, on utilisera les mêmes référen- ces numériques dans l'ensemble des dessins pour désigner les éléments identiques ou semblables. Les figures 2A à 2H sont des coupes schématiques que l'on uti- lise pour représenter les étapes qui interviennent dans le procédé de l'in- vention, pour fabriquer un dispositif de mémoire morte ayant une struc- ture NON-ET et basé sur du silicium amorphe. Plus précisément, ce dis- positif de mémoire morte est du type comprenant un réseau de cellules de mémoire à MOSFET pour l'enregistrement permanente de données binaires. Comme représenté sur la figure 2A, à la première étape, on prépare un substrat semiconducteur 30 d'un premier type de semicon- ducteur, tel qu'un substrat en silicium de type P. Ensuite, on forme sur le substrat 30 une première couche isolante 32, telle qu'une couche de dioxyde de silicium ou une couche de nitrure de silicium. On effectue en- suite sur la tranche un traitement de dépôt chimique en phase vapeur renforcé par plasma, avec un gaz consistant en SiH4, à une température de 350 C à 575 C, grâce à quoi on forme sur la première couche isolante 32 une couche de silicium amorphe intrinsèque 34. La figure 2B montre l'étape suivante à laquelle on enlève sé- lectivement la couche de silicium amorphe intrinsèque 34 par un traite- ment de photolithographie et d'attaque, de façon à former un ensemble de couches de silicium amorphe 46, pratiquement parallèles et uniformé- ment espacées, qui sont orientées dans une première direction. On ef- fectue ensuite un traitement d'implantation ionique sur la tranche, de fa- çon à introduire par dopage un matériau d'impureté du premier type de semiconducteur, tel que du bore (B), dans le silicium amorphe des cou- ches de silicium amorphe 36, de façon à ajuster leur tension de seuil à un niveau prédéterminé. Les couches de silicium amorphe 36 dopées avec une impureté sont appelées ci-après des régions de diffusion, mais elles sont toujours désignées par la même référence numérique 36. A l'étape suivante, comme représenté sur la figure 2C, on forme un ensemble de premiers éléments d'espacement de paroi latérale 40, chacun d'eux se trouvant sur une paroi latérale des régions de diffusion 36. On peut former par exemple ces premiers éléments d'espacement de paroi latérale 40 en déposant tout d'abord une couche isolante de paroi latérale, telle qu'une couche de dioxyde de silicium ou une couche de nitrure de silicium, avec une épaisseur prédéterminée, sur la totalité de la surface supérieure de la tranche, et en effectuant ensuite un traitement d'attaque anisotrope par voie sèche sur la couche isolante de paroi laté- rale, jusqu'à ce que la surface supérieure de la couche isolante sous- jacente 32 soit mise à nu. Les parties restantes de la couche isolante de paroi latérale constituent alors les premiers éléments d'espacement de paroi latérale 40 mentionnés ci-dessus. Après ceci, on forme sur la tota- lité de la surface supérieure de la tranche une couche de dioxyde de silicium ou une couche de nitrure de silicium, remplissant la fonction d'une couche d'oxyde de grille, en procédant par dépôt chimique en phase va- peur (ou CVD), cette couche recouvrant toutes les surfaces à nu de la première couche isolante 32, des régions de diffusion 36 et des premiers éléments d'espacement de paroi latérale 40. On dépose ensuite une cou- che conductrice 44, telle qu'une couche de silicium polycristallin, avec une épaisseur prédéterminée, sur la totalité de la surface supérieure de la tranche. Du fait des espaces vides entre les régions de diffusion 36, la couche conductrice 44 en silicium polycristallin est une couche non apla- nie qui comprend des parties en creux entre les régions de diffusion 36. Comme on le voit sur la figure 2D, à l'étape suivante, on enlève sélectivement la couche conductrice 44 en silicium polycristallin, par un traitement de photolithographie et d'attaque, de façon à former un en- semble de régions de grille 46 en silicium polycristallin, espacées et pra- tiquement parallèles, qui sont orientées dans une seconde direction et qui rencontrent pratiquement à angle droit les régions de diffusion 36. Après ceci, on effectue un traitement d'implantation ionique sur la tran- che, de façon à introduire par dopage un matériau d'impureté d'un se- cond type de semiconducteur dans les régions de grille 46 en silicium polycristallin, grâce à quoi les régions de grille 46 en silicium polycristal- lin sont transformées en couches de silicium polycristallin fortement do- pé, avec une conductivité accrue. Du fait que les régions de grille 46 sont formées sur la seconde couche isolante 42 (qui est une couche d'oxyde), tandis que les régions de diffusion 36 sont formées au-dessous de celle- ci, les ions d'impureté seront introduits par dopage seulement dans les régions de grille 46, et non dans les régions de diffusion 36. Ce proces- sus est donc de type auto-aligné. Comme représenté sur la figure 2E, on forme un ensemble de seconds éléments d'espacement de paroi latérale 49, se trouvant chacun sur une paroi latérale des régions de grille 46. On peut former les se- conds éléments d'espacement de paroi latérale 49 en déposant par exemple initialement une couche isolante de paroi latérale, telle qu'une couche de dioxyde de silicium ou une couche de nitrure de silicium, jus- qu'à une épaisseur prédéterminée, sur la totalité de la surface supérieure de la tranche, et en effectuant ensuite un traitement d'attaque anisotrope par voie sèche sur la couche isolante de paroi latérale, jusqu'à ce que la surface supérieure de la première couche isolante 32 sous-jacente soit mise à nu. Les parties restantes de la couche isolante de paroi latérale remplissent alors la fonction des seconds éléments d'espacement de pa- roi latérale 49 mentionnés ci-dessus. La figure 2F montre deux coupes de la structure de tranche de la figure 2E, respectivement selon la ligne I-l' et la ligne II-II'. Comme représenté dans le schéma de gauche de la figure 2F, les régions de diffusion 36 peuvent être séparées en un certain nombre de parties, d'une manière telle que les parties qui s'étendent directement au- dessous des régions de grille 46 remplissent la fonction d'un ensemble de régions de canal, comme celles qui sont désignées par la référence 48. Les parties qui s'étendent au-dessous des espaces intermédiaires entre les régions de grille 46 remplissent la fonction d'un ensemble de régions de source/drain, comme celles qui sont désignées par la réfé- rence 50. Par conséquent, les parties d'intersection entre les régions de grille 46 et les régions de diffusion 36 définissent un réseau d'emplace- ments auxquels les cellules de mémoire du dispositif de mémoire morte sont formées. Par exemple, le cadre en pointillés portant la référence 51 dans le schéma de gauche de la figure 2F indique une cellule de mémoire du dispositif de mémoire morte, qui comprend une région de canal 48, une partie de la seconde couche isolante 42, une partie de la région de grille 46 s'étendant au-dessus, et deux régions de source/drain 50 de part et d'autre de la région de canal 48. Les étapes de processus précédentes achèvent la fabrication préliminaire d'un produit semi-fini du dispositif de mémoire morte, qui est ensuite stocke en attente d'une commande de client. Une fois que le code binaire defini par un client est reçu, on effectue un processus de programmation par masque pour écrire le code binaire de façon perma- nente dans le dispositif de mémoire morte. Après ceci, on effectue des processus classiques, comme la formation d'interconnexions en métal, pour achever la fabrication du dispositif de mémoire morte. Ces proces- sus sont décrits dans ce qui suit, en se référant aux figures 2G, 2H et 3. Dans le processus de programmation par masque qui est repré- sente sur la figure 2G, la première étape consiste a déposer une couche de résine photosensible 52 sur la totalité de la surface supérieure de la tranche. On enlève sélectivement cette couche de résine photosensible 52 de façon à former un ensemble d'ouvertures qui mettent à nu un nom- bre sélectionné des emplacements sur les régions de grille 46 o est forméun premier groupe sélectionné de cellules de mémoire du dispositif de mémoire morte qui doivent être placées dans un état bloqué de façon permanente. Ensuite, en utilisant à titre de masque la couche de résine photosensible 52, on effectue un traitement d'implantation ionique sur la tranche avec un matériau d'impureté de type P. Dans ce traitement, les ions d'impuretés passent à travers les ouvertures dans la couche de ré- sine photosensible 52 et ils pénètrent ensuite à travers les parties à nu des régions de grille 46 et la seconde couche isolante 42, jusque dans les régions de canal associées 48. Les régions de canal 48 dopées avec une impureté placent les cellules de mémoire associées dans un état bloqué de façon permanente. Inversement, les régions de canal 48 non dopées placent les cellules de mémoire associées dans un état conduc- teur de façon permanente. Après cette étape, on enlève la couche de ré- sine photosensible 52. Dans l'exemple de la figure 2G, une ouverture est formée au- dessus de la cellule de mémoire qui est désignée par la référence 100, ce qui fait que cette cellule de mémoire 100 est placée dans un état blo- qué de façon permanente, par le traitement de programmation par mas- que. Au contraire, la cellule de mémoire qui est désignée par la référence 102 est placée dans un état conducteur de façon permanente, du fait qu'aucune ouverture n'est formée au-dessus d'elle. Comme représenté sur la figure 2H, après le traitement de pro- grammation par masque, on forme une troisième couche isolante 54, telle qu'une couche aplanie de verre borophosphosilicaté (ou BPSG), sur la totalité de la surface supérieure de la tranche. On enlève ensuite sélecti- vement la troisième couche isolante 54 et la seconde couche isolante 42, de façon à former un ensemble de fenêtres de contact de source/drain 56 qui mettent à nu la surface supérieure de toutes les régions de source/ drain 50, et un ensemble de fenêtres de contact de grille 57 qui mettent à nu la surface supérieure d'un nombre sélectionné d'emplacements sur les régions de grille 46. Après ceci, on remplit avec un métal, tel que de l'aluminium, toutes les fenêtres de contact de source/drain 56 et toutes les fenêtres de contact de grille 57, de façon à former respectivement un ensemble d'électrodes de source/drain 58 et un ensemble d'électrodes de grille 59. Après la formation des électrodes de source/drain 58 et des électrodes de grille 59, tous les processus suivants pour achever le pro- duit constitué par le dispositif de mémoire morte font appel à des techni- ques classiques que l'on ne décrira pas ici. La figure 3 est une vue de dessus schématique du dispositif de mémoire morte, et la figure 4 est un schéma de circuit équivalent d'une partie du produit fini constitué par le dispositif de mémoire morte. Ce schéma montre qu'un réseau de cellules de mémoire sont formées aux intersections entre les régions de diffusion 36 et les régions de grille 46. Par exemple, I'intersection qui est entourée par un cadre en pointillés désigné par la référence 100 est un emplacement auquel une cellule de mémoire à l'état bloqué est formée, tandis que l'intersection qui est en- touree par un cadre en pointillés désigné par la référence 102 est un em- placement auquel une cellule de mémoire à l'état conducteur est formée. Les régions de grille 46 constituent un ensemble de lignes de mot, et les régions de diffusion 36 constituent un ensemble de lignes de bit pour ac- céder aux données binaires qui sont enregistrées dans ces cellules de mémoire. L'accès au moyen de ces lignes de mot et lignes de bit fait ap- pel à des techniques classiques, que l'on n'envisagera pas en détail dans cette description. * La description qui précède permet d'apprécier que le dispositif de mémoire morte fabriqué conformément au procédé de l'invention pré- sente plusieurs avantages par rapport à l'art antérieur. Premièrement, du fait que la structure SOI procure une couche isolante, c'est-à-dire la pre- mière couche isolante 32, pour isoler les régions de source/drain par rapport au substrat, il n'y a pas de courant de fuite qui apparaîtrait par ailleurs à la jonction entre les régions de source/drain et le substrat, dans des dispositifs de mémoire morte classiques. Secondement, la structure SOI permet en outre d'éviter la tension de claquage qui appa- raîtrait à la jonction entre les régions de source/drain et le substrat dans des dispositifs de mémoire morte classiques. On peut ainsi augmenter la tension de fonctionnement du dispositif de mémoire morte de l'invention. Dans la description détaillée de l'invention présentée dans ce qui précède, le premier type de semiconducteur est le type P, tandis que le second type de semiconducteur est le type N. Cependant, dans divers autres modes de réalisation, le premier type de semiconducteur peut être le type N, tandis que le second type de semiconducteur peut être le type P. On a décrit l'invention en utilisant des modes de réalisation préférés qui constituent des exemples. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Procédé de fabrication d'un dispositif de mémoire morte, ca- ractérisé en ce qu'il comprend les étapes suivantes: (1) on prépare un substrat semiconducteur (30), et on forme une première couche isolante (32) sur le substrat; (2) on forme une couche de silicium amorphe intrinsèque (34) sur la première couche isolante (32); (3) on enlève des parties sélectionnées de la couche de silicium amorphe intrinsèque (34) pour former un ensemble de régions de diffusion (36) espacées et pratique- ment parallèles, remplissant la fonction de lignes de bit orientées dans une première direction; (4) on effectue un traitement d'implantation ioni- que sur les régions de diffusion (36) pour introduire par dopage un maté- riau d'impureté d'un premier type de semiconducteur dans les régions de diffusion (36), et pour ajuster à un niveau prédéterminé la tension de seuil des régions de diffusion (36); (5) on forme un ensemble de premiers éléments d'espacement de paroi latérale (40), chacun d'eux étant formé sur une paroi latérale des régions de diffusion (36); (6) on forme une se- conde couche isolante (42) sur des surfaces à nu de la première couche isolante (32), des régions de diffusion (36) et des premiers éléments d'espacement de paroi latérale (40); (7) on forme une couche conductrice (44) sur la seconde couche isolante (42); (8) on enlève des parties sé- lectionnées de la couche conductrice (44), pour former un ensemble de régions de grille (46) espacées et pratiquement parallèles, remplissant la fonction de lignes de mot, qui sont orientées dans une seconde direction et qui chevauchent les lignes de bit (36), les parties en chevauchement des régions de grille (46) et des régions de diffusion (36) définissant des emplacements pour la formation d'un réseau de cellules de mémoire, les régions de diffusion étant séparées en un ensemble de régions de canal (48) situées au-dessous des régions de grille (46), et un ensemble de régions de source/drain (50) situées entre les régions de canal (48); (9) on forme un ensemble de seconds éléments d'espacement de paroi laté- rale (49), chacun d'eux étant formé sur une paroi latérale des régions de grille (46); (10) on dispose une couche de masque (52) sur les parties à nu de la seconde couche isolante (42), des régions de grille (46) et des seconds éléments d'espacement de paroi latérale (49), et on enlève sé- lectivement des parties de cette couche de masque (52), pour mettre à nu des premiers emplacements sur les régions de grille (46) pour former un premier groupe sélectionné des cellules de mémoire devant être pla- cées dans un état bloqué de façon permanente, et pour empêcher la mise à nu de seconds emplacements sur les régions de grille (46), pour former un second groupe sélectionné des cellules de mémoire devant être pla- cées dans un état conducteur de façon permanente; (11) on effectue un traitement d'implantation ionique pour introduire par dopage un matériau d'impureté d'un second type de semiconducteur dans les régions de ca- nal (48) à nu, les régions de canal dopées faisant partie des cellules de mémoire qui doivent être placées dans un état bloqué de façon perma- nente, et les régions de canal non dopées faisant partie des cellules de mémoire qui doivent être placées dans un état conducteur de façon per- manente; (12) on forme une troisième couche isolante (54) de façon à recouvrir les surfaces à nu de la seconde couche isolante (42), des ré- gions de grille (46), et des seconds éléments d'espacement de paroi laté- rale (49); (13) on forme un ensemble de fenêtres de contact de source/drain (56) et de fenêtres de contact de grille (57), s'étendant à travers la troisième couche isolante (54) et la seconde couche isolante (42), parmi lesquelles: les fenêtres de contact de source/drain (56) met- tent à nu toutes les régions de source/drain (50); et les fenêtres de con- tact de grille (57) mettent à nu un nombre sélectionné d'emplacements sur les régions de grille (46) qui sont associés aux cellules de mémoire à l'état conducteur; et (14) on remplit avec un matériau conducteur les fe- nêtres de contact de source/drain (56) et les fenêtres de contact de grille (57), pour former respectivement un ensemble d'électrodes de grille (59) dans les fenêtres de contact de grille (57), et un ensemble d'électrodes de source/drain (58) dans les fenêtres de contact de source/drain (56). 2. Procédé selon la revendication 1, caractérisé en ce que le premier type de semiconducteur est le type P et le second type de semi- conducteur est le type N. 3. Procédé selon la revendication 1, caractérisé en ce que le premier type de semiconducteur est le type N et le second type de semi- conducteur est le type P. 4. Procédé selon l'une quelconque des revendications 1, 2 ou 3, caractérisé en ce que la première couche isolante (32) est en dioxyde de silicium. 5. Procédé selon l'une quelconque des revendications précé- dentes, caractérisé en ce que la couche de silicium amorphe intrinsèque (34) est formée par dépôt chimique en phase vapeur renforcé par plasma. 6. Procédé selon la revendication 1, caractérisé en ce que les premiers éléments d'espacement de paroi latérale (40) sont formés à partir de dioxyde de silicium ou de nitrure de silicium. 7. Procédé selon l'une quelconque des revendications précé- dentes, caractérisé en ce que la seconde couche isolante (42) est formée à partir de dioxyde de silicium ou de nitrure de silicium. 8. Procédé selon la revendication 1, caractérisé en ce que la couche conductrice (44) est une couche de silicium polycristallin dopé avec une impureté. 9. Procédé selon la revendication 1, caractérisé en ce que la seconde direction est pratiquement orientée à angle droit par rapport à la première direction. 10. Procédé selon l'une quelconque des revendications précé- dentes, caractérisé en ce que les seconds éléments d'espacement de pa- roi latérale (49) sont formés à partir de nitrure de silicium ou de dioxyde de silicium. 11. Procédé selon l'une quelconque des revendications précé- dentes, caractérisé en ce que la troisième couche isolante (54) est une couche aplanie de verre borophosphosilicaté. 12. Procédé selon l'une quelconque des revendications précé- dentes, caractérisé en ce que le matériau conducteur (44) est un métal. 13. Dispositif de mémoire morte, caractérisé en ce qu'il com- prend: un substrat semiconducteur (30); une première couche isolante (32) formée sur le substrat (30); un ensemble de régions de diffusion (36) espacées et pratiquement parallèles, formées sur la première couche isolante (32), orientées dans une première direction et remplissant la fonction de lignes de bit; un ensemble de premiers éléments d'espace- ment de paroi latérale (40), chacun d'eux étant formé sur une paroi laté- rale des régions de diffusion (36); une seconde couche isolante (42) re- couvrant la première couche isolante (32), les régions de diffusion (36) et les premiers éléments d'espacement de paroi latérale (40); un ensemble de régions de grille (46) espacées et pratiquement parallèles, formées sur la seconde couche isolante (42), orientées dans une seconde direc- tion et remplissant la fonction de lignes de mot qui chevauchent les li- gnes de bit, les parties en chevauchement des régions de grille (46) et des régions de diffusion (36) définissant un réseau de cellules de mémoire, les régions de diffusion (36) étant séparées en un ensemble de régions de canal (48) situées au-dessous des régions de grille (46), et en un ensemble de régions de source/drain (50) situées entre les régions de canal (48), parmi lesquelles un premier groupe sélectionné de régions de canal (48) sont dopées avec une impureté pour former un premier groupe des cellules de mémoire qui sont placées dans un état bloqué de façon permanente, et un second groupe sélectionné de régions de canal (48) sont non dopées, pour former un second groupe de cellules de mémoire qui sont placées dans un état conducteur de façon permanente; un en- semble de seconds éléments d'espacement de paroi latérale (49), chacun d'eux étant formé sur une paroi latérale des régions de grille (46); une troisième couche isolante (54) formée sur la seconde couche isolante (42) et sur les régions de grille (46), cette troisième couche isolante (54) ayant un ensemble de fenêtres de contact de source/drain (56) pour mettre à nu toutes les régions de source/drain (50) sur les régions de diffusion (36), et un ensemble de fenêtres de contact de grille (57) pour mettre à nu un nombre sélectionné d'emplacements sur les régions de grille (46) qui sont associées aux cellules de mémoire à l'état conducteur; un ensemble d'électrodes de source/drain (58) formées dans les fenêtres de contact de source/drain (56), dans la troisième couche isolante (54); et un ensemble d'électrodes de grille (59) formées dans les fenêtres de contact de grille (57) dans la troisième couche isolante (54). 14. Dispositif de mémoire morte selon la revendication 13, ca- ractérisé en ce que la première couche isolante (32) consiste en dioxyde de silicium ou en nitrure de silicium. 15. Dispositif de mémoire morte selon la revendication 13 ou 14, caractérisé en ce que les régions de diffusion (36) comprennent un ensemble de couches de silicium polycristallin dopé avec une impureté. 16. Dispositif de mémoire morte selon l'une quelconque des re- vendications 13, 14 ou 15, caractérisé en ce que les premier et second éléments d'espacement de paroi latérale (40 et 49) sont formés a partir de dioxyde de silicium ou de nitrure de silicium. 17. Dispositif de mémoire morte selon la revendication 13, ca- ractérisé en ce que la seconde couche isolante (42) consiste en dioxyde de silicium ou en nitrure de silicium. 18. Dispositif de mémoire morte selon la revendication 13, ca- ractérisé en ce que les régions de grille (46) comprennent un ensemble de couches de silicium polycristallin dopé avec une impureté. 19. Dispositif de mémoire morte selon la revendication 13, ca- ractérisé en ce que la seconde direction est pratiquement perpendiculaire à la première direction. 20. Dispositif de mémoire morte selon la revendication 13, ca- ractérisé en ce que la troisième couche isolante (54) consiste en une couche aplanie de verre borophosphosilicaté. 21. Dispositif de mémoire morte selon la revendication 13, ca- ractérisé en ce que les électrodes de grille (59) ou les électrodes de source/drain (58), ou les deux, sont formées à partir d'un métal.