Brevet FR2763443A1 — publié le 19981120

CIRCUIT DE SORTIE DESCRIPTION CONTEXTE DE L'INVENTION La présente invention concerne un circuit de sortie, et plus particulièrement, un circuit de sortie destiné à être utilisé dans un circuit connecté à une ligne de signal et délivrant des signaux vers, ou recevant des signaux depuis, un autre circuit par l'intermédiaire de la ligne de signal. Un circuit de sortie classique de ce type est utilisé, par exemple, dans un circuit de bus. Dans le circuit de bus classique comportant les circuits de sortie de ce type, une pluralité de circuits de sortie sont connectés à, et commandent de manière asynchrone, une ligne de signal commune. Chaque circuit de sortie est commandé soit dans un état activé, dans lequel un courant de commande de charge prédéterminé peut être délivré en sortie, pour communiquer des signaux à un autre circuit par l'intermédiaire de la ligne de signal commune, soit dans un état désactivé, dans lequel aucun courant de commande de charge n'est délivré en sortie, inhibant la communication de signaux vers un autre circuit par l'intermédiaire de la ligne de signal commune. Bien qu'un seul circuit de sortie soit désigné exclusivement pour occuper la ligne de signal commune, si l'instant de transfert de l'état activé à l'état désactivé est retardé dans un certain circuit de sortie, il se produit un conflit de bus selon lequel au moins deux circuits de sortie sont simultanément dans l'état activé. Un exemple de circuit de sortie pour résoudre le problème mentionné ci-dessus est décrit dans la publication officielle du modèle d'utilité mis à disposition du public NO Sho 61-180342. En se référant à la figure 33, le circuit de sortie 1030 décrit dans la publication ci-dessus comporte un circuit de sortie de signal de séquencement 1031, un circuit de retard 1033 et une porte NON ET 1036. Le circuit de sortie de signal de séquencement 1031 délivre un signal de séquencement 1032 qui prescrit l'instant d'activation de bus. Le circuit de retard 1033 retarde le signal de séquencement 1032 délivré en sortie par le circuit de sortie de signal de séquencement 1031 pendant une durée td', et délivre un signal de retard 1034 à la porte NON ET 1036. La porte NON ET 1036 applique en entrée le signal de séquencement 1032 délivré par le circuit de sortie de signal de séquencement 1033 et le signal de retard 1034 délivré par le circuit de retard 1033 et délivre un signal d'autorisation d'occupation de bus 1013 à un tampon de bus 6. Le signal d'autorisation d'occupation de bus 1013 indique l'instant de commutation de la sortie du tampon de bus 6 de l'état désactivé à activé, ou de l'état activé à désactivé. Comme représenté sur la figure 34, lorsque le signal de retard 1034 augmente à l'instant retardé pendant la période td' par rapport à un séquencement d'activation T1' prescrit par un signal de séquencement 1032, le circuit de sortie 1030 valide le signal d'autorisation d'occupation de bus 1013. La période td' est la valeur maximale du temps à partir de l'instant où le signal d'autorisation d'occupation de bus 1013 est passé de l'état activé à désactivé jusqu'à l'instant ou une sortie du tampon de bus 6 est transférée de l'état activé à désactivé. A l'instant T2', si le transfert de l'état activé à désactivé est retardé dans le tampon de bus 6, aucun conflit de bus ne se produit. Ceci est dû au fait que le commencement du cycle suivant est retardé de la période td'. Dans ce circuit de sortie classique, le transfert du tampon de bus 6 de l'état activé à désactivé est voulu pour s'effectuer à un instant de désactivation T2' qui est prescrit par le signal de séquencement 1032 délivré par le circuit de sortie de signal de séquencement 1031. Le circuit de sortie classique décrit ci-dessus présente les problèmes suivants. Premièrement, il existe un problème selon lequel une augmentation du retard de propagation de signal produit une dégradation de la vitesse fonctionnelle du circuit de bus. La raison en est que, comme représenté sur le diagramme des temps de la figure 34, la commutation du tampon de bus 6 de l'état désactivé à activé est retardée de td' par rapport à l'instant d'activation désiré T1' délivré par le signal de séquencement 1032 délivré par le circuit de sortie de signal de séquencement 1031. Deuxièmement, il existe un autre problème selon lequel le rendement de transmission est dégradé par l'augmentation du temps de cycle fonctionnel du circuit de bus. La raison en est que le retard de td' de la commutation du tampon de bus 6 de l'état désactivé à activé retarde également de td' le temps pris par le circuit de commande de charge de transition, généré sur la ligne de signal commune du circuit de bus pour disparaître. Bien que ce courant de commande de charge de transition s'écoule, si le tampon de bus 6 est commuté de l'état activé à désactivé, un bruit dit de commutation apparaît, déformant les formes d'ondes de signal sur la ligne de signal commune du circuit de bus et amenant probablement des erreurs de données. En conséquence, dans le circuit de sortie classique, la commutation du tampon de bus 6 de l'état activé à désactivé est retardée de td en retardant l'instant de désactivation T2' lui-même, prescrit par le signal de séquencement 1032, et éventuellement le temps de cycle fonctionnel (T2' - T1') du circuit de bus est prolongé par rapport à la période de cycle d'origine, de td. RESUME DE L'INVENTION En conséquence, la présente invention a été réalisée en considérant les problèmes de l'art antérieur énoncés ci-dessus, et son but consiste à fournir un circuit de sortie qui, non seulement élimine la consommation inutile de puissance et améliore la fiabilité pour empêcher de manière sûre les conflits de bus, mais également est amélioré en rendement de vitesse et de transmission. Selon un premier aspect de l'invention, il est fourni un circuit de sortie comprenant un premier circuit de retard destiné à retarder un signal de commande d'activation d'une première période prédéterminée, et des premiers moyens de sortie capables de commander l'état de sortie, soit dans un état activé, soit dans un état désactivé, caractérisé en ce que l'état de sortie desdits premiers moyens de sortie est commandé de façon à être commuté par le signal de commande d'activation de l'état désactivé à activé et par un signal retardé délivré par le premier circuit de retard de l'état activé à désactivé. Un autre circuit de sortie selon l'invention est similaire au circuit de sortie selon le premier aspect de l'invention, à l'exception du fait qu'il comporte des moyens pour effectuer progressivement, dans une deuxième période prédéterminée, la commande pour commuter l'état de sortie desdits premiers moyens de sortie de l'état activé à désactivé. Encore un autre circuit de sortie selon l'invention est similaire au circuit de sortie selon le premier aspect de l'invention, à l'exception du fait que lesdits premiers moyens de sortie sont pourvus d'un groupe de circuits de retard connectés successivement, dans lequel le signal retardé délivré par ledit premier circuit de retard est entré, pour délivrer une pluralité de signaux retardés, successivement davantage retardés à l'intérieur de l'étendue de la deuxième période prédéterminée ; et un groupe de deuxièmes moyens de sortie commandés de façon que l'état de sortie de chacun soit commuté par ledit signal de commandes d'activation de l'état désactivé à activé et par chacun des signaux de la pluralité de signaux successivement retardés de l'état activé à désactivé, caractérisé en ce que les bornes de sortie du groupe de deuxièmes moyens de sortie sont connectées en commun pour constituer la sortie desdits premiers moyens de sortie de sorte que, lorsque l'état de sortie desdits premiers moyens de sortie doit être commuté de l'état désactivé à activé, les bornes de sortie du groupe de deuxièmes moyens de sortie prennent simultanément l'état activé pour délivrer ces mêmes signaux et, lorsqu'il doit être commuté de l'état activé à désactivé, les sorties du groupe de deuxièmes moyens de sortie sont commutées avec des retards successifs de l'état activé à désactivé, produisant la réalisation de la commande de commutation de l'état de sortie desdits premiers moyens de sortie de l'état activé à désactivé d'une manière en phase à l'intérieur de ladite deuxième période prédéterminée. Encore un autre circuit de sortie selon l'invention comporte une pluralité de circuits de sortie selon ledit premier aspect de l'invention, configurés de façon qu'un signal de commande d'activation commun soit entré dans ceux-ci et leurs bornes de sortie soient connectées en commun pour délivrer ces mêmes signaux, comportant des premiers circuits de retards tels que ceux qui sont inclus dans le circuit de sortie selon ledit premier aspect de l'invention, dont les durées de retard sont supérieures à la première période prédéterminée et diffèrent légèrement les unes des autres à l'intérieur de l'étendue de la deuxième période prédéterminée, la commande pour commuter l'état de sortie de l'état activé à désactivé étant effectuée d'une manière en phase à l'intérieur de ladite deuxième période prédéterminée après un retard de ladite première période prédéterminée. BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de la présente invention deviendront plus évidents par la description détaillée ci-dessous effectuée conjointement avec les dessins annexés dans lesquels la figure 1 est un schéma synoptique illustrant un premier mode de réalisation préféré de l'invention la figure 2 est un diagramme des temps du premier mode de réalisation préféré de l'invention la figure 3 est un schéma synoptique illustrant un deuxième mode de réalisation préféré de l'invention la figure 4 est un diagramme des temps du deuxième mode de réalisation préféré de l'invention la figure 5 est un schéma synoptique illustrant un troisième mode de réalisation préféré de l'invention la figure 6 est un diagramme des temps du troisième mode de réalisation préféré de l'invention la figure 7 est un schéma synoptique illustrant un quatrième mode de réalisation préféré de l'invention la figure 8 est un diagramme des temps du quatrième mode de réalisation préféré de l'invention la figure 9 est un schéma synoptique illustrant un cinquième mode de réalisation préféré de l'invention la figure 10 est un diagramme des temps du cinquième mode de réalisation préféré de l'invention la figure 11 est un schéma synoptique illustrant un sixième mode de réalisation préféré de l'invention la figure 12 est un diagramme des temps du sixième mode de réalisation préféré de l'invention la figure 13 est un schéma synoptique illustrant un septième mode de réalisation préféré de l'invention la figure 14 est un diagramme des temps du septième mode de réalisation préféré de l'invention la figure 15 est un schéma synoptique illustrant un huitième mode de réalisation préféré de l'invention la figure 16 est un diagramme des temps du huitième mode de réalisation préféré de l'invention la figure 17 est un schéma synoptique illustrant un neuvième mode de réalisation préféré de l'invention la figure 18 est un diagramme des temps du neuvième mode de réalisation préféré de l'invention la figure 19 est un schéma synoptique illustrant un dixième mode de réalisation préféré de l'invention la figure 20 est un diagramme des temps du dixième mode de réalisation préféré de l'invention la figure 21 est un schéma synoptique illustrant un onzième mode de réalisation préféré de l'invention la figure 22 est un diagramme des temps du onzième mode de réalisation préféré de l'invention la figure 23 est un schéma synoptique illustrant un douzième mode de réalisation préféré de l'invention la figure 24 est un diagramme des temps du douzième mode de réalisation préféré de l'invention la figure 25 est un schéma synoptique illustrant un treizième mode de réalisation préféré de l'invention la figure 26 est un diagramme des temps du treizième mode de réalisation préféré de l'invention la figure 27 est un schéma synoptique illustrant un quatorzième mode de réalisation préféré de l'invention la figure 28 est un diagramme des temps du quatorzième mode de réalisation préféré de l'invention les figures 29 A et B sont respectivement un schéma de circuit illustrant un exemple de circuit de retard selon l'invention et un diagramme des temps illustrant son fonctionnement les figures 30 A et B sont respectivement un schéma de circuit illustrant un autre exemple d'un circuit de retard selon l'invention et un diagramme des temps illustrant son fonctionnement les figures 31 A et B sont respectivement un schéma de circuit illustrant encore un autre exemple d'un circuit de retard selon l'invention et un diagramme des temps illustrant son fonctionnement les figures 32 A et B sont respectivement un schéma de circuit illustrant encore un autre exemple d'un circuit de retard selon l'invention et un diagramme des temps illustrant son fonctionnement la figure 33 est un schéma synoptique illustrant un circuit de sortie selon l'art antérieur ; et La figure 34 est un diagramme des temps du circuit de sortie selon l'art antérieur. Sur les dessins, les mêmes numéros de référence représentent les mêmes éléments structurels. DESCRIPTION DETAILLEE DES MODES DE REALISATION PREFERES Un premier mode de réalisation préféré de la présente invention est d'abord décrit ci-dessous en détail. En se référant à la figure 1, un circuit de sortie comprend des moyens de sortie de signal de séquencement 31, un circuit de sortie comprend un circuit de retard 33 et des moyens de sortie 200. Les moyens de sortie de signal de séquencement 31 délivrent un signal de commande d'activation 32 qui désigne l'instant de transfert d'un état activé à un état désactivé et de l'état désactivé à l'état activé. Le circuit de retard 33 applique en entrée le signal de commande d'activation 32 délivré en sortie par les moyens de sortie de signal de séquencement 31, génère un signal de retard en retardant le signal de commande d'activation 32 d'une première période prédéterminée (td sur la figure 2) et délivre en sortie le signal de retard. Les moyens de sortie 200 appliquent en entrée le signal de commande d'activation 32 provenant des moyens de sortie de signal de séquencement 31 et le signal de retard provenant du circuit de retard 33. Les moyens de sortie 200 peuvent commander un état de sortie dans l'un ou l'autre de l'état activé ou de l'état désactivé. Dans le circuit de sortie, l'état de sortie des moyens de sortie 200 est commuté par le signal de commande d'activation 32 de l'état désactivé à activé et commuté par le signal de retard provenant du circuit de retard 33 de l'état activé à désactivé. Le fonctionnement du premier mode de réalisation est ensuite décrit ci-dessous. En se référant à la figure 2, dans le circuit de sortie qui est le premier mode de réalisation de l'invention, le signal de sortie du circuit de retard 33 est un signal retardé par rapport au signal de commande d'activation, qui est le signal d'entrée, de la première période prédéterminée td. La commutation de l'état de sortie de données des moyens de sortie 200 de l'état désactivé à activé est effectuée immédiatement Comme décrit ci-dessus, le circuit de sortie qui est le premier mode de réalisation de l'invention permet de commander l'état de sortie de données de ses moyens de sortie 200 dans l'état soit activé soit désactivé, et peut être utilisé comme circuit de sortie pour commander la ligne de signal commune d'un circuit de bus. Ainsi utilisé, lorsque l'instant d'activation T1 auquel l'état de sortie de données des moyens de sortie 200 est commuté de l'état activé à désactivé n'est pas retardé, le temps de retard de la communication de signal par le circuit de bus n'est pas augmenté. De plus, les conflits de bus peuvent être empêchés de manière sûre en fixant ladite première période prédéterminée td comme étant plus courte que la durée à partir du séquencement d'activation T1 de ce circuit de sortie jusqu'à T2, où un autre circuit de sortie prend un état activé au cycle suivant. Un deuxième mode de réalisation préféré de la présente invention est ensuite décrit ci-dessous. En se référant à la figure 3, un circuit de sortie, qui est le deuxième mode de réalisation de l'invention comprend un circuit de retard 33 destiné à retarder un signal de commande d'activation 32 d'une première période prédéterminée (td sur la figure 4) ; un circuit logique 136, dans lequel le signal de commande d'activation 32 et un signal retardé délivré par un circuit de retard 33 sont entrés, pour délivrer un signal de commande de sortie d'activation 13 ; et des tampons de sortie 6 capables de commander l'état de sortie soit dans un état activé soit un état désactivé avec le signal de commande de sortie d'activation 13. Le circuit logique 136 génère le signal de commande de sortie d'activation 13 pour commuter l'état de sortie des tampons de sortie 6 de l'état désactivé à activé conformément au signal de commande d'activation 32 et de l'état activé à désactivé conformément au signal retardé délivré par le circuit de retard 33. Un bloc de circuits 200 constitué des tampons de sortie 6 et du circuit logique 136 représentés sur la figure 3 correspond aux moyens de sortie 200 de la figure 1. Le fonctionnement de ce mode de réalisation est maintenant décrit ci-dessous. En se référant à la figure 4, dans le circuit de sortie qui est le deuxième mode de réalisation de l'invention, le signal de sortie du circuit de retard 33 est un signal retardé par rapport au signal de commande d'activation, qui est le signal d'entrée, de la première période prédéterminée td. Le circuit logique 136, dans lequel le signal de commande d'activation 32 et le signal de sortie du circuit de retard 33 sont entrés, génère à partir de l'instant T1, sur le signal de commande de sortie d'activation 13 de logique négative, une largeur d'impulsion td. Dans les tampons de sortie 6 est entré le signal de commande de sortie d'activation 13 et l'état de sortie de données des tampons de sortie 6 est l'état activé pendant la largeur d'impulsion td. Ainsi, la commutation de l'état de sortie de données des tampons de sortie 6 de l'état désactivé à activé est effectuée immédiatement Ici, le signal de sortie de données des tampons de sorties 6 agit de la même manière que le signal de sortie de données des moyens de sortie 200 de la figure 1 décrit en référence à la figure 2, et la partie 200 constituée des tampons de sortie 6 et du circuit logique 136 de la figure 3 fonctionne d'une manière équivalente aux moyens de sortie 200 de la figure 1. Comme décrit ci-dessus, le circuit de sortie qui est le deuxième mode de réalisation de l'invention permet de commander l'état de sortie de données de ses tampons de sortie 6 dans l'état soit activé soit désactivé, et peut être utilisé comme circuit de sortie pour commander la ligne de signal commune d'un circuit de bus. Ainsi utilisé, lorsque l'instant d'activation T1 auquel l'état de sortie de données des tampons de sortie 6 est commuté de l'état désactivé à activé n'est pas retardé, le temps de retard de la communication de signal par le circuit de bus n'est pas augmenté. De plus, les conflits de bus peuvent être empêchés de manière sûre en fixant ladite première période prédéterminée td plus courte que la durée à partie de l'instant d'activation T1 du circuit de sortie, c'est à-dire de ce mode de réalisation de l'invention, jusqu'à T2, lorsqu'un autre circuit de sortie prend un état activé au cycle suivant. Un troisième mode de réalisation préféré de la présente invention est ensuite décrit ci-dessous en détail. En se référant à figure 5, un circuit de sortie, qui est le troisième mode de réalisation de l'invention, comprend un circuit de retard 33 destiné à retarder un signal de commande d'activation 32 d'une première période prédéterminée (td sur la figure 6) un circuit logique 236 dans lequel le signal de commande d'activation 32 et un signal retardé délivré par un circuit de retard 33 sont entrés, pour délivrer un signal de commande de sortie d'activation 213 ; et des moyens de sortie 206 capables de commander l'état de sortie dans l'un ou l'autre d'un état activé où un état désactivé avec le signal de commande de sortie d'activation 213. Le circuit logique 236 génère le signal de commande de sortie d'activation 213 pour commuter l'état de sortie des moyens de sortie 206 de l'état désactivé à activé conformément au signal de commande d'activation 32 et de l'état activé à désactivé conformément au signal retardé délivré par le circuit de retard 33. La différence entre les modes de réalisation illustrés sur les figures 3 et 5 consiste en ce que la configuration de la figure 5 comporte une partie 200 constituée du circuit logique 236 et des moyens de sortie 206 en remplacement du circuit logique 136 et des tampons de sortie 6 de la figure 3, de façon que le signal de commande de sortie d'activation 213 du mode de réalisation représenté sur la figure 5 soit de polarité inverse par rapport au signal de commande de sortie d'activation 13 du mode de réalisation représenté sur la figure 3. Pour comparer la figure 6 au diagramme des temps de la figure 4 montrant le fonctionnement de la sortie qui est le deuxième mode de réalisation de l'invention, tandis que le signal de commande de sortie d'activation 213 de la figure 6 agit en polarité inverse par rapport au signal de commande de sortie d'activation 13 de la figure 4 par rapport au même signal de commande d'activation 32, la sortie de données des moyens de sortie 206 de la figure 6 fonctionne de la même manière que la sortie de données des tampons de sortie 6 de la figure 4. Ainsi, la partie 200 constituée des moyens de sortie 206 et du circuit logique 236 représentée sur la figure 5, comme la partie 200 constituée des tampons de sortie 6 et du circuit logique 136 représentée sur la figure 3, correspond aux moyens de sortie 200 de la figure 1. Il est maintenant décrit ci-dessous en détail un quatrième mode de réalisation préféré de la présente invention. En se référant à la figure 7, un circuit de sortie qui est le quatrième mode de réalisation de l'invention, comprend un premier circuit de retard 33 destiné à retarder un signal de commande d'activation 32 d'une première période prédéterminée (td sur la figure 8) ; un inverseur 131 destiné à délivrer un signal de commande d'activation 133 résultant de l'inversion et retardé d'un signal de retard délivré par le premier circuit de retard 33 et entré dans celui-ci ; un condensateur 96 connecté à la sortie de l'inverseur 131 pour faciliter la variation de niveau du signal de commande d'activation 133 dans une deuxième période prédéterminée (durée différentielle de td à td-n sur la figure 8) ; un circuit logique 36 dans lequel le signal de commande d'activation 32 et le signal de commande d'activation inversé et retardé 133 sont entrés, pour délivrer un signal de commande de sortie d'activation 13 ; et des tampons de sortie 6 capables de commander l'état de sortie soit dans un état activé soit dans un état désactivé, avec le signal de commande de sortie d'activation 13. Le circuit logique 36 génère le signal de commande de sortie d'activation 13 pour commuter l'état de sortie des tampons de sortie 6 de l'état désactivé à activé conformément au signal de commande d'activation 32 et progressivement de l'état activé à désactivé dans la deuxième période prédéterminée (durée différentielle de td à td-n sur la figure 8) conformément au signal retardé délivré par le circuit de retard 33. Ici, le circuit constitué des tampons de sortie 6, du circuit logique 236 et de l'inverseur 131, représentés sur la figure 7, correspond aux moyens de sortie 200 représentés sur la figure 3 et augmentés de la capacité 96 vers les moyens de sortie 200 de la figure 1. Le circuit de sortie illustré sur la figure 4, qui est le quatrième mode de réalisation de l'invention, est caractérisé par le condensateur 96, constituant des moyens pour effectuer progressivement la commande pour commuter l'état de sortie des moyens de sortie 200 de l'état activé à désactivé dans la deuxième période prédéterminée (durée différentielle de td à td-n sur la figure 8). Le fonctionnement de ce mode de réalisation va maintenant être décrit. En se référant à la figure 8, dans le circuit de sortie qui est le quatrième mode de réalisation de l'invention, le signal de sortie du circuit de retard 33 est retardé par rapport au signal de commande d'activation 32, qui est le signal d'entrée, de la première période prédéterminée td. Le signal de sortie du circuit de retard 33 est entré dans l'inverseur 131, et délivré comme signal de commande d'activation inversé et retardé 133. Lorsque le signal de commande d'activation inversé et retardé 133 est connecté au condensateur 96, le changement de niveau s'effectue progressivement dans la deuxième période prédéterminée (durée différentielle de td à td-n). Le circuit logique 36 dans lequel le signal de commande d'activation 32 et le signal de commande d'activation inversé et retardé sont entrés, génère le signal de commande de sortie d'activation 13 de logique négative qui place immédiatement l'état de sortie des tampons de sortie 6 dans l'état activé à l'instant T1 et après la première période prédéterminée td, le fait varier progressivement dans l'état désactivé dans la deuxième période prédéterminée (durée différentielle de td à td-n). Lorsque le signal de commande de sortie 13 est entré dans les tampons de sortie 6, l'état de sortie de données des tampons de sortie 6 prend immédiatement l'état activé à l'instant T1 et, après être resté dans l'état activé pendant la première période prédéterminée td, varie progressivement dans l'état désactivé dans la deuxième période prédéterminée (durée différentielle de td à td-n). Ainsi, la commutation des tampons de sortie de données 6 de l'état activé à désactivé (à l'instant T1) s'effectue conformément au signal de commande d'activation 32. D'autre part, celle des tampons de sortie de données 6 de l'état activé à désactivé, après avoir été retardée de la première période prédéterminée td après l'instant T1 du signal de commande d'activation 32, est effectuée progressivement dans la deuxième période prédéterminée (durée différentielle de td à td-n). Ici, le circuit représenté sur la figure 7 constitué des tampons de sortie 6, du circuit logique 36 et de l'inverseur 131, effectue des actions correspondant à celles des moyens de sortie 200 de la figure 3, et l'addition de la capacité 96 réalise des moyens pour effectuer progressivement la commande pour commuter l'état de sortie des moyens de sortie 200 de l'état activé à désactivé dans la deuxième période prédéterminée (durée différentielle de td à td-n). Comme décrit ci-dessus, le circuit de sortie qui est le quatrième mode de réalisation de l'invention permet à l'état de sortie de données de ses tampons de sortie 6 d'être commandés soit dans l'état activé soit désactivé, et peut être utilisé comme circuit de sortie pour commander la ligne de signal commune d'un circuit de bus. Ainsi utilisé, lorsque l'instant d'activation T1 auquel l'état de sortie de données des tampons de sortie 6 est commuté de l'état désactivé à activé n'est pas retardé, le retard de communication de signal par le circuit de bus n'est pas augmenté. De plus, les conflits de bus peuvent être évités de manière sûre en fixant le total (td-n) de ladite première période prédéterminée et de ladite deuxième durée plus court que la durée de l'instant d'activation T1 de ce circuit de sortie jusqu'à T2, lorsqu'un autre circuit de sortie prend un état activé au cycle suivant. De plus, en particulier si un courant de commande de charge de t de ladite première période prédéterminée et de la deuxième durée, sensiblement égal à la durée prise par le courant de commande de transition apparaissant sur la ligne de signal commune du circuit de bus pour disparaître, et améliore le rendement de transmission en minimisant le temps de cycle fonctionnel (T2 - T1) du circuit de bus. Un cinquième mode de réalisation de la présente invention, va maintenant être décrit ci-dessous en détails. En se référant à la figure 9, un circuit de sortie comprend un premier circuit de retard 33 retardant un signal de commande d'activation 32 d'une première période prédéterminée (td sur la figure 10), et des moyens de sortie 200 recevant le signal de commande d'activation 32 est un signal de retard délivré par le premier circuit de retard 33. Les moyens de sortie 200 peuvent commander l'état de sortie vers le bus dans un état soit activé soit désactivé. Les moyens de sortie 200 comportent une pluralité de tampons de bus 6 à 6-n, une pluralité de circuits logiques 136 à 136-n et une pluralité de deuxième circuits de retard 233-2 à 233-n. La pluralité de deuxièmes circuits de retard 233-2 à 233-n sont connectés successivement de façon que leur signaux de retard de sortie retardés progressivement du signal de retard délivré par le premier circuit de retard 33. La pluralité de signaux de retard retardés et délivrés en sortie par les deuxième circuits de retard 233-2 à 233-n sont successivement retardés à l'intérieur de l'étendue d'une deuxième période prédéterminée (durée différentielle de td à td-n sur la figure 10). La pluralité de circuits logiques 136 à 136-n fournissent au tampon correspondant des tampons de sortie 6 à 6-n des signaux pour commutation entre les états de sortie activé et désactivé. Les tampons de sortie 6 à 6-n commandent les états de sortie des moyens de sortie 200 soit dans l'état activé soit désactivé. Chaque borne de sortie des tampons de sortie 6 à 6-n est couplée en commun et connectée à la ligne de bus. Chacun des circuits logiques 136 à 136-n applique en entrée le signal de commande d'activation 32 en commun et applique en entrée chacun parmi une pluralité de signaux de retard retardés progressivement et délivrés par le premier circuit de retard 33 et la pluralité de deuxièmes circuits de retard 233-2 à 233n. Plus particulièrement, le circuit logique 136 applique en entrée le signal de commande d'activation 32 et un signal de retard provenant du circuit de retard 33. Le circuit logique 136-2 applique en entrée le signal de commande d'activation 32 et un signal de retard provenant du circuit de retard 233-2. Le circuit logique 136-n applique en entrée le signal de commande d'activation 32 et un signal de retard provenant du circuit de retard 233-n. Chaque circuit logique 136 à 136-n délivre simultanément en sortie un signal indiquant un transfert de l'état désactivé à activé à un tampon correspondant des tampons de bus 6 à 6-n conformément au signal de commande d'activation 32. Les circuits logiques 136 à 136-n délivrent progressivement en sortie des signaux indiquant un transfert de l'état activé à désactivé en succession, conformément à la pluralité de signaux de retard délivrés successivement à des instants différents depuis le premier circuit de retard 33 et la pluralité de deuxièmes circuits de retard 233-2 à 233-n avec des retards successifs. Ici, la partie 200 représentée sur la figure 9, constituée du groupe de tampons de sortie 6 à 6-n, du groupe de circuits logiques 136 à 136-n et du groupe de deuxièmes circuits de retard 233-2 à 233-n, correspond aux moyens de sortie 200 de la figure 1. Le circuit de sortie du cinquième mode de réalisation de l'invention est caractéristique, en particulier, par la commande pour commuter l'état de sortie des moyens de sortie 200 de l'état activé à désactivé d'une manière en phase de la deuxième période prédéterminée (durée différentielle de td à td-n sur la figure 10). Le fonctionnement de ce cinquième mode de réalisation est décrit ci-dessous. En se référant à la figure 10, dans le circuit de sortie qui est le cinquième mode de réalisation de l'invention, le signal de sortie du circuit de retard 33 est retardé par rapport au signal de commande d'activation 32, qui est le signal d'entrée, de la première période prédéterminée td. Puis, la pluralité de signaux retardés délivrés successivement depuis le groupe de circuits de retard 233-2 à 233-n connectés successivement devient davantage retardée par rapport au signal de commande d'activation 32 de la deuxième période prédéterminée (durée différentielle de td à tdn) après la première période prédéterminée td. La commutation de l'état de sortie de données des tampons de sortie 6 de l'état désactivé à activé est effectuée immédiatement (à l'instant T1) conformément au signal de commande d'activation 32. D'autre part, la commutation de l'état de sortie de données des tampons de sortie 6 de l'état activé à désactivé s'effectue, conformément au signal de sortie du circuit de retard 33 entré dans le circuit logique 136, après l'instant T1 du signal de commande d'activation 32, de la première période prédéterminée td. De façon similaire, la commutation de l'état de sortie de données de chacun des tampons de sortie individuels 6-2 à 6-n de l'état désactivé à activé s'effectue immédiatement (à l'instant T1) conformément au signal de commande d'activation 32 entré dans chacun des circuits logiques 136-2 à 136-n, et la commutation de l'état de sortie de données de chacun des tampons de sortie individuels 6 à 6-n de l'état activé à désactivé est effectuée conformément aux signaux de sortie respectifs des circuits de retard 233-2 à 233-n respectivement entrés dans les circuits logiques 136 à 136-n, encore davantage retardés à l'intérieur de l'étendue (td-2, . ,td-n) de la deuxième période prédéterminée (durée différentielle de td à td-n) après l'instant T1 du signal de commande d'activation 32 de la première période prédéterminée td. Pour résumer ce qui précède, la commutation des états de sortie de données respectifs de l'ensemble des tampons de sortie 6 à 6-n de l'état désactivé à activé s'effectue simultanément immédiatement (à l'instant T1) conformément au signal de commande d'activation 32 et la commutation des états de sortie de données respectifs des tampons de sortie de l'état activé à désactivé s'effectue avec des retards successifs supplémentaires à l'intérieur de l'étendue de la deuxième période prédéterminée (durée différentielle de td à td-n) après l'instant T1 du signal de commande d'activation 32 de la première période prédéterminée td. Ici, le signal de sortie de données de la partie 200 représentée sur la figure 9, constituée du groupe de tampons de sortie 6 à 6-n, du groupe de circuits logique et du groupe de deuxièmes circuits de retard 233-2 à 233-n, correspond à celui des moyens de sortie 200 de la figure 1 décrits en référence au diagramme des temps de la figure 2. Il va ensuite être décrit les bénéfices du circuit de sortie, c'est-à-dire de ce mode de réalisation de l'invention par rapport à un circuit de sortie similaire selon l'art antérieur. Dans le circuit de sortie de l'art antérieur, pour que le signal d'autorisation d'occupation de bus 1013 soit sensiblement égal à la période de cycle (T1 - T2), la période de cycle est prolongée de td' à (T1' - T2'). Le cycle commence à un instant T1' antérieur à l'instant T1 de la période td'. Le temps de fin du cycle est un instant T2' sensiblement égal à l'instant T2. Par opposition, la commutation de l'état de sortie de données des moyens de sortie 200 de l'état désactivé à activé est effectuée immédiatement (à l'instant T1) conformément au signal de commande d'activation 32 car les signaux de sortie de données individuelles du groupe de tampons de sortie 6 à 6-n sont connectés en commun et agissent collectivement comme sortie de données des moyens de sortie 200. La commutation de l'état de sortie de données des moyens de sortie 200 s'effectue d'une manière en phase dans la deuxième période prédéterminée (durée différentielle de td à tdn) après l'instant T1 du signal de commande d'activation 32 de la première période prédéterminée td. Si la période td-n est rendue infiniment proche de la période de cycle (T1 - T2), il est possible de terminer entièrement la sortie de données des moyens de sortie 200 à l'instant T2 et de commencer le cycle suivant à l'instant T2. Comme décrit ci-dessus, le circuit de sortie qui est le cinquième mode de réalisation de l'invention permet de commander l'état de sortie de données de ses moyens de sortie 200 dans l'état soit activé soit désactivé, et peut être utilisé comme circuit de sortie pour commander la ligne de signal commune d'un circuit de bus. Ainsi utilisé, lorsque l'instant d'activation T1 auquel l'état de sortie de données des moyens de sortie 200 est commuté de l'état désactivé à activé, n'est pas retardé, le retard de communication de signal du circuit de bus n'est pas augmenté. De plus, les conflits de bus peuvent être évités de manière sûre en fixant le total (td-n) de ladite première période prédéterminée et la deuxième durée, plus court que la durée de l'instant d'activation T1 de ce circuit de sortie jusqu'à T2, lorsqu'un autre circuit de sortie prend un état activé au cycle suivant. De plus, en particulier même si un courant de commande de charge de transition reste sur la ligne de signal commune du circuit de bus dans la deuxième période prédéterminée (durée différentielle de td à td-n) après ladite première période prédéterminée, la génération de bruit de commutation peut être diminuée car, comme énoncé cidessus, la commutation des premiers tampons de sortie 6 de l'état activé à désactivé s'effectue d'une manière en phase. Ceci permet de fixer le total (td-n) de ladite première période prédéterminée et de la deuxième durée, sensiblement égal à la durée prise par le courant de commande de transition apparaissant sur la ligne de signal commune du circuit de bus, pour disparaître, et améliore le rendement de transmission en minimisant le temps de cycle fonctionnel (T2 - T1) du circuit de bus. Un sixième mode de réalisation préféré de la présente invention est décrit en détail ci-dessous. En se référant à la figure 11, un circuit de sortie, qui est le sixième mode de réalisation de l'invention, comprend un premier circuit de retard 33 destiné à retarder un signal de commande d'activation 32 d'une première période prédéterminée (td sur la figure 12) ; et des moyens de sortie 200 dans lesquels le signal de commande d'activation 32 et un signal retardé délivré par le premier circuit de retard 33 sont entrés, capables de commander l'état de sortie soit dans un état activé soit dans un état désactivé. Les moyens de sortie 200 comportent un groupe de moyens de sortie 206 à 206-n configurés de façon que l'état de sortie de chacun des moyens de sortie individuels puisse être commandé soit dans l'état activé soit désactivé et les bornes de sortie des moyens de sortie constituants peuvent être connectés en commun pour délivrer les mêmes signaux ; un groupe de circuits logiques 236 à 236-n destinés à délivrer aux moyens de sortie respectifs 206 à 206-n des signaux de commande pour commutation entre les états activé et désactivé et un groupe de deuxièmes circuits de retard 233-2 à 233-n connectés successivement de façon que les signaux retardés entrés depuis le premier circuit de retard 33 soient délivrés comme une pluralité de signaux successivement retardés à l'intérieur de l'étendue d'une deuxième période prédéterminée (durée différentielle de td à td-n sur la figure 12). Dans les circuits logiques 236 à 236-n, est entré en commun le signal de commande d'activation 32 et une pluralité de signaux retardés délivrés par le premier circuit de retard 33 et le groupe de deuxièmes circuits de retard 233-2 à 233-n, des retards successifs étant entrés individuellement. Les circuits logiques 236 à 236-n sont configurés de façon à commuter les états de sortie respectifs de l'ensemble des moyens de sortie 206 à 206-n simultanément, de l'état désactivé à activé conformément au signal de commande d'activation 32 et individuellement de l'état activé à désactivé en succession conformément à la pluralité de signaux retardés délivrés par le premier circuit de retard 33 et le groupe de deuxièmes circuits de retard 233-2 à 233-n avec des retards successifs. La différence entre les modes de réalisation illustrés sur les figures 9 et 11, comme la différence décrite ci-dessus entre les modes de réalisation des figures 3 et 5, consiste en ce que la configuration de la figure 11 comporte une partie 200 constituée des circuits logiques 236-2 à 236-n et des moyens de sortie 206 à 206-n connectés entre eux par des signaux de commande de sortie d'activation de polarités inverses en remplacement des circuits logiques 136 à 136-n et des tampons de sortie 6 à 6-n de la figure 9. Pour comparer la figure 12 au diagramme des temps de la figure 10 par rapport au même signal de commande d'activation 32, les sorties de données du groupe de moyens de sortie 206 à 206-n de la figure 12 agissent de la même manière que les sorties de données des tampons de sortie 6 à 6-n de la figure 10 et en conséquence, les sorties de données des parties respectives 200 agissent de la même manière. Ainsi, la partie 200 constituée du groupe de moyens de sortie 206 à 206-n, du groupe de circuits logiques 236 à 236-n et du groupe de circuits de retard 233-2 à 233-n représentés sur la figure 11, comme la partie 200 constituée du groupe de tampons de sortie 6 à 6-n, du groupe de circuits logiques 136 à 136-n et du groupe de circuits de retard 233-2 à 233-n représentés sur la figure 9 correspond aux moyens de sortie 200 de la figure 1. Un septième mode de réalisation préféré de la présente invention est maintenant décrit en détail. En se référant à la figure 13, un circuit de sortie qui est le septième mode de réalisation de l'invention, comprend une partie de circuit 500 consistant en des tampons de sortie 6 capables de commander l'état de sortie soit dans un état activé soit dans un état désactivé ; un circuit de retard 33 destiné à retarder un signal de commande d'activation 32 d'une première période prédéterminée (td sur la figure 14) ; et un circuit logique 136 dans lequel le signal de commande d'activation 32 et un signal retardé délivré par le circuit de retard 33 sont entrés, pour effectuer une commande pour commuter l'état de sortie des tampons de sortie 6 de l'état désactivé à activé conformément au signal de commande d'activation 32 et de l'état activé à désactivé conformément au signal de retard délivré par le circuit de retard 33 ; et des parties de circuit 500-2 à 500-n constituées respectivement, comme la partie de circuit 500, de tampons de sortie 6-2 à 6-n capables de commander l'état de sortie soit dans l'état activé soit dans l'état désactivé ; des circuits de retard 33-2 à 33-n destinés à retarder le signal de commande d'activation 32 avec des retards légèrement différents (td-2 à td-n sur la figure 14) qui ne sont pas plus courts que la première période prédéterminée (td sur la figure 14) et à l'intérieur de l'étendue de la deuxième période prédéterminée (durée différentielle de td à td-n de la figure 14) ; et de circuits logiques 136-2 à 136-n dans lesquels le signal de commande d'activation 32 et les signaux retardés délivrés par les circuits de retard 33-2 à 33-n sont entrés, pour effectuer la commande pour commuter l'état de sortie des tampons de sortie 6-2 à 6-n de l'état désactivé à activé conformément au signal de commande d'activation 32 et de l'état activé à désactivé conformément aux signaux de retard délivrés par le circuit de retard 332 à 33-n, dans lequel les bornes de sortie de ladite pluralité de parties 500 et 800-2 à 500-n sont connectées en commun pour délivrer ce même signal 600. Ici, la partie 500 représentée sur la figure 13, constituée des tampons de sortie 6, du circuit logique 136 et des circuits de retard 233, correspond au circuit de sortie représenté sur la figure 3, qui est le deuxième mode de réalisation préféré de la présente invention. De façon similaire, chacune des parties 5002 à 500-n de la figure 13 constituée des tampons de sortie 6-2 à 6-n, des circuits logiques 136-2 à 136-n et des circuits de retard 33-2 à 33-n, correspond au circuit de moyens de sortie représenté sur la figure 3, qui est le deuxième mode de réalisation de l'invention. Le fonctionnement de ce mode de réalisation est maintenant décrit. En se référant à la figure 14, le signal de sortie du circuit de retard 33 est retardé par rapport au signal de commande d'activation 32, qui est le signal d'entrée, de la première période prédéterminée td. De façon similaire, les signaux de sortie des circuits de retard 33-2 à 33-n sont retardés par rapport au signal de commande d'activation 32 qui est le signal d'entrée avec des retards légèrement différents (td-2 à td-n sur la figure 14) qui ne sont pas inférieurs à la première période prédéterminée (td sur la figure 14) et à l'intérieur de l'étendue de la deuxième période prédéterminée (durée différentielle de td à td-n sur la figure 14). Le circuit logique 136, dans lequel le signal de commande d'activation 32 et le signal de sortie du circuit de retard 33 sont entrés, génère à partir de l'instant T1 sur le signal de commande de sortie d'activation 13 de logique négative, une largeur d'impulsion de td. Dans les tampons de sortie 6, est entré le signal de commande de sortie d'activation 13 et l'état de sortie de données des tampons de sortie 6 devient l'état activé pendant la largeur d'impulsion de td. La commutation de l'état de sortie de données des tampons de sortie 6 de l'état désactivé à activé est effectuée immédiatement (à l'instant T1) conformément au signal de commande d'activation 32 entré dans le circuit logique 136. D'autre part, la commutation de l'état de sortie de données des tampons de sortie 6 de l'état activé à désactivé est effectuée avec un retard par rapport à l'instant T1, de la première période prédéterminée td, conformément au signal de sortie du circuit de retard 33. De façon similaire, la commutation de l'état de sortie de données des tampons de sortie 6-2 à 6-n de l'état désactivé à activé s'effectue immédiatement (à l'instant T1) conformément au signal de commande d'activation 32 respectivement entré dans les circuits logiques 136-2 à 136-n. D'autre part, la commutation de l'état de sortie de données des tampons de sortie 6 à 6-n de l'état activé à désactivé est effectuée conformément aux signaux de sortie respectifs des circuits de retard 33-2 à 33-n, retardée par rapport à l'instant T1, avec des retards légèrement différents (td-2 à td-n) qui ne sont pas inférieurs à la première période prédéterminée td et à l'intérieur de l'étendue de la deuxième période prédéterminée (durée différentielle de td à td-n). Pour résumer ce qui précède, la commutation des états de sortie de données respectifs de l'ensemble des tampons de sortie 6 à 6-n de l'état désactivé à activé s'effectue simultanément immédiatement (à l'instant T1) conformément au signal de commande d'activation 32, tandis que la commutation des états de sortie de données respectifs des tampons de sortie 6 à 6-n de l'état activé à désactivé s'effectue avec des retards légèrement différents (td-2 à td-n) qui ne sont pas inférieurs à la première période prédéterminée td et à l'intérieur de l'étendue de la deuxième période prédéterminée (durée différentielle de td à td-n). Ici, dans le circuit de sortie représenté sur la figure 13, qui est le septième mode de réalisation de la présente invention, lorsque les signaux de sortie de données des tampons de sortie 6 à 6-n sont connectés en commun et délivrés de façon collective comme étant le même signal 600, la commutation du signal de sortie 600 de l'état désactivé à activé, comme représenté sur la figure 14, s'effectue immédiatement (à l'instant T1) conformément au signal de commande d'activation 32. D'autre part, la commutation du signal de sortie 600 de l'état activé à désactivé est effectuée d'une manière en phase dans la deuxième période prédéterminée (durée différentielle de td à td-n) après un retard de la première période prédéterminée td par rapport à l'instant T1 du signal de commande d'activation 32. Comme décrit ci-dessus, le circuit de sortie qui est le septième mode de réalisation de l'invention, permet au signal de sortie 600 d'être commandé soit dans l'état activé, soit désactivé, et peut être utilisé comme circuit de sortie pour commander la ligne de signal commune d'un circuit de bus. Ainsi utilisé, lorsque l'instant d'activation T1 auquel l'état de sortie de données des moyens de sortie 200 est commuté de l'état désactivé à activé n'est pas retardé, le temps de retard de communication de signal par le circuit de bus n'est pas augmenté. De plus, les conflits de bus peuvent être évités de manière sûre en fixant le total (td-n) de ladite première période prédéterminée et de la deuxième durée, inférieur à la durée de l'instant d'activation T1 de ce circuit de sortie jusqu'à T2, où un autre circuit de sortie prend un état activé au cycle suivant. De plus, en particulier même si un courant de commande de charge de transition reste sur la ligne de signal commune du circuit de bus dans la deuxième période prédéterminée (durée différentielle de td à tdn) après ladite première période prédéterminée, la génération de bruit de commutation peut être diminuée car, comme énoncé ci-dessus, la commutation du signal de sortie 600 de l'état activé à désactivé s'effectue d'une manière en phase. Ceci permet de fixer le total (td-n) de ladite première période prédéterminée et de la deuxième durée sensiblement égal à la durée prise par le courant de commande de transition apparaissant sur la ligne de signal commune du circuit de bus pour disparaître, et améliore le rendement de transmission en minimisant le temps de cycle fonctionnel (T2 - T1) du circuit de bus. Un huitième mode de réalisation préféré de la présente invention est maintenant décrit en détail. En se référant à la figure 15, un circuit de sortie, qui est le huitième mode de réalisation de l'invention, comprend un circuit de retard 33 destiné à retarder un signal de commande d'activation 32 d'une première période prédéterminée (td sur la figure 2) un inverseur 131 destiné à inverser un signal retardé délivré par le circuit de retard 33 ; et des tampons de sortie 6 capables de commander l'état de sortie soit dans un état activé soit dans un état désactivé avec le signal de commande d'activation 32. Il est configuré de façon que l'état de sortie des moyens de sortie 100 soit commuté par le signal de commande d'activation 32 de l'état désactivé à activé et par un signal de commande d'activation 133 provenant de l'inversion par l'inverseur 131 du signal retardé délivré par le circuit de retard 33 de l'état activé à désactivé. Ici, la partie 200 représentée sur la figure 15 constituée des moyens de sortie 100 et de l'inverseur 131, correspond aux moyens de sortie 200 de la figure 1. Un neuvième mode de réalisation préféré de la présente invention est maintenant décrit en détail. En se référant à la figure 16, un circuit de sortie, qui est le neuvième mode de réalisation de l'invention, comprend un circuit de retard 33 destiné à retarder un signal de commande d'activation 32 d'une première période prédéterminée (td sur la figure 17) un inverseur 131 destiné à inverser un signal retardé délivré par le premier circuit de retard 33 ; un circuit logique 36, dans lequel le signal de commande d'activation 32 et un signal de commande d'activation 133 inversé et délivré depuis l'inverseur 131, sont entrés, pour délivrer un signal de commande de sortie d'activation 13 ; et des tampons de sortie 6 capables de commander l'état de sortie soit dans un état activé soit dans un état désactivé avec le signal de commande de sortie d'activation 13. Le circuit logique 36 génère le signal de commande de sortie d'activation 13 pour commuter l'état de sortie des tampons de sortie 6 de l'état désactivé à activé conformément au signal de commande d'activation 32 et de l'état activé à désactivé conformément au signal de commande d'activation 133 provenant de l'inversion par l'inverseur 131 du signal retardé délivré par le circuit de retard 33. Ici, la partie constituée de l'inverseur 131 et du circuit logique 36 représentés sur la figure 16, correspond au circuit logique 136 de la figure 3. En conséquence, pour comparer le diagramme des temps de la figure 17 illustrant le fonctionnement du mode de réalisation représenté sur la figure 16, au diagramme des temps de la figure 4 illustrant celui du mode de réalisation représenté sur la figure 3, dans l'opération illustrée sur la figure 17, le même signal de commande de sortie d'activation 13 que sur la figure 4 est généré en utilisant le signal de commande d'activation 133 généré par inversion par l'inverseur 131 en réponse au même signal de commande d'activation 32 et la sortie de données des tampons de sortie 6 agit de la même manière que son équivalent sur la figure 14. Ainsi, ce deuxième mode de réalisation du premier circuit de sortie selon l'invention, représenté sur la figure 16, fournit le même effet opérationnel que le mode de réalisation cité précédemment du premier aspect de l'invention, illustré sur la figure 3. La partie 100 constituée des tampons de sortie 6 et du circuit logique 36 représentés sur la figure 16 correspond aux moyens de sortie 100 de la figure 15 et la partie 200 constituée de la partie 100 et de l'inverseur 131 représenté sur la figure 16 correspond aux moyens de sortie 200 de la figure 1. Un dixième mode de réalisation préféré de la présente invention est maintenant décrit en détail. En se référant à la figure 18, un circuit de sortie, qui est le dixième mode de réalisation de l'invention, comprend un premier circuit de retard 33 destiné à retarder un signal de commande d'activation 32 d'une première période prédéterminée (td sur la figure 19) ; un inverseur 131, dans lequel le signal retardé délivré par le premier circuit de retard 33 est entré, pour délivrer un signal de commande d'activation retardé 133 provenant de l'inversion du signal retardé entré ; et des moyens de sortie 100, dans lesquels le signal de commande d'activation 32 et le signal de commande d'activation inversé et retardé 133 sont entrés, capable de commander l'état de sortie soit dans un état activé soit un état désactivé. Les moyens de sortie 100 comportent un groupe de tampons de sortie 6 à 6-n configurés de façon que l'état de sortie de chacun des moyens de sortie individuels puisse être commandé soit dans l'état activé soit désactivé et les bornes de sortie des moyens de sortie constituants peuvent être connectés en commun pour délivrer les mêmes signaux ; un groupe de circuits logiques 36 à 36-n destinés à délivrer aux tampons de sortie 6 à 6-n respectifs des signaux de commande pour commutation entre les états de sortie activé et désactivé ; et un groupe de deuxièmes circuits de retard 233-2 à 233-n connectés successivement de façon que le signal de commande d'activation inversé et retardé 133 entré depuis l'inverseur 131 soit délivré sous la forme d'une pluralité de signaux successivement plus retardés à l'intérieur de l'étendue d'une deuxième période prédéterminée (durée différentielle de td à td-n de la figure 19). Dans chacun des circuits logiques 36 à 36-n est entré le signal de commande d'activation 32 en commun et une pluralité de signaux retardés, successivement retardés et délivrés depuis l'inverseur 131 et le groupe de deuxièmes circuits de retard 233-2 à 233-n sont entrés de façon individuelle. Les circuits logiques 36 à 36-n sont configurés de façon à commuter les états de sortie respectifs de l'ensemble des tampons de sortie 6 à 6-n simultanément de l'état désactivé à activé conformément au signal de commande d'activation 32, et individuellement de l'état activé à désactivé en succession conformément à la pluralité de signaux retardés délivrés par l'inverseur 131 et le groupe de deuxièmes circuits de retard 233-2 à 233-n avec des retards successifs. Pour comparer ici le diagramme des temps de la figure 19, illustrant le fonctionnement du mode de réalisation représenté sur la figure 18, au diagramme des temps de la figure 10, illustrant celui du mode de réalisation représenté sur la figure 9, lorsque le signal de commande d'activation inversé 133 est généré et entré successivement dans le groupe de deuxièmes circuits logiques 233 à 233-n dans l'opération illustrée sur la figure 19, le signal de commande d'activation 133 et les sorties du groupe de deuxièmes circuits de retard 233-2 à 233-n de la figure 19 sont inversés en polarité vers les sorties du premier circuit de retard 33 et le groupe de deuxièmes circuits de retard 233-2 à 233-n de la figure 10. D'autre part, en rendant les polarités d'entrée du groupe de circuits logiques 36 à 36-n de la figure 18 dans lesquels ces signaux sont respectivement entrés, inverses à celles du groupe de circuits logiques 136 à 136-n de la figure 9, les sorties de signal de commande vers le groupe de tampons de sortie 6 à 6-n sont rendues égales entre elles pour rendre les sorties du groupe de tampons de sortie 6 à 6-n de la figure 19 égales à celles du groupe de tampons de sortie 6 à 6-n de la figure 10. Ainsi, la partie constituée de l'inverseur 131, du groupe de deuxièmes circuits de retard 233-2 à 233-n et du groupe de circuits logiques 136 à 136-n de la figure 18, correspond à celle constituée du groupe de deuxièmes circuits de retard 233-2 à 233-n et du groupe de circuits logiques 136 à 136-n de la figure 2 et ce deuxième mode de réalisation du troisième circuit de sortie selon l'invention représenté sur la figure 18 fournit le même effet fonctionnel que le mode de réalisation cité précédemment du premier circuit de sortie selon l'invention, illustré sur la figure 3. La partie 100 constituée du groupe de tampons de sortie 6 à 6-n, du groupe de circuits logiques 36 à 36n et du groupe de deuxièmes circuits de retard 233-2 à 233-n représentés sur la figure 18, correspond aux moyens de sortie 100 de la figure 15 et la partie 200 constituée de la partie 100 et de l'inverseur 131 représentés sur la figure 18 correspond aux moyens de sortie 200 de la figure 1. Un onzième mode de réalisation préféré de la présente invention va maintenant être décrit en détail. En se référant à la figure 20, un circuit de sortie, qui est le onzième mode de réalisation de l'invention, comprend fondamentalement un inverseur 131 destiné à inverser un signal de commande d'activation 32, un circuit de retard 33 destiné à retarder d'une première période prédéterminée (td sur la figure 2) le signal de commande d'activation inversé 32 délivré par l'inverseur 131 ; et des moyens de sortie 100 capables de commander l'état de sortie soit dans un mode activé soit dans un mode désactivé, dans lequel l'état de sortie des moyens de sortie 100 est commuté par le signal de commande d'activation 32 de l'état désactivé à activé et par un signal retardé délivré par le circuit de retard 33, de l'état activé à désactivé. Ici, les contours du onzième mode de réalisation 200 représenté sur la figure 20, sont équivalents à une version des contours du huitième mode de réalisation de l'invention représenté sur la figure 15, dans lequel l'ordre du circuit de retard 33 et de l'inverseur 131 est inversé. Un douzième mode de réalisation préféré de la présente invention est maintenant décrit en détail. En se référant à la figure 21, un circuit de sortie, qui est le douzième mode de réalisation de l'invention, comprend un inverseur 31 destiné à inverser un signal de commande d'activation 32 ; un circuit de retard 33 destiné à retarder d'une première période prédéterminée (td sur la figure 22) le signal de commande d'activation inversé 32 délivré par l'inverseur 131 ; un circuit logique 36 dans lequel le signal de commande d'activation 32 et un signal retardé délivré depuis le circuit de retard 33 sont entrés, pour délivrer un signal de commande de sortie d'activation 13 ; et des tampons de sortie 6 capables de commander l'état de sortie dans un état soit activé soit un état désactivé avec le signal de commande de sortie d'activation 13, dans lequel le circuit logique 36 génère le signal de commande de sortie d'activation 13 pour commuter l'état de sortie des tampons de sortie 6 de l'état désactivé à activé conformément au signal de commande d'activation 32 et de l'état activé à désactivé conformément au signal retardé délivré par le circuit de retard 33. Ici, le circuit de sortie représenté sur la figure 22, qui est le douzième mode de réalisation de l'invention, est équivalent à une version des contours du neuvième mode de réalisation de l'invention représenté sur la figure 16, dans lequel l'ordre du circuit de retard 33 et de l'inverseur 131 est inverse. En conséquence, pour comparer le diagramme des temps de la figure 22, illustrant le fonctionnement du mode de réalisation représenté sur la figure 21, au diagramme des temps de la figure 17, illustrant celui du mode de réalisation représenté sur la figure 16, dans l'opération illustrée sur la figure 22, après que le signal de commande d'activation 132 inversé précédemment par l'inverseur est généré, il est transmis aux circuits de retard 33 pour être retardé de la première période prédéterminée td pour générer le même signal que le signal de commande d'activation 133 provenant du retard et de l'inversion du signal de commande d'activation 32 de la figure 17. Après cela, lorsque le circuit logique 36 et les tampons de sortie 6 effectuent la même opération et fournissent les mêmes données de sortie, ce circuit de sortie représenté sur la figure 21, qui est le douzième mode de réalisation de l'invention fournit le même effet fonctionnel que le circuit de sortie représenté sur la figure 16 qui est le neuvième mode de réalisation de l'invention. Ainsi, ce mode de réalisation du troisième circuit de sortie de l'invention, représenté sur la figure 21, fournit le même effet fonctionnel que le mode de réalisation cité précédemment du deuxième circuit de sortie selon l'invention, illustré sur la figure 3. La partie 100 constituée des moyens de sortie et du circuit logique, représentés sur la figure 21, correspond aux moyens de sortie 100 de la figure 20. Un treizième mode de réalisation préféré de la présente invention est maintenant décrit en détail. En se référant à la figure 23, un circuit de sortie, qui est le treizième mode de réalisation de l'invention, comprend un inverseur 131 destiné à inverser un signal de commande d'activation 32 ; un circuit de retard 33 destiné à retarder d'une première période prédéterminée (td sur la figure 24) le signal de commande d'activation inversé 32 délivré par l'inverseur 131 ; et des moyens de sortie 100, dans lesquels le signal de commande d'activation 32 et le signal retardé délivré par le premier circuit de retard 33 sont entrés, capables de commander l'état de sortie soit dans un état activé soit dans un état désactivé. Les moyens de sortie 100 comportent un groupe de tampons de sortie 6 à 6-n configurés de façon que l'état de sortie de chacun des moyens de sortie individuels puisse être commandé dans l'état soit activé soit désactivé et les bornes de sortie des moyens de sortie constituants peuvent être connectées en commun pour délivrer ces mêmes signaux ; un groupe de circuits logiques 36 à 36-n destinés à délivrer aux tampons de sortie 6 à 6-n respectifs des signaux de commande pour commutation entre les états de sortie activé et désactivé ; et un groupe de deuxièmes circuits de retard 233-2 à 233-n connectés successivement de façon que la sortie du premier circuit de retard 33 soit délivrée en tant que pluralité de signaux successivement plus retardés à l'intérieur de l'étendue d'une deuxième période prédéterminée (durée différentielle de td à td-n de la figure 22). Dans chacun des circuits logiques 36 à 36-n, est entré le signal de commande d'activation 32 en commun et une pluralité de signaux retardés, successivement retardés et délivrés depuis le premier circuit de retard 33 et le groupe de deuxièmes circuits de retard 233-2 à 233-n, sont entrés individuellement. Le groupe de circuits logiques 36 à 36-n est configuré de façon à commuter les états de sortie respectifs de l'ensemble des tampons de sortie 6 à 6-n simultanément de l'état désactivé à activé conformément au signal de commande d'activation 32, et individuellement de l'état activé à désactivé en succession conformément à la pluralité de signaux retardés délivrés depuis le premier circuit de retard 33 et le groupe de deuxièmes circuits de retard 233-2 à 233-n avec des retards successifs. Ici, le circuit de sortie représenté sur la figure 23, qui est le treizième mode de réalisation de l'invention, est équivalent à une version du dixième mode de réalisation de l'invention représenté sur la figure 18, dans lequel l'ordre du premier circuit de retard 33 et de l'inverseur 131 est inversé, et les moyens de sortie 100 constituant le groupe de deuxièmes circuits de retard 233-2 à 233-n, le groupe de circuits logiques 236 à 236-n et le groupe de tampons de sortie 6 à 6-n sont les mêmes. En conséquence, pour comparer le diagramme des temps de la figure 24, illustrant le fonctionnement du mode de réalisation représenté sur la figure 23, au diagramme des temps de la figure 19, illustrant celui du mode de réalisation représenté sur la figure 18, dans l'opération illustrée sur la figure 24, après que le signal de commande d'activation 132 inversé précédemment par l'inverseur 131 est généré, il est transmis au premier circuit de retard 33 pour être retardé de la première période prédéterminée td pour générer ce même signal comme signal de commande d'activation 133 provenant du retard et de l'inversion du signal de commande d'activation 32 de la figure 19. Après cela, puisque le groupe de deuxièmes circuits de retard 233-2 à 233-n, le groupe de circuits logiques 36 à 36-n et le groupe de tampons de sortie 6 à 6-n effectuent la même opération et, puisque les moyens de sortie 100, fournissent les mêmes données de sortie, ce circuit de sortie représenté sur la figure 23, qui est le treizième mode de réalisation de l'invention, fournit le même effet fonctionnel que le circuit de sortie représenté sur la figure 18 qui est le dixième mode de réalisation de l'invention. Ainsi, ce troisième mode de réalisation du troisième circuit de sortie de l'invention représenté sur la figure 23 fournit le même effet fonctionnel que le circuit de sortie illustré sur la figure 9 qui est le cinquième mode de réalisation de l'invention. La partie 100, constituée du groupe de deuxièmes circuits de retard 233-2 à 233-n, du groupe de circuits logiques 36 à 36-n et des tampons de sortie 6 à 6-n, représentés sur la figure 23, correspond aux moyens de sortie 200 de la figure 9. Un quatorzième mode de réalisation préféré de la présente invention est maintenant décrit en détail. En se référant à la figure 25, un circuit de sortie, qui est le quatorzième mode de réalisation de l'invention, comprend un circuit de retard 33 destiné à retarder un signal de commande d'état de sortie 332, correspondant au signal de commande d'activation 32 de la figure 16, d'une première période prédéterminée (td sur la figure 26) ; un inverseur 131, dans lequel un signal retardé délivré depuis le circuit de retard 33 est entré, pour délivrer un signal inversé et retardé 333 ; un circuit logique 36 dans lequel le signal de commande d'état de sortie 332 et le signal de commande d'état de sortie inversé et retardé 333 sont entrés, pour délivrer un signal de commande de sortie de niveau haut 313 ; un autre circuit logique 336, dans lequel le signal de commande d'état de sortie 332 et le signal de commande d'état de sortie inversé et retardé 333 sont entrés, pour délivrer un signal de commande de sortie de niveau bas 413 ; des moyens de sortie de niveau haut P1 capables de commander l'état de sortie dans un état activé ou désactivé de niveau haut avec le signal de commande de sortie de niveau haut 313 ; et des moyens de sortie de niveau bas N1 capables de commander l'état de sortie dans un état activé ou désactivé de niveau bas avec un signal de commande de sortie de niveau bas 413. Le circuit logique 36 génère le signal de commande de sortie de niveau haut 313 pour commuter l'état de sortie des moyens de sortie de niveau haut P1 de l'état désactivé à activé au moment de la transition du signal de commande d'état de sortie 332 vers le niveau haut et de l'état activé à désactivé avec le signal de commande d'état de sortie 333 provenant de l'inversion par l'inverseur 131 du signal retardé délivré par le circuit de retard 33. Le circuit logique 336 génère le signal de commande de sortie de niveau bas 413 pour commuter l'état de sortie des moyens de sortie de niveau bas N1 de l'état désactivé à activé au moment de la transition du signal de commande d'état de sortie 332 vers le niveau bas et de l'état désactivé à activé avec le signal de commande d'état de sortie 333 provenant de l'inversion par l'inverseur 131 du signal retardé délivré par le circuit de retard 33. Ici, la partie 300 représentée sur la figure 25, constituée des moyens de sortie de niveau haut P1, des moyens de sortie de niveau bas N1 et des circuits logiques 36 et 336 correspond aux moyens de sortie 100 de la figure 15. En conséquence, la partie constituée de la partie 300 et du circuit inverseur 131 de la figure 25 correspond aux moyens de sortie 200 de la figure 1. Le fonctionnement de ce mode de réalisation est maintenant décrit ci-dessous. En se référant à la figure 26, dans le circuit de sortie ici illustré, qui est le quatorzième mode de réalisation de l'invention, le signal de sortie du circuit de retard 33 est en retard par rapport au signal de commande d'état de sortie 332, qui est le signal d'entrée, d'une première période prédéterminée td. Le signal de sortie du circuit de retard 33 est inversé par l'inverseur 131 en signal de commande d'état de sortie 333. Premièrement, à partir d'un instant TO auquel le signal de commande d'état de sortie 332 prend le niveau bas jusqu'à l'instant T1, le signal de commande de sortie de niveau haut 313 de logique négative, généré et délivré par le circuit logique 36 sur la base des signaux de commande d'état de sortie 332 et 333 est dans un état activé, et la sortie des moyens de sortie de niveau haut P1, dans lesquels le signal de commande de sortie de niveau haut 313 est entré, est dans un état désactivé. D'autre part, le signal de commande de sortie de niveau bas 413 de logique positive, généré et délivré par le circuit logique 336 sur la base des signaux de commande d'état de sortie 332 et 333, est dans un état activé seulement pendant la largeur d'impulsion td à partir de l'instant TO, et la sortie des moyens de sortie de niveau bas N1 dans lesquels le signal de commande de sortie de niveau bas 413 est entré, est dans l'état activé du niveau bas seulement pendant la largeur d'impulsion td à partir de l'instant TO. En conséquence, l'état de sortie des moyens de sortie 300, auxquels les sorties des moyens de sortie de niveau haut P1 et des moyens de sortie de niveau bas N1 sont connectées en commun, est l'état activé du niveau bas seulement pendant la largeur d'impulsion td à partir de l'instant TO, et est dans l'état désactivé après le retard td jusqu'à l'instant T1. Puis, à partir de l'instant T1 auquel le signal de commande d'état de sortie 332 varie vers le niveau haut jusqu'à l'instant T2, le signal de commande de sortie de niveau haut 313 de logique négative, généré et délivré par le circuit logique 36 sur la base des signaux de commande d'état de sortie 332 et 333, est dans un état activé seulement pendant la largeur d'impulsion td à partir de l'instant td, et la sortie des moyens de sortie de niveau haut P1, dans lesquels le signal de commande de sortie de niveau haut 313 est entré, est dans l'état activé du niveau haut seulement pendant la largeur d'impulsion td à partir de l'instant T1. D'autre part, le signal de commande de sortie de niveau bas 413 de logique positive, généré et délivré par le circuit logique 336 sur la base des signaux de commande d'état de sortie 332 et 333, reste dans un état inactivé, et la sortie des moyens de sortie de niveau bas N1 dans lesquels le signal de commande de sortie de niveau bas 413 est entré, est dans l'état désactivé du niveau bas seulement pendant la largeur d'impulsion td à partir de l'instant TO. En conséquence, l'état de sortie des moyens de sortie 300, auxquels les sorties des moyens de sortie de niveau haut P1 et des moyens de sortie de niveau bas N1 sont connectées en commun, est l'état activé du niveau haut seulement pendant la largeur d'impulsion td à partir de l'instant T1 puis passe dans l'état désactivé. Pour résumer ce qui précède, la commutation de l'état de sortie de données des moyens de sortie 300 de l'état désactivé à activé s'effectue immédiatement (à l'instant TO ou T1) conformément au signal de commande d'état de sortie 332. D'autre part, la commutation des états de sortie de données des moyens de sortie 300 de l'état activé à désactivé s'effectue après l'instant TO ou T1, de la première période prédéterminée td conformément au signal de commande d'état de sortie 333 provenant de l'inversion du signal retardé délivré par le circuit de retard 33. Comme décrit ci-dessus, le circuit de sortie selon le premier aspect de l'invention permet de commander l'état de sortie de données des moyens de sortie 300 dans l'état soit activé soit désactivé, et peut être utilisé comme circuit de sortie pour commander la ligne de signal commune d'un circuit de bus. Ainsi utilisé, puisque l'instant d'activation TO ou T1 auquel l'état de sortie de données des moyens de sortie 300 est commuté de l'état désactivé à activé n'est pas retardé, le temps de retard de communication de signal par le circuit de bus n'est pas augmenté. De plus, les conflits de bus peuvent être empêchés de manière sûre en fixant ladite première période prédéterminée td plus courte que la durée depuis l'instant d'activation TO ou T1 de ce circuit de sortie jusqu'à T1 ou T2 où un autre circuit de sortie prend un état activé au cycle suivant. Un quinzième mode de réalisation préféré de la présente invention est maintenant décrit en détail. En se référant à la figure 27, un circuit de sortie, qui est le quinzième mode de réalisation de l'invention, comprend un premier circuit de retard 33 destiné à retarder un signal de commande d'état de sortie 332 correspondant au signal de commande d'activation 32 de la figure 18 d'une première période prédéterminée (td sur la figure 28) un inverseur 131, dans lequel un signal retardé délivré par le circuit de retard est entré, pour délivrer un signal de commande d'état de sortie 333 provenant de l'inversion et retarder le signal entré ; un groupe de deuxièmes circuits de retard 232-2 à 232-n connectés successivement de façon que la sortie de l'inverseur 131, qui est le signal de commande d'état de sortie inversé et retardé 333, soit délivrée sous la forme d'une pluralité de signaux retardés successivement davantage à l'intérieur de l'étendue d'une deuxième période prédéterminée (durée différentielle de td à td n de la figure 28) ; un groupe de circuits logiques 36 à 36-n dans lesquels le signal de commande d'état de sortie 332 est entré en commun et une pluralité de signaux de retard délivrés par l'inverseur 131 et le groupe de deuxièmes circuits de retard 233-2 à 233-n retardés en succession sont respectivement entrés individuellement ; un autre groupe de circuits logiques 336 et 336-2 à 336-n dans lesquels de façon similaire, le signal de commande d'état de sortie 332 est entré en commun, et la pluralité de signaux de retard délivrés par l'inverseur 131 et le groupe de deuxièmes circuits de retard 233-2 à 233-n retardés en succession sont respectivement entrés individuellement ; des moyens de sortie de niveau haut P1 à Pn capables de commander individuellement les états de sortie dans un état activé ou désactivé de niveau haut avec les signaux de commande respectivement délivrés par le groupe de circuits logiques 36 et 36-2 à 36-n et des moyens de sortie de niveau N1 à Nn capables de façon similaire de commander individuellement les états de sortie dans un état activé ou désactivé de niveau bas avec les signaux de commande respectivement délivrés par le groupe de circuits logiques 336 et 336-2 à 236-n. Il est ainsi configuré de façon que toutes les bornes de sortie des moyens de sortie de niveau haut P1 à Pn et des moyens de sortie de niveau bas N1 à Nn soient connectées en commun pour délivrer ce même signal, qui en est fait le signal de sortie des moyens de sortie 300. En particulier, le circuit de sortie illustré sur la figure 27, c'est-à-dire le quinzième mode de réalisation de la présente invention est caractéristique dans le sens où en ce que le groupe de circuits logiques 36 et 36-2 à 36-n commute les états de sortie respectifs du groupe de moyens de sortie de niveau haut P1 à Pn de l'état désactivé à activé tous en même temps au moment de la transition du signal de commande d'état de sortie 332 vers le niveau haut, et individuellement de l'état activé à désactivé en succession conformément au signal de commande d'état de sortie 333 et la pluralité de signaux retardés délivrés par le groupe de deuxièmes circuits de retard 233-2 à 233-n retardés en succession, et où, de façon similaire, le groupe de circuits logiques 336 et 336-2 à 336-n commute les états de sortie respectifs du groupe de moyens de sortie de niveau bas N1 à Nn de l'état désactivé à activé tous en même temps au moment de la transition du signal de commande d'état de sortie 332 vers le niveau bas et individuellement de l'état activé à désactivé en succession conformément au signal de commande d'état de sortie 333 et la pluralité de signaux retardés délivrés par le groupe de deuxièmes circuits de retard 233-2 à 233-n retardés en succession. Ici, la partie 300 représentée sur la figure 27 est constituée des moyens de sortie de niveau haut P1 à Pn ; des moyens de sortie de niveau bas N1 à Nn ; des groupes de circuits logiques 36, 36-2 à 36-n et 336-2 à 336-n et ; et du groupe de deuxièmes circuits de retard 233-2 à 233-n, correspond aux moyens de sortie 100 de la figure 15. En conséquence, la partie 400 constituée de la partie 300 et du circuit inverseur 131 de la figure 27 correspond aux moyens de sortie 200 de la figure 1. Le fonctionnement de ce mode de réalisation est maintenant décrit ci-dessous. En se référant à la figure 28, dans le circuit de sortie illustré sur celle-ci, qui est le quinzième mode de réalisation de l'invention, le signal de sortie du circuit de retard 33 est retardé par rapport au signal de commande d'état de sortie 332 qui est le signal d'entrée, de la première période prédéterminée td. Le signal de sortie du circuit de retard 33 est inversé par l'inverseur 131 en le signal de commande d'état de sortie 333. Puis, la pluralité de signaux de retard délivrés successivement par le groupe de circuits de retard 233-2 à 233-n connectés en succession sont des signaux résultant d'autres retards successifs du signal de commande d'état de sortie 333 à l'intérieur de l'étendue de la deuxième période prédéterminée (durée différentielle de td à td-n de la figure 28). Premièrement, à partir d'un instant T1 auquel le signal de commande d'état de sortie 332 prend le niveau haut jusqu'à l'instant T2, les sorties des moyens de sortie de niveau haut P1 à Pn commandés par le groupe de circuits logiques 36 et 36-2 à 36-n sur la base des signaux de commande d'état de sortie 332 et 333 de la pluralité de signaux retardés successivement délivrés par le groupe de circuits de retard 233-2 à 233-n sont dans l'état activé de niveau haut pendant la largeur d'impulsion td ou td-2 à td-n à partir de l'instant T1. D'autre part, toutes les sorties des moyens de sortie de niveau bas N1 à Nn commandés par le groupe de circuits logiques 336 et 336-2 à 336-n sur la base des signaux de commande d'état de sortie 332 et 333 ou la pluralité de signaux retardés successivement appliqués par le groupe de circuits de retard 233-2 à 233-n restent dans l'état désactivé. En conséquence, l'état de sortie des moyens de sortie 300, auxquels sont connectées en commun les sorties des moyens de sortie de niveau haut P1 à Pn et des moyens de sortie de niveau bas N1 à Nn, prend l'état activé du niveau haut immédiatement à l'instant Tî, et retourne à l'état désactivé d'une manière en phase après le premier instant prescrit td pendant la deuxième période prédéterminée (durée différentielle de td à td-n). Puis, à partir de l'instant T2 auquel le signal de commande d'état de sortie 332 varie vers le niveau bas jusqu'à l'instant T3, toutes les sorties des moyens de sortie de niveau haut P1 à Pn commandés par le groupe de circuits logiques 36 et 36-2 à 36-n sur la base des signaux de commande d'état de sortie 332 et 333 ou la pluralité de signaux retardés successivement délivrés par le groupe de circuits de sortie 233-2 à 233-n, restent dans l'état désactivé. D'autre part, les sorties des moyens de sortie de niveau bas N1 à Nn, commandés par le groupe de circuits logiques 336 et 336-2 à 336-n sur la base des signaux de commande d'état de sortie 332 et 333 ou de la pluralité de signaux retardés successivement délivrés par le groupe de circuits de retard 233-2 à 233-n, sont dans l'état désactivé du niveau bas seulement pendant la largeur d'impulsion td ou td-2 à td-n à partir de l'instant T1. En conséquence, l'état de sortie des moyens de sortie 300, auxquels les moyens de sortie de niveau haut P1 à Pn et les moyens de sortie de niveau bas N1 à Nn sont connectés en commun, passe dans l'état activé de niveau bas immédiatement à l'instant T1, et retourne à l'état désactivé d'une manière en phase dans la deuxième période prédéterminée (durée différentielle de td à td-n) après la première période prédéterminée td. Ainsi, la commutation de l'état de sortie de données des moyens de sortie 300 de l'état désactivé à activé a lieu immédiatement (à l'instant T1 ou T2) conformément aux signaux de commande d'état de sortie 332. D'autre part, la commutation de l'état de sortie de données des moyens de sortie 300 de l'état activé à désactivé s'effectue d'une manière en phase pendant la deuxième période prédéterminée (durée différentielle de td à td-n) après avoir retardé par rapport à l'instant T1 ou T2 sur le schéma de la première période prédéterminée td conformément au signal de commande d'état de sortie 333 résultant de l'inversion du signal retardé délivré par le circuit de retard 33. Comme décrit ci-dessus, un mode de réalisation du troisième aspect de l'invention permet à l'état de sortie de données des moyens de sortie 300 d'être commandé dans l'état soit activé soit désactivé, et peut être utilisé comme circuit de sortie pour piloter la ligne de signal commune d'un circuit de bus. Ainsi utilisé, puisque l'instant d'activation TO ou T1 auquel l'état de sortie de données des moyens de sortie 300 est commuté de l'état désactivé à activé n'est pas retardé, le retard de la communication de signal par le circuit de bus n'est pas augmenté. De plus, des conflits de bus peuvent être évités de manière sûre en fixant ladite première période prédéterminée td inférieure à la durée allant de l'instant d'activation T1 de ce circuit de sortie jusqu'à T2 ou T3, lorsqu'un autre circuit de sortie prend un état activé au cycle suivant. De plus, particulièrement même si un courant de commande de charge de transition reste sur la ligne de signal commune du circuit de bus dans la deuxième période prédéterminée (durée différentielle de td à tdn) après ladite première période prédéterminée td, la génération de durée sensiblement égal à la durée prise par le courant de commande de transition apparaissant sur la ligne de signal commune du circuit pour bus pour disparaître, et améliore le rendement de transmission en minimisant le temps de cycle fonctionnel (T2 - T1 ou T3 - T2) du circuit de bus. Une modification de la présente invention est ensuite décrite ci-dessous. Les figures 29 à 32 illustrent un exemple de circuit de retard 33 délivrant des signaux d'entrée retardés d'une durée prescrite td, représentant les circuits de retard 33, 33-2 à 33-n et 233-2 à 233-n. I1 faut remarquer qu'il est évident que si la durée prescrite est modifiée, il peut être estimé être un exemple d'un autre circuit de retard de 33-2 à 33-n et 233-2 à 233-n. Les figures 29(A) et 29(B) sont respectivement un schéma montrant la configuration d'un exemple de circuit de retard selon l'invention et un diagramme des temps illustrant son fonctionnement. En se référant à la figure 29, l'exemple de circuit de retard 33 selon l'invention est constitué d'une ligne à retard 33 ayant une certaine durée de retard de propagation de signal td. Des signaux d'entrée entrés dans la ligne à retard 33 sont retardés de la durée de retard prescrite td et délivrés comme signaux de sortie. Les figures 30(A) et 30(B) sont respectivement un schéma montrant la configuration d'un autre exemple de circuit de retard selon l'invention et un diagramme des temps illustrant son fonctionnement. En se référant à la figure 30, l'autre exemple de circuit de retard 33 selon l'invention est constitué d'un circuit de synchronisation, tel qu'un circuit de bascule, qui fonctionne sur la base d'un signal d'horloge de référence Horloge 2 retardé par rapport à un autre signal d'horloge de référence Horloge 1, déterminant les signaux de séquencement pour l'invention (comportant T1 et T2), retardés d'un certain degré de phase, et délivre les signaux de séquencement entrés (comportant T1 et T2) selon l'invention, retardés de la période prédéterminée td. Le principe sous-jacent est que, en faisant fonctionner le circuit de synchronisation 33, qui est un circuit de bascule ou analogue, avec le signal d'horloge de référence Horloge 2 dont la phase est retardée par rapport à un autre signal d'horloge de référence Horloge 1, en déterminant les séquencements des signaux d'entrée vers le circuit de synchronisation 33, de la durée de retard prescrite td, les signaux de sortie du circuit de synchronisation 33 agissent à des instants (Tld, T2d et ainsi de suite) retardés par rapport aux instants T1, T2, et ainsi de suite, des signaux d'entrée. Les figures 31(A) et 31(B) sont respectivement un schéma montrant la configuration d'encore un autre exemple de circuit de retard selon l'invention et d'un diagramme des temps illustrant son fonctionnement. En se référant à la figure 31, l'autre exemple de circuit de retard 33 selon l'invention est constitué d'un groupe de circuits logiques 33 ayant une certaine durée de retard de propagation de signal td. La figure 31 illustre un cas dans lequel le groupe de circuits logiques 33 est constitué de deux circuits (inverseurs) 931 ou analogue. Les signaux d'entrée appliqués à l'entrée du groupe de circuits logiques 33 sont retardés de la durée de retard prescrite td et délivrés comme signaux de sortie. I1 faut ici remarquer que, lorsque les circuits de sortie selon l'invention sont destinés à être utilisés dans des circuits intégrés ou analogue, constitués chacun d'un grand nombre de circuits logiques, les circuits de retard constitués chacun d'un groupe de circuits logiques, comme illustré sur la figure 31, doivent être de façon souhaitable utilisés pour faciliter la fabrication. Sur le schéma synoptique de la figure 27, illustrant un mode de réalisation du troisième aspect de l'invention décrit ci-dessus, les circuits de retard comprenant chacun un groupe de circuits logiques représentés sur la figure 31, sont utilisés comme groupe de deuxièmes circuits de retard 233-2 à 233-n. Les figures 32(A) et 32(B) sont respectivement un diagramme représentant la configuration d'encore un autre exemple de circuit de retard selon l'invention et d'un diagramme des temps illustrant son fonctionnement. En se référant à la figure 32, l'autre exemple de circuit de retard 33 selon l'invention est constitué d'un circuit analogique (condensateur ou analogue) 33 prenant un certain temps pour atteindre un niveau de signal prescrit. La figure 32 illustre un exemple dans lequel le circuit de retard 33 est constitué d'un groupe de circuits logiques, comme représenté sur la figure 31, auquel un condensateur est de plus connecté. Lorsque le condensateur 93 prend un certain temps pour atteindre un niveau de signal prescrit lorsqu'une tension de signal lui est appliquée, il peut être utilisé pour allonger volontairement le retard prescrit td. Comme décrit jusqu'à présent, la présente invention fournit les bénéfices suivant. En utilisant un circuit de sortie selon l'invention pour commander la ligne de signal commune d'un circuit de bus, les conflits de bus peuvent être évités de manière sûre. Ceci permet d'éliminer une consommation de puissance inutile due aux conflits de bus et de réaliser un circuit de bus hautement fiable exempt de problèmes tels que la destruction d'éléments ou des erreurs de données. La raison en est que, dans un circuit de sortie selon l'invention, l'instant de commutation de l'état de sortie du circuit de sortie de l'état activé à désactivé est commandé de manière à être antérieur à celui d'un autre circuit de sortie, connecté pour commander la ligne de signal commune du circuit de bus, pour prendre l'état activé à l'instant suivant en fixant (le total de la deuxième période prédéterminée et) la première période prédéterminée du premier (et du deuxième) circuit(s) de retard. Un circuit de sortie selon l'invention n'allonge également pas le retard de communication de signal du circuit de bus. Ceci permet d'éviter de manière sûre les conflits de bus, d'éliminer une consommation de puissance inutile et de réaliser ainsi un circuit de bus amélioré à la fois en fiabilité et vitesse. La raison en est que l'instant d'activation de commutation de l'état de sortie des moyens de sortie de l'état désactivé à activé n'est pas retardé. De plus, un circuit de sortie selon l'invention ne prolonge pas le temps de cycle fonctionnel du circuit de bus. Ceci permet d'éviter de manière sûre les conflits de bus, d'éliminer une consommation de puissance inutile et de réaliser ainsi un circuit de bus amélioré à la fois en fiabilité et en rendement de transmission. La raison en est qu'il comporte des moyens pour effectuer progressivement (ou d'une manière en phase) dans une deuxième période prédéterminée, la commande pour commuter l'état de sortie des moyens de sortie de l'état désactivé à activé. Lorsque l'action de ces moyens s'effectue progressivement (ou d'une manière en phase), la commutation des moyens de sortie de l'état désactivé à activé comme décrit ci-dessus, même si un courant de commande de charge de transition reste sur la ligne de signal commune du circuit de bus, la génération du bruit dit de commutation peut être diminuée. Ceci permet de fixer le total desdites première et deuxième durées prédéterminées sensiblement égal à la durée prise par le courant de commande de transition apparaissant sur la ligne de signal commune du circuit de bus pour disparaître, et ainsi de minimiser le temps de cycle de fonctionnement du circuit de bus pour améliorer le rendement de transmission. Un circuit de sortie selon l'invention comporte des premiers moyens de sortie (200 sur les figures 1, 7 et 2, et 6 sur la figure 13) capables de commander l'état de sortie dans l'état activé ou désactivé. En conséquence, le circuit de sortie selon l'invention peut être utilisé pour commander la ligne de signal commune d'un circuit de bus. En particulier, dans le circuit de sortie selon l'invention, l'état de sortie desdits premiers moyens de sortie (200 sur les figures 1, 7 et 2, et 6 à sur la figure 13) peut être commuté de l'état désactivé à activé avec un signal de commande d'activation (32 sur les figures 1, 7, 2 et 13). Pour décrire en détail ici un circuit de sortie selon le troisième aspect de l'invention, celui-ci comporte un groupe de deuxièmes moyens de sortie (6 à 6-n sur la figure 2) commandés de façon à commuter l'état de sortie de chacun des états désactivé à activé avec ledit signal de commande d'activation (32 sur les figures 1 et 2), et les bornes de sortie des deuxièmes moyens de sortie (6 à 6-n sur la figure 2) sont connectées en commun pour constituer la sortie desdits premiers moyens de sortie (200 sur les figures 1 et 2) de façon que, lorsque l'état de sortie desdits premiers moyens de sortie (200 sur les figures 1 et 2) doit être commuté de l'état désactivé à activé, les sorties des deuxièmes moyens de sortie (6 à 6-n) prennent simultanément l'état activé pour délivrer ce même signal. Pour décrire en détail un circuit de sortie selon le quatrième aspect de l'invention, celui-ci comporte une pluralité desdits premiers circuits de sortie (500 à 500-n sur la figure 13) dans lesquels un signal de commande d'activation commun (32 sur la figure 13) est entré, dont les bornes de sortie sont connectées les unes aux autres en commun pour délivrer ce même signal (600 sur la figure 13) et l'état de sortie de chacun desdits moyens de sortie (6 à 6-n sur la figure 13) à l'intérieur de la pluralité desdits premiers circuits de sortie (500 à 500-n sur la figure 13) est simultanément commuté de l'état désactivé à activé par ledit signal de commande d'activation commun (32 sur la figure 13). Comme décrit ci-dessus, les circuits de sortie selon l'invention n'amènent aucune augmentation du temps de retard de communication de signal par le circuit de bus, car l'instant auquel les états de sortie desdits premiers moyens de sortie (200 sur les figures 1,7 et 2 et 6 à 6-n sur la figure 13) sont commutés de l'état désactivé à activé n'est pas retardé. En outre, le circuit de sortie selon le premier aspect de l'invention est caractéristique dans le sens où il comporte le premier circuit de retard (33 sur la figure 1) pour retarder le signal de commande d'activation (32 sur la figure 1) de la première période prédéterminée (td sur la figure 2), et lesdits premiers moyens de sortie (200 sur la figure 1) sont commutés de l'état activé à désactivé avec le signal retardé délivré par le premier circuit de retard (33 sur la figure 1). En conséquence, lorsque le circuit de sortie selon le premier aspect de l'invention doit être utilisé comme circuit de sortie pour commander la ligne de signal commune du circuit de bus, les conflits de bus peuvent être évités de manière sûre en fixant ladite première période prédéterminée (td sur la figure 2) plus courte que la durée prise par un autre circuit depuis l'instant d'activation de ce circuit de sortie (T1 sur la figure 2) pour prendre l'état activé dans le cycle suivant (T2 sur la figure 2). De plus, un circuit de sortie selon le deuxième aspect de l'invention est caractéristique dans le sens où il comporte un premier circuit de retard (33 sur les figures 1 et 7) pour retarder le signal de commande d'activation (32 sur les figures 1 et 7) de la première période prédéterminée (td sur la figure 8) et des moyens (à l'intérieur de 200 sur la figure 7) pour commuter lesdits premier moyens de sortie (200 sur les figures 1 et 7) de l'état activé à désactivé avec un signal retardé délivré par le premier circuit de retard (33 sur la figure 1) et effectuer progressivement à l'intérieur de la deuxième période prédéterminée (durée différentielle de td à td-n) une commande pour commuter l'état de sortie desdits premiers moyens de sortie (200 sur les figures 1 et 7) de l'état désactivé à activé. En conséquence, lorsque le circuit de sortie selon le deuxième aspect de l'invention doit être utilisé comme circuit de sortie pour commander la ligne de signal commune du circuit de bus, les conflits de bus peuvent être évités de manière sûre en fixant le total desdites première et deuxième durées prescrites (td-n sur la figure 8) plus court que la durée prise par un autre circuit, de l'instant d'activation de ce circuit de sortie (T1 sur la figure 8) à la prise de l'état activé au cycle suivant (T2 sur la figure 8). De plus, en particulier, même si un courant de commande de charge de transition reste sur la ligne de signal commune du circuit de bus dans la deuxième période prédéterminée (durée différentielle de td à tdn sur la figure 8) après ladite première période prédéterminée td, la génération de bruit de commutation peut être diminuée car la commutation d'état des premiers moyens de sortie (200 sur les figures 1 et 7) de l'état désactivé à activé est effectuée progressivement comme décrit ci-dessus. Ceci permet de fixer le total desdites première et deuxième durées prescrites (td-n sur la figure 8) sensiblement égal à la durée prise par le courant de commande de transition apparaissant sur la ligne de signal commune du circuit de bus pour disparaître, et ainsi de minimiser le temps de cycle fonctionnel du circuit de bus (T2 - T1 sur la figure 8) pour améliorer le rendement de transmission. Puis un circuit de sortie selon le troisième aspect de l'invention est caractéristique en ce sens qu'il comporte, à l'intérieur desdits premiers moyens de sortie (200 sur les figures I et 2), un groupe de deuxièmes circuits de retard (233-2 à 233-n sur la figure 2) successivement connectés, dans lesquels des signaux retardés délivrés par ledit premier circuit de retard (33 sur les figures 1 et 2) sont entrés, pour délivrer une pluralité de signaux successivement encore retardés à l'intérieur de l'étendue de la deuxième période prédéterminée (durée différentielle de td à tdn sur la figure 10), et un groupe de deuxièmes moyens de sortie (6 à 6-n sur la figure 2) commandés de façon à être commutés de l'état activé à désactivé par chacun parmi la pluralité de signaux successivement retardés, dans lequel les bornes de sortie des deuxièmes moyens de sortie (6 à 6-n sur la figure 2) sont connectées entre elles en commun pour constituer la sortie desdits premiers moyens de sortie (200 sur les figures 1 et 2) et lorsque l'état de sortie desdits premiers moyens de sortie (200 sur les figures 1 et 2) doit être commuté de l'état activé à désactivé, la commande pour commuter de l'état de sortie desdits premiers moyens de sortie (200 sur les figures 1 et 2) de l'état activé à désactivé est effectuée d'une manière en phase pendant la deuxième période prédéterminée (durée différentielle de td à td-n sur la figure 10) en commutant les sorties des deuxièmes moyens de sortie (6 à 6-n sur la figure 2) de l'état activé à désactivé avec des retards successifs. En conséquence, lorsque le circuit de sortie selon le troisième aspect de l'invention doit être utilisé comme circuit de sortie pour commander la ligne de signal commune du circuit de bus, les conflits de bus peuvent être évités de manière sûre en fixant le total desdites première et deuxième durées prescrites (td-n sur la figure 10) plus court que la durée prise par un autre circuit depuis l'instant d'activation de ce circuit de sortie (T1 sur la figure 10) pour prendre l'état activé au cycle suivant (T2 sur la figure 10). De plus, en particulier, même si un courant de commande de charge de transition reste sur la ligne de signal commune du circuit de bus dans la deuxième période prédéterminée (durée différentielle de td à tdn sur la figure 10) après ladite première période prédéterminée, la génération de bruit de commutation peut être réduite, car la commutation d'état des premiers moyens de sortie (200 sur les figures 1 et 2) de l'état activé à désactivé est effectuée d'une manière en phase comme décrit ci-dessus. Ceci permet de fixer le total desdites première et deuxième durées prescrites (td-n sur la figure 10) sensiblement égal à la durée prise par le courant de commande de transition apparaissant sur la ligne de signal commune du circuit de bus pour disparaître, et minimiser ainsi le temps de cycle fonctionnel du circuit de bus (T2 - T1 sur la figure 10) améliorant le rendement de transmission. Ainsi, ce circuit de sortie peut fournir des bénéfices sensiblement équivalents à celui selon le deuxième aspect de l'invention. Enfin, un circuit de sortie selon le quatrième aspect de l'invention est caractéristique en ce sens qu'il comporte une pluralité desdits premiers circuits de sortie (500 à 500-n sur la figure 13), dans lesquels un signal de commande d'activation commun (32 sur la figure 13) est entré, et dont les bornes de sortie sont connectées en commun pour délivrer ce même signal (600 sur la figure 13), et chacun desdits premiers circuits de sortie (500 à 500-n sur la figure 13) a son élément constituant d'un des premiers circuits de retard (33 à 33-n sur la figure 13) dont les durées de retard (td à td-n sur la figure 14) ne sont pas inférieures à la première période prédéterminée (td sur la figure 14) et diffèrent légèrement l'une de l'autre à l'intérieur de l'étendue de la deuxième période prédéterminée (durée différentielle de td à td-n sur la figure 14), dans lequel la commande pour commuter l'état de sortie de l'état activé à désactivé après un retard de ladite première période prédéterminée (td sur la figure 14) est effectuée d'une manière en phase pendant la deuxième période prédéterminée (durée différentielle de td à td-n sur la figure 14). * En conséquence, lorsque le circuit de sortie selon le quatrième aspect de l'invention doit être utilisé comme circuit de sortie pour commander la ligne de signal commune du circuit de bus, les conflits de bus peuvent être empêchés de manière sûre en fixant le total desdites premières et deuxième durées prescrites (td-n sur la figure 14) inférieur à la durée prise par un autre circuit depuis l'instant d'activation de ce circuit de sortie (T1 sur la figure 14) pour prendre l'état activé au cycle suivant (T2 sur la figure 14). De plus, en particulier, même si un courant de commande de charge de transition reste sur la ligne de signal commune du circuit de bus dans la deuxième période prédéterminée (durée différentielle de td à tdn sur la figure 14) après ladite première période prédéterminée, la génération de bruit de commutation peut être diminuée car la commutation d'état de la pluralité desdits premiers moyens de sortie (500 à 500n sur la figure 13) de l'état activé à désactivé est effectuée d'une manière en phase comme décrit cidessus. Ceci permet de fixer le total desdites première et deuxième durées prescrites (td-n sur la figure 14) sensiblement égal à la durée prise par le courant de commande de transition apparaissant sur la ligne de signal commune du circuit de bus pour disparaître, et ainsi minimiser le temps de cycle fonctionnel du circuit de bus (T2 - T1 sur la figure 14) améliorant le rendement de transmission. Ainsi, ce circuit de sortie peut fournir des bénéfices sensiblement équivalents à celui selon ledit troisième aspect de l'invention. Bien que la présente invention ait été décrite en référence à des modes de réalisation préférés de celleci, il est maintenant plus facile pour l'homme de l'art de mettre l'invention en pratique de diverses autres manières. REVENDICATIONS 1. Circuit de sortie caractérisé en ce qu'il comprend un circuit de sortie de signal de séquencement (31) produisant un signal de séquencement un circuit de retard (33) recevant ledit signal de séquencement délivré par ledit circuit de sortie de signal de séquencement (31) et générant un premier signal de retard obtenu en retardant ledit signal de séquencement pendant une durée prédéterminée ; et des moyens de sortie (200) recevant ledit signal de séquencement délivré par ledit circuit de sortie de signal de séquencement (31), et délivrant en sortie un signal pour activer l'utilisation d'un bus lorsque ledit signal de séquencement est validé et un signal pour désactiver l'utilisation dudit bus lorsque ledit signal de retard est validé. 2. Circuit de sortie selon la revendication 1, caractérisé en ce que ladite période prédéterminée est plus courte qu'une période de cycle de bus dans ledit bus. 3. Circuit de sortie selon la revendication 1, caractérisé en ce que lesdits moyens de sortie (200) activent l'utilisation dudit bus dès que commence chaque cycle de bus, et désactivent l'utilisation dudit bus avant que le cycle de bus suivant commence. 4. Circuit de sortie selon la revendication 1, caractérisé en ce qu'il comprend en outre un circuit différentiel recevant ledit premier signal de retard depuis ledit circuit de retard (33), différenciant ledit premier signal de retard pour produire un signal de retard différencié et délivrer ledit signal de retard différencié en remplacement dudit premier signal de retard, auxdits moyens de sortie (200). 5. Circuit de sortie selon la revendication 1, caractérisé en ce que lesdits moyens de sortie comprennent une borne de sortie connectée audit bus un premier transistor ayant une première grille de commande et étant connecté entre ladite borne de sortie et une première borne d'alimentation provenant d'une première source d'alimentation ; un deuxième transistor ayant une deuxième grille de commande et étant connecté entre ladite borne de sortie et une deuxième borne d'alimentation provenant d'une deuxième source d'alimentation ; et un circuit logique délivrant un premier signal de commande à ladite première grille de commande dudit premier transistor conformément audit signal de séquencement et audit signal de retard, et délivrant un deuxième signal de commande à ladite deuxième grille de commande dudit deuxième transistor conformément audit signal de séquencement et audit signal de retard. 6. Circuit de sortie selon la revendication 5, caractérisé en ce que ledit circuit logique s'arrête de délivrer en sortie lesdits premier et deuxième signaux de commande de façon que, aucun chemin de courant ne soit établi entre ladite première borne d'alimentation et ladite borne de sortie ou entre ladite deuxième borne d'alimentation et ladite borne de sortie pendant une durée comprise entre la fin de ladite durée prédéterminée et le début du cycle de bus suivant. 7. Circuit de sortie caractérisé en ce qu'il comprend un circuit de sortie de signal de séquencement (31) délivrant un signal de séquencement un premier circuit de retard (33) recevant ledit signal de séquencement et générant un premier signal de retard en retardant ledit signal de séquencement pendant une première période prédéterminée un deuxième circuit de retard recevant ledit premier signal de retard et générant un deuxième signal de retard en retardant ledit premier signal de retard pendant une deuxième durée prédéterminée ; et des moyens de sortie (200) recevant ledit signal de séquencement, ledit premier signal de retard et ledit deuxième signal de retard et délivrant progressivement en sortie un signal pour désactiver l'utilisation dudit bus lorsque lesdits premier et deuxième signaux de retard sont validés à leur tour. 8. Circuit de sortie selon la revendication 7, caractérisé en ce que la somme de ladite première période prédéterminée et de ladite deuxième période prédéterminée est inférieure audit cycle de bus. 9. Circuit de sortie selon la revendication 7, caractérisé en ce que lesdits moyens de sortie comprennent un premier circuit de tampon délivrant en sortie un premier signal désactivant l'utilisation dudit bus lorsque lesdits premiers signaux de retard sont validés, et un deuxième circuit de tampon délivrant en sortie un deuxième signal désactivant l'utilisation dudit bus lorsque lesdits deuxièmes signaux de retard sont validés. 10. Circuit de sortie selon la revendication 9, caractérisé en ce que les sorties desdits premier et deuxième circuits de tampon sont couplés. 11. Circuit de sortie selon la revendication 7, caractérisé en ce que lesdits moyens de sortie comprennent une pluralité de circuits de commande constituant chacun un premier chemin de courant entre la première borne d'alimentation et la borne de sortie ; un circuit de commande coupant à son tour lesdits premiers chemins de courant constitués par ladite pluralité de circuits de commande pendant une durée comprise entre la fin de ladite période prédéterminée et le début du cycle de bus suivant. 12. Circuit de sortie caractérisé en ce qu'il comprend un circuit de sortie de signal de séquencement (31) délivrant un signal de séquencement ; un premier circuit de retard (33) recevant ledit signal de séquencement et générant un premier signal de retard en retardant ledit signal de séquencement pendant une première période prédéterminée ; un deuxième circuit de retard recevant ledit signal de séquencement et générant un deuxième signal de retard en retardant ledit signal de séquencement pendant une deuxième période prédéterminée qui est supérieure à ladite première période prédéterminée ; et des moyens de sortie (200) recevant ledit signal de séquencement, ledit premier signal de retard et ledit deuxième signal de retard et délivrant progressivement en sortie un signal pour désactiver l'utilisation dudit bus lorsque lesdits premier et deuxième signaux de retard sont validés à leur tour. 13. Circuit de sortie selon la revendication 12, caractérisé en ce que ladite deuxième période prédéterminée est plus courte que ledit cycle de bus. 14. Circuit de sortie selon la revendication 12, caractérisé en ce que lesdits moyens de sortie comprennent un premier circuit de tampon délivrant en sortie un premier signal pour désactiver l'utilisation dudit bus lorsque lesdits premiers signaux de retard sont validés, et un deuxième circuit de tampon délivrant en sortie un deuxième signal désactivant l'utilisation dudit bus lorsque lesdits deuxièmes signaux de retard sont validés. 15. Circuit de sortie selon la revendication 14, caractérisé en ce que les sorties desdits premier et deuxième circuits de tampon sont couplés. 16. Circuit de sortie selon la revendication 12, caractérisé en ce que lesdits moyens de sortie comprennent une pluralité de circuits de commande constituant chacun un premier chemin de courant entre la première borne d'alimentation et la borne de sortie ; un circuit de commande coupant à son tour lesdits premiers chemins de courant constitués par ladite pluralité de circuits de commande pendant une durée comprise entre la fin de ladite période prédéterminée et le début du cycle de bus suivant. 17. Circuit de sortie caractérisé en ce qu'il comprend un circuit de retard (33) recevant un signal d'entrée et délivrant un signal de retard en retardant ledit signal d'entrée pendant une période prédéterminée ; et un circuit de tampon recevant ledit signal d'entrée et ledit signal de retard et modifiant un état de bus, conformément audit signal d'entrée et audit signal de retard, dans un état défini pendant ladite période prédéterminée à partir du début d'un cycle et un état indéfini pendant une période comprise entre la fin de ladite période prédéterminée et le début du cycle suivant.