Brevet FR2764096A1 — publié le 19981204

TEST D'UNE M*MOIRE EN CIRCUIT INTéGRé POURVUE D'AU MOINS UN ÉLE'MENT DE REDONDANCE La présente invention concerne les mémoires réalisées sous la forme d'un ou plusieurs réseaux matriciels en circuit intégré et pourvues d'éléments de redondance. Le rôle des éléments de redondance est d'accroître le rendement de fabrication des mémoires en circuit intégré en remplaçant fonctionnellement, lors d'un test de la mémoire en fabrication, un élément défectueux par l'élément de redondance. Une mémoire en circuit intégré est généralement réalisée sous la forme d'un ou plusieurs réseaux matriciels de cellules de stockage d'un bit d'information, L'élément de redondance est généralement une rangée ou une colonne de cellules supplémentaires. Pour simplifier la présente description, on se référera, sauf précision contraire et par convention arbitraire, à une mémoire dont le ou les éléments de redondance sont des colonnes. L'utilisation d'un élément de redondance à la place d'un élément défectueux doit se faire de façon transparente pour l'utilisateur. Les circuits de mémoire sont donc généralement associés à des circuits de redondance, ou de réparation, destinés à modifier de façon permanente la sélection des colonnes de la mémoire lorsqu'une de ces s colonnes est apparue défectueuse lors d'un test. Pour ce faire, on utilise généralement des fusibles actionnés lors d'une phase de test du processus de fabrication des mémoires. Plusieurs architectures peuvent être utilisées pour organiser l'aiguillage des adresses de colonne décodées. Une première architecture prévoit une colonne de redondance à côté d'un groupe de colonnes constituant la matrice, et associe chaque colonne susceptible d'être remplacée, à un fusible pour connecter, à la place d'une colonne défectueuse, la colonne de redondance. Une deuxième architecture utilise une matrice de fusibles pour mémoriser l'adresse de la colonne défectueuse et un comparateur recevant 1' adresse de la colonne et 1 'adresse défectueuse mémorisée par la matrice de fusibles. Le comparateur oriente, à chaque lecture ou écriture dans la mémoire, la donnée courante vers la colonne de redondance si 1' adresse courante correspond à l'adresse mémorisée par la matrice de fusibles. Plus récemment, on a proposé des circuits de redondance permettant de réduire le nombre de fusibles nécessaires pour mettre en oeuvre le remplacement d'un élément défectueux de la mémoire. De tels circuits consistent à décaler, depuis une colonne et de colonne en colonne, l'adressage de la mémoire vers la colonne de redondance, chaque colonne de la mémoire pouvant servir de colonne de remplacement à la colonne précédente. L'avantage de ces circuits par rapport aux solutions encore antérieures est qu'ils permettent d'uniformiser les temps d' accês aux cellules de la mémoire, même en cas d'utilisation de la colonne de redondance. Des exemples de circuits de redondance de ce type sont décrits dans les documents WO-A-94 06 082 et EP-A-0 477 809. Le test d'une mémoire consiste généralement à adresser toutes les cellules en écriture selon un modèle prédéterminé, puis en lecture pour établir une cartographie (bitmap) de la mémoire. On comparue la cartographie obtenue par rapport au modèle et on détecte ainsi d'éventuelles anomalies. On organise alors le claquage (la mise en circuit ouvert) des fusibles pour modifier l'interprétation de l'adressage des colonnes défectueuses. Les moyens de claquage des fusibles dépendent de la nature des fusibles utilisés. I1 peut s'agir, par exemple, de fusibles claquables par laser, tous les fusibles associés au remplacement de colonnes défectueuses de tous les circuits réalisés sur une même plaque de circuit intégré étant claqués successivement au moyen d'un laser. L'emploi de tels fusibles à claquage laser est limité par la précision du laser. L'apparition de technologies d'intégration extrêmement fines a conduit à l'utilisation de fusibles claquables électriquement, c'est-à-dire au moyen d'un courant amené à traverser le fusible. Toutes les procédures de test sont effectuées au moyen d'un appareillage externe au circuit mémoire. L'emploi d'un tel appareillage externe est non seulement coûteux mais présente également l'inconvénient de nécessiter un grand nombre de bornes de connexion uniquement pour le test et la mise en oeuvre éventuelle de l'élément de redondance. La présente invention vise à minimiser le nombre de bornes d' accès à un circuit de mémoire pour mettre en oeuvre un procédé de remplacement d'un élément défaillant par un élément de redondance. L'invention vise également à optimiser le choix de la direction de l'élément de redondance à utiliser dans un circuit possédant un élément de redondance dans les deux directions. Pour atteindre ces objets, la présente invention prévoit une mémoire en circuit intégré comportant au moins une matrice d'éléments de mémorisation pourvue d'au moins une colonne de redondance associée à une première direction de la matrice au moins un premier moyen de réparation propre à isoler une colonne comportant un élément défectueux et à utiliser la colonne de redondance ; et au moins un moyen intégré de détection d'un état éventuellement défectueux d'un élément de mémorisation. Selon un mode de réalisation de la présente invention, la mémoire comporte au moins un moyen intégré de détection d'un dépassement d'une capacité de réparation de la mémoire. Selon un mode de réalisation de la présente invention, la mémoire comporte au moins une rangée de redondance associée à une deuxième direction de la matrice au moins un deuxième moyen de réparation propre à isoler une rangée comportant un élément de mémorisation défectueux et à utiliser la rangée de redondance un moyen intégré pour mémoriser l'adresse d'un premier élément défectueux éventuel; des moyens pour actionner un desdits moyens de réparation à l'apparition d'un deuxième élément défaillant éventuel lors d'un balayage de tous les éléments de mémorisation en choisissant la direction de l'élément de redondance à utiliser ; et des moyens pour actionner un desdits moyens de réparation associé à l'autre direction, une fois le balayage terminé. La présente invention concerne également un dispositif de réparation d'une mémoire en circuit intégré pourvue d'au moins une matrice d'éléments de mémorisation incluant au moins une colonne de redondance associée à une première direction de la matrice, le dispositif comportant un moyen pour comparer le contenu d'une cellule mémoire par rapport à une valeur précédemment inscrite dans cette cellule un moyen pour conwauniquer une instruction de réparation au moyen de réparation en cas de divergence détectée par le moyen de comparaison ; et au moins un moyen de réparation pour isoler une colonne comportant un élément défectueux éventuel et utiliser la colonne de redondance. Selon un mode de réalisation de la présente invention, le moyen de comparaison est constitué d'une porte "OU EXCLUSIF" dont une première entrée reçoit une donnée à écrire dans un élé ment de mémorisation courant, une deuxième entrée de ladite porte recevant la valeur lue dans cet élément. Selon un mode de réalisation de la présente invention, le dispositif comporte en outre au moins un moyen de détection d' un dépassement de capacité de réparation au moyen de la colonne de redondance. Selon un mode de réalisation de la présente invention, appliqué à une mémoire comportant plusieurs matrices d'éléments de mémorisation pourvues chacune d'au moins une colonne de redondance associée à une première direction, le dispositif comporte des moyens pour actionner individuellement le moyen de réparation associé à chaque matrice. La présente invention concerne également un procédé de test d'un circuit intégré de mémoire comprenant au moins une matrice de colonnes d'éléments de mémorisation parmi lesquelles au moins une colonne de redondance dans une première direction de la matrice, et au moins un premier moyen de réparation pour, en présence d'un élément défectueux, isoler la colonne de cet élément défectueux et utiliser la colonne de redondance, le procédé consistant à tester successivement chaque élément de mémorisation de la matrice à mémoriser l'adresse d'un premier élément défectueux éventuel; et à actionner le moyen de réparation à l'apparition éventuelle d'un deuxième élément défectueux. Selon un mode de réalisation de la présente invention, le procédé consiste, en 1 'absence de deuxième élément défectueux, à actionner le moyen de réparation après avoir testé tous les éléments de la matrice. Selon un mode de réalisation de la présente invention, appliqué au test d'un circuit intégré de mémoire comprenant en outre une rangée de redondance dans une deuxième direction de la matrice et un deuxième moyen de réparation associé à cette deuxième direction, le précédé consiste, à l'apparition éventuelle d'un deuxième élément défectueux à warer les adresses respectives de colonne et de rangée du deuxième élément défectueux par rapport aux adresses de colonne et de rangée du premier élément défectueux mémorisées; et à actionner prioritairement le moyen de réparation correspondant à la direction pour laquelle les deux éléments ont une adresse de colonne ou de rangée commune. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1 représente schématiquement un réseau matriciel de cellules mémoire d'un type auquel s'applique la présente invention la figure 2 représente, sous forme de schéma-bloc, un circuit de mémoire selon un mode de réalisation de la présente invention la figure 3 représente un détail d' un dispositif d'analyse d'une mémoire selon un mode de réalisation de la présente invention la figure 4 représente un mode de réalisation d'un circuit de mémoire selon l'invention pourvu d'éléments de redondance dans les deux directions ; et la figure 5 représente un mode de réalisation détaillé d'un circuit logique de sélection de la direction d'utilisation d'un élément de redondance d'un circuit de mémoire tel que représenté à la figure 4. Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les éléments nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. La figure 1 représente un exemple de mémoire en circuit intégré sous la forme d'un réseau matriciel de cellules mémoire 1 adressables par des conducteurs de rangée 2 et des conducteurs de colonne 3. Dans l'exemple représenté à la figure 1, le réseau matriciel comporte m rangées et n+l colonnes de cellules mémoire. La colonne de rang n+l adressée par un conducteur Cred constitue une colonne de redondance destinée à pallier à une déficience d'une des n premières colonnes du réseau matriciel. La mémoire comporte des décodeurs d'adresse (DEC) 4, 5, respectivement, de colonne et de rangée. Ces décodeurs 4 et 5 sont destinés à décoder une adresse présente sur un bus 6 de k bits (k Les n bits d'adresse de colonne traversent un circuit de redondance 7, comportant, dans cet exemple, des moyens 8 de décalage d'une adresse de colonne vers un conducteur 3 de colonne suivant en cas de colonne défaillante. n+l conducteurs de colonne 3 incluant le conducteur de la colonne de redondance sont connectés en sortie du circuit 7. I1 s'agit, par exemple, d'un circuit classique tel que décrit dans le document WO-A-94 06 086. Le réseau comporte une borne 8 d'entrée/sortie d'un bit de donnée. Cette borne 8 est connectée, par l'intermédiaire de deux amplificateurs, respectivement de lecture 9 et d'écriture 10, à une entrée de données d'un multiplexeur (SEL~MUX) 11 d'aiguillage entre la borne 8 et le conducteur de colonne 3 actif. On notera que l'exemple de la figure 1 représente un circuit de mémoire destiné à stocker des mots de 1 bit. Généralement, plusieurs réseaux matriciels tels que représentés à la figure 1 sont associés pour constituer une mémoire de mots de plusieurs bits. Tous ces réseaux matriciels utilisent alors généralement des décodeurs 4 et 5 de colonne et de rangée communs, chaque réseau matriciel étant destiné à stocker 1 bit d'un mot mémoire introduit en parallèle sur plusieurs bornes 8 associées, chacune, à un multiplexeur 11 et à un réseau matriciel. La figure 2 représente un mode de réalisation d'un circuit de mémoire associé à un dispositif de réparation selon la présente invention. Dans l'exemple représenté, on considère que la mémoire est constituée de trois réseaux matriciels 20, 20' et 20" respectivement associés à un bit d'un mot mémoire de trois bits. Chaque réseau est, par exemple, constitué d'une matrice de n+l colonnes et m rangées de cellules mémoire 21, 21', 21". L'adresse de la rangée dans les réseaux 20, 20' et 20" est fournie par un bus 22 de m conducteurs de rangée issus d'un décodeur de rangée 5 (non représenté à la figure 2). Chaque groupe 20, 20', 20" est associé à un circuit de redondance 27, 27', 27" et à un circuit 31, 31', 31" comprenant généralement, outre des multiplexeurs pour aiguiller le bit de donnée présent sur une borne 8, 8', 8" d'entrée/sortie associée au groupe 20, 20', 20" considéré, des amplificateurs d ' entrée/sortie (écriture/lecture) associés à chaque colonne. En effet, on cherche généralement à intégrer les amplificateurs de lecture et d'écriture le plus près possible du réseau de cellules en raison du très faible niveau des signaux que l'on utilise généralement dans ces cellules pour minimiser la consommation . Chaque circuit de redondance 27, 27', 27" reçoit n bits du décodeur d'adresse de colonne 4 (non représenté à la figure 2) et organise l'éventuel remplacement d'une colonne défaillante par la colonne de redondance. Selon l'invention, le circuit de mémoire comporte en outre un dispositif 33 d'analyse des groupes 20, 20' et 20". Le dispositif 33 est, de préférence, intégré au circuit de mémoire, et reçoit les trois bits de donnée présents sur les bornes 8, 8', 8". Le dispositif 33 est relié à chaque circuit de redondance 27, 27', 27" par une liaison de lecture de donnée 39, 39', 39" et par une liaison d'écriture de donnée 40, 40', 40" qui transfèrent le bit de donnée entre le circuit 31, 31', 31" et les bornes 8, 8', 8". Selon l'invention, le circuit 33 délivre à chaque circuit 27, 27', 27" un signal binaire R, R', R" indicateur d'un besoin de réparation ou non de la mémoire. Chaque circuit 27, 27', 27" délivre au circuit 33 un signal binaire B, B', B" indicateur de l'utilisation de la colonne de redondance, ou de toutes les colonnes de redondance dans le groupe 20, 20', 20" correspondant. Le circuit 33 communique avec un circuit de commande 35, par exemple, un microprocesseur ou un circuit réalisé en logique câblée, chargé de déclencher une réparation du circuit de mémoire en modifiant 1 'état d'un signal binaire délivré sur une borne REP du circuit 33, à partir d'une indication de défaut d'une des colonnes de n'importe quel groupe 20, 20', 20" par un signal binaire unique F délivré par le circuit 33. En outre, le circuit 33 comporte, de préférence, une borne D de sortie additionnelle destinée à indiquer un dépassement de la capacité de réparation de la mémoire au moyen des éléments de redondance, c'est-à-dire que le circuit intégré de mémoire comporte un trop grand nombre de cellules défectueuses. Le fonctionnement et un mode de réalisation détaillé du circuit 33 selon la présente invention seront décrits par la suite en relation avec la figure 3. Le circuit 33 est constitué de modules d'analyse 34 identiques, dont chacun est associé à un groupe 20, 20', 20". A la figure 3, seul un module 34 a été représenté. On notera que le ambre de modules 34 que comporte le circuit 33 correspond au nombre de réseaux de cellules du circuit de mémoire concerné, généralement au nombre de bits par mot mémoire. Chaque module 34 comporte une borne 8, 8', 8" de donnée et quatre bornes de ccmmunication avec le circuit de redondance 27, 27', 27" (figure 2) du groupe 20, 20', 20" de cellules auquel le module 34 est associé. La mise en oeuvre d'un dispositif selon la présente invention consiste à adresser successivement chaque cellule de tous les réseaux matriciels pour y écrire un mot de données, puis à lire ce mot afin de vérifier sa cohérence avec le mot écrit. A la différence d'un appareil classique qui caritence par écrire un bit de données dans chaque cellule mémoire puis lit le contenu de toutes les cellules pour obtenir une cartographie du contenu de la mémoire afin de l'analyser par rapport au modèle préalablement écrit, une caractéristique de la présente invention est d'effectuer 1 'analyse de la mémoire par un balayage et de réparer immédiatement le circuit de mémoire à l'apparition d'une colonne comportant une cellule défaillante. Toutes les colonnes de même rang des différents groupes sont toutefois analyses simultanément. On suppose, par exemple, que l'on effectue un balayage ligne à ligne dans chaque colonne avant de passer à l'examen de la colonne suivante. On notera toutefois que l'on pourrait effectuer, pour chaque rangée, un balayage des colonnes. On camnence par écrire un bit de donnée introduit par la borne 8 dans une cellule mémoire d'une première colonne au moyen d'un amplificateur d'écriture 29 associé à chaque module 34. Dans l'exemple représenté à la figure 3, l'écriture et la lecture d'une donnée s'effectuent par lignes de bit complémentaires. On notera que, si l'amplificateur d'écriture 29 et un amplificateur de lecture 30 ont été représentés associés à chaque module 34, ces amplificateurs pourront également être intégrés aux circuits 31, 31', 31" (figure 2). Chaque colonne comprendra alors, de préférece, un amplificateur de lecture et un amplificateur d'écriture, en particulier, s'il s'agit d'une mémoire à rafraîchissement (DRAM). Le bit écrit dans la cellule 21 est également envoyé sur une première entrée d'un comparateur 45 pourvu d'un registre (non représenté) de verrouillage, par exemple, de la donnée présente sur son entrée. On lit ensuite le contenu de la cellule 21 qui vient d'être écrite et ce contenu est envoyé, par l'intermédiaire de l'amplificateur 30, sur une deuxième entrée du comparateur 45. La lecture du registre de la première entrée du compa rateur est déclenchée en même temps que la lecture de la cellule 21 pour comparer la valeur extraite de cette cellule mémoire par rapport à la valeur inscrite lors du cycle précèdent. L'écriture dans ce registre est déclenchée à chaque écriture dans une nouvelle cellule 21. Le canparateur 45 est, par exemple, constitué d'une porte logique de type "OU EXCLUSIF" (EXOR). La sortie du comparateur 45 est reliée à la grille d'un transistor MOS M1 monté entre la borne F du circuit 33 et la masse. Si les valeurs présentes sur les deux entrées du canparateur 45 sont identiques, c'est-àdire si la cellule mémoire est correcte, le transistor M1 reste bloqué et la borne F est dans un état haut, indicateur d'une absence de défaut. Par contre, en cas de défaut sur la cellule 21 en cours de test, la sortie du comparateur 45 bascule, ce qui provoque la mise en conduction du transistor M1 et le passage de la borne F à 1 'état bas. Cet état bas est interprété par le circuit de catinande 35 (non représenté à la figure 3) qui délivre alors une impulsion de réparation sur la borne REP du circuit 33. La borne REP est reliée à une première entrée d'une porte "ET" 46 de chaque module 34 dont une deuxième entrée est reliée à la sortie du comparateur 45 de ce module. La sortie de la porte 46 constitue le signal R, R', R" déclenchant la réparation du réseau 20, 20' ou 20" par la colonne de redondance au moyen du circuit 27, 27', 27". On notera que seul le groupe 20, 20', 20" dont la cellule est défectueuse voit sa colonne de redondance utilisée lors de l'apparition de ce défaut. En effet, les sorties des autres canparateurs 45 associés aux autres modules 34 ne basculent que si la cellule du bloc correspondant est elle-même également défaillante. A titre de variante, on pourra écrire des bits de données dans toutes les cellules de la mémoire, puis lire le contenu de la mémoire, cellule par cellule, dans un balayage, par exemple, ligne à ligne. Dans ce cas, le bit de donnée est fourni de nouveau sur la borne 8 au moment (cycle) adéquat. Calme la colonne à corriger correspond à celle de l'adresse courante, chaque circuit de redondance 27, 27', 27" comporte une seule entrée de camnande de correction. Quand la colonne de redondance d'un groupe 20, 20', 20" est utilisée, l'état du signal B, B', B" change (par exemple, vers l'état haut) et est envoyé sur une première entrée d'une porte "ET" 47 dont une seconde entrée reçoit le signal R, R', R". Le rôle de la porte 47 est de détecter un dépassement de la capacité de réparation par la ou les colonnes de redondance du groupe concerne. Un registre de synchronisation (non représenté) est prévu, comme dans le cas de la porte 45, par exemple, à l'entrée recevant le signal B. Si une autre colonne d'un même groupe est également défaillante, le changement d'état du signal R, R', R" provoque le changement d'état de la sortie de la porte 47 qui rend ainsi conducteur un transistor MOS M2 connecté entre la borne D et la masse. Le potentiel de la borne D change alors d'état pour passer à l'état bas, ce qui indique au processeur de commande ou au circuit logique de commande que la mémoire est irréparable. La synchronisation des différents registres des modules 34 est à la portée de l'haine du métier en fonction des indications fonctionnelles données ci-dessus. Cette synchronisation pourra, à titre de variante, être effectuée non pas en entrée mais en sortie des portes 45 et 47. Un avantage de la présente invention est qu'en organisant une réparation par balayage du circuit mémoire, on peut réparer un circuit mémoire au moyen d'un circuit 33 selon 1' in- vention en utilisant désormais trois bornes d'accès externes (REP, D, F) au lieu des n bornes nécessaires précédemment. En effet, dans un circuit classique, la comparaison est effectuée par des moyens externes qui doivent donc générer autant de signaux indicateurs d'un besoin de réparation qu'il y a de colonnes (n). Un autre avantage de la présente invention est qu'elle accroit la capacité de réparation d'un circuit de mémoire pour un même nombre de colonnes de redondance. En effet, dans un circuit classique tel que décrit dans le document WO-A-94 06 082, les colonnes de redondance associées à chaque groupe de cellules sont toutes utilisées dès qu'apparaît un défaut dans une seule cellule mémoire d'un de ces groupes. Ainsi, en prenant pour exemple le cas représenté à la figure 2, l'invention permet de corriger jusqu'à trois défauts ayant des adresses de colonnes différentes et répartis dans chacun des groupes 20, 20' et 20" alors qu'un circuit classique ne permet de corriger qu'un seul défaut. Comme les bornes 8, 8' et 8" correspondent également aux bornes utilisées dans le fonctionnement normal de la mémoire, la sortie de l'amplificateur de lecture 30 correspondant est également reliée, par un amplificateur 48 à trois états (tri-state), à la borne 8, 8', 8". Le rôle de l'amplificateur 48 est d'empêcher un conflit entre la sortie 30 et l'entrée 8. En effet, le circuit est en mode lecture pendant le test. I1 faut donc inhiber l'amplificateur de sortie 48 pour pouvoir introduire une donnée de comparaison. L'amplificateur 48 est camnandé par un signal tst provenant d'une a mbinaison logique (par exemple, une porte "ET") d'un signal de aoznmande en lecture/écriture et d'un signal de test (non représentés). A titre de variante, on pourra utiliser deux bornes distinctes (entrée, sortie) en remplacement de la borne 8 et de l'amplificateur 48. On notera que le fonctionnement du circuit 33 n'est pas modifié si plusieurs colonnes de redondance sont associées à chaque groupe. Dans ce cas, le signal B, B', B" correspondra à l'utilisation de la dernière colonne de redondance. Un avantage de la présente invention est qu'elle permet également de tester le fonctionnement correct d'autres éléments que les cellules mémoire 21 proprement dites. En particulier, dans le cas où chaque colonne est associée à un amplificateur de lecture et d'écriture, la présente invention permet d'utiliser une colonne de redondance si un défaut apparaît sur une colonne courante, que ce défaut provienne de la cellule mémoire propre ment dite, de l'amplificateur de lecture ou d'écriture, ou du multiplexeur d'aiguillage de la donnée. On notera que la valeur du bit de donnée utilisée pour le test n'a pas d' importance et peut varier d'une cellule mémoire à l'autre. La figure 4 représente un mode de réalisation d'un circuit de mémoire selon la présente invention dans lequel les réseaux matriciels de cellules mémoire comportent, outre une ou plusieurs colonnes de redondance, une ou plusieurs lignes de redondance. Par souci de simplification, on a représenté l'ensemble des réseaux matriciels de cellule mémoire par un bloc 40, et 1 'ensemble des circuits de redondance et d'aiguillage des données associés au circuit 33 par un bloc 41. Comme les rangées sont également associées à des rangées de redondance, les adresses de rangée Ar transitent par un bloc 42 avant d'arriver au bloc 40. Le bloc 42 comprend un circuit de décalage des conducteurs de rangée en cas d'utilisation d'une rangée de redondance. Ce circuit est similaire aux circuits décrits en relation avec le fonctionnement en colonnes. On notera toutefois que l'utilisation d'une rangée de redondance s'effectue simultanément pour tous les réseaux de cellules du bloc 40 dans la mesure où les rangées ne véhiculent pas les données mais servent uniquement de sélection de la rangée adressée. Le bloc 42 comporte des moyens similaires à ceux décrits en relation avec les figures 2 et 3 pour indiquer l'utilisation de la rangée de redondance et pour oonwnander l'utilisation de cette rangée de redondance. Par exemple, le bloc 42 contient un montage similaire à celui exposé en relation avec la figure 3 pour la porte "ET" 47 et délivre donc un signal Dr indicateur d'un dépassement de la capacité de réparation dans le sens des rangées. De même, le bloc 42 reçoit un signal REPr ordonnant l'utilisation de la rangée de redondance. Côté bloc 41, les mêmes signaux que ceux décrits en relation avec la figure 2 sont présents. Ces signaux ont été affectés du symbole "c" pour les distinguer des signaux associés aux rangées qui sont affectés du symbole "r". On notera que le signal F indicateur de la présent d'un défaut n'est délivré que par le bloc 41 qui comporte les comparateurs 45 (figure 3) pour détecter la présence d'une cellule défectueuse. Dans 1 'exemple représenté à la figure 4, on considère que l'adresse A correspond à l'association des signaux délivrés par des décodeurs de colonne 4 et de rangée 5 similaires à ceux représentés à la figure 1. On notera toutefois que, en pratique, ces décodeurs peuvent être incorporés aux blocs 41 et 42 qui reçoivent alors une adresse codée sur k bits. L' adresse de colonne Ac est représentée par n bits de poids faible de 1 'adresse A et l'adresse de rangée Ar est représentée par les m bits de poids forts de cette adresse A. Selon l'invention, on utilise l'existence d'éléments de redondance dans les deux directions pour optimiser a quer l'apparition d'une première erreur. Le bit S est, par exemple, stocké dans le registre 50 (par exemple, en tant que bit de poids le plus fort). Le bit S peut également servir à valider le fonctionnement du bloc 51 pour éviter une consommation de ce bloc tant qu'une première cellule défectueuse n'a pas été détectée. De m & me, le processeur commande la lecture (L) du registre 50 seulement à partir du moment où une première erreur a été détectée. Le registre 50 mémorise donc l'adresse complète à laquelle s 'est produite la première erreur. Si aucune autre cellule défectueuse n' apparaît dans la suite du balayage du circuit de mémoire, on provoque la lecture du registre 50 et on active un bit correspondant à un ordre de réparation envoyé sur une borne RG du bloc 51. Le bloc 51 qui active alors un des signaux REPr, REPc, par exemple arbitrairement, le signal REPr destiné au bloc 42. L'adresse Ar délivrée au bloc 42 correspond à la partie rangée de l'adresse lue dans le registre 50 et on peut alors procéder à la réparation. Si une deuxième cellule défaillante apparaît lors du balayage de la mémoire, un signal FG à destination du processeur change d'état par l'apparition d'un deuxième changement d'état sur le signal F. Pour ce faire, on utilise par exemple un registre à accumulation 52 symbolisé par un diviseur par deux pour indiquer que ce registre ne transmet un changement d'état du signal F qu'à la seconde apparition d'un tel changement d'état. Le bloc 51 sert alors à utiliser la colonne de redondance si la deuxième erreur s'est produite dans la mène colonne que la première erreur, et à utiliser la rangée de redondance si les deux erreurs sont situées sur une même rangée. Si la deuxième cellule défectueuse est présente à une adresse différente à la fois en colonne et en rangée, on répare la cellule courante en utilisant, par exemple, la colonne de redondance, et on répare la première défaillance en utilisant l'adresse de rangée mémorisée dans le registre 50. Si plus aucune erreur ne se produit jusqu'à la fin du balayage, on se retrouve dans la situation où une seule erreur s'est produite au cours du balayage, c'est-à-dire que le registre 50 contient l'adresse de la première cellule défectueuse. On répare alors la première erreur en utilisant, par exemple, la rangée de redondance (la colonne de redondance ayant déjà été utilisée). Un avantage de la présente invention est que l'on optimise ainsi l'utilisation des éléments de redondance, ce qui laisse une possibilité d'effectuer une troisième, voire une quatrième réparation de la mémoire dans la suite du balayage. On notera que les signaux Dr et Dc indicateurs du dépassement de capacité de réparation dans le sens des rangées ou des colonnes sont combinés par une porte "ET" 53 pour délivrer un signal DG indicateur d'un dépassement de la capacité de réparation de la mémoire dans les deux directions. On notera également que l'écriture dans le registre 50 est inhibée quand le bit S est à l'état 1. Ainsi, on conserve l'adresse de la première erreur jusqu'à la fin du balayage. La figure 5 illustre un exemple de réalisation d'un bloc logique 51 d'organisation de l'utilisation des éléments de redondance du circuit de mémoire de la figure 4. La figure 5 indique un exemple de combinaisons logiques à effectuer à partir des différents signaux du bloc 51 pour obtenir la fonctionnalité décrite en relation avec la figure 4. On notera toutefois que d'autres portes logiques que celles illustries à la figure 5 pourront être utilisées pourvu qu'elles respectent cette fonctionnalité. Les n bits de poids faibles en sortie du registre 50 sont envoyés sur une première entrée d'une porte "OU EXCLUSIF" (EXOR) 55 dont une deuxième entrée reçoit les n bits de l'adresse de colonne courante. Les m bits de poids supérieurs du registre 50 sont envoyés sur une première entrée d'une porte "OU EXCLUSIF" 56 dont une seconde entrée reçoit les m bits de l'adresse de rangée courante. Les sorties des portes 55 et 56 sont combinées par une porte "W" 57 dont la sortie est reliée à une entrée de con- mande d'un multiplexeur 58 de sélection de 1 'adresse de rangée Ar destinée au bloc 42 (figure 4) entre l'adresse courante et 1 'adresse stockée dans le registre 50. Le multiplexeur 58 sélectionne 1 'adresse courante quand son entrée de o'oonade est à 1 'état bas et 1 'adresse lue dans le registre quand son entrée de cmande est à l'état haut. La sortie de chaque porte 55, 56 est également combinée, avec la sortie inverse (inverseurs 59, 60) de l'autre porte 56, 55 par une porte "NON-ET" 61, 62. La sortie de la porte 61 est combinée avec le signal RG dans une porte "ET" 63 qui délivre le signal REPr. La sortie de la porte 62 est combinée avec le signal RG dans une porte "ET" 64 qui délivre le signal REPc. L'écriture E dans le registre 50 peut être commandée par le signal F. Toutefois, pour garantir que cette écriture s'effectue uniquement à l'apparition d'une première erreur d'une phase de test, on préférera ca(itder l'écriture E dans le registre 50 à partir d'une combinaison logique de 1 'état du signal de la borne F et du bit S. Par exemple, la borne F est reliée, par l'intermédiaire d'un inverseur 65, à une première borne d'une porte (NON-OU) dont une deuxième borne reçoit le bit S et dont la sortie catinde l'écriture dans le registre 50. Un avantage de la présente invention est qu'en associant le circuit de mémoire intégré à un dispositif interne d'analyse et de réparation de cette mémoire, on peut désormais, selon l'invention, prévoir d'effectuer une correction de la mémoire non seulement lors de la fabrication de celle-ci, mais également pendant son utilisation. En utilisant des éléments fusibles temporaires, on pourra, par exemple, prévoir un cycle de vérification de la mémoire à chaque mise sous tension du système auquel cette mémoire est associée. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'hamme de l'art. En particulier, bien que l'on ait fait référence dans la description qui précède à des éléments de redondance comprenant une seule colonne de cellules mémoire, on notera que 1'invention s'applique si les éléments de redondance sont constitués directe ment par des groupes de colonnes mémoire. Ainsi, 1'invention s'applique quelle que soit la taille de l'élément de redondance pourvu que les adresses utilises désignent un élément de taille identique. Par conséquent, l'invention pourra être appliquée à des adresses prédecodees dans lesquelles chaque bit d'adresse représente non pas l'adresse horizontale ou verticale d'une cel- lule mémoire, mais l'adresse horizontale ou verticale d'un groupe de cellules mémoire. RGiDICATNS 1. Mémoire en circuit intégré comportant au moins une matrice (20, 20', 20") d'éléments de mémorisation (21, 21', 21") pourvue d'au moins une colonne de redondance associée à une première direction de la matrice ; et au moins un premier moyen de réparation (27, 27', 27") propre à isoler une colonne comportant un élément défectueux et à utiliser la colonne de redondance, caractérisée en ce qu'elle comporte au moins un moyen intégré (45) de détection d'un état éventuellement défectueux d'un élément de mémorisation (21, 21', 21"). 2. Mémoire selon la revendication 1, caractérisée en ce qu'elle comporte au moins un moyen intégré (47) de détection d'un dépassement d'une capacité de réparation de la mémoire. 3. Mémoire selon la revendication 1 ou 2, comportant au moins une rangée de redondance associée à une deuxième direction de la matrice ; et au moins un deuxième moyen de réparation (42) propre à isoler une rangée comportant un élément de mémorisation (21, 21', 21") défectueux et à utiliser la rangée de redondance, caractérisé en ce qu'elle comporte un moyen intégré (50) pour mémoriser l'adresse (Ar, Ac) d'un premier élément défectueux éventuel ; et des moyens pour actionner un desdits moyens de réparation (41, 42) à l'apparition d'un deuxième élément défaillant éventuel lors d'un balayage de tous les éléments de mémorisation (21, 21', 21") en choisissant la direction de l'élément de redondance à utiliser ; et des moyens pour actionner un desdits moyens de réparation (41, 42) associé à l'autre direction, une fois le balayage terminé. 4. Dispositif (33) de réparation d'une mémoire en circuit intégré pourvue d'au moins une matrice (20, 20', 20") d 'élé- ments de mémorisation (21, 21', 21") incluant au moins une colonne de redondance associée à une première direction de la matrice, caractérisé en ce qu'il comporte un moyen (45) pour comparer le contenu d'une cellule mémoire (21, 21', 21") par rapport à une valeur précédemment inscrite dans cette cellule un moyen pour communiquer une instruction de réparation (R) au moyen de réparation en cas de divergence détectée par le moyen de canparaison ; et au moins un moyen de réparation (27, 27', 27") pour isoler une colonne comportant un élément défectueux éventuel et utiliser la colonne de redondance. 5. Dispositif selon la revendication 4, caractérisé en ce que le moyen de comparaison est constitué d'une porte "OU EXCLUSIF" (45) dont une première entrée reçoit une donnée à écrire dans un élément de mémorisation courant (21, 21', 21"), une deuxième entrée de ladite porte (45) recevant la valeur lue dans cet élément. 6. Dispositif selon la revendication 4 ou 5, caractérisé en ce qu'il comporte en outre au moins un moyen (47) de détection d'un dépassement de capacité de réparation au moyen de la colonne de redondance. 7. Dispositif selon 1 'une quelconque des revendications 4 à 6, d'une mémoire comportant plusieurs matrices (20, 20', 20") d'éléments de mémorisation (21, 21', 21") pourvues chacune d'au moins une colonne de redondance associée à une première direction, caractérisé en ce qu'il comporte des moyens (46) pour actionner individuellement le moyen de réparation (27, 27', 27") associé à chaque matrice. 8. Procédé de test d'un circuit intégré de mémoire comprenant au moins une matrice (20, 20', 20") de colonnes d'éléments de mémorisation (21, 21', 21") parmi lesquelles au moins une colonne de redondance dans une première direction de la matrice, et au moins un premier moyen de réparation (41) pour, en présence d'un élément défectueux, isoler la colonne de cet élé ment défectueux et utiliser la colonne de redondance, caractérisé en ce qu'il consiste à tester successivement chaque élément de mémorisation de la matrice à mémoriser l'adresse (Ar, Ac) d'un premier élément défectueux éventuel ; et à actionner le moyen de réparation à l'apparition éventuelle d'un deuxième élément défectueux. 9. Procédé selon la revendication 8, caractérisé en ce qu'il consiste, en l'absence de deuxième élément défectueux, à actionner le moyen de réparation après avoir testé tous les éléments de la matrice. 10. Procédé selon la revendication 8 ou 9, de test d'un circuit intégré de mémoire comprenant en outre une rangée de redondance dans une deuxième direction de la matrice et un deuxième moyen (42) de réparation associé à cette deuxième direction, caractérisé en ce qu'il consiste, à l'apparition éventuelle d'un deuxième élément défectueux à corearer les adresses respectives de colonne et de rangée du deuxième élément défectueux par rapport aux adresses de colonne et de rangée du premier élément défectueux mémorisées et à actionner prioritairement le moyen de réparation correspondant à la direction pour laquelle les deux éléments ont une adresse de colonne (Ac) ou de rangée (Ar) conarmne.