Brevet FR2765997A1 — publié le 19990115

AFFICHEUR A CRISTAUX LIQUIDES La présente invention concerne un afficheur à cristal liquide utilisant des tran- sistors en couche mince (TFT) (acronyme anglais pour "thin film transistor") em- ployés comme matrices de commutation, et plus particulièrement un afficheur à cristal liquide qui est adapté pour être piloté par des données vidéo numériques. Récemment, les systèmes de transfert de signaux ont été modifiés pour passer d'un signal d'image analogique à un signal d'image numérique qui est susceptible d'être soumis à un traitement de compression de l'information, afin de fournir à l'utilisateur une image de haute résolution. Un afficheur à cristal liquide a été déve- loppé, qui puisse être piloté par un signal d'image numérique, au lieu d'être piloté par le signal d'image analogique existant. Un afficheur à cristal liquide du type numérique fondé sur ce développement, tel que représenté sur la figure 1, comprend un circuit de pilotage de grille 12 pour piloter des lignes de grille GL d'un afficheur à cristal liquide, et un certain nombre de circuits intégrés de pilotage de données, qui sont dans la suite référencés simple- ment par "D-IC" afin de piloter, en division temporelle, les lignes de données DL de l'afficheur à cristal liquide 10. Dans l'afficheur à cristal liquide 10, les transistors en couche mince, bien qu'ils ne soient pas représentés, sont disposés aux intersections des lignes de grille GL et des lignes de données DL, et des cellules à cristal liquide sont reliées à chacun de ces transistors en couche mince. Le circuit de pilotage de grille 12 pilote les lignes de grille GL successivement, dans une période de balayage horizontal, à chaque période de trame, grâce à un signal de commande de grille. En d'autres termes, le circuit de pilotage de grille 12 pilote séquentiellement ou succes- sivement les transistors en couche mince qui sont compris dans le panneau d'affichage à cristal liquide 10, sur chaque ligne. R \1S'(JI 1S S I(- 28 mai 1998- J/23 En outre, les D-IC 14 convertissent les données vidéo en signaux de données analogiques pendant chaque intervalle de balayage horizontal, en utilisant un signal de commande de données, et appliquent le signal vidéo analogique converti aux lignes de données DL. Plus spécifiquement, chacun des D-IC 14 reçoit des données vidéo correspondant à sa ligne de sortie, et convertit les données vidéo d'entrée en signaux vidéo analogiques. En outre, chacun des D-IC 14 fournit des signaux vidéo analogiques aux lignes de données DL qui sont reliées à sa sortie. En conséquence, les cellules à cristal liquide d'une ligne connectées à des transistors en couche mince de cette ligne commandent la transmissivité de la lumière en fonction du niveau de tension sur cette ligne. Un appareil d'affichage à cristal liquide du type numérique présentant la confi- guration décrite ci-dessus, du fait que les D-IC 14 pilotent les lignes de données cor- respondant à leurs bornes de sortie, présente l'inconvénient de nécessiter un grand nombre de D-IC et, de la sorte, la configuration du circuit et son volume deviennent importants. Afin de surmonter cet inconvénient dans les afficheurs à cristal liquide numé- riques classiques, il a été suggéré un afficheur à cristal liquide utilisant un multi- plexage temporel. Des exemples d'un afficheur à cristal liquide avec un tel multi- plexage temporel comprennent l'afficheur décrit dans l'article publié dans l'édition 1993 du Journal IEEE, sous le titre "An LCD Addressed by a-Si:H TFTs with Per- ipheral poly-Si TFT Circuit" par Tanaka et al., et l'article publié dans "Euro Display'96" sous le titre "Ar+ Laser Annealed Poly-Si TFTs for Large Area LCDs" par Kato et al. Selon ces articles, un afficheur à cristal liquide à multiplexage tempo- rel améliore la vitesse de commutation ON/OFF des transistors en couche mince en formant les transistors en couche mince de sorte à présenter une couche double de silicium polycristallin et de silicium amorphe. En outre, l'afficheur à cristal liquide à multiplexage temporel permet le pilotage des lignes de données avec un multi- plexage temporel en insérant un multiplexeur entre les terminaux de sortie de chaque D-IC, et les lignes de données. En conséquence, l'afficheur à cristal liquide à multi- plexage temporel permet de réduire de plus de la moitié la quantité requise de D-IC. Toutefois, dans l'afficheur à cristal liquide à multiplexage temporel, comme le multiplexeur commute entre les lignes de données, la distance entre les lignes de données pilotées par un multiplexeur unique augmente. Ceci provoque une compli- cation dans la structure de câblage du panneau d'afficheur à cristal liquide, ainsi qu'une distorsion du signal vidéo. En outre, du fait que les D-IC doivent succes- sivement échantillonner les données vidéo pour une ligne, il faut fournir aux D-IC des horloges d'échantillonnage avec une fréquence correspondant au nombre de données vidéo pour une ligne. R:\S5500\ 551 I.DOC -28 mai 1998 - 2/23 En conséquence, l'un des objets de la présente invention est de fournir un affi- cheur à cristal liquide qui permet de simplifier la configuration du circuit, ainsi que sa structure de câblage. Un autre objet de la présente invention est de fournir un affi- cheur à cristal liquide permettant de diminuer la fréquence d'échantillonnage des données vidéo. Selon un mode de réalisation, le dispositif d'afficheur à cristaux liquides comprend: - un panneau à cristaux liquides dans lequel les cellules d'éléments d'images sont disposées à chacune des intersections d'une pluralité de lignes de données avec une pluralité de lignes de grille; - un premier circuit de pilotage de données pour fournir une pluralité de signaux vidéo; - un second circuit de pilotage de données pour fournir une pluralité de signaux vidéo; et - une pluralité de circuits de multiplexage recevant chacun respectivement l'un des signaux vidéo fournis par respectivement l'un des premier et second circuits de pilotage de données et fournissant en sortie sélectivement les signaux vidéo respectifs à un groupe respectif de ladite pluralité de lignes de données. Selon un mode de réalisation, le dispositif à cristaux liquides, comprend: - un panneau à cristaux liquides dans lequel des cellules d'éléments d'image rouges, verts et bleus sont disposés aux intersections d'une pluralité de lignes de données avec une pluralité de lignes de grille, les éléments d'image rouges, verts et bleus étant répété le long son axe horizontal; - un premier circuit de pilotage de données pour fournir une pluralité de signaux vidéo; - un second circuit de pilotage de données pour fournir une pluralité de signaux vidéo; et une pluralité de circuits de multiplexage recevant chacun l'un des signaux vidéo respectifs fournis par l'un des premier et second circuits de pilotage de données respectifs et fournissant en sortie sélectivement les signaux vidéo respectifs à un groupe respectif de ladite pluralité de lignes de données. Selon un autre mode de réalisation, le dispositif d'afficheur à cristaux liquides comprend en outre: - des moyens de réarrangement pour réarranger les données vidéo d'entrée et pour fournir les données vidéo d'entrée réarrangées aux premier et second circuits de pilotage de données via les première et seconde voies de données, chacune étant reliée individuellement audit premier et second circuit de pilotage de données, respectivement. i""" O I DO(' - 28 miai 1998 - 3/23 Selon un mode de réalisation, les données vidéo d'entrée réarrangées sur la première voie sont en relation mutuellement exclusive avec les données vidéo d'entrée réarrangées sur la seconde voie. Selon un autre mode de réalisation, les première et secondes voies de données du dispositif d'afficheur à cristaux liquides sont fournies simultanément avec les données vidéo d'entrée réarrangées provenant desdits moyens de réarrangement. Lesdits moyens de réarrangement du dispositif d'afficheur à cristaux liquides peuvent comprendre de plus: - au moins deux mémoires pour stocker temporairement lesdites données vidéo; et - des moyens de distribution de données pour distribuer les données vidéo d'entrée dans au moins deux mémoires. Lesdites données vidéo dudit dispositif d'afficheur à cristaux liquides stockées dans une desdites au moins deux mémoires sont, selon un mode de réalisation, mutuellement exclusives aux données vidéo d'entrée stockées dans l'autre des au moins deux mémoires. Selon un mode de réalisation, une capacité de stockage totale desdites au moins deux mémoires correspond à celle requise pour une ligne de données vidéo d'entrée; lesdites au moins deux mémoires peuvent comprendre des moyens pour la lecture simultanée desdites données vidéo d'entrée à partir desdites au moins deux mémoires. Selon un autre mode de réalisation, la capacité totale de stockage desdites au moins deux mémoires correspond à celle requise pour le stockage de deux lignes de données vidéo d'entrée. Selon un mode de réalisation, lesdits moyens de réarrangement dudit dispositif d'afficheur à cristaux liquides comprennent en outre: - au moins deux dispositif premier entré-premier sorti (FIFO) relié à chacun desdits premier et second circuits de pilotage de données; et - des moyens de distribution de données pour distribuer les données vidéo d'entrée à partir des lignes de données vers lesdits au moins deux dispositifs premier entré-premier sorti. Selon d'autres modes de réalisation, la pluralité de circuits de multiplexage sont disposés sur ledit panneau à cristaux liquides; ladite pluralité de circuits de multiplexage et ledit premier et second circuit de pilotage de données peuvent être disposés sur ledit panneau à cristaux liquides; ledit premier et second circuit de pilotage de données peuvent être disposés sur un circuit intégré séparé du panneau à cristaux liquides ou sur un circuit intégré avec le panneau à cristaux liquides. Selon encore un autre mode de réalisation, le dispositif d'afficheur à cristaux liquides comprend: R:\1550\1551 I.DOC-28 mai 1998 -4/23 - un panneau à cristaux liquides dans lequel les cellules d'éléments d'images sont disposées à chacune des intersections de n lignes de données avec m lignes de grille, o n et m sont des nombre entiers positifs; - une pluralité de moyens de multiplexage, au nombre de n divisé par p, chacun desdits moyens de multiplexage étant destiné à fournir un signal de données à p des n lignes de données, o p est un nombre entier inférieur à n; et - des circuits de pilotage de données au nombre de q, pour piloter avec répartition temporelle la pluralité de moyens de multiplexage, o q est un nombre entier positif. Selon un autre mode encore de réalisation, le dispositif d'afficheur à cristaux liquides comprend en outre: - des moyens de réarrangement pour réarranger les données vidéo à fournir auxdits circuits intégrés de pilotage de données. Ces caractéristiques ainsi que d'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit de mode de réalisation de la présente invention donnée à titre d'exemple et en référence aux dessins qui montrent: - figure 1, une représentation schématique d'un afficheur à cristal liquide classique; - figure 2, un schéma bloc d'un afficheur à cristal liquide selon un mode de réalisation de l'invention; - figures 3 et 4, des chronogrammes représentant le fonctionnement de chacune des parties du circuit de la figure 2; - figure 5, un schéma bloc détaillé d'un mode de réalisation d'une portion de réarrangement des données représentées sur la figure 2; et - figure 6, un schéma bloc détaillé d'un second mode de réalisation de la portion de réarrangement des données représentée sur la figure 2. En référence à la figure 2, on a représenté un afficheur à cristal liquide selon un mode de réalisation de la présente invention, qui comprend un circuit de pilotage de grille 22 pour le pilotage des lignes de grille GM1 à GM600 d'une matrice de pixels 20 et des D-IC 24a et 24b pour le pilotage des lignes de données DL1 à DL2400 de la matrice de pixels 20. La matrice de pixels 20 comprend 600 x 2400 éléments d'image, dont chacun est disposé à un point d'intersection des lignes de grille GM1 à GM600 et des lignes de données DL1 à DL2400, de sorte à permettre l'affichage d'une image de 600 x 800 pixels. Chacun des éléments d'image est formé d'un transistor en couche mince et d'une cellule à cristal liquide. Une électrode de grille et une électrode de données du transistor en couche mince compris dans l'élément d'image sont respectivement reliées à la ligne de grille GM et de données R \I SM i\I 5S1 I D)OC - 28 mai 1998 - 5/23 DL. Les 2400 lignes de données DL1 à DL2400 sont affectées à 800 groupes de trois éléments d'image permettant de piloter les éléments de couleur rouge R, de couleur verte G et de couleur bleue B de chaque groupe. Les lignes de données pour les couleurs rouge R, verte G et bleue B sont disposées en alternance. Le circuit de pi- lotage de grille 22 pilote les lignes de grilles GL séquentiellement pour un intervalle de balayage horizontal, dans chaque période de trame, en utilisant un signal de commande de grille. Grâce au circuit de pilotage de grille 22, les transistors en couche mince inclus dans la matrice de pixels 20 sont successivement rendus passants de sorte à relier respectivement les 2400 lignes de données DL 1 à DL2400 aux 2400 cellules à cristal liquide. Entre temps, chacun des D-IC 24a et 24b échantillonne les données de vidéo de chaque intervalle de balayage horizontal et convertit les données vidéo échantillonnées en signaux vidéo. En outre, chacun des D-IC 24a et 24b applique les signaux vidéo aux lignes de données DL. En conséquence, chacune des cellules à cristal liquide reliée aux TFT rendus passants commande la transmissivité de la lumière en fonction du niveau de tension du signal vidéo provenant de la ligne de données DL. En outre, l'afficheur à cristal liquide comprend démultiplexeur MUX 1 à MUX600, dont chacun est relié à des bornes de sortie LD1 à LD600 des I- DC 24a et 24b. Chacun démultiplexeur MUX1 à MUX600 est relié à quatre lignes de données adjacentes DLi à DLi+3. Chacun de ces multiplexeurs MUX1 à MUX600 applique séquentiellement le signal vidéo provenant du terminal de sortie du D-IC 24 aux quatres lignes de données DLià DLi+3 en utilisant les premier à 4ème signaux de sélection SEL à SEL4. Pour cela, chacun démultiplexeur MUX1 à MUX600 comprend quatre transistors MOS MN1 à MN4 qui sont reliés entre les terminaux de sortie LD des D- IC 24, et les quatre lignes de données DLi à DLi+3. Les premier à 4ème signaux de sélection présentent chacun une fréquence égale à celle du signal de synchronisation horizontale. En outre, les premier à 4ème signaux de sélection présentent une région de validation, c'est-à-dire une région à une valeur logique haute, qui progresse séquentiellement et de façon périodique par rapport à chaque signal. En conséquence, les quatre transistors MOS MNI à MN4 compris dans lc multiplexeur MUX sont séquentiellement rendus passants dans chaque intervalle de balayage horizontal, ce qui permet aux quatre lignes de données DLi à DLI+3 d'être séquentiellement reliées au terminal de sortie LD du D-IC 24. Ces quatre transistors en couche mince MN1 à NiMN4 peuvent être remplacés par des circuits ou dispositifs présentant une fonction de commutation. Les multiplexeurs MUXI à MUX600 sont formés sur le même substrat de verre 28, avec la matrice de pixels 20 et le circuit de pilotage de grille 22. De préférence, les multiplexeurs MUX1 à MUX600 sont dispo- sés au-dessus de la matrice de pixels 20, c'est-à-dire sur le bord supérieur du substrat R:\15500\1551 IDOC -28 mai 1998 -6/23 de verre 28, tandis que le circuit de pilotage de grille 22 est positionné au bord de la matrice de pixels 20, c'est-à-dire au bord du substrat de verre 28. Les D-IC 24a et 24b peuvent être disposés sur le même circuit intégré que le substrat de verre 28, ou peuvent être disposés sur un circuit intégré distinct. En outre, l'afficheur à cristal liquide est muni d'une portion de réarrangement des données 26 qui réarrange les données de vidéo et applique les données de vidéo réarrangées aux D-IC 24a et 24b. La portion de réarrangement des données 26 sépare en groupes les flux de données rouge R, vert G et bleu B appliqués par l'intermédiaire d'un bus pour le rouge MRB, d'un bus pour le vert MGB et d'un bus pour le bleu MBB. Pour deux D-IC 24, on forme deux groupes de données, ensuite on réarrange les groupes de données en quatre sections, correspondant au nombre de lignes de sortie démultiplexeur MUX. La portion de réarrangement de données 26 fournit les données vidéo réarrangées aux D- IC 24a et 24b. Une donnée vidéo est fournie, par groupe de trois symboles, au premier D-IC 24a, à travers les première à 3ème bus de support SB1, SB2 et SB3, tandis qu'une donnée vidéo est fournie, par groupe de trois symboles, au second D-IC 24b, par l'intermédiaire des 4ème à 6ème bus de support SB4, SB5 et SB6. La portion de réarrangement des données 26 peut être conçue pour appliquer les données vidéo simultanément, ou pour appliquer les données vidéo en alternance. Enfin, la portion de réarrangement des données 26, et les D-IC 24a et 24b sont commandés par un signal de commande de données qui comprend une horloge d'échantillonnage provenant d'un bus de commande de données DCB. La figure 3 est un chronogramme illustrant le fonctionnement de la portion de réarrangement de données 26, les D-IC 24, et les multiplexeurs MUX1 à MUX 600, dans le cas o les données vidéo provenant de la portion de réarrangement de données 26 sont appliquées en alternance aux premier à 3ème bus de support SB1 à SB3 et aux 4ème à 6ème bus de support SB4 à SB6. Sur la figure 3, le flux de données vidéo est réarrangé en alternance dans chaque période, lorsque les signaux de sélection SEL1 à SEL4 sont validés, c'est-à-dire pendant la période o un signal de niveau haut est appliqué aux premier à 3ème bus de support SB1 à SB3 et au 4ème à 6ème bus de support SB4 à SB6. Plus spécifiquement, les données de vidéo réarrangées "RI, R5, R9... R397" (RI représentant la composante rouge du premier pixel; R2 la composante rouge du second pixel, etc.) sont fournies au premier bus de support SB 1, les données vidéo réarrangées "G2, G6, G10,... G398" sont appliquées au second bus de support SB2, et les données vidéo réarrangées "B3, B7, Bil,.. B399" sont appliquées au 3ème bus de support SB3 respectivement, lorsque le premier signal de sélection SEL 1 est validé. Après avoir appliqué les données vidéo réarrangées aux premier à 3ème bus de support SB1 à SB3, les données vidéo q\I)OII q I I))('- 28 mai 1998 - 7/23 réarrangées "R401, R405, R409,... R797" sont appliquées au 4ème bus de support SB4, les données vidéo réarrangées "G402, G406, G410,... G798" sont appliquées au Sème bus de support SB5, les données vidéo réarrangées "B403, B407, B41 1,... B799" sont appliquées au 6ème bus de support SB6, respectivement, pendant la période de validation restante du premier signal de sélection SEL 1. De façon similaire, lorsque les 2ème à 4ème signaux de sélection SEL2 à SEL4 sont successivement validés, les données vidéo réarrangées sont appliquées à répétition aux premier à 6ème bus de support SB1 à SB6, dans un intervalle de temps constant. Pendant cet intervalle, les données réarrangées "G1, G5, G9,... G397", "B1, B5, B9,... B397" et "R2, R6, RO10,... R398" sont successivement appli- quées au premier bus de support SB1, dans un intervalle constant. En outre, des données réarrangées "B2, B6, BO10,... B398", "R3, R7, R11,... R399" et "G3, G7, G1 1,... G399" sont appliquées successivement au second bus de support SB2; les données réarrangées "R4, R8, R12,... R400", "G4, G8, G12,... G400" et "B4, B8, B12,... B400" sont appliquées au 3ème bus de support SB3, dans un intervalle constant. Par ailleurs, les données vidéo réarrangées "G401, G405, G409,... G797", "B401, B405, B409,... B797" et "R402, R406, R410,... R798", d'une part, les données vidéo réarrangées "B402, B406, B410,... B798", "R403, R407, R411. R799", et "G403, G407, G411,... G799", d'autre part, ainsi que les données vidéo réarrangées "R4, R8, R12,... R400", "G4, G8, G12,... G400" et "B4, B8, B12,... B400" sont respectivement appliquées au 4ème à 6ème bus de support SB4 à SB6, qui reçoivent des données vidéo réarrangées de telle sorte à alterner avec les premier à 3ème bus de support SB1 à SB3. Ensuite, lorsque les signaux de sélection SELl à SEL4 sont séquentiellement validés, c'est-à-dire présentent un niveau logique haut, quatre signaux vidéo sont successivement fournis en sortie à chacune des 600 lignes de sortie LD1 à LD600 des D-IC 24a et 24b. Par exemple, les signaux vidéo "RI, G1, Bl et R2" sont succes- sivement fournis en sortie sur le premier terminal de sortie LD1 du D-IC 24a, les signaux vidéo "G2, B2, R3 et G3" sont successivement fournis en sortie sur le second terminal de sortie LD2 du D-IC 24a. De cette façon, les signaux vidéo "B3, R4, G4 et B4", les signaux vidéo "R5, G5, B5 et R6", les signaux vidéo "G6, B6, R7 et G7", les signaux vidéo "B7, R8, G8 et B8" sont fournis aux 3ème à sixièmes terminaux de sortie LD3 à LD6 du D-IC 24a. Les 2400 signaux vidéo fournis en sortie sur les terminaux de sortie LD i à LD600 des D-IC 24a et 24b, au cours des quatre périodes de sélection de signal sont respectivement appliqués aux 2400 lignes de données DL 1 à DL2400 par l'intermédiaire démultiplexeur MIUX1 et MUX600, qui effectuent une opération de commutation en fonction des premier à 4ème signaux de sélection SELI à SEL4. En R:\15500\15511. DOC - 28 mai 1998 -8/23 conséquence, le nombre de D-IC utilisés pour piloter la matrice de pixels 20 est considérablement réduit, par exemple de huit à deux. La figure 4 montre des chronogrammes pour la portion de réarrangement de données 26, pour les D-IC 24 et pour les multiplexeurs MUX1 à MUX600 dans le cas o les données vidéo réarrangées provenant de la portion de réarrangement de données 26 sont fournies simultanément aux premier à 3ème bus de supports SB1 à SB3 et aux 4ème à 6ème bus de support SB4 à SB6. Sur la figure 4, les données vidéo réarrangées fournies aux premier à 3ème bus de support SB1 à SB3 et aux 4ème au 6ème bus de support SB4 à SB6, sont modifiées quatre fois lorsque les signaux de sélection SEL 1 à SEL4 sont séquentiellement validés. Plus spécifiquement, les données vidéo réarrangées de "R1, R5, R9,... R397", "G1, G5, G9,... G397", "B1, B5, B9,... G397" et "R2, R6, RO10,... R398" sont successivement fournies au premier bus de support SB1, pendant l'intervalle entre l'instant o le premier signal de sélection SEL 1 est validé, et à l'instant o le 4ème signal de sélec- tion SEL4 est validé. Comme représenté sur la figure 4, les données vidéo réar- rangées sont appliquées de façon similaire aux 2ème à 6ème bus de support SB2 à SB6. Ensuite, lorsque les signaux de sélection SELI à SEL4 sont successivement validés, c'est-à-dire SEL 1 à SEL4 sont mis à un niveau logique élevé, quatre signaux vidéo sont successivement fournis en sortie à chacune des 600 lignes de sortie LD 1 à LD600 des D-IC 24a et 24b. Par exemple, les signaux vidéo "R1, G1, B1 et R2" sont successivement fournis en sortie au terminal de sortie LD1 du D-IC 24a, les signaux vidéo "G2, B2, R3 et G3" sont successivement fournis en sortie au second terminal de sortie LD2 du D-IC 24a. De la même façon, les signaux vidéo "B3, R4, G4 et B4", les signaux vidéo "R5, G5, B5 et R6", les signaux "G6, B6, R7 et G7", et les signaux vidéo "B7, R8, G8 et B8" sont respectivement appliqués aux 3ème à 6ème terminaux de sortie LD3 à LD6 du D-IC 24a. Les 2400 signaux vidéo fournis en sortie aux 600 terminaux de sortie LD1 à LD600 des D-IC 24a et 24b, sont respectivement appliqués aux 2400 lignes de données DL1 à DL2400 par l'intermédiaire des 600 multiplexeurs MUX1 à MUX600, qui effectuent une opération de commutation en fonction des premier à 4ème signaux de sélection SEL 1 à SEL4. En conséquence, le nombre de D- IC uti- lisés pour piloter la matrice de pixels 20 est réduit, et passe par exemple de huit à deux. En outre, les données vidéo sont simultanément fournies aux D-IC 24a et 24b, ce qui fait diminuer la fréquence de l'horloge d'échantillonnage qui est appliquée aux D-IC 24a et 24b pour échantillonner les données vidéo. La figure 5 est un schéma-bloc détaillé d'un mode de réalisation de la portion de réarrangement des données 26 représentée sur la figure 2. En référence à la figure nl\ fl'X, SII IX)>( - 28 mai 1998 -9/23 , la portion de réarrangement des données 26 comprend des premier à 3ème multiplexeurs de données 30, 32 et 34, qui sont reliés aux bus MRB, MGB et MBB pour les données chromatiques rouge, vert et bleu; et cette portion comprend en outre des premier à 12ème dispositifs "FIFO" (premier entré, premier sortie) FR1 à FR12, qui sont dans la suite référencés simplement "FIFO" et qui sont reliés en parallèle aux premier à 3ème multiplexeurs 30, 32 et 34, par groupe de quatre. Les premier à 3ème multiplexeurs de données 30, 32 et 34 sont pilotés lorsque le signal de validation de première division ENa reste à un niveau logique élevé, c'est-à-dire pendant une période correspondant à la moitié de l'intervalle de balayage horizontal. Le premier multiplexeur de données 30 stocke successivement et périodiquement 400 données rouge R1 à R400 correspondant à la moitié du flux de données rouge R1 à R800 en provenance du bus pour les données rouge MRB, dans les première à 4ème FIFO FR1 à FR4, en fonction des valeurs logiques de signaux de sélection à deux bits A et B, variant séquentiellement et périodiquement. En conséquence, les données rouges "R1, R5, R9,... R397", "R2, R6, RO10,... R398", "R3, R7, R l l,... R399" et "R4, R8, R12,... R400" sont stockées respectivement dans les premier à 4ème FIFO FR1 à FR4. De façon similaire à ce qui se produit dans le premier multiplexeur de données 30, le second multiplexeur de données 32 stocke séquentiellemnet et périodiquement 400 données vertes G1 à G400 correspondant à la moitié du flux de données vertes G1 à G800 en provenance du bus vert MGB, dans les 5ème à 8ème FIFO FR5 à FR8, en fonction des valeurs logiques des signaux de sélection A et B qui varient séquentiellement et périodiquement. En conséquence, les données vertes "G1, G5, G9,... G397", "G2, G6, G10,... G398", "G3, G7, GI 1, G399" et "G4, G8, G12,... G400" sont stockées dans les 5ème à 8ème FIFO FR5 à FR8. En outre, de façon similaire aux premier et second multiplexeurs de données et 32, un 3ème multiplexeur 34 stocke séquentiellement et périodiquement 400 données bleues B 1 à B400 correspondant à la moitié du flux de données bleues B I à B800 en provenance du bus pour les données bleues MBB, dans les 9ème à 12ème FIFO FR9 à FR12, en fonction des valeurslogiques desdits signaux de sélection à deux bits A et B, variant séquentiellement et périodiquement. En conséquence, les données bleues "BI, B5, B9,... B397", "B2, B6, BO10,... B398", "B3, B7, BlIl... B399" et "B4, B8, B12,... B400" sont stockées dans les 9ème à 12ème FIFO FR9 à FR12. Les 4ème à 6ème multiplexeurs de données 36, 38, 40 sont reliés aux bus vert, rouge et bleu MRB, MGB et MBB respectivement, et en même temps, aux premier à 3ème multiplexeurs de données 30, 32 et 34, en parallèle. Les FIFO 13 à 24 FR13 à FR24 sont reliés aux 4ème à 6ème multiplexeurs de données 36, 38 et 40. Les 4ème à 6ème multiplexeurs de données 36, 38 et 40 sont pilotés lorsque le signal de vali- R:\15500\15511.DOC-28 mai 1998- 10/23 1l validation de seconde division ENb reste à un niveau logique haut, c'est-à-dire pendant une période correspondant à la 2ème moitié d'un intervalle de balayage horizontal, lorsque les premier à 3ème multiplexeurs de données 30, 32 et 34 ne sont pas pilotés. Le 4ème multiplexeur de données 36 stocke séquentiellement et périodiquement 400 données rouge R401 à R800 correspondant à la moitié du flux de données rouge R1 à R800 en provenance du bus rouge MRB dans les treizième à 16ème FIFO FR13 à FR16, en fonction des valeurs logiques des signaux de sélection A et B. En conséquence, les données rouges "R401, R405, R409,... R797", "R402, R406, R410,... R798", "R403, R407, R411,... R799", et "R404, R408, R412,. R800" sont stockées dans les treizième à 16ème FIFO FR13 à FR16. En outre, le ème multiplexeur 38 stocke séquentiellement et périodiquement 400 données vertes G401 à G800 correspondant à la moitié du flux de données vertes G1 à G800 en provenance du bus pour les données vertes MGB, dans les FIFO FR17 à FR20, en fonction des valeurs logiques des signaux de sélection A et B. En conséquence, les données vertes "G401, G405, G409,... G797", "G402, G406, G410,... G798", "G403, G407, G411,... G799", et "G404, G408, G412,... G800" sont stockées dans les FIFO FR17 à FR20. En outre, le 6ème multiplexeur de données stocke séquentiellement et périodiquement 400 données bleues B401 à B800 correspondant à la moitié du flux de données B1 à B800 en provenance du bus MBB dans les 21ème à 24ème FIFO FR21 à FR24, en fonction des valeurs logiques des signaux de sélection A et B, qui varient séquentiellement et périodiquement. En conséquence, les données bleues "B401, B405, B409,... B797", "B402, B406, B410,... B798", "B403, B407, B411,... B799", et "B404, B408, B412,... B800" sont stockées dans les 21ème à 24ème FIFO FR21 à FR24 respectivement. De la sorte, les premier à 3ème multiplexeurs de données 30, 32 et 34 consti- tuent le premier groupe de moyens de réarrangement permettant de réarranger une portion du flux de données vidéo pour une ligne, avec les premier à 12ème FIFO FR1 à FR12 et le premier démultiplexeur 42, et les 4ème et 6ème multiplexeurs de données 36, 38 et 40 constituent le second groupe de moyens de réarrangement per- mettant de réarranger une portion du flux de données vidéo pour une ligne avec les 13ème à 24ème FIFO FR13 à FR24, et le second démultiplexeur 44. Le nombre requis de groupes de moyens de réarrangement est égal à ce qui est nécessaire pour 400 données bleues B 1 à B400 correspondant à la moitié du flux de données bleues B1 à B800 provenant du bus bleu MBB dans les 2lème à 24ème FIFO FR21 à FR24. En outre, la portion de réarrangement de données 26 comprend de plus le premier démultiplexeur 42 pour rentrer les données vidéo en provenance des FIFO FR1 FR12 et le 2ème démultiplexeur 44 pour entrer les données vidéo en provenance des FIFO FR13 à FR24. Ces premier et second démultiplexeur 42 et 44 R \15Si9I)M l [ I)(' - 2N mai 1998 - I 1/23 sont pilotés en alternance une fois dans chaque intervalle dans lequel les signaux de sélection respectifs SEL 1 à SEL4 sont validés. Par exemple, le premier démultiplexeur 42 est piloté dans la première partie de l'intervalle validé du premier signal de sélection SELI pendant que le second démultiplexeur 44 est piloté dans la seconde moitié de l'intervalle validé du premier signal de sélection SEL1. Par conséquent, les premier et second démultiplexeur 42 et 44 respectifs, sont pilotés en alternance quatre fois lorsque les premier à 4ème signaux de sélection sont validés séquentiellement et fournissent ainsi en sortie des données vidéo d'une seule ligne horizontale via les premier à 6ème bus de support SB1 à SB6. En outre, les premier et second démultiplexeur 42 et 44 respectifs sélectionnent les données vidéo stockées dans trois FIFO dans les douze FIFO FR1 à FR12 ou FR13 à FR24, chaque fois qu'il est piloté et fournit en sortie les données vidéo sélectionnées à trois bus de support SB1 à SB3 ou SB4 à SB6 respectivement. Plus précisément, le premier démultiplexeur 42 fournit les données rouges de "R1, R5, R9... R397" en provenance du premier FIFO FR1, les données vertes de "G2, G6, G10...G398" en provenance du 6ème FIFO FR6 et les données bleues de "B3, B7, BI l...B399" en provenance du 1 lème FIFO FR11 au premier à 3ème bus de support SB1 à SB3 respectivement, lorsqu'il est piloté pour la première fois. En outre, lorsque le premier démultiplexeur 42 est piloté pour la seconde fois, il fournit les données vertes de "G1, G5, G9... G397" en provenance du Sème FIFO FR5, les données bleues de "B2, B6, B10. B398" en provenance du 10ème FIFO FR10 et les données rouges de "R4, R8, R12... R400" en provenance du 4ème FIFO FR4 au premier à 3ème bus de support SB1, SB3 respectivement. De plus, lorsque le premier démultiplexeur 42 est piloté pour la 3ème fois, il fournit les données bleues de "B1, B5, B9... B397" en provenance du 9ème FIFO FR9, les données rouges de "R3, R7, R 11... R399" en provenance du 3ème FIFO FR3 et les données vertes de "G4, G8, G12... G400" en provenance du 8ème FIFO FR8 au premier à 3ème bus de support SB1 à SB3 respectivement. En outre, lorsque le premier démultiplexeur 42 est piloté pour la 4ème fois, il fournit les données rouges de "R2, R6, RIO10... R398" en provenance du second FIFO FR2, les données vertes de "G3, G7, GI 11... G399" en provenance du 7ème FIFO FR7 et les données bleues de "B4, B8, B12... B400" en provenance du 12ème FIFO FR12 au premier à 3ème bus de support SB1 à SB3 respectivement. D'autre part, le second démultiplexeur 44 fournit les données rouges de "R401, R405, R409... R797" en provenance du FIFO FR13, les données vertes de "G402, G406, G410... G798" en provenance du FIFO FR18 et les données bleues de "B403, B407, B411... B798" en provenance du FIFO FR1 24 au 4ème à 6ème bus de support SB4 à SB6 respectivement, lorsqu'il est piloté pour la première fois. En outre, lorsque le second démultiplexeur 44 est piloté pour la seconde fois, il fournit R:\15500\1551 I.DOC -28 mai 1998 - 12/23 les données vertes de "0401, 0405, G409... 0797" en provenance du FIFO FR17, les données bleues de "B402, B406, B410... B798" en provenance du FIFO FR22 et les données rouges de "R404, R408, R412... R800" en provenance du FIFO FR16 au 4ème à 6ème bus de support SB4 à SB6 respectivement. En outre, lorsque le second démultiplexeur 44 est piloté pour la 3ème fois, il fournit les données bleues de "B401, B405, B409... B797" en provenance du FIFO FR21, les données rouges de "R403, R407, R411... R799" en provenance du FIFO FR14, et les données vertes de "0404, 0408, G412... G800" en provenance du FIFO FR20 au 4ème à 6ème bus de support SB4 à SB6. En outre, lorsque le second démultiplexeur 44 est piloté pour la 4ème fois, il fournit les données rouges de "R402, R406, R410... R798" en provenance du FIFO FR14, les données vertes de "0403, 0407, 0411... G799" en provenance du FIFO FR19, et les données bleues de "B404, B408, B412... B800" en provenance du FIFO FR24 au 4ème à 6ème bus de support SB4 à SB6 res- pectivement. Ici, le premier à 3ème multiplexeur de données 30, 32, 34, constitue le premier groupe de moyens de réarrangement, réarrangeant une portion du flux de données vidéo pour une ligne ensemble avec les premier à 12ème FIFO FR1 à FR12 et le premier démultiplexeur 42 et les 4ème à 6ème multiplexeurs de données 36, 38, 40 constituent le second groupe de moyens de réarrangement, réarrangeant une portion du flux de données vidéo pour une ligne ensemble avec les treizième à vingt-4ème FIFO FR13 à FR24 et le second démultiplexeur 44. Le nombre de ces groupes de moyens de réarrangement correspond au nombre nécessaire pour supporter le nombre de D-IC 24 illustré à la figure 2. Le nombre de FIFO relié à chacun démultiplexeur de données correspond au nombre de lignes de sortie du multiplexeur MIX montré à la figure 2. En outre, la capacité de stockage total des FIFO FR1 à FR24 devrait être au moins suffisante pour stocker une ligne de données vidéo mais devrait être établie de préférence de telle façon qu'elle puisse stocker des données vidéo pour deux lignes. De même, dans le cas o la capacité de stockage total de FIFO FR1 à FR24 est établie pour stocker des données vidéo pour deux lignes, le premier et second démultiplexeur 42 et 44 peuvent être pilotés simultanément. Par conséquent, afin de contrôler l'échantillonnage de données, il devient possible de réduire la fréquence de l'horloge d'échantillonnage fournie au D-IC 24. La figure 6 est un schéma-bloc détaillé d'un autre mode de réalisation de la portion de réarrangement de données 26 montré dans la figure 2. En référence à la figure 6, la portion de réarrangement de données 26 comprend des premier à 9ème commutateurs de commande SW1 à SW9 pour multiplexer les données vidéo provenant des bus rouges, verts et bleus MRB, MGB et MBB vers les premier à 12ème mémoires MR1 à M12. Chacune des première à 12ème mémoires MR1 à O\ l S qI [I DOIX (' 28mai 1998 - 13/23 MR12 a une capacité de stockage pour stocker des données de couleurs corres- pondant à la moitié des données couleurs pour une ligne. Le premier commutateur de commande SWl transmet le flux de données rouge en provenance du bus rouge MRB vers un côté du 4ème commutateur de commande SW4 et le 7ème commutateur de commande SW7 en fonction d'un état logique du premier signal de commande de commutation ENa. Le premier signal de commande de commutation ENa reste à l'état logique élevé pendant une période cor- respondant à la première moitié de l'intervalle de balayage horizontal alors qu'il se trouve à l'état logique bas pendant la période correspondant à la seconde moitié. Grâce à ce premier commande de commutation ENa, le premier commutateur de commande SW1 transmet 400 données rouges RA1 à R400 dans la première moitié des données rouges R1 à R800 pour une ligne vers le 4ème commutateur de commande SW4 alors que 400 données rouges R401 à R800 dans la seconde moitié de celui-ci sont transmises au 7ème commutateur de commande SW7. De manière similaire, le second commutateur de commande SW2 transmet 400 données vertes Gl à G400 dans la première moitié des données vertes G1 à G800, pour une ligne en provenance du bus vert MGb vers le 5ème commutateur de commande SW5, alors que 400 données vertes G401 à G800 dans la seconde moitié de celui-ci sont transmises vers le 8ème commutateur de commande SW8, grâce au premier signal de commande de commutation ENa. De manière similaire, au premier et second commutateurs de commande SWI et SW2, le 3ème commutateur de commande SW3 transmet 400 données bleues B I à B400 dans la première moitié des données bleues B1 à B800 pour une ligne en provenance du bus bleu MBB, vers le 6ème commutateur de commande SW6 alors que 400 données bleues B401 à B800 dans la seconde moitié de celui-ci sont transmises vers le 9ème commutateur de commande SW9 grâce au premier signal de commande de commutation ENa. Respectivement, les 4ème à 9ème commutateurs de commande SW4 à SW9, transmettent des données couleurs, soit vers le côté des mémoires impaires, soit vers les mémoires paires, selon l'état logique d'une impulsion de synchronisation horizontale HP. Cette impulsion de synchronisation horizontale HP bascule l'état logique élevé à l'état logique bas, et vice versa, à chaque impulsion de synchronisation. En résultat, les 4ème à 9ème commutateurs de commande SW4 à SW9 respectifs transmettent les données couleurs vers les mémoires impaires pendant l'intervalle de synchronisation horizontale impaire et transmettent les données couleurs vers les mémoires paires pendant l'intervalle de synchronisation horizontale paire. Plus précisément, au cours de l'intervalle de synchronisation horizontale impaire, le 4ème commutateur de commande SW4 transmet les données rouges de "Rl à R400" vers la première mémoire MRI, le Sème commutateur de R:M5500\15511 DOC-28mai 1998-14/23 commande SW5 transmet les données vertes de "G1 à 0400" vers la 3ème mémoire MR3, le 6ème commutateur de commande SW6 transmet les données bleues de "B1 à B400" vers la 5ème mémoire MR5, le 7ème commutateur de commande SW7 transmet les données rouges de "R401 à R800" vers la 7ème mémoire MR7, le 8ème commutateur de commande SW8 transmet les données vertes de "G401 à G800" vers la 9ème mémoire MR9 et le 9ème commutateur de commande SW9 transmet les données bleues de "B401 à B800" vers la 1 1ème mémoire MR11. D'autre part, au cours de l'intervalle de synchronisation paire, le 4ème commutateur de commande SW4 transmet les données rouges de "R1 à R400" vers la seconde mémoire MR2, le 5ème commutateur de commande SW5 transmet les données vertes de "G1 à G400" vers la 4ème mémoire MR4, le 6ème commutateur de commande SW6 transmet les données bleues de "B1 à B400" vers la 6ème mémoire MR6, le 7ème commutateur de commande SW7 transmet les données rouges de "R401 à R800" vers la 8ème mémoire MR8, le 8ème commutateur de commande SW8 transmet des données vertes de "G401 à G800" vers la 10ème mémoire MR10 et le 9ème commutateur de commande SW9 transmet les données bleues de "B401 à B800" vers la 12ème mémoire MR12. Pendant ce temps, le première à 12ème mémoires MR1 à MR12 lisent et four- nissent en sortie les données couleurs stockées en séquences différentes de la sé- quence d'entrée. En outre, la première, 3ème et Sème mémoires MR1, MR3 et MR5 réalisent l'opération de lecture simultanément avec la 7ème, 9ème et 11 ème mémoires MR7, MR9 et MR1 1, et la seconde, 4ème et 6ème mémoires MR2, MR4 et MR6 réalisent l'opération de lecture simultanément avec la 8ème, 10ème et 12ème mémoires MR8, MRI0 et MR12. Au moment de la lecture des données, la première et seconde mémoires MR1 et MR2 fournissent en sortie 400 données rouges R1 à R400 en une séquence de "R1, R5, R9... R397", "R4, R8, R12... R400", R3, R7, R11l... R399" et "R2, R6, R10... R398". En analogie à la première et seconde mé- moires MR1 et MR2, la 7ème et 8ème mémoires MR7 et MR8 fournissent en sortie 400 données rouges R401 à R800 en une séquence de "R401, R405, R409... R797", "R404, R408, R412...R800", "R403, R407, R411... R799" et "R402, R406, R410... R798". En outre, au moment de la lecture des données, la 3ème et 4ème mémoires MR3 et MR4 fournissent en sortie 400 données vertes GI à G400, en une séquence de "G2, G6, G10... G398", "Gl, G5, G9... G397", "G4, G8, G12... G400" et "G3, G7, G11... G399". De manière similaire, la 9ème et 10ème mémoires MR9 et MR10 fournissent en sortie 400 données vertes, G401 à G800, en une séquence de "G402, G406, G410... G798", G401, G405, G409... G797", "G404, G408, G412... G800" et "G403, G407, G411... G799". Au moment de la lecture des données, la 5ème et 6ème mémoires MR5 et MR6 fournissent en sortie 400 données bleues B 1 à B400, R \155U 1 $51I IDO( -28 mai 1998 - 15/23 en une séquence de "B3, B7, BIl... B399", B2, B6, BO10... B398", B1, B5, B9... B397" et "B4, B8, B12... B400". De manière similaire, la 5ème et 6ème mémoires MR5 et MR6, la 1 1ème et 12ème mémoires, MR11 et MR12 fournissent en sortie 400 données bleues, B401 à B800, une séquence de "B403, B407, B411... B799", "B402, B406, B410... B798", "B401, B405, B409... B797" et "B404, B408, B412... B800". En outre, la portion de réarrangement de données 26 comprend les 10ème à quinzième commutateurs de commande SW10 à SW 15 pour fournir en sortie sélec- tivement des données couleurs en provenance des mémoires impaires MR1, MR3, MR5, MR7, MR9 et MR11 et des données couleurs en provenance des mémoires paires MR2, MR4, MR6, MR8, MRO10 et MR12. Ces 10ème à quinzième commu- tateurs de commande SW10 à SW15 sélectionnent les données couleurs en provenance, soit de la mémoire impaire ou de la mémoire paire, selon l'état logique de l'impulsion de synchronisation horizontale HP inverti au moyen d'un inverseur Fl. En d'autres termes, les 10ème à quinzième commutateurs de commande SW 10 à SW15 sélectionnent les données couleurs des mémoires paires pendant les invervalles de synchronisation horizontale impaires alors qu'ils sélectionnent les données couleurs des mémoires impaires pendant les intervalles de synchronisation horizontale paires. En outre, la portion de réarrangement de données 26 comprend les 16ème à 18ème commutateurs de commande SW16 à SW18 pilotés avec les second à 4ème signaux de commande de commutation ENb, ENc, ENd respectivement. De même, la portion de réarrangement de données 26 comprend en outre les 19ième à 21ème commutateurs de commande pilotés grâce aux second à 4ème signaux de commande de commutation ENb, ENc, ENd respectivement. Chacun de ces second à 4ème signaux de commande de commutation ENb, ENc, ENd consiste d'un signal logique à deux bits, et leur valeur logique change quatre fois dans le même intervalle pendant une seule période horizontale synchrone lorsque les premier à 4ème signaux de sélection SELI à SEL4 sont séquentiellement validés. Par conséquent, les 16ème à 21ème commutateurs de commande, SW16 à SW21, sont commutés quatre fois pendant un intervalle de synchronisation horizontale. Plus précisément, le 16ème commutateur de commande SW16, sélectionne séquentiellement le 10ème commutateur de commande SW1O, le 1 1ème commutateur de commande SW1 1, le 12ème commutateur de commande SW12 et le 10ème commutateur de commande SW1O, suivant la valeur logique du second signal de commande de commutation ENb, afin de fournir ainsi en sortie les données de réarrangement de "R1, R5, R9... R397", "G1, G5, G9... G397", "B1, B5, B9... B397" et "R2, R6, R10... R398" au premier bus de support SB 1. Le 17ème commutateur de commande SW 17 R\15500\I5511 DOC-28mai 1998- 16/23 sélectionne séquentiellement le 1 1ème commutateur de commande SW11, le 12ème commutateur de commande SW12, le 10ème commutateur de commande SW10 et le 11 ème commutateur de commande SW11, suivant la valeur logique d'un 3ème signal de commande de commutation ENc afin de ainsi fournir en sortie les données de réarrangement de "G2, G6, G10... G398", "B2, B6, BO10... B398", R3, R7, Rll... R399" et "G3, G7, G11... G399" au 2ème bus de support SB2. Le 8ème commutateur de commande SW18 sélectionne séquentiellement le 12ème commutateur de commande SW12, le 10ème commutateur de commande SW10, le 11ème commutateur de commande SW11 et le 12ème commutateur de commande SW12, selon la valeur logique du 4ème signal de commande de commutation ENd, afin de fournir ainsi en sortie les données de réarrangement de "B3, B7, Bll... B399", "R4, R8, R12... R400", "G4, G8, G12... G400" et "B4, B8, B12... B400" au 3ème bus de support SB3. En outre, les données vidéo réarrangées fournies en sortie au 4ème à 6ème bus de support SB4 à SB6, au moyen des 19ème à 2lème commutateurs de commande SW19 à SW21 qui fonctionnent de la manière que les 16ème à 18ème commutateurs de commande SW16 à SW18, sont comme suit. Les données vidéo réarrangées de "R401, R405, R409... R797", "G401, G405, G409... G797", "B401, B405, B409... B797" et "R402, R406, R410... R798" sont fournies au 4ème bus de support SB4. Les données vidéo réarrangées de "G402, G406, G410... G798", "B402, B406, B410... B798", "R403, R407, R411... R799" et "G403, G407, G411... G799" sont fournies au 5ème bus de support SB5, et les données vidéo réarrangées de "B403, B407, B411... B499", "R404, R408, R412... R800", "G404, G408, G412... G800" et "B404, B408, B412... B800" sont fournies au 6ème bus de support SB6. Comme décrit ci-dessus, un dispositif d'affichage à cristaux liquides peut réarranger les données vidéo pour une ligne, de telle manière à piloter séquentiellement des T en T adjacents pour une ligne, sur un panneau à cristaux liquides et en même temps, peut distribuer des TFT pilotés simultanément. Par conséquent, dans un dispositif d'affichage à cristaux liquides, il est possible de simplifier une structure de câblage entre les D-IC et la matrice de pixels. Egalement, la présente invention permet aux D-IC d'échantillonner les données vidéo simultanément, de manière à ce que les D-IC puissent utiliser une fréquence de l'horloge d'échantillonnage plus basse. Bien entendu, la présente invention n'est pas limitée aux exemples et modes de réalisation décrits et représenté, mais elle est susceptible de nombreuses variantes ac- cessibles à l'homme de l'art. g \I5o lt4), I DO( -28 mai 1998 -17/23 REVENDICATIONS 1.- Un dispositif d'afficheur à cristaux liquides comprenant: - un panneau à cristaux liquides (20) dans lequel les cellules d'éléments d'images sont disposées à chacune des intersections d'une pluralité de lignes de données (DL1 à DL2400) et d'une pluralité de lignes de grille (GMl à GM600); - un premier circuit de pilotage de données (24a) pour fournir une pluralité de signaux vidéo; - un second circuit de pilotage de données (24b) pour fournir une pluralité de signaux vidéo; et - une pluralité de circuits de multiplexage (MUX1-MUX 600) recevant chacun respectivement l'un des signaux vidéo fournis par respectivement l'un des premier et second circuits de pilotage de données et fournissant en sortie sélectivement les signaux vidéo respectifs à un groupe respectif de ladite pluralité de lignes de 1 5 données. 2.- Un dispositif d'afficheur à cristaux liquides selon la revendication 1, comprenant en outre: - des moyens de réarrangement (26) pour réarranger les données vidéo d'entrée et pour fournir les données vidéo d'entrée réarrangées aux premier et second circuits de pilotage de données (24a, 24b) via des première et seconde voies de données, reliée chacune individuellement audit premier et second circuit de pilotage de données, respectivement. 3.- Un dispositif d'afficheur à cristaux liquides selon la revendication 1 ou 2, dans lequel les données vidéo d'entrée réarrangées sur la première voie sont en relation mutuellement exclusive avec les données vidéo d'entrée réarrangées sur la seconde voie. 4.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 3, dans lequel lesdites premières et secondes voies de données sont fournies simultanément avec les données vidéo d'entrée réarrangées provenant desdits moyens de réarrangement (26). 5.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 4, dans lequel lesdits moyens de réarrangement comprennent de plus: - au moins deux mémoires (MRl à MR12) pour stocker temporairement lesdites données vidéo; et R:\15500\15511 DOC-28 mai 1998- 18/23 - des moyens de distribution de données (SW1 à SW9) pour distribuer les données vidéo d'entrée dans au moins deux mémoires. 6.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 5, dans lequel les données vidéo stockées dans une des dites au moins deux mémoires sont mutuellement exclusives aux données vidéo d'entrée stockées dans l'autre des au moins deux mémoires. 7.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 6, dans lequel une capacité de stockage totale desdites au moins deux mémoires correspond à celle requise pour une ligne de données vidéo d'entrée. 8.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 7, dans lequel lesdites au-moins deux mémoires comprennent des moyens pour la lecture simultanée desdites données vidéo d'entrée à partir desdites au moins deux mémoires. 9.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 6 et 8, dans lequel la capacité totale de stockage desdites au moins deux mémoires correspond à celle requise pour le stockage de deux lignes de données vidéo d'entrée. 10.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 9, dans lequel lesdits moyens de réarrangement comprennent en outre: au moins deux dispositif premier entré-premier sorti (FIFO) relié à chacun desdits premier et second circuits de pilotage de données; et - des moyens de distribution de données pour distribuer les données vidéo d'entrée à partir des lignes de données vers lesdits au moins deux dispositifs premier entré-premier sorti. 11.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 10, dans lequel la pluralité de circuits de multiplexage sont disposés sur ledit panneau à cristaux liquides. 12.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 11, dans lequel ladite pluralité de circuits de multiplexage et ledit premier et second circuit de pilotage de données sont disposés sur ledit panneau à cristaux liquides. R 'I S \I SII DO(' - 28 mai 1998.- 19/23 13.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 11, dans lequel le premier et second circuit de pilotage de données sont disposés sur un circuit intégré séparé du panneau à cristaux liquides. 14.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 1 à 12, dans lequel dans lequel le premier et second circuit de pilotage de données sont disposés sur un circuit intégré avec le panneau à cristaux liquides. 15.- Un dispositif à cristaux liquides, comprenant: - un panneau à cristaux liquides dans lequel des cellules d'éléments d'image rouges, verts et bleus sont disposés aux intersections d'une pluralité de lignes de données et d'une pluralité de lignes de grille, les éléments d'image rouges, verts et bleus étant répété le long son axe horizontal; - un premier circuit de pilotage (24a) de données pour fournir une pluralité de signaux vidéo; - un second circuit de pilotage (24b) de données pour fournir une pluralité de signaux vidéo; et une pluralité de circuits de multiplexage (MUX 1-MUX 600) recevant chacun l'un des signaux vidéo respectifs fournis par l'un des premier et second circuits de pilotage de données respectifs et fournissant en sortie sélectivement les signaux vidéo respectifs à un groupe respectif de ladite pluralité de lignes de données. 16.- Un dispositif d'afficheur à cristaux liquides selon la revendication 15, comprenant en outre: - des moyens de réarrangement (26) pour réarranger les données vidéo rouges, vertes et bleues d'entrée et pour fournir les données vidéo d'entrée réarrangées aux premier et second circuits de pilotage de données (24a, 24b) via des première et seconde voies de données, reliée chacune individuellement audit premier et second circuit de pilotage de données, respectivement. 17.- Un dispositif d'afficheur à cristaux liquides selon la revendication 15 ou 16, dans lequel les données vidéo d'entrée réarrangées sur la première voie sont en relation mutuellement exclusive avec les données vidéo d'entrée réarrangées sur la seconde voie. 18.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications à 17, dans lequel lesdites premières et secondes voies de données sont fournies simultanément avec les données vidéo d'entrée réarrangées provenant desdits moyens de réarrangement (26). R:\I5500\155 L.DOC.28 mai 1998 -20/23 19.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications à 18, dans lequel lesdits moyens de réarrangement comprennent de plus: au moins deux mémoires (MR1 à MR12) pour stocker temporairement lesdites données vidéo rouges, vertes et bleues; et - des moyens de distribution de données (SW1 à SW9) pour distribuer les données vidéo d'entrée dans au moins deux mémoires. 20.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications à 19, dans lequel les données vidéo stockées dans une des dites au moins deux mémoires (MR1 à MR12) sont mutuellement exclusives aux données vidéo d'entrée stockées dans l'autre des au moins deux mémoires. 21.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications à 20, dans lequel une capacité de stockage totale desdites au moins deux mémoires correspond à celle requise pour une ligne de données vidéo d'entrée. 22.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications à 21, dans lequel lesdites au moins deux mémoires comprennent des moyens pour la lecture simultanée desdites données vidéo d'entrée à partir desdites au moins deux mémoires. 23.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications à 20 et 22, dans lequel la capacité totale de stockage desdites au moins deux mémoires correspond à celle requise pour le stockage de deux lignes de données vidéo d'entrée. 24.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications à 23, dans lequel lesdits moyens de réarrangement comprennent en outre: au moins deux dispositifs premier entré-premier sorti (FIFO) relié à chacun desdits premier et second circuits de pilotage de données; et - des moyens de distribution de données pour distribuer les données vidéo d'entrée à partir des lignes de données vers lesdits au moins deux dispositifs premier entré-premier sorti. 25.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications à 24, dans lequel la pluralité de circuits de multiplexage sont disposés sur ledit panneau à cristaux liquides. 26.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 15 à 25, dans lequel ladite pluralité de circuits de multiplexage et ledit premier et R\ISSII(\ISSI I I)(' - 2 mai 1998 - 21/23 second circuit de pilotage de données sont disposés sur ledit panneau à cristaux liquides. 27.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications 15 à 25, dans lequel le premier et second circuit de pilotage de données sont disposés sur un circuit intégré séparé du panneau à cristaux liquides. 28.- Un dispositif d'afficheur à cristaux liquides selon l'une des revendications à 26, dans lequel dans lequel le premier et second circuit de pilotage de données sont disposés sur un circuit intégré avec le panneau à cristaux liquides. 29.- Un dispositif d'afficheur à cristaux liquides comprenant: - un panneau à cristaux liquides (20) dans lequel les cellules d'éléments d'images sont disposées à chacune des intersections de n lignes de données avec m lignes de grille, o n et m sont des nombre entiers positifs; - une pluralité de moyens de multiplexage, au nombre de n divisé par p, chacun desdits moyens de multiplexage étant destiné à fournir un signal de données à p des n lignes de données, o p est un nombre entier inférieur à n; et - des circuits de pilotage de données (24a, 24b) au nombre de q, pour piloter avec répartition temporelle la pluralité de moyens de multiplexage, o q est un nombre entier positif. 30.- Le dispositif d'afficheur à cristaux liquides selon la revendication 29, comprenant en outre: - des moyens de réarrangement (26) pour réarranger les données vidéo à fournir auxdits circuits intégrés de pilotage de données. R:\15500\1551 I DOC.28 mai 1998.22123