Brevet FR2765718A1 — publié le 19990108

Mémoire à accès séquentiels à faible consommation. La présente invention concerne une mémoire à accès séquentiels à faible consommation. Elle s'applique notamment à la sauvegarde de données sur des cartes à puce. Une mémoire est dite à accès séquentiels lorsque les bits d'information se présentent sous forme série à l'entrée d'un registre mémoire à la sortie duquel ils sont délivrés, également sous forme série, avec un certain retard, et dans leur ordre d'entrée (d'où leur dénomination anglo-saxonne de "First In First Out" ou FiFo"). A la figure 1, on a représenté un mode de réalisation connu d'une telle mémoire. Cette mémoire comporte en série N éléments de registre qui sont par exemple des bascules de type D (dites également "bascules de recopie") comme la bascule 11, qui sont des bascules bistables et synchrones. Par l'expression bistable on entend que la sortie Q de la bascule peut prendre deux états logiques stables différents (haut et bas). Par l'expression synchrone, on signifie que la sortie de la bascule ne peut changer d'état que lorsqu'un front de signal, par exemple un front montant, est appliqué sur une entrée d'horloge CP de la bascule (on dira alors que la bascule est activée), l'état logique de l'entrée D étant alors recopié en sortie Q et maintenu jusqu'à l'apparition d'un nouveau front sur l'entrée CP, et ce, quelle que soit l'évolution du signal sur l'entrée D entre ces deux fronts. La connexion en série de bascules D est telle que la sortie Q d'une bascule déterminée est transmise à l'entrée D de la bascule suivante. Par exemple, le registre 1 de mémoire de structure connue qui est représenté à la figure 1 comporte douze bascules D ainsi connectées en série, chacune recevant simultanément un signal d'horloge CK sur son entrée d'horloge CP. Les bits de données se présentant successivement sur l'entrée E du registre constituée par l'entrée D de la première bascule 12 sont transmis successivement d'une bascule à l'autre au rythme des fronts montants du signal d'horloge, pour être finalement délivrés en sortie de l'ultime bascule 13 après la douzième impulsion du signal d'horloge. La sortie de la bascule 13 constitue la sortie du registre de mémoire. Eventuellement, de façon également connue, on reboucle la sortie du registre sur son entrée via un moyen d'aiguillage de données de manière à faire circuler les données dans le serpentin constitué par le registre ainsi bouclé. On évite ainsi la perte d'information (le registre comporte alors nécessairement un nombre de bascules au moins égal au nombre de bits de données à mémoriser, et préférentiellement égal à ce nombre). A la figure 2, on a représenté une vue schématique du registre 1 de la figure 1, faisant apparaître les douze éléments de registre RO à R11 constitués par les bascules D de la figure 1. Les flèches entre les éléments de registre matérialisent la transmission des bits de données d'un élément à l'autre, qui s'effectue au rythme des fronts montants du signal d'horloge CK appliqué simultanément à tous les éléments. L'inconvénient majeur de cette architecture connue de mémoire à accès séquentiels réside dans sa très forte consommation dynamique en courant. En effet, un cycle complet d'écriture d'un mot de N bits dans un registre comprenant N éléments de registre nécessite N temps d'horloge pendant lesquels les N registres sont simultanément activés. Si l'on note e l'énergie élémentaire consommée par un élément de registre du fait de son activation par un front du signal d'horloge (on parlera de sa consommation dynamique par opposition à sa consommation statique lors des phases de maintien s'écoulant entre deux activations successives), c'est alors une énergie dynamique égale à ED = N x N x e qui est consommée par le registre. Ce bilan d'énergie est néfaste à un double titre. D'une part l'énergie consommée par le registre occasionne un échauffement du circuit électronique l'incorporant et doit être dissipée vers l'extérieur, ce qui est un facteur limitant l'évolution actuelle vers de très fortes densités d'intégration. D'autre part, cette consommation en courant décharge l'accumulateur alimentant le circuit pour son fonctionnement, ce qui est particulièrement dommageable lorsque ledit circuit est utilisé dans un appareil portatif auto-alimenté ou télé-alimenté par couplage inductif. L'objet de la présente invention est de pallier les inconvénients de l'état de la technique précités. En effet, l'invention propose une mémoire à accès séquentiels fonctionnant au rythme d'un signal d'horloge (CK) et comportant N éléments de registre bistables et synchrones mémorisant chacun un bit d'information, caractérisée en ce que lesdits éléments sont répartis en L groupes comprenant chacun P éléments connectés en série et simultanément activés ou non (avec P x L = N), l'entrée du premier élément de chaque groupe étant connectée à l'entrée (E) de la mémoire et la sortie du dernier élément de chaque groupe étant connectée à la sortie (S) de la mémoire par l'intermédiaire d'un multiplexeur, et en ce que, pour mémoriser N bits d'information se présentant sous forme série à l'entrée (E) de la mémoire, les éléments de registre d'un groupe déterminé sont activés au moins P fois consécutivement pendant une partie du temps correspondant à autant de périodes consécutives du signal d'horloge et ne sont pas activés le reste du temps, de manière à ce que chaque groupe mémorise P bits d'information consécutifs chacun parmi lesdits N bits. Grâce à l'invention, un grand nombre d'éléments de registre ne sont pas activés la plupart du temps, ce qui se traduit par une reduction sensible de la consommation dynamique de la mémoire. Avantageusement, l'écriture comme la lecture de la mémoire se font à la fréquence du signal d'horloge du circuit électronique l'incorporant. Ainsi la mémoire selon l'invention fonctionne à la vitesse maximum possible. D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels on a représenté: - aux figures 1 et 2 déjà décrites, respectivement une structure de mémoire connue ainsi qu'une vue schématique du registre de cette mémoire; - à la figure 3, un exemple de réalisation d'une mémoire selon l'invention; - à la figure 4, une représentation schématique du registre de la mémoire selon l'invention; - à la figure 5, la même représentation alors qu'un seul groupe d'éléments est actif; - aux figures 6a à 6g, des chronogrammes de signaux de fonctionnement de la mémoire selon un premier mode possible; - à la figure 7, un tableau montrant l'état du registre mémoire au cours du temps, selon ledit premier mode de fonctionnement; - aux figures 8a à 8d, des chronogrammes de signaux de fonctionnement de la mémoire selon un second mode possible; - à la figure 9, un tableau montrant l'état du registre mémoire au cours du temps, selon ledit second mode de fonctionnement; - à la figure 10, un exemple d'utilisation de la mémoire selon le second mode de fonctionnement; - à la figure 11, un exemple de réalisation d'un circuit de génération de signaux de fonctionnement selon le premier mode. A la figure 3, on a représenté un exemple de réalisation d'une mémoire selon l'invention. Cette mémoire 10 comporte douze éléments de registre RO à R11 répartis en trois groupes comprenant quatre éléments chacun. Cet exemple est purement illustratif et ne limite en rien la généralité de l'invention qui s'applique à une mémoire comportant N éléments de registre répartis en L groupes de P éléments chacun, où N, L et P sont des nombres entiers qui satisfont l'égalité N = L x P. Toutefois, le nombre P d'éléments de registre de chaque groupe est préférentiellement une puissance entière de deux, dans la mesure où cette disposition simplifie la structure d'un circuit de génération de signaux nécessaires au fonctionnement de la mémoire, ainsi qu'il sera décrit ci-dessous, notamment en regard des figures 6a à 6g et de la figure 11. Les éléments de registre représentés à la figure 3 sont par exemple des bascules de type D (dites également "bascules de recopie"). le fonctionnement de ces bascules, qui présentent l'avantage d'être facilement intégrables donc avantageuses pour des applications nécessitant l'implantation d'un grand nombre d'éléments de registre sur un substrat de silicium dopé, est bien connu de l'homme du métier et ne sera donc pas plus décrit dans la suite. On notera simplement que, selon l'invention, on utilise l'entrée D et la sortie Q des bascules respectivement comme entrée et sortie des éléments de registre, l'état logique binaire (haut ou bas) de l'entrée D étant recopié sur la sortie Q lorsqu'un front montant est appliqué sur l'entrée d'horloge CP de la bascule. Un premier groupe comprend les bascules R3, R2, R1 et RO connectées en série. Un deuxième groupe comprend les bascules R7, R6, R5 et R4 connectées en série. Enfin, un troisième groupe comprend les bascules R11, R10, R9 et R8 en série. On rappelle que la connexion en série est telle que la sortie Q d'une bascule déterminée est reliée à l'entrée D de la bascule suivante. Les entrées D des premières bascules de chaque groupe, respectivement les bascules R3, R7 et R11, sont connectées à l'entrée E de la mémoire qui, en mode écriture, reçoit sous forme série les bits d'information à mémoriser. Les sorties Q des dernières bascules de chaque groupe, respectivement les bascules RO, R4 et R8, sont connectées à des entrées d'un multiplexeur MUX à trois entrées (ou voies), dont la sortie est connectée à la sortie S de la mémoire. Le rôle du multiplexeur sera décrit ci-après. Les entrées d'horloge CP des bascules du premier groupe reçoivent simultanément un premier signal de déclenchement CK1. Les entrées d'horloge CP des bascules du deuxième groupe reçoivent simultanément un deuxième signal de déclenchement CK2. Enfin, les entrées d'horloge CP des bascules du troisième groupe reçoivent simultanément un troisième signal de déclenchement CK3. Les signaux CK1, CK2 et CK3 sont générés par une unité de gestion 100 qui reçoit le signal d'horloge CK du circuit électronique incorporant la mémoire 10. Le signal d'horloge CK est transmis simultanément à un compteur COMPT et à une première borne de trois portes logiques ET référencées 101, 102 et 103. Le compteur COMPT génère trois signaux EN1, EN2 et EN3 qui sont transmis à une seconde entrée des portes ET respectivement 101, 102 et 103. Ces signaux sont également transmis au multiplexeur MUX par des liaisons non représentées. Le fonctionnement de la mémoire va maintenant être décrit en regard des figures 4 à 9, sur lesquelles les mêmes éléments portent les mêmes références. A la figure 4 on a représenté schématiquement le registre de la mémoire 10, sous forme d'un tableau à trois lignes et quatre colonnes, chaque cellule du tableau représentant une élément de registre RO à R11. A la figure 6a, on a représenté le signal d'horloge CK d'un circuit électronique incorporant la mémoire selon l'invention. I1 s'agit d'un signal périodique de période 1/f où f est la fréquence d'horloge du circuit. I1 est à l'état haut pendant la première demi-période et à l'état bas pendant la seconde demi-période, en sorte que le signal présente un front montant au début de chaque période. L'apparition de ces fronts montants correspond à des instants référencés tl à t13. Sur les figures 6b à 6c, on a représenté les signaux EN1, EN2 et EN3 respectivement. Ces signaux sont périodiques de période correspondant à douze périodes du signal d'horloge CK, et sont déphasés de 120 l'un par rapport à l'autre: le signal EN1 est à l'état haut pendant le premier tiers de période compris entre les instants tl et t5 et à l'état bas le reste du temps; le signal EN2 est à l'état haut pendant le deuxième tiers de période compris entre les instants t5 et t9 et à l'état bas le reste du temps; enfin le signal EN3 est à l'état haut pendant le troisième tiers de période compris entre les instants t9 et t13 et à l'état bas le reste du temps. Ces signaux sont générés par le compteur COMPT à partir du signal d'horloge CK ainsi qu'il sera décrit ci-dessous en regard de la figure 11. Aux figures 6e à 6g, on a représenté respectivement une allure des signaux CK1, CK2 et CK3 qui déterminent un premier mode de fonctionnement possible de la mémoire selon l'invention. Ces signaux sont le résultat de la combinaison, dans les opérateurs ET logiques 101, 102 et 103 (figure 3), du signal d'horloge CK d'une part et des signaux EN1, EN2 et EN3 respectivement d'autre part. Ainsi qu'on l'aura compris, les éléments de registre de chaque groupe sont simultanément activés quatre fois consécutivement sur douze périodes du signal d'horloge CK, pendant une partie du temps correspondant à quatre périodes consécutives du signal d'horloge dans l'exemple décrit, et à P telles périodes dans le cas général. Par ailleurs, ils ne sont pas activés le reste du temps, c'est-à-dire pendant les huit autres périodes du signal CK. Ceci revient à dire que lesdits éléments sont activés P fois consécutivement à la fréquence f du signal d'horloge CK. Par convention, on dit qu'un groupe est actif, lorsque tous les éléments de registre qu'il comprend sont activés simultanément par les fronts montants des signaux CK1, CK2 ou CK3. Selon le premier mode de fonctionnement possible, un seul groupe est actif à chaque instant, à l'exclusion des autres groupes qui sont alors inactifs. Ainsi, à chaque instant, une majorité d'éléments de registre ne sont pas activés en sorte que leur consommation dynamique en courant est nulle. A la figure 5, on peut voir une représentation schématique du registre de mémoire de la figure 1 lors de la partie du temps où seuls les éléments de registre R3, R2, R1 et R0 du premier groupe sont activés (quand EN1 est à l'état haut, alors que EN2 et EN3 sont à l'état bas). Tous les éléments R3, R2, R1 et RO de ce groupe sont alors simultanément activés par les fronts montants du signal de déclenchement CK1 qui se confond, à ce moment (c'est-à-dire entre les instants tl et t5) avec le signal d'horloge CK. On peut dire également, par convention, que le premier groupe d'éléments de registre est actif, alors que le deuxième et le troisième groupes sont inactifs (signaux CK2 et CK3 à l'état bas entre tl et t5). Schématiquement, à la figure 5, les cellules du tableau de la figure 4 correspondant aux éléments de registres qui sont inactifs sont représentées en traits discontinus. En fait, tout se passe comme si le registre de mémoire pendant la partie du temps comprise entre les instants tl et t5, ne comprenait que les éléments R3, R2, R1 et RO qui sont activés par les fronts montants du signal CK1, l'entrée E de la mémoire étant alors constituée par l'entrée du premier R3 de ces éléments et sa sortie S par la sortie du dernier R0 de ces éléments par l'intermédiaire du multiplexeur MUX. Le fonctionnement de la mémoire qui vient d'être décrit ci-dessus en regard de la figure 5 en ce qui concerne la partie du temps comprise entre les instants tl et t5 se transpose aisément aux autres parties du temps comprises respectivement entre les instants t5 et t9, pendant laquelle seul le deuxième groupe est actif, et entre les instants t9 et t13, pendant laquelle seul le troisième groupe est actif. A la figure 7, on a représenté un tableau montrant l'état des éléments de registre R0 à R11 au cours du temps, pour une période significative de fonctionnement qui correspond à douze périodes consécutives du signal d'horloge CK entre les instants tl et t12 (par exemple pour un cycle d'écriture de 12 bits de données). A l'avant-dernière ligne du tableau, on a également indiqué l'état de la sortie S de la mémoire au cours de cette période significative et, à la dernière ligne du tableau, l'état de l'entrée E de la mémoire. On note SO à S11 les variables correspondant à l'état des éléments de registre respectivement R0 à R11 à l'instant initial t0 (variables sortantes). On note également E0 à E12 les variables correspondant à l'état logique des douze bits de données qui se présentent à l'entrée E du registre de mémoire à chaque instant tl à t12 respectivement (variables entrantes). Le contenu du tableau de la figure 7 parle de lui-même et n'a pas besoin d'être décrit plus avant. On notera simplement que, à l'instant t12, les données eO à ell correspondant aux bits qui se sont présentés sous forme série en entrée E de la mémoire sont mémorisées dans les éléments de registre respectivement RO à R11. Le cycle d'écriture dans la mémoire est alors terminé. Les données entrantes eO à ell ont alors remplacé les données sortantes S0 à S11 dans les éléments de registre R0 à Roll. Pour lire la mémoire, il convient alors de lire la sortie du multiplexeur MUX (figure 3) qui constitue la sortie S de la mémoire, sur laquelle les données eO à ell sont délivrées sous forme série et dans leur ordre d'entrée dans la mémoire au rythme du signal d'horloge. Cette lecture nécessite bien entendu un nouveau cycle de douze périodes du signal d'horloge CK au cours duquel la mémoire fonctionne da la même façon et avec les mêmes avantages par rapport aux mémoires de l'art antérieur que lors du cycle d'écriture. Notons que la fonction du multiplexeur MUX est de reconstituer le train de bits sous forme série en sortie de la mémoire. Pour ce faire, il est commandé par les signaux EN1, EN2 et EN3. Cette reconstruction est, en elle-même, à la portée de l'homme du métier. Ainsi, le multiplexeur peut présenter toute structure connue, notamment à base de portes logiques élémentaires ET, ou OU, lui permettant de remplir sa fonction. A la figure 11, on a représenté un mode de réalisation possible du compteur COMPT de l'unité de gestion 100 de la mémoire. Ainsi qu'il a été dit, ce circuit reçoit le signal d'horloge CK sur son entrée et produit les signaux EN1, EN2 et EN3 utilisés pour la génération des signaux de fonctionnement CK1, CK2 et CK3 selon le premier mode de fonctionnement décrit ci-dessus. I1 comporte préférentiellement un compteur diviseur par quatre référencé CDP, suivi d'un compteur en anneau référencé CAL. Le compteur diviseur par quatre comprend deux bascules D montées en T, c'est à dire que leur sortie Q est reliée à leur entrée D, de manière à ce qu'elles changent d'état à chaque front montant du signal d'horloge CK. Le signal d'horloge CK est transmis à l'entrée d'horloge CP de la première de ces bascules. La sortie Q de la première d'entre elles est reliée à l'entrée d'horloge CP de la seconde. Comme on le sait, le signal en sortie de ce compteur diviseur par quatre CDP est un signal périodique de fréquence quatre fois plus faible que la fréquence du signal d'horloge CK. Dans le cas général, il convient de diviser la fréquence de ce signal par le nombre P, où P est, on le rappelle, le nombre d'éléments de registre compris dans chaque groupe selon l'invention. On choisira de préférence une répartition des éléments de registre qui est telle que le nombre P soit une puissance entière de deux (X = log2 P, avec X entier), de manière à pouvoir utiliser la structure simple du compteur diviseur par P décrite ci-dessus. En effet, ce circuit CDP comprendra alors, dans le cas général, un nombre entier X de bascules D montées en T qui est égal à log2 P. Toute autre valeur de P obligerait à choisir une structure de compteur diviseur par P qui serait plus compliquée. Le compteur en anneau CAL comporte, dans l'exemple, trois bascules D (L telles bascules dans le cas général) montées en série à la manière d'un registre à décalage dont la sortie est en outre rebouclée à l'entrée. A la mise sous tension, les trois bascules D doivent être correctement initialisées de manière à ce qu'il n'y ait qu'une bascule dont la sortie est à l'état haut (par des moyens non représentés à la portée de l'homme du métier). les signaux EN1, EN2 et EN3 sont pris sur les sorties Q de chacune des trois bascules. Le rôle de ce circuit CAL est de générer ces signaux directement déphasés de 1200 à partir du signal en sortie du compteur diviseur par quatre CDP. Sa structure est également d'une avantageuse simplicité. En résumé, selon l'invention, tous les éléments de registre de la mémoire ne sont pas activés en permanence. Par contre l'écriture comme la lecture des données se font à la fréquence f du signal d'horloge CK, donc sans perte de vitesse par rapport aux mémoires de l'art antérieur. Un cycle complet d'écriture d'un mot de N bits dans une mémoire comprenant N éléments de registre nécessite donc toujours N périodes du signal d'horloge CK. Par contre, à chaque instant, seuls P = N/L éléments sont activés. L'énergie dynamique consommée par la mémoire est donc égale à e x N x N/L et est donc réduite d'un facteur L par rapport à celle ED d'une mémoire de l'art antérieur. I1 faut certes également tenir compte de l'énergie consommée par le compteur de la figure 11, mais celle-ci peut être négligée pour les fortes valeurs de L. On peut en effet montrer que l'énergie consommée par le compteur CDP diviseur par P est e x N x [(1 - 1/2(N/L)*l)/(1 - 1/2)] et que celle consommée par le compteur en anneau CAL est e x L x N/L soit e x N. Donc l'énergie dynamique totale ED' consommée par la mémoire selon l'invention est: ED' = e x N x N/L + [(1 - 1/2(N/L)+1)/(1 -1/2)] + e N [l+N3i L NJ D' où ED' ED [ ; + - 2 L N On conçoit facilement que, pour les fortes valeurs de N (rappelons qu'une mémoire comprend classiquement plusieurs milliers d'éléments de registre), l'énergie dynamique consommée par la mémoire selon l'invention se trouve diminuée d'un facteur proche de L par rapport à celle consommée par une mémoire de l'art antérieur. A la figure 10, on a représenté un exemple d'utilisation d'une mémoire à accès séquentiels selon l'invention, référencée 300, qui nécessite la mise en fonctionnement de la mémoire selon un second mode. L'entrée E de la mémoire 300 reçoit des données provenant soit d'une ligne de donnée 310, soit d'un opérateur 320, selon l'état d'un moyen 331 de sélection de données disposé en entrée de la mémoire 300. Le moyen de sélection est tout d'abord commandé de manière à ce que l'entrée E de la mémoire reçoive des données provenant de la ligne de données 310. La sortie S de la mémoire est reliée à une première entrée de l'opérateur 320 via un second moyen de sélection de données 332 correctement positionné. L'opérateur 320 est par exemple un additionneur série. I1 produit en sortie, sous forme série, le résultat de l'opération entre, d'une part, les données provenant de la mémoire 300 qui constituent le premier opérande OP1, et, d'autre part, les données reçues sur une seconde entrée et qui constituent le second opérande OP2. Les données série produites par cette opération sont alors réintroduites dans la mémoire 300, le premier moyen 331 de sélection de données ayant été convenablement commandé à cet effet (ce qui est symbolisé par la flèche 340). Cette utilisation d'une mémoire à accès séquentiels est connue en soi. On sait également que les n bits de données résultant de l'opération pratiquée sur les n bits de données provenant sous forme série de la sortie de la mémoire sont réintroduites en entrée de ladite mémoire avec un retard correspondant à n + F périodes du signal d'horloge où F est appelé la profondeur de l'opération, et est égale à un pour un additionneur par exemple. Pour un multiplieur, la profondeur est supérieure et dépend de la taille des données multipliées exprimée en nombre de bits (par exemple multiplieur 8, 16 ou 32 bits). Le fonctionnement de la mémoire à accès séquentiels selon l'invention dans ce type d'application doit être adapté en fonction de la profondeur de l'opération effectuée. Ce second mode de fonctionnement, dit fonctionnement avec profondeur F va maintenant être décrit en regard des figures 8a à 8d et de la figure 9, en prenant l'exemple d'une profondeur égale à 2. A la figure 8a, on a représenté le signal d'horloge CK ainsi qu'on l'avait fait à la figure 6a. Les signaux représentés CK1 à CK3 aux figures 8b à 8d sont à comparer aux signaux CK1 à CK3 des figures 6e à 6g et qui sont appliqués sur les entrées d'horloge CP des éléments de registre de chacun des trois groupes respectivement. Par rapport aux signaux correspondant au mode de fonctionnement sans profondeur représentés aux figures 6e à 6g les signaux CK1 à CK3 des figures 8b à 8d présentent un nombre d'impulsions consécutives augmenté de la profondeur, c'est-à-dire de deux dans l'exemple (F = 2). Ces signaux sont périodiques et leur période correspond à quatorze périodes du signal d'horloge CK. Le signal de déclenchement CK1 présente six fronts montants correspondant aux fronts du signal d'horloge entre les instants tl et t7. Le signal CK2 présente six fronts montants correspondant aux fronts du signal d'horloge entre les instants t5 et tll. Le signal CK3 présente six fronts montants correspondant aux fronts du signal d'horloge entre les instants t9 et tris. Avec ces signaux, les quatre éléments de chaque groupe sont activés six fois consécutivement (i.e. P + F) pendant une partie du temps correspondant à six périodes consécutives du signal d'horloge. En fait, (voir figures 8a à 8d) les quatre éléments d'un groupe déterminé ne sont seuls activés que pendant deux périodes du signal d'horloge CK (P - F dans le cas général), par exemple entre les instants t7 et t9 pour le deuxième groupe. Ils sont activés simultanément avec les éléments d'un premier autre groupe pendant les deux périodes précédentes (F dans le cas général), par exemple avec ceux du premier groupe entre les instants t5 et t7). I1 sont enfin activés simultanément avec les éléments d'un second autre groupe pendant les deux périodes suivantes (F dans le cas général) , par exemple ceux du troisième groupe entre les instants t9 et tll. Dit autrement, chaque groupe est actif pendant une partie du temps correspondant à six périodes consécutives du signal d'horloge. Par ailleurs, deux groupes sont simultanément actifs pendant une partie du temps correspondant à quatre périodes du signal d'horloge (2F dans le cas général). L'évolution du contenu des éléments de registre RO à R11 entre les instants tO et t14 est représentée dans le tableau de la figure 9, qui est à comparer à celui de la figure 7 correspondant à un fonctionnement sans profondeur (avec F = O). On notera que les variables XO et X1 représentant l'état des deux premiers (F dans le cas général) bits qui se présentent à l'entrée E de la mémoire, ne se retrouvent pas dans le tableau à l'instant t14, lesdits bits étant volontairement perdus, de sorte que seuls les 12 bits suivants (N dans le cas général) sont mémorisés. Ces bits correspondent en effet aux données utiles. Ainsi, également dans le second mode de fonctionnement (avec profondeur), on constate qu'un nombre majoritaire d'éléments de registre ne sont pas activés la plupart du temps et on conçoit aisément qu'il en résulte une économie de consommation dynamique de la mémoire. REVENDICATIONS 1. Mémoire à accès séquentiels fonctionnant au rythme d'un signal d'horloge (CK) et comportant N éléments de registre bistables et synchrones mémorisant chacun un bit d'information, caractérisée en ce que lesdits éléments sont répartis en L groupes comprenant chacun P éléments connectés en série et simultanément activés ou non (avec P x L = N), l'entrée du premier élément de chaque groupe étant connectée à l'entrée (E) de la mémoire et la sortie du dernier élément de chaque groupe étant connectée à la sortie (S) de la mémoire par 1' intermédiaire d'un multiplexeur, et en ce que, pour mémoriser N bits d'information se présentant sous forme série à l'entrée (E) de la mémoire, les éléments de registre d'un groupe déterminé sont activés au moins P fois consécutivement pendant une partie du temps correspondant à autant de périodes consécutives du signal d'horloge et ne sont pas activés le reste du temps, de manière à ce que chaque groupe mémorise P bits d'information consécutifs chacun parmi lesdits N bits. 2. Mémoire selon la revendication 1, caractérisée en ce que les P éléments d'un groupe déterminé sont activés P fois consécutivement pendant une partie du temps correspondant à P périodes consécutives du signal d'horloge au cours de laquelle les éléments des autres groupes ne sont pas activés. 3. Mémoire selon la revendication 1, caractérisée en ce que les P éléments d'un groupe déterminé sont activés P+F fois consécutives pendant une partie du temps correspondant à P+F périodes consécutives du signal d'horloge, les éléments dudit groupe déterminé étant seuls activés pendant P - F périodes consécutives du signal d 'horloge, ces éléments et ceux d'un premier autre groupe étant simultanément activés pendant les F périodes précédentes du signal d'horloge, ces éléments et ceux d'un second autre groupe étant simultanément activés pendant les F périodes suivantes du signal d'horloge. 4. Mémoire selon l'une des revendications 1 à 3, caractérisée en ce que le nombre P est une puissance entière de deux (log2 P = X, avec X entier). 5. Mémoire selon l'une quelconque des revendications précédentes, caractérisée en ce que les éléments de registre sont des bascules de type D.