Brevet FR2762745A1 — publié le 19981030

APPAREIL D'INTERCONNEXION Domaine de l'invention Domaine de l'invention La présente invention concerne un appareil d'interconnexion utilisé dans un central téléphonique d'un système de com95unication optique et destiné à interconnecter des signaux à vitesse élevée. Description de l'art antérieur Au cours des dernières années, on a utilisé un appareil d'interconnexion qui multiplexe des signaux d'un nombre prédéterminé de canaux et fournit en sortie les signaux multiplexés à un accès souhaité dans un système de transmission. La figure 3 est un schéma fonctionnel destiné à décrire un appareil classique d'interconnexion qui interconnecte des signaux à a canaux (où a est un entier quelconque supérieur à 2). Dans la figure 3, la référence numérique 10 représente un circuit de multiplexage. La référence numérique 20 représente un circuit de sélection. Les références numériques 30 et 40 représentent des dispositifs de stockage de bits. La référence numérique 50 représente un circuit de sélection. La référence numérique 60 représente un circuit de démultiplexage. Des signaux de données à a canaux sont envoyés au circuit de multiplexage 10. Le circuit de multiplexage 10 multiplexe les signaux à a canaux en un signal multiplexé à un canal. Le signal multiplexé est envoyé au circuit de sélection 20 se trouvant d'un côté d'écriture. Le circuit de sélection 20 écrit en alternance les signaux multiplexés à destination des dispositifs de stockage 30 et 40. Le circuit de sélection 50, d'un côté de lecture, change l'ordre des signaux de sortie des dispositifs de stockage 30 et 40 en correspondance avec leurs adresses de lecture. Le signal multiplexé lu sélectivement depuis les dispositifs de stockage 30 et 40 est envoyé au circuit de démultiplexage 60. Le circuit de démultiplexage 60 démultiplexe le signal de sortie du circuit de sélection 50 en des signaux parallèles à a canaux. Les signaux parallèles à a canaux du circuit de démultiplexage 60 sont envoyés à des accès de sortie respectifs. Par conséquent, par un changement des adresses de lecture des dispositifs de stockage 30 et 40, un signal à un canal souhaité est fourni en sortie par un accès souhaité. Bien que l'appareil d'interconnexion classique soit mis en fonctionnement de la façon décrite cidessus, comme des signaux à a canaux sont multiplexés en un signal à un canal au niveau du circuit de multiplexage 10, si le débit de transmission de signaux à a canaux (signaux parallèles) est conservé, le débit de transmission du signal multiplexé doit être augmenté de a fois le débit de transmission des signaux parallèles. Par conséquent, lorsque des signaux à vitesse élevée à nombreux canaux sont interconnectés, un dispositif de stockage à vitesse élevée est nécessaire. En d'autres termes, un dispositif de stockage stocke un signal multiplexé dont les signaux de tous les canaux ont été multiplexés. Par conséquent, il est difficile de réaliser un dispositif de stockage à vitesse élevée qui puisse stocker et mettre à jour un signal multiplexé à un débit de transmission aussi élevé. Dans le système de l'art antérieur décrit cidessus, deux dispositifs de stockage sont utilisés. Les fréquences des signaux doivent être converties en une fréquence à laquelle ces dispositifs de stockage fonctionnent. Dans ce cas, lorsque des signaux à vitesse élevée de nombreux canaux sont interconnectés, un dispositif de stockage à vitesse élevée est nécessaire. De ce fait, la consommation d'énergie devient importante. Résumé de l'invention La présente invention a été réalisée en tenant compte du point de vue décrit ci-dessus. Un objet de la présente invention est de fournir un appareil d'interconnexion qui permette d'interconnecter des signaux de nombreux canaux à vitesse élevée et à faible consommation de puissance sans qu'il soit nécessaire d'utiliser un dispositif de stockage à vitesse élevée. Un premier aspect de la présente invention concerne un appareil d'interconnexion pour interconnecter des signaux de nombreux canaux, comprenant un commutateur temporel à accès multiple (TSW) ayant m circuits de séparation pour séparer un signal multiplexé à n canaux en n signaux parallèles, n x m circuits de stockage pour stocker n signaux à m canaux reçus des m circuits de séparation, et m circuits de sélection pour sélectionner les n signaux à m canaux stockés dans les n x m circuits de stockage sur la base d'une répartition dans le temps correspondant à des adresses de lecture des n x m circuits de stockage, en lisant les n signaux à m canaux, en multiplexant les n signaux à m canaux, et en fournissant en sortie les signaux multiplexés à un accès de sortie. Un second aspect de la présente invention concerne un appareil d'interconnexion pour interconnecter des signaux de nombreux canaux (a canaux), comprenant m circuits de multiplexage pour convertir un signal à a canaux en m signaux à n canaux, un commutateur temporel à accès multiple (TSW) ayant m circuits de séparation pour séparer un signal multiplexé à n canaux en n signaux parallèles, n x m circuits de stockage pour stocker n signaux à m canaux reçus des m circuits de séparation, et m circuits de sélection pour sélectionner les n signaux à m canaux stockés dans les n x m circuits de stockage sur la base d'une répartition dans le temps correspondant à des adresses de lecture des n x m circuits de stockage, en lisant les n signaux à m canaux, en multiplexant les n signaux à m canaux, et en fournissant en sortie les signaux multiplexés à un accès de sortie, et m circuits de démultiplexage pour démultiplexer les signaux multiplexés à n canaux reçus de l'accès de sortie du commutateur temporel à accès multiples en des signaux à a canaux. En outre, le commutateur temporel à accès multiples se compose d'une mémoire vive (RAM) à accès multiples. De plus, la RAM à accès multiples se compose d'un circuit à haute intégration personnalisée (LSI). Par conséquent, l'appareil d'interconnexion de la présente invention peut interconnecter des signaux de nombreux canaux à vitesse élevée. Ces objets, caractéristiques et avantages de la présente invention, ainsi que d'autres, ressortiront de la description détaillée présentée ci-dessous de l'un de ses meilleurs modes de réalisation, tel qu'il est illustré dans les dessins annexés. Brève description des dessins La figure 1 est un schéma fonctionnel représentant la structure d'un appareil d'interconnexion selon un mode de réalisation de la présente invention ; la figure 2 est un schéma fonctionnel représentant la structure d'un appareil d'interconnexion selon un autre mode de réalisation de la présente invention ; et la figure 3 est un schéma fonctionnel destiné à décrire la structure d'un appareil classique d'interconnexion. Description des modes de réalisation préférés Un mode de réalisation de la présente invention sera décrit en référence aux dessins annexés. La figure 1 est un schéma fonctionnel représentant la structure d'un appareil d'interconnexion selon un mode de réalisation de la présente invention. Comme représenté dans la figure 1, des signaux à a canaux sont interconnectés. Dans la figure 1, la référence numérique 1 représente m circuits de multiplexage qui multiplexent des signaux à a canaux en signaux à m canaux (où a > m). La référence numérique 2 représente m circuits de séparation (circuits de conversion série-parallèle) qui séparent des signaux reçus des m circuits de multiplexage 1 en signaux à a canaux. La référence numérique 3 représente a circuits de stockage qui stockent les signaux à a canaux. La référence numérique 4 représente m circuits de sélection qui sélectionnent des signaux à a canaux correspondant à des adresses de lecture des a circuits de stockage 3 et multiplexent les signaux à a canaux en signaux à m canaux. La référence numérique 5 représente m circuits de démultiplexage qui convertissent les signaux multiplexés de m canaux en signaux à a canaux. Un bloc de circuits composé des m circuits de séparation 2, des a circuits de stockage 3, et des m circuits de sélection 4, est désigné comme étant une partie de commutation temporelle (TSW) 100. On va décrire ci-après le fonctionnement de l'appareil d'interconnexion selon ce mode de réalisation. Chacun des m circuits de multiplexage 1 multiplexe des signaux à n canaux à partir de signaux à a canaux en des signaux (où a > n). Par conséquent, les m circuits de multiplexage 1 convertissent les signaux à a canaux en des signaux à m canaux. Les m circuits de séparation 2 convertissent les signaux multiplexés à m canaux en des signaux à a canaux. Les a circuits de stockage 3 stockent les signaux à a canaux. Les m circuits de sélection 4 qui se trouvent du côté de la sortie sélectionnent les signaux à a canaux correspondant à des adresses de lecture des a circuits de stockage 3 par répartition dans le temps, multiplexent les signaux à a canaux en signaux multiplexés à n canaux (chacun des m circuits de sélection 4 multiplexe des signaux à n canaux en un signal multiplexé), et fournissent en sortie les signaux multiplexés des n canaux aux m circuits de démultiplexage 5. Lorsque les signaux multiplexés des n canaux sont lus depuis les a circuits de sélection 4, ces signaux sont interconnectés en correspondance avec un signal de commande reçu d'un circuit de commande 6 commandé par une unité centrale (CPU) 7 selon un ordre reçu d'un panneau de commande 8. Les m circuits de démultiplexage 5 convertissent les signaux multiplexés à m canaux en signaux à a canaux. En d'autres termes, conformément à la présente invention, chacun des m circuits de multiplexage multiplexe des signaux à n canaux à partir de signaux à a canaux, en un signal multiplexé. Au total, les m circuits de multiplexage multiplexent des signaux à a canaux en signaux à m canaux. Par conséquent, des signaux à vitesse élevée de nombreux canaux peuvent être traités à vitesse élevée. Chacun des m circuits de séparation sépare un signal multiplexé en des signaux à n canaux. Les signaux à a canaux obtenus sont stockés dans a dispositifs de stockage. Par conséquent, même si les vitesses de stockage des circuits de stockage ne sont pas très élevées, les signaux peuvent être stockés en temps réel. En outre, comme le côté de lecture présente la même structure que le côté d'écriture, des signaux à vitesse élevée de nombreux canaux peuvent être interconnectés. La figure 2 est un schéma fonctionnel représentant la structure d'un appareil d'interconnexion selon un autre mode de réalisation de la présente invention. Comme représenté dans la figure 2, l'appareil d'interconnexion interconnecte des signaux à 256 canaux. Dans la figure 2, la référence numérique 1 représente 64 circuits de multiplexage. Chacun des 64 circuits de multiplexage 1 multiplexe des signaux à quatre canaux en un signal à un canal. Par conséquent, les 64 circuits de multiplexage 1 multiplexent des signaux à 256 canaux en signaux à 64 canaux. La référence numérique 2 représente 64 circuits de séparation (circuits de conversion série-parallèle). Chacun des 64 circuits de séparation 2 se compose d'un registre à décalage à huit bits. En d'autres termes, les 64 circuits de séparation 2 effectuent un traitement pour 256 canaux x 2 bits. Les 64 circuits de séparation 2 séparent les signaux à 64 canaux en signaux à 256 canaux. La référence numérique 3 représente 256 circuits de stockage. Les 256 circuits de stockage 3 se composent d'un registre. La référence numérique 4 représente 64 circuits de sélection. Chacun des 64 circuits de sélection 4 sélectionne des signaux stockés dans les 256 circuits de stockage 3 correspondant à leurs adresses de lecture, lit ces signaux, et convertit ces signaux en signaux à quatre canaux. Par conséquent, les 64 circuits de sélection 4 convertissent les signaux à 256 canaux en signaux à 64 canaux. La référence numérique 5 représente 64 circuits de démultiplexage qui convertissent des signaux à 64 canaux reçus des 64 circuits de sélection 4 en signaux à 256 canaux. La référence numérique 6 représente un circuit de commande à unité centrale (CPU) . Le circuit de commande à CPU 6 fournit en sortie un signal de commande aux 64 circuits de sélection. La référence numérique 7 représente un panneau de commande au moyen duquel un ordre est envoyé au circuit de commande à CPU 6. Un bloc de circuits composé des 64 circuits de séparation (registres à décalage à huit bits) 2, des 256 circuits de stockage (registres) 3, et des 64 circuits de sélection, est désigné sous le nom de partie de commutation temporelle (TSW) 100. On va décrire ci-après le fonctionnement de l'appareil d'interconnexion selon le mode de réalisation représenté dans la figure 2. Les 64 circuits de multiplexage 1 multiplexent des signaux à 256 canaux en signaux à 64 canaux et envoient les signaux obtenus aux 64 registres à décalage à huit bits 2 de la partie TSW 100. Les 64 registres à décalage à huit bits 2 convertissent les signaux à 64 canaux en signaux à 256 canaux. Les signaux à 256 canaux sont stockés dans les registres à 256 bits 3. Les 64 circuits de sélection 4 se trouvant du côté de la sortie sélectionnent les signaux à 256 canaux provenant des registres à 256 bits 3 par répartition dans le temps en correspondance avec les adresses de lecture des registres à 256 bits 3, lisent ces signaux, multiplexent les signaux à 256 canaux en signaux à 64 canaux, et envoient les signaux obtenus aux 64 circuits de démultiplexage 5. Lorsque les 64 circuits de sélection 4 lisent les signaux provenant des 256 registres 3, ces signaux sont interconnectés. Les 64 circuits de démultiplexage 5 convertissent les signaux à 64 canaux en signaux à 256 canaux. La partie de commutation temporelle (TSW) 100 peut être composée d'une mémoire vive (RAM) à accès multiples. Bien qu'on puisse utiliser une RAM à accès multiples disponible dans le commerce, la partie TSW 100 est de préférence constituée d'un circuit à haute intégration personnalisé (LSI) du point de vue de la sélection du nombre d'accès. Comme décrit ci-dessus, dans l'appareil d'interconnexion de la présente invention, comme le débit de transmission des signaux multiplexés qui sont fournis en entrée aux dispositifs de stockage est réduit, des signaux à vitesse élevée de nombreux canaux peuvent être interconnectés avec une faible consommation de puissance. Bien que la présente invention ait été présentée et décrite en ce qui concerne l'un de ses meilleurs modes de réalisation, les hommes de l'art noteront que les modifications, omissions et additions présentées ci-dessus ainsi que diverses autres d'entre elles, en ce qui concerne la forme et le détail de celles-ci, peuvent être apportées à l'invention, sans qu'ils s'écartent du cadre de la présente invention. REVENDICATIONS 1. Appareil d'interconnexion pour interconnecter des signaux à plusieurs canaux ayant un commutateur temporel à accès multiples, le commutateur à accès multiples (100) comprenant m circuits de séparation (2) pour séparer un signal multiplexé à n canaux en n signaux parallèles ; n x m circuits de stockage (3) pour stocker n signaux à m canaux reçus desdits m circuits de séparation ; et m circuits de sélection (4) pour sélectionner les n signaux à m canaux stockés dans lesdits n x m circuits de stockage par répartition dans le temps en correspondance avec des adresses de lecture desdits n x m circuits de stockage, pour lire les n signaux à m canaux, pour multiplexer les n signaux à m canaux, et pour fournir en sortie les signaux multiplexés à un accès de sortie. 2. Appareil d'interconnexion selon la revendication 1, dans lequel ledit commutateur temporel à accès multiples se compose d'une mémoire vive à accès multiples. 3. Appareil d'interconnexion selon la revendication 2, dans lequel ladite mémoire vive à accès multiples se compose d'un circuit à haute intégration personnalisé. 4. Appareil d'interconnexion selon la revendication 1, dans lequel les m signaux à n canaux reçus desdits n x m circuits de stockage dans ledit commutateur temporel à accès multiples sont fournis en entrée à chacun desdits m circuits de sélection et fournis en sortie en tant que m signaux de sélection à n canaux en correspondance avec un ordre reçu d'un panneau de commande. 5. Appareil d'interconnexion pour interconnecter des signaux à plusieurs canaux, comprenant m circuits de multiplexage (1) pour convertir un signal à a canaux en m signaux à n canaux, un commutateur temporel à accès multiples (100) ayant m circuits de séparation (2) pour séparer un signal multiplexé à n canaux en n signaux parallèles, n x m circuits de stockage (3) pour stocker n signaux à m canaux reçus des m circuits de séparation, et m circuits de sélection (4) pour sélectionner les n signaux à m canaux stockés dans les n x m circuits de stockage par répartition dans le temps en correspondance avec des adresses de lecture des n x m circuits de stockage, pour lire les n signaux à m canaux, pour multiplexer les n signaux à m canaux, et pour fournir en sortie les signaux multiplexés à un accès de sortie ; et m circuits de démultiplexage (5) pour démultiplexer les signaux multiplexés à n canaux reçus de l'accès de sortie dudit commutateur temporel à accès multiples en signaux à a canaux. 6. Appareil d'interconnexion selon la revendication 5, dans lequel ledit commutateur temporel à accès multiples se compose d'une mémoire vive à accès multiples. 7. Appareil d'interconnexion selon la revendication 6, dans lequel ladite mémoire vive à accès multiples se compose d'un circuit à haute intégration personnalisé. 8. Appareil d'interconnexion selon la revendication 5, dans lequel les m signaux à n canaux reçus desdits n x m circuits de stockage dans ledit commutateur temporel à accès multiples sont fournis en entrée à chacun des m circuits de sélection et fournis en sortie en tant que m signaux de sélection à n canaux en correspondance avec un ordre reçu d'un panneau de commande.