Brevet FR2771510A1 — publié le 19990528

Cellule de test pour circuit intégré et circuit intégré l'incorporant La présente invention se rapporte à une cellule de test pour circuit intégré et à un circuit intégré l'incorporant. Elle s'applique notamment dans le domaine de la conception des circuits intégrés logiques numériques, notamment des micro-processeurs, des micro-contrôleurs, des mémoires, des circuits intégrés à applications spécifiques (ASIC), des circuits dit PLA, etc. Ces circuits sont aujourd'hui largement utilisés dans les systèmes électroniques. Les problèmes liés au test de ces circuits augmentent à mesure que leur complexité s'accroit. Or, l'évolution de la technologie des semi-conducteurs permet aujourd'hui l'intégration sur une puce d'un très grand nombre de circuits logiques élémentaires (transistors). Ainsi, un microprocesseur peut-être composé de plus d'un million de transistors. Il est évident que chaque transistor ne peut-être testé individuellement et dans tous les cas possibles. C'est pourquoi on se contente généralement, de générer des vecteurs de test (stimulai) qui sont appliqués sur les entrées du circuit logique numérique. Pour chaque stimulus, on compare les signaux logiques obtenus sur les sorties du circuit aux résultats attendus. Cette solution est également retenue pour le test des circuits intégrés une fois implantés dans les systèmes électroniques numériques tels que les ordinateurs. Ces systèmes peuvent incorporer, sur une même carte en circuit imprimé, une pluralité de circuits intégrés logiques numériques ainsi, le cas échéant, que d'autres composants électroniques. Une fois implantés sur le circuit imprimé, ces circuits intégrés doivent être à nouveau testés dans leur environnement. Dans la suite les termes "unité logique à tester" désignent soit un bloc logique quelconque au sein d'un circuit intégré logique numérique discret, soit un circuit intégré logique numérique au sein d'une carte en circuit imprimé d'un système électronique. L'unité logique à tester est accessible par ses entrées, et est observable sur ses sorties. Pour générer les vecteurs de test qu'il faut appliquer sur les entrées de l'unité logique à tester, on peut faire appel à un programme de génération automatique qui fait partie de moyens spécifiques dits outils d'ATPG (initiales de l'expression anglo-saxonne "Automatic Test Pattern Generation"). Le but d'un tel programme est de déterminer, pour chaque défaut envisagé, les stimuli qui font se propager le défaut vers les sorties. Néanmoins, tous les défauts ne sont pas détectables. L'exhaustivité du test, définie comme le rapport du nombre de fautes détectables au nombre de fautes possibles, est rarement égale à 100%. Notamment, les outils d'ATPG ne sont pas bien adaptés au test des unités logiques séquentielles. Ils ne sont véritablement efficaces que pour le test des unités logiques combinatoires, et dans une moindre mesure, pour celui des unités logiques séquentielles à faible profondeur de séquentialité. Dans le but d'augmenter la testabilité, c'est-àdire la capacité des circuits à être testés avec une exhaustivité la plus grande possible, on est amené à introduire à l'intérieur des circuits intégrés des organes d'accès et d'observation. De tels organes sont par exemple des registres à décalage. Les organes d'accès et d'observation comprennent des cellules de test qui, selon une configuration parallèle, sont reliées à certaines des entrées et à certaines des sorties de l'unité logique à tester, et, selon une configuration série, sont reliées entre elles de manière à former un registre à décalage. On définit ainsi un chemin d'accès ("Scan Path"). Dans un premier mode de fonctionnement, dit mode normal, on accède aux entrées et aux sorties de l'unité logique à tester à travers les cellules tests qui leur sont associées. Les cellules ne perturbent pas le fonctionnement de l'unité logique. Dans un second mode de fonctionnement, dit mode test, un signal d'horloge est généré pour activer simultanément une bascule comprise dans chaque cellule de test. Le registre à décalage constitué par la mise en série de ces bascules est tout d'abord utilisé pour charger les entrées de l'unité logique à tester avec des valeurs logiques déterminées. Puis la cellule est commandée de manière à fonctionner selon la configuration parallèle. L'opération sous test est alors déclenchée, la cellule fonctionnant alors selon la configuration série. Les signaux produits sur les sorties de l'unité logique à tester par ladite opération sont ensuite propagés vers une sortie série au moyen du registre à décalage, l'état de certaines des entrées de l'unité logique à tester étant, le cas échéant, celui imposé par l'état de la bascule de la cellule de test à laquelle chacune de ces entrées est reliée. Ainsi, les résultats de l'opération sous test sont délivrés sous forme série sur cette sortie. La méthode du chemin d'accès est avantageuse car elle ramène le fonctionnement d'une unité logique quelconque à celui'une unité logique combinatoire. On peut donc utiliser des outils d'ATPG dans de bonnes conditions pour générer les vecteurs de test. Un perfectionnement à la méthode du test série décrite ci-dessus est constitué par la méthode dite du test série périphérique ("Boundary Scan Test"). Selon cette méthode, une cellule de test est disposée en parallèle sur chaque entrée et sur chaque sortie de l'unité logique à tester, ces cellules étant reliés entre elles selon une configuration série de manière à créer un chemin de test périphérique ("Boundary Scan Path"). Le fonctionnement est identique à celui décrit ci-dessus. Cette méthode présente l'avantage de complètement isoler l'unité logique à tester vis à vis de son environnement. Le circuit logique numérique ou, selon le cas, le système électronique, est ainsi décomposé en une pluralité d'unités logiques testables indépendamment les unes des autres. Pour chaque unité, des vecteurs de test particuliers peuvent être générés au moyen des outils d'ATPG. La méthode du test série périphérique présente un intérêt accru depuis l'apparition des circuits intégrés à application spécifique (ASIC). En effet, elle permet la génération de vecteurs de test par des outils d'ATPG pour tous les types d'unités logiques qui peuvent être implantées dans le circuit ASIC, indépendamment de l'environnement de ces unités. Les vecteurs de test générés sont donc réutilisables pour le test du circuit ASIC après l'assemblage de différentes unités logiques prédéfinies. La normalisation dlun protocole d'accès aux cellules de test périphérique ("Boundary Scan Test") est d'ailleurs définie par l'organisme JTAG. Dans la pratique, les cellules de test périphérique sont utilisées nos seulement pour réaliser un test du bon fonctionnement du circuit intégré après sa fabrication ou après son implantation sur un circuit imprimé, mais également pour réaliser des tests internes de différentes natures, en cours de fonctionnement. De ce fait, la structure des cellules de test est généralement complexe. En effet, les cellules de test pour la méthode du test série périphérique comprennent deux moyens de mémorisation qui sont en général respectivement une bascule ("Flip Flop") activé par un front d'horloge et un verrou ("latch") activé par un niveau de tension, qui sont disposés entre un multiplexeur d'entrée et un multiplexeur de sortie. Une telle cellule est par exemple décrite dans le document EP-A-0 358 376. Ceci nécessite une grande surface de silicium pour la réalisation du circuit intégré. On estime que l'accroissement de la surface de silicium requise pour la fabrication d'un circuit intégré, impliqué par la présence de ces cellules de.test est de l'ordre de 10 à 20%. Or, c'est la surface de silicium occupée par le circuit intégré qui constitue le facteur principal de détermination du coût de fabrication. Afin de minimiser l'accroissement de surface de silicium, on a eu l'idée d'utiliser les registres naturels du circuit intégré pour réaliser les cellules de test. C'est alors la complexité des plans de connexion au sein du circuit intégré qui est augmentée de façon pénalisante. L'invention vise à pallier les inconvénients de l'état de la technique précités. Notamment, l'objet de la présente invention est de proposer une structure de cellules de test pour circuit intégré qui soit allégée par rapport aux cellules de test de l'état de la technique, de manière à occuper une moindre surface de silicium. A cet effet, la présente invention propose une cellule de test pour circuit intégré comprenant: - une première entrée, dite entrée parallèle, et une seconde entrée, dite entrée série; - une bascule; - un multiplexeur de sortie dont une première entrée est reliée à l'entrée parallèle, dont une seconde entrée est reliée à la sortie de la bascule, et dont la sortie est reliée à une première sortie de la cellule, dite sortie parallèle - un multiplexeur d'entrée dont une première entrée est reliée à l'entrée parallèle de la cellule ou à la sortie de la bascule, dont une seconde entrée est reliée à l'entrée série de la cellule, et dont la sortie est reliée à l'entrée de la bascule - la sortie de la bascule étant en outre reliée à une autre sortie de la cellule, dite sortie série. Le multiplexeur de sortie est activé de telle manière que, dans un mode normal, le signal sur la sortie parallèle de la cellule soit le signal reçu sur la première entrée dudit multiplexeur alors que, dans un mode test, ce soit le signal reçu sur sa seconde entrée. Le multiplexeur d'entrée est quant à lui activé de telle manière que, dans une configuration parallèle, le signal sur l'entré de la bascule soit le signal reçu sur la première entrée dudit multiplexeur alors que, dans une configuration série, ce soit le signal reçu sur sa seconde entrée. L'invention concerne également un circuit intégré comprenant au moins une unité logique numérique, dans lequel des cellules de test sont disposées aux entrées de l'unité logique de manière à créer un chemin de test périphérique, cette cellule de test étant telle que définie ci-dessus. L'avantage de l'invention réside principalement dans la disparition du verrou ("latch") qui est présent dans les cellules de test actuellement connues. la cellule de test occupe donc moins de surface de silicium que les cellules de l'art antérieur. D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels on a représenté: - à la figure 1: un exemple de réalisation d'un chemin de test périphérique autour d'une unité logique à tester; - à la figure 2: un schéma d'un premier mode de réalisation d'une cellule de test selon l'invention; - à la figure 3: un schéma d'un deuxième mode de réalisation d'une cellule de test selon l'invention; - à la figure 4: un schéma d'un premier mode de réalisation du multiplexeur de sortie de la cellule de test, destiné à être implanté sur une entrée ou une sortie uni-directionnelle de l'unité logique à tester; - à la figure 5: un schéma d'un autre mode de réalisation du multiplexeur de la cellule de test, destiné à être implanté au niveau d'une borne d'accès bi-directionnelle de l'unité logique à tester. A la figure 1 on a représenté schématiquement un élément de circuit intégré 10 comprenant au moins une unité logique 100 à tester. Dans l'exemple, l'unité comprend trois entrées respectivement I1, I2, I3 et trois sorties respectivement 01, 02, 03. A titre d'exemple également et pour la clarté de l'exposé, le circuit intégré 10 comprend trois entrées primaires respectivement IN1, IN2, et IN3 ainsi que trois sorties primaires respectivement OUT1, OUT2, et OUT3. Par l'adjectif "primair?", on désigne le fait que ces entrées et ces sorties sont reliées à des broches physiques du circuit intégré 10 pour communication avec l'extérieur. Il comporte en outre une entrée de données série SDIN ainsi qu'une sortie de données série SDOUT. Il comporte enfin un bus de contrôle BUS dont le rôle apparaîtra ci-dessous. Ainsi, les entrées IN1, IN2, IN3, SDIN, de même que les sorties OUT1, OUT2, OUT3, SDOUT et que le bus de contrôle BUS sont reliées à des broches du circuit intégré 10 pour communication avec l'extérieur. Les entrées I1, I2, I3 et les sorties 01, 02 et 03 de l'unité logique à tester 100 peuvent être reliées respectivement à des sorties et à des entrées d'autres unités logiques (non représentées) du circuit intégré. Cependant, pour la simplicité de l'exposé, les entrées primaires INl, IN2, et IN3 du circuit intégré 10 sont reliées aux entrées I1, I2, I3 de l'unité logique 100 par l'intermédiaire d'une cellule de test respectivement TI1, TI2 et TI3. De même, les sorties 01, 02, 03 de l'unité logique 100 sont reliées aux sorties primaires du circuit intégré 10, respectivement OUT1, OUT2, et OUT3 par l'intermédiaire d'une cellule de test respectivement TO1, T02, T03. Chaque cellule de test comporte une entrée parallèle PIN et une sortie parallèle POUT. Pour les cellules de test TI1 à TI3, l'entrée parallèle PIN est reliée à l'entrée primaire du circuit intégré 10, respectivement IN1 à IN3, et la sortie parallèle POUT, est reliée à l'entrée de l'unité logique 100 respectivement I1 à I3. De même, pour les cellules de test TO1 à T03 l'entrée parallèle PIN est reliée à la sortie de l'unité logique 100 respectivement 01 à 03, et la sortie parallèle POUT est reliée à la sortie primaire du circuit intégré 10 respectivement OUT1 à OUT3. En outre, chaque cellule de test comporte une entrée série SDI et une sortie série SDO. L'entrée série SDI de la cellule TI1 est reliée à l'entrée primaire SDIN du circuit 10. La sortie série SDO de la cellule T03 est reliée à la sortie primaire SDOUT du circuit intégré 10. Les cellules de test TI1, TI2, TI3, TO1, T02 et T03, dans cet ordre, sont reliées entre elles selon une configuration série, par l'intermédiaire de leur entrée série SDI et de leur sortie série SDO à la manière d'un registre à décalage. Ainsi, par exemple, la sortie série SDO de la cellule de test TI1 est reliée à l'entrée série SDI de la cellule de test TI2. Le bus de contrôle BUS est distribué sur chaque cellule de test de manière à en contrôler le mode de fonctionnement. Ainsi qu'il sera décrit ci-dessous, le bus de contrôle BUS a pour fonction de véhiculer des signaux de contrôle permettant de faire fonctionner le circuit 10 en mode normal ou en mode test, et/ou de placer les cellules de test dans une configuration parallèle ou dans une configuration série. Ces deux configurations d'une cellule de test selon l'invention, vont maintenant être décrites plus en détail, en référence aux figures 2 et 3 qui présentent deux modes de réalisation possible. Sur ces figures, ces mêmes éléments portent les mêmes références. Il s'agit préférentiellement d'une cellule de test pour circuit intégré. Une telle cellule présente la fonctionnalité d'une cellule pour mettre en oeuvre la méthode du test série périphérique ("Boundary Scan Test"). Selon l'invention, elle comprend - une première entrée, dite entrée parallèle PIN, et une seconde entrée, dite entrée série SDI - une bascule FF - un multiplexeur de sortie OMUX dont une première entrée A est reliée à l'entrée parallèle PIN, dont une seconde entrée B est reliée à la sortie Q de la bascule FF, et dont la sortie S est reliée à une première sortie de la cellule, dite sortie parallèle POUT - un multiplexeur d'entrée IMUX dont une première entrée A est reliée à l'entrée parallèle PIN de la cellule (figure 2) ou à la sortie Q de la bascule FF (figure 3), dont une seconde entrée B est reliée à l'entrée série SDI de la cellule, et dont la sortie S est reliée à l'entrée D de la bascule FF. En outre, la sortie Q de la bascule FF est reliée à une autre sortie de la cellule, dite sortie série SDO. Le multiplexeur de sortie OMUX est activé par un signal de contrôle TEST~ENABLE de telle manière que, dans un mode normal (TEST~ENABLE à l'état logique 0), le signal sur la sortie parallèle POUT de la cellule soit le signal reçu sur la première entrée A du multiplexeur OMUX alors que, dans un mode test (TEST~ENABLE à l'état logique 1), ce soit le signal reçu sur sa seconde entrée B. Dans la suite, le signal TEST~ENABLE est également appelé signal de test. Le multiplexeur d'entrée IMUX est activé par un signal de contrôle SCAN~ENABLE de telle manière que, dans une configuration parallèle (SCAN~ENABLE à l'état logique 0), le signal sur l'entré D de la bascule FF soit le signal reçu sur la première entrée A du multiplexeur IMUX alors que, dans une configuration série (SCAN~ENABLE à l'état logique 1), ce soit le signal reçu sur sa seconde entrée B. La bascule FF est un moyen de mémorisation activé par les fronts (par exemple les fronts montants) d'un signal reçu sur son entrée d'horloge CL (comme l'atteste le symbole " > " représenté sur cette entrée). Sur les figures, > la bascule FF reçoit un signal d'horloge TEST~CLK sur son entrée CL. Ce signal délivre des impulsions d'horloge dans le mode test (TEST~ENABLE à l'état logique 1) et est un signal plat (à l'état logique 0) le reste du temps. Les signaux de contrôle TEST~ENABLE et SCAN~ENABLE, de même que le signal d'horloge TEST~CLK, sont délivrés par le bus de contrôle référencé BUS à la figure 1. Le fonctionnement de la cellule de la figure 2 est le suivant. Dans le mode normal, les données qui se présentent sur l'entrée parallèle PIN de la cellule sont directement délivrées sur la sortie parallèle POUT (via le multiplexeur de sortie OMUX). L'état de la bascule FF n'est pas modifié dans la mesure où le signal d'horloge TEST~CLK est plat, à l'état logique 0 (i.e. la bascule FF n'est pas activée). Dans le mode test (TEST~ENABLE à l'état logique 1), la bascule FF est activée au rythme des fronts du signal d'horloge TEST~CLK, et deux cas sont à distinguer: dans la configuration parallèle (SCAN~ENABLE à l'état logique 0), l'entrée D de la bascule FF reçoit, à chaque coup d'horloge, la donnée présente sur l'entrée parallèle PIN de la cellule (via le multiplexeur d'entrée IMUX); cette donnée est délivrée, au coup d'horloge suivant, sur la sortie parallèle POUT (via le multiplexeur de sortie OMUX) de même que sur la sortie série SDO de la cellule; dans la configuration série (SCAN~ENABLE à l'état logique 1), l'entrée D de la bascule FF reçoit, à chaque coup d'horloge, la donnée présente sur l'entrée série SDI de la cellule (via le multiplexeur d'entrée IMUX); cette donnée est délivrée, au coup d'horloge suivant, sur la sortie parallèle POUT (via le multiplexeur de sortie OMUX), de même que sur la sortie série SDO de la cellule. Comme on l'aura compris, la configuration parallèle permet, en mode test, de mémoriser pendant une période du signal d'horloge, l'état du noeud auquel est reliée l'entrée parallèle PIN de la cellule. Ce noeud sera préférentiellement une sortie de l'unité logique à tester, telle que l'une des sorties référencées 01 à 03 à la figure 1. La configuration parallèle est ainsi adoptée lors d'une phase d'acquisition du résultat d'une opération sous test. Ce résultat est constitué, notamment, par l'état logique d'une sortie de l'unité logique à tester. La phase d'acquisition ne dure qu'une période du signal d'horloge. La configuration série, quant à elle, est adoptée dans deux types de phases de fonctionnement en mode test: - d'une part une phase de lecture de données qui ont été acquises au cours d'une phase d'acquisition préalable et qui sont présentes sur les sorties de l'unité logique à tester; ces données sont alors acheminées en série vers la sortie de données série SDOUT du circuit; les cellules de test fonctionnent alors comme les registres élémentaires d'un registre à décalage; cette phase de lecture, acheminement qui consiste à une donnée acquise au niveau d'une cellule de test déterminée vers la sortie primaire SDOUT du circuit, dure autant de périodes du signal d'horloge qu'il y a de cellules de test connectées en série entre ladite cellule de test déterminée et ladite sortie primaire SDOUT du circuit; d'autre part une phase de chargement des entrées de l'unité logique à tester avec un vecteur de test déterminé (les données du vecteur de test étant acheminées en série à partir de l'entrée de donnée série SDi du circuit intégré, qui est une sortie primaire); cette phase est préalable au déclenchement de l'opération sous test; les cellules de test fonctionnent alors également comme les registres élémentaires d'un registre à décalage; la phase de chargement des données pour une entrée déterminée de l'unité logique à tester dure autant de périodes du signal d'horloge qu'il y a de cellules de test connectées en série entre l'entrée primaire SDi du circuit et ladite entrée déterminée. On notera que, avec la structure simplifiée selon l'invention, l'état de la sortie parallèle POUT de la cellule n'est pas maintenu lors des phases de chargement des entrées et de lecture des sorties. Ceci signifie que l'état des entrées de l'unité logique à tester auxquelles peut être reliée la sortie parallèle POUT de certaines des cellules du chemin de test n'est pas maîtrisé au cours de ces phases du fonctionnement en mode test. Cela ne présente pas d'inconvénient dans la mesure où le mode test n'est pas activé (signal TEST~ENABLE à l'état logique 1) au cours du fonctionnement normal du circuit intégré au sein du système électronique l'incorporant. Dans les cellules de test de l'art antérieur, une fonction de maintien de l'état de la sortie parallèle est assurée par un second moyen de mémorisation tel qu'un verrou ("latch"). L'invention permet de faire l'économie de ce verrou, si l'on ne désire pas effectuer de tests au cours du fonctionnement normal du circuit intégré au sein du système électronique l'incorporant. Le mode test ne sera par exemple activé qu'immédiatement après la fabrication du circuit et/ou après son implantation dans le système, afin de vérifier le bon fonctionnement du circuit pris isolément. La cellule de la figure 3 se distingue de celle de la figure 2 en ce que la première entrée A du multiplexeur d'entrée IMUX n'est pas reliée à l'entrée parallèle PIN de la cellule mais est reliée à la sortie Q de la bascule FF. Fonctionnellement, la différence entre les deux modes de réalisation représentés aux figures 2 et 3 respectivement, réside dans le fait que la cellule de la figure 2 permet la mémorisation par la bascule FF de la donnée présente sur l'entrée parallèle PIN de la cellule en configuration parallèle, alors que la cellule de la figure 3 ne le permet pas. Des cellules comme celle de la figure 2 seront donc préférentiellement connectées aux sorties 01, 02 et 03 de l'unité logique à tester pour permettre l'acquisition des résultats d'une opération sous test (pendant la phase d'acquisition en mode test). A l'inverse, la cellule de la figure 3 n'est qu'une cellule de transmission commandée, permettant d'une part de charger une entrée de l'unité logique à tester à laquelle sa sortie parallèle POUT est reliée (pendant la phase de chargement du fonctionnement en mode test) et, d'autre part, de transmettre la donnée reçue sur l'entrée série SDI vers la sortie série SDO du circuit (pendant la phase de lecture du fonctionnement en mode test). A la figure 4 on a représenté un premier mode de réalisation possible du multiplexeur de sortie OMUX d'une cellule de test selon l'invention. Ce premier mode de réalisation concerne une cellule de test destinée à être reliée à une entrée ou une sortie uni-directionnelle de l'unité logique à tester. Le multiplexeur de sortie OMUX comprend deux portes tampon 12A et 12B (ou portes "tristate" selon l'expression anglo-saxonne) dont les entrées sont reliées respectivement à la première entrée A et à la seconde entrée B du muitiplexeur, dont les sorties sont simultanément reliées à la sortie S du multiplexeur, et qui sont activés respectivement par le signal de test TEST~ENABLE et par un signal complémentaire dudit signal. De la sorte, les deux portes tampon 12a et 12b sont activées par des signaux d'activation qui ne sont pas actifs simultanément. A la figure 5, on a représenté un second mode de réalisation possible du multiplexeur de sortie OMUX d'une cellule de test selon l'invention. Ce second mode de réalisation concerne une cellule de test destinée à être reliée à une borne d'accès bi-directionnelle de l'unité logique à tester (c'est-à-dire une borne d'entrée/sortie). Le multiplexeur de sortie OMUX comprend deux portes tampon 13a et 13b connectées "tête-bêche" (c'est-à-dire que la sortie de l'un est reliée à l'entrée de l'autre) entre la première entrée A et la sortie S du multiplexeur, ainsi qu'une troisième porte tampon 13c dont l'entrée est reliée à la seconde entrée B du multiplexeur et dont la sortie est reliée à la sortie S du multiplexeur. Ces trois portes tampon sont activées par des signaux d'activation qui ne sont pas actifs simultanément. La première porte tampon 13a est activée par un signal OE, la deuxième porte tampon 13b est activée par un signal d'activation valant IE*not(TEST~ENABLE), où le signe "*" désigne la fonction ET logique, et où le signe "not" désigne la négation logique. Avec les mêmes notations, la troisième porte tampon 13c est activée par un signal d'activation valant TEST~ENABLE*not(OE). On pourra vérifier que la définition ci-dessus des trois signaux d'activation des portes tampons 13a, 13b, 13c est telle que ces signaux d'activation ne sont pas actifs simultanément, dès lors que les signaux OE et IE ne sont pas actifs simultanément. De la sorte, une seule des ces trois portes tampons est fermée à chaque instant. On notera que les signaux OE et IE sont des signaux internes du circuit intégré 10 permettant de définir le sens de circulation des données au niveau de la borne d'accès bi-directionnelle de l'unité logique à laquelle la sortie parallèle POUT de la cellule de test est reliée. Il est donc naturel que ces signaux ne soient pas actifs simultanément. A la figure 5, l'entrée parallèle PIN et la sortie parallèle POUT de la porte logique sont symbolisées par deux triangles noirs dont les bases se font face, ce qui symbolise le fait que les données peuvent circuler de l'une à l'autre dans un sens ou dans l'autre. C'est en effet un avantage du mode de réalisation du multiplexeur de sortie OMUX représenté à la figure 5, que de permettre à la cellule de test l'incorporant d'être connectée à une borne d'accès bidirectionnelle de l'unité logique à tester. REVENDICATIONS 1. Cellule de test pour circuit intégré ou système électronique, caractérisée en ce qu'elle comprend - une première entrée, dite entrée parallèle (PIN), et une seconde entrée, dite entrée série (SDI) - une bascule (FF) - un multiplexeur de sortie (OMUX) dont une première entrée (A) est reliée à l'entrée parallèle (PIN), dont une seconde entrée (B) est reliée à la sortie (Q) de la bascule (FF), et dont la sortie (S) est reliée à une première sortie de la cellule, dite sortie parallèle (POUT) - un multiplexeur d'entree (IMUX) dont une première entrée (A) est reliée à l'entrée parallèle (PIN) de la cellule ou à la sortie (Q) de la bascule (FF), dont une seconde entrée (B) est reliée à l'entrée série (SDI) de la cellule, et dont la sortie (S) est reliée à l'entrée (D) de la bascule (FF) - la sortie (Q) de la bascule (FF) étant en outre reliée à une autre sortie de la cellule, dite sortie série (SDO). 2. Cellule selon la revendication 1, caractérisé en ce que le multiplexeur de sortie (OMUX) est activé de telle manière que, dans un mode normal, le signal sur la sortie parallèle (POUT) de la cellule soit le signal reçu sur la première entrée (A) dudit multiplexeur alors que, dans un mode test, ce soit le signal reçu sur sa seconde entrée (B). 3. Cellule selon la revendication 1 ou la revendication 2, caractérisé en ce que le multiplexeur d'entrée (IMUX) est activé de telle manière que, dans un mode parallèle, le signal sur l'entré (D) de la bascule (FF) soit le signal reçu sur la première entrée (A) dudit multiplexeur alors que, dans un mode série, ce soit le signal reçu sur sa seconde entrée (B). 4. Cellule selon la revendication 2 caractérisée en ce que, en mode test, la bascule (FF) est activée sur les fronts d'un signal d'horloge (TESTCLK). 5. Cellule selon la revendication 1, caractérisée en ce que le multiplexeur de sortie (OMUX) comprend deux portes tampon (12A,12B) dont les entrées sont reliées respectivement à la première entrée (A) et à la seconde entrée (B) du multiplexeur, dont les sorties sont simultanément reliées à la sortie (S) du multiplexeur, et qui sont activés respectivement par un signal de test (TEST~ENABLE) et par le signal complémentaire dudit signal. 6. Cellule selon la revendication 1, caractérisée en ce que le multiplexeur de sortie (OMUX) comprend deux portes tampon connectées "tête-bêche" entre la première entrée (A) et la sortie (S) du multiplexeur, la sortie de l'un étant reliée à l'entrée de l'autre, ainsi qu'une troisième porte tampon dont l'entrée est reliées à la seconde entrée (B) du multiplexeur et dont la sortie est reliée a la sortie (S) du multiplexeur, ces trois portes tampon étant activées par des signaux qui ne sont pas actifs simultanément. 7. Circuit intégré comprenant au moins une unité logique numérique, des cellules de test étant disposées aux entrées de l'unité logique de manière à créer un chemin de test à sa périphérie, caractérisé en ce que les cellules de test sont des cellules selon l'une des revendications 1 à 6.