Brevet FR2768858A1 — publié le 19990326

STRUCTURE DE PIVOT DE GRITTTs' D'UN TRANSISTOR VERTICAL DE TYPE h60S ou IGBT La présente invention concerne la fabrication de transistors verticaux de type MOS ou IGBT. Elle concerne plus particulièrement la réalisation des zones périphériques et du plot de grille de tels transistors. Les figures lA et 1B représentent respectivement une vue en coupe et une vue de dessus d'une portion d'une structure classique de transistor vertical MOS ou IGBT. La figure 1A est une vue en coupe selon la ligne AA de la figure 1B. I1 sera clair que ces deux figures ne sont pas l'une par rapport à l'autre à la même échelle. De plus, comme cela est classique dans le domaine de la représentation des composants semiconducteurs, aucune de ces figures prises individuellement n'est tracée à l'échelle. Du côté droit de la figure 1A est représenté une portion de la partie active d'un tel transistor. Ce transistor est formé sur un substrat 1 de type N dont la face arrière comprend une couche 2 de niveau de dopage élevé. La couche 2 est de type N dans le cas d'un transistor MOS vertical et de type P dans le cas d'un transistor IGBT. La source (MOS) ou la cathode (IGBT) de chaque transistor est constituée d'une pluralité de 11cellules MOS" 10 formées dans des ouvertures d'une région de grille isolée 11 usuellement en silicium polycristallin. Chaque cellule comprend une région centrale 12 fortement dopée de type P (P+), un caisson 13 faiblement dopé de type P et un anneau 14 fortement dopé de type N (N+). Une métallisation de source ou de cathode M1 contacte les surfaces apparentes des cellules. Une métallisation M2 de drain ou d'anode recouvre la face arrière du dispositif. Les éléments ci-dessus sont bien connus dans la technique et ne seront donc pas décrits plus en détail. On s'intéressera plus particulièrement à la formation de la périphérie du composant destinée à assurer sa tenue en tension et à la formation de la zone de plot de grille qui doit avoir une surface suffisante pour permettre d'établir une connexion. La figure 1B représente une vue de dessus partielle et extrêmement schématique du composant de la figure 1A. Les cellules sont simplement représentées par des carrés 10. Il est connu que, pour assurer la tenue en tension du dispositif, il est souhaitable de prévoir à sa périphérie une couronne de type P- reliée à une région de type P+ connectée au potentiel de la cathode. Cette région de type P+ est désignée en figure 1A par la référence 20 et la région de type P par la référence 21. Un prolongement de la couche de silicium polycristallin 11, désigné par la référence 31 s'étend au-dessus de la région 20 de type P+ et est contacté par une portion d'une métallisation de contact de grille M3, cette portion correspondant au plot de grille. La métallisation M1 se prolonge pour établir des contacts 33 avec la région P+ 20. Dans la vue de dessus de la figure 1B, la périphérie externe de la région de type P est désignée par la référence 21. La région P+ 20 s'étend entre les lignes 20-1 et 20-2. La couche de silicium polycristallin 11 s'étend à l'intérieur du contour délimité par la ligne en pointillés 11. La métallisation M1 s'étend à l'intérieur du contour délimité par la ligne M1 et la métallisation M3 s'étend dans la surface comprise entre les lignes M3-1 et M3-2. Les zones de contact 33 entre la métallisation M1 et la région 20 correspondent aux petits rectangles en pointillés 33 disposés au voisinage de la périphérie externe de la métallisation M1. Ainsi, la structure des figures 1A et 1B comporte une région de type P+ sous une portion de couche de grille 31 servant de plot de grille. Cette structure présente un inconvénient du fait que la région 12 de type P+ de chaque cellule doit de préférence être aussi bien centrée que possible au milieu de chaque cellule 10 à l'intérieur de l'ouverture formée dans la région de grille dans la zone active. On peut envisager des procédés d'auto-alignement pour atteindre ce résultat. Ceci implique que cette région 12 de type P+ est réalisée après la formation de la grille. Par contre, la région P+ 20 située sous la grille est nécessairement formée avant la grille. Il faut donc, dans les cas où l'on veut réaliser un alignement des régions P+ 12 sur la grille, de prévoir deux étapes successives et deux masques pour former les régions P+ 12 et 20. Plus particulièrement, l'enchaînement du processus est le suivant - formation de la région P 21 - formation de la région P+ 20 - formation de la couche de silicium polycristallin et ouverture de celle-ci aux endroits choisis - formation des régions P+ 12 - formation des régions P 13 - formation des régions N+ 14 - formation et gravure des métallisations M1 et M3. Bien entendu, ce processus est présenté de façon très simplifiée et l'on a omis de mentionner diverses étapes d'oxydation et de désoxydation pour former des ouvertures. Un objet de la présente invention est de prévoir une nouvelle structure de transistor MOS ou IGBT dans laquelle le plot de grille est tel qu'il soit possible de limiter le nombre d'étapes de fabrication et le nombre de masques associés. Un autre objet de la présente invention est de prévoir un procédé de fabrication d'une telle structure qui limite le nombre d'étapes effectué tout en conservant les étapes classiques de fabrication d'un transistor MOS ou IGBT. Pour atteindre ces objets, la présente invention prévoit un transistor vertical de type MOS ou IGBT dont la partie active comprend, du côté de la face supérieure du composant, un réseau de cellules MOS formé dans des ouvertures d'une couche de silicium polycristallin, une métallisation de cathode étant en contact avec la surface supérieure de la plus grande partie des cellules et recouvrant la surface isolée de la couche de silicium polycristallin, la périphérie de ce transistor étant constituée d'une région de type P+ connectée à la métallisation de cathode, elle-même entourée d'une région du type P-, une métallisation de grille s'étendant à la périphérie du dispositif, partiellement au-dessus de la région de type P+, faisant contact avec des zones périphériques de la couche de silicium polycristallin, et se prolongeant par un plot de contact de grille. Le plot de contact de grille s'étend sur des cellules fantôme similaires aux cellules actives mais dans lesquelles la surface supérieure des ouvertures dans le silicium polycristallin est isolée et dans lesquelles des portions de la surface supérieure du silicium polycristallin sont dénudées et en contact avec la métallisation de grille. Selon un mode de réalisation de la présente invention, la métallisation de cathode comprend des extensions contactant des régions de contact avec la région P+ externe à la couche de silicium polycristallin. La présente invention prévoit aussi un procédé de fabrication d'un transistor vertical de MOS de type MOS ou IGBT, consistant à former une couche de silicium polycristallin isolée sur un substrat semiconducteur ; ouvrir cette couche de silicium polycristallin à des emplacements où l'on veut former des cellules MOS et à sa périphérie ; masquer la périphérie du composant à sa périphérie au-delà de la périphérie de la couche de silicium polycristallin et au-dessus d'une région de type P- ; procéder à une implantation/diffusion d'un dopant de type P ; parachever les cellules MOS ; former une première métallisation contactant la surface active de la plus grande partie des cellules MOS, et une deuxième métallisation de plot de grille au-dessus de cellules MOS dont la surface active supérieure est isolée et la grille est dénudée, la première métallisation étant aussi en contact avec des régions périphériques ayant subi l'implantation/diffusion d'un dopant de type P, et la deuxième métallisation étant aussi en contact avec des régions périphériques de la couche de silicium polycristallin. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles les figures 1A et 1B représentent une vue en coupe et une vue de dessus schématiques d'un transistor MOS ou IGBT selon l'art antérieur, la figure 1A étant une vue en coupe selon la ligne AA de la figure 1B ; et les figures 2A et 2B représentent une vue en coupe et une vue de dessus schématiques d'un transistor MOS ou IGBT selon la présente invention, la figure 2A étant une vue en coupe selon la ligne AA de la figure 2B. En figures 2A et 2B, la partie active du transistor est identique à celle de l'art antérieur décrite en relation avec les figures 1A et 1B et comprend des cellules 10 formées dans des ouvertures d'une grille en silicium polycristallin 11. La présente invention diffère de la structure de l'art antérieur par le mode de prise de contact de grille et la structure du plot de grille. Comme le représentent les figures, le plot de grille est formé dans une région du composant dans laquelle on a formé des cellules fantôme 40 similaires aux cellules actives 10. La région périphérique de type P+ est désignée par la référence 41 et la région périphérique de type P- est désignée comne précédemment par la référence 21. Les cellules fantôme 40 sont similaires aux cellules actives 10 sauf qu'elles ne contiennent de préférence pas les régions de type N+ 14. D'autre part, la surface des cellules 40, au-dessus des régions P+ et P- 12 et 13 est revêtue d'une couche isolante 43 tandis que des ouvertures 45 sont formées au-dessus des régions de grille. Ainsi, lors de l'étape de métallisation, on forme une métallisation de cathode M4 similaire à la métallisation de cathode M1 des figures 1A et 1B mais la métallisation de contact de grille M5 diffère de celle des figures 1A et 1B en ce quelle est en contact avec une pluralité de régions 45 de la grille. Un avantage de cette structure est que l'ensemble des régions P+ peut être formé en une seule étape, après formation et gravure de la couche de silicium polycristallin 11. Ainsi, les régions P+ sont situées à tous les emplacements ouverts dans cette couche de silicium polycristallin et à l'extérieur de cette couche de silicium polycristallin. La topographie d'un transistor selon la présente invention apparaît mieux dans la vue de la figure 2B. Une couche de silicium polycristallin 11 est située à l'intérieur de la zone délimitée par le trait en pointillés 11. La région de type P+ 41 s'étend entre cette limite 11 et le trait désigné par la référence 41. La région P' 21 s'étend entre les traits désignés par les références 21-1 et 21-2. La métallisation de grille s'étend entre les traits désignés par les références M5-1 et M5-2. La métallisation de source ou de cathode s'étend à l'intérieur du trait désigné par la référence M4. Les zones de contact entre chaque métallisation et les régions sous-jacentes sont désignées par des croix. Ainsi, on voit que la métallisation M4 est en contact avec la surface supérieure de chacune des cellules 10 et comporte des extensions en contact avec des ouvertures 46 formées au-dessus de portions de la surface supérieure de la couche de type P+ 41 (ces contacts ne sont pas visibles en figure 2A). La métallisation de grille M5 est en contact avec des régions supérieures 45 de la grille des cellules fantôme ainsi qu'avec des extensions 48 de la région de grille (non visibles en figure 2A). A la différence de la structure des figures 1A et lB, dans la structure des figures 2A et 2B, les régions 12 de type P+ situées sous le plot de grille et correspondant aux cellules fantôme 40 ne sont pas connectées à la métallisation M4. Le contact sur la région de type P+ est seulement pris au niveau des ouvertures 46. On notera toutefois qu'il est connu que de telles régions de type P+, flottantes, suffisent à assurer la tenue en tension du composant. Elles se comportent en effet comme des anneaux de garde qui repoussent les lignes de champ vers les anneaux P+ et P- périphériques. Bien entendu, la présente invention est susceptible de nombreuses variantes et modifications qui apparaîtront à l'homme de l'art. Notamment, en ce qui concerne le dessin des cellules et la surface de celles-ci. A titre d'exemple, dans un mode de réalisation de la présente invention, chacune des cellules a une dimension de 25 ym et est espacée des voisines de 25 ssm, la surface active ayant une valeur totale de l'ordre de 1 mon2, On peut alors réaliser un plot de grille de 400 x 300 ssm2 en utilisant 45 cellules fantôme. On notera également que la disposition et la forme du plot de grille peuvent être quelconques. REVENDICATIONS 1. Transistor vertical de type MOS ou IGBT dont la partie active comprend, du côté de la face supérieure du composant, un réseau de cellules MOS (10) formé dans des ouvertures d'une couche de silicium polycristallin (11), une métallisation de cathode (M4) étant en contact avec la surface supérieure de la plus grande partie des cellules et recouvrant la surface isolée de la couche de silicium polycristallin, la périphérie de ce transistor étant constituée d'une région de type P+ (41) connectée à la métallisation de cathode, elle-même entourée d'une région du type P- (21), une métallisation de grille (M5) s'étendant à la périphérie du dispositif, partiellement au-dessus de la région de type P+, faisant contact avec des zones périphériques (48) de la couche de silicium polycristallin (11), et se prolongeant par un plot de contact de grille ; caractérisé en ce que le plot de contact de grille s'étend sur des cellules fantôme (40) similaires aux cellules actives mais dans lesquelles la surface supérieure des ouvertures (43) dans le silicium polycristallin est isolée et dans lesquelles des portions (45) de la surface supérieure du silicium polycristallin sont dénudées et en contact avec la métallisation de grille (M5). 2. Transistor selon la revendication 1, caractérisé en ce que la métallisation de cathode comprend des extensions contactant des régions (46) de contact avec la région P+ (41) externe à la couche de silicium polycristallin. 3. Procédé de fabrication d'un transistor vertical de MOS de type MOS ou IGBT, caractérisé en ce qu'il comprend les étapes suivantes former une couche de silicium polycristallin isolée (11) sur un substrat semiconducteur ouvrir cette couche de silicium polycristallin à des emplacements où l'on veut former des cellules MOS et à sa périphérie masquer la périphérie du composant à sa périphérie audelà de la périphérie de la couche de silicium polycristallin et au-dessus d'une région de type P (21) procéder à une implantation/diffusion d'un dopant de type P+ parachever les cellules MOS former une première métallisation (M4) contactant la surface active de la plus grande partie des cellules MOS, et une deuxième métallisation (M5) de plot de grille au-dessus de cellules MOS dont la surface active supérieure est isolée et la grille est dénudée, la première métallisation étant aussi en contact avec des régions périphériques ayant subi l'implantation/ diffusion d'un dopant de type P, et la deuxième métallisation étant aussi en contact avec des régions périphériques de la couche de silicium polycristallin.