Brevet FR2755531A1 — publié le 19980507

Cette invention concerne le domaine technique des mémoires associatives ou mémoires adressable par le contenu. les précédents types de mémoire adressable par le contenu n'offrent pas la possibilité d'utiliser ces circuits comme une mémoire à lecture/écriture à accès aléatoire. Les mémoires adressable par le contenu autorisent la reconnaissance et la localisatoin d'une donnée,mais ne permettent pas de disposer d'informations supplémentaires. La mémoire active segmentable est une mémoire qui offre sept modes de fonctionnement. 1) lecture à accès aléatoire 2) écriture à accès aléatoire 3) reconnaissance et localisation d1une chaine de référentiels, utilisant comme suurce d'information une chaine de vecteurs 4) reconnaissance et localisation d'une chaine de référentiels, utilisant comme source d'information un référentiel 5) lecture d'une chaine de caractères (référentiel ou vecteur) 6) lecture de x parmi n caractères d'une chaine 7) lecture du dernier vecteur d'une chaine En modes lecture associative La source de l'information est un module actif pour le bus données. La source de l'information est un module actif pour le bus adresses. La source de l'informatinn es un module actif pour le bus bornes La mémoire active segmentable permet une organisation en niveaux La mémoire active segmentable est une mémoire à architecture matricielle constituée d'un driver-coupleur (fg 13,te 2),de deux décodeur-encodeur (fg 12,te 8) et de 2^n modules actif. A chaque noeuds est connecté un module actif. Les modules actif sont constitué d'un controleur,d'un registre trace (indicateurs),d'un registre référentiel,d'un registre vecteur et d'un comparateur (fg1,10,11). Quatre bus accèdent à la mémoire. 1) le bus modes,unidirectionnel sur ce bus circule une donnée qui définie le mode de fonction nement des modules actif 2) le bus bornes,bidirectionnel sur ce bus circule une donnée qui définie la position d'un caractère dans une chaine. 3) le bus données,bidirectionnel sur ce bus circule une donnée qui est la source ou la destination des registres référentiels ou vecteurs. 4) le bus adresses,bidirectionnel sur ce bus circule l'adresse d'un module actif. Le controleur: C'est un plan ET/OU (fg 1) La partie 01 du controleur sélectionne le types de regitre utilisé lecture/écriture aléatoire (fg 2,te 11) 510 sélectionne le type de registre utiliser référentiel et trace ou vecteur et trace en écriture référentiel ou vecteur en lecture M1,M2,M3 déterminent le type de transfert (lecture ou écriture) La partie 02 du controleur (fg 3,te 3)détermine la reconnaissance et la localisation d'une chaine de référentiels utilisant comme source d'information une chaine de vecteurs. MO,M1,M2,M3 déterminent le mode de fonctionnement AR report antérieur de résultat PR report postérieur de résultat D,E,L.,LP définissent les bornes d'une chaine de caractères RL indicateur résultat CH résultat comparateur VO sélection de l'indicateur RZ en écriture V1 éfacement de RZ (mise à zéro) R résultat RO report de résultat RV sélection de la source du comparateur La partie 03 du controleur (fg 4,te 7)détermine la reconnaissance et la localisation d'une chaine de référentiels utilisant comme source d'information un référentiel MO,M1,M2,M3 déterminent le mode de fonctinnement PC report postérieur comparateur LA,LP définissent les bornes d'une chaine de caractères CM résultat comparateur VO sélection de l'indicateur RZ en écriture CO report de résultat comparateur La partie 04 du controleur (fg 5,te 10) détermine la lecture d'une chaine de caractères. M1,M2,M3 déterminent le mode de fonctionnement AR report antérieur de résultat PL report postérieur de chainage LA,LP définissent les bornes d'une chaine de caractères RZ indicateur de résultat YO validation de chainage Y1 validation de lecture V1 éffacement de RZ (mise à zéro) D,E définissent les bornes d'une chaine de caractères AD validation adresse (module actif source) La partie 05 du controleur (fg 6,te 9) détermine la lecture de x parmi n caractères d'une chaîne. M1,M2,M3 déterminent le mode fonctionnement AJ report antérieur de saut LA,LP définissent les bornes d'une chaine de caractères J indicateur de saut RZ indicateur de résultat Y1 validation de lecture V1 éffacement de RZ (mise à zéro) JO report de saut D,E définissent les bornes d'une chaine de caractères La prtie 06 du controleur (fg 7,te 4) détermine la lecture du dernier vecteur d'une chaine de caractères. M1,M2,M) déterminent le mode de fonctionnement LA,LP définissent les bornes d'une chaine de caractères RZ indicateur de résultat ORV sélectionne le registre vecteur en lecture E défine la borne de fin d'une chaine de caractères AD validation adresse (module actif source) La partie 07 du controleur (fg 8,te 5) MO défini la source de l'information du bus données Y7 validation lecture Le registre trace (indicateurs) C'est un registre statique 4 bits (fg IO,te 12) LA,LP indicateur de bornes,définissent les bornes d'une chaine de caractères J indicateur de sat RZ indicateur de resultat IRR sélectionne les indicateurs LA,Li' en écriture IRV sélectionne l'indicateur J en écriture VO sélectionne l'indicateur RZ en écriture V1 éffacement de l'indicateur RZ (mise à zéro) GR éffacement de l'indicateur RZ (mise à zéro générale) R/W validation écriture La source de l'information est la ligne D du bus bornes pour l'indicateur LA, la source de l'information est la ligne E du bus bornes pour l'indicateur LP. La source de l'information est la ligne E du bus bornes pour l'indicateur J. CM (source comparateur) est la source de l'information pour l'indicateur RZ. Registres référentiel,vecteur et comparateur (fg 11,te 1) Les registres référentiel et vecteur sont des registres statique double accè n bits (n étant le format du bus données) chacun de ces deux registres peut etre la destination de l'information du bus données. chacun de ces deux registres peut etre la source de l'information du bus données ou du comparateur. Les deux registres ne peuvent pas etre la source de l'information du comparateur concomitamment. Les deux registres ne peuvent pas etre la source de l'information du bus données concomitamment. Les deux registres ne peuvent pas etre la destination de l'information du bus données concomitamment. RV défini la source du comparateur IRR sélectionne le registre référentiel en écriture IRV sélectionne le registre vecteur en écriture ORR sélectionne le registre référentiel en lecture ORV sélectionne le registre vecteur en lecture V1 force à zéro le résultat du cpmparateur CM résultat comparateur R/W validaton écriture Le décodeur-encodeur (fg 12,te 8) C'est un plan ET/ET,lapartie ET constituée de n drivers et de 2^n nand 3 etats activés par la commande TSO (valide le plan ET La combinaison binaire (1 parmie 2^n) appliquée aux entrées sélectionne une sortie parme 2An (n étant le format du bus adresses). Chaque sortie correspond à une colonne (x) de la matrice pour le circuit décodeur-encodeur utiliser pour l'adressage des colonnes. Chaque sortie correspond à une ligne (y) de la matrice pour le circuit décodeur-encodeur utiliser pour l'adressage des lignes. La partie ET est constituée de n+l and dont n and 3 états et 1 and.La commande TSO' valide le plan ET à l'état haut. Un état bas appliqué à une de ces etrées constitu sur les sorties la combinaison binaire qui lui correspond (1 parmi 2^n) Si aucune des entrées n'est à l'état bas la sortie FL est à l'état haut. Quand le décodeur est validé la source de l'information est le bus adresses,la destination est une ligne ou une colonne de la matrice. Quand l'encodeur est validé la source de l'information est une ligne ou une colonne de la matrice1 la destination est le bus adresses. La conception de ce circuit permet de disposer d'un bus adresses bidirectionnel. TE 1 R#W V1 RV 1RR 1RV ORR ORV Refo@ D@ VeTo@ CM o o o o o o X X X 1 0 1 0 0 0 0 x x x 1 XOMP 0 0 0 0 0 0 x x y 0 0 1 0 0 0 0 y x x 0 AVT o x 1 0 o o O > c x x x APT o X 4 o o o x x x - @@@ AVT 0 x 0 1 0 0 x x x x APT 0 x 0 1 0 0 x x x x 1 x 0 0 Lec 0 1 x y y 0 TE 2 CS DIR M0 M1 M2 M3 TSO TSO D E D@ 1 X 1 1 1 1 0 1 in in Hz CI Non VaL1de 0 ReF 0 0 1 0 1 0 1 in in OUT Lec 0 1 0 1 1 0 1 in in in Ecr 1 VeT 0 X 0 0 0 1 0 OUT OUT OUT Lec String 1 0 0 x 1 0 0 1 0 OUT OUT OUT Lec x/n 1 0 x x 1 1 0 1 0 OUT OUT OUT Lec LV 0 1 0 0 0 1 0 1 in in in Trace ReF 0 1 1 0 0 1 0 1 in in in trace VeT TE 3 E rlO 5 RIJ1 o 1 ) Hz I n, I AR RblRV AVTJ o o o -1 X PR D LA LP RZ CM VO \14 R APT t K o yxl O 0 0 0 O o I A ~ o o o 4 o o 4 4 r o 4 4 o o [IFj 4 AN 4 X o o d C 4 4 s o 4 4 Air x 4 o o 4 o o s A A A o o c A Y Y oN co o o o A X o .f 3 8 O o o A O ,.r TE 4 E S M1 M2 M3 LA LP RZ ORV E AS 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 0 3 C: O 0 100 # # 1 0 0 0 1 1 0 # # 0 0 0 0 TE 5 TE 6 E S E S MO Y1 ORR ORV M3 AD y x 0 1 0 1 1 x H2 H2 1 1 1 0 0 1 1 0 1 0 0 0 0 0 1 TE 7 E S M0 M1 M2 M3 PC LA LP CM VO CO x 1 1 1 1 1 x 1 1 0 0 0 1 1 0 x 1 1 1 0 0 1 0 1 0 x 0 0 1 0 0 x 1 0 0 0 0 x 0 0 # # # # x x x x x 0 TE 8 E TS o A r-1 An 2 fi d A o r o e FL r56' TSo Air-l n-'L P14 AD X YX r r 1 FL 1 Ce" " o v o 0 I 0 t2~1 ' ~ 0 I 0101 1 A A X X 4 X d . d o O o o o O O d A 4 O o O O 1 A O A A ENCDDh6F: A O > 1 O A 4 0 4 O A A A I A A 4 d O 1 4 X A 4 d X d X w d FL H Q 5 M1 M2 M3 AJ LA LP J RZ y1 v1 JO D E RD 1 0 0 1 x x x x 0 0 1 Hz Hz 0 x 0 0 0 1 0 0 0 Hz Hz 0 1 0 0 x 0 0 1 1 1 1 1 1 0 1 0 1 0 0 1 0 0 0 Hz Hz 0 1 0 0 0 1 0 1 1 1 1 1 0 0 1 0 1 1 0 1 0 0 0 Hz Hz 0 1 0 0 0 1 1 1 1 1 1 0 0 1 1 Tb 10 E S M1 M2 M3 AR PL LA LP RZ YO LO y1 v1 D E AD 0 0 0 x x x y 0 0 0 0 0 Hz Hz 0 1 1 0 x 1 1 0 0 0 1 1 1 1 1 x 0 0 1 0 1 0 1 0 0 0 1 0 1 1 0 1 1 TE 11 E S y x M0 M1 M2 M3 ORR ORV IRR IRV 1 1 1 0 x x x x 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 1 1 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 1 1 0 0 1 0 TE 12 E S R/W CM GR VO V1 IRR IRV D E LA LP J RZ NT x 0 0 0 0 0 x x x x x x 0 0 x x AVT x 0 0 0 1 0 1 0 x x x x 1 1 x x 0 0 0 0 APT x 0 0 0 1 0 1 0 1 0 x x 1 1 1 1 0 x AVT x 0 0 0 0 1 x x x x 1 x 0 0 APT x 0 0 0 0 1 x x x x 1 1 AVT 0 1 0 0 1 0 0 x x x x x x x APT 0 1 0 0 1 0 0 x x x x x 0 0 AVT 1 0 0 1 0 0 0 x x x x x 0 1 APT 1 0 0 1 0 0 0 x x x x x 1 1 AVT x 1 0 0 0 0 x x x x x 0 1 APT x 1 0 0 0 0 x x x x x 0 0 REVENDICATIONS 1)mémoire active segmentable caractérisée par sept modes de fonctionnements (fg 1). 2)Selon la revendication 1 mémoire caractérisée par un mode lecture à accès aléatoire (fg 2,te 11). 3)Selon la revendication 1 mémoire caractérisée par un mode écriture à accès aléatoire (fg 2,te 11). 4)Selon la revendication 1 mémoire caractérisée par un mode reconnaissance et localisation d'une chaine de référentiels, utilisant un référentiel comme source d'information (fg 4,te 7). 5)Selon la revendication 1 mémoire caractérisée par un mode reconnaissance et localisation d'une chaine de référentiels, utilisant une chaine de vecteurs comme source d'information (fg 3,te 3). 6)Selon les revendications 1 et 4 ou 5 mémoire caractérisée par un mode lecture d'une chaine de caractères (fg 5,te 10). 7)Selon les revendications 1 et 4 ou 5 mémoire caractérisée par un mode lecture de x parmi n caractères d'une chaine de caracstères (fg 6,te 9). 8)Selon les revendications 1 et 4 ou 5 mémoire caractérisée par un ode lecture du dernier vecteur d'une chaine de caractères (fg 7,te 4). 9)Selon les revendication précédentes mémoire caractérisée en ce qu'elle permet une organisation en niveaux. MEMOIRE ACTIVE SEGMENTABLE Description succincte Fonctions: -lecture à accès aléatoire -écriture à accès aléatoire -reconnaissance et localisation d'une chaine de référentiels, utilisant un référentiel comme source d'information. -reconnaissance et localisation d'une chaine de référentiels, utilisant une chaine de vecteurs comme source d'information. -lecture d'une chaine de caractères: référentiel vecteur -lecture de x parmi n caractères d'une chaîne. -lecture du dernier vecteur d'une chaine. Types d'informations (source,destination) -borne:bus bornes -référentiel:bus données -vecteur:bus données -adresse:bus adresses Bus (4 bus) -bus bornes:bidirectionnel,format 2 bits -bus données:bidirectionnel,format n bits -bus adresses:bidirectionnel,format n bits -bus modes:unidirectionnel,format 4 bits