Brevet FR2751500A1 — publié le 19980123

I La présente invention concerne un circuit de lecture de barrettes de photodétecteurs. Elle s'applique notamment aux imageurs thermiques de hautes performances utilisant un balayage optomécanique de l'image perpendiculairement à une barrette de photodétecteurs. Dans ces imageurs, le balayage est effectué par un système opto- mécanique adapté comportant en particulier un miroir mobile et une combinaison optique de formation et de projection d'une image de la scène observée sur la barrette de détection. Classiquement, la barrette comporte dans la direction perpendiculaire au balayage, un nombre N de voies de détection permettant de lire en parallèle N champs instantanés. Dans le but d'améliorer la sensibilité des imageurs, chaque voie de détection comporte un nombre déterminé Nd de "capteurs" alignés dans le sens du balayage, tel que chaque point ou pixel du champ de prise de vue soit analysé successivement par chacun des Nd capteurs. L'amélioration de la sensibilité est obtenue en recalculant en phase puis en additionnant, grâce à des circuits spécialisés, les signaux électriques délivrés par chacun des capteurs d'une même voie. Du fait que le bruit s'ajoute de façon quadratique, I'ajout des signaux fournis par les Nd capteurs permet d'améliorer le rapport signal à bruit du facteur N-. Ce traitement des signaux est connu dans la littérature spécialisée sous le vocable "d'intégration retardée" et est souvent désigné sous l'abréviation anglo-saxonne TDI de "Time Delay and Integration". Dans les réalisations connues, à chaque élément de détection est associé un circuit d'injection et d'intégration des photo-charges générées par les cellules photosensibles proportionnellement à l'éclairement reçu. En fin de période d'intégration, la lecture de l'état de l'intégrateur a lieu soit par un registre à décalage comportant autant d'entrées latérales que la voie de détection soit dans les réalisations en technologie CMOS par un circuit sommateur comportant des amplificateurs opérationnels à capacités commutés. Comme le nombre d'informations en cours de traitement, à un instant donné, est fixé par le nombre de voies de détection "N", le nombre de capteurs par voie Nd, le rapport entre le pas Pd des capteurs et le pas Pe d'échantillonnage de l'image dans les sens du balayage et qu'à chacune de ces informations est affecté un opérateur d'intégration retardé TDI comportant N.Nd.Pd/Pe sommateurs, les dimensions des barrettes se trouvent être rapidement limitées par d'une part, l'encombrement du circuit de lecture et d'autre part, par la puissance dissipée. A titre d'exemple, si N = 1000, Nd = 10 et Pd/Pc = 3, 30000 sommateurs TDI sont nécessaires. Par ailleurs, le bruit basse fréquence, le gain limité, les dispersions de gain et d'offset des amplificateurs opérationnels, auxquels se conjuguent les fluctuations des valeurs des capacités de sommation, conduisent à superposer au signal vidéo restitué un bruit additionnel qu'il est difficile et coûteux de corriger. Le but de l'invention est de palier les inconvénients précités. A cet effet l'invention a pour objet un circuit de lecture de barrette de photodétecteurs pour imageurs à balayage optomécanique, la barrette comportant un nombre déterminé N de voies de détection constituées chacune de Nd capteurs disposés dans le sens de balayage, tel que chaque point de l'image soit analysé successivement par Nd capteurs d'une voie, caractérisé en ce qu'il comprend une échelle de sommation de courant associée à chaque voie de détection, composée d'un nombre déterminé M de circuits de sommation de courant et couplée à la voie de détection par l'intermédiaire d'un dispositif de conversion tension-courant. L'invention a principalement pour avantage qu'elle permet de réaliser des circuits de sommation dont les performances ne dépendent ni d'un contrôle précis des aspects géométriques ou des caractéristiques électriques des transistors mis en oeuvre, ni des capacités flottantes, linéaires et précises, toujours difficiles à réaliser et coûteuses en surface de silicium. D'autres caractéristiques et avantages de l'invention apparaîtront à lI'aide de la description qui suit faite en regard des dessins annexés qui représentent: La figure 1, un exemple schématisé de voies de détection composées de barrettes de capteurs photosensibles couplé à un circuit de lecture. La figure 2, un exemple de mis en oeuvre d'un circuit de lecture de barrettes de photodétecteurs selon l'invention. La figure 3, un mode de réalisation d'un sommateur de courant pour la mise en oeuvre du circuit de la figure 2. La figure 4, un mode de réalisation d'un circuit de conversion tension courant pour la mise en oeuvre du circuit de la figure 2. Les figures 5 et 6, des perfectionnements pouvant être apportés aux circuits des figures 3 et 4. La figure 7, un schéma de principe pour expliciter le fonctionnement d'une mémoire de courant. Le circuit de lecture selon l'invention qui est représenté à la figure 1 comprend N dispositifs de sommation S1 à SN couplés aux sorties respectives de N voies d'une barrette de détection composées chacune par Nd capteurs intégrateurs Cij. Chacun des capteurs Cij est disposé au croisement d'une ligne i et d'une colonne j de la barrette suivant une organisation matricielle et est composé par exemple de façon connue par un photodétecteur couplé à un amplificateur opérationnel câblé en intégrateur. Chaque colonne j forme ainsi une voie de détection qui est orientée dans le sens de balayage de l'image. Elle comporte un nombre déterminé Nd de capteurs intégrateurs reliés respectivement par l'intermédiaire d'interrupteurs lij à un même dispositif de sommation Sj dont un exemple de réalisation est montré à la figure 2. Celui-ci comprend, respectivement représentés à l'intérieur de lignes fermées en pointillés, une échelle de sommation en courant 1 couplée par son entrée à un dispositif de conversion tension-courant 2 par l'intermédiaire d'un étage amplificateur de courant 3. L'échelle de sommation en courant 1 se compose de M cellules de sommation Cp Pel1...M, chaque cellule étant reliée par l'intermédiaire d'un interrupteur SSOM(p) à la sortie de l'étage amplificateur de courant 3 pour former avec l'étage amplificateur de courant 3 un circuit intégrateur de courant organisé suivant le schéma de principe de la figure 3 o les éléments homologues à ceux de la figure 2 sont représentés avec les mêmes références. Ce circuit comporte deux transistors MOS, Tp et Tm fonctionnant en mémoire de courant selon le principe rappelé en Annexe 1. Ceux-ci sont reliés en parallèle par leurs électrodes de source et de drain et sont alimentés par une même source de courant SIo. Les transistors Tp et Tm composent respectivement l'un "Tp" I'étage amplificateur 3 et l'autre "Tm" une cellule de sommation Cp.Les grilles des transistors Tp et Tm sont reliées respectivement à la source de courant SIo par l'intermédiaire d'un interrupteur Ssom(p). Un interrupteur Scom relie également le point commun s à l'interrupteur Sp et à la source de courant SIO, à la sortie du dispositif de conversion tension courant 2. Ainsi réalisé chaque circuit intégrateur permet d'effectuer la somme des impulsions de courant transmises par le convertisseur tension courant 3 lors de l'analyse de la voie de détection à laquelle il est relié. Cette sommation est réalisée en pratiquant durant le balayage de la voie de détection des ouvertures successives des interrupteurs Sp et Scom suivies de la fermeture de l'interrupteur Ssom. En début de cycle lorsque les interrupteurs Scom et Sp sont fermés et que l'interrupteur Ssom(p) est ouvert, le courant Ipl qui circule dans le transistor Tp est donné par la relation Ip1=lo-(lMo+ld1) (1) dans laquelle lo désigne le courant fourni par la source de courant Slo, IMo est le courant traversant le transistor Tm et Idr est le courant fourni par le dispositif de conversion tension courant 2. Après un premier cycle le courant IM1 qui traverse le transistor Tm devient IM1 =o-lp1 =lMo+ld1 (2) et au nème cycle ce courant devient n IMn=lMo+ "Idk (3) k=1 Par ce principe, le transistor Tm acquiert la capacité de débiter un courant dont l'amplitude correspond à la somme des échantillons de courants Id(k) présentés à l'entrée de l'intégrateur. Un circuit logique séquenceur, non représenté, permet la commande d'un multiplexeur formé par la matrice d'interrupteurs "Ssom(p)" afin de configurer l'échelle de sommation pour que le transfert des Nd impulsions de courant correspondant à l'analyse d'un même pixel (P) de l'image se fasse toujours dans une seule et même cellule Cp de sommation qui lui est dédié. Ainsi, après que l'analyse d'un même pixel "p" du champ de prise de vue ait été faite par les Nd capteurs de la voie, le point mémoire dédié à l'analyse de ce pixel acquiert dans le circuit intégrateur de courant correspondant une capacité de débit égale à: Nd IMp,n = IMp,o + "Pp,d(k) (4) k=1 ce contenu est extrait par la fermeture de l'interrupteur Slec(p) commandé par le circuit séquenceur non représenté. Lorsque ce contenu est extrait, le circuit intégrateur de courant formant chaque cellule de sommation Cp est réinitialisé sous la commande du circuit séquenceur en formant l'interrupteur "Srst(p)" sur une tension de référence dont la valeur fixe celle du courant initial "IM(i,o)". Pour réaliser la conversion tension-courant, requise pour coupler les circuits d'intégration d'une voie de détection à une échelle de sommation 1 les circuits connus apparaissent mal adaptés au besoin d'une barrette de photodétecteurs composée de plusieurs centaines de voies. Pour palier cet inconvénient le circuit représenté à la figure 4 schématise un transconducteur compatible avec une grande densité d'intégration, dissipant peu de puissance et présentant une grande dynamique de fonctionnement linéaire. Il se compose de deux transistors MOSFET Mp1 et Mp2 montés en miroir de courant couplés à un transistor MOSFET de sortie Mn. Le transistor Mpl de type p est traversé par un courant constant o10 contrôlé par la branche secondaire d'un miroir de courant symbolisé par le transistor Mp2. Le potentiel du substrat du transistor Mpl est imposé par la tension à convertir "Vin" provenant de la voie de détection correspondante. Le courant IDS traversant le transistor Mpl,1 est relié au potentiel de sa source, à potentiel de drain constant, par la relation: IDS = (VG-VS- VTh)2 o, VTh est une tension de seuil qui s'exprime en fonction du potentiel VBS source-substrat par VTh = VThoVBS= +Y p (F + VBS +V) yp étant un coefficient d'effet de substrat et le potentiel du matériau. En appliquant sur la grille du transistor Mpl, une tension VGS= 2-p et en répercutant le potentiel de source obtenu sur la grille du transistor Mm de type N, la connexion de la source à une tension légèrement différente du potentiel de référence, permet d'obtenir une relation linéaire entre le courant traversant le transistor Mn et la tension appliquée au substrat du transistor Mpl. Le courant IDSN correspondant est donné par la relation IDSN = Cl (Vin + C2) avec C1+ = 2n et C2 = VThp +( +) Naturellement la mise en oeuvre de l'invention n'est pas limitée à l'exemple de réalisation qui vient d'être décrit. Une augmentation des performances du circuit de la figure 4 peut être obtenue de la façon représentée à la figure 5 o les éléments homologues à ceux de la figure 4 sont représentés avec les mêmes références, par l'ajout de transistors MOSFET, Mp3 et Mp4 qui permettent d'ajouter ou de retrancher un courant de décalage respectivement loff -loff au courant fourni par le circuit. Egalement pour rendre minimum les effets provoqués par les différentes sources de bruit et la dispersion des caractéristiques des circuits intégrateurs il peut être utilisé des mémoires de courant préférentiellement conçues comme le suggère la figure 6 à l'aide de montages cascodes actifs type "superMOS". Celles-ci présentent l'avantage de rendre négligeable les effets de modulation de la longueur effective du canal MOS en fonction des variations de potentiel. Comme montré sur la figure 5, les interrupteurs Scom et Ssom peuvent être d'une part, compensés pour annuler les effets du couplage entre les signaux de commande et la grille du transistor mémoire et d'autre part, réalisés avec des transistors de la plus petite taille afin de réduire l'effet de la charge mobile. Ce dernier effet peut aussi être marginalisé, en augmentant par exemple la capacité de grille du transistor mémoire ce qui permet également de réduire le bruit d'échantillonnage, et en opérant une fermeture lente des interrupteurs. ANNEXE 1 La figure 6 rappelle le principe d'une mémoire de courant. Celle-ci se compose d'un transistor MOSFET Tm alimenté par une source à courant constant lo, et de trois interrupteurs S1, S2 et S3. Lorsque le courant lo est suffisant, tel que Io >>2J, la fermeture des interrupteurs S1 et S2, q fait fonctionner le transistor Tm en régime de forte inversion et établit simultanément sur la grille du transistor un potentiel VG tel que: VG=VThp+ Dans les relations précédentes PB est un facteur de gain qui dépend de la largeur de grille W du transistor MOSFET, VThp représente la tension KT de seuil du transistor et- est le potentiel thermodynamique qui est q typiquement de 26mV pour T=300 K. L'ouverture des interrupteurs S1 et S2 puis la fermeture de l'interrupteur S3 permet au transistor TM de débiter sur la charge R un courant IR tel que IR =(Vg - VThP) soit IR=lo REVENDICATIONS 1. Circuit de lecture de barrette de photodétecteurs pour imageurs à balayage optomécanique, la barrette comportant un nombre déterminé N de voies de détection constituée chacune de Nd capteurs disposés dans le sens de balayage, tel que chaque point de l'image soit analysé successivement par Nd capteurs d'une voie, caractérisé en ce qu'il comprend une échelle de sommation de courant (1) associée à chaque voie de détection, composée d'un nombre déterminé M de circuits de sommation de courant (Tp,Tm) et couplée à la voie de détection par l'intermédiaire d'un dispositif de conversion tension-courant (2). 2. Circuit selon la revendication 1, caractérisé en ce que chaque circuit de sommation de courant d'une voie de détection comprend un premier et un deuxième transistor MOSFET (Tp, Tm) reliés en parallèle par leurs électrodes de source et de drain et alimentés par une même source de courant constant pour fonctionner en mémoire de courant. 3. Circuit selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le dispositif de conversion tension-courant (2) comprend un premier transistor MOSFET (MP1) d'un premier type de conduction, traversé par un courant constant 1o, et dont le substrat est polarisé par la tension "Vin" fournie par la voie de détection et un deuxième transistor MOSFET de conductibilité opposée au premier transistor, connecté par sa grille à l'électrode de drain du premier transistor et couplé par son électrode de drain à l'entrée du circuit de sommation. 4. Circuit selon la revendication 2, caractérisé en ce que les circuits de sommation sont couplés au dispositif de conversion tension-courant (2) par l'intermédiaire d'un circuit de multiplexage "Ssom(p)" pour permettre aux impulsions de courant délivrées par les Nd capteurs associés à la voie de sommation et correspondant à l'analyse d'un même point d'une image, d'être sommées dans un même circuit de sommation de courant (Tp, Tm).