Brevet FR2758422A1 — publié le 19980717

OSCILLATEUR EN ANNEAU EN TECHNOLOGIE CMOS L'invention concerne un oscillateur en anneau en technologie CMOS pour la production d'un signal d'horloge dans un circuit intégré. Un oscillateur en anneau consiste en une boucle de portes logiques en nombre impair. Pour minimiser l'influence de la tension d'alimentation sur la fréquence, on utilise habituellement seulement trois portes logiques 1, 2, 3 comme représenté sur la figure 1. Dans l'invention, on s'intéresse plus particulièrement à un oscillateur en anneau en technologie CMOS, du type comportant un amplificateur à seuil comme porte logique 2, avec en entrée, un circuit 4 à retard à résistance R et condensateur C. Les autres portes logiques 1 et 3 sont des inverseurs. Ces portes logiques inverseuses peuvent très bien réaliser en outre une fonction combinatoire. Par exemple la porte logique 1 pourrait être une porte NOR recevant sur une entrée supplémentaire, un signal de commande de marche/arrêt de l'oscillateur. Dans un oscillateur du type représenté sur la figure 1, l'utilisation d'un amplificateur à seuil permet de mieux contrôler la fréquence d'oscillation et de la réduire. L'amplificateur à seuil permet en effet de réduire l'influence du temps de propagation dans les portes logiques. I1 permet aussi d'immuniser l'oscillateur au bruit et de diminuer l'influence des variations de la tension d'alimentation. En effet, en dimensionnant de manière appropriée la résistance et le condensateur, en sorte que la constante de temps RC soit très supérieure au temps de propagation dans les portes logiques, la période d'oscillation de l'oscillateur peut être approximée par la formule suivante T = 2. Req. C. ln. [l-(Vb/Vcc)/l-(Vh/Vcc)] où - Vcc est le niveau de la tension d'alimentation, - Vb est le seuil de déclenchement à la descente de l'amplificateur à seuil, - Vh est le seuil de déclenchement à la montée de l'amplificateur à seuil, supérieur à Vb et - Req est la résistance équivalente du circuit à retard, prenant en compte les résistances d'entrée RON des transistors en série avec la résistance R. La tendance actuelle est à diminuer le niveau de la tension d'alimentation Vcc. Les circuits intégrés et donc les oscillateurs, doivent pouvoir fonctionner dans une gamme de tension élargie, allant par exemple de moins de deux volts à cinq ou six volts. La fréquence d'oscillation doit être stable dans cette gamme. Dans certains circuits électroniques comme les dispositifs à pompe de charge utilisés pour produire des hautes tensions capable d'alimenter des charges capacitives (mémoires), on cherche même à avoir une fréquence d'oscillation d'horloge plus élevée quand la tension d'alimentation diminue. Or à basse tension d'alimentation (3 volts et moins), les temps de propagation dans les portes logiques 1 à 3 ne sont plus négligeables devant la constante de temps RC. En effet, à basse tension, les transistors sont plus lents à commuter et leur résistance d'entrée RON augmente. Comme ordre de grandeur, on peut dire que RON est multiplié par cinq quand Vcc passe de cinq à deux volts. On a alors à basse tension une résistance équivalente Req dans le circuit à retard plus élevée du fait de l'augmentation des résistances RON en série avec la résistance R. La constante de temps égale à Req.C est augmentée et donc la fréquence d'oscillation diminuée. Ainsi la fréquence d'oscillation a tendance à diminuer avec la tension d'alimentation et l'oscillateur en anneau n'est donc pas stable dans une large gamme de tension. Un objet de l'invention est un oscillateur en anneau en technologie CMOS utilisant un amplificateur à seuil, dont la fréquence d'oscillation soit stable dans une large gamme de tension ou même dont la fréquence d'oscillation ait tendance à être plus élevée à basse tension d'alimentation. Or la fréquence d'oscillation dépend des seuils de déclenchement à la montée Vh et à la descente Vb de l'amplificateur à seuil, comme on peut le voir dans la formule rappelée ci-dessus. Dans l'invention, on a cherché un moyen d'agir sur ces seuils en sorte qu'il se rapprochent quand la tension d'alimentation baisse, pour compenser au moins la variation de la constante de temps Req.C et même un peu plus pour avoir une fréquence plus élevée à basse tension d'alimentation. Le moyen de l'invention a pour effet d'élever le rapport Vb/Vcc du seuil à la descente au niveau Vcc de la tension d'alimentation et de diminuer le rapport Vh/Vcc du seuil à la montée au niveau Vcc de la tension d'alimentation quand ce niveau Vcc diminue. De cette manière, l'écart Vh-Vb se réduit quand la tension d'alimentation baisse. Le moyen de l'invention pour obtenir cet effet agit sur la commande des grilles des transistors qui fixent ces seuils Vb et Vh. L'invention concerne donc un oscillateur en anneau en technologie CMOS comportant une première porte logique inverseuse, un amplificateur à seuil et une deuxième porte logique inverseuse rebouclés, un circuit à retard à résistance série et condensateur parallèle étant placé en entrée de l'amplificateur à seuil, ce dernier comportant un étage inverseur avec une branche supérieure à transistors MOS P et une branche inférieure à transistors MOS N et un étage de fixation des seuils à la montée et à la descente de la tension en entrée de l'amplificateur comprenant un premier transistor MOS de type P connecté entre la masse et un point milieu de la branche supérieure pour fixer le seuil à la descente et un deuxième transistor MOS de type N connecté entre la tension d'alimentation et un point milieu de la branche inférieure pour fixer le seuil à la montée, caractérisé en ce qu'il comprend en outre des moyens de contrôle de polarisation de la grille desdits premier et deuxième transistors pour que le rapport du seuil à la descente au niveau Vcc de la tension d'alimentation s'élève et le rapport du seuil à la montée au niveau Vcc de la tension d'alimentation diminue, quand ce niveau Vcc baisse. D'autres caractéristiques et avantages de l'invention sont détaillés dans la description suivante à titre indicatif et non limitatif et en référence aux dessins annexés, dans lesquels - la figure 1 représente un oscillateur en anneau à amplificateur à seuil selon l'état de la technique; - la figure 2 représente un oscillateur en anneau selon l'invention avec des moyens de contrôle pour faire se rapprocher les seuils à la montée et à la descente quand la tension d'alimentation diminue; - la figure 3 représente une autre variante de réalisation de l'oscillateur; - la figure 4 représente un circuit de source de tension utilisable dans l'invention; - la figure 5 représente une autre variante de réalisation de l'oscillateur et - la figure 6 représente l'évolution de l'hystérésis de l'amplificateur en fonction du niveau de Vcc, dans un oscillateur conforme à l'invention. La figure 1 représente un oscillateur en anneau de l'état de la technique avec un inverseur 1, un amplificateur à seuil 2 et un inverseur 3 rebouclés. Un circuit à retard 4 à résistance série R et condensateur parallèle C est placé en entrée de l'amplificateur à seuil 2. Cet amplificateur à seuil 2 comprend un étage inverseur 2a et un étage 2b de fixation des seuils Vh à la montée et Vb à la descente. L'étage inverseur 2a comprend dans une branche supérieure, deux transistors MOS de type P, T1 et T2, en série entre la tension d'alimentation et le noeud S de sortie de l'étage inverseur. Dans une branche inférieure, deux transistors MOS de type N, T3 et T4 sont placés en série entre le noeud de sortie S de l'étage inverseur et la masse Vss. Les grilles de ces quatre transistors sont reliées ensemble et forment l'entrée E de l'étage inverseur. L'étage 2b de fixation des seuils Vh et Vb comprend deux transistors MOS : un premier transistor MOS de type P, T5 connecté entre le point milieu C de la branche supérieure de l'étage inverseur et la masse Vss. On entend par point milieu le point de connexion entre les deux transistors de la branche. La grille du transistor T5 est commandée par la sortie S de l'étage inverseur. Un deuxième transistor MOS, de type N, T6, est connecté entre le point milieu D de la branche inférieure de l'étage inverseur et la tension d'alimentation Vcc. Sa grille est commandée par la sortie S de l'étage inverseur. L'entrée E et la sortie S de l'étage inverseur sont aussi l'entrée et la sortie de l'amplificateur à seuil. Le fonctionnement d'un tel amplificateur est bien connu. Rappelons simplement que le transistor T5 fixe le seuil Vb à la descente de la tension d'entrée E de l'amplificateur en retardant le basculement de la branche supérieure de l'étage inverseur. En pratique, quand la sortie S de l'étage inverseur est à zéro, le transistor T5 impose une tension minimum de l'ordre de la tension de seuil d'un transistor P Vtp sur le noeud C. Quand la tension VE sur la grille du transistor T1 devient suffisamment basse ( Quand la sortie S de l'étage inverseur est à un, le transistor T5 est bloqué. Le transistor T6 fixe le seuil Vh à la montée de la tension d'entrée VE, en retardant le basculement de la branche inférieure de l'étage inverseur. En pratique, quand la sortie S de l'étage inverseur est à un, le transistor T6 commute une tension maximum de l'ordre de Vcc-Vtn (Vtn étant la tension de seuil d'un transistor N) sur le noeud D. Quand la tension d'alimentation VE sur la grille du transistor T4 devient suffisamment élevée ( > Vh), le transistor T4 arrive à faire baisser la tension au noeud D, rendant conducteur le transistor T3 : la branche bascule. Le seuil à la montée Vh est fixé par les rapports géométriques W/L des transistors T4 et T6. Quand la sortie S est à zéro, le transistor T6 est bloqué. La figure 2 représente un oscillateur en anneau selon l'invention. Il comprend en plus des éléments déjà décrits en référence à la figure 1, des moyens de contrôle de polarisation des grilles des transistors T5 et T6 de l'étage de fixation des seuils. Ces moyens de contrôle permettent d'élever le rapport du seuil Vb de basculement au niveau Vcc de la tension d'alimentation, quand ce niveau Vcc baisse, en sorte que la branche supérieure de l'inverseur bascule plus vite à basse tension d'alimentation. Ces moyens de contrôle permettent aussi de diminuer le rapport du seuil Vh de basculement au niveau Vcc de la tension d'alimentation, quand ce niveau Vcc baisse, en sorte que la branche inférieure de l'inverseur bascule plus vite à basse tension d'alimentation. Si on note Vbi et Vhi les valeurs des seuils pour un niveau haut (5 volts) de la tension d'alimentation et Vbj et Vhj les valeurs des seuils pour un niveau bas (2 à 3 volts) de la tension d'alimentation, on obtient les courbes d'hystérésis de l'amplificateur à seuil 2 entre un niveau haut (5 volts) et un niveau bas (3 volts) de la tension d'alimentation Vcc représentées sur la figure 6. On voit bien sur cette figure que l'écart Vh-Vb diminue quand Vcc diminue. Un mode de réalisation des moyens de contrôle selon l'invention est représenté sur la figure 2. Ces moyens de contrôle comprennent un premier circuit de contrôle de polarisation CP1 associé au transistor T5 et un deuxième circuit de contrôle de polarisation CP2 associé au transistor T6. Le circuit CP1 comprend un premier transistor MOS de type P, T7, connecté entre la masse Vss et la grille du transistor T5 et un deuxième transistor MOS de type P, T8, connecté entre la tension d'alimentation Vcc et la grille du transistor T5. La grille du premier transistor T7 est connectée à la sortie S de l'étage inverseur. La grille du deuxième transistor T8 est connectée à la sortie OSC de la porte logique inverseuse 3 qui suit l'amplificateur à seuil. Quand la sortie S est à zéro, la sortie OSC est à un, le premier transistor T7 est passant et le deuxième transistor T8 est bloqué. C'est donc le transistor T7 qui commande la grille du transistor T5, en commutant sur cette grille au minimum un seuil de transistor P, Vtp. Le transistor est alors polarisé par une tension indépendante de la tension d'alimentation. Le seuil Vtp est en effet une constante liée à la technologie, et par exemple égal à 1 volts pour une technologie CMOS donnée. Si la tension d'alimentation diminue, Vtp étant fixé, le niveau de la tension d'alimentation Vcc se rapproche du niveau de la tension de grille du transistor T5. A bas Vcc, on a alors la tension de grille de l'ordre de Vcc, ce qui réduit la conductance du transistor T5 par rapport à la conductance du transistor T1. De cette manière on augmente le rapport Vb/Vcc et la branche supérieure bascule plus vite. Quand la sortie S est à un, la sortie OSC est à zéro. Le transistor T7 est bloqué, et le transistor T8 est passant ce qui permet de ne pas laisser la grille du transistor T5 flottante : le transistor T8 impose Vcc sur cette grille, bloquant ainsi le transistor T5. Quand la sortie S est à un, on retrouve donc le même fonctionnement que dans l'état de la technique. Le circuit CP2 comprend un premier transistor MOS de type N, T9, connecté entre la tension d'alimentation Vcc et la grille du transistor T6 et un deuxième transistor MOS de type N, T10, connecté entre la masse et la grille du transistor T6. La grille du premier transistor T9 est connectée à la sortie S de l'étage inverseur. La grille du deuxième transistor T10 est connectée à la sortie OSC de la porte logique inverseuse 3. Quand la sortie S est à zéro, la sortie OSC est à un. Le premier transistor T9 est passant et le deuxième transistor T10 est bloqué. On commute alors un niveau Vcc-Vtn sur la grille du transistor T6. Vtn est la tension de seuil du transistor N. C'est une constante fixée par la technologie. Elle est par exemple de 0,8 volt pour une technologie CMOS donnée. Le transistor T6 est donc polarisé par une tension de grille du type Vcc-constante. Si la tension d'alimentation Vcc diminue, la tension de grille se rapproche de zéro volt (Vss). Alors la conductance du transistor T6 devient inférieure à celle du transistor T4 : le rapport Vh/Vcc est ainsi diminué, la branche inférieure bascule plus rapidement. Le mode de réalisation des moyens de contrôle de polarisation décrit en relation avec la figure 1 a cependant quelques inconvénients. Les caractéristiques Vtp et Vtn varient avec le procédé. C'est à dire que pour une technologie donnée, on a un intervalle de valeurs [Vtmin, Vtmax] pour chacune de ces caractéristiques Vtn, Vtp. Ces caractéristiques varient aussi avec la température. En outre, le noeud C est polarisé à 2.Vtp (2 volts) par les transistors T5, T7 et le noeud D est polarisé à Vcc-2Vtn (Vcc-l,6 volts) par les transistors T6, T9. L'amplificateur est donc inopérant à bas Vcc, pour Vcc inférieur à 2.Vtp (la branche supérieure ne peut pas conduire) ou 2.Vtn (la branche inférieure ne peut pas conduire). Une première variante du mode de réalisation de l'invention est représentée sur la figure 3, pour avoir un fonctionnement indépendant du procédé de fabrication. Il consiste à utiliser des sources de tension stables pour polariser les drains des transistors T7 et T9. On utilise ainsi une source de tension Vrefl pour polariser le drain du transistor T7. Vrefl est une tension stable indépendante du procédé, de l'ordre de un volt, qui peut être par exemple fournie par un générateur de tension tel que décrit dans la demande FR 95 09023 incorporée ici par référence. Pour polariser le drain du transistor T5, on utilise une tension Vref2 stable, indépendante du procédé et égale à Vcc moins une constante. Cette tension Vref2 peut par exemple être produite à partir de la source de tension Vrefl. Un exemple de réalisation d'un générateur de tension Vref2 à partir de la source de tension Vrefl est représenté sur la figure 4. Ce générateur de tension comprend un transistor MOS de type P T11 monté en diode avec sa grille reliée à son drain et polarisé par un transistor MOS de type N, T12 connecté entre le drain du transistor Tll et la masse. Le transistor T12 est commandé sur sa grille par la tension Vrefl. Dans l'exemple, on prévoit un autre transistor MOS de type P, T13, monté toujours passant avec sa grille reliée à la masse et placé entre la tension d'alimentation et la source du transistor T11. On retrouve alors sur le drain du transistor T11, une tension Vref2 sensiblement égale à Vcc-Vrefl. Cette tension Vref2 est moins stable que la tension Vrefl, mais elle l'est suffisamment pour être utilisée dans l'invention. Cependant, avec cette variante, on est encore limité à bas Vcc, même plus que dans le schéma de la figure 2, car les transistors T5 et T7 commutent sur le noeud C le niveau Vrefl+2.Vtp et les transistors T6 et T9 commutent sur le noeud D le niveau Vref2+2.Vtn soit Vcc-Vref1+2.Vtn. Une autre variante de l'invention est représentée sur la figure 5. Cette variante permet d'améliorer le fonctionnement à bas Vcc (trois volts et moins) en utilisant des transistors T7' et T9' de types opposés aux transistors T7 et T9 et commandés sur leur grille par la sortie OSC. Les niveaux Vrefl et Vref2 sont alors commutés sans pertes sur les grilles des transistors T5 et T6. On gagne un seuil de transistor pour les niveaux commutés sur les noeuds C et D. En combinant cette variante à celle des figures 3 et 4, on retrouve alors sur le noeud C, avec les transistors T5 et T7', le niveau Vrefl+Vtp et sur le noeud D, avec les transistors T6 et T9', le niveau Vref2+Vtn. Dans un exemple pratique utilisant le circuit de la figure 3 avec une source de tension Vrefl telle que décrite dans la demande française précitée et une source de tension Vref2 produite selon le schéma de la figure 4, on a pu ainsi obtenir une fréquence de 7.7 MHZ à Vcc= 5 volts, de 12.3 MHZ à Vcc= 3 volts et de 8.55 MHZ à Vcc= 2 volts. Avec une source de tension Vref2 plus stable, et/ou la variante de la figure 5, on aurait un meilleur résultat à 2 volts. REVENDICATIONS 1. Oscillateur en anneau en technologie CMOS comportant une première porte logique inverseuse (1), un amplificateur à seuil (2) et une deuxième porte logique inverseuse (3) rebouclés, un circuit à retard (4) à résistance série (R) et condensateur parallèle (C) étant placé en entrée (E) de l'amplificateur à seuil, ce dernier comportant un étage inverseur (2a) avec une branche supérieure à transistors MOS P et une branche inférieure à transistors MOS N, la sortie (S) de l'étage inverseur étant donnée par le point milieu entre les deux branches, et un étage de fixation (2b) des seuils à la montée (Vh) et à la descente (Vb) de la tension en entrée (E) de l'amplificateur comprenant un premier transistor MOS de type P (T5) connecté entre la masse Vss et un point milieu (C) de la branche supérieure pour fixer le seuil à la descente (Vb) et un deuxième transistor MOS de type N (T6) connecté entre la tension d'alimentation Vcc et un point milieu (D) de la branche inférieure pour fixer le seuil à la montée (Vh), caractérisé en ce qu'il comprend en outre des moyens de contrôle de polarisation (CP1, CP2) de la grille desdits premier et deuxième transistors pour que le rapport (Vb/Vcc) du seuil à la descente au niveau Vcc de la tension d'alimentation s'élève et le rapport (Vh/Vcc) du seuil à la montée au niveau Vcc de la tension d'alimentation diminue quand ce niveau Vcc baisse. 2. Oscillateur en anneau selon la revendication 1, caractérisé en ce que les moyens de contrôle comprennent un premier circuit de polarisation (CP1) de la grille dudit premier transistor (T5) et un deuxième circuit de polarisation (CP2) de la grille dudit deuxième transistor (T6), le premier circuit de polarisation comprenant un troisième transistor MOS de type P (T7) connecté ente la masse (Vss) et la grille du premier transistor (T5), et un quatrième transistor MOS de type P (T8) connecté entre la tension d'alimentation Vcc et la grille du premier transistor (T5), le deuxième circuit de polarisation comprenant un cinquième transistor MOS de type N (T9) connecté entre la tension d'alimentation et la grille du deuxième transistor (T6) et un sixième transistor MOS de type N (T10) connecté entre la masse (Vss) et la grille du deuxième transistor (T6), les grilles des troisième (T7) et cinquième (T9) transistors étant commandées par la sortie (S) de l'étage inverseur (2a) et les grilles des quatrième (T8) et sixième (T10) transistors étant commandées par la sortie (OSC) de la deuxième porte logique (3). 3. Oscillateur en anneau selon la revendication 2, dans lequel les troisième et cinquième transistors (T7, T9) sont respectivement alimentés par une source de tension stable (Vrefl, Vref2). 4. Oscillateur en anneau selon la revendication 3, caractérisé en ce que la source de tension stable (Vref2) associée au cinquième transistor (T9) est produite à partir de la source de tension stable Vrefl associée au troisième transistor (T7). 5. Oscillateur en anneau selon l'une quelconque des revendications 2 à 4, dans lequel le troisième transistor est de type N (T7') et le cinquième transistor est de type P (T9'), les grilles des troisième et cinquième transistors étant commandées par la sortie OSC de la deuxième porte logique inverseuse (3).