Brevet FR2754960A1 — publié le 19980424

La présente invention concerne un dispositif formant décodeur de correction d'erreurs et un procédé pour corriger des erreurs produites dans des communications radio numériques. La figure 20 des dessins annexés est un schémabloc montrant un décodeur classique de correction d'erreurs prévu pour des codes concaténés, qui est décrit dans la demande de brevet japonais publiée sans examen sous le No5-235784. Sur la figure 20, on a représenté un codeur RS (réalisant un codage de Reed-Solomon) 101, un dispositif d'imbrication 102, un codeur à convolution 103, un trajet de transmission 104, un décodeur à convolution 105, un premier dispositif de remise dans l'ordre initial 106, un comparateur 107, un second dispositif de remise dans l'ordre initial 108 et un décodeur RS 109. Le codeur RS 101 ajoute un symbole de contrôle de code RS aux données. Le dispositif d'imbrication 102 imbrique l'ordre de transmission de données codées selon le codage RS. Le codeur à convolution 103 réalise un codage par convolution de données délivrées par le dispositif d'imbrication 102, et le trajet de transmission 104 transmet les données. Le décodeur à convolution 105 décode par convolution ses données de sortie et délivre simultanément une information concernant la fiabilité des données. Le premier dispositif de remise dans l'ordre 106 supprime l'imbrication ou remet dans l'ordre des données délivrés par le décodeur à convolution 105. Le comparateur 107 compare l'information de fiabilité délivrée par le décodeur à convolution 105, à un seuil. Le second dispositif de remise dans l'ordre initial 108 remet dans l'ordre initial un signal délivré par le comparateur 107. Le décodeur RS c'est-à-dire décodeur "Read-Solomon" 109 décode, au moyen d'un décodage RS, les données délivrées par le premier dispositif de remise dans l'ordre initial 106, sur la base d'un signal de sortie délivré par le second dispositif de remise dans l'ordre initial 108, en tant qu'information d'emplacement produite par une erreur, et délivre les données décodées selon le décodage RS. Les opérations concernant le signal reçu par le trajet de transmission 104 vont être décrites ci-après. La sélection du trajet est exécutée par le décodeur à convolution 105, et une série de bits décodés par convolution est délivrée. Simultanément, la valeur d'une valeur métrique du trajet pour les données délivrées en dernier est délivrée en tant qu'information de fiabilité. La valeur métrique du trajet est comparée à un seuil fixe dans le comparateur 107. Lorsque le comparateur 107 établit que la valeur de l'information de fiabilité est inférieure au seuil fixe, les données de sortie correspondant à l'information de fiabilité sont considérées comme un "effacement". Ensuite les données décodées délivrées par le décodeur à convolution 105 sont remises dans l'ordre initial dans le premier dispositif de remise dans l'ordre initial 106. L'information concernant "l'effacement" est remise dans l'ordre initial dans le second dispositif de remise dans l'ordre initial 108, et la correction d'erreurs, basée sur l'information "d'effacement" est exécutée dans le décodeur RS 109. Ensuite, un résultat de la correction d'erreurs est délivré par le décodeur RS 109. Avec la configuration décrite précédemment, le décodeur classique de correction d'erreurs pour des codes concaténés pose le problème indiqué ci-après. Etant donné que l'ensemble des données sont considérées comme un "effacement" en raison du décodage par convolution, l'ensemble des données est décodé selon le décodage RS, même lorsqu'une partie des données possède une haute fiabilité. C'est pourquoi la cadence d'effacement de symboles, qui sont prévus pour des parties correctes, est élevée. Par conséquent, le rendement de correction utilisant "l'effacement" diminue. La présente invention a pour but de résoudre le problème indiqué précédemment et à cet effet, dans une seconde procédure de décodage selon la présente invention, un signal de drapeau est ajouté uniquement à un résultat dont on estime fortement qu'il est erroné, parmi des résultats décodés au moyen du décodage de Viterbi. C'est pourquoi, étant donné que la cadence pour les symboles d'effacement pour des parties correctes est réduite, la capacité de correction d'erreurs du décodeur de correction d'erreurs est améliorée. Selon un aspect de la présente invention, il est prévu un décodeur de correction d'erreurs, qui exécute un décodage de Viterbi pour un signal numérique d'entrée én utilisant un algorithme de Viterbi, caractérisé en ce qu'il comprend des moyens d'addition de signaux de drapeau pour ajouter un signal de drapeau en un premier emplacement ou une différence entre la valeur métrique du trajet dans l'algorithme de Viterbi est inférieure à un seuil, et pour ajouter d'une manière continue des signaux de drapeau en des emplacements précédant le premier emplacement, tels que déterminés par un suivi rétrograde; et un décodeur utilisant un code de blocs pour décoder, en utilisant un code de blocs, le signal décodé au moyen d'un décodage de Viterbi, en considérant les emplacements marqués par les moyens d'addition de signaux de drapeau, en tant que positions d'effacement. Selon un autre aspect de la présente invention, il est prévu un décodeur de correction d'erreurs qui exécute un décodage de Viterbi pour un signal d'entrée numérique en utilisant un algorithme de Viterbi, caractérisé en ce qu'il comporte des moyens de détermination de fiabilité pour déterminer une fiabilité spécifique en fonction d'une différence entre des valeurs métriques de trajets dans le décodage de Viterbi; des moyens d'addition de signaux de drapeau servant à ajouter un signal de drapeau en un emplacement où la fiabilité déterminée par les moyens de détermination de fiabilité est inférieure à un seuil; et un décodeur utilisant un code de blocs pour réaliser un décodage en utilisant un code de blocs du signal décodé au moyen du décodage de Viterbi, en considérant l'emplacement marqué par un drapeau par les moyens d'addition de signaux de drapeau, comme étant un emplacement d'effacement. Selon un autre aspect de la présente invention, il est prévu un décodeur de correction d'erreurs, qui exécute un décodage de Viterbi pour un signal numérique d'entrée en utilisant un algorithme de Viterbi, caractérisé en ce qu'il comporte des moyens de détermination de fiabilité pour déterminer une fiabilité d'emplacement en fonction d'une différence entre des valeurs métriques de trajets dans le décodage de Viterbi; une pluralité de moyens d'inversion de bits, pour inverser un nombre prédéterminé de bits ayant de faibles fiabilités telles qu'elles sont déterminées par les moyens de détermination de fiabilité; un décodeur, utilisant un code de blocs, pour décoder, en utilisant un code de bloc, le signal décodé au moyen du décodage de Viterbi; et des moyens de sélection de signal de sortie décodé pour sélectionner un signal de sortie décodé provenant du décodeur utilisant un code de blocs et dont la valeur totale de la fiabilité des emplacements est la plus faible sur la base des résultats du décodage utilisant le code de blocs et exécuté par le décodeur utilisant un code de blocs. Selon un autre aspect de l'invention, il est prévu un procédé de décodage pour réaliser la correction d'erreurs dans un signal numérique d'entrée, caractérisé en ce qu'il comprend les étapes consistant à décoder selon un décodage de Viterbi un signal numérique d'entrée en utilisant un algorithme de Viterbi; sélectionner un trajet possédant une haute fiabilité, sur la base d'une valeur métrique de trajet dans l'étape de décodage utilisant le décodage de Viterbi; ajouter un signal de drapeau indiquant une faible fiabilité en un premier emplacement où une différence entre des valeurs métriques de trajets est inférieure à un seuil; spécifier un trajet dont il est très probable qu'il est fiable, par suivi rétrograde en utilisant l'algorithme de Viterbi lors de l'étape de décodage utilisant un décodage de Viterbi; ajouter continûment des signaux de drapeau indiquant une faible fiabilité en des emplacements qui précèdent le premier emplacement; effectuer un décodage utilisant un code de blocs en considérant le premier emplacement pourvu du signal de drapeau et les emplacements qui précèdent le premier emplacement comportant le signal de drapeau, en tant qu'emplacements d'effacement. Selon un autre aspect de la présente invention, il est prévu un procédé de décodage servant à corriger des erreurs, caractérisé en ce qu'il comprend les étapes consistant à décoder selon un décodage de Viterbi un signal numérique d'entrée en utilisant un algorithme de Viterbi; sélectionner un trajet possédant une haute fiabilité, sur la base d'une valeur métrique de trajet dans l'étape de décodage utilisant le décodage de Viterbi; spécifier un trajet dont il est très probable qu'il est fiable, par suivi rétrograde en utilisant l'algorithme de Viterbi lors de l'étape de décodage utilisant un décodage de Viterbi; déterminer une fiabilité sur la base d'une différence entre des trajets métriques en chaque emplacement; ajouter un signal de drapeau en indiquant une faible fiabilité en un premier emplacement, où une fiabilité déterminée est inférieure à un seuil; et décoder, en utilisant un code de blocs, le signal, décodé au moyen d'un décodage de Viterbi, en considérant le premier emplacement pourvu du signal de drapeau comme un emplacement d'effacement. D'autres domaines d'application de la présente invention apparaîtront à l'évidence à la lecture de la description détaillée donnée ci-après. Cependant, on comprendra que, bien qu'indiquant des formes de réalisation préférées de l'invention, la description détaillée et les exemples spécifiques sont indiqués uniquement à titre d'illustration étant donné que de nombreux changements et modifications peuvent y être apportés tout en restant dans le cadre de l'invention. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, qui sont donnés uniquement à titre d'illustration et n'ont aucun caractère limitatif pour l'invention et sur lesquels -- la figure 1A représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs selon une première forme de réalisation; - la figure 1B représente une configuration du décodeur de correction d'erreurs correspondant à la première forme de réalisation; - la figure 2A représente un treillis servant à expliquer le fonctionnement du décodeur de correction d'erreurs représenté sur la figure 1B; - la figure 2B représente une série de bits permettant d'expliquer le fonctionnement du décodeur de correction d'erreurs représenté sur la figure lB; - la figure 2C représente une série de signaux de drapeau permettant d'expliquer le fonctionnement du décodeur de correction d'erreurs représenté sur la figure lB; - la figure 2D représente une autre série de signaux de drapeau permettant d'expliquer le fonctionnement du décodeur de correction d'erreurs représenté sur la figure lD; - la figure 3A représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à une seconde forme de réalisation; - la figure 3B représente une configuration du décodeur de correction d'erreurs correspondant à la deuxième forme de réalisation; - la figure 4A représente une série de bits permettant d'expliquer le fonctionnement du décodeur de correction d'erreurs représenté sur la figure 3; - la figure 4B représente une série de signaux de drapeau permettant d'expliquer le fonctionnement du décodeur de correction d'erreurs représenté sur la figure 3; - la figure 4C représente une autre série de signaux de drapeau permettant d'expliquer le fonctionnement du décodeur de correction d'erreurs représenté sur la figure 3; - la figure 4D représente une série de symboles permettant d'expliquer le fonctionnement du décodeur de correction d'erreurs représenté sur la figure 3; - la figure 4E représente une autre série de signaux de drapeau permettant d'expliquer le fonctionnement du décodeur de correction d'erreurs représenté sur la figure 3; - la figure 5A représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs selon une troisième forme de réalisation; - la figure 5B représente une configuration du décodeur de correction d'erreurs correspondant à la troisième forme de réalisation; - la figure 6A représente un organigramme de fonctionnement d'un autre décodeur de correction d'erreurs conformément à la troisième forme de réalisation; - la figure 6B représente une configuration du décodeur de correction d'erreurs de la figure 6A; - la figure 7A représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à une quatrième forme de réalisation; - la figure 7B représente une configuration du décodeur de correction d'erreurs conformément à la quatrième forme de réalisation; - la figure 8A représente une série de bits permettant d'expliquer le fonctionnement de l'unité de détermination de fiabilité de la figure- 7B; - la figure 8B représente des différences de valeurs métriques de trajets permettant d'expliquer le fonctionnement de l'unité de détermination de fiabilité de la figure 7B; - la figure 8C représente une information de fiabilité déterminée permettant d'expliquer le fonctionnement de l'unité de détermination de fiabilité de la figure 7B; - la figure 8D représente une série de signaux de drapeau permettant d'expliquer le fonctionnement de l'unité de détermination de fiabilité de la figure 7B; - la figure 9A représente un organigramme de fonctionnement d'un autre décodeur de correction d'erreurs conformément à une quatrième forme de réalisation; - la figure 9B représente une configuration du décodeur de correction d'erreurs de la figure 9A; - la figure 10A représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à une cinquième forme de réalisation; - la figure lOB représente une configuration du décodeur de correction d'erreurs conformément à la cinquième forme de réalisation; - la figure 11A représente un organigramme de fonctionnement d'un autre décodeur de correction d'erreurs conformément à la cinquième forme de réalisation; - la figure l1B représente une configuration du décodeur de correction d'erreurs de la figure 11A; - la figure 12 représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à une sixième forme de réalisation; - la figure 13 représente une configuration du décodeur de correction d'erreurs conformément à une sixième forme de réalisation; - la figure 14 représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à une septième forme de réalisation; - la figure 15 représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à une huitième forme de réalisation; - la figure 16 représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à une neuvième forme de réalisation; - la figure 17 représente un organigramme de fonctionnement d'un autre décodeur de correction d'erreurs conformément à une neuvième forme de réalisation; - la figure 18A représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à une dixième forme de réalisation; - la figure 18B représente une configuration du décodeur de correction d'erreurs conformément à une dixième forme de réalisation; - la figure 19A représente un organigramme de fonctionnement d'un autre décodeur de correction d'erreurs conformément à la dixième forme de réalisation; - la figure 19B représente une configuration du décodeur de correction d'erreurs de la figure 19A; et - la figure 20, dont il a déjà été fait mention, représente un schéma-bloc montrant un décodeur classique de correction d'erreurs pour des codes concaténés. Forme de réalisation 1 On va maintenant décrire un décodeur de correction d'erreurs pour des codes concaténés conformément à la première forme de réalisation de la présente invention. Le point principal de la présente invention est décrit en référence aux résultats d'analyse représentant une fiabilité détériorée dans le décodage de Viterbi. En rapport avec des segments de données possédant une faible fiabilité dans un treillis du décodage de Viterbi, on estime que la cause de la faible fiabilité ne réside pas uniquement dans le trajet, sur lequel la faible fiabilité est estimée, mais réside également dans des trajets qui précèdent le trajet d'origine. C'est pourquoi, pour obtenir un résultat de décodage amélioré, la présente invention ajoute des signaux de drapeau à tous les trajets, dont les fiabilités sont faibles et exécute un second décodage en rapport avec les emplacements marqués de drapeaux, en tant que "emplacements d'effacement". La figure 1A représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs selon la présente forme de réalisation, et la figure 1B représente une configuration du décodeur de correction d'erreurs. Sur la figure lB, on a représenté un démodulateur 1, un décodeur de Viterbi 2 en tant que premier décodeur, une unité (moyens) 3 d'addition de signal de drapeau, un dispositif de remise dans l'ordre initial 4 pour remettre dans l'ordre initial un signal de sortie délivré par le décodeur de Viterbi 2, et un décodeur 5 utilisant un code de blocs possédant une performance unique. La figure 2A représente un treillis de position d'états permettant d'expliquer le fonctionnement du décodeur de correction d'erreurs représenté sur la figure 1B. Sur la figure 2A, la ligne en trait plein représente un trajet sélectionné par une procédure de suivi rétrograde exécutée par le décodeur de Viterbi 2. Un cercle noir représente un emplacement, au niveau duquel un signal de drapeau est ajouté étant donné qu'une différence de valeurs métriques de trajets (valeur métrique cumulée moins valeur cumulée) est inférieure à un seuil fixe. Comme cela est représenté sur la figure 2A, quatre états sont possibles pour chaque emplacement. En référence aux figures lA, lB, 2A, 2B, 2C et 2D, on va décrire ci-après le fonctionnement. Dans le décodeur de correction d'erreurs agencé comme représenté sur la figure lB, un signal est reçu lors d'un pas S1 (le terme "pas" sera omis ci-après) sur la figure 1A, et une information de décision logicielle pour chaque bit est produite par le démodulateur 1 en S2. S3 est un pas de sélection de trajet, qui sélectionne un trajet possédant une haute fiabilité sur le côté entrée de chaque emplacement sur la figure 2A, moyennant l'utilisation d'une valeur métrique de trajet dans le décodage de Viterbi. La série de bits représentée sur la figure 2B est délivrée dans le cas de la figure 2A. S4 est un pas d'addition d'un signal de drapeau, qui ajoute un signal de drapeau indiquant une faible fiabilité, en un emplacement où une différence de valeurs métriques de trajets est inférieure au seuil fixe. De tels signaux de drapeau sont ajoutés en cinq emplacements comme cela est représenté par des cercles noirs sur la figure 2A. s5 est un pas de suivi rétrograde lors du décodage de Viterbi, qui détermine une information de décision matérielle et sélectionne ensuite un trajet possédant la probabilité maximale. En effet le trajet représenté par les lignes en trait épaissi sur la figure 2A est défini par le pas de suivi rétrograde S5. En outre des sorties des signaux de drapeau correspondant à des emplacements ayant une faible fiabilité sont représentées sur la figure 2C. Lors de l'application du décodage de Viterbi, la présente invention procède sur la base du fait que la faible fiabilité due au fait qu'une différence des valeurs métriques de trajets est inférieure à un seuil fixe, ne résulte pas uniquement du seul trajet, sur lequel la faible fiabilité est déterminée, mais également de certains trajets qui précèdent le trajet initial, en tant que résultat cumulé. Par conséquent, sur la base de cette déduction, on suppose également que plusieurs trajets, qui précèdent l'emplacement possédant la faible fiabilité, possèdent une faible fiabilité. Par conséquent, lors d'un pas S6, des signaux de drapeau sont ajoutés continûment en des emplacements allant d'un emplacement marqué initialement d'un drapeau, jusqu'à des emplacements spécifiques qui précèdent l'emplacement marqué d'un drapeau initial, par l'unité 3 d'addition de signaux de drapeau. Le nombre de signaux de drapeau ajoutés aux emplacements spécifiques qui précèdent l'emplacement marqués d'un drapeau à l'origine, dépend des cas. Sur la figure 2A, deux signaux de drapeau supplémentaires sont ajoutés en des emplacements qui précèdent l'emplacement X marqué d'un drapeau, et au total trois signaux de drapeau sont appliqués à partir de l'emplacement X. Cela signifie que l'emplacement X marqué d'un drapeau possède une faible fiabilité cumulée. En réalité, on suppose que l'état de faible fiabilité commence à l'emplacement Y. La figure 2D représente des signaux de sortie en référence à ce qui précède. S7 est un pas servant à modifier l'ordre des données avec le dispositif de remise dans l'ordre initial 4. S8 est un pas de décodage utilisant un code de blocs, qui considère les emplacements continus marqués d'un drapeau, représentés sur la figure 2D, comme des emplacements d'effacement lors de l'exécution d'un décodage utilisant un code de blocs par le décodeur 5 utilisant un code de blocs. Ensuite le dernier résultat décodé est obtenu et délivré lors de S9. Des signaux de drapeau sont ajoutés uniquement à des bits dont il est très probable qu'ils soient erronés, et par conséquent le rendement du second décodage est accru. Forme de réalisation 2 La figure 3A représente un déroulement du fonctionnement d'un décodeur de correction d'erreurs selon la seconde forme de réalisation, et la figure 3B représente une configuration du décodeur de correction d'erreurs. Sur la figure 3B, un séparateur de symboles 6 servant à diviser une information en symboles constituée de plusieurs bits, et un décodeur de- Reed-Solomon RS sont utilisés à la place du décodeur 5 utilisant un code de blocs de la figure 1B. Les autres éléments de la figure 3B, à savoir le démodulateur 1, le décodeur de Viterbi 2, l'unité 3 d'addition de signaux de drapeau et le dispositif de remise dans l'ordre initial 4 sont sensiblement identiques aux éléments désignés par des chiffres de référence correspondants de la forme de réalisation et représentés sur la figure 1B. Les figures 4A à 4E représentent des exemples de processus exécutés par le décodeur de correction d'erreurs de la figure 3B dans le cas de la réception d'un flux en série de signaux numériques de "un symbole tous les trois bits" représenté sur la figure 4A, qui est similaire à la figure 2B. On va décrire ci-après le fonctionnement du décodeur de correction d'erreurs agencé comme représenté sur les figures 3A et 3B. Les opérations jusqu'au niveau du dispositif de remise dans l'ordre initial 4 sont les mêmes que les opérations de la figure 1. Dans S1 à S7, une information de décision logicielle est produite, un trajet est sélectionné en utilisant une valeur métrique de trajet, un signal de drapeau est ajouté en un emplacement où une différence de valeurs métriques de trajets est inférieure à un seuil fixe, un trajet est sélectionné au moyen d'un suivi rétrograde, et un nombre prédéterminé de signaux de drapeau sont ajoutés à des emplacements qui précèdent l'emplacement marqué d'un drapeau à l'origine. En S18, qui intervient à la suite de S7, les bits de sortie sont divisés en symboles. Les figures 4A à 4D représentent un exemple du flux de données divisé tous les trois bits. La série de symboles de la figure 4D correspond à des états de signaux de drapeau sur la figure 4C. En S19, qui est exécuté par le décodeur RS 7, si un symbole formé de trois bits comporte au moins un bit pourvu d'un signal de drapeau, ce symbole est considéré comme possédant une faible fiabilité, et un signal de drapeau est ajouté au symbole possédant la faible fiabilité, afin de considérer le symbole en tant qu'emplacement d'effacement. Par conséquent, des symboles comportant des signaux de drapeau, y compris les signaux de drapeau pour des bits précédents, sont considérés continûment comme des emplacements d'effacement. Les symboles comportant les signaux de drapeau représentés sur la figure 4E sont décodés en tant que "emplacements d'effacement" par le décodeur RS 7, et un résultat décodé est obtenu en S20. Etant donné que des signaux de drapeau sont ajoutés à des symboles qui sont très probablement errones, le rendement du second processus de décodage est accru comme dans la forme de réalisation 1. Forme de réalisation 3 La figure 5A représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs selon la troisième forme de réalisation et la figure 5B représente une configuration du décodeur de correction d'erreurs prévu à cet effet. Un but de la présente configuration est d'améliorer la fiabilité. Sur la figure 5B, on a représenté une unité (moyens) 8 de contrôle de CR (redondance cyclique) et une unité (moyens) 9 d'addition de signaux de drapeau. Les autres éléments sont sensiblement similaires à ceux pourvus de chiffres de référence correspondants dans la forme de réalisation 1. Les opérations des pas S1 à S5 exécutés dans le décodeur de'correction d'erreurs dans la présente forme de réalisation sont identiques à celles des formes de réalisation précédentes. En S21 sur la figure 5A, un contrôle de redondance cyclique est exécuté pour une information de décision concernant le matériel, déterminée par le décodage de Viterbi. Si un bit d'erreur est détecté lors du contrôle de redondance cyclique de S21, alors en S22 sur la figure 5A un signal de drapeau est ajouté au bit d'erreur par l'unité 9 d'addition de signaux de drapeau. Le décodage de Viterbi, le contrôle de redondance cyclique et l'addition d'un signal de drapeau sont exécutés de façon répétée pour des données reçues une par une. En S7 sur la figure 5A, l'ordre de l'information de décision concernant le matériel et l'ordre de signaux de drapeau ajoutés sont modifiés par le dispositif de remise dans l'ordre initial 4. En S8, les bits pourvus de signaux de drapeau sont décodés en second lieu de manière à être considérés comme des "emplacements d'effacement" par le décodeur 5 utilisant un code de blocs. Ensuite, les données finales décodées sont délivrées en S30. La figure 6A représente un organigramme de fonctionnement d'un autre décodeur de correction d'erreurs selon la présente forme de réalisation. La figure 6B représente une configuration du décodeur de correction d'erreurs. Certaines parties de la figure 6B sont les mêmes que celles représentées sur la figure 5B, hormis que la figure 6B sert à réaliser la correction d'erreurs de symboles. On n'indiquera pas la configuration et le fonctionnement du présent décodeur de correction d'erreurs étant donné que les éléments possédant les mêmes chiffres de référence ont déjà été expliqués dans les formes de réalisation 2 et 5. On ne donnera également pas l'explica- tion de chaque pas dans l'organigramme de fonctionnement, étant donné qu'il a déjà été décrit dans les formes de réalisation précédentes. Conformément à la présente configuration, il est possible d'ajouter un signal de drapeau uniquement à une série de bits dans laquelle une erreur est manifestement produite, et par conséquent le rendement du second décodage est accru. Forme de réalisation 4 La figure 7A illustre un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à la quatrième forme de réalisation, et la figure 7B représente une configuration du décodeur de correction d'erreurs. Sur la figure 7B, on a représenté une unité (moyens) 7 de détermination de la fiabilité et une unité (moyens) 11 d'addition de signaux de drapeau. Les autres éléments sont identiques à ceux pourvus des chiffres de référence correspondants de la forme de réalisation 1. Les figures 8A, 8B, 8C et 8D expliquent le fonctionnement de l'unité de détermination de fiabilité 10. Un exemple de bits de sortie en chaque emplacement après un décodage de Viterbi est représenté sur la figure 8A, et un exemple d'information correspondant aux bits de sortie est représenté sur les figures 8B, 8C et 8D. On va décrire ci-après les opérations. Les opérations S1 à S5 sont identiques à celles des formes de réalisation précédentes. En S31 sur la figure 7A, une information de fiabilité est déterminée par rapport à un résultat du décodage de Viterbi. Par exemple, des différences de valeurs métriques de trajets représentées sur la figure 8B sont calculées par rapport à la série de bits de sortie de la figure 8A. Ensuite en désignant par "p" l'information de fiabilité, "s" la différence de valeurs métriques de trajet et "p(i)" l'information de fiabilité du i-ème bit, on peut calculer "p" en utilisant la formule suivante p(i) = 0,7s(i) + 0,2s(i - 1) + 0,ls(i On ne donnera pas la description du fonctionnement du présent décodeur de correction d'erreurs, étant donné que ce fonctionnement apparaîtra aisément aux spécialistes de la technique en référence à la description fonctionnelle du décodeur de correction d'erreurs des formes de réalisation précédentes. Forme de réalisation 5 La figure 10A représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à la cinquième forme de réalisation et la figure 10B représente une configuration du décodeur de correction d'erreurs. Sur la figure 10B, on a représenté une unité (moyens) 16 de contrôle de signaux de drapeau et une unité 9 d'addition du second signal de drapeau, et les autres éléments sont identiques à ceux désignés par des chiffres de référence correspondants dans les précédentes formes de réalisation, hormis que l'unité 3 d'addition de signaux de drapeau est désignée comme étant une unité 3 d'addition d'un premier signal de drapeau. On va décrire ci-après le fonctionnement en référence à la figure 10A. La présente forme de réalisation est une combinaison des configurations de la forme de réalisation 1 et de la forme de réalisation 3. S'il existe un bit, au niveau duquel une différence de valeurs métriques du trajet est inférieure à un seuil fixe, un premier signal de drapeau est ajouté au bit RS 44 sur la figure 10A, et des premiers signaux de drapeau sont également ajoutés à un nombre prédéterminé de bits précédents S46 sur la figure 10A, par la unité 3 d'addition d'un premier signal de drapeau. Ensuite dans S47, lorsqu'une uns erreur est détectée au moyen d'un contrôle de redondance cyclique en S21, un second signal de drapeau est ajouté à l'unité 9 d'addition du second signal de drapeau au bit, dans lequel l'erreur a été détectée par le contrôle de redondance cyclique. Les opérations indiquées précédemment sont répétées pour des données reçues une par une. Alors, l'ordre de l'information de décision du point de vue matériel, le premier signal de drapeau et le second signal de drapeau est modifié par le dispositif de remise dans l'ordre initial 4. En S48, un bit comportant à la fois le premier signal de drapeau et le second signal de drapeau est considéré comme un emplacement d'effacement par l'unité 16 de contrôle de signal de drapeau, étant donné que la fiabilité du bit est faible, et est décodé par le décodeur de codes 5 utilisant un code de blocs. Ensuite, les données finales décodées sont délivrées en S50. La figure liA représente un organigramme de fonctionnement d'un autre décodeur de correction d'erreurs conformément à la cinquième forme de réalisation. La figure 11B représente une configuration du décodeur de correction d'erreurs, qui est une combinaison des configurations de la forme de réalisation 2 et de la forme de réalisation 3. On ne décrira pas les opérations exécutées dans le présent décodeur-de correction d'erreurs étant donné que ces opérations apparaîtront aisément aux spécialistes de la technique en référence aux opérations de la présente forme de réalisation et des formes de réalisation précédentes. Conformément à la présente configuration, il est possible d'ajouter un signal de drapeau uniquement à un bit dont la probabilité d'erreurs est grande, parmi des bits auxquels des signaux de drapeau sont ajoutés dans la forme de réalisation 3. De cette manière, le rendement du second décodage est accru. Forme de réalisation 6 La figure 12 représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conforme à la sixième forme de réalisation, et la figure 13 représente une configuration du décodeur de correction d'erreurs prévu à cet effet. Sur la figure 13, on a représenté un générateur (moyens de production) de cellule 17, un détecteur (moyens de détection) 18 de rejet de cellule et une troisième unité (moyens) 19 d'addition de signal de drapeau. Le détecteur de rejet de cellule 18 reçoit une cellule et détecte un rejet de la cellule. Les autres éléments sont sensiblement identiques à ceux désignés par des chiffres de référence correspondants dans les formes de réalisation précédentes. En référence à la figure 12, on va décrire ciaprès le fonctionnement du décodeur de correction d'erreurs conformément à la sixième forme de réalisation. On va expliquer le cas où une transmission par une cellule est exécutée après qu'une erreur du premier processus de décodage ait été corrigée, dans la présente forme de réalisation. En S49 sur la figure 12, les bits de sortie sont divisés en symboles par le séparateur de symboles 6 sur la figure 13, et un premier signal de drapeau et un second signal de drapeau pour chaque symbole sont produits par les unités 3 et 9 d'addition des premier et second signaux de drapeau. En S51 sur la figure 12, le générateur de cellule 17 de la figure 13 produit une cellule en rassemblant plusieurs symboles en tant que données et transmet la cellule. En S52, le détecteur de rejet de cellule 18 ajoute un troisième signal de drapeau lorsqu'un rejet de cellule est détecté. En S53, seul un symbole incluant un bit pourvu du troisième signal de drapeau indiquant un rejet de cellule est tout d'abord considéré comme un emplacement d'effacement pendant le décodage effectué par le décodeur RS 7. Si la correction d'erreurs effectuée par le décodeur RS 7 est impossible, le symbole marqué d'un drapeau à la fois en S44 et S47 est considéré comme un emplacement d'effacement, et subit un décodage RS en S54. Par conséquent, le rendement du second décodage pour la correction d'erreurs peut être amélioré grâce à l'utilisation d'une détection de rejet de cellule. Forme de réalisation 7 La figure 14 représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à la septième forme de réalisation. La configuration du décodeur de correction d'erreurs, qui fonctionne comme représenté sur la figure 14, est identique à celle de la figure 1. En outre, le décodeur de correction d'erreurs de la figure 14 comprend une unité (moyens) de calcul de la moyenne de fiabilités pour estimer un seuil fixe d'une opération de fiabilité par calcul d'une valeur moyenne de fiabilités de n bits, par exemple dans l'unité d'addition de signaux de drapeau. On va maintenant décrire ci-après le fonctionnement du décodeur de correction d'erreurs, y compris le fonctionnement de la partie servant à estimer un seuil fixe d'une information de fiabilité. En S61 sur la figure 14, une valeur moyenne de fiabilités de bits fixés (par exemple les n premiers bits), comme représenté sur la figure 8C, est calculée moyennant l'utilisation de l'unité de calcul de la moyenne de la fiabilité. En S62, un seuil pour la différence de valeurs métriques de trajets est calculé. En effet, le seuil est un standard servant à déterminer si un signal de drapeau est ajouté ou non. Une fois que le seuil est déterminé, des opérations effectuées après la détermination du seuil sont sensiblement les mêmes que les opérations exécutées dans la forme de réalisation 1. Conformément à ce qui précède, il est possible de régler le nombre de bits auxquels des signaux de drapeau sont ajoutés, en fonction de l'état actuel de la ligne de transmission. C'est pourquoi le rendement du second décodage est amélioré. Forme de réalisation 8 La figure 15 représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conforme à la huitième forme de réalisation. La configuration du décodeur de correction d'erreurs qui fonctionne comme représenté sur la figure 15, est identique à celle de la figure 1. En outre, le décodeur de correction d'erreurs de la figure 15 comprend une partie servant à calculer et définir une longueur de signaux de drapeau qui sont ajoutés pour des bits précédents, par exemple dans l'unité 3 d'addition de signaux de drapeau. En S61 sur la figure 15, une valeur moyenne de fiabilités de bits prédéterminés (les n premiers bits par exemple) est calculée. Si la fiabilité est faible, S63 augmente la longueur des signaux de drapeau, qui sont ajoutés pour des bits précédents. Ensuite, une fois que la longueur en bits pour l'addition des signaux de drapeau est définie en S63, les opérations ultérieures sont sensiblement les mêmes que les opérations exécutées dans la forme de réalisation 1. Conformément à ce qui précède, il est possible de régler le nombre de bits, auxquels des signaux de drapeau sont ajoutés, en fonction de l'état actuel de la ligne de transmission. Par conséquent, le rendement du second décodage est amélioré. Forme de réalisation 9 La figure 16 représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à la neuvième forme de réalisation. En S64 sur la figure 16, des bits de sortie sont subdivisés en symboles et un signal de drapeau pour chaque symbole est produit. En S65, une cellule est produite par le rassemblement de plusieurs symboles. Ensuite, en S66, la fiabilité par cellule est calculée sur la base du nombre de signaux de drapeau par exemple. Une cellule, dont la fiabilité est inférieure à une fiabilité prédéterminée, c'est-à-dire une cellule comportant des signaux de drapeau présents en un nombre supérieur à un nombre prédéterminé, et des symboles contenus dans une cellule, dans laquelle un rejet de cellule est produit, sont tous considérés comme des emplacements d'effacement, et sont décodés selon un décodage RS en S67. La figure 17 représente un organigramme de fonctionnement d'un autre décodeur de correction d'erreurs conformément à la neuvième forme de réalisation. La figure 17 est un organigramme de fonctionnement dans le cas de la combinaison du décodeur de correction d'erreurs de la forme de réalisation 3, dans laquelle un contrôle de redondance cyclique est exécuté, et le décodeur de correction d'erreurs de la présente forme de réalisation. En 868, si une erreur est détectée, un signal de drapeau de détection d'erreur est ajouté. En S69, la fiabilité d'une cellule est calculée sur la base du nombre de signaux de drapeau par symbole, et du signal de drapeau de détection d'erreurs. Conformément à ce qui précède, le second décodage peut être exécuté effectivement moyennant la seule transmission d'une faible quantité d'informations additionnelles. Forme de réalisation 10 La figure 18A représente un organigramme de fonctionnement d'un décodeur de correction d'erreurs conformément à la dixième forme de réalisation, et la figure 18B représente une configuration du décodeur de correction d'erreurs. Sur la figure 18B, on a représenté des unités (moyens) 12A d'inversion de bits 12b et 12c et un sélecteur de sortie décodé (moyens de sélection) 13 servant à sélectionner le résultat le plus probable décodé par les décodeurs 5a, 5b et 5c utilisant un code de blocs. Les autres éléments sont identiques à ceux désignés par les chiffres de référence correspondants dans les précédentes formes de réalisation. En référence à la figure 18A, on va décrire ci-après le fonctionnement du décodeur de correction d'erreurs selon la présente forme de réalisation. Les opérations correspondants aux pas S1 à S5, c'est-à-dire allant de la réception d'un signal d'entrée jusqu'au premier décodage au moyen du décodeur de Viterbi 2, dans le décodeur de correction d'erreurs selon la présente forme de réalisation sont les mêmes que celles exécutées dans les formes de réalisation précédentes. S31 sur la figure 18A détermine des fiabilités telles que celles de la figure 8. S31 peut déterminer cette information de fiabilité en utilisant l'unité de détermination de fiabilité 10, telle que décrite dans la forme de réalisation 4. Ensuite, après que 57 a effectué une remise dans l'ordre initial en utilisant le dispositif de remise dans l'ordre initial 4, le nombre de bits sélectionnés dans l'ordre des niveaux de fiabilité (du niveau bas au niveau haut) est déterminé comme étant égal à "g" (0 La figure 19A représente un organigramme de fonctionnement d'un autre décodeur de correction d'erreurs conformément à la présente forme de réalisation et la figure 19B représente une configuration du décodeur de correction d'erreurs. Sur la figure l9B, on a représenté une unité (moyens) 14 de détermination de la fiabilité de symboles et des unités (moyens) 15a, 15b et 15c d'addition de signaux de drapeaux de symboles. Les autres éléments sont identiques à ceux désignés par les chiffres de référence correspondants dans les formes de réalisation précédentes. On ne donnera pas la description détaillée des opérations dans le présent décodeur de correction d'erreurs étant donné que le décodeur de correction d'erreurs de la figure l9B est une combinaison des configurations de la forme de réalisation 2 et de la présente forme de réalisation. En S76 sur la figure 19A, l'information de fiabilité pour chaque symbole est produite. En 877, un signal de drapeau est ajouté à un symbole k, dont la fiabilité est faible, pour réaliser le décodage RS, et un candidat de décodage est produit. Etant donné qu'un candidat, dont la fiabilité est maximale, peut être sélectionné par plusieurs candidats pour le second décodage, le rendement du second décodage est amélioré. Après avoir ainsi décrit plusieurs formes de réalisation particulières de l'invention, différents changements, modifications et perfectionnements apparaîtront à l'évidence aux spécialistes de la technique. De tels changements, modifications et perfectionnements sont censés faire partie de la présente description et entrent dans le cadre de l'invention. C'est pourquoi la description précédente est indiquée uniquement à titre d'exemple et n'a aucun caractère limitatif. REVENDICATIONS 1. Décodeur de correction d'erreurs, qui exécute un décodage de Viterbi (en 2) pour un signal numérique d'entrée en utilisant un algorithme de Viterbi, caractérisé en ce qu'il comprend des moyens t2;9sll) d'addition de signaux de drapeau pour ajouter un signal de drapeau en un premier emplacement où une différence entre la valeur métrique du trajet dans l'algorithme de Viterbi est inférieure à un seuil, et pour ajouter d'une manière continue des signaux de drapeau en des emplacements précédant le premier emplacement, tels que déterminés par un suivi rétrograde; et un décodeur (5) utilisant un code de blocs pour décoder, en utilisant un code de blocs, le signal décodé au moyen d'un décodage de Viterbi (en 2), en considérant les emplacements marqués par les moyens d'addition de signaux de drapeau, en tant que positions d'effacement. 2. Décodeur de correction d'erreurs selon la revendication 1, caractérisé en ce que le signal numérique d'entrée possède plusieurs bits composant un symbole, et que le décodeur (5) réalisant un décodage avec un code de blocs exécute un décodage RS (décodage de Reed-Solomon) en utilisant le symbole, le symbole contenant au moins l'un des 'signaux de drapeau étant considéré comme un symbole d'effacement. 3. Décodeur de correction d'erreurs selon la revendication 1, caractérisé en ce qu'il comporte en outre des moyens (8) de contrôle de redondance cyclique pour effectuer un contrôle de redondance cyclique après un décodage de Viterbi, et que les moyens d'addition de signaux de drapeau ajoutent un signal de drapeau en un emplacement où une erreur est détectée par les moyens de contrôle de redondance cyclique. 4. Décodeur de correction d'erreurs qui exécute un décodage de Viterbi pour un signal d'entrée numérique en utilisant un algorithme de Viterbi, caractérisé en ce qu'il comporte des moyens (10) de détermination de fiabilité pour déterminer une fiabilité spécifique en fonction d'une différence entre des valeurs métriques de trajets dans le décodage de Viterbi; des moyens d'addition (3,9) de signaux de drapeau servant à ajouter un signal de drapeau en un emplacement où la fiabilité déterminée par les moyens de détermination de fiabilité est inférieure à un seuil; et un décodeur (5) utilisant un code de blocs pour réaliser un décodage en utilisant un code de blocs du signal décodé au moyen du décodage 'de Viterbi, en considérant l'emplacement marqué par un drapeau par les moyens d'addition de signal de drapeau, comme étant un emplacement d'effacement. 5. Décodeur de correction d'erreurs selon la revendication 1, dans lequel les moyens (3,9) d'addition de signal de drapeau sont des moyens (3) d'addition d'un premiers signal de drapeau servant à ajouter un premiér signal de drapeau, caractérisé en ce que le décodeur de correction d'erreurs comprend en outre des moyens (8) de contrôle de redondance cyclique couplés de façon opérationnelle aux premiers moyens d'addition de signaux de drapeau; des moyens (9) d'addition d'un second signal de drapeau pour ajouter un second signal . de drapeau en un emplacement où une erreur est détectée par les moyens de contrôle de redondance cyclique; et des moyens (16) de contrôle de signal de drapeau pour détecter un emplacement marqué par le drapeau à l'aide à la fois du premier signal de drapeau et du second signal de drapeau, et pour délivrer l'emplacement marqué par un drapeau avec à la fois le premier signal de drapeau et le second signal de drapeau, en tant qu'emplacement d'effacement pour le décodeur utilisant un code de blocs. 6. Décodeur de correction d'erreurs selon la revendication 2, caractérisé en ce qu'il comporte en outre des moyens (17) de production de cellule pour produire une cellule au moyen du rassemblement de symboles constitués de plusieurs bits contenus dans le signal numérique d'entrée; et des moyens (18) de détection de rejet de cellule pour recevoir la cellule produite par les moyens de production de cellules, détecter un rejet de cellule pour ajouter un signal de drapeau indiquant un emplacement d'effacement, et informer le décodeur, utilisant un code de blocs, de l'emplacement d'effacement pour permettre le décodage RS. 7. Décodeur de correction d'erreurs selon la revendication 1, caractérisé en ce qu'il comporte en outre des moyens (10) de calcul d'une moyenne de fiabilités pour calculer une moyenne de fiabilités d'emplacements spécifiques lors du décodage de Viterbi, et que les moyens d'addition de signaux de drapeau déterminent le seuil sur la base de la moyenne de fiabilités. 8. Décodeur de correction d'erreurs selon la revendication 1, caractérisé en ce qu'il comporte en outre des moyens (10) de calcul d'une moyenne de fiabilités pour calculer une moyenne de fiabilités d'emplacements spécifiques lors du décodage de Viterbi, et que les moyens d'addition de signaux de drapeau déterminent un nombre de signaux de drapeau devant être ajoutés aux emplacements qui précèdent le premier emplacement, sur la base de la moyenne de fiabilités. 9. Décodeur de correction d'erreurs selon la revendication 2, caractérisé en ce qu'il comporte en outre des moyens (17) de production de cellule pour produire une cellule par rassemblement de symboles constitués de plusieurs bits contenus dans le signal numérique d'entrée; et des moyens (18) de détection de rejet de cellule pour recevoir la cellule produite par les moyens de production de cellule et détecter un rejet de cellule; une cellule possédant une faible fiabilité sur la base d'un certain nombre de drapeaux dans chaque symbole et une cellule incluant le rejet de cellule étant considérée comme des ' emplacements d'effacement lors du décodage RS exécuté par le décodeur utilisant un code de blocs. 10. Décodeur de correction d'erreurs, qui exécute un décodage de Viterbi pour un signal numérique d'entrée en utilisant un algorithme de Viterbi, caractérisé en ce qu'il comporte des moyens (10) de détermination de fiabilité pour déterminer une fiabilité d'emplacement en fonction d'une différence entre des 'valeurs métriques de trajets dans le décodage de Viterbi; une pluralité de moyens d'inversion de bits (12a, 12b,12c), pour inverser un nombre prédéterminé de bits ayant de faibles fiabilités telles qu'elles sont déterminées par les moyens (10) de détermination de fiabilité; un décodeur (5a,5b,5c), utilisant un code de blocs, pour décoder, en utilisant un code de bloc, le signal décodé au moyen du décodage de Viterbi; et des moyens (13) de sélection de signal de sortie décodé pour sélectionner un signal de sortie décodé provenant du décodeur utilisant un code de blocs et dont la valeur totale de la fiabilité des emplacements est la plus faible sur la base des résultats du décodage utilisant le code de blocs et exécuté par le décodeur utilisant un code de blocs. 11. Décodeur de correction d'erreurs selon la revendication 10, caractérisé en ce que le signal numérique d'entrée possède plusieurs bits composant un symbole; les moyens (10) de détermination de fiabilité sont des moyens de détermination de fiabilité de symboles servant à déterminer une fiabilité de symboles sur la base d'une pluralité de fiabilités d'emplacements; il est prévu une pluralité de moyens (15a,15b, 15c) d'addition de signaux de drapeau de symboles pour additionner les signaux de drapeau à des symboles, dont les fiabilités sont faibles; et les moyens (13) de sélection du signal de sortie décodé sélectionnent un signal de sortie décodé, dont la valeur totale des fiabilités de symboles est la plus faible sur la base de résultats du décodeur utilisant un code de blocs et réalisant un décodage RS. 12. Procédé de décodage pour réaliser la correction d'erreurs dans un signal numérique d'entrée, caractérisé en ce qu'il comprend les étapes consistant à décoder selon un décodage de Viterbi un signal numérique d'entrée en utilisant un algorithme de Viterbi; sélectionner un trajet possédant une haute fiabilité, sur la base d'une valeur métrique de trajet dans l'étape de décodage utilisant le décodage de Viterbi; ajouter un signal de drapeau indiquant une faible fiabilité en un premier emplacement où une différence entre des valeurs métriques de trajets est inférieure à un seuil; spécifier un trajet dont il est très probable qu'il est fiable, par suivi rétrograde en utilisant l'algorithme de Viterbi lors de l'étape de décodage utilisant un décodage de Viterbi; ajouter continûment des signaux de drapeau indiquant une faible fiabilité en des emplacements qui précèdent le premier emplacement; effectuer un décodage utilisant un code de blocs en considérant le premier emplacement pourvu du signal de drapeau et les emplacements qui précèdent le premier emplacement comportant le signal de drapeau, en tant qu'emplacements d'effacement. 13. Procédé selon la revendication 12, caractérisé en ce que le signal numérique d'entrée possède plusieurs bits composant un symbole, et l'étape de décodage utilisant un code de blocs est exécutée sous la forme d'un décodage RS (Reed-Solomon) utilisant le symbole, en considérant un symbole incluant au moins l'un des signaux de drapeau indiquant une faible fiabilité, en tant qu'emplacement d'effacement. 14. Procédé selon la revendication 12, selon lequel le signal numérique d'entrée possède un code de contrôle de redondance cyclique, caractérisé en ce qu'il comprend en outre les étapes consistant à effectuer un contrôle de redondance cyclique du code de contrôle de redondance cyclique du. signal numérique d'entrée après l'étape de spécification d'un trajet; et ajouter le signal de drapeau en un emplacement où une erreur est détectée lors de l'étape de contrôle de redondance cyclique. 15. Procédé de décodage servant à corriger des erreurs, caractérisé en ce qu'il comprend les étapes consistant à décoder selon un décodage de Viterbi un signal numérique d'entrée en utilisant un algorithme de Viterbi; sélectionner un trajet possédant une haute fiabilité, sur la base d'une valeur métrique de trajet dans l'étape de décodage utilisant le décodage de Viterbi; spécifier un trajet dont il est très probable qu'il est fiable, par suivi rétrograde en utilisant l'algorithme de Viterbi lors de l'étape de décodage utilisant un décodage de Viterbi; déterminer une fiabilité sur la base d'une différence entre des trajets de valeurs métriques en chaque emplacement; ajouter un signal de drapeau en indiquant une faible fiabilité en un premier emplacement, où une fiabilité déterminée est inférieure à un seuil; et décoder, en utilisant un code de blocs, le signal, décodé au moyen d'un décodage de Viterbi, en considérant le premier emplacement pourvu du signal de drapeau comme un emplacement d'effacement. 16. Procédé selon la revendication 15, caractérisé en ce que le signal numérique d'entrée possède une pluralité de bits composant un symbole, l'étape de décodage utilisant un code de blocs est exécutée sous la forme d'un codage RS (Reed-Solomon) utilisant le symbole, en considérant un symbole incluant au moins l'un des signaux de drapeau indiquant une faible fiabilité, comme un emplacement d'effacement. 17. Procédé selon la revendication 12, caractérisé en ce qu'il comprend en outre l'étape consistant à effectuer un contrôle de redondance et ajouter un second signal de drapeau en un emplacement où une erreur est détectée lors du contrôle de redondance cyclique, entre l'étape consistant à ajouter continûment des signaux de drapeau indiquant une faible fiabilité et l'étape du décodage utilisant un code de blocs; un emplacement comportant à la fois le signal de drapeau indiquant une faible fiabilité et le second signal de drapeau étant considéré comme un emplacement d'effacement lors de l'étape de décodage utilisant un code de blocs. 18. Procédé selon la revendication 12, caractérisé en ce qu'il comprend en outre l'étape consistant à : détecter un rejet de cellule et ajouter un troisième signal de drapeau en un emplacement où le rejet de cellule est détecté, entre l'étape consistant à ajouter continûment des signaux de drapeau et l'étape de décodage utilisant un code de blocs; un emplacement comportant à la fois le signal de drapeau indiquant une faible fiabilité et le troisième signal de drapeau étant considéré comme un emplacement d'effacement lors de l'étape de décodage utilisant le code de blocs. 19. Procédé selon la revendication 12, caractérisé en ce qu'il comporte en outre l'étape consistant à calculer une moyenne de fiabilités de n premiers bits avant l'étape de sélection d'un trajet ayant une haute fiabilité; l'étape d'addition d'un signal de drapeau indiquant une faible fiabilité consistant à ajouter un signal de drapeau en un emplacement où une différence entre des valeurs métriques de trajets est inférieure à la moyenne des fiabilités, et l'étape de décodage utilisant un code de blocs considérant l'emplacement pourvu du signal de drapeau comme un emplacement d'effacement. 20. Procédé selon la revendication 19, caractérisé en ce qu'il comporte en outre l'étape consistant à calculer une moyenne de fiabilités de n premiers bits, avant l'étape consistant à ajouter continûment des signaux de drapeau; l'étape consistant à ajouter continûment des signaux de drapeau déterminant un nombre de signaux de drapeau devant être ajoutés, sur la base de la moyenne de fiabilités des n premiers bits.