Brevet FR2750548A1 — publié le 19980102

La présente invention concerne un synthétiseur de fréquence possédant un synthétiseur numérique direct uti- lisé en tant qu'émetteur/récepteur dans un système de radiocommunications ou analogue. La figure 39, annexée à la présente demande, montre un exemple de configuration d'un type classique d'un synthétiseur de fréquence basé sur une boucle à verrouil- lage de phase (désignée ci-après sous le sigle PLL), dans laquelle est utilisé un synthétiseur numérique direct (désigné ci-après sous le sigle DDS) comme cela est décrit dans l'article "Direct Digital Frequency Synthesis" de A.L. Bramble qui va de la page 406 à la page 414 des compte- rendus du symposium IEEE 35th Annual Frequency Control Sym- posium, qui s'est tenu en Mai 1981 ou dans le brevet US N 4965533. Sur la figure 39, le chiffre de référence 11 désigne une horloge de référence, le chiffre de référence 12 un synthétiseur numérique direct DDF, la référence li désigne un oscillateur de référence constituant un premier synthétiseur de fréquence comprenant un dispositif DDS 12 et l'horloge de référence 11. De même le chiffre de réfé- rence 21 désigne un comparateur de phase, le chiffre de référence 22 un filtre de boucle, le chiffre de référence 23 un oscillateur (VCO) commandé par la tension, le chiffre de référence 24 un diviseur variable et le chiffre de réfé- rence 2 une boucle PLL en tant que second synthétiseur de fréquence comprenant un comparateur de phase 21, un filtre de boucle 22, un oscillateur 23 commandé par la tension et un diviseur variable 24. De même sur cette figure, le sym- bole fck désigne une fréquence de sortie d'une horloge de référence, fd désigne une fréquence de sortie délivrée par le dispositif DDS 12, le symbole fr désigne une fréquence d'entrée pour le comparateur de phase 21 et le symbole fout désigne une fréquence de sortie délivrée par la boucle PLL 2. Dans le synthétiseur basé sur la configuration classique représenté sur la figure 39, la boucle PLL 2 fonctionne de telle sorte qu'une différence de phase entre l'onde de sor- tie délivrée par l'oscillateur VCO 23, divisée par N par le diviseur variable 24, et une onde de sortie délivrée par l'oscillateur de référence li contenant le dispositif DDS 12 est délivrée, c'est-à-dire de telle sorte que des fré- quences des ondes de sortie sont identiques, et délivre la fréquence de sortie fout, La figure 40, annexée à la présente demande, représente une configuration du dispositif DDS 12 repré- senté sur la figure 39. Sur la figure 40, le chiffre de référence 12a désigne un accumulateur de phase, le chiffre de référence 12b une mémoire, le chiffre de référence 12c un convertisseur numérique/analogique et le chiffre de référence 12d un filtre. Le dispositif DDS 12 accumule des données k de réglage de la fréquence avec une longueur de L bits introduite par l'accumulateur de phase 12a, convertit la donnée de réglage de fréquence en la donnée de phase Q et délivre la donnée convertie à. La donnée d'amplitude sin " pour une onde sinusoïdale est mémorisée dans la mémoire 12b et la donnée d'amplitude sin Q est délivrée en fonction de la donnée de phase X et est convertie en une forme d'onde analogique dans le convertisseur numérique/analogi- que 12c. Le calcul numérique décrit précédemment est exé- cuté en synchronisme avec l'horloge de référence 11, et des composantes de signal parasite telles qu'une composante de signal d'horloge de référence 11 contenues dans une onde de sortie délivrée par le convertisseur numérique/analogique 12d ou une composante d'onde harmonique sont éliminées par le filtre 12d. La figure 41, annexée à la présente demande, représente un exemple d'autre configuration du dispositif DDS 12. Dans le dispositif DDS 12 représenté sur la figure 41, pour supprimer la nécessité d'avoir une grande capacité pour la mémoire 12b du dispositif DDS 12 représenté sur la figure 40 dans le cas d'une résolution pour une haute fréquence, un circuit 12e de calcul de sin 0, qui utilise l'algorithme désigné sous le sigle CORDIC, est prévu à la place de la mémoire 12b, et la valeur sin X est calculée au moyen d'un calcul numérique. Une fréquence de sortie fd délivrée par le dispo- sitif DDS 12 représenté sur la figure 40 ainsi que sur la figure 41 est fournie d'une manière générale par l'expression suivante: fd= k.fck/2L... (1) fck indiquant une fréquence de sortie délivrée par l'horlo- ge de référence 11 et L désignant un nombre de bits du paramètre k de réglage de la fréquence pour le dispositif DDS 12. Dans le synthétiseur de fréquence comportant une boucle PLL 2 comme représenté sur la figure 39, la fré- quence de sortie fout délivrée par la boucle PLL, qui est une fréquence de sortie de cette boucle, est commandée de telle sorte qu'une fréquence d'une onde de sortie délivrée par l'oscillateur VCO 23 divisé par N par le diviseur variable 24 est identique à la fréquence d'une onde de sor- tie délivrée par l'oscillateur de référence 1 contenant le dispositif DDS, de sorte que la fréquence de sortie fout devient N fois supérieure à la fréquence de sortie fd déli- vrée par le dispositif DDS 12 (N.fd). Pour cette raison, dans le synthétiseur de fréquence possédant la configura- tion telle que décrite, il est possible de sélectionner la fréquence de sortie fout avec un écart fd en modifiant le nombre diviseur N dans le diviseur variable 24 sur la base d'un paramètre N de réglage de la fonction de conversion, et il est également possible de sélectionner la fréquence de sortie fout avec un écart N.fck/2L en modifiant la fréquence du paramètre k de réglage de la fréquence dans le dispositif DDS 12. Comme on le comprendra clairement à partir de l'expression (1) exprimant la fréquence de sortie fd déli- vrée par le dispositif DDS 12, dans ce dernier, en choisis- sant un bit multiple un comme longueur de mot du paramètre k de réglage de la fréquence, il est possible d'obtenir aisément une résolution à haute fréquence sans entraîner une altération d'autres caractéristiques. Pour cette raison, en utilisant l'oscillateur de référence 5 contenant le dispositif DDS 12 dans la boucle PPL 2, il est possible de sélectionner une fréquence de sortie ayant un faible écart, en modifiant le paramètre k de réglage de la fréquence dans le dispositif DDS 12. La figure 42, annexée à la présente demande, représente un autre exemple de configuration d'un synthéti- seur de fréquence contenant une boucle PLL, dans laquelle le dispositif DDS 12 est utilisé. Sur la figure 42, le chiffre de référence 13 désigne un diviseur variable com- portant un élément diviseur R prévu dans un dernier étage du dispositif DDS 12 à l'intérieur de l'oscillateur de référence lj, et d'autres parties de cette configuration sont identiques à celles représentées sur la figure 39 de sorte qu'on a utilisé les mêmes chiffres de référence pour les sections correspondantes et on n'en donnera pas ici la description. Dans le synthétiseur de fréquence présentant la configuration représentée sur la figure 42, la boucle PLL 2 fonctionne de telle sorte que la fréquence de sortie fout délivrée par l'oscillateur VCO 23, divisée par N au moyen du diviseur variable 24, est identique à fr qui est une fréquence de sortie fd délivrée par le dispositif DDS 12 et divisée par R dans le diviseur variable 13'. D'une manière générale dans un circuit intégré pour un synthétiseur à boucle PLL à bas prix, disponible dans le commerce, le diviseur variable 13' est prévu dans l'oscillateur de réfé- rence li comme cela a été décrit précédemment de sorte que le circuit intégré tel que décrit précédemment est utilisé de préférence. La figure 43, annexée à la présente demande, représente une autre configuration différente du synthétiseur de fréquence comportant une boucle à verrouilla de iase ou PLL et dais 1leg un dispositif DDS est utilisé (se référer à la demande de brevet japonais mise à l'inspection publique N HEI 5- 67969, la demande de brevet japonais N HEI 6-235379 ou autres). Sur la figure 43 le chiffre de référence 14 désigne un oscillateur local, le chiffre de référence 15 un mélangeur, le chiffre de référence 16 un filtre passe-bande (BPF) et le chiffre de référence 17 un amplificateur (AMP) qui est prévu à nouveau dans le dernier étage du dispositif DDS 12 à l'intérieur de l'oscillateur de référence lk. D'autres parties de la configuration sont identiques à celles représentées sur la figure 39 de sorte que les mêmes chiffres de référence sont affectées aux sections corres- pondantes et qu'on ne les décrira pas. Dans le synthétiseur de fréquence possédant la configuration telle que représentée sur la figure 43, la boucle PLL 2 fonctionne de telle sorte que la fréquence de sortie fout délivrée par l'oscillateur VCO 23, divisée par N par le diviseur variable 24 est identique à fr obtenue par conversion de la fréquence de sortie fd délivrée par le dispositif DDS 12 à une haute fréquence dans le mélangeur 15. Pour cette raison, la configuration avec le mélangeur tel que décrit précédemment présente l'avantage consistant en ce que la fréquence de sortie fd délivrée par le dispositif DDS 12 peut être inférieure par rapport à celle- présente dans la configuration représentée sur la figure 39, et le dispositif DDS 12 peut fonctionner avec une faible consommation d'énergie. Dans les types classiques de synthétiseurs de fréquences tels que représentés sur les figures 39 à 43, on essaie d'utiliser le dispositif DDS 12 en tant qu'oscilla- teur de référence pour permettre une modification de la fréquence de sortie du synthétiseur de fréquence équipé du dispositif DDS 12 de sorte qu'on obtient l'avantage consis- tant en ce qu'un écart de fréquence pour un canal étroit peut être aisément obtenu sans altération des carac- téristiques concernant par exemple un bruit de phase à proximité d'une onde porteuse pour le synthétiseur de fré- quence ou un intervalle de temps requis pour la commutation d'une fréquence. Cependant, le dispositif DDS 12 produit et délivre une onde sinusoïdale au moyen d'un calcul numé- rique, de sorte qu'à certaines fréquences, il peut quelque- fois produire et délivrer un signal parasite à niveau élevé, qui se situe à un niveau spécifié ou à un niveau supérieur au niveau spécifié (décrit ci-après comme étant un signal parasite intense), provoqué par une erreur de quantification ou pour d'autres raisons et affectant la communication. Dans ce cas, si un signal parasite intense est produit dans une bande de sortie délivrée par la boucle PLL 2, le signal parasite intense ne peut pas être éliminé dans la boucle PLL 2, et le signal parasite intense est produit sous la forme d'une onde porteuse délivrée par la boucle PLL 2, ce qui entraîne une altération de la qualité de communication ou d'une sélectivité de fréquence. Ci-après on va donner une description détaillée de ce problème en référence aux dessins annexés. La figure 44, annexée à la présente demande, représente un exemple d'un spectre de sortie délivré par le dispositif DDS 12. Sur la figure 44, l'axe horizontal représente une fréquence de désaccord (MHz) provenant d'une onde porteuse qui est une onde de sortie délivrée par la boucle PLL 2, l'axe vertical reproduisant une amplitude (dBc) et en considérant cette figure on comprendra qu'il existe de nombreux signaux parasites à proximité de l'onde de sortie délivrée par le dispositif DDS 12. Pour cette raison, si le signal parasite est situé à proximité de l'onde porteuse pour le synthétiseur de fréquence, le signal parasite est amplifié de 20 logO10N (dB) dans un filtre passe-bande de la boucle PLL 2 représentée sur la figure 39. Ainsi sur la figure 39, en supposant qu'un niveau de signal parasite dans le dispositif DDS 12 est SPdds (dBc) et un niveau de signal parasite dans un signal de sortie délivré par le synthétiseur est SPout (dBc), la relation est fournie par l'expression suivante (2): SPout = 20.LOG10 (fout/fr) + SPdds = 20.LOG10 (N) + SPdds... (2) Ici fr désigne une fréquence de comparaison de phase, qui est une fréquence d'entrée dans la boucle PLL 2 et N désigne un nombre diviseur utilisé dans le diviseur variable 24 situé dans la boucle PLL 2. Cependant, d'une manière générale on peut imaginer qu'un signal parasite inclus dans une fréquence de sortie délivrée par le dispositif DDS 12 est produit en raison du mélange d'une fréquence harmonique m.fd ayant un ordre m dans la fréquence de sortie fd délivrée par le dispositif DDS 12 et d'une fréquence harmonique n.fck ayant un ordre n dans la fréquence de sortie fck délivrée par l'horloge de référence 11 dans le dispositif DDS 12. Pour cette raison, en supposant qu'une fréquence du signal parasite est fdds (Hz), la fréquence fdds peut être fournie par l'expression suivante (3): fdds = Im'fd - n.fckl = Im.(k.fck)/2L - n.fckl = Im.k/2L nl.fck... (3) et l!-ordre de m est dans ce cas désigné comme étant un ordre m du signal parasite. Pour cette raison, dans un synthétiseur possédant la configuration décrite précédemment, la fréquence fdds d'un signal parasite d'ordre faible pour un niveau de signal parasite intense est présente à proximité de la fré- quence de sortie fd délivrée par le dispositif DDS 12; en effet la fréquence fdds est égale approximativement à fd (fdds = fd), dans le cas o une fréquence d'un signal para- site intense est proche d'une fréquence d'une onde porteuse de sortie délivrée par la boucle PLL 2, et la boucle PLL 2 utilise une gamme de fréquences proche de cette fréquence fd en tant que fréquence de référence et provoque une mul- tiplication ou un autre phénomène de sorte qu'un signal parasite dans le dispositif DDS 12 ne peut pas être contrôlé avec un filtre ni avec la boucle PLL 2 comme représenté sur la figure 45A et 45B, et un signal parasite intense à niveau haut peut être délivré, ce qui altère la qualité de communication ou la sélectivité de fréquence due à la sortie d'un signal parasite intense. La figure 46, annexée à la présente demande, représente un exemple de niveau SPdds ou un ordre m d'un harmonique dans la fréquence de sortie fd délivrée par le dispositif DDS 12. Sur la figure 46, l'axe horizontal indique l'ordre m de l'harmonique, tandis que l'axe verti- cal indique un niveau SPdds d'un signal parasite contenu dans une onde de sortie délivrée par le dispositif DDS 12, et sur cette figure on comprend que dans une gamme d'ordres relativement faibles, dans laquelle des causes telles qu'une non-linéarité d'un convertisseur numérique/ana- logique 52 (se référer à la figure 44 ou aux figures 45A, 45B) constituant le dispositif DDS 12 ou une réponse exces- sive sont dominantes, le niveau de signal parasite SPdds est élevé. Ainsi on comprendra également que, lorsqu'un signal parasite possédant un ordre inférieur m au niveau élevé-comme décrit précédemment est produit dans une bande de sortie délivrée par l'unité PLL 2, un signal parasite possédant un niveau extrêmement élevé est délivré, ce qui à son tour entraîne une altération de la qualité de communication ou de la sélectivité de fréquence. Pour cette raison, pour empêcher qu'un signal parasite à niveau élevé soit contenu dans le signal de sortie délivré par la boucle PLL 2, il est nécessaire de régler des paramètres de réglage appropriés tels qu'un paramètre de réglage du nombre diviseur, un paramètre de réglage de la fréquence ou analogue pour l'oscillateur de référence li, la boucle PLL 2 ou d'autres composants en fonction de la fréquence de sortie fout devant être délivrée par la boucle PLL 2. Cependant, dans le type classique de synthétiseur de fréquence décrit précédemment, comme cela est représenté sur la figure 39, la figure 42 et la figure 43, chaque paramètre de réglage est du type à double résonance, c'est- à-dire qu'un paramètre de réglage est réglé respectivement pour l'oscillateur de référence et pour la boucle PLL 2 de sorte que, si l'un des paramètres de réglage est déterminé de telle sorte que la fréquence de sortie de consigne fout est délivrée, l'autre paramètre de réglage est automatique- ment déterminé à la suite du paramètre de réglage réglé auparavant et en général dans un synthétiseur de fréquence ayant la configuration telle que décrite précédemment, un ajustement précis d'une fréquence est exécuté dans le dis- positif DDS 12 situé dans l'oscillateur de référence li ou analogue tandis qu'un ajustement approximatif pour une conversion de fréquence est exécuté dans la boucle PLL 2, et qu'une valeur du paramètre de réglage du nombre diviseur réglé dans la boucle PLL 2 est beaucoup plus approximative que celle d'un paramètre de réglage réglé dans l'oscillateur de référence, de sorte qu'un très long inter- valle de temps et une charge de travail sont nécessaires pour déterminer deux paramètres de réglage de telle sorte que la boucle PLL 2 délivre la fréquence de sortie requise fout n'incluant aucun signal parasite intense, ce qui est un inconvénient. Un but de la présente invention est de fournir un synthétiseur de fréquence qui permette empêcher une altération de la qualité de communication ou de la sélectivité de fréquence et peut également empêcher la production de signaux parasites intenses sans nécessiter un intervalle de temps ni une charge élevée de travail pour le réglage de chaque paramètre de réglage. Ce problème est résolu conformément à l'invention à l'aide d'un synthétiseur de fréquence, caractérisé en ce qu'il comporte: un premier synthétiseur de fréquence possédant un synthétiseur numérique direct synchronisant un signal d'horloge de référence et délivrant des signaux de sortie à une fréquence basée sur un paramètre de réglage de la fréquence; un convertisseur de fréquence pour convertir la fréquence de sortie délivrée par ledit synthétiseur numé- rique direct conformément à un paramètre de réglage de la fonction de conversion et délivrer la fréquence convertie; et un second synthétiseur de fréquence servant à convertir une fréquence de sortie délivrée par ledit convertisseur de fréquence conformément à un paramètre de réglage de la fonction de conversion et délivrer la fré- quence convertie; le paramètre de réglage de la fréquence pour ledit synthétiseur numérique direct, le paramètre de réglage de la fonction de conversion pour ledit convertis- seur de fréquence et le paramètre de réglage de la fonction de conversion pour ledit second synthétiseur de fréquence pouvant être réglés en fonction de la fréquence de sortie délivrée par ledit second synthétiseur de fréquence. Selon une variante de réalisation de l'invention, le synthétiseur de fréquence est caractérisé en ce qu'il comporte: des moyens d'entrée pour introduire des données correspondant à une fréquence de sortie devant être déli- vrée par le second synthétiseur de fréquence; des moyens de calcul d'un premier paramètre de réglage de la fonction de conversion pour calculer un para- mètre de réglage de la fonction de conversion pour ledit second synthétiseur de fréquence en fonction desdites don- nées reçues par lesdits moyens d'entrée; des moyens de calcul d'un second paramètre de réglage de la fonction de conversion pour calculer un para- mètre de réglage de la fonction de conversion pour ledit convertisseur de fréquence conformément auxdites données reçues par lesdits moyens d'entrée et en fonction d'un paramètre de réglage de la fonction de conversion calculé par lesdits premiers moyens de calcul du paramètre de réglage de la fonction de conversion; des moyens de calcul d'un paramètre de réglage de la fréquence pour calculer un paramètre de réglage de la fréquence pour ledit synthétiseur numérique direct en fonction desdites données reçues par lesdits moyens d'entrée, le paramètre de réglage de la fonction de conversion calculé par ledit premier paramètre de réglage de la fonction de conversion, et en fonction du paramètre de réglage de la fonction de conversion calculé au moyen dudit second paramètre de réglage de la fonction de conversion; et des moyens de réglage de paramètres pour régler le paramètre de réglage de la fonction de conversion calculé par lesdits moyens de calcul du premier paramètre de réglage de la fonction de conversion, un paramètre de réglage de la fonction de conversion calculé par lesdits moyens de calcul du second paramètre, et un paramètre de réglage de la fréquence calculé par lesdits moyens de calcul du paramètre de réglage de la fréquence, situés respectivement dans ledit second convertisseur de fréquence, dans ledit convertisseur de fréquence et dans ledit synthétiseur numérique direct. Selon une autre forme de réalisation de l'inven- tion, il est prévu un synthétiseur de fréquence, caracté- risé en ce qu'il comporte: un premier synthétiseur de fréquence possédant un synthétiseur numérique direct synchronisant un signal d'horloge de référence et délivrant des signaux de sortie à une fréquence basée sur un paramètre de réglage de la fréquence; un convertisseur de fréquence pour convertir la fréquence de sortie délivrée par ledit synthétiseur numé- rique direct conformément à un paramètre de réglage de la fonction de conversion et délivrer la fréquence convertie; et un second synthétiseur de fréquence servant à convertir une fréquence de sortie délivrée par ledit convertisseur de fréquence conformément à un paramètre de réglage de la fonction de conversion et délivrer la fré- quence convertie; des moyens d'entrée pour entrer des données cor- respondant à une fréquence de sortie devant être délivrée par ledit second synthétiseur de fréquence, en tant qu'adresse; et des moyens de mémoire pour y mémoriser préalable- ment, en fonction de données correspondant à une fréquence de sortie devant être délivrée par ledit second synthéti- seur de fréquence en tant qu'adresse, un paramètre de réglage de la fréquence pour ledit synthétiseur numérique direct, un paramètre de réglage de la fonction de conversion pour ledit convertisseur de fréquence, et un paramètre de réglage de la fonction de conversion pour ledit second synthétiseur de fréquence, pour chacun desquels un signal parasite à niveau spécifié ou à un niveau supérieur au niveau spécifié apparaissant dans un signal de sortie délivré par le synthétiseur numérique direct dans chaque zone de mémoire de données indiquée par chaque adresse n'est pas contenu dans une bande de sortie dudit second synthétiseur de fréquence, et que ledit second synthétiseur de fréquence délivre avec ladite fréquence de sortie, et pour délivrer, dans le cas o ladite adresse est introduite par lesdits moyens d'entrée, un paramètre de réglage de la fréquence pour ledit synthétiseur numérique direct, un paramètre de réglage de conversion pour ledit convertisseur de fréquence et un paramètre de réglage de la fonction de conversion pour ledit second synthétiseur de fréquence respectivement audit synthétiseur numérique direct, audit convertisseur de fréquence et audit second synthétiseur de fréquence. Avec le synthétiseur de fréquence selon la pré- sente invention, dans le cas o un paramètre de réglage de la fréquence pour le dispositif DDS est sélectionné de telle sorte qu'un signal parasite intense n'est pas délivré conformément à une fréquence de sortie délivrée par le second synthétiseur de fréquence, les paramètres de réglage de la fonction de conversion pour le convertisseur de fré- quence ainsi que pour le second synthétiseur de fréquence peuvent être réglés en fonction du paramètre de réglage de la fréquence de sorte qu'une gamme pour la sélection d'un paramètre de réglage de la fréquence est élargie lorsque l'intensité d'un signal parasite peut être atténuée, ce qui permet d'étendre la liberté de réglage d'un paramètre de fréquence. Avec le synthétiseur de fréquence selon la pré- sente invention, lorsque des données correspondant à une fréquence de sortie devant être délivrée par le second syn- thétiseur de fréquence sont introduites dans ce dernier, chaque paramètre devant être réglé dans le second synthéti- seur de fréquence dans le convertisseur de fréquence et dans le dispositif DDS du premier synthétiseur de fréquence peut être calculé en fonction des données et être réglé dans ce dernier de sorte que des paramètres correspondant à une fréquence de sortie fout peuvent être aisément réglés. Conformément à la présente invention, lorsqu'un paramètre de réglage de la fréquence est calculé, une détermination est faite pour savoir si le paramètre de réglage de la fréquence délivre un signal parasite intense à un niveau spécifié ou à un niveau supérieur au niveau spécifié à partir du synthétiseur numérique direct, dans une bande de sortie délivrée par le second synthétiseur de fréquence, et dans le cas o il est établi que le paramètre délivre un signal parasite intense, un paramètre de réglage de la fonction de conversion et un paramètre de réglage de la fréquence sont modifiés de sorte qu'un signal parasite intense n'est pas délivré par ce synthétiseur, puis les paramètres modifiés sont réglés de sorte que l'utilisation d'un paramètre de réglage de la fréquence présentant une autre possibilité de délivrer un signal parasite intense à partir du second synthétiseur de fréquence est automatiquement bloquée et qu'un signal parasite intense apparaissant dans un signal de sortie délivré par le dispositif DDS peut être prélevé d'une bande de sortie du second synthétiseur de fréquence, et pour cette raison un signal parasite apparaissant dans ce dernier peut être atténué. Conformément à la présente invention, des données pour la détermination du fait qu'un signal parasite intense apparaissant dans le signal de sortie délivré par le dispo- sitif DDS est délivré ou non par le second synthétiseur de fréquence, sont mémorisées préalablement dans ce synthéti- seur pour chaque paramètre de réglage de la fréquence devant être réglé dans le dispositif DDS, et dans le cas o une détermination doit être exécutée pour savoir si le paramètre de réglage de la fréquence délivre un signal parasite intense à un niveau spécifié ou à un niveau supérieur au niveau spécifié à partir du synthétiseur numérique direct dans une bande de sortie à partir du second synthétiseur de fréquence, la détermination est faite en fonction des données de détermination de sorte qu'une détermination peut être rapidement exécutée par rapport au cas d'une détermination exécutée par calcul ou analogue, et pour cette raisonl'intervalle de temps nécessaire pour changer chaque paramètre de réglage peut être réduit, et une vitesse requise pour une commutation de fréquence peut être accrue. Dans le cadre de la présente invention, en ce qui concerne un paramètre de réglage de la fréquence pour le dispositif DDS en tant qu'adresse, les données pour la détermination du fait qu'un signal parasite intense apparaissant dans le signal de sortie délivré par le dispositif DDS est ou non délivré par le second synthétiseur de fréquence, sont mémorisées préalablement dans une zone de mémorisation de données indiquées par chaque adresse conformément à chaque paramètre de réglage de la fréquence, de sorte qu'une détermination peut être exécutée plus rapidement. Conformément à la présente invention, en ce qui concerne un bit supérieur spécifié d'un paramètre de réglage de la fréquence pour le dispositif DDS en tant qu'adresse, des données pour la détermination du fait qu'un signal parasite intense apparaissant dans le signal de sor- tie délivré par le dispositif DDS et délivré ou non par le second synthétiseur de fréquence, sont préalablement mémo- risées dans chaque zone de mémoire de données indiquée par chaque adresse conformément à un paramètre de réglage de la fréquence ayant un bit supérieur spécifié dans chaque adresse, de sorte que la capacité de mémoire peut être réduite, et une mémoire à faible coût peut être utilisée, et pour cette raison on peut obtenir une réduction du coût de production. Conformément à la présente invention, une gamme pour un paramètre de réglage de la fréquence pour le synthétiseur numérique direct dans le cas o un signal parasite intense apparaissant dans le signal de sortie délivré par le dispositif DDS et délivré par le second synthétiseur de fréquence est préalablement mémorisé, et une détermination est faite pour savoir si un signal parasite intense est délivré ou non par le second synthétiseur de fréquence, au moyen de la détermination du fait que le paramètre se situe ou non dans la gamme de sorte que la capacité de mémoire peut être réduite de façon supplémentaire et que l'on peut utiliser une mémoire à faible coût, et pour cette raison on peut obtenir une réduction supplémentaire du coût de production. Dans la présente invention, un ordre du signal parasite, dans lequel un signal parasite intense apparaît dans le signal de sortie délivré par le dispositif DDS, est préalablement mémorisé, une fréquence du signal parasite intense contenue dans la fréquence de sortie délivrée par le dispositif DDS est obtenue en fonction d'un ordre du signal parasite et du paramètre de réglage de la fréquence, une détermination est faite pour savoir si un signal para- site intense est délivré par le second synthétiseur de fré- quence ou non, par détermination du fait que la fréquence obtenue pour un signal parasite intense est délivrée ou non par le second synthétiseur de fréquence, de sorte que la capacité de mémoire peut être réduite de façon supplémen- taire, et on peut utiliser une mémoire à faible coût, et pour cette raison on peut obtenir une réduction supplémen- taire du coût de production. Conformément à la présente invention, dans le cas o une amplitude de variation par rapport à une fréquence de sortie délivrée par le dispositif DDS est faible, une gamme du paramètre de réglage de la fréquence pour le dispositif DDS, dans lequel un signal parasite intense apparaît, est presque identique au cycle spécifié, et simultanément un ordre d'un signal parasite intense à un niveau spécifié ou à un niveau supérieur au niveau spécifié apparaissant dans le signal de sortie délivré par le dispositif DDS est limité à un ordre de numéro particulier, un cycle spécifié dans une gamme d'un paramètre de réglage de la fréquence est obtenu en fonction de l'ordre particulier, et une détermination est faite pour indiquer si un signal parasite intense est délivré ou non par ce dispositif, par détermination du fait que le paramètre de réglage de la fréquence se situe ou non dans la gamme du paramètre de réglage de la fréquence dans chaque cycle spécifié obtenu, de sorte qu'une mémoire servant à mémoriser des drapeaux de détermination et des ordres de signaux parasites dans le dispositif DDS n'est pas nécessaire, et pour cette raison on peut obtenir une réduction supplémentaire du coût de production. Conformément à la présente invention, un paramètre de réglage de la fréquence pour un dispositif DDS est réglé par un dispositif de commande automatique de fré- quence (AFC) ou analogue de sorte qu'une fréquence de sor- tie délivrée par le dispositif DDS est vobulée, et un ordre d'un signal parasite intense apparaissant dans le signal de sortie délivré par le dispositif DDS est préalablement mémorisé dans ce dispositif, ce qui a pour effet qu'une gamme d'un ordre d'un signal parasite intense apparaissant dans le signal de sortie délivré par le synthétiseur numé- rique direct est obtenue au moyen du réglage avec les moyens de réglage de paramètre, l'ordre du signal parasite est lu dans les moyens de mémoire et une détermination est faite pour savoir si un signal parasite intense est délivré ou non par ces moyens de mémoire, au moyen de la détermina- tion du fait que l'ordre du signal parasite lu comme décrit précédemment se situe ou non dans une gamme de l'ordre, de sorte que, même dans le cas o le système de commande ASC ou analogue peut être utilisé, conjointement avec le pré- sent dispositif, pour un émetteur/récepteur, telle qu'une unité de radiocommunication ou analogue, l'apparition d'un signal parasite intense peut être empêchée. Dans le cadre de la présente invention, au moins l'un du paramètre de réglage de la fonction de conversion pour le second synthétiseur de fréquence et du paramètre de réglage de la fonction de conversion pour un convertisseur de fréquence est incrémenté ou décrémenté à une cadence spécifiée dans le cas o chaque paramètre de réglage est modifié de sorte qu'un signal parasite intense n'est pas délivré par le second synthétiseur de fréquence et qu'un paramètre de réglage de la fréquence pour le dispositif DDS ayant une résolution élevée est modifié en fonction des paramètres de réglage de la fonction de conversion, dont l'un au moins est incrémenté ou décrémenté, de sorte que chaque paramètre peut être aisément modifié pour passer à une valeur de chaque paramètre correspondant à une fréquence de sortie devant être délivrée, et simultanément à une valeur de chaque paramètre, pour laquelle un signal parasite intense n'est pas délivré. Dans le cadre de la présente invention, dans le synthétiseur de fréquence est préalablement mémorisé un incrément ou un décrément d'au moins l'un des paramètres incluant le paramètre de réglage de la fonction de conversion pour le second synthétiseur de fréquence et un paramètre de réglage de la fonction de conversion pour un convertisseur de fréquence, ledit second synthétiseur de fréquence et ledit convertisseur de fréquence ne permettant pas que chaque paramètre de réglage de la fréquence délivre un signal parasite à un niveau spécifié ou à un niveau spécifié supérieur au niveau spécifié dans une bande de sortie du second synthétiseur de fréquence à partir du synthétiseur numérique direct, d'une manière correspondant à un paramètre de réglage de la fonction de conversion pour le second synthétiseur de fréquence, un paramètre de réglage de la fonction de conversion pour le convertisseur de fréquence, et un paramètre de réglage de la fréquence pour le dispositif DDS, et dans le cas o chaque paramètre de réglage est modifié, l'incrément ou le décrément décrit précédemment et correspondant à chaque paramètre de réglage est lu, au moins l'un des paramètres de réglage de la fonction de conversion est incrémenté ou décrémenté en fonction de l'incrément ou du décrément, et un paramètre de réglage de la fréquence pour le dispositif DDS est modifié en fonction des paramètres de réglage de la fonction de conversion dont l'un au moins est incrémenté ou décrémenté, de sorte qu'un paramètre peut être modifié en un paramètre de réglage de la fréquence par modification à un instant de sorte qu'un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié n'est pas délivré, et chaque paramètre de réglage peut être modifié plus rapidement. Dans la présente invention, en ce qui concerne les données correspondant à une fréquence de sortie devant être délivrée par le second synthétiseur de fréquence en tant qu'adresse, un paramètre de réglage de la fréquence pour le dispositif DDS, un paramètre de réglage de la fonction de conversion délivré par le convertisseur de fréquence, et un paramètre de réglage de la fonction de conversion pour le second synthétiseur de fréquence, dont aucun ne permet la délivrance d'un signal parasite intense apparaissant dans le signal de sortie du dispositif DDS par le second synthétiseur de fréquence et dont chacun permet la délivrance d'une fréquence de sortie correspondant aux données par le second synthétiseur de fréquence, sont obtenus préalablement et mémorisés dans chaque zone de mémoire de données indiquée par chaque adresse, et dans le cas o des données correspondant à une fréquence de sortie devant être délivrée par le second synthétiseur de fréquence sont introduites en tant qu'adresse, un paramètre de réglage de la fréquence et un paramètre de réglage de la fonction de conversion correspondant chacun à l'adresse sont envoyés respectivement au dispositif DDS du convertisseur de fréquence et au second synthétiseur de fréquence de sorte qu'il n'est pas nécessaire de calculer, de déterminer et de modifier chaque paramètre de réglage à l'intérieur du synthétiseur, ce qui permet d'obtenir une configuration simple et également de réduire l'intervalle de temps nécessaire pour le réglage de paramètres. Il en résulte que la vitesse nécessaire pour commuter une fréquence dans un synthétiseur de fréquence peut être fortement accrue. Dans la présente invention, en tant que conver- tisseur de fréquence, une pluralité d'unités de diviseur variable servant à diviser une fréquence de sortie délivrée par le dispositif DDS sont prévues à l'intérieur du premier synthétiseur de fréquence, ou bien le diviseur variable et le mélangeur de fréquences sont combinés et prévus à l'intérieur de ce synthétiseur de sorte qu'une fréquence de sortie délivrée par le dispositif DDS peut en outre être amenée par conversion à un niveau plus élevé de sorte qu'une fréquence d'entrée au second synthétiseur de fréquence, tel qu'une boucle PLL ou analogue, peut être accrue sans augmenter une fréquence pour faire fonctionner le dispositif DDS, et un nombre multiplicateur de fréquence dans le second synthétiseur de fréquence peut être réduit. En outre, une liberté de réglage d'une fréquence est accrue en raison de l'utilisation d'une pluralité d'unités de diviseur variable. D'autres caractéristiques et avantages de la pré- sente- invention ressortiront de la description donnée ci- après prise en référence aux dessins annexés, sur les- quels: - la figure 1 est un schéma-bloc montrant une configuration de la forme de réalisation 1 de la présente invention; - la figure 2 est un schéma-bloc montrant une configuration de la forme de réalisation 2; - la figure 3 est un schéma-bloc montrant une configuration de la section 3 de calcul de paramètres conformément à la forme de réalisation 2; - la figure 4 est une vue montrant le contenu de la table de drapeaux de détermination mémorisée dans la mémoire 32 conformément à la forme de réalisation 2; la figure 5 est un organigramme illustrant des opérations du synthétiseur de fréquence selon la forme de réalisation 2; - la figure 6 est un organigramme représentant une modification du traitement des paramètres de réglage k, R et N illustrés dans le pas S80 de la figure 5; - la figure 7 est un schéma-bloc représentant une configuration de la forme de réalisation 2, dans laquelle la présente invention est appliquée à un synthétiseur de fréquence comportant une pluralité d'unités de diviseur variable prévues dans l'oscillateur de référence; - la figure 8 est une vue représentant une confi- guration de la section de calcul de paramètres 3 conformé- ment à la forme de réalisation 3; - la figure 9 est une vue représentant le contenu de la mémoire 32 conformément à la forme de réalisation 3; - la figure 10 est une vue montrant une configu- ration de la section 3 de calcul de paramètres conformément à la forme de réalisation 4; - la figure 11 est une vue représentant le contenu mémorisé dans la mémoire 32 conformément à la forme de réalisation 4; - la figure 12 est une vue représentant une configuration de la section 3 de calcul de paramètres conformément à la forme de réalisation 5; - la figure 13 est une vue représentant le contenu mémorisé dans la mémoire 32 conformément à la forme de réalisation 5; - la figure 14 est un organigramme représentant une séquence de traitement jusqu'à la sortie d'un drapeau de détermination dans la section 35 de sortie de drapeaux de détermination; - la figure 15 est une vue représentant une configuration de la section 3 de calcul de paramètres conformément à la forme de réalisation 6; - la figure 16 est une vue représentant le contenu mémorisé dans la mémoire 32 conformément à la forme de réalisation 6; - la figure 17 est un organigramme représentant une séquence de traitement jusqu'à la sortie d'un drapeau de détermination dans la section 35 de sortie de drapeaux de détermination conformément à la forme de réalisation 6; - la figure 18 est une vue montrant la configura- tion de la section 3 de calcul de paramètres conformément à la forme de réalisation 7; - la figure 19A est une vue montrant de quelle manière apparaît un paramètre particulier ks de réglage de la fréquence dans le paramètre k de réglage de la fréquence; - la figure 19B est une vue montrant de quelle manière un paramètre particulier ks de réglage de la fréquence apparaît dans le paramètre k de réglage de la fréquence; - la figure 20 est un organigramme illustrant une séquence de traitement jusqu'à la sortie d'un drapeau de détermination dans la section 35 de sortie de drapeaux de détermination conformément à la forme de réalisation 7; - la figure 21 est une vue montrant une configu- ration du synthétiseur de fréquence selon la forme de réa- lisation 8; - la figure 22 est une vue représentant une configuration de la section 3 de calcul de paramètres conformément à la forme de réalisation 8; - la figure 23 est une vue montrant le contenu mémorisé dans la mémoire 32 conformément à la forme de réa- lisation 8; - la figure 24 est un organigramme représentant une séquence de traitement jusqu'à la sortie d'un drapeau de détermination dans la section 35 de sortie de drapeaux de détermination conformément à la forme de réalisation 8; - la figure 25 est une vue montrant la configura- tion de la section 3 de calcul de paramètres conformément à la forme de réalisation 9; - la figure 26 est une vue montrant le contenu mémorisé dans la mémoire 32 conformément à la forme de réa- lisation 9; - la figure 27 est un organigramme représentant un traitement de paramètres de calcul dans la section 31 de calcul/réglage de paramètres; - la figure 28 est une vue montrant une configu- ration d'une forme de réalisation 10; - la figure 29 est une vue montrant le contenu de la mémoire 7 conformément à la forme de réalisation 10; - la figure 30 est un organigramme représentant des opérations dans la forme de réalisation 10; - la figure 31 est une vue montrant une configu- * ration d'une forme de réalisation 11; - la figure 32 est une vue montrant une autre configuration de la forme de réalisation 11; - la figure 33 est une vue montrant une configu- ration d'une forme de réalisation 12; - - la figure 34 est une vue montrant une autre configuration de la forme de réalisation 12; - la figure 35 est une vue montrant une configu- ration d'une forme de réalisation 13; - la figure 36 est une vue montrant une configu- ration de la forme de réalisation 13; - la figure 37 est une vue montrant la configura- tion d'une forme de réalisation 14; - la figure 38 est une vue montrant une autre configuration de la forme de réalisation 14; - la figure 39, dont il a déjà été fait mention, est un schéma-bloc montrant une configuration du synthéti- seur de fréquence basé sur la technologie classique; - la figure 40, dont il a déjà été fait mention, est un schéma-bloc montrant le dispositif DDS basé sur la technologie classique; - la figure 41, dont il a déjà été fait mention, est un autre type de schéma-bloc montrant le dispositif DDS basé sur la technologie classique; - la figure 42, dont il a déjà été fait mention, représente un autre type de schéma-bloc montrant la confi- guration du synthétiseur de fréquence basée sur la techno- logie classique; - la figure 43, dont il a déjà été fait mention, est un autre type de schéma-bloc montrant la configuration du synthétiseur de fréquence basé sur la technologie clas- sique; - la figure 44, dont il a déjà été fait mention, est une vue montrant un spectre de sortie délivré par le dispositif DDS; - la figure 45A, dont il a déjà été fait mention, est une vue explicative montrant un spectre d'un signal parasite dans le dispositif DDS, qui ne peut pas être contrôlé; - la figure 45B, dont il a déjà été fait mention, est une vue explicative montrant un spectre d'un signal parasite dans le dispositif DDS, que l'on ne peut pas contrôler; et - la figure 46, dont il a déjà été fait mention, est une vue montrant un niveau de signal parasite SPdds pour un ordre m d'un harmonique dans une fréquence de sor- tie fd délivrée par le dispositif DDS. On va décrire ci-après un synthétiseur de fré- quence selon une première forme de réalisation 1 de la pré- sente invention, en référence aux dessins annexés. La figure 1 représente une configuration du syn- thétiseur de fréquence conformément à la forme de réalisa- tion 1 de la présente invention. On notera que, sur la figure 1, les mêmes chiffres de référence désignent les sections correspondant à celles basées sur la technologie classique illustrée sur la figure 42. Sur la figure 1, le synthétiseur de fréquence conforme à la forme de réalisation 1 comprend un oscilla- teur de référence 1 en tant que premier synthétiseur de fréquence et une boucle PLL 2 en tant que second synthéti- seur de fréquence, et l'oscillateur de référence 1 comprend une horloge de référence 11 servant à délivrer un signal d'horloge ayant une fréquence fck, un dispositif DDS 12 réalisant une synchronisation sur le signal d'horloge et délivrant une fréquence fd sur la base du paramètre k de réglage de la fréquence, et un diviseur variable 13 servant à diviser une fréquence de sortie fd délivrée par le dispo- sitif DDS 12 par un paramètre R de réglage de la fonction de conversion (décrit plus loin comme étant un paramètre de réglage du nombre diviseur) qui est un nombre diviseur, tandis que la boucle PLL 2 comprend un comparateur de phase 21, un filtre de boucle 22, un oscillateur commandé par la tension (VCO) 23 et un diviseur variable 24 pour diviser une fréquence de sortie fout délivrée par l'oscillateur commandé par la tension (VCO) 23 par un paramètre N de réglage du nombre diviseur. Dans le synthétiseur de fréquence conformément à la forme de réalisation 1 décrite précédemment, le paramètre k de réglage de la fréquence pour le dispositif DDS 12 dans l'oscillateur de référence 1 peut être réglé en fonction d'un réglage effectué de l'extérieur, et un paramètre N de réglage du nombre diviseur pour le diviseur variable 24 dans la boucle PLL 2 peut être également réglé de façon analogue, et en outre un paramètre R de réglage du nombre diviseur pour le diviseur variable 13 dans l'oscil- lateur de référence 1 peut être également réglé de façon similaire, de sorte que le synthétiseur de fréquence conformément à la forme de réalisation 1 est du type à trois résonances, dans lequel trois paramètres de réglage peuvent être réglés en fonction d'une fréquence de sortie fout délivrée par la boucle PLL 2. On notera que, sur la figure 1, L désigne un nombre de bits du paramètre k de réglage de la fréquence pour le dispositif DDS 12 et fr désigne une fréquence de sortie délivrée par le diviseur variable 13, qui est une fréquence d'entrée pour la boucle PLL 2. Ici, la fréquence de sortie fd délivrée par le dispositif DDS 12 est exprimée comme cela est représenté dans l'expression (1), de sorte qu'une fréquence de sortie fout délivrée par le synthétiseur de fréquence conformément à la forme de réalisation 1 représentée sur la figure 1 est fournie par l'expression suivante (4): fout = fd.N/R = N. k.fck/(R.2L)... (4) En effet, on voit que la fréquence de sortie fout délivrée par le synthétiseur de fréquence est déterminée, comme cela est représenté dans l'expression (4), en fonc- tion de valeurs de trois paramètres de réglage k, R, N. On notera que les paramètres k, R et N ne peuvent pas être tous déterminés d'un coup étant donné qu'on dispose d'une liberté de réglage pour chacun des paramètres. La description donnée ci-après concerne des opé- rations du synthétiseur de fréquence selon la forme de réa- lisation 1, et lorsqu'un paramètre de réglage doit être réglé dans l'oscillateur de référence 1 et dans la boucle PLL 2 conformément à la fréquence de sortie fout devant être délivrée par la boucle PLL 2, le paramètre k de réglage de la fréquence est sélectionné de façon appropriée de sorte que le dispositif DDS 12 ne délivre pas un signal parasite intense à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une bande de sortie de la boucle PLL 2 conformément à la fréquence de sortie fout délivrée par la boucle PLL 2, sous la forme de trois paramètres comprenant le paramètre k de réglage de la fréquence pour le dispositif DDS 12, le paramètre N de réglage du nombre diviseur pour le diviseur variable 24, et le paramètre R de réglage du nombre diviseur pour le diviseur variable 13 peuvent être réglés, le paramètre N de réglage du nombre diviseur et le paramètre R de réglage du nombre diviseur étant ajoutés de telle sorte que la fréquence de sortie fout devant être délivrée par la boucle PLL 2 et le paramètre k de réglage de la fréquence sélectionné peuvent satisfaire à l'expression (4). Par conséquent, avec le synthétiseur de fréquence selon la forme de réalisation 1, dans le cas o le paramètre k de réglage de la fréquence doit être sélectionné de telle sorte que le dispositif DDS 12 ne délivre pas le signal parasite intense dans une bande de sortie de la boucle PLL 2 conformément à la fréquence de sortie fout délivrée par cette boucle, le paramètre N de réglage du nombre diviseur et le paramètre R de réglage du nombre diviseur peuvent tous deux être ajustés de sorte qu'une gamme pour la sélection du paramètre k de réglage de la fréquence pour l'obtention d'un signal parasite faible est élargie et, bien que le nombre d'unités de diviseur variable soit augmenté, une gamme de nombres diviseurs R, N en tant que paramètre de réglage des nombres diviseurs pour les diviseurs variables 13, 14 n'a pas à être aussi étendue et pour cette raison, il est possible de sélectionner n'importe lequel de composants à faible coût, qui permet d'accroître la liberté de réglage d'un paramètre de réglage de la fréquence globalement avec un faible coût. On notera que, bien que la description précédente de la forme de réalisation 1 suppose le cas o une unité de division variable 13, qui permet de régler un paramètre R de réglage du nombre diviseur conformément à la fréquence de sortie fout délivrée par la boucle PLL 2, est prévue dans l'oscillateur de référence 11, dans le cas de la présente invention cependant on peut prévoir deux unités ou plus du diviseur variable décrit précédemment dans l'oscillateur de référence 1, et une unité ou une pluralité d'unités de diviseurs peuvent être prévues dans la boucle PLL 2, ou une unité ou une pluralité d'unités de diviseurs peuvent être prévues à l'extérieur de l'oscillateur de référence 1 et de la boucle PLL 2, et il est important qu'un nombre de paramètres de réglage dans le synthétiseur de fréquence, dont chacun peut être réglé en fonction d'une fréquence de sortie fout, puisse comporter trois unités ou plus. Dans le synthétiseur de fréquence selon la forme de réalisation 2 de la présente invention, les paramètres optimum de réglage k, R et N, qui empêchent chacun la déli- vrance d'un signal parasite intense dans la forme de réali- sation 1, peuvent être réglés aisément et automatiquement. La figure 2 représente une configuration du syn- thétiseur de fréquence conformément à une deuxième forme de réalisation 2. On notera que, sur la figure 2, les mêmes chiffres de référence désignent des sections correspondant à celles de la forme de réalisation 1 représentée sur la figure 1. - Sur la figure 2, le synthétiseur de fréquence selon la forme de réalisation 2 comprend l'oscillateur de référence 1 comportant l'horloge de référence 11, le dispo- sitif DDS 12 et un diviseur variable 13, et la boucle PLL 2 comprend le comparateur de phase 21, le filtre de boucle 22, l'oscillateur commandé par la tension (VCO) 23 et une résistance variable 24, et comprend également une section 3 de calcul de paramètres et des moyens d'entrée 4. Les moyens d'entrée 4 comprennent un interrup- teur, un ensemble à dix touches et un clavier ou analogue, et sont agencés ici de telle sorte que des données pour des fréquences de sortie dout, dr, dd correspondant respective- ment à une fréquence de sortie fout délivrée par la boucle PLL 2 à la section 3 de calcul de paramètres, une fréquence de sortie fr délivrée par le diviseur variable 13 et une fréquence de sortie fd délivrée par le dispositif DDS 12 sont reçues par les moyens d'entrée. En ce qui concerne la section 3 de calcul de paramètres, on va décrire le fonctionnement de cette section bien que sa configuration soit représentée sur la figure 2, et lorsque chaque donnée de fréquence de sortie dout, dr, dd est reçue par cette section en provenance des moyens d'entrée 4, un paramètre N de réglage du nombre diviseur en tant que nombre diviseur N du diviseur variable 24, un paramètre R de réglage du nombre diviseur en tant que nombre diviseur R du diviseur variable 13 et le paramètre k de réglage de la fréquence du dispositif DDS 12 sont calculés de telle sorte qu'un signal parasite d'un niveau spécifié ou d'un niveau supérieur au niveau spécifié apparaissant dans le signal de sortie délivré par le dispositifDDS 12 n'est pas délivré, mais une fréquence de sortie fout correspondant à la donnée Dout reçue est délivrée par la boucle PLL 2, et les paramètres de réglage calculés k, R et N sont réglés respectivement dans le diviseur variable 24, dans le diviseur variable 13 et dans le dispositif DDS 12. On notera que, sur la figure 1, fck désigne la fréquence de sortie de l'horloge de référence 11, fr désigne la fréquence de sortie du diviseur variable 13 et également une fréquence d'entrée envoyée à la boucle PLL 2, et que L indique un nombre de bits du paramètre k de réglage de la fréquence pour le dispositif DDS 12. La figure 3 représente une configuration des moyens 3 de calcul de paramètre conformément à la forme de réalisation 2. Sur cette figure, le chiffre de référence 311 désigne des moyens de calcul d'un premier paramètre de réglage de la fonction de conversion, le chiffre de référence 312 désigne des moyens de calcul d'un second paramètre de réglage de la fonction de conversion, le chiffre de référence 313 désigne des moyens de calcul du paramètre de réglage de la fréquence, le chiffre de référence 314 désigne des moyens de détermination de paramètres, le chiffre de référence 315 désigne des moyens de changement de paramètres, le chiffre de référence 316 désigne des moyens de réglage des paramètres, le chiffre de référence 31 désigne une section de calcul/réglage de paramètres comprenant les moyens 311 à 316. De même le chiffre de référence 32 désigne une mémoire, dans laquelle une table T de drapeaux de détermination décrite plus loin est mémorisée, le chiffre de référence 33 désigne une section de lecture de drapeau de détermination servant à lire un drapeau pour fixer une détermination correspondant au paramètre de réglage de la fréquence spécifié k à partir de la table T de drapeaux de détermination mémorisée dans la mémoire 32. La figure 4 représente le contenu de la table T de drapeaux de détermination mémorisée dans la mémoire 32. Sur cette figure, dans la table T de drapeaux de détermination est mémorisé au préalable un drapeau h de détermination indiquant avec 0 ou 1 quel paramètre k de réglage de la fréquence est un paramètre ks particulier de réglage de la fréquence avec un signal parasite à niveau haut ou non, pour chaque paramètre k de réglage de la fréquence dans une gamme de 0 à 2L-1 pour le dispositif DDS 12. On notera que L désigne un nombre de bits d'un paramètre de réglage de la fréquence envoyé au dispositif DDS 12. Ici on suppose que le drapeau h pour la détermi- nation prend chacune des valeurs indiquées dans l'expression suivante (5): h = 1 (k ks) h = 0 (k = ks)... (5) On suppose ici qu'il existe p éléments pour les valeurs de s variant dans une gamme allant de 1 jusqu'à p dans le paramètre ks particulier de réglage de la fréquence avec un signal parasite à niveau haut. Ci-après on va décrire les opérations pour le synthétiseur de fréquence selon la forme de réalisation 2, qui possède la configuration décrite précédemment en réfé- rence aux dessins annexés. La figure 5 représente les opérations du synthé- tiseur de fréquence conformément à la forme de réalisation 2. Tout d'abord, dans le synthétiseur de fréquence selon la forme de réalisation 2, les moyens d'entrée 4 introduisent des données Dout correspondant à une fréquence de sortie fout devant être délivrée par la boucle PLL 2, pour une donnée Dr correspondant à une fréquence de sortie fr délivrée par le diviseur variable 13, et pour une donnée Dd correspondant à une fréquence de sortie fd délivrée par le dispositif DDS 12 respectivement à la section de cal- cul/réglage 31 (pas S10). Ensuite, dans la section 31 de calcul/réglage de paramètres, les données Dout, Dr et Dd, qui sont toutes envoyées à cette section par les moyens d'entrée 4, sont reçues par les moyens 311 de calcul du premier paramètre de réglage de la fonction de conversion, par les moyens 312 de calcul du second paramètre de réglage de la fonction de conversion et par les moyens 313 de calcul du paramètre de réglage de la fréquence, et un nombre diviseur N du diviseur variable 24 dans la boucle PLL 2, un nombre diviseur R du diviseur variable 13 et une fréquence de réglage k pour le dispositif DDS 12, qui sont tous présents dans l'oscillateur de référence 1, sont calculés selon un calcul inverse à partir du diviseur variable 24 de sorte qu'une fréquence de sortie fout peut être délivrée avec cet ordre, c'est-à-dire que la fréquence fout correspondant à la donnée Dout peut être délivrée par la boucle PLL 2 (pas S20 à S50). De façon plus spécifique, tout d'abord les moyens 311 de calcul du premier paramètre de réglage de la fonction de conversion calculent un paramètre N de réglage du nombre diviseur pour régler un nombre diviseur N du diviseur variable 24 par exemple au moyen de l'expression suivante (6) (pas S20). N= int [Dout/Dr], ou N = arrondi [Dout/Dr]... (6) Ici arrondi [] indique une fonction pour arron- dir une valeur de la fraction décimale dans [], et int [] désigne une fonction pour éliminer une valeur de la fonc- tion décimale dans []. Les fonctions décrites ci-dessus sont utilisées étant donné que chacun des paramètres de réglage k, R et N peut prendre uniquement une valeur entière dans le synthétiseur de fréquence conformément à la forme de réalisation 2, et il va sans dire que d'autres fonctions peuvent être substituées aux fonctions décrites précédemment ou que, si chacun des paramètres de réglage k, R et N peuvent prendre des valeurs autres qu'une valeur entière, on peut utiliser une fonction prenant une valeur autre qu'une valeur entière. Ensuite, les moyens 312 de calcul du second paramètre de réglage de la fonction de conversion calculent une valeur Dr' correspondant à une fréquence de sortie devant être délivrée par le diviseur variable 13 conformément à l'expression suivante (7) dans le cas d'une fréquence de sortie fout correspondant à la donnée Dout et d'un nombre diviseur N moyennant l'utilisation du nombre diviseur N et de la donnée reçue Dr (pas S30). Dr' = Dout / N. (7) Ici le paramètre R de réglage du nombre diviseur devant être réglé dans le diviseur variable 13 possède éga- lement une valeur entière de sorte que les moyens 312 de calcul du second paramètre de réglage de la fonction de conversion calculent le paramètre R de réglage du nombre diviseur pour le diviseur variable 13 à partir de Dr' et Dd conformément à l'expression suivante (8) (pas S40). R = int [Dr'/Dd], ou R = arrondi [Dr'/Dd]... (8) Ensuite, en dernier lieu, les moyens 313 de cal- cul du paramètre de réglage de la fréquence calculent le paramètre k de réglage de la fréquence devant être réglé dans le dispositif DDS 12, mais ce k possède également une valeur entière de sorte que le paramètre k de réglage de la fréquence pour le dispositif DDS 12 est calculé à partir de Dout, R et N conformément à l'expression suivante (9) sur la base de l'expression (4), et le paramètre de calcul est envoyé aux moyens 314 de détermination du paramètre (pas s50). k = int [(Dout.R. 2L)/(Dck.N)], ou k = arrondi [(Dout.R.2L)/(Dck.N)]... (9) Ici L désigne un nombre de bits du paramètre k de réglage de la fréquence devant être réglé dans le dispositif DDS 12 et Dck désigne des données correspondant à une fréquence d'horloge fck dans le dispositif DDS 12. On notera que L et Dck peuvent être mémorisées dans la section 3 de calcul de paramètres en tant que données, ou peuvent être introduites dans cette section à partir de l'extérieur. Après avoir reçu le paramètre k de réglage de la fréquence à partir des moyens 313 de calcul du paramètre de réglage de la fréquence, les moyens 314 de détermination de paramètres envoient le paramètre k de réglage de la fréquence à la section 33 de lecture de drapeaux de détermination, amènent cette section 33 de lecture de drapeaux de détermination à lire un drapeau de détermination h correspondant au paramètre k de réglage de la fréquence dans la table T de drapeaux de détermination située dans la mémoire 32 représentée sur la figure 3 et effectuent une détermination pour déterminer si le paramètre k de réglage de la fréquence est le paramètre ks particulier de réglage de la fréquence comportant un parasite intense ou non, c'est-à-dire pour savoir si k n'est pas égal à ks (k ks) ou non, conformément au drapeau de détermination h (pas S60). Il en résulte que dans le cas o le drapeau de détermination de lecture h est 1 et s'il est établi que l'on a k # ks, c'est-à-dire que le paramètre k de réglage de la fréquence ne correspond pas au paramètre ks particulier de réglage de la fréquence comportant un signal parasite intense (pas S60 "OUI"), les moyens 314 de détermination de paramètres délivrent le résultat de la détermination aux moyens 315 de modification de paramètres. Ensuite les moyens 315 de modification de paramètres envoient chacun des paramètres de réglage k, R et N obtenus par calcul aux moyens 316 de réglage de paramètres sans les modifier, et les moyens 316 de réglage de paramètres envoient les paramètres de réglage calculés k, R et N au dispositif DDS 12, au diviseur variable 13 et au diviseur variable 24, tels quels, et ce respectivement pour le réglage (pas S70). Au contraire, dans le cas o le drapeau h de détermination de lecture est O et o il est établi que l'on a k = ks, c'est-à-dire que le paramètre k de réglage de la fréquence est le paramètre particulier ks de réglage de la fréquence contenant un signal parasite intense (pas S60 "NON"), et les moyens 314 de détermination de paramètres délivrent le résultat de la détermination aux moyens 315 de changement de paramètres. Ensuite, les moyens 315 de changement de paramètres répètent le traitement pour modi- fier les paramètres de réglage k, R et N décrits chacun de façon détaillée sur la figure 6 (pas S80) jusqu'à ce que k devienne différent de ks (pas S60 "OUI"), et lorsque k n'est pas devenu égal à ks (pas S60 "OUI"), les moyens 315 de changement de paramètres envoient les paramètres de réglage k, R et N aux moyens 316 de réglage de paramètres et les moyens 316 de réglage de paramètres envoient les paramètres de réglage k, R et N au dispositif DDS 12, au diviseur variable 13 et au diviseur variable 24 respective- ment pour le réglage (pas S70). La description détaillée qui va suivre concerne le traitement visant à modifier chacun des paramètres de réglage k, R et N dans les moyens 315 de changement de paramètres représentés dans le pas S80 sur la figure 5. La figure 6 représente une séquence du traitement pour modifier les paramètres de réglage k, R et N représen- tés lors du pas S80 sur la figure 5. Lors du traitement de modification, les moyens 315 de changement de paramètres corrigent tout d'abord R et N, parmi les paramètres k, R et N calculés avec la donnée Dout correspondant à une fréquence de sortie devant être délivrée par la boucle PLL 2 et reçue lors du traitement effectué lors du pas 10 et au moyen du traitement effectué lors des pas 20 à 50, conformément à l'expression suivante (10) (pas S810, S820). N=N+ a R = R +... (10) Ici a désigne un incrément de N, 1 désigne un incrément de R et a et e sont mémorisés préalablement dans la section 3 de calcul de paramètres. On notera que, dans la fodme de réalisation 2, R et N sont tous deux modifiés mais seul N ou seul R peut être modifié par incrémentation ou décrémentation de l'un ou l'autre. Les valeurs R et N modifiées comme cela a été décrit précédemment sont introduites dans l'expression (9) pour le calcul d'un nouveau paramètre de réglage k (pas S830). Une fois que les paramètres de réglage k, R et N ont été recalculés et que chacune des valeurs est modifiée, le système de commande revient au traitement effectué lors du pas S60 illustré sur la figure 5, et la détermination concernant le paramètre de réglage k est à nouveau exécutée, le traitement pour le calcul de chacun des paramètres de réglage k, R et N est répété jusqu'à ce que k devienne différent de ks, alors que les paramètres N et R sont incrémentés respectivement de a et e. Par conséquent, dans le synthétiseur de fréquence selon la forme de réalisation 2, lorsque la donnée Dout ou analogue correspondant à une fréquence de sortie fout devant être délivrée par la boucle PLL 2 par les moyens d'entrée 4 est envoyée à la section 3 de calcul de paramètres, cette section 3 de calcul de paramètres calcule automatiquement les paramètres k, R et N et insère les paramètres calculés respectivement dans les diviseurs variables 24, 13 et dans le dispositif DDS 12 de sorte que chacun des paramètres de réglage k, R et N correspondant à une fréquence de sortie fout devant être calculée à partir de la boucle PLL 2 peut être aisément réglé. Dans le synthétiseur de fréquence selon la forme de réalisation 2, lorsque les paramètres de réglage k, R et N sont calculés, une valeur pour le paramètre de réglage k est comparée à la valeur préalablement mémorisée ks pour un signal parasite à un niveau élevé, les paramètres de réglage k, R et N sont calculés de façon répétée jusqu'à ce que k devienne différent de ks, et les paramètres de réglage k, R et N, qui satisfont à la condition k * ks sont délivrés de sorte que l'utilisation de ks pour un signal parasite à un niveau intense est automatiquement évitée et, pour cette raison, un signal parasite intense apparaissant dans un signal de sortie délivré par le dispositif DDS 12 peut être maintenu écarté de la bande de sortie de la boucle PLL 2. Pour cette raison, un signal parasite n'est pas délivré par la boucle PLL 2 de sorte qu'un signal parasite contenu dans cette boucle peut être atténué. En outre dans le synthétiseur de fréquence selon la forme de réalisation 2, un résultat de la détermination du fait que le paramètre de réglage k est ks pour un signal parasite à un niveau intense est mémorisé préalablement dans la mémoire 32 de sorte que, par rapport au cas o une détermination est faite par calcul pour déterminer si le paramètre de réglage k est égal ou non à ks, un intervalle de temps requis pour la détermination relative à k, à savoir un intervalle de temps requis pour modifier chacun des paramètres de réglage, peut être raccourci, et une vitesse requise pour la commutation d'une fréquence peut être accrue. On notera que, dans le synthétiseur de fréquence conforme à la forme de réalisation 2 décrite précédemment, on décrit un cas o les moyens d'entrée 4 reçoivent les trois types de données pour les fréquences de sortie Dout, Dr et Dd, mais dans la présente invention, il suffit que les moyens d'entrée reçoivent au moins la donnée Dout pour une fréquence de sortie indiquant une fréquence de sortie fout devant être délivrée par la boucle PLL 2, de sorte qu'il n'est pas absolument nécessaire que ce synthétiseur reçoive d'autres données Dr et Dd pour des fréquences de sortie. En effet, la donnée Dout correspondant à une fré- quence de sortie fout devant être délivrée par la boucle PLL 2 doit être reçue à partir de l'extérieur et être com- mandée, mais des valeurs de Dr et Dd peuvent être des valeurs données de sorte que la section 31 de calcul/réglage de paramètres peut régler en elle des valeurs fixes ou analogues en tant que valeurs implicites ou bien peut les mémoriser en elle. Dans le synthétiseur de fréquence selon la forme de réalisation 2, on décrit un cas o un résultat de déter- mination concernant le fait que le paramètre de réglage k est ou non égal à ks pour un signal parasite à niveau intense est préalablement mémorisé dans la mémoire 32 sous la forme d'une table T de drapeaux de détermination, mais dans la présente invention on peut déterminer, par calcul ou analogue, le fait que le paramètre k de réglage de la fréquence sert ou non à délivrer un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié à partir du dispositif DDS 12 à l'intérieur d'une bande de sortie de la boucle PLL 2, sans que le dispositif contienne la mémoire 32 décrite précédemment, dans laquelle la table T de drapeaux de détermination est mémorisée. Dans le synthétiseur de fréquence selon la forme de réalisation 2, on décrit un cas o une unité de diviseur variable 13 est prévue dans l'oscillateur de référence 1, mais même si une pluralité d'unités de diviseur variable 13 sont prévues à l'intérieur ou à l'extérieur de l'oscilla- teur de référence 1, la forme de réalisation 2 est appli- cable au cas décrit précédemment. La figure 7 représente une configuration du synthétiseur de fréquence conforme à la forme de réalisation 2, appliquée au synthétiseur de fréquence avec une pluralité d'unités de diviseur variable prévues dans l'oscillateur de référence. Dans le synthétiseur de fré- quence représenté sur la figure, un oscillateur de réfé- rence la comporte une unité de diviseur variable 13r1 à 13rn, et des moyens d'entrée 4a introduisent des données Drl à Drn correspondant à des fréquences de sortie des diviseurs variables 13rl à 13rn respectivement autres que les données Dout et Dd dans une section 3a de calcul de paramètres. Pour cette raison, lorsque la section 3a de calcul de paramètres a reçu des données Drl à Drn correspondant à des fréquences de sortie pour les diviseurs variables 13rl à 13rn respectivement conjointement avec les données Dout et Dd provenant des moyens d'entrée 4a, cette section calcule les paramètres de réglage de nombres diviseurs pour le diviseur variable 24 situé dans la boucle PLL 2, puis pour un diviseur variable 13rn, un diviseur variable 13rn-1,..., un diviseur variable 13r2 dans cet ordre, un diviseur variable 13rl, et enfin calcule un paramètre de réglage de la fréquence pour le dispositif DDS 12. Avec cette configuration, il devient possible de régler les paramètres de réglage pour le diviseur variable 24 situé dans la boucle PLL 2 ou pour la pluralité d'unités de diviseurs variables 13r1 à 13rn qui sont tous contenus dans l'oscillateur de référence la, et pour le dispositif DDS 12 respectivement comme dans le cas de la configuration représentée sur la figure 1 décrite précédemment. En outre, dans le synthétiseur de fréquence selon la forme de réalisation 2, on n'a pas décrit de façon spé- cifique la configuration de la section 31 de calcul/réglage de paramètres comprenant les moyens 311 de calcul du premier paramètre de réglage de la fonction de conversion comprenant la section 3 de calcul de paramètres, les moyens 312 de calcul du second paramètre de réglage de la fonction de conversion, les paramètres 313 de calcul du paramètre de réglage de la fréquence, les moyens 314 de détermination de paramètres, les moyens 315 de changement de paramètres et les moyens 316 de réglage de paramètres, ni la configura- tion de la section 33 de lecture de drapeaux de détermination, mais cette configuration peut être réalisée avec un matériel sur la base d'un circuit logique ou bien avec un traitement basé sur un logiciel conformément à l'unité DSP ou à l'unité centrale CPU ou analogue à la condition que la fonction décrite précédemment puisse être réalisée. Dans le synthétiseur de fréquence selon la forme de réalisation 3 de la présente invention, comme dans la forme de réalisation 2, les paramètres de réglage k, R et N sont recalculés ou modifiés de sorte qu'on peut éviter un paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau haut, mais la configuration de la section de calcul de paramètres est différente de celle de la forme de réalisation 2, de sorte que la configuration de la section 33 de lecture de drapeaux de détermination dans la section 3 de calcul de paramètres n'est pas requise ici, étant donné qu'un procédé de mémorisation d'un drapeau de détermination h dans la mémoire est différent. Pour cette raison, le synthétiseur de fréquence selon la forme de réalisation 3 possède la même configura- tion et met en oeuvre le même procédé que ceux de la forme de réalisation 2 hormis la configuration de la section de calcul de paramètres et le procédé de mémorisation d'un drapeau de détermination h dans la mémoire de sorte que la description est donnée ici pour le synthétiseur de fré- quence selon la forme de réalisation 3 en référence à l'aspect de la configuration et de l'organigramme de la forme de réalisation 2. La figure 8 représente une configuration de la section 3a de calcul de paramètres conformément à la forme de réalisation 3. Sur cette figure, le chiffre de référence 31 désigne la section de calcul/réglage de paramètres comme dans la forme de réalisation 2, et la référence 32a désigne une mémoire dans laquelle un drapeau de détermination h est mémorisé au moyen d'un procédé représenté sur la figure 9. La figure 9 représente le contenu mémorisé dans la mémoire 32a conformément à la forme de réalisation 3. Comme cela est représenté sur cette figure, en ce qui concerne le paramètre k de réglage de la fréquence possédant une longueur de L bits dans le dispositif DDS 12 en tant qu'adresse, un drapeau de détermination h servant à déterminer si un signal de sortie délivré par le dispositif DDS 12 en fonction du paramètre k de réglage de la fréquence en tant qu'adresse dans chaque zone de mémoire de données indiquée par chaque adresse inclut un signal parasite intense ou non, est mémorisé au préalable dans la mémoire 32a. De façon plus spécifique, le paramètre k de réglage de la fréquence pour le dispositif DDS 12 est indiqué sous la forme 00000, 00001,..., 01010, .*, 2L-l, sous la forme d'une adresse à 5 bits dans la mémoire 32a, un drapeau de détermination h indiqué par 0 ou 1 est mémorisé dans la zone de mémoire indiquée par l'adresse. On notera que L indique un nombre de bits dans le paramètre k de réglage de la fréquence devant être délivré au..DTD: dispositif DDS 12. La description donnée ci-après concerne des opé- rations dans le synthétiseur de fréquence conformément à la forme de réalisation 3. Dans la forme de réalisation 3, lorsque les moyens d'entrée 4 introduisent une donnée Dout correspondant à une fréquence de sortie fout devant être délivrée par la boucle PLL 2 à la section de calcul/de réglage de paramètres comme dans la forme de réalisation 2, la section 31 de calcul/réglage de paramètres calcule cha- cun des paramètres de réglage k, R et N au moyen des étapes de traitement des pas S10 à S50 représentés sur la figure 1, et le paramètre de réglage calculé k est délivré pour déterminer, lors du pas S60, si le paramètre de réglage calcul k est le paramètre particulier ks de réglage de la fréquence pour un niveau parasite à un niveau élevé ou non. Ensuite, dans la forme de réalisation 3, le para- mètre de réglage k est introduit dans la mémoire 32a sous la forme d'une adresse de sorte que la mémoire 32a délivre un drapeau de détermination h correspondant au paramètre de réglage k mémorisé dans l'adresse à la section 31 de calcul/réglage de paramètres, et cette section 31 détermine ce paramètre en fonction du drapeau de détermination h comme dans la forme de réalisation 2. De façon plus spécifique, dans le cas o le paramètre k de réglage de la fréquence pour le dispositif DDS 12 obtenu par calcul est par exemple 01011 (k = 01011), un accès est effectué à l'adresse N 01011 de la mémoire 32a, de sorte qu'un drapeau de détermination h indiqué par 0 mémorisé à l'adresse N 01011 est lu comme cela est représenté sur la figure 9. Pour cette raison, ce cas indique le fait que le paramètre de réglage k obtenu par le drapeau de détermina- tion h indiqué par 0 est le paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau élevé de sorte que la détermination faite lors du pas S60 illustré sur la figure 5 est NON, puis la commande du sys- tème passe au traitement effectué lors du pas S80, le trai- tement concernant le pas S80 représenté sur la figure 6 est exécuté et chacun des paramètres de réglage k, R et N est à nouveau calculé lors de ce pas. Par conséquent, dans le synthétiseur de fréquence selon la forme de réalisation 3, lorsqu'une fréquence de sortie fout est reçue de l'extérieur par la section 3a de calcul de paramètres comme dans la forme de réalisation 2, cette section 3a calcule automatiquement les paramètres k, R et N et positionne les paramètres calculés respectivement dans le dispositif DDS 12 et dans des diviseurs variables 24, 13, de sorte qu'un long intervalle de temps n'est pas nécessaire pour le réglage des paramètres k, R et N, et une détermination est également faite pour savoir si le paramètre de réglage k est identique ou non au paramètre particulier ks de réglage de la fréquence avec un signal parasite à un niveau élevé, lorsque chacun des paramètres de réglage k, R et N est obtenu, de sorte que le signal de sortie du paramètre particulier ks de réglage de la fréquence peut être bloqué avant sa sortie, et pour cette raison un signal parasite dans un synthétiseur de fréquence peut être atténué. Dans le synthétiseur de fréquence selon la forme de réalisation 3, en considérant le paramètre k de réglage de la fréquence pour le dispositif DDS en tant qu'adresse, un drapeau de détermination h pour déterminer si chacun des paramètres k de réglage de la fréquence est ou non le paramètre particulier ks de réglage de la fréquence, est mémorisé dans chaque zone de mémorisation de données indiquée par chaque adresse, de sorte que, lorsque chacun des paramètres de réglage k, R et N est calculé, le drapeau de détermination h peut être lu avec le paramètre de réglage k en tant qu'adresse, et par rapport au cas de la forme de réalisation 2, il n'est pas nécessaire de prévoir ici une configuration de la section 33 de lecture de drapeaux de détermination de sorte que la configuration devient simple, et l'intervalle de temps nécessaire pour effectuer la détermination du paramètre de réglage k peut être réduit. Il en résulte qu'avec la forme de réalisation 3, un intervalle de temps requis pour changer chacun des paramètres de réglage peut être raccourci par rapport au cas de la forme de réalisation 2, et une vitesse requise pour la commutation d'une fréquence d'un synthétiseur de fréquence peut être accrue. On notera que, dans le synthétiseur de fréquence conforme à la forme de réalisation 3, on décrit un cas o tous les drapeaux h pour la détermination de 0 à 2L-1 du paramètre k de réglage de la fréquence sont enregistrés dans la mémoire 32a, mais dans la présente invention par exemple, seule une gamme, dans laquelle la paramètre k de réglage de la fréquence est réellement utilisé, peut être enregistrée. Avec cette caractéristique, on peut empêcher une augmentation de la capacité requise pour la mémoire 32a. Dans le synthétiseur de fréquence selon la forme de réalisation 3, on nedécrit pas de façon spécifique la configuration de la section 31 de calcul/réglage de paramètres, mais on peut obtenir sa configuration soit au moyen d'un matériel basé sur un circuit logique, soit au moyen d'un traitement basé sur un logiciel conformément à un système DSP ou une unité centrale CPU comme dans le cas de la forme de réalisation 2, de sorte que l'on peut utili- ser l'un ou l'autre pour autant que la fonction peut être obtenue comme cela a été décrit précédemment. Ce qui a été décrit précédemment est également applicable à la forme de réalisation décrite ci-dessous. Un synthétiseur de fréquence selon la forme de réalisation 4 est un synthétiseur perfectionné de sorte qu'une capacité de la mémoire 32a dans la forme de réalisa- tion 3 n'est pas accrue. En effet, dans le cas o une lon- gueur de bits L du paramètre k de réglage de la fréquence pour le dispositif DDS 12 est réglée à 32 bits, ce paramètre k de réglage de la fréquence est considéré comme une adresse de la mémoire 32a dans la forme de réalisation 3, de sorte qu'une capacité d'environ 4,3 G.bits est requise pour la mémoire 32a, ce qui n'est pas possible, et pour cette raison, des adresses dans la mémoire sont supprimées dans la forme de réalisation 4. Pour cette raison, seule la configuration de la section de calcul de paramètres dans le synthétiseur de fréquence selon la forme de réalisation 4 diffère de celle de la forme de réalisation 2, de sorte que la description est donnée ici principalement pour la configuration et les opérations de la section de calcul de paramètres. La figure 10 représente une configuration d'une section 3b de calcul de paramètres conformément à la forme de réalisation 4. Sur cette figure, le chiffre de référence 31 dé-signe la même section de calcul/de réglage de para- mètres que dans chacune des formes de réalisation décrites précédemment, le chiffre de référence 32b une mémoire pour réduire fortement une capacité de mémoire par rapport au cas de la forme de réalisation 3 comme représenté sur la figure 11, et pour y mémoriser un drapeau de détermination h, et le chiffre de référence 34 une section de suppression de bit inférieur pour supprimer un bit inférieur du paramètre k de réglage de la fréquence dans le dispositif DDS 12 délivré par la section 31 de calcul/de réglage des paramètres de réglage et délivrant le paramètre de suppression à la mémoire 32b. La figure 11 représente le contenu mémorisé dans la mémoire 32b conformément à la forme de réalisation 4. Dans cette mémoire 32b est mémorisé préalablement un dra- peau de détermination h servant à déterminer, comme repré- senté sur la figure, si un signal de sortie délivré par le dispositif DDS 12 conformément au paramètre k de réglage de la fréquence comportant 4 bits supérieurs pour chaque adresse inclut ou non un signal parasite dans chaque zone de mémorisation de donnée indiquée par chaque adresse, en considérant les 4 bits supérieurs en tant qu'adresses de la mémoire dans le cas o le paramètre k de réglage de la fréquence pour le dispositif DDS 12 est indiqué par exemple avec 5 bits. On notera que les 4 bits supérieurs parmi les bits du paramètre de réglage k sont utilisés ici en tant qu'adresses et que seul le bit le plus faible est supprimé, de sorte que la capacité de la mémoire 32b devient égale à la moitié de celle du cas de la forme de réalisation 3. La description ci-après concerne des opérations du synthétiseur de fréquence selon la forme de réalisation 4. Dans le synthétiseur de fréquence selon la forme de réalisation 4, tout d'abord lorsque les moyens d'entrée 4 fournissent la donnée Dout correspondant à une fréquence de sortie fout devant être délivrée par la boucle PLL 2 à la section 3b de calcul de paramètres comme dans la forme de réalisation 3, la section 31 de calcul/réglage de paramètres dans la section 3 de calcul de paramètres calcule chacun des paramètres de réglage k, R et N au moyen des étapes opératoires allant du pas S10 au pas S50, illustrés sur la figure 5, et le paramètre de réglage calculé k est envoyé à la section 64 de suppression du bit inférieur pour déterminer lors du pas S60 si le paramètre de réglage calculé k est ou non le paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau élevé. Lorsqu'elle a reçu le paramètre de positionnement k, la section 34 de suppression de bits inférieurs supprime les bits inférieurs au-dessous des 4 bits supérieurs dans le paramètre de réglage k et envoie le paramètre à la mémoire 32b. La mémoire 32b reçoit les 4 bits supérieurs dans le paramètre de réglage k en tant qu'adresses de sorte que la mémoire 32b délivre un drapeau de détermination h correspondant aux 4 bits supérieurs dans le paramètre de réglage k à la section 31 de calcul/réglage de paramètres, et cette section 31 de calcul/réglage de paramètres déter- mine si le paramètre de réglage k est ou non le paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau élevé, en fonction du drapeau de détermination h. De façon plus spécifique, dans le cas o le paramètre k de réglage de la fréquence pour le dispositif DDS 12 fourni par le calcul est par exemple k = 10110 ou 10111, les 4 bits supérieurs indiquent 1011, de sorte qu'un drapeau de détermination h indiqué par 0 est mémorisé à l'adresse N 1011 de la mémoire 32b et est délivré comme cela est représenté sur la figure 11. Pour cette raison, dans ce cas, la section 31 de calcul/réglage de paramètres indique le fait que le paramètre k de réglage obtenu au moyen-du drapeau de détermination h indiqué par 0 est le paramètre particulier ks de réglage de la fréquence pour un signal parasite à niveau intense, de sorte que l'on obtient NON lors du pas S60 représenté sur la figure 5, puis la commande du système passe au traitement exécuté lors du pas S80, le pas de traitement S80 représenté sur la figure 6 est exécuté, et chacun des paramètres de réglage k, R et N est à nouveau calculé ici. Par conséquent, dans le synthétiseur de fréquence selon la forme de réalisation 4, lorsque la donnée Dout correspondant à une fréquence de sortie f0 devant être délivrée par la boucle PLL 2 est reçue par la section 3b de calcul de paramètres comme dans les formes de réalisation 2 et 3, la section 3b de calcul de paramètres calcule automa- tiquement les paramètres k, R et N pour le réglage de sorte qu'un long intervalle de temps n'est pas nécessaire pour régler les paramètres k, R et N, et une détermination est également faite pour savoir si le paramètre de réglage k est identique ou non au paramètre particulier ks de réglage de la fréquence avec un signal parasite à un niveau élevé lorsque chacun des paramètres de réglage k, R et N est obtenu, de sorte que le signal de sortie du paramètre particulier ks de réglage de la fréquence peut être bloqué avant sa sortie, et pour cette raison un signal parasite présent dans un synthétiseur de fréquence peut être atténué. Dans le synthétiseur de fréquence selon la forme de réalisation 4, en considérant des bits supérieurs spéci- fiés dans le paramètre k de réglage de la fréquence pour le dispositif DDS 12 en tant qu'adresses, un drapeau de déter- mination h, servant à déterminer si chaque paramètre k de réglage de la fréquence possédant le bit supérieur spécifié en tant qu'adresse est ou non le paramètre particulier ks de réglage de la fréquence, est mémorisé dans chaque zone de mémorisation de données indiquée par chaque adresse, de sorte-qu'un intervalle de temps nécessaire pour effectuer la détermination du paramètre de réglage k peut être réduit comme dans la forme de réalisation 3, et que la capacité de la mémoire 32b peut être également réduite par rapport au cas de la forme de réalisation 3. De façon plus spécifique, si le paramètre k de réglage de la fréquence est réglé par exemple à une résolution de 32 bits, la capacité de la mémoire 32b devient égale à environ 4,3 G.bits, mais si les bits sont réduits à la moitié de 16 bits, seuls environ 66 k.bits sont nécessaires. Il en résulte que l'on peut utili- ser une mémoire à faible coût en raison de la réduction de la capacité de mémoire requise, ce qui permet de réduire le coQt de fabrication de cette mémoire. Un synthétiseur de fréquence selon cette forme de réalisation 5 possède la même configuration que dans la forme de réalisation 4, dans laquelle une capacité de mémoire servant à établir une détermination d'un paramètre de réglage k est réduite par rapport au cas de la forme de réalisation 3, et en considérant le paramètre k de réglage de la fréquence en tant qu'adresse, qui est réduite comme dans la forme de réalisation 3, une gamme d'un paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau élevé est mémorisée au préalable dans la mémoire, un drapeau de détermination h correspondant au paramètre k de réglage de la fréquence n'est pas mémorisé au préalable, et une détermination est faite pour déterminer si le paramètre k de réglage de la fréquence calculé conformément à la gamme est ou non ks. Pour cette raison, la seule configuration de la section de calcul de paramètres dans le synthétiseur de fréquence conformément à la forme de réalisation 5 diffère de celle des formes de réalisation 2 à 3 de sorte que la description est donnée ici principalement pour la configu- * ration et les opérations de la section de calcul de para- mètres. - La figure 12 représente une configuration d'une section 3 de calcul de paramètresc conformément à la forme de réalisation 5. Sur la figure, le chiffre de référence 31 désigne la même section de calcul/réglage de paramètres que dans chacune des formes de réalisation, le chiffre de référence 32c désigne une mémoire servant à mémoriser une gamme de paramètres particuliers ks de réglage de la fréquence pour un signal parasite à niveau élevé pour le dispositif DDS, et le chiffre de référence 37 désigne une section de sortie de drapeaux de détermination servant à déterminer si le paramètre k de réglage de la fréquence est ks ou non en fonction du paramètre particulier ks de réglage de la fréquence mémorisé dans la mémoire 32c et délivrer le résultat de la détermination en tant que drapeau de détermination h. La figure 13 représente le contenu mémorisé dans la mémoire 32c conformément à la forme de réalisation 5. Dans cette mémoire 32c sont mémorisées une valeur limite inférieure ai et une valeur limite supérieure bi, pour chaque paramètre particulier ks de réglage de la fréquence dans chaque gamme pour le paramètre particulier ks de réglage de la fréquence correspondant à une adresse i (i = 0, 1, 2,...) dans l'ordre partant de la valeur inférieure de cette dernière. On notera que le paramètre particulier ks de réglage de la fréquence est ici indiqué avec 7 bits comme cela est représenté sur la figure. Ci-après on va décrire les opérations du synthé- tiseur de fréquence conformément à la forme de réalisation en référence au dessin annexé. La figure 14 représente une séquence de traitement jusqu'à la délivrance d'un drapeau pour la détermination effectuée dans une section 35 de sortie de drapeaux de détermination. On notera que, dans le synthétiseur de fréquence conforme à la forme de réalisation 5, on suppose que les données Dout, Dr, Dd ont été introduites dans la section 31 de calcul/réglage de paramètres par les moyens d'entrée 4 avant le démarrage de la procédure, que chacun des paramètres k, R et N a été calculé et que le paramètre k de réglage de la fréquence a été envoyé à la section de sortie de drapeau de détermination 5, comme dans le cas de chaque forme de réalisation décrite précédemment. Tout d'abord, la section 5 de sortie de drapeaux de détermination accède à la mémoire 32c lorsqu'elle a reçu le paramètre k de réglage de la fréquence de la part de la section 31 de calcul/réglage de paramètres, lit la valeur limite inférieure ai et la valeur limite supérieure bi dans une gamme du paramètre particulier ks de réglage de la fréquence pour une adresse i (valeur implicite: i = 0) (pas S610), et exécute une détermination pour savoir si le paramètre de réglage k se situe ou non dans la gamme comprise entre la valeur limite inférieure ai et la valeur limite supérieure bi (pas S612). En tant que résultat de la détermination faite ici, dans le cas o il est établi que l'on a ai " k " bi, c'est-à-dire que le paramètre de réglage k se situe dans la gamme comprise entre la valeur limite inférieure ai et la valeur limite supérieure bi (pas S612 "OUI"), le paramètre de réglage k indique le paramètre ks pour un signal parasite à un niveau intense, de sorte que le drapeau pour la détermination est réglé à 0 comme dans le cas de chaque forme de réalisation décrite précédemment (pas S614), le drapeau de détermination h indiqué par 0 est envoyé à la section 31 de calcul/réglage de paramètres (pas S670). Au contraire, dans le cas o il est établi que l'on a k bi, c'est-à-dire dans le cas o le paramètre de réglage k ne fait pas partie de la gamme située entre la valeur limite inférieure ai et la valeur limite supérieure bi (pas S612 "NON"), alors une détermina- tion est faite pour savoir si la valeur du paramètre k est inférieure ou non aux valeurs de ai et bi (pas S616), et si la valeur du paramètre k n'est pas inférieure aux valeurs de ai et bi (pas S616 "NON"), i est incrémenté de 1 étant donné que la détermination indiquant si le paramètre de réglage k est situé ou non dans laquelle un signal parasite possède un niveau élevé, n'a pas encore été exécutée (pas S618) et la procédure lors des pas S610 à S616 est à nou- veau exécutée. D'autre part, dans le cas o il est établi que la valeur du paramètre k est inférieure aux valeurs de ai et bi (pas S616 "OUI"), la détermination indique que la déter- mination du fait que le paramètre de réglage k est ou non dans la gamme dans laquelle un signal parasite est à un niveau élevé, a déjà été exécutée, et indique également que le paramètre k ne correspond pas au paramètre de réglage particulier ks de sorte que le drapeau de détermination h est réglé à 1 (pas S620), et le paramètre h indiquant 1 est envoyé à la section 31 de calcul/réglage de paramètres (pas S622). Par conséquent dans le synthétiseur de fréquence selon la forme de réalisation 5, lorsque la donnée Dout correspondant à une fréquence de sortie fout devant être délivrée par la boucle PLL 2 est reçue par la section 3 de calcul de paramètresc comme dans les formes de réalisation 2 à 5, la section 3 de calcul de paramètresc calcule automatiquement les paramètres k, R et N conformément à la donnée Dout et règle les paramètres dans le dispositif DDS 12 ou analogue de sorte qu'un long intervalle de temps n'est pas requis pour le réglage des paramètres k, R et N, et une détermination est également faite pour savoir si le paramètre de réglage k est identique ou non au paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau élevé, lorsque chacun des paramètres de réglage k, R et N est obtenu, de sorte que l'envoi du paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau élevé au dispositif DDS 12 peut être bloqué avant la sortie de ce paramètre, et pour cette raison un signal parasite dans un synthétiseur de fréquence peut être atténué. Dans le synthétiseur de fréquence selon la forme de réalisation 5, une gamme de paramètres de réglage de la fréquence particuliers ks prévus chacun pour un signal parasite à un niveau élevé est mémorisée dans la mémoire 32c de sorte que la capacité de la mémoire 32c peut être réduite par rapport aux cas des formes de réalisation 2 à 4. Il en résulte que l'on peut utiliser une mémoire à faible coût en réduisant la capacité de mémoire, ce qui permet de réduire le coût de production de cette mémoire. Un synthétiseur de fréquence selon cette forme de réalisation 6 possède la même configuration que dans cha- cune des formes de réalisation 4 et 5, dans lesquelles une capacité de mémoire pour effectuer une détermination d'un paramètre de réglage k est réduite, et pour réduire forte- ment la capacité de mémoire, le dispositif DDS 12 mémorise préalablement un ordre d'un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié devant être délivré dans une bande de sortie par la boucle PLL 12 dans la mémoire et détermine si le paramètre k de réglage de la fréquence obtenu en fonction de cet ordre est ou non le paramètre ks. Pour cette raison, seule la configuration de la fonction de calcul de paramètre dans un diviseur de fré- quence selon la forme de réalisation 6 diffère de celle de chacune des formes de réalisation 2 à 5 de sorte que la description est donnée ici principalement pour la configu- ration et les opérations de la section de calcul de para- mètres. La figure 15 représente une configuration d'une section 3d de calcul de paramètres conformément à la forme de réalisation 6. Sur cette figure, le chiffre de référence 31 désigne la même section de calcul/réglage de paramètres que celle présente dans chacune des formes de réalisation, le chiffre de référence 32d désigne une mémoire servant à y mémoriser au préalable un ordre m d'un signal parasite intense à un niveau spécifié ou à un niveau supérieur au niveau spécifié et devant être délivré dans une bande de sortie à partir de la boucle PLL 2 par le dispositif DDS 12 comme représenté sur la figure 16, et le chiffre de référence 35a désigne une section de sortie de drapeau de détermination pour déterminer si le paramètre k de réglage de la fréquence est ou non le paramètre particulier ks de réglage de la fréquence avec un signal parasite à un niveau élevé, en fonction de l'ordre m d'un signal parasite intense mémorisé dans la mémoire 32, et pour délivrer le résultat de la détermination sous la forme d'un drapeau de détermination h. La figure 16 représente le contenu mémorisé dans la mémoire 32d conformément à la forme de réalisation 6. Les ordres mi tels que 2, 3, 4,... d'un signal parasite intense à un niveau spécifié ou à un niveau supérieur à un niveau spécifié apparaissant dans un signal de sortie déli- vré par le dispositif DDS 12 pour chaque adreése (i = 0, 1, 2,..., q) de la mémoire 32d, sont enregistrés au préalable dans cette mémoire 32d. Ainsi, pour décrire de quelle manière une déter- mination peut être faite pour savoir si un signal parasite est ou non à un niveau élevé en fonction d'un ordre m d'un signal parasite, possédant en général une fréquence de sor- tie particulière fd délivrée par le dispositif DDS 12, essentiellement égale à une fréquence fdds d'un signal parasite intense (fd. fdds), le signal parasite intense ne peut pas être contrôlé ni éliminé par la boucle PLL 2, ni par un filtre ou analogue. Cependant la fréquence fdds pour un signal parasite intense, telle qu'elle est exprimée par l'expression (3), est fournie par l'expression fdds = Im.fd - n.fckl, et un niveau de signal parasite SPdds pour un ordre m du signal parasite est tel que représenté sur la figure 46 et, à partir de cette caractéristique, on com- prendra qu'un ordre m d'un signal parasite à un niveau élevé SPdds est limité à un ordre bas particulier m. Pour cette raison, dans le synthétiseur de fréquence selon la forme de réalisation 6, seul un ordre particulier m, dans lequel un signal parasite contenu dans un signal de sortie délivré par le dispositif DDS 12 passe à un niveau élevé, est mémorisé dans la mémoire 32d. On va décrire ci-après le principe de détermina- tion dans la section 35 de sortie de drapeaux de détermina- tion conformément à la forme de réalisation 6. Tout d'abord, pour qu'un signal parasite intense ne puisse finalement pas être délivré par la boucle PLL 2, la seule exigence est que la fréquence fdds d'un signal parasite ayant un ordre m pour un niveau élevé n'existe pas dans une bande de fréquences de sortie délivrée par la boucle PLL 2, de sorte que l'expression suivante (11) ne peut pas être satisfaite. lfdds - fdl par la boucle PLL 2). Lorsqu'on introduit l'expression (3) dans l'expression (11), on obtient l'expression suivante: I(m 1)k / 2L - n1 supérieure à la moitié d'une fréquence de sortie fck déli- vrée par l'horloge de référence 11. Avec cette caractéris- tique, la fréquence fdds est exprimée par l'expression sui- vante (13). fdds = lm.fd - n.fckl n d'une onde de sortie fck délivrée par l'horloge de réfé- rence 11 est obtenu au moyen de l'expression (13), et on obtient de ce fait l'expression suivante (14). m.k/2L - 0,5 (14) peut être transformée en l'expression suivante (15). n = arrondi [k.m/2L]... (15) Cette expression (15) est introduite dans l'expression (12) de sorte que l'expression pour la déter- mination du paramètre k de réglage de la fréquence pour le dispositif DDS 12 devient l'expression suivante (16). I(m l)k/2L - arrondi [k.m/2L]l signal parasite intense est délivré par la boucle PLL 2. Pour cette raison, si une valeur de 2L et une valeur de Afpll/fck sont préalablement mémorisées, une détermination du paramètre k de réglage de la fréquence peut être exécutée en fonction d'un ordre m du signal parasite. La description donnée ci-après concerne le fonc- tionnement du synthétiseur de fréquence conformément à la forme de réalisation 6 en référence au dessin annexé. La figure 17 représente une séquence de fonction- nement jusqu'à la délivrance d'un drapeau pour la détermi- nation dans une section 35 de sortie de drapeaux de détermination conformément à la forme de réalisation 6. On notera que, dans le synthétiseur de fréquence selon la forme de réalisation 6, on suppose que les données Dout, Dr, Dd ont été envoyées à la section 31 de calcul/réglage de paramètres par les moyens d'entrée 4, chacun des paramètres de réglage k, R et N a été calculé et que le paramètre k de réglage de la fréquence a été envoyé à la section de sortie de drapeau de détermination 5 avant le démarrage du traitement, comme dans chaque forme de réalisation décrite précédemment. Tout d'abord, la section 35 de sortie de drapeaux de déterminationa accède à la mémoire 32c lorsqu'elle a reçu le paramètre k de réglage de la fréquence de la part de la section 31 de calcul/réglage de paramètres (pas S630), lit un ordre de niveau élevé ai d'un signal parasite à une adresse i (valeur implicite: i = 0) (pas S632), introduit k et mi dans l'expression (16) et compare cette expression à celle de Afpll/fck (pas S634). Il en résulte que le cas o une expression devient l'expression suivante: 1(mi l) k/2L - arrondi [k.m/2L]I calcul/réglage de paramètres (pas S644). Au contraire dans le cas o la condition i(mi l+1) k/2L - arrondi [k.m/2L]1 section 31 de calcul/réglage de paramètres (pas S644). Par conséquent, dans le synthétiseur de fréquence selon la forme de réalisation 6, lorsque la donnée Dout correspondant à une fréquence de sortie fout devant être délivrée par la boucle PLL 2 est reçue par la section 3d de calcul de paramètres comme dans chacune des formes de réalisation 2 à 5, la section 3d de calcul des paramètres calcule automatiquement les paramètres k, R et N et posi- tionne ces paramètres dans le dispositif DDS 12 ou en un autre emplacement, de sorte qu'un long intervalle de temps et une charge de travail pour le réglage des paramètres k, R et N ne sont pas nécessaires, une détermination est éga- lement faite pour savoir si le paramètre de réglage k est identique ou non au paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau élevé lorsque chacun des paramètres de réglage k, R et N est obtenu, de sorte que l'envoi du paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau élevé au dispositif DDS 12 peut être bloqué avant sa sortie et pour cette raison un signal parasite dans un syn- thétiseur de fréquence peut être atténué. Dans le synthétiseur de fréquence selon la forme de réalisation 6, un ordre d'un signal parasite intense apparaissant dans le signal de sortie délivré par le dispo- sitif DDS 12 est mémorisé dans la mémoire 32d, et un paramètre de réglage de la fréquence est déterminé en fonction de cet ordre de sorte que la capacité de la mémoire 32d peut être fortement réduite par rapport aux cas des formes de réalisation 2 à 5. I1 en résulte que l'on peut utiliser une mémoire à faible coût en raison de la capacité de mémoire, qui rend possible une réduction du coût de fabrication de cette mémoire. En particulier un certain nombre d'ordres m d'un signal parasite, avec lesquels un signal parasite intense décrit précédemment est délivré, estextrêmement limité comme cela est représenté sur la figure 46 de sorte que d'une manière générale il n'est pas nécessaire de prévoir une mémoire exclusive pour mémoriser les ordres d'un signal parasite décrit ci-dessus, et les données peuvent être mémorisées dans n'importe quelle zone disponible dans l'autre mémoire, et pour cette raison, le coût de fabrication peut être réduit étant donné qu'on ne prévoit pas une mémoire dans un but spécifique. Un synthétiseur de fréquence selon la forme de réalisation 7 simplifie la détermination indiquant si le paramètre k de réglage de la fréquence envoyé au dispositif DDS dans le cas d'un synthétiseur (Afd/fck = 0,04 % dans la référence), avec une largeur étroite de variation Afd d'une fréquence de sortie fd délivrée par le dispositif DDS est ou non ks pour un signal parasite à un niveau élevé, comme cela est indiqué dans "A PLL synthesizer driven by a two- resonation type of low spurious DDS using a frequency convertor" décrit par l'inventeur et al. de la présente demande dans le document-de l'institut de communication de données électriques MW N 94-156. Pour cette raison, seule la configuration de la section 3 de calcul de paramètres dans le synthétiseur de fréquence selon la forme de réalisation 7 diffère de celle prévue dans chacune des formes de réalisation 2 à 6 de sorte que la description donnée ici principalement pour la configuration et les opérations de la section 3 de calcul de paramètres. La figure 18 représente une configuration d'une section 3e de calcul de paramètres conformément à la forme de réalisation 7. Sur cette figure, le chiffre de référence 31 désigne la même section de calcul/réglage de paramètres que dans chacune des formes de réalisation, et le chiffre de référence 35b désigne une section de sortie de drapeau de détermination servant à déterminer si le paramètre k de réglage de la fréquence est ou non un paramètre particulier ks de réglage de la fréquence délivrant un signal intense, conformément au paramètre de réglage k délivré pour la détermination effectuée par la section 31 de calcul/réglage de paramètres et pour délivrer le résultat de la détermina- tion en tant que drapeau de détermination h. Ci-après on va décrire un principe de détermina- tion exécutée dans la section 35b de sortie de drapeaux de détermination conformément à la forme de réalisation 7. Tout d'abord, on va donner une description concernant une relation entre le paramètre k de réglage de la fréquence pour le dispositif DDS 12 et un paramètre particulier ks de réglage de la fréquence pour le dispositif DDS 12, dans lequel un signal parasite est à un niveau élevé, dans un cas o une largeur de variation Afd d'une fréquence de sortie fd délivrée par le dispositif DDS 12 est extrêmement étroite. Comme cela est représenté sur la figure 44 et dans la forme de réalisation 6 décrite précédemment, lors- qu'un ordre d'un signal parasite est un ordre particulier m, le signal parasite est à un niveau élevé. En outre, si la largeur de la variation Afd d'une fréquence de sortie fd délivrée par le dispositif DDS 12 est en outre limitée à une bande étroite, un ordre m (décrit ci-après comme étant ms), pour lequel un signal parasite est à un niveau élevé, est en outre limité. Pour cette raison, en supposant tout d'abord que ms est un (1) et si, dans le cas o une fré- quence fdds d'un signal parasite présentant l'ordre parti- culier ms est proche de la fréquence de sortie fd délivrée par le dispositif DDS 12, à savoir dans le cas o fd devient sensiblement égale à fdds (fd = fdds), ks est obte- nue en référence à l'expression (3) ou à l'expression (1), ks est exprimée par l'expression suivante (17) telle qu'indiquée ci- après: fd = fdds fd = Ims.fd - n.fckl k.fck/2L = Ims.ks. fck/2L - n.fckl ks = Ims.ks - n.2LI ks = 2L.n(ms 1)... (17) Les figures 19A et 19B montrent chacune de quelle manière un paramètre particulier ks de réglage de la fréquence apparaît pour le paramètre k de réglage de la fréquence. La figure 19A illustre de quelle manière le paramètre particulier ks de réglage de la fréquence apparaît dans le paramètre k de réglage de la fréquence pour un ordre ms donné, et la figure montre que deux de ks = 2L.(n/ms 1) apparaissent pour chaque ordre harmonique n d'une onde de sortie fck délivrée par l'horloge de référence 11. On notera que, dans une zone proche de ks, un signal parasite est situé dans une bande passante Afp1l de la boucle PLL 2 et est délivré par cette boucle PLL 2. La figure 19B illustre de quelle manière ks appa- raît dans le cas o l'on a ms " 1, et un cas représenté sur la figure 19B indique que l'on a ms " 1, qui est différent du cas représenté sur la figure 19A, de sorte que le cas de B est considéré comme 2L.N/(ms+1) 2L.N/(ms-1), et 2L.N/(ms l) est considéré comme un seul point. En supposant qu'une gamme du paramètre k de réglage de la fréquence, pour lequel un signal parasite à cet instant est à un niveau élevé, est réglée sur Akz, la valeur Akz apparaît dans un cycle de kpd comme représenté sur la figure 19B, et cette valeur kpd est obtenue conformément à l'expression suivante: kpd = 2L/ms (ms " est exprimé par la relation suivante (19). n = int [k/kpd]... (19) Alors k existe dans Akz, c'est-à-dire qu'une expression conditionnelle k requise pour la délivrance d'un signal parasite intense est fournie par l'expression sui- vante (20): Ik - n.kpdl l'expression (19) dans cette expression (20), une expres- sion conditionnelle 20 de k nécessaire pour la délivrance d'un signal parasite intense est fournie par l'expression suivante (21): int [ms.k/2L].2L/ms - Akz/2 On va maintenant décrire les opérations du syn- thétiseur de fréquence selon la forme de réalisation 7, en référence au dessin annexé. La figure 20 représente une séquence de traite- ment jusqu'à la sortie d'un drapeau pour la détermination dans une section de sortie de drapeaux de détermination 35 conformément à la forme de réalisation 7. On notera que si l'on suppose que les données Dout, Dr, Dd ont été reçues par la section 31 de calcul/réglage de paramètres, chacun des paramètres de réglage k, R et N a été calculé, et le paramètre k de réglage de la fréquence a été envoyé à la section 5 de sortie de drapeaux de détermination avant le début du traitement, comme dans le cas de toutes les formes de réalisation décrites précédemment. Tout d'abord, lorsque la section 35b de sortie de drapeaux de détermination a reçu le paramètre k de réglage de la fréquence de la part de la section 31 de calcul/réglage de paramètres (pas S650), cette section introduit un ordre particulier ms dans l'expression (18) et calcule kpd (pas S652), puis introduit le k et le kpd dans l'expression (19) pour calculer n (pas S654). Ensuite la section 35b de sortie de drapeaux de détermination introduit k, Akz et ms dans l'expression (21) et exécute une détermination pour déterminer si l'expression (21) est ainsi satisfaite ou non, c'est-à-dire si k existe dans Akz et si un signal parasite intense est délivré ou non (pas S656). Il en résulte que dans le cas o il est établi que la condition int [ms.k/2L].2L/ms - Akz/2 de réglage k de sorte que zéro est réglé en tant que dra- peau de détermination h (pas S658), et le drapeau de déter- mination h = 0 est délivré à la section 31 de calcul/régla- ge de paramètres (pas S662). Au contraire, dans le cas o il est établi que la condition int [ms. k/2L].2L/ms - Akz/2 > k, ou k > int [ms.k/2L].2L/ms + Akz/2 est satisfaite (pas S656 "NON"), ce cas indique que k n'existe pas dans Akz, et un signal para- site intense n'est pas délivré dans la boucle PLL 2 dans ce paramètre de réglage k de sorte que 1 est positionné en tant que drapeau de détermination h (pas S660), et le dra- peau de détermination h = 1 est envoyé à la section 31 de calcul/réglage de paramètres (pas S662). Par conséquent, dans le synthétiseur de fréquence selon la forme de réalisation 7, lorsque la donnée Dout ou une autre donnée correspondant à la fréquence de sortie Dout devant être délivrée par la boucle PLL 2 est envoyée à la section 3e de calcul de paramètres par les moyens d'entrée 4 comme dans chacune des formes de réalisation 2 à 6, la section 3e de calcul de paramètres calcule automati- quement les paramètres k, R et N et positionne les para- mètres dans le dispositif DDS 12 ou en un autre emplace- ment, de sorte qu'un long intervalle de temps pour le réglage des paramètres k, R et N et pour la charge de tra- vail n'est pas nécessaire, et une détermination est égale- ment faite pour savoir si le paramètre de réglage k est identique ou non au paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau élevé, lorsque chacun des paramètres de réglage k, R et N est obtenu, de sorte que la sortie du paramètre particulier ks de réglage de la fréquence pour un signal parasite à un niveau élevé en direction du dispositif DDS 12 peut être empêché avant sa sortie, et pour cette raison un signal parasite dans un synthétiseur de fréquence peut être atté- nué. En particulier, dans le synthétiseur de fréquence selon la forme de réalisation 7, une amplitude de variation Afd d'une fréquence de sortie fd délivrée par le dispositif DDS 12 est limitée à une bande étroite, de sorte qu'un ordre m d'un signal parasite intense et un paramètre particulier ks de réglage de la fréquence sont limités de façon supplémentaire, ce qui permet de déterminer le paramètre k de réglage de la fréquence uniquement au moyen de la section 35b de sortie de drapeaux de détermination sans prévoir dans cette dernière une mémoire pour mémoriser des drapeaux h pour la détermination et des ordres m de ces drapeaux, et pour cette raison le coût de fabrication peut être très fortement réduit au point qu'il n'est pas nécessaire d'utiliser une mémoire, par rapport au cas des formes de réalisation 2 à 6. On notera que, dans la forme de réalisation 7, on a décrit un cas o un nombre d'ordres m d'un signal para- site, dans lesquels un signal parasite intense est délivré, est réglé à un, mais même s'il peut être réglé sur une plu- ralité d'ordres, on peut obtenir le même effet. Dans les formes de réalisation 2 à 7 indiquées précédemment, la description concerne un procédé pour déterminer un paramètre k de réglage de la fréquence ou analogue et sa configuration en supposant le cas o, une fois qu'une détermination est faite concernant la fréquence de sortie délivrée par le dispositif DDS 2, la fréquence de sortie est maintenue fixe. Contrairement à cela, dans le synthétiseur de fréquence selon la forme de réalisation 8, comme dans le synthétiseur de fréquence déposé par le présent déposant et décrit dans la demande de brevet japonais N HEI 623579, lorsque le synthétiseur de fréquence est utilisé en tant qu'émetteur/récepteur pour un système de radiocommunication ou analogue, en plus du réglage par une unité de commande automatique de fréquence (désigné ci-après par "AFC") pour le réglage d'une fréquence d'émission sur une fréquence de réception côté récepteur, un ajustement précis est exécuté par balayage uniquement de la fréquence de sortie délivrée par un dispositif DDS avec le système de commande AFC même une fois que la fréquence de sortie fout délivrée par le synthétiseur de fréquence a été décidée. La figure 21 représente une configuration du syn- thétiseur de fréquence selon la forme de réalisation 8 de la présente invention. Comme on le comprendra à partir de la figure 21, dans la configuration du synthétiseur de fré- quence selon la forme de réalisation 8, le système de com- mande AFC 5 et l'additionneur 6 servant à additionner le signal de sortie délivré par le système de commande AFC 5 au paramètre de réglage à fréquence k délivré par la section 3 de calcul de paramètres sont ajoutés entre l'oscillateur de référence 1 et la section 3f de calcul de paramètres, et ce tous deux comme dans les formes de réalisation décrites précédemment. Le système de commande AFC 5 exécute un ajuste- ment précis pour une fréquence d'émission ou de réception, comme décrit précédemment, dans un système de radiocommuni- cation ou analogue (non représenté ici) de sorte qu'une fréquence de réception d'un récepteur coïncide avec une fréquence d'émission d'un émetteur et, dans la forme de réalisation 8, la fréquence fd du signal de sortie délivrée par le dispositif DDS 12 est soumise à un ajustement précis par modification du paramètre k de réglage de la fréquence devant être réglé dans le dispositif DDS 12 par l'intermé- diaire de l'additionneur 6. On notera que les mêmes chif- fres de référence sont utilisés pour désigner des sections qui correspondent à celles de la forme de réalisation 2 représentée sur la figure 2. La figure 22 représente une configuration de la section 3f de calcul de paramètres conforme à la forme de réalisation 8. Sur cette figure, le chiffre de référence 31 désigne une section de calcul/réglage de paramètres ana- logue à celle correspondant aux formes de réalisation décrites précédemment, le chiffre de référence 32a désigne une mémoire dans lequel est mémorisé préalablement un ordre m d'un signal parasite intense apparaissant dans le signal de sortie délivré par le dispositif DDS 12, et le chiffre de référence 35c désigne une section de sortie de drapeaux de détermination servant à déterminer si le paramètre k de réglage de la fréquence est ks pour un niveau de signal parasite intense ou non, en fonction de l'ordre m du signal parasite mémorisé dans la mémoire 32f et pour délivrer un résultat de détermination en tant que drapeau de détermination h. Ci-après, on va décrire un principe de détermina- tion pour savoir si un paramètre de réglage de la fréquence est ks ou non dans la section 35 de sortie de drapeaux de détermination conformément à la forme de réalisation 8. Tout d'abord, dans le cas o la largeur de balayage maximale d'un paramètre k de réglage de la fréquence du dispositif DDS 12 modulé par le système de commande AFC 5 ou l'autre est Ak, la condition pour fd dans le cas o la fréquence fdds d'un signal parasite à niveau élevé dans une gamme allant de kmin (= k - Ak/2) à kmax (= k + Ak/2) est proche de la fréquence de sortie fd délivrée par le dispositif DDS 12 (fd = fdds) est fourni par l'expression suivante 22. kmin fck/2L Ensuite dans l'expression (3), si fdds est rem- placée par fd et si le résultat est utilisé pour cette expression (22) pour exprimer un ordre m du signal para- site, on obtient l'expression suivante (23): n.2L/kmax 1 moyen de l'expression (24) comme suit. int[kmax 1] fréquence est modifié de kmin à kmax avec le signal de com- mande AFC 5, un signal parasite intense apparaît dans le signal de sortie délivré par le dispositif DDS 12, de sorte qu'il est possible de déterminer si le paramètre k de réglage de la fréquence est ks ou non en déterminant s'il existe un ordre quelconque du signal parasite intense qui satisfait ou non à cette expression (24). La figure 23 représente un contenu mémorisé dans une mémoire 32f dans la forme de réalisation 8. Le contenu mémorisé dans cette mémoire 32f est identique à celui de la forme de réalisation 6 représentée sur la figure 7, et des ordres mi de signaux parasites intenses à un niveau spéci- fié ou à un niveau supérieur au niveau spécifié dans le signal de sortie délivré par DDS 12 sont précédemment enre- gistrés en tant que 2, 3, 4,... à des adresses 1 (i = 0, 1, 2,..., q) de la mémoire 32f. Ci-après on va donner la description pour des opérations du synthétiseur de fréquence conforme à la forme de réalisation 8, en référence aux dessins annexés. La figure 24 représente une séquence de traite- ment allant jusqu'à la sortie d'un drapeau de détermination dans la section 35c de sortie de drapeaux de détermination conformément à la forme de réalisation 8. On notera que, dans la forme de réalisation 8, comme dans chacune des formes de réalisation décrites précédemment, chacun des paramètres de réglage k, R et N est obtenu en introduisant Dout ou analogue dans la section 31 de calcul/réglage de paramètres, et le paramètre k de réglage de la fréquence est délivré à la section 35c de sortie de drapeaux de détermination. Tout d'abord, lorsque la section 35c de sortie de drapeaux de détermination reçoit un paramètre k de réglage de la fréquence de la part de la section 31 de calcul/réglage de paramètres (pas S670), kmin et kmax sont obtenus conformément à la largeur de balayage maximale Ak pour le paramètre k de réglage de la fréquence pour le dis- positif DDS 12 ou la commande exécutée par le système de commande AFC 5 (pas S172). Ici on suppose que la valeur Ak est préalablement enregistrée dans la section 35 de sortie de drapeaux de déterminationc ou dans une autre section associée. Ensuite la section 35c de sortie de drapeaux de détermination lit un ordre mi d'un signal parasite conformément à l'adresse i (valeur implicite: 0) de la mémoire 32c (pas S674), règle un ordre n d'harmonique dans une onde de sortie fck délivrée par l'horloge de référence 11 à 0 (m = 0) (pas S676) et détermine si l'ordre mi du signal parasite lu comme décrit précédemment satisfait ou non à l'expression (24), c'est-à-dire aux conditions int[n.2L/kmax 1] S678). Lors de ce pas, dans le cas o il est établi que l'ordre mi du signal parasite lu satisfait à l'expression (24) (pas S678 "OUI"), ceci indique qu'un signal parasite intense apparaît dans le signal de sortie délivré par le dispositif DDS 12 lorsque le paramètre k de réglage de la fréquence est modifié dans une gamme allant de kmin à kmax au moyen du système de commande AFC 5 de sorte que 0 indiquant la sortie d'un signal parasite intense est positionné en tant que drapeau de détermination h (pas S680) et que le drapeau de détermination h = 0 est envoyé à la section 31 de calcul/réglage de paramètres (pas S692). Au contraire, dans le cas o il est établi que l'ordre mi du signal parasite lu comme décrit précédemment ne satisfait pas à l'expression (24) (pas S678 "NON"), une détermination est faite pour savoir si la condition mi arrondi [0,5 + n.2L/kmin + 1] ou mi > int [n.2L/kmax 1] (pas S683 "NON"), la commande du système revient au pas de traitement S678 avec n modifié en n+1 pour exécuter à nouveau une détermination avec une valeur différente de n (pas S684), et une détermination est exécutée avec la nouvelle valeur de n à nouveau pour déterminer si l'ordre mi du signal parasite satisfait ou non à l'expression (24). D'autre part, dans le cas o l'on a mi "OUI"), ceci indique qu'il n'existe pas de mi pour n satis- faisant à l'expression (24) de sorte que pour déterminer si la détermination de l'ordre mi pour tous les signaux para- sites est terminée ou non, une détermination est faite pour savoir si l'adresse i est inférieure ou non à la valeur maximale q (pas S686), et dans le cas o il est établi que l'adresse i est inférieure à la valeur maximale q (pas S686 "OUI"), l'adresse i est incrémentée de 1 (pas S688), le système de commande revient au pas S674, un ordre mi du signal parasite suivant est lu dans la mémoire 32f en fonc- tion de la nouvelle adresse i, et la même procédure est à nouveau exécutée. Au contraire, dans le cas o l'adresse i est égale à la valeur maximale q (pas S686 "OUI"), ceci indique que mi ne satisfait pas à l'expression (24) pour toutes les valeurs de mi et n, 1 indiquant qu'un signal parasite intense n'est pas délivré et est positionné en tant que drapeau de détermination h (pas S690) et le dra- peau de détermination h = 1 est envoyé à la section 31 de calcul/réglage de paramètres (pas S692). Pour les raisons décrites précédemment, avec le synthétiseur de fréquence selon la forme de réalisation 8, comme dans les formes de réalisation 2 à 7 décrites précé- demment, lorsque la donnée Dout correspondant à la fré- quence de sortie fout devant être délivrée par la boucle PLL 2 est envoyée à la section 3f de calcul de paramètres, cette section 3f de calcul de paramètres calcule automati- quement les paramètres de réglage k, R et N et positionne ces paramètres dans le dispositif DDS 12 ou dans d'autres sections, de sorte qu'aucune charge intense de travail n'est nécessaire pour régler les paramètres de travail k, R et N, et lorsque les paramètres de réglage k, R et N sont calculés, une détermination est faite pour savoir si le paramètre de réglage k est identique ou non au paramètre particulier ks de réglage de la fréquence pour un niveau de signal parasite intense pour empêcher que le paramètre ks de réglage de la fréquence pour un niveau de signal parasite intense soit délivré au dispositif DDS 12 de sorte que des signaux parasites apparaissant dans le signal de sortie délivré par le synthétiseur de fréquence peuvent être atténués. De même, dans le synthétiseur de fréquence selon la forme de réalisation 8, comme dans la forme de réalisa- * tion 6 décrite précédemment, seul un ordre m pour un signal parasite intense apparaissant dans le signal de sortie délivré par le dispositif DDS 12 est mémorisé dans la mémoire 32f, et une détermination du paramètre k de réglage de la fréquence est exécutée en fonction de l'ordre m de sorte qu'on peut fortement réduire la capacité de la mémoire 32f par rapport à celle utilisée dans chacune des formes de réalisation 2 à 5. Il en résulte que, comme dans la forme de réalisation 6 décrite précédemment, on peut utiliser une mémoire à faible coût en raison de la réduc- tion de la capacité de mémoire, de sorte que l'on peut obtenir une réduction du coût de production. Dans le synthétiseur de fréquence selon la forme de réalisation 9 de la présente invention, un traitement pour calculer à nouveau les paramètres de réglage k, R et N lors du pas S80 sur la figure 5 pour la forme de réalisa- tion 2 décrite précédemment est simplifié par rapport à la forme de réalisation 2, et un incrément approprié pour cha- cun des paramètres R, N est préalablement mémorisé dans une mémoire de sorte que des solutions pour k, R et N peuvent être aisément obtenues en utilisant la mémoire. Pour cette raison, dans le synthétiseur de fréquence selon la forme de réalisation 9, une configuration autre que celle de la section de calcul de paramètres est identique à celle présente dans la forme de réalisation 2 représentée sur la figure 1 de sorte qu'on donnera la description concernant la configuration de la section de calcul de paramètres ou d'opérations pour recalculer les paramètres ou analogues en référence aux dessins annexés. La figure 25 représente une configuration d'une section 3g de calcul de paramètres conformément à la forme de réalisation 9. Sur cette figure, le chiffre de référence 31a désigne une section de calcul/réglage de paramètres, le chiffre de référence 32g désigne une mémoire, dans laquelle un drapeau de détermination h utilisé pour déterminer si chaque paramètre k de réglage de la fréquence est ou non ks pour la délivrance d'un signal parasite intense pour chaque paramètre k de réglage de la fréquence comme dans la mémoire 32a contenue dans la forme de réalisation 3 décrite précédemment, est préalablement mémorisée, le chiffre de référence 36 désigne une mémoire dans laquelle les incréments appropriés a, pour les paramètres R, N sont préalablement mémorisés comme cela sera décrit plus loin. La figure 26 représente le contenu mémorisé dans la mémoire 36 conformément à la forme de réalisation 9. Comme représenté sur la figure 26, dans cette mémoire 36, une adresse est exprimée avec 15 bits, et on obtient des paramètres de réglage k, R, N à 5 bits en réponse à une adresse supérieure, à une adresse intermédiaire et à une adresse inférieure dans chaque mémoire 35, et des incré- ments appropriés a, a pour le réglage de paramètres pour chaque combinaison de paramètres de réglage k, R, N, à savoir des incréments a, i pour le réglage de paramètres R, N de sorte que, dans le cas du réglage du paramètre k, k n'est pas ks, sont mémorisés préalablement dans la mémoire. Par exemple, dans le cas o les paramètres de réglage k, R, N sont respectivement 00010, 00010, 00010, les incréments appropriés a, e pour les paramètres R, N sont respectivement 00010, 00010. Dans la description qui va suivre, les incré- ments appropriés a, f pour les paramètres R, N correspondant à une combinaison de paramètres de réglage k, R, N sont exprimés par (k, R, N) pour a et par (k, R, N) pour ô. La description donnée ci-après concerne des opérations du synthétiseur de fréquence selon la forme de réalisation 9, en référence aux dessins annexés. La figure 27 représente un organigramme servant à recalculer des paramètres dans des moyens 315a de change- ment de paramètres situés dans la section 31a de calcul/réglage de paramètres. De même dans le synthétiseur de fréquence selon la forme de réalisation 9, jusqu'au moment 6 le traitement pour le calcul de paramètres comme représenté sur la figure 27 est déclenché, comme dans la forme de réalisation 2, les paramètres de réglage k, R, N sont calculés à partir des pas S10 à S50 représentés sur la figure 5, une détermination est faite pour savoir si le paramètre de réglage obtenu au moyen de ces pas est ou non ks pour un signal parasite de niveau intense (pas S60 "NON"), et conformément au résultat de la détermination, il est établi que k est égal à ks (k = ks) et le traitement pour recalcu- ler les paramètres représenté sur la figure 27 est déclen- ché. Tout d'abord, lorsqu'il est établi que k est égal à ks et que le traitement pour le calcul des paramètres est déclenché, les moyens 315a de changement de paramètres accèdent à la mémoire 36 en fonction de l'adresse supé- rieure et de l'adresse intermédiaire et de l'adresse infé- rieur correspondant aux paramètres de réglage k, R et N obtenus au moyen des pas 20 à 50 sur la figure 50, et lisent les incréments a (k, R, N) et f (k, R, N) pour les paramètres R, N correspondant à une combinaison des para- mètres de réglage k, R, N. En outre les incréments a (k, R, N) et e (k, R, N) sont ajoutés aux paramètres R, N respec- tivement comme cela est exprimé par les relations suivantes (25) pour modifier les paramètres R, N (pas S850, S860). R = R + a (k, R, N) N = R + e (k, R, N)... (25) Ensuite les paramètres R, N modifiés comme cela est exprimé par les expressions (25) sont introduits dans l'expression (8) comme dans le cas de la forme de réalisa- tion 2, et le paramètre de réglage k est recalculé comme cela est exprimé par l'expression suivante (26) (pas S870). k = int [R.Dout.2L)/(fck.N)] ou k = arrondi [(R.Dout 2L)/(fck.N)]... (26) Les paramètres de réglage k, R et N sont recalcu- lés et modifiés comme décrit précédemment, les paramètres R et N sont modifiés avec des incréments a (k, R, N) et g (k, R, N) de sorte que k n'est pas égal à ks (k '= ks), et avec cette modification, k ne devient pas égal à ks, ce qui est différent du cas représenté dans la forme de réalisation 2, la commande du système ne revient pas au pas de traitement pour déterminer le paramètre de réglage k et passe directement au pas S70 pour régler et délivrer les para- mètres k, R et N. Pour les raisons décrites précédemment, avec le synthétiseur de fréquence selon cette forme de réalisation, comme dans les formes de réalisation 2 à 8 décrites précédemment, lorsque la donnée Dout ou analogue correspondant à la fréquence de sortie fout devant être délivrée à partir de la boucle PLL 2 est introduite dans la section 3g de calcul de paramètres, la section 3g de calcul de paramètres calcule automatiquement chacun des paramètres de réglage k, R, N et positionne les paramètres dans le dispositif DDS 12 ou analogue de sorte qu'aucune charge de travail élevée n'est requise pour le réglage des paramètres de réglage k, R, N, et une fois que les paramètres de réglage k, R, N sont réglés, une détermination est faite pour savoir si le paramètre de réglage k coïncide ou non avec le paramètre particulier ks de réglage de la fréquence, et l'envoi du paramètre particulier ks de réglage de la fréquence pour un signal intense à niveau élevé au dispositif DDS 12 est préalablement bloqué, de sorte que les signaux parasites apparaissant dans le signal de sortie délivré par un synthétiseur de fréquence peuvent être atténués. De même, avec le synthétiseur de fréquence selon la forme de réalisation 9, des incréments optimum a,, pour les paramètres R, N, à savoir les incréments a, e pour les paramètres de réglage R, N empêchant une coïncidence des paramètres de réglage k, ks et du signal de sortie de signaux parasites intenses à partir de la boucle PLL 2, sont préalablement positionnés dans la mémoire 36, et dans le cas o le paramètre de réglage coïncide avec le paramètre particulier ks de réglage de la fréquence, les paramètres de réglage k, R, N sont modifiés en fonction des incréments optimum a, préalablement mémorisés, de sorte qu'une variation des paramètres de réglage k, R et N ne doit être exécutée qu'une seule fois, et la durée néces- saire pour la modification des paramètres de réglage k, R, N peut être exécuté qu'une fois. Il en résulte que la vitesse de sélection de fréquence pour un synthétiseur de fréquence peut être exécutée plus rapidement. De même avec le synthétiseur de fréquence selon cette forme de réalisation, bien que les deux paramètres R et N soient modifiés, grâce à une mémorisation préalable d'un incrément ou d'un décrément optimum pour l'un ou l'autre des paramètres R, N, on peut augmenter ou réduire l'un ou l'autre des paramètres. Dans les formes de réalisation 2 à 9 décrites précédemment, les sections 3 de calcul de paramètres reçoi- vent, en plus de la donnée Dout correspondant à la fré- quence de sortie fout devant être délivrée par la boucle PLL 2, les données Dr correspondant à la fréquence de sor- tie fr délivrée par le diviseur variable 13 ou la donnée Dd correspondant à une fréquence de sortie fd délivrée par le dispositif DDS 12, et calculent les paramètres de réglage k, R, N et dans le cas o le paramètre de réglage k coïn- cide avec ks pour la délivrance d'un signal parasite intense, la section 3 de calcul de paramètres calcule à nouveau les paramètres de réglage k, R, N et délivre les paramètres de réglage k, R, N dans le cas o k ne coïncide pas avec ks, mais dans cet agencement, un long intervalle de temps est nécessaire pour calculer et recalculer les paramètres de réglage k, R, N dans la section de calcul de paramètres, et le circuit devient également compliqué, ce qui est un inconvénient. Pour cette raison, avec le synthétiseur de fré- quence selon la forme de réalisation 10, les problèmes décrits précédemment sont résolus grâce à l'utilisation d'une mémoire à la place de la section de calcul de para- mètres. La figure 28 représente une configuration du syn- thétiseur de fréquence selon la forme de réalisation 10 de la présente invention. Sur la figure 28, le chiffre de référence 1 désigne un oscillateur de référence, le chiffre de référence 2 une boucle PLL, le chiffre de référence 4b des moyens d'entrée pour entrer uniquement la donnée Dout correspondant à la fréquence de sortie fout devant être délivrée par la boucle PLL 2, et le chiffre de référence 7 une mémoire dans laquelle sont préalablement mémorisés les paramètres de réglage k, R, N correspondant à la donnée Dout pour la fréquence de sortie fout comme représenté sur la figure 29. On notera que, sur la figure 28, les mêmes chiffres de référence sont affectés aux mêmes composants que ceux de la figure 1 et on n'en donnera pas ici la des- cription. La figure 29 représente le contenu mémorisé dans la mémoire 7 conformément à cette forme de réalisation. Dans cette mémoire 7, comme représenté sur la figure 29, les valeurs des paramètres de réglage k, R, N spécifiées de telle sorte qu'un signal parasite intense n'est pas délivré pour chaque donnée Dout pour chaque fréquence de sortie tout sont mémorisées avec la donnée Dout correspondant à la fréquence de sortie fout délivrée par la boucle PLL 2 et exprimée par 5 bits en tant qu'adresses. On notera que les valeurs des paramètres de réglage k, R et N sont obtenues préalablement en correspondance avec la donnée Dout corres- pondant à chaque fréquence de sortie fout conformément à la configuration du synthétiseur de fréquence telle que repré- sentée sur la figure 28, ou à d'autres facteurs. On va décrire ci-après des opérations du synthé- tiseur de fréquence conformément à la forme de réalisation , en référence aux dessins associés. La figure 30 illustre des opérations du synthéti- seur de fréquence conformément à la forme de réalisation 10 de la présente invention. Tout d'abord, les moyens d'entrée 4 introduisent une donnée Dout correspondant à la fréquence de sortie fout devant être délivrée par la boucle PLL 2 à la mémoire 7 (pas S100), lorsque les paramètres de réglage k, R, N pos- sèdent chacun une adresse spécifiée pour la donnée Dout, c'est-à-dire que chacun des paramètres correspondant à la donnée Dout est lu dans la mémoire 7 (pas S110), et les paramètres de réglage k, R, N lus comme décrit précédemment sont envoyés à et positionnés respectivement dans le dispo- sitif DDS 12, dans le diviseur variable 13 de l'oscillateur de référence 1 et dans le diviseur 24 de la boucle PLL 2 (pas S120). Lorsque les paramètres de réglage k, R, N ont été spécifiés de telle sorte qu'un signal parasite intense n'est pas délivré pour chaque donnée Dout correspondant à la fréquence de sortie fout devant être délivrée par la boucle PLL 2 conformément à la configuration du synthéti- seur de fréquence ou à d'autres facteurs, lorsque les para- mètres de réglage k, R, N sont réglés, le synthétiseur de fréquence ne délivre pas un signal de sortie intense prove- nant de la boucle PLL 2, mais délivre la donnée Dout reçue en tant que fréquence de sortie fout, Pour cette raison, avec le synthétiseur de fréquence conforme à la forme de réalisation 10, les paramètres de réglage k, R, N sont préalablement mémorisés dans la mémoire 7 de sorte qu'un signal parasite intense n'est pas délivré pour chaque donnée Dout correspondant à la fréquence de sortie fout devant être délivrée par la boucle PLL 2, et dans le cas o les moyens d'entrée 4 introduisent les données Dout correspondant à la fréquence de sortie fout, les paramètres de réglage k, R, N correspondant aux données Dout sont délivrés de sorte qu'il n'est pas nécessaire de calculer les paramètres de réglage k, R, N correspondant à la donnée Dout ou à d'autres données, ni d'exécuter un nouveau calcul pour déterminer le paramètre de réglage k ou modifier les paramètres de réglage k, R, N. Avec le synthétiseur de fréquence selon la forme de réalisation 10, différente des formes de réalisation 2 à 9 décrites précédemment, la section de calcul/réglage de paramètres formée avec un dispositif DSP ou une unité cen- trale CPU n'est pas nécessaire avec la configuration sim- plifiée, et par conséquent un intervalle de temps pour modifier les paramètres de réglage k, R, N n'est pas néces- saire de sorte qu'un intervalle de temps requis pour les paramètres de réglage peut être réduit. Il en résulte qu'il devient possible d'augmenter une vitesse de sélection de fréquence dans le synthétiseur de fréquence. On notera que, bien que dans la description pré- cédente on a supposé que le synthétiseur de fréquence pos- sédait une unité de diviseur variable 13 située dans l'oscillateur de référence 1 et qu'on a également supposé le cas o un élément du paramètre R correspondant à une unité de diviseur variable 13 est mémorisé dans la mémoire 7, au contraire dans la présente invention telle que repré- sentée sur la figure 7, on peut prévoir n unités de divi- seurs variables 13 dans l'oscillateur de référence 1, et dans ce cas, il est nécessaire de mémoriser préalablement les paramètres k, N et les paramètres R1 à Rn dans la mémoire 7. Dans le synthétiseur de fréquence selon la forme de réalisation 11, un dispositif de mélange de fréquences tel qu'un mélangeur est prévu entre un dispositif DDS et un oscillateur variable à l'intérieur d'un oscillateur de référence, de sorte que la configuration de l'oscillateur de référence dans cette forme de réalisation diffère de celle prévue dans chacune des formes de réalisation 2 à 10 de sorte qu'un niveau de signal parasite devient inférieur à celui présent dans les formes de réalisation 2 à 10 et cette configuration est applicable à n'importe lequel des synthétiseur de fréquence conformément aux formes de réali- sation 2 à 10. Dans la description qui va suivre on suppose qu'on se trouve dans le cas o trois oscillateurs de réfé- rence conformes à la revendication 11 sont utilisés pour l'oscillateur de référence conformément à la forme de réa- lisation 2. On notera que, dans la forme de réalisation 11, des expressions pour le calcul des paramètres de réglage k, R, N diffèrent des expressions pour recalculer les para- mètres de réglage k, R, N en raison de la différence de configuration conformément à cette forme de réalisation par rapport à celle de la forme de réalisation 2, et on va donner ci-après une description concernant principalement les différences entre les expressions. La figure 31 représente une configuration du syn- thétiseur de fréquence selon la forme de réalisation 11 de la présente invention. On notera que, dans le synthétiseur de fréquence selon la forme de réalisation 11, les configu- rations de la boucle PLL 2, de la section 3 de calcul de paramètres et des moyens d'entrée 4 autres que dans l'oscillateur de référence la, sont les mêmes que celles de la forme de réalisation 2, de sorte que les mêmes chiffres de référence sont affectés aux sections correspondantes, et on n'en donnera pas la description ici. L'oscillateur de référence la dans la forme de réalisation 11 comporte l'horloge de référence 11, le dis- positif DDS 12 et un diviseur variable 13 comme dans la forme de réalisation 2, et en outre comporte un mélangeur servant à mélanger la fréquence de sortie fd produite par le dispositif DDS 12 avec une fréquence d'oscillation fournie par un oscillateur local 14, un filtre passe-bande 16 pour éliminer des ondes inutiles du signal de sortie mixte, et un amplificateur (AMP) 17, ces éléments étant tous prévus entre le dispositif DDS 12 et le diviseur variable 13. De même un filtre passe-bande 18 pour suppri- mer un harmonique dans le diviseur variable 13 est prévu dans le dernier étage de ce diviseur variable 13. On notera que fl sur la figure 1 désigne une fréquence d'entrée envoyée au diviseur variable 13 et fxo désigne une fré- quence de sortie délivrée par l'oscillateur local 14. On va décrire ci-après le fait qu'une réduction d'un niveau de signal parasite comparativement à celui des formes de réalisation 2 à 10 peut être réalisé avec l'oscillateur de référence la conforme à la forme de réali- sation 11, en référence à plusieurs expressions. Tout d'abord, avec la configuration selon la forme de réalisation 2, en supposant qu'un niveau parasite du dispositif DDS 12 et SPdds (dBc), un niveau de signal parasite SPout dans le signal de sortie du synthétiseur, finalement délivré par la boucle PLL 2, est exprimé par la relation (27): Spout = 20.LOG10 (fout/fd) + SPout(dBc)... (27) Au contraire, dans la forme de réalisation 11, le niveau de signal parasite SPout dans le signal de sortie du synthétiseur finalement délivré par la boucle PLL 2 est exprimé par l'expression (28) en supposant qu'une fréquence d'entrée pour le diviseur variable 13 est fl SPout = 20.LOG10 (fout/fl) + SPout(dBc)... (28) Pour cette raison, à partir de cette expression (28), si on suppose que fl est réglée à une valeur supé- rieure à fd (fi " fd) au moyen d'une conversion de fré- quence effectuée par un mélangeur 15, on obtient la condi- tion 20.LOG10 (fout/fd) " 20.LOG10 (fout/fl), et l'on com- prendra par conséquent que le niveau de signal parasite SPout dans le synthétiseur de fréquence selon la forme de réalisation 11 est inférieur à celui présent dans d'autres formes de réalisation. Les opérations pour le réglage de paramètres dans la section 3 de calcul de paramètres conformément à la forme de réalisation 11 sont exécutées en fonction de séquences de traitement illustrées sur la figure 5, comme dans la forme de réalisation 2, de sorte qu'on n'en donnera pas ici une description, et on décrira différents points contenus dans l'expression pour le calcul des paramètres de réglage k, R, N en raison d'une modification de configura- tion de l'oscillateur de référence 1 par rapport à celle de la forme de réalisation 2. Dans la forme de réalisation 11, on obtient tout d'abord les paramètres R, N, qui sont des nombres divi- seurs, au moyen des expressions (5) et (7) de la forme de réalisation 2. Ensuite, pour obtenir le paramètre de réglage k, on obtient D'd à partir de Dout, R et B au moyen de l'expression (29): D'd = Dout. R/N... (29) A partir de cette expression (29), on peut obte- nir la donnée de fréquence de sortie Dd correspondant à la fréquence de sortie fd délivrée par le dispositif DDS 12 et qui doit être introduite, à partir de l'expression suivante (30): Dd = IDxo - D'd I (30) Ici, le terme Dxo est la donnée de fréquence de sortie correspondant à la fréquence de sortie fxo délivrée par l'oscillateur local 14 et qui est envoyée auparavant en tant que donnée à la section 3 de calcul de paramètres. Pour cette raison, dans la forme de réalisation 11, le paramètre k de réglage de la fréquence délivré par le dispositif DDS 12 est donné non pas au moyen de l'expression (8) de la forme de réalisation 2, mais à partir de l'expression (31) donnée ci-après, et on peut comprendre que la liberté de réglage du paramètre de réglage k est plus grande que dans la forme de réalisation 2, dans laquelle le paramètre k de réglage de la fréquence est fourni par l'expression (8). k = int [(2L/Dck).l(Dout.R/N) - Dxol] ou k = arrondi[(2L/Dck).I(Dout. R/N) - DxoI]... (31) On notera que le procédé de modification des paramètres de réglage k, r, N au moyen d'un nouveau calcul de ces para- mètres est identique à celui de la forme de réalisation 2, et le paramètre de réglage k est modifié par addition de a, f respectivement aux paramètres R, N, puis introduction des paramètres modifiés R, N dans l'expression (31). Pour cette raison, avec le synthétiseur de fré- quence selon la forme de réalisation 11, lorsqu'on ajoute le mélangeur ou analogue à une section entre le dispositif DDS 12 et le diviseur variable 13 dans l'oscillateur de référence 1, la liberté de réglage du paramètre k de réglage de la fréquence pour le dispositif DDS 12 est plus élevée que celle présente dans la forme de réalisation 2, et il devient plus facile de régler les paramètres de réglage k, R et N pour éviter la production de signaux parasites à un niveau élevé. On notera que, bien que dans la description pré- cédente on ait supposé le cas o) l'oscillateur local 14 pour le mélangeur 15 et l'horloge de référence 11 pour le dispositif DDS 12 étaient prévus dans l'oscillateur de référence la tel que représenté sur la figure 31, un oscil- lateur contenu dans l'oscillateur de référence lb peut être limité uniquement à l'horloge de référence 11 telle que représentée sur la figure 32 et le signal de sortie fourni par l'horloge de référence 11 peut être partagé par le dis- positif DDS 12 et le mélangeur 15. Dans ce cas, il n'est pas nécessaire de prévoir l'oscillateur local 14 dans l'oscillateur de référence lb, et il est possible de réduire le nombre d'oscillateurs, de sorte que le coût diminue par rapport au cas représenté sur la figure 31. Dans le synthétiseur de fréquence conforme à la forme de réalisation 12 selon la présente invention, comme dans la forme de réalisation 11 décrite précédemment, l'oscillateur de référence possède une configuration diffé- rente de celle des formes de réalisation 2 à 10 pour réduire un niveau de signal parasite par rapport au cas des formes de réalisation 2 à 10, et est applicable au synthé- tiseur de fréquence conforme aux formes de réalisation 2 à décrites précédemment. Dans la description qui va suivre, on suppose que la configuration de l'oscillateur de référence dans le synthétiseur de fréquence selon la forme de réalisation 12 est appliquée à l'oscillateur de réfé- rence conforme à la forme de réalisation 2. On notera que le synthétiseur de fréquence selon la forme de réalisation 12 comporte un oscillateur de réfé- rence ayant une configuration différente de celle de la forme de réalisation 2, et l'expression pour le calcul des paramètres de réglage k, R, N et l'expression pour le nou- veau calcul des paramètres de réglage k, R, N applicables à la forme de réalisation 12 sont différentes de celles applicables à la forme de réalisation 2, et, pour la raison décrite précédemment, on ne décrira ici que les éléments différents. La figure 33 représente une configuration du syn- thétiseur de fréquence selon la forme de réalisation 12 de la présente invention. On notera que, dans la forme de réa- lisation 12, les configurations de la boucle PLL 2, de la section 3 de calcul de paramètres et des moyens d'entrée 4 autres que l'oscillateur de référence lc sont identiques à celles de la forme de réalisation 2 et que les mêmes chiffres de référence désignent les éléments correspondants et qu'on n'en donnera pas ici la description. L'oscillateur de référence lc selon la forme de réalisation 12 comporte l'horloge de référence 11, le dis- positif DDS 12 et un diviseur variable 13, et comporte en outre un filtre passe-bande 18 servant à supprimer un har- monique dans le diviseur variable 13, un mélangeur 13 pour exécuter une conversion de fréquence en mélangeant une fré- quence de sortie fdiv délivrée par le diviseur variable 13 à une fréquence d'oscillation fxo délivrée par l'oscilla- teur local 15, un filtre passe-bande 16 pour éliminer des ondes inutiles du signal de sortie mixte, et un amplifica- teur (AMP) 17, qui sont tous prévus dans le dernier étage du diviseur variable 13 et sont connectés en série entre eux. La description qui va suivre concerne le fait que, dans l'oscillateur de référence lc selon la forme de réalisation 12, un niveau de signal parasite peut être réduit par rapport à celui présent dans les formes de réa- lisation 2 à 10, en référence à des expressions associées. Tout d'abord dans la configuration de la forme de réalisation 2 décrite précédemment, en supposant qu'un niveau de signal parasite dans le dispositif DDS 12 est SPdds (dBc), un niveau de signal parasite SPout dans le signal de sortie du synthétiseur finalement délivré par la boucle PLL 2, est fourni par l'expression (27). Au contraire, dans le synthétiseur de fréquence selon la forme de réalisation 12, le niveau de signal para- site SPout dans le signal de sortie du synthétiseur, qui est finalement délivré par la boucle PLL 2, est fourni par l'expression suivante (32) en supposant que la fréquence de sortie du mélangeur 15 est fr' SPout = 20.LOGo10(fout/R.fr) + SPdds(dBc)... (32) Par conséquent, si fr est convertie en une valeur supérieure à fd (fr " fd) par une conversion de fréquence effectuée par le mélangeur 15 ou obtenue d'une autre manière dans le dernier étage du diviseur variable 13 en utilisant cette expression (32), la condition 20.LOG10O(fout/fd) " 20. LOG10(fout/R.fr) est satisfaite, et pour cette raison on peut comprendre à partir du niveau de signal parasite de la forme de réalisation 2, que le niveau de signal parasite SPout dans cette forme de réalisation 12 est inférieur à celui présent dans la forme de réalisation 2. L'opération de réglage de paramètres exécutée par la section 3 de calcul de paramètres conformément à la forme de réalisation 3 est appliquée à la séquence repré- sentée sur la figure 5, comme dans la forme de réalisation 2, de sorte que la description n'est pas indiquée ici, et la description est donnée ici pour différents points dans l'expression pour le calcul des paramètres de réglage k, R et N en raison de la différence de configuration entre l'oscillateur de référence 1 et celui de la forme de réali- sation 2. Dans la forme de réalisation 12, des paramètres N et D'r, qui sont les nombres diviseurs, sont tout d'abord obtenus de façon similaire au moyen de l'expression (5) ou de l'expression (6) de la forme de réalisation 2. Alors Ddiv, qui correspond à une fréquence de sortie fdiv déli- vrée par le diviseur variable 13, est calculé au moyen de l'expression suivante (33). Ddiv = ID'r - DxoI... (33) Etant donné que le paramètre R est fourni par l'expression (7) dans la forme de réalisation 2, le paramètre k de réglage de la fréquence pour le dispositif DDS 12 n'est pas donné par l'expression (8) de la forme de réalisation 2, mais par l'expression suivante (34), et, comparativement au cas de la forme de réalisation 2, dans laquelle le paramètre k de réglage de la fréquence pour le dispositif DDS 12 est fourni par l'expression (8), on peut comprendre que la liberté de réglage du paramètre de réglage k est plus grande. k = int [(2L.R/Dck).I(Dout/N)-Dxol] ou k = arrondi [(2L.R/Dck).I(Dout/N)DxoI]... (34) On notera que le procédé consistant à modifier les paramètres de réglage k, R, N moyennant un nouveau cal- cul de ces paramètres est le même que dans la forme de réa- lisation 2, et tout d'abord les paramètres R, N sont modi- fiés par addition de a, e respectivement à ces paramètres R et N, puis le paramètre de réglage k est modifié par intro- duction des paramètres modifiés R et N dans l'expression (34). Pour cette raison, avec le synthétiseur de fré- quence selon la forme de réalisation 12, l'oscillateur de référence possède une configuration dans laquelle le mélan- geur 16 ou analogue est ajouté au dernier étage du diviseur variable 13 dans l'oscillateur de référence 1 pour diviser une fréquence de sortie délivrée par le dispositif DDS 12, puis le signal de sortie est soumis à une conversion dans le sens croissant par le mélangeur 16, de sorte que non seulement un signal parasite intense délivré par le dispositif DDS 12 peut être supprimé, mais également qu'on peut réduire la consommation en énergie par rapport au cas de la forme de réalisation 2, avec une liberté de réglage du paramètre k de réglage de la fréquence pour le dispositif DDS 12, et également il devient plus facile de régler les paramètres de réglage k, R, N pour empêcher un signal parasite à niveau intense. De même étant donné que le mélangeur 16 ou ana- logue est ajouté au dernier étage du diviseur variable 13 dans l'oscillateur de référence 1, la fréquence d'entrée envoyée à la boucle PLL 2 peut être réglée à une valeur supérieure sans accroître la fréquence de fonctionnement du dispositif DDS 12, de sorte qu'on obtient également l'avantage résidant dans la possibilité de réduire un * nombre de multiplexage pour une fréquence du signal de sor- tie fourni par la boucle PLL 2. On notera que, bien que dans la description pré- cédente on se suppose qu'on se trouve dans le cas o l'oscillateur local 15 du mélangeur 16 et l'horloge de référence 11 du dispositif DDS 12 sont prévus respective- ment dans l'oscillateur de référence lc comme représenté sur la figure 33, un oscillateur contenu dans l'oscillateur de référence ld peut être limité à l'horloge de référence 11 comme représenté sur la figure 34, et le signal de sor- tie de l'horloge de référence 11 peut être partagé par le dispositif DDS 12 et le mélangeur 15. Dans ce cas, il n'est pas nécessaire de prévoir l'oscillateur local 14 à l'intérieur de l'oscillateur de référence 13, onpeut réduire le nombre d'oscillateurs, de sorte que le coût peut être réduit par rapport à celui que l'on obtient dans le cas représenté sur la figure 13. Le synthétiseur de fréquence selon la forme de réalisation 13 de la présente invention comporte un oscil- lateur de référence, comme les formes de réalisation 11 et 12, avec une configuration qui diffère de celle présente dans les formes de réalisation 2 à 10 de manière à réduire un niveau de signal parasite par rapport à celui présent dans les formes de réalisation 2 à 10, et est applicable au synthétiseur de fréquence selon les formes de réalisation 2 à 10. On va donner ci-après la description de la configura- tion du synthétiseur de fréquence selon la forme de réali- sation 13 en supposant qu'il est appliqué à l'oscillateur de référence conforme à la forme de réalisation 2. On notera que l'expression utilisée pour calculer les paramètres de réglage k, R, N et l'expression pour recalculer les paramètres de réglage k, R et N applicable au synthétiseur de fréquence selon la forme de réalisation 13 diffèrent de celles applicables au synthétiseur de fréquence conforme à la forme de réalisation 2 en raison de la différence entre les oscillateurs de référence 1 dans les formes de réalisation 13 et 2, et que la description donnée ci-après portera principalement sur cette différence. La figure 35 représente une configuration du syn- thétiseur de fréquence selon la forme de réalisation 13. On notera que, dans le synthétiseur de fréquence selon la forme de réalisation 13, les configurations de la boucle PLL 2, de la section 3 de calcul de paramètres et des moyens d'entrée 4, autres que dans l'oscillateur de réfé- rence le, sont les mêmes que dans la forme de réalisation 2, et que, pour la raison indiquée précédemment, les mêmes chiffres de référence sont appliqués aux parties correspon- dantes et qu'on n'en donnera pas la description. L'oscillateur de référence le conforme à la forme de réalisation 13 possède l'horloge de référence 11, le dispositif DDS 12 et deux unités de diviseurs variables 13rl et 13r2, et comporte en outre un filtre passe-bande 18a pour supprimer un harmonique dans le signal de sortie délivré par le diviseur variable 13rl, un mélangeur 15 pour exécuter une conversion de fréquence par mélange d'une fré- quence de sortie délivrée par l'intermédiaire du filtre passe-bande 18a par le diviseur variable 13r1 à la fré- quence d'oscillation fxo délivrée par l'oscillateur local 14, un filtre passe-bande 16 pour éliminer des ondes inutiles du signal de sortie mixte délivré par le mélan- geur, et un amplificateur (AMP) 17, tous ces éléments étant prévus dans une section située entre le diviseur variable 13r1 et le diviseur variable 13r2. Même dans le dernier étage du diviseur variable 13r2 est disposé un filtre passe-bande 18b servant à supprimer un harmonique dans le signal de sortie délivré par le diviseur variable 13r2. On notera que sur la figure, fxo désigne une fréquence de sor- tie délivrée par l'oscillateur local 15 et f2 désigne une fréquence d'entrée envoyée au diviseur variable 13r2. De même les filtres passebande 18a et 18b peuvent être des filtres passe-bas. Ci-après, la description va être donnée en réfé- rence à l'expression concernant le fait que, avec l'oscil- lateur de référence le pour le synthétiseur de fréquence selon la forme de réalisation 13, il est possible de réduire un niveau de signal parasite par rapport à celui présent dans les formes de réalisation 2 à 10. Tout d'abord, dans la configuration selon la forme de réalisation 2, en supposant qu'un niveau parasite dans le dispositif DDS était SPdds (dBc), le niveau de signal parasite SPout dans le signal de sortie du synthéti- seur finalement délivré était fourni par l'expression (27). Au contraire, dans la configuration du synthéti- seur de fréquence selon la forme de réalisation 13, le niveau de signal parasite SPout dans le signal de sortie du synthétiseur est fourni par l'expression suivante (35). SPout= 20 LOG10 {fout(R.Ifxo f21)} + SPdds(dBc)... (35) Pour cette raison, on comprendra à partir de cette expression que, si l'on suppose que la conversion de fréquence fournissant R. Ifxo f21 " fd est exécutée par le mélangeur 15 ou analogue, disposé entre les diviseurs variables 13rl et 13r2l la condition 20.LOG10 (fout/fd"20.LOG1o {(fout/R Ifxo f21)} est réalisée, et on comprendra que le niveau de signal parasite SPOUt dans la forme de réalisation 13 est inférieur à ce qu'il est dans la forme de réalisation 2. L'opération de réglage de paramètres exécutée par la section 3 de calcul de paramètres dans la forme de réa- lisation 13 est exécutée conformément à la même séquence que celle représentée sur la figure 5 dans la forme de réa- lisation 5, de sorte qu'on n'en donnera pas la description ici et que l'on ne décrira que les différents points dans l'expression pour le calcul des paramètres de réglage k, R et N en raison de la différence de configuration de l'oscillateur de référence le dans la forme de réalisation 13 par rapport à la configuration de cet oscillateur dans la forme de réalisation 2. Dans la forme de réalisation 13, tout d'abord les paramètres N et D'r, qui sont des nombres diviseurs pour le diviseur variable 24 dans la boucle PLL 2, sont obtenus au moyen de l'expression (5) et de l'expression (6) dans la forme de réalisation 2. Ensuite le paramètre R2, qui est un nombre diviseur pour le diviseur variable 13r2, est obtenu au moyen de l'expression suivante (36): R2= int [D'r/D2 ou R2 = arrondi [D'r/D2]... (36) Ici D2 indique la donnée correspondant à f2' D'2 peut être obtenue au moyen de l'expression suivante (37) en utilisant R2 et en recalculant D2. D,2 = Dr/R2... (37) Pour cette raison le paramètre R1, qui est un nombre diviseur pour le diviseur variable 13ri, peut être obtenu au moyen de l'expression suivante: R1 = int [D'2/Dd] ou R1 = arrondi [D'2/Dd]... (38) Ainsi, le paramètre k de réglage de la fréquence pour le dispositif DDS 12 n'est pas fourni par l'expression (8) dans la forme de réalisation 2, mais par l'expression suivante (39), et on peut comprendre que la liberté de réglage du paramètre de réglage k est plus élevée que celle fournie par l'expression (8) dans la forme de réalisation 2. k = int [(2L.Rl/Dck).I(Dout.R2/N) - DxoI] ou k = arrondi [(2L.Rl/Dck).I(Dout.R2/N) - Dxol]...(39) Dans cette forme de réalisation, le procédé de modification des paramètres de réglage k, R, N au moyen d'un nouveau calcul de ces paramètres est le même que dans la forme de réalisation 2, et tout d'abord les paramètres R, N sont modifiés par addition de a, i à ces paramètres R, N, et les paramètres R, N modifiés sont produits dans l'expression (39) utilisée pour la modification du para- mètre de réglage k. Pour les raisons décrites précédemment, dans l'oscillateur de référence le situé dans le synthétiseur de fréquence selon la forme de réalisation 13, deux unités de diviseurs variables 13rl et 13r2 sont prévues, le mélangeur ou analogue est prévu dans la section située entre les diviseurs variables 13r1 et 13r2, une fréquence de sortie délivrée par le dispositif DDS 12 est divisée puis est sou- mise à une conversion dans le sens croissant par le mélangeur 16, et est en outre soumise à une division de fréquence de sorte que non seulement un signal parasite intense dans le signal de sortie délivré par le dispositif DDS 12 peut être supprimé, mais également la consommation en énergie peut être réduite par rapport à celle présente dans la forme de réalisation 12, et ce avec une liberté accrue de réglage du paramètre k de réglage de la fréquence pour le dispositif DDS 12, et il devient plus facile de régler les paramètres de réglage k, R, N pour empêcher l'apparition d'un signal parasite à niveau élevé. De même il est possible d'accroître une fréquence d'entrée envoyée à la boucle PLL 2 sans augmenter une fréquence de fonctionnement du dispositif DDS 12 de sorte qu'on obtient également l'avantage résidant dans une réduction du nombre de multiplexage pour une fréquence de la boucle PLL 2. Bien que dans la description précédente on est supposé le cas o l'oscillateur local 14 pour le mélangeur 15 et l'horloge de référence 11 pour le dispositif DDS 12 sont prévus respectivement dans l'oscillateur de référence le, comme représenté sur la figure 35, un oscillateur situé dans l'oscillateur de référence 1f peut cependant être limité uniquement à l'horloge de référence 11 comme repré- senté sur la figure 36, et le signal de sortie délivré par l'horloge de référence 11 peut être utilisé en commun par le dispositif DDS 12 et le mélangeur 15. Dans ce cas, il n'est pas nécessaire de prévoir l'oscillateur local 14 à l'intérieur de l'oscillateur de référence if, ce qui signi- fie une possibilité de réduire le nombre d'oscillateurs requis et obtenir un coût réduit par rapport à celui que l'on obtient dans le cas représenté sur la figure 35. Dans le synthétiseur de fréquence selon la forme de réalisation 14 de la présente invention, comme dans les formes de réalisation 12, 13 décrites précédemment, un signal parasite est atténué par rapport à celui présent dans les formes de réalisation 2 à 10 par modification de la configuration de l'oscillateur de référence par rapport à la configuration d'oscillateur présente dans les formes de réalisation 1 à 10, et pour cette raison la configura- tion décrite précédemment peut être appliquée au synthéti- seur de fréquence conformément aux formes de réalisation 2 à 10 décrites précédemment. La description va porter ci- après sur la configuration de l'oscillateur de référence situé dans le synthétiseur de fréquence conforme à la forme de réalisation 14, supposée être appliquée à l'oscillateur de référence conformément à la forme de réalisation 2. Dans le synthétiseur de fréquence selon la forme de réalisation 14 de la présente invention, des expressions pour le calcul de paramètres de réglage k, R et N et des expressions pour un nouveau calcul des paramètres de réglage k, R et N sont différentes de celles de la forme de réalisation 2 en raison de la différence de configuration de l'oscillateur de référence par rapport à celle de la forme de réalisation 2, de sorte qu'on va décrire essen- tiellement les deux points de différence indiqués précédem- ment. La figure 37 représente la configuration du syn- thétiseur de fréquence selon la forme de réalisation 14 de la présente invention. On notera que, dans la forme de réa- lisation 14, étant donné que les configurations de la boucle PLL 2 et de la section 3 de calcul de paramètres autres que l'oscillateur de référence lg sont les mêmes que celles prévues dans la forme de réalisation 2 décrite pré- cédemment, on a utilisé les mêmes chiffres de référence pour désigner les parties qui correspondent à celles de la forme de réalisation 2, et on n'en donnera pas la descrip- tion ici. L'oscillateur de référence lg conforme à la forme de réalisation 14 comporte un mélangeur 15 servant à mélan- geur une fréquence de sortie fd délivrée par le dispositif DDS 12 à une autre fréquence et convertir la fréquence mixte, un filtre passe-bande 16 pour contrôler toute onde indésirable contenue dans le signal de sortie délivré par le mélangeur 16, et l'amplificateur 17, qui sont tous pré- vus dans le dernier étage du dispositif DDS 12 et sont connectés entre eux en série, et fournit une fréquence de sortie délivrée par l'amplificateur 17 en tant que fré- quence d'entrée fr de la boucle PLL 2, et possède également un diviseur variable 13r1 servant à diviser une onde de sortie délivrée par l'horloge de référence 11 en fonction d'un paramètre R de réglage du nombre diviseur1, pour qu'elle forme un signal d'horloge de référence dans le dis- positif DDS 12, et un diviseur variable 13r2 pour diviser une onde de sortie délivrée par l'oscillateur local 14 conformément à un paramètre de réglage du nombre diviseur R2 pour délivrer l'onde divisée au mélangeur 15. Etant donné que le réglage des paramètres dans la section 3 de calcul de paramètres dans la forme de réalisa- tion 14 s'effectue selon la même séquence que celle repré- sentée sur la figure 5 et que dans la forme de réalisation 2 décrite précédemment, on n'en donnera pas la description, et on donnera ici la description d'éléments modifiés dans les expressions pour le calcul des paramètres de réglage k, R et N en raison du changement de la configuration de l'oscillateur de référence par rapport à celle de la forme de réalisation 2. Tout d'abord, dans le cas d'une forme de réalisa- tion 14 de la présente invention, les nombres diviseurs N et D'f du diviseur variable 24 dans la boucle PLL 2 sont fournis par l'expression (5) et l'expression (6) dans la forme de réalisation 2. Ensuite un paramètre R2, qui est un nombre diviseur du diviseur variable 13r2 situé dans l'oscillateur de référence If, est fourni par l'expression suivante (40): R2 = int [ID'r - Dd/D2], ou R2 = arrondi [ID'r - Dd/D2]... (40) Ensuite un paramètre R1, qui est un nombre divi- seur du diviseur variable 13rl, est fourni par l'expression suivante (41): R1 = int [Dck/D'ck], ou R1 = arrondi [Dck/D'ck]... (41) Ici Dck désigne la donnée correspondant au signal d'horloge de référence fck et D'ck indique la donnée cor- respondant à une fréquence de sortie délivrée par le divi- seur variable 13a. On notera que D'ck est supposé être préalablement mémorisé dans la section 3 de calcul de paramètres. Il en résulte qu'un paramètre k de réglage de la fréquence pour le dispositif DDS 12 est fourni par l'expression suivante (42), qui diffère de celle fournie par l'expression (8) dans la forme de réalisation 2, et par rapport au cas de la forme de réalisation 2 fournie par l'expression (8), on comprendra qu'on a une plus grande liberté de réglage du paramètre de réglage k. k = int [(2L.Rl/Dck).l(Dout/N) - Dxo/R2], ou k = arrondi [(2L.Rl/Dck). I(Dout/N) - Dxo/R2]... (42) On notera que, dans un procédé pour changer les paramètres de réglage k, R et N au moyen d'un nouveau cal- cul, comme dans la forme de réalisation 2, tout d'abord les paramètres R et N sont modifiés par addition de a et e res- pectivement à ces paramètres R et N, et le paramètre de réglage k est modifié par introduction des paramètres modi- fiés dans l'expression (42). Pour cette raison, avec le synthétiseur de fré- quence de la forme de réalisation 14, le mélangeur 15 est non seulement prévu dans l'oscillateur de référence lg, mais également le diviseur variable 13rl est prévu entre l'horloge de référence 11 et le dispositif DDS 12, et de même le diviseur variable 13r2 est prévu entre l'oscilla- teur local 14 et le mélangeur 15 de sorte que non seulement un signal parasite intense dans le dispositif DDS 12 peut être commandé, mais également la consommation en énergie dans le dispositif DDS 12 peut être réduite par rapport au cas de la forme de réalisation 12, la liberté de réglage du paramètre k de réglage de la fréquence pour le dispositif DDS 12 étant accrue, tandis que chacun des paramètres de réglage k, R et N servant à empêcher la présence d'un signal parasite à niveau élevé peut être aisément réglé. De même une fréquence d'entrée envoyée à la boucle PLL 2 peut être accrue sans accroître la fréquence de fonctionnement dans le dispositif DDS 12, de sorte que le nombre de multi- plexage de fréquence dans la boucle PLL 2 peut être réduit. On notera que, dans la description donnée précé- demment, on utilise le cas o un oscillateur local 14 dans le mélangeur 15 et une horloge de référence 11 dans le dis- positif DDS 12 sont prévus respectivement dans l'oscilla- teur de référence lg comme représenté sur la figure 37, mais, comme représenté sur la figure 38, seule une horloge de référence 11 est prévue dans l'oscillateur de référence lh en tant qu'oscillateur, et le signal de sortie délivré par le signal d'horloge de référence 11 peut être utilisé par le dispositif DDS 12 ainsi que par le mélangeur 15. Dans le cas décrit précédemment, il n'est pas nécessaire de disposer l'oscillateur local 14 à l'intérieur de l'oscillateur de référence lh et pour cette raison, on peut réduire le nombre d'unités d'oscillateur, ce qui permet d'obtenir un coût faible par rapport au cas représenté sur la figure 37. REVENDICATIONS 1. Synthétiseur de fréquence, caractérisé en ce qu'il comporte: un premier synthétiseur de fréquence (1) possédant un synthétiseur numérique direct synchronisant un signal d'horloge de référence et délivrant des signaux de sortie à une fréquence basée sur un paramètre de réglage de la fréquence; un convertisseur de fréquence (13) pour convertir la fréquence de sortie délivrée par ledit synthétiseur numérique direct conformément à un paramètre de réglage de la fonction de conversion et délivrer la fréquence convertie; et un second synthétiseur de fréquence (2) servant à convertir une fréquence de sortie délivrée par ledit convertisseur de fréquence conformément à un paramètre de réglage de la fonction de conversion et délivrer la fré- quence convertie; le paramètre (k) de réglage de la fréquence pour ledit synthétiseur numérique direct, le paramètre (R) de réglage de la fonction de conversion pour ledit convertisseur de fréquence et le paramètre de réglage de la fonction de conversion pour ledit second synthétiseur de fréquence pouvant être réglés en fonction de la fréquence de sortie délivrée par ledit second synthétiseur de fréquence. 2. Synthétiseur de fréquence selon la revendica- tion 1, caractérisé en ce qu'il comporte: des moyens d'entrée (4) pour introduire des données correspondant à une fréquence de sortie devant être délivrée par le second synthétiseur de fréquence (2); des moyens (311) de calcul d'un premier paramètre de réglage de la fonction de conversion pour calculer un paramètre de réglage de la fonction de conversion pour ledit second synthétiseur de fréquence en fonction desdites données reçues par lesdits moyens d'entrée (4); des moyens (312) de calcul d'un second paramètre de réglage de la fonction de conversion pour calculer un paramètre de réglage de la fonction de conversion pour ledit convertisseur de fréquence conformément auxdites données reçues par lesdits moyens d'entrée et en fonction d'un paramètre de réglage de la fonction de conversion calculé par lesdits premiers moyens de calcul du paramètre de réglage de la fonction de conversion; des moyens (313) de calcul d'un paramètre de réglage de la fréquence pour calculer un paramètre de réglage de la fréquence pour ledit synthétiseur numérique direct en fonction desdites données reçues par lesdits moyens d'entrée, le paramètre de réglage de la fonction de conversion calculé par ledit premier paramètre de réglage de la fonction de conversion, et en fonction du paramètre de réglage de la fonction de conversion calculé au moyen dudit second paramètre de réglage de la fonction de conversion; et des moyens (316) de réglage de paramètres pour régler le paramètre de réglage de la fonction de conversion calculé par lesdits moyens de calcul du premier paramètre de réglage de la fonction de conversion, un paramètre de réglage de la fonction de conversion calculé par lesdits moyens de calcul du second paramètre, et un paramètre de réglage de la fréquence calculé par lesdits moyens de calcul du paramètre de réglage de la fréquence, situés respectivement dans ledit second convertisseur de fréquence, dans ledit convertisseur de fréquence et dans ledit synthétiseur numérique direct. 3. Synthétiseur de fréquence selon la revendica- tion 2, caractérisé en ce qu'il comporte en outre: des moyens (314) de détermination de paramètres pour déterminer, lorsque des moyens de calcul d'un paramètre de réglage de la fréquence ont calculé un paramètre de réglage de la fréquence, si le paramètre de réglage de la fréquence sert ou non à délivrer un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une borne de sortie du second synthétiseur de fréquence à partir du synthétiseur numérique direct; et des moyens (315) de modification de paramètres modifiant le paramètre de réglage de la fonction de conversion et le paramètre de réglage de la fréquence de telle sorte que ledit signal parasite n'est pas contenu dans la bande de sortie du second synthétiseur de fréquence, dans le cas o il est établi, par lesdits moyens (314) de détermination de paramètres, que le paramètre de réglage de la fréquence sert à délivrer ledit signal parasite, et pour envoyer le paramètre modifié aux moyens de réglage de paramètre. 4. Synthétiseur de fréquence selon la revendica- tion 3, caractérisé en ce qu'il comporte en outre: des moyens de mémoire (32) pour mémoriser préalablement des données utilisées pour la détermination du fait qu'un signal parasite à un niveau spécifié ou à un niveau supérieur à un niveau spécifié apparaissant dans le signal de sortie délivré par le synthétiseur numérique direct pour chaque paramètre de réglage de la fréquence doit être réglé dans le synthétiseur numérique direct et est ou non délivré par le second synthétiseur de fréquence (2), que les moyens (314) de détermination de paramètres lisent lesdites données pour une détermination correspondant audit paramètre de réglage de la fréquence à partir desdits moyens de mémoire, dans le cas o lesdits moyens (314) de détermination de paramètres déterminent si le paramètre de réglage de la fréquence sert à délivrer ou non un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans la bande de sortie du second synthétiseur de fréquence (2) à partir du synthéti- seur numérique direct (1), et établit une détermination en fonction desdites données pour la détermination. 5. Synthétiseur de fréquence selon la revendica- tion 3, caractérisé en ce qu'il comporte en outre: des moyens (32) de mémoire pour mémoriser au préalable des données pour déterminer, en fonction d'un paramètre de réglage de la fréquence d'un synthétiseur numérique direct (1) en tant qu'adresse, si ledit paramètre de réglage de la fréquence en tant qu'adresse dans chaque zone de mémoire de données indiquée par chaque adresse sert à délivrer ou non un signal parasite à un niveau spécifié ou à un niveau supérieur à un niveau spécifié dans une bande de sortie du second synthétiseur de fréquence à partir du synthétiseur numérique direct (1); et que les moyens (314) de détermination de paramètres accèdent auxdits moyens de mémoire (32) en fonction dudit paramètre de réglage de la fréquence en tant qu'adresse et lisent lesdites données pour la détermination, dans le cas o une détermination est faite pour savoir si le paramètre de réglage de la fréquence sert ou non à délivrer un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une bande de sortie du second synthétiseur de fréquence (2) à partir du synthétiseur numérique direct (1), et exécutent une détermination en fonction des données pour la détermination. 6. Synthétiseur de fréquence selon la revendica- tion 3, caractérisé en outre en ce qu'il comporte: des moyens (32) de mémoire pour mémoriser au préalable des données pour déterminer, en rapport avec un bit supérieur spécifié d'un paramètre de réglage de la fréquence pour le synthétiseur numérique direct en tant qu'adresse, si ledit paramètre de réglage de la fréquence ayant un bit supérieur spécifié au niveau de chaque adresse dans chaque zone de mémoire de données indiquée par chaque adresse sert ou non à délivrer un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une bande de sortie du second synthétiseur (2) de fréquence à partir du synthétiseur numérique direct, et que les moyens (314) de détermination de paramètres accèdent auxdits moyens de mémoire en fonction d'un bit spécifié dudit paramètre de réglage de la fréquence en tant qu'adresse pour lire lesdites données pour effectuer une détermination dans le cas o lesdits moyens (314) de détermination de paramètres déterminent si ledit paramètre de réglage de la fréquence sert ou non à délivrer un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une bande de sortie du second synthétiseur de fréquence à partir du synthétiseur numé- rique direct (1), et exécute une détermination en fonction desdites données pour la détermination. 7. Synthétiseur de fréquence selon la revendica- tion 3, caractérisé en ce qu'il comporte en outre des moyens de mémoire (32) pour mémoriser au préalable une gamme d'un paramètre de réglage de la fréquence pour ledit synthétiseur numérique direct (1) dans le cas o le synthétiseur numérique direct délivre le signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une bande de sortie du second synthétiseur de fréquence (2), et que dans le cas o lesdits moyens (314) de détermination de paramètres déterminent si un paramètre de réglage de la fréquence sert à délivrer un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une bande de sortie du second synthétiseur (2) de fréquence à partir d'un synthétiseur numérique direct, les moyens (314) de détermination de paramètres àlivrent une gamme dudit paramètre de réglage de la fréquence à partir desdits moyens de mémoire (32) et déterminent si le paramètre de réglage de la fréquence se situe dans une gamme du paramètre de réglage de la fréquence lu comme indiqué précédemment. 8. Synthétiseur de fréquence selon la revendica- tion 3, caractérisé en ce qu'il comporte en outre des moyens de mémoire (32) pour mémoriser au préalable un ordre d'un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié, devant être délivré dans une bande de sortie du second synthétiseur de fréquence (2), au moyen du synthétiseur numérique direct (1), et que, dans le cas o lesdits moyens (314) de détermination de paramètres déterminent si un paramètre de réglage de la fréquence sert ou non à délivrer un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une bande de sortie du second synthétiseur de fréquence (2) à partir d'un synthétiseur numérique direct (1), les moyens de détermination de paramètres lisent un ordre du signal parasite à partir desdits- moyens de mémoire, obtiennent une fréquence du signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié, contenu dans un signal de sortie délivré par ledit synthétiseur numérique direct en fonction de l'ordre dudit signal parasite lu comme décrit précédemment ainsi qu'en fonction dudit paramètre de réglage de la fréquence, et déterminent si une fréquence du signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié obtenu comme décrit précédemment est délivrée par le second synthétiseur de fréquence (2). 9. Synthétiseur de fréquence selon la revendica- tion 3, caractérisé en ce que les moyens (314) de détermination de paramètres obtiennent un cycle spécifié dans une gamme dudit paramètre de réglage de la fréquence en fonction de l'ordre particulier, dans le cas o une largeur de modification d'une fréquence de sortie délivrée par un synthétiseur numérique direct est étroite, une gamme d'un paramètre de réglage de la fréquence dudit synthétiseur numérique direct (1), dans lequel un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié apparaît, est presque identique au cycle spécifié, et simultanément un ordre d'un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié apparaissant dans un signal de sortie délivré par le synthétiseur numérique direct (1), est limité à un ordre particulier, et les moyens (314) de détermination de paramètres servent à déterminer si un paramètre de réglage de la fréquence sert ou non à délivrer un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une bande de sortie du second synthétiseur de fréquence (2) à partir d'un synthétiseur numérique direct (1), et exécutent une détermination pour savoir si ledit paramètre de réglage de la fréquence se situe dans une gamme dudit paramètre de réglage de la fréquence pour chacun des cycles spécifiés obtenu comme décrit précédemment ou non. 10. Synthétiseur de fréquence selon la revendica- tion 3, caractérisé en ce qu'il comporte en outre des moyens d'ajustement de paramètre pour ajuster un paramètre de réglage de la fréquence pour ledit synthétiseur numérique direct (1) de sorte qu'une fréquence de sortie délivrée par le synthétiseur numérique direct est balayée, et des moyens de mémoire (32) pour mémoriser au préalable un ordre d'un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié, apparaissant dans un signal de sortie délivré par le synthétiseur numérique direct (1), et que, dans le cas o lesdits moyens (314) de détermination de paramètres déterminent si le paramètre de réglage de la fréquence sert ou non à délivrer un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une bande de fréquence du second synthétiseur de fréquence à partir d'un synthétiseur numérique direct, les moyens (314) de détermination de paramètres obtiennent une gamme d'un ordre de signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié apparaissant dans un signal de sortie déli- vré par ledit synthétiseur numérique direct, à l'aide d'un ajustement effectué avec lesdits moyens d'ajustement de paramètre, lisent un ordre dudit signal parasite dans lesdits moyens de mémoire, et exécutent une détermination pour savoir si l'ordre du signal parasite lu comme décrit précédemment se situe ou non dans une gamme dudit ordre. 11. Synthétiseur de fréquence selon la revendica- tion 3, caractérisé en ce que les moyens (315) de changement de paramètres incrémentent ou décrément l'un ou l'autre d'un paramètre de réglage de la fonction de conversion du second synthétiseur de fréquence (2) et d'un paramètre de réglage de conversion d'un convertisseur de fréquence, à une cadence spécifiée dans le cas o un paramètre de réglage de-la fonction de conversion et un paramètre de réglage de la fréquence sont modifiés de sorte qu'un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié n'est pas inclus dans une bande de base du second synthétiseur de fréquence (2) et modifie un paramètre de réglage de la fréquence du synthétiseur numérique direct (1) en fonction d'au moins l'un ou l'autre desdits paramètres de la fonction de conversion incrémenté ou décrémenté. 12. Synthétiseur de fréquence selon la revendica- tion 3, caractérisé en ce qu'il comporte en outre des moyens de mémoire (32) pour mémoriser préalablement un incrément ou un décrément d'au moins l'un d'un paramètre de réglage de la fonction pour le second synthétiseur de fréquence et d'un paramètre de réglage de la fonction de conversion d'un convertisseur de fréquence, ladite fonction du convertisseur ne permettant pas la sortie d'un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié dans une bande de sortie du second synthétiseur de fréquence (2) à partir d'un synthétiseur numérique direct (1), en correspondance avec un paramètre de réglage de la fonction de conversion pour le second synthétiseur de fréquence, un paramètre de réglage de la fonction de conversion du convertisseur de fréquence, et un paramètre de réglage pour ledit synthétiseur numérique direct, que les moyens (315) de changement de paramètres lisent ledit incrément ou ledit incrément en fonction d'un paramètre de réglage de la fonction de conversion pour ledit second synthétiseur de fréquence, un paramètre de réglage de la fonction de conversion pour ledit convertisseur de fréquence, et un paramètre de réglage de la fréquence pour ledit synthétiseur numérique direct dans lesdits moyens de mémoire dans le cas o ledit paramètre de réglage de la fonction de conversion et ledit paramètre de réglage de la fréquence sont modifiés de sorte qu'un signal parasite à un niveau spécifié ou à un niveau supérieur au niveau spécifié n'est pas contenu dans une bande de sortie du second synthétiseur de fréquence, incrémentent ou décré- mentent au moins l'un desdits paramètres de réglage de la fonction de conversion en fonction de l'incrément ou du décrément, et simultanément modifient un paramètre de réglage de la fréquence pour un synthétiseur numérique direct en fonction d'au moins l'un desdits paramètres incrémentés ou décrémentés de réglage de la fonction de conversion. 13. Synthétiseur de fréquence, caractérisé en ce qu'il comporte: un premier synthétiseur de fréquence (1) possédant un synthétiseur numérique direct synchronisant un signal d'horloge de référence et délivrant des signaux de sortie à une fréquence basée sur un paramètre de réglage de la fréquence; un convertisseur de fréquence (13) pour convertir la fréquence de sortie délivrée par ledit synthétiseur numérique direct conformément à un paramètre de réglage de la fonction de conversion et délivrer la fréquence convertie; et un second synthétiseur de fréquence (2) servant à convertir une fréquence de sortie délivrée par ledit convertisseur de fréquence conformément à un paramètre de réglage de la fonction de conversion et délivrer la fré- quence convertie; des moyens d'entrée (4) pour entrer des données correspondant à une fréquence de sortie devant être délivrée par ledit second synthétiseur de fréquence, en tant qu'adresse; et des moyens de mémoire (32) pour y mémoriser préalablement, en rapport avec des données correspondant à une fréquence de sortie devant être délivrée par ledit second synthétiseur de fréquence en tant qu'adresse, un paramètre (k) de réglage de la fréquence pour ledit synthétiseur numérique direct, un paramètre (R) de réglage de la fonction de conversion pour ledit convertisseur de fréquence, et un paramètre de réglage de la fonction de conversion pour ledit second synthétiseur de fréquence (2), pour chacun desquels un signal parasite à niveau spécifié ou à un niveau supérieur au niveau spécifié apparaissant dans un signal de sortie délivré par le synthétiseur numérique direct (1) dans chaque zone de mémoire de données indiquée par chaque adresse n'est pas contenu dans une bande de sortie dudit second synthétiseur de fréquence, et que ledit second synthétiseur de fréquence (2) délivre avec ladite fréquence de sortie, et pour délivrer, dans le cas o ladite adresse est introduite par lesdits moyens d'entrée (4), un paramètre de réglage de la fréquence pour ledit synthétiseur numérique direct, un paramètre de réglage de conversion pour ledit convertisseur de fréquence et un paramètre de réglage de la fonction de conversion pour ledit second synthétiseur de fréquence respectivement audit synthétiseur numérique direct, audit convertisseur de fréquence et audit second synthétiseur de fréquence. 14. Synthétiseur de fréquence selon la revendica- tion 13, caractérisé en ce que le premier synthétiseur de fréquence possède un diviseur variable (13) en tant que convertisseur de fréquence pour diviser une fréquence de sortie délivrée par un synthétiseur numérique direct en fonction d'un paramètre de réglage de la fonction de conversion. 15. Synthétiseur de fréquence selon la revendica- tion 13, caractérisé en ce que le premier synthétiseur de fréquence possède, en tant que convertisseur de fréquence, un mélangeur de fréquences (15) pour mélanger une fréquence de sortie délivrée par un synthétiseur numérique direct à une autre fréquence de signal et délivrer la fréquence mixte, et un diviseur variable (13) pour diviser une fréquence de sortie délivrée par- le mélangeur de fréquences en fonction du paramètre de réglage de la fonction de conversion. 16. Synthétiseur de fréquence selon la revendica- tion 13, caractérisé en ce que le premier synthétiseur de fréquence possède, en tant que convertisseur de fréquence, un diviseur variable (13) pour diviser une fréquence de sortie délivrée par un synthétiseur numérique direct en fonction d'un paramètre de réglage de la fonction de conversion et un mélangeur de fréquences (15) pour mélanger une fréquence de sortie délivrée par le diviseur variable à une autre fréquence de sortie et délivrer la fréquence mixte. 17. Synthétiseur de fréquence selon la revendica- tion 13, caractérisé en ce que le premier synthétiseur de fréquence possède en tant que convertisseur de fréquence une pluralité d'unités de diviseur variable (13r1, 13r2) branchées réciproquement en série pour diviser une fréquence de sortie délivrée par un étage frontal d'un synthétiseur de fréquence direct en fonction d'un paramètre de réglage de la fonction de conversion, chacune desdites unités (13r1, 13r2) du diviseur variable étant prévue dans un étage final du synthétiseur numérique direct. 18. Synthétiseur de fréquence selon la revendica- tion 13, caractérisé en ce que le premier synthétiseur de fréquence possède, en tant que convertisseur de fréquence, une pluralité d'unités de diviseur variable (13rl, 13r2) branchées réciproquement en série pour diviser une fréquence de sortie délivrée par un étage frontal d'un synthétiseur numérique direct en fonction d'un paramètre de réglage de la fonction de conversion, chacune desdites unités (13rl, 13r2) de diviseur variable étant prévue dans un étage final du synthétiseur numérique direct, et un mélangeur de fréquences pour mélanger une fréquence de sortie délivrée par un diviseur variable dans l'étage frontal à l'autre fréquence de signal entre les unités de ladite pluralité d'unités du diviseur variable. 19. Synthétiseur de fréquence selon la revendica- tion 13, caractérisé en ce que le premier synthétiseur de fréquence comprend, en tant que convertisseur de fréquence, un premier diviseur variable (13rl) pour diviser un signal d'horloge de référence en fonction d'un paramètre de réglage de la fonction de conversion et dont la fréquence divisée est envoyée à un synthétiseur numérique direct, un mélangeur de fréquences (15) pour mélanger une fréquence de sortie délivrée par le synthétiseur numérique direct à une autre fréquence de signal et délivrer la fréquence mixte, et un second diviseur variable (13r2) pour diviser ledit autre signal de fréquence en fonction d'un paramètre de réglage de division et envoyer la fréquence divisée dans ledit mélangeur de fréquences (15). 20. Synthétiseur de fréquence selon la revendica- tion 13, caractérisé en ce que le second synthétiseur de fréquence (2) est une boucle à verrouillage de phase (PLL) utilisée, lors de la conversion d'une fréquence de sortie délivrée par ledit premier synthétiseur de fréquence en fonction d'un paramètre de réglage de la fonction de conversion et délivrer la fréquence convertie en tant que donnée correspondant à une fréquence de sortie devant être délivrée par le second synthétiseur de fréquence, pour5 délivrer les données de sorte qu'une fréquence obtenue par division de la fréquence d'entrée par un diviseur variable en fonction dudit paramètre de réglage de la fonction de conversion coïncide avec une fréquence de sortie délivrée par ledit premier synthétiseur de fréquence.