Brevet FR2749455A1 — publié le 19971205

La présente invention concerne un convertisseur analogique- numérique (A/N) du type parallèle et, plus particulièrement, un convertisseur A/N du type parallèle qui est conçu pour avoir une architecture simplifiée et produire ainsi un signal numérique à une vitesse de conversion élevée. Selon les progrès rapides dans la technologie de l'électronique, des systèmes de traitement de données sont numérisés par degrés dans le domaine de l'électronique et des communications. Des convertisseurs A/N pour convertir un signal d'entrée analogique en un nombre binaire sont, de ce fait, largement utilisés dans la plupart des équipements électroniques et de communication. Des convertisseurs A/N d'utilisation la plus générale de nos jours sont les convertisseurs du type RAS (à Registre d'Approximations Successives) et du type parallèle. Le convertisseur A/N du type RAS est conçu pour utiliser un circuit relativement simple mais de façon non souhaitable est de fonctionnement lent. Le convertisseur A/N du type parallèle a une architecture complexe en comparaison aux autres convertisseurs A/N, mais produit une sortie numérique à une vitesse de conversion élevée. Ainsi, le convertisseur A/N du type parallèle est de préférence adapté dans un système qui exige une vitesse élevée de fonctionnement. La figure 1 est un schéma de circuit d'un convertisseur A/N du type parallèle conventionnel qui est capable de produire un signal de sortie binaire de 8 bits. En se référant à la figure 1, les symboles de référence CP1 (CP11 à CP1256) représentent des comparateurs. Une borne de non inversion (+) de chaque comparateur CP11 à CP1256 est couplée à une entrée d'un signal analogique IN qui est fourni extérieurement. Un certain nombre de résistances R1 à R256 sont reliées en série entre une tension de référence VREF et une masse. Des noeuds de connexion entre les résistances R1 à R256 sont couplés aux bornes d'inversion (-) des comparateurs CP11 à CP1256. La tension de sortie de chaque comparateur CP1 est à un niveau haut, lorsque le niveau de tension du signal d'entrée analogique IN appliqué à la borne de non inversion (+) est supérieur à la tension de référence appliquée à la borne d'inversion (-). Les tensions de référence appliquées aux bornes d'inversion (-) des comparateurs CP11 à CP1256 sont déterminées par les résistances R1 à R256 ayant une valeur constante. De ce fait, la tension de référence augmente dans l'ordre du comparateur CP1256 au comparateur CP11 et les différences de tension de référence entre chaque comparateur CP11 à CP1256 sont constantes. Le chiffre de référence 1 est un encodeur 256:8 pour recevoir un signal de 256 bits des comparateurs CP11 à CP1256 et les convertir en données de 8 bits Y0 à Y7. Le chiffre de référence 2 indique un circuit d'attaque à trois états pour produire les données de 8 bits Y0 à Y7 reçues de l'encodeur 1 selon un signal de validation EN fourni par un contrôleur 3 qui sera expliqué ultérieurement. Le chiffre de référence 3 est un contrôleur pour contrôler la conversion analogique-numérique du signal d'entrée IN. Lorsqu'un signal de démarrage de conversion CS est fourni au contrôleur 3 par un équipement externe (non représenté), c'est-à-dire, qu'il devient dans un état "actif bas", le contrôleur 3 produit un signal d'occupation OCC d'un niveau bas indiquant qu'une conversion A/N est actuellement accomplie pour l'équipement externe. Le contrôleur 3 compte une période à partir du signal de démarrage de conversion CS pour accomplissement de la conversion A/N. Il décale ou déplace également le signal d'occupation OCC à un niveau haut après une période exigée afin d'indiquer l'achèvement de la conversion A/N. Avec un signal d'extraction RD appliqué extérieurement, le contrôleur 3 transfert un signal de validation EN d'un niveau bas au circuit d'attaque à trois états 2. Dans le convertisseur A/N du type parallèle comme construit ci-dessus, un signal d'entrée analogique IN est comparé par un certain nombre de comparateurs CP11 à CP1256 ayant des tensions de référence différentes, produisant de la sorte une donnée de code à 256 bits correspondant au niveau de tension du signal d'entrée IN. La donnée de code & 256 bits est codée en une donnée numérique 8 bits par l'encodeur 256:8 1. Puisque le convertisseur A/N du type parallèle produit une sortie numérique pendant l'opération de codage de l'encodeur 1, un signal d'entrée analogique IN est converti en un nombre binaire dans une très courte période. Un circuit non souhaitablement important est exigé pour un convertisseur A/N du type parallèle parce ce que le niveau de tension du signal d'entrée IN est déterminé par les comparateurs CP11 à CP1256 ayant des tensions de référence différentes. Par exemple, 256 comparateurs liés aux 256 résistances sont exigés pour produire un convertisseur A/N de 8 bits. De ce fait, ce type de dispositif implique un coût de production plus élevé et une architecture plus importante avec l'augmentation dans le nombre de parties pour la production. Pour éliminer ce problème du convertisseur A/N complet du type parallèle, un demi convertisseur A/N du type parallèle est maintenant d'utilisation générale. La figure 3 est un schéma de circuit d'un demi convertisseur A/N du type parallèle qui est largement utilisé pour produire un signal de sortie binaire de 4 bits. En référence à la figure 3, des parties similaires à celles initialement décrites en référence à la figure 1 sont désignées par les mêmes chiffres de référence. En se référant à la figure 3, les symboles de référence CP31 à CP34 sont des comparateurs. Des bornes de non inversion (+) des comparateurs CP31 à CP34 sont couplées à un signal d'entrée analogique IN fourni extérieurement. Un certain nombre de résistances R31 à R34 sont disposées en série entre une tension de référence VREF et une masse. Des noeuds de connexion entre les résistances R31 à R34 sont couplés aux bornes d'inversion (-) des comparateurs CP31 à CP34. Chaque comparateur CP31 à CP34 produit un signal de sortie de niveau haut lorsque la tension du signal d'entrée analogique IN appliquée à la borne de non inversion (+) est supérieure à la tension de référence appliquée à la borne d'inversion (-). Les tensions de référence appliquées aux bornes d'inversion (- ) des comparateurs CP31 à CP34 sont déterminées par les résistances R31 à R34 ayant une valeur constante. Les tensions de référence appliquées aux bornes d'inversion (-) sont déterminées pour être 3.VREF/4 pour le comparateur CP31, 2.VREF/4 pour le comparateur CP32, 1.VREF/4 pour le comparateur CP33 et O.VREF/4 pour le comparateur CP34. Le chiffre de référence 31 est un premier encodeur pour coder la sortie des comparateurs CP31 à CP34 en un signal de 2 bits. Le chiffre de référence 32 représente un convertisseur numérique-analogique pour convertir le signal numérique de 2 bits du premier encodeur 31 en un signal analogique. Le chiffre de référence 33 est un soustracteur pour produire son signal de sortie à partir de la différence entre le signal d'entrée analogique IN et le signal analogique reçu par le convertisseur numérique-analogique 32. Les symboles de référence CP35 à CP38 sont des comparateurs. Chaque comparateur CP35 à CP38 produit une tension de niveau haut lorsque le niveau du signal appliqué à la borne de non inversion (+) de chaque comparateur est supérieur à celui appliqué à la borne d'inversion (-). Le signal de sortie du soustracteur 33 est couplé aux bornes de non inversion (+) des comparateurs CP31 à CP34. Un certain nombre de résistances R35 à R38 ayant une valeur constante sont reliées en série entre une tension de référence VREF/4 et une masse. Des noeuds de connexion entre les résistances R35 à R38 sont couplés aux bornes d'inversion (-) des comparateurs CP35 à CP38. Puisque les résistances R35 à R38 ont une valeur constante, les tensions de référence appliquées aux bornes d'inversion (-) sont déterminées en 3. VREF/16 pour le comparateur CP35, 2.VREF/16 pour le comparateur CP36, 1.VREF/16 pour le comparateur CP37 et 0.VREF/16 pour le comparateur CP38. Le chiffre de référence 34 est un second encodeur pour coder la sortie des comparateurs CP35 à CP38 en une donnée de 2 bits. Lors de la réception d'un signal de validation EN du contrôleur 3, tout d'abord les deux bits les plus significatifs sont obtenus à partir de la sortie du premier encodeur 31 et ensuite les deux bits les moins significatifs sont déterminés à partir de la sortie du second encodeur 32. Après la conversion de 4 bits, le circuit d'attaque à trois états 2 produit le signal numérique de 4 bits qui est proportionnel au niveau du signal d'entrée analogique IN. Pour obtenir le signal numérique de 2 bits les plus significatif, le signal d'entrée IN est comparé par les comparateurs CP31 à CP34 ayant quatre tensions de référence différentes de 3.VREF/4, 2.V/REF/4, 1-. VREF/4 et 0-VREF/4 (OV). Après la conversion des deux bits les plus significatifs, les deux bits sont convertis sous forme analogique et soustraits du signal d'entrée IN par le soustracteur 33. Le restant est alors comparé par les comparateurs CP35 à CP38 ayant quatre tensions de référence différentes de 3.VREF/16, 2. VREF/16, l-.VREF/l6 et 0-.VREF/l6 (OV), produisant de la sorte les deux bits numériques les moins significatifs. L'avantage du demi convertisseur A/N du type parallèle est la réduction en matériel en comparaison au convertisseur A/N complet du type parallèle: par exemple, seulement 8 comparateurs sont nécessaires pour une conversion de quatre bits et 32 comparateurs pour une conversion de 8 bits. Le convertisseur A/N du type parallèle est généralement utilisé dans un système de vitesse élevée à cause de sa vitesse de conversion élevée. La vitesse de conversion dépend principalement de la vitesse de fonctionnement des encodeurs, comme décrit à la figure 1. Cependant, le demi convertisseur A/N du type parallèle est lent en fonctionnement, au moins deux fois plus lent que le convertisseur A/N général du type parallèle; parce que la sortie du premier encodeur 31 doit être convertie en un signal analogique par le convertisseur numérique-analogique 32 et convertie à nouveau à travers les comparateurs CP35 à CP38 et l'encodeur 34. De ce fait, le demi convertisseur A/N du type parallèle comme décrit cidessus a une utilisation extrêmement limitée en considération de la caractéristique du convertisseur A/N du type parallèle. De ce fait, la présente invention est dirigée vers un convertisseur A/N du type parallèle qui élimine sensiblement un ou plus des problèmes dus aux limitations et inconvénients de l'art antérieur. Un objet de la présente invention est de réaliser un convertisseur A/N du type parallèle qui est conçu pour avoir une architecture simple mais produire un signal numérique à une vitesse de conversion élevée. Des caractéristiques additionnelles et avantages additionnels de l'invention seront mis en évidence dans la description qui suit, et en partie seront apparents à partir de cette description, o peuvent être appris par la mise en oeuvre de l'invention. Les objets et autres avantages de l'invention seront réalisés et atteints par la structure particulièrement mise en évidence dans la description écrite et les revendications ainsi qu'aux dessins annexés. Pour accomplir ces avantages et autres avantages et selon le but de la présente invention, telle que mise en oeuvre et largement décrite, un convertisseur analogique- numérique du type parallèle qui produit un signal de sortie numérique en réponse à un signal d'entrée analogique comprend : un premier moyen de comparaison ayant une valeur de référence étant une moitié d'une gamme de détermination de niveau par rapport au signal d'entrée et déterminant si le signal d'entrée est au-dessus ou en dessous de la valeur de référence; un premier moyen d'encodage pour produire les bits les plus significatifs du signal de sortie numérique d'un signal de sortie du premier moyen de comparaison; un moyen de soustraction pour produire une différence entre la valeur de référence et le signal d'entrée lorsque le signal d'entrée est déterminé pour être au-dessus de la valeur de référence par le premier moyen de comparaison; au moins deux second moyens de comparaison pour déterminer un niveau de sortie du moyen de soustraction; et un second moyen d'encodage pour produire le reste du signal de sortie numérique autre que les bits les plus significatifs d'une sortie du second moyen de comparaison. On doit comprendre qu'à la fois la description générale précédente et la description détaillée suivante sont à titre d'exemple et sont destinées à fournir davantage d'explications de l'invention telle que revendiquée. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement dans la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention et dans lesquels: - la figure 1 est un schéma de circuit d'un exemple de convertisseur A/N du type parallèle conventionnel; - la figure 2 est un chronogramme pour le fonctionnement du convertisseur A/N de la figure 1; - la figure 3 est un schéma de circuit d'un autre exemple de convertisseurs A/N du type parallèle conventionnels; et - la figure 4 est un schéma de circuit d'un convertisseur A/N du type parallèle selon un mode de réalisation préféré de la présente invention. Référence est maintenant faite en détail au mode de réalisation préféré de la présente invention, dont des exemples sont illustrés aux dessins annexés. La figure 4 est un schéma de circuit d'un convertisseur A/N du type parallèle selon un mode de réalisation préféré de la présente invention. En référence à la figure 4, des parties similaires à celles décrites initialement en référence aux figures 1 à 3 sont désignées par les mêmes chiffres de référence. En se référant à la figure 4, les symboles de référence CP41 et CP42 représentent des premier et second comparateurs. Des bornes de non inversion (+) des comparateurs CP41 et CP42 sont couplées à une entrée d'un signal analogique IN qui est fourni extérieurement. Des résistances R41 et R42 sont reliées en série entre une tension de référence VREF et une masse. Un noeud de connexion entre les résistances R41 et R42 est couplé à une borne d'inversion (-) du comparateur CP41. Le noeud de connexion entre la résistance R42 et la masse est couplé à la borne d'inversion (-) du comparateur CP42. Chaque comparateur CP41 et CP42 produit une tension de niveau haut lorsque le niveau de tension du signal d'entrée analogique IN appliqué à la borne de non inversion (+) est supérieur à la tension de référence appliquée à la borne d'inversion (-). Les tensions de référence appliquées aux bornes d'inversion (- ) des premier et second comparateurs CP41 et CP42 sont déterminées par les résistances R41 et R42 ayant une valeur constante. De ce fait, elles sont de 1.VREF/2 et O.VREF/2 (0V) pour respectivement les premier et second comparateurs CP41 et CP42. Les premier et second comparateurs CP41 et CP42 produisent un signal ou comparaison indiquant que le signal d'entrée analogique est au-dessus ou en dessous de la moitié d'une gamme de détermination de niveau VREF. Le symbole de référence SW indique un commutateur pour sélectivement transférer la seconde tension de référence de VREF/2 selon le niveau de sortie du premier comparateur CP41. Lorsque le premier comparateur CP41 produit le signal de comparaison d'un niveau haut, le commutateur SW est mis en service afin de transmettre la tension de référence de VREF/2. Autrement, il est mis hors service et interrompt de la sorte le transfert de la tension de référence. Le chiffre de référence 42 est un soustracteur pour produire son signal de sortie par la différence entre le signal d'entrée analogique IN et la tension de sortie du commutateur SW. La tension de sortie du soustracteur 42 est couplée à des bornes de non inversion (+) des comparateurs CP51 à CP58. Un certain nombre de résistances R51 à R58 ayant une valeur constante sont reliées en série entre une tension de référence déterminée par VREF/2 et une masse. Des noeuds de connexion entre les résistances R51 à R58 sont couplés aux bornes d'inversion (-) des comparateurs CP51 à CP58. Les tensions de référence imposées aux comparateurs CP51 à CP58 sont listées au Tableau 1. TABLEAU 1 COMPARATEUR TENSION DE REFERENCE CP51 7.VREF/l6 CP52 6.VgEF/16 CP53 5.VREF/16 CP54 4.VREF/16 CP559 3.REF/16 CP56 2.VREF/16 CP57 l.VREF/16 CP58 0.VREF/16 Le chiffre de référence 41 est un premier encodeur pour coder la sortie à 2 bits des comparateurs CP41 et CP42 en un signal numérique de 1 bit et le chiffre de référence 42 est un second encodeur pour convertir la sortie 8 bits des comparateurs CP51 à CP58 en un signal numérique de 3 bits. Lorsqu'un signal de validation EN d'un contrôleur 3 est dans un état actif bas, le bit le plus significatif (MSB) est obtenu de la sortie du premier encodeur 41 et ensuite les trois bits les moins significatifs (LSB) sont obtenus de la sortie du second encodeur 42. Après la conversion de 4 bits, un circuit d'attaque à trois états 2 produit le signal numérique de 4 bits. Pour obtenir le signal numérique d'un bit le plus significatif, les premier et second comparateurs déterminent si le signal d'entrée analogique IN est supérieur ou inférieur au niveau de tension de VREF/2 et le résultat est alors codé par le premier encodeur 41. Lorsque le premier comparateur CP41 produit un signal de comparaison de niveau haut avec le signal d'entrée IN au- dessus de VREF/2, le commutateur SW est mis en service et ainsi le soustracteur 42 soustrait VREF/2 du signal d'entrée IN. Par ailleurs, si le signal d'entrée IN est inférieur à VREF/2 et le premier comparateur CP41 produit un signal de comparaison de niveau bas, le commutateur SW est mis hors service, appliquant ainsi le signal d'entrée IN tel quel aux comparateurs CP51 à CP58 par l'intermédiaire du soustracteur 42. Les bornes de non inversion (+) des comparateurs CP51 à CP58 reçoivent un signal analogique toujours dans la gamme de 0-VREF/2. Puisque les comparateurs CP51 à CP58 sont alimentés avec les tensions de VREF/2 divisées par les résistances R51 à R58, ils sont conçus pour avoir une architecture ayant la gamme de niveau de VREF/2 pour déterminer le niveau du signal d'entrée. Le second encodeur 43 encode la sortie 8 bits des comparateurs CP51 à CP58 en un signal de 3 bits. Le signal de sortie de 3 bits est ensuite appliqué au circuit d'attaque à trois états 2 comme le signal d'entrée à 3 bits les moins significatifs. Dans ce mode de réalisation, que le signal d'entrée IN soit supérieur à VREF/2 ou non est déterminé pour obtenir les bits les plus significatifs du signal numérique de sortie. Le reste du signal est produit par le convertisseur A/N du type parallèle. Selon ce mode de réalisation, le nombre de comparateurs exigé pour accomplir la conversion analogique-numérique peut être réduit de moitié en comparaison à un convertisseur A/N du type parallèle conventionnel car les bits les plus significatifs sont obtenus par une architecture séparée. Les premier et second encodeurs 41 et 43 traitent les sorties des comparateurs CP41 et CP42, CP51 à CP58 presqu'en il même temps, produisant de la sorte un signal numérique aussi rapide que le convertisseur A/N du type parallèle. Comme décrit ci-dessus, le convertisseur A/N du type parallèle de la présente invention est pratique pour convertir un signal analogique en un nombre binaire à vitesse élevée avec une architecture simplifiée en utilisant un nombre réduit de comparateurs. Il sera apparent à ceux de l'art que diverses modifications et variantes peuvent être effectuées dans le convertisseur A/N du type parallèle de la présente invention sans se démarquer de l'esprit ou de la portée de l'invention. Ainsi, l'invention est destinée à couvrir ces modifications et variantes dès l'instant qu'elles tombent dans la portée des revendications annexées et leurs équivalents. REVENDICATIONS 1. Convertisseur analogique-numérique du type parallèle qui produit un signal de sortie numérique en réponse à un signal d'entrée analogique, caractérisé en ce qu'il comprend: un premier moyen de comparaison (CP41, CP42) ayant une valeur de référence étant une moitié d'une gamme de détermination de niveau par rapport au signal d'entrée (IN) et déterminant si le signal d'entrée est au-dessus ou en dessous de la valeur de référence; un premier moyen encodeur (41) pour produire les bits les plus significatifs du signal de sortie numérique d'un signal de sortie du premier moyen de comparaison; un moyen de soustraction (42) pour produire une différence entre la valeur de référence et le signal d'entrée lorsque le signal d'entrée est déterminé pour être au-dessus de la valeur de référence par le premier moyen de comparaison (CP41, CP42); au moins deux second moyens de comparaison (CP51,...CP58) pour déterminer un niveau de signal de sortie du moyen de soustraction (42); et un second moyen encodeur (43) pour produire le reste du signal de sortie numérique autre que les bits les plus significatifs d'une sortie du second moyen de comparaison. 2. Convertisseur selon la revendication 1, caractérisé en ce que le second moyen de comparaison (CP51,...CP58) détermine le niveau du signal d'entrée dans la moitié de la valeur de référence.