Brevet FR2752336A1 — publié le 19980213

CONDENSAT DANS UN CIRCUIT INTéGRé La présente invention concerne des structures de condensateur incluses dans des circuits intégrés et s'applique en particulier à des condensateurs faisant partie intégrante de cellules mémoire volatiles. Des cellules mémoire volatiles appelées mémoires dynamiques à accès aléatoire (DRAM) comprennent un condensateur de stockage de charge associé à un dispositif d'accès commandé tel qu'un transistor. D'autres circuits sont prévus pour commander l'adressage, la lecture et l'écriture de ces cellules. La figure 1 représente une cellule DRAM 4 typique de l'art antérieur. Cette structure est citée dans "Semiconductor Memories", deuxième édition par B. Prince, publié par J. Wiley & Sons, Ltd., 1991. La cellule DRAM 4 est formée sur un substrat semiconducteur 6 entre des régions d'isolement de champ 8. Elle est constituée d'un transistor 10 et d'un condensateur 12. Le transistor 10 comprend une région de source 14 et une région de drain 15. Une couche d'isolement de grille 16 est prévue pour isoler une électrode de grille 18 du substrat 6. Une ligne de mot 20 est formée sur l'isolement de champ 8 et est voisine d'une première ouverture de contact 22. Une couche d'isolement 24 recouvre l'isolement de champ 8, la ligne de mot 20, l'électrode de grille 18 et l'isolement de grille 16. Un matériau 26 dit "de selle" en raison de sa forme est présent sur la couche d'isolement 24 des deux côtés de la première ouverture de contact 22. L'ouverture de contact est alignée avec une couche 28 formant une première plaque de condensateur, en contact avec la région de source 14 et entourant le matériau de selle 26. Une couche de diélectrique 30 recouvre et enferme la couche 28. Une couche 32 formant une seconde plaque de condensateur recouvre et enferme la couche de diélectrique 30 et sert également de conducteur pour relier le condensateur 12 à d'autres circuits (non représentés). Une seconde couche d'isolement 34 est prévue au-dessus de la structure résultante. Une seconde ouverture de contact 36 est prévue pour exposer la région de drain 15. Enfin, une ligne de bits 38 est prévue et permet à la région de drain du transistor 10 d'être connectée à d'autres circuits (non représentés). A titre d'exemple, le substrat 6 est en silicium, les régions de source 14 et de drain 15 sont des parties dopées de type N ou de type P du substrat 6 ; les régions d'isolement de champ 8 et d'isolement de grille 16 sont en oxyde de silicium l'électrode de grille 18, la ligne de mot 20 et le matériau de selle 26 sont en silicium polycristallin ; les couches d'isolement 24, 34 sont en un verre à base de dioxyde de silicium les couches de première et seconde plaques de condensateur 28, 32 sont en silicium polycristallin ; la couche diélectrique de condensateur 30 est en oxyde de silicium, en nitrure de silicium ou en une combinaison de ce matériau ; et la ligne de bit 38 est en silicium polycristallin ou en métal. La structure de la figure 1 est prévue pour rendre maximale la surface du condensateur. Cette surface est limitée horizontalement par la longueur du transistor 10 et par le besoin d'ouvrir une seconde ouverture de contact 36 au-dessus de la région de drain. Pour rendre maximale la surface du condensateur, et donc pour rendre maximale sa capacité, le condensateur s'étend non seulement horizontalement mais aussi verticalement. La hauteur de la structure peut avoir une valeur élevée allant jusqu'à 1 ym. La structure résultante a une surface supérieure très inégale. Ceci crée des problèmes difficiles pour la formation ultérieure de couches d'interconnexion. En outre, la structure de la figure 1 contient un grand nombre de couches différentes, ce qui entraîne qu'une longue séquence d'étapes de traitement est nécessaire pour sa fabrication. Ces étapes de traitement requises sont spécifiques de cette structure. L'exigence d'étapes de traitement spécifiques rend difficile d'inclure une petite région de mémoire DRAM dans un circuit intégré comprenant d'autres circuits ou dans un circuit intégré qui n'est pas fondamentalement un circuit DRAM. L'utilisation de telles cellules DRAM dans des circuits intégrés ayant d'autres buts est souhaitable puisque l'autre type de mémoire utilisée (mémoire statique à accès aléatoire - SRAM) occupe une surface plus importante pour une capacité mémoire donnée. Ainsi, un objet général de la présente invention est de prévoir une structure de condensateur de circuit intégré de surface horizontale réduite mais de capacité relativement élevée et qui présente une surface supérieure relativement plane quand il est achevé. Un autre objet de la présente invention est de prévoir une telle structure de condensateur adaptée à une cellule DRAM. Un autre objet de la présente invention est de prévoir une telle structure qui peut être obtenue en utilisant des techniques de fabrication simples. Un autre objet de la présente invention est de prévoir une telle structure qui est compatible avec les techniques usuelles de fabrication de circuits intégrés. Ainsi, la présente invention prévoit une structure de condensateur dans un circuit intégré, comprenant une première couche conductrice comprenant un plateau sensiblement parallèle à la surface principale du circuit intégré et un pied planté dans une couche isolante formée sur le circuit intégré ; une couche diélectrique ayant une surface interne qui recouvre sensiblement les surfaces supérieure et inférieure de la première couche conductrice ; et une seconde couche conductrice recouvrant une surface externe de la couche diélectrique. Selon un mode de réalisation de la présente invention, la structure comprend un puits central formé dans le pied, à travers le plateau, le puits central étant rempli de portions de la couche diélectrique et de la seconde couche conductrice. Selon un mode de réalisation de la présente invention, l'une des première et deuxième couches conductrices est électriquement en contact avec une partie du substrat semiconducteur du circuit intégré. Selon un mode de réalisation de la présente invention, le pied de la première couche conductrice contacte une région dopée du substrat semiconducteur. La présente invention prévoit aussi une cellule mémoire volatile comprenant une structure de condensateur telle que cidessus dans laquelle la région dopée est une région de source de transistor. La présente invention prévoit aussi un procédé de fabrication de structure de condensateur dans un circuit intégré comprenant les étapes consistant à prévoir un substrat recouvert d'une couche de matériau sélectivement enlevable ; enlever une partie choisie du matériau sélectivement enlevable pour former un trou exposant une région sous-jacente ; déposer de façon conforme un premier matériau conducteur dans le trou pour former un pied vertical et sur le matériau sélectivement enlevable environnant graver le premier matériau conducteur pour isoler un plateau horizontal reposant sur le pied vertical ; enlever sélectivement au moins une partie du matériau sélectivement enlevable pour laisser le plateau horizontal porté seulement par le pied déposer de façon conforme un matériau diélectrique ; et déposer de façon conforme un second matériau conducteur. Selon un mode de réalisation de la présente invention, le substrat semiconducteur contient un transistor, et la région sous-jacente est une borne du transistor. Selon un mode de réalisation de la présente invention, la couche de matériau sélectivement comprend une première couche de matériau diélectrique et une seconde couche d'un matériau sélectivement gravable par rapport au matériau diélectrique et au premier matériau conducteur. Selon un mode de réalisation de la présente invention, la couche de matériau sélectivement enlevable comprend une première couche de matériau diélectrique ; une deuxième couche d'arrêt de gravure ; et une troisième couche d'un matériau sélectivement gravable par rapport au matériau diélectrique et au premier matériau conducteur. Selon un mode de réalisation de la présente invention, le procédé comprend en outre les étapes consistant à enlever sélectivement une seconde partie du matériau diélectrique pour créer un trou pour exposer une seconde région sous-jacente remplir le trou de matériau conducteur en contact diélectrique avec la seconde région sous-jacente ; déposer une couche d'interconnexion sur la structure de condensateur et le trou rempli ; et graver la couche d'interconnexion. Un mode de réalisation particulier de la présente invention va maintenant être décrit à titre d'exemple nonlimitatif en faisant référence aux dessins joints parmi lesquels la figure 1 représente une structure de condensateur de circuit intégré selon la présente invention les figures 2A à 2E représentent des étapes intermédiaires de fabrication d'un condensateur de circuit intégré selon la présente invention la figure 2F représente une structure de condensateur de circuit intégré selon un premier mode de réalisation de la présente invention ; et la figure 3 représente une structure de condensateur de circuit intégré selon un deuxième mode de réalisation de la présente invention. La figure 2A représente une première étape d'un procédé de fabrication d'un condensateur selon l'invention associé à une cellule DRAM. Les caractéristiques communes à celles de la figure 1 portent de mêmes références. Une couche diélectrique planarisée 40 est formée sur une couche d'isolement de champ 8 et un transistor MOS 10. L'électrode de grille 18 peut être une partie d'une première couche de silicium polycristallin. La couche de diélectrique de grille 16 peut ou non être présente au-dessus des régions de source 14 et de drain 15, selon le processus utilisé. La couche de diélectrique planarisée peut être constituée de tout matériau diélectrique courant, par exemple de l'oxyde de silicium ou des matériaux à base de verre contenant de l'oxyde de silicium, couramment désignés par les appellations BPSG, PSG ou TEOS. La couche est rendue plane par toute technique appropriée, par exemple dépôt et regravure d'une couche sacrificielle ou polissage mécano-chimique (CMP). Une couche 42 est placée sur la couche planarisée 40. Cette couche 42 peut être gravée sélectivement par rapport au matériau de la couche planarisée 40. A titre de variante, une couche d'arrêt de gravure peut être ajoutée entre la couche diélectrique planarisée 40 et la couche 42. Cette couche d'arrêt de gravure peut être en nitrure de silicium, par exemple ou être une couche mince de BPSG entre du TEOS planarisé et la couche 42. Un matériau convenable pour la couche 42 est du verre déposé à la tournette (SOG). Aucune couche d'arrêt de gravure n'est nécessaire pour une couche diélectrique en SOG au-dessus d'une couche planarisée en dioxyde de silicium ou en verre contenant de l'oxyde de silicium. A ce stade, les étapes de fabrication utilisées sont classiquement incluses dans des filières de fabrication de transistors MOS logiques. Les transistors sont complètement formés à cette étape. Si cela est prévu dans le procédé utilisé, l'électrode de grille 18, la région de source 14 et la région de drain 15 peuvent être revêtues de siliciure métallique. Des espaceurs peuvent être prévus autour de l'électrode de grille et des régions de drain légèrement dopées peuvent être prévues. La figure 2B représente une étape ultérieure du processus de fabrication. Une ouverture de contact de source 44 a été ouverte à travers la couche 42, la couche planarisée 40 et la couche d'isolement de grille 16, si elle existe au-dessus de la région de source 14, pour exposer une partie de la région de source du transistor 10, au niveau du semiconducteur ou de la couche de siliciure si une telle couche est prévue. Selon les matériaux des couches 16, 40, 42, cette ouverture est réalisée en une ou plusieurs étapes de gravure. Une deuxième couche de silicium polycristallin 46 est alors déposée, de préférence par dépôt chimique en phase vapeur (ove). Au cours de ce dépôt, le silicium polycristallin se forme sur une même épaisseur sur toutes les surfaces exposées, quelles que soient leurs orientations. Le silicium polycristallin est dopé in situ, en ajoutant un gaz dopant tel que de la phosphine (PH3) au gaz de dépôt CVD. Le dépôt de silicium polycristallin doit être effectué à une température inférieure à 700"C si du siliciure est prévu sur le transistor 10, sinon le siliciure serait endommagé. Ce dépôt se continue jusqu'à atteindre une épaisseur au moins égale à la moitié de l'épaisseur de l'ouverture de contact de source 44. Comme le représente la figure 2C, l'effet de ce dépôt est que la seconde couche de silicium polycristallin 46 remplit complètement l'ouverture de contact de source 44 et s'étend audessus de la couche 42. Une étape de photolithogravure, utilisant une résine photosensible 48, est utilisée pour enlever la seconde couche de silicium polycristallin des régions autres que le voisinage de l'ouverture de contact de source 44. Des parties de la seconde couche de silicium polycristallin 46 s'étendant au dessus du transistor 10 et de la région d'isolement de champ 8 restent en place. La figure 2D représente la structure à une étape ultérieure de fabrication. Les parties restantes de la couche de résine photosensible 48 ont été enlevées, ainsi que la couche 42. Selon les matériaux utilisés, les enlèvements peuvent être réalisés en une ou plusieurs étapes de gravure. Une gravure humide à l'acide fluorhydrique peut être utilisée pour adoucir le polymère photosensible 48 et pour enlever une couche 42 en SOG. La gravure utilisée pour enlever la couche 42 peut être une gravure humide ou une gravure plasma mais doit être isotrope, étant donné que les parties de cette couche sous-jacentes à la deuxième couche de silicium polycristallin 46 doivent être complètement enlevées. La gravure doit être très sélective par rapport au matériau de la couche diélectrique planarisée ou de la couche d'arrêt de la gravure si une telle couche est utilisée, et également par rapport à la seconde couche de silicium polycristallin puisque les surfaces supérieure et inférieure du silicium polycristallin 46 seront exposées et prendront la forme d'une table sur pied incluant un pied vertical formé dans l'ouverture de contact 44 et un plateau horizontal formé sur la surface de la couche 42. La figure 2E représente la structure à une étape ultérieure du processus de fabrication. Une couche de diélectrique 50 a été déposée sur toutes les surfaces exposées. Ceci est de préférence réalisé par dépôt chimique en phase vapeur (CVD) pour former une couche d'épaisseur uniforme sur le dessus, le dessous et les côtés du plateau 46. Le diélectrique 50 peut être de l'oxyde de silicium ou du nitrure de silicium d'une épaisseur d'environ 5 nm. Un troisième dépôt de silicium polycristallin dopé in-situ est effectué par CVD. Ce dépôt se continu jusqu'à ce qu'une troisième couche 52 de silicium polycristallin ait une épaisseur au moins égale à la moitié de l'épaisseur de la couche 42. La troisième couche de silicium polycristallin remplira complètement l'intervalle existant sous les parties en surplomb du plateau 46. Si le dépôt de silicium polycristallin se continue au-delà de cette épaisseur, la troisième couche de silicium polycristallin au-dessus du plateau 46 et ailleurs sera plus épaisse mais le silicium polycristallin sous les parties en saillie ne sera pas affecté. Il est possible que de petits vides se forment dans la troisième couche de silicium polycristallin sous les parties en saillie du plateau 46. De telles lacunes sont sans importance car la capacité est déterminée par la surface adjacente à la couche diélectrique 50 et très peu de courant circule dans ces régions. Une étape photolithographique appropriée est alors utilisée pour enlever des parties indésirées de la troisième couche de silicium polycristallin. La troisième couche de silicium polycristallin 52 doit demeurer au-dessus, en dessous et sur les côtés du plateau 46 et dans toute autre région où elle peut être requise pour relier la structure ainsi formée à d'autres circuits. La figure 2F représente une structure de cellule DRAM achevée selon l'invention, incluant un transistor 10 et une structure de condensateur 53. La structure de condensateur 53 a une surface sensiblement égale à deux fois la surface du plateau 46 étant donné que le condensateur s'étend en dessus et en dessous du plateau. Une étape de gravure anisotrope adaptée a été utilisée pour ouvrir une ouverture de contact de drain 54 à travers la couche de diélectrique de condensateur 50, la couche planarisée 40 et la couche d'isolement de grille 16, si elle existe au-dessus de la région de drain 15, pour exposer une partie de la région de drain 15 du transistor, ou bien au niveau du semiconducteur ou bien jusqu'à la couche de siliciure si celle-ci existe. D'autres procédés appropriés connus en eux-mêmes sont utilisés pour former un contact à plot 56 et une couche d'interconnexion 58. Celle-ci peut être formée par toute technique appropriée, par exemple par dépôt uniforme de tungstène et regravure ou par dépôt CVD d'une couche barrière de titane suivi d'un dépôt d'aluminium et d'une gravure. Une couche de diélectrique interniveau 60 est alors appliquée à l'ensemble de la structure et rendue plane selon des techniques connues, par exemple par dépôt et gravure d'une couche sacrificielle ou par polissage mécano-chimique (CMP). Pendant la formation de la couche d'interconnexion 58, des parties exposées de la structure de condensateur 53 seront recouvertes du matériau de la couche d'interconnexion. Par masquage approprié avant gravure de la couche d'interconnexion, celle-ci peut être laissée en recouvrement de la structure de condensateur 53. Ce matériau d'interconnexion réduira la résistance série de la structure et aidera à la dissipation thermique dans le circuit. Pour obtenir une plus grande planéité de la structure achevée, le diamètre de l'ouverture de contact de source 44 et l'épaisseur de la couche 42 peuvent être réduits, et l'épaisseur de la deuxième couche de silicium polycristallin 46 peut être réduite en conséquence. D'autres couches de contact, d'interconnexion et de diélectrique peuvent être ajoutées si nécessaire. La figure 3 représente une structure selon un deuxième mode de réalisation de la présente invention. En élargissant l'ouverture de contact de source 44, ou en réduisant l'épaisseur de la deuxième couche de silicium polycristallin 46, ou les deux, la deuxième couche de silicium polycristallin 46 ne remplit pas complètement l'ouverture de contact de source. I1 demeure un puits central 62 qui sera prévu pour avoir un diamètre supérieur à deux fois l'épaisseur de la couche de diélectrique 50 du condensateur. La couche de diélectrique 50 se forme comme précédemment et recouvre les parois et le fond du puits central. Quand la troisième couche de silicium polycristallin 52 est déposée, elle remplit le puits central en plus du fait qu'elle recouvre les surfaces supérieure et inférieure du plateau. La capacité totale de la structure est augmentée étant donné que la surface du condensateur est augmentée par la surface du condensateur formé à l'intérieur du puits central. Ceci peut être nonnégligeable, en particulier si l'ouverture de contact 44 a la forme d'une tranchée qui peut s'étendre sur plusieurs micromètres dans une direction perpendiculaire à la figure. La profondeur du puits central peut être voisine de 1 ym ou plus. La structure selon l'invention fournit ainsi un condensateur à surface supérieure relativement plane. Les dimensions verticale de la structure de condensateur sont exagérées dans les figures par souci de clarté. Des épaisseurs convenables pour certaines des couches de la structure selon un premier mode de réalisation de l'invention sont données ci-après, uniquement à titre d'exemple. - Ouverture de contact de source 44 : diamètre 400 nm - couche de silicium polycristallin 46 : épaisseur 200 nm (déterminée par le diamètre de l'ouverture de contact de source) - couche éventuelle d'arrêt de gravure 10 : 100 nm - couche 42 : épaisseur 100 nm - couche de diélectrique de condensateur 50 : épaisseur 5 nm - couche de silicium polycristallin 52 : épaisseur 100 nm (déter minée par les épaisseurs de la couche 42 et de la couche de diélectrique 50 du condensateur) - couche d'interconnexion 58 : épaisseur 300 à 500 nm ; et - plateau 46 : 4 à 5 ym de long. La structure selon l'invention atteint donc ses objets en ce que l'on obtient - une structure de condensateur pouvant être utilisée dans des cellules DRAM de circuits intégrés qui présente une surface élevée et qui est relativement plane quand elle est achevée - une telle structure qui combine une occupation minimale de surface de substrat avec une capacité maximale en ce que le condensateur selon l'invention a une surface effective sensiblement deux fois supérieure à la surface du plateau 46 - une structure qui peut être fabriquée en utilisant des techniques de fabrication simples ; et - une structure compatible avec les techniques courantes de fabrication de circuits intégrés logiques. L'homme de l'art pourra apporter diverses variantes et modifications à la structure selon l'invention. Le transistor 10 peut être muni d'espaceurs, de régions de drain faiblement dopées ou de tout autre variante utile. Les deuxième et troisième couches de silicium polycristallin 46, 52 peuvent être constituées de tout matériau conducteur qui forme un dépôt uniforme sur les surfaces exposées, et pas nécessairement de silicium polycristallin. Etant donné que la couche 42 est complètement enlevée et ne reste pas sur la structure achevée, il n'est pas nécessaire qu'elle soit en un matériau diélectrique. Elle peut être en tout matériau, diélectrique ou autre, qui peut être gravé sélectivement par rapport aux matériaux du plateau 46 et de la couche sous-jacente. La couche 42 et la couche éventuelle d'arrêt de gravure peuvent être complètement omises et une couche diélectrique unique 40 d'épaisseur accrue peut être utilisée à la place. En ce cas, l'étape de gravure isotrope appliquée à la couche 42 dans la structure de la figure 2C pour arriver à la structure de la figure 2D sera une gravure minutée. En outre, la troisième couche de silicium polycristallin 52 formant l'électrode externe du condensateur 53 peut être en contact électrique avec le substrat par l'intermédiaire d'un contact 56 et d'une interconnexion de la couche d'interconnexion 58 ou de la troisième couche de silicium polycristallin ellemême. Il n'est pas nécessaire de planariser la couche d'isolement 40 pour présenter une surface supérieure plane, bien que la gravure de la couche 42 sous le plateau 46 et le remplissage ultérieur par la troisième couche de silicium polycristallin 52 seraient gênés par une différence de hauteur. Bien que la structure de condensateur selon l'invention ait été décrite dans le cadre d'une mémoire DRAM, elle pourra de façon générale être utilisée dans tout circuit comportant un condensateur devant avoir une capacité aussi élevée que possible dans une surface minimale. La pied du plateau peut être maintenu dans une couche diélectrique, sans contact électrique avec le substrat. REVENDICATIONS 1. Structure de condensateur dans un circuit intégré, caractérisée en ce qu'elle comprend une première couche conductrice (46) comprenant un plateau sensiblement parallèle à la surface principale du circuit intégré et un pied planté dans une couche isolante formée sur le circuit intégré une couche diélectrique (50) ayant une surface interne qui recouvre sensiblement les surfaces supérieure et inférieure de la première couche conductrice ; et une seconde couche conductrice (52) recouvrant une surface externe de la couche diélectrique (50). 2. Structure de condensateur selon la revendication 1, caractérisée en outre en ce qu'elle comprend un puits central (62) formé dans ledit pied, à travers ledit plateau, le puits central étant rempli de portions de la couche diélectrique (50) et de la seconde couche conductrice (52). 3. Structure de condensateur selon la revendication 1 ou 2, dans laquelle l'une des première et deuxième couches conductrices est électriquement en contact avec une partie du substrat semiconducteur (14) du circuit intégré. 4. Structure de condensateur selon la revendication 3, dans laquelle le pied de la première couche conductrice contacte une région dopée (14) du substrat semiconducteur. 5. Cellule mémoire volatile comprenant une structure de condensateur (53) selon la revendication 4, dans laquelle la région dopée (14) est une région de source de transistor (10). 6. Cellule mémoire volatile selon la revendication 5, dans laquelle un contact (56) est prévu en contact avec une région de drain (15) du transistor (10), le contact étant recouvert d'une couche d'interconnexion (58). 7. Circuit intégré comprenant une pluralité de cellules mémoire volatiles selon les revendications 5 ou 6, et comprenant en outre des circuits de lecture, d'écriture et d'adressage. 8. Procédé de fabrication de structure de condensateur dans un circuit intégré comprenant les étapes suivantes a) prévoir un substrat recouvert d'une couche de matériau sélectivement enlevable (42) b) enlever une partie choisie du matériau sélectivement enlevable pour former un trou (44) exposant une région sousjacente (14) c) déposer de façon conforme un premier matériau conducteur (46) dans le trou (44) pour former un pied vertical et sur le matériau sélectivement enlevable environnant d) graver le premier matériau conducteur pour isoler un plateau horizontal reposant sur le pied vertical e) enlever sélectivement au moins une partie du matériau sélectivement enlevable pour laisser le plateau horizontal porté seulement par le pied f) déposer de façon conforme un matériau diélectrique (50) ; et g) déposer de façon conforme un second matériau conducteur (52). 9. Procédé selon la revendication 8, dans lequel le substrat semiconducteur (6) contient un transistor (10), et la région sous-jacente (14) est une borne du transistor. 10. Procédé selon la revendication 8, dans lequel la couche de matériau sélectivement enlevable comprend une première couche (40) de matériau diélectrique ; et une seconde couche (42) d'un matériau sélectivement gravable par rapport au matériau diélectrique (40) et au premier matériau conducteur (46). 11. Procédé selon la revendication 8, dans lequel la couche de matériau sélectivement enlevable comprend une première couche (40) de matériau diélectrique une seconde couche d'arrêt de gravure ; et une troisième couche (42) d'un matériau sélectivement gravable par rapport au matériau diélectrique (40) et au premier matériau conducteur. 12. Procédé selon la revendication 8, caractérisé en ce qu'il comprend en outre les étapes suivantes h) enlever sélectivement une seconde partie du matériau diélectrique (40) pour créer un trou pour exposer une seconde région sous-jacente (15) j) remplir le trou de matériau conducteur (56) en contact diélectrique avec la seconde région sous-jacente (15) k) déposer une couche d'interconnexion (58) sur la structure de condensateur et le trou rempli ; et 1) graver la couche d'interconnexion.