Brevet FR2759796A1 — publié le 19980821

DISPOSITIF ET PROCEDE DE DETECTION D'ERREURS SUR UN CIRCUIT INTEGRE COMPORTANT UN PORT PARALLELE SERIE La présente invention concerne un dispositif et procédé de détection s d'erreurs sur un circuit intégré comportant un port parallèle série et série parallèle. Il est connu des circuits intégrés comportant des interfaces entre un bus parallèle et un bus série, mais en général, ceuxci ne comportent pas de dispositif et procédé de détection et recouvrement d'erreurs, car on part du principe que la communication ne comporte pas d'erreurs mettant en cause la liaison série, ou si celle- ci en comporte, les détections d'erreurs et recouvrement d'erreurs sont faites dans une couche plus élevée (perte de calibration) au niveau du logiciel (Software). Dans l'invention, la liaison série est une liaison série à 1 Giga baud, et si l'on admet que deux ports de même type communiquent entre eux par la liaison série, et permettent à des machines, dont le taux d'erreurs est de l'ordre de 10-17 par corruption de messages et perte de calibration et/ou incohérence de protocole, de communiquer entre elles, on constate compte- tenu du débit de la liaison série et du taux d'erreurs de la machine, que ce taux d'erreurs qui semble faible peut générer tous les deux jours une erreur importante et un dysfonctionnement de la machine. Un premier but de l'invention est donc de fournir une interface de liaison série parallèle dans les deux sens pour un circuit intégré qui permet la détection d'erreurs et le contrôle du bon fonctionnement de la 2s communication. Ce but est atteint par le fait que le dispositif de détection d'erreurs est sur un circuit intégré comportant une fonction de commandes de liaison série pour constituer un port d'entrée-sortie entre un bus parallèle et une liaison série, ledit circuit intégré comprenant un circuit sérialiseur en sortie et un circuit désérialiseur en entrée, est caractérisé en ce qu'un tampon (buffer) d'insertion à chacune de ces sorties reliées à une fonction OU exclusif à deux entrées, et dont chaque deuxième entrée reçoit une information à transmettre pour constituer avec l'information d'insertion provenant du tampon d'insertion, une information de substitution, un tampon (buffer) supplémentaire permet la comparaison de la séquence fournie en sortie du OU exclusif avec une séquence stockée dans le tampon (buffer) supplémentaire pour valider l'émission de la séquence de substitution. Selon une autre particularité, le tampon (buffer) supplémentaire comporte un bit de validité et la séquence à comparer. Selon une autre particularité, la séquence à comparer peut être un 0o jeton, un CRC, des données, des fins de trame, un message neutre ou caractère nul (idle). Selon une autre particularité, le port comporte une liaison série rebouclant la sortie du sérialisateur sur l'entrée du désérialisateur, ladite liaison série étant validée par une entrée de commandes de rebouclage fournie par un registre de contrôle. Selon une autre particularité, le port comporte en sortie du désérialisateur un tampon (buffer) d'historique stockant soit des caractères de contrôle tels que les débuts de trame (frame), les fins de trame, des jetons, soit tous les caractères non neutres (non idle). Selon une autre particularité, les caractères mémorisés dans le tampon (buffer) d'historique sont utilisés par le circuit intégré pour déterminer la cause d'une erreur détectée. Selon une autre particularité, le port comporte au moins un tampon (buffer) (TDBUF) de données à transmettre provenant du bus parallèle, ou de données (RDBUF) à recevoir, et entre le tampon (buffer) d'entrée (TDBUF) et le circuit sérialiseur de sortie, ou respectivement entre le tampon (buffer) de sortie (RDBUF) et le circuit désérialiseur d'entrée, respectivement pour la partie transmission un circuit de génération de code CRC, ou pour la partie réception un circuit de contrôle de code CRC. Selon une autre particularité, le circuit sérialiseur et désérialiseur travaillent à 1 Giga baud, vitesse de la liaison série. Selon une autre particularité, le circuit de génération de CRC délivre un mot de 16 bits par utilisation d'un algorithme parallèle pour calculer le CRC après le décalage correspondant au contrôle d'un nonet. Selon une autre particularité, les tampons (buffers) de données de s transmission ou de réception (TDBUF, RDBUF) fonctionnent avec l'horloge système ayant une fréquence correspondant à celle du bus interne du circuit intégré. Selon une autre particularité, un circuit codeur 9/12 en transmission série est couplé au sérialiseur, et un circuit décodeur 9/12 en réception est o0 couplé au désérialiseur pour transformer un caractère normal de 9 bits, et un caractère de contrôle en code à 12 bits permettant à la réception une extraction du signal d'horloge et une composante continue nulle sur la transmission. Un autre but de l'invention est de proposer un procédé de détection d'erreurs. Ce but est atteint par le fait que le procédé de détection d'erreurs sur un port de communication série parallèle haut débit et un circuit CRC comportant un mécanisme d'injection d'erreurs, est caractérisé en ce qu'il comporte: une étape d'envoi au port d'une information à transmettre; une étape de calcul du CRC de l'information à transmettre et de mémorisation du CRC correspondant à l'information à transmettre; une étape de génération d'une information erronée par validation du mécanisme d'injection d'erreurs et une étape de transmission de I'information erronée à un circuit intégré et équipé du même type de port; une étape de détection d'erreurs de données par le circuit de contrôle CRC du port de réception; une étape d'envoi d'un message d'interruption au circuit intégré du port de transmission; une étape de lecture par un microprocesseur relié au bus parallèle du port de transmission de la valeur calculée par le circuit CRC du port de réception; une étape de comparaison entre la valeur mémorisée et la valeur lue. Selon une autre particularité, le procédé comporte une étape de rebouclage du circuit sérialiseur de transmission sur le circuit désérialiseur de réception du même port du circuit intégré. Selon une autre particularité, le mécanisme d'injection d'erreurs comprend: une étape de stockage dans un tampon (buffer) d'injection des informations d'injection à combiner avec les informations transmises pour io générer l'erreur; une étape de chargement d'un tampon (buffer) d'activation du mécanisme d'injection comportant une séquence d'un ou deux caractères; une étape de substitution des informations de substitution résultant de la combinaison des informations transmises avec celles d'injection dès is que les informations transmises correspondent à celles du tampon (buffer) d'activation. Selon' une autre particularité, la longueur de la séquence de substitution est limitée à 8 caractères. D'autres particularités et avantages de la présente invention apparaîtront plus clairement à la lecture de la description ci-après faite en référence aux dessins annexés illustratifs d'un mode non limitatif de réalisation de l'invention dans lesquels: la figure 1 représente la partie du circuit intégré constituant le port d'interface série parallèle; la figure 2A représente le schéma général d'un circuit intégré incorporant un tel port d'interface; la figure 2B représente le schéma d'architecture d'une machine utilisant un tel circuit intégré; la figure 3 représente le contenu du tampon (buffer) d'historique HB à partir des informations transmises o-s et des caractères du tampon d'insertion l-sb. la figure 4A représente un circuit de substitution de caractères d'erreurs; la figure 4B représente un circuit d'historique; la figure 5 représente le mécanisme de calcul du code de contrôle redondant cyclique (CRC). Le port 100 appelé bloc de contrôle de la liaison série SLC (Serial Link Control) est incorporé dans un circuit intégré du type de celui par exemple représenté à la figure 2A. Ce circuit intégré (1) comporte une pluralité de port 10 , 10, 1 102, 103 du même type que celui de la figure 1, io lesquels communiquent à une fréquence système par exemple de 33 MHz avec deux bus parallèles de données de 72 bits, L2CB en entrée (6) et C2LB en sortie (7). Ces bus parallèles communiquent avec des circuits logiques réalisant pour le circuit (3) une fonctionnalité d'interface avec un microprocesseur (11) par l'intermédiaire d'un bus 64 bits (30), pour le circuit (4) une fonctionnalité de déplacement (MOVER) pour le circuit intégré lorsque celui-ci est incorporé dans une carte de type données, et pour le circuit (5) une fonctionnalité de contrôleur mémoire (Slave Control). Ces circuits (3, 4, 5) communiquent également par deux bus de données de 72 bits M2CB (9), C2MB (8), avec deux interfaces d'entrée sortie IOBX 2 , 21, qui permettent la communication avec des bus 36 bits provenant soit d'une mémoire (12a, fig. 2B) principale MMU, soit d'une mémoire (12c) d'extension EMU comme représenté à la figure 2B. Un bus de commande CPB permet au microprocesseur (11) communiquant avec le circuit intégré (1) d'accéder aux registres de contrôle et de statut (Status) des différents circuits (3, 4, 5, 2, 10) présent dans le circuit intégré. Ce circuit intégré (1) est utilisé dans une machine comportant une mémoire principale (12a), une mémoire étendue (12c) partageable par plusieurs systèmes. Un premier circuit intégré (la) maître selon l'invention communique par le bus (30) avec un premier processeur ( la) et par l'interface IOBX avec la mémoire (12a), tandis qu'un deuxième circuit intégré (lc) esclave communique d'une part, avec le premier circuit maître (la), et d'autre part par le bus (30a) avec un deuxième processeur (11c) et avec une mémoire étendue (12c). Le port (10a) de transmission parallèle série et de réception série parallèle du circuit (la), comporte pour la partie transmission une paire de tampons de données (buffers) TDBUF de 8 x 72 bits reliés au bus de transmission C2LB. Un multiplexeur (103) permet de sélectionner l'un des deux tampons (buffers) TDBUF ou le tampon (buffer) TCBUF de signaux de commande qui contient l'en-tête. Les informations sortant du multiplexeur (103) sont envoyées sur un circuit (105) de désassemblage, lequel génère une succession de caractères de 9 bits constituant les caractères à transmettre. Ce circuit de désassemblage (105) est également relié à un circuit de génération de io caractère de contrôle cyclique redondant CRC (106Tr). Un second multiplexeur (107) permet de sélectionner les signaux transmis à un codeur (108T) permettant le codage 9/12 des informations transmises en associant au caractère normal formé d'un nonet, un caractère de contrôle et, en complétant à 12 bits par un caractère de start et un caractère de stop. Le i5 codage 9/12 est effectué pour que le signal transmis sur la ligne série ne comporte pas de composante continue (DC Balance). Le multiplexeur (107) reçoit des signaux provenant d'une machine (1021T) d'état de transmission du lien série qui contient au moins un compteur à 2 bits de jetons, dont chaque bit représentant un jeton indique la disponibilité du tampon associé. Le multiplexeur (107) reçoit des signaux provenant d'une machine d'état de substitution (1 022T), et des signaux provenant d'une machine d'état d'initialisation du port (1023T). La sortie du codeur (108T) est reliée à un circuit sérialiseur (109T) dont la sortie constitue une ligne série (120) qui émet des signaux à une vitesse de 1 Giga bits/sec. Le sérialiseur est relié par une liaison série de rebouclage (1090) à un désérialiseur (109R) du circuit de réception du port (100). Cette liaison (1090) est validée sur le désérialiseur (109R) par un signal (IctO3). Le multiplexeur (107) reçoit également les signaux d'une machine d'état de la transmission. Chaque tampon (buffer) de transmission est contrôlé par une machine d'état de gestion des tampons (buffers) de transmission (101T) laquelle reçoit Istatus 0: 6, Istrw 0: 3, et émet le signal Inrdy. Le désérialiseur (109R) est relié à un décodeur (108R) fonctionnant sur le même principe que le codeur (108T) du circuit de transmission. Ce décodeur du circuit de réception envoie les 9 bits de chaque donnée sur un circuit (104) d'assemblage des données, pour transformer en message (1 x 72, 3 x 72, 8 x 72, 9 x 72) bits les données reçues en série, qui sont chargées dans une paire de tampons (buffers) de réception de données (RDBUF). Cette paire de tampons (buffers) de réception de données (RDBUF) est contrôlée par une machine de gestion des tampons (buffers) de réception (101R), et est associée à une paire de tampons de réception de 0io commande (RCBUF) qui contiennent les en-têtes des messages. La sortie du décodeur (108R) du circuit de réception est branchée à un circuit de code de vérification de messages élaborant un caractère de contrôle cyclique CRC (106T) pour comparaison. Le CRCN+l est mis à jour après chaque réception de 9 bits de données en calculant sur 16 bits le CRC par un algorithme de permutation cyclique représenté fig. 5 sur les valeurs calculées Xi à partir des données reçues Di et des valeurs Ri des bits du CRCN précédent selon la formule donnée fig. 5. Les informations transmises par ce décodeur (108R) sont également transmises d'une part, à une machine d'état constituant un tampon (buffer) d'historique (1 022R), et d'autre part, à une machine d'état du port de réception (1021R), et enfin à une machine d'état d'initialisation (1023R) du port. La machine (101R) d'état de gestion du tampon (buffer) de réception émet trois signaux (Connect, Outrdy, Status 0: 10), et reçoit en entrée sur trois lignes les informations (Istrr 0: 3). Le signal (Outrdy) indique que la sortie est prête, ce signal indique qu'il y a un message complet en attente de lecture. Le signal Status indique le statut des sorties: interruptions ou non, opérations indivisibles ou non, accès mémoire/registres d'accès, local/éloigné ou ISCON/non ISCON, source micro/déplacement (MOVER) - esclaves (SLAVE), réponses différées ou non, dernier message ou non, erreur de données ou non, accès hors mémoire ou non, message insignifiant ou non. La sortie Connect indique que le port SLC (10 ) est déconnecté quand cette sortie est désactivée. Les entrées Istrr permettent la lecture des ports de réception en ordre FIFO, et la commande qui lit le dernier double mot d'un message engendre la génération d'un caractère de contrôle de flux (jeton) associé avec le tampon (buffer) qui devient ainsi libre. Ce caractère de contrôle de flux est transmis de la machine d'état de gestion des tampons (buffers) de réception (101R) à la machine d'état de gestion de la transmission, et à travers celle-ci au multiplexeur (107) de façon à transmettre cette information au port (10c) d'entrée de la carte (lc) associée dans la liaison série au port (109R) de réception dont on vient de lire les tampons (buffers) io de réception (RDBUF). La machine d'état de gestion des tampons (buffers) de transmission (101T) comporte deux entrées Istatus et Istrw, et une sortie Inrdy. Cette sortie Inrdy indique qu'il y a un tampon (buffer) de transmission (TDBUF) libre en attente pour être écrit. Les lignes Istatus permettent de préciser les types de message à écrire, et de déterminer en fonction de la i valeur des deux premiers bits de status les significations suivantes: 00 ne sont pas utilisés, 01 il s'agit seulement de données, 10 il s'agit d'un entête (header), 11 il s'agit d'un entête et de données. Le troisième bit Istatus, indique s'il s'agit du dernier message ou non. Le quatrième bit, qu'il s'agit d'une erreur de données ou non; et le cinquième bit si on a un accès extérieur à la mémoire ou non. Enfin le signal Istrw permet d'écrire les tampons (buffers) de transmissions (TDBUF) en ordre FIFO. Le signal Istrw qui écrit le dernier double mot d'un message initialise la transmission du message dès qu'un tampon (buffer) de réception (RDBUF) éloigné (par exemple du port 10Oc) est déclaré libre par un port de réception (109R) relié à la liaison série (120). Le tampon (buffer) d'historique (I-HB) a 16 entrées et contient soit les 16 derniers caractères qui viennent de la liaison série par le décodeur (108R), ou les 16 derniers caractères de contrôle en excluant les caractères nuls. Quand une erreur s'est produite sur le lien série, I'écriture dans le tampon (buffer) d'historique peut être inhibée par une commande spécifique et la lecture du tampon s'effectue grâce à un pointeur (PHB) qui permet un balayage cyclique du tampon commandé par le microprocesseur (11). La commande du tampon (buffer) d'historique est effectuée par un registre de commandes (ICL1) (Fig. 4B) relié au bus de commande CPB. Le tampon d'historique IHB est accessible au microprocesseur ( la, 11c) par le bus de commande de CPB. Le registre de commande ICL1 est relié à 2 filtres (F1, F2). Le premier F1, lorsqu'il est activé par ICL1 ne laisse passer que les caractères de contrôle, et lorsqu'il n'est pas activé, est transparent. Le deuxième filtre F2 laisse passer tous les caractères non nuls. La machine d'état de substitution (1022T) (Fig. 4A) comporte un io tampon (buffer) de substitution (I-sb) qui a huit entrées et son contenu est combiné dans un OU exclusif (10221) avec le flot sortant (o-s, Out going stream) des caractères sur une longueur de 7 caractères. La substitution commence avec le dernier caractère d'une séquence d'activation. Le caractère du flot sortant (o-s) correspondant au dernier caractère valide du tampon (buffer) de transmission, TDBUF, est combiné dans une porte OU exclusif avec le premier caractère du tampon (buffer) de substitution (I-sb). En fonctionnement sans substitution, le pointeur de lecture PL du tampon de substitution (I-sb) adresse le premier caractère du tampon de substitution (I-sb). Ce caractère qui est nul, en se combinant dans le OU exclusif (10221) avec les caractères du flot (o-s) ne modifie pas ces derniers, et le flot (o-s) est transmis au multiplexeur (107). Un tampon (buffer) d'activation (I-tb) à deux entrées détermine par son contenu lorsque la rafale de substitution démarre. Ce tampon l-tb envoie la séquence d'activation tc sur un comparateur associé (10222) qui reçoit sur ses autres entrées le flot sortant (o-s). Cet instant de démarrage est donné lorsque la séquence d'activation (tc) correspond au flot de caractères sortant (o-s). Dans ce cas, la sortie (10224) du comparateur active l'incrémenteur (10223) du pointeur de lecture PL pour permettre l'envoi simultané avec 1) chaque nouveau caractère du flot sortant d'un caractère de substitution adressé parmi les 8 caractères du tampon l-sb par le pointeur de lecture. Si ces caractères sont identiques et ont une valeur indiquée à l'étiquette Isb de la figure 3, le résultat de la substitution récupérée en I-HB ou à la sortie du OU exclusif est représenté par I-HB à la figure 3. Ce tampon (buffer) d'activation (I-tb) comporte une information (tv) qui participe à la comparaison et qui indique lorsqu'elle prend la valeur 00 qu'elle n'utilise pas la substitution. Dans le cas o l'information (tv) prend la valeur 10, la longueur de la séquence d'activation est égale à 1. Lorsque tv est égal à 11, la longueur de la séquence d'activation est de deux caractères. Ce circuit de substitution est représenté à la figure 4A. Un pointeur d'écriture PE accessible par le microprocesseur (11a, 11c) à travers le bus CPB permet de charger dans le tampon de substitution par le bus CPB les caractères de substitution. Ainsi, par le circuit de substitution on arrive à insérer des erreurs au moment o on le souhaite, et par le circuit (CRC) à détecter ces erreurs. Il est donc possible en rebouclant le port sur lui-même par la liaison (1090) et la commande Ict03, de détecter un fonctionnement correct des circuits de détection d'erreurs (CRC). Lorsque l'on connecte deux ports (10Oa, 10Oc) comme représenté sur la figure 2B, ces deux ports étant reliés par les circuits intégrés (la, 1 c) à des microprocesseurs respectifs (l11a, 1 1c), il est possible de mettre en oeuvre un auto- test interne consistant à envoyer par le premier processeur (11a) une requête d'écriture de 64 bits dont le CRC correct est stocké. Le processeur ( la) force le mécanisme d'injection d'erreurs du port (10a) et insère dans le message un caractère de contrôle CRC délibérément faux. Ce caractère est transmis par le port (10a) au port (10c) du circuit intégré (lc) esclave et lui aussi couplé à un deuxième processeur (1 c). Ce port (10c) détecte une erreur de données par le calcul de CRC du message reçu qui ne correspond pas au CRC erroné inclus par le mécanisme d'insertion dans le message reçu. Cette détection d'erreurs génère l'envoi d'un message d'interruption au circuit d'émission (la), lequel est reçu par le Il processeur (1 a). Ce processeur (1 a) vient lire dans le circuit du deuxième port (10Oc) la valeur CRC calculée sur les données transmises et déduit si le circuit CRC a correctement fonctionné en vérifiant que la valeur CRC mémorisée correspond à la valeur CRC reçue. Ainsi on comprend que par ces mécanismes simples à mettre en oeuvre dans le port d'entrée sortie d'un circuit intégré, on permet la détection d'erreurs, et le contrôle du fonctionnement correct du circuit de port d'entrée sortie dans une liaison série à haut débit assurant ainsi la correction des erreurs, même si le taux d'erreurs est très faible. Le diagnostic des erreurs s'effectue par la lecture du tampon (buffer) d'historique des occurences qui génèrent l'interruption. Cette occurrence d'erreurs génère également l'interruption de la liaison de communication vers le processeur de façon à éviter la propagation de l'erreur dans la machine. D'autres modifications à la portée de l'homme de métier font également partie de l'esprit de l'invention. REVENDICATIONS 1. Dispositif de détection d'erreurs hautes avec auto-test intégré, sur un circuit intégré comportant une fonction de commandes de liaison série pour constituer un port (209) d'entrée-sortie entre un bus parallèle (L2CB, C2LB) et une liaison série, ledit circuit intégré comprenant un circuit sérialiseur (109T) en sortie et un circuit désérialiseur (109R) en entrée, caractérisé en ce qu'un tampon (buffer) d'insertion l-sb à chacune de ses sorties reliées à une fonction OU exclusif à deux entrées, et dont chaque io deuxième entrée reçoit une information à transmettre (o-s) pour constituer avec l'information d'insertion provenant du tampon d'insertion, une information de substitution, un tampon (buffer) supplémentaire l-tb permet la comparaison de la séquence fournie en sortie du OU exclusif avec une séquence stockée dans le tampon (buffer) supplémentaire l-tb pour valider i5 I'émission de la séquence de substitution. 2. Dispositif de détection selon la revendication 1, caractérisé en ce que le tampon (buffer) supplémentaire l-tb comporte un bit de validité (tv) et la séquence à comparer (tc). 3. Dispositif de détection selon la revendication 2, caractérisé en ce que la séquence à comparer (tc) peut-être un caractère nul ou message neutre (idle). 4. Dispositif selon la revendication 2, caractérisé en ce que la séquence à comparer (tc) peut-être soit des caractères de contrôle tels que les débuts de trame (frame), les fins de trame, des jetons, soit tous les caractères non neutres (non idle). 5. Dispositif selon une des revendications 1 à 4, caractérisé en ce que le port (109) comporte une liaison série (1090) rebouclant la sortie du sérialisateur (109T) sur l'entrée du désérialisateur (109R), ladite liaison série étant validée par une entrée de commandes de rebouclage fournie par un registre de contrôle. 6. Dispositif selon la revendication 5, caractérisé en ce que le port comporte en sortie du désérialisateur (109R) un tampon (buffer) d'historique (1022) stockant soit des caractères de contrôle tels que les débuts de trame (frame), les fins de trame, des jetons, soit tous les caractères non neutres (non idle). 7. Dispositif selon la revendication 6, caractérisé en ce que les caractères mémorisés dans le tampon (buffer) d'historique (1022) sont utilisés par le circuit intégré pour déterminer la cause d'une erreur détectée ou pour vérifier que le mécanisme de détection d'erreurs est opérationnel. 8. Dispositif selon une des revendications 1 à 7, caractérisé en ce que le port (109) comporte au moins un tampon (buffer) (TDBUF), de données à transmettre provenant du bus parallèle, ou (RDBUF) de données à recevoir, et entre le tampon (buffer) d'entrée (TDBUF) et le circuit sérialiseur de sortie, ou respectivement entre le tampon (buffer) de sortie i (RDBUF) et le circuit désérialiseur d'entrée, respectivement pour la partie transmission un circuit de génération de code CRC, ou pour la partie réception un circuit de contrôle de code CRC. 9. Dispositif selon la revendication 5, caractérisé en ce que le circuit sérialiseur et désérialiseur travaillent à 1 Giga baud, vitesse de la liaison série. 10. Dispositif selon la revendication 8, caractérisé en ce que le circuit de génération de CRC délivre un mot de 16 bits par utilisation d'un algorithme parallèle pour calculer le CRC après le décalage correspondant au contrôle d'un nonet. 11. Dispositif selon la revendication 8, caractérisé en ce que les tampons (buffers) de données de transmission (TDBUF) ou de réception, (RDBUF) fonctionnent avec une horloge système spécifique ayant une fréquence correspondant à celle du bus interne du circuit intégré. 12. Dispositif selon une des revendications précédentes, caractérisé en ce qu'un circuit codeur 9/12 en transmission série est couplé au sérialiseur (109T), et un circuit décodeur 9/12 en réception est couplé au désérialiseur (109R) pour transformer un caractère normal de 9 bits, et un caractère de contrôle en code à 12 bits permettant à la réception une extraction du signal d'horloge et une composante continue nulle sur la transmission. 13. Procédé de détection d'erreurs sur un port de communication série parallèle haut débit et un circuit CRC comportant un mécanisme d'injection d'erreurs, caractérisé en ce qu'il comporte: une étape d'envoi au port d'une information à transmettre; une étape de calcul du CRC de l'information à transmettre et de l0 mémorisation du CRC correspondant à l'information à transmettre; une étape de génération d'une information erronée par validation du mécanisme d'injection d'erreurs et une étape de transmission de l'information erronée à un circuit intégré et équipé du même type de port; une étape de détection d'erreurs de données par le circuit de is contrôle CRC du port de réception; une étape d'envoi d'un message d'interruption au circuit intégré du port de transmission; une étape de lecture par un microprocesseur relié au bus parallèle du port de transmission de la valeur calculé par le circuit CRC du port de réception; une étape de comparaison entre la valeur mémorisée et la valeur lue. 14. Procédé de détection d'erreurs, selon la revendication 13, caractérisé en ce que le procédé comporte une étape de rebouclage du circuit sérialiseur (109T) de transmission sur le circuit désérialiseur (109R) de réception du même port du circuit intégré. 15. Procédé selon la revendication 13, caractérisé en ce que le mécanisme d'injection d'erreurs comprend: une étape de stockage dans un tampon (buffer) d'injection I-sb des informations d'injection à combiner avec les informations transmises pour générer l'erreur; une étape de chargement d'un tampon (buffer) d'activation I-tb du mécanisme d'injection comportant une séquence d'un ou deux caractères; une étape de substitution des informations de substitution résultant de la combinaison des informations transmises avec celles d'injection dès que les informations combinées correspondent à celles du tampon (buffer) d'activation. 16. Procédé selon la revendication 15, caractérisé en ce que la longueur de la séquence de substitution est limitée à 8 caractères.