Brevet FR2752493A1 — publié le 19980220

DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS AYANT UN CONDENSATEUR DU TYPE EN ARBRE Cette invention concerne des dispositifs de mémoire à semi- conducteurs, et elle concerne plus particulièrement un dispositif de mé- moire à semiconducteurs tel qu'un dispositif de mémoire vive dynamique, ou DRAM, qui utilise des cellules de mémoire comprenant chacune un transistor de transfert et un condensateur du type en arbre pour le stock- age de données. La figure 1 montre un schéma de circuit d'une seule cellule de mémoire d'un dispositif DRAM qui comprend un transistor de transfert T et un condensateur de stockage de données C, qui peut retenir sur lui une charge électrique représentative de données. Le transistor de trans- fert T comprend une source connectée à une ligne de bit BL correspon- dante, un drain connecté à une électrode de stockage 6 du condensateur de stockage de données C, et une grille connectée à une ligne de mot WL correspondante. En outre, le condensateur de stockage C comporte une électrode opposée, 8, qui est connectée à une source de tension constante et une pellicule diélectrique 7 formée entre l'électrode de stockage 6 et l'électrode opposée 8. Dans des mémoires DRAM classiques ayant une capacité de mémoire inférieure à 1 Mbit (mégabit), il est de pratique courante d'utili- ser un condensateur bidimensionnel que l'on appelle un condensateur de type plan, pour le condensateur de stockage de données. Cependant, un inconvénient du condensateur de type plan consiste en ce que sa struc- ture occupe une aire de surface très élevée pour stocker une quantité de charge appropriée pour représenter des données de façon fiable. Le con- densateur de type plan ne convient donc pas pour des dispositifs DRAM ayant un degré d'intégration élevé. Dans des mémoires DRAM à haut ni- veau d'intégration, comme des mémoires DRAM de 4 Mbit ou plus, on uti- lise pour le condensateur de stockage de données un condensateur tri- dimensionnel, par exemple un condensateur de type empilé ou de type tranchée. Le condensateur de type empilé ou de type tranchée permet de stocker sur lui une valeur élevée de charge électrique représentative de données, même si la taille d'élément du dispositif DRAM est réduite pour l'intégration à haut niveau. Cependant, pour des mémoires DRAM à très haut niveau d'intégration (ou VLSI), comme des mémoires DRAM de 64 Mbit, les condensateurs de type empilé et de type tranchée ne procurent plus des étendues de stockage de charge appropriées pour les conden- sateurs de stockage de données, pour avoir une possibilité de rétention de données fiable. Une solution au problème précédent consiste à utiliser ce que I'on appelle le condensateur empilé du type à ailettes. De tels conden- sateurs sont décrits par exemple dans un article intitulé "3-Dimensional Stacked Capacitor Cell for 16M and 64M DRAMs" ayant pour auteurs Ema et al., paru dans International Electron Devices Meeting, pages 592-595, décembre 1988. Le condensateur empilé du type à ailettes est constitué par des électrodes et par des pellicules diélectriques qui sont formées avec une structure semblable à des ailettes, ayant un ensemble de cou- ches empilées qui permettent d'avoir une aire de surface accrue pour les électrodes de stockage. Divers brevets concernant le condensateur du type empilé à ailettes ont été délivrés, parmi lesquels le brevet des E.U.A. n 5 071 783, le brevet des E.U.A. n 5 126 810, le brevet des E.U.A. n 5 196 365 et le brevet des E.U.A. n 5 206 787. Une autre solution consiste à utiliser ce que l'on appelle le condensateur empilé de type cylindrique. Ce type de condensateur est décrit par exemple dans un article intitulé "Novel Stacked Capacitor Cell for 64-Mb DRAM", ayant pour auteurs Wakamiya et al., 1989 Symposium on VLSI Technology, Digest of Technical Papers, pages 69-70. Le con- densateur empilé de type cylindrique est constitué par des électrodes et des pellicules diélectriques qui sont formées selon une configuration cy- lindrique s'étendant verticalement qui permet d'augmenter l'aire de sur- face des électrodes de stockage. Divers brevets concernant le conden- sateur empilé de type cylindrique ont été publiés, parmi lesquels le bre- vet des E.U.A. no 5 077 688. Avec la tendance vers des niveaux d'intégration de plus en plus élevés, la taille d'élément d'une seule cellule DRAM est réduite de façon correspondante. Cependant, ceci entraîne également une réduction de l'aire de surface, et donc de la capacité, du condensateur de stockage de données. Une faible capacité pour le condensateur de stockage de don- nées rendrait le dispositif DRAM plus sujet à des erreurs transitoires, dues par exemple à l'incidence de rayons c. Il existe donc toujours un besoin dans l'industrie des semiconducteurs portant sur une structure nouvelle et perfectionnée pour les condensateurs de stockage de don- nées de dispositifs DRAM qui puisse néanmoins permettre aux conden- sateurs de stockage de données d'avoir une capacité appropriée pour un stockage de données fiable, lorsque la taille des cellules de DRAM est réduite pour atteindre un plus haut niveau d'intégration. Un but de l'invention est donc de procurer un dispositif de mé- moire à semiconducteurs qui comprend un condensateur du type en arbre pour le stockage de données, le condensateur du type en arbre ayant une électrode de stockage avec une aire de surface accrue, de façon à procurer une capacité accrue, pour une rétention de données plus fiable. Conformément à un mode de réalisation préféré de l'invention, le dispositif de mémoire à semiconducteurs comprend un substrat, un transistor de transfert formé sur le substrat et ayant des régions de source/drain, et un condensateur du type en arbre, connecté électrique- ment à l'une des régions de source/drain du transistor de transfert. Le condensateur du type en arbre comprend une couche conductrice en forme de tronc ayant une extrémité inférieure en couplage électrique avec l'une des régions de source/drain, la couche conductrice en forme de tronc ayant une partie verticale s'étendant pratiquement vers le haut à partir de l'extrémité inférieure. Le condensateur comprend également au moins une première couche conductrice en forme de branche, ayant une section transversale pratiquement en L, la première couche conductrice en forme de branche ayant une extrémité connectée électriquement à une surface de la couche conductrice en forme de tronc, et la couche con- ductrice en forme de tronc et la première couche conductrice en forme de branche formant en combinaison une électrode de stockage pour le con- densateur. Une couche diélectrique est formée sur des surfaces à nu à la fois de la couche conductrice en forme de tronc et de la première couche conductrice en forme de branche. Une couche conductrice de recouvre- ment recouvre la couche diélectrique, et elle remplit la fonction d'une électrode opposée du condensateur. Conformément à un autre mode de réalisation de l'invention, la couche conductrice en forme de tronc est un élément formé d'un seul te- nant, ayant une extrémité connectée électriquement à l'une des régions de source/drain. La couche conductrice en forme de tronc peut avoir une section transversale pratiquement en T, ou bien elle peut être un élément plein ayant pratiquement une forme de pilier. Conformément à encore un autre mode de réalisation, la cou- che conductrice en forme de tronc comprend une partie en forme de tronc inférieure et une partie en forme de tronc supérieure. La partie en forme de tronc inférieure a une extrémité supérieure et une extrémité inférieure, l'extrémité inférieure étant connectée électriquement à l'une des régions de source/drain. La partie en forme de tronc supérieure s'étend prati- quement vers le haut à partir de l'extrémité supérieure de la partie en forme de tronc inférieure. La partie en forme de tronc inférieure a une section transversale qui est pratiquement en T, et la partie en forme de tronc supérieure peut avoir une section transversale pratiquement en T, ou bien elle peut être un élément plein ayant pratiquement la forme d'un pilier. Conformément à encore un autre mode de réalisation de l'in- vention, le dispositif de mémoire à semiconducteurs comprend un subs- trat, une région de transfert ayant des régions de source/drain sur le substrat, et un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain. Le condensateur de type en arbre comprend une couche conductrice en forme de tronc ayant une extrémité inférieure en couplage électrique avec l'une des régions de source/drain, la couche conductrice en forme de tronc ayant une partie verticale qui s'étend pratiquement vers le haut à partir de l'extrémité inférieure. Le condensateur comprend également au moins une première couche con- ductrice en forme de branche ayant un premier segment et un second segment, une première extrémité du premier segment étant connectée à une surface extérieure de la couche conductrice en forme de tronc et s'étendant pratiquement horizontalement à partir de cette dernière (parallèlement à la surface du substrat et du côté extérieur), et le second segment ayant une extrémité connectée à une seconde extrémité du premier segment et s'étendant pratiquement vers le bas (vers la surface du substrat) à partir de celle-ci. La couche conductrice en forme de tronc et la première couche conductrice en forme de branche constituent en combinaison une électrode de stockage pour le condensateur. Une cou- che diélectrique est formée sur des surfaces à nu à la fois de la couche conductrice en forme de tronc et de la première couche conductrice en forme de branche. Une couche conductrice recouvre la couche diélectri- que, la couche conductrice de recouvrement remplissant la fonction d'une électrode opposée du condensateur de type en arbre. Conformément à encore un autre mode de réalisation de l'in- vention, la première couche conductrice en forme de branche comprend un premier segment et un second segment. Le premier segment a une première extrémité connectée à une surface extérieure de la couche con- ductrice en forme de tronc, et le second segment s'étend vers l'extérieur à partir d'une seconde extrémité du premier segment, d'un côté de la couche conductrice en forme de tronc. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit d'une seule cellule de mé- moire d'un dispositif DRAM; Les figures 2A à 21 sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un dispositif de mémoire à semiconducteurs conforme à un premier mode de réalisation de l'inven- tion; Les figures 3A à 3E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un dispositif de mé- moire à semiconducteurs conforme à un second mode de réalisation de l'invention; La figure 4 est une coupe d'un troisième mode de réalisation du dispositif de mémoire à semiconducteurs de l'invention; Les figures 5A à 5E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un dispositif de mé- moire à semiconducteurs conforme à un quatrième mode de réalisation préféré de l'invention; et Les figures 6A à 6E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un dispositif de mé- moire à semiconducteurs conforme à un cinquième mode préféré de réa- lisation de l'invention. Premier mode de réalisation Les figures 2A à 21 sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un premier mode de réali- sation préféré du dispositif de mémoire à semiconducteurs conforme à l'invention. En se référant tout d'abord à la figure 2A, on note que l'on ap- plique à un substrat en silicium 10 une oxydation thermique par le procé- dé LOCOS ("local oxidation of silicon", c'est-à-dire oxydation locale de silicium), pour former une pellicule d'oxyde de champ 12 ayant par exem- ple une épaisseur d'environ 300 nm, sur le substrat en silicium 10. En- suite, on applique à nouveau une oxydation thermique au substrat en sili- cium 10 pour former une couche d'oxyde de grille 14 ayant une épaisseur qui est par exemple d'environ 15 nm. Après ceci, on dépose une couche de silicium polycristallin sur la totalité de la surface supérieure du subs- trat en silicium 10, par dépôt chimique en phase vapeur (ou CVD), ou dé- pôt chimique en phase vapeur à basse pression (ou LPCVD), jusqu'à une épaisseur qui est par exemple d'environ 200 nm. On peut faire diffuser des impuretés appropriées, comme des ions de phosphore, dans la cou- che de silicium polycristallin, pour augmenter sa conductivité. De plus, on peut déposer par exemple une couche de métal réfractaire sur la couche de silicium polycristallin et lui appliquer ensuite une opération de recuit pour transformer la couche de silicium polycristallin en silicium polycris- tallin/siliciure, afin d'augmenter encore davantage la conductivité de la couche de silicium polycristallin. La couche de métal réfractaire peut être par exemple une couche de tungstène (W), déposée par exemple jusqu'à une épaisseur d'environ 200 nm. On accomplit ensuite un processus de photolithographie et d'attaque classique sur la tranche, pour définir et former sur la tranche des couches de métallisation en silicium polycristal- lin, que l'on appelle des lignes de mot WL1 et WL2, qui remplissent la fonction de grilles, comme représenté sur la figure 2A. Ensuite, on forme une région de drain 16 et une région de source 18 dans le substrat en silicium 10, par exemple par implantation d'ions d'arsenic dans des ré- gions sélectionnées sur le substrat en silicium 10. Pendant ce processus, les lignes de mot WL1 et WL2 remplissent la fonction d'un masque pour l'implantation, et les ions d'arsenic sont implantés par exemple avec une énergie de 70 keV et une concentration d'environ 1 x 1015atomes/cm2. En se référant ensuite à la figure 2B, on note que dans une étape suivante on dépose sur la totalité de la tranche une couche iso- lante 20, telle que du verre borophosphosilicaté (ou BPSG), par dépôt chimique en phase vapeur (ou CVD), par exemple jusqu'à une épaisseur d'environ 700 nm. Après ceci, on utilise le même procédé CVD pour dé- poser une couche de protection contre l'attaque 22, telle qu'une couche de nitrure de silicium, sur la couche isolante 20, par exemple jusqu'à une épaisseur d'environ 100 nm. En se référant à la figure 2C, on note que l'on dépose une cou- che épaisse 24 d'un matériau isolant, tel que du dioxyde de silicium, par le procédé CVD, sur la couche de protection contre l'attaque 22, jusqu'à une épaisseur qui est d'environ 700 nm. Après ceci, on dépose successi- vement sur la couche isolante 24 une couche isolante et une couche de silicium polycristallin sacrificielle. Ensuite, on accomplit sur la tranche un processus classique de photolithographie et d'attaque, de façon à enle- ver des parties sélectionnées de la couche isolante et de la couche de silicium polycristallin sacrificielle. La partie restante de la couche isolante est indiquée par la référence 26 et la partie restante de la couche de sili- cium polycristallin sacrificielle est indiquée par la référence 28 sur la fi- gure 2C. La couche isolante 26 peut être par exemple du nitrure de sili- cium déposé jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et la couche de silicium polycristallin sacrificielle 28 est déposée jusqu'à une épaisseur qui est par exemple d'environ 100 nm. La couche isolante 26 et la couche de silicium polycristallin sacrificielle 28 forment en combinaison une structure empilée (26, 28) ayant à l'intérieur une ca- vité verticale 30. La cavité 30 est pratiquement alignée avec la région de drain 16 se trouvant au-dessous. En se référant ensuite à la figure 2D, on note qu'à l'étape sui- vante, on forme des éléments d'espacement 32 en dioxyde de silicium sur les parois latérales de la structure empilée (26, 28). Dans ce mode de réalisation, les éléments d'espacement en dioxyde de silicium 32 sont formés en déposant tout d'abord une couche de dioxyde de silicium, jus- qu'à une épaisseur qui est par exemple d'environ 100 nm, et en réduisant ensuite par attaque l'épaisseur de la couche de dioxyde de silicium. On dépose ensuite sur la tranche une couche 34 d'un matériau isolant, tel que du nitrure de silicium, par CVD, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. La couche isolante 34 remplit pratiquement la cavité 30. On effectue ensuite un polissage chimio-mécanique (ou CMP) sur la surface supérieure de la tranche, de façon à enlever par polissage la couche isolante 34, au moins jusqu'à ce que la surface de la structure empilée (26, 28) soit à nu. En se référant à la figure 2E, on note que l'on utilise ensuite ensemble à titre de masque d'attaque la structure empilée (26, 28) et la couche isolante (34), en appliquant à la tranche une opération d'attaque pour enlever les éléments d'espacement en dioxyde de silicium 32. Après l'enlèvement complet des éléments d'espacement en dioxyde de silicium 32, le processus d'attaque se poursuit, en utilisant toujours la structure empilée (26, 28) et la couche isolante (34) à titre de masque d'attaque, pour enlever par attaque les parties de la couche isolante 24 qui se trou- vent directement au-dessous des positions auxquelles les éléments d'es- pacement en dioxyde de silicium 32 se trouvaient à l'origine. L'attaque est commandée de façon à se poursuivre jusqu'à une profondeur prédé- terminée pour former des cavités 36 dans la couche isolante 24. On note- ra que la profondeur des cavités 36 peut être ajustée arbitrairement, mais que les fonds des cavités 36 doivent être à une certaine distance au- dessus de la surface supérieure de la couche de protection contre l'atta- que, 22. Ensuite, en utilisant à titre de masque d'attaque la couche de silicium polycristallin sacrificielle 28, on attaque la tranche pour enlever la couche isolante 34. En se référant ensuite à la figure 2F, on note que l'on dépose ensuite une couche de silicium polycristallin 38 sur la structure empilée (26, 28) et la couche isolante 24, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, cette couche remplissant pratiquement les cavités 36. On peut faire diffuser dans la couche de silicium polycristallin 38 des ions d'arsenic, par exemple, pour augmenter sa conductivité. Après ceci, on effectue un polissage chimio-mécanique sur la tranche, au moins jusqu'à ce que la surface supérieure de la couche isolante 26 soit à nu. La partie restante de la couche de silicium polycristallin est indi- quée par la référence 38 sur la figure 2F. Le polissage enlève également la couche de silicium polycristallin sacrificielle 28. Ensuite, en utilisant conjointement à titre de masque de protection contre l'attaque la couche de silicium polycristallin 38 et la couche isolante 24, on effectue une opé- ration d'attaque par voie humide sur la tranche, pour enlever la couche isolante 26. La structure empilée (26, 28) est donc entièrement enlevée. On dépose ensuite sur la tranche une couche isolante 40, consistant par exemple en dioxyde de silicium, en procédant par CVD, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. En se référant ensuite à la figure 2G, on note que dans une étape suivante, on accomplit un processus classique de photolithographie et d'attaque pour former un trou de contact d'électrode de stockage 42 à travers la couche isolante 40, la couche de silicium polycristallin 38, la couche isolante 24, la couche de protection contre l'attaque 22, la cou- che isolante 20 et la couche d'oxyde de grille 14, jusqu'à la surface supé- rieure de la région de drain 16. On dépose ensuite par CVD une couche de silicium polycristallin 44, de façon à remplir le trou de contact d'élec- trode de stockage 42 et à recouvrir la surface supérieure de la couche isolante 40. En se référant ensuite à la figure 2H, on note que l'on accomplit ensuite un processus classique de photolithographie et d'attaque pour définir l'électrode de stockage pour le condensateur de stockage de don- nées de la cellule DRAM qui doit être formée. En utilisant ensuite la cou- che de protection contre l'attaque 22 à titre de point final de l'attaque, on effectue une attaque par voie humide sur la tranche, pour enlever entiè- rement à la fois la couche isolante 40 et la couche isolante 24. Ceci achève la fabrication de l'électrode de stockage pour le condensateur de stockage de données de la cellule DRAM. Comme représenté sur le des- sin, l'électrode de stockage comprend une couche de silicium polycristal- lin en forme de tronc 44A qui a une section transversale pratiquement en T, et des sections de couche de silicium polycristallin en forme de bran- che 38, qui ont une section transversale pratiquement en L. La racine 44B (extrémité inférieure) de la couche de silicium polycristallin en forme de tronc 44A est connectée électriquement à la région de drain 16 du transistor de transfert de la cellule DRAM. Les sections de couche de si- licium polycristallin en forme de branche 38, ayant une forme en L, par- tent latéralement de la partie verticale 44C (elles sont perpendiculaires à la partie verticale 44C de la couche de silicium polycristallin en forme de tronc 44A, ayant une forme en T), et elles s'étendent ensuite vers le bas en direction du substrat 10. Du fait de ses formes particulières, aussi bien globalement que pour les éléments constitutifs, l'électrode de stock- age est appelée ci-après dans cette description "électrode de stockage de type en arbre", et le condensateur de stockage de données qui est ainsi formé est appelé "condensateur de type en arbre". En se référant en outre à la figure 21, on note que dans une étape suivante, on forme sur les surfaces à nu à la fois de la couche de silicium polycristallin en forme de tronc 44A et des sections de couche de silicium polycristallin en forme de branche 38, une couche diélectrique 46, consistant par exemple en dioxyde de silicium, nitrure de silicium, NO (nitrure de silicium/dioxyde de silicium), ONO (dioxyde de silicium/nitrure de silicium/dioxyde de silicium), ou de type semblable. Ensuite, pour achever la fabrication du condensateur de type en arbre, on forme sur la couche diélectrique 46 une couche de silicium polycristallin 48 remplis- sant la fonction d'une électrode opposée à l'électrode de stockage (44A, 38). Le processus pour la formation de l'électrode opposée 48 comprend une première étape de dépôt du silicium polycristallin par CVD jusqu'à une épaisseur qui est par exemple d'environ 100 nm, une seconde étape de diffusion d'impuretés de type N dans le silicium polycristallin, pour augmenter sa conductivité, et une étape finale consistant à accomplir un processus de photolithographie et d'attaque sur le silicium polycristallin pour former l'électrode opposée 48 désirée. Pour achever la fabrication de la cellule DRAM, les étapes sui- vantes comprennent la fabrication de lignes de bit, de plages de con- nexion, d'interconnexions et de couches de passivation, ainsi que le con- ditionnement. Ces étapes ne font appel qu'à des techniques classiques, ce qui fait qu'il n'est pas nécessaire de les décrire ici. Second mode de réalisation Dans le premier mode de réalisation précédent, chaque élec- trode de stockage comprend une seule couche conductrice en forme de branche, ayant une forme en L, comportant deux sections. L'invention n'est cependant pas limitée à l'utilisation d'un seul jeu de sections de couche conductrice en forme de branche en L. Il est possible d'incorporer deux jeux, ou plus, de sections de couche conductrice en forme de bran- che en L. Le second mode de réalisation envisagé ici comporte une élec- trode de stockage avec deux jeux de couches conductrices en forme de branche en L. Les figures 3A à 3E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un second mode de réalisation du dispositif de mémoire à semiconducteurs conforme à l'in- vention, ce dispositif comprenant une électrode de stockage de conden- sateur de type en arbre, ayant deux jeux de branches en L. Le conden- sateur de type en arbre du second mode de réalisation est basé sur la structure de la figure 2F. Les éléments des figures 3A à 3E qui ont une structure et un but identiques à ceux de la figure 2F sont désignés par les mêmes références numériques. En se référant à la figure 3A, conjointement à la figure 2F, on note qu'après avoir formé la structure de la figure 2F, on dépose succes- sivement sur la couche isolante 40 une couche isolante et une couche de silicium polycristallin sacrificielle. On accomplit ensuite un processus classique de photolithographie et d'attaque pour enlever des parties sé- lectionnées à la fois de la couche isolante et de la couche sacrificielle. La partie restante de la couche isolante est indiquée par la référence 50, et la partie restante de la couche de silicium polycristallin sacrificielle est indiquée par la référence 52 sur la figure 3A. La couche isolante 50 peut consister en nitrure de silicium déposé jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et la couche de silicium polycristallin sacrifi- cielle 52 est déposée jusqu'à une épaisseur qui est par exemple d'envi- ron 100 nm. La couche isolante 50 et la couche de silicium polycristallin sacrificielle 52 forment en combinaison une structure empilée (50, 52) ayant à l'intérieur une cavité 54. La cavité 54 a ici une largeur plus grande que la cavité 30 qui est formée au cours des étapes accomplies précédemment, représentées sur la figure 2C, et elle est pratiquement alignée verticalement avec la région de drain 16. En se référant ensuite à la figure 3B, on note qu'à une étape suivante on forme des éléments d'espacement en dioxyde de silicium, 56, sur les parois latérales de la structure empilée (50, 52). Dans ce mode de réalisation, on forme les éléments d'espacement en dioxyde de silicium 56 en déposant tout d'abord une couche de dioxyde de silicium, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et en effectuant en- suite une opération d'attaque pour réduire l'épaisseur de la couche. On forme ensuite une couche isolante 58, par exemple en déposant sur la tranche du nitrure de silicium, par CVD, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. La couche isolante 58 remplit pratiquement la cavité 54. Après ceci, on applique à la surface supérieure de la tranche un polissage chimio-mécanique pour enlever par le polissage une partie de la couche isolante 58, au moins jusqu'à ce que la surface supérieure de la structure empilée (50, 52) soit à nu. En se référant ensuite à la figure 3C, on note qu'en utilisant conjointement à titre de masque d'attaque la structure empilée (50, 52) et la couche isolante 58, on attaque la tranche pour enlever les éléments d'espacement en dioxyde de silicium 56. Après l'enlèvement complet des éléments d'espacement en dioxyde de silicium 56, I'attaque se poursuit, en utilisant toujours à titre de masque d'attaque à la fois la structure em- pilée (50, 52) et la couche isolante 58, pour enlever par attaque des par- ties de la couche isolante 58 qui se trouvent directement au-dessous des positions auxquelles les éléments d'espacement en dioxyde de silicium 56 se trouvaient à l'origine. L'attaque est commandée de façon à attein- dre une profondeur prédéterminée pour former des cavités 60 dans la couche isolante 58. On notera que la profondeur des cavités 60 peut être réglée arbitrairement, mais que le fond des cavités 60 doit être à une certaine distance au-dessus de la surface supérieure de la couche de protection contre l'attaque 22. Après que les cavités 60 ont été entière- ment formées, on applique à la tranche une opération d'attaque supplé- mentaire pour enlever la couche isolante 58, en utilisant à titre de mas- que d'attaque la couche de silicium polycristallin sacrificielle 52. En se référant à la figure 3D, on note que dans une étape sui- vante, on dépose une couche de silicium polycristallin à la fois sur la structure empilée (50, 52) et sur la couche isolante 40, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, de façon à remplir prati- quement la cavité 60. On peut faire diffuser dans la couche de silicium polycristallin par exemple des ions d'arsenic, pour augmenter sa conduc- tivité. Après ceci, on effectue un polissage chimio-mécanique jusqu'à ce que la surface supérieure, au moins, de la couche isolante 50 soit à nu. La partie restante de la couche de silicium polycristallin est indiquée par la référence 62 sur la figure 3D. Par ce processus, la couche de silicium polycristallin sacrificielle 52 est enlevée. Ensuite, en utilisant conjointe- ment à titre de masque de protection contre l'attaque le couche de sili- cium polycristallin 62 et la couche isolante 40, on applique à la tranche une opération d'attaque par voie humide pour enlever la couche isolante 50. La totalité de la structure empilée (50, 52) est ainsi enlevée. Ensuite, on dépose par CVD une couche isolante 64, telle qu'une couche de dioxyde de silicium, jusqu'à une épaisseur qui est par exemple d'environ nm. En se référant ensuite à la figure 3E, on note que l'on effectue ensuite un processus classique de photolithographie et d'attaque pour former un trou de contact d'électrode de stockage 66 à travers la couche isolante 64, la couche de silicium polycristallin 62, la couche isolante 40, la couche de silicium polycristallin 38, la couche isolante 24, la couche de protection contre l'attaque 22, la couche isolante 20 et la couche d'oxyde de grille 14, jusqu'à la surface supérieure de la région de drain 16. Après ceci, on dépose une couche de silicium polycristallin 68, par CVD, sur la couche isolante 64, pour remplir le trou de contact d'élec- trode de stockage 66 et pour recouvrir la surface supérieure de la couche isolante 64. * Ensuite, on effectue sur la tranche un nouveau processus clas- sique de photolithographie et d'attaque, pour définir la position de l'élec- trode de stockage pour le condensateur de stockage de données de la cellule de DRAM qui doit être formée. Après ceci, en utilisant la couche de protection contre l'attaque 22 à titre de point final d'attaque, on appli- que à la tranche un processus d'attaque par voie humide pour enlever entièrement les couches isolantes en dioxyde de silicium 64, 40 et 24. Ceci achève la fabrication de l'électrode de stockage pour le condensa- teur de stockage de données de la cellule de DRAM. Comme représenté sur la figure 3E, l'électrode de stockage comprend une couche de silicium polycristallin en forme de tronc 68 qui a une section transversale pratiquement en T, et deux couches de silicium polycristallin en forme de branche 62 et 38 ayant chacune deux segments dont la section transversale a pratiquement une forme en L. La racine 68B (extrémité inférieure) de la couche de silicium polycristallin en forme de tronc 68 est connectée électriquement à la région de drain 16 du tran- sistor de transfert de la cellule de DRAM. Les deux jeux de couches de silicium polycristallin en forme de branche 62 et 38, ayant une forme en L, partent respectivement latéralement (horizontalement, c'est-à-dire pa- rallèlement à la surface du substrat) de la partie verticale 68A de la cou- che de silicium polycristallin en forme de tronc 68, ayant une forme en T, et ils s'étendent ensuite vers le bas. Toutes les étapes suivantes sont des étapes classiques pour achever la fabrication de la cellule de DRAM, ce qui fait qu'il n'est pas nécessaire de les décrire ici. Troisième mode de réalisation Dans les premier et second modes de réalisation préférés pré- cédents, chaque condensateur de type en arbre comporte une partie en forme de tronc qui a une section transversale pratiquement en T. L'in- vention n'est cependant pas limitée à la formation de la partie de tronc avec une telle forme. La couche conductrice en forme de tronc peut éga- lement être un pilier vertical, comme décrit ci-dessous. La figure 4 montre une coupe représentant les étapes qui inter- viennent dans un procédé de fabrication du troisième mode de réalisation de l'invention, qui comprend un condensateur de type en arbre ayant une couche conductrice en forme de tronc qui a la forme d'un pilier. Le con- densateur de type en arbre de ce mode de réalisation est basé sur la structure de la figure 2G. Des éléments de la figure 4 dont la structure et la fonction sont identiques à ceux de la figure 2G sont désignés par les mêmes références numériques. En se référant à la figure 4, conjointement à la figure 2G, on note qu'à l'achèvement de la structure qui est représentée sur la figure 2G, on effectue sur la tranche un polissage chimio-mécanique pour enle- ver par polissage la partie horizontale 44A de la couche de silicium polycristallin 44, au moins jusqu'à ce que la surface supérieure de la couche isolante 40 soit à nu, en laissant seulement la partie verticale 44C de la couche de silicium polycristallin 44, qui a pratiquement une forme de pi- lier. On effectue ensuite une opération d'attaque par voie humide en uti- lisant la couche de protection contre l'attaque 22 à titre de point final d'attaque, pour enlever entièrement les couches isolantes en dioxyde de silicium 40 et 24. Ceci achève la fabrication de l'électrode de stockage pour le condensateur de stockage de données de la cellule de DRAM. Comme représenté sur la figure 4, l'électrode de stockage comprend une couche de silicium polycristallin en forme de tronc 44C qui a pratique- ment une forme de pilier, et une couche de silicium polycristallin en forme de branche 38 qui comporte deux segments dont la section trans- versale a pratiquement une forme en L. La racine 44B (extrémité infé- rieure) de la couche de silicium polycristallin en forme de tronc 44C, ayant la forme d'un pilier, est connectée électriquement à la région de drain 16 du transistor de transfert de la cellule de DRAM. Les couches de silicium polycristallin en forme de branche 38, ayant une forme en L, partent latéralement (perpendiculairement à la couche en forme de tronc 44C et parallèlement à la surface supérieure du substrat 10) de la couche de silicium polycristallin 44C, et elles s'étendent ensuite vers le bas en direction du substrat 10. Toutes les étapes suivantes pour achever la fa- brication de la cellule de DRAM sont classiques, ce qui fait qu'il n'est pas nécessaire de les décrire davantage. Dans ce troisième mode de réalisation préféré, la couche con- ductrice en forme de tronc 44C, ayant la forme d'un pilier, est formée en utilisant le polissage chimio-mécanique. Cependant, selon une variante, elle peut être formée par une attaque de réduction d'épaisseur pour enle- ver la partie horizontale 44A de la couche de silicium polycristallin 44 qui est représentée sur la figure 2G, en laissant la partie verticale 44C. Une autre possibilité pour former la couche conductrice en forme de tronc 44C, ayant la forme d'un pilier, consiste à faire croître par épitaxie une couche de silicium polycristallin dans le trou de contact d'électrode de stockage 42. La couche épitaxiale de silicium polycristallin qui est formée remplit alors la fonction de la couche conductrice en forme de tronc 44C, ayant la forme d'un pilier. Quatrième mode de réalisation Dans les premier, second et troisième modes de réalisation précédents, la partie en forme de tronc de chaque électrode de stockage est un élément formé d'un seul tenant, et chaque couche conductrice en forme de branche, vue en coupe, comprend deux segments en L, ou re- jetons, qui partent de la partie verticale de la couche conductrice en forme de tronc. L'invention n'est cependant pas limitée à de telles structures. Un quatrième mode de réalisation, envisagé à titre d'exemple, comprend une électrode de stockage ayant une couche conductrice en forme de tronc consistant en deux segments en forme de tronc, ou plus, et une couche conductrice en forme de branche ayant deux rejetons, un rejeton ayant une section transversale pratiquement en L (formée par un seg- ment horizontal et un segment vertical), et l'autre rejeton étant constitué seulement par un segment horizontal. Les figures 5A à 5E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication du quatrième mode de réalisation. Le condensateur de type en arbre du quatrième mode de réa- lisation est basé sur la structure de la figure 2B. Les éléments sur les figures 5A à 5E qui ont une structure et un but pratiquement identiques à ceux de la figure 2B sont désignés par les mêmes références numéri- ques. En se référant à la figure 5A conjointement à la figure 2B, on note qu'après l'achèvement de la structure 2B, on utilise un processus classique de photolithographie et d'attaque pour former un trou de con- tact d'électrode de stockage 70 à travers la couche de protection contre l'attaque 22, la couche isolante 20 et la couche d'oxyde de grille 14, jus- qu'à la surface supérieure de la région de drain 16. Ensuite, on dépose par CVD une couche de silicium polycristallin 72. On peut faire diffuser par exemple des ions d'arsenic dans la couche de silicium polycristallin 72, pour augmenter sa conductivité. Comme représenté sur la figure 5A, la couche de silicium polycristallin 72 remplit le trou de contact d'élec- trode de stockage 70 et recouvre la surface supérieure de la couche de protection contre l'attaque 22. On forme ensuite une couche isolante épaisse 74, par exemple en déposant de l'oxyde de silicium sur la couche de silicium polycristallin 72, jusqu'à une épaisseur qui est d'environ 700 nm. Après ceci, on dépose successivement par CVD sur la couche iso- lante 74 une couche isolante et une couche de silicium polycristallin sa- crificielle. On accomplit ensuite un processus classique de photolithogra- phie et d'attaque sur la tranche pour enlever des parties sélectionnées de la couche isolante et de la couche sacrificielle. La partie restante de la couche isolante est indiquée par la référence 76, et la partie restante de la couche de silicium polycristallin sacrificielle est indiquée par la réfé- rence 78, sur la figure 5A. On peut former la couche isolante 76 en dépo- sant par exemple du nitrure de silicium jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et on dépose la couche de silicium polycris- tallin sacrificielle 78 jusqu'à une épaisseur qui est par exemple d'environ nm. La couche isolante 76 et la couche de silicium polycristallin sa- crificielle 78 forment en combinaison une structure empilée (76, 78) ayant à l'intérieur une cavité 80. La cavité 80 est pratiquement alignée vertica- lement avec un côté (le côté gauche sur la figure 5A) de la région de drain 16. En se référant ensuite à la figure 5B, on note que l'on forme ensuite des éléments d'espacement en dioxyde de silicium 82 sur les pa- rois latérales de la structure empilée (76, 68). Dans ce mode de réalisa- tion, les éléments d'espacement en dioxyde de silicium 82 sont formés en déposant tout d'abord une couche de dioxyde de silicium jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et en appliquant ensuite une opération d'attaque pour réduire l'épaisseur de la couche. On dépose ensuite sur la tranche, par CVD, une couche isolante 84, consistant par exemple en nitrure de silicium, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. La couche isolante 84 remplit pratiquement la cavité 80. On effectue ensuite un polissage chimio-physique sur la couche iso- lante 84, au moins jusqu'à ce que la surface supérieure de la structure empilée (76, 78) soit à nu. En se référant ensuite à la figure 5C, on note qu'en utilisant conjointement à titre de masque d'attaque la structure empilée (76, 78) et la couche isolante 84, on attaque la tranche pour enlever les éléments d'espacement en dioxyde de silicium 82. Après l'enlèvement complet des éléments d'espacement 82, l'attaque se poursuit, en utilisant toujours à titre de masque d'attaque à la fois la structure empilée (76, 78) et la cou- che isolante 84, pour enlever par attaque des parties de la couche iso- lante 74 qui se trouvent directement au-dessous des positions auxquelles les éléments d'espacement 82 se trouvaient à l'origine. L'attaque est commandée de façon à former des cavités 86 d'une profondeur prédé- terminée dans la couche isolante 74. Il faut noter que la profondeur des cavités 86 peut être réglée arbitrairement, mais que le fond des cavités 86 doit être à une certaine distance au-dessus de la surface supérieure de la couche de silicium polycristallin 72. Ensuite, en utilisant à titre de masque d'attaque la couche de silicium polycristallin sacrificielle 78, on effectue une opération d'attaque pour enlever la couche isolante 84. On dépose ensuite une couche de silicium polycristallin à la fois sur la structure empilée (76, 78) et sur la couche isolante 74, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, cette couche remplis- sant pratiquement les cavités 86 et 80. On peut faire diffuser par exem- ple des ions d'arsenic dans la couche de silicium polycristallin, pour augmenter sa conductivité. On effectue ensuite un polissage chimio- mécanique au moins jusqu'à ce que la surface supérieure de la couche isolante 76 soit à nu. La partie restante de la couche de silicium poly- cristallin est indiquée par la référence 88 sur la figure 5C. Par ce proces- sus, la couche de silicium polycristallin sacrificielle 78 est également en- levée. En se référant ensuite à la figure 5D, on note qu'en utilisant à titre de masque de protection contre l'attaque à la fois la couche de sili- cium polycristallin 88 et la couche isolante 74, on effectue une opération d'attaque par voie humide pour enlever la couche isolante 76. La struc- ture empilée complète (76, 78) est donc enlevée par ce processus. On dépose ensuite par CVD une couche isolante 90, consistant par exemple en dioxyde de silicium, jusqu'à une épaisseur qui est par exemple d'envi- ron 200 nm. On effectue ensuite sur la tranche un processus classique de photolithographie et d'attaque, pour enlever successivement par atta- que des parties sélectionnées de la couche isolante 90, de la couche de silicium polycristallin 88 et de la couche isolante 74, jusqu'à ce que la surface supérieure de la couche de silicium polycristallin 72 soit à nu, pour former ainsi un trou 92 et pour séparer la couche de silicium polycristallin 88 en branches (rejetons) gauche et droite 88A et 88B, ayant une forme en L. Ensuite, on forme dans le trou 90 une couche de silicium polycristallin 94 en forme de pilier, par exemple par épitaxie ou par un processus de dépôt et d'attaque. En se référant maintenant à la figure 5E, on note qu'on effectue ensuite sur la tranche un processus supplémentaire de photolithographie et d'attaque de type classique, pour l'enlèvement sélectif de parties des couches de silicium polycristallin 88 et 72, de façon à définir une élec- trode de stockage pour le condensateur de stockage de données de la cellule de DRAM qui doit être formée. Ce processus a pour effet d'enle- ver le segment vertical 88B2 de la branche en L gauche 88B de la couche de silicium polycristallin 88, en laissant seulement son segment horizon- tal 88B1, sous la forme d'un rejeton. Après ceci, en utilisant la couche de protection contre l'attaque 22 à titre de point final d'attaque, on applique à la tranche une opération d'attaque par voie humide pour enlever les couches isolantes de dioxyde de silicium 90 et 74. Ceci achève la fabri- cation de l'électrode de stockage pour le condensateur de stockage de données pour la cellule de DRAM. Comme représenté sur le dessin, l'électrode de stockage comprend une couche conductrice en forme de tronc inférieure 72A, une couche de silicium polycristallin en forme de tronc supérieure 94, qui part de la couche conductrice en forme de tronc inférieure 72A, et une couche conductrice en forme de branche consis- tant en un premier rejeton 88A dirigé vers la droite, qui a une section transversale pratiquement en L, et en un second rejeton 88B dirigé vers la gauche qui comprend seulement un segment horizontal. La couche conductrice en forme de tronc inférieure 72A a une section transversale pratiquement en T, et sa racine 72B (extrémité inférieure) est connectée électriquement à la région de drain 16 du transistor de transfert de la cellule de DRAM. La couche de silicium polycristallin en forme de tronc supérieure 94 a pratiquement la forme d'un pilier, s'étendant verticale- ment à partir de la surface supérieure 72C de la couche conductrice en forme de tronc inférieure 72A. La couche de silicium polycristallin en forme de branche (88A, 88B1) part latéralement de la couche de silicium polycristallin en forme de tronc supérieure 94, c'est-à-dire qu'elle s'étend horizontalement et de façon pratiquement perpendiculaire à la couche 94. Cinquième mode de réalisation En plus des quatre modes de réalisation précédents, consti- tuant des exemples, le cinquième mode de réalisation comporte un con- densateur de type en arbre qui comprend une électrode de stockage ayant des couches conductrices en forme de branche en L, conjointement à des couches conductrices en forme de branche s'étendant horizontalement. En outre, dans le quatrième mode de réalisation précédent, la partie horizontale de la couche conductrice en forme de tronc inférieure 72A vient en contact avec la couche de protection contre l'attaque 22 sousjacente. L'invention n'est cependant pas limitée à ceci. La surface inférieure de la partie horizontale de la couche conductrice en forme de tronc inférieure 72A peut être séparée par une certaine distance de la couche de protection contre l'attaque 22 sous-jacente, de façon à aug- menter encore davantage l'aire de surface de l'électrode de stockage. Les figures 6A à 6E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un cinquième mode de réalisation préféré de l'invention, dans lequel le condensateur de type en arbre est basé sur la structure de la figure 2B. Les éléments représentés sur les figures 6A à 6E dont la structure et le but sont pratiquement iden- tiques à ceux de la figure 2B sont désignés par les mêmes références numériques. En se référant à la figure 6A conjointement à la figure 2B, on note qu'après l'achèvement de la structure 2B, on forme une couche iso- lante 96, par exemple par dépôt de dioxyde de silicium par CVD, sur la couche de protection contre l'attaque 22, jusqu'à une épaisseur qui est par exemple d'environ 100 nm. On accomplit ensuite un processus clas- sique de photolithographie et d'attaque sur la tranche, de façon à former un trou de contact d'électrode de stockage 98 à travers la couche iso- lante 96, la couche de protection contre l'attaque 22, la couche isolante 20 et la couche d'oxyde de grille 14, jusqu'à la surface supérieure de la région de drain 16. On dépose ensuite par CVD une couche de silicium polycristallin 100 sur la couche isolante 96. On peut faire diffuser par exemple des ions d'arsenic dans la couche de silicium polycristallin 100 pour augmenter sa conductivité. La couche de silicium polycristallin 100 remplit le trou de contact d'électrode de stockage 98 et recouvre la surface supérieure de la couche isolante 96. Ensuite, on dépose une couche isolante épaisse 102, par exemple en dioxyde de silicium, sur la couche de silicium polycristallin 100, jusqu'à une épaisseur qui est par exemple de 700 nm. On dépose ensuite successivement sur la couche isolante 102 une couche isolante et une couche de silicium polycristallin sacrifi- cielle. On accomplit ensuite un processus classique de photolithographie et d'attaque, pour enlever des parties sélectionnées de la couche iso- lante et de la couche sacrificielle. La partie restante de la couche iso- lante est indiquée par la référence 104, et la partie restante de la couche de silicium polycristallin sacrificielle est indiquée par la référence 106, sur la figure 6. La couche isolante 104 peut être une couche de nitrure de silicium ayant une épaisseur qui est par exemple d'environ 100 nm, et la couche de silicium polycristallin sacrificielle 106 est déposée jusqu'à une épaisseur qui est par exemple d'environ 100 nm. La couche isolante 104 et la couche de silicium polycristallin sacrificielle 106 forment en combinaison une structure empilée (104, 106) ayant à l'intérieur une ca- vité 108. La cavité 108 est pratiquement alignée verticalement avec la région de drain 16. En se référant ensuite à la figure 6B, on note que des éléments d'espacement en dioxyde de silicium 110 sont ensuite formés sur les pa- rois latérales de la structure empilée (104, 106). Dans ce mode de réali- sation les éléments d'espacement en dioxyde de silicium 110 sont formés en déposant tout d'abord une couche de dioxyde de silicium jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et en réduisant ensuite l'épaisseur de la couche par une opération d'attaque. On dépose ensuite par CVD une couche isolante 112, par exemple en nitrure de silicium, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. La couche isolante 112 remplit pratiquement la cavité 108. On effectue ensuite un polissage chimio-mécanique sur la surface supérieure pour enlever par polissage une partie de la couche isolante 112, au moins jusqu'à ce que la surface supérieure de la structure empilée (104, 106) soit à nu. En se référant ensuite à la figure 6C, on note qu'en utilisant à titre de masque d'attaque à la fois la structure empilée (104, 106) et la couche isolante 112, on effectue une opération d'attaque pour enlever les éléments d'espacement en dioxyde de silicium 110. Après l'enlève- ment complet des éléments d'espacement en dioxyde de silicium 110, le processus d'attaque se poursuit, en utilisant toujours à titre de masque d'attaque à la fois la structure empilée (104, 106) et la couche isolante 112, pour enlever par attaque les parties de la couche isolante 102 qui se trouvent directement au-dessous des positions auxquelles les élé- ments d'espacement en dioxyde de silicium 110 se trouvaient à l'origine. L'attaque est commandée de façon à atteindre une profondeur prédéter- minée pour former des cavités 114 dans la couche isolante 102. Il faut noter que la profondeur des cavités 114 peut être réglée arbitrairement, mais que le fond des cavités 114 doit être à une certaine distance au- dessus de la surface supérieure de la couche de silicium polycristallin 100. Ensuite, en utilisant à titre de masque d'attaque la couche de sili- cium polycristallin sacrificielle 106, on effectue une opération d'attaque pour enlever la couche isolante 112. On dépose ensuite sur la structure empilée (104, 106) et sur la couche isolante 102 une couche de silicium polycristallin, jusqu'à une épaisseur qui est par exemple 100 nm, cette couche remplissant pratiquement les cavités 114 et 108. On peut faire diffuser par exemple des ions d'arsenic dans la couche de silicium poly- cristallin, pour augmenter sa conductivité. On effectue ensuite un polis- sage chimio-mécanique de la couche de silicium polycristallin, au moins jusqu'à ce que la surface supérieure de la couche isolante 104 soit à nu. La partie restante de la couche de silicium polycristallin est indiquée par la référence 116 sur la figure 6C. Par ce processus, la couche de silicium polycristallin sacrificielle 106 a été complètement enlevée. En se référant ensuite à la figure 6D, on note qu'en utilisant à titre de masque de protection contre l'attaque à la fois la couche de sili- cium polycristallin 116 et la couche isolante 102, on applique maintenant à la tranche une opération d'attaque par voie humide pour enlever la couche isolante 104. La structure empilée (104, 106) complète est ainsi enlevée par ce processus. On utilise ensuite le procédé de CVD pour dé- poser successivement une couche isolante 118, une couche de silicium polycristallin 120 et une couche isolante 122. La couche isolante 118 peut être formée par exemple par du dioxyde de silicium, jusqu'à une épaisseur qui est par exemple d'environ 200 nm, et de façon similaire la couche isolante 122 peut être formée par exemple par du dioxyde de sili- cium, mais jusqu'à une épaisseur qui est seulement par exemple d'envi- ron 100 nm. On peut faire diffuser par exemple des ions d'arsenic dans la couche de silicium polycristallin 120 pour augmenter sa conductivité. En- suite, en utilisant un processus classique de photolithographie et d'atta- que, on forme un trou 124 dans une partie sélectionnée de la tranche qui est pratiquement alignée avec la région de drain 16, en faisant progres- ser successivement l'attaque à travers la couche isolante 122, la couche de silicium polycristallin 120, la couche isolante 118, la couche de sili- cium polycristallin 116 et la couche isolante 102, jusqu'à ce que la sur- face supérieure de la couche de silicium polycristallin 100 soit à nu. En se référant ensuite à la figure 6E, on note que l'on forme une couche de silicium polycristallin 126 ayant la forme d'un pilier plein dans le trou 124, par exemple par épitaxie ou par un processus de dépôt et de réduction d'épaisseur par attaque. On accomplit ensuite sur les couches de silicium polycristallin 120 et 100 un nouveau processus clas- sique de photolithographie et d'attaque, pour réduire leurs dimensions horizontales et définir ainsi une électrode de stockage pour le conden- sateur de stockage de données de la cellule de DRAM, ayant des cou- ches de silicium polycristallin en forme de branche 120A et 116 et une couche de silicium polycristallin en forme de tronc inférieure 100A. En- suite, en utilisant la couche de protection contre l'attaque 22 à titre de point final d'attaque, on effectue une opération d'attaque par voie humide pour enlever entièrement les couches isolantes de dioxyde de silicium 112, 118, 102 et 96, qui sont à nu. Ceci achève la fabrication de l'élec- trode de stockage pour le condensateur de stockage de données de la cellule de DRAM. Comme représenté sur la figure 6E, cette électrode de stockage comprend la couche de silicium polycristallin en forme de tronc inférieure A, qui a une section transversale pratiquement en T, une couche de silicium polycristallin en forme de tronc supérieure 126, qui s'étend à partir de la couche de silicium polycristallin en forme de tronc inférieure A, et deux couches de silicium polycristallin en forme de branche A et 116, parmi lesquelles la couche de silicium polycristallin en forme de branche 116 comprend deux rejetons 116A et 116B, de part et d'autre d'elle, qui ont pratiquement chacun une section transversale en L, et la couche de silicium polycristallin en forme de branche 120A com- prend également deux rejetons 120A1 et 120A2 de part et d'autre d'elle, mais chacun d'eux étant pratiquement rectangulaire. La racine 100B (extrémité inférieure) de la couche de silicium polycristallin en forme de tronc inférieure 100A est connectée électriquement à la région de drain 16 du transistor de transfert de la cellule de DRAM, et la couche de sili- cium polycristallin en forme de tronc supérieure 126 s'étend vers le haut à partir du sommet de la couche de silicium polycristallin en forme de tronc inférieure 100A. Chacune des deux couches de silicium polycristal- lin en forme de branche (116A et 116B) et 120A part latéralement, c'est- à-dire horizontalement et de façon pratiquement perpendiculaire à la couche de silicium polycristallin en forme de tronc supérieure 126. La couche de silicium polycristallin en forme de branche 120A comporte deux segments rectilignes horizontaux 120A1 et 120A2, s'étendant hori- zontalement de chaque côté, et la couche de silicium polycristallin en forme de branche 116 comporte deux parties en forme de L (116A, 116B), chacune d'elles comprenant un premier segment (respectivement 116A1 et 116B1) s'étendant horizontalement de part et d'autre d'elle, et un second segment (respectivement 116A2 et 116B2) s'étendant vers le bas à partir du premier segment. D'après les descriptions précédentes des modes de réalisation préférés de l'invention, il apparaitra aux spécialistes de la technologie des semiconducteurs que les diverses structures pour les éléments en forme de tronc et en forme de branche peuvent être utilisées soit indivi- duellement, soit en diverses combinaisons et en divers nombres, pour former un condensateur de type en arbre. On doit considérer que de tel- les configurations entrent dans le cadre de l'invention. De plus, bien que dans la description précédente des modes de réalisation préférés, le drain du transistor de transfert soit basé sur une région diffusée dans un substrat en silicium, I'invention n'est pas limitée à une telle structure de semiconducteur. On peut également utiliser d'au- tres structures pour la région de drain, comme une région de drain du type tranchée, et ces structures entrent dans le cadre de l'invention. En outre, tous les éléments dans les dessins annexés sont des- sinés schématiquement, uniquement dans un but d'illustration, et donc pas à l'échelle réelle. De telles dimensions illustrées ne doivent donc en aucune manière être considérées comme des limitations du cadre de l'in- vention. Diverses autres modifications peuvent évidemment être appor- tées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert (14, 16, 18) formé sur le substrat, ce transistor de transfert ayant une région de drain (16); et (c) un condensateur de type en arbre connecté électriquement à la région de drain (16), caractérisé en ce que ce condensateur de type en arbre com- prend: (i) une couche conductrice en forme de tronc (44A) ayant une ex- trémité inférieure (44B) en couplage électrique avec la région de drain (16), cette couche conductrice en forme de tronc ayant une partie dirigée verticalement (44C) qui s'étend pratiquement verticalement à partir de l'extrémité inférieure (44B); (ii) au moins une première couche conduc- trice en forme de branche (38), ayant une section transversale pratique- ment en L, cette première couche conductrice en forme de branche, au moins, ayant une extrémité connectée électriquement à une surface de la couche conductrice en forme de tronc (44A), la couche conductrice en forme de tronc et la première couche conductrice en forme de branche, au moins, formant en combinaison une électrode de stockage pour le condensateur de type en arbre; (iii) une couche diélectrique (46) formée sur des surfaces à nu à la fois de la couche conductrice en forme de tronc (44A) et de la première couche conductrice en forme de branche (38), au moins; et (iv) une couche conductrice de recouvrement (48) re- couvrant la couche diélectrique (46), cette couche conductrice de recou- vrement remplissant la fonction d'une électrode opposée du condensa- teur de type en arbre. 2. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la première couche conductrice en forme de branche, au moins, comprend deux premières couches conductrices en forme de branche (38, 62), pratiquement parallèles, chacune d'elles ayant une section transversale pratiquement en L et ayant une extrémité connectée à une surface extérieure de la couche conductrice en forme de tronc (68). 3. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1, caractérisé en ce que le condensateur de type en arbre comprend en outre une seconde couche conductrice en forme de branche ayant un segment rectiligne (88B1) partant horizontalement d'une surface exté- rieure de la couche conductrice en forme de tronc (94); et en ce que la couche diélectrique (46) est formée sur des surfaces à nu de la couche conductrice en forme de tronc (94), de la première couche conductrice en forme de branche, au moins, et de la seconde couche conductrice en forme de branche. 4. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1 ou 3, caractérisé en ce que la couche conductrice en forme de tronc comprend: une partie en forme de tronc inférieure (72A) ayant une extrémité supérieure et une extrémité inférieure (72B), I'extrémité infé- rieure de cette partie en forme de tronc inférieure (72A) étant l'extrémité inférieure de la couche conductrice en forme de tronc qui est en cou- plage électrique avec la région de drain (16); et une partie en forme de tronc supérieure (94) s'étendant pratiquement verticalement à partir de l'extrémité supérieure de la partie en forme de tronc inférieure (72A). 5. Dispositif de mémoire à semiconducteurs selon la revendica- tion 3, caractérisé en ce que la première couche conductrice en forme de branche, au moins, comprend deux couches conductrices en forme de branche (38, 62) pratiquement parallèles, chacune d'elles ayant une sec- tion transversale pratiquement en L et ayant une extrémité connectée à une surface extérieure de la couche conductrice en forme de tronc (68). 6. Dispositif de mémoire à semiconducteurs ayant un conden- sateur de type en arbre, comprenant: (a) un substrat (10) ayant une surface supérieure; (b) un transistor de transfert (14, 16, 18) formé sur le substrat, ce transistor de transfert ayant une région de drain (16); et (c) un condensateur de type en arbre connecté électriquement à la région de drain (16), caractérisé en ce que le condensateur de type en arbre com- prend: (i) une couche conductrice en forme de tronc (44A) ayant une ex- trémité inférieure (44B) en couplage électrique avec une surface supé- rieure de la région de drain (16), cette couche conductrice en forme de tronc ayant une partie dirigée verticalement (44C) qui s'étend à partir de l'extrémité inférieure précitée, dans une direction s'éloignant de la sur- face supérieure de la région de drain (16); (ii) au moins une première couche conductrice en forme de branche (38) ayant un premier segment et un second segment, le premier segment ayant une première extrémité et une seconde extrémité, la première extrémité du premier segment étant connectée à une surface extérieure de la couche conductrice en forme de tronc (44A) et s'étendant de façon pratiquement perpendiculaire à la couche conductrice en forme de tronc, et le second segment ayant une extrémité connectée à la seconde extrémité du second segment et s'étendant vers la surface supérieure de la région de drain (16), la cou- che conductrice en forme de tronc (44A) et la première couche conduc- trice en forme de branche (38), au moins, formant en combinaison une électrode de stockage pour le condensateur de type en arbre; (iii) une couche diélectrique (46) formée sur des surfaces à nu à la fois de la cou- che conductrice en forme de tronc (44A) et de la première couche con- ductrice en forme de branche (38), au moins; et (iv) une couche conduc- trice de recouvrement (48) recouvrant la couche diélectrique précitée (46), cette couche conductrice de recouvrement remplissant la fonction d'une électrode opposée du condensateur de type en arbre. 7. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1 ou 6, caractérisé en ce que la couche conductrice en forme de tronc (44A) a une section transversale pratiquement en T. 8. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1 ou 6, caractérisé en ce que la couche conductrice en forme de tronc (44C) a pratiquement une forme de pilier. 9. Dispositif de mémoire à semiconducteurs selon la revendica- tion 6, caractérisé en ce que la première couche conductrice en forme de branche (38), au moins, comprend deux premières couches conductrices en forme de branche disposées de façon opposée, I'une au moins des deux ayant un premier segment ayant une première extrémité connectée à une surface extérieure de la couche conductrice en forme de tronc (44A) et une seconde extrémité; et un second segment s'étendant per- pendiculairement à partir de la seconde extrémité du premier segment. 10. Dispositif de mémoire à semiconducteurs selon la revendi- cation 6, caractérisé en ce que le second segment s'étend perpendiculai- rement à partir de la seconde extrémité du premier segment d'un côté de la couche conductrice en forme de tronc (44A). 11. Dispositif de mémoire à semiconducteurs selon la revendi- cation 6, caractérisé en ce que la première couche conductrice en forme de branche, au moins, comprend deux couches conductrices en forme de branche (38, 62) pratiquement parallèles, chacune d'elles ayant un pre- mier segment et un second segment, chaque premier segment ayant une extrémité connectée à une surface extérieure de la couche conductrice en forme de tronc (68A). 12. Dispositif de mémoire à semiconducteurs selon la revendi- cation 6, caractérisé en ce que le condensateur de type en arbre com- prend en outre: une seconde couche conductrice en forme de branche (120) ayant un segment rectiligne qui part vers l'extérieur à partir d'une surface extérieure de la couche conductrice en forme de tronc (126), dans une direction perpendiculaire à la couche conductrice en forme de tronc; et en ce que la couche diélectrique (46) est formée sur les surfa- ces à nu à la fois de la couche conductrice en forme de tronc (126) et des première et seconde couches conductrices en forme de branche (116, 120). 13. Dispositif de mémoire à semiconducteurs selon la revendi- cation 6 ou 12, caractérisé en ce que la couche conductrice en forme de tronc comprend: une partie en forme de tronc inférieure (72A) ayant une extrémité supérieure et une extrémité inférieure (72B), l'extrémité infé- rieure de cette partie en forme de tronc inférieure étant l'extrémité infé- rieure de la couche conductrice en forme de tronc qui est en couplage électrique avec la région de drain (16); et une partie en forme de tronc supérieure (94) qui s'étend pratiquement verticalement à partir de l'ex- trémité supérieure de la partie en forme de tronc inférieure (72A). 14. Dispositif de mémoire à semiconducteurs selon la revendi- cation 5, 7 ou 13, caractérisé en ce que la partie en forme de tronc infé- rieure (72A) a une section transversale pratiquement en T. 15. Dispositif de mémoire à semiconducteurs selon la revendi- cation 5, 7, 13 ou 14, caractérisé en ce que la partie en forme de tronc supérieure a une section transversale pratiquement en T. 16. Dispositif de mémoire à semiconducteurs selon l'une quel- conque des revendications 5, 7, 13 et 14, caractérisé en ce que la partie en forme de tronc supérieure (94) a pratiquement une forme de pilier. 17. Dispositif de mémoire à semiconducteurs selon la revendi- cation 13, caractérisé en ce que la seconde couche conductrice en forme de branche (120) a une extrémité connectée à une surface extérieure de la partie en forme de tronc supérieure (126). 18. Dispositif de mémoire à semiconducteurs selon la revendi- cation 12, caractérisé en ce que la première couche conductrice en forme de branche, au moins, comprend deux couches conductrices en forme de branche (38, 62) pratiquement parallèles, chacune d'elle ayant une extrémité connectée à une surface extérieure de la couche conductrice en forme de tronc (68).