Brevet FR2752333A1 — publié le 19980213

PROCEDE DE FORMATION DE CONDENSATEURS DE STOCKAGE DE DONNEES DANS DES CELLULES DE MEMOIRE VIVE DYNAMIQUE La présente invention concerne un procédé de fabrication de circuits intégrés à semiconducteurs. L'invention concerne plus particuliè- rement un procédé de formation de condensateurs de stockage de don- nées ayant une capacité accrue dans des cellules d'une mémoire vive dynamique (ou DRAM), de façon à maintenir une possibilité de rétention de données élevée, même si la taille de la puce de DRAM est réduite pour parvenir à un plus haut niveau d'intégration. Une mémoire vive dynamique (ou DRAM) est une mémoire vola- tile à semiconducteurs fonctionnant en lecture/écriture qui est largement utilisée pour la mémoire principale dans la plupart des ordinateurs. A l'ère de l'information, on a constamment besoin de mémoires DRAM ayant un niveau d'intégration plus élevé, de façon à satisfaire les exigences d'applications de générations successives, toujours plus élaborées. Il y a donc un effort de recherche continu dans l'industrie des semiconducteurs pour développer des mémoires DRAM ayant des densités d'intégration de cellules de mémoire plus élevées, dans une seule puce de mémoire DRAM. Une seule puce de mémoire DRAM comprend un ensemble de cellules de mémoire, chacune d'elles comprenant au moins un transistor MOS et un condensateur de stockage de données connecté en série avec le transistor MOS. Le condensateur de stockage de données est utilisé pour conserver des charges électriques représentatives des données bi- naires "0" et "1". Cependant, la valeur de ces charges électriques dimi- nuera progressivement du fait des fuites. Une régénération périodique de ces charges électriques est donc exigée pour permettre au condensateur de stockage de données de conserver les données binaires. Il est habi- tuellement souhaitable que le condensateur de stockage de données soit formé avec une capacité suffisamment élevée pour que des charges électriques puissent être conservées de façon fiable pendant une durée prolongée. Si la capacité était trop faible, les données stockées dans les cellules de mémoire DRAM pourraient aisément être perdues en une courte durée. On utilise actuellement deux voies pour augmenter la densité d'intégration de cellules de mémoire dans une puce de mémoire DRAM: (1) la réduction de la taille d'éléments de circuit de la puce de mémoire DRAM, comme la longueur d'interconnexions et la largeur de grilles de transistors MOS; et (2) la réduction de l'espacement entre des éléments de circuit individuels. Dans les mémoires DRAM de la génération future ou suivante, à niveau d'intégration ultra-élevé (ou ULSI pour "Ultra Large Scale Integration"), les condensateurs de stockage de données, ou plus précisément les armatures (électrodes) de stockage de charge qui sont utilisées pour conserver les charges électriques, auront une taille réduite en proportion. On sait, d'après des principes fondamentaux de circuits, que la capacité d'un condensateur est proportionnelle à l'aire de surface des armatures de stockage de charge. Par conséquent, une réduction de taille des condensateurs de stockage de données dans des cellules de mémoire DRAM réduira de façon correspondante la capacité de ces con- densateurs de stockage de données, ce qui fait que ces condensateurs de stockage de données conserveront une quantité réduite de charges électriques. Les données binaires qui sont stockées dans les cellules de mémoire DRAM pourraient ainsi être perdues plus aisément et rapidement à cause de la fuite des charges électriques. Pour conserver les données dans les condensateurs de stockage de données, il est nécessaire de régénérer plus fréquemment les cellules de mémoire DRAM. Cependant, des opérations de lecture/écriture ne peuvent pas être effectuées pen- dant la durée de régénération, ce qui réduit effectivement les performan- ces des cellules de mémoire DRAM. Par conséquent, dans la fabrication de cellules de mémoire DRAM, il est toujours souhaitable d'avoir des condensateurs de stockage de données de capacité élevée. La figure 1 est une coupe schématique d'une seule cellule de mémoire DRAM ayant un condensateur de stockage de données formé par un procédé connu classique. La fabrication de la cellule de mémoire DRAM est basée sur un substrat en silicium 10, sur la surface principale extérieure duquel on forme une couche d'oxyde de champ 12 et une cou- che d'oxyde de grille 14. On forme une première couche conductrice, telle qu'une couche de silicium polycristallin dopé, sur la surface exté- rieure du substrat, et on l'enlève ensuite sélectivement pour former une grille 16a et un contact en métal 16b. On forme ensuite des éléments d'espacement respectifs 18a et 18b sur les parois latérales de la grille 16a et du contact en métal 16b. On forme une paire de régions de source/drain N+ 20a et 20b dans le substrat en silicium 10. On forme une couche isolante 22 sur la surface extérieure du substrat et on l'enlève ensuite sélectivement pour mettre à nu la région de source/drain 20b. Pour former un condensateur de stockage de données pour la cellule de DRAM, on forme successivement une couche conductrice 24, une couche diélectrique 26 et une autre couche conductrice 28 sur la surface extérieure du substrat, avec la couche 24 en contact avec la ré- gion 20b. Les couches conductrices 24 et 28 peuvent être par exemple des couches de silicium polycristallin dopé qui remplissent la fonction de deux électrodes opposées pour le condensateur de stockage de données. Le condensateur de stockage de données précédent présente un incon- vénient qui est le suivant: lorsque la taille d'élément de la puce de mé- moire DRAM est réduite pour augmenter l'intégration des cellules de mé- moire sur une puce, les aires de surface des couches conductrices 24 et 28 sont également réduites proportionnellement, ce qui occasionne une diminution de la capacité des condensateurs de stockage. Ceci diminue notablement la possibilité de rétention de charge du condensateur de stockage de données. Un but de la présente invention est donc de procurer un procé- dé de formation de condensateurs de stockage de données avec une ca- pacité accrue dans des cellules de mémoire DRAM, de façon à augmenter la possibilité de rétention de données des cellules de mémoire DRAM. Conformément au but précédent ainsi qu'à d'autres, la présente invention procure un procédé nouveau et perfectionné pour former un condensateur de stockage de données dans une cellule de mémoire DRAM. Dans le procédé de l'invention, la première étape consiste à pré- parer ou à fournir un substrat semiconducteur ayant au moins un tran- sistor MOS formé sur ce substrat, et une première couche isolante for- mee sur les transistors MOS, et étant traversé par une ouverture pour mettre à nu l'une des régions de source/drain. La seconde étape consiste à former une première couche conductrice sur la surface extérieure du substrat, c'est-à-dire sur la première couche isolante, et à remplir l'ou- verture. L'étape suivante consiste à former une bosse isolante sur la première couche conductrice, au-dessus de l'ouverture, cette étape étant accomplie de préférence en formant une seconde couche isolante sur la première couche conductrice, et en attaquant ensuite sélectivement la seconde couche isolante pour enlever une partie sélectionnée de la se- conde couche isolante, pour former la bosse isolante. L'étape suivante consiste à former une seconde couche conductrice recouvrant la pre- mière couche conductrice et la bosse isolante. On forme ensuite un élé- ment d'espacement en matériau isolant sur les parois latérales d'une partie en saillie de la seconde couche conductrice qui recouvre la bosse isolante. L'étape suivante consiste à attaquer de façon anisotrope les parties à nu des première et seconde couches conductrices, en utilisant à titre de masque d'attaque l'élément d'espacement et la bosse isolante, de façon à enlever sélectivement une partie des première et seconde cou- ches conductrices, et à former au moins une paire de tranchées qui s'étendent à l'intérieur de la première couche conductrice jusqu'à une profondeur donnée, dans la région entourée par l'élément d'espacement, et entre l'élément d'espacement et la bosse isolante. Ensuite, on enlève du substrat l'élément d'espacement et la bosse isolante, et on forme une couche diélectrique recouvrant les parties restantes des première et se- conde couches conductrices. Enfin, on forme une troisième couche con- ductrice sur la couche diélectrique. Dans la structure à semiconducteurs qui est ainsi formée, la partie restante des première et seconde couches conductrices, la couche diélectrique et la troisième couche conductrice constituent en combinai- son le condensateur de stockage de données de la cellule de mémoire DRAM. La structure à double tranchée dans le condensateur de stockage de données augmente particulièrement l'aire de surface de l'armature inférieure du condensateur de stockage de données, ce qui fait que la capacité du condensateur de stockage de données est également aug- mentée proportionnellement. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation préféré, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est une coupe schématique d'une seule cellule de mémoire DRAM ayant un condensateur de stockage de données formé par un seul procédé classique; et Les figures 2A à 2H représentent des coupes schématiques d'une seule cellule de mémoire DRAM, illustrant les étapes de procédé qui interviennent dans le procédé conforme à la présente invention, pour former un condensateur de stockage de données avec une capacité ac- crue, dans une cellule de mémoire DRAM. Les figures 2A à 2H sont des coupes schématiques représen- tant les étapes qui interviennent dans le procédé conforme à la présente invention, pour former un condensateur de stockage de données dans une seule cellule de mémoire DRAM. En se référant tout d'abord à la figure 2A, on note qu'une cel- lule de mémoire DRAM est formée sur un substrat semiconducteur tel qu'un substrat en silicium 30. On forme une couche d'oxyde de champ 32 sur une partie sélectionnée de la surface du substrat en silicium 30, de façon à définir une zone active pour une cellule. Ensuite, en utilisant des techniques classiques, on forme une couche d'oxyde de grille 34 sur la surface extérieure du substrat 30, comprenant la couche 32, et on forme successivement des couches conductrices, telles qu'une couche de sili- cium polycristallin et une couche de siliciure de métal, sur la couche d'oxyde de grille 34 sur le substrat 30, et ensuite on enlève sélectivement la couche d'oxyde de grille 34 et la couche conductrice successive, pour former une grille 36 et une couche de siliciure de métal 38 en recouvre- ment, et également un autre contact en métal 36 et une couche de sili- ciure de métal 138 sur la partie restante de la couche d'oxyde de grille 34. On forme des éléments d'espacement 40 en un matériau isolant, par exemple en dioxyde de silicium, sur des parois latérales respectives de la grille 36 et de la couche de siliciure de métal 38, et on forme des élé- ments d'espacement 140 sur des parois latérales respectives du contact en métal 136 et de la couche de siliciure de métal 138 et de la partie sous-jacente de la couche d'oxyde de grille 34. Ensuite, on forme une paire de régions de source/drain N+ 42, 44 dans le substrat en silicium , à sa surface supérieure. En se référant maintenant à la figure 2B, on note que l'on forme une première couche isolante 46 en déposant par exemple une couche d'oxyde sur la totalité de la surface extérieure du substrat 30 et sur les autres couches formées sur cette surface. On soumet ensuite la couche 46 à un traitement d'attaque anisotrope de façon à enlever une partie sélectionnée de la couche d'oxyde 46, pour former ainsi dans la couche 46 une ouverture auto-alignée 100 qui met à nu la région de source/drain 42. En passant maintenant à la figure 2C, on note qu'au cours d'une étape de processus suivante, on dépose une couche conductrice 48, telle qu'une couche de silicium polycristallin, par un procédé de dépôt chimique en phase vapeur (ou CVD), avec une épaisseur de 300 nm à 800 nm, sur la surface du substrat. On dope la couche de silicium poly- cristallin avec des impuretés pour augmenter sa conductivité. On forme ensuite une bosse isolante 50 sur la première couche conductrice 48, en une position située au-dessus de la région de source/drain N+ 42, en formant tout d'abord une couche isolante, par exemple une couche d'oxyde, sur la surface de la couche conductrice 48, et en accomplissant ensuite un traitement classique de photolithographie et d'attaque, de fa- çon à enlever par attaque anisotrope une partie sélectionnée de la se- conde couche isolante, pour obtenir ainsi la bosse 50. Ensuite, on forme une couche conductrice 52 supplémentaire, telle qu'une couche de sili- cium polycristallin dopé, recouvrant à la fois la première couche conduc- trice 48 et la bosse isolante 50. Ensuite, comme représenté sur la figure 2D, on forme des élé- ments d'espacement 54 en un matériau isolant, par exemple en dioxyde de silicium, sur les parois latérales de la partie en saillie de la seconde couche conductrice 52 qui recouvre la bosse isolante 50. En se référant ensuite à la figure 2E, on note que l'on utilise conjointement la bosse isolante 50 et les éléments d'espacement 54 à titre de masque d'attaque pour un processus d'attaque anisotrope, de façon à enlever les parties non masquées des couches conductrices 48 et 52. Le traitement d'attaque anisotrope est commandé de manière à enlever toutes les parties des couches conductrices 48 et 52 qui se trou- vent au-delà de la région limitée par les éléments d'espacement 54 en- tourant la bosse isolante 50, mais à effectuer l'enlèvement jusqu'à une profondeur maîtrisée prédéterminée, n'atteignant pas les régions de source/drain N+ 42, dans les parties non masquées des couches 48 et 52 qui se trouvent à l'intérieur de la région limitée par les éléments d'espa- cement 54, et entre les éléments d'espacement 54 et la bosse 50, de fa- çon à former une paire de tranchées 55a, 55b qui s'étendent à l'intérieur de la couche conductrice 48, par exemple jusqu'à une profondeur qui cor- respond pratiquement au niveau des couches 38 et 178, comme repré- sente. Ensuite, comme représenté sur la figure 2F, on enlève la bosse isolante 50 et les éléments d'espacement isolants 54, de façon à mettre à nu les parties ou les régions restantes des couches conductrices 48 et 52. On utilise conjointement les parties restantes des couches conductri- ces 48 et 52 pour l'armature (électrode) inférieure 53 du condensateur de stockage de données de la cellule de mémoire DRAM. En se référant ensuite à la figure 2G, on note que l'on forme une couche diélectrique 56, telle qu'une couche de nitrure de silicium/ dioxyde de silicium (NO) ou une couche de Ta2O5, sur la surface exté- rieure du substrat, de façon à recouvrir l'armature inférieure 53 du con- densateur de stockage de données de la cellule de mémoire DRAM. En se référant finalement à la figure 2H, on note que l'on dé- pose sur la couche diélectrique 56, par dépôt chimique en phase vapeur (CVD), une couche conductrice supplémentaire (troisième couche) 58, telle qu'une couche de silicium polycristallin, et comme représenté, cette couche remplit pratiquement le reste de l'espace dans les tranchées 55a et 55b. On peut en outre doper la couche de silicium polycristallin avec des impuretés de façon à augmenter sa conductivité. La couche conduc- trice 58 remplit la fonction d'une armature (électrode) supérieure du con- densateur de stockage de données de la cellule de mémoire DRAM. En résumé, l'armature inférieure 53 (les deux couches conduc- trices 48 et 52 en combinaison), la couche diélectrique 56 et la couche conductrice supplémentaire (troisième couche) 58 forment en combinai- son une structure capacitive pour la cellule de mémoire DRAM, remplis- sant la fonction d'un condensateur de stockage de données. Plus parti- culièrement, la structure à double tranchée 55a, 55b dans le condensa- teur de stockage de données augmente l'aire de surface de l'armature inférieure 53, ce qui a pour effet d'augmenter la capacité du condensa- teur de stockage de données. Il va de soi que de nombreuses modifications peuvent être ap- portées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire vive dynamique (ou DRAM), ca- ractérisé en ce qu'il comprend les étapes suivantes: (a) on fournit un substrat semiconducteur (30) ayant au moins un transistor MOS, comprenant une paire de régions de source/drain (42, 44), formé sur ce substrat, et une première couche isolante (46) formée sur le transistor MOS, la première couche isolante (46) ayant une ouverture pour mettre à nu l'une des régions de source/drain (42, 44); (b) on forme une première couche conductrice (48) sur la première couche isolante (46) de façon à remplir l'ouverture; (c) on forme une bosse isolante (50) sur la première couche conductrice (48), au-dessus de l'ouverture; (d) on forme une seconde couche conductrice (52) sur la surface extérieure du substrat (30), de façon à recouvrir la première couche conductrice (48) et la bosse isolante (50); (e) on forme un élément d'espacement (54) en un matériau isolant sur des parois latérales d'une partie en saillie de la seconde couche con- ductrice (52) qui recouvre la bosse isolante (50); (f) en utilisant à titre de masque d'attaque l'élément d'espacement (54) et la bosse isolante (50), on effectue une attaque anisotrope des parties à nu des première et se- conde couches conductrices (48, 52), pour enlever sélectivement des parties des première et seconde couches conductrices (48, 52) à l'exté- rieur de l'élément d'espacement (54), et pour former au moins une paire de tranchées (55a, 55b) s'étendant à l'intérieur de la première couche conductrice (48) jusqu'à une profondeur donnée, dans une région qui est entourée par l'élément d'espacement (54); (g) on enlève l'élément d'es- pacement (54) et la bosse isolante (50); (h) on forme une couche diélec- trique (56) sur la surface extérieure du substrat (30), pour recouvrir la partie restante des première et seconde couches conductrices (48, 52); et (i) on forme une troisième couche conductrice (58) sur la couche di- électrique (56), grâce à quoi les parties restantes des première et se- conde couches conductrices (48, 52), la couche diélectrique (56) et la troisième couche conductrice (58) constituent en combinaison un con- densateur de stockage de données d'une cellule de mémoire DRAM. 2. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 1, caractérisé en ce que l'étape de formation d'une bosse isolante (50) comprend: la formation d'une couche isolante sur la première couche conductrice (48); et l'enlèvement sélectif de la seconde couche isolante pour enlever des parties de celle-ci et former la bosse isolante (50). 3. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 2, caractérisé en ce que la seconde couche isolante est une couche de dioxyde de silicium. 4. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 2, caractérisé en ce que l'étape d'enlèvement sélectif de la seconde couche isolante est un traitement d'attaque anisotrope. 5. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 1, caractérisé en ce que l'élément d'espacement (54) consiste en dioxyde de silicium. 6. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 1, caractérisé en ce que la couche diélectrique (56) est une couche de ni- trure de silicium/dioxyde de silicium (NO). 7. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 1, caractérisé en ce que la couche diélectrique (56) est une couche de Ta205. 8. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 1, caractérisé en ce que la première couche conductrice (48) est une cou- che de silicium polycristallin dopé. 9. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 1, caractérisé en ce que la seconde couche conductrice (52) est une couche de silicium polycristallin dopé. 10. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 1, caractérisé en ce que la troisième couche conductrice (58) est une cou- che de silicium polycristallin dopé. 11. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM, caractérisé en ce qu'il comprend les étapes suivantes: (a) on fournit un substrat semiconduc- teur (30) sur lequel sont formés au moins un transistor MOS comprenant une paire de régions de source/drain (42, 44), et une première couche d'oxyde (46) sur le transistor MOS, la première couche d'oxyde ayant une ouverture pour mettre à nu l'une des régions de source/drain (42, 44); (b) on forme une première couche conductrice de silicium polycristallin (48) sur la première couche d'oxyde (46) de façon à remplir l'ouverture; (c) on forme une seconde couche d'oxyde sur la première couche conductrice de silicium polycristallin (48); (d) on attaque sélectivement la surface du substrat (30) pour enlever des parties sélectionnées de la seconde cou- che d'oxyde, pour former une bosse d'oxyde (50) sur la première couche conductrice de silicium polycristallin (48); (e) on forme une seconde cou- che conductrice de silicium polycristallin (52) sur la première couche conductrice de silicium polycristallin (48) et sur la bosse d'oxyde (50); (f) on forme un élément d'espacement (54) en un matériau isolant sur des parois latérales d'une partie en saillie de la seconde couche conductrice de silicium polycristallin (52) qui recouvre la bosse d'oxyde (50); (g) en utilisant à titre de masque d'attaque l'élément d'espacement (54) et la bosse d'oxyde (50), on effectue une attaque anisotrope des parties à nu des première et seconde couches conductrices de silicium polycristallin (48, 52), pour enlever sélectivement des parties des première et seconde couches conductrices de silicium polycristallin (48, 52) à l'extérieur de l'élément d'espacement (54), et pour former au moins une paire de tran- chées (55a, 55b) s'étendant à l'intérieur de la première couche conduc- trice de silicium polycristallin (48) dans une région qui est entourée par l'élément d'espacement (54) et entre l'élément d'espacement (54) et la bosse d'oxyde (50); (h) on enlève l'élément d'espacement (54) et la bosse d'oxyde (50); (i) on forme une couche diélectrique (56) sur la sur- face extérieure du substrat (30), pour recouvrir les parties restantes des première et seconde couches conductrices de silicium polycristallin (48, 52); et (j) on forme une troisième couche conductrice de silicium poly- cristallin (58) sur la couche diélectrique (56), grâce à quoi les parties restantes des première et seconde couches conductrices de silicium po- lycristallin (48, 52), la couche diélectrique (56) et la troisième couche conductrice de silicium polycristallin (58) constituent en combinaison un condensateur de stockage de données d'une cellule de mémoire DRAM. 12. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 11, caractérisé en ce qu'il comprend en outre une étape d'introduction d'im- puretés de dopage dans la première couche conductrice de silicium poly- cristallin (48). 13. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 11, caractérisé en ce qu'il comprend en outre une étape d'introduction d'im- puretés de dopage dans la seconde couche conductrice de silicium poly- cristallin (52). 14. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 11, caractérisé en ce qu'il comprend en outre une étape d'introduction d'im- puretés de dopage dans la troisième couche conductrice de silicium poly- cristallin (58). 15. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 11, caractérisé en ce la couche diélectrique (56) est une couche de nitrure de silicium/dioxyde de silicium (NO). 16. Procédé de formation d'un condensateur de stockage de données dans une cellule de mémoire DRAM selon la revendication 11, caractérisé en ce la couche diélectrique (56) est une couche de Ta205.