Brevet FR2757971A1 — publié le 19980703

DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS AVEC SYSTEME DE REDONDANCE DE LIGNE PERFECTIONNE ET PROCEDE POUR ELIMINER UNE CELLULE DEFECTUEUSE DESCRIPTION Domaine de l'invention La présente invention concerne un dispositif de mémoire à semiconducteurs et, plus particulièrement, un dispositif de mémoire à semiconducteurs comportant un système de redondance de ligne et un procédé pour éliminer une cellule défectueuse. Etat de la technique Dans un dispositif de mémoire à semiconducteurs courant comportant beaucoup de cellules de mémoire, quand une cellule de mémoire défectueuse est générée, on ne peut pas utiliser le dispositif de mémoire. De plus, comme la technologie des dispositifs de mémoire à semiconducteurs s'améliore, un plus grand nombre de cellules sont disposées sur une seule puce et de grands circuits intégrés sont fabriqués. En conséquence, le risque d'avoir une cellule de mémoire défectueuse sur une puce est élevé, et l'élimination d'une cellule défectueuse dans une mémoire très intégrée est très importante pour obtenir un rendement plus élevé de la puce. Pour résoudre les problèmes ci-dessus, dans un dispositif de mémoire à semiconducteurs classique, une puce comprend des cellules de redondance de mémoire ainsi que des cellules de base de mémoire. On utilise des cellules de redondance de mémoire pour remplacer les cellules normales de mémoire défectueuses. Un circuit appelé boîte de fusibles est utilisé pour faire ce remplacement. Pour une plus grande redondance, on augmente le nombre de cellules de redondance de mémoire et de boites de fusibles, ou plusieurs blocs de cellules de mémoire partagent un nombre prédéterminé de cellules de redondance de mémoire et de boîtes de fusibles. La Figure 1 des dessins annexés est un schéma fonctionnel d'un dispositif de mémoire comportant un système de redondance de ligne classique. Dans celui-ci, plusieurs blocs de cellules de mémoire partagent des cellules de redondance et des boites de fusibles. Sur la Figure 1, le dispositif de mémoire classique comportant un système de redondance de ligne comprend un préchargeur 110, une pluralité de blocs globaux de matrices de cellules de mémoire 100 et une partie de validation de redondance 120. Dans le préchargeur 110, quand un signal de niveau "bas" ou "haut" est entré à une adresse de ligne (" row " en termes anglosaxons) prédéterminée, un signal de précharge à un niveau bas RPS est rendu actif. La partie de validation de redondance 120 est préchargée par le signal RPS, et réagit à un signal de redondance REDi (i = 0, 1,..., n), qui est un signal de sortie des blocs globaux de matrices de cellules de mémoire 100. En conséquence, quand un système de redondance de ligne d'un bloc global de matrices de cellules de mémoire est sélectionné et mis en oeuvre, un signal de validation de redondance de ligne RREB devient actif. Le bloc global de matrices de cellules de mémoire 100 est composé d'un bloc normal 130, d'un bloc de redondance 140, d'une boîte de fusibles 100a, d'un circuit de commande de redondance 150, d'un sélecteur de bloc 160, d'une partie de valeur de ligne de mot normale 100b et d'un décodeur normal 100c. Le bloc normal 130 comprend beaucoup de cellules de mémoire disposées en lignes et colonne. Le bloc de redondance comprend également beaucoup de cellules de mémoire disposées en lignes et colonne, et il est sélectionné et mis en oeuvre si une cellule est défectueuse dans le bloc normal 130. La Figure 2 des dessins annexés représente plus en détail la boîte de fusibles 100a. La boîte de fusibles 100a réagit au signal RPS pour être préchargée et engendre les signaux de redondance REDi (i = 0,1,..., n) en réponse à tous les signaux d'adresse de ligne RAi (i = 0, 1,..., n-1). Quand l'adresse d'une cellule de mémoire qui fonctionne normalement dans le bloc normal est sélectionnée, l'état logique du signal de redondance REDi (i = 0, 1,..., n) passe au niveau "BAS". Cependant, quand l'adresse d'une cellule défectueuse du bloc normal est sélectionnée, un fusible à une adresse correspondante est mis en court-circuit. En conséquence, dans le deuxième cas, l'état logique du signal de redondance RED i (i = 0 1, 1..., n-l) est maintenu à un niveau "HAUT" et le système de redondance est mis en oeuvre. On a représenté sur la Figure 3 des dessins annexés la partie de validation de ligne de mot (" word line " en termes anglosaxons) normale 100b. Dans le cas d'un mode de fonctionnement normal, le signal de redondance REDi est à un niveau "BAS" et un signal de sélection de bloc BLSi du bloc global de matrices de cellules de mémoire sélectionné est à un niveau "HAUT". En conséquence, un signal de validation de ligne de mot normale NWE sorti de la partie de validation de ligne de mot normale 100b passe à un niveau "HAUT", pour valider la ligne de mot normale. On a représenté sur la Figure 4 des dessins annexés le décodeur normal 100c. Pendant une opération initiale, telle qu'indiquée sur la Figure 4, le décodeur normal 100c est préchargé par le signal RPS. De plus, quand le signal NWE est à un niveau "HAUT", le décodeur normal réagit au signal d'adresse de ligne RAi (i = 0, 1,..., n-l), pour valider une ligne de mot WLij d'une cellule de mémoire correspondante du bloc normal 130. Cependant, le sélecteur de bloc 160 pour engendrer le signal de sélection de bloc BLSi comprend une unité à retard. L'unité à retard empêche le fonctionnement du décodeur normal dans un mode d'opération de redondance, qui pourrait occasionner un défaut de fonctionnement. En conséquence, dans le dispositif de mémoire classique comportant un système de redondance de ligne, le signal NWE fait fonctionner le décodeur normal, par une voie à retard des signaux REDi-RREB-BLSi-NWE, et une unité à retard est en outre incluse dans le sélecteur de bloc. Il s'ensuit que la validation d'une ligne de mot est retardée, même sur une voie normale. De plus, puisqu'une cellule défectueuse est toujours remplacée par une cellule de redondance du même bloc global, le rendement est faible. Exposé de l'invention Un premier but de la présente invention est de fournir un dispositif de mémoire à semiconducteurs comportant un système de redondance dans lequel le temps pour valider une ligne de mot sur une voie normale soit inférieur à celui d'un dispositif classique, pour augmenter la vitesse de fonctionnement d'une puce de mémoire, et le nombre de redondances communes soit augmenté au maximum pour accroître la capacité de redondance. Un second but de la présente invention est de fournir un procédé pour éliminer une cellule défectueuse. Pour atteindre le premier but ci-dessus de la présente invention, on fournit un dispositif de mémoire à semiconducteurs comportant une pluralité de blocs globaux, dont chacun comprend une pluralité de matrices élémentaires incluant un bloc normal composé d'une matrice de cellules normales et un bloc de redondance composé d'une matrice de cellules de redondance. Le bloc global comprend un circuit de commande de ligne de mot de division normale pour commander la ligne de mot des cellules normales. Le bloc global comprend un circuit de commande de ligne de mot de division de redondance pour commander la ligne de mot des cellules de redondance. Le bloc global comprend un décodeur principal pour fournir un signal de sortie au circuit de commande de ligne de mot de division normale. Le bloc global comprend un décodeur auxiliaire pour fournir un signal de sortie au circuit de commande de ligne de mot de division normale et au circuit de commande de ligne de mot de division de redondance. Dans le décodeur principal, un signal de sortie est rendu actif sélectivement conformément à un signal d'adresse de ligne indépendamment de l'utilisation de la cellule de redondance. De plus, dans le décodeur auxiliaire, quand un bloc global correspondant est sélectionné conformément au signal d'adresse de ligne pour sélectionner un bloc global dans un mode d'opération normale ou un système de redondance du bloc correspondant est utilisé dans le mode d'opération de redondance, un signal de sortie est rendu actif sélectivement conformément au signal d'adresse de ligne. Pour atteindre le second but de la présente invention, on fournit un procédé pour éliminer une cellule défectueuse d'un dispositif de mémoire à semiconducteurs comportant une pluralité de blocs globaux dont chacun est constitué de deux matrices élémentaires ou plus incluant un bloc normal et un bloc de redondance, un décodeur principal et une boîte de fusibles. Le procédé pour éliminer une cellule défectueuse comprend les étapes de mise sélectivement à l'état actif d'un signal de sortie du décodeur principal conformément à un signal d'adresse de ligne indépendamment de l'utilisation d'une cellule de redondance du bloc de redondance, et d'utilisation de la boîte de fusibles d'un autre bloc dans lequel la cellule défectueuse n'est pas incluse pendant son élimination. Brève description des figures Les buts et avantages ci-dessus de la présente invention deviendront plus évidents à la lecture de la description détaillée d'un mode de réalisation préféré de l'invention, donnée en référence aux dessins annexés, dans lesquels: la Figure 1 est un schéma fonctionnel d'un dispositif de mémoire comportant un système de redondance de ligne classique; la Figure 2 est un schéma de circuit représentant une boîte de fusibles du dispositif de mémoire représenté sur la Figure 1; la Figure 3 est un schéma de circuit représentant une partie de validation de ligne de mot normale du dispositif de mémoire représenté sur la Figure 1; la Figure 4 est un schéma représentant un décodeur normal du dispositif de mémoire représenté sur la Figure 1; la Figure 5 est un schéma fonctionnel représentant un mode de réalisation d'un dispositif de mémoire comportant un système de redondance de ligne selon la présente invention; la Figure 6 est un schéma de circuit représentant une boîte de fusibles du dispositif de mémoire représenté sur la Figure 5; la Figure 7 est un schéma de circuit représentant un circuit de commande de redondance du dispositif de mémoire représenté sur la Figure 5; la Figure 8 est un schéma représentant un sélecteur de bloc du dispositif de mémoire représenté sur la Figure 5; la Figure 9 est un diagramme des temps de signaux du sélecteur de bloc de la Figure 8 sans unités à retard; la Figure 10 est un schéma représentant un décodeur principal du dispositif de mémoire représenté sur la Figure 5; la Figure 11 est un schéma représentant un décodeur auxiliaire du dispositif de mémoire représenté sur la Figure 5; la Figure 12 est un schéma de circuit représentant un circuit de commande de ligne de mot de division normale d'un dispositif de mémoire représenté sur la Figure 5; la Figure 13 est un schéma de circuit représentant un circuit de commande de ligne de mot de division de redondance d'un dispositif de mémoire représenté sur la Figure 5; la Figure 14 est un schéma du circuit représentant un préchargeur du dispositif de mémoire représenté sur la Figure 5; et, la Figure 15 est un schéma de circuit représentant une partie de validation de redondance du dispositif de mémoire représenté sur la Figure 5. Description des modes de réalisation préférés Sur la Figure 5, un dispositif de mémoire selon la présente invention comprend une partie de précharge 510, une partie de validation de redondance 520 et une pluralité de blocs globaux de matrices de cellules de mémoire 500. Le bloc global de matrices de cellules de mémoire 500 comprend des blocs normaux 507_1, 507_2,..., des blocs de redondance 506_1, 506_2,..., une boîte de fusibles 501, un circuit de commande de redondance 550, un sélecteur de bloc 560, un décodeur principal 502, un décodeur auxiliaire 503, des circuits de commande de ligne de mot de division normale 504_1, 504_2,..., et des circuits de commande de ligne de mot de division de redondance 505_1, 505_2,.... Les blocs normaux 507_1, 507_2,... comprennent un certain nombre de cellules de mémoire en lignes et en colonnes. Les blocs de redondance 506_1, 506_2,... comprennent un certain nombre de cellules de mémoire disposées en lignes et en colonnes et sont mis sélectivement en fonctionnement quand il y a une détérioration dans une matrice de cellules de mémoire des blocs normaux 506_1, 507 2,.... Sur la Figure 6, la boîte de fusibles 501 réagit à un signal de sortie RPS du préchargeur 510 pour être préchargée. La boîte de fusibles 501 réagit à un signal d'adresse de ligne RA2 - RAn-1 pour le décodage du décodeur principal 502, pour engendrer un signal de redondance REDi. La boîte de fusibles 501 comprend un circuit de détection d'adresse 600, un transistor PMOS 603, une partie de verrouillage 617, une porte NON-ET 613, et un inverseur 615. Le signal RPS passe à un niveau "BAS" pendant une opération initiale d'une puce de mémoire, en faisant en sorte que le transistor PMOS 603 précharge une borne de détection d'adresse N601 à un niveau logique "HAUT". Le circuit de détection d'adresse 600 comprend une pluralité de détecteurs d'adresse 600a, 600b,..., 600n. Les détecteurs d'adresse 600a, 600b,...., 600n comprennent chacun un premier transistor NMOS 602, une unité d'inversion 605, un second transistor NMOS 607, un premier fusible 609 et un second fusible 611. Dans le cas o les premier et second fusibles 609 et 611 ne sont pas mis en court- circuit dans un mode d'opération normale, c'est-à-dire dans une boîte de fusibles d'un bloc global correspondant, les premier et second transistors NMOS 602 et 607 sont rendus conducteurs selon l'état logique du signal d'adresse prédéterminé. En conséquence, quand le signal d'adresse est validé, la tension de la borne de détection N601 est diminuée, pour maintenir le signal REDi à un état "BAS". De plus, le signal REDi est rendu inactif. Cependant, dans le cas o une cellule de mémoire d'un bloc normal 507 1, 507 2,... correspondant à une adresse prédéterminée est défectueuse, un fusible correspondant à l'adresse prédéterminée est mis en court-circuit. En conséquence, même si un signal d'adresse prédéterminé est entré, la borne de détection N601 est préservée en étant à l'état "HAUT". Par conséquent, quand le signal REDE passe à un niveau "HAUT", le signal de sortie REDi de la boîte de fusibles passe à un niveau "HAUT", pour déclencher l'opération de redondance. La boîte de fusibles comprend en outre une partie de verrouillage 617 pour verrouiller la borne de détection N601. Le circuit de commande de redondance 550, tel que représenté sur la Figure 7, comprend des première et seconde unités d'inversion 701 et 703. La première unité d'inversion 701 inverse le signal de redondance REDi. Le signal de sortie N702 de la première unité d'inversion 701 est inversé, pour valider une ligne de mot d'une cellule de mémoire d'un bloc de redondance 506_1, 506_2,... En conséquence, quand le signal REDi passe à un niveau "HAUT", son signal de sortie SWi passe à un niveau "HAUT, pour valider la ligne de mot de la cellule de mémoire du bloc de redondance 506_1, 506 2,.... La Figure 8 représente le sélecteur de bloc 560 qui comprend un premier prédécodeur 801, une unité à retard 805, une unité ET 807, une porte NI 809 et un l1 inverseur 811. Le prédécodeur 801 décode les signaux d'adresse de ligne RA2 - RAn-1. L'unité à retard 805 retarde les signaux de sortie du prédécodeur 801. Dans le sélecteur de bloc, les signaux d'adresse de ligne RA2 - RAn-, le signal REDi (i = 0, 1,..., n-l) et un signal de validation de redondance de ligne RREB sont des signaux d'entrée. En conséquence, dans le cas o le signal REDi est à l'état de validation ou le signal de sortie N802 du prédécodeur 801 passe à un niveau "HAUT" à l'état "HAUT" du signal RREB, le signal BLSi est validé par ce niveau "HAUT". Cependant, si le sélecteur de bloc ne comportait pas d'unité à retard 805, dans le mode d'opération de redondance, un "signal transitoire" serait engendré. C'est un phénomène dans lequel le signal BLSi, qui devrait être à un état d'invalidation, est momentanément validé. C'est parce que le temps pour valider le signal RREB à un niveau "BAS" est plus tard que celui du signal d'adresse de ligne prédécodé RA2 - RAn-1, comme l'indique la Figure 9. Celui-ci a pour effet de faire fonctionner le décodeur auxiliaire 700c de la Figure 5, ce qui génère un défaut de fonctionnement. Dans la porte ET 807, le signal de sortie N806 de l'unité à retard 805 et le signal de validation de redondance de ligne RREB sont combinés selon la fonction ET. La porte NI 809 combine selon la fonction NI le signal de sortie N809 de la porte ET 807 et le signal de redondance REDi qui est un signal de sortie de la boîte de fusibles 500a. Dans l'inverseur 811, le signal de sortie N810 de la porte NI 809 est inversé, pour engendrer le signal de sortie BLSi. En conséquence, dans le sélecteur de bloc 560 du dispositif de mémoire comportant le système de redondance de ligne selon la présente invention, quand le signal de redondance REDi qui est un signal de sortie de la boîte de fusibles 501 d'un bloc global de matrices de cellules de mémoire correspondant est à un niveau "HAUT", le signal BLSi passe à un niveau "HAUT". Dans le cas o une adresse de ligne est entrée en faisant en sorte que le signal de sortie N806 de l'unité à retard 805 soit à un niveau "HAUT", et o le signal de validation de redondance de ligne RREB est rendu inactif par le niveau "HAUT", le signal BLSi passe à un niveau "HAUT". Dans le cas o le signal de redondance REDi est à un niveau "BAS" et le signal de sortie N806 de l'unité à retard 805 est à un niveau "BAS", le signal BLSi passe à un niveau "BAS". Dans le cas o le signal de redondance REDi est à un niveau "BAS" et le signal de validation de redondance de ligne RREB passe à un niveau "BAS", le signal BLSi passe à un niveau "BAS". Sur la Figure 10, le décodeur principal 502 refuse le signal de redondance REDi et il est décodé par des signaux d'adresse de ligne RA2 - RAn-1, pour rendre actif son signal de sortie NWij. En détail, le décodeur principal 502 selon la présente invention comprend un prédécodeur 1001, un premier transistor NMOS 1007, un second transistor NMOS 1009, un premier transistor PMOS 1011 et une première unité d'inversion 1013. Le prédécodeur 1001 décode les signaux d'adresse de ligne RA2 - RAn-1 pour engendrer respectivement des premier et second signaux de sortie N1003 et N1005. Le premier transistor NMOS 1007 comprend une source connectée à une borne de tension de masse VSS, et une grille connectée à la première sortie N1003 du prédécodeur 1001. Le second transistor NMOS 1009 comprend une source connectée à un drain du premier transistor NMOS 1007 et une grille connectée à la seconde sortie 1005 du prédécodeur 1001. Le premier transistor PMOS 1011 comprend une source connectée à une borne de tension amplifiée VPP prédéterminée, une grille connectée à la borne du signal de précharge de ligne RPS, et un drain connecté à un drain du second transistor NMOS 1009, pour constituer une ligne de connexion commune N1010. La première unité d'inversion 1013 inverse les signaux de la ligne de connexion commune N1010 et sort le signal de décodage principal NWij. En conséquence, quand les premier et second signaux de sortie N1003 et N1005 du prédécodeur 1001 passent à un niveau "HAUT", la ligne N1010 est validée à un niveau "HAUT". Quand le signal de précharge de ligne RPS est validé par un niveau "BAS", la ligne de connexion commune N1010 est préchargée à un niveau "HAUT". En conséquence, le signal de sortie d'inversion NWij est invalidé à un niveau "BAS". Le décodeur principal du dispositif de mémoire comportant un système de redondance de ligne selon la présente invention comprend en outre une seconde unité d'inversion 1015 et un second transistor PMOS 1017. La seconde unité d'inversion 1015 inverse l'état logique de la ligne de connexion commune N1010. Le second transistor PMOS 1017 comprend une source connectée à la borne de tension amplifiée VPP, une grille connectée à la sortie N1016 de la seconde unité d'inversion N1015, et un drain connecté à la ligne de connexion commune. Sur la Figure 11, le décodeur auxiliaire 503 est validé par un signal de sélection de bloc prédéterminé BLSi, et un signal PXik de sortie de celui-ci est rendu sélectivement actif par des signaux d'adresse de ligne RA0 et RA1. Quand un bloc global correspondant est sélectionné par les signaux d'adresse de ligne RA2 - RAn-1 pendant un mode d'opération normale ou un système de redondance d'un bloc global correspondant est utilisé pendant un mode de redondance, le signal de sélection de bloc BLSi est rendu actif. Le décodeur auxiliaire 503 selon la présente invention comprend un prédécodeur 1115, une porte ET 1101, un premier inverseur 1103, un premier transistor NMOS 1105, un second transistor NMOS 1107, un premier transistor PMOS 1109, un second transistor PMOS 1111 et un second inverseur 1113. Le prédécodeur 1115 décode les signaux d'adresse de ligne RAO et RA1 pour engendrer le signal de sortie N1116. La porte NON-ET 1101 combine selon la fonction NON-ET le signal de sélection de bloc BLSi et le signal de sortie N1116 du prédécodeur 1115. Le premier inverseur 1103 inverse le signal de sortie N1102 de la porte NON-ET 1101. Le premier transistor NMOS 1105 comprend une source connectée à une borne de tension de masse VSS et une grille connectée à la sortie N1104 de la première unité d'inversion 1103. Le premier transistor PMOS 1109 comprend une source connectée à la borne de tension amplifiée VPP, une grille connectée à un drain du second transistor NMOS 1107, un drain connecté en commun à un drain du premier transistor NMOS 1105. Le second transistor PMOS 1111 comprend une source connectée à la borne de tension amplifiée VPP, une grille connectée à un drain du premier transistor NMOS 1105, et un drain connecté en commun au drain du second transistor NMOS 1107, pour avoir une ligne de connexion commune N1112. Le second inverseur 1113 inverse le signal de la ligne de connexion commune N1112 pour sortir le signal de décodage auxiliaire PXik. En conséquence, quand le signal de sélection de bloc BLSi est au niveau logique "HAUT" et le signal de sortie N1116 du prédécodeur 1115 est au niveau logique "HAUT", le second transistor NMOS 1107 est rendu conducteur, pour diminuer la tension de la ligne de connexion commune N1112. En conséquence, le signal PXik est validé au niveau "HAUT". Sur la Figure 12, le circuit de commande de ligne de mot de division normale 504_1, 504 2 comprend une première unité d'inversion 1201, une seconde unité d'inversion 1203, un premier transistor NMOS 1205, un deuxième transistor NMOS 1207, un troisième transistor NMOS 1209 et un quatrième transistor NMOS 1211. Le premier inverseur 1211 inverse le signal de décodage auxiliaire PXik qui est un signal de sortie du décodeur auxiliaire 700c. De plus, le second inverseur 1203 inverse le signal de sortie N1202 du premier inverseur 1201. A ce moment-là, les premier et second inverseurs 1201 et 1203 commandent le signal de décodage auxiliaire PXik 1203 qui est un signal de sortie du décodeur auxiliaire 700c, et en outre une ligne de mot d'une matrice de cellules de mémoire du bloc normal. Le premier transistor NMOS 1205 comprend une grille connectée à une borne d'alimentation VCC et une première connexion connectée à une borne de signal de décodage principal NWij qui est la sortie du décodeur principal 700b. Le deuxième transistor NMOS 1207 comprend une grille connectée à la sortie N1204 du second inverseur 1203 et une première jonction connectée à la borne de signal de décodage principal NWij. Le troisième transistor NMOS 1209 comprend une grille connectée à une seconde jonction N1206 du premier transistor NMOS 1205, une première jonction connectée à la sortie N1204 du second inverseur 1203, et une seconde jonction connectée en commun à la seconde jonction du deuxième transistor NMOS 1207, pour connecter une ligne de mot WLijk d'une cellule de mémoire du bloc normal 507_1, 507_2... Le quatrième transistor NMOS 1211 comprend une source connectée à une borne de tension de masse VSS, une grille connectée à la sortie N1202 du premier inverseur 1201, et une seconde jonction connectée en commun à la seconde jonction des deuxième et troisième transistors NMOS 1207 et 1209, pour une connexion à une ligne de mot WLijk de la cellule de mémoire du bloc normal 507_1, 507_2,.... En conséquence, dans le circuit de commande de ligne de mot de division normale, le signal de sortie NWij du décodeur principal 502 est validé à VPP, la seconde jonction N1206 du premier transistor NMOS 1205 est préchargée à VCC-Vtn. A ce moment-là, Vtn indique une tension de seuil du premier transistor NMOS 1205. Quand le signal de sortie PXik du décodeur auxiliaire 503 est validé par un niveau "HAUT", la seconde jonction N1206 du premier transistor NMOS 1205 est préchargée à VCC-Vtn. Quand le signal de sortie PXik du décodeur auxiliaire 503 est validé par un niveau "HAUT", la seconde jonction N1206 du premier transistor NMOS 1205 est élevée à Vcc-Vtn+VPP selon un principe d'auto-amplification. En conséquence, le troisième transistor NMOS 1209 est rendu conducteur, la ligne de mot WLijk de la cellule de mémoire du bloc normal 507_1, 507_2,... est validé par une tension d'amplification VPP. Cependant, dans le cas o le signal de sortie NWij du décodeur principal 502 est invalidé par un niveau "BAS", la ligne de mot WLijk de la cellule de mémoire du bloc normal 507_1, 507 2,... est abaissée jusqu'à une tension de masse VSS conformément au deuxième transistor NMOS 1207. De plus, dans le cas o le signal de sortie PXik du décodeur auxiliaire 503 est à un état "BAS", la ligne de mot WLijk de la cellule de mémoire du bloc normal 507_1, 507_2,... passe à une tension de masse VSS. Sur la Figure 13, le circuit de commande de ligne de mot de division de redondance 505_1, 505_2,... comprend un premier inverseur 1301, un second inverseur 1303, un premier transistor NMOS 1305, un deuxième transistor NMOS 1307, un troisième transistor NMOS 1309 et un quatrième transistor NMOS 1311. Le premier inverseur 1301 inverse le signal de décodage auxiliaire PXik qui est un signal de sortie du décodeur auxiliaire 503. De plus, le second inverseur 1303 inverse le signal de sortie N1302 du premier inverseur 1301. A ce moment-là, les premier et second inverseurs 1301 et 1303 commandent le signal de décodage auxiliaire PXik pour commander une ligne de mot d'une matrice de cellules de mémoire d'un bloc de redondance. De plus, le premier transistor NMOS 1305 comprend une grille connectée à une borne d'alimentation VCC et une première jonction connectée à la sortie SWi du circuit de commande de redondance 550. Le deuxième transistor NMOS 1208 comprend une grille connectée à la sortie N1304 du second inverseur 1303 et une première jonction connectée à la sortie SWi. Le troisième transistor NMOS 1309 comprend une grille connectée à une seconde jonction N1306 du premier transistor NMOS 1305,une première jonction connectée à la sortie N1304 du second inverseur 1303 et une seconde jonction connectée en commun à la seconde jonction du deuxième transistor NMOS 1307, et en outre connectée à une ligne de mot SLik d'une cellule de mémoire du bloc de redondance 506_1, 506_2,.... Le quatrième transistor NMOS 1311 comprend une source connectée à une borne de tension de masse VSS, une grille connectée à la sortie N1302 du premier inverseur 1301 et une seconde jonction connectée en commun à la seconde jonction des deuxième et troisième transistors NMOS 1307 et 1309, et en outre connectée à une ligne de mot SLik d'une cellule de mémoire du bloc de redondance 506_1, 506_2,.... En conséquence, dans le circuit de commande de ligne de mot de division de redondance, dans le cas o le signal SWi est validé par VPP, une seconde jonction N1306 du premier transistor NMOS 1305 est préchargée à VCC-Vtn. A ce moment-là, Vtn indique une tension de seuil du premier transistor NMOS 1305. De plus, quand le signal de sortie PXik du décodeur auxiliaire 700c est validé par un niveau "HAUT", la seconde jonction N1306 du premier transistor NMOS 1305 est élevée à VCC- Vtn+VPP selon un principe d'auto-amplification. En conséquence, le troisième transistor NMOS 1309 est rendu conducteur, pour valider la ligne de mot SLik de la cellule de mémoire du bloc de redondance 506_1, 506_2,..., par une tension d'amplification VPP. Cependant, quand le signal SWi est invalidé à un niveau "BAS", la ligne de mot SLik de la cellule de mémoire du bloc de redondance 506 est abaissée jusqu'à une tension de masse VSS. De plus, dans le cas o le signal de sortie PXik du décodeur auxiliaire 503 est à un niveau "BAS", la ligne de mot SLik de la cellule de mémoire du bloc de redondance 506_1, 506_2,... passe à une tension de masse VSS. Sur la Figure 14, le préchargeur 510 comprend une porte NI 1401 et un inverseur 1403. La porte NI 1401 reçoit un signal d'adresse prédéterminé RAi parmi les signaux d'adresse de ligne RA2 - RAn-1 et un signal d'inversion RAiB du signal d'adresse prédéterminé, pour les combiner selon la fonction NI. De plus, l'inverseur 1403 inverse le signal de sortie N1402 de la porte NI 1401. Quand une puce de mémoire est remise à l'état initial, les signaux RAi et RAiB passent à un niveau "BAS". En conséquence, un signal de précharge de ligne RPS qui est le signal de sortie du préchargeur est validé par un niveau "BAS". Sur la Figure 15, la partie de validation de redondance 120 comprend une pluralité de parties de détection de redondance 1501a, 1501b..., 1501n, et un premier transistor PMOS 1503. La partie de détection de redondance comprend un transistor NMOS 1509 ayant une source connectée à une borne de tension de masse VSS, une grille connectée à l'une des bornes de signaux de sortie REDO, RED1,.... REDn-1 d'un bloc global de matrices de cellules de mémoire et un drain connecté à la borne de signal de validation de redondance de ligne RREB. En conséquence, les parties de détection de redondance de la pluralité 1501a, 1501b,..., 1501n, réagissent à chacun des signaux de sortie REDO, RED1,..., REDn-1 de la pluralité des blocs globaux de matrices de cellules de mémoire, pour engendrer le signal de validation de redondance de ligne RREB. Le premier transistor PMOS 1503 comprend une grille à laquelle le signal de précharge de ligne RPS est appliqué, une source connectée à une borne d'alimentation VCC, et un drain connecté à la borne de signal de validation de redondance de ligne RREB. En conséquence, quand un fusible des boîtes de' fusibles de la pluralité des blocs globaux de matrices de cellules de mémoire est mis en courtcircuit, pour mettre un signal de redondance REDi à un niveau "HAUT", le signal RREB est validé par un niveau "BAS". La partie de validation de redondance 120 comprend en outre une unité d'inversion 1505 pour inverser le signal de validation de redondance de ligne RREB et un second transistor PMOS 1507. Le second transistor PMOS 1507 comprend une source connectée à une borne d'alimentation VCC, une grille connectée à la sortie de l'inverseur 1505, et un drain connecté à la borne de signal de validation de redondance de ligne RREB. En conséquence, quand le signal de validation de redondance de ligne RREB est validé par un niveau "BAS", l'unité d'inversion 1505 et le second transistor PMOS 1507 verrouillent le signal de validation de redondance de ligne validé. Dans le dispositif de mémoire ci-dessus comportant un système de redondance de ligne selon la présente invention, dans le cas o une cellule de mémoire du bloc de redondance est utilisée, les fusibles des autres blocs sont mis en court-circuit à l'exception d'un bloc global incluant une cellule défectueuse. En conséquence, dans le décodeur principal 502 incluant le fusible en court-circuit, le signal de sortie NWij n'est pas validé par un décodage d'adresse de ligne. Cependant, dans le cas du circuit de commande de redondance 550, un signal de redondance REDi d'une adresse correspondante par rapport au fusible en court-circuit est validé. De plus, le décodeur auxiliaire 593 est également validé par le signal de redondance REDi, pour valider sélectivement le signal de sortie PKik du décodeur auxiliaire conformément au signal d'adresse de ligne. En conséquence, dans le bloc global o le fusible est en court- circuit, le système de redondance est mis en oeuvre. De plus, afin d'empêcher que le décodeur principal 502 et le circuit de commande de redondance 550 soient validés simultanément, les fusibles de l'autre bloc global de matrices de cellules de mémoire doivent être coupés, pendant l'élimination d'une cellule défectueuse dans une matrice de cellules de mémoire. Le décodeur principal 502 n'est décodé que par le signal d'adresse de ligne, indépendamment de l'état logique, c'est-à-dire la validation du signal de sélection de bloc BLSi. En conséquence, on peut beaucoup augmenter la vitesse de validation d'une ligne de mot dans le mode normal. De plus, les circuits de commande de ligne de mot de division normale 504-1, 504_2,... peuvent être commandés par la validation du signal de sortie NWij du décodeur principal 502 beaucoup plus tôt que le signal de sortie PXik du décodeur auxiliaire 503. Le temps de validation de la ligne de mot est déterminé conformément au signal NWij, pour que la ligne de mot soit validée plus tôt, quand le signal NWij est validé plus tôt. Selon le dispositif de mémoire comportant un système de redondance de ligne de la présente invention, le temps pour valider la ligne de mot d'une voie normale dans un mode d'opération normale est antérieur, ce qui permet d'accroître la vitesse de fonctionnement d'une puce de mémoire. De plus, l'effet de redondance est accentué par l'utilisation d'un système de redondance d'un bloc global qui ne comprend pas de cellule défectueuse. On doit comprendre que l'invention n'est pas limitée au mode de réalisation représenté et que beaucoup de changements et de modifications peuvent être faits par l'homme de l'art dans le cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire à semiconducteurs comportant une pluralité de blocs globaux (500), le bloc global comprenant: une pluralité de matrices élémentaires incluant un bloc normal (507_1, 507_3, .) comportant une matrice de cellules normales et un bloc de redondance (506_1, 506_2,...) comportant une matrice de cellules de redondance; un circuit de commande de ligne de mot de division normale (504_1, 504_2,...) pour commander une ligne de mot des cellules normales; un circuit de commande de ligne de mot de division de redondance (505_1, 505_2,...) pour commander une ligne de mot des cellules de redondance; un décodeur principal (502) ayant un signal de sortie fourni au circuit de commande de ligne de mot de division normale; et, un décodeur auxiliaire (503) ayant un signal de sortie fourni au circuit de commande de ligne de mot de division normale et au circuit de commande de ligne de mot de division de redondance, dans lequel le décodeur principal (502) comprend un signal de sortie (NWij) rendu sélectivement actif par un signal d'adresse de ligne (RA2 RAn-l) indépendamment de l'utilisation de la cellule de redondance, et le décodeur auxiliaire (503) comprend un signal de sortie (PXik) rendu sélectivement actif par un signal d'adresse de ligne dans le cas o un bloc global correspondant est sélectionné par un signal d'adresse de ligne pour la sélection d'un bloc global dans un mode d'opération normale ou un système de redondance d'un bloc correspondant dans un mode..CLMF: d'opération de redondance est utilisé. 2. Dispositif de mémoire à semiconducteurs selon la revendication 1, dans lequel le décodeur principal (502) refuse un signal de redondance (REDi), et est préchargé par un signal d'adresse de ligne pour rendre actif un signal de sortie. 3. Dispositif de mémoire à semiconducteurs selon la revendication 1, dans lequel le décodeur auxiliaire (503) est validé par un signal de sélection de bloc (BLSi) prédéterminé et a un signal de sortie rendu sélectivement actif par un signal d'adresse de ligne, et, dans le cas o un bloc global (500) correspondant est sélectionné par un signal d'adresse de ligne d'un mode d'opération normale ou un système de redondance d'un bloc correspondant d'un mode de redondance est utilisé, le signal de sélection de bloc est rendu actif. 4. Dispositif de mémoire à semiconducteurs selon la revendication 1, dans lequel, dans le cas o un bloc global correspondant est sélectionné par un signal d'adresse de ligne pour la sélection d'un bloc global et un bloc global correspondant est sélectionné, le bloc global (500) comprend en outre un sélecteur de bloc (560) pour engendrer un signal de sélection de bloc rendu actif. 5. Dispositif de mémoire à semiconducteurs selon la revendication 4, dans lequel le sélecteur de bloc comprend: un moyen ET (807) du signal de validation de redondance de ligne invalidé pendant qu'un signal de validation de redondance de ligne prédéterminé est rendu actif et d'un signal d'adresse de ligne; et, un moyen OU (809) du signal de redondance rendu actif pendant la sélection d'un système de redondance d'un bloc correspondant et du signal de sortie du moyen ET. 6. Dispositif de mémoire à semiconducteurs selon la revendication 1, dans lequel le bloc global comprend en outre une boîte de fusibles (501) qui réagit non pas à un signal d'adresse de ligne pour décoder le décodeur auxiliaire, mais à un signal d'adresse de ligne pour décoder le décodeur principal. 7. Dispositif de mémoire à semiconducteurs selon la revendication 6, dans lequel la boîte de fusibles (501) comprend une pluralité de parties de détection d'adresse (600a, 600b,..., 600n) pour réagir à chacun des signaux d'adresse de ligne pour décoder le décodeur principal pendant un mode d'opération normale afin de rendre inactif un signal de redondance qui est un signal de sortie de la boîte de fusibles. 8. Dispositif de mémoire à semiconducteurs selon la revendication 6, comprenant en outre une partie de validation de redondance (120) pour rendre actif un signal de validation de redondance de ligne qui est un signal de sortie d'un système de redondance de systèmes de redondance du bloc global qui est mis sélectivement en fonctionnement. 9. Dispositif de mémoire à semiconducteurs selon la revendication 8, dans lequel la partie de validation de redondance (120) comprend une pluralité de parties de détection de redondance (1501a, 1501b,... 1501n) pour réagir à chacun des signaux de redondance qui sont des signaux de sortie d'une boîte de fusibles du bloc global afin de rendre actif un signal de validation de redondance qui est un signal de sortie de la partie de validation de redondance. 10. Dispositif de mémoire à semiconducteurs selon la revendication 9, dans lequel la partie de détection de redondance (1501a, 1501b,... 1501n) comprend un transistor MOS (1509) incluant une source connectée à5 une borne sélectionnée d'un groupe composé d'une borne de tension de masse et d'une borne d'alimentation, une grille connectée à la borne de signal de redondance, et un drain connecté à la borne de signal de validation de redondance de ligne (RREB).