Brevet FR2752335A1 — publié le 19980213

ARRIERE-PLAN DE L'INVENTION La présente invention est orientée vers un procédé et un circuit permettant de piloter des transistors de puissance selon une configuration en demi-pont permettant l'oscillation négative excessive du noeud de sortie. Elle est également orientée vers un circuit intégré incorporant le circuit, par exemple un circuit intégré sur une unique puce en silicium. Dans les circuits de pilotage pour des transistors de puissance, par exemple des transistors métal-oxyde-semiconducteur à effet de champ (MOSFET) de puissance qui pilotent un équipement de puissance, les transistors de puissance commutent souvent un courant important. Le courant de commutation important, combiné - avec une caractéristique de restauration en sens direct de diodes et avec une inductance parasite dans le circuit, génère une pointe de tension négative au niveau du noeud de sortie du demi-pont. Ces signaux de pointe de tension peuvent aboutir à la destruction des circuits de pilotage et peuvent également créer du bruit. RESUME DE L'INVENTION Par conséquent, un objet de la présente invention consiste à proposer un procédé et un circuit permettant de piloter des transistors de puissance selon une configuration en demi-pont permettant une oscillation négative excessive du noeud de sortie. Un autre objet de la présente invention consiste à proposer un tel circuit qui puisse être intégré sur une unique puce. Les objets mentionnés ci-avant ainsi que d'autres de l'invention sont atteints au moyen d'un procédé permettant de piloter des transistors de puissance selon une configuration en demi-pont permettant une oscillation négative excessive d'un noeud de sortie entre les transistors de la configuration en demi-pont, comprenant l'agencement de premier et second transistors de puissance en série selon une configuration en demi-pont, un noeud de sortie étant situé entre les transistors; la connexion des transistors série entre une première source de tension et un potentiel commun; la fourniture d'une seconde source de référence de tension; la fourniture d'une borne connectée à un point commun couplé à des anodes de diodes intrinsèques de circuits de pilotage pour les transistors de puissance; et la connexion de la seconde source de tension entre ledit potentiel commun et ladite borne de manière à décaler le niveau dudit point commun de telle sorte que lesdites diodes intrinsèques ne se polarisent pas en sens direct du fait de phénomènes transitoires négatifs au niveau du noeud de sortie. Les objets mentionnés ci-avant ainsi que d'autres de l'invention sont également atteints au moyen d'un circuit permettant de piloter des transistors de puissance agencés en série selon une configuration en demi-pont permettant une oscillation négative excessive d'un noeud de sortie entre les transistors de la configuration en demi-pont, les transistors série étant adaptés pour être connectés entre une première source de tension et un potentiel commun, le circuit comprenant des circuits de pilotage pour chacun des transistors de puissance; une borne connectée à un point commun couplé à des anodes de diodes intrinsèques des circuits de pilotage pour les transistors de puissance; et la borne étant adaptée pour être connectée à une seconde source de tension prévue entre ledit potentiel commun et ladite borne de manière à décaler le niveau dudit point commun de telle sorte que lesdites diodes intrinsèques ne soient pas polarisées en sens direct du fait de phénomènes transitoires négatifs au niveau du noeud de sortie. Les objets mentionnés ci-avant ainsi que d'autres de l'invention sont également atteints au moyen d'un procédé permettant d'intégrer sur une unique puce de circuit intégré un circuit permettant de piloter des transistors de puissance selon une configuration en demi-pont permettant une oscillation négative excessive d'un noeud de sortie entre les transistors de la configuration en demi-pont, comprenant l'agencement de premier et second transistors de puissance en série selon une configuration en demi-pont, un noeud de sortie étant situé entre les transistors; la connexion des transistors série entre une première source de tension et un potentiel commun; la fourniture d'une seconde source de référence de tension; la fourniture d'une borne couplée à un point commun couplé à des anodes de diodes intrinsèques de circuits de pilotage pour les transistors de puissance; et la connexion de la seconde source de tension entre ledit potentiel commun et ladite borne de manière à décaler le niveau dudit point commun de telle sorte que lesdites diodes intrinsèques ne se polarisent pas en sens direct du fait de phénomènes transitoires négatifs au niveau du noeud de sortie. Les objets mentionnés ci-avant ainsi que d'autres de l'invention sont également atteints au moyen d'un circuit intégré sur une unique puce de circuit intégré permettant de piloter des transistors de puissance agencés en série selon une configuration en demi-pont permettant une oscillation négative excessive d'un noeud de sortie entre les transistors de la configuration en demi-pont, les transistors série étant adaptés pour être connectés entre une première source de tension et un potentiel commun, le circuit comprenant des circuits de pilotage pour chacun des transistors de puissance; une borne connectée à un point commun couplé à des anodes de diodes intrinsèques des circuits de pilotage pour les transistors de puissance; et la borne étant adaptée pour être connectée à une seconde source de tension prévue entre ledit potentiel commun et ladite borne de manière à décaler le niveau dudit point commun de telle sorte que lesdites diodes intrinsèques ne soient pas polarisées en sens direct du fait de phénomènes transitoires négatifs au niveau du noeud de sortie. D'autres caractéristiques et avantages de la présente invention apparaîtront lors de la description détaillée de l'invention qui va suivre et qui est illustrée par les dessins annexés. BREVE DESCRIPTION DES DESSINS La figure l(a) représente des transistors de puissance, à titre d'illustration des MOSFET de puissance, agencés selon une configuration en demi-pont; la figure l(b) représente une impulsion de sortie typique au niveau du noeud de sortie commun des transistors de puissance, incluant une pointe de tension négative, comme rencontré dans les circuits de l'art antérieur; la figure 2 représente une configuration en demi-pont typique interfacée avec un circuit intégré (IC) d'interface de pilotage qui produit les signaux de pilotage pour piloter les transistors de puissance; les figures 3(a) et 3(b) représentent deux agencements selon l'invention qui permettent à des transistors de puissance et aux circuits de pilotage de fonctionner avec des pointes de tension de noeud de sortie négatives sans endommagement; la figure 4 représente une impulsion de sortie du circuit de la figure 3(a) ou 3(b) représentant comment le circuit de l'invention empêche une polarisation en sens direct d'une diode intrinsèque d'un circuit de pilotage, ce qui permet le fonctionnement du circuit sans endommagement résultant de pointes de tension de noeud de sortie négatives; la figure 5 représente un dispositif de pilotage de circuit intégré classique qui peut être modifié selon l'invention de manière à incorporer le circuit de l'invention; la figure 6(a) représente comment une partie du circuit de la figure 3(a) peut être mise en oeuvre selon un circuit intégré; et la figure 6(b) représente comment une partie du circuit de la figure 3(b) peut être mise en oeuvre selon un circuit intégré. DESCRIPTION DETAILLEE DES MODES DE REALISATION DE L'INVENTION Par report maintenant aux dessins, la figure 1 (a) représente des transistors de puissance, en particulier des MOSFET de puissance, selon un circuit en demi-pont typique. Selon l'agencement représenté, deux transistors de puissance sont configurés en série selon un agencement ou montage en totem pole. Le transistor de côté haut 10 a son drain connecté à une alimentation en tension VL et le transistor de côté bas 20 a sa source connectée à un point de référence commun. La sortie peut être extraite au niveau du noeud commun entre les deux transistors 10 et 20 et elle est couplée à la broche VS reliée au circuit de pilotage couplé aux transistors de puissance, et ceci sera décrit de manière davantage détaillée par report à la figure 2. Dans un circuit en demi-pont, le noeud de sortie oscille typiquement audessous de la masse (COM), comme représenté sur la figure l(b). Cette pointe de tension négative est typiquement plus élevée pour des circuits haute puissance ou pour des circuits hautement inductifs et peut atteindre plusieurs dizaines de volts. Par report à la figure 2, qui représente la configuration en demi- pont qui est pilotée par une puce d'interface 25, par exemple IR 2110 disponible auprès de International Rectifier Corp., dans un tel circuit intégré à jonction isolée 25, VS ne peut pas chuter au-dessous de la référence COM de plus que le potentiel d'alimentation VB du fait que le potentiel d'alimentation VB chutera également au-dessous de COM et que la diode inhérente 22 entre VB et COM sera polarisée en sens direct. Cette diode inhérente ou parasite 22 est typiquement présente dans les circuits de pilotage du type représenté sur la figure 2. Dans certaines situations, la polarisation en sens direct de cette diode peut aboutir à la création de courants significatifs, lesquels peuvent endommager la diode ou d'autres parties du circuit. Par conséquent, il est préférable d'empêcher que la diode parasite 22 ne soit polarisée en sens direct si possible de manière à empêcher un endommagement apporté au circuit. En plus de la diode parasite 22, une diode parasite 28 entre VDD et COM et une autre diode parasite 30 entre VCC et COM sont également présentes. La figure 5 représente une puce d'interface classique 25 de manière davantage détaillée. En particulier, la figure 5 représente les détails d'un dispositif de pilotage de circuit intégré IR-2 110 classique. Ce dispositif peut être modifié selon la présente invention de manière à incorporer le circuit de l'invention qui est représenté en détail sur les figures 3(a) et 3(b). La figure 5 est un schéma fonctionnel du circuit contenu dans le circuit intégré 25 de la figure 2. Des broches d'entrée logique 10, 11 et 12 sont connectées par l'intermédiaire de déclencheurs de Schmitt 32X, 32Y et 32Z à des bascules RS 32T et 32U et à des circuits logiques 32V et 32W. Les sorties des circuits logiques 32V et 32W sont respectivement couplées à des circuits de décalage de niveau 33A et 33B. Comme on le verra, les sorties des circuits de décalage de niveau 33A et 33B commandent respectivement la sortie de commande de côté haut et la sortie de commande de côté bas au niveau de broches 7 et 1. La sortie provenant du circuit de décalage de niveau 33B dans le canal basse tension est appliquée au travers d'un circuit de retard 26A et sur une entrée d'un circuit de porte 26B. La sortie de la porte 26B est connectée aux électrodes de grille de transistors MOSFET de sortie de pilotage 26C et 26D. Comme il sera décrit ultérieurement, ces transistors produisent une tension de grille au niveau de la broche 1 (L OUT) lorsque rendu nécessaire par l'entrée logique sur des broches 11et 12. Le circuit de la figure 5 contient également un circuit de détection de sous-tension 27 qui invalide la sortie provenant de la porte 26B lorsqu'une sous-tension est détectée au niveau de la broche 3 (VCC) afin d'empêcher un passage à l'état passant du MOSFET de puissance ou IGBT activé depuis la broche 1. Le circuit de décalage de niveau 33A pour le canal haute tension du circuit comporte une entrée connectée au générateur d'impulsion 24A. Un circuit de détection de sous-tension 27 est également connecté au générateur d'impulsion 24A et il fera passer à l'état bloqué le canal de sortie haute tension en réponse à la détection d'une condition de sous-tension au niveau de la broche 3 (VCC). Le générateur d'impulsion 24A comporte deux sorties, soit une sortie d'établissement (S) connectée à la grille du MOSFET 24B et une sortie de remise à l'état initial (R) connectée à la grille du MOSFET 24C. Les sources des MOSFET 24B et 24C sont respectivement connectées à un rail de connexion commun et leurs drains sont connectés à des résistances 24D et 24E. Pendant un fonctionnement normal, l'application d'impulsions sur les MOSFET 24B et 24C depuis le générateur d'impulsion 24A produit des impulsions de tension de sortie Vset et Vrst au niveau des noeuds entre les MOSFET 24B et 24C et leurs résistances respectives 24D et 24E. Les impulsions Vset et Vrst sont ensuite appliquées sur un filtre impulsionnel 24F. Les canaux de sortie du filtre 24F sont connectés aux entrées R et S de la bascule 24G. Un second circuit de détection de sous- tension 24H est prévu en tant qu'entrée sur la bascule 24G afin d'assurer qu'aucun signal n'est appliqué au niveau de la broche 7 si une sous-tension est détectée au niveau de la broche 6. La sortie de la bascule RS 24G est alors utilisée pour faire passer à l'état passant et à l'état bloqué des MOSFET de pilotage 24I et 24J. Par conséquent, si un signal haut est appliqué sur l'entrée R de la bascule RS 24G, la sortie au niveau de la broche 7 est passée à l'état désactivé. Si un signal haut est appliqué sur l'entrée S de la bascule 24G, la sortie au niveau de la broche 7 est passée à l'état activé. La figure 5 représente la diode intrinsèque 22 présente entre VB et COM, comme représenté également sur la figure 2. En outre, des diodes intrinsèques sont également trouvées entre VDD et COM ainsi qu'entre VCC et COM. Voir les diodes 28 et 30 sur la figure 5. Les figures 3(a) et 3(b) représentent deux exemples de comment des transistors selon une configuration en demi-pont peuvent être activés d'une manière sûre et permettre une oscillation négative excessive du noeud de sortie sans endommagement apporté aux circuits de pilotage. Ces figures montrent comment le circuit de la figure 5 peut être modifié selon l'invention. La pointe de tension négative autorisée au niveau du noeud de sortie entre les transistors 10 et 20 peut être augmentée en utilisant l'un ou l'autre des deux circuits représentés sur la figure 3(a) ou sur la figure 3(b). Selon l'invention, les anodes communes des diodes intrinsèques 22, 28 et 30, qui sont toujours présentes comme représenté sur les figures, sont amenées à flotter par rapport à la référence COM du circuit de pilotage de côté bas 26 d'une tension Vsub. Comme représenté, l'alimentation en tension flottante Vsub est polarisée de telle sorte que les anodes des diodes intrinsèques 22, 28 et 30 soient à un potentiel négatif -Vsub par rapport à COM. De cette façon, VS peut chuter au-dessous de COM d'une valeur allant jusqu'au potentiel Vsub. Cette configuration permet le réglage personnalisé de la pointe de tension négative autorisée au niveau du noeud de sortie VS pour une application donnée. Les deux circuits des figures 3(a) et 3(b) diffèrent seulement par le fait que les circuits logiques d'entrée 32a et 32b sont référencés différemment. Sur les figures 3(a) et 3(b), les détails du circuit d'interface 25, représenté sur la figure 5, ne sont pas représentés. Sur les figures 3(a) et 3(b), des circuits de décalage de niveau appropriés sont nécessaires pour appliquer les signaux de pilotage provenant des circuits d'entrée 32a et 32b sur les circuits de pilotage 24 et 26. Ces circuits de décalage de niveau peuvent être d'un type quelconque connu. Sur la figure 3(a), le circuit d'entrée 32a flotte au-dessus de la tension -Vsub. Par conséquent, dans le circuit de la figure 3(a), un circuit de décalage de niveau 40 aura nécessairement pour fonction de décaler tout d'abord le niveau de la sortie du circuit d'entrée 32a jusqu'au niveau de référence -Vsub. La sortie du circuit de décalage de niveau 40 est couplée à un tampon 41 et la sortie du tampon 41 est couplée à des circuits de décalage de niveau 44 et 42. Le circuit de décalage de niveau 42 est nécessaire pour décaler le niveau des signaux depuis le niveau -Vsub jusqu'au niveau COM afin de piloter le circuit de pilotage de côté bas 26, et le circuit de décalage de niveau 44 est nécessaire pour décaler le niveau des signaux depuis le niveau - Vsub jusqu'au niveau de référence VB afin de piloter le circuit de pilotage de côté haut 24. Sur la figure 3(b), puisque le circuit d'entrée 32b est déjà référencé par rapport au niveau -Vsub, seulement deux circuits de décalage de niveau sont nécessaires, soit un circuit (46) pour décaler le niveau de la sortie du circuit d'entrée 32b jusqu'au niveau de référence COM pour piloter le circuit de pilotage de côté bas 26 et un autre circuit (48) pour décaler le niveau de référence jusqu'au niveau de référence VB du circuit de pilotage de côté haut 24. Du fait que l'anode de la diode intrinsèque 22 est maintenant au niveau -Vsub par rapport au niveau de référence COM dans les circuits des figures 3(a) et 3(b), cette diode ne sera pas polarisée en sens direct si VS chute au-dessous de COM d'une valeur allant jusqu'au potentiel Vsub. Ceci est représenté graphiquement sur la figure 4 qui représente la pointe de tension négative au niveau du noeud de sortie Vs au-dessus du potentiel -Vsub, ce qui empêche une conduction en sens direct de la diode intrinsèque. Par conséquent, les conditions de courant élevé générées dans le circuit de l'art antérieur de la figure 2 du fait de la polarisation en sens direct des diodes intrinsèques ne peuvent pas se produire. Les figures 6(a) et 6(b) représentent comment des parties des circuits des figures respectives 3(a) et 3(b) peuvent être mises en oeuvre selon un circuit intégré. La figure 6(a) représente une partie du circuit de la figure 3(a) et la figure 6(b) représente une partie du circuit de la figure 3(b). Les deux structures de circuit sont essentiellement identiques. La seule différence réside en ce que les diverses bornes sont connectées à des points de potentiels différents. Ceci est représenté sur les figures 6(a) et 6(b). Une description de la figure 6(a) est maintenant produite. Par souci de brièveté, une description détaillée de la figure 6(b) n'est pas produite. Le lecteur peut observer les différences en potentiels données à titre d'exemple en comparant les deux figures. Lors de la mise en oeuvre du circuit de la figure 3(a) sur une puce commune, les circuits haute tension et basse tension sont isolés latéralement l'un de l'autre. La figure 6(a) représente une partie d'une telle puce en coupe. Ainsi, sur la figure 6(a), une puce en silicium 120 est constituée par un substrat P- 121 qui comporte une couche épitaxiale 122 en silicium N- obtenue par croissance de silicium N- dessus. La région N- 122 est séparée en régions haute tension et basse tension par des puits P+ 130, 131 et 132. Par conséquent, les puits et 131 définissent une région de dispositif haute tension 140 dans la couche épitaxiale 122, séparée de la région basse tension 141. Les régions 140 et 141 peuvent présenter n'importe quelle morphologie souhaitée. En outre, une quelconque technique d'isolation souhaitée peut être utilisée entre les régions 140 et 141. Typiquement, des circuits de pilotage de MOSFET tels que le circuit 24 de la figure 3(a) comprennent des transistors MOSFET à canal P et à canal N. Ceci est déjà connu. Les MOSFET de circuit haute tension du circuit de pilotage 24 de la figure 3(a) sont représentés comme étant formés dans la région haute tension 140. Les régions de contact P+ 162 et 163 qui sont diffusées dans les couches 122 représentent n'importe lesquels des sources et des drains des MOSFET à canal P du dispositif de pilotage 24. La région P 164 est diffusée dans la couche 122 pour former la région de puits de type P. Les régions de contact N+ 160 et 161 qui sont diffusées dans la région de type P 64 représentent n'importe lesquels des sources et des drains des MOSFETI à canal N du dispositif de pilotage 24 de la figure 3(a). Typiquement, des dispositifs de pilotage tels que le circuit 24 de la figure 3(a) comportent également une partie basse tension comportant des MOSFET à canal N et à canal P. Les MOSFET de circuit de commande basse tension du circuit de pilotage 24 de la figure 3(a) sont représentés schématiquement comme étant formés dans une zone 141. Une région de contact N+ 125 est diffusée dans la région 141 et elle reçoit une électrode qui est au potentiel V1. La région de commande basse tension 124 pourraient contenir également des diffusions non représentées identiques aux diffusions 160 à 164 dans la région haute tension 40 des transistors basse tension. Cependant, toutes les diffusions N+ et P+ dans la région de commande basse tension 124 pourraient recevoir des électrodes qui seraient à des niveaux entre -Vsub et V1. Celles-ci représenteraient les sources et les drains des MOSFET basse tension du circuit de pilotage 24 de la figure 3(a). Les régions de contact N+ 126 et 127 sont diffusées dans la couche 122 et elles reçoivent des électrodes métalliques qui peuvent être à des potentiels entre VB (615 V) et Vs (600 V). Les puits P+ 130, 131 et 132 reçoivent des électrodes qui sont au potentiel -Vsub. Des régions de renfort d'isolation P(-) 150 et 151 peuvent encercler la région haute tension 140 pour assurer l'isolation par rapport à la région basse tension 141. Comme il est classique, tous les dispositifs dans les surfaces en silicium sont recouverts d'un diélectrique, par exemple une couche en dioxyde de silicium (silox) basse température 180 qui peut présenter une épaisseur d'environ 1,5 micromètres. Des contacts sur toutes les électrodes de surface traversent la couche diélectrique 180 et sont extraits au niveau de broches externes appropriées non représentées. Le dispositif de la figure 6(a) est également de façon classique logé dans un boîtier en plastique 181 qui recouvre la surface supérieure de la puce terminée et qui entre en contact avec celle-ci, comme représenté schématiquement sur la figure 6(a). Les plastiques utilisés pour le boîtier peuvent être n'importe quel matériau d'isolation approprié tel que ceux distribués sous les marques déposées Nitto MP- SG, Nitto MP-180 et Hysol MG15-F. La figure 6(a) représente la coupe de circuit pour le circuit connecté à VB et à Vs sur la figure 3(a). Des constructions de circuit similaires pourraient être réalisées pour les circuits couplés à VDD-VSS et Vcc-COM de la figure 3(a). Ces circuits pourraient être identiques mais séparés. La seule différence pourrait résider dans le fait que, pour le circuit VDD-VSS de la figure 3(a), le point de la figure 6(a) repéré par V8 pourrait être connecté à Vcc ou VDD, en fonction de si c'est le circuit Vcc-COM OU le circuit VDD-VSS qui est raccordé, et le point repéré par Vs sur la figure 6(a) pourrait être respectivement connecté à COM ou Vss. Le circuit de la figure 6(b), qui représente la construction d'une partie du circuit de la figure 3(b), est identique à celui de la figure 6(a) à ceci près que la région 125 est couplée à VDD. Les régions 130, 131 et 132 restent connectées à -Vsub. Le circuit VB-VS est représenté par le dispositif de pilotage 24 sur la figure 3(b). Une construction similaire pourrait être réalisée pour le circuit Vcc-COM (dispositif de pilotage 26 sur la figure 3(b)), mais le point de la figure 6(b) repéré par VB serait connecté à Vcc et le point repéré par Vs serait couplé à COM. Ainsi, ont été décrits un procédé et un circuit permettant de piloter des transistors de puissance selon une configuration en demi- pont permettant une oscillation négative excessive du noeud de sortie sans endommagement. De préférence, le circuit de l'invention peut être intégré sur une unique puce, par exemple une puce en silicium. Par exemple, l'invention peut être intégrée lors de la conception de puces de dispositif de pilotage de MOSFET classiques, par exemple le dispositif IR2 110. Bien que la présente invention ait été décrite en relation avec des modes de réalisation particuliers, de nombreuses autres variantes et modifications ainsi que d'autres utilisations apparaîtront à l'homme de l'art. Par conséquent, la présente invention n'a pas à être limitée par la description spécifique présentée ici. REVENDICATIONS 1. Circuit intégré, caractérisé en ce qu'il comprend: - un substrat de silicium (121) d'un premier type de conductivité et ayant au moins une région haute tension (140) et au moins une région basse tension(141); - au moins un élément d'isolation pour isoler ladite section à haute tension de ladite région basse tension; - une surface recevant une jonction; - un puits de diffusion (164) d'un second type de conductivité formé dans ladite région haute tension et s'étendant depuis ladite surface de réception de jonction; - au moins des première et seconde diffusions espacées (160,161) du premier type de conductivité formées dans ledit puits et s'étendant depuis ladite surface de réception de jonction; - au moins des troisième et quatrième diffusions espacées (162,163) du second type de conductivité formées dans la région haute tension et s'étendant depuis ladite surface de réception de jonction; - lesdites première et seconde diffusions (160,161) étant incorporées dans des transistors MOS du premier type de conductivité; - Lesdites seconde et troisième diffusions (162,163) étant incorporées dans des transistors MOS du second type de conductivité; - une diffusion de contact (125) du premier type de conductivité formée dans la région basse tension du substrat de silicium ayant ledit premier type de conductivité; - ladite diffusion de contact étant reliée à une première source de tension (Vl); - ledit au moins un élément d'isolation étant relié à une seconde source de tension (-Vsub) pour polariser ledit élément d'isolation par rapport à ladite première source de tension de manière à décaler le niveau d'anode de diodes intrinsèques (22,28,30) formées dans le circuit intégré de telle sorte que ces diodes intrinsèques ne soient pas polarisées en sens direct quand des phénomènes transitoires négatifs sont présents. 2. Circuit intégré selon la revendication 1, caractérisé en ce que chacune des première, seconde, troisième, quatrième diffusions espacées (160, 161, 162,163) sont reliées respectivement à des sources de tension ayant un potentiel entre la première source de tension et la seconde source de tension. 3. Circuit intégré selon la revendication 1, caractérisé en ce que ladite seconde source de tension à un potentiel négatif par rapport à un potentiel de terre commun.