Brevet FR2758418A1 — publié le 19980717

DISPOSITIF DE MEMOIRE A LECTURE SEULE A SEMI-CONDUCTEUR ET SON PROCEDE DE FABRICATION ARRIERE-PLAN DE L'INVENTION 1. Domaine de l'invention: Cette invention concerne un dispositif de mémoire à semi-conducteur et, plus particulièrement, un dispositif ROM (mémoire à lecture seule) du type comprenant un groupement de cellules de mémoire MOSFET (à transistors métal-oxyde- semi-conducteur à effet de champ) pour la mémorisation de données, ainsi que son procédé de fabrication. 2. Description de la technique concernée Une mémoire à lecture seule (ROM) est une mémoire à semi-conducteur non volatile largement utilisée dans les systèmes informatiques et dans les systèmes à microprocesseurs pour conserver en permanence des informations, comprenant des programmes et des données qui sont utilisées de manière répétée, par exemple le BIOS (abréviation de Basic Input/Output System, système d'exploitation largement utilisé dans les ordinateurs personnels) ou analogues. La fabrication des ROM implique des opérations très compliquées et longues, et elle requiert du matériel et des matières onéreux:. Par conséquent, les données destinées à une mémorisation permanente dans des ROM sont normalement définies d'abord par le client et fournies ensuite à l'usine pour être-chargées dans les ROM. La plupart des ROM sont identiques quant à la structure à semi- conducteur mais elles different auant aux données qui y sont enregistrees. Par conséauent, les dispositifs RCM peuvent être fabriqués jusqu'au stade o ils sont prêts pour la programmation, et les produits semi-finis peuvent ensuite être gardés en réserve, en attendant les commandes des clients Le SR 14003 Mq/EW client fournit alors les données à l'usine dans laquelle les données doivent être enregistrées dans les ROM semi-finies, en utilisant la programmation dite par masquage. Ce mode opératoire est, à présent, une méthode classique dans l'industrie des composants à semi-conducteurs pour la fabrication des ROM. Dans la plupart des ROM, on utilise des transistors à effet de champ du type métal-oxyde-semi-conducteur (MOSFET) en tant que cellules de mémoire pour les données enregistrées. Lors de l'étape de programmation par masquage, des impuretés sont sélectivement diffusées dans des canaux spécifiques dans les cellules de mémoire MOSFET de manière à modifier leur tension de seuil, pour ainsi régler les cellules de mémoire MOSFET à des états actif/inactif représentant des données binaires différentes. Les cellules de mémoire MOSFET sont reliées aux circuits extérieurs au moyen d'une pluralité de lignes de mots et de lignes de bits à base de polysilicium. Les zones des canaux sont situées au- dessous des lignes de mots et entre chaque paire de lignes de bits adjacentes. Le fait qu'une cellule de mémoire MOSFET soit destinée à conserver un chiffre binaire de 0 ou de 1 dépend du fait que le canal associé a été ou non dopé par diffusion d'impuretés. Si le canal associé est dopé par diffusion, la cellule de mémoire MOSFET est réglée pour avoir une basse tension de seuil, ce qui met, en réalité, la cellule de mémoire MOSFET dans un état actif permanent, représentant l'enregistrement d'un chiffre binaire de 0, par exemple; sinon, la cellule de memoire MOSFET est réglée pour avoir une tension de seuil élevée, ce qui met la cellule de memoire MOSFET dans un état inactif permanent, représentant l'enregistrement d'un chiffre binaire de 1. En se référant à la figure 1, celle--ci montre un SR 14003 TW/EW schéma de principe d'un dispositif ROM 10 classique programmé par masquage, qui comprend une pluralité de lignes de mots [WLO, WL1, WL2, WL3] disposées parallèlement dans le sens transversal, et une pluralité de lignes de bits [BLO, BL1, BL2, BL3, BL4] disposées parallèlement dans le sens longitudinal. Chaque segment des lignes de mots, situé entre une paire voisine de lignes de bits, est l'emplacement dans lequel est formée une cellule de mémoire MOSFET. La donnée binaire conservée dans chaque cellule de mémoire MOSFET dépend de sa tension de seuil. Par exemple, si une cellule de mémoire MOSFET donnée est réalisée à la demande avec une basse tension de seuil, cela signifie que cette cellule de mémoire MOSFET est réglée à un état actif permanent, représentan: la mémorisation permanente d'un chiffre binaire de 0, par exemple. Inversement, si la cellule de mémoire MOSFET est réalisée à la demande avec une tension de seuil élevée, cela signifie que cette cellule de mémoire MOSFET est réglée à un état non actif permanent, représentant la mémorisation permanente d'un chiffre binaire de 1, par exemple. Sur la figure 1, par exemple, les cellules de mémoire destinées à la mémorisation d'un chi ffre binaire de 1 sont indiquées par la présence d'un rectangle noir entre les électrodes de source/drain, comme le montre celle qui est désignée par la référence 14. Inversement, les cellules de mémoire qui ne comportent- pas de rectangle noir sont destinées à conserver un chiffre binaire de 0, par exemple celle qui est désignée par la référence 12. Pour pouvoir extraire des données du dispositif ROM, on applique un potentiel spécifique aux lignes de bits et aux lignes de mots correspondantes. Par exemple, pour extraire des données de la cellule de mémoire 12 (qui a une basse tension de seuil indiquant SR 14003 TW/EW la mémorisation de la donnée binaire de 0), on applique un potentiel à la grille de la cellule de mémoire 12 au moyen de la ligne de mots WL0 et à son drain au moyen de la ligne de bits BLO. Etant donné que la cellule de mémoire 12 est personnalisée avec une basse tension de seuil, le potentiel appliqué rendra active la cellule de mémoire MOSFET, pour ainsi provoquer un changement dans le courant qui circule dans la ligne de bits BLO. Par contre, étant donné que la cellule de mémoire 14 est personnalisée avec une tension de seuil élevée, le potentiel appliqué ne provoquera pas de modification du courant circulant dans la ligne de bits correspondante, BL2. Par une détection des modifications du courant dans les lignes de bits, les circuits extérieurs peuvent déterminer si la donnée est un 0 ou un 1. En se référant à la figure 2, celle-ci représente une vue de dessus de l'agencement d'une partie du dispositif ROM classique selon la figure 1. Ce dispositif ROM est basé sur un substrat de silicium 20 du type P. On forme, par l'intermédiaire d'une implantation ionique d'impuretés du type N dans des zones sélectionnées sur le substrat de silicium 20, une pluralité de lignes de bits 22, 26 enterrées et parallèles, et de lignes de bits 24, 28 complémentaires. Les lignes de bits enterrées 22, 26 sont reliées à une source de tension V, tandis que les lignes de bits complémentaires 24, 28 sont reliées à la masse. Le- dispositif ROM présente, en outre, une pluralité de lignes de mots WLO, WLl parallèles qui croisent, sensiblement à angles droits, les lignes de bits enterrées 22, 26 et les lignes de bits complémentaires 24, 28. On obtient ainsi une pluralité de cellules de mémoire MOSFET 30 (indiquées par les cadres tiretés à la figure 2) qui ont une basse tension de seuil, et une pluralité de celluies de mémoire SR 14003 TW/EW MOSFET 32 qui ont une tension de seuil élevée. En se référant à la figure 3, celle-ci montre une coupe schématique d'une partie du dispositif ROM selon la figure 2. Cette coupe sert à expliquer la programmation de données dans le dispositif ROM. Tout d'abord, on prépare un substrat de silicium 15. Ensuite, on procède à la diffusion d'une impureté du type N, par exemple de l'arsenic (As) par implantation ionique dans des zones sélectionnées du substrat de silicium 15 afin de former une pluralité de zones de diffusion du type N+ 11, parallèles et à intervalles sensiblement égaux, utilisées en tant que pluralité de lignes de bits. Une zone de canal 16 est formée entre chaque paire voisine de zones de diffusion du type N+ (lignes de bits) 11. On procède ensuite à un traitement d'oxydation thermique sur la plaquette. Du fait des vitesses différentes d'oxydation dans des zones différentes, une couche épaisse d'oxyde 17a (faisant fonction de couche isolante) est formée sur les zones de diffusion du type N+ (lignes de bits) 11, tandis qu'une couche mince d'oxyde 17b est formée au-dessus de chaque zone de canal 16. Après quoi, une pluralité de couches parallèles de polysilicium 13 (servant de lignes de mots) sont formées sur la plaquette de manière à croiser les zones sous- jacentes de diffusion du type N+ (lignes de bits) 11, sensiblement à angles droits (une seule des couches de polysilicium 13 est visible sur le schéma en coupe à la figure 3) On obtient ainsi le produit semi-fini pour le dispositif ROM. Lors de l'opération de progranmm.ation par masquage, un masque 19 recouvre la face supérieure du produit semi-fini pour le dispositif ROM. Ce masque 19 est prédéfini de manière à former une pluralité d'ouvertures pour l'exposition des zones de canal qui SR 14003 TW/EW sont associées aux cellules de mémoire MOSFET destinées à être mises à l'état actif en permanence. Une impureté du type P, par exemple du bore, est diffusée par implantation ionique à travers les ouvertures du masque 19 pouj pénétrer dans les zones de canal correspondantes. Cela termine l'opération dite d'implantation de code. Dans le produit fini constituant le dispositif ROM, les canaux dopés amènent les cellules de mémoire MOSFET associées à avoir une basse tension de seuil, ce qui les met dans un état actif en permanence, représentant la mémorisation d'un chiffre binaire de 0. Par contre, les canaux non dopés amènent les cellules de mémoire MOSFET associées à avoir une tension de seuil élevée, ce qui les met dans un état non actif permanent, représentant la mémorisation d'un chiffre binaire de 1. Toutefois, le dispositif ROM qui vient d'être décrit présente deux inconvénients. Premièrement, lorsque le dispositif ROM est miniaturisé davantage, l'application d'une forte concentration d'impuretés dans des zones de canaux sélectionnés pourrait provoquer les phénomènes indésirables de diffusion latérale, de fuites de la jonction et de tension de claquage réduite. Cela est dû au fait que, dans le dispositif ROM classique, les lignes de bits enterrées sont formées par implantation d'impuretés dans le substrat de silicium. Deuxièmement, étant donné que les opérations- de fabrication du dispositif ROM classique impliquent l'utilisation de l'oxydation thermique pour la formation des couches d'oxyde isolant, la planéité de la surface de la plaquette n'est pas tres satisfaisante. Une planéité médiocre exerce une influence défavorable sur le Lonctionnement du dispositif ROM. SR 14003 TW/EW RESUME DE L'INVENTION Par conséquent, le but essentiel de la présente invention consiste à proposer une structure à semi- conducteur pour un dispositif ROM, dans laquelle les inconvénients cidessus mentionnés sont sensiblement éliminés. Un autre but de la présente invention consiste à proposer un procédé de fabrication pour le dispositif ROM ci-dessus indiqué. Selon ces buts ainsi que d'autres buts de la présente invention, on propose une structure à semi- conducteur pour un dispositif ROM et un procédé de fabrication pour un tel dispositif ROM. La structure à semi-conducteur du dispositif ROM comprend: un substrat de semi-conducteur; une première couche isolante, formée sur le substrat; une couche de semi-conducteur, formée sur la première couche isolante, la couche de semi-conducteur etant sélectivement éliminée pour former une pluralité de lignes de bits, sensiblement parallèles et espacées, orientées dans une première direction, et une pluralité de zones de canal, sensiblement parallèles et espacées, orientées dans une deuxième direction sensiblement à angle droit par rapport à la première direction, les parties éliminées de la couche de semi-conducteur formant une pluralité de cavités; une pluralité de deuxièmes couches isolantes, formées dans les cavités; une troisième couche isolante, recouvrant la couche de semiconducteur et les deuxièmes couches isolantes; et une pluralité de couches conductrices, sensiblement parallèles et espacées, formées sur la troisième couche SR 14003 TW/EW isolante, les couches conductrices étant orientées sensiblement dans la deuxième direction et situées au- dessus des zones de canal. Dans ce dispositif ROM, la couche conductrice est formée à_ partir d'un matériau conducteur, sélectionné dans le groupe comprenant le polysilicium, le titane, le tungstène et l'aluminium; et les première, deuxième et troisième couches isolantes sont des couches d'oxyde de silicium. Les lignes de bits, parallèles et espacées, sont espacées sensiblement à intervalles égaux. Dans l'opération de définition et d'implantation de code, on forme un nombre sélectionné des zones de canal avec une première tension de seuil représentant la mémorisation d'un premier chiffre binaire, et toutes les autres zones de canal sont formees avec une deuxième tension de seuil représentant la mémorisation d'un deuxième chiffre binaire. A titre d'alternative, dans un autre mode de réalisation, le dispositif ROM comprend: un substrat de semi-conducteur; une première couche isolante, formee sur le substrat; une couche de semi- conducteur, formée en une structure sensiblement en forme de grille sur la première couche isolante, la structure en forme de grille comprenant une pluralité de lignes de bits, sensiblement parallèles et espacées, orientées dans une première direction, et une pluralité de zones de canal, sensiblement parallèles et espacées, orientées dans une deuxième direction sensiblement à angle droit par rapport à la première direction; une pluralité de deuxièmes couches isolantes, formées dans les espaces entre les lignes de bits et les zones de canal; SR 14003 TW/EW une troisième couche isolante, recouvrant la couche de semi-conducteur et les deuxièmes couches isolantes; et une pluralité de couches conductrices, sensiblement parallèles et espacées, formées sur la troisième couche isolante, pour servir en tant que pluralité de lignes de mots, les couches conductrices étant orientées dans la deuxième direction et situées au-dessus des zones de canal. Le dispositif ROM ci-dessus décrit est fabriqué par un procédé selon l'invention. Ce procédé comprend les étapes suivantes: (1) formation d'une première couche isolante sur un substrat de semi-conducteur; (2) formation d'une couche de semi-conducteur sur la première couche isolante et, ensuite exécution d'une opération d'implantation d'ions, sur la couche de semi- conducteur, de manière à en ajuster la concentration; (3) exécution d'une opération de photolithographie et de gravure chimique sur la couche de semi-conducteur afin d'éliminer des parties sélectionnées de la couche de semi-conducteur pour former une structure sensiblement en forme de grille ayant une pluralité de premières parties sensiblement parallèles et espacées, orientées dans une première direction, et une pluralité de deuxièmes parties sensiblement parallèles et espacées, orientées dans une deuxième direction sensiblement à angle droit par rapport à la première direction, les parties éliminées de la couche de semi- conducteur formant une pluralité de cavités; (4) formation d'une pluralité de deuxièmes couches isolantes planes (planarisées) pour remplir les cavités; (5) formation d'une couche de photorésist (résine photosensible), qui est sélectivement éliminée cour SR 14003 TW/EW définir les premières parties de la structure en forme de grille en tant que lignes de bits et pour définir les deuxièmes parties de la structure en forme de grille en tant que zones de canal; _ exécution d'une opération d'implantation d'ions de manière à diffuser des impuretés dans les lignes de bits afin d'augmenter leur conductivité; et ensuite élimination de la couche de photorésist; (6) formation d'une troisième couche isolante recouvrant la couche de semi- conducteur et les deuxièmes couches isolantes; (7) formation d'une couche conductrice sur la troisième couche isolante, et élimination subséquente de parties sélectionnées de la couche conductrice pour former une pluralité de lignes de mots sensiblement parallèles et espacées, orientées dans la deuxième direction et situées sensiblement au-dessus des zones de canal; et (8) exécution d'une opération de définition et d'implantation de code pour programmer des données dans le dispositif ROM. Le dispositif ROM selon l'inven:ion offre certains avantages par rapport à la technique antérieure. En premier lieu, on peut obtenir la planéité de la surface de la plaquette avec une meilleure capacité de remplissage des intervalles. On réduit ainsi sensiblement les vides dans la face supérieure de la plaquette. En second lieu, étant donné que, selon le procédé de l'invention, les lignes de bits ne sont pas formées par diffusion d'impuretés dans le substrat de silicium, on ne rencontre pas les inconvénients d'une diffusion latérale, des fuites de la jonction et d'une tension de claquage réduite lorsque le dispositif ROM est miniaturisé davantage. SR 14003 TW/EW BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture de la description ci-après, faite en référence aux dessins annexés, dans lesquels: la figure 1 est un schéma de principe d'un dispositif ROM classique; la figure 2 est une vue de dessus de l'agencement d'une partie du dispositif ROM selon la figure 1; la figure 3 est un schéma en coupe montrant la structure à semi-conducteur du dispositif ROM selon la figure 2, suivant la ligne A-A'; et les figures 4A à 4J sont des schémas servant à expliquer les étapes du procédé selon la présente invention pour la fabrication d'un dispositif ROM. DESCRIPTION DETAILLEE DU MODE DE REALISATION PREFERE Les figures 4A à 4J sont des schémas servant à expliquer les étapes du procédé selon la présente invention pour la fabrication d'un dispositif ROM du type comprenant une pluralité de cellules de mémoire MOSFET pour la mémorisation de données. En se référant tout d'abord à la figure 4A, on prépare un substrat de semi-conducteur 40. Le substrat peut être soit du type P soit du type N. Ensuite, une couche 41 est formée par oxydation sur le substrat , pour qu'elle serve de couche isolante. En se référant ensuite à la figure 4B, au cours de l'étape suivante, une couche de semi-conducteur 43 est déposée sur la couche d'oxyde 41. Cette couche de semi- conducteur 43 peut être une couche de silicium amorphe intrinsèque ou de polysilicium. En outre, la couche de semi-conducteur 43 peut être soit du type P soit du type N. Un procédé de formation de la couche de semi- SR 14003 TW/EW conducteur 43 consiste à exécuter d'abord une opération de dépôt chimique en phase vapeur activé au plasma (PECVD) sur la plaquette en utilisant de la vapeur de SiH4, à une température comprise entre environ 350 C et 575 _C, pour le dépôt d'une couche de silicium amorphe intrinsèque ou de polysilicium, et à effectuer ensuite une opération d'implantation ionique sur la couche de silicium amorphe intrinsèque afin de diffuser une impureté, telle que du bore, dans la couche de silicium amorphe intrinsèque pour en ajuster la concentration. En se référant à la figure 4C, au cours de l'étape suivante, on procède à une opération de photolithographie et de gravure chimique sur la plaquette de manière à éliminer des parties sélectionnées de la couche de semi-conducteur 43 afin d'obtenir une structure sensiblement en forme de grille, comprenant une pluralité de premières couches de semi-conducteur parallèles et espacées, orientées dans la direction X (désignées par les références 43a, 43b), et une pluralité de deuxièmes couches de semi- conducteur parallèles et espacées, orientées dans la direction Y (désignées par les références 50a, 50b, c, 50d, 50e, 50f). Les premières couches de semi- conducteur 43a, 43b sont destinées à être utilisées en tant que lignes de bits pour le dispositif ROM, tandis que les deuxièmes couches de semiconducteur 50a, 50b, c, 50d,- 50e, 50f constitueront les canaux des cellules de mémoire MOSFET du dispositif ROM. Les parties éliminées laissent une pluralité de cavités 45 dans la structure en forme de grille. En se référant ensuite à la figure 4D, on forme alors une couche isolante 44, par exemple par oxydation, pour remplir chacune des cavités 45. A des fins de planéité (planarisation), on utilise par SR 14003 TW/EW exemple la méthode d'application par centrifugation (SOG) pour. déposer d'abord un matériau isolant, tel que de l'oxyde de silicium, sous la forme d'un liquide recouvrant la face supérieure de la plaquette et remplissant les cavités 45 (figure 4C), et les couches déposées sont ensuite gravées chimiquement pour obtenir des faces supérieures planes. Selon une autre solution, on peut faire appel à la méthode de polissage chimique et mécanique (CMP) pour (planariser) obtenir la planéité voulue de la couche isolante 44. En se référant à la figure 4E, l'étape suivante consiste à définir et à former une pluralité de lignes de bits et de zones de canal sur la plaquette. Tout d'abord, on forme une pluralité de couches allongées de photorésist 51a, 51b, 51c, par photolithographie et par gravure chimique, sur les zones situées entre les premières couches de semi-conducteur 43a, 43b. Cette opération définit les premières couches de semi- conducteur 43a, 43b en tant que lignes de bits, et les deuxièmes couches de semi-conducteur 50a, 50b, 50c, d, 50e, 50f, qui sont recouvertes par les couches de photorésist 51a, 51b, 51c, en tant cue canaux. Ensuite, une impureté, par exemple de l'arsenic (As) du type N, est diffusée par implantation ionique dans les premières couches de semi-conducteur 43a, 43b de manière à former une pluralité de zones diffusées du type N+, ayant une conductivité augmentée pour servir de lignes de bits. Après quoi, les couches de photorésist 51a, 51b, 51c sont éliminées. En se référant à présent à la figure 4F, au cours de l'étape suivante, on dépose d'abord, sur la totalité de la face supérieure de la plaquette, une couche isolante 49, telle qu'une couche d'oxyde de silicium ou une couche de structure ONO (dioxyde de silicium/nitrure de silicium/dioxyde de siliciuLm), et SR 14003 TW/EW ensuite une couche conductrice 53 est déposée sur la couche isolante 49. Cette couche conductrice 53 est formée en utilisant un matériau conducteur, sélectionné dans le groupe comprenant le polysilicium, le tungstène, le titane et l'aluminium, déposé, par exemple, par dépôt physique en phase vapeur (PVD) ou par dépôt chimique en phase vapeur (CVD). Ensuite, ainsi que le montre la figure 4G, l'étape suivante consiste à définir et à former une pluralité de lignes de mots pour le dispositif ROM. Tout d'abord, on effectue une opération de photolithographie et de gravure chimique sur la plaquette afin d'éliminer des parties sélectionnées de la couche conductrice 53. Les parties restantes de la couche conductrice 53 sont des bandes allongées, parallèles et espacées, orientées dans la direction Y, qui servent en tant que pluralité de lignes de mots 53a, 53b. Ces lignes de mots 53a, 53b sont situées sensiblement juste au-dessus des deuxièmes couches de semi- conducteur (canaux) 50a, 50b, 50c, 50d, 50e, 50f. Les parties éliminées de la couche conductrice 53 laissent une pluralité de rainures 55a, b, 55c entre les lignes de mots 53a, 53b. C'est ainsi qu'est constituée une pluralité de cellules de memoire MOSFET, chacune étant associée à l'une des deuxièmes couches de semi-conducteur (canaux) 50a, 50b, 50c, 50d, e, 50f. Les étapes, qui viennent d'être décrites, mènent à bien la fabrication d'un produit semi-fini pour le dispositif ROM, qui n'est pas encore programmé par masquage pour la mémorisation de données permanentes. A réception des instructions du client, on procède à une opération de programmation par masquage sur le produit semi-fini pour la mémoire ROM, de manière à enregistrer de manière permanente, dans le dispositif ROM, le code binaire fourni par le client. Cette opération va être SR 14003 TW/EW décrite en détail dans les paragraphes suivants, en liaison avec les figures 4H, 4I et 4J. En se référant en même temps aux figures 4H et 4I (sur lesquelles la figure 4H montre une coupe de la plaquette selon la figure 4G suivant la ligne A-A', tandis que la figure 4I montre une autre coupe de la même plaquette suivant la ligne B-B'), l'étape suivante consiste à effectuer l'opération dite de définition et d'implantation de code sur la plaquette, afin de fixer des niveaux différents de tension de seuil aux cellules de mémoire MOSFET sélectionnées dans le dispositif ROM. Tout d'abord, une couche diélectrique 57 est déposée sur la totalité de la face supérieure de la plaquette. Ensuite, une couche de DhoEorésist 59 est formée sur la couche diélectrique 57. Cette couche de photorésist 59 est prédéfinie de manière à former une pluralité d'ouvertures, qui exposent les zones situées au-dessus d'une certain nombre de zones de canal sélectionnées et associées aux cellules de memoire MOSFET destinées à être mises dans un état actif en permanence, représentant la mémorisation d'un chiffre binaire de 0, par exemple. Dans le cas de la figure 4H., par exemple, la couche de photorésist 59 comporte une ouverture qui expose la zone située au-dessus du canal 50c, tout en recouvrant la zone située au-dessus du canal 50d. Une opération d'implantation ionique est alors effectuée sur la plaquette - afin de diffuser, dans le canal 50c exposé, une impureté, qui est du type N si le substrat 40 est du type N, et du type P si le substrat 40 est du type P. De ce fait, la cellule de mémoire MOSFET, associéee au canal 50c, sera mise dans un état actif permanent, tandis que la cellule de mémoire MOSFET, associée au canal 50d, sera mise dans un état non actif permanent. Le code binaire est ainsi installé dans le dispositif SR 14003 TW/EW ROM. Après quoi, des étapes classiques, telles que la formation de contacts, des traitements métallurgiques, la passivation et l'encapsulation, sont exécutées afin de finirle produit constituant le dispositif ROM. Ces étapes sont des opérations courantes dans le processus de fabrication, si bien qu'il n'en sera pas fait de description détaillée. En se référant ensuite à la figure 4J, celle-ci représente une vue schématique de dessus du produit fini constituant le dispositif ROM. Il en ressort que ce dispositif ROM comprend une pluralité de lignes de bits BL1, BL2, parallèles et espacées, et une pluralité de lignes de mots WL1, WL2, WL3, sus-jacentes, parallèles et espacées, qui croisent les lignes de bits BL1, BL2 sensiblement à angles droits. Le canal 50c, qui a subi une diffusion d'impuretés du fait de l'implantation ionique précédente, amène la cellule de mémoire MOSFET associée, désignée par la référence 55, à être dans un état non actif en permanence, tandis que le canal 50d, sans diffusion d'impuretés, amène la cellule MOSFET associée, désignée par laréférence 56, à être dans un état actif en permanence. Il en résulte que, lorsqu'un potentiel est appliqué à la ligne de mots WL2, le canal 50d sera mis à l'état passant, pour ainsi permettre le passage du courant de la ligne de bits BLI à la ligne de bits BL2. En conclusion, la présente invention offre certains avantages par rapport à la technique antérieure. Premierement, étant donné que l'on utilise un procédé SOG ou un procédé CMP à la place de l'oxydation thermique, comme dans la technique antérieure, pour la formation de la couche isolante 44, on peut obtenir une meilleure planéité (planarisation) de la surface de la plaquette. D'autre part, étant donné que, dans le SR 14003 TW/EW procédé SOG, on utilise un matériau diélectrique, tel que de l'oxyde de silicium, sous une forme liquide pour recouvrir la face supérieure de la plaquette, la capacité de remplissage des rainures dans la face supérieure de la plaquette est supérieure à celle obtenue par le procédé CVD, comme dans la technique antérieure. On réduit ainsi sensiblement les vides dans la face supérieure de la plaquette. Deuxièmement, étant donné que, dans le procédé selon l'invention, les lignes de bits ne sont pas formées par diffusion d'impuretés dans le substrat de silicium, on évite les inconvénients d'une diffusion latérale, des fuites de la jonction et d'une tension de claquage réduite, lorsque le dispositif ROM est miniaturisé davantage. L'opération d'accès pour l'extraction de données du dispositif ROM est effectuée en appliquant un potentiel électrique aux lignes de mots et aux lignes de bits, et en utilisant des amplificateurs de lecture pour détecter une modification du courant. Ce fonctionnement est le même que dans le mode d'accès classique, si bien qu'il n'en sera pas fait de description détaillée. L'invention a été décrite au moyen de modes de réalisation préférés, à titre d'exemples. Cependant, il doit être bien compris que le champ d'application de l'invention n'est nullement limité aux modes de réalisation décrits. Bien en contraire, il doit être entendu comme englobant diverses modifications et dispositions similaires. Par conséquent, il convient d'accorder au champ d'application de l'invention une très large interprétation afin d'englober de telles modifications et dispositions similaires. SR 14003 TW/EW REVEND I CATIONS 1. Dispositif ROM comprenant un substrat de semi-conducteur (40); une première couche isolante (41), formée sur ledit substrat-(40); une couche de semi-conducteur (43), formée sur ladite première couche isolante (41), ladite couche de semi-conducteur étant sélectivement éliminée pour former une pluralité de lignes de bits (43a, 43b), sensiblement parallèles et espacées, orientées dans une première direction (X), et une pluralité de zones de canal (50a, 50b, 50c, 50d, 50e, 50f), sensiblement parallèles et espacées, orientées dans une deuxième direction (Y) sensiblement à angle droit par rapport à ladite première direction, les parties éliminées de ladite couche de semi- conducteur formant une pluralité de cavités (45); une pluralité de deuxièmes couches isolantes (44), formées dans lesdites cavités (45); une troisième couche isolante (49), recouvrant ladite couche de semi-conducteur (43) e. lesdites deuxièmes couches isolantes (44); et une pluralité de couches conductrices (53), sensiblement parallèles et espacées, formées sur ladite troisième couche isolante (49), lesdites couches conductrices étant orientées sensiblement dans ladite deuxième direction (Y) et situées au-dessus desdites zones de c-nal (50a, 50b, 50c, 50d, 50e, 50f) 2. Dispositif ROM selon la revendication 1, dans lequel ladite couche de semi-conducteur (43) est formée en un matériau semi-conducteur sélectionné dans le groupe comprenant le silicium amorphe intrinsèque e. le polysilicium. 3. Dispositif ROM selon la revendication 1, dans lequel ladite couche conductrice (53) est formée en un SR 14003 TW/EW matériau conducteur, sélectionné dans le groupe comprenant le polysilicium, le titane, le tungstène et l'aluminium. 4. Dispositif ROM selon la revendication 1, dans lequel Lesdites couches conductrices (53) servent en tant que pluralité de lignes de mots (53a, 53b) pour ledit dispositif ROM. 5. Dispositif ROM selon la revendication 1, dans lequel lesdites première, deuxièmes et troisième couches isolantes (41, 44, 49) sont chacune une couche d'oxyde de silicium. 6. Dispositif ROM selon la revendication 1, dans lequel lesdites zones de canal (50a, 50b, 50c, 50d, e, 50f) d'un premier groupe sélectionné sont formées avec une première tension de seuil représentant la mémorisation d'un premier chiffre binaire dans les cellules de mémoire associées, et lesdites zones de canal restantes sont formées avec une deuxième tension de seuil représentant la mémorisation d'un deuxième chiffre binaire dans les cellules de mémoire associées. 7. Dispositif ROM selon la revendication 1, dans lequel ladite pluralité de lignes de bits (43a, 43b) sont espacées sensiblement à intervalles égaux. 8. Dispositif ROM selon la revendication 7, dans lequel ladite pluralité de lignes de mots (53a, 53b) sont espacées sensiblement à intervalles égaux. 9. Dispositif ROM, comprenant: un substrat de semi-conducteur (40); une première couche isolante (41), formée sur ledit substrat (40); une couche de semi-conducteur (43), formée en une structure sensiblement en forme de grille sur ladite première couche isolante (41), ladite structure en forme de grille comprenant une pluralité de lignes de bits (43a, 43b), sensib!ement parallèles et espacées, SR 14003 TW/EW orientées dans une première direction (X), et une pluralité de zones de canal (50a, 50b, 50c, 50d, 50e, f), sensiblement parallèles et espacées, orientées dans une deuxième direction (Y) sensiblement à angle droit par rapport à ladite première direction; une pluralité de deuxièmes couches isolantes (44), formées dans les espaces entre lesdites lignes de bits et lesdites zones de canal; une troisième couche isolante (49), recouvrant ladite couche de semi-conducteur (43) et lesdites deuxièmes couches isolantes (44); et une pluralité de couches conductrices (53), sensiblement parallèles et espacées, formées sur ladite troisième couche isolante (49) pour servir en tant que pluralité de lignes de mots (53a, 53b), lesdites couches conductrices étant orientées dans ladite deuxième direction (Y) et situées au-dessus desdites zones de canal (50a, 50b, 50c, 50d, 50e, 50f). 10. Procédé de fabrication d'un dispositif ROM, comorenant les étapes de: (1) formation d'une première couche isolante (41) sur un substrat de semi-conducteur (40); (2) formation d'une couche de semi-conducteur (43) sur ladite première couche isolante (41); (3) élimination de parties sélectionnées de ladite couche de semi-conducteur (43) pour former une structure sensiblement en forme de grille ayant une pluralité de premières parties sensiblement parallèles et espacées, orientées dans une première direction (X), et une pluralité de deuxièmes parties sensiblement parallèles et espacées, orientées dans une deu:xième direction (Y) sensiblement à angle droit par rapport à ladite première direction, les parties éliminées de ladite couche de semi-conducteur (43) formant une pluralité de cavités (45); SR 14003 TW/EW (4) formation d'une pluralité de deuxièmes couches isolantes (44) pour remplir lesdites cavités (45); (5) définition des premières parties de ladite structure en forme de grille en tant que lignes de bits (43a, 43b) et définition desdites deuxièmes parties de ladite structure en forme de grille en tant que zones de canal (50a, 50b, 50c, 50d, 50e, 50f); (6) formation d'une troisième couche isolante (49) recouvrant ladite couche de semi-conducteur (43) et lesdites deuxièmes couches isolantes (44); (7) formation d'une couche conductrice (53) sur ladite troisième couche isolante (49), et élimination subséquente de parties sélectionnées de ladite couche conductrice (53) pour former une pluralité de lignes de mots (53a, 53b) sensiblement parallèles et espacées, orientées dans ladite deuxième direction (Y) et situées sensiblement au-dessus desdites zones de canal (50a, b, 50c, 50d, 50e, 50f); et (8) exécution d'une opération de définition et d'implantation de code pour programmer des données dans ledit dispositif ROM. 11. Procédé selon la revendication 10, dans lequel ladite étape (2) comprend la sous-étape: d'exécution d'une opération d'implantation d'ions, sur la couche de semi-conducteur (43), de manière à en ajuster la concentration. 12. Procédé selon la revendication 10, dans lequel, au cours de ladite étape (4), la deuxième couche isolante (44) est formée par une opération SOG (application par centrifugation) à des fins de planêité (planarisation). 13. Procédé selon la revendication 10, dans lequel, au cours de ladite étape (4), la deu:ième couche isolante (44) est formée par une opération CMP (polissage chimique et mécanique) à des fins de SR 14003 TW/EW planéité (planarisation). 14. Procédé selon la revendication 10, dans lequel ladite étape (5) comprend les sous-étapes de: (i) formation d'une couche de photorésist (réserve_ photosensible) (51), qui est sélectivement éliminée pour définir les premières parties de ladite structure en forme de grille en tant que lignes de bits (43a, 43b) et pour définir lesdites deuxièmes parties de ladite structure en forme de grille en tant que zones de canal (50a, 50b, 50c, 50d, 50e, 50f); (ii) exécution d'une opération d'implantation d'ions afin de diffuser des impuretés dans les lignes de bits (43a, 43b) pour augmenter leur conductivité; et (iii) élimination de la couche de photorésist (51). 15. Procédé selon la revendication 10, dans lequel ladite étape (8) comprend les sous-étapes de: (i) dépôt d'une couche diélectrique (57) sur la totalité de la face supérieure de la plaquette; (ii) formation d'une couche de photorésist (59) sur la couche diélectrique (57), ladite couche de photorêsist étant prédéfinie de manire à comporter une pluralité d'ouvertures qui exposent les zones situées au-dessus d'un certain nombre de zones de canal sélectionnées, associées aux cellules de mémoire MOSFET destinées à être mises dans un état actif permanent, représentant un premier chiffre binaire, tandis que les zones de canal non exposées sont associées aux cellules de mémoire MOSFET destinées à être mises dans un état non actif permanent representant un deuxième chiffre binaire; (iii) exécution d'une opération d'implantation d'ions de manière à diffuser une impureté dans les canaux exposés; et (iv) élimination de la couche de photorésist (59). SR 14003 TW/EW 16. Procédé de fabrication d'un dispositif ROM, comprenant les étapes de: (1) formation d'une première couche isolante (41) sur un substrat de semi-conducteur (40); (2)- formation d'une couche de semi- conducteur (43) sur la première couche isolante (41) et, ensuite, exécution d'une opération d'implantation d'ions, sur la couche de semi- conducteur, de manière à en ajuster la concentration; (3) exécution d'une opération de photolithographie et de gravure chimique sur la couche de semi-conducteur (43) afin d'éliminer des parties sélectionnées de la couche de semi-conducteur pour former une structure sensiblement en forme de grille ayant une pluralité de premières parties sensiblement parallèles et espacées, orientées dans une première direction (X), et une pluralité de deuxièmes parties sensiblement parallèles et espacées, orientées dans une deuxième direction (Y) sensiblement à angle droit par rapport à la premiere direction, les parties éliminées de la couche de semi- conducteur formant une oluralité de cavités (45); (4) formation d'une pluralité de deuxièmes couches isolantes (44) planes (planarisées) pour remplir les cavités (45); (5) formation d'une couche de photorêsist (51), qui est sélectivement éliminée pour définir les premières parties de la structure en forme de grille en tant que lignes de bits (43a, 43b) et pour définir les deuxièmes parties de la structure en forme de grille en tant que zones de canal (50a, 50b, 50c, 50d, 50e, f); exécution d'une opération d'implantation d'ions de manière à diffuser des impuretés dans les lignes de bits (43a, 43b) afin d'augmenter leur conductivité; et ensuite SR 14003 TW/EW élimination de la couche de photorésist (51); (6) formation d'une troisième couche isolante (49) recouvrant la couche de semi-conducteur (43) et les deuxièmes couches isolantes (44); (7) formation d'une couche conductrice (53) sur la troisième couche isolante (49), et élimination subséquente de parties sélectionnées de la couche conductrice (53) pour former une pluralité de lignes de mots (53a, 53b) sensiblement parallèles et espacées, orientées dans la deuxième direction (Y) et situées sensiblement au-dessus des zones de canal (50a, 50b, c, 50d, 50e, 50f); et (8) exécution d'une opération de définition de code et d'implantation pour programmer des données dans le dispositif ROM. 17. Procédé selon la revendication 16, dans lequel, au cours de ladite étape (2), la couche de semi-conducteur (43) est une couche de silicium amorphe intrinsèque. 18. Procédé selon la revendication 16, dans lequel, au cours de ladite étape (2), la couche de semi-conducteur (43) est du type P. 19. Procédé selon la revendication 16, dans lequel, au cours de ladite étape (2), la couche de semi-conducteur (43) est du type N. 20. Procédé selon la revendication 16O, dans lequel, au cours de ladite étace (8), l'imoureté est diffusée dans un groupe sélectionné de canaux afin de régler leur tension de seuil à un premier niveau, représentant la mémorisation d'un premier chiffre binaire dans les cellules de mémoire associées. 21. Procédé selon la revendication 20, dans lequel, au cours de ladite étaoe (8), il n'y a pas de diffusion d'impureté dans un groupe sélectionné de canaux afin de réoler leur tension de seuil à un SR 14003 TW/EW deuxième niveau, représentant la mémorisation d'un deuxième chiffre binaire dans les cellules de mémoire associées. 22. Procédé selon la revendication 16, dans lequel, au cours de ladite étape (8), l'impureté est du type P. 23. Procédé selon la revendication 16, dans lequel, au cours de ladite étape (8), l'impureté est du type N. SR 14003 TW/EW