Brevet FR2752491A1 — publié le 19980220

STRUCTURE D'ELECTRODE DE CONDENSATEUR DE STOCKAGE POUR UN DISPOSITIF DE MEMOIRE Cette invention concerne de façon générale un dispositif de mé- mémoire à semiconducteurs, et elle concerne plus particulièrement une 5 structure d'une cellule de mémoire vive dynamique (ou DRAM) ayant un transistor de transfert et un condensateur de stockage de charge de type en arbre. La figure 1 est un schéma de circuit d'une cellule de mémoire classique pour un dispositif DRAM. Comme représenté sur le dessin, une 10 cellule de DRAM est essentiellement constituée par un transistor de transfert T et un condensateur de stockage de charge C. Une borne de source du transistor de transfert T est connectée à une ligne de bit BL correspondante, et une borne de drain de ce transistor est connectée à une électrode de stockage 6 du condensateur de stockage de charge C. 15 Une borne de grille du transistor de transfert T est connectée à une ligne de mot WL correspondante. Une électrode opposée 8 du condensateur C est connectée à une source de tension constante. Une pellicule diélectri- que 7 est formée entre l'électrode de stockage 6 et l'électrode opposée 8 du condensateur C. 20 Dans le processus de fabrication de dispositif DRAM classique, on forme des condensateurs pratiquement bidimensionnels, appelés condensateurs de type plan, pour l'utilisation avec les dispositifs DRAM clas- siques ayant une capacité de stockage inférieure à 1 Mo (million d'oc- tets). Dans le cas d'un dispositif DRAM ayant une cellule de mémoire qui 25 utilise un condensateur de type plan, des charges électriques sont stockées sur des électrodes disposées sur la surface principale d'un substrat semiconducteur, ce qui fait que la surface principale doit avoir une aire relativement grande. Ce type de cellule de mémoire ne convient donc pas pour un dispositif DRAM ayant un niveau d'intégration élevé. Pour un dispositif DRAM à haut niveau d'intégration, comme un dispositif DRAM ayant plus de 4 Mo de mémoire, on a introduit une structure de condensateur tridimensionnelle, que l'on appelle un condensateur de type 5 empilé ou de type tranchée. Avec le condensateur de type empilé ou de type tranchée, il a été possible d'obtenir une plus grande capacité de mémoire pour une aire de surface similaire. Cependant, pour réaliser un dispositif à semicon- ducteurs ayant un niveau d'intégration encore plus élevé, comme un cir- 10 cuit à très haut niveau d'intégration (ou VLSI) ayant une capacité de 64 Mo, un condensateur ayant une structure tridimensionnelle simple, comme le condensateur classique de type empilé ou de type tranchée, s'avère être insuffisant. Une solution pour améliorer la capacité d'un condensateur de 15 stockage de cellule de mémoire DRAM, consiste à utiliser ce que l'on ap- pelle le condensateur empilé de type à ailettes, dont un exemple est pro- posé par Ema et al. dans "3-Dimensional Stacked Capacitor Cell for 16M and 64M DRAMs", International Electronic Devices Meeting, pages 592- 595, décembre 1988. Le condensateur empilé de type à ailettes com- 20 prend des électrodes et des pellicules diélectriques qui s'étendent hori- zontalement avec une forme en ailette dans un ensemble de couches empilées, pour augmenter les aires de surface des électrodes. Des dis- positifs DRAM ayant le condensateur empilé de type à ailettes sont éga- lement décrits dans les brevets des E.U.A. n 5 071 783; 5 126 810; et 5 25 206 787. Une autre solution pour améliorer la capacité d'un condensateur de stockage de cellule de mémoire consiste à utiliser ce que l'on appelle le condensateur empilé de type cylindrique, dont un exemple est proposé par Wakamiya et al. dans "Novel Stacked Capacitor Cell for 64-Mb 30 DRAM", 1989, Symposium on VLSi Technology, Digest of Technical Pa- pers, pages 69-70. Le condensateur empilé de type cylindrique comprend des électrodes et des pellicules diélectriques qui s'étendent verticale- ment avec une forme cylindrique, pour augmenter les aires de surface des électrodes. Un dispositif DRAM comportant le condensateur empilé 35 de type cylindrique est également décrit dans le brevet des E.U.A. n 5 077 688. Avec la tendance à une densité d'intégration accrue, il est né- cessaire de réduire encore davantage la taille de la cellule de DRAM dans un plan (c'est-à-dire la surface qu'elle occupe dans un plan). De 5 façon générale, une réduction de la taille de la cellule de mémoire con- duit à une réduction de la capacité de stockage de charge (capacité électrique) du condensateur de stockage. De plus, lorsque la capacité électrique est réduite, la probabilité d'apparition d'erreurs transitoires ré- sultant de l'incidence de rayons x est augmentée. Il existe donc toujours 10 dans ce domaine un besoin portant sur une nouvelle structure de con- densateur de stockage qui puisse maintenir la capacité électrique, tout en occupant une plus faible aire de surface du dispositif, ainsi que sur un procédé approprié pour fabriquer la structure. Un but de l'invention est donc de procurer un dispositif de mé- 15 moire à semiconducteurs ayant une structure de condensateur de type en arbre qui procure une aire accrue pour le stockage de charge, sans utili- ser une aire de surface supplémentaire du dispositif. Un mode de réalisation préféré de l'invention procure un dispo- sitif de mémoire à semiconducteurs ayant un condensateur. Le dispositif 20 de mémoire à semiconducteurs comprend un substrat, un transistor de transfert ayant des régions de source/drain, formé sur le substrat, et un condensateur de stockage connecté électriquement à l'une des régions de source/drain du transistor de transfert. Le condensateur de stockage de charge comprend en outre une couche conductrice en forme de tronc 25 ayant une extrémité inférieure connectée électriquement à l'une des ré- gions de source/drain du transistor de transfert, la couche conductrice en forme de tronc s'étendant premièrement de façon pratiquement verticale à partir de l'extrémité inférieure, sur une certaine distance, et s'étendant ensuite vers l'intérieur, presque horizontalement; au moins une couche 30 conductrice en forme de branche, ayant une section transversale pratiquement en L, la couche conductrice en forme de branche ayant une extrémité connectée à la surface interne de la couche conductrice en forme de tronc, la couche conductrice en forme en tronc et la couche conductrice en forme de branche formant en combinaison une électrode de 35 stockage pour le condensateur de stockage de charge; une couche di- électrique formée sur des surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche; et une couche conductrice de recouvrement recouvrant la couche diélectrique, la couche conductrice de recouvrement remplissant la fonction d'une élec- 5 trode opposée du condensateur de stockage de charge. Selon un aspect de l'invention, la couche conductrice en forme de tronc comprend une section de tronc inférieure ayant une extrémité inférieure connectée électriquement à l'une des régions de source/drain du transistor de transfert, une section de tronc intermédiaire s'étendant 10 pratiquement verticalement à partir de l'extrémité supérieure de la sec- tion de tronc inférieure, et une section de tronc supérieure s'étendant presque horizontalement vers l'intérieur à partir de l'extrémité supérieure de la section de tronc intermédiaire. La section de tronc inférieure peut avoir une section transversale en T ou en U, tandis que la section de 15 tronc intermédiaire a essentiellement une forme cylindrique creuse. Un second mode de réalisation préféré de l'invention procure un dispositif de mémoire à semiconducteurs ayant un condensateur. Le dis- positif de mémoire à semiconducteurs comprend un substrat, un transis- tor de transfert ayant des régions de source/drain formé sur le substrat, 20 et un condensateur de stockage de charge connecté électriquement à l'une des régions de source/drain du transistor de transfert. Le conden- sateur de stockage de charge comprend en outre une couche conductrice en forme de tronc ayant une extrémité inférieure connectée électrique- ment à l'une des régions de source/drain du transistor de transfert, la 25 couche conductrice en forme de tronc s'étendant tout d'abord pratique- ment verticalement à partir de l'extrémité inférieure, sur une certaine distance, et s'étendant ensuite vers l'intérieur, presque horizontalement; au moins une couche conductrice en forme de branche, comprenant cha- cune au moins un premier segment et un second segment, le premier 30 segment ayant une première extrémité connectée à la surface interne de la couche conductrice en forme de tronc et une seconde extrémité con- nectée au second segment, le second segment s'étendant sous un pre- mier angle par rapport au premier segment, la couche conductrice en forme de tronc et la couche conductrice en forme de branche formant en 35 combinaison une électrode de stockage pour le condensateur de stock- age de charge; une couche diélectrique recouvrant des surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche; et une couche conductrice de recouvrement qui recou- vre la couche conductrice, la couche conductrice de recouvrement rem- 5 plissant la fonction d'une électrode opposée du condensateur de stock- age de charge. Un troisième mode de réalisation préféré de l'invention procure un dispositif de mémoire à semiconducteurs ayant un condensateur. Le dispositif de mémoire à semiconducteurs comprend un substrat, un transistor de transfert ayant des régions de source/drain, formé sur le substrat, et un condensateur de stockage de charge connecté électriquement à l'une des régions de source/drain du transistor de transfert. Le conden- sateur de stockage de charge comprend en outre une couche conductrice en forme de tronc ayant une extrémité inférieure connectée électriquement à l'une des régions de source/drain du transistor de transfert, la couche conductrice en forme de tronc s'étendant pratiquement verticalement à partir de l'extrémité inférieure; au moins une couche conductrice en forme de branche, avec une extrémité connectée à la surface interne de la couche conductrice en forme de tronc et s'étendant vers l'intérieur 20 en direction du centre de la couche conductrice en forme de tronc, la couche conductrice en forme de tronc et la couche conductrice en forme de branche formant en combinaison une électrode de stockage du con- densateur de stockage de charge; une couche diélectrique recouvrant des surfaces à nu de la couche conductrice en forme de tronc et de la 25 couche conductrice en forme de branche; et une couche conductrice de recouvrement qui recouvre la couche diélectrique, la couche conductrice de recouvrement remplissant la fonction d'une électrode opposée du condensateur de stockage de charge. D'autres caractéristiques et avantages de l'invention seront 30 mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la des- cription se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit d'une cellule de mémoire d'un dispositif DRAM classique; 35 Les figures 2A à 21 sont des coupes destinées à l'explication d'un premier mode de réalisation d'un dispositif de mémoire à semiconducteurs conforme à l'invention, et d'un procédé pour fabriquer celui-ci conformément à l'invention; Les figures 3A à 3D sont des coupes destinées à l'explication 5 d'un second mode de réalisation d'un dispositif de mémoire à semicon- ducteurs conforme à l'invention, et d'un procédé pour fabriquer celui-ci conformément à l'invention; Les figures 4A à 4H sont des coupes destinées à l'explication d'un troisième mode de réalisation d'un dispositif de mémoire à semicon- 10 ducteurs conforme à l'invention, et d'un procédé pour fabriquer celui- ci conformément à l'invention; Les figures 5A à 5D sont des coupes destinées à l'explication d'un quatrième mode de réalisation d'un dispositif de mémoire à semi- conducteurs conforme à l'invention, et d'un procédé pour fabriquer celui- 15 ci conformément à l'invention; et Les figures 6A à 6F sont des coupes destinées à l'explication d'un cinquième mode de réalisation d'un dispositif de mémoire à semi- conducteurs conforme à l'invention, et d'un procédé pour fabriquer celui- ci conformément à l'invention. 20 Premier mode de réalisation préféré En se référant aux figures 2A à 21, on va maintenant présenter à titre d'exemple une description d'un premier mode de réalisation d'un dispositif de mémoire à semiconducteurs ayant un condensateur de stockage de charge de type en arbre conforme à l'invention. 25 En se référant à la figure 2A, on note que l'on soumet à une oxydation thermique par la technique LOCOS (oxydation locale de silicium) une surface d'un substrat en silicium 10, et on forme ainsi une couche d'oxyde de champ 12 ayant une épaisseur qui est par exemple d'environ 300 nm. On forme ensuite une couche d'oxyde de grille 14 30 ayant une épaisseur qui est par exemple d'environ 15 nm, en soumettant le substrat en silicium 10 au traitement d'oxydation thermique. On dépose ensuite sur la totalité de la surface, par dépôt chimique en phase vapeur (ou CVD), ou par dépôt chimique en phase vapeur à basse pression (ou LPCVD), une couche de silicium polycristallin ayant une épaisseur qui est 35 par exemple d'environ 200 nm. Pour obtenir une couche de silicium poly- cristallin de faible résistance, on implante dans la couche de silicium po- lycristallin des impuretés appropriées telles par exemple que des ions de phosphore. On dépose de préférence une couche de métal réfractaire sur la couche de silicium polycristallin, et on effectue ensuite un traitement 5 de recuit pour former un matériau du type silicium polycristallin/siliciure, de façon que la résistance de la couche soit encore diminuée. Le métal réfractaire peut être par exemple du tungstène (W), avec une épaisseur d'environ 200 nm. Ensuite, on soumet le silicium polycristallin/siliciure à un processus de définition de motif, pour former des électrodes de grille 10 (ou lignes de mot) WL1 à WL4, comme représenté sur la figure 2A. On implante ensuite par exemple des ions d'arsenic avec une énergie de 70 keV et une dose d'environ 1 x 1015 atomes/cm2. Dans cette étape, on uti- lise les lignes de mot WL1 à WL4 à titre de couches de masquage. On forme ainsi dans le substrat en silicium 10 des régions de drain 16a et 15 16b et des régions de source 18a et 18b. En se référant ensuite à la figure 2B, on note qu'au cours d'une étape suivante, on utilise le procédé CVD pour déposer une couche iso- lante d'aplanissement 20, consistant par exemple en verre borophospho- silicaté (ou BPSG), jusqu'à une épaisseur qui est par exemple d'environ 20 700 nm. On utilise ensuite le même procédé pour former une couche de protection contre l'attaque 22, qui peut être par exemple une couche de nitrure de silicium ayant par exemple une épaisseur d'environ 100 nm. Après ceci, on utilise des traitements classiques de photolithographie et d'attaque pour attaquer des parties sélectionnées de la couche de pro- 25 tection contre l'attaque 22, de la couche isolante d'aplanissement 20 et de la couche d'oxyde de grille 14, pour former des trous de contact d'électrode de stockage 24a, 24b, qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 22, jusqu'à la surface supérieure des régions de drain 16a et 16b. On dépose ensuite 30 une couche de silicium polycristallin sur la couche de protection contre l'attaque 22, et on utilise des traitements classiques de photolithographie et d'attaque pour définir la couche de silicium polycristallin, de façon à former des couches de silicium polycristallin 26a et 26b délimitant l'em- placement d'une électrode de stockage d'un condensateur de stockage 35 de charge pour chaque cellule de mémoire. Pour augmenter la conducti- vité des couches de silicium polycristallin, on peut par exemple implanter des ions d'arsenic dans les couches. Comme représenté sur le dessin, on remplit les trous de contact d'électrode de stockage 24a, 24b par des couches de silicium polycristallin respectives 26a et 26b, et les couches 5 de silicium polycristallin recouvrent en outre une partie de la surface de la couche de protection contre l'attaque 22. Les couches de silicium po- lycristallin 26a et 26b peuvent cependant être séparées d'une certaine distance par rapport à la couche de protection contre l'attaque 22, comme on le décrira en relation avec un autre mode de réalisation. 10 En se référant ensuite à la figure 2C, on note qu'au cours d'une étape suivante, on dépose sur la tranche une couche isolante épaisse, par exemple de dioxyde de silicium, avec une épaisseur d'environ 700 nm. On utilise ensuite des traitements classiques de photolithographie et d'attaque pour enlever par attaque des parties sélectionnées de la cou- 15 che isolante, pour former des piliers isolants 28, comme représenté sur le dessin. Les piliers isolants sont délimités par un ensemble de cavités 29a et 29b, et les centres des cavités 29a et 29b sont de préférence placés directement au-dessus du centre des régions de drain 16a et 16b respec- tives. 20 En se référant ensuite à la figure 2D, on note qu'à une étape suivante, on forme des éléments d'espacement en silicium polycristallin 30a et 30b sur les parois latérales des piliers isolants 28. Dans ce mode de réalisation préféré, on peut fabriquer les éléments d'espacement en silicium polycristallin 30a et 30b par les étapes suivantes: on dépose 25 une couche de silicium polycristallin jusqu'à une épaisseur qui est par exemple d'environ 100 nm, après quoi on applique un traitement de réduction d'épaisseur par attaque. On utilise ensuite successivement le procédé CVD pour former une couche isolante 32 et une couche de sili- cium polycristallin 34. La couche isolante 32 peut être par exemple une 30 couche de dioxyde de silicium ayant une épaisseur d'environ 100 nm, et l'épaisseur de la couche de silicium polycristallin est par exemple d'envi- ron 100 nm. Pour augmenter la conductivité de la couche de silicium po- lycristallin 34, on peut par exemple implanter des ions d'arsenic dans la couche. 35 En se référant ensuite à la figure 2E, on note que dans une étape suivante, on utilise le procédé CVD pour déposer une couche isolante 36 sur la surface de la couche de silicium polycristallin 34, de pré- férence de façon à remplir au moins le reste des cavités 29a et 29b entre les piliers isolants 28. Dans ce mode de réalisation préféré, I'épaisseur 5 de la couche isolante 36 est par exemple d'environ 700 nm. En se référant ensuite à la figure 2F, on note que dans une étape suivante, on effectue un polissage chimio-mécanique (ou CMP) sur la surface de la tranche, comme représenté sur la figure 2E, jusqu'à ce qu'une partie supérieure du pilier isolant 28 soit mise à nu. Ensuite, on 10 utilise le procédé CVD pour déposer une couche de silicium polycristallin 38, par exemple jusqu'à une épaisseur d'environ 100 nm. Pour augmenter la conductivité de la couche, on peut implanter par exemple des ions d'arsenic dans la couche de silicium polycristallin 38. En se référant ensuite à la figure 2G, on note qu'à l'étape sui- 15 vante, on accomplit des traitements classiques de photolithographie et d'attaque dans des zones situées approximativement au-dessus des ré- gions de drain 16a, 16b, et dans les zones situées au-dessus des régions intermédiaires entre les condensateurs de stockage de charge adjacents qui sont formés, pour attaquer sélectivement, en succession, première- 20 ment la couche de silicium polycristallin 38, la couche isolante de pilier 28 et la couche isolante 36 à l'intérieur des cavités 29a et 29b, et enfin la couche de silicium polycristallin 34. Les opérations d'attaque ci- dessus ont pour effet de découper les couches de silicium polycristallin 38 et 34 en un certain nombre de sections, c'est-à-dire les sections 38a, 38b et 25 34a, 34b. En se référant ensuite à la figure 2H, on note que dans une étape suivante, on effectue une attaque par voie humide sur la tranche, avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, pour enlever complètement les couches de dioxyde de silicium à 30 nu, comme les couches isolantes 36, 32 et le pilier isolant 28. La fabrica- tion d'électrodes de stockage de condensateurs de stockage de charge pour le dispositif DRAM est ainsi achevée. Comme représenté sur la fi- gure 2H, les électrodes de stockage sont constituées par des couches de silicium en forme de tronc inférieures respectives 28a, 26b; des couches 35 de silicium polycristallin en forme de tronc intermédiaires 30a, 30b; des couches de silicium polycristallin en forme de tronc supérieures 38a, 38b; et des couches de silicium polycristallin en forme de branche 34a, 34b, ayant une section transversale en L. Les couches de silicium polycristallin en forme de tronc inférieures 26a, 26b sont respectivement connec- 5 tées électriquement aux régions de drain 16a et 16b des transistors de transfert respectifs du dispositif DRAM, et elles ont une section transver- sale en T. Les extrémités inférieures des couches de silicium polycristal- lin en forme de tronc intermédiaires 30a, 30b sont connectées à la périphérie des couches de silicium polycristallin en forme de tronc inférieures 10 26a et 26b, et elles s'étendent pratiquement verticalement à partir de celles-ci, en s'éloignant de la surface du substrat 10. Une extrémité des couches de silicium polycristallin en forme de tronc supérieures respecti- ves 38a, 38b est connectée à l'extrémité supérieure des couches de silicium polycristallin en forme de tronc intermédiaires 30a et 30b, et les 15 couches 38a, 38b s'étendent horizontalement vers l'intérieur à partir de cette extrémité, parallèlement à la surface du substrat 10. Les couches de silicium polycristallin en forme de tronc intermédiaires 30a, 30b peuvent avoir une forme générale cylindrique creuse, mais leur section transversale horizontale (non représentée) peut être circulaire, rectan20 gulaire ou avoir d'autres formes appropriées, comme il apparaTtra aisé- ment à l'homme de l'art. Les couches de silicium polycristallin en forme de branche 34a, 34b sont fixées aux surfaces inférieures des couches de silicium polycristallin en forme de tronc supérieures 38a et 38b, et elles s'étendent verticalement vers le bas en direction de la surface du subs25 trat 10, sur une certaine longueur, avant de s'étendre horizontalement vers l'intérieur en direction du centre des couches de silicium polycristal- lin en forme de tronc intermédiaires 30a et 30b. Du fait de la forme parti- culière de la section transversale des électrodes de stockage dans l'in- vention, les électrodes de stockage sont appelées ci-après dans cette 30 description des "électrodes de stockage en forme d'arbre", et les conden- sateurs qui sont ainsi réalisés sont appelés des "condensateurs de stockage de charge en arbre". Bien entendu, les couches de silicium po- lycristallin 30a, 34a et 38a sont en contact électrique mutuel et avec la couche 26a, et donc également avec les régions de drain 16a, et de fa- 35 çon similaire les couches 38b, 34b, 30b et 26b sont en contact mutuel et avec la région de drain 16b. En se référant ensuite à la figure 21, on note que dans une étape suivante, on forme respectivement des pellicules diélectriques 40a, 40b sur les surfaces de l'électrode de stockage en forme d'arbre 26a, 5 30a, 34a, 38a et de l'électrode de stockage en forme d'arbre 26b, 30b, 34b, 38b. Les pellicules diélectriques 40a, 40b peuvent consister par exemple en dioxyde de silicium, nitrure de silicium, NO (nitrure de sili- cium/dioxyde de silicium), ONO (dioxyde de silicium/nitrure de silicium/ dioxyde de silicium) ou autres. Ensuite, on forme sur les pellicules di- 10 électriques 40a, 40b une électrode opposée 42 en silicium polycristallin, qui est placée face aux électrodes de stockage (26a, 30a, 34a, 38a, et 26b, 30b, 34b, 38b). Le processus pour la formation de l'électrode oppo- sée 42 comprend une première étape qui consiste à déposer une couche de silicium polycristallin, par le procédé CVD, jusqu'à une épaisseur qui 15 est par exemple d'environ 100 nm, une seconde étape qui consiste à diffuser des impuretés de type N dans la couche de silicium polycristallin, pour augmenter la conductivité, et une étape finale qui consiste à utiliser des traitements classiques de photolithographie et d'attaque pour enlever par attaque des parties sélectionnées de la couche de silicium polycris- 20 tallin. La fabrication du condensateur de stockage de charge de type en arbre pour le dispositif DRAM est ainsi achevée. Bien que ceci ne soit pas représenté sur la figure 21, pour achever la fabrication de la puce de DRAM elle-même, des étapes sui- vantes comprennent la fabrication de lignes de bit, de plages de con- 25 nexion, d'interconnexions et de passivations, ainsi que le conditionne- .DTD: ment. Ces étapes ne font intervenir que des techniques classiques et el- les ne font pas partie de l'invention, ce qui fait qu'une description dé- taillée n'est pas nécessaire et ne sera pas présentée ici. Second mode de réalisation préféré 30 Dans le premier mode de réalisation précédent, donné à titre d'exemple, l'électrode de stockage de type en arbre qui est décrite ne comporte qu'une seule électrode en forme de branche ayant une section transversale en L. Le nombre de branches n'est cependant pas limité à un, et peut être de deux ou plus. On va maintenant décrire à titre 35 d'exemple un second mode de réalisation d'une électrode de stockage en forme d'arbre conforme à l'invention, qui comprend deux électrodes en forme de branche ayant chacune une section transversale en L. La description suivante du second mode de réalisation d'un dis- positif de mémoire à semiconducteurs ayant un condensateur de stock- 5 age de charge de type en arbre fabriqué conformément à l'invention, est présentée en se référant aux figures 3A à 3D. Ce mode de réalisation d'un dispositif de mémoire à semiconducteurs conforme à l'invention, constituant un exemple, est produit par le second procédé préféré pour fabriquer un dispositif de mémoire à semiconducteurs. 10 Le condensateur de stockage de type en arbre du second mode de réalisation est basé sur la structure de la figure 2D. Les éléments des figures 3A à 3D qui sont identiques à ceux de la figure 2D sont désignés par les mêmes références numériques. En se référant à la figure 3A conjointement à la figure 2D, on 15 note que l'on utilise le procédé CVD pour former successivement des couches isolantes et de silicium polycristallin supplémentaires alternées, comprenant une première couche isolante supplémentaire 44, une pre- mière couche de silicium polycristallin supplémentaire 46 et une couche isolante supplémentaire 48. Les couches isolantes 44, 48 sont de préfé- 20 rence formées par exemple en oxyde de silicium. Chaque couche com- prenant la couche isolante 44 et la couche de silicium polycristallin 46 est déposée jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et la couche isolante 48 est déposée jusqu'à une épaisseur qui est par exemple d'environ 700 nm. Pour augmenter la conductivité de la couche 25 de silicium polycristallin 46, on peut implanter par exemple des ions d'arsenic dans la couche. En se référant ensuite à la figure 3B, on note qu'à une étape suivante, on applique la technique de polissage chimio-mécanique à la surface représentée sur la figure 3A, jusqu'à ce qu'au moins la partie su- 30 périeure du pilier isolant 28 soit mise à nu. On utilise ensuite le procédé CVD pour déposer une couche de silicium polycristallin 50 jusqu'à une épaisseur qui est par exemple d'environ 100 nm. Pour augmenter la conductivité de la couche de silicium polycristallin 50, on peut implanter par exemple des ions d'arsenic dans la couche. 35 En se référant ensuite à la figure 3C, on note qu'à une étape suivante, on accomplit des traitements classiques de photolithographie et d'attaque dans des zones qui se trouvent approximativement au-dessus des régions de drain 16a, 16b, et dans les zones situées au-dessus des régions intermédiaires entre les condensateurs de stockage de charge 5 adjacents qui sont formés, dans le but d'enlever sélectivement par atta- que, en succession, premièrement la couche de silicium polycristallin 50, la couche isolante de pilier 28 et la couche isolante 48 à l'intérieur des cavités 29a et 29b, ensuite à nouveau la couche isolante de pilier 28 et la couche isolante 44 à l'intérieur des cavités 29a et 29b, et finalement la 10 couche de silicium polycristallin 34. Les opérations d'attaque cidessus ont pour effet de découper les couches de silicium polycristallin 50, 46 et 34 en un certain nombre de sections, c'est-à-dire les sections 50a, 50b, 46a, 46b et 34a, 34b. En se référant ensuite à la figure 3D, on note que dans une 15 étape suivante on effectue sur la tranche une opération d'attaque par voie humide avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, pour enlever complètement les couches de dioxyde de silicium à nu, telles que les couches isolantes 48, 44, 32 et le pilier isolant 28. La fabrication d'électrodes de stockage de condensa- 20 teurs de stockage de charge pour le dispositif DRAM est ainsi achevée. Comme représenté sur la figure 3D, les électrodes de stockage sont constituées par des couches de silicium polycristallin en forme de tronc inférieures 26a, 26b; des couches de silicium polycristallin en forme de tronc intermédiaires 30a, 30b; des couches de silicium polycristallin en 25 forme de tronc supérieures 50a, 50b; et deux couches de silicium poly- cristallin en forme de branche, respectivement 34a, 46a et 34b, 46b, ayant chacune une section transversale en L. Les couches de silicium polycristallin en forme de tronc inférieures 26a, 26b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transis- 30 tors de transfert respectifs du dispositif DRAM, et elles ont une section transversale en T. Les extrémités inférieures des couches de silicium polycristallin en forme de tronc intermédiaires 30a, 30b sont connectées à la périphérie des couches de silicium polycristallin en forme de tronc inférieures 26a et 26b, et elles s'étendent de façon pratiquement verti- 35 cale à partir de celle-ci, en s'éloignant de la surface du substrat 10. Une extrémité des couches de silicium polycristallin en forme de tronc supérieures respectives, 50a, 50b, est connectée à l'extrémité supérieure des couches de silicium polycristallin en forme de tronc intermédiaires 30a et 30b, et les couches 50a et 50b s'étendent horizontalement vers l'intérieur 5 à partir de cette extrémité supérieure, parallèlement à la surface du substrat 10. Les couches de silicium polycristallin en forme de tronc intermédiaires 30a, 30b peuvent avoir de façon générale une forme géné- rale cylindrique creuse, mais leur section horizontale (non représentée) peut être circulaire, rectangulaire ou avoir d'autres formes appropriées 10 qui suivent la forme du pilier isolant 28, comme il apparaîtra aisément à l'homme de l'art. Les deux couches de silicium polycristallin en forme de branche respectives 34a, 46a et 34b, 46b sont fixées aux surfaces inférieures respectives des couches de silicium polycristallin en forme de tronc supérieures 50a et 50b, et elles s'étendent verticalement vers le 15 bas en direction de la surface du substrat 10, sur une certaine longueur, avant de s'étendre horizontalement vers l'intérieur, en direction du centre. Des étapes de traitement suivantes, par exemple l'application des pellicules diélectriques et de l'électrode opposée, ne diffèrent pas nota- blement du processus décrit en relation avec le premier mode de réalisa20 tion, et par conséquent elles ne sont pas décrites à nouveau en détail ici. Troisième mode de réalisation préféré Dans les premier et second modes de réalisation précédents, qui constituent des exemples, la partie en forme de branche de l'élec- trode de stockage en forme d'arbre a une section transversale en L, et la 25 couche de silicium polycristallin en forme de tronc inférieure a une sec- tion transversale en T. L'invention n'est cependant pas limitée à une telle structure. Le nombre de segments rectilignes dans l'électrode en forme de branche n'est pas limité seulement à deux, mais peut être augmenté jusqu'à trois ou plus. En outre, une partie de la couche de silicium poly- 30 cristallin en forme de tronc inférieure peut avoir une structure creuse, augmentant ainsi l'aire de surface de l'électrode de stockage, et donc la capacité électrique du dispositif. La description qui suit porte sur un troi- sième mode de réalisation, constituant un exemple, dans lequel la partie en forme de branche de chaque électrode de stockage en forme d'arbre a 35 quatre segments rectilignes ayant une section transversale en zigzag, et la couche de silicium polycristallin en forme de tronc inférieure a une section transversale en U, ce qui augmente l'aire de surface de l'électrode de stockage. En se référant aux figures 4A à 4F, on présentera ensuite à ti- 5 tre d'exemple une description du troisième mode de réalisation d'un dis- positif de mémoire à semiconducteurs ayant un condensateur de stock- age de charge de type en arbre, formé conformément à l'invention. Ce mode de réalisation du dispositif de mémoire à conforme à l'invention, qui constitue un exemple, est produit par un troisième procédé préféré 10 pour fabriquer un dispositif de mémoire à semiconducteurs. L'électrode de stockage de type en arbre du troisième mode de réalisation est basée sur la structure de la figure 2A. Les éléments des figures 4A à 4F qui sont identiques à ceux de la figure 2A sont donc dé- signés par les mêmes références numériques. 15 En se référant à la figure 4A conjointement à la figure 2A, on note que l'on utilise le procédé CVD pour déposer une couche isolante d'aplanissement 52, en utilisant par exemple du verre borophosphosili- caté (ou BPSG). On utilise ensuite à nouveau le même procédé pour dé- poser une couche de protection contre l'attaque 54, par exemple une 20 couche de nitrure de silicium. Ensuite, on utilise des traitements classi- ques de photolithographie et d'attaque pour attaquer sélectivement, en succession, la couche de protection contre l'attaque 54, la couche iso- lante d'aplanissement 52 et la couche d'oxyde de grille 14. Ceci a pour effet de former des trous de contact d'électrode de stockage 56a et 56b. 25 Les trous de contact d'électrode de stockage 56a et 56b s'étendent res- pectivement à partir d'une surface supérieure de la couche de protection contre l'attaque 54, jusqu'à une surface supérieure des régions de drain 16a et 16b. On dépose ensuite une couche de silicium polycristallin et on utilise des traitements classiques de photolithographie et d'attaque pour 30 définir la couche de silicium polycristallin de façon à former des couches de silicium polycristallin 58a et 58b, comme représenté sur la figure 4A, marquant l'emplacement de l'électrode de stockage du condensateur de stockage de charge pour chaque cellule de mémoire. Pour augmenter la conductivité des couches de silicium polycristallin, on peut implanter par 35 exemple des ions d'arsenic dans les couches. Comme représenté sur la figure 4A, les couches de silicium polycristallin 58a et 58b recouvrent des parties de la surface de la couche de protection contre l'attaque 54. Les couches de silicium polycristallin 58a et 58b recouvrent également les surfaces intérieures des trous de contact d'électrode de stockage 56a et 5 56b, sans remplir complètement les trous. Par conséquent, les couches de silicium polycristallin 58a et 58b forment une structure creuse avec une section transversale en U. Ensuite, on dépose une couche isolante épaisse, par exemple une couche de dioxyde de silicium ayant une épaisseur d'environ 700 nm, et on utilise des techniques photolithogra- 10 phiques classiques pour former une couche de résine photosensible 60. On applique ensuite une attaque anisotrope pour enlever par attaque une partie de la couche isolante, ce qui conduit à la formation de couches isolantes en saillie 62a, 62b et 62c, comme représenté sur la figure 4A. En se référant ensuite à la figure 4B, on note que dans une 15 étape suivante, on applique une technique d'érosion de résine photosen- sible pour enlever par érosion une partie de la couche de résine photosensible 60 et pour former une couche de résine photosensible 60a qui est réduite à la fois en largeur et en épaisseur (hauteur). Une partie de la surface des couches isolantes en saillie 62a, 62b, 62c se trouvant précé20 demment sous la couche de résine photosensible 60 non érodée, est ainsi mise a nu. En se référant ensuite à la figure 4C, on note qu'à une étape suivante on effectue une attaque anisotrope sur les surfaces à nu des couches isolantes en saillie 62a, 62b, 62c et de la couche isolante rési- 25 duelle. Des structures de piliers isolants 64 ayant des parois latérales en escalier, en coupe transversale, sont ainsi formées. Après ceci, on en- lève la couche de résine photosensible. En se référant ensuite à la figure 4D, on note qu'à une étape suivante on utilise successivement le procédé CVD pour former une cou- 30 che de silicium polycristallin 66 et une couche isolante épaisse 68, après quoi on applique un polissage chimio-mécanique à la surface de la tran- che pour enlever par polissage la partie supérieure, jusqu'à ce qu'au moins la surface supérieure de la structure de pilier isolant 64 soit mise à nu. Pour augmenter la conductivité de la couche de silicium polycristallin 35 66, on peut implanter par exemple des ions d'arsenic dans la couche. En se référant ensuite à la figure 4E, on note qu'à une étape suivante, on utilise le procédé CVD pour déposer une couche de silicium polycristallin 70 jusqu'à une épaisseur qui est par exemple d'environ 100 nm. Pour augmenter la conductivité de la couche de silicium polycristallin 5 70, on peut implanter par exemple des ions d'arsenic dans la couche. Après ceci, on utilise des traitements classiques de photolithographie et d'attaque pour attaquer, en succession, la couche de silicium polycristal- lin 70 et le pilier isolant 64, jusqu'à ce que la surface de la couche de protection contre l'attaque 54 soit atteinte, pour former un ensemble 10 d'ouvertures 72, chacune d'elles étant disposée entre deux zones adjacentes dans lesquelles des condensateurs de stockage de charge sont en cours de formation. On forme ensuite des couches de silicium polycristallin 74a et 74b sur les parois latérales des ouvertures 72. Dans ce mode de réalisation préféré, on peut former les couches de parois latérales en 15 silicium polycristallin 74a et 74b en déposant tout d'abord une couche de silicium polycristallin jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et en réduisant ensuite son épaisseur par attaque. Pour aug- menter la conductivité des couches de silicium polycristallin 74a et 74b, on peut implanter par exemple des ions d'arsenic dans les couches. 20 En se référant ensuite à la figure 4F, on note qu'à une étape suivante on accomplit ensuite des traitements classiques de photolitho- graphie et d'attaque, dans des zones qui sont approximativement au- dessus des régions de drain 16a et 16b, pour enlever sélectivement par attaque, en succession, premièrement la couche de silicium polycristallin 25 70, ensuite la couche isolante épaisse 68 et enfin la couche de silicium polycristallin 66. Les opérations d'attaque ci-dessus ont pour effet de dé- couper les couches de silicium polycristallin 70 et 66 en un certain nom- bre de sections, c'est-à-dire des sections 70a, 70b et 66a, 66b. Enfin, on utilise une opération d'attaque par voie humide pour attaquer la tranche 30 avec la couche de protection contre l'attaque 54 à titre de point final de l'attaque, pour enlever complètement les couches de dioxyde de silicium à nu, telles que la couche isolante 68 et la structure de pilier isolant 64 résiduelle. La fabrication des électrodes de stockage du condensateur de stockage de charge pour le dispositif DRAM est ainsi achevée. Comme 35 représenté sur la figure 4F, les électrodes de stockage sont constituées par des couches de silicium polycristallin en forme de tronc inférieures respectives 58a, 58b; des couches de silicium polycristallin en forme de tronc intermédiaires 74a, 74b; des couches de silicium polycristallin en forme de tronc supérieures 70a, 70b; et des couches de silicium poly- 5 cristallin en forme de branche respectives 66a, 66b ayant quatre segments rectilignes avec une section transversale en zigzag (ou une section transversale en double L). Les couches de silicium polycristallin en forme de tronc inférieures 58a, 58b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transistors de trans10 fert pour le dispositif de DRAM, et elles ont une section transversale en U. Les extrémités inférieures respectives des couches de silicium polycristallin en forme de tronc intermédiaires 74a, 74b sont connectées à la périphérie des couches de silicium polycristallin en forme de tronc inférieures respectives 58a et 58b, et elles s'étendent pratiquement vertica15 lement en s'éloignant du substrat 10. Une extrémité des couches de sili- cium polycristallin en forme de tronc supérieures respectives 70a, 70b est connectée à l'extrémité supérieure des couches de silicium polycristallin en forme de tronc intermédiaires 74a et 74b, et ces couches supérieures s'étendent horizontalement vers l'intérieur, parallèlement à la surface du 20 substrat 10. Les couches de silicium polycristallin en forme de tronc in- termédiaires 74a, 74b ont une forme cylindrique creuse, mais leur section horizontale (non représentée) peut être circulaire, rectangulaire ou de n'importe quelle autre forme appropriée qui suit la forme de la structure de pilier isolant 64, comme il apparaîtra aisément à l'homme de l'art. Les 25 couches de silicium polycristallin en forme de branche respectives 66a, 66b sont fixées aux surfaces inférieures des couches de silicium polycristallin en forme de tronc supérieures respectives 70a et 70b, et ces couches en forme de branche s'étendent verticalement vers le bas en direction du substrat 10 sur une certaine longueur, avant de s'étendre à 30 nouveau horizontalement vers l'intérieur sur une autre distance. Des étapes de traitement suivantes, par exemple la formation du diélectrique et de l'électrode opposée, ne diffèrent pas notablement de celles des mo- des de réalisation précédents, et par conséquent elles ne sont pas dé- crites ici en détail. 35 Conformément au principe sous-jacent de ce mode de réalisa- tion préféré, si on désire davantage de segments de la structure en silicium polycristallin en forme de branche, on peut utiliser des structures telles que celles indiquées sur les figures 4B et 4C à titre de base pour des traitements photolithographiques et d'attaque suivis par une ou plu- 5 sieurs attaques anisotropes sur la couche isolante en saillie, pour former un pilier isolant ayant davantage de marches dans la structure en escalier. Conformément au mode de réalisation préféré envisagé ci- dessus, qui constitue un exemple, on peut modifier la forme et l'angle 10 finals de segments de la couche de silicium polycristallin en forme de branche, en changeant la forme et l'angle d'origine des piliers isolants ou des couches isolantes en saillie. Par conséquent, les formes et les an- gles particuliers des piliers isolants et des couches isolantes en saillie ne sont pas limités à ceux qui sont décrits. En fait, on peut utiliser divers 15 procédés pour créer toutes les sortes de formes, comme il apparaîtra ai- sément à l'homme de l'art. Par exemple, en se référant à la figure 4A, on note que l'on peut utiliser une attaque isotrope ou une attaque par voie humide au lieu de l'attaque anisotrope pour enlever par attaque une par- tie de la couche isolante épaisse. Ceci permet la formation de couches 20 isolantes ayant une forme presque triangulaire, par exemple, au lieu des formes rectangulaires qui sont représentées. De plus, après la formation du pilier isolant, on peut former des couches isolantes de parois latérales sur les parois latérales du pilier isolant, pour former des piliers isolants de différentes formes. Par conséquent, de ces manières, ainsi que d'au- 25 tres, on peut modifier les couches de silicium polycristallin en forme de branche pour leur donner divers angles et formes pour satisfaire des exi- gences de conception. Quatrième mode de réalisation préféré Dans les trois modes de réalisation précédents, qui constituent 30 des exemples, les couches de silicium polycristallin en forme de tronc intermédiaires et les couches de silicium polycristallin en forme de tronc supérieures sont formées séparément, et les couches de silicium poly- cristallin en forme de branche sont fixées sur les surfaces inférieures des couches de silicium polycristallin en forme de tronc supérieures. L'inven- 35 tion n'est cependant pas limitée à une telle structure. Dans ce qui suit, on décrit un quatrième mode de réalisation, constituant un exemple, dans lequel les couches de silicium polycristallin en forme de tronc intermédiaires et supérieures sont formées ensemble d'un seul tenant, et les couches de silicium polycristallin en forme de branche sont fixées aux 5 surfaces internes des couches de silicium polycristallin en forme de tronc supérieures. On se référera aux figures 5A à 5C pour décrire le quatrième mode de réalisation d'un dispositif de mémoire à semiconducteurs ayant un condensateur de stockage de charge de type en arbre qui est fabriqué 10 conformément à l'invention. Ce mode de réalisation du dispositif de mé- moire à semiconducteurs conforme à l'invention est produit par un quatrième procédé préféré pour la fabrication d'un dispositif de mémoire à semiconducteurs. L'électrode de stockage de type en arbre du quatrième mode de 15 réalisation est basée sur la structure de la figure 4D. Les éléments des figures 5A à 5C qui sont identiques à ceux de la figure 4D sont donc dé- signés par les mêmes références numériques. En se référant tout d'abord à la figure 5A conjointement à la figure 4D, on note qu'après que le processus de fabrication a atteint le 20 stade représenté sur la figure 4D, on utilise des traitements classiques de photolithographie et d'attaque pour attaquer la structure de pilier iso- lant 64 jusqu'à ce que la surface de la couche de protection contre l'atta- que 54 soit atteinte. Des ouvertures 76 sont ainsi formées entre les zo- nes dans lesquelles des condensateurs de stockage de charge adjacents 25 sont en cours de formation. Les parois latérales des ouvertures 76 sont formées de façon à affleurer les bords extérieurs des couches de silicium polycristallin 66. On utilise ensuite le procédé CVD pour déposer une couche de silicium polycristallin 80 jusqu'à une épaisseur qui est par exemple d'environ 100 nm. Pour augmenter la conductivité de la couche 30 de silicium polycristallin 80, on peut implanter par exemple des ions d'ar- senic dans la couche. En se référant ensuite à la figure 5B, on note que dans une étape suivante on accomplit des traitements de photolithographie et d'attaque classiques dans des zones situées approximativement audessus des régions de drain 16a, 16b, et dans les régions intermédiaires entre les condensateurs de stockage de charge adjacents, pour enlever sélectivement la couche de silicium polycristallin 80, la couche isolante 68 et la couche de silicium polycristallin 66 ainsi que la couche isolante en pilier 64. Les opérations d'attaque ci-dessus ont pour effet de décou5 per les couches de silicium polycristallin 80 et 66 en un certain nombre de sections, c'est-à-dire des sections 80a, 80b et 66a, 66b. En se référant ensuite à la figure 5C, on note que dans une étape suivante on effectue une opération d'attaque par voie humide avec la couche de protection contre l'attaque 54 à titre de point final de l'atta- 10 que, pour enlever les couches à nu de dioxyde de silicium, telles que le reste de la couche isolante 68 et du pilier isolant 64. La fabrication des électrodes de stockage des condensateurs de stockage de charge pour le dispositif DRAM est ainsi achevée. Comme représenté sur la figure 5C, les électrodes de stockage sont constituées par des couches de silicium 15 polycristallin en forme de tronc inférieures respectives 58a, 58b; des couches de silicium polycristallin en forme de tronc supérieures respecti- ves 80a, 80b; et des couches de silicium polycristallin en forme de branche respectives 66a, 66b, ayant quatre segments avec une section transversale en zigzag (ou une section transversale en double L). Les couches 20 de silicium polycristallin en forme de tronc inférieures 58a, 58b sont res- pectivement connectées électriquement aux régions de drain 16a et 16b des transistors de transfert pour le dispositif DRAM, et elles ont une sec- tion transversale en T. Les extrémités inférieures des couches de silicium polycristallin en forme de tronc supérieures 80a, 80b sont connectées à 25 la périphérie respective des couches de silicium polycristallin en forme de tronc inférieures 58a et 58b, et ces couches supérieures s'étendent pra- tiquement verticalement en s'éloignant du substrat 10 sur une certaine longueur, avant de s'étendre horizontalement vers l'intérieur, parallèle- ment au substrat 10, sur une certaine distance. Les couches de silicium 30 polycristallin en forme de tronc supérieures 80a, 80b peuvent avoir de façon générale une forme cylindrique creuse semblable à un chapeau, avec une section transversale en L renversé, mais leur section horizon- tale (non représentée) peut être peut être circulaire, rectangulaire ou de n'importe quelle autre forme appropriée qui suit la forme du pilier isolant 35 68. Les premiers segments des couches de silicium polycristallin en forme de branche 66a, 66b sont fixées fermement et de façon sûre au coin en L renversé des couches de silicium polycristallin en forme de tronc supérieures 80a et 80b. Par conséquent, on peut également consi- dérer que les couches de silicium polycristallin en forme de branche 66a 5 et 66b ont seulement trois segments avec une section transversale en Z. Lorsqu'on les considère de cette manière, les couches de silicium poly- cristallin en forme de branche 66a, 66b s'étendent à partir de la surface interne des couches de silicium polycristallin en forme de tronc supérieu- res 80a, 80b, en étant dirigées premièrement horizontalement vers l'inté10 rieur, et ensuite verticalement vers le bas sur une certaine longueur, avant de s'étendre à nouveau horizontalement vers l'intérieur. Des étapes de traitement suivantes, c'est-à-dire la formation des couches diélectriques et d'électrode opposée, ne diffèrent pas notablement des processus décrits précédemment, et par conséquent ces étapes ne sont 15 pas décrites à nouveau en détail ici. Cinquième mode de réalisation préféré Dans les premier à quatrième modes de réalisation précédents, qui constituant des exemples, la surface inférieure de la partie horizon- tale de la couches de silicium polycristallin en forme de tronc inférieure 20 est illustrée dans une configuration dans laquelle elle vient en contact avec la couche de protection contre l'attaque (22, 54), et de plus la technique de polissage chimio-mécanique est utilisée dans l'enlèvement de la couche de silicium polycristallin qui se trouve au-dessus du pilier isolant (28). L'invention n'est cependant pas limitée nécessairement à ce 25 qui précède. Dans le cinquième mode de réalisation préféré suivant, constituant un exemple, la surface inférieure de la partie horizontale de la couche de silicium polycristallin en forme de tronc inférieure est sépa- rée par une certaine distance de la couche de protection contre l'attaque se trouvant au-dessous, pour augmenter ainsi l'aire de surface de l'élec- 30 trode de stockage. De plus, on décrit une autre technique, comme l'utili- sation de traitements classiques de photolithographie et d'attaque, pour enlever la couche de silicium polycristallin au-dessus du pilier isolant, et former ainsi une structure d'électrode de stockage différente. En outre, dans les premier à troisième modes de réalisation précédents, les cou- 35 ches de silicium polycristallin en forme de tronc intermédiaires sont réali- sées sous la forme de parois latérales en silicium polycristallin. L'inven- tion n'est cependant également pas limitée à une telle structure. Dans le cinquième mode de réalisation préféré qui suit, on décrit la couche de silicium polycristallin en forme de tronc intermédiaire qui est formée par 5 un autre procédé. En se référant aux figures 6A à 6D, on va maintenant présenter une description d'un cinquième mode de réalisation d'un dispositif de mémoire à semiconducteurs ayant un condensateur de stockage de charge de type en arbre formé conformément à l'invention. Ce mode de 10 réalisation du dispositif de mémoire à semiconducteurs conforme à l'in- vention est produit par un cinquième procédé préféré, constituant un exemple, pour fabriquer un dispositif de mémoire à semiconducteurs. L'électrode de stockage de type en arbre du cinquième mode de réalisation est basée sur la structure de la figure 2A. Les éléments des 15 figures 6A à 6D qui sont identiques à ceux de la figure 2A sont donc dé- signés par les mêmes références numériques. En se référant tout d'abord à la figure 6A conjointement à la figure 2A, on note que l'on utilise le procédé CVD pour déposer séquen- tiellement une couche isolante d'aplanissement 82, une couche de pro- 20 tection contre l'attaque 84 et une couche isolante 86. La couche isolante d'aplanissement 82 peut être par exemple une couche de verre boro- phosphosilicaté déposée avec une épaisseur d'environ 700 nm. La cou- che de protection contre l'attaque peut être par exemple une couche de nitrure de silicium déposée jusqu'à une épaisseur d'environ 100 nm. La 25 couche isolante 86 peut être par exemple une couche de dioxyde de sili- cium déposée jusqu'à une épaisseur d'environ 100 nm. Ensuite, on utilise des traitements classiques de photolithographie et d'attaque pour attaquer sélectivement, en succession, la couche isolante 86, la couche de protection contre l'attaque 84, la couche isolante d'aplanissement 82 et 30 la couche d'oxyde de grille 14. Il en résulte que des trous de contact d'électrode de stockage 88a et 88b sont formés. Les trous de contact d'électrode de stockage 88a et 88b s'étendent respectivement à partir d'une surface supérieure de la couche isolante 86 jusqu'à une surface supérieure des régions de drain 16a et 16b. On dépose ensuite une couche de silicium polycristallin sur la surface de la couche isolante 86 et elle remplit les trous de contact d'électrode de stockage 88a et 88b. On utilise à nouveau des traitements classiques de photolithographie et d'attaque pour definir les couches de silicium polycristallin de façon à former des couches de silicium polycristallin 90a et 90b, comme repré- 5 senté sur la figure 6A, délimitant l'emplacement pour l'électrode destockage du condensateur de stockage de charge pour chaque cellule de mémoire. Pour augmenter la conductivité des couches de silicium polycristallin 90a, 90b, on peut implanter par exemple des ions d'arsenic dans les couches. Comme représenté sur la figure 6A, la couche de silicium 10 polycristallin 90a remplit le trou de contact d'électrode de stockage 88a et recouvre une partie de la surface de la couche isolante 86. De façon similaire, la couche de silicium polycristallin 90b remplit le trou de con- tact d'électrode de stockage 88b et recouvre une partie de la surface de la couche isolante 86. 15 En se référant ensuite à la figure 6B, on note qu'à une étape suivante on dépose une couche isolante épaisse, par exemple de dioxyde de silicium, jusqu'à une épaisseur d'environ 700 nm. On utilise ensuite des traitements classiques de photolithographie et d'attaque pour enlever par attaque des parties sélectionnées de la couche isolante, pour former 20 des piliers isolants 92, comme représenté sur le dessin. Les piliers iso- lants 92 sont délimités par un ensemble de cavités 94a et 94b, et les centres des cavités 94a et 94b se trouvent de préférence directement au- dessus des régions de drain respectives 16a et 16b. Après ceci, on uti- lise le procédé CVD pour former une couche de silicium polycristallin 96, 25 et pour former en alternance les couches isolantes 98 et 102, et les cou- ches de silicium polycristallin 100 et 104. Les couches ainsi formées sont successivement la couche de silicium polycristallin 96, la couche isolante 98, la couche de silicium polycristallin 100, la couche isolante 102 et la couche de silicium polycristallin 104. Les couches isolantes 98 et 102 30 peuvent être par exemple des couches de dioxyde de silicium déposées jusqu'à une épaisseur d'environ 100 nm. Les couches de silicium poly- cristallin 96, 100 et 104 peuvent par exemple être déposées jusqu'à une épaisseur d'environ 100 nm. Pour augmenter la conductivité des couches de silicium polycristallin 96, 100, 104, on peut implanter par exemple des 35 ions d'arsenic dans les couches. En se référant ensuite à la figure 6C, on note que dans une étape suivante on utilise des traitements classiques de photolithographie et d'attaque pour attaquer successivement la couche de silicium poly- cristallin 104, la couche isolante 102, la couche de silicium polycristallin 5 100, la couche isolante 98 et la couche de silicium polycristallin 96, pour former un ensemble d'ouvertures 106. Les ouvertures 106 ont pour but de diviser les couches de silicium polycristallin 100, 106 et 96 en différentes sections dans les zones situées au-dessus des piliers isolants 92, telles que les sections 104a, 104b; 100a, 100b; et 96a, 96b, pour séparer élec10 triquement une électrode de stockage d'une électrode voisine. Ensuite, on forme des couches de silicium polycristallin de paroi latérale, 108a et 108b, sur les parois latérales des ouvertures 106, pour connecter électri- quement et former des électrodes de stockage uniques à partir des couches de silicium polycristallin respectives 104a, 100a, 96a et 104b, 100b, 15 96b. Dans ce mode de réalisation préféré, on peut former les couches de silicium polycristallin de paroi latérale 108a et 108b en déposant une couche de silicium polycristallin ayant par exemple une épaisseur d'environ 100 nm, et en faisant suivre cette opération par un traitement d'atta- que de réduction d'épaisseur. 20 En se référant ensuite à la figure 6D, on note qu'à une étape suivante on accomplit ensuite des traitements classiques de photolitho- graphie et d'attaque, dans des zones situées approximativement au- dessus des régions de drain 16a et 16b, pour attaquer sélectivement, en succession, premièrement les couches de silicium polycristallin 104a et 25 104b, ensuite la couche isolante 102, et enfin les couches de silicium polycristallin 100a et 100B. Les opérations d'attaque ci-dessus ont pour effet de diviser de façon supplémentaire en deux sections respectives les couches de silicium polycristallin respectives 104a, 104b et 100a, 100b. Enfin, on effectue une opération d'attaque par voie humide, avec la cou- 30 che de protection contre l'attaque 84 pour le point final de l'attaque, de façon à enlever les couches restantes de dioxyde de silicium à nu, comme les couches isolantes 102, 98 et 86, et le pilier isolant 92. La fa- brication des électrodes de stockage des condensateurs de stockage de charge pour le dispositif DRAM est ainsi achevée. 35 Comme représenté sur la figure 6D, les électrodes de stockage respectives sont constituées par des couches de silicium polycristallin en forme de tronc inférieures respectives 90a, 90b; des couches de silicium polycristallin en forme de tronc intermédiaires respectives 96a, 96b; des couches de silicium polycristallin en forme de tronc supérieures respecti- 5 ves 108a, 108b; et deux couches de silicium polycristallin en forme de branche respectives 104a, 100a et 104b, 100b, chaque branche ayant trois segments formant un zigzag en section transversale. Les couches de silicium polycristallin en forme de tronc inférieures 90a, 90b sont respectivement connectées électriquement aux régions de drain 16a et 16b 10 des transistors de transfert pour le dispositif DRAM, et elles ont une sec- tion transversale en T. Les couches de silicium polycristallin en forme de tronc intermédiaires 96a, 96b ont une section transversale en U. Les surfaces inférieures respectives, c'est-à-dire les parties inférieures res- pectives des couches de silicium polycristallin en forme de tronc intermé- 15 diaires, ayant une forme en U, sont fixées aux surfaces supérieures res- pectives des couches de silicium polycristallin en forme de tronc inférieu- res 90a, 90b, et de ce fait on pourrait également considérer qu'elles font partie des couches de silicium polycristallin en forme de tronc inférieures 90a et 90b. Les parties périphériques des couches de silicium polycris- 20 tallin en forme de tronc intermédiaires, ayant une forme en U, sont con- nectées à la périphérie supérieure des couches de silicium polycristallin en forme de tronc inférieures 90a et 90b, et elles s'étendent pratique- ment verticalement en s'éloignant du substrat 10. Une extrémité des cou- ches de silicium polycristallin en forme de tronc supérieures respectives 25 108a, 108b est connectée à l'extrémité supérieure des couches de sili- cium polycristallin en forme de tronc intermédiaires respectives 96a, 96b, et les couches 108a, 108b s'étendent de façon pratiquement verticale à partir de cet endroit, en s'éloignant du substrat 10. Les couches de sili- cium polycristallin en forme de tronc intermédiaires 96a, 96b peuvent 30 avoir une forme générale cylindrique creuse, mais leur section horizon- tale peut être circulaire, rectangulaire ou de n'importe quelle autre forme appropriée. Les deux couches de silicium polycristallin en forme de bran- che respectives 104a, 100a et 104a, 100b s'étendent respectivement à partir des surfaces internes des couches de silicium polycristallin supé35 rieures 108a, 108b, premièrement dans une direction horizontale paral- lèle au substrat 10, et vers l'intérieur, sur une certaine distance, ensuite verticalement vers le bas sur une certaine longueur, et enfin à nouveau dans une direction horizontale vers l'intérieur. Il apparaîtra aux spécialistes de la fabrication des semicon- 5 ducteurs que les modes de réalisation décrits ci-dessus peuvent être ap- pliqués seuls ou en combinaison pour former des électrodes de stockage de diverses tailles et formes sur une seule puce de DRAM. On considère que toutes ces variantes entrent dans le cadre de l'invention. Des exem- ples supplémentaires sont illustrés sur les figures 4G, 4G' et 4H; 5D; et 10 6E et 6F, comme on va maintenant le décrire brièvement. La figure 4G illustre une variante du premier mode de réalisa- tion dans laquelle, au lieu d'avoir une structure en T, la première couche conductrice a une structure en U, formée de la manière décrite ci-dessus en relation avec la figure 4A. La figure 4G' diffère de la figure 4G par le 15 fait que la branche ayant la section transversale en L, par exemple la branche 34a, est placée et dimensionnée différemment. Sur la figure 4H, la première couche conductrice en forme de U est présente, mais elle comporte un ensemble de branches, comme décrit ci-dessus en relation avec la figure 3D. 20 La figure 5D concerne un mode de réalisation similaire à celui qui est représenté sur la figure 5C, à l'exception du fait que la première couche conductrice a une section transversale en U. La figure 6E illustre une variante du mode de réalisation qui est illustré par exemple sur la figure 2H, dans laquelle la première couche 25 conductrice en T est séparée d'une certaine distance vis-à-vis de la couche isolante 82 et de la couche d'arrêt d'attaque 84, formées comme décrit ci-dessus. D'autre part, la figure 6F est une variante du mode de réa- lisation qui est illustré sur la figure 6D, dans laquelle la première couche conductrice a une section transversale en U. 30 On peut également former dans le cadre de l'invention d'autres combinaisons, non illustrées, qui apparaîtraient aisément à l'homme de l'art, et leur description détaillée n'est donc pas nécessaire. Bien que dans les dessins annexés, les modes de réalisation des drains des transistors de transfert soient basés sur des zones de 35 diffusion dans un substrat en silicium, d'autres variantes, par exemple des régions de drain de type tranchée, sont possibles dans le cadre de l'invention. Les éléments dans les dessins annexés sont des représentations schématiques ayant seulement un but illustratif et ne sont donc pas 5 représentés a l'échelle réelle. Les formes, les dimensions et les angles d'extension des éléments de l'invention qui sont représentés ne doivent pas être considérés comme des limitations du cadre de l'invention. Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de 10 l'invention. REVENDICATIONS 1. Structure d'électrode de condensateur de stockage prévue pour l'utilisation dans une cellule de mémoire à semiconducteurs compre- nant un transistor de transfert formé sur un substrat (10), caractérisée en 5 ce qu'elle comprend: une première couche isolante (20) s'étendant sur le transistor de transfert; une première couche conductrice (26a, 26b) qui pénètre à travers la première couche isolante et vient en contact avec une région de source/drain (16a, 16b) du transistor de transfert; une seconde couche conductrice (30a, 30b) en contact avec la première couche 10 conductrice à une périphérie de celle-ci, et s'étendant en direction opposée au substrat (10); une troisième couche conductrice (38a, 38b) en contact avec la seconde couche conductrice et s'étendant à partir d'une extrémité de la seconde couche conductrice, dans une direction parallèle au substrat (10); et une quatrième couche conductrice (34a, 34b) en 15 contact avec la troisième couche conductrice et s'étendant à partir d'une surface inférieure de la troisième couche conductrice; la structure d'élec- trode de condensateur de stockage comprenant les première, seconde, troisième et quatrième couches conductrices. 2. Structure d'électrode selon la revendication 1, caractérisée 20 en ce que la première couche conductrice (26a, 26b) est une couche ayant une section transversale en T; les seconde et troisième couches conductrices (30a, 30b; 38a, 38b) forment une section transversale en L renversé qui s'étend à partir d'une surface supérieure de la première couche conductrice en T; et la quatrième couche conductrice (34a, 34b) 25 est une couche ayant une section transversale en L. 3. Structure d'électrode selon la revendication 1, caractérisée en ce que la première couche conductrice (58a, 58b) est une couche ayant une section transversale en U; les seconde et troisième couches conductrices (74a, 74b; 70a, 70b) forment une section transversale en L 30 renversé qui s'étend à partir d'une périphérie de la première couche con- ductrice en U; et la quatrième couche conductrice (66a, 66b) est une couche ayant une section transversale en zigzag. 4. Structure d'électrode selon la revendication 1, caractérisée en ce qu'elle comprend en outre: au moins une couche conductrice supplémentaire (46a, 46b) venant en contact avec la troisième couche conductrice (50a, 50b) et s'étendant à partir de la surface inférieure de la troisième couche conductrice; la structure d'électrode de condensateur de stockage comprenant les première, seconde, troisième et quatrième couches conductrices, et la ou les couches conductrices supplémentai- 5 res. 5. Structure d'électrode selon la revendication 4, caractérisée en ce que la première couche conductrice (26a, 26b) a une section trans- versale en T; les seconde et troisième couches conductrices (30a, 30b; 50a, 50b) forment ensemble une section transversale en L renversé qui 10 s'étend à partir d'une surface supérieure de la première couche conduc- trice en T; et la quatrième couche conductrice (34a, 34b) et la ou les couches conductrices supplémentaires (46a, 46b) ont chacune une sec- tion transversale en L. 6. Structure d'électrode selon la revendication 4, caractérisée 15 en ce que la première couche conductrice (58a, 58b) a une section trans- versale en U; les seconde et troisième couches conductrices (30a, 30b; 50a, 50b) forment une section transversale en L renversé qui s'étend à partir d'une périphérie de la première couche conductrice en U (58a, 58b); et la quatrième couche conductrice (34a, 34b) et la ou les couches 20 conductrices supplémentaires (46a, 46b) ont chacune une section transversale en L. 7. Structure d'électrode selon la revendication 1, caractérisée en ce que la première couche conductrice (58a, 58b) a une section trans- versale en U; les seconde et troisième couches conductrices (30a, 30b; 25 50a, 50b) forment une section transversale en L renversé qui s'étend à partir d'une périphérie de la première couche conductrice en U; et la quatrième couche conductrice (34a, 34b) a une section transversale en L. 8. Structure d'électrode selon la revendication 1, caractérisée en ce que les seconde et troisième couches consistent en une couche en 30 L (80a, 80b) formée d'un seul tenant. 9. Structure d'électrode selon la revendication 8, caractérisée en ce que la première couche conductrice (58a, 58b) est une couche ayant une section transversale en T; la couche en L (80a, 80b) formée d'un seul tenant s'étend à partir d'une surface supérieure à la périphérie 35 de la première couche conductrice en T (58a, 58b); et la quatrième cou- che conductrice (66a, 66b) est une couche ayant une section transver- sale en zigzag. 10. Structure d'électrode selon la revendication 8, caractérisée en ce que la première couche conductrice (58a, 58b) est une couche 5 ayant une section transversale en U; la couche en L (80a, 80b) formée d'un seul tenant s'étend à partir d'une périphérie de la première couche conductrice en U (58a, 58b); et la quatrième couche conductrice (66a, 66b) est une couche ayant une section transversale en zigzag. 11. Structure d'électrode selon la revendication 6, caractérisée 10 en ce que la seconde couche conductrice (30a, 30b) s'étend de façon pratiquement perpendiculaire à partir de la périphérie du sommet de la première couche conductrice en U (58a, 58b), dans une direction s'éloi- gnant du substrat; la troisième couche conductrice (50a, 50b) s'étend à partir d'une extrémité de la seconde couche conductrice, de façon prati- 15 quement perpendiculaire à cette dernière, la seconde couche conductrice et la troisième couche conductrice ayant ensemble une section transver- sale en L renversé; et la quatrième couche conductrice (34a, 34b) et la ou les couches conductrices supplémentaires (46a, 46b) ont chacune un premier segment qui s'étend perpendiculairement à partir d'une surface 20 inférieure de la troisième couche conductrice, en direction du substrat (10), et un second segment qui s'étend perpendiculairement à partir du premier segment, en s'éloignant de la seconde couche conductrice, les premier et second segments ayant ensemble une section transversale en L. 12. Structure d'électrode de condensateur de stockage prévue pour l'utilisation dans une cellule de mémoire à semiconducteurs compre- nant un transistor de transfert formé sur un substrat (10), caractérisée en ce qu'elle comprend: une première couche isolante (82) s'étendant sur le premier transistor; une première couche conductrice (90a, 90b) qui pénètre à travers la première couche isolante et vient en contact avec une région de source/drain (16a, 16b) du transistor de transfert; une seconde couche conductrice (96a, 96b) en contact avec la première couche conductrice sur une surface supérieure de celle-ci, et ayant une partie verti- cale à une périphérie de la première couche conductrice qui s'étend de 35 façon à s'éloigner du substrat (10), la partie verticale ayant une extrémi- té; une troisième couche conductrice (108a, 108b) en contact avec la se- conde couche conductrice et s'étendant à partir de l'extrémité de la se- conde couche conductrice, dans une direction perpendiculaire au substrat (10); et au moins une quatrième couche conductrice (100a, 100b; 104a, 5 104b) en contact avec la troisième couche conductrice et s'étendant à partir d'une surface de la troisième couche conductrice; la structure d'électrode de condensateur de stockage comprenant les première, se- conde, troisième et quatrième couches conductrices. 13. Structure d'électrode selon la revendication 12, caractérisée 10 en ce que la première couche conductrice (90a, 90b) a une section trans- versale en T, la partie inférieure de la forme en T étant en contact avec la région de source/drain (16a, 16b) du transistor de transfert; la seconde couche conductrice (96a, 96b) forme une structure ayant une section transversale en U; la ou les quatrièmes couches conductrices (100a, 15 100b; 104a, 104b) ont une section transversale en zigzag comprenant des segments qui s'étendent alternativement parallèlement au substrat (10) et perpendiculairement au substrat. 14. Structure d'électrode selon l'une quelconque des revendi- cations 1, 4, 7 et 12, caractérisée en ce qu'elle comprend en outre une 20 couche diélectrique (40a, 40b) recouvrant les première, seconde et troi- sième couches conductrices ainsi que la ou les quatrièmes couches con- ductrices éventuelles. 15. Condensateur de stockage comportant la structure d'élec- trode de condensateur de stockage selon la revendication 14, caractérisé 25 en ce qu'il comprend en outre: une couche conductrice supplémentaire (42) sur la couche diélectrique (40a, 40b); la couche conductrice supplé- mentaire formant une électrode opposée du condensateur de stockage. 16. Structure d'électrode selon l'une quelconque des revendi- cations 1 ou 12, caractérisée en ce que la première couche conductrice 30 (90a, 90b) est séparée de la première couche isolante (82). 17. Structure d'électrode selon la revendication 1, caractérisée en ce que la première couche conductrice (26a, 26b) a pratiquement une section transversale en T, la partie inférieure de la forme en T venant en contact avec la région de source/drain (16a, 16b) du transistor de trans- 35 fert; la seconde couche conductrice (30a, 30b) s'étend de façon prati- quement perpendiculaire à partir de la périphérie du sommet de la pre- mière couche conductrice en T, en s'éloignant du substrat (10); la troi- sième couche conductrice (38a, 38b) s'étend à partir d'une extrémité de la seconde couche conductrice, de façon pratiquement perpendiculaire à 5 celle-ci, la seconde couche conductrice (30a, 30b) et la troisième couche conductrice (38a, 38b) ayant ensemble une section transversale en L renversé; et la quatrième couche conductrice (34a, 34b) a un premier segment qui s'étend perpendiculairement à partir d'une surface inférieure de la troisième couche conductrice (38a, 38b) en direction du substrat 10 (10), et elle a un second segment qui s'étend perpendiculairement à partir du premier segment, en s'éloignant de la seconde couche conductrice (30a, 30b), les premier et second segments formant une section transversale en L.