Brevet FR2752486A1 — publié le 19980220

PROCEDE DE FABRICATION D'UNE STRUCTURE DE CONDENSATEUR POUR UN DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS L'invention concerne de façon générale des dispositifs de mé- moire à semiconducteurs, et elle concerne plus particulièrement un procédé de fabrication d'une cellule de mémoire vive dynamique (ou DRAM) ayant un transistor de transfert et un condensateur de stockage de charge. La figure 1 est un schéma de circuit d'une seule cellule de mé- moire classique pour un dispositif DRAM. Comme représenté sur le des- sin, une cellule de DRAM est essentiellement constituée par un transistor de transfert T et un condensateur de charge C. Une borne de source du transistor de transfert T est connectée à une ligne de bit correspondante BL, et une borne de drain du transistor est connectée à une électrode de stockage 6 du condensateur de stockage de charge C. Une borne de grille du transistor de transfert T est connectée à une ligne de mot WL correspondante. Une électrode opposée 8 du condensateur C est con- nectée à une source de tension constante. Une pellicule diélectrique 7 est formée entre l'électrode de stockage 6 et l'électrode opposée 8 du condensateur C. Dans le procédé de fabrication de DRAM classique, on utilise essentiellement un condensateur pratiquement bidimensionnel, appelé condensateur de type plan, pour des dispositifs DRAM classiques ayant une capacité de stockage inférieure à 1 Mo (mégaoctet). Dans le cas d'une mémoire DRAM ayant une cellule de mémoire qui utilise un con- densateur de type plan, des charges électriques sont stockées sur des électrodes disposées sur la surface principale d'un substrat semicon- ducteur, ce qui fait que la surface principale doit avoir une aire relative- ment grande. Ce type de cellule de mémoire ne convient donc pas pour une mémoire DRAM ayant un niveau d'intégration élevé. Pour une me- moire DRAM à haut niveau d'intégration, comme une mémoire DRAM ayant plus de 4 Mo de mémoire, on a introduit une structure de conden- sateur tridimensionnelle, constituant ce que l'on appelle un condensateur de type empilé ou de type tranchée. Avec des condensateurs de type empilé ou de type tranchée, il a été possible d'obtenir une plus grande capacité de mémoire pour une aire de surface similaire. Cependant, pour réaliser un dispositif à semi- conducteurs ayant un niveau d'intégration encore plus élevé, comme un circuit à très haut niveau d'intégration (ou VLSI) ayant une capacité de 64 Mo, un condensateur avec une structure tridimensionnelle simple, comme le type empilé ou le type tranchée classique, s'avère être insuffi- sant. Une solution pour améliorer la capacité d'un condensateur de cellule de mémoire DRAM consiste à utiliser ce que l'on appelle le con- densateur empilé de type à ailettes, dont un exemple est proposé par Ema et al., dans "3-Dimensional Stacked Capacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, pages 592-595, décem- bre 1988. Le condensateur empilé de type à ailettes comprend des élec- trodes et des pellicules diélectriques qui s'étendent avec une forme d'ai- lette dans un ensemble de couches empilées. Des mémoires DRAM ayant le condensateur empilé de type à ailettes sont également décrites dans les brevets des E.U.A. n 5 071 783 (Taguchi et al); 5 126 810 (Gotou); 5 196 365 (Gotou); 5 206 787 (Fujioka). Une autre solution pour améliorer la capacité d'un condensateur de cellule de mémoire consiste à utiliser ce que l'on appelle le conden- sateur empilé de type cylindrique, dont un exemple est proposé par Wakamiya et al., dans "Novel Stacked Capacitor Cell for 64-Mb DRAM", 1989, Symposium on VLSI Technology, Digest of Technical Papers, pa- ges 69-70. Le condensateur empilé de type cylindrique comprend des électrodes et des pellicules diélectriques qui s'étendent avec une forme cylindrique, de façon à augmenter les aires de surface des électrodes. Une cellule de mémoire DRAM ayant le condensateur empilé de type cy- lindrique est également décrite dans le brevet des E.U.A. n 5 077 688 (Kumanoya et al.). Avec la tendance à une densité d'intégration accrue, il est né- cessaire de réduire encore davantage la taille de la cellule de mémoire DRAM dans un plan (c'est-à-dire l'aire de surface qu'elle occupe dans un plan). De façon générale, une réduction de la taille de la cellule classique conduit à une réduction de la capacité de stockage de charge (capacité électrique) des condensateurs classiques. De plus, lorsque la capacité électrique est réduite, la probabilité d'erreurs transitoires résul- tant de l'incidence de rayons a est augmentée. Il existe donc dans ce domaine un besoin portant sur une nouvelle structure de condensateur de stockage qui, tout en occupant une aire plus faible dans un plan, puisse maintenir la même capacité électrique, ainsi que sur un procédé appro- prié pour fabriquer la structure. Un but de l'invention est donc de procurer un procédé de fabri- cation d'un dispositif de mémoire à semiconducteurs ayant une structure de condensateur de type en arbre qui procure une aire accrue pour le stockage de charge, sans augmenter l'aire de surface qui est utilisée dans le dispositif. Conformément aux buts précédents de l'invention, ainsi que d'autres, l'invention procure un procédé nouveau et perfectionné pour fabriquer un dispositif de mémoire à semiconducteurs. Conformément à un mode de réalisation préféré de l'invention, le dispositif de mémoire à semiconducteurs comprend un substrat, un transistor de transfert formé sur le substrat et un condensateur de stock- age connecté électriquement à une région de source/drain du transistor de transfert. Le procédé comprend les étapes suivantes: on forme une première couche isolante sur le transistor de transfert, on forme une cou- che de protection contre l'attaque sur la première couche isolante, on forme une seconde couche isolante, on forme une couche empilée sur la seconde couche isolante, la couche empilée contenant une partie en re- trait qui met à nu la seconde couche isolante, on forme une troisième couche isolante à une périphérie de la partie en retrait, on forme une quatrième couche isolante pour remplir la partir en retrait, on enlève la troisième couche isolante, la quatrième couche isolante et une partie de la seconde couche isolante se trouvant directement au-dessous de la troisième couche isolante, pour former une ouverture, I'ouverture ne mettant pas à nu la couche de protection contre l'attaque, on forme une première couche conductrice pour remplir la partie en retrait et l'ouver- ture, on enlève la couche empilée, on forme une cinquième couche iso- lante, on forme une seconde couche conductrice sur la cinquième couche isolante, la seconde couche conductrice pénétrant au moins à travers la cinquième couche isolante, la première couche conductrice, la seconde couche isolante, la couche de protection contre l'attaque et la première couche isolante, et étant connectée électriquement à la région de drain, on enlève une partie de la seconde couche conductrice pour former une couche conductrice en forme de tronc, la première couche conductrice formant une couche conductrice en forme de branche, et les couches conductrices en forme de tronc et en forme de branche formant ensemble une électrode de stockage du condensateur de stockage, on enlève les seconde et cinquième couches isolantes, on forme une forme diélectrique sur des surfaces à nu des première et seconde couches conductrices, et on forme une troisième couche conductrice sur une surface de la couche diélectrique, pour former une électrode opposée. Selon un autre aspect de l'invention, la couche conductrice en forme de tronc est un élément intégré et connecté électrique à la région de source/drain. La section transversale de la couche conductrice en forme de tronc peut avoir une forme en T, ou bien cette couche peut être semblable à un cylindre plein. Selon un autre aspect de l'invention, plusieurs étapes sont en outre incluses après l'enlèvement de la couche empilée et avant la for- mation de la cinquième couche isolante. Les étapes supplémentaires sont les suivantes:on forme une sixième couche isolante et on forme ensuite une quatrième couche isolante sur la sixième couche isolante. Ainsi, la seconde couche conductrice est formée de façon à pénétrer à travers la quatrième couche conductrice et la sixième couche isolante. On forme également un motif dans la quatrième couche conductrice de façon qu'elle devienne une partie de la couche conductrice en forme de bran- che. On enlève ensuite la sixième couche isolante. On forme en outre la pellicule diélectrique sur une surface à nu de la quatrième couche con- ductrice. Selon un autre aspect de l'invention, on utilise une technique chimiomécanique ou d'attaque pour enlever une partie de la seconde couche conductrice sur la cinquième couche isolante. Selon un autre aspect de l'invention, les étapes allant de I'étape de formation de la seconde couche isolante jusqu'à l'étape d'en- lèvement de la couche empilée sont répétées au moins une fois avant la formation de la cinquième couche isolante. Par conséquent, au moins deux couches conductrices en forme de branche sont formées. Un autre mode de réalisation préféré de l'invention procure un procédé de fabrication d'un dispositif de mémoire à semiconducteurs. Le dispositif de mémoire à semiconducteurs comprend un substrat, un tran- sistor de transfert formé sur le substrat, et un condensateur de stockage connecté électriquement à une région de source/drain du transistor de transfert. Le procédé comprend les étapes suivantes: on forme une pre- mière couche isolante sur le transistor de transfert, on forme une pre- mière couche conductrice qui pénètre au moins à travers la première couche isolante et qui est connectée électriquement à la région de source/drain, on forme une seconde couche isolante, on forme une cou- che empilée, contenant une partie en retrait qui met à nu la seconde cou- che isolante, on forme une troisième couche isolante à une périphérie de la partie en retrait, on forme une quatrième couche isolante pour remplir la partie en retrait, on enlève les première et quatrième couches isolan- tes et une partie de la seconde couche isolante se trouvant directement au-dessous de la troisième couche isolante, pour former une ouverture, I'ouverture se trouvant dans la seconde couche isolante mais ne mettant pas à nu la première couche conductrice, on forme une seconde couche conductrice pour remplir la partie en retrait et l'ouverture, on enlève la couche empilée, on forme une cinquième couche isolante, on forme une troisième couche conductrice qui pénètre au moins à travers la cinquième couche isolante, la seconde couche conductrice et la seconde couche isolante, de façon à être connectée électriquement à la première couche conductrice, on définit un motif dans la première couche conductrice pour former une partie de la couche conductrice en forme de tronc, les pre- mière et troisième couches conductrices formant la couche conductrice en forme de tronc, la seconde couche conductrice formant une couche conductrice en forme de branche, et les couches conductrices en forme de tronc et en forme de branche formant une électrode de stockage du condensateur de stockage. On enlève les seconde et cinquième couches isolantes, on forme une couche diélectrique sur des surfaces à nu des première, seconde et troisième couches conductrices, et on forme une quatrième couche conductrice de façon à former une électrode opposée du condensateur de stockage. Selon un autre aspect de ce dernier mode de réalisation préfé- ré, des étapes de formation d'une couche de protection contre l'attaque sur une première couche isolante, et ensuite de formation d'une septième couche isolante sur la couche de protection contre l'attaque, sont en ou- tre effectuées juste après la formation de la première couche isolante. Ensuite, on forme la première couche conductrice de façon qu'elle pénè- tre en outre à travers la septième couche isolante et la couche de pro- tection contre l'attaque. On enlève la septième couche isolante avant la formation de la couche diélectrique. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit d'une seule cellule de mé- moire d'un dispositif DRAM; Les figures 2A à 21 sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un dispositif de mémoire à semiconducteurs conforme à un premier mode de réalisation de l'inven- tion; Les figures 3A à 3E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un dispositif de mé- moire à semiconducteurs conforme à un second mode de réalisation de l'invention; La figure 4 est une coupe d'un troisième mode de réalisation du dispositif de mémoire à semiconducteurs de l'invention; Les figures 5A à 5E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un dispositif de mé- moire à semiconducteurs conforme à un quatrième mode de réalisation préféré de l'invention; Les figures 6A à 6E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un dispositif de mé- moire à semiconducteurs conforme à un cinquième mode préféré de réa- lisation de l'invention; et La figure 7 est une coupe représentant une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à un sixième mode de réalisation de l'invention. Premier mode de réalisation Les figures 2A à 21 sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un premier mode de réali- sation préféré du dispositif de mémoire à semiconducteurs conforme à l'invention. En se référant tout d'abord à la figure 2A, on note que l'on ap- plique à un substrat en silicium 10 une oxydation thermique par le procé- dé LOCOS ("local oxidation of silicon", c'est-à-dire oxydation locale de silicium), pour former une pellicule d'oxyde de champ 12 ayant par exem- ple une épaisseur d'environ 300 nm, sur le substrat en silicium 10. En- suite, on applique à nouveau une oxydation thermique au substrat en sili- cium 10 pour former une couche d'oxyde de grille 14 ayant une épaisseur qui est par exemple d'environ 15 nm. Après ceci, on dépose une couche de silicium polycristallin sur la totalité de la surface supérieure du subs- trat en silicium 10, par dépôt chimique en phase vapeur (ou CVD), ou dé- pôt chimique en phase vapeur à basse pression (ou LPCVD), jusqu'à une épaisseur qui est par exemple d'environ 200 nm. On peut faire diffuser des impuretés appropriées, comme des ions de phosphore, dans la cou- che de silicium polycristallin, pour augmenter sa conductivité. De plus, on peut déposer par exemple une couche de métal réfractaire sur la couche de silicium polycristallin et lui appliquer ensuite une opération de recuit pour transformer la couche de silicium polycristallin en silicium polycris- tallin/siliciure, afin d'augmenter encore davantage la conductivité de la couche de silicium polycristallin. La couche de métal réfractaire peut être par exemple une couche de tungstène (W), déposée par exemple jusqu'à une épaisseur d'environ 200 nm. On accomplit ensuite un processus de photolithographie et d'attaque classique sur la tranche, pour définir et former sur la tranche des couches de métallisation en silicium polycristal- lin, que l'on appelle des lignes de mot WL1 et WL2, qui remplissent la fonction de grilles, comme représenté sur la figure 2A. Ensuite, on forme une région de drain 16 et une région de source 18 dans le substrat en silicium 10, par exemple par implantation d'ions d'arsenic dans des ré- gions sélectionnées sur le substrat en silicium 10. Pendant ce processus, les lignes de mot WL1 et WL2 remplissent la fonction d'un masque pour l'implantation, et les ions d'arsenic sont implantés par exemple avec une énergie de 70 keV et une concentration d'environ 1 x 1015atomes/cm2. En se référant ensuite à la figure 2B, on note que dans une étape suivante on dépose sur la totalité de la tranche une couche iso- lante 20, telle que du verre borophosphosilicaté (ou BPSG), par dépôt chimique en phase vapeur (ou CVD), par exemple jusqu'à une épaisseur d'environ 700 nm. Après ceci, on utilise le même procédé CVD pour dé- poser une couche de protection contre l'attaque 22, telle qu'une couche de nitrure de silicium, sur la couche isolante 20, par exemple jusqu'à une épaisseur d'environ 100 nm. En se référant à la figure 2C, on note que l'on dépose une cou- che épaisse 24 d'un matériau isolant, tel que du dioxyde de silicium, par le procédé CVD, sur la couche de protection contre l'attaque 22, jusqu'à une épaisseur qui est d'environ 700 nm. Après ceci, on dépose successi- vement sur la couche isolante 24 une couche isolante et une couche de silicium polycristallin sacrificielle. Ensuite, on accomplit sur la tranche un processus classique de photolithographie et d'attaque, de façon à enle- ver des parties sélectionnées de la couche isolante et de la couche de silicium polycristallin sacrificielle. La partie restante de la couche isolante est indiquée par la référence 26 et la partie restante de la couche de sili- cium polycristallin sacrificielle est indiquée par la référence 28 sur la fi- gure 2C. La couche isolante 26 peut être par exemple du nitrure de sili- cium déposé jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et la couche de silicium polycristallin sacrificielle 28 est déposée jusqu'à une épaisseur qui est par exemple d'environ 100 nm. La couche isolante 26 et la couche de silicium polycristallin sacrificielle 28 forment en combinaison une structure empilée (26, 28) ayant à l'intérieur une ca- vité verticale 30. La cavité 30 est pratiquement alignée avec la région de drain 16 se trouvant au-dessous. En se référant ensuite à la figure 2D, on note qu'à l'étape sui- vante, on forme des éléments d'espacement 32 en dioxyde de silicium sur les parois latérales de la structure empilée (26, 28). Dans ce mode de réalisation, les éléments d'espacement en dioxyde de silicium 32 sont formés en déposant tout d'abord une couche de dioxyde de silicium, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et en réduisant ensuite par attaque l'épaisseur de la couche de dioxyde de silicium. On dépose ensuite sur la tranche une couche 34 d'un matériau isolant, tel que du nitrure de silicium, par CVD, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. La couche isolante 34 remplit pratiquement la cavité 30. On effectue ensuite un polissage chimio-mécanique (ou CMP) sur la surface supérieure de la tranche, de façon à enlever par polissage la couche isolante 34, au moins jusqu'à ce que la surface de la structure empilée (26, 28) soit à nu. En se référant à la figure 2E, on note que l'on utilise ensuite ensemble à titre de masque d'attaque la structure empilée (26, 28) et la couche isolante (34), en appliquant à la tranche une opération d'attaque pour enlever les éléments d'espacement en dioxyde de silicium 32. Après l'enlèvement complet des éléments d'espacement en dioxyde de silicium 32, le processus d'attaque se poursuit, en utilisant toujours la structure empilée (26, 28) et la couche isolante (34) à titre de masque d'attaque, pour enlever par attaque les parties de la couche isolante 24 qui se trou- vent directement au-dessous des positions auxquelles les éléments d'es- pacement en dioxyde de silicium 32 se trouvaient à l'origine. L'attaque est commandée de façon à se poursuivre jusqu'à une profondeur prédé- terminée pour former des cavités 36 dans la couche isolante 24. On note- ra que la profondeur des cavités 36 peut être ajustée arbitrairement, mais que les fonds des cavités 36 doivent être à une certaine distance au- dessus de la surface supérieure de la couche de protection contre l'atta- que, 22. Ensuite, en utilisant à titre de masque d'attaque la couche de silicium polycristallin sacrificielle 28, on attaque la tranche pour enlever la couche isolante 34. En se référant ensuite à la figure 2F, on note que l'on dépose ensuite une couche de silicium polycristallin 38 sur la structure empilée (26, 28) et la couche isolante 24, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, cette couche remplissant pratiquement les cavités 36. On peut faire diffuser dans la couche de silicium polycristallin 38 des ions d'arsenic, par exemple, pour augmenter sa conductivité. Après ceci, on effectue un polissage chimio-mécanique sur la tranche, au moins jusqu'à ce que la surface supérieure de la couche isolante 26 soit à nu. La partie restante de la couche de silicium polycristallin est indi- quée par la référence 38 sur la figure 2F. Le polissage enlève également la couche de silicium polycristallin sacrificielle 28. Ensuite, en utilisant conjointement à titre de masque de protection contre l'attaque la couche de silicium polycristallin 38 et la couche isolante 24, on effectue une opé- ration d'attaque par voie humide sur la tranche, pour enlever la couche isolante 26. La structure empilée (26, 28) est donc entièrement enlevée. On dépose ensuite sur la tranche une couche isolante 40, consistant par exemple en dioxyde de silicium, en procédant par CVD, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. En se référant ensuite à la figure 2G, on note que dans une étape suivante, on accomplit un processus classique de photolithographie et d'attaque pour former un trou de contact d'électrode de stockage 42 à travers la couche isolante 40, la couche de silicium polycristallin 38, la couche isolante 24, la couche de protection contre l'attaque 22, la cou- che isolante 20 et la couche d'oxyde de grille 14, jusqu'à la surface supé- rieure de la région de drain 16. On dépose ensuite par CVD une couche de silicium polycristallin 44, de façon à remplir le trou de contact d'élec- trode de stockage 42 et à recouvrir la surface supérieure de la couche isolante 40. En se référant ensuite à la figure 2H, on note que l'on accomplit ensuite un processus classique de photolithographie et d'attaque pour définir l'électrode de stockage pour le condensateur de stockage de don- nées de la cellule DRAM qui doit être formée. En utilisant ensuite la cou- che de protection contre l'attaque 22 à titre de point final de l'attaque, on effectue une attaque par voie humide sur la tranche, pour enlever entiè- rement à la fois la couche isolante 40 et la couche isolante 24. Ceci achève la fabrication de l'électrode de stockage pour le condensateur de stockage de données de la cellule DRAM. Comme représenté sur le des- sin, I'électrode de stockage comprend une couche de silicium polycristal- lin en forme de tronc 44A qui a une section transversale pratiquement en T, et des sections de couche de silicium polycristallin en forme de bran- che 38, qui ont une section transversale pratiquement en L. La racine 44B (extrémité inférieure) de la couche de silicium polycristallin en forme de tronc 44A est connectée électriquement à la région de drain 16 du transistor de transfert de la cellule DRAM. Les sections de couche de si- licium polycristallin en forme de branche 38, ayant une forme en L, par- tent latéralement de la partie verticale 44C (elles sont perpendiculaires à la partie verticale 44C de la couche de silicium polycristallin en forme de tronc 44A, ayant une forme en T), et elles s'étendent ensuite vers le bas en direction du substrat 10. Du fait de ses formes particulières, aussi bien globalement que pour les éléments constitutifs, I'électrode de stock- age est appelée ci-après dans cette description "électrode de stockage de type en arbre", et le condensateur de stockage de données qui est ainsi formé est appelé "condensateur de type en arbre". En se référant en outre à la figure 21, on note que dans une étape suivante, on forme sur les surfaces à nu à la fois de la couche de silicium polycristallin en forme de tronc 44A et des sections de couche de silicium polycristallin en forme de branche 38, une couche diélectrique 46, consistant par exemple en dioxyde de silicium, nitrure de silicium, NO (nitrure de silicium/dioxyde de silicium), ONO (dioxyde de silicium/nitrure de silicium/dioxyde de silicium), ou de type semblable. Ensuite, pour achever la fabrication du condensateur de type en arbre, on forme sur la couche diélectrique 46 une couche de silicium polycristallin 48 remplis- sant la fonction d'une électrode opposée à l'électrode de stockage (44A, 38). Le processus pour la formation de l'électrode opposée 48 comprend une première étape de dépôt du silicium polycristallin par CVD jusqu'à une épaisseur qui est par exemple d'environ 100 nm, une seconde étape de diffusion d'impuretés de type N dans le silicium polycristallin, pour augmenter sa conductivité, et une étape finale consistant à accomplir un processus de photolithographie et d'attaque sur le silicium polycristallin pour former l'électrode opposée 48 désirée. Pour achever la fabrication de la cellule DRAM, les étapes sui- vantes comprennent la fabrication de lignes de bit, de plages de con- nexion, d'interconnexions et de couches de passivation, ainsi que le con- ditionnement. Ces étapes ne font appel qu'à des techniques classiques, ce qui fait qu'il n'est pas nécessaire de les décrire ici. Second mode de réalisation Dans le premier mode de réalisation précédent,' chaque élec- trode de stockage comprend une seule couche conductrice en forme de branche, ayant une forme en L, comportant deux sections. L'invention n'est cependant pas limitée à l'utilisation d'un seul jeu de sections de couche conductrice en forme de branche en L. Il est possible d'incorporer deux jeux, ou plus, de sections de couche conductrice en forme de bran- che en L. Le second mode de réalisation envisagé ici comporte une élec- trode de stockage avec deux jeux de couches conductrices en forme de branche en L. Les figures 3A à 3E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un second mode de réalisation du dispositif de mémoire à semiconducteurs conforme à l'in- vention, ce dispositif comprenant une électrode de stockage de conden- sateur de type en arbre, ayant deux jeux de branches en L. Le conden- sateur de type en arbre du second mode de réalisation est basé sur la structure de la figure 2F. Les éléments des figures 3A à 3E qui ont une structure et un but identiques à ceux de la figure 2F sont désignés par les mêmes références numériques. En se référant à la figure 3A, conjointement à la figure 2F, on note qu'après avoir formé la structure de la figure 2F, on dépose succes- sivement sur la couche isolante 40 une couche isolante et une couche de silicium polycristallin sacrificielle. On accomplit ensuite un processus classique de photolithographie et d'attaque pour enlever des parties sé- lectionnées à la fois de la couche isolante et de la couche sacrificielle. La partie restante de la couche isolante est indiquée par la référence 50, et la partie restante de la couche de silicium polycristallin sacrificielle est indiquée par la référence 52 sur la figure 3A. La couche isolante 50 peut consister en nitrure de silicium déposé jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et la couche de silicium polycristallin sacrifi- cielle 52 est déposée jusqu'à une épaisseur qui est par exemple d'envi- ron 100 nm. La couche isolante 50 et la couche de silicium polycristallin sacrificielle 52 forment en combinaison une structure empilée (50, 52) ayant à l'intérieur une cavité 54. La cavité 54 a ici une largeur plus grande que la cavité 30 qui est formée au cours des étapes accomplies précédemment, représentées sur la figure 2C, et elle est pratiquement alignée verticalement avec la région de drain 16. En se référant ensuite à la figure 3B, on note qu'à une étape suivante on forme des éléments d'espacement en dioxyde de silicium, 56, sur les parois latérales de la structure empilée (50, 52). Dans ce mode de réalisation, on forme les éléments d'espacement en dioxyde de silicium 56 en déposant tout d'abord une couche de dioxyde de silicium, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et en effectuant en- suite une opération d'attaque pour réduire l'épaisseur de la couche. On forme ensuite une couche isolante 58, par exemple en déposant sur la tranche du nitrure de silicium, par CVD, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. La couche isolante 58 remplit pratiquement la cavité 54. Après ceci, on applique à la surface supérieure de la tranche un polissage chimio-mécanique pour enlever par le polissage une partie de la couche isolante 58, au moins jusqu'à ce que la surface supérieure de la structure empilée (50, 52) soit à nu. En se référant ensuite à la figure 3C, on note qu'en utilisant conjointement à titre de masque d'attaque la structure empilée (50, 52) et la couche isolante 58, on attaque la tranche pour enlever les éléments d'espacement en dioxyde de silicium 56. Après l'enlèvement complet des éléments d'espacement en dioxyde de silicium 56, I'attaque se poursuit, en utilisant toujours à titre de masque d'attaque à la fois la structure em- pilée (50, 52) et la couche isolante 58, pour enlever par attaque des par- ties de la couche isolante 58 qui se trouvent directement au-dessous des positions auxquelles les éléments d'espacement en dioxyde de silicium 56 se trouvaient à l'origine. L'attaque est commandée de façon à attein- dre une profondeur prédéterminée pour former des cavités 60 dans la couche isolante 58. On notera que la profondeur des cavités 60 peut être réglée arbitrairement, mais que le fond des cavités 60 doit être à une certaine distance au-dessus de la surface supérieure de la couche de protection contre l'attaque 22. Après que les cavités 60 ont été entière- ment formées, on applique à la tranche une opération d'attaque supplé- * mentaire pour enlever la couche isolante 58, en utilisant à titre de mas- que d'attaque la couche de silicium polycristallin sacrificielle 52. En se référant à la figure 3D, on note que dans une étape sui- vante, on dépose une couche de silicium polycristallin à la fois sur la structure empilée (50, 52) et sur la couche isolante 40, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, de façon à remplir pratiquement la cavité 60. On peut faire diffuser dans la couche de silicium polycristallin par exemple des ions d'arsenic, pour augmenter sa conduc- tivité. Après ceci, on effectue un polissage chimio-mécanique jusqu'à ce que la surface supérieure, au moins, de la couche isolante 50 soit à nu. La partie restante de la couche de silicium polycristallin est indiquée par la référence 62 sur la figure 3D. Par ce processus, la couche de silicium polycristallin sacrificielle 52 est enlevée. Ensuite, en utilisant conjointe- ment à titre de masque de protection contre l'attaque le couche de sili- cium polycristallin 62 et la couche isolante 40, on applique à la tranche une opération d'attaque par voie humide pour enlever la couche isolante 50. La totalité de la structure empilée (50, 52) est ainsi enlevée. Ensuite, on dépose par CVD une couche isolante 64, telle qu'une couche de dioxyde de silicium, jusqu'à une épaisseur qui est par exemple d'environ nm. En se référant ensuite à la figure 3E, on note que l'on effectue ensuite un processus classique de photolithographie et d'attaque pour former un trou de contact d'électrode de stockage 66 à travers la couche isolante 64, la couche de silicium polycristallin 62, la couche isolante 40, la couche de silicium polycristallin 38, la couche isolante 24, la couche de protection contre l'attaque 22, la couche isolante 20 et la couche d'oxyde de grille 14, jusqu'à la surface supérieure de la région de drain 16. Après ceci, on dépose une couche de silicium polycristallin 68, par CVD, sur la couche isolante 64, pour remplir le trou de contact d'élec- trode de stockage 66 et pour recouvrir la surface supérieure de la couche isolante 64. Ensuite, on effectue sur la tranche un nouveau processus clas- sique de photolithographie et d'attaque, pour définir la position de l'élec- trode de stockage pour le condensateur de stockage de données de la cellule de DRAM qui doit être formée. Après ceci, en utilisant la couche de protection contre l'attaque 22 à titre de point final d'attaque, on appli- que à la tranche un processus d'attaque par voie humide pour enlever entièrement les couches isolantes en dioxyde de silicium 64, 40 et 24. Ceci achève la fabrication de l'électrode de stockage pour le condensa- teur de stockage de données de la cellule de DRAM. Comme représenté sur la figure 3E, I'électrode de stockage comprend une couche de silicium polycristallin en forme de tronc 68 qui a une section transversale pratiquement en T, et deux couches de silicium polycristallin en forme de branche 62 et 38 ayant chacune deux segments dont la section transversale a pratiquement une forme en L. La racine 68B (extrémité inférieure) de la couche de silicium polycristallin en forme de tronc 68 est connectée électriquement à la région de drain 16 du tran- sistor de transfert de la cellule de DRAM. Les deux jeux de couches de silicium polycristallin en forme de branche 62 et 38, ayant une forme en L, partent respectivement latéralement (horizontalement, c'est-à-dire pa- rallèlement à la surface du substrat) de la partie verticale 68A de la cou- che de silicium polycristallin en forme de tronc 68, ayant une forme en T, et ils s'étendent ensuite vers le bas. Toutes les étapes suivantes sont des étapes classiques pour achever la fabrication de la cellule de DRAM, ce qui fait qu'il n'est pas nécessaire de les décrire ici. Troisième mode de réalisation Dans les premier et second modes de réalisation préférés pré- cédents, chaque condensateur de type en arbre comporte une partie en forme de tronc qui a une section transversale pratiquement en T. L'in- vention n'est cependant pas limitée à la formation de la partie de tronc avec une telle forme. La couche conductrice en forme de tronc peut éga- lement être un pilier vertical, comme décrit ci-dessous. La figure 4 montre une coupe représentant les étapes qui inter- viennent dans un procédé de fabrication du troisième mode de réalisation de l'invention, qui comprend un condensateur de type en arbre ayant une couche conductrice en forme de tronc qui a la forme d'un pilier. Le con- densateur de type en arbre de ce mode de réalisation est basé sur la structure de la figure 2G. Des éléments de la figure 4 dont la structure et la fonction sont identiques à ceux de la figure 2G sont désignés par les mêmes références numériques. En se référant à la figure 4, conjointement à la figure 2G, on note qu'à l'achèvement de la structure qui est représentée sur la figure 2G, on effectue sur la tranche un polissage chimio-mécanique pour enle- ver par polissage la partie horizontale 44A de la couche de silicium poly- cristallin 44, au moins jusqu'à ce que la surface supérieure de la couche isolante 40 soit à nu, en laissant seulement la partie verticale 44C de la couche de silicium polycristallin 44, qui a pratiquement une forme de pi- lier. On effectue ensuite une opération d'attaque par voie humide en uti- lisant la couche de protection contre l'attaque 22 à titre de point final d'attaque, pour enlever entièrement les couches isolantes en dioxyde de silicium 40 et 24. Ceci achève la fabrication de l'électrode de stockage pour le condensateur de stockage de données de la cellule de DRAM. Comme représenté sur la figure 4, I'électrode de stockage comprend une couche de silicium polycristallin en forme de tronc 44C qui a pratique- ment une forme de pilier, et une couche de silicium polycristallin en forme de branche 38 qui comporte deux segments dont la section trans- versale a pratiquement une forme en L. La racine 44B (extrémité infé- rieure) de la couche de silicium polycristallin en forme de tronc 44C, ayant la forme d'un pilier, est connectée électriquement à la région de drain 16 du transistor de transfert de la cellule de DRAM. Les couches de silicium polycristallin en forme de branche 38, ayant une forme en L, partent latéralement (perpendiculairement à la couche en forme de tronc 44C et parallèlement à la surface supérieure du substrat 10) de la couche de silicium polycristallin 44C, et elles s'étendent ensuite vers le bas en direction du substrat 10. Toutes les étapes suivantes pour achever la fa- brication de la cellule de DRAM sont classiques, ce qui fait qu'il n'est pas nécessaire de les décrire davantage. Dans ce troisième mode de réalisation préféré, la couche con- ductrice en forme de tronc 44C, ayant la forme d'un pilier, est formée en utilisant le polissage chimio-mécanique. Cependant, selon une variante, elle peut être formée par une attaque de réduction d'épaisseur pour enle- ver la partie horizontale 44A de la couche de silicium polycristallin 44 qui est représentée sur la figure 2G, en laissant la partie verticale 44C. Une autre possibilité pour former la couche conductrice en forme de tronc 44C, ayant la forme d'un pilier, consiste à faire croître par épitaxie une couche de silicium polycristallin dans le trou de contact d'électrode de stockage 42. La couche épitaxiale de silicium polycristallin qui est formée remplit alors la fonction de la couche conductrice en forme de tronc 44C, ayant la forme d'un pilier. Quatrième mode de réalisation Dans les premier, second et troisième modes de réalisation précédents, la partie en forme de tronc de chaque électrode de stockage est un élément formé d'un seul tenant, et chaque couche conductrice en forme de branche, vue en coupe, comprend deux segments en L, ou re- jetons, qui partent de la partie verticale de la couche conductrice en forme de tronc. L'invention n'est cependant pas limitée à de telles structures. Un quatrième mode de réalisation, envisagé à titre d'exemple, comprend une électrode de stockage ayant une couche conductrice en forme de tronc consistant en deux segments en forme de tronc, ou plus, et une couche conductrice en forme de branche ayant deux rejetons, un rejeton ayant une section transversale pratiquement en L (formée par un seg- ment horizontal et un segment vertical), et l'autre rejeton étant constitué seulement par un segment horizontal. Les figures 5A à 5E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication du quatrième mode de réalisation. Le condensateur de type en arbre du quatrième mode de réa- lisation est basé sur la structure de la figure 2B. Les éléments sur les figures 5A à 5E qui ont une structure et un but pratiquement identiques à ceux de la figure 2B sont désignés par les mêmes références numéri- ques. En se référant à la figure 5A conjointement à la figure 2B, on note qu'après l'achèvement de la structure 2B, on utilise un processus classique de photolithographie et d'attaque pour former un trou de con- tact d'électrode de stockage 70 à travers la couche de protection contre I'attaque 22, la couche isolante 20 et la couche d'oxyde de grille 14, jus- qu'à la surface supérieure de la région de drain 16. Ensuite, on dépose par CVD une couche de silicium polycristallin 72. On peut faire diffuser par exemple des ions d'arsenic dans la couche de silicium polycristallin 72, pour augmenter sa conductivité. Comme représenté sur la figure 5A, la couche de silicium polycristallin 72 remplit le trou de contact d'élec- trode de stockage 70 et recouvre la surface supérieure de la couche de protection contre l'attaque 22. On forme ensuite une couche isolante épaisse 74, par exemple en déposant de l'oxyde de silicium sur la couche de silicium polycristallin 72, jusqu'à une épaisseur qui est d'environ 700 nm. Après ceci, on dépose successivement par CVD sur la couche iso- lante 74 une couche isolante et une couche de silicium polycristallin sa- crificielle. On accomplit ensuite un processus classique de photolithogra- phie et d'attaque sur la tranche pour enlever des parties sélectionnées de la couche isolante et de la couche sacrificielle. La partie restante de la couche isolante est indiquée par la référence 76, et la partie restante de la couche de silicium polycristallin sacrificielle est indiquée par la réfé- rence 78, sur la figure 5A. On peut former la couche isolante 76 en dépo- sant par exemple du nitrure de silicium jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et on dépose la couche de silicium polycris- tallin sacrificielle 78 jusqu'à une épaisseur qui est par exemple d'environ nm. La couche isolante 76 et la couche de silicium polycristallin sa- crificielle 78 forment en combinaison une structure empilée (76, 78) ayant à l'intérieur une cavité 80. La cavité 80 est pratiquement alignée vertica- lement avec un côté (le côté gauche sur la figure 5A) de la région de drain 16. En se référant ensuite à la figure 5B, on note que l'on forme ensuite des éléments d'espacement en dioxyde de silicium 82 sur les pa- rois latérales de la structure empilée (76, 68). Dans ce mode de réalisa- tion, les éléments d'espacement en dioxyde de silicium 82 sont formés en déposant tout d'abord une couche de dioxyde de silicium jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et en appliquant ensuite une opération d'attaque pour réduire l'épaisseur de la couche. On dépose ensuite sur la tranche, par CVD, une couche isolante 84, consistant par exemple en nitrure de silicium, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. La couche isolante 84 remplit pratiquement la cavité 80. On effectue ensuite un polissage chimio-physique sur la couche iso- lante 84, au moins jusqu'à ce que la surface supérieure de la structure empilée (76, 78) soit à nu. En se référant ensuite à la figure 5C, on note qu'en utilisant conjointement à titre de masque d'attaque la structure empilée (76, 78) et la couche isolante 84, on attaque la tranche pour enlever les éléments d'espacement en dioxyde de silicium 82. Après l'enlèvement complet des éléments d'espacement 82, l'attaque se poursuit, en utilisant toujours à titre de masque d'attaque à la fois la structure empilée (76, 78) et la cou- che isolante 84, pour enlever par attaque des parties de la couche isolante 74 qui se trouvent directement au-dessous des positions auxquelles les éléments d'espacement 82 se trouvaient à l'origine. L'attaque est commandée de façon à former des cavités 86 d'une profondeur prédé- terminée dans la couche isolante 74. Il faut noter que la profondeur des cavités 86 peut être réglée arbitrairement, mais que le fond des cavités 86 doit être à une certaine distance au-dessus de la surface supérieure de la couche de silicium polycristallin 72. Ensuite, en utilisant à titre de masque d'attaque la couche de silicium polycristallin sacrificielle 78, on effectue une opération d'attaque pour enlever la couche isolante 84. On dépose ensuite une couche de silicium polycristallin à la fois sur la structure empilée (76, 78) et sur la couche isolante 74, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, cette couche remplis- sant pratiquement les cavités 86 et 80. On peut faire diffuser par exem- ple des ions d'arsenic dans la couche de silicium po!ycristallin, pour augmenter sa conductivité. On effectue ensuite un polissage chimio- mécanique au moins jusqu'à ce que la surface supérieure de la couche isolante 76 soit à nu. La partie restante de la couche de silicium poly- cristallin est indiquée par la référence 88 sur la figure 5C. Par ce proces- sus, la couche de silicium polycristallin sacrificielle 78 est également en- levée. En se référant ensuite à la figure 5D, on note qu'en utilisant à titre de masque de protection contre l'attaque à la fois la couche de sili- cium polycristallin 88 et la couche isolante 74, on effectue une opération d'attaque par voie humide pour enlever la couche isolante 76. La struc- ture empilée complète (76, 78) est donc enlevée par ce processus. On dépose ensuite par CVD une couche isolante 90, consistant par exemple en dioxyde de silicium, jusqu'à une épaisseur qui est par exemple d'envi- ron 200 nm. On effectue ensuite sur la tranche un processus classique de photolithographie et d'attaque, pour enlever successivement par atta- que des parties sélectionnées de la couche isolante 90, de la couche de silicium polycristallin 88 et de la couche isolante 74, jusqu'à ce que la surface supérieure de la couche de silicium polycristallin 72 soit à nu, pour former ainsi un trou 92 et pour séparer la couche de silicium poly- cristallin 88 en branches (rejetons) gauche et droite 88A et 88B, ayant une forme en L. Ensuite, on forme dans le trou 90 une couche de silicium polycristallin 94 en forme de pilier, par exemple par épitaxie ou par un processus de dépôt et d'attaque. En se référant maintenant à la figure 5E, on note qu'on effectue ensuite sur la tranche un processus supplémentaire de photolithographie et d'attaque de type classique, pour l'enlèvement sélectif de parties des couches de silicium polycristallin 88 et 72, de façon à définir une élec- trode de stockage pour le condensateur de stockage de données de la cellule de DRAM qui doit être formée. Ce processus a pour effet d'enle- ver le segment vertical 88B2 de la branche en L gauche 88B de la couche de silicium polycristallin 88, en laissant seulement son segment horizon- tal 88B1, sous la forme d'un rejeton. Après ceci, en utilisant la couche de protection contre l'attaque 22 à titre de point final d'attaque, on applique à la tranche une opération d'attaque par voie humide pour enlever les couches isolantes de dioxyde de silicium 90 et 74. Ceci achève la fabri- cation de l'électrode de stockage pour le condensateur de stockage de données pour la cellule de DRAM. Comme représenté sur le dessin, l'électrode de stockage comprend une couche conductrice en forme de tronc inférieure 72A, une couche de silicium polycristallin en forme de tronc supérieure 94, qui part de la couche conductrice en forme de tronc inférieure 72A, et une couche conductrice en forme de branche consis- tant en un premier rejeton 88A dirigé vers la droite, qui a une section transversale pratiquement en L, et en un second rejeton 88B dirigé vers la gauche qui comprend seulement un segment horizontal. La couche conductrice en forme de tronc inférieure 72A a une section transversale pratiquement en T, et sa racine 72B (extrémité inférieure) est connectée électriquement à la région de drain 16 du transistor de transfert de la cellule de DRAM. La couche de silicium polycristallin en forme de tronc supérieure 94 a pratiquement la forme d'un pilier, s'étendant verticale- ment à partir de la surface supérieure 72C de la couche conductrice en forme de tronc inférieure 72A. La couche de silicium polycristallin en forme de branche (88A, 88B1) part latéralement de la couche de silicium polycristallin en forme de tronc supérieure 94, c'est-à-dire qu'elle s'étend horizontalement et de façon pratiquement perpendiculaire à la couche 94. Cinquième mode de réalisation En plus des quatre modes de réalisation précédents, consti- tuant des exemples, le cinquième mode de réalisation comporte un con- densateur de type en arbre qui comprend une électrode de stockage ayant des couches conductrices en forme de branche en L, conjointement à des couches conductrices en forme de branche s'étendant horizontalement. En outre, dans le quatrième mode de réalisation précédent, la partie horizontale de la couche conductrice en forme de tronc inférieure 72A vient en contact avec la couche de protection contre l'attaque 22 sousjacente. L'invention n'est cependant pas limitée à ceci. La surface inférieure de la partie horizontale de la couche conductrice en forme de tronc inférieure 72A peut être séparée par une certaine distance de la couche de protection contre l'attaque 22 sous-jacente, de façon à aug- menter encore davantage l'aire de surface de l'électrode de stockage. Les figures 6A à 6E sont des coupes représentant les étapes qui interviennent dans un procédé de fabrication d'un cinquième mode de réalisation préféré de l'invention, dans lequel le condensateur de type en arbre est basé sur la structure de la figure 2B. Les éléments représentés sur les figures 6A à 6E dont la structure et le but sont pratiquement iden- tiques à ceux de la figure 2B sont désignés par les mêmes références numériques. En se référant à la figure 6A conjointement à la figure 2B, on note qu'après l'achèvement de la structure de la figure 2B, on forme une couche isolante 96, par exemple par dépôt de dioxyde de silicium par CVD, sur la couche de protection contre l'attaque 22, jusqu'à une épais- seur qui est par exemple d'environ 100 nm. On accomplit ensuite un pro- cessus classique de photolithographie et d'attaque sur la tranche, de fa- çon à former un trou de contact d'électrode de stockage 98 à travers la couche isolante 96, la couche de protection contre l'attaque 22, la couche isolante 20 et la couche d'oxyde de grille 14, jusqu'à la surface supérieure de la région de drain 16. On dépose ensuite par CVD une couche de silicium polycristallin 100 sur la couche isolante 96. On peut faire diffuser par exemple des ions d'arsenic dans la couche de silicium polycristallin 100 pour augmenter sa conductivité. La couche de silicium polycristallin 100 remplit le trou de contact d'électrode de stockage 98 et recouvre la sur- face supérieure de la couche isolante 96. Ensuite, on dépose une couche isolante épaisse 102, par exemple en dioxyde de silicium, sur la couche de silicium polycristallin 100, jusqu'à une épaisseur qui est par exemple de 700 nm. On dépose ensuite successivement sur la couche isolante 102 une couche isolante et une couche de silicium polycristallin sacrifi- cielle. On accomplit ensuite un processus classique de photolithographie et d'attaque, pour enlever des parties sélectionnées de la couche iso- lante et de la couche sacrificielle. La partie restante de la couche iso- lante est indiquée par la référence 104, et la partie restante de la couche de silicium polycristallin sacrificielle est indiquée par la référence 106, sur la figure 6. La couche isolante 104 peut être une couche de nitrure de silicium ayant une épaisseur qui est par exemple d'environ 100 nm, et la couche de silicium polycristallin sacrificielle 106 est déposée jusqu'à une épaisseur qui est par exemple d'environ 100 nm. La couche isolante 104 et la couche de silicium polycristallin sacrificielle 106 forment en combinaison une structure empilée (104, 106) ayant à l'intérieur une ca- vité 108. La cavité 108 est pratiquement alignée verticalement avec la région de drain 16. En se référant ensuite à la figure 6B, on note que des éléments d'espacement en dioxyde de silicium 110 sont ensuite formés sur les pa- rois latérales de la structure empilée (104, 106). Dans ce mode de réali- sation les éléments d'espacement en dioxyde de silicium 110 sont formés en déposant tout d'abord une couche de dioxyde de silicium jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et en réduisant ensuite l'épaisseur de la couche par une opération d'attaque. On dépose ensuite par CVD une couche isolante 112, par exemple en nitrure de silicium, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. La couche isolante 112 remplit pratiquement la cavité 108. On effectue ensuite un polissage chimio-mécanique sur la surface supérieure pour enlever par polissage une partie de la couche isolante 112, au moins jusqu'à ce que la surface supérieure de la structure empilée (104, 106) soit à nu. En se référant ensuite à la figure 6C, on note qu'en utilisant à titre de masque d'attaque à la fois la structure empilée (104, 106) et la couche isolante 112, on effectue une opération d'attaque pour enlever les éléments d'espacement en dioxyde de silicium 110. Après l'enlève- ment complet des éléments d'espacement en dioxyde de silicium 110, le processus d'attaque se poursuit, en utilisant toujours à titre de masque d'attaque à la fois la structure empilée (104, 106) et la couche isolante 112, pour enlever par attaque les parties de la couche isolante 102 qui se trouvent directement au-dessous des positions auxquelles les élé- ments d'espacement en dioxyde de silicium 110 se trouvaient à l'origine. L'attaque est commandée de façon à atteindre une profondeur prédéter- minée pour former des cavités 114 dans la couche isolante 102. Il faut noter que la profondeur des cavités 114 peut être réglée arbitrairement, mais que le fond des cavités 114 doit être à une certaine distance au- dessus de la surface supérieure de la couche de silicium polycristallin 100. Ensuite, en utilisant à titre de masque d'attaque la couche de sili- cium polycristallin sacrificielle 106, on effectue une opération d'attaqupour enlever la couche isolante 112. On dépose ensuite sur la structure empilée (104, 106) et sur la couche isolante 102 une couche de silicium polycristallin, jusqu'à une épaisseur qui est par exemple 100 nm, cette couche remplissant pratiquement les cavités 114 et 108. On peut faire diffuser par exemple des ions d'arsenic dans la couche de silicium poly- cristallin, pour augmenter sa conductivité. On effectue ensuite un polis- sage chimio-mécanique de la couche de silicium polycristallin, au moins jusqu'à ce que la surface supérieure de la couche isolante 104 soit à nu. La partie restante de la couche de silicium polycristallin est indiquée par la référence 116 sur la figure 6C. Par ce processus, la couche de silicium polycristallin sacrificielle 106 a été complètement enlevée. En se référant ensuite à la figure 6D, on note qu'en utilisant à titre de masque de protection contre l'attaque à la fois la couche de sili- cium polycristallin 116 et la couche isolante 102, on applique maintenant à la tranche une opération d'attaque par voie humide pour enlever la couche isolante 104. La structure empilée (104, 106) complète est ainsi enlevée par ce processus. On utilise ensuite le procédé de CVD pour dé- poser successivement une couche isolante 118, une couche de silicium polycristallin 120 et une couche isolante 122. La couche isolante 118 peut être formée par exemple par du dioxyde de silicium, jusqu'à une épaisseur qui est par exemple d'environ 200 nm, et de façon similaire la couche isolante 122 peut être formée par exemple par du dioxyde de sili- cium, mais jusqu'à une épaisseur qui est seulement par exemple d'envi- ron 100 nm. On peut faire diffuser par exemple des ions d'arsenic dans la couche de silicium polycristallin 120 pour augmenter sa conductivité. En- suite, en utilisant un processus classique de photolithographie et d'atta- que, on forme un trou 124 dans une partie sélectionnée de la tranche qui est pratiquement alignée avec la région de drain 16, en faisant progres- ser successivement l'attaque à travers la couche isolante 122, la couche de silicium polycristallin 120, la couche isolante 118, la couche de sili- cium polycristallin 116 et la couche isolante 102, jusqu'à ce que la sur- face supérieure de la couche de silicium polycristallin 100 soit à nu. En se référant ensuite à la figure 6E, on note que l'on forme une couche de silicium polycristallin 126 ayant la forme d'un pilier plein dans le trou 124, par exemple par épitaxie ou par un processus de dépôt et de réduction d'épaisseur par attaque. On accomplit ensuite sur les couches de silicium polycristallin 120 et 100 un nouveau processus clas- sique de photolithographie et d'attaque, pour réduire leurs dimensions horizontales et définir ainsi une électrode de stockage pour le conden- sateur de stockage de données de la cellule de DRAM, ayant des cou- ches de silicium polycristallin en forme de branche 120A et 116 et une couche de silicium polycristallin en forme de tronc inférieure 100A. En- suite, en utilisant la couche de protection contre l'attaque 22 à titre de point final d'attaque, on effectue une opération d'attaque par voie humide pour enlever entièrement les couches isolantes de dioxyde de silicium 112, 118, 102 et 96, qui sont à nu. Ceci achève la fabrication de l'élec- trode de stockage pour le condensateur de stockage de données de la cellule de DRAM. Comme représenté sur la figure 6E, cette électrode de stockage comprend la couche de silicium polycristallin en forme de tronc inférieure A, qui a une section transversale pratiquement en T, une couche de silicium polycristallin en forme de tronc supérieure 126, qui s'étend à partir de la couche de silicium polycristallin en forme de tronc inférieure 100A, et deux couches de silicium polycristallin en forme de branche A et 116, parmi lesquelles la couche de silicium polycristallin en forme de branche 116 comprend deux rejetons 116A et 116B, de part et d'autre d'elle, qui ont pratiquement chacun une section transversale en L, et la couche de silicium polycristallin en forme de branche 120A com- prend également deux rejetons 120A1 et 120A2 de part et d'autre d'elle, mais chacun d'eux étant pratiquement rectangulaire. La racine 100B (extrémité inférieure) de la couche de silicium polycristallin en forme de tronc inférieure 100A est connectée électriquement à la région de drain 16 du transistor de transfert de la cellule de DRAM, et la couche de sili- cium polycristallin en forme de tronc supérieure 126 s'étend vers le haut à partir du sommet de la couche de silicium polycristallin en forme de tronc inférieure 100A. Chacune des deux couches de silicium polycristal- lin en forme de branche (116A et 116B) et 120A part latéralement, c'est- à-dire horizontalement et de façon pratiquement perpendiculaire à la couche de silicium polycristallin en forme de tronc supérieure 126. La couche de silicium polycristallin en forme de branche 120A comporte deux segments rectilignes horizontaux 120A1 et 120A2, s'étendant hori- zontalement de chaque côté, et la couche de silicium polycristallin en forme de branche 116 comporte deux parties en forme de L (116A, 116B), chacune d'elles comprenant un premier segment (respectivement 116A1 et 116B1) s'étendant horizontalement de part et d'autre d'elle, et un second segment (respectivement 116A2 et 116B2) s'étendant vers le bas à partir du premier segment. Sixième mode de réalisation Dans le sixième mode de réalisation, on utilise en combinaison diverses structures pour les éléments en forme de tronc et en forme de branche tirés des premier et cinquième modes de réalisation. La figure 7 est une coupe d'une électrode de stockage de type en arbre conforme à un sixième mode de réalisation préféré de l'inven- tion, dans lequel le condensateur de type en arbre est basé sur la struc- ture de la figure 2F. Les éléments représentés sur la figure 7 dont la structure et le but sont pratiquement identiques à ceux de la figure 2F sont désignés par les mêmes références numériques. On utilise ensuite une opération de CVD pour déposer une cou- che de silicium polycristallin 39 et une couche isolante (non représentée) sur la couche de silicium polycristallin 39. La couche isolante sur la cou- che de silicium polycristallin 39 peut consister par exemple en dioxyde de silicium, mais avec une épaisseur qui est seulement par exemple d'envi- ron 100 nm. On peut faire diffuser par exemple des ions d'arsenic dans la couche de silicium polycristallin 39, pour augmenter sa conductivité. On forme ensuite une couche de silicium polycristallin 130A et sa racine B, en utilisant des processus similaires à ceux qui sont utilisés pour former la couche de silicium polycristallin 44A et sa racine 44B. Par con- séquent, la couche de silicium polycristallin en forme de tronc 130A pé- nètre dans les couches de silicium polycristallin 39 et 38; et sa racine 44B est connectée électriquement à la région de drain 16 du transistor de transfert de la cellule de DRAM. * D'après les descriptions précédentes des modes de réalisation préférés de l'invention, il apparaîtra aux spécialistes de la technologie des semiconducteurs que les diverses structures pour les éléments en forme de tronc et en forme de branche peuvent être utilisées soit indivi- duellement, soit en diverses combinaisons et en divers nombres, pour former un condensateur de type en arbre. On doit considérer que de tel- les configurations entrent dans le cadre de l'invention. De plus, bien que dans la description précédente des modes de réalisation préférés, le drain du transistor de transfert soit basé sur une région diffusée dans un substrat en silicium, I'invention n'est pas limitée à une telle structure de semiconducteur. On peut également utiliser d'au- tres structures pour la région de drain, comme une région de drain du type tranchée, et ces structures entrent dans le cadre de l'invention. En outre, tous les éléments dans les dessins annexés sont des- sinés schématiquement, uniquement dans un but d'illustration, et donc pas à l'échelle réelle. De telles dimensions illustrées ne doivent donc en aucune manière être considérées comme des limitations du cadre de l'in- vention. Diverses autres modifications peuvent évidemment être appor- tées au procédé décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Procédé de fabrication de mémoire à semiconducteurs sur un substrat (10) sur lequel est formé un transistor de transfert (14, 16, 18), caractérisé en ce qu'il comprend les étapes suivantes: (a) on forme une première couche isolante (20) sur le transistor de transfert; (b) on forme une couche de protection contre l'attaque (22) sur la première couche isolante; (c) on forme une seconde couche isolante (24) sur la couche de protection contre l'attaque; (d) on forme une structure de couches empi- lées comportant à l'intérieur d'elle une partie en retrait (30) disposée au- dessus d'une région de source/drain (16) du transistor, et mettant à nu une partie de la seconde couche isolante; (e) on forme une troisième couche isolante (32) à la périphérie de la partie en retrait; (f) on forme une quatrième couche isolante (34) de façon à remplir la partie en retrait; (g) on enlève la troisième couche isolante (32) et la quatrième couche isolante (34) de la partie en retrait, et on enlève une partie de la seconde couche isolante (24) se trouvant directement au-dessous de la troisième couche isolante (32), pour former une cavité (36), de façon que la cavité ne mette pas à nu la couche de protection contre l'attaque (22); (h) on forme une première couche conductrice (38) de façon à remplir la partie en retrait et la cavité; (i) on enlève la structure de couches empilées (26, 29); (j) on forme une cinquième couche isolante (40) au dessus de la se- conde couche isolante et de la première couche conductrice; (k) on forme une seconde couche conductrice (44) sur la cinquième couche isolante, de façon que la seconde couche conductrice pénètre à travers la cin- quième couche isolante, la première couche conductrice, la seconde cou- che isolante, la couche de protection contre l'attaque et la première cou- che isolante, et soit en contact électrique avec la région de source/drain (16); (1) on enlève une partie de la seconde couche conductrice pour for- mer une couche conductrice en forme de tronc (44A), la première couche conductrice formant, en coupe, une couche conductrice en forme de branche (38), et les couches conductrices en forme de tronc et en forme de branche constituant ensemble une électrode de stockage d'un con- densateur de stockage; (m) on enlève les seconde et cinquième couches isolantes; (n) on forme une couche diélectrique (46) sur des surfaces à nu au moins des première et seconde couches conductrices; et (o) on forme une troisième couche conductrice (48) sur une surface de la cou- che diélectrique, pour former une électrode opposée. 2. Procédé selon la revendication 1, caractérisé en ce que l'étape (d) comprend: la formation d'une première pellicule sur la se- conde couche isolante (24) et ensuite la formation d'une seconde pellicule sur la première pellicule, la première pellicule étant une pellicule isolante et la seconde pellicule étant une pellicule conductrice; et la défi- nition d'un motif dans la première pellicule et la seconde pellicule, pour former la structure de couches empilées (26, 28) et la partie en retrait (30) dans cette dernière. 3. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre: la formation d'une sixième couche isolante sur la première couche conductrice (38) après l'étape (i); et la formation d'une quatrième couche conductrice sur la sixième couche isolante; et en ce que: l'étape (k) comprend en outre la formation de la seconde couche conductrice (44) de façon qu'elle pénètre à travers la quatrième couche conductrice et la sixième couche isolante; l'étape (I) comprend en outre la formation d'un motif dans la quatrième couche conductrice de façon à constituer une partie de la couche conductrice en forme de branche; l'étape (m) comprend en outre l'enlèvement de la sixième couche iso- lante; et l'étape (n) comprend en outre la formation de la couche diélec- trique (46) sur une surface à nu de la quatrième couche conductrice. 4. Procédé selon la revendication 3, caractérisé en ce que la quatrième couche conductrice présente, en coupe, la forme d'une ba- guette, et elle est connectée à la couche conductrice en forme de tronc. 5. Procédé de fabrication d'un dispositif de mémoire à semicon- ducteurs sur un substrat (10) sur lequel est formé un transistor de trans- fert (14, 16, 18), caractérisé en ce qu'il comprend les étapes suivantes: (a) on forme une première couche isolante (20) sur le transistor de transfert; (b) on forme une couche de protection contre l'attaque (22) sur la première couche isolante; (c) on forme une seconde couche isolante (24) sur la couche de protection contre l'attaque; (d) on forme une pre- mière structure de couches empilées (26, 28) sur la seconde couche iso- lante, la première structure de couches empilées présentant, à l'intérieur d'elle, une première partie en retrait (30) disposée au-dessus d'une ré- gion de source/drain (16) du transistor et mettant à nu une partie de la seconde couche isolante; (e) on forme une troisième couche isolante (32) à la périphérie de la première partie en retrait (30); (f) on forme une quatrième couche isolante (34) pour remplir la partie en retrait; (g) on enlève la troisième couche isolante et la quatrième couche isolante de la première partie en retrait (30), et on enlève une partie de la seconde couche isolante se trouvant directement au-dessous de la troisième cou- che isolante, pour former une première cavité (36), la première cavité ne mettant pas à nu la couche de protection contre l'attaque (22); (h) on forme une première couche conductrice (38) pour remplir la première partie en retrait et la première cavité; (i) on enlève la première structure de couches empilées (26, 28); (j) on forme une sixième couche isolante (40); (k) on forme une seconde structure de couches empilées (50, 52) sur la sixième couche isolante, la seconde structure de couches empilées ayant, à l'intérieur d'elle, une seconde partie en retrait (54) disposée au- dessus de la région de source/drain (16) et mettant à nu une partie de la sixième couche isolante; (I) on forme une septième couche isolante (56) à la périphérie de la seconde partie en retrait (54); (m) on forme une hui- tième couche isolante (58) de façon à remplir la seconde partie en retrait; (n) on enlève la septième couche isolante, la huitième couche isolante et une partie de la sixième couche isolante se trouvant directement au- dessous de la septième couche isolante, pour former une seconde cavité (60), la seconde cavité ne mettant pas à nu la couche de protection con- tre l'attaque; (o) on forme une quatrième couche conductrice (62) de fa- çon à remplir la seconde partie en retrait (54) et la seconde cavité (60); (p) on enlève la seconde structure de couches empilées (50, 52); (q) on forme une cinquième couche isolante (64) sur la quatrième couche iso- lante et sur la quatrième couche conductrice; (r) on forme une seconde couche conductrice (68) sur la cinquième couche isolante, la seconde couche conductrice pénétrant à travers la cinquième couche isolante, la quatrième couche conductrice, la sixième couche isolante, la première couche conductrice, la seconde couche isolante, la couche de protection contre l'attaque et la première couche isolante, et étant en contact élec- trique avec la région de source/drain (16); (s) on enlève une partie de la seconde couche conductrice pour former une couche conductrice en forme de tronc (68), les première et quatrième couches conductrices for- mant, en coupe, des couches conductrices en forme de branche (38, 62) qui sont pratiquement parallèles l'une à l'autre, chacune d'elles étant connectée à la couche conductrice en forme de tronc (68), et les couches conductrices en forme de tronc et en forme de branche constituant ensemble une électrode de stockage d'un condensateur de stockage; (t) on enlève les seconde, cinquième et sixième couches isolantes; (u) on forme une couche diélectrique (46) sur des surfaces à nu au moins des pre- mière, seconde et quatrième couches conductrices; et (v) on forme une troisième couche conductrice (48) sur une surface de la couche diélectri- que, pour former une électrode opposée. 6. Procédé selon la revendication 1 ou 5, caractérisé en ce que la couche conductrice en forme de tronc (68) a une section transversale en T. 7. Procédé selon la revendication 1 ou 5, caractérisé en ce que la couche conductrice en forme de tronc (44C) forme un pilier pratique- ment plein. 8. Procédé selon la revendication 1 ou 5, dans lequel chacune des couches conductrices en forme de branche (38, 62) a une section transversale qui présente au moins une partie en L. 9. Procédé selon la revendication 1 ou 5, caractérisé en ce que chacune des couches conductrices en forme de branche (38, 62) com- prend un premier segment et un second segment; le premier segment est connecté électriquement à la couche conductrice en forme de tronc (44A, 68) et s'étend à partir de celle-ci de façon pratiquement parallèle à une surface supérieure du substrat (10), et le second segment est connecté électriquement au premier segment et s'étend à partir de celui-ci en di- rection de la surface supérieure du substrat (10). 10. Procédé selon la revendication 7, caractérisé par l'utilisa- tion d'une technique de polissage chimio-mécanique pour enlever une partie de la seconde couche conductrice (68) jusqu'à ce que la cinquième couche isolante soit à nu. 11. Procédé selon la revendication 7, caractérisé par l'utilisa- tion d'une technique d'attaque pour enlever la partie de la seconde cou- che conductrice (68) sur la cinquième couche isolante. 12. Procédé de fabrication d'un dispositif de mémoire à semi- conducteurs sur un substrat (10) sur lequel est formé un transistor de transfert (14, 16, 18), caractérisé en ce qu'il comprend les étapes sui- vantes: (a) on forme une première couche isolante (20) sur le transistor de transfert; (b) on forme une première couche conductrice (72) qui pénètre au moins à travers la première couche isolante et qui est en contact électrique avec une région de source/drain (16) du transistor de transfert; (c) on forme une seconde couche isolante (74) sur la première couche conductrice; (d) on forme une structure de couches empilées (76, 78) sur la seconde couche isolante, cette structure comportant à l'intérieur d'elle une partie en retrait (80) qui met à nu une partie de la seconde couche isolante; (e) on forme une troisième couche isolante (82) à la périphérie de la partie en retrait (80); (f) on forme une quatrième couche isolante (84) pour remplir la partie en retrait; (g) on enlève les troisième et qua- trième couches isolantes de la partie en retrait (80), et on enlève une partie de la seconde couche isolante se trouvant directement au-dessous de la troisième couche isolante, pour former une cavité (86), la cavité ne mettant pas à nu la première couche conductrice; (h) on forme une se- conde couche conductrice (88) pour remplir la partie en retrait et la cavi- té; (i) on enlève la structure de couches empilées (76, 78); (j) on forme une cinquième couche isolante (90) au dessus de la seconde couche isolante et de la seconde couche conductrice; (k) on forme une troisième couche conductrice (94) qui pénètre au moins à travers la cinquième cou- che isolante, la seconde couche conductrice et la seconde couche iso- lante, et qui est en contact électrique avec la première couche conduc- trice; (I) on définit un motif dans la première couche conductrice, les première et troisième couches conductrices formant une couche conduc- trice en forme de tronc (72A, 94), la seconde couche conductrice formant une couche conductrice en forme de branche (88A, 88B1), et les couches conductrices en forme de tronc et en forme de branche constituant une électrode de stockage d'un condensateur de stockage; (m) on enlève les seconde et cinquième couches isolantes; (n) on forme une couche di- électrique (46) sur des surfaces à nu des première, seconde et troisième couches conductrices; et (o) on forme une quatrième couche conductrice (48) sur la couche diélectrique, pour former une électrode opposée du condensateur de stockage. 13. Procédé selon la revendication 12, caractérisé en ce que la couche conductrice en forme de tronc comprend une partie en forme de tronc inférieure (72A) qui est connectée électriquement à la région de source/drain (16), et une partie en forme de tronc supérieure (94) qui est connectée électriquement à la partie en forme de tronc inférieure et qui s'étend pratiquement en direction opposée au substrat. 14. Procédé selon la revendication 13, caractérisé en ce que la partie en forme de tronc inférieure (72A) a une section transversale en T. 15. Procédé selon la revendication 14, caractérisé en ce que la partie en forme de tronc supérieure (94) a une section transversale en forme de baguette droite, ou bien est réalisée sous la forme d'un pilier pratiquement plein. 16. Procédé selon la revendication 12, caractérisé en ce que I'étape (1) comprend en outre la définition d'un motif dans la seconde couche conductrice (88) de façon que la couche conductrice en forme de branche comprenne un segment rectiligne (88B1) qui est connecté élec- triquement à la couche conductrice en forme de tronc et qui s'étend de façon pratiquement parallèle à la surface supérieure du substrat (10). 17. Procédé selon la revendication 15, caractérisé en ce que l'étape (I) comprend en outre l'utilisation d'une technique de polissage chimio-mécanique pour enlever une partie de la troisième couche con- ductrice (94), jusqu'à ce que la cinquième couche isolante (90) soit à nu. 18. Procédé selon la revendication 15, caractérisé en ce que l'étape (I) comprend en outre l'utilisation d'une technique d'attaque pour enlever une partie de la troisième couche conductrice (94) jusqu'à ce que la seconde couche conductrice (88) soit à nu. 19. Procédé selon la revendication 1, caractérisé en ce que l'étape (d) comprend en outre les étapes suivantes: on forme une pre- mière pellicule sur la seconde couche isolante (24) et ensuite une se- conde pellicule sur la première pellicule, la première pellicule étant une pellicule isolante et la seconde pellicule étant une pellicule conductrice; et on définit un motif dans la première pellicule et la seconde pellicule pour former la structure de couches empilées (26, 28) et la partie en re- trait (30) dans celle-ci. 20. Procédé selon les revendications 1 et 7, caractérisé en ce qu'il comprend en outre les étapes suivantes: on forme une sixième cou- che isolante après l'étape (i); et on forme une cinquième couche conduc- trice sur la sixième couche isolante; et en ce que l'étape (k) comprend en outre la formation de la troisième couche conductrice de façon qu'elle pénètre à travers la cinquième couche conductrice et la sixième couche isolante; et l'étape (I) comprend en outre la définition d'un motif dans la cinquième couche conductrice pour former une partie de la couche con- ductrice en forme de branche; l'étape (m) comprend en outre l'enlève- ment de la sixième couche isolante; et l'étape (n) comprend la formation de la couche diélectrique (46) sur une surface à nu de la cinquième cou- che conductrice. 21. Procédé selon la revendication 20, dans lequel la cinquième couche conductrice a une section transversale en forme de baguette rec- tiligne et elle est connectée à la couche conductrice en forme de tronc. 22. Procédé selon la revendication 12, caractérisé en ce qu'il comprend en outre les étapes suivantes: on forme une couche de pro- tection contre l'attaque sur la première couche isolante (20) après l'étape (a); et on forme une septième couche isolante sur la couche de protec- tion contre l'attaque après l'étape (b); et en ce que, à l'étape (b), la pre- mière couche conductrice (72) pénètre en outre à travers la couche de protection contre l'attaque et la septième couche isolante; et l'étape (m) comprend en outre l'enlèvement de la septième couche isolante. 23. Procédé de fabrication d'un dispositif de mémoire à semi- conducteurs sur un substrat (10) sur lequel est formé un transistor de transfert (14, 16, 18), caractérisé en ce qu'il comprend les étapes sui- vantes: (a) on forme une première couche isolante (20) sur le transistor de transfert; (b) on forme une première couche conductrice (100) qui pé- nètre au moins à travers la première couche isolante et qui est en contact électrique avec une région de source/drain (16) du transistor de transfert; (c) on forme une seconde couche isolante (102) sur la première couche conductrice; (d) on forme une première structure de couches empilées (104, 106) sur la seconde couche isolante, cette structure ayant à l'inté- rieur d'elle une partie en retrait (108) qui met à nu une partie de la se- conde couche isolante; (e) on forme une troisième couche isolante (110) à la périphérie de la partie en retrait (108); (f) on forme une quatrième couche isolante (112) pour remplir la partie en retrait; (g) on enlève les troisième et quatrième couches isolantes de la partie en retrait, et on enlève une partie de la seconde couche isolante se trouvant directement au-dessous de la troisième couche isolante, pour former une cavité (114), cette cavité ne mettant pas à nu la première couche conductrice; (h) on forme une seconde couche conductrice (116) pour remplir la partie en retrait (108) et la cavité (114); (i) on enlève la première structure de cou- ches empilées (104, 106); (c') on forme une cinquième couche isolante (118) sur la seconde couche conductrice; (d') on forme une seconde structure de couches empilées sur la quatrième couche isolante, cette structure ayant à l'intérieur d'elle une partie en retrait qui met à nu une partie de la cinquième couche isolante; (e') on forme une sixième couche isolante à la périphérie de la partie en retrait; (f') on forme une septième couche isolante pour remplir la seconde partie en retrait; (g') on enlève les sixième et septième couches isolantes de la partie en retrait, et on enlève une partie des seconde et cinquième couches isolantes se trou- vant directement au-dessous de la sixième couche isolante, pour former une cavité, cette cavité ne mettant pas à nu les première ou seconde couches conductrices; (h') on forme une troisième couche conductrice (120) pour remplir la seconde partie en retrait et la seconde cavité; (i') on enlève la seconde structure de couches empilées; (j) on forme une hui- tième couche isolante (122) sur la troisième couche conductrice et la cin- quième couche isolante; (k) on forme une quatrième couche conductrice (126) qui pénètre au moins à travers la huitième couche isolante, la troi- sième couche conductrice, la cinquième couche isolante, la seconde cou- che conductrice et la seconde couche isolante, et qui est en contact électrique avec la première couche conductrice (100); (I) on définit des motifs dans les couches conductrices, les première et quatrième couches conductrices formant des couches conductrices en forme de tronc (100A, 126), les seconde et troisième couches conductrices formant des couches conductrices en forme de branche (116, 120A), et les couches conductri- ces en forme de tronc et en forme de branche constituant une électrode de stockage d'un condensateur de stockage; (m) on enlève les seconde, cinquième et huitième couches isolantes; (n) on forme une couche di- électrique (46) sur des surfaces à nu des première, seconde, troisième et quatrième couches conductrices; et (o) on forme une cinquième couche conductrice (48) sur la couche diélectrique, pour former une électrode opposée du condensateur de stockage. 24. Procédé selon la revendication 12 ou 23, dans lequel la couche conductrice en forme de branche, ou l'une au moins d'entre elles, a une section transversale en L. 25. Procédé selon la revendication 12 ou 23, dans lequel la se- conde couche conductrice en forme de branche, ou chacune d'elles, comprend un premier segment et un second segment, le premier segment (116A1, 116B1) étant connecté électriquement à une couche conductrice en forme de tronc (126) et s'étendant de façon pratiquement parallèle à une surface supérieure du substrat (10), et le second segment (116A2, 116B2) étant connecté électriquement au premier segment et s'étendant en direction du substrat (10). 26. Procédé selon la revendication 23, caractérisé en ce que l'étape (I) comprend la définition d'un motif dans les seconde et troisième couches conductrices (116, 120), de façon que chacune des couches conductrices en forme de branche comprenne un segment rectiligne (120A1, 120A2) qui est connecté électriquement à une couche conduc- trice en forme de tronc (126) et qui s'étend de façon pratiquement paral- lèle à une surface supérieure du substrat (10). 27. Procédé selon la revendication 23, caractérisé en ce qu'il comprend en outre les étapes suivantes: après l'étape (i'), on forme une neuvième couche isolante après l'enlèvement de la seconde structure de couches empilées; et on forme une sixième couche conductrice sur la neuvième couche isolante; et en ce que l'étape (k) comprend la formation de la quatrième couche conductrice de façon qu'elle pénètre en outre à travers la sixième couche conductrice et la neuvième couche isolante; J'étape (I) comprend en outre la définition d'un motif dans la sixième cou- che conductrice de façon qu'elle forme une couche conductrice en forme de branche supplémentaire; I'étape (m) comprend l'enlèvement la neu- vième couche isolante; et l'étape (n) comprend la formation de la couche diélectrique (46) sur une surface à nu de la sixième couche conductrice. 28. Procédé selon la revendication 27, caractérisé en ce la sixième couche conductrice a une section transversale en forme de ba- guette et elle est connectée électriquement à une couche conductrice en forme de tronc. 29. Procédé selon la revendication 12 ou 23, caractérisé en ce qu'il comprend en outre la formation d'une couche de protection contre l'attaque sur la première couche isolante (20) après l'étape (a). Procédé selon la revendication 23, caractérisé en ce qu'il comprend en outre: la formation d'une couche de protection contre l'at- taque sur la première couche isolante (20) après l'étape (a); et la forma- tion d'une neuvième couche isolante sur la couche de protection contre l'attaque; et en ce que, à l'étape (b), la première couche conductrice (100) pénètre en outre à travers la couche de protection contre l'attaque et la neuvième couche isolante; et l'étape (m) comprend en outre l'enlè- vement de la neuvième couche isolante.