Brevet FR2753856A1 — publié le 19980327

PROCEDE ET DISPOSITIF DE DETECTION DE L'ERREUR SUR LA FREQUENCE D'UNE PORTEUSE La présente invention concerne un procédé et un dispositif de détection de l'erreur sur la fréquence d'une porteuse. Elle trouve une application importante dans les systèmes de démodulation cohérente de signaux modulés en phase, c'est-à-dire notamment des signaux dits MDP (ou PSK en terminologie anglo-saxonne). Par exemple, elle peut être utilisée dans un dispositif de réception numérique d'une liaison radiofréquence ou d'une liaison optique. La récupération de la fréquence de la porteuse est nécessaire à la démodulation cohérente des signaux transmis par modulation de phase de la porteuse. Dans les dispositifs de réception analogiques, cette récupération est générale- ment réalisée, soit au moyen d'une boucle à verrouillage de fréquence, soit au moyen d'une boucle à verrouillage de phase. Actuellement, on cherche de plus en plus à effectuer de façon numérique les traitements du signal. Lorsque le dispositif de réception est numérique, il existe de nombreu- ses possibilités pour effectuer la récupération de la fréquence de la porteuse. Si l'erreur sur la fréquence de la porteuse est suffisamment faible, on peut utiliser le circuit de récupération de la phase pour effectuer également la récupération de la fréquence. Dans de nombreux autres cas, il est nécessaire d'utiliser un circuit spécifique d'estimation et de correction de l'erreur sur la fréquence de la porteuse. On distingue dans l'art antérieur deux catégories de procédés de détection de l'erreur sur la fréquence de la porteuse, selon que ces procédés mettent en oeuvre des structures bouclées ou des structures directes (c'est-à-dire à boucle ouverte). Dans le cas des structures directes, on utilise généralement des estimateurs de fréquence. Ils fournissent une estimée de l'erreur de fréquence. Un inconvénient des structures directes est qu'elles nécessitent généralement d'effectuer des sommations sur un nombre important d'échan- tillons de façon que la variance de l'erreur de fréquence soit faible. Cela conduit à une complexité d'implantation élevée. Dans le cas des structures bouclées, on utilise généralement un détecteur d'erreur de fréquence dans une boucle à verrouillage de fréquence. A la différence des estimateurs de fréquence, les détecteurs d'erreur de fréquence ne fournissent pas une estimée de l'erreur, mais une fonction de l'erreur. On distingue dans l'art antérieur deux principaux types de détecteurs. Un premier type utilise le principe du maximum de vraisemblance et se fonde sur les spectres des signaux. Un second type utilise comme détecteur un estimateur de fréquence et se fonde sur les valeurs temporelles de la différence entre deux échantillons. Les détecteurs d'erreur de fréquence connus ont les inconvénients suivants: ceux du premier type précité conduisent à des variances d'erreur de fréquence élevées, qui dégradent considérablement les performances du circuit de récupération de phase. Les détecteurs du second type précité présentent l'inconvénient suivant: pour fournir des résultats satisfaisants, ils nécessitent généralement d'effectuer une sommation préalable sur les différences entre deux échantillons, ce qui conduit à une complexité d'implantation élevée. La présente invention a pour objectif de s'affran- chir des inconvénients mentionnés précédemment. Afin d'at- teindre cet objectif, la présente invention propose un procédé de détection de l'erreur sur la fréquence d'une porteuse modulée en phase MDP-M, M étant le nombre d'états de phase de la modulation, suivant lequel, après récupéra- tion d'horloge, échantillonnage et numérisation des coordon- nées en phase et en quadrature des échantillons: (a) on ramène la phase p(n) des échantillons à l'intervalle [-n, +n[; (b) pour éliminer la modulation, on calcule une suite (n) = mod(ip(n),2n/M), o mod(x,2n/M) est obtenu à partir de x en en retranchant ou en y ajoutant 2n/M jusqu'à ce que la valeur obtenue soit comprise dans l'intervalle [-n/M, + n/M[; (c) on calcule une suite d(n) = mod(4(n)-4(n-1),2n/M); (d) on calcule une suite p'(n) = mod(d(n)+p(n-1),2n/M), o p(n) = mod(p*(n),2n/M), o p*(n) est une suite obtenue en retranchant de p'(n) la sortie courante; (e) on calcule une suite d'(n)=p'(n)-p(n-1); (f) on détermine un paramètre de fiabilité appelé "tri", défini par tri = 1 si Id'(n)l o p est un réel dont la valeur absolue est infé- rieure à 1, o S est un seuil prédéterminé et o. désigne la valeur absolue; (g) on calcule une suite dettri(n) = a.p'(n).tri, o a est un réel dont la valeur absolue est inférieure à 1, la suite de valeurs det tri(n) constituant la sortie courante, représentative de l'erreur sur la fréquence de la porteuse. Dans un mode particulier de réalisation, le seuil S est égal à n/M. Si la modulation présente M = 2k états, k étant un entier positif, éliminer la modulation à l'étape (b) ci- dessus consiste à enlever les k bits de poids ou rang le plus élevé de 9(n). Dans un mode particulier de réalisation, les réels a et P sont des puissances de 2, avec a positif et P négatif. A titre d'exemple non limitatif, pour M = 4 (modulation de phase à 4 états), on peut choisir a = 1/4 et = -1/2. La présente invention propose également un disposi- tif de détection de l'erreur sur la fréquence d'une porteuse modulée en phase MDP-M, M étant le nombre d'états de phase de la modulation, caractérisé en ce qu'il comprend un module de calcul d'une suite de valeurs représentatives de l'erreur sur la fréquence de la porteuse. Dans un mode de réalisation o ce dispositif met en oeuvre le procédé cidessus, le module de calcul de la suite det_tri(n) comprend un module de calcul recevant, sur une première entrée, les valeurs de la suite p'(n), quantifiées sur un nombre NBI de bits, et, sur une deuxième entrée, les valeurs de la suite d'(n), quantifiées sur un nombre NBI+l de bits, et fournissant en sortie les valeurs de la suite det_tri(n), et ayant: un module de sélection du bit de poids le plus fort (MSB), connecté à la deuxième entrée précitée, fournissant en sortie le MSB de d'(n); un module de sélection du bit de poids immédiatement inférieur au MSB, connecté à la deuxième entrée précitée, fournissant en sortie le bit de d'(n) de poids immédiatement inférieur au MSB de d'(n); un opérateur OU-exclusif recevant, sur une entrée, le MSB de d'(n), et sur une autre entrée, le bit de d'(n) de poids immédiatement inférieur au MSB de d'(n), et effectuant une opération OU-exclusif sur ces deux bits d'entrée; un module de multiplication par a, comprenant un module de décalage à droite de a, bits, o a, = -log2a, connecté à la première entrée précitée, fournissant en sortie le produit E1 de p'(n) par a; un module de multiplication par a.p, comprenant - un module de changement de signe, connecté à ladite première entrée, fournissant en sortie le produit de p'(n) par -1, et - un module de décalage à droite de a2 bits, o a2 = -log2(-a.p), connecté en sortie du module de changement de signe, fournissant en sortie le produit de -p'(n) par (-a. p), le module de multiplication par a.P fournissant en sortie le produit E2 de p'(n) par a.p; et un module de commutation, ayant une première entrée, une deuxième entrée et une entrée de commande, recevant sur sa première entrée le produit El, recevant sur sa deuxième entrée le produit E2, et recevant sur son entrée de commande la valeur du bit de sortie de l'opérateur OU-exclusif, ce module de commutation fournissant en sortie les valeurs de la suite det_tri(n), qui sont égales, soit à El, soit à E2, en fonction de la valeur du bit de sortie de l'opérateur OU- exclusif. Les caractéristiques ci-dessus ainsi que d'autres apparaîtront mieux à la lecture de la description qui suit d'un mode particulier de réalisation, donné à titre d'exem- ple non limitatif. La description se réfère aux dessins qui l'accompagnent, dans lesquels: - la figure 1 est un organigramme du procédé de la présente invention; - la figure 2 est un organigramme définissant une fonction dite "modulo 2n/M" utilisée à plusieurs reprises au cours du procédé de la présente invention; - la figure 3 est un schéma symbolique du dispositif de la présente invention, dans un mode particulier de réalisation; et - la figure 4 est un schéma d'une partie du disposi- tif de la figure 3, dans un exemple de réalisation o S = L/M. Dans toute la suite, on considère une porteuse modulée en phase MDP- M. Dans l'application, non limitative, à un système de démodulation cohérente, le signal destiné à être traité par le procédé et le dispositif de l'invention est obtenu à partir du signal reçu en entrée par le récep- teur, après filtrage, échantillonnage et numérisation, effectués par des processus classiques. Au cours de ces traitements, il y a conversion en bande de base, génération d'un signal numérique complexe, présentant des composantes en phase et en quadrature, filtrage par le filtre adapté et correction d'erreur de synchronisation d'horloge. Le signal ainsi obtenu, destiné à être traité suivant le présent procédé, comprend un échantillon complexe par symbole. Les étapes successives du procédé selon l'invention sont décrites ciaprès. Elles correspondent aux blocs successifs de l'organigramme de la figure 1. Une première étape consiste à réduire à l'intervalle [-n,+t[ le domaine de définition des phases d'origine des échantillons s(n), notées arg(s(n)), o n désigne le rang de l'échantillon. On note 9(n) la phase d'un échantillon après réduction du domaine de définition de celle-ci à l'inter- valle [-n,+n[. 9(n) contient des informations sur l'erreur de fréquence porteuse et sur la modulation. Une deuxième étape consiste à éliminer la modula- tion. Pour cela, on retranche ou on ajoute 2n/M à ip(n) jusqu'à ce que la valeur obtenue, notée +(n), soit comprise dans l'intervalle [-n/M, +n/M[. Cette opération est notée +(n) = mod(1(n),2r/M). Dans un mode particulier de réalisa- tion o M = 2k, k étant un entier positif, cette étape consiste à enlever les k bits de poids le plus élevé de 9(n). De façon générale, la fonction dite "modulo 2n/M", qu'on utilisera à nouveau dans la suite et qui, recevant en entrée une variable x, fournit en sortie une variable notée y = mod(x,2n/M), est définie par l'organigramme de la figure 2. Comme le montre la figure 2, on teste tout d'abord si la valeur fournie en entrée à la fonction modulo 2E/M est égale à -n/M. Si c'est le cas, mod(x,2n/M) = -n/M et le calcul est terminé. Sinon, on teste si la valeur fournie en entrée à la fonction modulo 2n/M est strictement inférieure, en valeur absolue, à n/M. Si c'est le cas, la valeur fournie en sortie est égale à la valeur fournie en entrée. Sinon, on teste si la valeur fournie en entrée est strictement positive. Si c'est le cas, on lui retranche 2K/M; si ce n'est pas le cas, on lui ajoute 2n/M; puis on réitère l'algorithme avec la valeur obtenue après cette soustraction ou addition de 2n/M. En résumé, la fonction modulo 2n/M peut être énoncée de la façon suivante: "on retranche ou on ajoute 2n/M jusqu'à ce que la valeur obtenue soit comprise dans l'intervalle [-î/M,+n/M[". Au cours d'une troisième étape du procédé selon l'invention (voir figure 1), on calcule une suite d(n) = mod(4(n)-4(n-1),2n/M), o +(n) est la suite obtenue précé- demment. d(n) est donc la différence (n)-%(n-l) ramenée dans l'intervalle [-ï/M,+n/M[ au moyen de la fonction modulo 2n/M. Cette différence est égale en moyenne à 2n.Af.T, o Af désigne l'erreur de fréquence porteuse et T le rythme symbole. Au cours d'une quatrième étape, on détermine conjointement deux suites p'(n) et p(n) telles que p'(n) = mod(d(n)+p(n-1),2n/M) et p(n) = mod(p*(n),2n/M), o on obtient p*(n) en retranchant de p'(n) la sortie courante. Au cours d'une cinquième étape, on calcule une suite d'(n) = p'(n)-p(n-1). Au cours d'une sixième étape, on introduit un paramètre appelé "tri". En fonction du résultat de la comparaison de la valeur absolue de d'(n) à un seuil prédéterminé S, le paramètre "tri" prend soit la valeur 1, soit une valeur À, o i est un réel inférieur à 1 en valeur absolue: si Id'(n)I S alors tri = P. On choisira avantageusement S = K/M. Au cours d'une septième étape, on calcule une suite det_tri(n) = a.p'(n). tri, o a est un réel inférieur à 1 en valeur absolue. La suite de valeurs det tri(n) constitue la sortie courante, représentative de l'erreur de fréquence porteuse. Les étapes énumérées ci-dessus peuvent être réali- sées aussi bien par voie logicielle que par voie câblée et peuvent être intégrées dans un circuit spécifique de l'application (ASIC). Elles ne sont alors plus dissociables. On va maintenant décrire, dans des modes particu- liers de réalisation, le dispositif de détection d'erreur de fréquence porteuse proposé par la présente invention. Dans un premier mode de réalisation, illustré par la figure 3, le dispositif comprend un module 6 permettant de ramener la phase des échantillons à l'intervalle [-i,+u[. Le module 6 reçoit en entrée une suite arg(s(n)) formée des phases d'origine des échantillons s(n) et fournit en sortie une suite ip(n) de phases ramenées dans l'intervalle [-n,+ [. La sortie 9(n) du module 6 est connectée à l'entrée d'un module 8 d'élimination de la modulation. Le module 8 fournit en sortie une suite (n) = mod(P(n),2n/M), o mod(.,2T/M) est la fonction décrite plus haut. Le dispositif comprend également un premier élément à retard 10 connecté en sortie du module 8 d'élimination de la modulation, et un premier élément soustracteur 12 ayant une première entrée connectée à la sortie du module 8 et une seconde entrée connectée à la sortie de l'élément à retard 10. L'élément soustracteur 12 fournit en sortie la suite *(n)-4(n- 1). La sortie de l'élément soustracteur 12 est connectée à l'entrée d'un premier module 14 de calcul de la fonction mod(.,2n/M). Le module 14 fournit en sortie la suite mod(4(n)-4(n-1),2î/M), notée d(n). Le dispositif comprend de plus un élément addition- neur 16 ayant une première entrée connectée à la sortie du module 14 et une deuxième entrée connectée à la sortie d'un deuxième élément à retard 18. La sortie de l'élément additionneur 16 est connectée à l'entrée d'un deuxième module 20 de calcul de la fonction mod(.,2n/M). Le module 20 fournit en sortie une suite p'(n). Le dispositif comprend en outre un deuxième élément soustracteur 22 ayant une première entrée connectée à la sortie du module 20 et une seconde entrée connectée à la sortie courante 24 du dispositif. L'élément soustracteur 22 fournit en sortie la suite "p'(n) - sortie courante", notée p*(n). La sortie de l'élé- ment soustracteur 22 est connectée à l'entrée d'un troisième module 26 de calcul de la fonction mod(.,2n/M). Le module 26 fournit en sortie la suite mod(p*(n),2r/M), notée p(n). La sortie du module 26 est connectée à l'entrée de l'élément à retard 18. Dans un mode particulier de réalisation, l'ensemble comprenant l'élément soustracteur 12 et le module 14, l'ensemble comprenant l'élément soustracteur 22 et le module 26 et l'ensemble comprenant l'élément additionneur 16 et le module 20 peuvent être réalisés sous la forme d'un module éventuellement commun d'addition en complément à 2 sans bit de retenue, moyennant un module préalable de changement de signe pour les deux ensembles comportant un élément sous- tracteur. L'élément à retard 18 fournit en sortie la suite p(n-1). Le dispositif comprend également un troisième élément soustracteur 28 ayant une première entrée connectée à la sortie du module 20 et une seconde entrée connectée à la sortie de l'élément à retard 18. L'élément soustracteur 28 fournit en sortie la suite p'(n)-p(n-l), notée d'(n). Le dispositif comprend enfin un module de calcul 30 ayant une première entrée 32 connectée à la sortie du module et une seconde entrée 34 connectée à la sortie de l'élément soustracteur 28. La sortie du module de calcul 30 est la sortie courante 24 du dispositif. Dans le mode particulier de réalisation illustré par la figure 3, le module de calcul 30 comprend un module 36 d'amplification par un facteur a, a étant un réel inférieur à 1 en valeur absolue. L'entrée du module 36 est connectée à l'entrée 32 du module de calcul 30. Le module 36 reçoit en entrée la suite p'(n) et fournit en sortie la suite a.p'(n). Le module de calcul 30 comprend également un module 38 de comparaison et de calcul, ayant une entrée connectée à l'entrée 34 du module de calcul 30 et ayant une entrée de commande 40. Le module 38 reçoit sur l'entrée 34 la suite d'(n) et reçoit sur l'entrée de commande 40 une valeur seuil S prédéterminée. Le module 38 comporte un module permettant de calculer Id'(n)j et de comparer sa valeur au seuil S. Le module 38 fournit en sortie un paramètre tri dont la valeur dépend du résultat de cette comparaison: si Id'(n)I réel inférieur à 1 en valeur absolue. Le module de calcul 30 comprend de plus un élément multiplicateur 42 ayant une première entrée connectée à la sortie du module 36 et une seconde entrée connectée à la sortie du module 38. La sortie de l'élément multiplicateur 42 est connectée à la sortie du module de calcul 30. L'élément multiplicateur 42 fournit en sortie le produit a.p'(n).tri, noté det_tri(n) et constituant la sortie courante du dispositif. Pour plus de clarté, le module de calcul 30 a été décrit et représenté sous la forme de trois parties individualisées (modules 36, 38 et élément 42). Cette séparation en trois parties est arbitraire, le module de calcul 30 pouvant comporter, soit plus de trois entités distinctes, soit des éléments non dissociables. La figure 4 représente un exemple non limitatif de réalisation du module de calcul 30 pour S = n/M, S étant le seuil défini plus haut. Notons NBI le nombre de bits sur lequel les valeurs de la suite p'(n), fournies à l'entrée 32 du module 30, sont quantifiées. Dans l'exemple non limitatif de la figure 4, les valeurs de la suite d'(n), fournies à l'entrée 34 du module 30, sont quantifiées sur NBI+l bits. Un module 44 de sélection du bit de poids le plus fort (MSB) est connecté à l'entrée 34. Le module 44 reçoit en entrée les valeurs de la suite d'(n) et fournit en sortie le MSB de d'(n). Un module 46 de sélection du bit de poids immédiate- ment inférieur au MSB est également connecté à l'entrée 34. Le module 46 reçoit en entrée les valeurs de la suite d'(n) et fournit en sortie le bit de d'(n) de poids immédiatement inférieur au MSB. Le module de calcul 30 illustré par la figure 4 comprend également un opérateur OU-exclusif 48 ayant une entrée 50 connectée à la sortie du module 44 et une entrée 52 connectée à la sortie du module 46. L'opérateur OU- exclusif 48 reçoit en entrée le MSB de d'(n) et le bit de d'(n) de poids immédiatement inférieur au MSB et fournit en sortie le résultat de l'opération OU-exclusif sur ces deux bits d'entrée. L'inégalité Id'(n)j n/M alors la sortie de l'opérateur OU-exclusif est un "1" logique. Un module 54 de multiplication par a est connecté à l'entrée 32 du module de calcul 30. Le module 54 reçoit en entrée les valeurs de la suite p'(n) et fournit en sortie une valeur E1 = p'(n).a, quantifiée sur NBI bits. Le module 54 comprend généralement un registre à décalage permettant d'effectuer un décalage à droite de a1 bits, o a1 = -log2a. Un module 56 de multiplication par a.P est également connecté à l'entrée 32 du module de calcul 30. Dans le mode particulier de réalisation de la figure 4, le module 56 comprend tout d'abord un module 58 de changement de signe connecté à l'entrée 32 et fournissant en sortie la suite - p'(n), quantifiée sur NBI bits. Le module 56 comprend également un module 60, connecté en sortie du module 58. Le module 60 comporte généralement un registre à décalage permettant d'effectuer un décalage à droite de a2 bits, o a2 = -log2(-a.p). Le module 56 fournit en sortie une valeur E2 = p'(n).a.p, quantifiée sur NBI bits. Le module de calcul 30 comprend enfin un module de commutation 62 ayant une première entrée 64 connectée à la sortie du module 54, une deuxième entrée 66 connectée à la sortie du module 56 et une entrée de commande 68 connectée à la sortie de l'opérateur OU-exclusif 48. Le module 62 reçoit sur son entrée 64 la valeur El, sur son entrée 66 la valeur E2, et sur son entrée de commande le bit de sortie de l'opérateur OU-exclusif 48. Suivant la valeur de ce bit, le module 62 commute sur son entrée El ou son entrée E2. Sur la figure 4, le module 62 a été représenté de façon arbitraire dans la position commutée sur l'entrée El. Le module 62 peut être réalisé sous la forme d'un démultiplexeur commandé par la sortie de l'opérateur OU- exclusif 48. Le module de commutation 62 fournit en sortie la valeur Ei = a.p'(n).tri, avec tri = 1 pour i = 1 et tri = pour i = 2. Cette valeur, notée dettri(n), constitue la sortie courante 24 du dispositif. REVENDICATIONS 1. Procédé de détection de l'erreur sur la fréquence d'une porteuse modulée en phase MDP-M, M étant le nombre d'états de phase de la modulation, suivant lequel, après récupération d'horloge, échantillonnage et numérisation des coordonnées en phase et en quadrature des échantillons: (a) on ramène la phase p(n) des échantillons à l'intervalle [-w, +n[; (b) pour éliminer la modulation, on calcule une suite *(n) = mod(ip(n),2R/M), o mod(x,2n/M) est obtenu à partir de x en en retranchant ou en y ajoutant 2m/M jusqu'à ce que la valeur obtenue soit comprise dans l'intervalle [-m/M, +m/M[; (c) on calcule une suite d(n) = mod(4(n)-4(n-1),2n/M); (d) on calcule une suite p'(n) = mod(d(n)+p(n-1),2n/M), o p(n) = mod(p*(n), 2n/M), o p*(n) est une suite obtenue en retranchant de p'(n) la sortie courante; (e) on calcule une suite d'(n)=p'(n)-p(n-l); (f) on détermine un paramètre de fiabilité appelé "tri", défini par tri = 1 si Id'(n)l o p est un réel dont la valeur absolue est infé- rieure à 1, o S est un seuil prédéterminé et o - désigne la valeur absolue; (g) on calcule une suite det_tri(n) = a.p'(n).tri, o a est un réel dont la valeur absolue est inférieure à 1, la suite de valeurs det_tri(n) constituant la sortie courante, représentative de l'erreur sur la fréquence de la porteuse. 2. Procédé selon la revendication 1, caractérisé en ce que le seuil S est égal à n/M. 3. Procédé selon la revendication 1 ou 2, dans lequel M=2k o k est un entier positif, caractérisé en ce que l'étape (b) consiste à enlever les k bits de poids le plus élevé de 9(n). 4. Procédé selon la revendication 1, 2 ou 3, dans lequel a est positif, P est négatif et les valeurs absolues des réels a et p sont des puissances de 2. 5. Dispositif de détection de l'erreur sur la fréquence d'une porteuse modulée en phase MDP-M, M étant le nombre d'états de phase de la modulation, caractérisé en ce qu'il comprend des moyens de calcul d'une suite de valeurs représentatives de l'erreur sur la fréquence de la porteuse. 6. Dispositif selon la revendication 5, mettant en oeuvre le procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que les moyens de calcul de la suite det_tri(n) comprennent des moyens de calcul (30) recevant, sur une première entrée (32), les valeurs de la suite p'(n), quantifiées sur un nombre NBI de bits, et, sur une deuxième entrée (34), les valeurs de la suite d'(n), quantifiées sur un nombre NBI+l de bits, et fournissant en sortie (24) les valeurs de la suite det tri(n), et ayant: des moyens (44) de sélection du bit de poids le plus fort (MSB), connectés à ladite deuxième entrée (34), fournissant en sortie le MSB de d'(n); des moyens (46) de sélection du bit de poids immédiatement inférieur au MSB, connectés à ladite deuxième entrée (34), fournissant en sortie le bit de d'(n) de poids immédiatement inférieur au MSB de d'(n); un opérateur OU- exclusif (48) recevant, sur une entrée (50), le MSB de d'(n), et sur une autre entrée (52), le bit de d'(n) de poids immédiatement inférieur au MSB de d'(n), et effectuant une opération OU-exclusif sur ces deux bits d'entrée; des moyens (54) de multiplication par a, comprenant des moyens de décalage à droite de a1 bits, o a1 = -log2a, connectés à ladite première entrée (32), fournissant en sortie le produit (El) de p'(n) par a; des moyens (56) de multiplication par a.p, compre- nant - des moyens (58) de changement de signe, connectés à ladite première entrée (32), fournissant en sortie le produit de p'(n) par - 1, et - des moyens (60) de décalage à droite de a2 bits, o a2 = -log2(- a.p), connectés en sortie des moyens (58) de changement de signe, fournissant en sortie le produit de -p'(n) par (-a.p), les moyens (56) de multiplication par a.p fournissant en sortie le produit (E2) de p'(n) par a.p; et des moyens (62) de commutation, ayant une première entrée (64), une deuxième entrée (66) et une entrée de commande (68), recevant sur la première entrée (64) le produit (El), recevant sur la deuxième entrée (66) le produit (E2), et recevant sur l'entrée de commande (68) la valeur du bit de sortie de l'opérateur OU-exclusif (48), ces moyens (62) de commutation fournissant en sortie (24) les valeurs de la suite det_tri(n), qui sont égales, soit à (El), soit à (E2), en fonction de la valeur du bit de sortie de l'opérateur OU-exclusif (48).