Brevet FR2752490A1 — publié le 19980220

DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS ET STRUCTURE DE CONDENSATEUR POUR CE DISPOSITIF Cette invention concerne de façon générale des dispositifs de mémoire à semiconducteurs, et elle concerne plus particulièrement une structure de condensateur de stockage de charge d'une cellule de mé- moire vive dynamique (ou DRAM) qui comprend également un transistor de transfert. La figure 1 est un schéma de circuit d'une cellule de mémoire pour un dispositif DRAM. Comme représenté sur le dessin, une cellule de DRAM est essentiellement constituée par un transistor de transfert T et un condensateur de stockage de charge C. Une source du transistor de transfert T est connectée à une ligne de bit BL correspondante, et un drain de ce transistor est connecté à une électrode de stockage 6 du condensateur de stockage de charge C. Une grille du transistor de transfert T est connectée à une ligne de mot WL correspondante. Une électrode opposée 8 du condensateur C est connectée à une source de tension constante. Une pellicule diélectrique 7 est formée entre l'élec- trode de stockage 6 et l'électrode opposée 8. Dans le processus de fabrication d'un dispositif DRAM, on uti- lise essentiellement un condensateur bidimensionnel, appelé condensa- teur de type plan, pour un dispositif DRAM classique ayant une capacité de stockage inférieure à 1 Mbit (M = méga = million). Dans le cas d'un dispositif DRAM ayant une cellule de mémoire qui utilise un condensateur de type plan, des charges électriques sont stockées sur la surface princi- pale d'un substrat semiconducteur, ce qui fait que la surface principale doit avoir une aire élevée. Ce type de cellule de mémoire ne convient donc pas pour un dispositif DRAM ayant un niveau d'intégration élevé. Pour un dispositif DRAM ayant un niveau d'intégration élevé, comme un dispositif DRAM avec plus de 4 Mbit de mémoire, on a introduit un con- densateur tridimensionnel, appelé condensateur de type empilé ou de type tranchée. Avec des condensateurs de type empilé ou de type tranchée, il a été possible d'obtenir une plus grande mémoire dans un volume simi- laire. Cependant, pour réaliser un dispositif à semiconducteurs ayant un niveau d'intégration encore plus élevé, comme un circuit à très haut ni- veau d'intégration (ou VLSI) ayant une capacité de 64 Mbit, un conden- sateur ayant une telle structure tridimensionnelle simple, comme le con- densateur de type empilé ou de type tranchée classique, s'avère être in- suffisant. Une solution pour améliorer la capacité d'un condensateur con- siste à utiliser ce que l'on appelle le condensateur empilé du type à ai- lettes, qui est proposé par Ema et al. dans "3-Dimensional Stacked Ca- pacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, pages 592-595, décembre 1988. Le condensateur empilé de type à ailettes comprend des électrodes et des pellicules diélectriques qui s'étendent avec une forme en ailettes dans un ensemble de couches empilées. Des dispositifs DRAM ayant le condensateur empilé de type à ailettes sont également décrits dans les brevets des E.U.A. n 5 071 783 (Taguchi et al.); 5 126 810 (Gotou); 5 196 365 (Gotou); et 5 206 787 (Fujioka). Une autre solution pour améliorer la capacité d'un condensateur consiste à utiliser ce que l'on appelle le condensateur empilé de type cy- lindrique, qui est proposé par Wakamiya et al. dans "Novel Stacked Ca- pacitor Cell for 64-Mb DRAM", 1989, Symposium on VLSI Technology, Digest of Technical Papers, pages 69-70. Le condensateur empilé de type cylindrique comprend des électrodes et des pellicules diélectriques qui s'étendent avec une forme cylindrique de façon à augmenter les aires de surface des électrodes. Un dispositif DRAM ayant le condensateur empilé de type cylindrique est également décrit dans le brevet des E.U.A. n 5 077 688 (Kumanoya et al.). Avec la tendance à une densité d'intégration accrue, il est né- cessaire de réduire encore davantage la taille de la cellule de DRAM dans un plan (c'est-à-dire l'aire qu'elle occupe dans un plan). De façon générale, une réduction de la taille de la cellule conduit à une réduction de la capacité de stockage de charge (capacité électrique). De plus, lors- que la capacité électrique est réduite, la probabilité d'apparition d'erreurs transitoires résultant de l'incidence de rayons a est augmentée. Il de- meure donc dans ce domaine un besoin portant sur la conception d'une nouvelle structure d'un condensateur de stockage qui puisse procurer la même capacité électrique, tout en occupant une aire plus faible dans un plan, et sur un procédé approprié pour fabriquer la structure. Un but de l'invention est donc de procurer un dispositif de mé- moire à semiconducteurs ayant une structure qui comprend un conden- sateur de type en arbre permettant d'obtenir une aire accrue pour le stockage de charge. Conformément aux buts précédents, ainsi qu'à d'autres, l'in- vention procure un dispositif de mémoire à semiconducteurs nouveau et perfectionné. Un dispositif de mémoire à semiconducteurs conforme à l'in- vention comprend un substrat et un transistor de transfert sur le substrat, le transistor de transfert ayant des régions de source/drain. Le dispositif comprend également un condensateur de stockage connecté électrique- ment à l'une des régions de source/drain du transistor de transfert. Le condensateur de stockage comprend une couche conductrice en forme de tronc ayant une extrémité inférieure connectée électriquement à l'une des régions de source/drain. La couche conductrice en forme de tronc com- prend en outre un prolongement vertical qui s'étend de façon pratique- ment verticale à partir de l'extrémité inférieure. Le condensateur de stockage comprend également au moins une couche conductrice en forme de branche avec une section transversale en L. Une extrémité de la couche conductrice en forme de branche est connectée à une surface intérieure de la couche conductrice en forme de tronc. La couche con- ductrice en forme de tronc et la couche conductrice en forme de branche forment ensemble une électrode de stockage du condensateur de stock- age. Le condensateur de stockage comprend en outre une couche diélectrique, formée sur les surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche, et une couche conductrice supérieure sur la couche diélectrique, remplissant la fonction d'une électrode opposée du condensateur de stockage. Selon un autre aspect de l'invention, la couche conductrice en forme de tronc comprend une partie en forme de tronc inférieure qui est connectée élec- triquement à l'une des régions de source/drain du transistor de transfert, et une partie en forme de tronc supérieure qui s'étend pratiquement ver- ticalement à partir d'un bord de la partie en forme de tronc inférieure. La partie en forme de tronc inférieure peut avoir une section transversale en T ou en U, et la partie en forme de tronc supérieure forme un cylindre pratiquement creux qui suit la périphérie de la partie en forme de tronc inférieure. Selon un autre aspect de l'invention, le dispositif de mémoire à semiconducteurs comprend un substrat et un transistor de transfert formé sur le substrat, le transistor de transfert ayant des régions de source/ drain. Le dispositif comprend en outre un condensateur de stockage qui est connecté électriquement à l'une des régions de source/drain du tran- sistor de transfert. Le condensateur de stockage comprend une couche conductrice en forme de tronc ayant une extrémité inférieure connectée électriquement à l'une des régions de source/drain. La couche conduc- trice en forme de tronc comporte en outre un prolongement qui s'étend pratiquement verticalement à partir de l'extrémité inférieure. Le conden- sateur de stockage comprend également au moins une couche conduc- trice en forme de branche, comportant au moins un premier segment d'extension et un second segment d'extension, une extrémité du premier segment d'extension étant connectée à la surface intérieure de la couche conductrice en forme de tronc, et le second segment d'extension s'éten- dant sous un angle déterminé à partir d'une autre extrémité du premier segment d'extension. La couche conductrice en forme de tronc et la cou- che conductrice en forme de branche forment l'électrode de stockage du condensateur de stockage qui comprend en outre une couche diélectri- que formée sur des surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche, et une couche conductrice supérieure qui est formée sur la couche diélectrique et qui remplit la fonction d'une électrode opposée du condensateur de stock- age. Selon un autre aspect de l'invention, le dispositif de mémoire à semiconducteurs comprend un substrat et un transistor de transfert formé sur le substrat, le transistor de transfert ayant des régions de source/drain. Le dispositif comprend également un condensateur de stockage connecté électriquement à l'une des régions de source/drain du transistor de transfert. Le condensateur de stockage comprend une cou- che conductrice en forme de tronc ayant une extrémité inférieure con- nectée électriquement à l'une des régions de source/drain. La couche conductrice en forme de tronc comporte en outre un prolongement en forme de pilier qui s'étend pratiquement verticalement à partir de l'extré- mité inférieure. Le condensateur de stockage comprend également au moins une couche conductrice en forme de branche ayant une extrémité connectée à la surface intérieure de la couche conductrice en forme de tronc et ayant un prolongement dirigé vers l'extérieur qui s'étend à partir de l'autre extrémité. La couche conductrice en forme de tronc et la cou- che conductrice en forme de branche forment une électrode de stockage du condensateur de stockage qui comprend en outre une couche diélec- trique formée sur les surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche, et une couche conductrice supérieure formée sur la couche diélectrique, qui remplit la fonction d'une électrode opposée du condensateur de stockage. Selon un autre aspect de l'invention, le dispositif de mémoire à semiconducteurs comprend un substrat et un transistor de transfert formé sur le substrat. Le transistor de transfert comprend des régions de source/drain. Le dispositif comprend également un condensateur de stockage connecté électriquement à l'une des régions de source/drain du transistor de transfert. Le condensateur de stockage comprend une cou- che conductrice en forme de tronc ayant une extrémité inférieure con- nectée électriquement à l'une des régions de source/drain. La couche conductrice en forme de tronc comporte en outre un prolongement verti- cal qui s'étend pratiquement verticalement à partir de l'extrémité infé- rieure. Le condensateur de stockage comprend également au moins une couche conductrice en forme de branche qui est réalisée sous la forme d'un cylindre pratiquement creux. Une extrémité de la couche conductrice en forme de branche est connectée à la surface supérieure de la couche conductrice en forme de tronc. La couche conductrice en forme de tronc et la couche conductrice en forme de branche forment une électrode de stockage du condensateur de stockage qui comprend en outre une cou- che diélectrique formée sur les surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche, et une couche conductrice supérieure formée sur la couche diélectrique, qui remplit la fonction d'une électrode opposée du condensateur de stock- age. Selon un autre aspect de l'invention, le dispositif de mémoire à semiconducteurs comprend un substrat et un transistor de transfert formé sur le substrat, le transistor de transfert ayant des régions de source/drain. Le dispositif comprend également un condensateur de stockage qui est connecté électriquement à l'une des régions de source/drain du transistor de transfert. Le condensateur de stockage comprend une couche conductrice en forme de tronc ayant une extrémité inférieure connectée électriquement à l'une des régions de source/drain. La couche conductrice en forme de tronc comprend en outre un prolon- gement vertical qui s'étend de façon pratiquement verticale à partir de l'extrémité inférieure. Le condensateur de stockage comprend également une première couche conductrice en forme de branche ayant une extré- mité connectée à la surface supérieure de la couche conductrice en forme de tronc, et ayant un prolongement vertical qui s'étend de façon pratiquement verticale à partir de l'extrémité. Le condensateur de stock- age comprend en outre au moins une seconde couche conductrice en forme de branche ayant une extrémité connectée à la surface intérieure de la couche conductrice en forme de tronc, et ayant un prolongement dirigé vers l'extérieur qui s'étend pratiquement vers l'extérieur à partir de l'extrémité. La couche conductrice en forme de tronc et la couche con- ductrice en forme de branche forment une électrode de stockage du con- densateur de stockage qui comprend également une couche diélectrique formée sur la surface à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche, et une couche conduc- trice supérieure formée sur la couche diélectrique, qui remplit la fonction d'une électrode opposée du condensateur de stockage. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la des- cription se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit d'une cellule de mémoire d'un dispositif DRAM; Les figures 2A à 2H sont des coupes représentant la structure d'un premier mode de réalisation d'une cellule de mémoire à semicon- ducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 3A à 3E sont des coupes représentant la structure d'un second mode de réalisation d'une cellule de mémoire à semicon- ducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 4A à 4D sont des coupes représentant la structure d'un troisième mode de réalisation d'une cellule de mémoire à semicon- ducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 5A à 5C sont des coupes représentant la structure d'un quatrième mode de réalisation d'une cellule de mémoire à semicon- ducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 6A à 6D sont des coupes représentant la structure d'un cinquième mode de réalisation d'une cellule de mémoire à semicon- ducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 7A à 7D sont des coupes représentant la structure d'un sixième mode de réalisation d'une cellule de mémoire à semicon- ducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 8A à 8E sont des coupes représentant la structure d'un septième mode de réalisation d'une cellule de mémoire à semicon- ducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 9A à 9E sont des coupes représentant la structure d'un huitième mode de réalisation d'une cellule de mémoire à semicon- ducteurs ayant un condensateur de type en arbre conforme à l'invention; et Les figures 10A à 10D sont des coupes représentant la struc- ture d'un neuvième mode de réalisation d'une cellule de mémoire à semi- conducteurs ayant un condensateur de type en arbre conforme à l'inven- tion. Premier mode de réalisation préféré En se référant aux figures 2A à 2H, on va décrire en détail le premier mode de réalisation préféré de l'invention, concernant un dispo- sitif de mémoire à semiconducteurs, avec un condensateur de stockage de type en arbre. En se référant à la figure 2A, on note que l'on commence par effectuer une oxydation thermique de la surface d'un substrat en silicium , en employant par exemple une technique d'oxydation locale de sili- cium (ou LOCOS). Une couche d'oxyde de champ 12 ayant une épaisseur d'environ 300 nm est ainsi formée sur la surface du substrat en silicium 10. Ensuite, on effectue à nouveau un traitement d'oxydation thermique, pour former une couche d'oxyde de grille 14 ayant une épaisseur d'envi- ron 15 nm, sur la surface du substrat en silicium 10. Ensuite, en utilisant une technique de dépôt chimique en phase vapeur (ou CVD), ou le dépôt chimique en phase vapeur à basse pression (ou LPCVD), on dépose sur la totalité de la surface du substrat en silicium 10 une couche de silicium polycristallin ayant une épaisseur d'environ 200 nm. Pour améliorer la conductivité de la couche de silicium polycristallin, on peut implanter des ions de phosphore dans la couche de silicium polycristallin. Il est préfé- rable de déposer une couche de métal réfractaire et d'accomplir un trai- tement de recuit pour former une couche de silicium polycristallin/ siliciure. La conductivité est donc encore renforcée. Le métal réfractaire peut être par exemple du tungstène, déposé jusqu'à une épaisseur de nm. Ensuite, on met en oeuvre une technique classique de photoli- thographie et d'attaque pour définir un motif dans la couche de silicium polycristallin/siliciure. Des grilles WL1 à WL4 (ou des lignes de mot WL1 à WL4) sont ainsi formées, comme représenté sur la figure 2A. Ensuite, on implante des ions d'arsenic dans le substrat 10 pour former des ré- gions de drain 16a, 16b, et des régions de source 18a, 18b. Pendant cette étape d'implantation, on utilise les lignes de mot WL1 à WL4 à titre de couches de masque, et on implante les ions avec une dose d'environ 1015 atomes/cm2, à un niveau d'énergie d'environ 70 keV. En se référant ensuite à la figure 2B, on note que l'on dépose par CVD une couche isolante d'aplanissement 20, telle que du verre bo- rophosphosilicaté (ou BPSG), avec une épaisseur d'environ 700 nm. En- suite, on forme également par CVD une couche de protection contre l'at- taque 22, telle qu'une couche de nitrure de silicium ayant une épaisseur d'environ 100 nm. Ensuite, en utilisant des techniques classiques de photolithographie et d'attaque, on attaque successivement la couche de protection contre l'attaque 22, la couche isolante d'aplanissement 20 et la couche d'oxyde de grille 14. On forme ainsi des trous de contact 24a, 24b pour des électrodes de stockage sur la surface supérieure de la cou- che de protection contre l'attaque 22, ces trous s'étendant jusqu'à la surface des régions de drain 16a, 16b. On dépose ensuite une couche de silicium polycristallin 26. On implante de préférence des ions d'arsenic dans la couche de silicium polycristallin 26, pour augmenter la conducti- vité. Comme représenté sur la figure 2B, la couche de silicium polycris- tallin 26 remplit complètement les trous de contact 24a, 24b et elle re- couvre également la surface de la couche de protection contre l'attaque 22. En se référant à la figure 2C, on note que l'on dépose ensuite sur la couche de silicium polycristallin 26 une couche isolante épaisse, telle qu'une couche de dioxyde de silicium ayant une épaisseur d'environ 700 nm. On utilise des techniques classiques de photolithographie et d'attaque pour définir un motif dans la couche isolante, de façon à former des piliers isolants 28a, 28b, comme représenté sur la figure 2C. Les pi- liers isolants 28a, 28b se trouvent de préférence au-dessus des régions de drain respectives 16a et 16b, sur la couche de silicium polycristallin 26. Des espaces 29 sont ainsi formés entre les piliers isolants 28a, 28b. En se référant à la figure 2D, on note que l'on forme successi- vement par CVD une couche isolante 30, une couche de silicium poly- cristallin 32 et une couche isolante 34. Les couches isolantes 30 et 34 peuvent consister par exemple en dioxyde de silicium. L'épaisseur de chaque couche parmi la couche isolante 30 et la couche de silicium poly- cristallin 32 peut être par exemple d'environ 100 nm. L'épaisseur de la couche isolante 34 est de préférence telle que cette couche soit capable au moins de remplir complètement les espaces 29 entre les piliers iso- lants 28a et 28b. Conformément au premier mode de réalisation préféré, I'épaisseur de la couche isolante 34 est d'environ 700 nm. Pour aug- menter la conductivité de la couche de silicium polycristallin 32, on peut implanter dans celle-ci des ions d'arsenic. En se référant à la figure 2E, on note que l'on polit la surface de la structure qui est représentée sur la figure 2D, par une technique de polissage chimio-mécanique (ou CMP), au moins jusqu'à ce que le som- met des piliers isolants 28a, 28b soit mis à nu. En se référant à la figure 2F, on note qu'en utilisant des techni- ques classiques de photolithographie et d'attaque, on attaque la couche isolante 34, la couche de silicium polycristallin 32, la couche isolante 30 et la couche de silicium polycristallin 26, pour former une ouverture 36; I'électrode de stockage du condensateur de stockage pour chaque cellule de mémoire est maintenant définie par le placement des couches con- ductrices. De plus, par l'étape d'attaque mentionnée ci-dessus, les cou- ches de silicium polycristallin 32 et 26 sont divisées en segments respec- tifs 32a, 32b et 26a, 26b. Ensuite, on forme des éléments d'espacement en silicium polycristallin 38a, 38b sur les parois latérales des ouvertures 36. Conformément au premier mode de réalisation préféré, on peut for- mer les éléments d'espacement en silicium polycristallin 38a, 38b en for- mant une couche de silicium polycristallin avec une épaisseur d'environ nm, et en réduisant par attaque l'épaisseur de la couche de silicium polycristallin pour former les éléments d'espacement 38a, 38b. On peut implanter des ions d'arsenic dans la couche de silicium polycristallin pour augmenter la conductivité des éléments d'espacement en silicium poly- cristallin 38a, 38b. En se référant à la figure 2G, on note que l'on effectue une at- taque par voie humide en utilisant la couche de protection contre l'atta- que 22 à titre de point final de l'attaque, pour enlever les couches de dioxyde de silicium à nu, qui sont les couches isolantes 34, 30 et les pi- liers isolants 28a, 28b. Après l'étape d'attaque par voie humide, l'élec- trode de stockage du condensateur de stockage de dispositif DRAM est terminée. L'électrode de stockage qui est représentée sur la figure 2G comprend les couches de silicium polycristallin en forme de tronc infé- rieures 26a, 26b, les couches de silicium polycristallin en forme de tronc supérieures 38a, 38b et les couches de silicium polycristallin en forme de branche 32a, 32b, qui ont une section transversale pratiquement en L. Les couches de silicium polycristallin en forme de tronc inférieures 26a, 1 1 26b sont directement en contact avec les régions de drain respectives 16a, 16b du transistor de transfert. Les sections transversales des cou- ches de silicium polycristallin inférieures 26a, 26b ont une forme en T. Les couches de silicium polycristallin en forme de tronc supérieures 38a, 38b sont connectées aux bords des couches de silicium polycristallin en forme de tronc inférieures respectives 26a, 26b, et elles sont dressées de façon pratiquement verticale, c'est-à-dire normale à la surface de la couche de protection contre l'attaque 22. Les couches de silicium poly- cristallin en forme de tronc supérieures 38a, 38b forment des cylindres creux, et leurs sections transversales peuvent être circulaires ou rectan- gulaires. Les couches de silicium polycristallin en forme de branche 32a, 32b sont connectées aux surfaces intérieures des couches de silicium polycristallin supérieures respectives 38a, 38b, et elles s'étendent tout d'abord horizontalement vers l'intérieur, c'est-à-dire vers les régions de drain, sur une distance déterminée, et elles s'étendent ensuite verticale- ment, vers le haut. Le terme "électrode de stockage de type en arbre" désigne ici l'électrode de stockage terminée conforme à l'invention, du fait que sa structure est inhabituelle. Le condensateur comprenant "l'électrode de stockage de type en arbre" est donc appelé le "condensateur de stockage de type en arbre". En se référant à la figure 2H, on note que l'on forme des pelli- cules diélectriques 40a, 40b sur la surface des électrodes de stockage respectives (26a, 32a, 38a) et (26b, 32b, 38b). Chaque pellicule diélec- trique 40a, 40b peut être par exemple une couche de dioxyde de silicium, une couche de nitrure de silicium, une structure NO (nitrure de silicium/ dioxyde de silicium), ou une structure ONO (dioxyde de silicium/nitrure de silicium/dioxyde de silicium). Ensuite, on forme sur la surface des pelli- cules diélectriques 40a, 40b des électrodes opposées 42 consistant en silicium polycristallin. On fabrique les électrodes opposées en formant par CVD une couche de silicium polycristallin ayant une épaisseur qui est par exemple de 100 nm, en dopant la couche de silicium polycristallin, par exemple avec un dopant de type N, pour augmenter la conductivité, et en définissant un motif dans la couche de silicium polycristallin, par l'utilisation de techniques classiques de photolithographie et d'attaque. Le condensateur de stockage de la cellule de DRAM est ainsi terminé. Bien que ceci ne soit pas représenté sur la figure 2H, il appa- raîtra clairement à l'homme de l'art que l'on peut fabriquer des lignes de mot, des plages de connexion, des interconnexions, des passivations et des boîtiers, conformément à des processus classiques, pour achever le circuit intégré de DRAM. Du fait que ces processus classiques ne sont pas liés à des caractéristiques de l'invention, il n'est pas nécessaire de les décrire en détail. Dans le premier mode de réalisation, la couche de silicium po- lycristallin la plus basse, 26, est divisée en couches de silicium polycris- tallin en forme de tronc 26a, 26b pour chaque cellule de mémoire, comme représenté sur la figure 2F. Cependant, conformément à un autre mode de réalisation préféré de l'invention, on peut définir un motif dans la cou- che de silicium polycristallin 26 pour former des couches de silicium po- lycristallin en forme de tronc inférieures 26a, 26b pour chaque cellule de mémoire, juste après que la couche de silicium polycristallin 26 a été dé- posée, comme représenté sur la figure 2B. Les processus ultérieurs sont ensuite accomplis d'une façon similaire à celle décrite ci-dessus. Second mode de réalisation préféré Dans le premier mode de réalisation, chaque électrode de stockage comprend une seule couche d'électrode en forme de branche qui a pratiquement une section transversale en L. Le cadre de l'invention n'est cependant pas limité à ce mode de réalisation particulier. Le nom- bre d'électrodes en forme de branche ayant une section pratiquement en L peut être de deux, trois ou plus. On décrit pour le second mode de réa- lisation préféré une électrode de stockage avec deux couches d'électrode en forme de branche, ayant pratiquement une section en L. On décrira en détail en se référant aux figures 3A à 3E le se- cond mode de réalisation préféré de l'invention, concernant un dispositif de mémoire à semiconducteurs avec un condensateur de stockage de type en arbre. Le condensateur de stockage de type en arbre du second mode de réalisation est basé sur la structure de tranche de la figure 2C. Les éléments des figures 3A à 3E qui sont identiques à ceux de la figure 2C sont désignés par les mêmes références numériques. En se référant aux figures 2C et 3A, on note que l'on accomplit une opération de CVD pour former alternativement des couches isolantes et des couches de silicium polycristallin, plus précisément une couche isolante 44, une couche de silicium polycristallin 46, une couche isolante 48, une couche de silicium polycristallin 50 et une couche isolante 52, en succession, comme représenté sur la figure 3A. Les couches isolantes 44, 48 et 52 peuvent être par exemple en dioxyde de silicium. L'épaisseur des couches isolantes 44, 48 et des couches de silicium polycristallin 46, peut être par exemple de 100 nm. L'épaisseur de la couche isolante 52 peut être par exemple de 700 nm, et cette couche remplit de préfé- rence les espaces 29 entre les piliers isolants 28a, 28b. On peut implan- ter des ions, tels que des ions d'arsenic, dans les couches de silicium polycristallin, pour améliorer leur conductivité. En se référant à la figure 3B, on note que l'on peut utiliser une technique de polissage chimio-mécanique pour polir la surface de la structure qui est représentée sur la figure 3A, au moins jusqu'à ce que les sommets des piliers isolants 28a, 28b soient mis à nu. En se référant à la figure 3C, on note que l'on utilise des tech- niques classiques de photolithographie et d'attaque pour attaquer la cou- che isolante 52, la couche de silicium polycristallin 50, la couche isolante 48, la couche de silicium polycristallin 46, la couche isolante 44 et la couche de silicium polycristallin 26, en succession. Ainsi, on forme une ouverture 54 et on définit le motif de l'électrode de stockage du conden- * sateur de stockage pour chaque cellule de mémoire. De plus, par l'étape d'attaque mentionnée ci-dessus, on divise les couches de silicium poly- cristallin 50, 46 et 26 en segments respectifs 50a, 50b, 46a, 46b et 26a, 26b. On forme ensuite des éléments d'espacement en silicium polycris- tallin 56a, 56b sur les parois latérales de l'ouverture 54. Conformément au second mode de réalisation préféré, on peut former les éléments d'es- pacement en silicium polycristallin 56a, 56b en formant une couche de silicium polycristallin d'une épaisseur d'environ 100 nm, et en réduisant par attaque l'épaisseur de la couche de silicium polycristallin pour former les éléments d'espacement 56a, 56b. On peut implanter des ions d'arse- nic dans la couche de silicium polycristallin pour augmenter la conducti- vité des éléments d'espacement en silicium polycristallin 56a, 56b. En se référant à la figure 3D, on note que l'on effectue une opération d'attaque par voie humide en utilisant la couche de protection contre l'attaque 22 à titre de point final de l'attaque, pour enlever les couches de dioxyde de silicium à nu, qui sont les couches isolantes 52, 48 et 44, et les piliers isolants 28a, 28b. Après l'étape d'attaque par voie humide, I'électrode de stockage du condensateur de stockage de dispo- sitif DRAM est terminée. L'électrode de stockage qui est représentée sur la figure 3D comprend les couches de silicium polycristallin en forme de tronc inférieures 26a, 26b, les couches de silicium polycristallin en forme de tronc supérieures 56a, 56b, et les deux couches de silicium polycris- tallin en forme de branche 46a, 50a, 46b, 50b, qui ont pratiquement une section transversale en L. Les couches de silicium polycristallin en forme de tronc inférieures 26a, 26b viennent directement en contact avec les régions de drain respectives 16a, 16b des transistors de transfert. Les sections transversales des couches de silicium polycristallin inférieures 26a, 26b ont une forme en T. Les couches de silicium polycristallin en forme de tronc supérieures 56a, 56b sont connectées aux bords des cou- ches de silicium polycristallin en forme de tronc inférieures respectives, 26a, 26b, et elles sont dressées de façon pratiquement verticale. Les couches de silicium polycristallin en forme de tronc supérieures 56a, 56b sont réalisées sous la forme de cylindres creux dont les sections trans- versales peuvent être circulaires ou rectangulaires. Les deux couches de silicium polycristallin en forme de branche 46a, 50a, 46b, 50b sont con- nectées aux surfaces intérieures des couches de silicium polycristallin supérieures respectives, 56a, 56b, et elles s'étendent tout d'abord hori- zontalement vers l'intérieur sur une distance déterminée, après quoi elles s'étendent verticalement vers le haut. En se référant à la figure 3E, on note que l'on forme des pelli- cules diélectriques 58a, 58b sur la surface des électrodes de stockage respectives (26a, 46a, 50a, 56a) et (26b, 46b, 50b, 56b). Ensuite, on forme des électrodes opposées 60, en silicium polycristallin, sur la sur- face des pellicules diélectriques 58a, 58b. On fabrique les électrodes op- posées en formant une couche de silicium polycristallin ayant par exem- ple une épaisseur de 100 nm, par CVD, en dopant la couche de silicium polycristallin avec par exemple un dopant de type N, pour augmenter la conductivité, et en définissant un motif dans la couche de silicium poly- cristallin, par l'utilisation de techniques classiques de photolithographie et d'attaque. Le condensateur de stockage de la cellule de DRAM est alors terminé. Troisième mode de réalisation Dans les premier second modes de réalisation préférés, les couches d'électrode en forme de branche de l'électrode de stockage ont des sections transversales en L. L'invention n'est cependant pas limitée à ceci. On va décrire, pour le mode de réalisation préféré suivant, une cou- che d'électrode en forme de branche ayant une section transversale en forme de pilier. En se référant aux figures 4A à 4D, on décrira en détail le troi- sième mode de réalisation préféré de l'invention, concernant un dispositif de mémoire à semiconducteurs avec un condensateur de stockage de type en arbre. Le condensateur de stockage de type en arbre du troisième mode de réalisation est basé sur la structure de tranche de la figure 2C, et il comprend des éléments supplémentaires. Les éléments sur les figu- res 4A à 4D qui sont identiques à ceux de la figure 2C sont désignés pare les mêmes références numériques. En se référant aux figures 2C et 4A, on note que l'on forme des éléments d'espacement en silicium polycristallin 62a, 62b sur les parois latérales des piliers isolants 28a, 28b. Conformément au troisième mode de réalisation préféré, on fabrique les éléments d'espacement en silicium polycristallin 62a, 62b en déposant une couche de silicium polycristallin avec une épaisseur d'environ 100 nm, et en réduisant par attaque l'épaisseur de la couche de silicium polycristallin, pour former les élé- ments d'espacement 62a, 62b. Pour améliorer la conductivité de la cou- che de silicium polycristallin, on peut implanter dans celle-ci des ions tels que de l'arsenic. On effectue ensuite une opération de CVD pour déposer une couche isolante épaisse 64. Il est préférable que l'espace entre les piliers isolants 28a, 28b soit ainsi rempli. En se référant à la figure 4B, on note que l'on utilise une tech- nique de polissage chimio-mécanique pour polir la surface de la structure représentée sur la figure 4A, de préférence jusqu'à ce que les sommets des piliers isolants 28a, 28b et les éléments d'espacement en silicium polycristallin 62a, 62b soient mis à nu. En se référant à la figure 4C, on note que l'on utilise des tech- niques classiques de photolithographie et d'attaque pour attaquer suc- cessivement la couche isolante épaisse 64 et la couche de silicium poly- cristallin 26; ainsi, on forme une ouverture 66 et on définit un motif pour l'électrode de stockage du condensateur de stockage pour chaque cellule de mémoire. De plus, par l'étape d'attaque mentionnée ci-dessus, on di- vise la couche de silicium polycristallin 26 en segments respectifs 26a, 26b. On forme ensuite des éléments d'espacement en silicium polycris- tallin 68a, 68b sur les parois latérales de l'ouverture 66; En se référant à la figure 4D, on note que l'on effectue une opération d'attaque par voie humide en utilisant la couche de protection contre l'attaque 22 à titre de point final de l'attaque, pour enlever les couches de dioxyde de silicium à nu, qui sont la couche isolante 64 et les piliers isolants 28a, 28b. Après l'étape d'attaque par voie humide, l'élec- trode de stockage du condensateur de stockage de dispositif DRAM est terminée. L'électrode de stockage qui est représentée sur la figure 4D comprend les couches de silicium polycristallin en forme de tronc infé- rieures 26a, 26b, les couches de silicium polycristallin en forme de tronc supérieures 68a, 68b et les couches de silicium polycristallin en forme de branche 62a, 62b, qui ont une section transversale pratiquement en forme de pilier. Les couches de silicium polycristallin en forme de tronc inférieures 26a, 26b sont directement en contact avec les régions de drain respectives 16a, 16b des transistors de transfert. Les sections transversales des couches de silicium polycristallin inférieures 26a, 26b ont une forme en T. Les couches de silicium polycristallin en forme de tronc supérieures 68a, 68b sont connectées aux bords des couches de silicium polycristallin en forme de tronc inférieures respectives 26a, 26b, et elles s'élèvent de façon pratiquement verticale. Les couches de sili- cium polycristallin en forme de tronc supérieures 68a, 68b sont réalisées sous la forme de cylindres creux dont les sections transversales peuvent être circulaires ou rectangulaires. Les couches de silicium polycristallin en forme de branche 62a, 62b sont connectées à la surface supérieure des couches de silicium polycristallin en forme de tronc inférieures 26a, 26b, et elles s'étendent en direction verticale. Conformément au troi- sième mode de réalisation préféré, les couches de silicium polycristallin 62a, 62b sont réalisées sous la forme de cylindres pratiquement creux dont les sections transversales dépendent essentiellement de la section transversale des piliers isolants 28a, 28b, qui peut être circulaire ou rectangulaire. Les couches de silicium polycristallin en forme de branche 62a, 62b sont placées entre les couches de silicium polycristallin en forme de tronc supérieures 68a, 68b. Quatrième mode de réalisation préféré On décrit dans ce qui suit le quatrième mode de réalisation préféré du condensateur de stockage, qui comprend des couches d'élec- trode en forme de branche qui ont une section transversale en L, et des couches d'électrode en forme de branche qui ont une section transver- sale en forme de pilier. On forme le quatrième mode de réalisation préfé- ré en combinant des aspects des premier et troisième modes de réalisa- tion préférés. On réalise donc une structure qui combine les caractéristi- ques des premier et troisième modes de réalisation préférés. En se référant aux figures 5A à 5C, on va décrire en détail le quatrième mode de réalisation préféré de l'invention, concernant un dis- positif de mémoire à semiconducteurs avec un condensateur de stockage de type en arbre. Le condensateur de stockage du quatrième mode de réalisation est basé sur la structure de tranche de la figure 2C. Les éléments sur les figures 5A à 5E qui sont identiques à ceux de la figure 2C sont désignés par les mêmes références numériques. En se référant aux figures 2C et 5A, on note que l'on forme des éléments d'espacement en silicium polycristallin 70a, 70b sur les parois latérales des piliers isolants respectifs 28a, 28b. On fabrique les élé- ments d'espacement en silicium polycristallin en déposant une couche de silicium polycristallin avec une épaisseur d'environ 100 nm, et en rédui- sant par attaque l'épaisseur de la couche de silicium polycristallin pour former des éléments d'espacement. On dépose ensuite successivement, par CVD, une couche isolante 72 et une couche de silicium polycristallin 74. Après ceci, on dépose une couche isolante épaisse. En se référant à la figure 5B, on note que l'on réalise la struc- ture qui est représentée en employant les processus décrits précédem- ment en relation avec les figures 2E et 2F. En d'autres termes, on utilise une technique de polissage chimio-mécanique pour polir la surface de la structure qui est représentée sur la figure 5A, jusqu'à ce que les som- mets des piliers isolants 28a, 28b, les sommets des éléments d'espace- ment en silicium polycristallin 70a, 70b et les sommets de la couche de silicium polycristallin 74 soient mis à nu. On utilise des techniques classiques de photolithographie et d'attaque pour attaquer en succession la couche isolante 76, la couche de silicium polycristallin 74, la couche isolante 72 et la couche de silicium polycristallin 26; ainsi, on forme une ouverture 78 et on définit le motif de l'électrode de stockage du condensateur de stockage pour chaque cellule de mémoire. De plus, par l'étape d'attaque mentionnée ci-dessus, on di- vise les couches de silicium polycristallin 74 et 26 en segments respectifs 74a, 74b et 26a, 26b. On forme ensuite des éléments d'espacement en silicium polycristallin 80a, 80b sur les parois latérales de l'ouverture 78. En se référant à la figure 5C, on note que l'on effectue une at- taque par voie humide en utilisant la couche de protection contre l'atta- que 22 à titre de point final de l'attaque, pour enlever les couches de dioxyde de silicium à nu, qui sont les couches isolantes 76 et 72 et les piliers isolants 28a, 28b. Après l'étape d'attaque par voie humide, l'élec- trode de stockage du condensateur de stockage de dispositif DRAM est terminée. L'électrode de stockage qui est représenté sur la figure 5C comprend les couches de silicium polycristallin en forme de tronc infé- rieures 26a, 26b, les couches de silicium polycristallin en forme de tronc supérieures 80a, 80b, les couches de silicium polycristallin en forme de branche 70a, 70b qui ont pratiquement une section transversale en forme de pilier, et les couches de silicium polycristallin en forme de branche 74a, 74b, qui ont pratiquement une section transversale en L. Les couches de silicium polycristallin en forme de tronc infé- rieures 26a, 26b sont directement en contact avec les régions de drain respectives 16a, 16b des transistors de transfert. Les sections transver- sales des couches de silicium polycristallin inférieures 26a, 26b ont une forme en T. Les couches de silicium polycristallin en forme de tronc supé- rieures 80a, 80b sont connectées aux bords des couches de silicium po- lycristallin en forme de tronc inférieures respectives, 26a, 26b, et elles s'élèvent de façon pratiquement verticale. Les couches de silicium poly- cristallin en forme de tronc supérieures 80a, 80b sont réalisées sous la forme de cylindres creux dont les sections transversales peuvent être cir- culaires ou rectangulaires. Les couches de silicium polycristallin en forme de branche 74a, 74b, qui ont pratiquement une section transversale en L, sont connectées à la surface intérieure de la couche de silicium poly- cristallin supérieure 80a, 80b, elles s'étendent horizontalement vers l'in- térieur sur une distance prédéterminée, et elles s'étendent ensuite de façon pratiquement verticale. Les couches de silicium polycristallin en forme de branche 70a, 70b, qui ont une section transversale pratique- ment en forme de pilier, sont connectées aux surfaces supérieures des couches de silicium polycristallin en forme de tronc inférieures 26a, 26b, et elles s'étendent pratiquement verticalement. Les couches de silicium polycristallin en forme de branche 70a, 70b sont réalisées sous la forme de cylindres pratiquement creux. Cinquième mode de réalisation préféré On décrit pour le cinquième mode de réalisation préféré une autre électrode de stockage ayant une structure similaire à celle qui est décrite dans le quatrième mode de réalisation, mais fabriquée d'une ma- nière différente. On décrira en détail, en se référant aux figures 6A à 6D, le cin- quième mode de réalisation préféré de l'invention, concernant un dispo- sitif de mémoire à semiconducteurs avec un condensateur de stockage de type en arbre. Le condensateur de stockage du cinquième mode de réalisation est basé sur la structure de tranche de la figure 2C. Les éléments des figures 6A à 6D qui sont identiques à ceux de la figure 2C sont désignés par les mêmes références numériques. En se référant aux figures 2C et 6A, on note que l'on dépose de manière alternée, par CVD, des couches de silicium polycristallin et des couches isolantes. Comme représenté sur la figure 6A, on dépose en succession une couche de silicium polycristallin 84, une couche isolante 86, une couche de silicium polycristallin 88 et une couche isolante épaisse 90. En se référant à la figure 6B, on note que l'on utilise une tech- nique de polissage chimio-mécanique pour polir la surface de la structure qui est représentée sur la figure 6A, jusqu'à ce que les sommets des pi- liers isolants 28a, 28b soient mis à nu. En se référant à la figure 6C, on note que l'on utilise des tech- niques classiques de photolithographie et d'attaque pour attaquer en succession la couche isolante 90, la couche de silicium polycristallin 88, la couche isolante 86, la couche de silicium polycristallin 84 et la couche de silicium polycristallin 26; ainsi, on forme une ouverture 92 et on définit un motif pour l'électrode de stockage du condensateur de stockage pour chaque cellule de mémoire. De plus, par l'étape d'attaque mentionnée ci- dessus, on divise les couches de silicium polycristallin 88, 84 et 26 en segments respectifs 88a, 88b, 84a, 84b et 26a, 26b. On forme ensuite des éléments d'espacement en silicium polycristallin 94a, 94b sur les pa- rois latérales de l'ouverture 92. En se référant à la figure 6D, on note que l'on effectue une opération d'attaque par voie humide, en utilisant la couche de protection contre l'attaque 22 à titre de point final de l'attaque, pour enlever les couches de dioxyde de silicium à nu, qui sont les couches isolantes 90 et 86 et les piliers isolants 28a, 28b. Après l'étape d'attaque par voie hu- mide, l'électrode de stockage du condensateur de stockage de dispositif DRAM est terminée. L'électrode de stockage qui est représentée sur la figure 6D comprend les couches de silicium polycristallin inférieures 26a, 26b, les couches de silicium polycristallin en forme de tronc supérieures 94a, 94b, et les deux couches de silicium polycristallin en forme de bran- che 84a, 88a, 84b, 88b, qui ont une section transversale pratiquement en L. Les couches de silicium polycristallin en forme de tronc inférieures 26a, 26b sont directement en contact avec les régions de drain respecti- ves 16a, 16b des transistors de transfert. Les sections transversales des couches de silicium polycristallin inférieures 26a, 26b ont une forme en T. Les couches de silicium polycristallin en forme de tronc supérieures 94a, 94b sont connectées aux bords des couches de silicium polycristal- lin en forme de tronc inférieures respectives, 26a, 26b, et elles s'élèvent de façon pratiquement verticale. Les couches de silicium polycristallin en forme de tronc supérieures 94a, 94b sont réalisées sous la forme de cy- lindres creux dont les sections transversales peuvent être circulaires ou rectangulaires. Les deux couches de silicium polycristallin en forme de branche 84a, 88a, 84b, 88b sont connectées aux surfaces intérieures des couches de silicium polycristallin en forme de tronc supérieures respecti- ves, 94a, 94b, et elles s'étendent tout d'abord horizontalement vers l'inté- rieur sur une distance prédéterminée, et elles s'étendent ensuite de fa- çon pratiquement verticale. La structure conforme à ce mode de réalisa- tion préféré diffère du second mode de réalisation préféré (figures 3A à 3E) par le fait que les parties inférieures des couches de silicium poly- cristallin en forme de branche 84a, 84b sont directement en contact avec les surfaces supérieures des couches de silicium polycristallin en forme de tronc inférieures 26a, 26b. Par conséquent, la structure de l'électrode de stockage conforme au cinquième mode de réalisation préféré est si- milaire à la structure du second mode de réalisation préféré. Sixième mode de réalisation préféré On décrit, pour le sixième mode de réalisation préféré, une électrode de stockage ayant une structure différente, qui est fabriquée par un processus différent. La structure de l'électrode de stockage con- forme au sixième mode de réalisation préféré est très semblable à la structure conforme au second mode de réalisation préféré. Une diffé- rence entre les deux modes de réalisation consiste en ce que la couche de silicium polycristallin en forme de tronc inférieure de l'électrode de stockage conforme au sixième mode de réalisation préféré comprend une partie creuse. Par conséquent, I'aire de surface de l'électrode de stock- age est augmentée. En se référant aux figures 7A à 7D, on va décrire en détail le sixième mode de réalisation préféré de l'invention, concernant un dispo- sitif de mémoire à semiconducteurs ayant un condensateur de stockage de type en arbre. Le condensateur de stockage du sixième mode de réalisation préféré est basé sur la structure de tranche de la figure 2A. Les éléments sur les figures 7A à 7D qui sont identiques à ceux de la figure 2A sont désignés par les mêmes références numériques. En se référant aux figures 2A et 7A, on note que l'on dépose par CVD, pour l'aplanissement, une couche isolante 96, telle qu'une cou- che de verre borophosphosilicaté (ou BPSG). Ensuite, on forme par CVD une couche de protection contre l'attaque 98, telle qu'une couche de ni- trure de silicium. Ensuite, en utilisant des techniques classiques de pho- tolithographie et d'attaque, on attaque successivement la couche de protection contre l'attaque 98, la couche isolante 96 et la couche d'oxyde de grille 14; on forme ainsi des trous de contact 100a, 100b pour des électrodes de stockage, qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 98 jusqu'à la surface des ré- gions de drain 16a, 16b. On dépose ensuite une couche de silicium poly- cristallin 102. Pour augmenter la conductivité de la couche de silicium polycristallin, on implante dans cette dernière des ions tels que de l'arse- nic. Comme représenté sur la figure 7A, la couche de silicium polycristal- lin 102 recouvre la surface de la couche de protection contre l'attaque 98 et les parois latérales intérieures des trous de contact 100a, 100b, mais elle ne remplit pas complètement les trous de contact 100a, 100b. Il en résulte que la couche de silicium polycristallin 102 est creuse et a une section transversale en U. En se référant à la figure 7B, on note que l'on dépose une cou- che isolante épaisse, telle qu'une couche de dioxyde de silicium ayant une épaisseur d'environ 700 nm. On définit ensuite la couche isolante épaisse en utilisant des techniques classiques de photolithographie et d'attaque, de façon à former des piliers isolants 104a, 104b, comme re- présenté sur la figure 7B. Les piliers isolants 104a, 104b se trouvent de préférence au-dessus des régions de drain respectives 16a et 16b, sur la couche de silicium polycristallin 26, et ils remplissent complètement la structure creuse de la couche de silicium polycristallin 102. Des espaces 106 sont ainsi formés entre les piliers isolants 104a, 104b. On utilise ensuite un procédé similaire à celui décrit conformé- ment au second mode de réalisation préféré, en relation avec les figures 3A à 3D, pour fabriquer l'électrode de stockage conforme au sixième mode de réalisation préféré. En se référant à la figure 7C, on note que l'on effectue une opération de CVD pour former en alternance des couches isolantes et des couches en silicium polycristallin, plus précisément une couche iso- lante 106, une couche de silicium polycristallin 108, une couche isolante 110, une couche de silicium polycristallin 112 et une couche isolante épaisse 114, en succession. On peut utiliser une technique de polissage chimio-mécanique pour polir la surface de la structure jusqu'à ce qu'au moins les sommets des piliers isolants 104a, 104b soient mis à nu. En se référant à la figure 7D, on note que l'on utilise des tech- niques classiques de photolithographie et d'attaque pour attaquer en succession la couche isolante 114, la couche de silicium polycristallin 112, la couche isolante 110, la couche de silicium polycristallin 108, la couche isolante 106 et la couche de silicium polycristallin 102; ainsi, on forme une ouverture 118 et on définit le motif de l'électrode de stockage du condensateur de stockage pour chaque cellule de mémoire. De plus, par l'étape d'attaque mentionnée ci-dessus, les couches de silicium poly- cristallin 112, 108 et 102 sont respectivement divisées en segments 112a, 112b, 108a, 108b et 102a, 102b. Ensuite, on forme des éléments d'espacement en silicium polycristallin 116a, 116b sur les parois latérales de l'ouverture 118. On effectue ensuite une opération d'attaque par voie humide en utilisant la couche de protection contre l'attaque 98 à titre de point final de l'attaque, pour enlever les couches de dioxyde de silicium à nu, qui sont les couches isolantes 114, 110 et 106, et les piliers isolants 104a, 104b. Après l'étape d'attaque par voie humide, I'électrode de stockage du condensateur de stockage de dispositif DRAM est terminée. L'électrode de stockage qui est représentée sur la figure 7D est très semblable à la structure représentée sur la figure 3D. La différence entre les deux structures consiste en ce que les couches de silicium polycris- tallin en forme de tronc inférieures 102a, 102b du sixième mode de réali- sation préféré sont creuses. Par conséquent, la surface de l'électrode de stockage est augmentée. Septième mode de réalisation préféré On décrit pour le septième mode de réalisation préféré une électrode de stockage ayant une structure différente qui est fabriquée par un processus différent. La structure de l'électrode de stockage con- forme au septième mode de réalisation préféré est très semblable à la structure conforme au second mode de réalisation préféré. La différence entre les deux modes de réalisation consiste en ce que la couche de sili- cium polycristallin en forme de tronc inférieure de l'électrode de stockage conforme au septième mode de réalisation préféré ne vient pas en con- tact avec la surface supérieure de la couche de protection contre l'atta- que inférieure, mais en est séparée par une distance déterminée. La surface de l'électrode de stockage est donc augmentée. En se référant aux figures 8A à 8E, on va décrire en détail le septième mode de réalisation préféré de l'invention, concernant un dis- positif de mémoire à semiconducteurs avec un condensateur de stockage de type en arbre. Le condensateur de stockage du septième mode de réalisation préféré est basé sur la structure de tranche de la figure 2A. On accomplit ensuite des étapes de traitement différentes pour fabriquer une structure différente. Les éléments sur les figures 8A à 8E qui sont identiques à ceux de la figure 2A sont désignés par les mêmes références numéri- ques. En se référant aux figures 8A et 2A, on note que l'on dépose par CVD une couche isolante 120, telle qu'une couche de verre boro- phosphosilicaté (ou BPSG) pour l'aplanissement. On forme ensuite par CVD une couche de protection contre l'attaque 122. On dépose ensuite par CVD une couche isolante 124, telle que du dioxyde de silicium. En- suite, en utilisant des techniques classiques de photolithographie et d'attaque, on attaque en succession la couche isolante 124, la couche de protection contre l'attaque 122, la couche isolante 120 et la couche d'oxyde de grille 14. On forme ainsi des trous de contact 126a, 126b pour l'électrode de stockage, qui s'étendent à partir de la surface supérieure de la couche isolante 124 jusqu'à la surface des régions de drain 16a, 16b. On dépose ensuite une couche de silicium polycristallin 128. Comme représenté sur la figure 8A, la couche de silicium polycristallin 128 rem- plit complètement les trous de contact 126a, 126b et elle recouvre la surface de la couche isolante 124. En se référant à la figure 8B, on note que l'on dépose une cou- che isolante épaisse, telle qu'une couche de dioxyde de silicium, ayant une épaisseur d'environ 700 nm. Ensuite, on définit la couche isolante épaisse par une technique classique de photolithographie et d'attaque, de façon à former des piliers isolants 130a, 130b, comme représenté sur la figure 8B. Les piliers isolants 130a, 130b se trouvent de préférence au-dessus des régions de drain respectives 16a et 16b, sur la couche de silicium polycristallin 128. Des espaces 129 sont ainsi formés entre les piliers isolants. Ensuite, on accomplit un processus similaire à celui qui a été décrit conformément au second mode de réalisation préféré, en relation avec les figures 3A à 3D, pour réaliser l'électrode de stockage confor- mément au septième mode de réalisation préféré. En se référant à la figure 8C, on note que l'on accomplit une opération de CVD pour former de manière alternée des couches isolantes et des couches de silicium polycristallin, plus précisément une couche isolante 132, une couche de silicium polycristallin 134, une couche iso- lante 136, une couche de silicium polycristallin 138 et une couche iso- lante épaisse 140, en succession. On peut utiliser une technique de po- lissage chimio-mécanique pour polir la surface de la structure jusqu'à ce qu'au moins les sommets des piliers isolants 130a, 130b soient mis à nu. En se référant à la figure 8D, on note que l'on utilise des tech- niques classiques de photolithographie et d'attaque pour attaquer en succession la couche isolante 140, la couche de silicium polycristallin 138, la couche isolante 136, la couche de silicium polycristallin 134, la couche isolante 132, et la couche de silicium polycristallin 128; ainsi, on forme une ouverture 142 et on définit le motif de l'électrode de stockage du condensateur de stockage pour chaque cellule de mémoire. De plus, par l'étape d'attaque mentionnée ci-dessus, les couches de silicium poly- cristallin 138, 134 et 128 sont divisées en segments respectifs 138a, 138b, 134a, 134b et 128a, 128b. On forme ensuite des éléments d'espa- * cement en silicium polycristallin 144a, 144b sur les parois latérales de l'ouverture 142. En se référant à la figure 8E, on note que l'on accomplit une opération d'attaque par voie humide en utilisant la couche de protection contre l'attaque 122 à titre de point final de l'attaque, pour enlever les couches de dioxyde de silicium à nu, qui sont les couches isolantes 140, 136, 132 et 124, et les piliers isolants 130a, 130b. Après l'étape d'atta- que par voie humide, I'électrode de stockage du condensateur de stock- age de dispositif DRAM est terminée. L'électrode de stockage qui est re- présentée sur la figure 8E est très semblable à la structure représentée sur la figure 3D. La différence entre les deux structures consiste en ce que la surface horizontale inférieure des couches de silicium polycristal- lin en forme de tronc inférieures 128a, 128b ne vient pas en contact avec la surface supérieure de la couche de protection contre l'attaque 122 qui se trouve au-dessous. La surface de l'électrode de stockage est donc augmentée. Huitième mode de réalisation préféré Dans les premier à septième modes de réalisation préférés, les couches d'électrode en forme de branche des électrodes de stockage sont soit des structures verticales avec des segments uniques, soit des structures pliées avec deux segments qui ont une section transversale pratiquement en L. Le cadre de l'invention n'est cependant pas limité à ces structures. Le nombre de segments attribués aux différentes parties de la couche d'électrode en forme de branche peut être de trois, quatre ou plus. Une couche d'électrode en forme de branche avec quatre seg- ments est décrite en détail pour le huitième mode de réalisation préféré. En se référant aux figures 9A à 9E, on va décrire en détail le huitième mode de réalisation préféré de l'invention, concernant un dispo- sitif de mémoire à semiconducteurs avec un condensateur de stockage de type en arbre. Le condensateur de stockage du huitième mode de réalisation préféré est basé sur la structure de tranche de la figure 2B. On accomplit ensuite des étapes de traitement différentes pour fabriquer une structure différente. Les éléments des figures 9A à 9E qui sont identiques à ceux de la figure 2A sont désignés par les mêmes références numériques. En se référant aux figures 9A et 2B, on note que l'on dépose sur la couche de silicium polycristallin 26 une couche isolante épaisse, telle qu'une couche de dioxyde de silicium ayant une épaisseur d'environ 700 nm. On forme ensuite une couche de résine photosensible 52, par une technique classique de photolithographie, et on effectue en outre une attaque anisotrope de cette couche pour former des parties de la couche isolante. On forme ainsi les couches isolantes 150a, 150b avec des espaces 157 entre elles, comme représenté sur la figure 9A. En se référant à la figure 9B, on note que l'on utilise une tech- nique d'érosion de résine photosensible pour enlever des parties de la couche de résine photosensible 152, de façon à laisser des couches de résine photosensible plus petites et plus minces, 152a, 152b. Des parties des surfaces supérieures de la couche isolante, 150a, 150b, sont ainsi mises à nu. En se référant à la figure 9C, on note que l'on utilise une atta- que anisotrope pour enlever les parties à nu des couches isolantes 150a, b et la couche isolante à nu restante, jusqu'à ce que la couche de silicium polycristallin 26 soit mise à nu. On forme ainsi des piliers iso- lants en forme d'escalier, 150c, 150c. On enlève ensuite la couche de résine photosensible. Ensuite, on met en oeuvre un processus similaire à celui utilisé pour fabriquer le premier mode de réalisation préféré, qui est décrit en relation avec les figures 2D à 2G, pour former l'électrode de stockage conforme au huitième mode de réalisation préfere. En se référant à la figure 9D, on note que l'on dépose succes- sivement par CVD une couche isolante 154, une couche de silicium poly- cristallin 156 et une couche isolante épaisse 158. On utilise ensuite une technique de polissage chimio-mécanique pour polir la surface de la structure jusqu'à ce que les surfaces supérieures des piliers isolants c, 150d soient mises à nu. En se référant à la figure 9E, on note que l'on utilise des tech- niques classiques de photolithographie et d'attaque pour attaquer en succession la couche isolante 158, la couche de silicium polycristallin 156, la couche isolante 154 et la couche de silicium polycristallin 26; ain- si on forme une ouverture 155 et on définit le motif de l'électrode de stockage du condensateur de stockage pour chaque cellule de mémoire. L'étape d'attaque mentionnée ci-dessus a également pour effet de diviser les couches de silicium polycristallin 156 et 26 en segments respectifs 156a, 156b et 26a, 26b. Ensuite, on forme des éléments d'espacement en silicium polycristallin 159a, 159b sur les parois latérales de l'ouverture 155. On effectue une opération d'attaque par voie humide en utilisant la couche de protection contre l'attaque 22 à titre de point final de l'atta- que, pour enlever les couches de dioxyde de silicium à nu, qui sont les couches isolantes 158 et 154, et les piliers isolants 150c, 150d. Après l'étape d'attaque par voie humide, I'électrode de stockage du condensa- teur de stockage de dispositif DRAM est terminée. Comme représenté sur la figure 9E, l'électrode de stockage comprend les couches de silicium polycristallin en forme de tronc inférieures 26a, 26b, les couches de sili- cium polycristallin en forme de tronc supérieures 159a, 159b, et les cou- ches de silicium polycristallin en forme de branche 156a, 156b, qui sont des structures pliées avec quatre segments ayant une section transver- sale pratiquement en forme de double L. Les couches de silicium poly- cristallin en forme de branche 156a, 156b sont tout d'abord connectées aux surfaces intérieures des couches de silicium polycristallin en forme de tronc supérieures 159a, 159b, elles s'étendent horizontalement vers I'intérieur sur une distance déterminée, elles s'étendent à nouveau de façon pratiquement verticale sur une autre distance déterminée, elle s'étendent ensuite horizontalement vers l'intérieur sur une autre distance déterminée, et elles s'étendent ensuite verticalement vers le haut. Conformément à ce mode de réalisation préféré, les configura- tions des piliers isolants et de la couche isolante avec des espaces défi- nissent la configuration et les angles de la couche de silicium polycristal- lin en forme de branche. Par conséquent, la configuration des piliers isolants et des couches isolantes avec des espaces, correspondant à l'invention, n'est pas limitée au mode de réalisation particulier qui est dé- crit. En fait, on envisage des techniques permettant de modifier la confi- guration décrite pour donner une forme finale différente, conformément au huitième mode de réalisation préféré. Par exemple, si on utilise une attaque isotrope ou une attaque par voie humide à la place d'une attaque anisotrope pour attaquer la couche isolante épaisse, représentée sur la figure 2C, la couche isolante résultante aura une forme triangulaire. Se- lon une variante, également comme représenté sur la figure 2C, après la formation des piliers isolants 28a, 28b, si on forme en outre des éléments d'espacement isolants sur les parois latérales des piliers isolants 28a, 28b, on obtient des piliers isolants ayant des configurations différentes. La couche de silicium polycristallin en forme de branche peut donc être formée selon plusieurs configurations différentes ayant divers angles, conformément au huitième mode de réalisation préféré. Conformément à la conception du mode de réalisation préféré, si on désire des couches de silicium polycristallin en forme de branche avec davantage de segments, on peut effectuer une ou plusieurs fois des opérations d'érosion de résine photosensible et d'attaque anisotrope de la couche isolante avec des espaces, pour former un pilier isolant ayant une forme en escalier à marches multiples. Neuvième mode de réalisation préféré Dans les premier à huitième modes de réalisation préférés, on utilise toujours une technique de polissage chimio-mécanique pour enle- ver la couche de silicium polycristallin se trouvant au-dessus des piliers isolants. Le cadre de l'invention n'est cependant pas limité par l'utilisa- tion de cette technique. Dans le neuvième mode de réalisation préféré, on utilise une technique classique de photolithographie et d'attaque pour supprimer la couche de silicium polycristallin sur le pilier isolant. Une électrode de stockage avec une structure différente est donc formée. En se référant aux figures 10A à 10D, on va décrire en détail le neuvième mode de réalisation préféré de l'invention, concernant un dis- positif de mémoire à semiconducteurs avec un condensateur de stockage de type en arbre. Le condensateur de stockage du neuvième mode de réalisation est basé sur la structure de tranche de la figure 2C. On utilise un proces- sus supplémentaire pour fabriquer une électrode de stockage de disposi- tif DRAM ayant une structure différente. Les éléments des figures 10A à D qui sont identiques à ceux de la figure 2C sont désignés par les mê- mes références numériques. En se référant aux figures 10A et 2C, on note que l'on dépose par CVD, de façon alternée, des couches de silicium polycristallin et des couches isolantes. Comme représenté sur la figure 10A, on dépose sur la couche de silicium 26 une couche isolante 160, une couche de silicium polycristallin 162, une couche isolante 164, une couche de silicium poly- cristallin 166 et une couche isolante épaisse 168. Les couches isolantes , 164, 168 peuvent être par exemple des couches de dioxyde de sili- cium. L'épaisseur des couches isolantes 160, 164 et des couches de sili- cium polycristallin 162, 166 peut être par exemple de 100 nm. La couche isolante épaisse 168 est de préférence suffisamment épaisse pour rem- plir l'espace sur la surface de la couche de silicium polycristallin 166. En se référant à la figure 10OB, on note que l'on utilise des techniques classiques de photolithographie et d'attaque pour attaquer en succession la couche isolante 168, la couche de silicium polycristallin 166, la couche isolante 164, la couche de silicium polycristallin 162, la couche isolante 160 et la couche de silicium polycristallin 26; ainsi, on forme une ouverture 170 et on définit le motif de l'électrode de stockage du condensateur de stockage pour chaque cellule de mémoire. L'étape d'attaque mentionnée ci-dessus a également pour effet de diviser les couches de silicium polycristallin 166, 162 et 26 en segments respectifs 166a, 166b, 162a, 162b et 26a, 26b. On forme ensuite des éléments d'espacement en silicium polycristallin 172a, 172b sur les parois latérales de l'ouverture 170. En se référant à la figure 10C, on note que l'on utilise des techniques classiques de photolithographie et d'attaque pour attaquer en succession les couches de silicium polycristallin 166a, 166b, les couches isolantes 164 et les couches de silicium polycristallin 162a, 162b; on forme ainsi des ouvertures 174a, 174b. Par conséquent, les couches de silicium polycristallin 166a, 166b et 162a, 162b sur les piliers isolants 28a, 28b sont partiellement attaquées pou mettre à nu les couches de dioxyde de silicium entre les couches de silicium polycristallin. En se référant à la figure 10D, on note que l'on effectue une opération d'attaque par voie humide en utilisant la couche de protection contre l'attaque 22 à titre de point final de l'attaque, pour enlever les couches de dioxyde de silicium à nu, qui sont les couches isolantes 168, 164, 160 et les piliers isolants 28a, 28b. Après l'étape d'attaque par voie humide, l'électrode de stockage du condensateur de stockage de dispo- sitif DRAM est terminée. L'électrode de stockage qui est représentée sur la figure 10D comprend les couches de silicium polycristallin inférieures 26a, 26b, les couches de silicium polycristallin en forme de tronc supé- rieures 172a, 172b, et les deux couches de silicium polycristallin en forme de branche 162a, 166a, 162b, 166b, ayant trois segments. Les deux couches de silicium polycristallin en forme de branche 162a, 166a, 162b, 166b sont tout d'abord connectées à la surface intérieure des cou- ches de silicium polycristallin en forme de tronc supérieures 172a, 172b, elles s'étendent horizontalement vers l'intérieur sur une distance déter- minée, elles s'étendent ensuite à nouveau vers le haut, de façon ap- proximativement verticale, sur une autre distance déterminée, et elles s'étendent ensuite horizontalement vers l'intérieur sur une autre distance déterminée. Il apparaîtra clairement à l'homme de l'art que les caractéristi- ques des modes de réalisation préférés envisagés ci-dessus peuvent également être appliquées conjointement, en combinaison, pour former des électrodes de stockage et des condensateurs de stockage ayant di- verses structures. Les structures de ces électrodes de stockage et des condensateurs de stockage entrent toutes dans le cadre de l'invention. Bien que dans les dessins annexés, les modes de réalisation des drains des transistors de transfert soient représentés sous la forme de zones diffusées dans un substrat en silicium, d'autres variantes, comme par exemple des régions de drain de type tranchée, sont possi- bles et sont envisagées conformément à l'invention. Les éléments dans les dessins annexés sont représentés de façon schématique, dans un but d'exposition, et ne correspondent pas à une échelle réelle de la structure de l'invention. Les dimensions des élé- ments de l'invention qui sont représentées ne limitent pas le cadre de l'invention. Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert sur le substrat, le transis- tor de transfert ayant une région de source/drain (16a, 16b); et (c) un condensateur de stockage connecté électriquement à la région de source/drain, caractérisé en ce que le condensateur de stockage com- prend: une couche conductrice en forme de tronc (26a, 26b) ayant une extrémité inférieure connectée électriquement à la région de source/drain (16a, 16b), la couche conductrice en forme de tronc ayant en outre une surface intérieure et un prolongement vertical (38a, 38b) s'étendant pra- tiquement verticalement à partir de l'extrémité inférieure; une couche conductrice en forme de branche (32a, 32b), ayant une section transver- sale en L, une extrémité de la couche conductrice en forme de branche étant connectée à la surface intérieure de la couche conductrice en forme de tronc, et la couche conductrice en forme de tronc et la couche conductrice en forme de branche formant une électrode de stockage du condensateur de stockage; une couche diélectrique (40a, 40b) sur les surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche; et une couche conductrice supérieure (42) sur la couche diélectrique (40a, 40b) remplissant la fonction d'une électrode opposée du condensateur de stockage. 2. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la couche conductrice en forme de branche comprend deux couches conductrices en forme de branche (46a, 46b; 50a, 50b) pratiquement parallèles, chacune des deux couches conductri- ces en forme de branche ayant une section transversale en L, et en ce qu'une extrémité respective de chacune des deux couches conductrices en forme de branche est connectée à la surface intérieure de la couche conductrice en forme de tronc (26a, 26b; 56a, 56b). 3. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la couche conductrice en forme de branche (156a, 156b) a une section transversale en double L. 4. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert sur le substrat, le transis- tor de transfert ayant une région de source/drain (16a, 16b); et (c) un condensateur de stockage connecté électriquement à la région de source/drain, caractérisé en ce que le condensateur de stockage com- prend: une couche conductrice en forme de tronc (26a, 26b) ayant une extrémité inférieure connectée électriquement à l'une des régions de source/drain (16a, 16b), la couche conductrice en forme de tronc ayant en outre une surface intérieure et un prolongement vertical (172a, 172b) s'étendant pratiquement verticalement à partir de l'extrémité inférieure; une couche conductrice en forme de branche (162a, 162b; 166a, 166b), comprenant au moins un premier segment d'extension et un second seg- ment d'extension, une première extrémité du premier segment d'exten- sion étant connectée à la surface intérieure de la couche conductrice en forme de tronc, et le second segment d'extension s'étendant sous un certain angle à partir d'une seconde extrémité du premier segment d'ex- tension; la couche conductrice en forme de tronc et la couche conduc- trice en forme de branche formant une électrode du condensateur de stockage; une couche diélectrique sur des surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche; et une couche conductrice supérieure sur la couche diélectri- que, remplissant la fonction d'une électrode opposée du condensateur de stockage. 5. Dispositif de mémoire à semiconducteurs selon la revendica- tion 4, caractérisé en ce que la couche conductrice en forme de branche (162a, 162b; 166a, 166b) comprend en outre un troisième segment d'ex- tension s'étendant sous un certain angle à partir du second segment d'extension. 6. Dispositif de mémoire à semiconducteurs selon la revendica- tion 5, caractérisé en ce que le premier segment d'extension et le troi- sième segment d'extension s'étendent pratiquement horizontalement et le second segment d'extension s'étend pratiquement verticalement. 7. Dispositif de mémoire à semiconducteurs selon la revendica- tion 4, caractérisé en ce que la couche conductrice en forme de branche comprend deux couches conductrices en forme de branche (162a, 162b; 166a, 166b) pratiquement parallèles, et en ce qu'une extrémité respective de chacune des deux couches conductrices en forme de branche est connectée à la surface intérieure de la couche conductrice en forme de tronc (26a, 26b; 172a, 172b). 8. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert sur le substrat, le transis- tor de transfert ayant une région de source/drain (16a, 16b); et (c) un condensateur de stockage connecté électriquement à la région de source/drain, caractérisé en ce que le condensateur de stockage com- prend: une couche conductrice en forme de tronc (26a, 26b) ayant une extrémité inférieure connectée électriquement à la région de source/drain (16a, 16b); la couche conductrice en forme de tronc ayant en outre une surface intérieure et un prolongement en forme de pilier (68a, 68b) s'étendant pratiquement verticalement à partir de l'extrémité inférieure; une couche conductrice en forme de branche (62a, 62b), ayant une ex- trémité connectée à la surface intérieure de la couche conductrice en forme de tronc et s'étendant vers l'extérieur à partir de l'extrémité, la couche conductrice en forme de tronc et la couche conductrice en forme de branche formant une électrode de stockage du condensateur de stockage; une couche diélectrique sur des surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche; et une couche conductrice supérieure sur la couche diélectri- que, remplissant la fonction d'une électrode opposée du condensateur de stockage. 9. Dispositif de mémoire à semiconducteurs selon la revendica- tion 8, caractérisé en ce que le prolongement en forme de pilier (68a, 68b) de la couche conductrice en forme de tronc comprend une partie pratiquement creuse. 10. Dispositif de mémoire à semiconducteurs selon la revendi- cation 8, caractérisé en ce qu'une couche conductrice en forme de bran- che a une section transversale coudée avec des segments multiples. 11. Dispositif de mémoire à semiconducteurs selon la revendi- cation 8, caractérisé en ce que le condensateur de stockage comprend un ensemble de couches conductrices en forme de branche s'étendant pratiquement horizontalement, et en ce qu'une extrémité de chaque cou- che conductrice en forme de branche est connectée à la surface inté- rieure de la couche conductrice en forme de tronc. 12. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert sur le substrat, le transis- tor de transfert ayant une région de source/drain (16a, 16b); et (c) un condensateur de stockage connecté électriquement à la région de source/drain (16a, 16b), caractérisé en ce que le condensateur de stock- age comprend: une couche conductrice en forme de tronc (26a, 26b) ayant une extrémité inférieure connectée électriquement à la région de source/drain (16a, 16b), la couche conductrice en forme de tronc ayant en outre une surface supérieure et un prolongement vertical (68a, 68b) s'étendant pratiquement verticalement à partir de l'extrémité inférieure; une couche conductrice en forme de branche (62a, 62b), ayant une forme pratiquement cylindrique creuse, une extrémité de la couche conductrice en forme de branche étant connectée à la surface supérieure de la cou- che conductrice en forme de tronc, et la couche conductrice en forme de tronc et la couche conductrice en forme de branche formant une élec- trode de stockage du condensateur de stockage; une couche diélectrique sur des surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche; et une couche conductrice supérieure sur la couche diélectrique, remplissant la fonction d'une élec- trode opposée du condensateur de stockage. 13. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert sur le substrat, le transis- tor de transfert ayant une région de source/drain (16a, 16b); et (c) un condensateur de stockage connecté électriquement à la région de source/drain, caractérisé en ce que le condensateur de stockage com- prend: une couche conductrice en forme de tronc (26a, 26b) ayant une extrémité inférieure connectée électriquement à la région de source/drain (16a, 16b), la couche conductrice en forme de tronc ayant en outre une surface supérieure, une surface intérieure et un prolongement vertical (80a, 80b) s'étendant pratiquement verticalement à partir de l'extrémité inférieure; une première couche conductrice en forme de branche (70a, b) ayant une extrémité connectée à la surface supérieure de la couche conductrice en forme de tronc, et s'étendant vers l'extérieur, de façon pratiquement verticale à partir de l'extrémité; au moins une seconde cou- che conductrice en forme de branche (74a, 74b) ayant une extrémité connectée à la surface intérieure de la couche conductrice en forme de tronc, et s'étendant pratiquement vers l'extérieur à partir de l'extrémité, la couche conductrice en forme de tronc et les première et seconde cou- ches conductrices en forme de branche formant une électrode de stock- age du condensateur de stockage; une couche diélectrique sur des sur- faces à nu de la couche conductrice en forme de tronc (26a, 26b; 80a, b) et des première et seconde couches conductrices en forme de bran- che (70a, 70b; 74a, 74b); et une couche conductrice supérieure sur la couche diélectrique, remplissant la fonction d'une électrode opposée du condensateur de stockage. 14. Dispositif de mémoire à semiconducteurs selon l'une quel- conque des revendications 1, 4, 12 et 13, caractérisé en ce que la cou- che conductrice en forme de tronc comprend en outre: une partie en forme de tronc inférieure (26a, 26b) connectée électriquement à la région de source/drain (16a, 16b) et ayant une section transversale en T avec un bord; et une partie en forme de tronc supérieure s'étendant pratique- ment verticalement à partir du bord de la partie en forme de tronc infé- rieure. 15. Dispositif de mémoire à semiconducteurs selon la revendi- cation 14, caractérisé en ce que la couche conductrice en forme de bran- che comprend un ensemble de couches conductrices en forme de bran- che s'étendant de façon pratiquement parallèle, et en ce qu'une extrémité respective de chaque couche de l'ensemble de couches conductrices en forme de branche est connectée à la surface supérieure de la partie en forme de tronc inférieure (26a, 26b). 16. Dispositif de mémoire à semiconducteurs selon la revendi- cation 14, caractérisé en ce que la surface intérieure de la couche con- ductrice en forme de tronc est une surface intérieure de la partie en forme de tronc supérieure. 17. Dispositif de mémoire à semiconducteurs selon la revendi- cation 13, caractérisé en ce que la première couche conductrice en forme de branche (70a, 70b) est pratiquement un cylindre creux. 18. Dispositif de mémoire à semiconducteurs selon la revendi- cation 13, caractérisé en ce que la seconde couche conductrice en forme de branche (74a, 74b) a une section transversale coudée avec des seg- ments multiples. 19. Dispositif de mémoire à semiconducteurs selon la revendi- cation 13, caractérisé en ce que la ou les secondes couches conductrices en forme de branche comprennent un ensemble de couches conductrices en forme de branche supplémentaires s'étendant de façon pratiquement parallèle, et en ce qu'une extrémité respective de chaque couche de l'ensemble de couches conductrices en forme de branche supplémentaires est connectée à la surface intérieure de la couche conductrice en forme de tronc. 20. Dispositif de mémoire à semiconducteurs selon l'une quel- conque des revendications 1, 4, 12 et 13, caractérisé en ce que la cou- che conductrice en forme de tronc comprend en outre: une partie en forme de tronc inférieure (102a, 102b) connectée électriquement aux ré- gions de source/drain (16a, 16b) et ayant une section transversale en U avec un bord; et une partie en forme de tronc supérieure (116a, 116b) s'étendant pratiquement verticalement à partir du bord de la partie en forme de tronc inférieure (102a, 102b). 21. Dispositif de mémoire à semiconducteurs selon l'une des revendications 14 ou 20, caractérisé en ce que la partie en forme de tronc supérieure est pratiquement un cylindre creux. 22. Dispositif de mémoire à semiconducteurs selon la revendi- cation 21, caractérisé en ce qu'une section horizontale de la partie en forme de tronc supérieure est pratiquement circulaire ou rectangulaire. 23. Condensateur de stockage pour un dispositif de mémoire à semiconducteurs, le dispositif de mémoire à semiconducteurs comprenant un substrat (10) et un transistor de transfert sur le substrat, le transistor de transfert ayant une région de source/drain (16a, 16b), le condensateur de stockage comprenant: (a) une électrode de stockage destinée à être connectée à la région de source/drain (16a, 16b); (b) un diélectrique (40a, 40b) sur l'électrode de stockage; et (c) une électrode opposée (42) sur le diélectrique, caractérisé en ce que l'électrode de stockage com- prend: un conducteur en forme de tronc (26a, 26b; 38a, 38b) ayant une extrémité inférieure connectée électriquement à la région de source/drain (16a, 16b), le conducteur en forme de tronc ayant en outre une surface intérieure et un prolongement vertical s'étendant pratiquement verticale- ment à partir de l'extrémité inférieure; et un conducteur en forme de branche (32a, 32b) ayant une section transversale en L, une extrémité du conducteur en forme de branche étant connectée à la surface intérieure du conducteur en forme de tronc (26a, 26b; 38a, 38b).