Brevet FR2756974A1 — publié le 19980612

TRANSISTOR BIPOLAIRE À ISOLEMENT PAR CAISSO La présente invention concerne le domaine de la fabri- cation des circuits intégrés. Plus particulièrement, dans le domaine des circuits intégrés, les composants élémentaires doivent être séparés et plus ou moins isolés latéralement les uns des autres. La techni- que la plus courante pour atteindre ces résultats est la techno- logie dite LOCOS dans laquelle les divers composants élémentaires sont séparés par des couches d'oxyde épais formées par croissance thermique. Une autre technique qui tend à se développer est la technologie dite à isolement par caisson, couramment désignée dans la technique par le terme anglo-saxon "BOX". En technologie BOX, les intervalles entre composants élémentaires sont consti- tués par des tranchées creusées par gravure anisotrope dans la surface supérieure d'une plaquette de silicium monocristallin et remplies d'un isolant, habituellement de l'oxyde de silicium, la surface supérieure étant rendue plane par diverses techniques, par exemple par polissage mécano-chimique (CMP) avec arrêt sur une couche de nitrure de silicium préalablement formée au-dessus de la zone de silicium à isoler. La présente invention concerne des circuits intégrés utilisant cette dernière technique d'isolation entre composants élémentaires. Elle vise plus particulièrement à réaliser des transis- tors bipolaires de performances optimales, notamment en ce qui concerne la réduction des capacités parasites et donc la vitesse de fonctionnement de ces transistors. Un autre objet de la présente invention est d'obtenir des transistors bipolaires à résistances d'accès réduites. Un autre objet de la présente invention est d'obtenir des transistors bipolaires aussi petits que possible. Un autre objet de la présente invention est de réaliser de tels transistors bipolaires par des techniques couramment uti- lisées dans le domaine de la fabrication des circuits intégrés. Pour atteindre ces objets, la présente invention pré- voit un transistor bipolaire à isolement latéral par caisson, dans lequel une partie au moins de la périphérie interne supé- rieure du caisson d'isolement est évidée et remplie de silicium polycristallin du type de conductivité de la base du transistor, pour former une région de prise de contact de base. Selon un mode de réalisation de la présente invention, une première partie de la périphérie interne supérieure du caisson isolant est évidée et remplie de silicium polycristallin du type de conductivité de la base du transistor et une deuxième partie de la périphérie interne supérieure du caisson isolant est évidée et remplie de silicium polycristallin du type de conducti- vité de l'émetteur du transistor. Selon un mode de réalisation de la présente invention, une couche d'un matériau de type SiGe est formée à l'interface entre l'îlot et le silicium polycristallin du type de conducti- vité de l'émetteur du transistor. La présente invention prévoit aussi un procédé de fabrication d'un transistor bipolaire comprenant les étapes consistant à former un îlot d'une couche épitaxiée du premier type de conductivité entourée d'un caisson rempli d'isolant, graver une partie au moins de la périphérie interne supérieure du caisson par un procédé de gravure anisotrope sélectif par rapport à la couche épitaxiée pour former un évidement, remplir l'évide- ment de silicium polycristallin du deuxième type de conductivité, amener la surface supérieure du silicium polycristallin à être au même niveau que la surface supérieure de l'îlot, réaliser une implantation de base du deuxième type de conductivité, et déposer une deuxième couche de silicium polycristallin du premier type de conductivité sur une partie de l'îlot et de façon décalée par rapport audit évidement. Selon un mode de réalisation de la présente invention, le procédé de fabrication d'un transistor bipolaire comprend les étapes consistant à former un îlot d'une couche épitaxiée du premier type de conductivité entourée d'un caisson rempli d'isolant, graver une première partie de la périphérie interne supérieure du caisson pour former un premier évidement, remplir le premier évidement de silicium polycristallin du deuxième type de conductivité, réaliser une implantation de base du deuxième type de conductivité, graver une deuxième partie de la périphérie interne supérieure du caisson d'oxyde pour former un deuxième évidement, et remplir le deuxième évidement de silicium poly- cristallin du premier type de conductivité. Selon un mode de réalisation de la présente invention, le procédé comprend l'étape consistant à siliciurer les surfaces apparentes des régions de silicium polycristallin. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 est une vue en coupe schématique d'un tran- sistor bipolaire à isolement par caisson de structure classique; la figure 2 représente un exemple de vue de dessus de la structure de la figure 1; les figures 3 à 5 sont des vues en coupe schématiques représentant des étapes successives de fabrication d'un transis- tor bipolaire à isolement par caisson selon un mode de réalisa- tion de la présente invention; les figures 6 et 7 sont des vues en coupe schématiques representant des étapes de réalisation d'un transistor bipolaire à isolement par caisson selon un autre mode de réalisation de la présente invention; la figure 8 représente un exemple de masques utilisés pour définir la structure de la figure 5; et la figure 9 représente un exemple de masques utilisés pour définir la structure de la figure 7. Dans ces diverses figures et notamment dans les vues en coupe, conformément à l'usage dans le domaine de la représenta- tion des composants semiconducteurs, les diverses dimensions ne sont pas tracées à l'échelle. La figure 1 représente un exemple de transistor bipo- laire de type NPN à isolement par caisson de structure classique. Ce transistor est formé dans un îlot 1 d'une couche épitaxiée 2 de type N, elle-même formée sur une plaquette de silicium monocristallin 3 de type P. Une couche enterrée 4 de type N+ est formée à l'interface entre la couche épitaxiée et le substrat et s'étend notamment sous l'îlot 1. Cet îlot 1 est déli- mité latéralement par une tranchée 5 remplie d'oxyde de silicium qui l'entoure complètement. Dans la figure, la tranchée 5 s'étend jusqu'à la surface supérieure de la couche enterrée 4. Elle pourra être un peu plus ou un peu moins profonde. Il faut toute- fois qu'elle ne traverse pas complètement la couche enterrée 4 car sinon on ne pourrait plus reprendre de contact de collecteur, conmme on le verra ci-après. De préférence, une couche enterrée 6 de type P+ est formée sous l'emplacement du caisson 5 pour parfaire l'isolement latéral de l'îlot 1. L'îlot 1 constitue le collecteur du transistor NPN et la couche enterrée 4 constitue sa région de reprise de contact de collecteur. Dans la partie supérieure de l'îlot 1 est formée une région de base 7 de type P à l'intérieur de laquelle est formée une région d'émetteur 8 de type N. Une zone périphérique 9 forte- ment dopée de type P constitue une région de reprise de contact de base. La région de base 7 résulte par exemple d'une implanta- tion de bore. La région d'émetteur 8 est par exemple formée à partir d'une couche de silicium polycristallin 11 fortement dopée de type N. La région périphérique 9 de reprise de contact de base est par exemple formée à partir d'une couche de silicium poly- cristallin 12 fortement dopée de type P. Par exemple, avant ou après avoir formé l'implantation de base 7, on forme une couche de silicium polycristallin 12 convenablement gravée puis on dépose une couche d'oxyde de silicium 14 planarisée par tout pro- cédé connu. La couche d'oxyde 14 est ouverte au centre de l'îlot 1 et remplie de silicium polycristallin 11. Elle est également ouverte, en même temps que la couche d'oxyde épais 5, pour former une tranchée qui rejoint la couche enterrée 4. Cette tranchée est remplie de silicium polycristallin 16 de type N+, par exemple en même temps que le remplissage de silicium polycristallin 11 d'émetteur. Ensuite, les contacts sont repris de façon classique sur les surfaces supérieures des éléments 11, 12 et 16. Ce transistor souffre d'un certain nombre d'inconvé- nients: - la portion de silicium polycristallin 12 présente nécessairement un défaut d'alignement par rapport à l'îlot 1 de la couche épitaxiée; - il se pose un problème pour le centrage de l'émetteur par rapport à la base et ceci exige la mise en oeuvre de méthodes relativement sophistiquées pour obtenir un auto-alignement; - la couche de silicium polycristallin de base 12 déborde nécessairement d'une certaine quantité, liée aux tolé- rances de positionnement au-dessus de l'îlot 1; il en résulte une contribution non-négligeable à la valeur de la capacité base- collecteur; et - le processus décrit implique nécessairement une dimension minimale possible liée aux tolérances de positionnement et aux dimensions minimales de masquage. Les dimensions minimales de la structure de la figure 1 sont illustrées à titre d'exemple dans la vue de dessus de la figure 2 dans laquelle on a représenté les limites de masques à partir desquels sont définies diverses régions. L'îlot 1 a la forme d'un carré. Les pointillés 12 désignent les limites inté- rieure et extérieure de la couche de silicium polycristallin 12, le pointillé 11 désigne les limites extérieures de la couche de silicium polycristallin 11 et la croix centrale désigne un plot de contact. Dans une technologie o la dimension minimale d'un motif sur un masque est de 0,25 gm (250 nm), et o la distance de garde entre deux masques est de 0, 15 um (150 nm) on arrive aux dimensions représentées en figure 2 (en supposant que le motif de silicium polycristallin 11 est auto-aligné par rapport au motif de silicium polycristallin 12 par un espaceur): - surface de l'îlot 1: 1,05 x 1,05 gm = 1,1 pm2, - surface de l'émetteur: 0,55 x 0,55 m =_ 0,3 gm2, - périmètre de l'émetteur: 550 gm x 4 = 2,2 gm. Dans cette structure, la surface de l'îlot 1 correspond sensiblement à la surface de la jonction base-collecteur. La capacité base-collecteur (que l'on souhaite réduire pour augmen- ter la vitesse de fonctionnement possible du transistor) est proportionnelle à cette surface. On souhaite également réduire la surface de l'émetteur pour réduire le courant d'émetteur à densité de courant donné. On souhaite également augmenter le rapport périmètre/surface d'émetteur pour augmenter la capacité d'injection de l'émetteur à surface donnée. La présente invention vise à améliorer les caractéris- tiques d'un transistor bipolaire et à réduire les dimensions minimales possibles d'un transistor bipolaire, d'o il résulte notamment une augmentation de la vitesse de fonctionnement de ce transistor. La figure 3 représente un mode de réalisation d'un transistor selon la présente invention à une étape intermédiaire de fabrication. On part d'une structure caomprenant une couche épitaxiée 2 de type N formée sur un substrat 3 de type P et comportant des couches enterrées 4 et 6 de type N+ et P+. Un îlot 1 de la couche épitaxiée, revêtu d'une couche mince 20 de nitrure de silicium, est entouré d'un caisson 5 rempli d'oxyde. Ainsi, on part de la structure obtenue immédiatement après formation des caissons d'oxyde 5. On dépose alors une couche d'un produit photosensible 21, qui sera appelé ci-après résine, et cette couche de résine est ouverte au-dessus d'au rmoins une portion de la périphérie supérieure de l'îlot 1. Cette ouverture s'étend par exemple le long d'un côté de l'îlot 1. On procède ensuite à une gravure aniso- trope de l'oxyde de silicium, en utilisant un plasma de gravure sélectif pour la gravure de l'oxyde de silicium par rapport à la gravure du nitrure de silicium 20 et du silicium monocristallin de l'îlot 1. On forme ainsi un évidement 22 qui s'étend sur une partie seulement de l'épaisseur de la couche d'oxyde de silicium le long d'au moins un bord de la périphérie de l'îlot 1. A l'étape suivante illustrée en figure 4, on enlève la couche de résine 21, on dépose une couche de silicium polycris- tallin et on la regrave par tout procédé connu pour obtenir une portion de silicium polycristallin 23 dopée de type P remplissant l'évidement 22 et dont la surface supérieure est dans le plan de la surface supérieure de l'îlot 1. De préférence, la gravure du silicium polycristallin s'effectue par un polissage mécano- chimique qui s'arrête sur la couche de nitrure de silicium 20, cette couche 20 étant éliminée à une étape ultérieure. On procède ensuite à une implantation d'un dopant de type P sur toute la surface du composant pour obtenir une implan- tation de dopant 24 de type P à la surface supérieure de l'îlot 1. Cette implantation servira à former la base intrinsèque du transistor. A l'étape suivante, illustrée en figure 5, on dépose une couche d'oxyde de silicium 26 ouverte au-dessus d'une zone o sera formé l'émetteur. On dépose ensuite une couche de silicium polycristallin dopée de type N dont on laisse en place seulement une portion 27 au-dessus de l'ouverture formée dans la couche d'oxyde de silicium 26. Dans l'exemple représenté, dans lequel l'incrustation de silicium polycristallin de base 23 est formée le long d'un côté de l'îlot 1, la portion de couche de silicium polycristallin 27 est déposée à cheval sur le bord opposé de cet îlot. De nombreuses autres configurations pourront être prévues. Par exemple, on pourrait prévoir de former la portion de silicium polycristallin 27 sensiblement au centre de l'îlot 1 et de prévoir l'incrustation de base 23 tout le long de la périphérie de l'îlot 1. En figure 5, on a également représenté le résultat d'étapes suivantes au cours desquelles on a déposé une couche d'oxyde de silicium 28 qui est ensuite planarisée par tout procédé connu pour que sa surface supérieure se trouve au même niveau que la surface supérieure de la région 26. Ceci peut par exemple être fait par planarisation mécano- chimique ou par dépôt de couches supplémentaires et regravure. Par des étapes thermiques appropriées, on fait diffuser les dopants implantés 24 pour former une région de base 31 et les dopants contenus dans les régions de silicium polycristallin de contact de base et d'émetteur 23 et 27 pour former une région de contact de base 32 et une région d'émetteur 33. A une étape ultérieure dont le résultat n'est pas représenté, on établit de façon classique des contacts vers la couche de silicium polycristallin de base 23, la couche de silicium polycristallin d'émetteur 26 et la couche enterrée 4. Le transistor obtenu présente bien les avantages annon- cés par rapport au transistor de la figure 1. En effet, la couche de silicium polycristallin de contact de base 23 est en retrait par rapport à la base et n'est plus au-dessus de la zone de collecteur dont elle est séparée par l'épaisseur restante de la couche d'oxyde épais 5. En outre, les dimensions du transistor sont minimisées. En effet, notamment dans la structure illustrée en figure 5, la dimension de l'émetteur peut être plus petite que la dimension minimum possible d'ouverture dans un masque avec la technologie représentée puisque ce masque se trouve à cheval sur un bord de l'îlot 1 de silicium épitaxié. En outre, du fait que la couche de prise de contact de base ne recouvre plus l'îlot, les dimensions peuvent également être minimisées. Les figures 6 et 7 représentent des étapes de fabrica- tion d'un autre mode de réalisation de la présente invention dans lequel non seulement la zone de contact de base, mais également la zone de silicium polycristallin à partir de laquelle est formé l'émetteur, sont enchâssées dans la couche d'oxyde épais. En figure 6, on part de la structure illustrée en figure 3 et l'on forme sur la structure une couche de résine 40 ouverte d'un côté de l'îlot 1 opposé à celui o a été formée la zone de silicium polycristallin de base 23. Par une gravure sélective de l'oxyde de silicium par rapport au silicium et au nitrure de silicium, on grave une partie de l'épaisseur de la couche d'oxyde de silicium épais 5 du côté opposé à la région 23. De préférence, on profite de la présence de la couche de résine pour réaliser une implantation, de préférence une implantation oblique, d'un dopant de type P dans la surface supérieure et sur un flanc de l'îlot 1, plus profondément que le dopage 24 susmentionné. Les dopants ainsi formés dans l'îlot 1 sont désignés par la référence 42. Aux étapes suivantes dont le résultat est illustré en figure 6, on remplit l'évidement 41 de silicium polycristallin 43 dopé de type N, de la même manière que l'on a rempli l'évidement 21 de silicium polycristallin 23 dopé de type P. Ainsi, après recuit, on obtient une région de contact de base 32 identique à celle décrite précédermment et une région d'émetteur 45 formée à partir du silicium polycristallin 43 et ayant donc sensiblement la même allure que la région 32. La couche de base 47 est plus profonde autour de la région 45 du fait de l'implantation laté- rale ou oblique décrite précédemment. Etant donné que dans ce mode de réalisation on laisse en place la couche de nitrure de silicium 20, on peut alors procéder à une étape de siliciuration et un siliciure métallique (non représenté) se forme de façon auto-alignée sur les régions de silicium polycristallin 23 et 43. Ceci permet de réduire les résistances de contact et constitue un avantage supplémentaire de ce mode de réalisation. Ensuite, conne précédemment, on forme une couche d'oxyde de silicium 48 à travers laquelle seront percées des ouvertures et formés des contacts vers les régions 23 et 43 et la couche enterrée 4. On voit que ce procédé permet d'obtenir un transistor bipolaire de type NPN encore miniaturisé par rapport à celui décrit précédemment. La présente invention est susceptible de nombreuses variantes et modifications qui apparaîtront à l'honmne de l'art. Uniquement à titre d'exemple, on pourra réaliser une structure ayant les caractéristiques suivantes: - hauteur de l'îlot 1: 0,5 gm, - largeur de l'îlot 1: 0,4 tm, - profondeur des régions 23 et 43,: 0,1 et 0,2 gm, largeur des régions 23 et 43: 0,25 4m, - épaisseur de l'oxyde 28, 48: 0,5 gm Par ailleurs, les régions isolantes 5, 28, 48 ont été indiquées comne étant de l'oxyde de silicium. On pourra utiliser tout autre matériau ou combinaison de matériaux ayant les mêmes fonctions, c'est-à-dire être isolant et pouvoir être gravé sélec- tivement par rapport au silicium. La figure 8 représente un exemple de vue de dessus dans laquelle on a représenté les limites de masques à partir desquels sont définies diverses régions du transistor de la figure 5. Le contour de l'îlot 1 est désigné par la référence 1, les contours des régions de silicium polycristallin 23 et 27 sont désignés par les mêmes références. Le trait 26 désigne la limite de l'ouver- ture dans la couche d'oxyde 26. Ainsi, la région o le silicium polycristallin d'émetteur 27 est en contact avec l'îlot est désignée par la référence 33. En se plaçant dans les mêmes conditions technologiques que celles qui ont été exposées en relation avec la figure 2, on voit que l'îlot 1 a une dimension de 800 x 250 nm. Ainsi, on a: - surface de l'îlot 1: 0,8 x 0,25 Mm = 0,2 pm2, - surface d'émetteur: 0,25 x 0,25 = 0,06 pm2, - périmètre d'émetteur: 4 x 0,25 = 1 gm. Par rapport à la structure de la figure 2, on notera une réduction importante de la surface d'émetteur et une forte augmentation du rapport périmètre/surface d'émetteur. La figure 9 représente un exemple de vue de dessus dans laquelle on a représenté les limites de masques à partir desquels sont définies diverses régions du transistor de la figure 7. Les masques destinés à ouvrir les évidements dans lesquels seront disposées les régions de silicium polycristallin de base et d'émetteur 23 et 43 sont disposés sur deux coins opposés de l'îlot 1. Toujours dans les hypothèses prises dans le cas des figures 2 et 8, on peut obtenir les dimensions minimales suivantes: surface de l'îlot 1: 0,40 x 0,4 Mm = 0,16 pm2, - périmètre d'émetteur: 2 x 0,25 = 0,5 pm. La surface active de l'émetteur au-dessus du collecteur est alors nulle. Par rapport à la structure de la figure 8, on notera en outre une réduction supplémentaire de la surface d'émetteur et une forte augmentation du rapport périmètre/surface d'émetteur. La présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. Notamment, les divers matériaux utilisés pourront être remplacés par des matériaux ayant de mêmes fonctions (dopage, caractéris- tiques électriques, sélectivité de gravure...). En particulier, pour les matériaux de remplissage des évidements 22 et 41, au lieu d'utiliser simplement du silicium polycristallin fortement dope, on pourra déposer successivement des couches de silicium polycristallin de niveaux de dopage distincts ou des matériaux de type SiGe et du silicium poly- cristallin. REVENDICATIONS 1. Transistor bipolaire à isolement latéral par caisson (5), caractérisé en ce qu'une partie au moins de la périphérie interne supérieure du caisson d'isolement est évidée et remplie de silicium polycristallin (23) du type de conductivité de la base du transistor, pour former une région de prise de contact de base. 2. Transistor bipolaire selon la revendication 1, caractérisé en ce qu'une première partie de la périphérie interne supérieure du caisson isolant est évidée et remplie de silicium polycristallin (23) du type de conductivité de la base du tran- sistor et une deuxième partie de la périphérie interne supérieure du caisson isolant est évidée et remplie de silicium polycristal- lin (43) du type de conductivité de l'émetteur du transistor. 3. Transistor bipolaire selon la revendication 2, caractérisé en ce qu'une couche d'un matériau de type SiGe est formée à l'interface entre l'îlot et le silicium polycristallin (43) du type de conductivité de l'émetteur du transistor. 4. Procédé de fabrication d'un transistor bipolaire selon la revendication 1, caractérisé en ce qu'il comprend les étapes suivantes: former un îlot (1) d'une couche épitaxiée du premier type de conductivité entourée d'un caisson (5) rempli d'isolant, graver une partie au moins de la périphérie interne supérieure du caisson par un procédé de gravure anisotrope sélec- tif par rapport à la couche épitaxiée pour former un évidement (22), remplir l'évidement (22) de silicium polycristallin (23) du deuxième type de conductivité, amener la surface supérieure du silicium polycristallin (23) à être au même niveau que la surface supérieure de l'îlot, réaliser une implantation de base (24) du deuxième type de conductivité, et déposer une deuxième couche de silicium polycristallin (27) du premier type de conductivité sur une partie de l'îlot (1) et de façon décalée par rapport audit évidement. 5. Procédé de fabrication d'un transistor bipolaire selon la revendication 2, caractérisé en ce qu'il comprend les étapes suivantes: former un îlot (1) d'une couche épitaxiée du premier type de conductivité entourée d'un caisson (5) rempli d'isolant, graver une première partie de la périphérie interne supérieure du caisson pour former un premier évidement (22), remplir le premier évidement de silicium polycristallin (23) du deuxième type de conductivité, réaliser une implantation de base (24) du deuxième type de conductivité, graver une.deuxième partie de la périphérie interne supérieure du caisson d'oxyde pour former un deuxième évidement (41), et remplir le deuxième évidement de silicium polycristal- lin (43) du premier type de conductivité. 6. Procédé selon la revendication 5, caractérisé en ce qu'il comprend l'étape consistant à siliciurer les surfaces apparentes des régions de silicium polycristallin (23, 43).