Brevet FR2749967A1 — publié le 19971219

DISPOSITIF DE LECTURE DE CELLULES D'UNE MÉMOIRE L'invention a pour objet un dispositif de lecture de cellules d'une mémoire. L'invention s'applique tout particulièrement aux mémoires dites à cellules multibits. Les mémoires à cellules multi-bits ("multi-level state") sont des mémoires dans lesquelles chaque cellule ne stocke plus un seul bit d'information, mais plusieurs bits d'information. Chaque cellule doit ainsi pouvoir mémoriser un parmi plus de deux niveaux logiques. Par exemple, pour que chaque cellule stocke deux bits d'information, il faut avoir quatre niveaux de charge possibles sur la grille flottante. En lecture, il faut alors trois références pour discriminer entre les quatre niveaux possibles et donner l'information binaire correspondante codée sur deux bits. Le dispositif de lecture doit donc comprendre un amplificateur de lecture "multi-bits". Un exemple de structure de mémoire à cellules "multibits" est donné dans le brevet US 5,438,546. Dans cette structure, chacun des amplificateurs de lecture "multi- bits" reçoit trois références de tension (VREF1, VREF2, VREF3), pour effectuer les comparaisons nécessaires et fournir l'information codée sur deux bits. Dans cet exemple, l'amplificateur de lecture utilisé est du même type que ceux utilisés pour une mémoire normale, avec un seul bit codé par cellule. Cependant, pour les cellules multi-bits, il faut pouvoir déterminer sans ambigüité le niveau effectivement mémorisé dans la cellule. Cela veut dire que ces niveaux doivent être suffisamment séparés pour pouvoir être lus de manière fiable, sans confusion possible entre deux niveaux, même si le niveau de charge des cellules s'est quelque peu modifié (en plus ou en moins), sous l'effet du stress par exemple, ou si il y a du bruit qui perturbe la lecture. Il faut donc une zone interdite autour de chaque référence de courant. Ceci est illustré sur la figure 1 qui représente la distribution du courant de lecture pour une mémoire de cellules "multi-bits". Chaque niveau de programmation correspond à un intervalle de référence. Sur la figure on a ainsi trois courants de référence : IREF1' IREF2' IREF3 définissant quatre zones autorisées, correspondant aux valeurs binaires 00, 01, 10 et 11. La zone interdite autour de chaque référence de courant peut être obtenue de diverses manières. Prenons l'exemple d'une programmation des cellules par électrons chauds (cas des cellules EPROM). La cellule a au départ une faible tension de seuil (et donc un fort courant de lecture). Pour la programmer, on lui applique une première impulsion de haute tension de programmation, puis on effectue une lecture de vérification, puis on réapplique un pulse de programmation ...etc, jusqu'à se trouver dans l'intervalle correspondant à l'information à programmer. Pour être sûr qué la cellule sera programmée au bon niveau en respectant la zone interdite, on prévoit de systématiquement soustraire au courant de cellule, un courant de délimitation Imargin' pendant la lecture de verification (ou bien d'ajouter ce courant au courant de référence). Par exemple, pour programmer le mot binaire 01, on va vérifier si Icell-Imargin > Irez 0. Dès que l'inégalité est vérifiée, la programmation est terminée. De cette manière, on est sûr que même si par la suite la cellule programmée perd un peu de charge ou au contraire que ses charges augmentent un peu, on fera quand même une lecture correcte. Pour lire ensuite le mot binaire mémorisé dans une cellule sélectionnée, il faut comparer le courant de lecture de cette cellule à chacune des trois références de courant. Puis un circuit de codage délivre le mot binaire correspondant. La lecture peut se faire au moyen des comparateurs de lecture habituels à convertisseurs courant-tension et comparaison de tension. Cependant cela nécessite alors une référence de tension différente pour chaque comparateur, soit donc trois circuits de référence de tension associés. En outre ces comparateurs de lecture de l'état de la technique sont assez complexes pour pouvoir discriminer de manière fiable et rapide par rapport à une référence donnée, ce qui les rend forts consommateurs et forts encombrants. Dans l'invention, on a cherché une solution moins encombrante. Notamment, on a cherché à s'affranchir des références de tension. Une solution à ce problème technique a été trouvée dans l'invention, avec un dispositif de lecture basé sur la comparaison directe du courant de lecture d'une cellule sélectionnée avec les courants de référence, avec un circuit de comparaison à grand gain. De cette manière, pour une faible différence de courant (10 micro-ampères par exemple), on obtient en sortie un écart de tension de l'ordre de la tension logique. Telle que caractérisée, l'invention concerne donc un dispositif de lecture de cellules d'une mémoire. Selon l'invention un dispositif de lecture de cellules pour une mémoire, comprend un circuit de comparaison de courant à grand gain, comportant une première branche pour reproduire par miroir de courant, le courant de référence conduit par une cellule de référence et une deuxième branche pour reproduire par miroir de courant, le courant de lecture d'une cellule mémoire sélectionnée. Une structure à miroir de courant est prévue pour reproduire le courant de la première branche dans la deuxième branche, de manière à effectuer la comparaison et produire en sortie un niveau de tension représentatif. Avec un tel dispositif selon l'invention, on a alors simplement besoin d'un amplificateur différentiel en sortie de chaque comparateur de courant (un comparateur par courant de référence), pour discriminer entre deux niveaux de tension bien distants (en pratique, zéro volt ou Vdd) et fournir un niveau logique O ou 1 correspondant. Un tel dispositif de lecture s'applique aussi bien aux mémoires habituelles avec un seul bit d'information codé par cellule. Mais sa structure est particulièrement avantageuse pour les mémoires "multi- bits". Dans ce cas, on a un comparateur de courant par référence de courant et un amplificateur différentiel associé en sortie de chaque comparateur. Ces amplificateurs différentiels utilisent alors tous la même référence de tension REF (de l'ordre de Vdd/2). Dans un perfectionnement, pour accélérer la lecture, on positionne l'entrée négative des amplificateurs différentiels au niveau de la tension de référence REF, au moyen d'une boucle de contre-réaction, activée dans une période de précharge. Des circuits classiques de précharge de ligne de bit seront avantageusement utilisés. De préférence, on utilisera comme amplificateur différentiel, une structure dite à auto-polarisation, qui consomme moins de courant que les amplificateurs différentiels utilisant un circuit de polarisation, tout en ayant un bon gain. Un tel amplificateur différentiel auto-polarisé est par exemple décrit dans l'article intitulé "Two Novel Fully Complementary Self Biased Cmos Differential Amplifiers" dont l'auteur est Mel Bazes, publié au IEEE Journal of Solid State Circuits, Vol.26, N0.2, de février 1991. Dans l'invention, on propose une variante de réalisation de cet amplificateur différentiel autopolarisé, qui permet une réalisation bien plus compacte. D'autres caractéristiques et avantages de l'invention sont présentés dans la description suivante, faite à titre indicatif et non limitatif de l'invention, en référence aux dessins annexés dans lesquels - la figure 1 déjà décrite montre la distribution des cellules par rapport aux courants de référence dans une mémoire multi-bits; - les figures 2a et 2b montrent schématiquement un dispositif de lecture selon l'invention, pendant la précharge (figure 2a) et pendant la lecture effective (figure 2b); - la figure 3 montre un synoptique général d'un dispositif de lecture selon l'invention pour une mémoire du type à 4 niveaux de charge par cellule; - la figure 4 représente un comparateur de courant selon l'invention; - la figure 5 représente un amplificateur différentiel auto-polarisé selon l'étant de la technique et - la figure 6 représente un amplificateur auto-polarisé selon l'invention. Les figures 2a et 2b représentent le fonctionnement d'un dispositif de lecture selon l'invention. On effectue une comparaison directe d'un courant de référence avec le courant de lecture d'une cellule sélectionnée. Ceci se fait au moyen d'un comparateur à grand gain, et à double structure à miroir de courant. Ce comparateur comprend ainsi une première branche pour reproduire par miroir de courant, le courant de référence conduit par une cellule de référence. On a ainsi un courant Idown qui circule dans cette première branche. Une deuxième branche reproduit par miroir de courant, le courant de lecture 1tell conduit par une cellule sélectionnée en lecture. Pour réaliser la comparaison avec le courant Iup, le courant Idown est reproduit dans la deuxième branche par miroir de courant. Du fait de la double structure à miroir de courant (côté référence et côté cellule sélectionnée), le comparateur de courant a une forte impédance. Sa résistance équivalente R peut-être de l'ordre de 1MQ (figure 2b). Les courants Iup et Idown reproduisent de préférence les courants de référence et de lecture avec un facteur K. Une telle multiplication par K amplifie les courants Iup et Idown et donc amplifie leur différence. On a alors un courant de polarisation du comparateur plus grand. Comme la sortie du comparateur a une capacité parasite Cpar (figures 2a et 2b), une augmentation de courant de polarisation permet de stabiliser le circuit plus rapidement. En pratique on peut prendre K dans un intervalle de valeurs de 1 à 5. Grâce à ce comparateur, une différence de l'ordre de 10 donnera en théorie une micro-ampères entre Iup et Idown différence de potentiel en sortie (aux bornes de la résistance équivalente) de l'ordre de 10 volts. En pratique, la tension de sortie V du comparateur de courant va de zéro volt à Vdd, en fonction de la valeur du courant dans la cellule en train d'être lue. Le comparateur de courant selon l'invention est suivi d'un amplificateur différentiel, pour convertir la sortie du comparateur de courant en niveau logique 0 ou 1. L'entrée positive de l'amplificateur différentiel est reliée à une tension de référence REF (de l'ordre de Vdd/2). L'entrée négative est reliée à la sortie du comparateur de courant et reçoit donc la tension V de sortie. On a représenté sur cette entrée négative la capacitance parasite C due notamment aux cellules mémoires. Cette capacitance parasite ralentit la lecture. Aussi, de manière connue et comme représenté sur la figure 2a, on prévoit une boucle de contreréaction pour relier la sortie de l'amplificateur différentiel à son entrée négative. Ceci permet, dans une phase de précharge (niveau haut de l'impulsion d'horloge CLK), d'imposer le niveau de la tension de référence REF sur cette entrée de l'amplificateur c'est à dire la moitié de l'excursion possible de la sortie du comparateur de courant (figure 2a). Dans la phase de lecture proprement dite représentée schématiquement sur la figure 2b (niveau bas de l'impulsion d'horloge CLK), si le décodage d'adresse est stabilisé, la sortie du comparateur de courant n'a pas à bouger beaucoup dans un sens ou dans un autre pour que l'amplificateur différentiel puisse effectuer une lecture fiable, et ceci dans un temps très court. La boucle de contre-réaction est classiquement commandée par un transistor contrôlé sur sa grille par un signal d'horloge CLK. Le fait d'avoir un comparateur de courant à grand gain, permet donc d'utiliser un simple amplificateur différentiel qui n'a à discriminer qu'entre des valeurs bien distantes pour fournir un signal logique O ou 1. Ceci permet d'utiliser une référence externe REF de l'ordre de Vdd/2, quelle que soit la valeur du courant de référence auquel le courant de cellule a été comparé. En d'autres termes, la référence externe REF ne dépend pas de la valeur du courant de référence. Un synoptique d'un dispositif de lecture selon l'invention pour une mémoire multi-bits à cellules à grille flottante est représenté sur la figure 3. Pour chaque référence de courant Ireflr 1rez2' Iref3' on a un circuit noté respectivement R1, R2, R3, pour lire ce courant, et un circuit de comparaison noté respectivement COMP1, COMP2, COMP3. Ces comparateurs reçoivent d'une part le courant Idown fourni par le circuit de lecture de la cellule de référence associée et le courant 1up en provenance d'une cellule mémoire sélectionnée. La sortie de chacun des comparateurs, respectivement V1, V2, V3 est appliquée sur l'entrée négative d'un amplificateur différentiel, respectivement A1, A2, A3. Ces amplificateurs différentiels ont chacun leur sortie S1, S2, S3 rebouclée sur leur entrée négative, au moyen d'un transistor T1, T2, T3. Ces transistors sont contrôlés par le signal d'horloge CLK, pour être actifs pendant la phase de précharge. Un circuit de codage COD fournit les deux bits MSB et LSB correspondants. Sur la figure, on a en outre représenté un circuit M, qui permet en lecture de vérification, pendant la programmation de la cellule, d'ajouter un courant Imargin au courant de référence sélectionné (correspondant au niveau à programmer). Ce courant 1marin vient ainsi s'ajouter au courant de référence sélectionné, au moyen de transistors de sélections Tm1, Tm2i Tm3 associés. Ainsi, en se référant par exemple à la figure 1, si on veut programmer le mot binaire 01, on applique une impulsion de programmation, puis on regarde si le courant de la cellule est supérieur au courant de référence 1refl plus le courant de délimitation 1margin Dès que le courant de cellule est supérieur, la programmation est terminée. La figure 4 détaille un comparateur de courant COMP1 selon l'invention, avec les circuits de lecture d'une cellule de référence Clef1 et d'une cellule mémoire sélectionnée C1 et le circuit M pour fournir le courant de délimitation Imargin. Dans l'exemple, les cellules mémoires sont à grille flottante. Le circuit de lecture R1 associé à la cellule mémoire de référence Crefl comprend un premier transistor T4 de type P avec sa grille et son drain reliés pour former un miroir de courant avec le circuit de comparaison. La source du transistor T4 est reliée à la tension d'alimentation logique Vdd. Le drain du transistor T4 est relié à un circuit de détection de courant qui comprend classiquement un transistor T5 de type N dont la source est reliée à sa grille par un inverseur (contre-réaction grille-source). La source du transistor T5 est connectée à la cellule de référence Crefl, via un circuit de sélection (transistor T6 dans l'exemple). Une première branche du comparateur COMP1 comprend un transistor T7 de type P, dont la source est reliée à la tension d'alimentation logique Vdd. Ce transistor T7 est monté en miroir de courant avec le transistor T4. De cette manière le courant Idown qui passe dans cette branche est égal à K fois le courant Irez. Le facteur K dépend essentiellement du rapport de géométrie entre les deux transistors -T4 et T7. La première branche du comparateur COMP1 comprend dans l'invention un autre transistor de type P T8, dont la source est reliée au drain du transistor T7, et dont le drain est relié au drain d'un transistor de type N, T9. La source du transistor T9 est reliée au drain d'un autre transistor de type N, T10. La source du transistor T10 est reliée à la masse. Le drain du transistor T10 est relié à la grille du transistor T8 et la source du transistor T8 est reliée à la grille du transistor T10. La grille du transistor T9 est reliée à la grille du transistor T5 du circuit de détection du courant de référence. La deuxième branche du comparateur COMP1 comprend un transistor T11 de type P, dont la source est reliée à la tension d'alimentation logique Vdd. Le drain du transistor T11 est relié à la source d'un transistor T12 de type P. Le drain du transistor T12 est relié au drain d'un transistor T13 de type N. Le transistor T13 est monté en détecteur de courant avec un inverseur pour reboucler sa source sur sa grille. La source du transistor T13 est reliée au drain d'un transistor T14 de type N, dont la source est reliée à la masse. La grille du transistor T14 de la deuxième branche est reliée à la grille du transistor T10 de la première branche du comparateur. La grille du transistor T12 est reliée à la source du transistor T13. La sortie du comparateur est donnée par le point milieu entre le transistor T12 et le transistor T13. Cette sortie donne la tension V1 qui est appliquée en entrée de l'amplificateur différentiel A1 représenté à la figure 3. Le transistor Tll est monté en miroir de courant par rapport au circuit d-e lecture associé à la cellule C1 sélectionnée (à lire). Ce circuit de lecture comprend un transistor de type P T15, dont la source est reliée à la tension d'alimentation logique Vdd, et dont la grille est reliée à son drain. La grille du transistor T11 est reliée à la grille de ce transistor T15. De cette manière le courant 1up conduit par le transistor T11 est égal à K fois le courant conduit par la cellule sélectionnée en lecture. Le transistor T15 a son drain connecté à un transistor T16 monté en détecteur de courant avec un inverseur pour reboucler en inverse sa source sur sa grille. La source du transistor T16 est reliée à la cellule mémoire par le circuit de sélection des lignes de bit (SELY) schématiquement représenté sur la figure par un transistor porte. Un circuit SELX de sélection des lignes de mot sélectionne une cellule en appliquant une tension de lecture sur sa grille. Le fonctionnement d'un tel comparateur selon l'invention va maintenant être expliqué. Les transistors T4 et T7 permettent de reproduire le courant Iref dans la première branche du comparateur. De même, les transistors T11 et T15 permettent de reproduire le courant de lecture conduit par la cellule mémoire sélectionnée, dans la deuxième branche du comparateur. Dans l'exemple, les courants sont reproduits avec un facteur multiplicatif K. Enfin, les transistors T10 et T11 permettent la reproduction du courant Idown de la première branche dans la deuxième branche, pour faire la comparaison du courant Idown avec le courant Iup, selon le principe déjà expliqué en relation avec les figures 2a et 2b. Grâce à la forte impédance du comparateur due à l'utilisation d'une double structure à miroir de courant pour reproduire le courant de référence et le courant de lecture, cette différence produit une grande différence de tension selon que les courants sont identiques ou non. C'est ce qui permet d'utiliser en sortie un amplificateur différentiel référencé à Vdd/2. Pour avoir une bonne reproduction du courant de référence 1ref dans la première branche du comparateur, il faut polariser les transistors T4 et T7 de manière aussi proche que possible. Sources et grilles de ces transistors sont déjà polarisées de la même manière, par le montage en miroir de courant. Par contre les drains de ces deux transistors sont indépendants. En effet le transistor T4 étant connecté en diode, la tension de son drain est fixée par le courant Iref. Mais le drain du transistor T7 lui n'est pas contrôlé et peut varier beaucoup. C'est la même chose du côté des transistors T11 et T15, pour la reproduction du courant de lecture de la cellule sélectionnée dans la deuxième branche du comparateur. Aussi, dans un perfectionnement de l'invention, on prévoit un montage cascode, qui permet de polariser à une tension contrôlée les drains des transistors T7 et T11. Pour le transistor T7, la structure cascode est donnée par les transistors T8 et T9. Le transistor T8 est le transistor cascode et le transistor T9 fournit la tension stable nécessaire pour la grille du transistor T8. Ceci limite le niveau bas du drain du transistor T7 à 1 volt plus une tension de seuil de transistor P (Vtp). Ainsi, si en pratique la tension Vdd est à 3,3 volts et la tension de seuil Vtp à 0,8 volt, le drain du transistor T4 sera à 3,3-0,8=2,5 volts, tandis que le drain du transistor T7 sera au plus bas à 1,8 volt et au plus haut à 2,5 volts, soit un écart maximal de 700 millivolts. La tension de source du transistor T9 qui sert de référence au transistor T8 est contrôlée par le biais du transistor T5 : même tension de grille, donc même courant drain-source. Le montage classique en contreréaction du transistor T5 permet justement de contrôler sa tension de source à un volt, qui est le point de basculement de l'inverseur de contre-réaction. Avec une telle structure cascode, le drain du transistor T10 n'est plus libre d'évoluer (puisqu'il est connecté à la source du transistor T9, maintenue à 1 volt). Or le transistor T10 doit reproduire le courant Idown dans la deuxième branche. Pour cela, il devrait de manière classique être monté en diode en reliant sa grille et son drain. Comme le drain n'est pas libre d'évoluer, à cause de la structure cascode, il a fallu trouver un autre point de connexion, libre d'évoluer. C'est pourquoi la grille du transistor T10 est reliée au drain du transistor T9 (ou source du transistor T8). En effet, comme les transistors T8 et T9 sont saturés, ce point de connexion reste relativement libre de varier entre 1 et 1,8 volt avec des paramètres typiques. Avec une taille raisonnable de T10, cette plage est suffisante pour assurer une bonne reproduction du courant Idown Pour la deuxième branche du comparateur, on a une structure comparable. Le transistor T13, qui assure la polarisation à 1 volt de la grille du transistor cascode T12, est dans l'exemple lui-même monté en contre-réaction grille-source. Ainsi, la différence 1up down force une évolution du niveau de tension Vi, sur les drains des transistors T12 et T13. En pratique, ce niveau de tension varie entre 0 volt et Vdd, comme on l'a vu en relation avec les figures 2a et 2b. Le montage cascode (T8, T9), (T12, T13) permet d'améliorer sensiblement la reproduction des courants, et donc d'améliorer le gain du comparateur selon l'invention. Mais il n'est pas nécessaire au bon fonctionnement du dispositif de lecture. Notamment, pour des applications à basse tension d'alimentation logique (Vdd > 2 volts) pour lesquelles on ne peut pas utiliser autant de transistors en série, on utilisera seulement les transistors T7, T10, T11 et T14. Un circuit de génération du courant de délimitation 1marin est aussi représenté sur la figure 4. Il comprend une source de courant, qui peut être une autre cellule de référence, avec une quantité de charges piégées sur sa grille flottante correspondant à la valeur déterminée de 1marin' ou toute autre source de courant de l'état de la technique. Un montage en miroir de courant par des transistors T17 et T18 de même taille, permet d'injecter le courant Imargin dans la branche de référence, sur commande VERIF1 appliquée à un transistor porte Tml. Le transistor T17 de type P est monté entre Vdd et la source de courant Imargin et a sa grille reliée à son drain. Le transistor T18 de type P a sa source connectée à la tension d'alimentation logique Vdd et sa grille reliée à la grille du transistor T17. En mode de lecture de vérification (VERIF1), pour la programmation d'une cellule sélectionnée, le transistor Tml connecté entre le drain du transistor T18 et le drain du transistor T4 permet d'ajouter le courant 1marin au courant 1ref de la cellule de référence sélectionnée. Comme amplificateur différentiel, on pourra utiliser par exemple la structure représentée à la figure 5. C'est une structure Cmos, auto-polarisée, qui offre un bon gain et qui est rapide. Un premier inverseur Cmos (T19 et T20) reçoit en entrée la tension de référence REF. Le point de sortie de cet inverseur fournit la tension de polarisation Vbias aux transistors T21 et T22 de polarisation de l'amplificateur. Le transistor T21, de type P, est connecté entre la tension Vdd et le transistor P de l'inverseur. Le transistor T22, de type N, est connecté entre le transistor N de l'inverseur et la masse. Un deuxième inverseur Cmos (T23 et T24) monté en parallèle du premier, reçoit en entrée la tension à comparer, par exemple V1. Sa sortie S constitue la sortie de l'amplificateur différentiel. Dans l'invention, on a eu l'idée de séparer la partie référence de la partie tension à comparer. On aboutit à la structure représentée sur la figure 6, avec un étage EREF exclusivement pour la référence et un étage exclusivement pour la tension d'entrée à comparer, et qui fournit la sortie. Cette séparation permet, dans le cas de la mémoire multi-bits, d'avoir un étage de référence commun à tous les comparateurs. Outre la simplification de la structure et la diminution intéressante du nombre de transistors, une telle séparation de l'étage de référence EREF des étages E1, E2, E3 recevant le signal à comparer, réduit le couplage entre le signal de référence REF et les signaux d'entrée V1, V2, V3. Ainsi, même si tous les signaux d'entrée bougent (signaux d'adresse non stabilisés), le signal de référence n'est pas affecté. Ceci est particulièrement intéressant. Il ne faut pas perdre de vue qu'en pratique, ce sont 8 ou 16 cellules qui sont lues simultanément en mémoire. La structure de l'invention permet alors une réduction sensible de la consommation. En effet, dans le cas de 8 cellules lues simultanément, on a habituellement 2 x 8 branches qui consomment. Avec l'invention, on a plus que 1 + 8 branches qui consomment. Pour chaque inverseur, on prévoit alors deux transistors de polarisation associés, polarisés comme précédemment avec la tension Vbias fournie par l'étage de référence. Ainsi sur la figure 6, on a les transistors de polarisation T21 et T22 pour l'étage de référence, les transistors T31 et T32 pour l'étage recevant le signal d'entrée Vl, les transistors T41 et T42 pour l'étage recevant le signal d'entrée V2 et les transistors T51 et T52 pour l'étage recevant le signal d'entrée V3. Cette structure est très intéressante dans le contexte de la mémoire "multi-bits". En effet, au lieu de trois amplificateurs complets Al, A2 et A3, on a vu qu'elle permet d'avoir seulement un étage de référence, et trois étages E1, E2 et E3 pour les tensions à comparer. Les mémoires étant généralement organisées en mots mémoires, plusieurs cellules sont sélectionnées en même temps pour fournir plusieurs données d'information. On aura donc un dispositif de lecture selon l'invention associé à chaque donnée d'information à délivrer. Dans l'exemple de la mémoire multi-bits, chaque donnée d'information comprend elle-même plusieurs bits d'information. L'invention a été décrite dans le contexte d'une mémoire multi-bits pour laquelle elle est particulièrement avantageuse. Mais l'invention ne se limite pas à cette seule application. Elle ne se limite pas non plus au nombre de références de courant pris comme exemple dans la description. Elle s'applique à tout type de mémoire. REVENDICATIONS 1. Dispositif de lecture de cellules pour une mémoire, caractérisé en ce qu'il comprend un circuit de comparaison de courant à grand gain, comportant une première branche pour reproduire par miroir de courant (T4, T7) le courant de référence conduit par une cellule de référence et une deuxième branche pour reproduire par miroir de courant (T15, T11) le courant de lecture d'une cellule mémoire sélectionnée, une structure à miroir de courant (T10, T14) étant prévue pour reproduire le courant de la première branche dans la deuxième branche, de manière à effectuer la comparaison et produire en sortie (V1) un niveau de tension représentatif. 2. Dispositif de lecture selon la revendication 1, caractérisé en ce qu'un montage cascode (T8, T12) est prévu dans chaque branche pour améliorer la reproduction des courants de référence et de lecture. 3. Dispositif de lecture selon la revendication 2, caractérisé en ce qu'une référence de polarisation de chaque montage cascode est obtenue par un transistor monté en contre-réaction grille-source (T5, T13). 4. Dispositif selon l'une des revendications précédentes, caractérisé en ce qu'il comprend un amplificateur différentiel recevant en entrée négative, la sortie (V1) du comparateur et en entrée positive une référence de tension externe (REF). 5. Dispositif selon la revendication 4, caractérisé en ce que ledit amplificateur différentiel comprend une boucle de contre-réaction pour amener l'entrée négative au niveau de la tension de référence externe (REF), pendant une phase de précharge. 6. Dispositif selon la revendication 5, caractérisé en ce que ledit amplificateur différentiel est du type auto-polarisé. 7. Mémoire en circuit irtégré comprenant un dispositif de lecture selon l'une quelconque des revendications précédentes pour chaque données d'information à lire en parallèle. 8. Mémoire de cellules du type multi-bits, comprenant plusieurs cellules de référence pour discriminer entre différents états binaires, caractérisé en ce qu'il comprend un dispositif de lecture selon l'une quelconque des revendications 1 à 7 pour chacune des cellules de références. 9. Mémoire selon l'une quelconque des revendications 7 ou 8, prise en combinaison avec la revendication 5, caractérisé en ce que les amplificateurs différentiels comprennent un étage respectif (E1) correspondant à l'entrée négative pour recevoir un niveau de tension (V1) à comparer, et partagent en commun un étage de référence (EREF) correspondant à l'entrée positive et recevant la tension de référence (REF). 10. Mémoire selon l'une quelconque des revendications 8 ou 9, caractérisé en ce qu'elle comprend un circuit pour fournir un courant de délimitation (Imargin) dans le dispositif de lecture associé à une cellule de référence sélectionnée en mode de vérification après programmation. 11. Circuit intégré comprenant une mémoire selon l'une quelconque des revendications 7 à 10 précédentes.