Brevet FR2749457A3 — publié le 19971205

FR 2749457 A3 19971205 FR 9606951 A 19960531 CONVERTISSEUR NUMÉRIQUE-ANALOGIQUE DE PRÉCISION La présente invention concerne une compensation d'effets parasites dans un convertisseur numérique-analogique à segmentation afin d'améliorer sa précision. L'invention concerne plus généralement une résistance commandée que l'on pourra utiliser pour compenser des effets parasites. La figure 1 représente schématiquement un convertisseur numérique-analogique à segmentation classique. Le principe général de fonctionnement d'un convertisseur à segmentation est d'établir une tension de conversion grossière à partir des bits de poids fort d'une donnée numérique et à ajouter à la tension grossière une tension de conversion fine obtenue à partir des bits restants de poids faible de la donnée numérique. Dans la figure 1, la tension grossière VP est fournie par un ensemble d'interrupteurs SH (SHO à SHx) associés respectivement aux noeuds successifs d'un pont de résistances R1 de même valeur. Un seul des interrupteurs SH à la fois est sélectionné (fermé) par un décodeur 10 en fonction des bits de poids fort MSBs de la donnée D. Le pont comporte donc autant de résistances R1 que de valeurs discrètes définissables par les bits de poids fort. Le côté haut du pont de résistances reçoit une tension de référence haute VRP et le côté bas du pont de résistances est relié à l'entrée d'un miroir de courant particulier qui fixe à une valeur précise basse VRM la tension du côté bas. Ce miroir de courant comprend un amplificateur opérationnel 12 dont l'entrée inverseuse reçoit la tension de référence VRM, et dont l'entrée non-inverseuse est reliée au côté bas du pont de résistances. La sortie de l'amplificateur opérationnel 12 commande un transistor d'entrée Qi et un ensemble de transistors de sortie Qo. Le transistor Qi est relié au potentiel d'alimentation bas GND par une résistance R2i et au côté bas du pont de résistances R1 par un transistor cascode Qci. Chacun des transistors Qo est relié au potentiel bas GND par une résistance R2 et à un commutateur respectif SL (SLp à SLy) par un transistor cascode Qc qui est polarisé à la même tension constante VRc que le transistor cascode Qci. Avec cette configuration, la tension entre les bornes du pont de résistances R1 est fixée à une valeur précise (VRP VRM) et le courant de ce pont est recopié dans chacun des transistors Qo avec un facteur de multiplication de R2i/R2. Chaque commutateur SL est commandé en fonction des bits de poids faible LSBs de la donnée D par un décodeur 14 pour relier le transistor cascode Qc correspondant, soit à un potentiel d'alimentation haut Vcc, soit à l'entrée inverseuse d'un amplificateur opérationnel 16. L'entrée non-inverseuse de cet amplificateur 16 reçoit la tension de conversion grossière VP fournie par l'ensemble d'interrupteurs SH. L'entrée inverseuse de l'amplificateur 16 est par ailleurs reliée à un potentiel de mode commun VCM par une résistance R3 et à la sortie de l'amplificateur 16 par une résistance R4. Le potentiel de mode commun VCM est généralement le potentiel du point milieu du pont de résistances R1. La sortie de l'amplificateur 16 fournit la tension convertie Vo. Selon une variante, comme cela est représenté, plusieurs commutateurs supplémentaires SLO à SLp-l sont reliés au dernier transistor Qo par des transistors cascode respectifs Qc. Les tailles des transistors Qc associés aux interrupteurs SLO à SLp sont proportionnelles à des puissances successives de 2, comme cela est indiqué entre parenthèses, tandis que les autres transistors Qc sont de taille constante. Avec cette configuration, les p+l bits de poids le plus faible de la donnée D commandent directement les commutateurs SLO à SLp, l'état 1 de chacun de ces bits positionnant le commutateur SL correspondant vers la résistance R4. Les autres commutateurs SL sont commandés par le décodeur 14 de manière à être positionnés, l'un après l'autre, vers la résistance R4 au fur et à mesure que la valeur définie par les bits de poids faible augmente. La tension Vo fournie par le convertisseur de la figure 1, s'exprime par où I est le courant aiguillé vers la résistance R4 par les commutateurs SL. Le terme R4I correspond à la tension de conversion fine susmentionnée. Cette tension de sortie s'exprime plus précisément par où ER1 est la résistance totale du pont de résistances R1, k1 une valeur comprise entre 0 et 1 qui dépend de l'interrupteur SH sélectionné par le décodeur 10, et k2 une valeur qui dépend des positions des commutateurs SL. Les valeurs des tensions et des résistances sont choisies pour que la valeur maximale de la tension fine R4I corresponde à un incrément de la tension grossière, diminué d'un incrément de la tension fine. La précision d'un convertisseur du type de la figure 1 dépend de l'appariement de ses éléments constitutifs. On parvient à obtenir un appariement pratiquement idéal à l'aide des technologies d'intégration. Toutefois, les résistances intégrées en silicium présentent un coefficient de tension, c'est-à-dire que la valeur d'une telle résistance varie légèrement en fonction de la tension présente entre ses bornes. La figure 2 représente schématiquement une résistance intégrée en silicium. La résistance est constituée par une couche faiblement dopée 18 formée dans un caisson 20 d'une couche épitaxiale. Les types de conductivité des couches 18 et 20 sont opposés, et la suite de la description est basée sur un exemple où la couche 18 est de type P et la couche 20 de type N. Les bornes de la résistance sont disposées de part et d'autre de la couche 18 et on désigne par V+ et V-, respectivement, le potentiel le plus élevé et le potentiel le plus bas appliqués sur les bornes de la résistance. Afin de ne pas polariser la jonction PN entre les couches 18 et 20 dans le sens passant, le caisson 20 est polarisé à un potentiel VC supérieur ou égal au plus élevé des potentiels appliqués sur la résistance. (Dans le cas où la couche 18 est de type N et la couche 20 de type P, le caisson doit être polarisé à un potentiel inférieur ou égal au plus faible des potentiels appliqués aux bornes de la résistance.) La différence de potentiel entre les couches 18 et 20 crée une zone, représentée en pointillés, dépourvue de porteurs de charges. Cette zone empiète d'autant plus sur la couche 18 que cette différence de potentiel est élevée. I1 en résulte que la résistance croît avec chacune des tensions VC-V+ et VC-V-, donc aussi avec la tension entre les bornes de la résistance. Quand cela est possible, on relie généralement le caisson à la borne V+. La valeur de la résistance s'exprime alors de manière approchée par où Rg est la valeur pour une tension nulle entre les bornes de la résistance, et y le coefficient de tension, qui dépend de la technologie et de la structure des résistances intégrées. Le coefficient de tension y est d'autant plus élevé que la couche 18 est mince et peu dopée, et donc que la résistance par carré est élevée. Le coefficient de tension n'a aucune d'influence sur les résistances R1, R2 et R2i du convertisseur de la figure 1, car les potentiels aux bornes de ces résistances sont constants. L'appariement de ces résistances est conservé en connectant, par exemple, leurs caissons à leurs bornes hautes. Toutefois, le coefficient de tension affecte les résistances R3 et R4 qui sont soumises à des tensions variables, respectivement VP-VCM et Vo-VP, qui s'annulent et changent de polarité lorsque VP = VCM. Ainsi, les caissons des résistances R3 et R4 sont connectés à un potentiel fixe, par exemple Vcc, supérieur au plus grand potentiel atteint par les bornes de ces résistances. Les tensions entre les bornes des résistances R3 et R4 varient dans le même sens, d'où il résulte une certaine compensation de l'effet du coefficient de tension sur le rapport R4/R3 dans les relations ci-dessus. Par contre, le rapport R4/(ER1-R2) varie notablement du fait que la variation du numérateur R4 n'est pas compensée par une variation du dénominateur ER1R2. Il en résulte notamment que la valeur maximale de la tension fine R4I varie et peut dépasser un incrément de la tension grossière VP aux deux extrémités de l'échelle de conversion. Cette erreur pourrait être évitée en choisissant des résistances R3 et R4 à très faible résistance par carré, donc à faible coefficient de tension. Outre une augmentation de la consommation ou de la surface que cela entraînerait, l'erreur resterait inacceptable pour des convertisseurs de précision (de 10 bits ou plus). Pour éviter ces inconvénients, une solution classique consiste à réaliser les résistances R3 et R4 sous forme de couches métalliques que l'on ajuste par laser après fabrication. Ce procédé de fabrication est particulièrement coûteux. Une autre solution consiste à utiliser un circuit d'étalonnage auxiliaire qui effectue périodiquement des compensations des erreurs de conversion. Encore une autre solution consiste à stocker dans une mémoire ROM des valeurs de correction qui sont ajoutées à la sortie du convertisseur numérique-analogique par un deuxième convertisseur numérique-analogique. Ces deux dernières solutions sont complexes et occupent une surface de silicium importante. Un objet de la présente invention est de prévoir un circuit de compensation particulièrement simple des effets provoqués par les variations de résistance. Un autre objet de la présente invention est de réaliser un convertisseur numérique/analogique à segmentation qui, grâce à un tel circuit de compensation, atteint une précision élevée tout en consommant peu et occupant une faible surface de silicium. Ces objets sont atteints en exploitant l'effet du coefficient de tension d'une résistance semiconductrice intégrée (du type de la figure 2) pour réaliser une résistance de compensation variable, commandée par la tension de polarisation de son caisson. La variation d'une telle résistance se produit naturellement selon une loi qui est particulièrement bien adaptée à la compensation de l'effet du coefficient de tension d'autres résistances de même structure. La présente invention vise plus particulièrement un convertisseur numérique-analogique dans lequel la tension de sortie convertie est obtenue par une sommation pondérée d'une tension grossière déterminée par des bits de poids fort d'une donnée numérique à convertir et d'une tension fine déterminée par les bits restants de poids faible de la donnée numérique et par une relation entre au moins une première résistance qui voit à ses bornes une tension variable en fonction de la tension de sortie et au moins une deuxième résistance. Les résistances sont réalisées en couches semiconductrices dans des caissons respectifs, d'où il résulte que la première résistance varie avec la tension de sortie. L'influence de la variation sur la tension fine est compensée par l'application, sur le caisson de la deuxième résistance, d'une tension de polarisation variant selon une fonction prédéterminée de la tension de sortie. Selon un mode de réalisation de la présente invention, le convertisseur comprend un amplificateur fournissant la tension de sortie et recevant sur une entrée non-inverseuse la tension grossière ; la première résistance reliée entre la sortie et une entrée inverseuse de l'amplificateur, le caisson de la première résistance étant relié à l'entrée inverseuse si la tension de sortie est inférieure à la valeur médiane de la tension de sortie, et recevant la tension de sortie sinon ; et une troisième résistance reliée entre l'entrée inverseuse et la valeur médiane, le caisson de cette résistance étant relié à l'entrée inverseuse si la tension de sortie est supérieure à la valeur médiane, et relié à la valeur médiane sinon. Selon un mode de réalisation de la présente invention, les potentiels sur les bornes de la deuxième résistance restent proches d'un potentiel d'alimentation bas et la tension de polarisation est proportionnelle à la valeur absolue de la différence entre la tension de sortie et la valeur médiane de la tension de sortie. Selon un mode de réalisation de la présente invention, le convertisseur comprend un premier ensemble d'interrupteurs commandés individuellement en fonction desdits bits de poids fort pour fournir la tension grossière à partir d'un noeud d'un pont de résistances ; un miroir de courant recopiant le courant du pont de résistances sur un ensemble de sorties selon des rapports déterminés par ladite au moins une deuxième résistance ; et un deuxième ensemble d'interrupteurs commandés en fonction desdits bits de poids faible pour connecter les sorties du miroir de courant à la première résistance. Selon un mode de réalisation de la présente invention, la tension de polarisation variable est fournie par un troisième ensemble d'interrupteurs associés à des noeuds d'un pont de résistances et commandés en fonction de la commande du premier ensemble d'interrupteurs. Selon un mode de réalisation de la présente invention, le troisième ensemble d'interrupteurs est associé à la moitié basse du pont de résistances auquel est associé le premier ensemble d'interrupteurs, le troisième ensemble étant commandé de manière à sélectionner un noeud d'autant plus proche du point milieu du pont que le premier ensemble d'interrupteurs sélectionne un noeud éloigné de ce point milieu. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles les figures 1 et 2, précédemment décrites, servent à illustrer l'état de la technique et le problème que vise à résoudre la présente invention la figure 3 représente un mode de réalisation de convertisseur numérique-analogique à segmentation incorporant un mode de réalisation de circuit de compensation selon la présente invention la figure 4 représente partiellement un convertisseur numérique-analogique à segmentation incorporant un autre mode de réalisation de circuit de compensation selon la présente invention ; et la figure 5 illustre la variation d'une tension de polarisation de caisson en fonction du niveau du signal à convertir dans la figure 4. Un aspect de la présente invention est d'exploiter l'effet du coefficient de tension d'une résistance semiconductrice intégrée pour réaliser une résistance commandée. La résistance est rendue variable en faisant varier le potentiel appliqué sur son caisson. Une telle résistance commandée, du fait de sa structure, est particulièrement bien adaptée à la compensation des effets du coefficient de tension sur d'autres résistances. Dans la figure 3, des résistances commandées selon l'invention sont incorporées dans un convertisseur numériqueanalogique à segmentation classique, du type de la figure 1. Ainsi, la figure 3 représente les mêmes éléments que la figure 1, désignés par des mêmes références. Le cas échéant, le caisson d'une résistance est illustré par un trait parallèle au symbole de la résistance. Une résistance commandée selon l'invention est de préférence une résistance dont les bornes sont à des potentiels qui restent proches d'un potentiel bas (dans le cas où les types de conductivité des couches sont ceux indiqués à titre d'exemple à la figure 2). Dans ces conditions, comme le potentiel de caisson doit être supérieur au plus élevé des potentiels sur les bornes de la résistance, on dispose d'une plage de réglage importante permettant d'augmenter significativement la valeur de la résistance en augmentant le potentiel de polarisation du caisson. Les résistances qui satisfont à cette préférence dans les figures 1 et 3 sont les résistances R2 et R2i. Comme on l'a précédemment expliqué, la variation de la résistance R4 affecte particulièrement le terme R4I dans l'expression (1) de la tension de sortie Vo. La résistance R4, dont le caisson est relié à un potentiel fixe (par exemple Vcc), diminue lorsque la tension de sortie Vo augmente. Comme cela apparaît dans l'expression (2) de la tension de sortie Vo, la diminution du terme R4I peut être compensée par une diminution des valeurs ER1 et/ou R2, ou par une augmentation de la valeur R2i. Il est difficile d'agir sur les caissons des résistances R1 tout en conservant leur appariement, car les bornes de ces résistances sont toutes à des potentiels différents. Par contre, les résistances R2 et R2i sont soumises à la même différence de poten tiel et, de plus, les potentiels de leurs bornes sont voisins du potentiel d'alimentation bas GND. Les valeurs des résistances R2 et R2i peuvent donc être modifiées, selon la présente invention, dans une plage importante en faisant varier le potentiel de leurs caissons d'une valeur proche du potentiel bas GND jusqu'à, au moins, le potentiel haut Vcc. Dans le mode de réalisation de la figure 3, les caissons des résistances R2 reçoivent un potentiel de polarisation Vb d'un circuit 30 qui délivre une fonction prédéterminée décroissante -f de la tension de sortie Vo. Cette fonction -f est décroissante car les résistances R2 augmentent avec la tension Vb de polarisation de leurs caissons, alors que la résistance R4 diminue avec la tension Vo. La fonction -f, fixe dans une technologie donnée, est choisie de manière que les résistances R2 augmentent sensiblement du même facteur que la résistance R4 au cours de l'évolution de la tension Vo. Le mode de réalisation de la figure 3 ne compense pas les différences de variation des résistances R3 et R4 qui affectent le rapport R4/R3 dans les relations (1) et (2). Ceci n'est pas gênant dans le cas où la résistance R3 est infinie, c'est-à-dire quand le gain de l'amplificateur 16 est choisi unitaire. En effet, les rapports R4/R3 disparaissent alors dans les relations (1) et (2), et il ne reste que le terme R4I à compenser. Dans le cas général où la résistance R3 n'est pas infinie, comme on l'a précédemment indiqué, les résistances R3 et R4 varient dans le même sens, ce qui a un effet compensateur sur le rapport R4/R3 qui peut être suffisant dans certaines applications, compte tenu de la compensation effectuée sur le terme R4I. Toutefois, il est nécessaire de compenser les différences de variation des résistances R3 et R4 dans un convertisseur plus précis afin d'obtenir une constance suffisante du rapport R4/R3. La figure 4 représente partiellement un convertisseur numérique-analogique du type de la figure 1 incorporant un deuxième mode de réalisation de circuit de compensation selon l'invention ainsi qu'une solution, selon l'invention, pour compenser les effets du coefficient de tension sur le rapport R4/R3. La connexion du caisson de chaque résistance R3 et R4 est ici commutée en fonction de la tension entre les bornes de la résistance, de manière que le caisson soit toujours connecté à la borne au potentiel le plus élevé. Plus spécifiquement, si la tension de sortie Vo dépasse la tension de mode commun VCM, le caisson de la résistance R4 est relié à la sortie Vo et le caisson de la résistance R3 à l'entrée inverseuse de l'amplificateur 16. Dans le cas contraire, le caisson de la résistance R4 est relié à l'entrée inverseuse de l'amplificateur 16 et le caisson de la résistance R3 au potentiel VCM. Pour cela, par exemple, un transistor MOS à canal N MUNI. relie le caisson de la résistance R4 à l'entrée inverseuse de l'amplificateur 16, un transistor MOS à canal P MP1 relie le caisson de la résistance R4 à la sortie Vo, un transistor à canal N MN2 relie le caisson de la résistance R3 au potentiel de mode commun VCM, et un transistor MOS à canal P MP2 relie le caisson de la résistance R3 à l'entrée inverseuse de l'amplificateur 16. Tous ces transistors MOS sont commandés par le bit de poids le plus fort MSB de la donnée à convertir, dans le cas où les nombres à convertir sont des nombres signés (on utilisera le complément du bit de poids le plus fort pour les nombres non-signés). Avec cette configuration, les résistances R3 et R4 ne varient qu'en fonction des tensions entre leurs bornes, c'està-dire selon la relation (3). Ainsi, les résistances R3 et R4 augmentent lorsque la tension Vo s'écarte du potentiel VCM vers les limites minimale et maximale de sa plage d'excursion. En choisissant les résistances R3 et R4 égales, les variations des tensions entre les bornes de ces résistances sont identiques, d'où il résulte que les variations des résistances sont identiques et que le rapport R4/R3 est constant. La tension de polarisation Vb des caissons des résistances R2 doit ici évoluer selon la valeur absolue de la différence Vo-VCM afin de compenser la variation de la résistance R4 dans le terme R4I. Pour obtenir cela, le mode de réalisation de la figure 4 exploite des particularités de la structure du convertisseur numérique-analogique afin d'occuper une surface minimale. La tension de polarisation Vb des caissons des résistances R2 est fournie par un ensemble d'interrupteurs SC (SCO, SC2. .) reliés respectivement aux noeuds de la moitié basse du pont de résistances R1. L'interrupteur SCO supérieur est relié au point milieu VMID du pont qui est généralement au potentiel VCM. Cet ensemble d'interrupteurs SC est prévu pour réaliser une approximation par échelons de la valeur absolue de Vo VCM. Pour cela, les interrupteurs SC sont commandés de manière à fermer un interrupteur SC d'autant plus proche du point milieu VMID que le décodeur 10 sélectionne un interrupteur SH éloigné du point milieu VMID. Ainsi, chaque interrupteur SCi (i = o, 1...) est commandé par une simple fonction OU entre les deux signaux qui commandent les interrupteurs SHi et SHx-i. Le cas échéant, on dispose un amplificateur suiveur 32 de structure simple entre les interrupteurs SC et les caissons des résistances R2. La figure 5 illustre la variation de la tension de polarisation Vb en fonction des bits de poids le plus fort MSBs de la donnée D à convertir. La tension Vb évolue symétriquement et par échelons depuis la valeur minimale VRM du pont de résistances vers la valeur VMID = VCM du point milieu du pont, atteinte pour les valeurs maximale et minimale des bits de poids fort MSBs. Le mode de réalisation illustré à la figure 4 est particulièrement bien adapté dans le cas où R3 = R4, et VMID = VCM. En effet, les résistances R2, R3 et R4 sont alors soumises aux mêmes amplitudes de variation de différence de potentiel (entre caisson et chacune des bornes pour chaque résistance R2 et entre les deux bornes pour chacune des résistances R3 et R4). L'effet de la tension fine R4I sur la tension entre les bornes de la résistance R4 peut être négligé, car cette tension fine est inférieure à un incrément de la tension grossière VP. La plage de variation de la tension de polarisation Vb peut être adaptée à d'autres situations en modifiant les connexions des interrupteurs SC avec les noeuds du pont de résistances, ou bien en prévoyant un deuxième pont de résistances de valeurs convenablement choisies, auquel sont connectés les interrupteurs SC. Du fait que l'on compense les effets du coefficient de tension des résistances, on peut utiliser des résistances intégrées à valeur élevée par carré, malgré que ces résistances aient un coefficient de tension particulièrement élevé, ce qui permettra de réaliser un convertisseur numérique-analogique de précision à faible consommation de courant et de faible surface. Bien que l'on ait décrit une application particulièrement avantageuse à un convertisseur numérique-analogique d'une résistance commandée selon l'invention, il apparaîtra clairement à l'homme du métier qu'une telle résistance commandée, de structure aussi simple qu'une résistance intégrée fixe, peut être utilisée dans de nombreuses autres applications. Les types de conductivité des couches de la résistance seront choisis en fonction de l'application envisagée. La présente invention est susceptible de nombreuses variantes et modifications qui apparaîtront à l'homme du métier. Par exemple, au lieu d'agir sur les caissons des résistances R2, on aurait pu appliquer sur le caisson de la résistance R2i une tension de polarisation variant selon une fonction inverse de celle de la tension de polarisation des caissons des résistances R2. REVENDICATIONS 1. Résistance intégrée comprenant une couche (18) semiconductrice de premier type de conductivité disposée dans un caisson (20) semiconducteur de type de conductivité opposé, les bornes de la résistance étant formées sur ladite couche, caractérisée en ce qu'elle est associée à un circuit de commande (30, SC) pour appliquer sur son caisson un potentiel (Vb) variable par rapport au potentiel de chacune de ses bornes. 2. Utilisation d'une première résistance (R2) selon la revendication 1 pour compenser les effets dus à la variation d'au moins une deuxième résistance intégrée (R4) en fonction de la tension entre les bornes de cette deuxième résistance. 3. Convertisseur numérique-analogique intégré dans lequel la tension de sortie convertie (Vo) est obtenue par une sommation pondérée d'une tension grossière (VP) déterminée par des bits de poids fort (MSBs) dune donnée numérique à convertir (D) et d'une tension fine (R4I) déterminée par les bits restants de poids faible (LSBs) de la donnée numérique et par une relation entre au moins une première résistance (R4) qui voit à ses bornes une tension variable en fonction de la tension de sortie et au moins une deuxième résistance (R2, R2i), chacune desdites résistances comprenant une couche (18) semiconductrice de premier type de conductivité disposée dans un caisson (20) semiconducteur de type de conductivité opposé, les bornes de la résistance étant formées sur ladite couche, d'où il résulte que la première résistance (R4) varie avec la tension de sortie ; caractérisé en ce que l'influence de ladite variation sur la tension fine est compensée par l'application, sur le caisson de la deuxième résistance (R2), d'une tension de polarisation (Vb) variant selon une fonction prédéterminée de la tension de sortie (Vo). 4. Convertisseur numérique-analogique selon la revendication 3, caractérisé en ce qu'il comprend - un amplificateur (16) fournissant la tension de sortie (Vo) et recevant sur une entrée non-inverseuse la tension grossière (VP) - la première résistance (R4) reliée entre la sortie (Vo) et une entrée inverseuse de l'amplificateur, le caisson de la première résistance (R4) étant relié à l'entrée inverseuse si la tension de sortie (Vo) est inférieure à la valeur médiane (VCM) de la tension de sortie, et recevant la tension de sortie sinon ; et - une troisième résistance (R3) reliée entre l'entrée inverseuse et la valeur médiane (VCM), le caisson de cette résistance étant relié à l'entrée inverseuse si la tension de sortie (Vo) est supérieure à la valeur médiane (VCM), et relié à la valeur médiane sinon. 5. Convertisseur numérique-analogique selon la revendication 4, caractérisé en ce que les potentiels sur les bornes de la deuxième résistance (R2) restent proches d'un potentiel d'alimentation bas (GND) et ladite tension de polarisation (Vb) est proportionnelle à la valeur absolue de la différence entre la tension de sortie (Vo) et la valeur médiane (VCM) de la tension de sortie. 6. Convertisseur numérique-analogique selon la revendication 3 ou 4, caractérisé en ce qu'il comprend - un premier ensemble d'interrupteurs (SH) comandés individuellement en fonction desdits bits de poids fort pour fournir la tension grossière (VP) à partir d'un noeud d'un pont de résistances (R1) - un miroir de courant (12, Qi, Qo) recopiant le courant du pont de résistances sur un ensemble de sorties selon des rapports déterminés par ladite au moins une deuxième résistance (R2) ; et - un deuxième ensemble d'interrupteurs (SL) commandés en fonction desdits bits de poids faible pour connecter les sorties du miroir de courant à la première résistance (R4). 7. Convertisseur numérique-analogique selon la revendication 6, caractérisé en ce que ladite tension de polarisation variable (Vb) est fournie par un troisième ensemble d'interrupteurs (SC) associés à des noeuds d'un pont de résistances et commandés en fonction de la commande du premier ensemble d'interrupteurs (SH). 8. Convertisseur numérique-analogique selon la revendication 7, caractérisé en ce que le troisième ensemble d'interrupteurs (SC) est associé à la moitié basse du pont de résistances (R1) auquel est associé le premier ensemble d'interrupteurs, le troisième ensemble étant commandé de manière à sélectionner un noeud d'autant plus proche du point milieu du pont que le premier ensemble d'interrupteurs sélectionne un noeud éloigné de ce point milieu.