Brevet FR2749682A1 — publié le 19971212

Circuit pour transborder des données entre mémoires distantes et calculateur comprenant un tel circuit. Le domaine de l'invention est celui du transbordement de données (move en anglais) entre mémoires distantes pour des systèmes informatiques. Aujourd'hui, la baisse constante du prix de la mémoire binaire permet des augmentations de capacité considérables. Cependant cette augmentation de capacité risque d'augmenter corrélativement une certaine inertie dans I'exploitation de la mémoire. C'est pourquoi, il est connu d'utiliser une unité de mémoire principale dont la taille, bien que conséquente, permette un accès rapide et une ou plusieurs unités de mémoire étendue dont le contenu est vu à travers la mémoire principale à l'aide d'un adressage virtuel. Seules, les données effectivement utilisées par le système sont physiquement résidentes dans la mémoire principale. Pour effectuer des traitements sur des données physiquement résidentes dans une unité de mémoire étendue, le système transborde (move en anglais) ces données dans la mémoire principale. Pour faire de la place dans l'unité de mémoire principale, le système transborde également des données vers l'unité de mémoire étendue. La distance entre une unité de mémoire étendue et l'unité de mémoire principale amène inévitablement une certaine latence entre le début et la fin d'un transbordement. Couramment, une unité mémoire est subdivisée en pages, elles même constituées de blocs de données. Pour ne pas pénaliser les performances du système par des transbordements trop fréquents, il est préférable de les effectuer par blocs, voire par pages. On peut envisager d'émettre une requête en lecture dans la mémoire source d'un nombre de blocs accessibles à l'aide d'une seule requête en lecture, en adressant le premier bloc de la requête et en décomptant le nombre total de blocs à lire. Dès que l'on reçoit la réponse à la requête, on envoie alors une requête en écriture dans la mémoire cible, en adressant le premier bloc de la requête et en décomptant le nombre total de blocs à écrire pour émettre de nouvelles requêtes en écriture jusqu'à épuisement du nombre total de blocs à écrire. On recommence les opérations précédentes pour émettre de nouvelles requêtes jusqu'à épuisement du nombre total de blocs à lire. Cependant, lorsque la mémoire source est distante de la mémoire cible, il existe une certaine latence entre l'émission de la requête et la réception de la réponse. Cette méthode 2 2749682 présente l'inconvénient de répercuter l'accumulation de latences successives sur la durée totale du transbordement. On pourrait envisager d'émettre la totalité des requêtes en lecture sans attendre les réponses en mémorisant les requêtes en lecture de façon émettre des requêtes en écriture à réception des réponses correspondant à chaque requête en lecture. Cette solution présente l'inconvénient de nécessiter une mémorisation intermédiaire dont le traitement risque de ralentir les transferts. Cette solution présenterait encore un autre problème. L'interruption d'un transbordement par une détection d'erreur ou par un autre transbordement plus prioritaire, nécessiterait une mémorisation particulière dont la gestion s'avérerait complexe. L'objet de l'invention est de réduire au minimum la latence entre le début et la fin d'un transbordement par mémorisation intermédiaire minimale. Ceci est obtenu à l'aide d'un circuit électrique pour transborder des blocs de données d'une unité mémoire source vers une unité mémoire cible, au moyen d'un chemin de données, caractérisé en ce qu'il comprend - des moyens pour émettre dans un ordre donné, des requêtes de lecture de blocs dans la mémoire source, comprenant des moyens pour générer une marque de fin dans la requête de lecture du dernier bloc de la mémoire source, - des moyens de mémorisation pour recevoir les blocs lus, sous forme de messages de réponse, dans l'ordre dans lequel les requêtes ont été émises, - des moyens pour émettre des requêtes d'écriture dans la mémoire cible, des blocs reçus dans les moyens de mémorisation au fur et à mesure de la réception des messages de réponse. L'invention sera mieux comprise à l'aide de la description qui suit en référence aux figures. La figure 1 représente un système informatique avec un calculateur ayant accès à au moins une unité de mémoire étendue selon l'invention. La figure 2 représente une mise en oeuvre possible du circuit de l'invention dans le système de la figure 1. La figure 3 représente un premier niveau de raffinement de l'architecture du circuit selon l'invention. Les figures 5 à 7 représentent un second niveau de raffinement de l'architecture du circuit selon l'invention. 3 2749682 Sur la figure 1, un calculateur 1 comprend une unité de mémoire principale MMU 9 à laquelle accède au moins une unité processeur PU 2 au moyen d'un bus système ASB 9'. Sur le bus ASB 9' sont raccordées une ou plusieurs interfaces EMA d'accès à mémoire étendue. L'interface EMA 5 est reliée à un contrôleur de mémoire étendue EMC 7 situé dans un cabinet 3 distant du calculateur 1, au moyen d'une liaison EML 6. Une liaison EML peut être une liaison série ou une liaison parallèle permettant un transfert d'informations à débit élevé. Le cabinet 3 comprend une unité de mémoire étendue EMU 8 à laquelle accède le contrôleur de mémoire étendue 7 au moyen d'un bus système ASB 13. D'autres contrôleurs EMC 16, 17, sans que la quantité représentée sur la figure ne soit limitative peuvent être prévus pour accéder également à l'unité de mémoire étendue EMU 8 au moyen du bus système 13. Le contrôleur 16 permet par exemple d'échanger des données avec un autre calculateur non représenté, selon le même schéma que pour le calculateur 1. Il est possible de prévoir que l'interface soit également reliée à un contrôleur de mémoire étendue EMC 11 situé dans un cabinet 4 au moyen d'une liaison EML 10. Comme le cabinet 3, le cabinet 4 comprend une unité de mémoire étendue EMU 12 à laquelle accède le contrôleur de mémoire étendue 1 1 au moyen d'un bus système ASB 14. D'autres contrôleurs EMC 18, 19, sans que la quantité représentée sur la figure ne soit limitative peuvent être prévus pour accéder également à l'unité de mémoire étendue EMU 12 au moyen du bus système 14. Le contrôleur 18 permet par exemple d'échanger des données avec un autre calculateur non représenté, selon le même schéma que pour le calculateur 1. L'unité de mémoire étendue 12 permet de servir de sauvegarde ou d'augmentation de capacité de l'unité de mémoire étendue 8. En sauvegarde, I'unité de mémoire étendue EMU 12 permet la redondance des données mémorisées. En augmentation de capacité, l'unité de mémoire étendue 12 permet de disposer d'une plus grande mémoire étendue. Le calculateur 1 de la figure 1 présente une deuxième interface EMA 15, reliée elle aussi au bus système 9'. En reliant un premier port de l'interface EMA 15 à un deuxième port du contrôleur EMC 16 et un deuxième port de l'interface 15 à un deuxième port du contrôleur EMC 18, au moyen de liaisons EML non représentées par souci de clarté de la figure, il est possible d'obtenir une redondance des connexions du calculateur 1 avec les cabinets 3 et 4. Les unités de mémoire étendue EMU 8 et 12 sont subdivisées chacune en 2J pages dont les adresses sont codées sur j bits. Chaque page est à son tour 4 2749682 subdivisée en 2k blocs de données dont les adresses sont codées sur k bits. La largeur du chemin de données de l'interface EMA 5 au contrôleur EMC 7 par la liaison EML 6 est de 2m multiplets. Un multiplet est par exemple un octet ou un nonet. Ainsi 2m multiplets constituent un sous bloc d'un bloc de données. Chaque bloc de données contient 2n sous blocs, adressables sur n bits à l'intérieur d'un bloc. Dans le calculateur 1, un transbordement de données entre l'unité de mémoire principale MMU 9 et l'unité de mémoire étendue EMU 8 ou l'unité de mémoire étendue EMU 12 se fait à la demande d'une unité processeur PU du calculateur 1. Une unité processeur PU du calculateur 1 peut aussi demander un transbordement direct entre l'unité de mémoire étendue EMU 8 et l'unité de mémoire étendue EMU 12. Pour cela, I'unité processeur PU envoie, sur ordre d'un processus en cours dans l'unité PU, une requête de transbordement à l'interface EMA 5 en lui spécifiant l'unité mémoire source dont seront extraites les données par blocs et l'unité mémoire cible o seront introduites les données par blocs. Si l'unité mémoire source est l'unité de mémoire principale MMU 9, l'unité mémoire cible est l'unité de mémoire étendue EMU 8 ou l'unité de mémoire étendue EMU 12. Si l'unité mémoire source est l'unité de mémoire étendue EMU 8, respectivement 12, I'unité mémoire cible est l'unité de mémoire principale MMU 9 ou l'unité de mémoire étendue EMU 12, respectivement 8. Le processus à l'origine du transbordement spécifie également dans sa requête l'adresse du premier sous bloc dans la mémoire source, I'adresse du premier sous bloc dans la mémoire cible o commence le transbordement et la quantité de sous blocs à transborder. A partir de là, I'interface EMA 5 effectue le transbordement indépendamment de l'unité processeur PU. Un processus peut demander un transbordement synchrone ou un transbordement asynchrone. Dans le cas d'un transbordement synchrone, le processus est interrompu et ne reprend que lorsque le transbordement est terminé. Un transbordement synchrone nécessite donc d'être rapide. Dans le cas d'un transbordement asynchrone, le processus se poursuit sans attendre la fin du transbordement qui s'exécute de façon indépendante. Pour ne pas pénaliser un processus demandant un transbordement synchrone alors qu'un transbordement asynchrone est en cours, une requête de transbordement synchrone peut interrompre dans l'interface EMA un transbordement asynchrone en cours qui sera repris à la fin du transbordement synchrone. C'est l'interface EMA qui gère les interruptions et les reprises de transbordement, de façon transparente pour les processus exécutés par les unités processeur PU. Une interface EMA ou un contrôleur mémoire EMC est réalisé au moyen d'un circuit 41 présenté plus en détail sur la figure 2. Le circuit 41 comprend essentiellement un circuit intégré MEP 42 détaillé à l'aide de la figure 3, synchronisé par un générateur d'horloge ARG 47 et piloté par un microprocesseur 43. Une mémoire permanente FPROM 46 contient un micro logiciel pour faire fonctionner le circuit intégré 42. Une mémoire à accès aléatoire SRAM 48 est prévue pour contenir les données qualifiant les transbordements pris en charge par le circuit 41. A l'initialisation du circuit 41, le circuit intégré 42 charge dans la mémoire 48, le micro logiciel contenu dans la mémoire 46. Pour ce faire, le circuit 42 accède directement à la mémoire 46 au moyen d'une liaison 58. La mémoire 46 garantit essentiellement la permanence des informations à l'initialisation alors que la mémoire 48 garantit les performances d'accès en fonctionnement. Si les standards de lecture écriture dans les mémoires 46 et 48 sont différents, par exemple sur un multiplet dans la mémoire 46 et sur huit multiplets dans la mémoire 48, le circuit intégré 42 fait les regroupements de multiplets nécessaires et génère les contrôles de parité adéquats. Un circuit d'adaptation bus IOBA 45 permet d'adapter le circuit 41 au bus système ASB pour le transfert de données entre le bus ASB et le circuit intégré 42. Le circuit 45 et le microprocesseur 43 sont synchronisés par le générateur d'horloge 47. Le microprocesseur 43 échange et traite les données de la mémoire 48 et du circuit 42 au moyen d'un bus PIBD 44 et du micro logiciel contenu dans la mémoire 48. Le circuit 42 comprend un port d'entrée sortie 55 en liaison avec le circuit d'adaptation 45 et deux ports d'entrée sortie 51 et 54 raccordés par liaison EML à un circuit distant identique au circuit 41. Un circuit 41 fonctionnant en EMA est raccordé à un circuit 41 fonctionnant en EMC. La largeur de chemin de données est identique sur les ports 51, 54 et 55 et égale à 2m multiplets. L'intérêt de l'adaptateur 45 est de pouvoir supporter une adressabilité différente d'une adressabilité standard sur les ports 51, 54 et 55. Par exemple, l'adressage sur les ports 51, 54 et 55 peut se faire sur 40 bits alors que l'adressage de l'unité de mémoire principale MMU peut se faire sur 32 bits. La figure 3 présente l'architecture du circuit intégré 42. Un corps processeur CP 57 permet l'échange de données pour qualifier un transbordement avec le microprocesseur 43 au moyen du bus PIBD. Le corps processeur 57 est directement relié à la mémoire 46 par la liaison 58, pour charger à l'initialisation 6 2749682 dans la mémoire 48, le micro logiciel contenu de façon permanente dans la mémoire 46. Un corps transbordeur CM 50 est activé par le corps processeur 57 dans le cas o le circuit intégré 42 est monté sur un circuit 41 qui occupe la place d'une interface EMA. Un corps contrôleur CS 59 est activé par le corps processeur 57 dans le cas o le circuit intégré 42 est monté sur un circuit 41 qui occupe la place d'un contrôleur EMC. Par le port 55 passent les données échangées avec la mémoire localisée dans le même cabinet que celui dans lequel le circuit 41 est monté. Si le circuit 41 est monté dans le calculateur 1, la mémoire locale est l'unité de mémoire principale MMU, si le circuit 41 est monté dans un cabinet 3 ou 4, la mémoire locale est l'unité de mémoire étendue EMU. Un bus M2CB transfert les données du port 55 vers le corps processeur 57, vers le corps transbordeur CM 50 ou vers le corps contrôleur CS 59. Un bus C2MB transfert les données du corps processeur 57, du corps transbordeur CM 50 ou du corps contrôleur CS 59 vers le port 55. Par les ports 51 et 54 passent les données échangées avec les mémoires distantes. Si le circuit 41 est monté dans le calculateur 1, la mémoire distante est l'unité de mémoire étendue EMU d'un cabinet 3 ou 4, si le circuit 41 est monté dans un cabinet 3 ou 4, la mémoire distante est l'unité de mémoire principale MMU d'un calculateur. Un bus L2CB transfert les données du port 51, 54 vers le corps processeur 57, vers le corps transbordeur CM 50 ou vers le corps contrôleur CS 59. Un bus C2LB transfert les données du corps processeur 57, du corps transbordeur CM 50 ou du corps contrôleur CS 59 vers le port 51, 54. Un bus CPB bidirectionnel permet au corps processeur 57 d'échanger des données avec les ports 51, 54, 55, avec le corps transbordeur 50 ou avec le corps contrôleur 59. La figure 4 représente l'architecture du transbordeur CM 50. On retrouve ici le bus C2LB pour l'émission de requêtes vers l'unité de mémoire étendue EMU, le bus C2MB pour l'émission de requêtes vers l'unité de mémoire principale MMU, le bus L2CB pour la réception de réponses de l'unité de mémoire étendue EMU et le bus M2CB pour la réception de réponses de l'unité de mémoire principale MMU. Le bus CPB est décomposé en un bus de données CPBD et un bus d'adressage CPBA. Le transbordeur CM 50 est constitué de trois parties principales: - Une unité logique 60 génère des adresses dans une mémoire de destination située dans l'unité de mémoire principale MMU ou de l'unité de mémoire étendue EMU. Comme nous le verrons à l'aide de la figure 5, I'unité logique 60 comprend différents registres internes pour traiter des requêtes d'écriture dirigées vers une page de 2k+n+m multiplets de la mémoire de destination, au moyen d'un circuit 61 de transmission d'entêtes de messages. L'unité de mémoire principale MMU et l'unité de mémoire étendue EMU ne possèdent pas nécessairement le même nombre de pages, aussi 2k représente-t-il un nombre différent suivant que la mémoire de destination est l'unité de mémoire principale MMU ou l'unité de mémoire étendue EMU. Le circuit 61 émet sur le bus C2LB si la mémoire de destination est l'unité de mémoire étendue EMU et sur le bus C2MB si la mémoire de destination est l'unité de mémoire principale MMU. D'autre part, I'unité logique 60 est raccordée au bus CPBD pour échanger les données de ses registres internes avec le micro logiciel exécuté par le microprocesseur 43. L'unité logique 60 est aussi directement raccordée au contrôleur d'interface processeur CP 57 pour un échange de signaux d'interruptions avec le micro logiciel au moyen d'une liaison 62. i5 - Une unité logique 70 génère des adresses dans une mémoire source située dans l'unité de mémoire principale MMU ou dans l'unité de mémoire étendue EMU. Comme nous le verrons à l'aide de la figure 6, I'unité logique 70 comprend différents registres internes pour traiter des requêtes de lecture dirigées vers une page de 2k+n+m multiplets de la mémoire source, au moyen d'un circuit 71 de transmission d'entêtes de messages. L'unité de mémoire principale MMU et l'unité de mémoire étendue EMU ne possèdent pas nécessairement le même nombre de pages, aussi 2k représente-t-il un nombre différent suivant que la mémoire source est l'unité de mémoire principale MMU ou l'unité de mémoire étendue EMU. Le circuit 71 émet sur le bus C2LB si la mémoire source est l'unité de mémoire étendue EMU et sur le bus C2MB si la mémoire source est l'unité de mémoire principale MMU. D'autre part, I'unité logique 70 est raccordée au bus CPBD pour échanger les données de ses registres internes avec le micro logiciel exécuté par le microprocesseur 43. - Un circuit de cadrage 80 transfère des données présentes sur l'un des bus L2CB ou M2CB vers le bus C2MB si la mémoire de destination est l'unité de mémoire principale MMU ou vers le bus C2LB si la mémoire de destination est l'unité de mémoire étendue EMU. Comme nous le verrons à l'aide de la figure 7, le circuit de cadrage comprend différents registres internes dont le contenu est échangé avec le micro logiciel au moyen du bus CPBD. Le transbordeur CM 50 comprend encore trois registres internes WE, SID et TID accessibles en écriture par micro logiciel au moyen du bus CPBA. Le registre WE est destiné à contenir une autorisation d'écriture dans la mémoire de destination. Les deux registres SID et TID sont destinés à contenir l'information globale pour un processus de transbordement. Le registre SID contient deux bits dont la combinaison identifie la mémoire source. Par exemple, la mise à zéro du premier bit indique que la mémoire source est l'unité de mémoire principale MMU et la mise à un du premier bit indique que la mémoire source est une unité de mémoire étendue EMU; le deuxième bit est alors disponible pour préciser quelle unité de mémoire étendue EMU est la mémoire source. Le registre TID contient l'identification de la cible 51, 54, 55 du transbordement. Le registre TID contient deux bits dont la combinaison identifie la mémoire de destination. Par exemple, la mise à zéro du premier bit indique que la mémoire de destination est l'unité de mémoire principale MMU et la mise à un du premier bit indique que la mémoire de destination est une unité de mémoire étendue EMU; le deuxième bit est alors disponible pour préciser quelle unité de mémoire étendue EMU est la mémoire de destination. Il est ainsi possible de faire un transbordement de l'unité de mémoire principale MMU 9 vers l'unité de mémoire étendue EMU 8 ou l'unité de mémoire étendue EMU 12, de l'unité de mémoire étendue EMU 8 ou de l'unité de mémoire étendue EMU 12 vers l'unité de mémoire principale MMU 9. Il est encore possible de faire un transbordement directement de l'unité de mémoire étendue EMU 8 vers l'unité de mémoire étendue EMU 12 ou de l'unité de mémoire étendue EMU 12 vers l'unité de mémoire étendue EMU 8 sans passer par l'unité de mémoire principale MMU. La figure 5 représente plus en détails l'unité logique 60. Sur cette figure, les registres destinés à contenir une adresse de la mémoire de destination sont indiqués par une abréviation mnémotechnique suivie du numéro du premier bit et de la longueur utile du registre, exprimée en bits. Les autres registres sont simplement indiqués à l'aide d'une abréviation mnémotechnique. Quatre registres OVFB, WMSKB, OVFE et WMSKE sont accessibles en écriture par micro logiciel au moyen du bus CPBD. Le registre OVFB est destiné à contenir une indication pour l'accès en écriture dans le premier bloc de la mémoire de destination à recevoir le transbordement. Comme nous l'avons dit précédemment, un bloc est formé de 2n sous blocs. Le registre WMSKB est destiné à contenir un masque, codé sur n bits, spécifiant dans ledit premier bloc, le sous-bloc de 2m multiplets o débute l'écriture. Le registre OVFE est destiné à contenir une indication pour l'accès en écriture dans le dernier bloc de la mémoire de destination à recevoir le transbordement. Le registre WMSKE est destiné à contenir un masque, codé sur n bits, spécifiant dans ledit dernier bloc, 9 2749682 le sous-bloc de 2m multiplets o termine l'écriture. Un circuit 63 est destiné à transmettre au circuit 61 I'adresse, dans la mémoire de destination, du premier sous bloc qui fera l'objet d'un transbordement. Cette adresse est élaborée à l'aide du contenu des registres OVFB et WMSKB. Un circuit 64 est destiné à transmettre au circuit 61 I'adresse, dans la mémoire de destination, du dernier sous bloc qui fera l'objet d'un transbordement. Cette adresse est élaborée à l'aide du contenu des registres OVFE et WMSKE. Deux registres WPA et WIPA sont accessibles en écriture et en lecture par micro logiciel au moyen du bus CPBD. Le registre WPA est destiné à contenir l'adresse, codée sur j bits, de la page de la mémoire de destination vers laquelle le transbordement est en cours. Le registre WIPA est destiné à contenir l'adresse, codée sur k bits, du bloc vers lequel le transbordement est en cours, à l'intérieur de la page pointée par le contenu du registre WPA. Le contenu des registres WPA et WIPA sera transféré vers le circuit 61. Vu du circuit EMA 5, il est possible de faire des écritures W2n+mB de 2n+ m multiplets et des écritures partielles PW2n+mB sur un bloc complet de l'unité de mémoire étendue EMU distante. Les requêtes en écriture par blocs complets accélère les vitesses de transfert de données. Dès le début d'écriture dans la mémoire de destination, si celle-ci est l'unité de mémoire étendue EMU, le registre WIPA s'incrémente alors comme expliqué dans le paragraphe suivant. Le circuit EMA 5 prévoit des écritures possibles W2PB à l'intérieur d'un bloc de l'unité de mémoire principale MMU locale, par sous blocs de 2P multiplets avec des écritures partielles PW2PB à l'intérieur d'un sous bloc de 2P multiplets, p prenant différentes valeurs inférieures ou égales à 2n+m. En début d'écriture dans la mémoire de destination, si celle-ci est l'unité de mémoire principale MMU, il peut s'avérer nécessaire de faire une écriture partielle PW2PB à l'intérieur d'un sous bloc de 2P multiplets suivie d'écritures W2PB à l'intérieur d'un bloc de 2n+m multiplets avant que l'écriture ne se poursuive en début de bloc de la mémoire de destination. Dans ce cas, le contenu du registre WIPA reste figé jusqu'à ce que l'écriture se poursuive en début de bloc de la mémoire de destination. Dès que l'écriture se poursuit en début de bloc de la mémoire de destination, le registre WIPA s'incrémente alors comme expliqué dans le paragraphe suivant. A chaque transfert du contenu du registre WIPA vers le circuit 61, le contenu du registre WIPA est incrémenté d'une unité au moyen d'un circuit 65, de façon à accéder au bloc suivant à l'intérieur d'une même page. A chaque débordement du registre WIPA, un circuit 66 génère une interruption dans un registre EVENT relié directement au contrôleur d'interface processeur CP 57 par la liaison 62. Le registre EVENT permet de mémoriser la source d'une interruption, il est accessible par micro logiciel en lecture au moyen du bus CPBD. Deux registres WNV et WNPA sont accessibles en écriture par micro logiciel au moyen du bus CPBD. Le registre WNPA est destiné à contenir l'adresse, codée sur j bits, d'une page succédant à la page vers laquelle le transbordement est en cours. Le contenu du registre WNPA est destiné à être chargé dans le registre 1o WPA lorsque le registre WNV indique que ce contenu est valide et lorsque la page précédente est terminée. La figure 6 représente plus en détails l'unité logique 70 avec les mêmes conventions que pour la figure 5. Quatre registres RPA, RIPA, RAC et RLP sont accessibles en écriture par micro logiciel au moyen du bus CPBD. Le registre RPA est destiné à contenir l'adresse, codée sur j bits, de la page de la mémoire source à partir de laquelle le transbordement est en cours de demande. Le registre RIPA est destiné à contenir l'adresse, codée sur k bits, du bloc à partit duquel le transbordement est en cours de demande, à l'intérieur de la page pointée par le contenu du registre RPA. Les sorties des registres RPA et RIPA sont reliées au circuit 71 pour générer les adresses d'accès en mémoire source. A chaque transfert du contenu du registre RIPA vers le circuit 71, le contenu du registre RIPA est incrémenté d'un nombre q au moyen d'un circuit 75. Le registre RAC est destiné à contenir le nombre de blocs, codé sur h bits, auxquels il reste à accéder dans la page pointée par le contenu du registre RPA. Généralement, h est égal à k+1 de façon à pouvoir coder le nombre maximal 2k de blocs contenus dans une page. A chaque transfert du contenu du registre RAC vers le circuit 71, le contenu du registre RAC est décrémenté du nombre q au moyen d'un circuit 72. Le nombre q représente une quantité de blocs contigus accessibles par une seule instruction de lecture. Le registre RLP est destiné à contenir une marque indiquant si la page pointée par le contenu du registre RPA est la dernière page à laquelle accéder lors d'un transbordement. Les registres RLP, RPA et RIPA sont accessibles en lecture par micro logiciel au moyen du bus CPBD. Quatre registres RNPA, RNAC, RNLP et RNV sont accessibles en écriture par micro logiciel au moyen du bus CPBD. Le registre RNPA est destiné à contenir l'adresse, codée sur j bits, de la page de la mémoire source succédant à la page à partir de laquelle le transbordement est en cours de demande. Le registre RNAC est destiné à contenir le nombre de blocs, codé sur h bits, auxquels il reste à accéder dans la page pointée par le contenu du registre RNPA. Le registre RNLP est destiné à contenir une marque indiquant si la page pointée par le contenu du registre RNPA est la dernière page à laquelle accéder lors d'un transbordement. Le contenu de chaque registre RNPA, RNAC et RNLP sera transféré respectivement vers le registre RPA, RAC et RLP si le contenu du registre RNV indique que les contenus des registres RNPA, RNAC et RNLP sont valides pour être transférés. La figure 7 représente plus en détails le circuit de cadrage 80. Une pile 81, de type PEPS (Premier Entré Premier Sorti) reçoit en entrée des données à partir du bus L2CB ou du bus M2CB et délivre en sortie ses données sur le bus C2MB ou sur le bus C2LB. La pile 81 est constituée 2n éléments dont chacun contient un nombre de bits égal à la largeur du chemin de données sur les bus C2LB, C2MB, L2CB et M2CB. Deux registresDSWP et DSRP sont accessibles en écriture par micro logiciel au moyen du bus CPBD. Le registre DSRP est destiné à contenir un pointeur sur un élément de la pile 81 pour son écriture sur le bus C2LB si la mémoire de destination est l'unité de mémoire étendue EMU ou son écriture sur le bus C2MB si la mémoire de destination est l'unité de mémoire principale MMU. Le contenu du registre DSRP est incrémenté d'une unité au moyen d'un circuit 83, à chaque écriture d'un élément sur l'un des bus C2LB ou C2MB. Le registre DSWP est destiné à contenir un pointeur sur un élément de la pile 81 pour sa lecture à partir du bus L2CB si la mémoire source est l'unité de mémoire étendue EMU ou pour sa lecture à partir du bus M2CB si la mémoire source est l'unité de mémoire principale MMU. Le contenu du registre DSWP est incrémenté d'une unité au moyen d'un circuit 82, à chaque lecture d'un élément sur l'un des bus L2CB ou M2CB. Le registre DSRP est accessible en lecture par micro logiciel au moyen du bus CPBD. La suite de la description explique le fonctionnement d'un transbordement. Un transbordement s'effectue au moyen du transbordeur 50 sur demande d'un processeur du calculateur contenant l'unité de mémoire principale MMU. Pour cela, le processeur demandant le transbordement envoie au circuit 41, via le bus ASB, une suite de données d'initialisation qualifiant le transbordement. Ces données d'initialisation sont transmises dans le circuit 41, à la mémoire 48 via le bus M2CB, le contrôleur d'interface processeur CP 57 et le bus PID. Au moyen du micro logiciel résidant dans la mémoire 48, le microprocesseur pilote le transbordement à partir de ces données. Les annexes 1 et 2 donnent un exemple de séquences du dit micro logiciel pour initialiser le contenu des registres précédemment décrits, au démarrage d'un transbordement. Pour simplifier la compréhension, les valeurs des registres nommés en majuscules sur les figures, sont nommées en minuscules de façon identiques dans les lignes d'instructions. L'annexe 1 décrit l'initialisation pour les accès en lecture de la première page de la mémoire source et en écriture de la première page de la mémoire de destination. - Les lignes 1 à 4 rangent dans le registre TID la valeur 00 ou 01 pour un transbordement à partir d'une unité de mémoire étendue EMU distante repérée 0 ou 1, ou la valeur lx pour un transbordement à partir de l'unité de mémoire principale MMU locale. - La ligne 5 range dans le registre SID l'identificateur du port en liaison avec la mémoire source, par exemple 00 pour le port 55, 10 pour le port 51 et 11 pour le port 54. - La ligne 6 inhibe la transmission d'accès en écriture dans la mémoire de destination par mise à zéro du contenu du registre WE. - Les lignes 7 à 16 permettent d'initialiser les accès en lecture dans la page de la mémoire source o débute le transbordement. L'unité de mémoire étendue EMU et l'unité de mémoire principale MMU sont divisées en pages. Chaque page est à son tour divisée en 2k blocs de 2n sous blocs. Chaque sous bloc comprend 2m multiplets. Ainsi, dans une mémoire contenant au plus 2J pages, I'adresse de chaque multiplet est codée sur j+k+n+m bits. Parmi les données d'initialisation figurent trois valeurs: - rad[{i}O:j+k+n+m] représente une adresse de départ de ième page de mémoire source codée à partir du bit 0 sur une longueur de j+k+n+m bits; suivant la même convention d'écriture, il est possible d'extraire de cette donnée, par exemple rad[{O}j+k:n] qui représente l'adresse du premier sous bloc transféré à l'intérieur de la page; 13 2749682 - wad[{i}0:j+k+n+m] représente une adresse de départ de iôme page de mémoire de destination codée à partir du bit 0 sur une longueur de j+k+n+ m bits; - un nombre IgthxmB qui représente une longueur de transbordement en unités de sous blocs de 2m multiplets. La ligne 7 de micro logiciel calcule la longueur d'un transbordement par blocs de 2n+m multiplets. Nous expliquons à présent le fondement de la formule utilisée. Pour accélérer le transbordement, I'extraction de la mémoire source s'effectue par blocs de 2n+m multiplets. Un nombre Igthxn de blocs de 2n+m multiplets accédés en lecture dans la mémoire source est calculé à partir du nombre IgthxmB. Un transbordement débute à un sous bloc quelconque à l'intérieur d'un bloc. Le premier bloc à extraire de la mémoire source comprend alors un nombre x de sous blocs, donné par la formule: x = 2n rad[{0} j+k:n] La division entière par 2n du nombre (IgthxmB-x) donne un nombre y de blocs entiers à transborder: y = (IgthxmB - x) / 2n Si le reste de la division entière est un nombre z non nul, il est nécessaire d'extraire un bloc suplémentaire de la mémoire source pour transborder les z sous blocs restants. Le nombre z étant compris entre 0 et 2n-1, la division entière de (z + 2n-1) par 2n donne une quantité q de bloc suplémentaire (au plus égale à l'unité): q = (z + 2n- 1)/2n Finalement, le nombre Igthxn de blocs à extraire de la mémoire source est donné par la formule: Igthxn = 1 + y + q = 1 +(2ny+z + 2n- 1)/2n Or: z = IgthxmB - x 2ny Donc: Igthxn = 1 + (IgthxmB + rad[{0} j+k:n] - 1) / 2n - La ligne 8 range sur les j bits du registre RPA l'adresse de la première page de la mémoire source dans laquelle débute le transbordement. - La ligne 9 range sur les k bits du registre RIPA l'adresse du premier sous bloc de la mémoire source sur lequel débute le transbordement. - Le lignes 10 à 16 permettent de ranger dans le registre RAC le nombre de blocs à extraire de la première page accédée dans la mémoire source, codé sur (k+1) bits, et dans le registre RLP une valeur indiquant si la première page accédée est ou n'est pas la dernière. Si le nombre Igthxn de blocs à extraire de 14 2749682 la mémoire source est supérieur ou égal au nombre de blocs contenus entre l'adresse du premier bloc à extraire et le contenu maximal d'une page compté en blocs, il est nécessaire d'accéder à des pages suivantes pour extraire la totalité des blocs de la mémoire source. Une valeur, par exemple 0 est rangée dans le registre RLP pour indiquer que la première page accédée n'est pas la dernière. Le nombre de blocs contenus entre l'adresse du premier bloc à extraire et le contenu maximal d'une page est rangé dans le registre RAC. Le nombre restant de blocs à extraire au delà de la première page est à considérer comme nouveau nombre Igthxn de blocs à extraire de la mémoire source. Si le nombre Igthxn de blocs à extraire de la mémoire source est inférieur au nombre de blocs contenus entre l'adresse du premier bloc à extraire et le contenu maximal d'une page compté en blocs, il n'est pas nécessaire d'accéder à des pages suivantes pour extraire la totalité des blocs de la mémoire source. Une valeur, par exemple 1 est rangée dans le registre RLP pour indiquer que la première page accédée est la dernière. La première page accédée contient la totalité des blocs quantifiée par le nombre Igthxn de blocs à extraire de la mémoire source, le nombre Igthxn est rangé dans le registre RAC. Un contenu du registre RAC différent de zéro conduit à la génération d'accès en lecture dans la mémoire source. Les lignes 17 à 27 initialisent des accès en écriture dans la première page de la mémoire de destination o débute le transbordement. - La ligne 17 range l'adresse wad[{O}O:j] de la première page accédée dans le registre WPA d'adresse de page courante dans la mémoire de destination. - La ligne 18 range l'adresse wad[{O}j:k] du premier bloc accédé dans le registre WIPA d'adresse à l'intérieur d'une page courante dans la mémoire de destination. - La ligne 19 range l'adresse wad[{O}j+k:n] du premier sous bloc accédé à l'intérieur du premier bloc, dans le registre WMSKB de masque de début d'écriture dans la mémoire de destination. - La ligne 20 range l'adresse (wad[{O}j+k:n]+lgthmB-1) modulo 2n du dernier sous bloc accédé à l'intérieur du dernier bloc, dans le registre WMSKE de masque de fin d'écriture dans la mémoire de destination. - La ligne 21 calcule la différence entre l'adresse wad[{O}j+k:n] du premier sous bloc accédé en écriture à l'intérieur du premier bloc et l'adresse rad[{O}j+k:n] du premier sous bloc accédé en lecture à l'intérieur du premier bloc. Cette différence représente l'écart d'alignement dans le premier bloc transbordé entre le lieu o le premier sous bloc sera écrit dans le premier bloc de la mémoire de destination et le lieu o le premier sous bloc sera lu dans le premier bloc de la mémoire source. Cette différence modulo 2n est rangée dans le registre DSWP. Si, à l'intérieur du bloc transbordé, la situation du premier sous bloc écrit précède celle du premier sous bloc lu, le calcul de la différence provoque un dépassement qui signifie que la lecture du premier bloc dans la mémoire source ne suffit pas à terminer l'écriture du premier bloc dans la mémoire de destination. - La ligne 22 range dans le registre OVFB une indication de dépassement sur le calcul résultant de la ligne 21. - La ligne 23 calcule la différence entre l'adresse du dernier sous bloc à écrire dans la mémoire de destination et l'écart calculé ligne 21. A la ligne 7, on a calculé le nombre Igthxn de blocs à lire dans la mémoire source pour mettre à jour la mémoire cible. Si l'écart calculé ligne 21 est supérieur à l'adresse du dernier sous bloc, le calcul de la différence provoque un dépassement rangé dans le registre OVFE. Ceci permet au combinatoire matériel du circuit 60 de prendre en compte le fait que le dernier bloc reçu de la mémoire source chevauche deux blocs de la mémoire cible. - Les lignes 24 à 27 permettent de ranger dans le registre DSRP le pointeur en lecture dans la pile 81. Si la mémoire de destination est l'unité de mémoire principale MMU, locale, le registre DSRP est initialisé avec la valeur contenue dans le registre WMSKB. Ceci permet de commencer l'écriture du premier sous bloc à l'adresse appropriée à l'intérieur d'un bloc de la mémoire de destination à l'aide d'instructions d'écriture W2PB et si besoin est d'une première instruction d'écriture partielle PW2PB. Si la mémoire de destination est l'unité de mémoire étendue EMU, distante, le registre DSRP est initialisé avec une valeur nulle car I'écriture du premier sous bloc à l'adresse appropriée à l'intérieur d'un bloc de la mémoire de destination peut se faire directement à l'intérieur de la totalité d'un bloc, à l'aide d'une écriture partielle PW2n+mB. - La ligne 28 met à 1 le registre WE pour valider la transmission d'accès en écriture dans la mémoire de destination qui se fera au fur et à mesure de la réception des réponses en provenance de la mémoire source. L'annexe 2 décrit l'initialisation si besoin pour les accès en lecture de la page suivante de la mémoire source et en écriture de la page suivante de la mémoire de destination. - La ligne 1 range sur les j bits du registre RNPA l'adresse de la deuxième page de la mémoire source dans laquelle se poursuivra le transbordement. - Les lignes 2 à 8 reprennent les lignes 10 à 16 de l'annexe 1, appliquées à la page suivante en tenant compte que le premier sous bloc est alors écrit en début de page. - La ligne 9 valide le contenu des registres RNLP, RNPA et RNAC après exécution des lignes 1 à 8. La ligne 10 range l'adresse wad[{1}0:j] de la deuxième page accédée dans le registre WNPA d'adresse de page suivante dans la mémoire de destination. - La ligne 11 valide le contenu du registre WNPA après exécution de la ligne 10. Nous expliquons à présent comment s'effectue un transbordement après la phase d'initialisation. Les contenus des registres RLP, RPA, RIPA et RAC sont transférés au circuit 71. Le circuit 71 élabore à partir des contenus des registres RPA et RIPA une requête en lecture de q blocs dans la mémoire source. A chaque transfert du contenu des registres, le contenu du registre RIPA est incrémenté de q au moyen du circuit 75 et le contenu du registre RAC est décrémenté de la même valeur q. Ensuite les opérations précédentes se répètent jusqu'à ce que le contenu du registre RAC passe par zéro. Lorsque le contenu du registre RAC passe par zéro, si le contenu du registre RLP indique une dernière page, le circuit 71 lève un bit LMOS dans la requête pour indiquer une fin de transbordement. Si le contenu du registre RLP n'indique pas une dernière page, un contenu valide du registre RNV provoque le transfert des registres RNLP, RNPA et RNAC respectivement dans les registres RLP, RPA et RAC et le contenu du registre RNV est invalidé. Le micro logiciel recharge les registres RNLP, RNPA, RNAC et RNV. Les opérations précédemment décrites se réitèrent jusqu'à la fin du transbordement indiqué par la levée du bit LMOS qui constitue une marque de fin de transbordement. Les requêtes en lecture sont envoyées sous forme de messages à l'unité de mémoire principale MMU, au moyen du bus C2MB et de l'interface IOBXA, si la mémoire source est l'unité de mémoire principale MMU ou à l'unité de mémoire étendue EMU, au moyen du bus C2LB et de l'interface SLC appropriée, si la mémoire source est l'unité de mémoire étendue EMU. Pour chaque requête en lecture, la mémoire source envoie au circuit 42 un message ou plusieurs messages de réponse. Chaque message de réponse contient un bloc de données lues. Le circuit 42 reçoit une réponse à une requête avec une latence qui dépend de la longueur des liaisons et du traitement dans la mémoire source. L'ordre des messages de requête est conservé pour les messages de réponse. Si un message de requête fait appel à q blocs en lecture, q messages de 17 2749682 réponse reviennent dans l'ordre des q blocs à l'intérieur du message de requête. L'ordre est conservé car les registres intermédiaires, sur le parcours total des requêtes puis des réponses, sont de type premier entré premier sorti. A réception du premier message de réponse, le premier bloc de données du message est transmis au circuit de cadrage 80 en écrivant le premier sous bloc de ce bloc dans l'élément de la pile 81 pointé par le contenu du registre DSWP chargé lors de l'initialisation. Le contenu du registre DSWP est alors incrémenté à chaque écriture d'un sous bloc au moyen du circuit 82, pour écrire par sous blocs la totalité du bloc reçu, c'est à dire jusqu'à ce que le contenu du registre DSWP atteigne à nouveau sa valeur initiale. A ce moment le circuit 61 élabore une requête d'écriture dans la mémoire de destination au moyen des contenus des registres WPA, WIPA, OVFB, WMSKB, OVFE et WMSKE tels que chargés lors de l'initialisation. En fait, le démarrage en écriture démarre le plus tôt possible. Le premier bloc à écrire dans la mémoire de destination est rangé dans ce message à partir du circuit de cadrage 80. Pour cela, le premier sous bloc extrait de la pile 81 est celui contenu dans l'élément pointé par le contenu du registre DSRP chargé lors de l'initialisation. A chaque lecture d'un sous bloc de la pile 81, le contenu du registre DSRP est incrémenté au moyen du circuit 83 pour lire le sous bloc suivant. Sauf éventuellement en début de transbordement, comme nous l'avons expliqué précédemment, chaque utilisation du contenu du registre WIPA par le circuit 61 provoque une incrémentation du registre WIPA au moyen du circuit 65 en vue de I'écriture du bloc suivant dans la mémoire de destination. Lorsque le contenu du registre DSRP passe par zéro, le bloc suivant reçu de la mémoire source est écrit dans la pile 81 à partir de l'élément pointé par le contenu du registre DSWP. Le circuit 61 élabore une requête d'écriture dans la mémoire de destination au moyen des contenus des registres WPA, WIPA, OVFB, WMSKB, OVFE et WMSKE. Chaque incrémentation du registre DSWP autorise la lecture d'un élément de la pile 81, pointée par le contenu du registre DSRP qui continue à s'incrémenter pour ranger un bloc complet dans le message de requête en écriture dans la mémoire de destination. Le circuit de cadrage se comporte alors comme un registre à décalage dont chaque élément a une capacité égale à la largeur du chemin de donnée, permettant ainsi le transfert vers la mémoire source de tous les blocs d'un message de réponse, correctement cadrés dans la mémoire de destination. A l'incrémentation du registre WIPA, le passage de son contenu par zéro signifie que la fin de la page courante a été atteinte. Le contenu du registre WPA est rechargé avec le contenu du registre WNPA validé par le registre WNV. Le registre WNV est invalidé. Le passage par zéro du contenu du registre WIPA provoque simultanément une interruption au moyen du circuit 61, rangée dans le registre EVENT et transmise au microprocesseur 43 pour recharger les registres WNV et WNPA si besoin est. Le processus décrit au paragraphe précédent se poursuit jusqu'à la fin de réception par le circuit 42 du dernier message de réponse en provenance de la mémoire source, indiqué comme tel par la marque de fin indiquée par le bit LMOS que la mémoire source retransmet systématiquement dans ses réponses à partir des requêtes reçues. Il est à noter que le registre WIPA dans le circuit 60 joue un rôle identique à celui du registre RIPA dans le circuit 70. Cependant le circuit 60 n'a pas besoin d'utiliser un compteur tel que le registre RAC du circuit 70. L'écriture des blocs dans la mémoire de destination se fait tels que les blocs arrivent dans le circuit de cadrage 80. D'autre part les registres d'anticipation RNPA, respectivement WNPA, permettent la lecture dans des pages de la mémoire source, respectivement l'écriture dans des pages de la mémoire de destination, non nécessairement contiguës. On remarque aussi que les requêtes et les réponses sont indépendantes. En effet, rien n'empêche les circuits 70 et 71 d'émettre des requêtes de lecture vers la mémoire source alors que les circuits 60 et 61 émettent des requêtes d'écritures vers la mémoire de destination qui résultent de réponses à des requêtes de lecture de loin antérieures. Dans le circuit 42, l'entrée des réponses de lecture est synchrone avec la sortie des requêtes en écriture en ce que les blocs de données transbordés sont transmis à la mémoire de destination à travers le circuit de cadrage 80 dès leur réception de la mémoire source. Aucune latence suplémentaire n'est introduite à ce niveau. Un transbordement peut être interrompu pour différentes raisons. Ce peut être par exemple une détection d'erreur en lecture ou en écriture. Ce peut être encore une interruption provoquée par un processus en cours dans le calculateur de façon à faire passer un transbordement plus prioritaire. Un transbordement asynchrone, de type entrée sortie, permet de faire passer un nombre important de donnée sans empêcher la poursuite du processus qui l'a initié. Par contre, un transbordement synchrone, de type instruction ne permet 19 2749682 au processus qui l'a initié, de passer à une instruction suivante que lorsque le transbordement est terminé. Les transbordements synchrones sont généralement plus rapides que les transbordements asynchrones car ils font passer un nombre restreint de données. Pour ne pas interrompre trop longtemps un processus initiant un transbordement synchrone, il est préférable de rendre un transbordement synchrone plus prioritaire qu'un transbordement asynchrone. Si le circuit 50 détecte une erreur, il provoque un arrêt suivant la séquence expliquée dans le paragraphe suivant. Si un processus en cours dans le calculateur demande un transbordement prioritaire, il le notifie au microprocesseur via le port 55, le bus CPB, le corps processeur CP 57 et le bus PID. Si le microprocesseur 43 détecte que le transbordement demandé est plus prioritaire que le transbordement en cours, il envoie une commande d'arrêt au circuit 50 via le bus CPBA. Le circuit 50 provoque alors un arrêt suivant la séquence expliquée dans le paragraphe suivant. Le circuit 71 émet avec la requête suivante du processus en cours la marque de fin en levant le bit LMOS à un. Le registre RNV invalide le transfert des registres RLP, RPA, RIPA et RAC vers le circuit 71 pour interdire l'émission de nouvelles requêtes en lecture vers la mémoire source. Le contenu des registres RLP, RPA, RIPA et RAC est sauvegardé dans la mémoire 48 par le microprocesseur 43 au moyen du bus CPBD. Un état "suspendu" est détecté par réception d'un message de réponse de la mémoire source contenant la marque de fin, si le contenu des registres RAC, RLP, RNAC, RNLP n'est pas nul. Si l'état "suspendu" a été provoqué par une détection d'erreur, le microprocesseur 43 détermine la page de la mémoire source ou de la mémoire de destination sur laquelle s'est produite l'erreur, par lecture du contenu des registres. Le microprocesseur 43 notifie alors l'erreur avec sa localisation au processus ayant initié le transbordement pour actions à entreprendre. Si l'état "suspendu" a été provoqué par une demande de transbordement plus prioritaire que le transbordement en cours, le microprocesseur 43 charge les registres du circuit 50 avec les données du transbordement plus prioritaire. Lorsque le transbordement plus prioritaire est terminé, détecté par la marque de fin, le microprocesseur 43 peut reprendre le transbordement suspendu en chargeant les registres du circuit 50 avec les données sauvegardées. L'interruption d'un transbordement en cours est alors transparente pour le processus l'ayant initié. Annexe 1 1 si la mémoire de destination est l'unité de mémoire principale MMU 2 tid:=lx; 3 sinon 4 tid:= Ox; sid:= "identificateur du port 51, 54, 55 en liaison avec la mémoire source"; 6 we:=O 0 7 lgthxn:= 1 + (IgthxmB + rad[{O} j+k:n] - 1) /2n; 8 rpa O:j:= rad[{O} O:j]; 9 ripa O:k:= rad[{O} j:k]; Si (( 2n - rad[{O} j:k]) ≤ Igthxn) 11 rip:= O; 12 rac O:k+1:= 2n rad[{O} j:k]; 13 Igthxn:= Igthxn - (2n- rad[{O} j:k]); 14 sinon rip:=1; 16 rac O:k+1:= Igthxn; 17 wpaO:j:= wad[{O}O:j]; 18 wipaO:k:= wad[{O}j:k]; 19 wmskbO:n:= wad[{O}j+k:n]; wmskeO:n:= (wad[{O}j+k:n]+lgthmB-1) modulo 2n; 21 dswp O:n:= wad[{O}j+k:n] - rad[{O}j+k:n]; 22 ovfb:= dépassement(wad[{O}j+k:n] - rad[{O}j+k:n]); 23 ovfe = dépassement(wmskeO:n - dswpO:n); 24 si la mémoire de destination est l'unité de mémoire distante dsrpO:n:= 000; 26 sinon 27 dsrpO:n:= wad[{O}j+k:n]; 28 we:=1 Annexe 2 1 rnpaO:j:= rnad[{i}O:28]; 2 si (2n ≤ Igthxn) 3 rnlp:= O; 4 rnacO:h:= 2n; Igthxn:= Igthxn- 2n; 6 sinon 7 rnlp:= 1; 8 rnacO:h:= Igthxn; 9 rnv:=1; wnpaO:j:= wad[{i}O:j]; 11 wnv:= 1; 12 fin; Revendications 1. Circuit électrique (5) pour transborder des blocs de données d'une unité mémoire source (8,9,12) vers une unité mémoire cible (9,12,8), au moyen d'un chemin de données (5, 6, 7), caractérisé en ce qu'il comprend des moyens (70,71) pour émettre dans un ordre donné, des requêtes de lecture de blocs dans la mémoire source, comprenant des moyens (RLP, RAC) pour générer une marque de fin dans la requête de lecture du dernier bloc de la mémoire source, - des moyens de mémorisation (80) pour recevoir les blocs lus, sous forme de messages de réponse, dans l'ordre dans lequel les requêtes ont été émises, - des moyens (60,61) pour émettre des requêtes d'écriture dans la mémoire cible, des blocs reçus dans les moyens de mémorisation (80) au fur et à mesure de la réception des messages de réponse. 2. Circuit selon la revendication 1 caractérisé en ce que les moyens pour générer une marque de fin sont essentiellement constitués - d'un registre (RLP) pour indiquer si la page de la mémoire source à laquelle sont destinées les requêtes de lecture est la dernière page d'un transbordement, - d'un registre (RAC) pour contenir le nombre de blocs restant à lire dans la page de la mémoire source à laquelle sont destinées les requêtes de lecture, - et d'un circuit logique (71) pour émettre la marque de fin lorsque le registre (RAC) passe par zéro alors que le registre (RLP) indique que la page de la mémoire source à laquelle sont destinées les requêtes de lecture est la dernière page d'un transbordement. 3. Circuit selon la revendication 2 caractérisé en ce que le moyen (70) comprend - un registre (RNLP) pour indiquer si la page suivante de la mémoire source à laquelle seront destinées les requêtes de lecture est la dernière page d'un transbordement, - un registre (RNAC) pour contenir le nombre de blocs à lire dans la page suivante de la mémoire source à laquelle seront destinées les requêtes de lecture, - un registre (RNV) pour valider le transfert des contenus des registres (RNLP, RNAC) respectivement vers les registres (RLP, RAC) au passage par zéro du contenu du registre (RAC). 4. Circuit selon la revendication 3 caractérisé en ce que le moyen (70) comprend 24 2749682 - un registre (RPA) pour contenir l'adresse de la page de la mémoire source à laquelle sont destinées les requêtes de lecture, - un registre (RIPA) pour contenir l'adresse dans ladite page de la mémoire source, du bloc o débute la lecture, - un registre (RNPA) pour contenir l'adresse de la page suivante de la mémoire source à laquelle seront destinées les requêtes de lecture. 5. Circuit selon la revendication 2 caractérisé en ce que le moyen (60) comprend - un registre (WPA) pour contenir l'adresse de la page de la mémoire cible à laquelle sont destinées les requêtes d'écriture, - un registre (WIPA) pour contenir l'adresse dans ladite page de la mémoire cible, du bloc o débute l'écriture. 6. Circuit selon la revendication 5 caractérisé en ce que le moyen (60) comprend - un registre (WNPA) pour contenir l'adresse de la page suivante de la mémoire cible à laquelle seront destinées les requêtes d'écriture, un registre (WNV) pour valider le transfert du contenu du registre (WNPA) vers le registre (WPA) au débordement du contenu du registre (WIPA). 7. Calculateur (1) comprenant au moins une unité processeur (2) pour déclencher des transbordements entre son unité de mémoire principale (9) et au moins une unité de mémoire étendue distante (8) au moyen d'un chemin de données (5,6,7) caractérisé en ce qu'il comprend au moins un circuit (5) selon l'une des revendications précédentes. 8. Procédé pour transborder des blocs de données d'une unité mémoire source (8,9,12) vers une unité mémoire cible (9,12,8), au moyen d'un chemin de données (5, 6, 7), caractérisé en ce qu'il consiste à - émettre dans un ordre donné, des requêtes de lecture de blocs dans la mémoire source, en générant une marque de fin dans la requête de lecture du dernier bloc de la mémoire source, - recevoir les blocs lus, sous forme de messages de réponse, dans l'ordre dans lequel les requêtes ont été émises, - émettre des requêtes d'écriture dans la mémoire cible, des blocs reçus au fur et à mesure de la réception des messages de réponse. 9. Procédé selon la revendication 8 caractérisé en ce que, la marque de fin est générée par combinaison de deux conditions: - la page de la mémoire source à laquelle sont destinées les requêtes de lecture est la dernière page d'un transbordement, - le nombre de blocs restant à lire dans la page de la mémoire source à laquelle sont destinées les requêtes de lecture est nul. 10. Procédé selon la revendication 8 caractérisé en ce que - la marque de fin est générée avec la prochaine requête de lecture sur demande d'arrêt de transbordement de façon à passer le processus dans un état "suspendu", - le contenu des registres étant sauvegardés pour tenir compte de l'état "suspendu" du processus.