Brevet FR2753829A1 — publié le 19980327

CIRCUIT DE LECTURE POUR MéMOIRE NON VOLATILE FONCTIONNANT AVEC UNE BASSE TENSION D'ALIMENTATION L'invention concerne les mémoires en circuit intégré alimentées avec une basse tension d'alimentation, et plus particulièrement les circuits de lecture permettant de détecter l'état des cellules de la mémoire. L'invention est applicable aux mémoires non volatiles modifiables électriquement (EPROM, EEPROM, Flash EPROM). Une mémoire comprend un réseau de cellules mémoire organisées matriciellement en colonnes et en rangées, les cellules mémoire d'une même colonne étant reliée à une ligne de bit et les cellules mémoire d'une même rangée étant reliées à une ligne de mot. Lors d'une phase de lecture, la ligne de bit délivre une information sur l'état de la cellule mémoire se trouvant au croisement de cette ligne de bit et d'une ligne de mot sélectionnée. Les circuits de lecture sont connectés soit directement aux lignes de bit, soit plus généralement par l'intermédiaire d'un multiplexeur permettant d'associer un circuit de lecture à plusieurs lignes de bit. Dans la suite de la description, on associe une seule ligne de bit au circuit de lecture afin de simplifier les explications. Le fonctionnement d'un circuit de lecture se décompose généralement en trois phases: une phase de précharge des lignes de bits, une phase d'équilibrage et une phase de lecture des cellules mémoire. Dans la suite, on considère que la mémoire est une mémoire EEPROM dont les cellules peuvent avoir un état effacé, dans lequel elles laissent passer un courant électrique, ou un état programmé, dans lequel elles s'opposent au passage d'un courant. Pour lire une information relative à l'état de la cellule sélectionnée, on cherche à détecter la présence d'un courant dans la ligne de bit reliée à la cellule sélectionnée: un tel courant existe si la cellule est effacée ou vierge, alors qu'il n'existe pas si la cellule est programmée. Pour détecter la présence de ce courant, on utilise une ligne de bit reliée à des cellules vierges appelées cellules de référence. Cette ligne de bit, appelée ligne de référence, est parcourue par un courant de référence pendant la phase de lecture. Pendant la phase de précharge, la ligne de bit reliée à la cellule mémoire à lire et la ligne de référence sont portées à un potentiel de référence. La phase d'équilibrage qui s'en suit permet d'équilibrer le potentiel des deux lignes de bit. Ensuite, pendant la phase de lecture, on compare le courant de la ligne de bit au courant de référence. Le résultat de cette comparaison permet de connaître l'état de la cellule lue. Cette comparaison est généralement effectuée par un amplificateur différentiel précédé d'un convertisseur courant/tension. La figure 1 représente de manière simplifiée un exemple de circuit de lecture de l'art connu. Dans cette figure, les mécanismes d'équilibrage des lignes de bit ne sont pas décrits afin d'améliorer la clarté de la figure. Une cellule mémoire CM, comprenant un transistor de sélection TS connecté en série avec un transistor à grille flottante TGF, est reliée à une ligne de bit LB. La grille du transistor de sélection TS est reliée à une ligne de mot LM tandis que la grille du transistor à grille flottante TGF est reliée à une ligne de lecture LL sur laquelle on applique une tension de lecture VL pendant la phase de lecture. En fin de lecture, l'information représentative de l'état de la cellule mémoire CM est délivrée sur la ligne de bit LB. De manière similaire, une cellule de référence CR comportant un transistor de sélection TSR et un transistor à grille flottante TGFR, est connectée à une ligne de référence LR. La grille du transistor de sélection TSR est également reliée à la ligne de mot LM et la grille du transistor à grille flottante TGFR est reliée à une ligne de lecture LLR sur laquelle on applique la tension de lecture VL pendant la phase de lecture. Pendant la phase de précharge, les deux lignes de bit LB et LR sont préchargées à une valeur de référence d'environ un volt respectivement par l'intermédiaire des transistors de précharge T1 et T2. Ces transistors T1 et T2 ont pour fonction de fournir respectivement un courant de précharge aux deux lignes de bit LB et LR tout en limitant la tension de référence à une valeur déterminée proche d'un volt. En effet, si la tension de référence des lignes est trop élevée, on risque une programmation parasite de la cellule mémoire CM rattachée à la ligne de bit LB et si elle est trop faible, le courant circulant dans la ligne de bit LB ne sera pas assez élevé pour obtenir une lecture suffisamment rapide de la cellule mémoire CM. Les transistors T1 et T2 sont de préférence des transistors natifs à canal N et leur source est reliée respectivement à la ligne de bit LB et à la ligne de référence LR. Pour simplifier le schéma, le circuit de précharge est représentée sous la forme d'un bloc de contre-réaction CTR reliant la grille des transistors T1 et T2 à la source du transistor T1. Le rôle de ce bloc de contre-réaction est de fournir une tension de précharge Vp suffisante sur la grille des transistors T1 et T2 pour précharger les lignes de bit LB et LR à la tension de référence. Par ailleurs, les drains des transistors T1 et T2 sont reliées aux deux branches d'un miroir de courant. La première branche comprend un transistor de référence T3 à canal P ayant son drain et sa grille reliés entre eux (montage en diode) et sa source connectée à une borne d'alimentation Vcc. Son drain est par ailleurs relié au drain du transistor de précharge T1. La seconde branche du miroir de courant est constitué d'un transistor de recopie T4 à canal P dont la grille est reliée à la grille et au drain du transistor T3, la source est reliée à la borne d'alimentation Vcc et le drain est relié au drain du transistor T2. Afin de faciliter la compréhension des explications à suivre, le drain du transistor de référence T3 est indiqué par le point A, sa grille par le point B et la source du transistor T1 par le point C. Enfin, un amplificateur différentiel AD a ses entrées reliées aux drains des transistors T3 et T4 et mesure l'écart entre les potentiels sur ces deux drains. La sortie de l'amplificateur AD fournit un signal qui indique si l'écart est positif ou négatif. Ce type de circuit fonctionne parfaitement lorsqu'il est alimenté par une tension d'alimentation de l'ordre de 5 volts, cependant il a l'inconvénient d'être inadapté pour des mémoires alimentées avec une tension de l'ordre de 1,8 volts. En effet, dans ce dernier cas, lorsque le transistor de référence T3 conduit, le potentiel au point A est au maximum égal à 1 volt si on considère que la tension de seuil Vt du transistor de référence T3 est de 0,8 volts. Il apparait alors impossible de maintenir un potentiel stable de 1 volt environ au point C pendant la phase de précharge si on considère en plus que le courant ciculant dans la ligne de référence LR va contribuer à abaisser encore le potentiel au point C. Afin de remédier à cet inconvénient, on propose donc selon l'invention de modifier le miroir de courant du circuit de lecture afin d'augmenter le potentiel au point A pendant la phase de précharge. Aussi, l'invention a pour objet une mémoire en circuit intégré, comprenant au moins une ligne de bit et une ligne de référence auxquelles sont raccordées des cellules mémoire, un circuit de lecture comprenant un amplificateur différentiel, des moyens de précharge de la ligne de bit et de la ligne de référence commandés par une tension de précharge et un miroir de courant pour alimenter en courant la ligne de bit et la ligne de référence, lequel miroir de courant comporte un transistor de recopie et un transistor de référence ayant leurs grilles reliées entre elles, leurs sources connectées à une borne d'alimentation et leurs drains reliés respectivement aux moyens de précharge de la ligne de bit et de la ligne de référence, la mémoire étant caractérisée en ce que le potentiel du drain du transistor de référence est décalé par des moyens de décalage avant d'être appliqué sur la grille du transistor de référence. Selon un mode de réalisation particulier, les moyens de décalage comportent un transistor de décalage dont le drain est relié à la borne d'alimentation, dont la grille est connectée au drain du transistor de référence et dont la source est reliée d'une part à la grille du transistor de référence et d'autre part au drain d'un transistor de polarisation, le transistor de polarisation ayant sa source connectée à une borne de masse et sa grille connectée à une source de polarisation. De préférence, le transistor de polarisation T6 est dimensionné de façon à être très résistif pour limiter la consommation en courant des moyens de décalage. Selon un second mode de réalisation, on prévoit des moyens de décalage différents permettant également de diminuer le temps de précharge des lignes de bit. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels: - la figure 1, déjà décrite, représente un circuit de lecture de l'état de la technique; - la figure 2 représente un circuit de lecture selon un mode de réalisation de l'invention; et - la figure 3 représente un circuit de lecture selon un autre mode de réalisation. La figure 2 se différencie de la figure 1 en ce qu'on rajoute des moyens de décalage en tension entre le drain et la grille du transistor de référence T3. Ces moyens de décalage sont constitués d'un transistor de décalage T5 monté en série avec un transistor de polarisation T6. Le transistor T5 est monté en suiveur. Sa grille est connectée au drain du transistor de référence T3, son drain est relié à la borne d'alimentation Vcc et sa source est connectée d'une part à la grille du transistor de référence T3 et d'autre part au drain du transistor de polarisation T6. La source du transistor de polarisation T6 est par ailleurs connectée à une borne de masse Gnd et une tension de polarisation Vdd est appliquée sur sa grille. Dans ce mode de réalisation, le transistor de décalage T5 est un transistor natif ayant une tension de seuil de 0.4 volts environ. Il a pour râle de décaler le potentiel du point A de 0.4 volts et d'appliquer le potentiel résultant sur la grille du transistor de référence T3. La fonction du transistor T6 est de polariser le transistor T5. Le transistor T6 est choisi de manière à être très résistif et à limiter la consommation de courant dans les moyens de décalage. Par ailleurs, la tension de polarisation Vdd est de préférence légèrement supérieure à la tension de seuil du transistor T6 pour limiter le courant de polarisation. On choisira par exemple, un transistor T5 ayant un rapport W/L égal à 4/2 et une tension de polarisation de polarisation Vdd égale à 0,85 volts. Par ce montage, le transistor T3 conduit pour une tension drain-source Vds de 0.4 volts contre 0.8 volts auparavant. La phase de précharge peut donc s'effectuer avec un potentiel de 1.4 volts au point A. Pendant cette phase, le circuit de contre-réaction CTR délivre une tension de précharge et impose, par l'intermédiaire des transistors T1 et T2, une tension de référence proche de 1 volt sur la ligne de référence LR et la ligne de bit LB. Le courant de précharge des lignes LR et LB est fourni respectivement par le transistor de référence T3 et le transistor de recopie T4. Pendant la phase de lecture qui s'en suit, on effectue une comparaison entre le courant consommé par la ligne de bit et le courant circulant dans la ligne de référence. Ainsi, pendant la phase de précharge, le potentiel au point A va se stabiliser aux alentours de 1,4 volts. On dispose alors d'une marge suffisante au niveau des transistors de précharge T1 et T2 pour que le circuit de contre réaction CTR soit en mesure de précharger les lignes LR et LB à 1 volt environ, ce qui était impossible avec le circuit de lecture connu de la figure 1. Dans un mode de réalisation amélioré illustré à la figure 3, les moyens de décalage sont quelque peu modifiés afin de diminuer le temps de précharge de la ligne de bit LB et de la ligne de référence LR. Selon ce mode réalisation en variante, la grille du transistor de polarisation T6 n'est plus connectée à une source de tension stable Vdd mais elle reçoit directement la tension de précharge Vp délivrée par le circuit de contre-réaction CTR. Le fonctionnement du circuit est le suivant: au début de la phase de précharge, la ligne de bit LB est équivalente à une grosse capacité qu'il faut charger depuis le potentiel de masse. C'est pourquoi, en début de précharge, le circuit de contre-réaction CTR applique sur la grille du transistor de précharge T1 une tension de précharge Vp proche de la tension d'alimentation Vcc. Le transistor de polarisation T6 devient alors très passant et le potentiel du point B diminue pour atteindre une valeur proche du potentiel de masse Gnd. Le transistor de référence T3 et le transistor de recopie T4 deviennent alors très passants et la ligne de bit LB se charge d'autant pus vite. A la fin de la phase de précharge, le circuit de contre-réaction CTR délivre une tension de précharge Vp plus faible de l'ordre de 1.4 volts de façon à obtenir 1 volt au point C. Sous cette condition de la tension de précharge, le transistor T6 va alors polariser le transistor de décalage T5 et ne plus ramener le potentiel de masse au point B. Dans ce mode réalisation, le transistor de polarisation T6 est moins résistif que dans le cas de la figure 2. Le rapport W/L du transistor T6 sera par exemple égal à 6/2. REVENDICATIONS 1 - Mémoire en circuit intégré, comprenant au moins une ligne de bit (LB) et une ligne de référence (LR) auxquelles sont raccordées des cellules mémoire (CM,CR), et un circuit de lecture comprenant un amplificateur différentiel (AD), des moyens de précharge (T1, T2) de la ligne de bit et de la ligne de référence commandés par une tension de précharge (Vp) et un miroir de courant pour alimenter en courant la ligne de bit et la ligne de référence, lequel miroir de courant comporte un transistor de référence (T3) et un transistor de recopie (T4) ayant leurs grilles reliées entre elles, leurs sources connectées à une borne d'alimentation (Vcc) et leurs drains reliés respectivement aux moyens de précharge de la ligne de référence et de la ligne de bit, la mémoire étant caractérisée en ce que le potentiel du drain du transistor de référence (T3) est décalé par des moyens de décalage (T5,T6) avant d'être appliqué sur la grille du transistor de référence (T3). 2 - Mémoire selon la revendication 1 caractérisée en ce que les moyens de décalage comprennent un transistor de décalage (T5) dont le drain est relié à la borne d'alimentation (Vcc), dont la grille est connectée au drain du transistor de référence (T3) et dont la source est reliée d'une part à la grille du transistor de référence (T3) et d'autre part au drain d'un transistor de polarisation (T6), le transistor de polarisation (T6) ayant sa source connectée à une borne de masse (Gnd) et sa grille reliée à une source de polarisation (Vdd). 3 - Mémoire selon la revendication 1 ou 2, caractérisée en ce que le transistor de polarisation (T6) a un rapport W/L égal à 4/2 de manière à être très résistif. 4 - Mémoire selon l'une des revendications 1 à 3, caractérisée en ce que la source de polarisation délivre une tension de l'ordre de 0.85 volts. 5 - Mémoire selon la revendication 1, caractérisée en ce que les moyens de décalage comprennent un transistor de décalage (T5) dont le drain est relié à la borne d'alimentation (Vcc), dont la grille est connectée au drain du transistor de référence (T3) et dont la source est reliée d'une part à la grille du transistor de référence (T3) et d'autre part au drain d'un transistor de polarisation (T6), le transistor de polarisation (T6) ayant sa source connectée à une borne de masse (Gnd) et recevant sur sa grille la tension de précharge (Vp). 6 - Mémoire selon la revendication 5, caractérisée en ce que le rapport W/L du transistor de polarisation T6 est égal à 6/2.