Brevet FR2751489A1 — publié le 19980123

MICRODISJOCNCTEUR STATIQUE AUTOBLOCABLE La présente invention concerne le domaine des compo- sants semiconducteurs et plus particulièrement des composants de moyenne ou forte puissance. Dans ce domaine, on connaît des composants destinés à être disposés en série avec une charge et ayant pour fonction de limiter le courant dans cette charge à une valeur maximum prédé- terminée. Pour cela, on utilise par exemple un transistor MOS à déplétion dont la grille est connectée à la source. On connaît aussi des composants ayant une fonction de disjoncteur. La demande de brevet français non publiée N 95/15508 du 20 décembre 1995 au nom de la demanderesse décrit un composant statique et monolithique ayant la double fonction de limiteur de courant et de disjoncteur. Un tel composant laisse passer un courant de valeur limitée tant que la tension à ses bornes n'excède pas un seuil de déclenchement déterminé puis interrompt la circulation de courant au- delà de ce seuil. Ce composant est autoréamorçable, c'est-à-dire qu'il refonctionne en limiteur de courant dès que la tension à ses bornes passe en dessous d'un seuil de réamorçage déterminé. Le composant de ce document présente la caractéristique illustrée en figure 1. Tant que la tension à ses bornes est infé- rieure à une tension de disjonction VD, le courant est limité à une valeur Ion sensiblement constante. Dès que la tension aux bornes du composant dépasse la valeur VD, le courant chute à une valeur Ioff faible devant Ion, d'o il résulte que le courant dans le circuit incluant le composant est sensiblement inter- rompu. Le document susmentionné prévoit deux architectures permettant d'atteindre le résultat souhaité, représentées sous forme de blocs en figures 2A et 2B. Le composant de la figure 2A est destiné à être connecté entre des bornes A et K, la borne A ou borne d'anode étant positive par rapport à la borne K ou borne de cathode. Il comprend, entre ces bornes, un limiteur de courant 1 et un détec- teur de tension 2. Le détecteur de tension est par exemple un diviseur de tension qui fournit sur une borne C une tension de commnande VC quand la tension entre les bornes A et K atteint la valeur de disjonction VD. La tension VC commande le limiteur de courant 1 pour inhiber son fonctionnement, c'est-à-dire le rendre bloquant. Dans le mode de réalisation illustré en figure 2B, le détecteur de tension 2 entraîne l'ouverture d'un cormmutateur 3, en série avec le limiteur 1, quand la tension entre les bornes A et K atteint la valeur VD. La demande de brevet susmentionnée décrit des modes de réalisation du détecteur de tension dans lesquels ce détecteur est constitué d'un diviseur de tension 2 comprenant deux transis- tors MOS à canal N à déplétion connectés en série et fonctionnant en tant que résistances non linéaires. Chacun de ces transistors MOS a sa grille connectée à sa source. Il est indiqué que, pendant les phases de coupure, le courant d'extinction Ioff correspond pour l'essentiel au courant dans le détecteur 2. Ce courant d'extinction non nul n'est souvent pas un inconvénient pour la fonction recherchée, pour autant qu'il soit assez faible, car il peut en particulier être utilisé commne signal de détection après le déclenchement du disjoncteur. Toutefois, il existe des applications dans lesquelles on souhaite avoir un courant d'extinction d'intensité nulle, et ce d'autant plus que, au delà de la tension VD, contrairement à ce qui est représenté de façon simplifiée dans la figure 1, le courant Ioff croît avec la tension. Ainsi, un objet de la présente invention est de réali- ser un composant statique monolithique limiteur de courant et disjoncteur qui présente une très forte impédance série dans l'état de disjonction. Pour atteindre ces objets ainsi que d'autres, la présente invention prévoit un composant microdisjoncteur statique autoblocable comprenant un premier transistor MOS à déplétion d'un premier type connecté par son drain à une première borne principale et par sa grille à une deuxième borne principale, un deuxième transistor MOS à déplétion de type complémentaire connecté par son drain à la deuxième borne principale et par sa source à la source du premier transistor, et un troisième transistor MOS à déplétion du premier type connecté par son drain à la première borne principale, par sa grille à la deuxième borne principale, et par sa source à la grille du deuxième transistor. Selon un mode de réalisation de la présente invention, les premier et troisième transistors MOS à déplétion sont de type IGBT. Selon un mode de réalisation de la présente invention, le composant comprend en outre une diode Zener connectée entre grille et drain du deuxième transistor. Selon un mode de réalisation de la présente invention, les premier et troisième transistors MOS sont de type vertical et le deuxième de type latéral. Selon un mode de réalisation de la présente invention, le composant est réalisé dans un substrat de silicium de type N. Par rapport à la solution décrite dans la demande de brevet susmentionnée, on notera que, selon la présente invention, les fonctions de limiteur, de détecteur et de disjoncteur sont imbriquées dans des mêmes composants, le seuil de disjonction étant déterminé par une tension de seuil de transistor MOS. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente la caractéristique courant- tension d'un dispositif limiteur-disjoncteur; les figures 2A et 2B sont deux schémas sous forme de blocs illustrant deux exemples d'architecture générale d'un dispositif limiteur-disjoncteur; la figure 3 représente le schéma d'un composant limiteur-disjoncteur selon la présente invention; et la figure 4 représente un exemple de réalisation du composant limniteur-disjoncteur selon la présente invention. Un composant selon la présente invention met en oeuvre le circuit illustré en figure 3 qui est destiné à être connecté à deux bornes A et K, la borne A étant positive par rapport à la borne K. Deux transistors MOS à déplétion à canal N NMOSD1 et NMOSD2 ont leurs drains connectés à la borne A et leurs grilles connectées à la borne K. Un transistor MOS à canal P PMOD a sa source connectée à la source du transistor NMOSD1, sa grille connectée à la source du transistor NMOSD2 et son drain relié à la borne K. Le substrat du transistor PMOSD est flottant, ce qui permet, pendant ses phases de conduction et de blocage, de fixer son potentiel au voisinage de la tension de drain grâce au phénomène d'autoblindage obtenu dans une structure intégrée de type MOS multicellulaire Ainsi, on peut considérer que le transistor NMOSD1 a sa source connectée à sa grille par l'intermédiaire du transistor PMOSD et que le transistor PMOSD a sa grille reliée à sa source par l'intermédiaire des transistors NMOSD2 et NMOSD1. Le circuit de la figure 3 passe par trois phases de fonctionnement qui correspondent sensiblement à ce qui est repré- senté en figure 1. Dans une première phase, les transistors à déplétion NMOSD1 et PMOSD fonctionnent comme deux résistances de faible valeur en série et le courant croît proportionnellement à la tension jusqu'à atteindre une valeur Ion. Dans une deuxième phase, l'un ou l'autre des transis- tors NMOSD1 et PMOSD entre en saturation et limite la valeur du courant à la valeur Ion susmentionnée. Dans une troisième phase, on passe à un état de disjonction. Ensuite, le transistor NMOSD2 se bloque à son tour. Pour expliquer l'entrée dans la phase de disjonction, il faut distinguer le cas o le transistor NMOSD1 entre le premier en saturation du cas o le transistor PMOSD entre le premier en saturation. Pour un disjoncteur donné, ce choix se fait lors de l'étape de conception en réglant les paramètres physiques et technologiques de la région de canal de ces deux dispositifs. Dans le cas o le transistor NMOSD1 entre le premier en saturation, quand la tension VA continue à croître, on arrive à un stade o le potentiel VG sur la grille du transistor PMOSD (qui est sensiblement égal au potentiel de la borne A du fait que le transistor NMOSD2 est un transistor à déplétion qui est conducteur à ce moment là) devient supérieur à la tension de seuil définie entre la grille et le substrat de ce transistor. Comme indiqué précédemment, la tension de substrat est, dans ces conditions, voisine de la tension de drain (point K). Ainsi le transistor PMOSD se bloque. La tension source-drain augmente alors faisant croître le potentiel du point S. Lorsque la tension de ce point S devient supérieure à la tension de seuil du transistor NMOSD1, ce dernier se bloque à son tour. La tension anode-cathode continue de croître et le potentiel de la source du transistor NMOSD2 suit cette valeur (moins la chute de tension dans ce transistor). Ainsi le transistor NMOSD2 se bloque à son tour lorsque la tension source- grille qui lui est appliquée devient égale à sa tension de seuil. Il est clair que la tension de seuil du transistor NMOSD2 doit être supérieure à celle des deux autres transistors. Dans cette configuration, les trois transistors sont à l'état bloqué et aucun courant de fuite ne traverse en principe le disjoncteur. Si toutefois un courant dû à une variation dVAK/dt et/ou un courant de fuite sous le seuil existent dans le transistor NMOSD2, il est prudent de placer une diode Zener comme cela est indiqué en figure 3 afin de protéger la grille du transistor PMOSD. Dans le cas o le transistor PMOSD entre le premier en saturation, quand le potentiel sur la borne A continue à croître, le potentiel VS sur la source S du transistor NMOSD1 devient supérieur au potentiel de grille de ce transistor. Quand la différence excède la tension de seuil de ce transistor NMOSD1, celui-ci se bloque. La tension VAK continue de croître, le potentiel du point G croît également, et le transistor PMOSD se bloque à son tour pour les mêmes raisons que précédemment. Les transistors NMOSD1 et PMOSD sont bloqués et le transistor NMOSD2 se bloque à son tour car la tension VAK continue de croître et le potentiel de source du transistor NMOSD2 atteint une valeur telle que sa tension source-grille devient égale puis supérieure à sa tension de seuil. Naturellement, les précautions prises précé- denmment au niveau des tensions de seuil et des protections envisagées restent de rigueur. Le circuit selon la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, celui-ci comprendra que le fonction- nement du circuit reste le même si les transistors NMOSD1 et NMOSD2 sont remplacés par des transistors IGBT. La figure 4 représente un exemple de réalisation mono- lithique du circuit de la figure 3. Conformément à l'usage, la figure 4 constituant une vue en coupe de composant semiconducteur n'est pas à l'échelle. L'homme de l'art se référera à ses connaissances générales pour la détermination des épaisseurs et des niveaux de dopage des diverses couches. Les surfaces occupées par ces diverses couches ou le nombre de cellules constituant un composant élémentaire seront, de façon connue, choisis en fonction de la technologie utilisée et des impératifs de dissipation de puissance. De même, les distances entre les divers caissons P seront optimisées afin d'assurer un effet d'autoblindage. En figure 4, on a représenté de façon classique et très schématique, respectivement de droite à gauche, une cellule d'un transistor MOS vertical constituant le transistor NMOSD1, un transistor MOS latéral constituant le transistor PMOSD, une cellule d'un transistor MOS vertical constituant le transistor NMOSD2, et une diode Zener Z. Le transistor MOS vertical NMOSD1 est formé dans une tranche de silicium 11 de type N à faible niveau de dopage comprenant du côté de sa face arrière une couche 12 fortement dopée de type N permettant la réalisation d'un contact ohmique avec une métallisation d'anode Ml recouvrant la face arrière. Le transistor NMOSD1 comprend une ou plusieurs cellules dont chacune est formée dans un caisson de type P faiblement dopé 14 ayant par exemple en vue de dessus une forme hexagonale ou carrée. Du côté de la face supérieure du caisson 14 est formée une région 15 de type N ayant sensiblement une forme en anneau. La partie supé- rieure du caisson 14 entre la périphérie externe de l'anneau 15 et la périphérie externe du caisson 14 est occupée par une région de type N faiblement dopée 16 revêtue d'un isolant de grille 17. La partie centrale du caisson 14 correspond généralement à une région de type P plus fortement dopée 18. La surface supérieure de la région 18 et d'au moins une partie de l'anneau 15 est revêtue d'une métallisation M2. L'isolant de grille 17 est revêtu d'une métallisation M3. La métallisation Mi de face arrière correspond au drain du transistor MOS, relié à la borne A, et la métallisation M2 constitue, au-dessus de la région 15, le contact de source et, au-dessus de la région 18, le contact de substrat. Le transistor NMOSD2 est réalisé conmme le transistor NMOSD1 et comprend des régions 24 à 28 correspondant respecti- vement aux régions 14 à 18 et des métallisations M4 et M5 corres- pondant respectivement aux métallisations M2 et M3. Bien entendu, le transistor NMOSD2 qui n'a pas pour fonction de laisser passer du courant aura une surface très inférieure à celle du transistor NMOSD1. Ces composants sont susceptibles de diverses variantes de réalisation bien connues de l'homme de métier. Notamment, la couche semiconductrice de face arrière 12 de type N fortement dopée peut être remplacée par une couche de type P fortement dopée. On obtient alors des composants dits transistors bipolaires à grille isolée (IGBT) à déplétion (IGBTD). Le transistor latéral PMOSD comprend deux régions diffusées de type P fortement dopées 31 et 32 séparées par une région de type P faiblement dopée 33 (région de canal). Des métallisations M6 et M7 sont respectivement formées sur les régions 31 et 32 et une métallisation de grille M8 est formée au- dessus de la région de canal (avec interposition d'une couche isolante). La diode Zener Z peut être constituée d'une région N+ 41 formée dans un caisson P+ 42, la région 41 étant revêtue d'une métallisation Mil et la région 42 d'une métallisation M12. Les métallisations M2 et M6 sont connectées l'une à l'autre et correspondent à la connexion des sources des transistors NMOSD1 et PMOSD. Les métallisations M8, M4 et Mll sont interconnectées et correspondent à la connexion de la grille du transistor PMOSD à la source du transistor NMOSD2 et à la cathode de la diode Zener Z. Les autres métallisations sont reliées à la borne K, comme cela est indiqué par une flèche. EXEMPLE NUMERIOUE Uniquement à titre d'exemple et sans que cela constitue une limitation de la présente invention, on va indiquer ci- dessous des valeurs numériques possibles applicables à la struc- ture représentée schématiquement en figure 4. Cette structure peut être formée à partir d'une tranche de silicium de type N dans un plan ayant une résistance de couche de 30 ohm.cm. Si l'on désigne par Cs la concentration superficielle d'une région et par xj la profondeur de jonction, on peut choisir pour les diverses régions les paramètres suivants. Cs (at/cm3) xj (m) régions P+ 1,1.1019 4,35 régions P 2.1017 2,5 régions N+ 6.l019 1,15 canaux N 3.1016 Les épaisseurs de grilles peuvent être de l'ordre de nm. Les dimensions horizontales des caissons sont celles couramment choisies dans le domaine des transistors MOS de puissance, c'est-à-dire de l'ordre de 25 à 50 pm. Avec de tels paramètres, on obtient des dispositifs supportant des tensions de 600 à 1500 V, dont le courant Ion est de 1 à 5 A et dont le courant Ioff est pratiquement nul. Bien entendu, comme on l'a déjà indiqué au cours de cette description, chacun des éléments décrits à titre d'exemple est susceptible de diverses variantes et pourra être constitué d'une ou plusieurs cellules. REVENDICATIONS 1. Composant microdisjoncteur statique autoblocable, caractérisé en ce qu'il comprend: un premier transistor MOS à déplétion (NMOSD1) d'un premier type connecté par son drain à une première borne princi- pale (A) et par sa grille à une deuxième borne principale (K), un deuxième transistor MOS à déplétion (PMOSD) de type complémentaire connecté par son drain à la deuxième borne princi- pale et par sa source à la source du premier transistor, et un troisième transistor MOS à déplétion (NMOSD2) du premier type connecté par son drain à la première borne princi- pale (A), par sa grille à la deuxième borne principale (K), et par sa source à la grille du deuxième transistor. 2. Composant selon la revendication 1, caractérisé en ce que les premier et troisième transistors MOS à déplétion sont de type IGBT. 3. Composant selon la revendication 1, caractérisé en ce qu'il comprend en outre une diode Zener connectée entre grille et drain du deuxième transistor. 4. Composant selon la revendication 1, caractérisé en ce que les premier et troisième transistors MOS sont de type vertical et le deuxième de type latéral. 5. Composant selon la revendication 4, caractérisé en ce qu'il est réalisé dans un substrat de silicium de type N.