Brevet FR2756103A1 — publié le 19980522

FABRICATION DE CIRCUITS INTÉGRÉS BIPOLAIRES/CMOS ET D'UN CONDENSATEUR La présente invention concerne une filière de fabrica- tion de circuits intégrés susceptibles de contenir notamment des composants bipolaires et MOS complémentaires (CMOS). Ce type de filière est habituellement appelé filière BICMOS. Un objet de la présente invention est de prévoir une telle filière dans laquelle les dimensions d'un élément dessiné sur un masque peuvent être d'une dimension inférieure ou égale à 0,4 um, par exemple 0,2 à 0,35 pm. Un objet plus particulier de la présente invention est de prévoir une telle filière dans laquelle les propriétés des composants de type MOS et celles des composants de type bipolaire sont optimisées. Un autre objet de la présente invention est de prévoir une telle filière qui soit compatible avec des filières connues de fabrication de composants CMOS. Un autre objet de la présente invention est de prévoir une telle filière qui soit aussi simple que possible pour attein- dre les résultats visés. Un autre objet de la présente invention est de prévoir une telle filière qui se prête à la fabrication de condensateurs à forte capacité par unité de surface. Pour atteindre ces objets, la présente invention pré- voit un procédé de fabrication dans lequel on réalise successive- ment les couches enterrées des transistors bipolaires, les tran- sistors CMOS, les transistors bipolaires, puis les inter- connexions, pour décorréler les caractéristiques des transistors MOS de celles des transistors bipolaires et optimiser chacun de ces composants. Après formation des transistors MOS, une couche de protection permet de protéger les transistors MOS pendant la formation des transistors bipolaires. Cette même couche de pro- tection est ensuite utilisée comme masque pour la formation de zones siliciurées. Plus particulièrement, la présente invention prévoit un procédé de fabrication d'un circuit intégré comprenant des transistors MOS complémentaires et un transistor bipolaire de type NPN, comportant les étapes suivantes: former une couche épitaxiée de type N sur un substrat de type P, une couche enterrée étant prévue au moins à l'emplacement du transistor bipolaire, former une couche d'oxyde épais aux emplacements autres que les emplacements des caissons des transistors MOS, d'une région de puits collecteur du transistor bipolaire et d'une région de base-émetteur du transistor bipolaire, former les transistors MOS et le puits collecteur du transistor bipolaire, recouvrir l'ensemble de la structure d'une couche de protection comprenant une première couche d'oxyde de silicium et une première couche de nitrure de silicium, ouvrir la couche de protection à l'emplacement d'émet- teur-base du transistor bipolaire, former une première couche de silicium polycristallin ou amorphe dopée de type P, une deuxième couche de nitrure de silicium et une deuxième couche d'oxyde d'encapsulation, ouvrir ces trois dernières couches au centre de la région d'émetteur-base du transistor bipolaire, faire diffuser le dopant contenu dans la première couche de silicium dans la couche épitaxiée sous-jacente, pour former la base extrinsèque du transistor bipolaire, implanter un dopant de collecteur de type N, implanter un dopant de type P pour former la base intrinsèque du transistor bipolaire, déposer une troisième couche de nitrure de silicium, déposer une deuxième couche de silicium polycristallin, graver de façon anisotrope la deuxième couche de silicium polycristallin pour laisser en place des espaceurs dans les portions verticales de celle-ci, et éliminer les parties apparentes de la troisième couche de nitrure de silicium, déposer une troisième couche de silicium polycristallin dopée de type N et faire diffuser le dopant pour former l'émetteur du transistor bipolaire, déposer une couche isolante planarisée, et procéder aux métallisations. Selon un mode de réalisation de la présente invention, la première couche d'oxyde de silicium a une épaisseur de l'ordre de 20 nm et les première à troisième couche de nitrure de silicium ont une épaisseur de l'ordre de 30 nm. Selon un mode de réalisation de la présente invention, la première couche de silicium a une épaisseur de l'ordre de 200 nm et la deuxième couche d'oxyde de silicium a une épaisseur de l'ordre de 300 nm. Selon un mode de réalisation de la présente invention, la première couche de silicium est obtenue par dépôt de silicium amorphe non dopé puis par implantation superficielle de BF2. Selon un mode de réalisation de la présente invention, lors de l'étape d'ouverture de la première couche de silicium polycristallin ou amorphe dopée de type P, de la deuxième couche de nitrure de silicium et de la deuxième couche d'oxyde d'encapsulation, il est formé dans la deuxième couche d'oxyde d'encapsulation une ouverture plus étendue que dans la deuxième couche de nitrure de silicium, d'o il résulte que, lors du dépôt de la troisième couche de nitrure de silicium, celle-ci présente une surface de contact plus importante avec la deuxième couche de nitrure de silicium. Selon un mode de réalisation de la présente invention, ce procédé comprend en outre, avant l'étape de dépôt de la troisième couche de silicium polycristallin dopée de type N, l'étape consistant à effectuer une ouverture dans la deuxième couche d'oxyde d'encapsulation, pour exposer une portion de la deuxième couche de nitrure de silicium, d'o il résulte que, au niveau de cette ouverture, les première et troisième couches de silicium polycristallin forment un condensateur dont le diélectrique est constitué d'une portion de la deuxième couche de nitrure de silicium. Selon un mode de réalisation de la présente invention, ladite ouverture est formée au-dessus d'une zone d'oxyde épais. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures 1 à 10 sont des vues en coupe schématiques illustrant des étapes successives de fabrication d'un mode de réalisation d'un transistor MOS à canal N, d'un transistor MOS à canal P et d'un transistor bipolaire de type NPN selon la pré- sente invention; et la figure 11 est une vue en coupe schématique agrandie d'un transistor bipolaire de type NPN et d'un condensateur obtenus selon la présente invention. Comme cela est usuel dans le domaine de la représenta- tion des composants semiconducteurs, les diverses vues en coupe ne sont pas tracées à l'échelle. Les dimensions latérales et transversales des diverses couches et régions sont arbitrairement dilatées ou rétrécies pour faciliter le tracé des figures. De façon générale dans la suite de la description, on désignera le côté gauche des figures 1 à 10 dans lequel est formé un composant CMOS par l'appellation côté CMOS et le côté droit de ces figures dans lequel est formé un transistor bipolaire de type NPN par l'appellation côté bipolaire. Dans ce qui suit, on décrit la fabrication d'un transistor MOS à canal N, d'un transistor MOS à canal P et d'un transistor bipolaire de type NPN. Bien entendu, dans une réalisation pratique, on formera simultanément de nom- breux composants identiques, ainsi qu'éventuellement d'autres types de composants élémentaires. Selon un aspect de la présente invention, les étapes initiales correspondent à des étapes connues de fabrication de circuits intégrés CMOS de très petites dimensions (dimension minimum, ou dimension de grille, inférieure à 0,35 jm). Comme le représente la figure 1, on part d'un substrat 1 de type P sur lequel est formée une couche épitaxiale 2 de type N. Cette couche épitaxiale est relativement mince, par exemple d'une épaisseur de l'ordre de 1 à 1,2 lm. Avant la croissance de la couche épitaxiale, on prévoit si on le souhaite des couches enterrées de types appropriés dans les zones o doivent être formés des caissons N ou P de transis- tors CMOS et l'on forme une couche enterrée 3 de type N+ du côté bipolaire. Comme le représente la figure 2, du côté MOS, on déli- mite les régions des transistors MOS par des ouvertures dans une couche d'oxyde épais 5 formée par toute technique connue. On implante, à travers l'oxyde épais ou une région d'oxyde mince 6 formée dans les ouvertures, des caissons 8 de type N et des caissons 9 de type P, de façon classique. Ces caissons sont par exemple formés par une succession de trois implantations dont l'une traverse l'oxyde épais 5 dans des régions non-masquées. Ces caissons N et P sont destinés respectivement à des transistors MOS à canal P et à des transistors MOS à canal N. Le niveau de dopage en surface (quelques 1016 at./cm3) détermine la tension de seuil des transistors. Dans le cas général, les caissons P (associés à une couche enterrée P+) sont en contact électrique avec le substrat P. On pourra toutefois prévoir de former certains au moins des caissons P sur une couche enterrée de type N. Les caissons N sont complètement isolés puisqu'ils débouchent dans le substrat P et ils sont isolés latéralement par des régions P formées comme les caissons P. Simultanément, côté bipolaire, on délimite dans l'oxyde épais 5 une région dans laquelle sera formée une diffusion pro- fonde de reprise de contact de collecteur ou puits collecteur 10 rejoignant la couche enterrée 3. Ce puits collecteur est formé par au moins certaines des implantations réalisées pour former le caisson 8 de type N, ou bien par une implantation spécifique de type N+. Ce puits collecteur peut aussi être formé ultérieurement en même temps que les sources et drains des transistors MOS à canal N. Egalement, on délimite dans l'oxyde épais une zone 11 dans laquelle seront formés la base et l'émetteur d'un transistor bipolaire de type NPN. Pendant les diverses implantations de caissons N et P, cette zone 11 est masquée. Comme le représente la figure 3, du côté MOS, on forme de façon classique des grilles isolées 13 et 14 des transistors MOS; on réalise des premières implantations (LDD); on forme des espaceurs 15 et 16; et on réalise des implantations de drains et de sources. Dans le caisson 8, les implantations sont de type P et, dans le caisson 9, les implantations sont de type N. En même temps que l'on fait les implantations de sources et de drains des transistors à canal N dans les caissons P, on réalise une diffu- sion de type N fortement dopée 18 à la surface du puits collec- teur 10 pour améliorer la prise de contact ultérieure. On effectue ensuite un recuit thermique rapide (1025 C). Après cette étape, à la fin de laquelle l'essentiel des transistors MOS a été réalisé (sauf les éventuelles siliciura- tions de prise de contact et les métallisations), on procède à la réalisation du transistor bipolaire de type NPN. A l'étape illustrée en figure 4, on dépose sur l'ensem- ble de la structure, par voie chimique en phase vapeur, une double couche de protection comprenant une couche d'oxyde de silicium 21 ayant par exemple une épaisseur de l'ordre de 20 nm suivie d'une couche de nitrure de silicium 22 ayant par exemple une épaisseur de l'ordre de 30 nm. Cette couche 21-22 est ouverte dans la zone 11 o l'on souhaite former la région émetteur-base d'un transistor bipolaire. On notera que le positionnement de cette ouverture n'est pas critique puisqu'elle s'arrête sur des régions d'oxyde épais. A l'étape illustrée en figure 5, on dépose sur l'ensem- ble de la structure une couche de silicium 23 ayant par exemple une épaisseur de l'ordre de 200 nm suivie d'une couche de nitrure de silicium 20 ayant par exemple une épaisseur de l'ordre de 30 nm et d'une couche d'oxyde d'encapsulation 24 ayant par exemple une épaisseur de l'ordre de 300 nm. La couche de silicium 23 doit être dopée de type P puisqu'elle servira comme on le verra ci-après de source de dopage pour la base extrinsèque du transistor NPN et sera appelée silicium polycristallin de base. Bien qu'elle soit désignée sous l'appellation silicium polycristallin, il pourra aussi s'agir de tout type de couche de silicium déposé, par exemple du silicium amorphe. De préférence, selon un aspect de la présente invention, on procède d'abord au dépôt d'une couche 23 de silicium polycris- tallin ou amorphe non dopé et l'on procède ensuite à une implan- tation d'un dopant de type P dans cette couche. De préférence, on implante du bore sous forme de BF2 à très forte dose (1015 à 1016 at. /cm2) et à faible énergie de sorte que le bore implanté se concentre dans la partie supérieure de la couche en évitant toute implantation de bore dans le substrat de silicium sous-jacent dans la région 11. A l'étape illustrée en figure 6, on procède à une ouverture des couches 24, 20 et 23 dans la partie centrale de la région 11. Cette ouverture a par exemple une largeur comprise entre 0,4 et 0,8 gm et pénètre dans le silicium monocristallin de moins de 50 nm. La gravure de la couche d'oxyde de silicium 24 est de préférence réalisée de sorte que, après gravure, cette couche soit légèrement en retrait par rapport au contour de l'ouverture formée dans la couche de nitrure de silicium 20. Ceci est relativement simple à obtenir en jouant sur les paramètres de gravure (pression, gaz...) Il apparaît ainsi une marche 27 dans la zone d'ouverture de la couche de nitrure de silicium 20. On procède ensuite à une implantation d'un dopant de type N pour définir le collecteur 30 du transistor NPN. Ce col- lecteur est donc auto-aligné sur l'ouverture. L'implantation N est réalisée à dose moyenne et forte énergie (par exemple, 1012 à 1014 at. /cm2 sous 500 keV). On obtient ainsi une région effective de collecteur d'étendue latérale limitée sensiblement égale à celle de la base intrinsèque qui est formée ensuite. Ceci contri- bue à l'obtention d'un transistor NPN de faible capacité parasite entre collecteur et base extrinsèque. L'implantation est opti- misée (par exemple, par implantations successives) pour que le profil du collecteur fournisse le meilleur compromis possible entre, d'une part, la résistance de collecteur et le temps de transit dans ce collecteur et, d'autre part, l'obtention de tensions de claquage suffisamment élevées émetteur-collecteur (typiquement 4 volts) et base-collecteur et d'une faible capacité base-collecteur. On notera aussi que cette implantation de collecteur permet de choisir au préalable une couche épitaxiée 2 de dopage et d'épaisseur propres à optimiser les transistors CMOS et d'optimiser ensuite indépendamment les caractéristiques des transistors NPN. Notamment, cette couche épitaxiée pourra être plus épaisse que si elle devait servir directement de couche de collecteur du transistor NPN. Comme le représente la figure 7, après élimination de la résine de masquage, on procède à une oxydation thermique pen- dant laquelle il se forme une mince couche d'oxyde thermique 31 d'une épaisseur de l'ordre de 5 à 10 nm et pendant laquelle le bore contenu dans la couche de silicium polycristallin 23 commence à diffuser dans la couche épitaxiée sous-jacente pour former une région de base extrinsèque 32 ayant par exemple une profondeur de jonction de l'ordre de 100 nm. Cette diffusion est ensuite complétée par le recuit final de la structure bipolaire. On procède alors à une implantation de type P à travers l'oxyde 31 pour former une région de base intrinsèque 33 au centre de l'ouverture dans les couches 23, 20 et 24. Cette base intrinsèque est de préférence implantée au bore à faible énergie (par exem- ple, 1013 at./cm2 sous 5 keV). Le contact avec le silicium polycristallin 23 résulte de la diffusion latérale du bore du silicium polycristallin. On procède alors à un dépôt uniforme d'une nouvelle couche mince 40 de nitrure de silicium (30 nm) puis d'une couche de silicium polycristallin (100 nm). La couche de silicium poly- cristallin est ensuite gravée de façon anisotrope de façon qu'il n'en demeure que des espaceurs 43 sur les flancs de l'ouverture ménagée dans les couches 23, 20 et 24. On procède ensuite à une gravure uniforme de la couche de nitrure de silicium 40, de sorte que du nitrure de silicium reste en place seulement dans les régions 44 o il est protégé de la gravure (chimique ou plasma) par les espaceurs 43 de silicium polycristallin. L'ensemble du nitrure 44 et des espaceurs 43 définit donc une ouverture plus petite que l'ouverture initialement formée dans les couches 23, 20 et 24 pour la définition de la base intrinsèque. Cette ouver- ture plus petite est l'ouverture d'émetteur. Si les espaceurs ont une largeur de l'ordre de 150 nm chacun, cette petite ouverture a une largeur de l'ordre de 0,5 Mm. Selon un aspect de la présente invention, la nouvelle couche mince de nitrure de silicium 40 se "soude" pendant son dépôt aux parties apparentes du contour de l'ouverture formée dans la couche de nitrure de silicium 20. La prévision de la marche 27 susmentionnée favorise l'adhérence entre les deux couches de nitrure 20 et 40, de même qu'un nettoyage soigné de la structure avant le dépôt de la couche 40. Un avantage de la prévision de la couche de nitrure de silicium 20 résulte de cette "soudure" avec la couche de nitrure de silicium 40 qui entraîne que toute pénétration de produit de gravure ou toute surgravure plasma à l'interface verticale entre la portion de nitrure de silicium 44 et la couche d'oxyde de silicium 24 est bloquée par cette couche de nitrure 40. On évite ainsi tout risque de court-circuit entre la couche de silicium polycristallin 23 et des couches conductrices ultérieures, et notamment la couche de silicium polycristallin 46 qui sera décrite ci-après. A l'étape illustrée en figure 8, une portion de la couche d'oxyde de silicium 24 est éliminée à un emplacement 34 pour dégager une portion de la couche de nitrure de silicium 20, de préférence au-dessus d'une zone d'oxyde épais 5. A l'étape illustrée en figure 9, la couche mince d'oxyde 31 au fond de l'ouverture, qui avait servi de protection pendant l'implantation d'émetteur (bore) et d'arrêt de gravure de la couche de nitrure de silicium 40, est soigneusement nettoyée, par exemple dans un bain d'acide fluorhydrique dilué. On dépose une couche de silicium polycristallin fortement dopé de type N qui est ensuite gravée pour laisser en place une région 46 qui pénètre dans l'ouverture d'émetteur et une région 35 qui recouvre l'ouverture 34. Cette région 35 de la couche de silicium poly- cristallin dopé forme une électrode d'un condensateur dont l'au- tre électrode correspond à une région du silicium polycristallin de base 23 qui sera gravée lors d'une étape ultérieure. Ceci permet de former des condensateurs de forte capacité étant donné la constante diélectrique élevée du nitrure de silicium et la faible épaisseur (de l'ordre de 30 nm) de la couche de nitrure de silicium 30. On notera que, pendant les étapes de fabrication du transistor NPN, les régions o ont été formés les transistors MOS sont protégées par la couche d'oxyde 21, la couche de nitrure 22, la couche de silicium polycristallin de base 23, la couche de nitrure 20 et la couche d'oxyde 24. Cet empilement de couches assure une protection très efficace contre toute pollution éven- tuelle et contre toute traversée par les dopants implantés pour la formation du transistor bipolaire. A l'étape illustrée en figure 10, on a éliminé les couches d'oxyde 24, de nitrure 20 et de silicium polycristallin de base 23 en dehors de la région d'émetteur-base du transistor bipolaire et d'autres régions éventuelles comportant des disposi- tifs utilisant des portions de la couche de silicium polycristal- lin de base 23 (résistances, capacités...) et notamment la région o l'on a formé le condensateur à diélectrique en nitrure de silicium. Puis l'on dépose une couche d'oxyde de silicium d'encapsulation 47. Après cela, on procède à un recuit de pénétration du dopant contenu dans la couche de silicium polycristallin 46 au centre de la région de base du transistor pour former son émet- teur 49 de type N. Les recuits associés au transistor bipolaire assurent une réactivation électrique des dopants et conduisent à des profondeurs de jonction de l'ordre de 60 nm. Les recuits sont du type recuit thermique rapide et/ou au four. Le traitement thermique (30 s, 1000 C) est plus léger que pour les transistors MOS qui ne sont donc pas affectés. On élimine ensuite les couches d'oxyde de silicium d'encapsulation 47, de nitrure de silicium 22 et d'oxyde de silicium de protection 21 au- dessus des zones actives et/ou de silicium polycristallin que l'on souhaite siliciurer et un sili- ciure métallique est formé sélectivement au-dessus des régions exposées de silicium mono et polycristallin. La figure 11 représente à plus grande échelle la structure finale de la région d'émetteur-base du transistor bipo- laire et du condensateur obtenus par le procédé selon la présente invention. On a procédé au dépôt d'une couche isolante de planari- sation 51 par tout procédé connu, par exemple par dépôt d'une couche de verre dopé au bore et au phosphore (BPSG) et recuit, puis on a ouvert cette couche et d'éventuelles couches sous- jacentes aux emplacements o l'on veut prendre des contacts. On a seulement représenté les contacts d'émetteur 55, de base 56, et d'une électrode de condensateur 57. Dans un mode de réalisation particulier, et pour donner un exemple d'ordres de grandeur, on pourra choisir de réaliser une structure avec les données numériques suivantes (o e désigne une épaisseur, et Cs une concentration superficielle ou une concentration moyenne pour une couche homogène): substrat 1: Cs = 1015 at./cm3, couche épi 2: Cs = 1016 at./cm3, e = 0,8 à 1,4 gm, couche enterrée 3: Cs = 1020 at./cm3, oxyde 5: e = 0,5 gm, sources et drains N ou P: Cs = 1020 at./cm3, e = 0,15 nm. Le procédé de fabrication selon la présente invention, tout en étant parfaitement compatible avec les filières existan- tes de fabrication de transistors CMOS à haute définition, permet de réaliser un transistor bipolaire dont les régions de collec- teur, de base intrinsèque et d'émetteur sont auto-alignées et dans lequel les risques de court-circuit émetteur-base sont pratiquement éliminés, quel que soit le traitement utilisé pour nettoyer la fenêtre d'émetteur. La même couche de nitrure de silicium sert à éviter les risques de court-circuit et sert de diélectrique de condensateur formé entre des portions de silicium polycristallin de base et d'émetteur Ce transistor bipolaire présente de nombreux avantages. Ses performances ne souffrent pas de la présence des transistors cMOS. Il peut en particulier être utilisé aux radiofréquences (fréquence de coupure supérieure à 40 GHz). La très forte trans- conductance et le faible bruit du transistor bipolaire le rendent apte à des applications analogiques. En particulier, le contact de base (en silicium polycristallin P+) permet une forte réduc- tion de la résistance de base d'o un facteur de bruit RF inté- ressant. Ainsi, le transistor bipolaire peut être utilisé en lieu et place de certains transistors AsGa avec un coût moindre et la possibilité de l'associer sur une même puce à un circuit CMOS très performant. L'homme de l'art notera que d'autres composants peuvent être imaginés en utilisant la filière selon la présente invention et que celle-ci est susceptible de diverses variantes et modifi- cations. Notamment, les diverses valeurs numériques indiquées l'ont été uniquement à titre d'exemple. De plus divers composants élémentaires pourront être réalisés avec ou sans couche enterrée de l'un ou l'autre type de conductivité. REVENDICATIONS 1. Procédé de fabrication d'un circuit intégré compre- nant des transistors MOS complémentaires et un transistor bipo- laire de type NPN, comprenant les étapes suivantes: former une couche épitaxiée (2) de type N sur un subs- trat (1) de type P, une couche enterrée (3) étant prévue au moins à l'emplacement du transistor bipolaire, former une couche d'oxyde épais aux emplacements autres que les emplacements des caissons (8, 9) des transistors MOS, d'une région de puits collecteur (10) du transistor bipolaire et d'une région (11) de base-émetteur du transistor bipolaire, former les transistors MOS et le puits collecteur (10) du transistor bipolaire, recouvrir l'ensemble de la structure d'une couche de protection comprenant une première couche d'oxyde de silicium (21) et une première couche de nitrure de silicium (22), ouvrir la couche de protection à l'emplacement d'émet- teur-base du transistor bipolaire, former une première couche de silicium polycristallin ou amorphe (23) dopée de type P, une deuxième couche de nitrure de silicium (20) et une deuxième couche d'oxyde d'encapsulation (24), ouvrir ces trois dernières couches (23, 20, 24) au centre de la région d'émetteur-base du transistor bipolaire, faire diffuser le dopant contenu dans la première couche de silicium (23) dans la couche épitaxiée sous-jacente, pour former la base extrinsèque du transistor bipolaire, implanter un dopant de collecteur de type N (30), implanter un dopant de type P (33) pour former la base intrinsèque du transistor bipolaire, déposer une troisième couche de nitrure de silicium (40), déposer une deuxième couche de silicium polycristallin (43), graver de façon anisotrope la deuxième couche de silicium polycristallin pour laisser en place des espaceurs dans les portions verticales de celle-ci, et éliminer les parties apparen- tes de la troisième couche de nitrure de silicium, déposer une troisième couche de silicium polycristallin (46) dopée de type N et faire diffuser le dopant pour former l'émetteur du transistor bipolaire, déposer une couche isolante planarisée (51), et procéder aux métallisations (53-56). 2. Procédé selon la revendication 1, caractérisé en ce que la première couche d'oxyde de silicium (21) a une épaisseur de l'ordre de 20 nm et les première à troisième couche de nitrure de silicium (22, 20, 40) ont une épaisseur de l'ordre de 30 nm. 3. Procédé selon la revendication 1, caractérisé en ce que la première couche de silicium (23) a une épaisseur de l'ordre de 200 nm et la deuxième couche d'oxyde de silicium (24) a une épaisseur de l'ordre de 300 nm. 4. Procédé selon la revendication 1, caractérisé en ce que la première couche de silicium (23) est obtenue par dépôt de silicium amorphe non dopé puis par implantation superficielle de BF2. 5. Procédé selon la revendication 1, caractérisé en ce que lors de l'étape d'ouverture de la première couche de silicium polycristallin ou amorphe (23) dopée de type P, de la deuxième couche de nitrure de silicium (20) et de la deuxième couche d'oxyde d'encapsulation (24), il est formé dans la deuxième couche d'oxyde d'encapsulation (24) une ouverture plus étendue que dans la deuxième couche de nitrure de silicium (20), d'o il résulte que, lors du dépôt de la troisième couche de nitrure de silicium (40), celle-ci présente une surface de contact plus importante avec la deuxième couche de nitrure de silicium (20). 6. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, avant l'étape de dépôt de la troisième couche de silicium polycristallin (46) dopée de type N, l'étape consistant à effectuer une ouverture dans la deuxième couche d'oxyde d'encapsulation (24), pour exposer une portion de la deuxième couche de nitrure de silicium (20), d'o il résulte que, au niveau de cette ouverture, les première (23) et troisième (46) couches de silicium polycristallin forment un condensateur dont le diélectrique est constitué d'une portion de la deuxième couche de nitrure de silicium (20).5 7. Procédé selon la revendication 6, caractérisé en ce que ladite ouverture est formée au-dessus d'une zone d'oxyde épais (5).