Brevet FR2753326A1 — publié le 19980313

Dispositif de détection de verrouillage d'un circuit de contrôle automatique de gain. L'invention concerne un dispositif de détection de verrouillage d'un circuit de contrôle automatique de gain. Elle trouve une application, par exemple, dans le domaine du traitement de signaux de synchronisation appliqués à l'affichage sur un écran. Pour contrôler l'affichage d'images sur un tube cathodique de moniteur ou de téléviseur et, plus particulièrement, pour contrôler le balayage d'un faisceau d'électrons sur un écran, on utilise des signaux de synchronisation. Les signaux de synchronisation contiennent des informations temporelles permettant de fixer le début des lignes (il s'agit de la synchronisation horizontale) et des trames (il s'agit de la synchronisation verticale). Une trame est l'ensemble des lignes nécessaires pour former une image sur un écran. Les signaux de synchronisation sont des signaux logiques impulsionnels définis principalement par la polarité de leurs impulsions (qui est positive ou négative selon que l'on prenne en compte les fronts montants ou descendants), la fréquence de récurrence des impulsions et leur durée. Les signaux de synchronisation verticale sont transmis directement ou dans un signal composite comprenant à la fois les signaux de synchronisation verticale et horizontale. Un procédé classique, pour contrôler le balayage vertical, consiste à produire, à l'aide d'un oscillateur, un signal en dent de scie à partir du signal impulsionnel de synchronisation verticale reçu. Si le signal reçu est un signal composite, on aura préalablement produit un signal de synchronisation verticale extrait du signal composite, ledit signal extrait étant alors utilisé pour produire le signal en dent de scie. Le signal en dent de scie est classiquement de même fréquence que le signal impulsionnel reçu et d'amplitude fixe (cette dernière caractéristique étant contrôlée par un circuit appelé boucle de contrôle automatique de gain ou CAG). La figure 1 illustre schématiquement un circuit 2 de traitement d'un signal de synchronisation verticale VIN. Il comprend une entrée 4 pour recevoir le signal VIN qui pourra être de polarité positive ou négative. L'affichage vertical étant, en pratique, toujours réalisé de la même manière (du haut de l'écran vers le bas), un circuit 6 d'interface d'entrée reçoit le signal VIN et produit à partir de celui-ci un signal logique impulsionnel SYNC de polarité fixe (par exemple négative) et de fréquence de récurrence identique à celle du signal VIN. Ce signal SYNC est fourni à un circuit 8 de commande d'oscillateur. Ce circuit 8 commande la charge et la décharge d'une capacité 10 aux bornes de laquelle on produit un signal en dent de scie VOSC d'amplitude constante. La capacité 10 est chargée par un courant IOSC fourni par un circuit 12 de contrôle automatique de gain. Un interrupteur (sur la figure 1, il s'agit d'un transistor 14 de type MOS à canal N) et une résistance 16 montés en série sont placés en parallèle aux bornes de la capacité 10. L'interrupteur est commandé par le circuit 8, de sorte que la capacité se charge quand l'interrupteur est ouvert et qu'elle se décharge au travers de l'interrupteur quand ce dernier est fermé. Le signal VOSC est fourni au circuit 8 par le biais d'un amplificateur opérationnel 18 monté en suiveur (on note VOUT le signal fourni par l'amplificateur 18). Le circuit 8 comprend un circuit de comparaison pour comparer le signal VOUT à un potentiel VMIN et un détecteur de front, de telle sorte que le signal en dent de scie VOSC oscille entre la valeur VMIN et une valeur correspondant à l'apparition d'un type de front dans le signal SYNC, par exemple les fronts descendants. De la sorte, le signal VOSC a une fréquence correspondant à la fréquence du signal de synchronisation reçu. Pour assurer que le signal VOSC a une amplitude constante, on utilise le circuit de contrôle automatique de gain qui contrôle le courant de charge de la capacité 10, de sorte que la valeur atteinte par le signal VOSC au moment des fronts descendants dans le signal SYNC correspond à une valeur de consigne. Enfin, le signal VOUT est fourni à un étage de sortie 20 qui va délivrer un signal en dent de scie CDV. L'étage de sortie va, par exemple, régler le gain et la valeur moyenne du signal de sortie CDV. Le signal CDV produit est fourni à un circuit qui le convertit en signal en courant, ce signal en courant étant délivré aux déviateurs verticaux. La figure 2 illustre un exemple de réalisation de circuit 6 d'interface d'entrée. On suppose que l'on produit un signal de sortie SYNC de polarité négative, quelle que soit la polarité du signal VIN reçu. On considérera par ailleurs que le signal VIN est à un potentiel VCC de 5 volts quand il est à l'état haut et à un potentiel de masse GND de 0 volt quand il est à l'état bas, et que le signal SYNC est à un potentiel VH de 8 volts quand il est à l'état haut et au potentiel GND quand il est à l'état bas. Les circuits logiques du circuit 6 seront alimentés par les potentiels VCC, VH et GND. Le circuit 6 comprend un comparateur d'entrée 22 qui reçoit le signal VIN sur son entrée "-" et un potentiel REF1, par exemple de 2 à 2.5 volts, sur son entrée "+". Ce comparateur fournit un signal logique A. Un inverseur 24 reçoit le signal A en entrée et fournit un signal logique B, inverse du signal A. Le signal A commande un interrupteur 26 monté entre la masse et l'entrée d'un inverseur 28. L'interrupteur est ouvert quand le signal A est dans un premier état et il est fermé quand ce signal est dans un deuxième état. Dans l'exemple décrit, le premier état est l'état bas et le deuxième état est l'état haut. Une source de courant 30 fournissant un courant 2I1 et, d'autre part, une capacité 32 sont montées en parallèle avec l'interrupteur 26. Une source de courant 34 est reliée à l'entrée de l'inverseur 28. Elle fournit un courant I1. De la sorte on va charger ou décharger à courant constant la capacité 32, selon que l'interrupteur 26 est fermé ou ouvert. On note VC le potentiel à l'entrée de l'inverseur 28. L'inverseur 28 produit un signal logique D. Ce signal D est inversé dans un inverseur 36 et on note E le signal logique produit par l'inverseur 36. Ce signal E et le signal B sont fournis à une porte logique 38 de type NON~OU à deux entrées qui produit un signal logique SET 1. Par ailleurs, les signaux D et A sont fournis à une porte logique 40 de type NON~OU à deux entrées qui produit un signal logique SET2. Une double bascule 42 de type RS reçoit les signaux SET i et SET2 sur ses entrées d'initialisation (notées S1 et S2). La bascule reçoit par ailleurs des signaux logiques de commande RESET et SECINH sur ses entrées de réinitialisation (notées R1 et R2). Le signal SECENH est, par exemple, produit par un circuit de détection de démarrage de telle sorte qu'il passe d'un premier à un second état quand le circuit est alimenté. On considère ici que les premier et deuxième états sont respectivement l'état bas et l'état haut. Le signal RESET fixe la durée des impulsions dans le signal SYNC. Il est produit typiquement à partir de la détection de deux seuils sur le signal en dent de scie produit par la capacité 10. La bascule 42 produit un signal logique F. Le signal F est inversé dans un inverseur 44 qui produit un signal logique NF, inverse du signal F. Le signal NF est utilisé pour commander un interrupteur 46 monté entre la masse et une première borne d'une capacité 48. La deuxième borne de la capacité 48 est reliée à la masse. Une source de courant 50 fournit un courant I2. Elle est reliée à la première borne de la capacité 48, de sorte que l'on charge ou qu'on décharge la capacité 48 à courant constant selon que l'interrupteur 46 est ouvert ou fermé. On note VC2 la tension aux bornes de la capacité 48. La tension VC2 est comparée à un potentiel fixe REF2, par exemple de 6 à 7 volts, dans un comparateur 52. Ce comparateur produit un signal logique G qui est représentatif du résultat de la comparaison. Ce signal est inversé dans un inverseur 54 qui produit un signal logique NG. Un inverseur 56 inverse le signal NG pour produire le signal logique SYNC. Les signaux SYNC et F sont fournis à une porte logique 58 de type NON~ET à deux entrées qui produit un signal logique NSAMP. Ce signal est inversé dans un inverseur 60 qui produit un signal logique SAMP qui est l'inverse du signal NSAMP. Supposons que le signal VIN est de polarité positive. Les impulsions de synchronisation se caractérisent par un front montant suivi ultérieurement d'un front descendant. Supposons par ailleurs que les signaux SAMI > , B, D, SET1 SET2, F, et VC2 sont à l'état bas, et que les signaux SYNC, A, VC1 et G sont à l'état haut. Quand le front montant marquant le début d'une impulsion apparaît, le signal A passe à l'état bas quand le seuil de basculement du comparateur 22 est atteint. L'interrupteur 26 est alors ouvert et la capacité 32 se décharge à courant constant. Parallèlement, le signal SET1 monte à l'état haut. Il reste dans cet état tant que le seuil de basculement de l'inverseur 28, qui pourra être placé par exemple à 4 volts, n'est pas atteint et que le signal E n'a pas changé d'état. Le signal F va donc passer à l'état haut. Par conséquent, la capacité 48 commence à se charger. Parallèlement, le signal NSAMP passe à l'état bas et le signal SAMP passe à l'état haut. Une fois le seuil REF2 atteint par le signal VC2, le signal G (et par conséquent le signal SYNC) passe à l'état bas. Cela induit le retour à son état initial du signal SAMP. Le potentiel REF2 va fixer le délai pendant lequel le signal SAMP est à l'état haut. Quand le front montant marquant la fin de l'impulsion de synchronisation apparaît, le signal A repasse à l'état haut. On va donc charger à nouveau la capacité 32. Tant que le seuil de basculement de inverseur 28 n'est pas atteint, on a à la fois le signal B à l'état bas et le signal E à l'état bas. Le signal SET2 va donc monter à l'état haut durant ce laps de temps. Une fois ledit seuil atteint, le signal E passe à l'état haut et le signal SET2 repasse à l'état bas. Pour marquer la fin de l'impulsion négative dans SYNC, il suffit de produire un front montant dans le signal RESET. Les signaux sont alors remis à leur état initial. Si on suppose que le signal VIN est de polarité négative, on produira de même un signal SYNC de polarité négative. Par contre, la mise à l'état bas du signal SYNC sera commandée par le signal SET2 qui marquera le début des impulsions de synchronisation. La figure 3 illustre un exemple de réalisation du circuit 12 de contrôle automatique de gain. I1 comprend une entrée 62 pour recevoir le signal VOSC à réguler, une entrée 64 pour recevoir un signal de consigne VREF, une entrée 66 pour recevoir le signal logique SAMP qui commande un échantillonnage, une entrée 68 pour recevoir un signal logique NOSYNCHRO de commande de validation, et une sortie 70 pour fournir le courant IOSC. L'entrée 62 est reliée à un amplificateur 72 monté en suiveur et qui produit un signal VOSCA. L'entrée "+" de l'amplificateur 72 est reliée à l'entrée 62. Son entrée "-" est reliée à sa sortie. L'amplificateur 72 permet d'adapter l'impédance d'entrée du circuit 12, de sorte qu'on ne prélève pas de courant sur la capacité 10. La sortie de l'amplificateur 72 est reliée à l'entrée "+" d'un amplificateur 74. L'entrée "-" de cet amplificateur 74 est reliée d'une part à l'entrée 64 par le biais d'une résistance 76, et d'autre part à sa sortie par le biais d'une résistance 78. La sortie de l'amplificateur 74 est également reliée à un premier pôle d'une capacité 84, par le biais d'une résistance 80 et d'un interrupteur 82 montés en série. L'interrupteur 82 est commandé par le signal SAMP. Les fronts descendants du signal SAMP correspondent aux fronts descendants dans le signal SYNC. L'interrupteur sera réalisé de sorte qu'il soit fermé quand le signal SAMP est à l'état haut et qu'il soit ouvert sinon. Le deuxième pôle de la capacité 84 est relié à une masse. On note VSAMP la tension aux bornes de la capacité 84. Le premier pôle de la capacité 84 est, par ailleurs, relié à l'entrée 64 par le biais d'un interrupteur 86 commandé par le signal NOSYNCHRO, et à l'entrée "+" d'un amplificateur 88 monté en suiveur. L'entrée "-" de l'amplificateur 88 est reliée à sa sortie. L'entrée 64 est reliée à l'entrée "+" d'un amplificateur 92 monté en suiveur. L'entrée "-" de l'amplificateur 92 est reliée à sa sortie. Les sorties des amplificateurs 92 et 88 sont reliées par le biais d'une résistance 90. Un miroir de courant 94 recopie le courant l'o parcourant cette résistance. Une source de courant 96 fournit par ailleurs un courant de référence 10. Le miroir de courant 94 et la source de courant 96 sont reliés à la sortie 70, de sorte que celle-ci fournit le courant IOSC par sommation des courants 10 et l'o. Soit Cosc la valeur de la capacité 10. On a Cosc . VOSC = IOSC . T avec T correspondant à la durée de chargement de la capacité 10, en supposant un déchargement très rapide. 10 est constant, et on a l'o = (VREF - VSAMP) / R avec R la valeur de la résistance 90. En notant V1 le potentiel fourni en sortie de l'amplificateur 74, Vh le potentiel sur l'entrée "-" de cet amplificateur, et R1 et R2 les valeurs des résistances 78 et 76, on a (V1 - Vh) / R1 = (Vh - VREF) / R2. On a donc V1 = A . (Vh-VREF)+VREF, avec A 1 + R1 / R2. Quand l'interrupteur 82 se ferme, alors la capacité 84 se charge jusqu'à ce que VSAMP = V1. Le signal VOSC est alors proche de sa valeur maximale avant la décharge sur front descendant du signal SYNC. On a alors I'0 = A . (VREF - Vh) / R. Le système converge vers Vh = VREF, qui correspond alors quasiment à la valeur maximale atteinte par le signal VOSC, ce signal VOSC oscillant alors entre VMIN et VREF à une fréquence F = 1 / T qui est la fréquence de récurrence des impulsions de synchronisation verticale reçues. Le signal NOSYNCHRO permet d'imposer le potentiel VREF en entrée de l'amplificateur 88, typiquement en l'absence de signal de synchronisation à traiter. On a alors IOSC = I0, et le circuit 2 produit alors un signal VOSC de fréquence dite libre dont la valeur est donnée par la valeur du courant 10. On supposera que l'on impose la fréquence libre par le biais de l'interrupteur 86 lorsque le signal NOSYNCHRO est dans un premier état (par exemple l'état haut) et que cet interrupteur 86 est ouvert quand le signal NOSYNCHRO est dans un deuxième état (par exemple l'état bas). Considérons la précision du circuit 12 illustré sur la figure 2. On peut montrer que: dVSAMP=-R. dIOSC=-R. Cosc. VOSC . dF etdVh=-R. dIOSC / A = - R . Cosc . VOSC. dF / A Si on considère une plage de fréquence s'étendant entre 50 hertz et 165 hertz (exemple correspondant typiquement aux fréquences de balayage vertical dans le domaine des moniteurs), alors dF = 165 - 50 = 115 Hz. Avec R = 18 kfl, Cosc = 150nF, VOSC=3V et A=20, on a dVSAMP = 920 . 10 -3 V et dVh = 45 . 10-3 V Avec VREF = 5 V, on constate que Vh varie entre: VREF - 27 . 10-3 V et VREF + 18 . 10-3 V. Un but de l'invention est de proposer un dispositif de détection de verrouillage de circuit de contrôle automatique de gain, ce dispositif tenant compte de l'erreur induite par le circuit de contrôle automatique de gain. De la sorte, on pourra adapter l'affichage sur un écran au fonctionnement des circuits de traitement des signaux de synchronisation. Quand le circuit de contrôle de gain n'est pas verrouillé, autrement dit tant que le circuit de traitement n'est pas synchrone avec les signaux de synchronisation reçus et que l'affichage est instable, on pourra par exemple agir de sorte à afficher un écran noir, ce qui améliore le confort visuel de l'utilisateur. Ainsi l'invention propose un dispositif de détection de verrouillage d'un circuit de contrôle automatique de gain, le circuit de contrôle automatique de gain recevant un signal à réguler, un signal de consigne et un signal de commande d'échantillonnage pour piloter le fonctionnement de ce circuit, ce circuit de contrôle automatique de gain agissant de sorte que le signal à réguler devienne égal au signal de consigne quand le signal de commande passe d'un premier état à un second état. Le dispositif de détection comprend un comparateur recevant le signal de consigne et le signal à réguler ou un signal représentatif du signal à réguler. Ce comparateur produit deux signaux logiques de sortie dont les états forment une combinaison particulière d'états logiques quand la valeur du signal à réguler est comprise dans un intervalle de valeurs comprenant la valeur du signal de consigne. Le dispositif comprend un moyen logique de comparaison pour reconnaître ladite combinaison particulière d'états logiques et produire un signal logique de comparaison dont l'état est représentatif de la présence ou non de cette combinaison particulière, et un moyen de mémorisation pour mémoriser l'état du signal produit par le moyen logique de comparaison, ce moyen de mémorisation étant piloté par le signal de commande d'échantillonnage. D'autres avantages et particularités apparaîtront à la lecture de la description qui suit d'un exemple de réalisation de l'invention, à lire conjointement aux dessins annexés dans lesquels - la figure 1 représente schématiquement un circuit de traitement d'un signal de synchronisation verticale, - la figure 2 représente un circuit d'interface d'entrée mis en oeuvre dans le circuit de la figure 1, - la figure 3 représente un circuit de contrôle automatique de gain mis en oeuvre dans le circuit de la figure 1, et - la figure 4 représente un dispositif de détection de verrouillage de circuit de contrôle automatique de gain selon l'invention. La figure 4 représente un dispositif 98 de détection de verrouillage de circuit de contrôle automatique de gain selon l'invention. L'invention propose de comparer les niveaux du signal VOSC à réguler et du signal VREF de référence. Cette comparaison est prise en compte au moment de l'échantillonnage, c'est-à-dire au moment où l'on souhaite que les signaux à réguler et de consigne soient au même niveau. On doit tenir compte de la variation de 45 millivolts du signal Vh. Pour ce faire, on utilise un comparateur ayant une zone linéaire, dite morte, supérieure à cette valeur. On propose d'utiliser une zone morte égale à deux fois la tension, dite thermique, VT = 26 . 10-3 V à 300 "K de transistors. Cela revient à choisir une zone morte de 52 millivolts autour de VREF. Le dispositif 98 de détection de verrouillage comprend un comparateur 100 recevant les signaux VREF et VOSCA en entrée et produisant deux signaux notés A et B en sortie. On pourra utiliser le signal VOSC en entrée à la place du signal VOSCA. L'avantage d'utiliser le signal VOSCA en entrée du dispositif de détection est de ne pas provoquer de perturbation du signal VOSC. On pourra utiliser, si nécessaire, un moyen d'adaptation d'impédance (tel qu'un amplificateur monté en suiveur) dans le dispositif de détection. Les signaux VREF et VOSCA sont fournis respectivement à deux transistors bipolaires 102 et 104 de type PNP qui les reçoivent sur leur base respective. Les émetteurs de ces transistors sont reliés entre eux. Une source de courant 106 est montée entre une borne d'alimentation haute 108 (recevant un potentiel positif VCC) et les émetteurs. Elle fournit un courant i aux transistors. Les collecteurs des transistors 102 et 104 fournissent, respectivement, un courant il et un courant i2. Les collecteurs des transistors 102 et 104 sont respectivement reliés au collecteur d'un transistor bipolaire 110 de type NPN et au collecteur d'une transistor bipolaire 112 de type NPN. Les transistors 110 et 112 ont leur collecteur respectif relié à leur base. Leurs émetteurs sont reliés à une borne de référence 114 ou masse. Les transistors 110 et 112 forment les transistors de référence de deux miroirs de courant 116 et 118. Un transistor bipolaire 120 de type NPN forme le miroir 116 avec le transistor 110. Le transistor 120 est utilisé comme transistor de recopie. Un transistor bipolaire 122 de type NPN forme le miroir 118 avec le transistor 112. Le transistor 122 est utilisé comme transistor de recopie. La base du transistor 120 est reliée à la base du transistor 110. Son émetteur est relié à la borne de référence 114. Son collecteur est relié à la borne d'alimentation 108 par le biais d'une source de courant 124 qui lui fournit un courant i'. La base du transistor 122 est reliée à la base du transistor 112. Son émetteur est relié à la borne de référence 114. Son collecteur est relié à la borne d'alimentation 108 par le biais d'une source de courant 126 qui lui fournit un courant i". On choisit i' et i" inférieur à i / 2 de sorte que les transistors 120 et 122 soient en saturation ou bloqués. Dans l'exemple on prendra i" = Les signaux A et B produits par le comparateur 100 sont les signaux présents respectivement sur les collecteurs des transistors 120 et 122. Une porte logique 128 de type NON~OU à deux entrées reçoit sur ses deux entrées les signaux A et B. La sortie de la porte 128 fournit un signal COMP. Une bascule à verrouillage 130 reçoit le signal COMP sur son entrée D. Son entrée d'initialisation reçoit le signal SAMP. Son entrée de réinitialisation reçoit un signal logique de commande REZ. La sortie non inverseuse Q de la bascule 130 fournit un signal logique LS. Le signal REZ est fourni par une porte logique 136 de type ET à deux entrées qui reçoit sur ses entrées les signaux NOSYNCHRO et LS. Le signal NOSYNCHRO est inversé dans un inverseur 134. Le signal produit par cet inverseur et le signal LS sont fournis à deux entrées d'une porte logique 132 de type ET à deux entrées. Cette porte fournit un signal logique VLOCK représentatif du verrouillage ou non de la boucle de gain. On va maintenant décrire le fonctionnement du circuit. Le signal A est à l'état logique bas quand il = i, c'est-à-dire lorsque VOSCA est supérieur à VREF + 2. Vt. Sinon il est à l'état logique haut. Le signal B est à l'état logique bas quand i2 = i, c'est-à-dire lorsque VOSCA est inférieur à VREF - 2. Vt. Sinon il est à l'état logique haut. En sortie de la porte 128, le signal COMP est à l'état logique haut lorsque VOSCA est compris entre VREF - 2. Vt et VREF + 2. Vt, et il est à l'état logique bas sinon. Le signal COMP est pris en compte au moment de l'échantillonnage, dans le circuit de contrôle automatique de gain, de la valeur du signal à réguler. Lorsque le signal NOSYNCHRO est à l'état haut (représentatif d'un fonctionnement imposé du circuit de contrôle de gain), le signal VLOCK est maintenu à l'état bas, représentatif d'une absence de verrouillage (on pourra choisir la convention inverse). Si le signal LS est simultanément à l'état haut, représentatif d'un verrouillage, alors la porte 136 produit un front descendant dans le signal REZ pour réinitialiser le contenu de la bascule 130 en conséquence. Le signal LS passe alors à l'état bas. Quand le signal NOSYNCERO est à l'état bas, l'état du signal VLOCK reproduit l'état du signal LS. Si il y a verrouillage du circuit de contrôle automatique de gain, le signal COMP est à l'état haut. Sinon, le signal COMP est à l'état bas. Quand un front montant apparaît dans le signal SAMP de commande d'échantillonnage, l'état du signal COMP est échantillonné dans la bascule 130, et cet état est reproduit sur la sortie Q de cette bascule, dans le signal LS. Si il y a verrouillage du circuit de contrôle automatique de gain, le signal VLOCK passe alors, ou est maintenu, à l'état haut. Si le circuit n'est pas verrouillé, le signal VLOCK est maintenu, ou passe, à l'état bas. On pourra éventuellement tenir compte du signal SECINH pour produire le signal REZ et initialiser la bascule 130 au démarrage. Pour ce faire, on produira par exemple le signal REZ en combinant dans une porte logique ET le signal produit par la porte 136 et le signal SECINH. Bien entendu, on pourra par exemple inverser la polarité des signaux décrits, ou bien encore modifier la nature des portes logiques produisant ces signaux, sans sortir du cadre de l'invention. REVENDICATIONS 1 - Dispositif de détection de verrouillage d'un circuit (12) de contrôle automatique de gain, le circuit de contrôle automatique de gain recevant un signal (VOSC) à réguler, un signal (VREF) de consigne et un signal (SAMP) de commande d'échantillonnage pour piloter le fonctionnement de ce circuit, ce circuit de contrôle automatique de gain agissant de sorte que le signal à réguler devienne égal au signal de consigne quand le signal de commande passe d'un premier état à un second état, caractérisé en ce que le dispositif de détection comprend un comparateur (100) recevant le signal (VREF) de consigne et le signal à réguler ou un signal (VOSCA) représentatif du signal à réguler, ce comparateur produisant deux signaux logiques (A, B) de sortie dont les états forment une combinaison particulière d'états logiques quand la valeur du signal à réguler est comprise dans un intervalle de valeurs comprenant la valeur du signal de consigne, un moyen logique (128) de comparaison pour reconnaître ladite combinaison particulière d'états logiques et produire un signal logique (COMP) de comparaison dont l'état est représentatif de la présence ou non de cette combinaison particulière, et un moyen de mémorisation (130) pour mémoriser l'état du signal produit par le moyen logique, ce moyen de mémorisation étant piloté par le signal de commande d'échantillonnage. 2 - Dispositif selon la revendication 1, caractérisé en ce que le comparateur (100) comprend deux transistors (102, 104) d'entrée commandés d'une part par le signal de consigne, et d'autre part par le signal à réguler ou le signal représentatif de ce signal à réguler, une première source de courant (106) pour alimenter les transistors d'entrée, deux transistors de sortie (120, 122) commandés en fonction du courant parcourant les transistors d'entrée, et une deuxième et une troisième sources (124, 126) de courant pour alimenter les transistors de sortie, ces deuxième et troisième sources de courant étant aptes à fournir un courant (i') inférieur à la moitié du courant (i) fourni par la première source de courant. 3 - Dispositif selon l'une des revendications précédentes, caractérisé en ce que le moyen de mémorisation est une bascule (130) à verrouillage.