Brevet FR2758196A1 — publié le 19980710

La présente invention concerne une unité de transmission de données série pour transférer des données en série et, particulièrement, une unité de transmission de données série, à laquelle une pluralité d'esclaves externes est connectée par des bus. La figure 3 est un schéma blocs montrant une unité de transmission en série de données série. Sur cette figure, le numéro de référence 31 désigne un maître comprenant une CPU (unité centrale de traitement) 32 et un transmetteur de données 33. La CPU 32 est intégrée à un micro-ordinateur à bus unique, de 16 chiffres binaires, du type M31002, et produit en sortie un signal d'horloge de bus BCLK. Le transmetteur de données 33 comprend un générateur d'impulsions d'horloge de transmission 34, un contrôleur 35 et une portion de transmission de données 36. Les numéros de référence 37a-37n désignent une pluralité d'esclaves externes reliés au générateur d'horloge de transmission 34, au contrôleur 35 et à la portion de transmission de données 36, par l'intermédiaire des bus 381, 382 et 383. Le générateur d'impulsions d'horloge de transmission 34, reçevant le signal d'horloge de bus BCLK de la CPU 32, engendre un signal d'horloge de transmission SCLKO en divisant le signal d'horloge de bus BCLK par "n+ l" en utilisant une valeur de division "n" qui est établi dans le contrôleur 35, et en le divisant en outre par deux. La figure 4 illustre un exemple des synchronisations de transmission lorsque la valeur de division "3" est établie dans le contrôleur 35 du transmetteur de données 33. Puis, on décrira le fonctionnement. Lorsque le maître 31 commence son opération, la CPU 32 produit en sortie tout d'abord le signal d'horloge de bus BCLK. En reçevant le signal d'horloge de bus BCLK, le générateur d'impulsions d'horloge de transmission 34 du transmetteur de données 33 divise le signal d'horloge de bus BCLK par "3+1" lorsque la valeur de division établie dans la contrôleur 35 est "3", et divise ensuite le résultat par deux, en produisant ainsi le signal d'horloge de transmission SCLKO. Dans contrôleur 35 qui reçoit le signal de demande de données de transmission CST de l'une des esclaves externes 37a-37n par l'intermédiaire du bus 382, le générateur d'horloge de transmission 34 et la portion de transmission de données 36 produisent en sortie le signal d'horloge de transmission SCLKO et les données TXD sont transmises, respectivement. La portion de transmission de données 36 comprend un compteur et produit les données transmises TXD, chiffre binaire par chiffre binaire, à hauteur de huit chiffres binaires D7...D0, aux esclaves externes 37a-37n à travers le bus 383 chaque fois qu'il détecte le flanc de validation ou de confirmation AG du signal d'horloge de transmission SCLKO. Les esclaves externes 37a-37n, qui reçoivent le signal d'horloge de transmission SCLKO, et verrouillent chacun les données transmises TXD au flanc ou bord d'invalidation NG du signal d'horloge de transmission SCLKO. Bien que chaque chiffre binaire des données transmises soit maintenu à l'état sortie pendant la période de temps allant du bord de validation AG au bord ou au flanc de validation suivant AG du signal d'horloge de transmission SCLKO, le chiffre binaire final prend un état HiZ après un bref intervalle de maintien T commençant au flanc d'invalidation NG du signal d'horloge de tranmission SCLKO. Ici les états HiZ concernent un état auquel les bus 381, 382, et 383 sont transférés après l'achèvement de la transmission des données, si bien que les bus puissent être utilisés à d'autres fins. L'unité de transmission de données série conventionnelle, avec un tel agencement, produit en sortie les données transmis chiffre binaire par chiffre binaire. Dans ce cas, le chiffre binaire final est retenu ou maintenu seulement pendant l'intervalle de temps fixe T après le flanc ou le bord d'invalidation NG du signal d'horloge de transmission SCLKO. Ceci pose un problème lorsque les intervalles de maintien des données diffèrent parmi les esclaves externes de façon que la valeur de division du signal d'horloge de bus BCLK établie dans le contrôleur 35 doive subir une large gamme d'ajustement en fonction de l'esclave externe qui demande l'intervalle de retenue ou de maintien le plus long. La présente invention a été mise en oeuvre pour résoudre le problème sus- mentionné. Un but de l'invention est par conséquent de proposer une unité de tranmission de données série, qui est en mesure de faire varier l'intervalle de maintien du chiffre binaire final des données transmises. Selon la présente invention, on propose une unité de transmission de données série, qui comprend une portion de décision d'intervalle de maintien ou d'occupation pour déterminer un intervalle de maintien ou d'occupation d'un chiffre binaire final des données transmises en accord avec un multiple entier déterminé d'un signal d'horloge de bus. Ceci permet que l'intervalle de maintien du chiffre binaire final des données transmises d'être déterminé librement seulement en changeant une valeur établie dans la portion de décision d'intervalle de maintien, en rendant ainsi facile d'ajuster l'intervalle de maintien lorsque les esclaves externes ayant des intervalles de maintien différents sont reliés à l'unité de transmission de données série. Il en résulte que les bus peuvent être rapidement libérés après la transmission de données, ce qui offre un avantage d'améliorer l'efficacité des bus. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement dans la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention et dans lesquels: - la figure 1 est un schéma bloc montrant une configuration d'un mode de réalisation 1 d'une unité de transmission de données série selon la présente invention; - la figure 2 est un chronogramme de transmission de l'unité de transmission de données série, montrée sur la figure 1; - la figure 3 est un schéma bloc montrant une configuration d'une unité de transmission de données série conventionnelle; et - la figure 4 est un chronorgramme de transmission de l'unité de transmission de données série conventionnelle. L'invention sera maintenant décrite en se référant aux dessins annexés. MODE DE REALISATION 1 La figure 1 est un schéma bloc montrant une configuration de mode de réalisation 1 d'une unité de tranmission de données série selon la présente invention. Sur cette figure, les numéros de référence 1 désignent un maître comprenant une CPU (unité centrale de traitement) 2 et un transmetteur de données 3. La CPU 2 est intégrée au micro- ordinateur M31002 formé par une puce unique de 16 chiffres binaires, et produit un signal d'horloge de bus BCLK. Le transmetteur de données 3 comprend un générateur d'impulsions d'horloge de transmission 4, un contrôleur 5, une portion de transmission de données 6 et un registre de décision d'intervalle de maintien ou d'occupation 9 à titre de portion de décision d'intervalle de maintien pour déterminer l'intervalle de maintien ou d'occupation du chiffre binaire final des données transmises TXD. Les numéros de référence 7a-7n désignent une pluralité d'esclaves externes reliés au générateur d'impulsions d'horloge de transmission 4, au contrôleur 5 et à la portion de transmission de données 6 par l'intermédiaire des bus 81, 82 et 83, respectivement. Le générateur d'impulsions d'horloge de transmission 4, qui reçoit le signal d'horloge de bus BCLK en provenance de la CPU 2, produit un signal d'horloge de transmission SCLKO en divisant le signal d'horloge de bus BCLK par "n+l" en utilisant une valeur de division "n" qui est établie dans le contrôleur 35, et en le divisant en outre par deux. La figure 2 illustre un exemple des synchronisations de transmission lorsque la valeur de division du signal d'horloge de bus BCLK est établie à "3" dans le contrôleur 5 du transmetteur de données 3, et un multiple entier m du signal d'horloge de bus BCLK est établi à m=4 dans le registre de décision d'intervalle de maintien 9. Ici le multiple entier du signal d'horloge de bus BCLK peut être établi dans le registre de décision d'intervalle de maintien 9, automatiquement, basé sur une valeur lue dans un programme par la CPU 2, ou manuellement avec un moyen d'établissement externe non représenté sur cette figure. Dans ce cas, le multiple entier du signal d'horloge de bus BCLK peut être établi en considérant le plus long parmi les intervalles de maintien de données des esclaves externes. Le fonctionnement sera décrit ci-après. Lorsque le maître 1 commence son fonctionnement, la CPU 2 produit en premier lieu le signal d'horloge de bus BCLK. En reçevant le signal d'horloge de bus BCLK, le générateur d'horloge de transmission 4 du transmetteur de données 3 divise le signal d'horloge de bus BCLK par "3+1" lorsque la valeur de division établie dans le contrôleur 5 est "3", et divise en outre le résultat par deux, en engendrant ainsi le signal d'horloge de transmission SCLKO. Dans le contrôleur 5 qui reçoit un signal de demande de données de transmission CST de l'un quelconque des esclaves externes 7a-7n à travers le bus 82, le générateur d'impulsion d'horloge de transmission 4 et la portion de transmission de données 6 transfèrent le signal d'horloge de transmission SCLKO et les données transmises TXD, respectivement. La portion de transmission de données 6 comprend un compteur et produit en sortie les données transmises TXD, chiffre binaire par chiffre binaire, à hauteur de huit chiffres binaires D7...D0, aux esclaves externes 7a-7n à travers le bus 83, chaque fois qu'il détecte le flanc ou le bord de validation AG du signal d'horloge de transmission SCLKO. Les esclaves externes 7a-7n, qui reçoivent le signal d'horloge de transmission SCLKO, verrouillent chacun les données transmises TXD au bord ou flanc d'invalidation NG du signal d'horloge de transmission SCLKO. Bien que chaque chiffre binaire des données transmises soit maintenu sorti pendant la période de temps allant du bord de confirmation ou de validation AG au bord de validation AG suivant du signal d'horloge de transmission SCLKO, l'intervalle de maintien T du chiffre binaire final est déterminé par le registre de décision d'intervalle de maintien 9. Par exemple quand la valeur "m" établie dans le registre de décision d'intervalle de maintien 9 est 4, l'intervalle de maintien T est établi à quatre fois la période du signal d'horloge de bus BCLK en commençant au bord d'invalidation NG du signal d'horloge de transmission SCLKO, et l'état HiZ est commencé après l'intervalle de maintien T par la portion de transmission de données 6 qui est commandée par la sortie du registre de décision d'intervalle de maintien 9. Selon le mode de réalisation 1, étant donné que l'intervalle de maintien du chiffre binaire des données transmises TXD peut être librement établi seulement en changeant la valeur établie dans le registre de décision d'intervalle de maintien 9, la connexion des esclaves externes 7a-7n ayant des intervalles de maintien différents, peut être aisément effectuée. REVENDICATIONS 1. Unité de transmission de données série, caractérisée en ce qu'elle comprend: une CPU (unité centrale de traitement) (2) pour produire un signal d'horloge de bus (BCLK); un générateur d'impulsion d'horloge de transmission (4) qui reçoit ledit signal d'horloge de bus (BCLK) et produit un signal d'horloge de transmission continu (SCLKO); une portion de transmission de données (6) pour transférer les données transmises (TXD); un contrôleur (5) pour contrôler ou commander ledit générateur d'impulsions d'horloge de transmission (4) et ladite portion de transmission de données (6), pour transférer ledit signal d'horloge de transmission (SCLKO) et lesdites données transmises (TXD), respectivement, à une pluralité d'esclaves externes (7a-7n) à travers des buts (81,83), lorsque le contrôleur reçoit un signal de demande de données transmises (CST) de l'un parmi ladit pluralité d'esclaves externes (7a-7n) reliés audit contrôleur (5) par l'intermédiaire d'un bus (82); et une portion de décision d'intervalle d'un maintien (9) pour déterminer l'intervalle de maintien (T) d'un chiffre binaire final desdites données transmises (TXD) en accord avec un multiple entier prédéterminé d'une période dudit signal d'horloge de bus (BCLK). 2. Unité de transmission de données série selon la revendication 1, caractérisée en ce que la CPU (2) précitée lit une valeur dans un programme et établit ladite valeur dans la portion de décision d'intervalle de maintien précitée (9) à titre de multiple entier précité. 3. Unité de transmission de données série selon la revendication 2, caractérisée en ce que la valeur précitée lue dans le programme par la CPU précitée (2) est déterminée en considérant l'intervalle de maintien de donnés le plus long de ladite pluralité d'esclaves externes (7a-7n).