Brevet FR2758008A1 — publié le 19980703

Arrière-plan de l'invention 1. Domaine de l'invention La présente invention se rapporte à la formation de structures à haute capacité dans des dispositifs à circuits intégrés et, plus particulièrement, à la formation d'électrodes qui incorporent au moins une surface structurée. 2. Description de la technique concernée Historiquement, l'augmentation de la densité des dispositifs à circuits intégrés a été accomplie en partie en diminuant la taille des structures telles que les lignes de câblage et les grilles de transistor et en diminuant la séparation entre les structures qui réalisent le dispositif à circuits intégrés. D'une manière générale, on se référera à la réduction de la taille des structures de circuit par diminution de la "largeur de trait" utilisé pour la fabrication du dispositif à circuits intégrés. Pour des mémoires dynamiques à accès direct (DRAM), des informations sont stockées, de manière classique, an chargeant ou en déchargeant, de maniera selective, chaque condensateur d'un groupe de condensateurs formés sur la surface d'un substrat semiconducteur. Le plus souvent, un seul bit d'informations binaires est stocké au niveau de chaque condensateur en associant un éat de condensateur déchargé a un zéro logique et un état de condensateur chargé à un un logique. L'aire surfacique des plaques des condensateurs de mémorisation détermine la quantité de charge qui peut être stockée sur onacun des condensateurs, tant donné la tenson de mise an oeuvre tixe classique d'une mémoire, la séparation des électrodes qui peut être réalisée de manier e i iaoe, et la constante diélectrique du diélectrique du condensateur utilisé, de manière classique, dans les condensateurs. Réduire l'aire surfacique occupée par un condensateur de DREM de ce type, selon la iargeur de trait réduite, tend à réduire l'aire surfacique des plaques de condensateur et à réduire la quantité de charge qui peut être stockée dans le condensateur de mémorisation (c'est-à-dire, la capacité). La quantité de charge stockée dans les condensateurs de mémorisation doit, de manière classique, être assez grande pour atteindre un fonctionnement fiable de la mémoire. Pour les conceptions récentes de DRAM à intégration à ultrahaute densité ("ULSI"), des réductions supplémentaires de la quantité de charge stockée dans les condensateurs de mémorisation de DRAM pourraient empêcher la lecture fiable des informations stockées dans le condensateur. De plus, parce que la charge découle inévitablement des condensateurs de êmorisatio, les DRAM exigent un raîraichissement périodique de la charge stockée sur chacun des condensateurs de la DRAM pour assurer que la charge stockée reste au-dessus du niveau minimal pouvant être détecté. Des réductions supplémentaires de capacité demanderaien des opérations de rafraichissement plus fréquentes pour la DRAM, qui ne sont pas souhaitables parce qu'au moins des parties de la DRAM ne sont pas disponibles pour la lecture et l'écriture d'informations pendant les opérations ae rairaichissement. Pour aborder les défis de tailles réduites de structure, des conceptions de DRAM ont été proposées, lesquelles incorporent des condensateurs ayant des extensions verticales au-dessus de la surface du substrat (c' est-à-dire, des condensateurs "empilés") ou au-dessous de la surface du substrat (c'est-à-dire, des condensateurs "en tranchée"). En adoptant une structure à trois dimensions, les conceptions de DRAM de ce type donnent des condensateurs de mémorisation ayant des capacités plus grandes mais qui consomment moins d'aire surfacique du substrat. Bien que les conceptions de condensateurs empilés et de condensateurs en tranchée entraînent des structures plus compliquées qui sont plus difficiles à fabriquer, ces conceptions ont récemment été adoptées avec un certain succès. Comme variante, des structures moins coûteuses et plus facilement fabriquées procurant une capacité améliorée sont souhaitables. De plus, il est souhaitable de réduire l'étendue verticale du condensateur de mémorisation pour permettre la production de structures de dispositif plus planes. il subsiste, de plus, un besoin- d'augmenter la capacité des condensateurs de mémorisation de DRAM tout en diminuant la quantité d'aire surfacique consommée par les condensateurs de mémorisation de DRAM sur la surface du substrat sericonducteur. Une technique particulière qui a été proposée pour augmenter la capacité obtenue pour une aire surfacique de substrat fixe est d'utiliser du silicium structuré ou rugueux en tant que plaque de fond pour le condensateur de mémorisation. Les avantages de cette technique sont représentés en partie à la figure l, qui représente, en coupe transversale, une partie d'une DRAM ayant un condensateur de mémorisation muni d'une électrode en plaque inférieure formée à partir de silicium structuré. La DRAM représentée est constituée d'un substrat de silicium 10, de zones de formation de la couche d'oxyde épais 12, de zones source/drain 14, lo et d'une électrode de grille 18 du transistor à effet de champ de transfert ("FET") de la cellule de mémoire et d'une ligne de câblage 20 formée au-dessus d'une des zones de formation de la couche d'oxyde épais 12. La ligne de câblage 20 relie des parties de la DRAM d'une manière bien connue et le transistor à effet de champ de transfert agit comme un commutateur pendant les opérations de lecture et d'écriture dans le condensateur. Dans une DRAM de ce type, le condensateur de mémorisation peut être relié à une zone source/drain l6 du transistor à effet de champ de transfert par une connexion s 'étendant à la verticale 22 qui se termine en une plaque 24 formée à partir de polysilicium classique. Une couche de silicium structuré 20 est formée sur la surface supérieure de la plaque de polysilicium classique 24 pour achever l'électrode inférieure du condensateur de mémorisation de charge. Une fine couche diélectrique 28 recouvre à la fois la surface de la couche de silicium structuré 26 et la surface des parties exposées de la plaque 24, et une couche de polysilicium dopé 30 est formée sur la couche diélectrique 28 pour servir d'électrode supérieure pour le condensateur. En utilisant du silicium structuré à l'intérieur de l'électrode inférieure du condensateur, l'aire surfacique du condensateur est augmentée sans étendre les électrodes du condensateur de racoon latérale, de sorte que la structure représentée a une capacité améliorée pour une aire surfacique fixe. Différentes techniques ont été utilisées pour produire du silicium structuré à utiliser dans des dispositifs à semiconducteur comme la DRAM représentée à la figure 1. Watanabe et al., dans "Device application and Structure Observation or Hemispnerical-Grained Si", décrivent la formation de silicium polycristallin à grain hémisphérique (dans la suite du document, on se référera au silicium structuré par "HSG-Si") par un dépôt chimique en phase vapeur à basse pression (LPCVD( à partir d'hydrure de silicium gazeux (SiH4) . La rugosité de surface ou texture des films d'HSG-Si est rendue maximale de sorte que les films d'HSG-Si peuvent être utilisés en tant que plaques de condensateurs de mémorisation de DRAM, des capacités maximales étant obtenues pour du polysiliciu (HSG-Si) déposé à une température de substrat de 590 "C. Des températures de dépôt de substrat supérieures ou inférieures de dix degrés par rapport aux 590 OC produisent une texture de sur race inacceptable, c' est-à-dire que ces conditions produisent une surface plate non souhaitable qui ne donnent pas d'électrodes de capacité suffisarment supérieure par rapport au polysilicium classique. Les condensateurs fabriqués en utilisant une électrode inférieure d'HSG-Si déposée en utilisant un dépôt chimique en phase vapeur à basse pression sur un substrat à une température de 590 "C montrent une capacité par unité de surface environ deux fois plus grande que des condensateurs similaires fabriqués en utilisant des électrodes inférieures plates déposées des températures de substrat soit de 580 "C soit Qe au " (ou plus). Fazan et al., dans "Electrical Characterizaton ci Textured Interpoly Capaci tors for Advanced DRAMs", décrivent une variante de processus pour former une surface structurée sur une couche de silicium polycristallin dopé. Une oxydation humide à 907 C est utilisée pour cultiver un film d'oxyde sur la surface d'une couche de polysilicium dopé, et ensuite le film d'oxyde est attaqué pour produire une surface structurée sur le silicium polycristallin. L'attaque ce la couche d'oxyde cultivée sur la couche de polysilicium a pour conséquence la création d'une surface de polysilicium structurée à cause des niveaux supérieurs d'oxydation qui se produisent le long des frontières de grain des couches de polysilicium dopé, couplée à l'enlèvement ultérieur de l'oxyde depuis les frontières de grain de polysilicium. L'étendue de la rugosité de surface produite dans ce processus est directement relative à la taille des grains de polysilicium, de sorte que des films à petits grains sont nécessaires pour produire des niveaux souhaitables de texture de surface. L'article de Sakao et al., "A Capacitor-Over-Bit Line (COB) Cell with a Hemispherical-Grain Storage Node for o4 Mb DRAME", 1990 IEDM, décrit la formation d'un condensateur DRAM incorporant du HSG-Si pour donner une capacité de mémorisation augmentée. La formation du condensateur de Sakao va être décrite dans la suite du document. Après la formation de la source, du drain et de la- grille du transistor à effet de champ de transfert, une couche d'oxyde est formée au-dessus de la grille et de la ligne de mots. Une traversée de contact est ouverte vers le drain du transistor à effet de champ de transfert et un conducteur vertical de connexion est formé pour s'étendre depuis le drain Jusqu'à la surface de la couche d'oxyde. Une couche de polysilicium classique est déposée par un dépôt chimique en phase vapeur à basse pression à o00 0 en contact avec la connexion verticale. La cocon 0e polysil icium classique subit une formation de motits par gravure et attaque par ions réactifs pour former un noeud de mémorisation central relié au drain du transistor à effet de champ de transfert par 1' intermédiaire de la connexion verticale. Le silicium à grain hémisphérique est formé auces sus de la surface du noeud de mémorisation central par un dépôt chimique en phase vapeur à basse pression utilisant de l'hydrure de silicium à une pression de 133,3 Pa (1 Torr) et à une température de substrat de 550 "C. L'HSG-Sl déposé a une taille de grain de quatre-vingts nanomètres et la couche a une épaisseur d'au moins quatre-vingts nanomètres au-dessus du polysilicium classique du noeud de mémorisation central. L'HSG-Si est ensuite attaqué par une attaque par ions réactifs en utilisant du HBr en tant que gaz d'attaque pour retirer l'HSG-Si de la surface de la couche d'oxyde adjacente au noeud de mémorisation central. L'attaque retire également l'HaG-Si de la surface du noeud de mémorisation, reproduisant la texture de la surface d'origine d'HSG-Si sur la surface du polysilicium classique à l'intérieur du noeud de mémorisation central. Ainsi, l'électrode inférieure du condensateur de DRAM de Sakao est du polysilicium classique ayant une structure de surface (texture, rugosité) qui est sensiblement la même que l'HSG-Si ayant une taille de grain de quatre-vingts nanomètres. L'utilisation de l'HSG-Si à l'intérieur des électrodes inférieures des condensateurs de DREM a été un succès puisque cela a permis de presque doubler la capacité des condensateurs de DRAM, mais aucune amélioration supplémentaire de capacité n'a été obtenue en utilisant de l'HSG-Si. Il est difficile de justifier la complexité augmentée du maintien des conditions de dépôt précis nécessaires à la formation de HSG-Si pour seulement un facteur d'augmentation de capacité de deux. Résumé des modes de réalisation préférés Par conséquent, un objectif de cette invention est de proposer une capacité augmentée utilisant une couche d'HSG-al dans le processus de fabrication d'une électrode. Un premier aspect de la présente invention forme un dispositif à semiconducteur en réalisant une couche de silicium sur ou au-dessus d'un substrat de silicium et réalisant une première couche de silicium à grain hémisphérique sur la couche de silicium. Une seconde couche de silicium à grain hémisphérique est déposée au-dessus de la première couche de silicium à grain hémisphérique de sorte que des grains indépendants de silicium à grain hémisphérique sont formés sur les grains de la première couche de silicium à grain hémisphérique. Un autre aspect de la présente invention forme un dispositif à semiconducteur en réalisant un substrat de dépôt comprenant du silicium et en déposant une première couche de silicium à grain hémisphérique audessus du substrat de dépôt dans un premier processus de dépôt. Une seconde couche de silicium à grain hémisphérique est déposée au-dessus du substrat dans un second processus de dépôt de sorte que des grains du silicium à grain hémisphérique de la seconde couche croissent indépendamment des grains de silicium à grain hémisphérique formés dans le premier processus de dépôt. Le substrat de dépôt subit une formation de motlts, une couche diélectrique est formée au-dessus de la seconde couche de silicium à grain hémisphéricue, et une couche conductrice est déposée au-dessus ce a couche diélectrique. Encore un autre aspect de la présente invention est de proposer un dispositif à semiconducteur en réalisant un substrat de dépôt comprenant du silicium et en réalisant une première couche de silicium à grain hémisphérique sur le substrat de dépôt. Une seconde couche de silicium à grain hémisphérique est déposée au-dessus du substrat de dépôt de sorte que les grains du silicium à grain hémisphérique de la seconde couche croissent indépendamment des grains dans la première couche de silicium à grain hémisphérique. Le substrat de dépôt subit une formation de motifs, une couche diélectrique est formée au-dessus de la seconde couche de silicium à grain hémisphérique, et une couche conductrice est déposée au-dessus de la couche diélectrique. Brève description des dessins D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture de la description ci-après, faite en référence aux dessins annexés, dans lesquels la figure 1 est une vue en coupe transversale d'une partie d'une DRAM utilisant un condensateur de mémorisation ayant une électrode inférieure incorporant une couche de silicium à grain hémisphérique les figures 2 et 3 représentent des étapes dans un processus préféré de formation d'électrodes de condensateur selon la présente invention les figures 4 et 5 représentent des variantes de mode de réalisation du processus représenté à la figure 3. Description détaillée des modes de réalisation préférés Des modes de réalisation préférés de la présente invention proposent une première couche de silicium à grain hémisphérique (HSC-Si) sur la surface d'une couche de polysilicium. La croissance de la première couche d'HSG-Si est interrompue et ensuite une seconde couche de HSG-Sl est cultivée. Dans un aspect particulier de la présente invention, la croissance de la première couche de HSG-Si peut être interrompue soit en refroidissant le substrat de dépôt, soit en arrêtant le processus de dépôt pendant une certaine période de temps et ensuite en recommencent le dépôt pour réaliser une seconde couche de HSG-Si sur la surface de l'électrode. L'interruption de la croissance de la première couche, soit par refroidissement soit par retard, est suffisante si la croissance recommencea recommence d'une manière qui est indépendante du premier processus ; c'est-à-dire que la seconde couche d'HSG-Si croît de façon indépendante. La croissance indépendante de la seconde couche signifia que les cristallites de la seconde couche d'HSG-Si commence la croissance à partir de nouveaux sites de formation de germes cristallins plutôt qu'an continuant à cultiver les cristallites déjà présentes. Ainsi, au moins certains des grains de la seconde couche d'HSG-Si vont croitre en tant que grains d'HSG-Si distincts à partir des surfaces des grains de la première couche d'NSC-Si. Dans une variante de cet aspect, la croissance de la première couche d'HSG-Si pourrait être interrompue par la croissance d'une très fine couche de silicium amorphe sur les surfaces des grains de la première couche d'HSG-Si. Les grains de la seconde couche d'HSG-Si seraient ensuite cultivés à partir de la surface de la fine couche de silicium amorphe. Dans un autre aspect de la présente invention, une électrode de condensateur est préparée an cultivant une première couche d'HSG-Si sur une couche de polysillrlum dopé. La croissance de la première couche d'HSG-Si est interrompue en arrêtant le processus de dépôt et en retirant, de préférence, l'électrode du système de dépôt et en effectuant une opération d'attaque. 4prè l'opération d'attaque, l'électrode peut être réintroduite dans le système de dépôt et une seconde couche d'HSG-Si est cultivée sur la surface attaquée. Par exemple, il est possible d'attaquer la première ocuone d'HSG-Si de sorte que la topographie de surface de la première couche d'HSG-Si soit sensiblement reproduite dans la couche de polysilicium dopé. Comme variante, une première couche non dopée de HSG-Si peut cotre utilisée en tant que masque pour attaquer, de manière sélective, une couche sous-Jacente de polysilicium dopé. Des systèmes d'atraque appropriés comprennent ceux qui donnent des ions chlorure à l'intérieur de l'agent d'attaque pour utiliser le caractère sélectif du système d'attaque au chlore, qui attaque le polysilicium dopé à une vitesse plus rapide que le polysilicium non dopé. Quand cette attaque est appliquée pour attaquer la première couche d'HSG-Si non dopé recouvrant une couche de polysilicium dopé, l'HSG-Si est attaqué lentement tandis que les parties exposées du polysilicium dopé sous-jacent sont attaquées plus rapidement. Si le processus d'attaque continue jusqu'à ce que tout l'NSG-Si soit retiré, alors la surface de la couche dopée de polysilicium va avoir une matrice irrégulière de cônes et de cônes tronqués ayant des hauteurs supérieures à la taille de grain -de la couche d'HSG-Si déposée à l'origine. La croissance ultérieure d'une seconde coucne d'HSG-Si sur la surface des couches de polysilicium dopé structuré va nécessairement être indépendante de la croissance de la première couche d'HSG-Si, étant donné que la première couche d'HSG-Si est retirez avant la croissance de la seconde couche d'HSG-Si. Comme avec d'autres modes de réalisation de la présente invention, la croissance de la seconde couche d' H G-S n sur les surfaces attaquées de ces modes de réalisation apporte une augmentation supplémentaire de l'aire surfacique de l'électrode du condensateur. Les figures 2 à 4 représentent des aspects de modes de réalisation préférés de la présente invention. Ces figures sont nécessairement des vues schématiques et sont exagérées sous plusieurs aspects pour donner une meilleure représentation de la présente invention. Chacune des figures 2 à 4 représentent une partie de la structure d'électrode inférieure pour un condensateur qui remplacerait l'électrode inférieure de la figure 1 fabriquée à partir ce la plaque inférieure ce polysilicium 24 et de la couche supérieure d'HSC-Si 20. En a référant maintenant à la figure 2, une couche de polysilicium classique 40 est déposée par un dépôt chimique en phase vapeur à basse pression (LPCVD) à 620 C à partir de silane (SiH4) sur une couche d'oxyde de silicium (non représentée) déposée au-dessus d'un substrat de silicium. La couche de polysilicium classique 40 est, de préférence, dopée en situation pendant le dépôt, par implantation ionique et recuit, ou par un processus de diffusion thermique, tous ces procédés étant bien connus. Par exemple, une couche 400 peut être fortement dopée en type N par implantation d'ions de phosphore suivie par un rapide recuit thermique à une température de 1000 à 1100 C pendant environ 10 à 30 secondes. Une plaque de polysilicium classique 40 qui va former le noyau de l'électrode iirieure est définie par photogravure et par attaque. Une première couche d'HSG-Si va être déposée au-dessus de cette plaque de polysilicium classique 40. On préfère que le processus de croissance de 1 'hSS-S soit commence sur une surface de silicium croore en nettoyant l'oxyde natif de la surface de la otuone de polysilicium 40 avant le dépôt de l'HSG-5i. Une étape de nettoyage distincte peut être inutile si la croissance de la couche d'HSG-Si est commence immédiatement après la formation de la couche sousjacente de silicium, si la surface de la couche sous Jacente de silicium est maintenue dans un vide suffisant pour empêcher la croissance de l'oxyde. De maniera plus pratique, on doit s'attendre à ce qu'il y ait un intervalle de temps entre la croissance de la coucne sous-jacente de silicium et le commencement de la croissance d'HSG-Si. Comme variante, si la couche de polysillclum est dopée par implantation et recuit ou par diffusion thermique, une couche d'oxyde va être cultivée sur la surface de la couche de polysilicium. Par conséquent, la surface de la couche sous-jacente de silicium est, de préférence, nettoyée avant le commencement de la croissance d'HSG-Si. Les oxydes natifs peuvent être nettoyés de la surface du polysilicium par différentes techniques, incluant le trempage à haute fréquence, l'attaque par centrifugation utilisant les hautes fréquences, le nettoyage à vapeur à haute fréquence, ou par un nettoyage au plasma H2. De préférence, la surface de la couche sous-jacente de silicium est hydrogénée comme conséquence de l'opération de nettoyage, parce que la surface hydrogénée sert à protéger la surface de polysilicium de la réoxydation. Chacune des techniques de nettoyage précédemment citées va permettre d'atteindre l'hydrogénation souhaitée de la surface de polysilicium. Après nettoyage, une couche d'HSG-Si 42 est formée sur la surface de la couche de polysilicium classique 40. La couche peut être formée selon l'un quelconque des procédés bien connus et peut être constituée par dépôt d'HSG-Si par dépôt chimique en phase vapeur à basse pression à partir de silane gazeux sur un substrat maintenu à une température comprl e entre 555 C et 595"C. La structure résultante est représentée à la figure 2, et comprend une surface irrégulière d'HSG-Sl. A cause de la nature aléatoire de la formation de germes cristallins de la croissance d'HSGSi, il est possible que la couche sous-Jacente de polysilicium dopé 40 soit exposée à des zones clairsemées particulières dans la couche d'HSG-Si, telles que celle indiquée en 44 à la figure 2. La croissance d'une couche d'HSG-Si 42 sur la surface d'une couche de polysilicium 40 a été observée pour augmenter la capacité d'environ un facteur de 1,8 fois par rapport à la capacité réalisée par la surface lisse de la couche de polysilicium 40. il a été difficile d'obtenir des augmentations supplémentaires de capacité par l'intermédiaire de la croissance de couches d'HSG-Si, sans doute à cause d'une perte d'aire surfacique lorsque les cristallites d'une première couche d'HSG-Si croissent de manière suffisa.mment grande par rapport aux surfaces des cristallites adjacentes qui croissent ensemble. Par conséquent, des modes de réalisation préférés de la présente invention proposent des augmentations supplémentaires de capacité en interrompant la croissance de la première couche d'HSG-Si et ensuite en recommençant la croissance d'une seconde couche d'HSG-Si, la seconde couche étant cultivée de façon à être similaire à la croissance de la première coucne d'HSG-Si. La croissance de la seconde couche d'hSG-Si est commencée d'une manière qui est indépendante de la croissance de la première couche d'HSG-Si. Ainsi, la croissance de la seconde couche d'HSG-Si va un petit peu contribuer, d'une manière générale, à la croissance supplémentaire des crlstallites de la première couche 'H 5- l. plutôt, la croissance de la seconde couche å'HSG-Si cultive de nouveaux grains sur la surface de l'électrode, alnsi que sur la surface des grains de la première couche d'HSG-Si. Cela est représenté à la figure 3 dans laquelle la seconde couche d'HSG-Si forme des grains distincts 46 d'HSG-Si. Il est également possible que la seconde couche d'HSG-Si puisse cultiver la formation de germes cristallins de grains 45 à de nouveaux emplacements sur la surface de la couche de polysilicium 4(9. De préférence, les grains cultivés dans la seconde couche d'HSG-Si sont plus petits que les grains de la première couche, ce qui peut être accompli en cultivant la seconde couche pendant une période de temps plus courte que celle qui est utilisée pour la croissance de la première couche. Le processus d'interruption de la croissance d'une couche d'HSG-Si et de recommencement ultérieur de la croissance d'une couche d'HSG-Si indépendante peut être répété un nombre quelconque de fois, de sorte que des troisième et quatrième couches indépendantes successives peuvent être cultivées sur les secondes couches existantes d'YSG-Si. Il est important, pour la pratique de la présente invention, que le dépôt de la première couche d'HSG-Si soit interrompu d'une certaine façon, de sorte que la présence continue de l'électrode de condensateur à l'intérieur de l'environnement de dépôt de l'HSG-Si contribue à la croissance de nouvelles cristallites pour une seconde couche, plutôt que la grains d'HSG-Si déjà déposés de façon à inhiber la croissance ultérieure de ces grains lors du recommencement du processus de croissance. Un processus similaire peut se produire si, à la place d'attendre pendant une certaine période de temps, l'électrode de condensateur est refroidie et ensuite réchauffée à la température du dépôt d'HSG-Si. Comme variante, l'électrode de condensateur pourrait être suffisamment chauffée pour interrompre le dépôt d'HSG-Si en faveur du dépôt de polysilicium et pourrait ensuite être refroidie jusqu'à la plage de dépôt d'HSG-Si pour recommencer le dépôt d'HSG-Si. Une tactique différente pour interrompre la croissance de la première couche d'HSG-Si est de déposer une couche de matière d'interruption, de quelques angstroms d'épaisseur seulement (1 angström (A) = 10-10 m), au-dessus de la surface des grains d'HSG-Si de la première couche de sorte que la seconde couche d'HSG-Si croît sur la couche de matière d'interruption. La couche de matière d'interruption la plus facilement formée et la plus compatible est une couche de silicium amorphe. Une couche de silicium amorphe, d'une quelconque épaisseur entre quelques angstroms jusqu'à environ deux centaines d'angstroms (1 angström (A) = 10-10 m) , peut être déposée à l'intérieur du même système de dépôt chimique en phase vapeur à basse pression qui est utilisé pour le dépôt d'HSG-Sl. En abaissant, de façon temporaire, la température de l'électrode de condensateur à 550 CC ou molns, du silicium amorphe peut être déposé sur l'électrode. Après l'interruption correcte de la croissance de la première couche d'HSG-Si, une ou plusieurs couches supplémentaires d'HSG-Si sont cultivées sur la surface de l'électrode de condensateur, formant, de préférence, des grains plus petits pour chaque couche successive. La figure 4 représenta une fine coucne de silicium amorphe 50 formée au-dessus des grains 42 de la première couche d'HSG-Si et au-dessus des parties exposées de la couche de polysilicium 40. Une seconde couche d'HSG-Si est ensuite formée, des grains 52 étant formés sur la couche de silicium amorphe 50 au-dessus des grains de la première couche d'HSG-Si 42 et des grains 54 étant formés sur la couche de silicium amorphe 50 sur la couche de polysilicium 40. Après que la totalité de la texture de surface a été formée sur l'électrode de condensateur, la couche d'HSG-Si est dopée par un dopage en situation pendant le dépôt, par implantation ionique et recuit, ou par un processus de diffusion thermique soit à partir de la surface des couches d'HSG-Si ou à partir de la couche sous-jacente de polysilicium 40, tous étant bien connus. Si la couche de polysilicium 40 n'était pas dopée à l'avance, elle peut être dopée à ce moment, par implantation ionique, par exemple. De plus, si une couche de silicium amorphe 50 est incorporée dans la structure, alors la couche de silicium amorphe est dopée au moment même où les couches d'HSG-Si sont dopées. Le processus continue en faisant subir une formation de motifs à l'électrode, si ce n'était pas déjà fait, formant une couche diélectrique au-dessus de la surface de l'électrode inférieure de condensateur, et formant une électrode supérieure de condensateur. Dans la suite du document, on va donner un examen supplémentaire des aspects concernés de ce processus. Cependant, on va d'abord décrire un autre aspect de la présente invention. Dans un autre aspect de la présente invention, l'interruption de la croissance de la première couche d'HSG-Si comprend l'attaque de la surface de la structure d'HSG-Si/polysilicium représentée à la figure 2 après le dépôt de la première couche d'HSG-Si. Cette attaque est, de préférence, anisotrope et peut ou non être sélective entre les grains d'HSG-Si 42 et la couche de polysilicium 40. Si l'attaque n'est pas sélective, alors l'attaque reproduit purement et simplement la topographie des grains d'HSG-Si 42 dans la couche de polysilicium 40. Comme variante, les grains d'HSG-Si 42 peuvent ne pas être dopés et la couche de polysilicium 40 peut être dopée et un agent d'attaque sensible au dopant peut être utilisé pour attaquer, de manière sélective, la structure de la figure 2. Dans ce processus, les grains d'HSG-Si 42 agissent comme un masque pour le processus d'attaque et les zones exposées de la couche de polysilicium 40 sont attaquées plus rapidement que les grains d'HSG-Si. Le résultat du processus d'attaque est une surface d'électrode ayant une rugosité de surface supérieure, ou topographie, qu'une couche d'HSG-Si sur une couche de polysilicium, telle que celle représentée à la figure 2. Un environnement d'attaque approprié pour le processus d'attaque sélectif peut étire un dispos if d'attaque par ions réactifs, tel que la dispos~ti d'attaque par ions réactifs amélioré de açon magnétique P500û fabriqué par Applied Materials Corporation. Les gaz d'attaque peuvent être constitués de chlore (calo et de bromure d'hydrogéna hBO: apportés à un rapport Cl2/HBr de 70 sccm/30 sccm, pour une pression totale de 8 Pa (60 mTorr) et à un ni-;aau d'énergie d'entraxe de 300 W. Ces conditions sont un exemple et d'autres conditions sont également sien appropriées. Un rapport de sélectivité pour la vitesse d'attaque de polysilicium dopé sur la vitesse d'attaque de l'HSG-Sl non dopé est d'environ 2/1 pour ces conditions. Le processus d'attaque continue, de préférence, pour attaquer totalement les grains d'HSG Si 42, laissant des surfaces élevées 60 et des creux 62 sur la surface de la couche de polysilicium dopé 40 (figure 5) . Un avantage de complètement retirer la couche d'HSG-Si est qu'aucune étape supplémentaire de dopage n'est ensuite nécessaire pour rendre l'HSG-Si conducteur. Dans l'un ou l'autre cas, une seconde couche 64 d'HSG-Si est cultivée sur la surface attaquée de la couche de polysilicium 40. La couche d'HSG-Si 64 est dopée à ce moment. Le processus continue en faisant subir une formation de motifs à l'électrode, si ce n'était pas déjà fait, formant une couche diélectrique au-dessus de la surface de l'électrode inférieure de condensateur, et formant une électrode supérieure de condensateur. Quand la surface d'une structure, telle que celle représentée aux figures 3 à 5, est revêtue d'une fine couche dlélectrique et qu'une couche supérieure oe matière conductrice est déposée sur la couche diélectriqua, un couplage capacitif élevé peut être établi entre la couche de polysilicium structurée et la coucha supérieure de matière conductrice. De orecerance, une seconde couche de polvsilicium forcement dopé au type N est réalisée, et une structure de condensateur semblable à celle représente à la figure 1 est formée. Pour une structure de ce type, il est souhaitable d'utiliser une couche diélectrique qui est fine en comparaison de l'échelle de la texture sur la surface. Pour la couche représentée, qui a des structures de surface d' une taille d'environ une centaine de nanomètres, il serait souhaitable d'utiliser une couche diélectrique qui ait moins d'environ huit nanomètres d'épaisseur. Il est également souhaitable de former la couche diélectrique à partir d'une matière ayant une constante diélectrique élevée. Une couche diélectrique appropriée peut être formée en déposant une couche de nitrure de silicium sur la surface de la couche d'HSG-Si, par exemple par un dépôt chimique en phase vapeur (CVD) , et ensuite en cultivant une fine couche d'oxyde sur la surface de la couche de nitrure de silicium. Parfois, une couche "NO" de ce type est formée sur le sommet d'une couche d'oxyde, telle qu'une couche d'oxyde natif, recouvrant la surface de la couche de polysilicium structurée, de sorte que le film diélectrique réel formé a une structure "ONO". Selon Rosato et al., dans "Ultra-High Capacitance Nitride Films Utilizing Surface Passivation on Rugged Polysilicon", J. Electrochem. Soc., vol. 139, n" 12, pages 3678 à 3682 (décembre 1992), une structure "ONO" -de ce type peut être formée à une épaisseur d'environ 4 nanomètres. Les enseignements de l'article de Rosato, incluant les enseignements concernant la formation de couches diélectriques ONO sur du polyslllcium rugueux et sur la passivation de surfaces d'oxyde natif avant le dépôt d'une couche de nitrure par dépôt chimique en phase vapeur, sont incorporés dans ce document par référence. Comme variante, une fir.e couche de pentoxyde de tantale ou autre matière à constante dlélectrique élevée peut être utilisée en tant que couche diélactrique recouvrant la surface de polysilicium structurée et agissant comme un diélectrique de condensateur. Tandis que le procédé de formation de polyslliciur structuré a été décrit dans ce document en se référant, de manière spécifique, à la formation d'un condensateur tel que celui représenté dans la structure de DRAM de la figure 1, du polysilicium structuré selon la présente invention peut être utilisé dans d'autres structures. Par exemple, le silicium structuré pourrait également être utilisé dans d'autres structures de condensateur, incluant les ailettes de différentes structures de condensateurs empilés. De plus, des couches de silicium structuré selon des modes de réalisation préférés de la présente invention pourraient également être utilisées sur la surface de la grille flottante dans une EEPROM ou une mémoire flash. L'utilisation d'une surface de polysilicium structuré et d'une fine couche diélectrique ONO entre une grille flottante de polysilicium et une grille de commande "polycide" formée au-dessus de la couche diélectrique ONO améliore grandement le couplage entre la grille flottante et la grille de commande en comparaison aux structures de dispositif de mémoire flash classiques. Tandis que la présente invention a été décrite en se référant à certains modes de réalisation préférés de cette dernière, on comprendra que la présente invention ne soit pas limitée à un mode de réalisation préféré particulier décrit dans ce document. Plutôt, l'étendue de la présente invention est à déterminer à partir des revendications annexées. REVENDICATIONS 1. Procédé de fabrication d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes suivantes la réalisation d'une couche de silicium sur ou audessus d'un substrat de silicium ; la réalisation d'une première couche de silicium à grain hémisphérique sur la couche de silicium le dépôt d'une seconde couche de silicium à grain hémisphérique au-dessus de la première couche de silicium à grain hémisphérique de sorte que des grains indépendants (46) de silicium à grain hémisphérique sont formés sur les grains (42) de la première couche de silicium à grain hémisphérique. 2. Procédé selon la revendication 1, caractérisé an ce que la première couche de silicium à grain hémisphérique est cultivée par dépôt chimique en phase vapeur (CVD) sur la couche de silicium. 3. Procédé selon la revendication 2, caractérisé en ce que la couche de silicium est du polysilicium dopé (40) 4. Procédé selon la revendication 2, caractérisé an ce que la seconde couche de silicium à grain némisphérique est formée par dépôt chimique en phase vapeur (40). 5. Procédé selon la revendication 4, caractérisé en ce que le dépôt de la première couche de silicium à grain hémisphérique est interrompu an refroidissant ou an chauffant la couche de silicium. i,. Procédé selon la revendication 4, caractarise et ce que le dépôt de la première couche de silicium à grain hémisphérique est interrompu en arrêtant le processus de dépôt pendant une première période de temps. 7. Procédé selon la revendication 2, caractérisé an ce que le dépôt de la seconde couche de silicium à grain hémisphérique est accompli en recommençant le dépôt chimique en phase vapeur (CVD) du silicium à grain hémisphérique pour réaliser un processus de croissance indépendant du dépôt chimique en phase vapeur (CVD) de la première couche de silicium à grain hémisphérique. 8. Procédé selon la revendication 1, caractérisé en ce que les première et seconde couches de silicium à grain hémisphérique sont cultivées par un dépôt chimique en phase vapeur à basse pression (LPCVD) à une température de moins de o0 C. 9. Procédé de fabrication d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes- : la réalisation d'un substrat de dépôt comprenant du silicium ; le dépôt d'une première couche de siiicium à grain hémisphérique au-dessus du substrat de dépôt dans un premier processus de dépôt le dépôt d'une seconde couche de silicium à grain hémisphérique au-dessus du substrat de dépôt dans un second processus de dépôt de sorte que les grains (40) de silicium à grain hémisphérique de la seconde couche croissent indépendamment des grains (42) de silicium à grain hémisphérique formés dans le premier processus de dépôt ; la formation de motifs sur le substrat de dépôt la formation d'une couche diélectrique au-dessus de la seconde couche de silicium à grain hémisphérique et le dépôt d'une couche conductrice au-dessus de la couche dlélectrique. 10. Procédé selon la revendication 9, caractérisé en ce qu'il comprend l'étape d'attaque de la première couche de silicium à grain hémisphérique avant l'étape de dépôt d'une seconde couche de silicium à grain hémisphérique. 11. Procédé selon la revendication 10, caractérisé en ce que l'étape d'attaque continue jusqu'à ce que la première couche de silicium à grain hémisphérique soit retirée. 12. Procédé selon la revendication 9, caractérisé en ce que le substrat de dépôt comprend du silicium dopé, le procédé comprenant, de plus, l'étape d'attaque de la première couche de silicium à grain hémisphérique en utilisant une attaque sélective qui attaque, de préférence, le silicium dopé à une vitesse plus rapide que celle de l'attaque sélective du silicium non dopé, dans lequel la seconde couche de silicium à grain hémisphérique est déposée à la suite de l'étape d'attaque. 13. Procédé selon la revendication 12, caractérisé en ce que la première couche de silicium à grain hémisphérique est déposée sur le substrat de dépôt, dans lequel l'étape d'attaque attaque dans la couche de substrat ce dépôt à une profondeur au moins égale à l'épaisseur de la première couche de polysilicim à grain hémisphérique (4(J). 14. Procédé selon la revendication 9, caractérisé en ce qu'il comprend, de plus, les étapes suivantes la formation d'une couche diélectrique au-dessus de la seconde couche de silicium à grain hémisphérique la formation d'une couche de polysilicium dopé 40) au-dessus de la couche diélectrique ; et la formation de motifs sur la couche de polysilicium dopé (40) pour réaliser une électrode supérieure d'un condensateur. 15. Procédé selon la revendication 14, caractérisé en ce que l'étape de réalisation d'une couche de polysilicium dopé (40) comprend une étape d'attaque de la couche de polysilicium dopé (40) pour définir, de façon latérale, une extension d'une structure d'électrode. 16. Procédé selon la revendication 9, caractérisé en ce que les première et seconde couches de polysilicium à grain hémisphérique (40) sont déposées à une température comprise entre environ 550 "C et environ 595 "C. 17. Procédé selon la revendication 9, caractérisé en ce qu'il comprend, de plus, l'étape de dépôt d'une couche de silicium amorphe (50) au-dessus de la surface de la première coucha de silicium à grain hémisphérique, dans lequel la seconde couche de silicium à grain hémisphérique est déposée sur la couche de silicium amorphe (50). 18. Procédé de fabrication d'un dispositif semiconducteur, caractérisé en ce qu'il comprend les étapes suivantes la réalisation d'un substrat de dépôt comprenant du silicium ; la réalisation d'une première couche de silicium à grain hémisphérique sur le substrat de dépôt le dépôt d'une seconde couche de silicium à grain hémisphérique au-dessus du substrat de dépôt de sorte que les grains (46) de silicium à grain hémisphérique de la seconde couche croissent indépendamment des grains (42) dans la première couche de silicium à grain hémisphérique la formation de motifs sur le substrat de dépôt ; la formation d'une couche diélectrique au-dessus de la seconde couche de silicium à grain hémisphérique et le dépôt d'une couche conductrice au-dessus de la couche diélectrique. 19. Procédé selon la revendication 18, caractérisé an ce que l'étape de réalisation de la première couche de silicium à grain hémisphérique est effectuée par dépôt chimique en phase vapeur (CVD) et dans lequel le substrat de dépôt est une couche de polysilicium dopé (40) 20. Procédé selon la revendication 19, caractérisé en ce que l'étape de dépôt de la seconde couche de silicium à grain hémisphérique est effectuée par un procédé de dépôt chimique en phase vapeur (CVD) dans le même système de dépôt que celui utilisé pour déposer la première couche de silicium à grain hémisphérique.