Brevet FR2755316A1 — publié le 19980430

RGOLATE R DE TERSICN A SÉLECTION AUTCMATIQJUE D'UNE TENSICN D' ALDIMETATION LA PLUS ÉLEVE La présente invention concerne un régulateur de tension destiné à fournir une tension d'alimentation régulée à une charge à partir d'une tension d'entrée. Un exemple d'application de la présente invention concerne les circuits intégrés pour des postes téléphoniques télé-alimentés o l'alimentation est fournie par la ligne télé- phonique, soit par le circuit de sonnerie quand le poste n'est pas décroché, soit par le circuit de parole quand le poste est décroché, voire par une alimentation propre au poste téléphonique (par exemple, une pile). L'invention s'applique plus particulièrement à un régu- lateur propre à sélectionner automatiquement une tension d'entrée la plus élevée parmi plusieurs tensions d'alimentation non corré- lées, c'est-à-dire provenant de circuits distincts et fournies sur plusieurs entrées indépendantes du régulateur. La figure 1 représente un schéma classique d'un régu- lateur destiné à fournir une tension régulée à une valeur spécifiée à partir d'une seule tension d'alimentation. Un tel régulateur reçoit, sur une borne d'entrée E, une tension d'alimentation à réguler V, et délivre, sur une borne de sortie S, une tension régulée VR. Le régulateur comporte un circuit 1 fournissant une tension de référence, et un circuit 2 de commande d'un transistor MOS de puissance à canal P MO10 dont la source est connectée à la borne E et dont le drain constitue la borne S. Le circuit 1 a pour rôle de fixer une tension de référence VBG précise pour asservir, par l'intermédiaire du circuit de conmmande 2, la tension de sortie VR. Le circuit 1 com- porte deux transistors bipolaires de type PNP Q1 et Q2 dont les émetteurs respectifs sont reliés à la borne E et dont les collec- teurs respectifs constituent deux bornes de sortie 3, 4 du circuit 1 destinées à commander le circuit 2 comme on le verra par la suite. Les bases des transistors Q1 et Q2 sont reliées au collecteur du transistor Q1. Les collecteurs des transistors Q1 et Q2 sont respectivement reliés aux collecteurs de transistors bipolaires de type NPN Q3 et Q4 dont les bases sont reliées et constituent une borne 5 au potentiel de référence VBG. L'émetteur du transistor Q4 est relié à la masse par l'intermédiaire de deux résistances Ri et R2 montées en série. L'émetteur du transistor Q3 est relié au point-milieu de l'association en série des résis- tances Ri et R2. Les résistances Ri et R2 et le rapport de surface des transistors Q3 et Q4 sont choisis pour obtenir la tension VBG souhaitée avec un courant donné dans les transistors Q1, Q2, Q3 et Q4. Le circuit 1 comporte un circuit de démarrage constitué d'une source de courant I dont la sortie est connectée, à la masse par l'intermédiaire d'une diode D et, à la base d'un transistor bipolaire de type NPN QD dont le collecteur est relié à la borne 4 et dont l'émetteur est relié au point-milieu de l'association en série des résistances R1 et R2. Le circuit 1 représenté à la figure 1 est généralement désigné par son appellation anglo-saxonne "band gap" et son fonctionnement est parfaitement connu. Le circuit 2 de commande du transistor M10 est consti- tué de deux transistors bipolaires de type PNP Q5 et Q6 dont les émetteurs respectifs sont reliés à la borne E et dont les bases sont respectivement reliées aux bornes 4 et 3. Les collecteurs des transistors Q5 et Q6 sont reliés aux drains respectifs de deux transistors MOS à canal N Mli et M3 montés en miroir de courant, les sources des transistors Mil et M3 étant connectées à la masse et le transistor Mil étant monté en diode. Le collecteur du transistor Q6 constitue une borne de sortie du circuit 2 reliée à la grille du transistor M10. Un pont résistif constitué de résistances R3 et R4 est généralement connecté entre la borne S et la masse quand la tension VR souhaitée est différente de la tension de référence VBG. Le point-milieu de ce pont diviseur est relié à la borne 5 du circuit 1 pour constituer une boucle de contre-réaction permettant de maintenir la tension de référence VBG sur les bases des transistors Q3 et Q4. Cette tension de référence assure l'égalité des courants dans les transistors Q3 et Q4. Lorsque se produit une dérive par rapport à cette tension de référence, les courants dans les transistors Q1 et Q2 se trou- vent déséquilibrés. Ce déséquilibre de courant est amplifié par le circuit 2 et modifie le potentiel VG de commande du transistor M10O pour rétablir, par l'intermédiaire du pont résistif R3-R4, la tension VBG qui assure l'égalité des courants dans les transis- tors Q3 et Q4. La tension VR est égale à VBG(R3 + R4)/R4. Un condensateur C est généralement prévu en sortie du régulateur et est raccordé entre la borne S et la masse. Le rôle de ce condensateur est, notamment, d'assurer la stabilité de la boucle de contre-réaction. Un inconvénient d'un régulateur tel que représenté à la figure 1 est que, si la tension V devient inférieure à la tension régulée VR, les bornes E et S se trouvent court-circuitées par le transistor M10. En effet, le substrat du transistor MOS M10 ou son caisson est généralement relié à sa source, c'est-à-dire au potentiel V. On désigne généralement le substrat d'un transistor MOS ou son caisson par le "corps" du transistor ("bulk" dans son appellation anglo-saxonne) pour le distinguer du substrat global du circuit intégré sur lequel sont réalisés les différents compo- sants. Le corps d'un transistor MOS est généralement symbolisé par une flèche dont le sens indique le type P ou N du canal du transistor. Quand la tension VR est supérieure à la tension V, la jonction PN entre le drain et le corps du transistor M10 se trouve polarisée en direct et le transistor est alors court- circuité par la diode drain/corps. De plus, le drain et la source du transistor M10 s' échangent (le courant étant inversé), ce qui transforme la contre-réaction opérée par le circuit 1 en réaction. Ce court-circuit nuit à un second rôle du condensateur C qui est d'alimenter temporairement la charge en cas d'insuf- fisance ou de disparition de la tension d'alimentation V. Par exemple, quand le régulateur sert à alimenter un microprocesseur, on cherche à pouvoir maintenir l'alimentation du microprocesseur le temps qu'il puisse sauvegarder les données, suite à une insuf- fisance ou à la disparition de la tension d'alimentation. On com- pare généralement la tension VR par rapport à un seuil au moyen d'un circuit externe au régulateur pour détecter une diminution de la tension VR et utiliser alors le condensateur C pour alimen- ter temporairement le microprocesseur avant la disparition de la tension VR. Une solution classique pour isoler la borne E du reste du régulateur, lorsque la tension d'alimentation devient infé- rieure à la tension VR, est de placer une diode à l'entrée du régulateur. Toutefois, un inconvénient d'une telle solution est qu'elle introduit une chute de tension d'environ 0,7 volt entre les bornes d'entrée et de sortie du régulateur. On a également recours à des diodes d'isolement quand on souhaite pouvoir alimenter le régulateur tel que représenté à la figure 1 à partir de différentes tensions en sélectionnant, comme tension à réguler, celle dont le potentiel est le plus élevé. La figure 2 représente un exemple classique de régu- lateur de tension sélectionnant automatiquement, parmi deux ten- sions d'alimentation VM et VL arrivant sur deux bornes d'entrée EM et EL, la tension la plus élevée. Les circuits 1 et 2 représentés à la figure 1 ont été schématisés fonctionnellement à la figure 2 par une source de tension de référence 1 et par un amplificateur 2 recevant, en entrée, la tension de référence VBG et le potentiel du point-milieu du pont diviseur résistif R3-R4. L'amplificateur 2 et le générateur 1 sont polarisés par la tension d'alimentation VM ou VL la plus élevée au moyen de diodes, respectivement Dl, D2 et D3, D4 interposées en série entre chaque borne EM ou EL et la borne de polarisation du générateur 1 ou de l'amplificateur 2. Si un tel circuit permet bien de sélectionner la tension d'alimentation la plus élevée, le recours à des diodes présente, comme précédemment, 1 'inconvénient d'introduire une chute de tension d'environ 0,7 volt en série avec le régulateur. La présente invention vise à proposer un nouveau régu- lateur de tension propre à sélectionner une tension d'alimen- tation la plus élevée parmi au moins deux tensions indépendantes tout en minimisant la chute de tension aux bornes du régulateur. La présente invention vise également à optimiser l'utilisation d'un condensateur de découplage placé en sortie du régulateur pour alimenter temporairement la charge quand aucune tension d'alimentation non régulée n'est supérieure à la tension de sortie régulée. Pour atteindre ces objets, la présente invention prévoit un régulateur de tension, comportant au moins deux bornes d'entrée propres à recevoir, chacune, une tension d'alimentation indépendante, et comportant un moyen pour sélectionner auto- matiquement la tension d'alimentation la plus élevée parmi les tensions présentes aux bornes d'entrée, et un moyen pour isoler la borne d'alimentation associé à la tension la plus faible du reste du circuit, lesdits moyens introduisant une très faible chute de tension entre la borne d'entrée à la tension la plus élevée et une borne de sortie du régulateur. Selon un mode de réalisation de la présente invention, le régulateur comporte au moins deux premiers transistors de puissance ayant chacun une première électrode de puissance connectée directement à une desdites bornes d'entrée et une deuxième électrode de puissance connectée à la borne de sortie, et un circuit de commande propre à rendre conducteur celui desdits transistors de puissance qui est associé à la tension d'alimentation la plus élevée et à bloquer l'autre transistor de puissance. Selon un mode de réalisation de la présente invention, au moins lesdits deux premiers transistors de puissance associés aux tensions d'alimentation présentes aux bornes d'entrée du régulateur sont des transistors MOS à canal P, le régulateur com- portant un circuit de polarisation des corps d'au moins lesdits deux premiers transistors de puissance à la tension la plus élevée. Selon un mode de réalisation de la présente invention, o le régulateur comporte un condensateur entre la borne de sor- tie et la masse, ledit moyen de sélection sélectionne la tension d'alimentation des circuits du régulateur parmi les tensions d'alimentation présentes sur les bornes d'entrée et une tension de sortie régulée présente sur la borne de sortie. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures 1 et 2 qui ont été décrites précédemment sont destinées à exposer l'état de la technique et le problème posé; la figure 3 représente un schéma fonctionnel d'un premier mode de réalisation d'un régulateur de tension selon la présente invention; la figure 4 représente un schéma fonctionnel d'un deuxième mode de réalisation d'un régulateur de tension selon la présente invention; les figures 5 et 6 représentent un schéma détaillé d'un mode de réalisation d'un régulateur tel que représenté à la figure 4; la figure 7 est un schéma partiel simplifié du régulateur représenté aux figures 5 et 6 illustrant son fonction- nement quand une tension d'alimentation non régulée est supé- rieure à la tension de sortie régulée souhaitée; la figure 8 est un schéma partiel simplifié du régulateur représenté aux figures 5 et 6 illustrant son fonction- nement quand aucune des tensions d'alimentation n'est supérieure à la tension de sortie régulée souhaitée; la figure 9 représente partiellement un circuit de référence de tension selon un autre mode de réalisation de la présente invention; et la figure 10 représente partiellement un circuit de commande de transistors de puissance d'un régulateur selon un autre mode de réalisation de la présente invention. Pour des raisons de clarté, les mêmes éléments ont été désignés par les mêmes références aux différentes figures. La figure 3 représente un premier mode de réalisation d'un régulateur de tension selon l'invention. Ce régulateur com- porte deux bornes d'entrée EM et EL, propres à recevoir respec- tivement des tensions d'alimentation VM et VL indépendantes l'une de l'autre, et une borne de sortie S, associée à un condensateur de découplage C et délivrant une tension régulée VR. Selon ce mode de réalisation, le régulateur comporte deux transistors MOS de puissance à canal P M1OM et M10L ayant respectivement une pre- mière électrode de puissance connectée à la borne EM ou EL et une deuxième électrode de puissance reliée à la borne S. Un circuit 1' fournit une tension de référence VBG et est associé à un amplificateur 2'. Un pont diviseur résistif constitué de résis- tances R3 et R4 est monté en série entre la borne S et la masse. Le point-milieu de l'association des résistances R3 et R4 est relié à une première entrée de l'amplificateur 2' dont une deuxième entrée reçoit la tension VBG. Selon l'invention, l'amplificateur 2' est associé à un circuit 10 de sélection du transistor de puissance M1OM ou M1OL à commander. Une caractéristique de la présente invention est que les circuits 1', 2' et 10 sont alimentés par la tension la plus élevée parmi les tensions VL, VM et VR au moyen d'un comparateur 11 dont trois entrées sont respectivement reliées aux bornes EL, EM et S. Une autre caractéristique de la présente invention est que les corps (substrats ou caissons) des transistors MOS M1OM et M1OL sont reliés au potentiel le plus élevé parmi les tensions VM, VL et VR. Cette liaison a été symbolisée à la figure 3 par une liaison entre les corps des transistors M1OM et M10L et la sortie du comparateur 11. Ainsi, même si la tension VR est supé- rieure aux tensions VM et VL, les transistors M1OM et M10L ne sont pas court-circuités dans la mesure o leurs corps respectifs sont également à la tension VR, ce qui interdit toute polari- sation en direct des jonctions drain/corps et source/corps. De plus, si une des tensions VM ou VL est suffisante (supérieure à la tension VR), le transistor M10L ou M1OM associé à la tension d'alimentation VL ou VM la plus faible est bloqué par le circuit et, même si cette tension la plus faible VL ou VM est infé- rieure à la tension VR, ce transistor n'est pas court-circuité dans la mesure o son corps est porté au potentiel le plus élevé. Ces caractéristiques seront mieux comprises en relation avec les figures 7 et 8. Un avantage de la présente invention est que la tension VM ou VL la plus faible est isolée du régulateur. Un autre avantage de la présente invention est que la chute de tension entre les bornes d'entrée et de sortie du régu- lateur est faible. En effet, elle est limitée à environ 0,1 volt correspondant à la chute de tension dans les transistors MOS de puissance à l'état passant. Un autre avantage du premier mode de réalisation est que, même si le potentiel de référence VBG n'est plus maintenu quand les deux tensions VL et VM sont insuffisantes ou dispa- raissent, on garantit une utilisation optimale du condensateur C pour alimenter temporairement la charge. La figure 4 représente un deuxième mode de réalisation de la présente invention, dans lequel le régulateur comporte en outre un comparateur 12 associé à un transistor de faible puis- sance à canal P M10R pour générer un signal logique RESET. Ce signal RESET est destiné à indiquer un défaut d'alimentation du régulateur au moyen d'une des tensions VM ou VL, c'est-à-dire que la tension la plus élevée du régulateur est la tension VR, et que la tension de sortie VR est inférieure à un seuil déterminé. Ce signal RESET est, par exemple, utilisé pour signaler à la charge (non représentée), par exemple un microprocesseur, que la tension qu'elle reçoit est désormais uniquement fournie par le conden- sateur C et n'est donc que temporaire. Le transistor M10R est relié, par sa source, à la borne S et, par son drain, à une pre- mière borne d'entrée du comparateur 12 ainsi que, par l'inter- médiaire d'une résistance R5, au point-milieu de l'association en série de résistances R3A et R3B avec la résistance R4. La grille du transistor M1OR est reliée au circuit de sélection 10 qui sélectionne donc le transistor à rendre conducteur parmi les trois transistors MlOM, M10L et M10R en fonction de celle des trois tensions VM, VL et VR qui est la plus élevée. Le point de basculement du comparateur 12 est fixé par les valeurs des résistances R3A, R3B, R4 et R5. Sa valeur corres- pond à: VBG.[(R5/R4).(R3A + R3B)/(R5 + R3B) + 1]. Un avantage de ce deuxième mode de réalisation est que le transistor M10R permet de maintenir la boucle de contre- réaction même quand la tension VR est la tension la plus élevée, permettant ainsi au régulateur d'intégrer la génération d'un signal RESET quand la tension VR correspond à la décharge du condensateur C et devient inférieure à une tension seuil. Cela permet de déterminer cette tension seuil de façon très précise dans la mesure o elle est liée à la tension VBG fixée par le circuit 1'. De plus, cela minimise la consommation liée à la génération du signal RESET dans la mesure o on utilise les composants du régulateur qui sont généralement choisis pour leur faible consommation. En pratique, des moyens de sélection de la tension la plus élevée (représentés globalement par le comparateur il à la figures 3 et 4) sont prévus de façon distincte pour le circuit 1', les circuits 2' et 10 et pour la polarisation des corps des transistors M1OM et M10L. Ainsi, on prévoit un circuit de pola- risation des corps destiné aux transistors M1OM et M10L ainsi qu'à d'autres transistors MOS à canal P du régulateur. L'invention sera décrite par la suite en relation avec le deuxième mode de réalisation (figure 4). Les modifications à apporter pour obtenir le régulateur exposé en relation avec la figure 3 se déduisent des rôles respectifs des différents consti- tuants exposés ci-dessous. Les figures 5 et 6 représentent un schéma détaillé d'un régulateur de tension selon l'invention. La figure 5 représente un mode de réalisation du circuit 1' de génération de la tension de référence VG, ainsi que du circuit de commande 2' et du cir- cuit de sélection 10 associés. La figure 6 représente un mode de réalisation d'un circuit 13 de polarisation des corps des tran- sistors MOS à canal P, ainsi que les transistors MO10L, M10M et M10R et les moyens résistifs 14 associés au comparateur 12 et à la contre-réaction du régulateur. Le circuit 1' est constitué d'une source de courant I, d'une diode D, de résistances R1 et R2, et de transistors QD, Q3 et Q4 tel que décrits précédemment en relation avec la figure 1. Les transistors Q1 et Q2 de la figure 1 sont, par exemple, remplacés, chacun par trois transistors bipolaires de type PNP respectivement associés aux bornes EM, EL et S ou, comme cela est représenté, par deux transistors multi-émetteurs dont les collec- teurs respectifs sont reliés aux collecteurs des transistors Q3 et Q4 et définissent respectivement les bornes 3 et 4 de sortie du circuit 1'. Un premier émetteur, respectivement Q1M ou Q2M, des transistors multiémetteurs est relié à la borne EM, un deuxième émetteur, respectivement Q1L ou Q2L, est relié à la borne EL, et un troisième émetteur, respectivement Q1R ou Q2R, est relié à la borne S. Le fonctionnement du circuit 1' est simi- laire à celui du circuit 1 exposé en relation avec la figure 1 à la différence près que sa tension d'alimentation est toujours la tension la plus élevée parmi les tensions VM, VL et VR. La borne 4 est reliée aux bases respectives de trois transistors bipolaires de type PNP Q5M, Q5R et Q5L du circuit 2' dont les émetteurs sont respectivement reliés aux bornes EM, S et EL. Les collecteurs respectifs des transistors Q5M, Q5R et Q5L sont reliés aux drains de transistors MOS à canal N MllM, MllR et MllL dont les sources respectives sont connectées à la masse. Des transistors MOS à canal N M3L, M3R et M3M, dont les sources respectives sont connectées à la masse, sont montés en diode sur les transistors MllL, MllR et MllM. Les drains respectifs des transistors M3L et M3M sont connectés, par l'intermédiaire d'un transistor MOS à canal N M4L, M4M dont la grille est reliée au transistor M3L ou M3M respectif, au collecteur d'un transistor bipolaire de type PNP Q6L, Q6M (ou au collecteur commun d'un transistor multi-émetteurs). Le drain du transistor M3R est relié directement aux collecteurs des transistors Q6L et Q6M. Les drains respectifs des transistors M3L et M3M sont également reliés au collecteur d'un transistor bipolaire de type PNP, respectivement Q6RA ou Q6RB, dont l'émetteur est relié à la borne S. Les bases respectives des transistors Q6RA, Q6RB, Q6L et Q6M sont reliées à la borne 3. Les collecteurs des transistors Q6RA et Q6RB délivrent, respectivement, des potentiels de commande VGL et VGM sur les grilles des transistors M10L et M1OM (figure 6). Le collecteur du transistor multi-émetteurs Q6L-Q6M délivre un potentiel de commande VGR sur la grille du transistor M10R (figure 6). Le fonctionnement du circuit 2' décrit ci-dessus se déduit de celui du circuit 2 de la figure 1 pour ce qui concerne les transistors Q5, Q6, M3 et Mll affectés des lettres respec- tives M, R et L, la plus élevée des tensions VM, VL, VR faisant conduire les transistors Q5, Q6, M3 et Mll affectés de la lettre correspondante et bloquant les autres transistors. Selon l'invention, le circuit 10 comporte deux tran- sistors MOS à canal P M12L et M12M connectés en série entre les collecteurs respectifs des transistors Q6RA et Q6RB. L'électrode conmmune des transistors M12L et M12M est reliée au collecteur cormmun des transistors Q6L et Q6M. Le rôle des transistors M12L et M12M est de bloquer les deux transistors de puissance parmi les transistors M10L, M1OM et M1OR qui sont associés aux deux tensions les plus faibles parmi les tensions VM, VL et VR. Deux transistors MOS à canal P M14 et M15 sont connectés en série et en diode entre une borne VB et les grilles communes des tran- sistors M12L et M12M. La borne VB représente la borne de sortie du circuit 13 de polarisation des corps des transistors à canal P qui sera décrit par la suite en relation avec la figure 6. La borne VB est au potentiel de la tension la plus élevée parmi les tensions VM, VL et VR. Le drain du transistor M15 est relié au drain comurn de trois transistors MOS à canal N M13L, M13R et M13M qui sont montés en miroir de courant sur les transistors MllL, MllR et MllM respectifs. Le rôle des transistors M14, M15, M13R, M13L et M13M est de polariser les grilles des transistors M12L et M12M à un potentiel élevé pour que leur potentiel de source soit lui-même suffisanmmnent élevé pour garantir le blocage de deux des trois transistors M10L, M10M et M10R. Le fonction- nement des circuits 2' et 10 sera mieux compris en relation avec les figures 7 et 8. Le circuit 13 (figure 6) de polarisation des corps des transistors à canal P. en particulier des transistors M10L et MlOM, à la tension la plus élevée parmi les tensions VM, VL et VR comporte trois montages similaires constitués, chacun, de trois transistors MOS à canal P et d'un transistor MOS à canal N. Chaque groupe de quatre transistors comporte un transistor à canal P, respectivement M16M, M16R ou M16L, connecté entre la borne EM, S ou EL et la borne VB. Les grilles respectives des transistors M16M, M16R et M16L sont reliées à la source du transistor MOS à canal N M9M, M9R et M9L du groupe correspondant. Les transistors M9M, M9R et M9L sont montés en miroir de courant sur les transistors respectifs MllM, MllR et MllL (figure 5). Aux figures 5 et 6, les grilles respectives des transistors MllM, MllR et MllL ont été désignées par des bornes VBM, VBR et VBL pour permettre le report des connexions entre les figures 5 et 6. Les deux autres transistors MOS à canal P, respectivement M7M et M8M, M7R et M8R, M7L et M8L, de chaque groupe du circuit 13 ont une première électrode reliée à la borne, respectivement EM, S ou EL, leurs grilles étant reliées au drain du transistor M9 du groupe correspondant. Une deuxième électrode des transistors M7M et M7R est reliée au drain du transistor M9L. Une deuxième élec- trode des transistors M8L et M8R est reliée au drain du transis- tor M9M. Une deuxième électrode des transistor M7L et M8M est reliée au drain du transistor M9R. Seul le groupe de transistors associé à la tension la plus élevée parmi les tensions VM, VL et VR conduit, les grilles des transistors à canal P du groupe correspondant étant mises à la masse par le transistor à canal N M9M, M9R ou M9L qui conduit grâce au montage en miroir sur les transistors MllM, MllR et MllL. Le transistor M16 du groupe correspondant établit le potentiel de la borne VB à la tension la plus élevée et les transistors M7 et M8 de ce groupe bloquent les six transistors MOS à canal P des deux autres groupes en portant leurs grilles respectives au potentiel le plus élevé. Tous les corps des transistors à canal P du circuit 13 sont reliés à la borne VB pour empêcher tout court-circuit par les diodes drain/corps ou source/corps. Dans le mode de réalisation représenté à la figure 6, le comparateur 12 chargé de produire le signal RESET est polarisé en étant relié à la borne VB. Ce comparateur 12 ayant une consom- mation très faible, le potentiel de la borne VB n'est sensi- blement pas modifié. Toutefois, on pourra, à titre de variante, associer la polarisation du comparateur 12 à un montage à transistors sélectionnant, parmi les tensions VM, VL et VR, la tension la plus élevée. Le comparateur 12 peut également être alimenté uniquement par la tension VR. En effet, lors de la géné- ration du signal logique RESET, la tension la plus élevée sera toujours la tension VR. La figure 7 illustre le fonctionnement du régulateur de tension selon la présente invention lorsque la tension la plus élevée du montage correspond à une des tensions d'alimentation VM et VL. Le fonctionnement est similaire quelle que soit cette tension VM ou VL qui est la plus élevée. Le cas représenté à la figure 7 correspond à un fonc- tionnement normal du régulateur o la tension régulée VR est pro- duite à partir de la tension VL. Pour des raisons de clarté, on a éliminé, par rapport aux schémas des figures 5 et 6, les transis- tors bloqués qui n'interviennent pas dans le fonctionnement, et les bornes VB et EL ont été confondues. Le circuit 1' n'a été représenté que partiellement. Le transistor Q6L se retrouve en série avec le transistor M12L, dont la grille est polarisée par les transistors M14 et M15, et avec le transistor M3L. Le tran- sistor Q6L associé au transistor M12L constitue donc une source de courant cascode chargée par le transistor M3L, lequel est commandé par les transistors Q2L, Q5L et M11L, et dont la sortie VGL est connectée à la grille du transistor M1OL. On reproduit ainsi le fonctionnement décrit en relation avec la figure 1. Le potentiel des grilles des transistors M12L et M12M est sensi- blement égal à VL - 2VTH, o VTH représente la tension seuil des transistors M14 et M15. Le potentiel VGR présent sur la source du transistor M12L est donc sensiblement égal à VL - 2VTH, majoré de la chute de tension grille-source du transistor M12L. Cette chute de tension est égale à la tension seuil VTH du transistor M12L majorée d'un terme dû au courant drain-source du transistor M12L et correspondant à la composante parabolique de sa tension grille-source. Ainsi, le potentiel VGR est supérieur à VL - VTH. Le potentiel VGM est, par le même raisonnement, égal au potentiel VGR, le transistor M12M étant conducteur mais n'étant traversé par aucun courant. Comme VGR = VGM > VL - VTH, les transistors M1OR et M1OM sont bloqués car leurs sources respectives sont à des potentiels inférieurs à la tension VL. Le blocage du transistor M1OM permet d'isoler l'alimentation VM, tandis que le blocage du transistor M10R entraîne que la résistance de la boucle de contre-réaction correspond à la résistance R3 (R3A + R3B). La tension de sortie VR est égale à VBG. (R3 + R4)/R4. On notera que, commne le corps du transistor M10M est relié au potentiel VL, la borne EM est bien complètement isolée du régulateur et il n'y a pas de court-circuit entre les bornes EM et S. Dans le cas o la tension VL est trop faiblement supé- rieure à la tension VR, la différence de potentiel entre la source et le drain du transistor M10L est trop faible pour four- nir un courant suffisant à la charge connectée à la borne S. La boucle de contre-réaction constituée des résistances R3A et R3B, du transistor Q3 (non représenté à la figure 6), du transistor Q6L et du transistor M12L, abaisse alors le potentiel VGL jusqu'à une valeur près de la masse. Le transistor M3L fonctionne alors en triode, ce qui débloque le transistor M4L. Le déblocage du transistor M4L entraîne la mise en conduction du transistor M1OR qui court-circuite alors les résistances R3A et R3B. La tension VR ne peut dans ce cas pas être maintenue à la valeur nominale souhaitée et diminue. Toutefois, la boucle de contre- réaction continue à fonctionner par le transistor M10R et la résistance R5, ce qui garantit le maintien de la tension VBG à la valeur de référence choisie. Quand la tension VL devient inférieure à la tension VR ou disparaît, le régulateur se trouve alors dans un mode de fonc- tionnement o il est alimenté par la tension VR et o il est propre à générer le signal RESET qui sera décrit par la suite en relation avec la figure 8. Comme pour la figure 7, la figure 8 ne représente pas les transistors des figures 5 et 6 qui sont bloqués et qui n'interviennent pas dans le fonctionnement. Dans le cas repré- senté à la figure 8, on considère que la tension VR est supé- rieure aux tensions VL et VM. Les deux transistors Q6RA et Q6RB ont leurs jonctions base-émetteur en parallèle et leurs courants sont donc égaux. Comme un courant circule ici dans les deux transistors M12L et M12M, on obtient comme précédemmnent, d'un point de vue fonc- tionnel, une source de courant cascode. Toutefois, la partie supérieure (Q6RA, M12L et Q6RB, M12M) est ici divisée en deux et produit, sur les sources respectives des transistors M12L et M12M, les deux tensions de blocage VGL et VGM qui sont toutes deux supérieures à VR - VTH. Les transistors M10M et M10L sont donc bloqués et, comme leurs corps respectifs sont au potentiel VR, les bornes EM et EL sont complètement isolées du régulateur. La partie inférieure (M12L, M12M et M3R) de la source de courant cascode fournit la tension VGR, déterminée par la boucle de contre-réaction comportant le transistor M10R et la résistance R5. Ainsi, la tension de référence VBG est bien maintenue à la valeur spécifiée. Selon la présente invention, la tension VBG sert alors à indexer le seuil à partir duquel le signal RESET est produit au moyen du comparateur 12. Le basculement du comparateur 12 se produit quand la tension VR devient inférieure à VBG.[(R5/R4).(R3A + R3B)/(R5 + R3B) + 1]. Selon l'invention, tous les corps des transistors MOS à canal N sont connectés à leur source. Par contre, tous les corps des transistors MOS à canal P du circuit 13, ainsi que les corps des transistors M12L et M12M et des transistors de puissance M10L et M10M sont connectés à la borne VB au potentiel de la tension la plus élevée. Le corps du transistor M14 est également connecté à la tension VB comme sa source, et les corps des transistors M10OR et M15 sont connectés à leurs sources respectives. La réalisation et le fonctionnement d'un régulateur tel que représenté à la figure 3 se déduit de l'exposé des figures 5 à 8. Il suffit de supprimer tous les transistors servant à la commande du transistor M10R. Les figures 9 et 10 illustrent un autre mode de réali- sation selon lequel les transistors supérieurs des circuits 1', 2' et 10 sont des transistors MOS à canal P. Aux figures 9 et 10, seules les parties supérieures des circuits 1', 2' et 10 ont été représentées. Les transistors Q1R, Q1L et Q1M sont remplacés, respec- tivement, par des transistors MOS à canal P M1M, MIL et M1R (figure 9). Les transistors Q2M, Q2L et Q2R sont remplacés, respectivement, par des transistors M2M, M2L et M2R. Les corps de ces transistors MOS à canal P sont tous reliés à la borne VB pour garantir l'isolement entre les tensions VM, VL et VR. Les transistors bipolaires du circuit 2' sont remplacés par des transistors MOS à canal P dont les références à la figure sont similaires en remplaçant la lettre Q par la lettre M. Tous les corps de ces transistors MOS à canal P sont alors reliés à la borne VB. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'hormme de l'art. En particulier, les dimensionnements des transistors et des résistances est à la portée de l'homme de l'art en fonction des caractéristiques fonctionnelles souhaitées. De plus, bien que l'on ait fait référence dans la description qui précède à un régulateur de tension susceptible d'être alimenté par deux tensions non régulées indépendantes, l'invention s'applique également au cas o le régulateur doit être alimenté par plus de deux tensions. Dans ce cas, il suffit d'ajouter, à chacune des structures décrites en relation avec les figures précédentes, un transistor ou un groupe de transistors associé à la borne d'entrée supplémentaire. En outre, on notera que le régulateur selon l'invention peut être réalisé intégralement en technologie bipolaire en rem- plaçant les transistors MOS à canal P par des transistors PNP et les transistors MOS à canal N par des transistors NPN. Dans ce cas, il n'est pas nécessaire de prévoir un circuit 13 de polari- sation des corps des transistors MOS à canal P. Le recours à des transistors MOS constitue cependant un mode de réalisation pré- féré selon l'invention dans la mesure o ils sont conmandables en tension, ce qui entraîne une consommation moindre du régulateur. Enfin, on notera que l'invention s'applique également à la réalisation d'un régulateur de tension négative. Il suffit pour cela de remplacer les transistors MOS à canal P par des transistors à canal N et réciproquement, et de remplacer les transistors bipolaires de type PNP par des transistors de type NPN et réciproquement. La sélection de tension s'effectue alors sur la tension ayant la valeur la plus négative. REVENDICATIONS 1. Régulateur de tension, caractérisé en ce qu'il comporte: au moins deux bornes d'entrée (EM, EL) propres à rece- voir, chacune, une tension d'alimentation (VM, VL) indépendante; un moyen (11) pour sélectionner automatiquement la tension d'alimentation (VM, VL) la plus élevée parmi les tensions présentes aux bornes d'entrée (EM, EL); et un moyen pour isoler la borne d'alimentation (EM, EL) associé à la tension la plus faible (VM, VL) du reste du circuit, lesdits moyens introduisant une très faible chute de tension entre la borne d'entrée (EL, EM) à la tension la plus élevée (VL, VM) et une borne (S) de sortie du régulateur. 2. Régulateur de tension selon la revendication 1, caractérisé en ce qu'il comporte: au moins deux premiers transistors de puissance (M1OM, M10OL) ayant chacun une première électrode de puissance connectée directement à une desdites bornes d'entrée (EM, EL) et une deuxième électrode de puissance connectée à la borne de sortie (S); et un circuit de commande (10) propre à rendre conducteur celui desdits transistors de puissance (MlOM, M10L) qui est associé à la tension d'alimentation (VM, VL) la plus élevée et à bloquer l'autre transistor de puissance (MlOL, M10M). 3. Régulateur de tension selon la revendication 2, caractérisé en ce qu'au moins lesdits deux premiers transistors de puissance (MlOM, M10L) associés aux tensions d'alimentation (VM, VL) présentes aux bornes d'entrée (EM, EL) du régulateur sont des transistors MOS à canal P. et en ce qu'il comporte un circuit (13) de polarisation des corps d'au moins lesdits deux premiers transistors de puissance (M1OM et M10L) à la tension la plus élevée (VM, VL, VR). 4. Régulateur de tension selon l'une quelconque des revendications 1 à 3, comportant un condensateur (C) entre la borne de sortie (S) et la masse, caractérisé en ce que ledit moyen de sélection (11) sélectionne la tension d'alimentation des circuits du régulateur parmi les tensions d'alimentation (VM, VL) présentes sur les bornes d'entrée (EM, EL) et une tension de sortie régulée (VR) présente sur la borne de sortie (S).