Brevet FR2751461A1 — publié le 19980123

Dispositif de contrôle de finalité de test. L'invention a pour objet un dispositif de contrôle de finalité de test visant à fiabiliser les tests de fabrication sur les mémoires de tous types. Avec les technologies de semi-conducteur actuelles de type submicronique, il est indispensable de tester de manière approfondie tous les circuits intégrés qui sortent de fabrication. En ce qui concerne les mémoires en circuits intégrés (ou circuit intégré comportant une mémoire), il est possible de tester toutes les cellules mémoire une par une en allant écrire puis lire dans chacune des cellules de ladite mémoire de manière successive et répétitive. Cependant, les tailles de plus en plus importantes des mémoires rendent ces tests de plus en plus longs. Pour accélérer le temps de test chez le constructeur, des procédures de test accélérés ont été mises au point. Dans une mémoire organisée en lignes et colonnes, il est possible par exemple de charger des données sur une ou plusieurs colonnes simultanément sur toutes les lignes; plusieurs vecteurs de test peuvent être envoyés ainsi à travers toute la mémoire beaucoup plus rapidement que par un accès normal. Par ailleurs, certaines mémoires de grandes capacités ont la possibilité d'avoir une ou plusieurs ligne(s) et/ou colonne(s) de cellules mémoires supplémentaires servant à remplacer des éventuelles cellules défectueuses. La procédure de test servira à connecter les cellules supplémentaires là où elles sont nécessaires. Certaines mémoires ont des zones d'accès protégé en lecture et/ou écriture qui ne sont pas accessibles (ou accessible une seule fois) dans un fonctionnement normal de la mémoire et qui doivent être testées. L'homme du métier a souvent recours à un mode de test qui autorise certaines opérations spécifiques à la phase de test du constructeur. Le déroulement des phases de test ne constructeur. Le déroulement des phases de test ne faisant pas l'objet de la présente demande, l'homme du métier peut se référer aux nombreuses publications relatives aux tests accélérés, vecteurs de test, dépannage de mémoire par substitution de cellule, ou autre, et indifféremment qu'il s'agisse d'une mémoire à accès série ou à accès parallèle de type SRAM, DRAM, ROM, PROM, EPROM, EEPROM ayant ou non des zones d'accès protégé. L'invention s'intéresse plus particulièrement au verrouillage de la phase de test. Dans le document US-A-5 264 742 (ci-après D1), il est question de verrouiller la phase de test d'une mémoire de carte à puce (à zone d'accès protégé). Dans D1, il est expliqué que le verrouillage de la phase de test est nécessaire car il est possible d'avoir accès à la zone d'accès protégé pendant la phase de test ce qui est rigoureusement interdit dans un usage normal. Dans D1, il est donc utilisé deux verrous l'un étant conditionné par l'autre et l'autre étant activable une seule fois. Si après la lecture de D1 il apparaît évident qu'il est nécessaire de verrouiller le mode de test de manière définitive pour des raisons de sécurité, il n'est pas expliqué comment vérifier que le verrouillage fonctionne bien, le verrou pouvant être défectueux. De plus, il existe d'autres types de mémoire pour lesquels le verrouillage du mode de test est particulièrement intéressant. Sur les mémoires à accès série, par exemple, les différentes opérations possibles (lecture, écriture, lancement de test, effacement,...) peuvent être commandées par des instructions envoyées sur une patte d'entrée/sortie qui correspond à l'entrée/sortie de données et/ou d'adresses. Une fausse manipulation risque de déclencher le lancement du test si celui-ci n'est pas verrouillé, pouvant ainsi détruire des données présentes en mémoire. Dans le cas de mémoire à accès parallèles, il est possible de disposer de pattes supplémentaires servant uniquement pour le test et qui doivent être neutralisées (par exemple mises à la masse) pendant un fonctionnement normal. Il est également possible qu'en mode de test certaines pattes soient utilisées pour des fonctionnalités différentes du fonctionnement normal. Afin d'éviter des erreurs de manipulation un verrouillage des tests de fabrication est préférable. Bien évidemment pour tous les types de mémoire, il est possible de disposer d'un test à disposition de l'utilisateur dans un fonctionnement normal du circuit intégré. Le test utilisateur sera bien plus limité que le test constructeur et ne pourra pas détruire de données ni permettre l'accès à des zones protégées en lecture et/ou écriture. L'invention a pour but de rendre inutilisable une mémoire si sa phase de test de fin de production n'est pas correctement finalisée. Une application particulière permet de fiabiliser les mémoires protégées dans le cas où un verrou du mode test serait défectueux, rendu défectueux, ou même réversible. L'invention a pour objet un circuit intégré comportant une zone mémoire, un mode de test et au moins un verrou de type binaire, ledit verrou lorsqu'il est dans un premier état autorise le fonctionnement du circuit intégré dans le mode de test et lorsqu'il est dans un deuxième état interdit le fonctionnement du circuit intégré en mode de test, caractérisé en ce que le circuit intégré comporte un circuit de dysfonctionnement qui fonctionne lorsque le verrou est dans le premier état, ledit circuit de dysfonctionnement empêchant la mémoire de fonctionner normalement. Le circuit de dysfonctionnement interdit au circuit intégré de fonctionner d'une manière normale pour un utilisateur si le mode de test est autorisé. De plus si le circuit est défectueux au niveau du verrou, il n'est pas possible d'utiliser correctement le circuit autrement qu'en test de fabrication. Par ailleurs, le circuit de dysfonctionnement permet un test correct de toutes les fonctionnalités nécessaires au fonctionnement normal. Plusieurs possibilités sont possibles pour le circuit de dysfonctionnement. On peut par exemple jouer sur des caractéristiques dynamiques du circuit intégré, le circuit de dysfonctionnement comportant des moyens pour retarder des signaux afin d'augmenter le temps de accès de la mémoire (ou d'augmenter la fréquence d'une horloge) ou comportant un registre pour retarder les données d'au moins un cycle d'horloge au bout d'un certain nombre de cycle d'horloge. On peut également avoir un circuit de dysfonctionnement qui comporte un circuit de mélange d'adresse pour mélanger les adresses, le circuit de mélange d'adresse recevant ou non un signal de lecture/écriture et en ce que le mélange des adresse soit différent suivant qu'il s'agisse d'une lecture ou d'une écriture. Ou encore, un circuit de dysfonctionnement agit sur un circuit de décodage des instructions afin de brouiller des instructions données à la mémoire. Une autre possibilité consiste à avoir un circuit de substitution en lecture qui remplace de manière aléatoire ou pseudo-aléatoire les données lues par des données erronées, ou un circuit de substitution en écriture qui remplace de manière aléatoire les données à écrire par des données erronées, ou même un circuit d'écriture aléatoire ou pseudo-aléatoire qui écrit à une adresse aléatoire ou pseudo-aléatoire une donnée aléatoire chaque fois qu'un nombre aléatoire ou pseudoaléatoire de cycles d'écriture et/ou de lecture a été effectuée. Toutes ces possibilités pouvent être utilisées de manière indépendante ou conjuguées suivant les contraintes de fiabilité que l'on désire. Si pour une raison quelconque le mode de test n'est pas verrouillé pour un usage normal, le circuit présentera un mauvais fonctionnement et sera déclaré inutilisable par son premier utilisateur. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés parmi lesquels: la figure 1 représente schématiquement une mémoire à accès série selon l'invention, la figure 2 représente schématiquement une mémoire à accès parallèle selon l'invention, les figures 3 à 6 représentent schématiquement des réalisations possibles de circuit de dysfonctionnement selon l'invention, la figure 7 représente un générateur pseudoaléatoire utilisé dans l'invention. La figure 1 représente une mémoire série 1 qui dispose d'une borne d'entrée d'horloge 2 et d'une borne d'entrée sortie 3. La borne d'entrée d'horloge est destinée à recevoir un signal d'horloge qui sert à cadencer l'ensemble de la mémoire 1. La borne d'entrée/sortie 3 est destinée à recevoir et à émettre en série des bits qui correspondent aussi bien à des adresses, des instructions, ou des données. Classiquement, il existe des mémoires à accès séries qui utilisent des bornes différentes pour les différentes informations binaires, par exemples une borne pour les données, une borne pour les adresses, et une ou deux bornes pour commander la mémoire; l'invention peut aisément être transposée sur de telles mémoires. La borne d'entrée/sortie 3 est connectée à une entrée d'un registre d'instruction 4, une entrée d'un registre d'adresse 5, et une entrée/sortie d'un registre de donnée 6. Les registres d'instruction 4 et d'adresse 5 comportent chacun huit bits et chacun dispose de huit sorties parallèles respectivement une pour chaque bit. Le registre d'adresse 5, de plus, a la possibilité d'être utilisé en compteur d'adresse. Le registre de données 6 comporte huit bits et dispose de huit entrées/sorties parallèles, respectivement une pour chaque bit. Les trois registres 4, 5 et 6 disposent également de différents signaux de commandes qui n'ont pas été représentés afin de simplifier le schéma. Un circuit de commande 7 gère tous les signaux de commande nécessaires au bon fonctionnement de la mémoire 1 qui n'ont pas été représentés. Le circuit de commande 7 comporte en outre une entrée d'horloge connectée à la borne d'entrée d'horloge 2 et huit entrées d'instructions connectées respectivement aux huit sorties du registre d'instruction 4. Ce circuit de commande va entre autre chose décoder le contenu du registre d'instruction pour générer la séquence de signaux appropriée. Les différentes instructions possibles pouvant être par exemple: lecture, écriture, lancement de test automatique, lecture d'un ou plusieurs blocs, écriture d'un ou plusieurs blocs (un bloc correspondant par exemple à 16 octets). Le registre d'adresse 5 est connecté à un décodeur de ligne 8 par l'intermédiaire de cinq de ces sorties parallèles qui correspondent par exemple aux cinq bits de poids fort du registre d'adresse. Le registre d'adresse 5 est également connecté à trois entrées de sélection d'un décodeur de colonne 9. Le décodeur de lignes 8 dispose dans un exemple de 32 sorties dont une seule est activée en fonction des cinq bits reçus depuis le registre d'adresse 5. Chacune des sorties du décodeur de ligne 8 est connectée à une ligne d'une zone mémoire 10 organisée en lignes et colonnes de cellules de mémorisations élémentaires. De plus le décodeur de colonne 9 dispose de huit entrées/sorties d'information connectées respectivement aux huit entrées/sorties parallèles du registre de données 6 et dispose également de huit fois huit entrées/sorties sélectionnables connectées respectivement aux colonnes de la zone mémoire 10. Un verrou de test 100 est constitué d'une cellule mémoire à fusible ou d'une cellule mémoire de type OTP (de l'anglais One Time Programmable). I1 fournit une information d'autorisation de test sur un fil 101, ladite information étant positionnée lors de la fabrication du circuit intégré dans un premier état et étant positionnée à l'issue des tests de fabrication dans un deuxième état. Ce fil 101 est d'une part connecté au circuit de commande 7 et d'autre part à un circuit de dysfonctionnement comportant sur cet exemple cinq modules de dysfonctionnement 102 à 106. L'homme de métier pourra remarquer que des cellules mémoires programmables une seule fois existent de manière courante dans les mémoires de grande capacité, elles sont généralement utilisées pour connecter des cellules mémoire supplémentaires (connues également sous le nom de cellules de redondance) à la place de cellules mémoire défectueuses. Le verrou de test 100 agit sur le circuit de commande 7 pour autoriser ou inhiber le décodage d'une instruction de déclenchement de test ou remplacer le séquencement d'un test constructeur par un test utilisateur plus réduit ne risquant pas d'accéder à une éventuelle zone de mémoire protégée ou ne permettant pas certaines opérations pouvant nuire à des données présentes dans la zone mémoire 10. Le premier état du verrou 100 correspond à la validation des tests constructeurs et le deuxième état correspond à l'inhibition des tests constructeurs. De plus, le premier état va valider le fonctionnement des différents modules de dysfonctionnement 102 à 106, et le deuxième état va les rendre transparents. Le module 102 est placé entre le registre de données 6 et le décodeur de colonne 9. L'action du module 102 va être sur le contenu des données. Plusieurs possibilités sont envisageables. Le module 102 peut par exemple mélanger les connexions entre la mémoire et le registre de données de manière connue ce qui permet au constructeur de pouvoir réaliser les tests sans problème. I1 est également possible d'introduire une erreur aléatoirement dans les données en s'arrangeant pour ne pas avoir deux erreurs successives afin de permettre lors d'un test constructeur de refaire la même opération en cas d'erreur pour vérifier si l'erreur est bien réelle. Le module 103 est placé entre le registre d'adresse 5 et le décodeur de colonne 9. I1 est également possible d'agir sur la connexion entre le registre d'adresse 5 et le décodeur de lignes 8. L'action de ce module 103 est la même que celle du module 102. L'action aléatoire sur les adresses pouvant entraîner des inscriptions erronées à des adresses non connues, l'homme de métier devra utiliser avec certaines précautions la modification aléatoire des adresses. Le module 104 est placé entre la borne d'entrée/sortie 3 et les trois registres 4, 5 et 6. L'action d'un tel module 104 peut être sur les paramètres dynamiques d'entrée et de sortie ou encore peut consister en un décalage des informations d'entrées et/ou de sortie par rapport au signal d'horloge. Le décalage peut également intervenir sur un bit servant au protocole de communication d'une liaison série particulière. Le module 105 est placé entre la borne d'entrée d'horloge 2 et le circuit de commande 7. L'action du module pouvant se faire par exemple sur les paramètres dynamiques ou par exemple en divisant la fréquence d'entrée du signal d'horloge. Le module 106 est placé entre le registre d'instruction 4 et le circuit de commande 7. Un tel module va par exemple mélanger les instructions selon une technique connue du constructeur uniquement qui permette au constructeur de vérifier le bon fonctionnement de la mémoire. Bien entendu, dans l'invention il est question d'utiliser un circuit de dysfonctionnement qui comprenne au moins un des modules 102 à 106. De plus lorsque plusieurs variantes sont possibles sur l'un des modules 102 à 106, l'homme du métier pourra très bien utiliser une ou plusieurs des variantes simultanément. Avant de détailler certains modes de réalisation des modules de dysfonctionnement 102 à 106 il est préférable de décrire un mode de réalisation de l'invention utilisant une mémoire à accès parallèle 11 représentée sur la figure 2. Cette mémoire à accès parallèle comporte un bus de données 12 bidirectionnel comportant par exemple huit bornes d'entrée/sortie mises en parallèle, un bus d'adresse 13 monodirectionnel comportant par exemple huit bornes d'entrée mises en parallèle, et quatres bornes de commande 14 à 17 qui correspondent à différents signaux qui sont respectivement signal d'horloge, signal de déclenchement de test, signal de sélection de boîtier, et signal de lecture/écriture. L'architecture interne de la mémoire il présente certaines ressemblances avec la mémoire 1. Une zone mémoire 18 organisée en matrice de, par exemple, 32 lignes et huit fois huit colonnes contient les cellules de mémorisation élémentaires. Un décodeur de ligne 19 comportant 32 sorties et cinq entrées, chaque sortie du décodeur de lignes 19 étant connectée respectivement à chacune des lignes de la zone mémoire 18 sélectionne une des lignes de la zone mémoire 18 en fonction des informations présentes sur ses cinq entrées. Un décodeur de colonne 20 dispose de huit entrées/sorties d'information, de huit fois huit entrées/sorties sélectionnables et de trois entrées de sélection, les huit entrées/sorties d'information étant respectivement connectées aux huit bornes d'entrée/sortie du bus de données, et les huit fois huit entrées/sorties sélectionnables étant connectées respectivement aux huit fois huit colonnes de la zone mémoire 18. Un registre d'adresse 21 contenant huit bits et ayant huit entrées connectées au bus d'adresse 13 et huit sorties, dont cinq sorties correspondant aux cinq bits de poids fort contenus dans le registre d'adresse 21 sont connectées aux cinq entrées du décodeur de lignes 19 et dont trois sorties correspondant aux trois bits de poids faible du registre d'adresse 21 sont connectées aux trois entrées de sélection du décodeur de colonnes 20, sert à mémoriser une adresse pendant les opérations de lecture et d'écriture. Un circuit de commande 22 est connecté aux quatre bornes de commande 14 à 17. Ce circuit de commande 22 sert à synchroniser et séquencer différentes opérations réalisables par la mémoire 11 en fonction des signaux présents sur les quatre bornes de commande 14 à 17, les différentes connexions avec les autres éléments de la mémoire ne sont pas représentées afin de simplifier le schéma de la figure 2. Un verrou de test 107 est constitué d'une cellule mémoire à fusible ou d'une cellule mémoire de type OTP (de l'anglais Once Time Programmable). Il fournit une information d'autorisation de test sur un fil 108, ladite information étant positionnée lors de la fabrication du circuit intégré dans un premier état et étant positionnée à l'issue des tests de fabrication dans un deuxième état. Ce fil 108 est d'une part connecté au circuit de commande 22 et d'autre part à un circuit de dysfonctionnement comportant sur cet exemple trois modules de dysfonctionnement 109 à 111. L'homme de métier pourra remarquer que des cellules mémoires programmables une seule fois existent de manière courante dans les mémoires de grande capacité, elles sont généralement utilisées pour connecter des cellules mémoire supplémentaires à la place de cellules mémoire défectueuses. Le verrou de test 107 agit sur le circuit de commande 22 pour autoriser ou inhiber le déclenchement de test ou pour remplacer le séquencement d'un test constructeur par un test utilisateur plus réduit ne risquant pas d'accéder à une éventuelle zone de mémoire protégée ou ne permettant pas certaines opérations pouvant nuire à des données présentes dans la zone mémoire 18. Un premier état du verrou 107 correspond à la validation des tests constructeurs et un deuxième état correspond à l'inhibition des tests constructeurs. De plus, le premier état va valider le fonctionnement des différents modules de dysfonctionnement 109 à 111, et le deuxième état va les rendre transparents. Le module 109 est placé entre le bus de données 12 et le décodeur de colonne 20. L'action du module 109 va être sur le contenu des données. Plusieurs possibilités sont envisageables. Le module 109 peut par exemple mélanger les connexions entre la mémoire et le registre de données de manière connue ce qui permet au constructeur de pouvoir réaliser les tests sans problème. Il est également possible d'introduire une erreur aléatoirement dans les données en s'arrangeant pour ne pas avoir deux erreurs successives afin de permettre lors d'un test constructeur de refaire la même opération en cas d'erreur pour vérifier si l'erreur est bien réelle. Le module 109 étant connecté à des bornes communiquant avec l'extérieur, le module 109 peut éventuellement modifier des paramètres dynamiques. Le module 110 est placé entre le registre d'adresse 21 et le bus d'adresse 13. L'action de ce module 110 est du même type que celle du module 109. L'action aléatoire sur les adresses pouvant entraîner des inscriptions erronées à des adresses non connues, l'homme de métier devra utiliser avec certaines précautions la modification aléatoire des adresses. Le module 111 est placé entre les bornes de commande 14 à 17 et le circuit de commande 22. L'action d'un tel module 111 peut être sur les paramètres dynamiques d'entrée et de sortie ou peut consister en un décalage des informations d'entrées et/ou de sortie par rapport au signal d'horloge ou avoir des actions sur la fréquence d'horloge. Les différentes fonctionnalités des modules de dysfonctionnement 102 à 106 et 109 à 111 sont assez similaires dans certains cas et peuvent de ce fait servir à plusieurs endroits. Bien qu'une seule mémoire à accès série et une seule mémoire à accès parallèle ait été décrite, l'homme de métier pourra transposer sur les variantes de mémoire qui existent à l'heure actuelle. De plus pour les deux exemples de mémoire cités, il n'est pas question de circuit de vérification d'autorisation d'accès, mais l'invention ne portant pas directement sur le contrôle de l'autorisation d'accès il n'est pas nécessaire de faire apparaître de tels circuits. De même, les mémoires décrites sont accessibles en lecture et en écriture mais il est tout à fait possible de transposer l'invention sur des mémoires de type ROM accessibles uniquement en lecture. L'invention est aussi totalement indépendante de la taille de la mémoire. De plus, des circuits intégrés, par exemple de type micro-contrôleur, possèdent des mémoires intégrées de type DRAM, SRAM, ROM, PROM, EPROM, ou EEPROM; il va de soit que l'invention peut être utiliser sur ces mémoires qui ne constituent pas la totalité d'un circuit intégré. Sur la figure 3, un module de dysfonctionnement 112 est représenté. Ce module 112 sert à dégrader une caractéristique dynamique d'entrée (ou de sortie) et il peut être utilisé directement à la place des modules 105, 110 ou 111. Le module 112 comporte une entrée de signal 113, une sortie de signal 114 et une entrée de consigne 115. L'entrée de consigne reçoit l'information de verrouillage portée par l'un des fils 101 ou 108. L'entrée de signal 113 reçoit l'un des signaux présents sur une borne d'entrée, par exemple la borne 2, et la sortie de signal fournit le signal par exemple au circuit de commande 7. Le module 112 comporte un circuit de démultiplexage 116 ayant une entrée, une entrée de sélection, une première et une deuxième sortie, l'entrée étant connectée à l'entrée de signal 113, l'entrée de sélection étant connectée à l'entrée de consigne 115. Un circuit de multiplexage 117 ayant une première entrée, une deuxième entrée, une entrée de sélection et une sortie, l'entrée de sélection étant connectée à l'entrée de consigne 115, et la sortie étant connectée à la sortie de signal 114. Lorsque le signal présent sur l'entrée de consigne 115 est dans un premier état, le circuit de multiplexage 117 établit une connexion entre sa première entrée et sa sortie et le circuit de démultiplexage 116 établit une connexion entre sa première sortie et son entree. Lorsque le signal présent sur l'entrée de consigne 115 est dans un deuxième état, le circuit de multiplexage 117 établit une connexion entre sa deuxième entrée et sa sortie et le circuit de démultiplexage 116 établit une connexion entre sa deuxième sortie et son entrée. Une résistance 118 établit la connexion entre la première sortie du circuit de démultiplexage 116 et la première entrée du circuit de multiplexage 117. Un condensateur 119 est connecté entre la première entrée du circuit de multiplexage 117 et la masse. La deuxième sortie du circuit de démultiplexage 116 est connectée à la deuxième entrée du circuit de multiplexage 117 par l'intermédiaire d'un conducteur 120. Le module 112 ainsi constitué se comporte lorsque le signal appliqué sur l'entrée de consigne 115 est dans un premier état comme une cellule RC dont la constante de temps dépend de la résistance 118 et du condensateur 119 et lorsque le signal appliqué sur l'entrée de consigne 115 est dans un deuxième état comme un simple fil de connexion. Des variantes sont possibles pour pouvoir utiliser ce module 112 en bidirectionnel. On peut par exemple utiliser des circuits multiplexeur/démultiplexeur qui sont bidirectionnels. On peut également supprimer les circuits de multiplexage 117 et démultiplexage 116 au profit d'une porte de transfert bidirectionnelle en parallèle avec la résistance 118, le condensateur 119 étant supprimé au profit des capacités parasites existantes. Avec de telles modifications, ce module 112 peut également être utilisé à la place des modules 104 et 109. Sur la figure 4, un module de dysfonctionnement 121 est représenté. Ce module 121 sert à dégrader une caractéristique dynamique d'entrée par division de fréquence et il peut etre utilisé directement à la place des modules 105 ou 111. Le module 121 comporte une entrée de signal 122, une sortie de signal 123 et une entrée de consigne 124. L'entrée de consigne 124 reçoit l'information de verrouillage portée par l'un des fils 101 ou 108. L'entrée de signal 122 reçoit l'un des signaux présents sur une borne d'entrée, par exemple la borne 2, et la sortie de signal fournit le signal par exemple au circuit de commande 7. Le module 121 comporte un circuit de démultiplexage 125 ayant une entrée, une entrée de sélection, une première et une deuxième sortie, l'entrée étant connectée à l'entrée de signal 122, l'entrée de sélection étant connectée à l'entrée de consigne 124. Un circuit de multiplexage 126 possède une première entrée, une deuxième entrée, une entrée de sélection et une sortie, l'entrée de sélection étant connectée à l'entrée de consigne 124, et la sortie étant connectée à la sortie de signal 123. Lorsque le signal présent sur l'entrée de consigne 124 est dans un premier état, le circuit de multiplexage 126 établit une connexion entre sa première entrée et sa sortie et le circuit de démultiplexage 125 établit une connexion entre sa première sortie et son entrée. Lorsque le signal présent sur l'entrée de consigne 124 est dans un deuxième état, le circuit de multiplexage 126 établit une connexion entre sa deuxième entrée et sa sortie et le circuit de démultiplexage 125 établit une connexion entre sa deuxième sortie et son entrée. Un diviseur de fréquence 127, ayant une entrée et une sortie, son entrée étant connectée à la première sortie du circuit de démultiplexage 125, et sa sortie étant connectée à la première entrée du circuit de multiplexage 126, fournit à sa sortie un signal dont la fréquence est divisée par exemple par deux par rapport à son entrée. La deuxième sortie du circuit de démultiplexage 125 est connectée à la deuxième entrée du circuit de multiplexage 126 par l'intermédiaire d'un conducteur 128. Le module 121 ainsi constitué se comporte lorsque le signal appliqué sur l'entrée de consigne 124 est dans un premier état comme un diviseur de fréquence et lorsque le signal appliqué sur l'entrée de consigne 124 est dans un deuxième état comme un simple fil de connexion. Ce module 121 est particulièrement bien adapté pour fonctionner sur des entrées d'horloge. L'effet produit bien que minime est facilement contournable lorsque l'on est au courant, mais il produit un effet de mauvais fonctionnement immédiat Il existe de nombreuses possibilités pour réaliser des diviseurs de fréquence à l'aide de compteurs ou de bascules qui sont à la disposition de l'homme du métier. Sur la figure 5, un module de dysfonctionnement 129 est représenté. Ce module 129 sert à dégrader une caractéristique dynamique d'entrée et il peut être utilisé directement à la place des modules 102, 104, 109 ou 110. Le module 129 comporte une première entrée/sortie de signal 130, une deuxième entrée/sortie de signal 131 et une entrée de consigne 132. L'entrée de consigne 132 reçoit l'information de verrouillage portée par le fil 108. La première entrée/sortie de signal 130 est connectée par exemple la borne d'entrée/sortie 3, et la deuxième entrée/sortie de signal 131 est connectée par exemple aux registres 4 à 6. Le module 129 comporte un premier et un deuxième circuit de multiplexage/démultiplexage 133 et 134 ayant chacun une entrée/sortie simple, une entrée de sélection, une première et une deuxième entrées/sorties sélectionnables, chaque entrée/sortie simple étant connectée respectivement aux première et deuxième entrées/sorties de signal 130 et 131. Dans un exemple particulier, une porte logique 135, ayant deux entrées et une sortie, a sa sortie connectée aux entrées de sélections des premier et deuxième circuits de multiplexage/démultiplexage 133 et 134 et la première de ses entrées connectée à l'entrée de consigne 132. Un compteur 136, ayant une sortie, fournit un signal de comptage qui est dans un premier état pendant un certain nombre de cycles d'horloge (par exemple 5 cycles) et qui est dans un deuxième état pendant un autre nombre de cycles d'horloge (par exemple 3 cycles) , la sortie du compteur étant connectée à la deuxième de multiplexage/démultiplexage 133 et 134 établissent une connexion entre leur deuxième entrée/sortie sélectionnable et leur entrée/sortie simple. Une cellule de registre à décalage 137 bidirectionnelle ayant deux entrées/sorties d'information, chacune des entrées/sorties d'information étant connectée à la première entrée/sortie sélectionnable de chacun des deux circuits de multiplexage/démultiplexage 133 et 134, produit un décalage à chaque coup d'horloge dans un sens correspondant au sens de déplacement des informations circulant entre les première et deuxième entrées/sorties de signal 130 et 131. Les signaux de commande de la cellule de registre à décalage 137 n'ont pas été représentés afin de simplifier le schéma. Les deuxièmes entrées/sorties de chacun des circuits de multiplexage/démultiplexage 133 et 134 sont connectées ensembles par l'intermédiaire d'un conducteur 138. Le module 129 ainsi constitué se comporte lorsque le signal appliqué sur l'entrée de consigne 132 est dans un premier état comme un retardateur d'information qui perd régulièrement une information et lorsque le signal appliqué sur l'entrée de consigne 132 est dans un deuxième état comme un simple fil de connexion. Des variantes de ce module 129 sont possibles. On peut supprimer le compteur 136 et la porte logique 135 pour utiliser directement l'entrée de consigne 132 à la place de la sortie de la porte logique 135. On peut aussi utiliser plusieurs cellules de registre à décalage 137 montées en série. Il est également possible de mettre plusieurs de ces modules en parallèle en utilisant un unique compteur 136 et une unique porte logique 135. En ce qui concerne le test avec un tel module 129 il faut tenir compte de deux erreurs pour chaque tour du compteur 136 multipliées par le nombre de cellules de registre à décalage 137 que l'on aura mises en série. Préférentiellement, ce module 129 sera utilisé avec des gros compteurs, par exemple par 256, et une seule cellule à décalage afin de ne pas avoir trop de répétitions d'opération de test dues aux erreurs provoquées par le dispositif de dysfonctionnement. Sur la figure 6 on peut voir un module 139 qui possède une première et une deuxième entrées de signal 140 et 141, une première et une deuxième sorties de signal 142 et 143, et une première et une deuxième entrées de consigne 144 et 145. Ce module 139 étant monodirectionnel, il est particulièrement bien adapté pour être utilisé à la place des modules 103 et 108, l'homme de métier devant multiplier les entrées et sorties de signal 140 à 143 en fonction du nombre de fils à mélanger. Dans un exemple, les entrées de signal 140 et 141 sont connectées au registre d'adresse 21, les sorties de signal 142 et 143 sont connectées au décodeur de colonne 20, la première entrée de consigne est connectée au fil 108, et la deuxième entrée de consigne 145 reçoit un signal provenant du circuit de commande 7 qui indique une lecture ou une écriture. Chaque sortie de signal 142 et 143 est respectivement connectée à une sortie d'une porte OU-EXCLUSIF 146 et 147. Chacune des portes OU EXCLUSIF 146 et 147 possède par ailleurs une première et une deuxième entrées. Chacune des premières entrées des portes OU-EXCLUSIF 146 et 147 est respectivement connectée à chacune des entrées de signal 140 et 141. Chacune des deuxièmes entrées des portes OU-EXCLUSIF 146 et 147 est respectivement connectée à une sortie d'une première et d'une deuxième portes logiques 148 et 149. Chacune des portes logiques 148 et 149 possède en outre une première et une deuxième entrées. Chacune des premières entrées des portes logiques 148 et 149 est connectée à la première entrée de consigne 144. Chacune des deuxièmes entrées des portes logiques 148 et 149 est connectée à la deuxième entrée de consigne 145. La première porte logique 148 a sa sortie à un niveau "1" lorsque la première entrée de consigne 144 est dans un premier état et que la deuxième entrée de consigne 145 est dans un premier état. La première porte logique 148 a sa sortie à un niveau "0" lorsque la première entrée de consigne 144 est dans un deuxième état ou lorsque la deuxième entrée de consigne 145 est dans un deuxième état. La deuxième porte logique 149 a sa sortie à un niveau "1" lorsque la première entrée de consigne 144 est dans son premier état et que la deuxième entrée de consigne 145 est dans son deuxième état. La première porte logique 148 a sa sortie à un niveau "0" lorsque la première entrée de consigne 144 est dans son deuxième état ou lorsque la deuxième entrée de consigne 145 est dans son premier état. Le fonctionnement du module 139 tel que précédemment décrit est le suivant: - lorsque la première entrée de consigne 144 est dans le premier état et que la deuxième entrée de consigne 145 est dans le premier état alors la première sortie de signal 142 est dans un état inversé par rapport à la première entrée de signal 140 et la deuxième sortie de signal 143 est dans le même état que la deuxième entrée de signal 141, - lorsque la première entrée de consigne 144 est dans le premier état et que la deuxième entrée de consigne 145 est dans le deuxième état alors la deuxième sortie de signal 143 est dans un état inversé par rapport à la deuxième entrée de signal 141 et la première sortie de signal 142 est dans le même état que la première entrée de signal 140, - lorsque la première entrée de consigne 144 est dans le deuxième état alors la première sortie de signal 142 est dans le même état que la première entrée de signal 140 et la deuxième sortie de signal 143 est dans le même état que la deuxième entrée de signal 141. Le module 139 permet un mélange simple d'information qui dépend des signaux de lecture et d'écriture. Pour pouvoir utiliser un tel module 139 sur le chemin de données par exemple en place des modules 102 et 109, l'homme de métier doit rendre le circuit bidirectionnel par exemple en utilisant des portes ayant une sortie trois états. Il n'est pas nécessaire d'utiliser un signal représentatif de la lecture et de l'écriture pour effectuer le mélange des données si l'on désire utiliser ce module 139 à la place du module 106. Par ailleurs d'autre mélanges de données sont possibles à l'aide de portes de transfert ou encore d'un registre à barillet. De nombreuses variantes sont possibles et sont à adapter en fonction des différentes places à occuper (voir positions des modules 102, 103, 106, 109, 110, ou même 111). En ce qui concerne le test du circuit, les mélanges produits par les circuits précédemment énoncés sont connus du fabricant de circuit intégré qui peut modifier sa procédure de test en fonction des mélanges effectués qui peuvent être différents selon qu'il s'agisse d'instructions, d'adresses, ou de données. Si la mémoire n'est pas correctement verrouillée, un utilisateur qui essaiera de la faire fonctionner normalement obtiendra un fonctionnement complètement incohérent. Il est à noter que les mélanges d'instructions doivent être faits de telle manière qu'il n'est pas possible de créer un court circuit avec l'extérieur de la mémoire 1 ou 11, ce qui pourrait être destructeur pour un dispositif extérieur à la mémoire. Le mélange d'instruction ne doit pas par exemple imposer une lecture alors que le bus de données peut être à disposition du dispositif extérieur à la mémoire 1 ou 11. Dans le cas où l'on a une mémoire qui doit contenir une zone de mémoire protégée qui doit contenir des données hautement confidentielles, il est impératif d'avoir un brouillage des données sûr. Dans certains cas il est même possible que l'on dispose d'un verrou de test qui ne soit pas irréversible pour diverses raisons de fonctionnement (par exemple carte à puce reprogrammable). L'invention propose un circuit de dysfonctionnement qui sabote les données présentes en mémoire lorsque le verrou est ouvert et que l'on effectue une lecture et/ou une écriture. La mémoire doit disposer en mode de test d'une instruction destinée à initialiser toutes les cellules mémoire, l'initialisation étant à faire juste avant le verrouillage. Le principe du circuit de dysfonctionnement est basé sur un générateur 150 de type pseudo-aléatoire dont un exemple est représenté figure 7. Ce générateur 150 comporte une entrée de consigne 151, une première et une deuxième sorties 152 et 164. L'entrée de consigne 151 reçoit une information binaire en provenance du verrou 100 ou 107 et indiquant l'état dudit verrou 100 ou 107. Les première et deuxième sorties 152 et 164 fournissent des informations pouvant prendre un premier ou un deuxième état de manière pseudo-aléatoire. Dans l'exemple, la première sortie 152 a 16 chances sur 255 d'être dans le premier état et la deuxième sortie 164 a 128 chances sur 255 d'être dans le premier état. Les chances sont en fait établit de manière cyclique sur 255 cycles. De plus, il n'est pas possible d'avoir deux fois de suite le premier état sur la première sortie 152. Le générateur 152 comporte en outre huit bascules 153 à 160 de type D. Chaque bascule 153 à 160 possède une entrée et une sortie. Pour chaque bascule, les signaux de commande ne sont pas indiqués mais ils réalisent un transfert de l'état du bit présent à son entrée à l'intérieur de la bascule chaque fois qu'une lecture est effectuée dans la mémoire. De plus, chaque bascule 153 à 160 fournit à sa sortie l'état du bit qui est à l'intérieur de ladite bascule 153 à 160. L'entrée de la première bascule 153 est connectée à la sortie de la huitième bascule 160. L'entrée de la deuxième bascule 154 est connectée à la sortie d'une première porte 161 de type OU-EXCLUSIF, la première porte 161 ayant une première entrée connectée à la sortie de la première bascule 153 et une deuxième entrée étant connectée à la sortie de la huitième bascule 160. L'entrée de la troisième bascule 155 est connectée à la sortie d'une deuxième porte 162 de type OU-EXCLUSIF, la deuxième porte 162 ayant une première entrée connectée à la sortie de la deuxième bascule 154 et une deuxième entrée étant connectée à la sortie de la huitième bascule 160. Les entrées des quatrième , cinquième, sixième, septième et huitième bascule 156 à 160 sont respectivement connectées aux sorties des troisième, quatrième, cinquième, sixième et septième bascules 155 à 159. Une porte ET 163 ayant cinq entrées et une sortie a ses entrées respectivement connectées à l'entrée de consigne 151 et aux sorties des premières, deuxième, quatrième et sixième bascules 153, 154, 156 et 158. La sortie de la porte ET 163 est connectée à la première sortie 152. La sortie de la huitième bascule 160 est connectée à la deuxième sortie 164. L'homme de métier pourra vérifier qu'un tel circuit fonctionne bien comme annoncé précédemment à condition que toutes les bascules 153 à 160 ne soient pas initialisées à "0". De plus, il est possible de faire des générateurs aléatoires qui utilisent un nombre de cycles très important permettant de considérer que le pseudoaléatoire est aléatoire. Pour effectuer la fonctionnalité que l'on désire, on utilise le générateur 150 conjointement au module 139. L'homme de métier aura pris soin de modifier le module 139 pour qu'il puisse être utiliser sur les tous les bits de données et/ou d'adresse (en place d'un ou plusieurs des modules 102, 103, 109, 110). La première entrée de consigne 144 du module 139 doit être connectée à la première sortie 152 du générateur 150 et la deuxième entrée de consigne 145 du module 139 doit être connectée à la deuxième sortie du générateur 164. De plus, la première sortie 152 du générateur 150 doit déclencher dans le circuit de commande 7 ou 22 une opération d'écriture. Ainsi, lorsque le mode test est activé, le générateur 150 est également activé et s'incrémente à chaque lecture effectuée en mémoire et de temps en temps va déclencher une écriture à la place d'une lecture. Suivant le mode de réalisation réellement effectuée par l'homme de métier, la donnée écrite est aléatoire ou seulement dépendante de la donnée précédemment lue ou écrite (de toute façon la donnée est erronée), l'adresse d'écriture correspondant soit à une adresse aléatoire soit à l'adresse ou l'on désirait effectuer la lecture déclenchant l'écriture. Si pendant le test du circuit une lecture provoque une écriture, alors il suffit de recommencer la lecture éventuellement précédée d'une écriture pour vérifier le bon fonctionnement du circuit car il n'est pas possible d'avoir deux dysfonctionnement successifs. L'utilisation de circuit de dysfonctionnement nécessite une modification des tests du constructeur. En effet une fois que les tests de fabrication conventionnels sont effectués, le verrou doit être mis en position vérouillé puis un essais de bon fonctionnement doit être effectué afin de vérifier que le ciruit fonctionne bien, ou autrement dit afin de vérifier que le verrou est bien activé. De nombreuses variantes sont possibles à partir des différents modes de réalisation proposé en les combinant de différentes façons ou en les modifiant pour répondre à des besoins ou à des compromis spécifiques au produit à réaliser. De même, toutes les données numériques peuvent être changées sans sortir du cadre de l'invention. L'homme de métier aura également compris que le premier état correspond dans la description à un niveau "1" et le deuxième état à un niveau logique "0". Les différentes portes logiques représentés sur les schémas peuvent être facilement substituées si l'on décide arbitrairement de changer localement des premiers états en niveau "0" et des deuxièmes états en niveau "1". REVENDICATIONS 1. Circuit intégré (1 ou 11) comportant une zone mémoire (10 ou 18), un mode de test et au moins un verrou (100 ou 107) de type binaire, ledit verrou lorsqu'il est dans un premier état autorise le fonctionnement du circuit intégré dans le mode de test et lorsqu'il est dans un deuxième état interdit le fonctionnement du circuit intégré en mode de test, caractérisé en ce que le circuit intégré comporte un circuit de dysfonctionnement (102 à 106, 109 à 111) qui fonctionne lorsque le verrou (100 ou 107) est dans le premier état, ledit circuit (1 ou 11) de dysfonctionnement (102 à 106, 109 à 111) empêchant la mémoire de fonctionner normalement. 2. Circuit selon la revendication 1, caractérisé en ce que le circuit de dysfonctionnement (112) comporte des moyens pour retarder (118, 119) des signaux afin d'augmenter le temps de cycle de la mémoire. 3. Circuit selon l'une des revendications 1 ou 2, caractérisé en ce que le circuit de dysfonctionnement (129) comporte un registre (137) pour retarder les données d'au moins un cycle d'horloge au bout d'un certain nombre de cycle d'horloge. 4. Circuit selon l'une des revendications 1 à 3, caractérisé en ce que le circuit de dysfonctionnement (103, 110) comporte un circuit de mélange d'adresse (139) pour mélanger les adresses. 5. Circuit selon la revendication 4, caractérisé en ce que le circuit de mélange d'adresse (139) reçoit un signal de lecture/écriture et en ce que le mélange des adresse soit différent suivant qu'il s'agisse d'une lecture ou d'une écriture. 6. Circuit selon l'une des revendications 1 à 5, caractérisé en ce que le circuit de dysfonctionnement (106) agit sur un circuit de décodage des instructions (7) afin de brouiller des instructions données à la mémoire. 7. Circuit selon l'une des revendications 1 à 6, caractérisé en ce que le circuit de dysfonctionnement (102, 109) comporte un circuit de substitution en lecture (139 et 150) qui remplace de manière aléatoire les données lues par des données erronées. 8. Circuit selon l'une des revendications 1 à 7, caractérisé en ce que le circuit de dysfonctionnement (102, 109) comporte un circuit de substitution en écriture (139 et 150) qui remplace de manière aléatoire les données à écrire par des données erronées. 9. Circuit selon l'une des revendications 1 à 8, caractérisé en ce que le circuit de dysfonctionnement (102, 103, 109, 110) comporte un circuit d'écriture aléatoire (139 et 150) qui écrit à une adresse aléatoire une donnée aléatoire chaque fois qu'un nombre aléatoire de cycle d'écriture et/ou de lecture a été effectuée. 10. Circuit selon l'une des revendications 1 à 9, caractérisé en ce que ledit verrou (100 ou 107) est dans un premier état lors de la fabrication du circuit et qu'il ne peut être actionner qu'une seule fois de manière irréversible dans le deuxième état.