Brevet FR2748617A1 — publié le 19971114

La présente invention concerne la structure d'une cellule de bit de courant destinée à être utilisée dans des réseaux à courant commuté comme par exemple dans la mise en oeuvre de convertisseurs analogiquesnumériques CAN. L'intérêt de cette structure réside dans sa capacité de réaliser des réseaux de cellules de bits de courant de forte densité, un seul type de dispositif, et un schéma de décodage permettant d'appliquer des techni- ques assurant la réalisation d'un dispositif monotone et réduisant au minimum les erreurs d'adaptation. Un autre avantage de cette structure est la symétrie de sa topologie qui la rend appropriée pour la mise en oeuvre de réseaux différentiels dont les caracté- ristiques liées à l'immunité au bruit sont attractives pour la mise en oeuvre de circuits analogiques. Un moyen connu pour assurer la monotonie par exemple dans un convertisseur numérique-analogique est d'ajouter un élément à chaque pas d'un code numérique. Par ailleurs, il est également bien connu que l'utilisation d'une topologie "centroïde" permet de minimiser, au premier ordre, les erreurs résultant de gradients d'adaptation en technologie de circuits inté- grés. L'implémentation des deux techniques précitées nécessite un schéma de décodage très complexe de chaque cellule de bit de courant individuelle. En outre, elle nécessite l'emploi de transistors de type N et de type P. ce qui signifie que la densité d'implantation de la cellule ne peut être optimalisée en raison de la nécessité de deux différents types de subs- trats. De plus, elle présente une structure de décodage non symétrique, ce qui rend la cellule peu appropriée pour les réseaux différentiels. L'invention vise à remédier aux inconvénients précités des structures de cellules de bit de courant connues. Elle a donc pour objet une cellule de bit de courant comprenant une source de courant, des moyens de détection de la présence d'un bit de signal numérique et des moyens de détection d'au moins un signal de commande afin de commander, sur une première sortie de la cellule, l'apparition d'un courant délivré par la source de courant en fonction du signal numérique appliqué à ladite cellule et dudit au moins un signal de commande, caractérisée en ce qu'elle comporte en outre des moyens de détection de la présence d'un bit complémentaire au bit du signal numéri- que et des moyens de détection du complément dudit au moins un signal de commande, afin de commander sur une seconde sortie de la cellule l'apparition d'un courant délivré par la source de courant qui est le complément du courant délivré sur la première sortie, lesdits moyens de détection de présence de bits et dudit au moins un signal de commande, lesdits moyens de détection de présence de bits complémentaires et de signaux de commande complémen- taires et ladite source de courant étant réalisés à l'aide de transistors à effet de champ de même type. Suivant d'autres caractéristiques de l'inven- tion: - la cellule de courant définie ci-dessus étant destinée à entrer dans la construction d'un réseau à courant commuté formé de lignes et de colonnes desdites cellules, lesdits moyens de détection d'au moins un signal de commande comprennent des moyens de détection de l'état de la cellule et des moyens de détection de l'état d'un ligne de cellules à laquelle appartient ladite cellule, tandis que les moyens de détection du complément dudit au moins un signal de commande comprennent des moyens de détection du complément de l'état de ladite cellule et des moyens de détection du complément de l'état de la ligne de cellules à laquelle appartient ladite cellule, - lesdits moyens de détection de la présence d'un bit de signal numérique et les moyens de détection dudit au moins un signal de commande forment avec les moyens de détection de la présence dudit bit complémen- taire et les moyens de détection dudit complément dudit au moins un signal de commande, un montage symétrique par rapport à la source de courant, la source de courant comporte un transistor dont le trajet source-drain est connecté aux sources d'un premier et d'un second transistors de détection de l'état de la cellule et aux sources d'un premier et second transistors de détection du complément de l'état de ladite cellule, - le trajet source-drain du premier transistor de détection de l'état de la cellule est connecté à la source de courant en série avec le trajet source-drain du transistor de détection de la présence d'un bit de signal numérique, tandis que le trajet source- drain du premier transistor de détection du complément de l'état de la cellule est connecté à la source de courant en série avec le trajet source-drain du transistor de détection de l'état de la ligne de cellules à laquelle appartient ladite cellule, les drains desdits transistors de détec- tion de la présence d'un bit de signal numérique et de détection de l'état de la ligne à laquelle appartient la cellule étant connectés à la première sortie commune, - le trajet source-drain du second transistor de détection de l'état de la cellule est connecté à la source de courant en série avec le trajet source-drain du tran- sistor de détection de la présence du complément du bit de signal numérique, tandis que le trajet source-drain du second transistor de détection du complément de l'état de la cellule est connecté à la source de courant en série avec le trajet source-drain du transistor de détection du complément de l'état de la ligne de cellules, à laquelle appartient ladite cellule, les drains desdits transistors de détection de la présence du complément du bit de signal numérique et de détection du complément de l'état de la ligne à laquelle appartient la cellule étant connecté à la seconde sortie commune, - la source de courant comporte un transistor dont le trajet source-drain est connecté aux sources d'un transistor de détection de la présence d'un bit de signal numérique, d'un premier transistor de détection du signal complémentaire de l'état de la cellule et d'un transistor de détection de la présence du signal complémentaire du bit de signal numérique, un second transistor de détection de la présence du signal complémentaire de l'état de la cellule ayant son trajet source-drain connecté aux drains du transistor de détection de la présence d'un bit de signal numérique et du transistor de détection de la présence du signal complémentaire du bit de signal numéri- que étant connecté à la source de courant en série avec le trajet sourcedrain d'un premier transistor de détection de l'état de la cellule, le trajet source-drain du premier transistor de détection du signal complémentaire de l'état de la cellule étant connecté à la source de courant en série avec le trajet source-drain d'un transistor de détection de l'état de la ligne de cellules à laquelle appartient ladite cellule, et avec le trajet source-drain d'un transistor de détection du signal complémentaire de l'état de ladite ligne de cellules, le trajet source-drain du transistor de détection du signal complémentaire, le trajet source-drain du transistor de détection de la présence d'un bit de signal numérique étant connecté à la source de courant en série avec le trajet source-drain d'un second transistor de détection de l'état de la cellule, les drains des premier et second transistors de détection de l'état de la cellule étant respectivement connectés avec le drain du transistor de détection de l'état de la ligne de cellules et avec le drain du tran- sistor de détection du signal complémentaire de l'état de la ligne de cellules aux première et seconde sorties de la cellule, L'invention a également pour objet un réseau à courant commuté, caractérisé en ce qu'il est formé de cellules de bits de courant du type défini ci-dessus, disposées en lignes et en colonnes, les première et seconde sorties desdites cellules étant respectivement connectées ensemble et en ce que lesdites cellules du réseau sont disposées autour du centre du réseau divisé en quatre quadrants de manière à être commandées suivant une séquence dans laquelle la commande d'une cellule située dans un quadrant soit suivie de la commande d'une cellule située dans un quadrant symétrique du quadrant précédent par rapport au centre du réseau. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés, sur lesquels: - la Fig.l représente le schéma électrique d'une cellule de bit de courant connue; - la Fig.2 est un schéma de décodage d'un réseau de cellules de bits de courant du type représenté à la figure 1; - la Fig.3 est un schéma de décodage d'un réseau à topologie pseudo-centroïde; - la Fig.4 est un schéma électrique d'une cellule de bit de courant suivant l'invention; la Fig.5 est un schéma électrique similaire à celui de la figure 4 montrant les capacités parasites en certains points du circuit; et - la Fig.6 est un schéma électrique d'une cellule de bit de courant suivant l'invention perfectionné pour éviter les capacités parasites. Une manière connue pour assurer le décodage est celle de l'utilisation de la cellule de bit de courant représentée à la figure 1. Cette cellule de bit de courant comporte une partie de décodage avec une porte complexe G1 et un inverseur Il en technologie CMOS mettant en oeuvre quatre transistors à canal N et quatre transistors à canal P et la cellule de bit de courant proprement dite comprenant une source de courant P1 et deux commutateurs P2 et P3, formes de trois transistors à canal P. ce qui fait au total onze transistors. En utilisant ce type de cellule, un réseau peut être réalisé comme une matrice de Y lignes et X colonnes et le schéma de décodage représenté à la figure 2 est alors le suivant. Toutes les cellules de bits de courant d'une seule ligne sont connectées à un même signal L de décodage de ligne et à un signal Lc de décodage complet de ligne, tandis que toutes les lignes de bits de courant d'une seule colonne sont connectées à un signal Bit de décodage de colonne. Une cellule de bit de courant telle que celle de la figure 1 est définie comme active lorsque le courant passe par la sortie Sl. En utilisant ce schéma de décodage, chaque cellule de bit de courant individuelle peut être activée lorsque sa ligne (signal L) et sa colonne (signal Bit) sont actives, alors que toutes les cellules de bit de courant d'une ligne sont activées lorsque toute la ligne (signal Lc) est active. Ceci permet de mettre en oeuvre une technique d'addition d'un élément à chaque pas d'un code numérique en commençant par activer la première cellule de bit de courant de la première ligne avec le premier code, en ajoutant un bit de la même colonne pour le code suivant et ainsi de suite. Lorsque la ligne en cours de remplissage est complète, son signal Lc devient actif et le remplissage de la ligne suivant commence par sa première cellule de bit de courant. En réarrangeant la topologie du réseau de la manière représentée à la figure 3, une topologie pseudo- centroide peut être obtenue dans laquelle des cellules de bit de courant successives activées sont disposées de façon quasi-symétrique par rapport au centre du réseau. Ce réseau dont la mise en oeuvre est particulié- rement adaptée à l'utilisation de cellules suivant l'in- vention, telles que les cellules décrites en référence aux figures 4 et 6, est organisé sous la forme d'un réseau de Y lignes et X colonnes. Suivant l'invention, il est divisé en quatre quadrants I,II,III, IV et la numérotation de ses cellules de O à 63 traduit l'ordre de commande de celles-ci suivant une séquence dans laquelle la commande d'une cellule telle que la cellule N 0O située dans un quadrant I du réseau soit suivie de la commande d'une cellule telle que la cellule n l située dans un quadrant III symétrique du quadrant précédent par rapport au centre du réseau maté- rialisé par l'intersection des lignes V et H de séparation en quatre quadrants du réseau. Sur la figure 3, les cellules activées corres- pondant à un code d'entrée détecté par le réseau sont représentées en gris. Les signaux numériques Bit O à Bit7 sont appli- qués tour à tour à des cellules situées de part et d'autre de la ligne verticale V de séparation du réseau en deux parties égales superposées. Les signaux d'état de cellule L et les signaux d'état de ligne Lc sont appliqués tour à tour à des cellules situées de part et d'autre de la ligne horizon- tale H de séparation du réseau en deux parties égales Juxtaposées. Les signaux L,Lc appliqués aux cellules paires et impaires portent respectivement l'indice p et i. Dans le réseau, les signaux S1 de toutes les cellules de bit de courant sont connectés ensemble et les signaux S2 de toutes les cellules de bit de courant sont connectés ensemble. Ceci conduit à disposer à la sortie S2, du complément du courant à la sortie Si par rapport au courant total circulant dans le réseau. Si on utilise seulement le courant disponible à l'une des sorties S1 ou S2, pour le fonctionnement ulté- rieur, le réseau sera qualifié d'unipolaire. Si la différence de courant disponible sur Sl et S2 est utilisée pour le fonctionnement ultérieur, on qualifiera le réseau de différentiel. Cependant, la mise en oeuvre de la cellule de bit de courant telle que représentée à la figure 1 pré- sente un certain nombre d'inconvénients. Elle nécessite l'emploi de transistors de type N et de type P, ce qui signifie comme indiqué plus haut que la densité d'implantation de la cellule ne peut être optimalisée en raison de la nécessité de deux différents types de substrats. Un second inconvénient est la structure non symétrique, un commutateur étant commandé par la porte complexe G1 et le second commutateur étant commandé par l'inverseur Il, ce qui rend la cellule peu appropriée pour les réseaux différentiels. En particulier, le retard entre la commande des deux commutateurs du à l'inverseur Il introduit une asymétrie électrique entre les deux sorties, ce qui supprime une partie des avantages du circuit différentiel. La solution proposée représentée à la figure 4. La cellule de bit de courant proposée comprend une source de courant P1 et un jeu de huit commutateurs P2 à P9 commandés par des signaux de bits logiques Bit, Bitz, L, Lz, Lc et Lcz. Le suffixe z indique le complément. Par exemple, le signal Bitz est le complément du signal Bit. Il y a donc au total neuf transistors à effet de champ. On remarquera que la source de courant peut utiliser plus d'un seul transistor dans le cas d'une source de courant réalisée en cascode pour améliorer la précision du courant. La cellule de bit de courant représentée à la figure 4 comporte une source de courant P1 formée d'un transistor à canal P dont la source est reliée à une tension Vdd, dont la grille reçoit un signal de polarisa- tion Bias et dont le drain est connecté à une ligne de liaison des sources de quatre transistors P2, P3, P4 et P5 à canal P. Les grilles des transistors P2 et P5 sont connectées à une ligne 3 de signal L. Les grilles des transistors P3 et P4 sont connectées à une ligne 4 de signal Lz. Les drains des transistors P2, P3, P4 et P5 sont connectés respectivement aux sources des transistors P6, P7, P8 et P9 à canal P correspondants. La grille du transistor P6 reçoit le signal Bit, la grille du transistor P7 reçoit le signal Lc, la grille du transistor P8 reçoit le signal Lcz et la grille du transistor P9 reçoit le signal Bitz. Les drains des transistors P6 et P7 sont connec- tés à une borne de sortie commune S1, tandis que les drains des transistors P8 et P9 sont connectés à une borne de sortie commune S2. Comme dans la description qui précède, on va définir comme étant actives les cellules de bit de courant dans lesquelles le courant est commuté vers la sortie S1. Cette cellule de bit de courant permet le même schéma de décodage que celle de la figure 1, c'est à dire que chaque cellule individuelle peut être activée, lorsque les signaux Bit sont actifs, par l'intermédiaire des transistors P2 et P6 alors que les cellules de bits de courant de chaque ligne entière peuvent être activées, lorsque le signal Lc est actif, par l'intermédiaire des transistors P3 et P7. Pour des cellules de bits de courant inactives, le courant est dérivé vers la sortie S2 lorsque les signaux Bit et L sont inactifs ou lorsque la ligne entière est inactive (Lc inactif). Un avantage de cette cellule de bit de courant par rapport à celle représentée à la figure 1, réside dans le fait qu'elle utilise seulement neuf transistors au lieu de onze, que tous les transistors sont de même type (dans la solution proposée ce sont les transistors à canal P, mais la cellule de bit de courant peut également être aisément réalisée à l'aide de transistors à canal N). Ceci permet d'obtenir une densité d'implantation plus élevée et par conséquent d'utiliser les surfaces de silicium moins importantes. Le second avantage de l'agencement de l'inven- tion réside dans le fait que cette structure est symétri- que d'un point de vue topologique et symétrique d'un point de vue électrique par rapport à la source à condition que les signaux de commande Bit, L et Lc soient symétriques (aucun retard et même temps de transition) vis à vis de leurs compléments respectifs Bitz, Lz et Lcz. Cette symétrie des signaux de commande peut être aisément obtenue en utilisant des circuits appropriés. Ensuite, cette symétrie topologique et électri- que de la cellule de bit de courant permet de bénéficier entièrement des avantages des circuits différentiels. Cependant, une analyse supplémentaire de la cellule de bit de courant de la figure 4, montre toujours de petites imperfections qui peuvent conduire à des erreurs dans le courant de circuit inacceptables dans les systèmes de haute précision. Ces imperfections sont dues à la présence inévitable de capacités parasites sur les noeuds entre les commutateurs connectés en série. La figure 5 montre ces capacités C1, C2, C3 et C4 dans une structure de même type que celle représentée à la figure 4. Une première source d'erreur provient du phéno- mène suivant. Dans les cellules de bits de courant activées par le signal de commande Lc (signal de décodage de ligne complète), le courant provenant de la source est commuté vers la sortie Si, le signal de commande L est inactif rendant le transistor P2 bloqué et le signal Bit est basculé en fonction du décodage des cellules de bit de courant de la ligne active ou en cours de remplissage. Le couplage entre le noeud commun des transistors P2 et P6 et le signal Bit entraîne une charge parasite du condensateur Cl lorsque le transistor P6 est commuté vers le blocage. Lorsque le transistor P6 est à nouveau rendu conducteur, les charges parasites du condensateur Cl sont évacuées à travers la sortie S1 entraînant une erreur transitoire sur le courant en Si. Une seconde source d'erreurs provient du phéno- mène suivant. Dans la cellule de bit de courant active ou en cours de remplissage, le signal de commande L est actif (Lz est inactif) et le signal de commande Lc est inactif. Ceci entraîne une commutation vers le blocage des transis- tors P3 et P7 et rend flottant le noeud commun à P3 et P7. En raison du couplage, la capacité C2 est chargée avec les charges parasites qui seront évacuées à travers la sortie Sl lorsque le signal de commande Lc devient actif provoquant également une erreur transitoire sur le courant en Sl. Afin de remédier à ces inconvénients, une structure de cellules de bit de courant améliorée est représentée à la figure 6. Sur cette figure, les composants entrant dans la construction du circuit ayant les mêmes fonctions que celles des composants du circuit de la figure 4, portent les mêmes références. Le circuit comporte tout d'abord une source de courant constituée par le transistor P1 à canal P, dont la source est connectée à une tension Vdd, dont la grille reçoit le signal Bias et dont le drain est relié à une ligne 5 de liaison des sources du transistor P6, dont la grille est reliée au signal Bit, du transistor P4, dont la grille est reliée au signal Lz et du transistor P9 dont la grille reçoit le signal Bitz. Entre les drains des transistors P6 et P9 est connecté le trajet drain-source du transistor P3 à canal P dont la grille reçoit également le signal Lz. Le drain du transistor P6 est relié à la source du transistor P2, le drain du transistor P4 est relié à la source du transistor P7 et à la source du transistor P8 et le drain du transistor P9 sont reliés à la source du tran- sistor P5. Les grilles des transistors P2 et P5 reçoivent le signal L, tandis que la grille du transistor P7 reçoit le signal Lc et la grille du transistor P8, reçoit le signal Lcz. Les drains des transistors P2 et P7 sont connec- tés à la sortie Sl, tandis que les drains des transistors P5 et P8 sont connectés à la sortie S2. Cette structure évite de laisser un noeud flottant pour tout état de décodage de la cellule de bit de courant. A cet effet, la position des commutateurs commandés par les signaux Bit pour le transistor P6 et L pour le transistor P2 ont été échangés et le commutateur P3, placé entre le noeud commun des transistors P2, P6 et P5, P9. Avec cette structure, lorsque le signal L est inactif, il y a un trajet à partir du noeud commun de P2, P6 et P5, P9 vers Sl ou S2, évitant un état flottant sur le noeud P2, P6 ou P5, P9. Les commutateurs P7 et P8 respectivement com- mandés par les signaux Lc et Lcz sont connectés à un seul commutateur P4 contrôlé par le signal Lz. Cette configuration rend impossible l'état flottant au noeud commun aux transistors P4, P7 et P8, un trajet de ce noeud vers les bornes S1 ou S2 existant pour toutes combinaisons existantes des signaux Bit, L et Lc ainsi que pour les signaux Bitz, Lz et Lcz. Du fait que dans la plupart des applications, les tensions aux noeuds Sl et S2 sont maintenues égales et constantes, tous les noeuds de la cellule de bit de courant sont toujours à la même tension et aucune charge parasite capacitive ne produit d'erreur sur le courant sur les sorties Sl ou S2. Cette nouvelle structure n'utilise également que neuf transistors, tous de même type et conserve une symétrie topologique et électrique. REVENDICATIONS 1. Cellule de bit de courant comprenant une source de courant (P1), des moyens (P6) de détection de la présence d'un bit de signal numérique (Bit) et des moyens (P2,P5,P7) de détection d'au moins un signal de commande (L,Lc) afin de commander, sur une première sortie (Sl) de la cellule, l'apparition d'un courant délivré par la source de courant (P1) en fonction du signal numérique (Bit) appliqué à ladite cellule et dudit au moins un signal de commande (L,Lc), caractérisée en ce qu'elle comporte en outre des moyens (P9) de détection de la présence d'un bit (Bitz) complémentaire au bit du signal numérique (Bit) et des moyens (P3, P4,P8) de détection du complément (Lz, Lcz) dudit au moins un signal de commande (L, Lc), afin de commander sur une seconde sortie (S2) de la cellule l'apparition d'un courant délivré par la source de courant (P1) qui est le complément du courant délivré sur la première sortie (Sl), lesdits moyens de détection de présence de bits et dudit au moins un signal de com- mande, lesdits moyens de détection de présence de bits complémentaires et de signaux de commande complémentaires et ladite source de courant étant réalisés à l'aide de transistors à effet de champ de même type. 2. Cellule de bit de courant suivant la revendi- cation 1, destinée à entrer dans la construction d'un réseau à courant commuté formé de lignes et de colonnes desdites cellules, caractérisée en ce que lesdits moyens de détection d'au moins un signal de commande comprennent des moyens (P2, P5) de détection de l'état (L) de la cellule et des moyens (P7) de détection de l'état (Lc) d'un ligne de cellules à laquelle appartient ladite cellule, tandis que les moyens de détection du complément dudit au moins un signal de commande comprennent des moyens (P3, P4) de détection du complément (Lz) de l'état de ladite cellule et des moyens (P8) de détection du complément (Lcz) de l'état de la ligne de cellules à laquelle appartient ladite cellule. 3. Cellule de bit de courant suivant l'une des revendications 1 et 2, caractérisée en ce que lesdits moyens (P6) de détection de la présence d'un bit de signal numérique et les moyens (P2, P5,P7) de détection dudit au moins un signal de commande (L,Lc) forment avec les moyens (P9) de détection de la présence dudit bit complémentaire et les moyens (P3, P4, P8) de détection dudit complément (Lz, Lzc) dudit au moins un signal de commande, un montage symétrique par rapport à la source de courant (P1). 4. Cellule de bit de courant suivant l'une des revendications 2 et 3, caractérisé en ce que la source de courant comporte un transistor (P1) dont le trajet source- drain est connecté aux sources d'un premier et d'un second transistors (P2, P5) de détection de l'état (L) de la cellule et aux sources d'un premier et second transistors (P3, P4) de détection du complément (Lz) de l'état de ladite cellule. 5. Cellule de bit de courant suivant la revendi- cation 4, caractérisé en ce que le trajet source-drain du premier transistor (P2) de détection de l'état (L) de la cellule est connecté à la source de courant (P1) en série avec le trajet source-drain du transistor (P6) de détec- tion de la présence d'un bit de signal numérique (Bit), tandis que le trajet source-drain du premier transistor (P3) de détection du complément (Lz) de l'état de la cellule est connecté à la source de courant (P1) en série avec le trajet source-drain du transistor (P7) de détec- tion de l'état (Lc) de la ligne de cellules à laquelle appartient ladite cellule, les drains desdits transistors (P6,P7) de détection de la présence d'un bit de signal numérique et de détection de l'état (Lc) de la ligne à laquelle appartient la cellule étant connectés à la première sortie commune (Sl). 6. Cellule de bit de courant suivant les reven- dications 4 et 5, caractérisée en ce que le trajet source- drain du second transistor (P5) de détection de l'état (L) de la cellule est connecté à la source de courant (P1) en série avec le trajet source-drain du transistor (P9) de détection de la présence du complément (Bitz) du bit de signal numérique, tandis que le trajet source-drain du second transistor (P4) de détection du complément (Lz) de l'état de la cellule est connecté à la source de courant (P1) en série avec le trajet source-drain du transistor (P8) de détection du complément (Lcz) de l'état de la ligne de cellules, à laquelle appartient ladite cellule, les drains desdits transistors (P8,P9) de détection de la présence du complément (Bitz) du bit de signal numérique et de détection du complément (Lcz) de l'état de la ligne à laquelle appartient la cellule étant connecté à la seconde sortie commune (S2). 7. Cellule de bit de courant suivant l'une des revendications 2 et 3, caractérisée en ce que la source de courant comporte un transistor (P1) dont le trajet source- drain est connecté aux sources d'un transistor (P6) de détection de la présence d'un bit de signal numérique (Bit), d'un premier transistor (P4) de détection du signal complémentaire (Lz) de l'état de la cellule et d'un transistor (P9) de détection de la présence du signal complémentaire (Bitz) du bit de signal numérique, un second transistor (P3) de détection de la présence du signal complémentaire (Lz) de l'état de la cellule ayant son trajet source-drain connecté aux drains du transistor (P6) de détection de la présence d'un bit de signal numérique (Bit) et du transistor (P9) de détection de la présence du signal complémentaire (Bitz), le trajet source-drain du transistor (P6) de détection de la pré- sence d'un bit de signal numérique étant connecté à la source de courant (P1) en série avec le trajet source- drain d'un premier transistor (P2) de détection de l'état (L) de la cellule, le trajet source-drain du premier transistor (P4) de détection du signal complémentaire (Lz) de l'état de la cellule étant connecté à la source de courant (P1) en série avec le trajet source-drain d'un transistor (P7) de détection de l'état (Lc) de la ligne de cellules à laquelle appartient ladite cellule, et avec le trajet source-drain d'un transistor (P8) de détection du signal complémentaire (Lcz) de l'état de ladite ligne de cellules, le trajet source-drain du transistor (P9) de détection du signal complémentaire (Bitz) du bit de signal numérique étant connecté à la source de courant (P1) en série avec le trajet source-drain d'un second transistor (P5) de détection de l'état (L) de la cellule, les drains des premier et second transistors (P2, P5) de détection de l'état (L) de la cellule étant respectivement connectés avec le drain du transistor (P7) de détection de l'état (Lc) de la ligne de cellules et avec le drain du transis- tor (P8) de détection du signal complémentaire (Lcz) de l'état de la ligne de cellules aux première et seconde sorties (S1, S2) de la cellule. 8. Réseau à courant commuté, caractérisé en ce qu'il est formé de cellules de bits de courant suivant l'une quelconque des revendications 1 à 7, disposées en lignes et en colonne, les première et seconde sorties desdites cellules étant respectivement connectées ensemble et en ce que lesdites cellules du réseau sont disposées autour du centre du réseau divisé en quatre quadrants de manière à être commandées suivant une séquence dans laquelle la commande d'une cellule située dans un quadrant soit suivie de la commande d'une cellule située dans un quadrant symétrique du quadrant précédent par rapport au centre du réseau.