Brevet FR2741192A1 — publié le 19970516

i1 2741192 Cette invention concerne des circuits intégrés à semi- conducteur et des procédés de conception et de fabrication de ceux-ci, et plus particulièrement des procédés d'encapsulation des circuits intégrés et des procédés pour concevoir et fabriquer ceux-ci. Des circuits intégrés sont largement connus pour des applications de consommation, commerciales et militaires. Comme il est bien connu à l'homme de l'art, un circuit intégré comprend généralement une puce semi-conductrice qui est mise en boîte à l'aide d'un matériau de mis en boîte ou d'enrobage. Plus spécifiquement, une pluralité de circuits intégrés est généralement réalisée sur une plaquette semi-conductrice en utilisant des processus de diffusion, de croissance épitaxiale, d'implantation ionique, dépôt, photolithographie et autres processus conventionnels, pour fabriquer une pluralité de dispositifs micro-électroniques dans un substrat micro-électronique. Une pluralité de couches conductrices d'interconnexion (câblage) en motif de lignes conductrices sont fabriquées sur le substrat micro-électronique, séparées par des couches isolantes. Les couches conductrices sont généralement réalisées en polysilicone, métal ou alliages de ceux-ci et les couches isolantes sont généralement réalisée en dioxyde de silicium, nitrure de silicium ou autres couches isolantes. La plaquette est ensuite coupée en puces, également appelée puces semiconductrices. Les puces sont ensuite fixées sur des grilles de connexion et reliées par fil pour produire des connexions électriques entre les plages de connexion sur la puce et les connexions dans la grille de connexion. Ensuite, la puce et le cadre de connexion sont encapsulés dans un matériau d'encapsulage tel qu'une résine composite d'encapsulage. La matière d'encapsulage ou d'enrobage protège la puce semi-conductrice d'effets extérieurs tels que l'humidité et des chocs mécaniques. Le matériau d'encapsulage peut également aider pour transférer 2 2741192 de la chaleur de la puce semi-conductrice et également électriquement isoler la puce semi-conductrice. Pour accomplir ces fonctions, les résines composites d'encapsulage ou d'enrobage ont en général une permittivité relativement élevée. Malheureusement, le matériau d'enrobage qui recouvre la puce semi-conductrice peut produire une capacité parasite entre le motif des lignes d'interconnexion conductrices. Par exemple, lorsqu'un composé d'enrobage ou d'encapsulage tel que de la matière plastique, de céramique ou autres résines est formé sur la puce semi-conductrice et pénètre entre les régions conductrices telles que des rubans métalliques dans la couche extérieure du circuit integré, le composé d'encapsulage peut augmenter la capacité parasite. Comme la densité d'intégration et la longueur des rubans conducteurs dans un circuit intégré augmente, cette augmentation de la capacité parasite peut poser des problèmes. Par exemple la performance des dispositifs d'attaque qui attaque les rubans conducteurs se détériore et le fonctionnement global du circuit intégré peut se dégrader parce que les circuits d'attaque doivent attaquer des capacités parasites plus importantes que prévues. Une technique pour résoudre ces problèmes est décrit dans une publication de Luu T. Nguyen et al. intitulée "Effects of Die Coatings, Mold Compounds, and Test Conditions on Temperature Cycling Failures", IEEE Transactions on Components, Packaging and Manufacturing Technology, Partie A. Volume 18, No. 1, Mars 1995, pages 15-22. Dans cette publication, une couche de protection supplémentaire est posée sur le circuit intégré, entre les couches d'interconnexion conductrices en motif et de composé d'enrobage. Cependant, la nécessité de former une couche protectrice supplémentaire peut augmenter le coût du circuit ingétré. La présente invention propose un concept et une fabrication de circuits intégrés comprenant une puce semi- conductrice qui est enrobée d'un matériau d'enrobage, en 3 2741192 concevant et fabriquant la puce semi-conductrice de façon à prendre en compte l'effet capacitif du matériau d'enrobage sur la performance de la puce semi-conductrice. Par conséquent, la vitesse de fonctionnement du circuit intégré peut être augmentée, sans qu'il soit nécessaire d'ajouter des couches protectrices supplémentaires, grâce à une conception et une fabrication du circuit intégré qui englobent l'augmentation attendue de la capacité parasite par le matériau d'enrobage dans le concept du circuit intégré lui- même. En particulier, selon un aspect de la présente invention, la puce semiconductrice comprend une pluralité de circuits d'attaque qui commandent le motif de rubans conducteurs sur la surface extérieure de la puce semi- conductrice. La puce semi-conductrice est conçue et fabriquée en conçevant et fabriquant au moins un des circuits d'attaque de façon à attaquer le motif de rubans conducteurs sur la surface extérieure de la puce semi-conductrice, comme étant capacitivement chargés par le matériau d'enrobage. Selon un autre aspect de l'invention, au moins un répéteur est conçu et fabriqué le long d'au moins l'un des rubans ou lignes conducteurs en motif, pour commander les rubans conducteurs sur la surface extérieure de la puce semi-conductrice, comme étant capacitivement charges par la matière d'enrobage. Selon un autre aspect de la présente invention, deux circuits d'attaque intelligents peuvent être conçus et fabriqués dans le circuit intégré, pour détecter la charge sur au moins un des rubans conducteurs en motif sur la surface extérieure de la puce semi-conductrice, comme étant capacitivement chargé par le matériau d'enrobage, pour d'attaquer le ruban conducteur dessiné sur la surface extérieure de la puce semi-conductrice, comme étant capacitivement chargé par le matériau d'enrobage. Selon encore un autre aspect de la présente invention, l'épaisseur d'une ou de plusieurs couches isolantes qui isolent les couches d'interconnexion conductrices les unes des autres est étendue sur la couche d'interconnexion 4 2741192 conductrice à l'extérieur pour remplir les espaces entre la pluralité de régions conductrices dans la couche conductrice extérieure en motif. Le matériau d'enrobage ainsi ne s'étend pas entre la pluralité de régions conductrices dans la couche conductrice extérieure en motif. Cependant, une couche protectrice de puce séparée telle que décrite dans l'état de la technique n'est pas exigée. Un circuit intégré selon la présente invention comprend une puce semiconductrice et un matériau d'enrobage sur la puce semi-conductrice. La puce semi-conductrice est opérativement optimalisée pour prendre en compte l'effet capacitif de la matière d'enrobage sur la puce semi- conductrice. Dans un mode de réalisation, la puce semi- conductrice comprend une pluralité de rubans conducteurs et au moins un circuit d'attaque qui attaque au moins un des rubans conducteurs. Les circuits d'attaque sont dimensionnés de façon à commander les rubans conducteurs, comme étant chargés capacitivement par la matière d'enrobage. Selon un autre aspect de l'invention, au moins un répéteur est électriquement relié à au moins une des pluralités de rubans conducteurs pour attaquer au moins un ruban conducteur capactivement chargé par le matériau d'enrobage. Selon un autre aspect, un circuit intégré comprend des moyens pour détecter une charge capacitive sur le motif de rubans conducteurs sur la surface extérieure de la couche semi-conductrice, comme étant capacitivement chargés par la matière d'enrobage. Le circuit intégré comprend également des moyens sensibles aux moyens détecteurs, pour attaquer les rubans conducteurs sur la surface extérieure de la puce semi- conductrice, comme étant capacitivement chargés par le matériau d'enrobage. Dans les circuits intégrés et dans le cadre des procédés de conception et de fabrication selon la présente invention, l'effet capacitif du matériau d'enrobage sur la puce semi-conductrice peut être pris en compte en calculant les capacités parasites pour les rubans conducteurs selon les relations suivants: 2741192 LH p LH Ctotal = p (1 + -2q) r+2q = d Kpot di (1 2q) r+2q) S'P di o + p = di q d3 r p pot = circuit intégré. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - la figure 1 est une vue en coupe d'un circuit intégré CMOS comprenant un substrat microélectronique, une pluralité de couches d'interconnexion conductrices en motif et un matériau d'enrobage; - la figure 2 est un schéma illustrant la modelisation de la capacité parasite entre des rubans conducteurs; 6 2741192 - les figures 3A et 3B sont des schémas de circuits équivalents pour calculer la capacité parasite dans le modèle selon la figure 2; et - la figure 4 illustre de façon graphique une augmentation du rapport de la capacité parasite lorsque la permittivité et la largeur du composé d'enrobage sont changées. La présente invention sera maintenant décrit ci-après de façon plus détaillée en se référant aux dessins annexés, sur lesquels des modes de réalisation préférés de l'invention sont montrés. Cette invention peut cependant être mise en oeuvre sous différentes formes et ne doit pas être considérée comme étant limitée aux modes de réalisation indiqués. Plutôt, ces modes de réalisation sont donnés pour que la description soit approfondie et complète. Sur les dessins, les épaisseurs des couches et régions sont exagérées pour des raisons de clarté. Des numéros similaires se réfèrent à des éléments similaires dans tout le texte. La présente invention propose des circuits intégrés ayant une vitesse de fonctionnement améliorée par calcul de la capacité parasite engendrée dans un ruban conducteur ou une ligne conductrice, appelée ci-après "ruban métallique", par un matériau d'enrobage ou d'encapsulage, et en analysant la capacité parasite calculée pour réduire la capacité parasite du ruban métallique ou pour augmenter la propriété d'attaque du ruban métallique. Comme il sera décrit plus en détail ci-après, selon un aspect de la présente invention, un circuit intégré comprend une pluralité de dispositifs micro-électriques dans un substrat micro-électronique et une pluralité de rubans métalliques ou lignes métalliques sur le substrat semi- conducteur. Une couche de passivation recouvre la pluralité des lignes métalliques d'une épaisseur suffisante de façon à ne pas être remplie du matériau d'enrobage entre la pluralité de rubans métalliques. Selon un autre aspect de la présente invention, un circuit d'attaque de sortie qui attaque les rubans 7 2741192 métalliques à une capacité d'attaque suffisamment importante pour attaquer les rubans métalliques malgré l'augmentation de la charge par la capacité parasite produite par le matériau de composé d'enrobage. Selon un autre aspect de l'invention, un circuit d'attaque intelligent est prévu, qui comprend un détecteur de charge qui détecte l'amplitude de la charge occasionnée par une capacité parasite sur un ruban métallique et un circuit d'attaque de sortie qui est sensible au détecteur de charge et a une capacité d'attaque qui est établie en réponse à la sortie détectée du détecteur de charge. Selon encore un autre aspect de la présente invention, des répéteurs sont réalisés dans le substrat semi-conducteur sur des longueurs prédéterminées le long au moins certaines des rubans métalliques pour attaquer les rubans métalliques malgré l'augmentation de la capacité parasite. En se référant maintenant à la figure 1, on y montre une vue en coupe d'un circuit intégré CMOS conventionnel. Sur la surface d'un substrat en silicium ou autre 10 sont formés un puits 12 du type P, un puits 14 du type N, une couche d'oxyde de champ 16, une couche d'oxyde de grille 18, une électrode de grille 20, un élément d'écartement de paroi latérale 22 et une région source/drain 24, selon un processus de fabrication CMOS typique, pour définir un transistor. Puis, une première couche isolante rendue plane 26 est réalisée et un contact est établi avec la région de source/drain 24 du transistor pour former une électrode de source/drain pour un premier ruban métallique 28. Ensuite, la première ligne métallique est recouverte par une seconde couche isolante rendue planaire 30 et un second ruban métallique 32 est formé sur la seconde couche isolante rendue planaire 30. Puis, le second ruban métallique 32 est recouvert par une couche isolante 32, également appelée couche de passivation, comprenant une couche PSG ou (verre de phosphosilicate) 34 et une couche en SiN 36, et la couche de passivation est recouverte par un matériau composite d'enrobage 38. 8 2741192 Comme il est montré sur la figure 1, dans un dispositif d'encapsulage de semi-conducteur, fabriqué de la manière décrit ci-dessus, un creux ou espace 40 est formé entre les seconds rubans métalliques 32. Le creux 40 est rempli du matériau composite d'enrobage 38. Etant donné que la constante diélectrique du matériau composite d'enrobage 38 est plus grande que celle de l'air qui est égale à "1", la capacité parasite sur le second ruban métallique 32 est augmentée. Par conséquent, une capacité parasite plus large que la capacité parasite intrinsèque Centreligne entre les rubans ou lignes métalliques est engendrée, et agit comme une charge parasite inattendue. De ce fait, le tampon de sortie qui est destiné à attaquer la capacité parasite intrinsèque ne peut pas fonctionner proprement. Selon l'invention, des solutions à ce problème sont proposées. La figure 2 est une vue schématique de la capacité entre les rubans métalliques. En se référant maintenant aux figures 1 et 2, la capacité parasite entre les rubans métalliques est occasionnée par deux éléments de contribution primaires. Tout d'abord, il y a une capacité parasite qui est engendrée lorsqu'un champ électrique est créé dans la distance la plus proche dl entre les rubans métalliques. Dans ce cas, la permittivité est mesurée à la couche de PSG 34 et est désignée par sp. La capacité parasite est représentée par Centreligne comme une capacité parasite commune. Deuxièmement, il y a une autre capacité parasite engendrée par une distance d2 qui passe à travers la couche en PSG 34 et la couche 36 en SiN et entre dans le matériau composite d'enrobage. Cette capacité parasite est prise en compte selon la présente invention. Les permittivités dela couche en PSG et la couche en SiN sont désignées par sp, et la permittivité du matériau composite d'enrobage est désignée EM. Etant donné que la couche en PSG et la couche en SiN sont similaires, leurs permittivités sont presque les mêmes et de ce fait désignées communément par sp. 9 2741192 Les figures 3A et 3B sont des schémas de circuit équivalent pour calculer la capacité parasite de la structure de modelisation de la figure 2. Quand l'épaisseur de chaque couche de passivation des couches en PSG et en SiN est désignée par d3, chaque capacité parasite peut être calculée à partir des équations suivantes: L(W/2) C1 = C3 = p d3W/ (1) L(W/2) C2 = M d-2d d2 -2d3 (2) C4 = Sp LH (3) o C4 est une capacité parasite intrinsèque qui n'est pas influencée par le matériau composite d'enrobage, et les autres capacités parasites sont des valeurs qui sont augmentées par le matériau composite d'enrobage. La capacité parasite totale peut être calculée à partie de l'équation suivante et est augmentée par le second terme lorsque comparée à la capacité parasite intrinsège C4: Ctota1 = C + C. C2 C3 (4) Ci C2 + C2 C3 + C3 C1 Losque les équations (1), (2) et (3) sont substituées dans l'équation ( 4), la capacité parasite totale est représentée par l'équation suivante: Ld (1-2 d p + 2 (d d2 Ctota1 + 2p (5)M d2, d2 d2 d2 M En supposant que H=W/2, p= q=- et r-- di2 d i2 2741192 la capacité parasite totale est finalement représentée par l'équation suivante: = LH à la capacité parasite intrinsège. La variation de la capacité parasite peut être vue en illustrant graphiquement Kpot basé sur les équations ci- dessus. Dans la plupart des cas, en négligeant des faibles différences, p est environ 0,5. En supposant que q et r soient l'axe X et l'axe Y, respectivement, la courbe de caractéristiques résultantes est montrée sur la figure 4. En se référant à la figure 4, on constate que la capacité parasite totale augmente avec une diminution en q et r. Ceci signifie que, plus le matériau composite d'enrobage est épais en comparaison aux couches en PS et SiN, et plus la permittivité du matériau composite d'enrobage est importante, en comparaison à la couche en PSG, plus Kpot est augmenté. En supposant que l'épaisseur et la permittivité du matériau composite d'enrobage soient augmentées d'un facteur 10, la capacité parasite totale est augmentée d'un facteur 3, comme cela est montré sur les figures 4. Cependant, la capacité parasite totale est généralement augmentée d'un facteur d'environ 1, 3 à environ 2. Selon l'invention, la capacité parasite du matériau composite d'enrobage peut être réduite en augmentant l'épaisseur de la couche en PSG, pour réduire ainsi la quantité du matériau composite d'enrobage qui s'étend entre les rubans métalliques. Il est à noter que, pour remplir la couche en PSG jusqu'à une hauteur suffisante, il pourrait être nécessaire de mettre en oeuvre un processus d'oxydation 11 2741192 pendant un temps important, et la couche de fond ou la couche de passivation peut être influencée de manière contraire. Selon un autre aspect de l'invention, un circuit d'attaque large et puissant est conçu et fabriqué, pour attaquer une charge plus importante que celle conventionnellement conçue et fabriquée pour un étage de sortie. Selon un autre aspect de l'invention, un circuit d'attaque intelligent, capable de détecter activement la charge de l'étage de sortie peut être conçu et fabriqué. Le circuit d'attaque intelligent peut ajuster sa performance en détectant la grandeur de la charge de l'étage de sortie. Spécifiquement, un détecteur de charge détecte la valeur de la charge engendrée par la capacité parasite de chaque ruban métallique. Un circuit d'attaque de sortie a une capacité d'attaque qui est établi en réponse à une sortie détectée du détecteur de charge. Finallement, la longueur des rubans conducteurs tels que des bus de sortie peut être limitée, pour limiter la capacité. Si des longueurs importantes sont exigées, un répéteur de niveau peut être inséré dans les rubans conducteurs pour ne pas attaquer une charge importante. Sur les figures et dans la description, les modes de réalisation préférés typiques de l'invention ont été décrits et, bien que des termes spécifiques sont utilisés, ils sont employés dans un sens général et descriptif seulement et non pas dans un esprit de limitation, la portée de l'invention étant établie dans les revendications qui suivent. 12 2741192 REVENDICATIONS 1. Procédé pour la conception d'un circuit intégré comprenant une puce semi-conductrice qui comporte une pluralité de dispositifs microélectroniques dans un substrat microélectronique et une pluralité de lignes ou rubans métalliques sur ce substrat et qui est enrobée d'un matériau d'enrobage occasionnant une capacité parasite entre les rubans métalliques en motifs d'interconnextion, caractérisé en ce qu'il comprend les opérations d'établir ladite capacité parasite et de concevoir la puce semi-conductrice de façon à prendre en compte l'effet capacitif du matériau d'enrobage sur la performance de ladite puce semi-conductrice. 2. Procédé selon la revendication 1, caractérisé en ce que, la puce semiconductrice précitée comprenant une pluralité de circuits d'attaque qui attaquent les rubans conducteurs sur la surface extérieure de la puce semi- conductrice, l'opération de conception précitée comprend l'opération de concevoir au moins l'un desdits circuits d'attaque pour qu'il attaque au moins l'un des rubans conducteurs sur la surface extérieure de la puce semi- conductrice, comme étant capacitivement chargé par ledit matériau d'enrobage. 3. Procédé selon la revendication 1, caractérisé en ce que, la puce semiconductrice précitée comprenant une pluralité de rubans conducteurs sur sa surface extérieure, l'étape précitée de conception comprend l'opération de concevoir au moins un répéteur le long d'au moins l'un d'une pluralité de rubans conducteurs pour attaquer au moins ce ruban conducteur de ladite pluralité de rubans conducteurs sur la surface extérieure de la puce semi-conductrice, comme étant capacitivement chargé par le matériau d'enrobage. 4. Procédé selon la revendication 1, caractérisé en ce que, la puce semiconductrice comprenant une pluralité de circuits d'attaque qui attaquent des rubans conducteurs sur la surface extérieure de celle-ci, l'opération de conception 13 2741192 précitée comprend l'opération de concevoir au moins un desdits circuits d'attaque pour détecter la charge sur au moins un desdits rubans conducteurs sur la surface extérieure de la puce semi-conductrice, comme étant capacitivement chargé par ledit matériau d'enrobage, et pour attaquer au moins ce ruban parmi les rubans conducteurs sur la surface extérieure de la puce semi-conductrice comme étant capacitivement chargé par le matériau d'enrobage. 5. Procédé selon l'une des revendications précédentes, caractérisé en ce que, la puce semi-conductrice comprenant une pluralité de rubans conducteurs, l'opération précitée de conception comprend l'opération de calculer les capacités parasites pour la pluralité précitée de rubans conducteurs selon les relations suivantes: LH pJ LH Ctotal = sp d( + 1-2q) r+2q p Kpot di (1- 2q).r+2q d o p d, d3 Ep Kpot +,p = - qCI -, r =- KpOt (1-2q). r+2q d2 d2 Sp étant la permittivité d'une couche isolante recouvrant ladite pluralité de rubans conducteurs, EM étant la permittivité du matériau composite d'enrobage, d1 étant la distance entre une paire adjacente de ladite pluralité de rubans conducteurs, d2 étant la distance entres les portions supérieures de ladite paire adjacente de ladite pluralité de rubans conducteurs, d3 étant l'épaisseur de ladite couche isolante recouvrant ladite pluralité de rubans conducteurs, L étant la longueur d'un ruban conducteur, et H étant la hauteur du ruban conducteur et la moitié de la largeur du ruban conducteur. 6. Procédé de fabrication d'un circuit intégré comprenant une puce semi-conductrice qui comporte une 14 2741192 pluralité de dispositifs microélectroniques dans un substrat microélectronique et une pluralité de lignes ou rubans métalliques sur ce substrat et qui est enrobée d'un matériau d'enrobage occasionnant une capacité parasite entre les rubans métalliques d'interconnextion, caractérisé en ce qu'il comprend les opérations d'établir ladite capacité parasite et de fabriquer ladite puce semi-conductrice en prenant en compte l'effet capacitif du matériau d'enrobage sur la performance de la puce semi-conductrice. 7. Procédé selon la revendication 6, caractérisé en ce que, la puce semiconductrice comprenant une pluralité de circuits d'attaque qui attaquent les rubans conducteurs sur la surface extérieure de la puce semi-conductrice, l'opération de fabrication précitée comprend l'opération de fabriquer au moins un desdits circuits d'attaque pour attaquer au moins un des rubans conducteurs précités à la surface extérieure de ladite puce semi-conductrice comme étant capacitivement chargé par le matériau d'enrobage précité. 8. Procédé selon la revendication 6, caractérisé en ce que, la puce semi-conductrice comprenant une pluralité de rubans conducteurs sur sa surface extérieure, l'opération de fabrication précitée comprend l'opération de fabriquer au moins un répétiteur le long d'au moins une pluralité de rubans conducteurs pour attaquer au moins ce ruban de ladite pluralité de rubans conducteurs sur la surface extérieure de la puce semi-conductrice, comme étant capacitivement chargé par le matériau d'enrobage. 9. Procédé selon la revendication 6, caractérisé en ce que, la puce semi-conductrice comprenant une pluralité de circuits d'attaque qui attaquent les rubans conducteurs sur la surface extérieure de celle-ci, l'opération de fabrication précitée comprend l'opération de fabriquer au moins un desdits circuits d'attaque pour détecter la charge sur au moins un des rubans conducteurs précités sur la surface extérieure de la puce semi-conductrice, comme étant capacitivement chargé par le matériau d'enrobage précité, et 2741192 pour attaquer ce ruban parmi les rubans conducteurs précités sur la surface extérieure de la couche semi-conductrice, comme étant capacitivement chargé par le matériau d'enrobage précité. 10. Procédé selon la revendication 6, caractérisé en ce que, la puce semi- conductrice comprenant une pluralité de rubans conducteurs, l'opération de fabrication comprend l'opération de calculer les capacités parasites pour ladite pluralité de rubans conducteurs selon les relations suivantes: LH p LH Ctota =î p L (1 ±) = Sp Kpot (+ d (1-2q). r+2q d Kpot o Kpot=1+, dip=d3 q - EP (1-2q). r+2q d2 d2 Eú Cp étant la permittivité d'une couche isolante recouvrant ladite pluralité de rubans conducteurs, úM étant la permittivité du matériau composite d'enrobage, d1 étant la distance entre une paire adjacente de ladite pluralité de rubans conducteurs, d2 étant la distance entres les portions supérieures de ladite paire adjacente de ladite pluralité de rubans conducteurs, d3 étant l'épaisseur de ladite couche isolante recouvrant ladite pluralité de rubans conducteurs, L étant la longueur d'un ruban conducteur, et H étant la hauteur du ruban conducteur et la moitié de la largeur du ruban conducteur. 11. Procédé de fabrication d'un circuit intégré dans la revendication 6, caractérisé en ce qu'il comprend les opérations de: fabriquer une pluralité de dispositifs micro- électroniques dans un substrat micro-électronique; 16 2741192 fabriquer une pluralité de couches d'inteconnexion conductrices en motif sur ledit substrat micro-électronique, ladite pluralité de couches d'interconnexion conductrices en motif comprenant une couche d'interconnexion conductrices extérieures en motif ayant une pluralité de régions conductrices; fabriquer une couche de passivation sur ladite couche d'interconnexion conductrice extérieure en motif, pour remplir les espaces entre la pluralité de régions conductrices dans ladite couche conductrice extérieure en motif; et enrober ledit circuit intégré d'un matériau d'enrobage de façon que ladite couche de passivation empêche ledit matériau d'enrobage de s'étendre entre ladite pluralité de régions conductrices dans ladite couche conductrice extérieure en motif. 12. Procédé selon la revendication 11, caractérisé en ce que l'opération précitée de fabrication d'une couche de passivation comprend l'opération de fabriquer une couche en verre sur la couche d'interconnexion conductrice extérieure en motif. 13. Circuit intégré, caractérisé en ce qu'il comprend: une puce semiconductrice qui comporte une pluralité de dispositifs microélectroniques dans un substrat microélectronique et une pluralité de lignes ou rubans métalliques sur ce substrat et; un matériau d'enrobage sur ladite puce semi-conductrice occasionnant une capacité parasite entre les rubans métalliques d'interconnextion, la puce semi-conductrice étant opérationnellement optimalisée pour prendre en compte l'effet capacitif sur le matériau d'enrobage sur la puce semi- conductrice. 14. Circuit intégré selon la revendication 13, caractérisé en ce que la puce semi-conductrice comprend: une pluralité de rubans conducteurs; et une pluralité de circuits d'attaque qui attaquent lesdits rubans conducteurs, au moins un desdits circuits 17 2741192 d'attaque étant dimensionné pour attaquer au moins un desdits rubans conducteurs, comme étant capacitivement chargé par ledit matériau d'enrobage. 15. Circuit intégré selon la revendication 13, caractérisé en ce que la puce semi-conductrice comprend: une pluralité de rubans conducteurs; et au moins un répéteur électriquement relié à au moins un de ladite pluralité de rubans conducteurs pour attaquer ce ruban conducteur de la pluralité de rubans conducteurs, comme étant capacitivement chargé par ledit matériau d'enrobage. 16. Circuit intégré selon la revendication 13, caractérisé en ce que la puce semi-conductrice comprend: une pluralité de rubans conducteurs; des moyens pour détecter une charge capacitive sur au moins un desdits rubans conducteurs, comme étant capacitivement chargé par le matériau d'enrobage; et des moyens sensibles auxdits moyens détecteurs pour attaquer au moins un des rubans conducteurs comme étant capacitivement chargé par ledit matériau d'enrobage. 17. Circuit intégré selon la revendication 13, caractérisé en ce que la puce semi-conductrice précitée comprend une pluralité de rubans conducteurs et en ce que la puce semi-conductrice est opérationnellement optimalisée pour prendre en compte l'effet capacitif du matériau d'enrobage sur la puce semi-conductrice en calculant les capacités parasites pour ladite pluralité de rubans conducteurs selon les relations suivantes: LH p LH Ctotal = Ep (1 + sp Kpt d + (l( -2q) r+2q diP KPot o P di d3 Eú Kpot = 1 + = q - r= (1-2q). r+2q d2 d2 8p étant la permittivité d'une couche isolante recouvrant ladite pluralité de rubans conducteurs, 18 2741192 SM étant la permittivité du matériau composite d'enrobage, d1 étant la distance entre une paire adjacente de ladite pluralité de rubans conducteurs, d2 étant la distance entres les portions de sommet de ladite paire adjacente de ladite pluralité de rubans conducteurs, d3 étant l'épaisseur de ladite couche isolante recouvrant ladite pluralité de rubans conducteurs, L étant la longueur d'un ruban conducteur, et H étant la hauteur du ruban conducteur et la moitié de la largeur du ruban conducteur. 18. Circuit intégré selon la revendication 13 caractérisé en ce qu'il comprend: une pluralité de dispositifs micro- électroniques dans un substrat micro-électronique; une pluralité de couches d'interconnexion conductrices sur ledit substrat micro- électronique, ladite pluralité de couches micro-électroniques comprenant une couche d'interconnexion conductrice extérieure ayant une pluralité de régions conductrices; une couche de passivation sur ladite couche d'interconnexion conductrice extérieure, qui remplit les espaces entre la pluralité de régions conductrices dans ladite couche conductrice extérieure; et un matériau d'enrobage sur ladite couche de passivation, ladite couche de passivation empêchant ledit matériau d'enrobage de s'étendre entre ladite pluralité de régions conductrices dans ladite couche conductrice extérieure. 19. Circuit intégré selon la revendication 18, caractérisé en ce que la couche de passivation précitée comprend du verre.