Brevet FR2742933A1 — publié le 19970627

COMPOSANT STATIQUE ET MCNOLITHIQUE LIMITEUR DE COURANT ET DISJONCTEUR La présente invention concerne le domaine des compo- sants semiconducteurs et plus particulièrenment des composants de moyenne ou forte puissance. Dans ce domaine, on connaît des cTomposants destinés à être disposés en série avec une charge et ayant pour fonction de limiter le courant dans cette charge à une valeur maximum prédé- terminée. Pour cela, on utilise par exemple un transistor MOS à déplétion dont la grille est connectée à la source. On connaît aussi des composants ayant une fonction de disjoncteur. Un objet de la présente invention est de prévoir un nouveau type de composant statique et monolithique ayant la double fonction de limiteur de courant et de disjoncteur. Un tel composant laisse passer un courant de valeur limitée tant que la tension à ses bornes n'excède pas un seuil de déclenchement déterminé puis interrompt la circulation de courant au-delà de ce seuil. Un autre objet de la présente invention est de réaliser un tel composant qui soit autoréamorçable, c'est-à-dire qui refonctionne en limiteur de courant dès que la tension à ses bornes passe en dessous d'un seuil de réamorçage déterminé. Pour atteindre ces objets, la présente invention prévoit un composant statique et monolithique limiteur de courant et disjoncteur comprenant, entre deux bornes, un limiteur de courant à conduction unidirectionnelle et un détecteur de la tension entre lesdites bornes, et comprenant en outre un moyen d'inhibition de la conduction du limiteur de courant quand la tension détectée dépasse un seuil déterminé. Selon un mode de réalisation de la présente invention, le détecteur de tension est un diviseur de tension. Selon un mode de réalisation de la présente invention, le diviseur de tension comprend deux transistors MOS à déplétion à canal N connectés en série entre lesdites bornes. Selon un mode de réalisation de la présente invention, le moyen d'inhibition est un commutateur statique en série avec le limiteur de courant. Selon un mode de réalisation de la présente invention, le limiteur de courant est un transistor MOS à canal N à déplétion de type vertical. Selon un mode de réalisation de la présente invention, le limiteur de courant est un transistor vertical de type IGBT à déplétion. Selon un mode de réalisation de la présente invention, le limiteur de courant est un transistor bipolaire NPN dont le collecteur est relié à la base par l'intermédiaire d'un tran- sistor MOS à canal N à déplétion. Selon un mode de réalisation de la présente invention, le limiteur de courant est un transistor MOS latéral à canal P à déplétion à substrat flottant dont le drain est connecté à la cathode d'un thyristor vertical, un transistor MOS à canal N à déplétion étant disposé entre cathode et gâchette d'anode du thyristor. Selon un mode de réalisation de la présente invention, le diviseur comprend un premier transistor MOS à canal N à déplétion de type vertical et un deuxième transistor MOS à canal N à déplétion de type latéral. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente la caractéristique courant- tension d'un dispositif selon la présente invention; les figures 2A et 2B sont deux schémas sous forme de blocs illustrant les éléments principaux d'un dispositif selon la présente invention; les figures 3A et 3B sont respectivement une représen- tation symbolique et une vue en coupe schématique d'un premier mode de réalisation d'un limiteur de courant selon la présente invention; les figures 4A et 4B sont respectivement une représen- tation symbolique et une vue en coupe schématique d'un deuxième mode de réalisation d'un limiteur de courant selon la présente invention; les figures 5A et 5B sont respectivement une représen- tation symbolique et une vue en coupe schématique d'un troisième mode de réalisation d'un limiteur de courant selon la présente invention; les figures 6A et 6B sont respectivement une représen- tation symbolique et une vue en coupe schématique d'un quatrième mode de réalisation d'un limiteur de courant selon la présente invention; la figure 7A est une représentation symbolique d'un diviseur de tension selon un mode de réalisation de la présente invention, et les figures 7B et 7C sont des vues en coupe schéma- tiques de modes de réalisation du diviseur de tension de la figure 7A; la figure 8A est une vue en coupe schématique d'un premier mode de réalisation d'un limiteur-disjoncteur selon la présente invention et les figures 8B et 8C sont des schémas équi- valents du limiteur-disjoncteur de la figure 8A; et la figure 9A est une vue en coupe schématique d'un deuxième mode de réalisation d'un limiteurdisjoncteur selon la présente invention et la figure 9B est un schéma de circuit équi- valent du composant de la figure 9A. De façon générale, conformément à l'usage, les figures constituant des vues en coupe de composants semiconducteurs ne sont pas à l'échelle, ni à l'intérieur d'une figure donnée, ni d'une figure à l'autre. L'hommne de l'art se référera à ses connaissances générales pour la détermination des épaisseurs et des niveaux de dopage des diverses couches. Les surfaces occupées par ces diverses couches ou le nombre de cellules constituant un composant élénmentaire seront, de façon connue, choisis en fonc- tion de la technologie utilisée et des impératifs de dissipation de puissance. La présente invention vise à réaliser un composant statique et monolithique ayant la caractéristique illustrée en figure 1. Tant que la tension est inférieure à une tension de seuil VT, le courant dans le composant est limité à une valeur Ion sensiblement constante. Dès que la tension aux bornes du composant dépasse la valeur VT, le courant chute à une valeur Ioff faible devant Ion, d'o il résulte que le courant dans le circuit incluant le composant est sensiblement interrompu. la figure 2A représente sous forme de blocs la structure générale d'un composant selon la présente invention. Ce composant est destiné à être connecté entre des bornes A et K, la borne A ou borne d'anode étant positive par rapport à la borne K ou borne de cathode. Il comprend, entre ces bornes, un limiteur de courant 1 et un détecteur de tension 2. Le détecteur de tension est par exemple un diviseur de tension qui fournit sur une borne C une tension de commande VC quand la tension entre les bornes A et K atteint la valeur de seuil VT. La tension VC commande le limiteur de courant 1 pour inhiber son fonction- nement, c'est-à-dire le rendre bloquant. Dans le mode de réalisation illustré en figure 2B, le détecteur de tension entraîne l'ouverture d'un comnutateur 3, en série avec le limiteur 1, quand la tension entre les bornes A et K atteint la valeur VT. LIMITEUR DE COURANT Les figures 3 à 6 représentent divers modes de réali- sation possibles d'un limiteur de courant adapté à la présente invention, c'est-à-dire susceptible d'une intégration monoli- thique avec les autres éléments du composant selon l'invention. Notammient, ce limiteur est de type vertical et comprend une première électrode sur une première face principale du composant et une deuxième électrode sur la deuxième face principale du composant. Le limiteur de courant de la figure 3A est un tran- sistor MOS à canal N à déplétion (NMOSD) dont la grille est connectée à la source. La figure 3B représente une vue en coupe schématique simplifiée d'un exemple de réalisation d'un tel composant. Ce composant est formé dans une tranche de silicium 11 de type N à faible niveau de dopage comprenant du côté de sa face arrière une couche 12 fortement dopée de type N permettant la réalisation d'un contact ohmique avec une métallisation d'anode Ml recouvrant la face arrière. Le transistor NMOSD est réalisé sous forme verticale pour permettre la dissipation d'une puissance importante. Il comprend une ou plusieurs cellules dont chacune est formée dans un caisson de type P faiblement dopé 14 ayant par exemple en vue de dessus une forme hexagonale ou carrée. Du côté de la face supérieure du caisson 14 est formé une région 15 de type N+ ayant sensiblement une forme en anneau. La partie supérieure du caisson 14 entre la périphérie externe de l'anneau 15 et la périphérie externe du caisson 14 est occupée par une région de type N faiblement dopée 16 revêtue d'un isolant de grille 17. La partie centrale du caisson 14 correspond généra- lement à une région de type P plus fortement dopée 18. La face supérieure du composant est revêtue d'une métallisation de cathode M2. Ainsi, de façon connue, la face arrière du composant correspond au drain du transistor MOS, la région 15 à sa source, la partie surdopée 18 au contact de substrat du transistor MOS et la région 16 à la région de canal. La métallisation M2 constitue, au-dessus de la région d'isolement de grille 17, le contact de grille; au-dessus de la région 15, le contact de source; et, au-dessus de la région 18, le contact de substrat. On obtient donc bien un composant ayant une fonction correspondant au schéma de la figure 3A. Ce composant est connu en lui-même et est susceptible de diverses variantes de réalisation bien connues de l'homme de métier. La figure 4B représente une variante du composant de la figure 3B dans laquelle la couche semiconductrice de face arrière 12 de type N fortement dopée est remplacée par une couche 19 de type P fortement dopée. On obtient alors, de façon connue, un composant dit transistor bipolaire à grille isolée (IGBT) à déplétion (IGBTD) dont le schéma équivalent est illustré en figure 4A. Ce composant équivaut à un transistor PNP dont l'émetteur correspond à la couche 19, la base à la région faiblement dopée 11 et le collecteur aux régions P 14, 18. Un transistor MOS vertical à canal N à déplétion, identique à celui de la figure 3B, se trouve connecté par sa borne de source à la borne K et par sa borne de drain à la base du transistor PNP et assure donc, par le maintien d'un courant de collecteur-base constant, la circulation d'un courant constant entre collecteur et émetteur du transistor PNP. Dans le schéma de la figure 5A, il est prévu comme limiteur de courant un composant comprenant entre les bornes A et K un comptosant BIPD comprenant, entre les bornes A et K, un tran- sistor bipolaire de type NPN dont le collecteur est relié à la borne A et l'émetteur à la borne K. La base de ce transistor NPN est reliée à son collecteur par l'intermédiaire d'un transistor NMOSD tel que décrit précédemment. Le maintien d'un courant collecteur-base constant dans ce transistor NPN sous l'effet du transistor NMOSD assure le maintien d'un courant constant entre collecteur et émetteur. On notera que la prévision d'un tel composant constitue un aspect de la présente invention. Un exemple de réalisation du composant de la figure 5A est illustré dans la vue en coupe schématique de la figure 5B. On retrouve dans ce composant les mêmes éléments que ceux de la figure 3B désignés par les mêmes références numériques pour constituer un transistor MOS vertical à canal N à déplétion comprenant notamment les régions et couches désignées par les références 11-12 et 14-18. A nouveau, la face arrière est revêtue d'une métallisation uniforme d'anode Mi. Une particularité de la structure de la figure 5B réside dans le fait que la partie centrale, interne à la région 15 de type N+, est occupée par une région de type N fortement dopée 21. Cette région 21 est formée dans une portion à faible niveau de dopage du caisson 14 et est revêtue d'une métallisation M3 connectée à la cathode K. En outre, une métallisation M4 constitue la métallisation de grille, de source et de contact caisson du transistor NMOSD. Cette métal- lisation M4, par son contact avec la région de caisson 18, constitue la connexion à la base du transistor NPN. Ce transistor NPN a pour émetteur la région 21, pour base la région 18 et pour collecteur les régions 11, 12. Cette réalisation est susceptible de nombreuses varian- tes qui apparaîtront à l'homme de l'art. Notamment, il conviendra d'optimiser le dopage de la région P 18 pour optimiser le gain du transistor NPN. Dans une variante de réalisation, on pourra séparer le caisson de base du transistor NPN du caisson du transistor NMOSD. Alors, ces caissons seront connectés par une métallisation. Un tel mode de réalisation sera décrit ci-après en relation avec la figure 9A et présente l'avantage de permettre une optimisation des niveaux de dopage des caissons en fonction des caractéristiques recherchées du transistor NPN et du transistor NMOSD. La figure 6A représente le schéma d'une structure THD dans laquelle le composant limiteur de courant est un transistor MOS à canal P à déplétion à substrat flottant PMOSDF. Ce transis- tor PMOSDF est réalisé sous forme d'un transistor MOS latéral. Ainsi, pour assurer que les électrodes principales du limiteur du courant sont disposées sur les faces principales opposées du composant, ce transistor PMOSDF est en série avec un thyristor TH. La mise en conduction du thyristor TH est assurée par la connexion en série de sa cathode et d'une région de gâchette d'anode par l'intermédiaire d'un transistor MOS à déplétion à canal N à déplétion NMOSD. La figure 6B représente un exemple de mise en oeuvre du circuit de la figure 6A. On retrouve dans la partie droite de la figure 6B des régions semiconductrices similaires à celles décrites dans les figures précédentes. On notera que la couche semiconductrice de face arrière est une couche 19 de type P+ canroe dans le cas de la figure 4B. Ainsi, l'ensemble des couches et régions 15, 14, 11 et 19 forme un thyristor TH. La région N+ forme avec la région de canal 16 et la région faiblement dopée 11 un transistor NMOS à déplétion. La métallisation M4 correspond à une connexion grille-source du transistor NMOSD et à la cathode du thyristor TH. En outre, la métallisation M4 s'étend au-dessus de la région de type P plus fortement dopée 18. Cette structure comprend, de façon adjacente à la région 18, une région P 21 et une région P 32. La région P 21 est surmontée d'une couche d'isolement de grille 33 et une métallisation M5 est en contact avec la région 32 et s'étend au-dessus de la région d'isolement de grille 33. Ainsi, les régions 18, 31 et 32 forment un transis- tor MOS à déplétion dont le substrat correspond à la région N 11. Ce substrat, non connecté à la source du transistor, est flot- tant. On a donc obtenu un transistor MOS à canal P à déplétion à substrat flottant PMOSDF. La métallisation de source-grille M5 est reliée à la borne K. La métallisation de drain est constituée par la métallisation M4. La structure de la figure 6B correspond donc à la structure de la figure 6A, la borne K étant formée sur la face supérieure et la borne A sur la face inférieure. Ainsi, le rôle du thyristor TH est de reporter sur la face arrière la métallisation de drain du transistor PMOSDF et le rôle du transistor NMOSD et de rendre passant ce thyristor. DETECTEUR DE TENSION La figure 7A représente un exemple de détecteur de tension utilisable dans un composant selon la présente invention. Ce détecteur de tension est constitué d'un diviseur de tension comprenant deux transistors MOS à canal N à déplétion connectés en série et fonctionnant en tant que résistances, c'est-à-dire avant d'arriver dans leur région de fonctionnement en limitation de courant. Chacun de ces transistors MOS a sa grille connectée à sa source. La borne A est connectée au drain d'un premier transistor NMOSD1 et la borne K à la source-grille du deuxième transistor NMOSD2. En outre, on a représenté sur le schéma équivalent une diode zener Z dont l'anode est reliée à la borne K et la cathode au point de connexion C des deux transistors. La figure 7B représente un premier exemple de réali- sation du circuit de la figure 7A. Le transistor NMOSD1 représenté dans la partie gauche de la figure est un transistor MOS vertical à canal N à déplétion ayant sensiblement la même structure que celui représenté en figure 3B. On a utilisé des références 114-118 pour désigner des régions correspondant à celles désignées par les références 14-18 en figure 3B. On notera que, du côté de la face arrière du composant, on peut prévoir une couche N 12 ou une couche P+ 19 et que cela ne modifiera sensiblement pas le fonctionnement du transistor NMOSD1 puisque, si cette couche de face arrière est une couche 19 de type P+, la jonction P+ N entre les couches 19 et 11 est polarisée en direct, cette face arrière étant destinée à être connectée à une borne d'anode A qui est la plus positive des tensions appliquées au composant. Le transistor NMOSD2 est formé dans une extension 30 du caisson de type P faiblement dopé 114 ou dans un caisson de type P distinct sous forme d'un transistor MOS latéral classique comprenant une région de drain 31 de type N+ et une région de source 32 de type N+ séparées par une région de canal préformé 33 de type N faiblement dopée. La région de canal est surmontée d'une couche d'isolement de grille 34. La diode zener Z est formée dans une extension 40 du caisson 114 ou dans un caisson distinct et comprend dans la face supérieure de ce caisson une région de type N+ 41. Une métallisation M6 correspond à la source et à la grille du transistor NMOSD2 et est reliée à la borne de cathode K. Une métallisation M7-1 correspond à la grille, à la source et au contact de caisson du transistor NMOSD1 ainsi qu'au drain du transistor NMOSD2 et est reliée à la borne C. Une métallisation M6-2 en contact avec la région de cathode 41 de la diode zener Z est également reliée à la borne C. On notera que l'anode de la diode zener Z, correspondant au caisson 40, est connectée à la borne K par l'intermédiaire d'une extension de la métallisation M6 sur le caisson 40. La figure 7C représente une variante de la figure 7B dans laquelle les caissons 30, 40 ont été séparés du caisson 114, 118. En conséquence, la métallisation M7-1 rejoint la région de drain 31 du transistor NMOSD2 en passant au-dessus d'une région d'isolement 44. En figure 7C, on a représenté les régions d'isolement formées à la partie supérieure du composant, autres que les régions d'isolement de grille, comme plus épaisses que ces régions d'isolement de grille. Ceci correspondra à des réali- sations pratiques et n'a pas été représenté précédemment par souci de simplicité. On notera aussi que, selon le processus de fabrication utilisé, on pourra trouver plus de deux épaisseurs distinctes de couches d'isolement à la surface supérieure du composant, certaines de ces couches d'isolement correspondant à ce que l'on désigne généralement sous l'appellation "oxyde épais" dans le cadre de la fabrication des transistors MOS. Egalement, en figure 7C, on a représenté aux limites de la structure, des caissons de type P 46 et 48. Ces caissons pourront être des caissons spécifiquement prévus pour tenir la haute tension dans la structure ou pourront être des caissons comprenant d'autres éléments d'un composant plus complexe. LIMITEUR-DISJONCTEUR La figure 8A est une vue en coupe schématique d'un premier mode de réalisation d'un composant limiteur disjoncteur selon la présente invention. Selon que la couche de face arrière du composant est de type N+ ou P+, ce composant correspond au schéma équivalent de la figure 8B ou de la figure 8C. Les schémas des figures 8B et 8C correspondent à des réalisations du schéma général de la présente invention précédem- ment décrit en relation avec la figure 2B. Le limiteur 1 est réalisé sous forme d'un transistor MOS à canal N à déplétion à grille et source interconnectées NMOSD dans le cas de la figure 8B, et sous forme d'un transistor IGBT à déplétion dans le cas de la figure 8C. Le détecteur de tension 2 est réalisé sous forme d'un diviseur comprenant deux transistors MOS à canal N à déplé- tion NMOSD1 et NMOSD2. Le commutateur 3 est réalisé sous forme d'un transistor MOS à canal P à déplétion à substrat flottant PMOSDF. En plus de ce qui apparaît dans le schéma de la figure 2B, on a représenté en figures 8B et 8C une diode zener Z de protec- tion de grille du transistor PMOSDF. En outre, en figure 8C, il apparaît une diode D. Il ne s'agit pas d'un élément nécessaire au fonctionnement du circuit mais d'un élément inhérent à sa réalisation qui correspond à la jonction entre une région de face arrière 19 de type P+ et le substrat 11 de type N. Il est clair que cette diode D ne perturbe pas le fonctionnement car elle est polarisée en direct. Cette diode est d'autant moins gênante qu'il circule normalement un courant très faible dans la branche comprenant le diviseur 2. Sa chute de tension en direct devra seulement être prise en compte pour la détermination du seuil de déclenchement de l'interrupteur 3. Ainsi, la figure 8A reprend dans sa partie gauche les éléments représentés en figure 7B. On retrouve notamment les transistors NMOSD1 et NMOSD2 et la diode Z. Dans la partie droite de la figure, on retrouve, selon que la couche inférieure est de type N+ ou P+, la structure de la figure 3B ou celle de la figure 4B. Ces éléments, décrits précédemment, ne seront pas décrits à nouveau. Ils sont désignés par de mêmes références en figure 8A que dans les figures précédentes. L'interrupteur 3 est réalisé sous forme d'un transistor MOS latéral à canal P à déplétion à substrat flottant PMOSDF comprenant une région de drain 51 de type P fortement dopée, une région de canal préformé 52 de type P faiblement dopée et une région de source 53 de type P fortement dopée qui, dans ce mode de réalisation, est commune avec la région 18 du transistor NMOSD. Sur la partie correspondant au diviseur de tension, on retrouve les mêmes métallisations M7-1, M6 et M7-2 que celles décrites en relation avec la figure 7B. Dans la partie droite de la figure 8A, une métallisa- tion M8 est solidaire de la région de drain 51 du transistor PMOSDF. La métallisation M8 est également reliée à la borne de cathode K. Une métallisation de grille M7-3 du transistor PMOSD est également reliée à la borne C. Une métallisation M9 recouvre la région P+ 53/18 de drain du transistor PMOSD et de caisson du transistor NMOSD ainsi que la région de source du transistor NMOSD et la région d'isolement de grille du transistor NMOSD. Le mode de fonctionnement de ce composant résulte clai- rement des schémas des figures 8B et 8C. Tant que la tension sur le point intermédiaire C du diviseur de tension 2 est inférieure à la tension de seuil du transistor PMOSDF, ce transistor est passant et le transistor NMOSD ou 1'IGBT à déplétion limite le courant à une valeur Ion qui dépend de leurs caractéristiques. Dès que la tension sur le point intermédiaire C dépasse la tension de seuil susmentionnée, le transistor PMOSDF devient bloquant et il ne circule plus entre les bornes A et K qu'un courant de fuite très faible Ioff qui correspond au courant dans le diviseur 2. Les figures 9A et 9B illustrent une vue en coupe schématique et un schéma équivalent d'un composant semiconducteur selon un deuxième exemple de réalisation de la présente inven- tion. Ce mode de réalisation utilise un limiteur du type illustré en figures 5A et 5B. Le montage d'ensemble s'apparente à celui représenté sous forme de blocs en figure 2A. Le limiteur 1, comprenant un transistor NPN et un transistor NMOSD, est connecté entre les bornes A et K. La borne de base du transistor bipolaire est connectée à la borne de cathode par l'intermédiaire d'un transistor MOS à canal N à enrichissement NMOSE dont la grille est connectée à la borne de sortie C du pont diviseur 2. On retrouve ces divers composants en figure 9A. La partie gauche de la figure 9A qui correspond au pont diviseur 2 est identique à la partie gauche de la figure 8A et comporte les transistors NMOSD1 et NMOSD2 ainsi que la diode zener Z. En ce qui concerne la partie droite de la figure, une variante a été intro- duite par rapport à la représentation de la figure 5B à savoir que les transistors NPN et NMOSD sont réalisés dans des caissons distincts. Le transistor NPN apparaît à la partie centrale de la figure. Son caisson de base est désigné par la référence 61. Le transistor NMOSD apparaît dans la partie droite de la figure. On a représenté, entre le transistor NPN et le transistor NMOSD un exemple de réalisation du transistor à enrichissement NMOSE réalisé sous forme d'un transistor MOS latéral classique qui comprend, dans un caisson 62, une région de drain 63, une région de source 64, et une région de canal 65 surmontée d'une région d'isolement de grille 66. Les métallisations sur la région de diviseur de tension sont identiques à celles de la figure 8A et sont désignées par les mêmes références M6, M7-1, M7-2. Comme en figure 5B, l'émetteur 21 du transistor NPN est revêtu d'une métallisation M3 reliée à la borne K. La base 61 du transistor NPN est solidaire d'une métallisation M4-1 reliée à une métallisation M4-2 corres- pondant à la connexion caisson/source/grille du transistor NMOSD. Le drain 63, 1' isolant de grille 66 et la source 64 du transistor NMOSE portent respectivement des métallisations M10, Mll et M12. La métallisation M10 est reliée aux métallisations M4-1/M4-2; la métallisation Mll aux métallisations M7-1/M7-2; la métallisation M12 à la borne K. Le fonctionnement de ce composant est le suivant. Tant que la tension sur la borne C est inférieure à la tension de seuil du transistor NMOSE, ce transistor est bloqué et le transistor NPN assure, grâce à la connexion entre sa base et son collecteur par le transistor NMOSD, le passage d'un courant limité constant Ion entre les bornes A et K. Dès que la tension sur la borne C dépasse la tension de seuil du transistor NMOSE, celui-ci devient passant et court-circuite la jonction base- émetteur du transistor NPN amenant ce transistor à l'état bloqué. Il ne circule alors plus qu'un courant Ioff entre les bornes A et K, ce courant Ioff correspondant pour l'essentiel au courant dans le pont diviseur 2. EXEMPLE NUMERIOUE Uniquement à titre d'exemple et sans que cela constitue une limitation de la présente invention, on va indiquer ci- dessous des valeurs numériques possibles applicables à la structure représentée schématiquement en figure 8A. Cette structure peut être formée à partir d'une tranche de silicium de type N dans un plan ayant une résistance de couche de 30 ohm.cm. Si l'on désigne par Cs la concentration superficielle d'une région et par xj la profondeur de jonction, on peut choisir pour les diverses régions les paramètres suivants. Cs(at/cm3) xj (anm) régions P+ (118,51,53) 1,1.1019 4,35 régions P (14,30,40,52,114) 3.1016 2,5 régions N+ (15,31,32, 41,115) 6.1019 1,15 canaux N (16,33,116) 4,5.1017 Les épaisseurs de grilles peuvent être de l'ordre de nm. Les dimensions horizontales des caissons sont celles couramment choisies dans le domaine des transistors MOS de puissance, c'est-à-dire de l'ordre de 25 à 50 gm. Avec de tels paramètres, on obtient des dispositifs supportant des tensions de 600 à 1500 V, dont le courant Ion est de 1 à 5 A et le courant Ioff de 1 à 10 mA. VARIANTES Bien entendu, comme on l'a déjà indiqué au cours de cette description, chacun des éléments décrits à titre d'exemple est susceptible de diverses variantes et pourra être constitué d'une ou plusieurs cellules. La présente invention est suscep- tible de nombreuses variantes et modifications qui apparaîtront à l'homme de l'art. Celui-ci devra essentiellement assembler de façon monolithique les éléments suivants. - Un limiteur de courant. Ce limiteur doit pouvoir dissiper une énergie relativement importante. Ce sera de préfé- rence un limiteur de courant dont le composant principal de passage de courant est un composant réalisé sous forme verticale. Les quatre modes de réalisation de limiteurs de courant décrits précédemment ne constituent que des exemples. L'homre de métier pourra prévoir d'autres limiteurs de courant assurant la même fonction ou des variantes des limiteurs de courant décrits. Par exemple, les transistors bipolaires pourront être transformés en des montages Darlington, et l'on pourra également prévoir des associations de transistors MOS. - Un détecteur de tension. On a décrit ici en détail seulement un détecteur de tension du type diviseur à transistors MOS à déplétion. L'homne de l'art saura choisir les dimensions et les résistances à l'état passant des transistors pour que la tension VC atteigne une valeur choisie quand la tension VAK atteint une valeur prédéterminée. D'autres diviseurs, résistifs ou à transistors, pourront être utilisés. De plus, d'autres types de détecteurs de tension pourront être prévus ou bien pour fournir une indication qui croît régulièrement jusqu'à ce qu'on atteigne une valeur prédéterminée ou bien pour fournir une sortie qui varie de façon binaire quand un certain seuil est atteint. Un tel circuit peut par exemple être constitué d'un comparateur recevant la sortie d'un diviseur de tension du type décrit. - Un interrupteur, intégré ou non au limiteur de courant dont le rôle est de supporter la tension à l'état bloqué. En outre, d'autres associations de limiteur de courant, détecteur de tension et interrupteur pourront être prévues du moment qu'elles sont compatibles et peuvent former un composant monolithique. REVENDICATIONS 1. Composant statique et monolithique limiteur de courant et disjoncteur comprenant, entre deux bornes (A) et (K), un liminteur de courant à conduction unidirectionnelle (1), carac- térisé en ce qu'il comprend en outre: un détecteur (2) de la tension entre lesdites bornes, et un moyen d'inhibition de la conduction du limiteur de courant quand la tension détectée dépasse un seuil déterminé. 2. Composant selon la revendication 1, caractérisé en ce que le détecteur de tension (2) est un diviseur de tension connecté entre lesdites bornes. 3. Composant selon la revendication 2, caractérisé en ce que le diviseur de tension comprend deux transistors MOS à déplétion à canal N (NMOSD1, NMOSD2) connectés en série entre lesdites bornes (A, K). 4. Composant selon la revendication 1, caractérisé en ce que le moyen d'inhibition est un commutateur statique (3) en série avec le limiteur de courant. 5. Composant selon la revendication 1, caractérisé en ce que le limiteur de courant est un transistor MOS à canal N à déplétion de type vertical (NMOSD). 6. Composant selon la revendication 1, caractérisé en ce que le limiteur de courant est un transistor vertical de type IGBT à déplétion (IGBTD). 7. Composant selon la revendication 1, caractérisé en ce que le limiteur de courant est un transistor bipolaire NPN dont le collecteur est relié à la base par l'intermédiaire d'un transistor MOS à canal N à déplétion (NMOSD). 8. Composant selon la revendication 1, caractérisé en ce que le limiteur de courant est un transistor MOS latéral à canal P à déplétion à substrat flottant (PMOSDF) dont le drain est connecté à la cathode d'un thyristor vertical (TH), un transistor MOS à canal N à déplétion (NMOSD) étant disposé entre cathode et gâchette d'anode du thyristor. 9. Composant selon la revendication 3, caractérisé en ce que le diviseur comprend un premier transistor MOS à canal N à déplétion de type vertical (NMOSD1) et un deuxième transistor MOS à canal N à déplétion de type latéral (NMOSD2). 10. Composant selon la revendication 1, caractérisé en ce qu'il comprend un diviseur de tension selon la revendication 3, un limiteur de courant selon l'une des revendications 5 ou 6, et un moyen d'inhibition selon la revendication 4 constitué d'un transistor MOS à canal P à déplétion à substrat flottant (PMOSDF). 11. Composant selon la revendication 10, caractérisé en ce qu'il comprend en outre une diode zener (41) en parallèle sur le transistor MOS à déplétion (NMOSD2) du limiteur de courant connecté entre la borne la plus négative des deux dites bornes et la grille du transistor MOS à canal P à déplétion à substrat flottant (PMOSDF). 12. Composant selon la revendication 1, caractérisé en ce qu'il comprend, un diviseur de tension selon la revendication 3, un limiteur de courant selon la revendication 7, et un moyen d'inhibition constitué d'un transistor MOS à canal N à enrichis- sement (NMOSE) connecté entre grille et émetteur dudit transistor NPN.