Brevet FR2740279A1 — publié le 19970425

Stage amplificateur à basse consommation, pour circuit intégré en technologie CMOS L'invention concerne un étage amplificateur à basse consommation, pour circuit intégré en technologie CMOS. Dans les circuits intégrés actuels, l'un des objectifs majeurs est l'obtention de signaux analogiques ou numériques stables, parfaitement calibrés pour une consommation d'énergie électrique minimale, notamment lorsque ces circuits intégrés sont destinés à équiper des ensembles électroniques ou informatiques autonomes tels que les ordinateurs portables, les montres électroniques ou les téléphones sans fil. Dans le cas des ensembles précités, une application non limitative, telle que représentée en figure 1, concerne la base de temps de ces derniers. Habituellement, un tel circuit comprend un ensemble amplificateur AMP, de type amplificateur CMOS intégré, dont la sortie est rebouclée sur l'entrée par l'intermédiaire d'un quartz QTZ et d'une résistance Rint de forte valeur. Dans le cas précité, l'amplificateur AMP délivre, à partir du signal d'entrée XIN, un signal XI constituant un signal d'horloge utilisé pour le cadencement et la synchronisation des autres éléments de l'ensemble électronique. La présente invention a pour objet la mise en oeuvre d'un étage amplificateur à basse consommation de signaux analogiques et/ou impulsionnels ou numériques. Un autre objet de la présente invention est la mise en oeuvre d'un étage amplificateur à très faible consommation dynamique globale, inférieure à 5 uA. Un autre objet de la présente invention est en outre la mise en oeuvre d'un étage amplificateur permettant d'assurer une fonction de séparation effective entre circuit amont, délivrant un signal d'entrée à amplifier, tel que le signal d'horloge précité, et circuit aval destiné à recevoir le signal amplifié. Un autre objet de la présente invention est enfin la mise en oeuvre d'un étage amplificateur à faible consommation présentant un gain supérieur à 22 dB pour des fréquences du signal d'entrée comprises entre quelques hertz à 100 kHz. L'étage amplificateur à basse consommation pour circuit intégré en technologie CMOS, objet de la présente invention, est alimenté par une tension de drain et une tension de source. I1 est remarquable en ce qu'il comprend au moins un module amplificateur recevant un signal d'entrée à amplifier, ce module amplificateur étant formé par une chaîne de transistors de type MOS formant un étage d'amplification de ce signal d'entrée, alimentée entre un point d'alimentation de drain et un point d'alimentation de source et délivrant un signal d'entrée inversé. Un premier et un deuxième module de polarisation sont connectés entre la tension de drain et le point d'alimentation de drain respectivement la tension de source et le point d'alimentation de source. Un module de sortie, formant module séparateur-inverseur, reçoit et délivre un signal d'entrée amplifié. Un tel étage amplificateur à basse consommation trouve application à la réalisation de circuits intégrés, notamment d'ensembles de mémoires en technologie CMOS. I1 sera mieux compris à la lecture de la description et à l'observation des dessins ci-après, dans lesquels, outre la figure 1 relative à l'art antérieur concernant les circuits de base de temps, - la figure 2 représente un schéma fonctionnel de l'étage amplificateur à basse consommation, objet de la présente invention - la figure 3 représente un schéma d'implantation de l'étage amplificateur, objet de la présente invention, en technologie CMOS la figure 4 représente une caractéristique de tension, amplitude crête-à-crête du signal amplifié en fonction de la fréquence - la figure 5 représente une caractéristique de courant consommé par l'étage amplificateur selon l'invention, en fonction de la fréquence - la figure 6a représente une caractéristique de gain de l'étage amplificateur selon l'invention, en fonction de la fréquence - la figure 6b représente une caractéristique de déphasage introduit entre le signal d'entrée et le signal d'entrée amplifié. Une description plus détaillée d'un étage amplificateur à basse consommation pour circuit intégré en technologie CMOS, objet de la présente invention, sera maintenant donnée en liaison avec la figure 2. Ainsi que représenté sur la figure précitée, l'étage amplificateur selon l'invention est alimenté par une tension de drain, notée VDD, et une tension de source, notée VSS. I1 comporte au moins un module amplificateur 1 recevant le signal d'entrée à amplifier, noté XI. Ce module amplificateur 1 est formé par une chaîne de transistors de type MOS formant étage amplificateur de ce signal d'entrée. La chaîne précitée est alimentée entre un point d'alimentation de drain et un point d'alimentation de source, et délivre un signal d'entrée amplifié. Sur la figure 2, le point d'alimentation de drain porte la référence Vdd et le point d'alimentation de source porte la référence Vss. En outre, l'étage amplificateur selon l'invention comprend un premier, 2, et un deuxième, 3, module de polarisation destinés à délivrer les tensions au point d'alimentation de drain Vdd et au point d'alimentation de source Vss. Chaque premier, 2, et deuxième 3, module de polarisation est connecté entre la tension de drain et le point d'alimentation de drain respectivement entre la tension de source et le pont d'alimentation de source. D'une manière générale, on indique que le premier, 2, et le deuxième, 3, module de polarisation sont constitués par des modules résistifs, ainsi qu'il sera décrit ultérieurement dans la description. En outre, un module 4 de sortie est prévu, lequel forme module séparateur-inverseur, ce module 4 de sortie étant interconnecté en sortie du module 1 amplificateur et recevant ainsi le signal d'entrée inversé, et délivrant un signal d'entrée amplifié. Une description plus détaillée d'une implantation de l'étage amplificateur à basse consommation, objet de la présente invention, en technologie CMOS, sera maintenant donnée en liaison avec la figure 3. Ainsi que représenté sur la figure précitée, le module amplificateur 1 comprend une chaîne de transistors formée par un premier transistor MOS de type P, noté MTPl9in dont l'électrode de drain est connectée au point d'alimentation de drain Vdd, et dont l'électrode de source est reliée en un point commun à l'un des transistors MOS successifs formant la chaîne précitée. Une pluralité de transistors MOS de type N sont connectés en chaîne, la connexion en chaîne consistant en une connexion successive source-drain, ces transistors portant, sur la figure 3, la référence Mon,,,,, MTNlinl MTNlinsdt MTN5in, MTNiiout L'électrode de drain du premier transistor MOS de type N, MTNgeci, est reliée au point commun précité et l'électrode de source du dernier transistor MOS de type N, MTNiiout, est connectée au point d'alimentation de source Vss. En outre, ainsi qu'on le remarquera sur la figure 3, l'ensemble des électrodes de grille du premier transistor MOS de type P et des transistors MOS successifs de type N est connecté en parallèle et reçoit le signal d'entrée XI. Le point commun précité, noté C, délivre le signal d'entrée inversé. En ce qui concerne les modules de polarisation, premier module 2, et deuxième module 3, ceux-ci peuvent être réalisés par des circuits de type CMOS résistifs. Ainsi, le premier module 1 peut comprendre, ainsi que représenté en figure 3, un premier, un deuxième et un troisième transistor MOS de type P connectés en parallèle, formant un élément résistif. Ces transistors portent la référence MTP2 1, MTPl7out et MTPl,cl. Les électrodes de grille de ces transistors sont connectées en parallèle à la tension d'alimentation de source VSS, leur point commun de drain est connecté à la tension d'alimentation de drain VDD et leur point commun de source délivre la tension de point d'alimentation de drain Vdd. En ce qui concerne le deuxième module de polarisation 3, celui-ci comprend, interconnecté entre tension d'alimentation de source VSS et point d'alimentation de source Vss, au moins un transistor MOS de type N, portant la référence MTNl4out dont l'électrode de grille est connectée à la tension d'alimentation de drain VDD. Ce transistor MOS de type N forme un élément résistif. Enfin, le module de sortie 4 comprend un premier transistor de type PMOS, référencé MTPisin, dont l'électrode de drain est connectée à la tension d'alimentation de drain VDD et dont l'électrode de source constitue une borne de sortie de l'étage amplificateur, cette borne de sortie étant reliée à une borne d'accès portant la référence 0. Le module de sortie 4 comprend également une pluralité de transistors MOS de type N connectés en chaîne par connexion source-drain, ces transistors portant la référence MTN24in, MTN23in. L'électrode de drain du premier transistor de type N précité est connectée à l'électrode de source du premier transistor de type PMOS précédemment mentionné, MTPl8in, et l'électrode de source du dernier transistor de type NMOS, MTN23in est reliée à la tension d'alimentation de source VSS. L'ensemble des électrodes de grille du premier transistor de type PMOS et de la pluralité de transistors du type NMOS précédemment citée est relié en parallèle et reçoit le signal d'entrée inversé, la borne de sortie de l'étage amplificateur, notée 0, délivrant le signal d'entrée amplifié. En ce qui concerne le mode opératoire de l'étage amplificateur basse consommation, objet de la présente invention, on indique que le module amplificateur 1 fonctionne de la manière ci-après. Le signal d'entrée XI est situé entre le seuil de conduction des transistors de type PMOS, MTPl9tn et de la suite des transistors NMOS constituant la chaîne de transistors MOS précédemment décrite. En conséquence, le signal est amplifié d'une valeur supérieure à 1, vu la valeur de repos, appelée mode commun, de l'amplificateur, ainsi que représenté en figure 4. On constate en effet que pour toute la plage de signal d'entrée du signal XI, la tension du point de repos du point commun de toutes les électrodes de grille des transistors MOS formant la chaîne de transistors précitée est sensiblement égale à 1,5 volt. Toutefois, chaque transistor possède une tension de source réduite, proche de la tension de drain, ce qui a pour effet de réduire le courant drain-source de chacun de ces transistors et, en définitive, la consommation globale.En outre, cette consommation est réduite car la tension grille-source de chacun des transistors est petite, compte tenu du fait que dans la chaîne constitutive du module amplificateur 1, la tension grille-source est faible en raison des nombreux éléments connectés en chaîne, ainsi que décrit précédemment dans la description. En fait, la consommation globale est proportionnelle au carré de la tension grille-source de chaque transistor. En ce qui concerne les modules de polarisation, premier module 2, deuxième module 3, ceux-ci peuvent être considérés comme de simples résistances obtenues à partir des transistors PMOS et NMOS précédemment mentionnés. En effet, la polarisation de la grille d'un transistor NMOS à la tension d'alimentation de drain VDD, respectivement la polarisation de la grille d'un transistor PMOS à la tension d'alimentation de source Vss, ont pour effet de placer ces transistors dans leur zone linéaire de fonctionnement, ces transistors se comportant donc comme une résistance. Les résistances constitutives des modules de polarisation précités permettent également de limiter le courant de consommation tout en garantissant un bon point de repos pour le module amplificateur 1.Le module amplificateur associé au premier et au deuxième module de polarisation 2,3, permettent ainsi d'assurer une amplification basse consommation, le signal délivré au point commun C de la chaîne de transistors MOS constitutive du module amplificateur 1 étant toutefois inversé par rapport au signal d'entrée XI. On comprend bien sûr que, par inversion, on entend le phénomène selon lequel le signal délivré au point commun C est sensiblement déphasé de n par rapport au signal d'entrée XI ou d'une valeur sensiblement monotone voisine de n en fonction de la fréquence du signal d'entrée, ainsi qu'il sera décrit ultérieurement dans la description. Enfin, le module 4 de sortie permet de compenser la relative dépendance de la vitesse du module amplificateur 1 et des modules de polarisation 2 et 3 vis-à-vis de la charge, laquelle est normalement connectée sur la borne de sortie 0. Le module de sortie 4 permet ainsi d'adapter le comportement de l'amplificateur ainsi réalisé aux éléments, c'est-à-dire à la charge, à piloter. Le module inverseur 4 forme un inverseur logique simple, comportant en entrée une charge capacitive faible et une aptitude à engendrer un courant suffisamment élevé en sortie pour commander les modules situés à l'intérieur de la charge. L'étage amplificateur basse consommation, objet de la présente invention, peut être utilisé pour l'amplification de signaux numériques et/ou analogiques. Toutefois, une application particulièrement avantageuse consiste à utiliser cet étage amplificateur pour l'amplification de signaux numériques tels que des signaux d'horloge utilisés dans un circuit intégré. Dans un tel cas, les transistors de type PMOS, respectivement NMOS mis en oeuvre pour constituer tant le module d'amplification 1 que les modules de polarisation 2 et 3, peuvent être choisis, du point de vue de leur taille, de façon à minimiser la consommation globale. Ainsi que représenté en figure 5, il a été possible de réaliser un étage d'amplification basse consommation particulièrement performant pour une tension d'alimentation VDD-VSS comprise entre 2,7 et 3,6 volts. Le courant d'entrée consommé par l'étage amplificateur, tel que représenté en figure 5, est alors de quelques pA, inférieur à 15 pA, lorsque la tension d'alimentation est comprise entre 2,7 et 3,6 volts. On comprend que l'étage amplificateur basse consommation, objet de la présente invention, peut être utilisé pour des applications basse puissance telles que l'alimentation des ordinateurs portables, les montres électroniques à affichage numérique et les téléphones sans fil. Enfin, on notera, à l'observation des figures 6a et 6b, qu'en raison des caractéristiques de gain et de phase de la tension délivrée au point commun C par le module amplifié cateur 1, muni de ses modules de polarisation, une application à un module amplificateur d'un signal délivré par un oscillateur à quartz à sa fréquence de résonance, peut être réalisée. On a ainsi décrit un étage amplificateur basse consommation particulièrement performant dont l'implantation en technologie CMOS 0,6 pm par exemple permet d'atteindre des performances particulièrement stables en matière de consommation d'un étage à l'autre, ce qui autorise les applications les plus larges pour l'amplification de signaux analogiques ou numériques dans le domaine professionnel ou grand public. REVENDICATIONS 1. Etage amplificateur à basse consommation pour circuit intégré en technologie CMOS, alimenté par une tension de drain et une tension de source, caractérisé en ce qu'il comporte au moins - un module amplificateur recevant un signal d'entrée à amplifier, ce module amplificateur étant formé par une chaine de transistors de type MOS formant un étage d'amplification de ce signal d'entrée, cette chaîne étant alimentée entre un point d'alimentation de drain et un point d'alimentation de source et délivrant un signal d'entrée inversé - un premier et un deuxième module de polarisation connectés entre la tension de drain et le point d'alimentation de drain respectivement la tension de source et le point d'alimentation de source - un module de sortie, formant module séparateurinverseur, recevant le signal d'entrée inversé et délivrant un signal d'entrée amplifié. 2. Etage amplificateur selon la revendication 1, caractérisé en ce que ledit module amplificateur comprend une chaîne de transistors formée par - un premier transistor MOS de type P dont l'électrode de drain est connectée audit point d'alimentation de drain, et dont l'électrode de source est reliée en un point commun à l'un des transistors MOS successifs formant ladite chaîne ;; - une pluralité de transistors MOS de type N connectés en chaîne, par connexion source-drain, l'électrode de drain du premier transistor MOS de type N étant reliée audit point commun, et l'électrode de source du dernier transistor MOS de type N étant connectée audit point d'alimentation de source, l'ensemble des électrodes de grille du premier transistor MOS de type P et des transistors MOS successifs de type N étant connecté en parallèle et recevant ledit signal d'entrée, ledit point commun délivrant ledit signal d'horloge d'entrée inversé. 3. Etage amplificateur selon l'une des revendications 1 ou 2, caractérisé en ce que ledit premier module de polarisation comprend, interconnectés entre tension d'alimentation de drain et point d'alimentation de drain, un premier, deuxième, troisième transistor MOS de type N connectés en parallèle, formant un élément résistif. 4. Etage amplificateur selon l'une des revendications 1 à 3, caractérisé en ce que ledit deuxième module de polarisation comprend, interconnecté entre tension d'alimentation de source et point d'alimentation de source, au moins un transistor de type N formant élément résistif. 5. Etage amplificateur selon l'une des revendications précédentes, caractérisé en ce que ledit module de sortie comprend - un premier transistor de type PMOS dont l'électrode de drain est connectée à la tension d'alimentation de drain et dont l'électrode de source constitue une borne de sortie dudit étage amplificateur - une pluralité de transistors MOS de type N connectés en chaîne, par connexion source-drain, l'électrode de drain du premier transistor de type N étant connectée à électrode de source dudit premier transistor de type PMOS, et l'électrode de source du dernier transistor de type NMOS étant reliée à la tension d'alimentation de source, l'ensemble des électrodes de grille du premier transistor de type PMOS et de la pluralité de transistors de type NMOS étant relié en parallèle et recevant ledit signal d'entrée inversé, ladite borne de sortie dudit étage amplificateur délivrant ledit signal d'entrée amplifié. 6. Utilisation d'un étage amplificateur selon l'une des revendications 1 à 5 précédentes dans un circuit intégré de type CMOS, pour l'amplification de signaux numériques et/ou analogiques.