Brevet FR2736776A1 — publié le 19970117

SYNTHETISEUR DE FREQUENCES La présente invention concerne un circuit permettant de générer plusieurs horloges à des fréquences différentes. L'invention s'applique plus particulièrement à la réalisation d'un synthétiseur de fréquences propre à être intégré dans un circuit dont le fonctionnement nécessite le recours à plusieurs horloges synchronisées sur une même fréquence de référence. A titre d'exemple d'application, un synthétiseur selon l'invention peut être intégré dans un décodeur de signaux vidéo et audio compresses selon une norme dite MPEG pour affichage sur un téléviseur. Un tel décodeur requiert plusieurs horloges à destination de différents blocs qu'il comporte et toutes ces horloges doivent être synchronisées sur une fréquence de réfé- rence. Par exemple, deux premières horloges sont destinées à un bloc de décodage audio, une troisième horloge est destinée à un bloc de décodage vidéo, une quatrième horloge est destinée à un bloc de génération de l'affichage, etc. Toutes ces horloges pré- sentent des fréquences différentes comprises, par exemple, entre et 100 MHz, et doivent être synchronisées sur une même fré- quence de référence, par exemple une fréquence d'échantillonnage des pixels d'images de l'ordre d'une dizaine de MHz. Classiquement, ces horloges sont générées extérieure- ment au décodeur MPEG et de manière séparée en affectant une boucle à verrouillage de phase (PLL) à chaque fréquence devant être générée. La présente invention vise à proposer un synthétiseur de fréquences destiné à délivrer plusieurs signaux d'horloge à partir d'une même boucle à verrouillage de phase délivrant un signal d'horloge rapide synchronisé sur une fréquence de réfé- rence. L'invention vise également à ce que des glissements de phase (jitter) éventuels des différents signaux d'horloges déli- vrés par rapport à la fréquence rapide délivrée par la PLL soient minimisés. Pour atteindre ces objets, la présente invention pré- voit un synthétiseur de fréquences comprenant une boucle à ver- rouillage de phase dont un oscillateur fournit un nombre impair n de phases de retards croissants d'un signal d'horloge rapide synchronisé sur une fréquence de référence, chacune desdites n phases étant envoyée sur un même nombre m de diviseurs frac- tionnels programmables dont les sorties respectives sont envoyées sur m compensateurs de glissement de phase qui déli- vrent chacun, à partir desdites n phases, un signal d'horloge synchronisé sur ladite fréquence de référence. Selon un mode de réalisation de la présente invention, chaque diviseur fractionnel comporte un diviseur numérique pro- grammable qui délivre un signal de sortie à une fréquence correspondant, modulo le dénominateur du taux de division frac- tionnelle, à la fréquence rapide divisée par ledit taux frac- tionnel, et un accumulateur programmable qui délivre n-1 signaux indicateurs de la position de chaque front montant dudit signal de sortie du diviseur numérique par rapport au quotient, par le nombre n de phases, du dénominateur dudit taux fractionnel. Selon un mode de réalisation de la présente invention, ledit accumulateur configure ledit diviseur numérique entre un mode de fonctionnement o il divise ladite fréquence rapide par la partie entière dudit taux de division fractionnelle et un mode de fonctionnement o il divise ladite fréquence rapide par ladite partie entière majorée de l'unité, ledit accumulateur étant synchronisé par ledit signal de sortie dudit diviseur numérique. Selon un mode de réalisation de la présente invention, la partie entière du taux de division fractionnelle est au moins égale à 3. Selon un mode de réalisation de la présente invention, ledit diviseur numérique est programmé par ladite partie entière, diminuée de l'unité, et reçoit ladite phase utilisée par ledit diviseur fractionnel auquel il est intégré, ledit accumulateur étant programmé par le dénominateur dudit taux de division fractionnelle ainsi que par le reste de la division du numérateur dudit taux fractionnel par ledit dénominateur. Selon un mode de réalisation de la présente invention, chaque compensateur de glissement de phase comporte un commuta- teur, à n entrées et une sortie, commandé par n signaux délivrés par n bascules D échantillonnées par ledit signal de sortie dudit diviseur numérique auquel le compensateur est associé, chaque bascule de commande recevant une sortie d'un décodeur logique qui reçoit, en entrée, lesdits n-1 signaux délivrés par ledit accumulateur. Selon un mode de réalisation de la présente invention, chaque entrée dudit commutateur est relié à une sortie d'une bascule D de déphasage, une première bascule de déphasage étant commandée par la phase de la fréquence rapide qui est utilisée par le diviseur fractionnel associé au compensateur concerné, les autres bascules de déphasage étant commandées, chacune, par une autre desdites phases de la fréquence rapide. Selon un mode de réalisation de la présente invention, tous les compensateurs de glissement de phase et tous les divi- seurs fractionnels que comporte le synthétiseur de fréquences sont de constitution identique, deux étages du synthétiseur se distinguant par la phase que reçoit la première bascule de déphasage de leur compensateur de glissement de phase et/ou par les valeurs introduites pour programmer leur diviseur frac- tionnel. Selon un mode de réalisation de la présente invention, ledit oscillateur de la boucle à verrouillage de phase délivre trois phases de la fréquence rapide. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente schématiquement un mode de réa- lisation d'un synthétiseur de fréquences selon l'invention; la figure 2 représente un mode de réalisation d'une boucle à verrouillage de phase du synthétiseur de fréquences représenté à la figure 1; la figure 3 représente, sous forme de schéma-blocs, un mode de réalisation d'un diviseur fractionnel d'un étage du syn- thétiseur de fréquences tel que représenté à la figure 1; la figure 4 représente un mode de réalisation d'un accumulateur d'un diviseur fractionnel tel que représenté à la figure 3; la figure 5 représente un mode de réalisation d'un diviseur numérique d'un diviseur fractionnel tel que représenté à la figure 3; la figure 6 illustre, sous forme de chronogrammes, le fonctionnement d'un diviseur fractionnel tel que représenté aux figures 3 à 5; la figure 7 représente un mode de réalisation d'un compensateur de glissement de phase d'un étage d'un synthétiseur de fréquences tel que représenté à la figure 1; et la figure 8 illustre, sous forme de chronogrammes, le fonctionnement d'un étage d'un synthétiseur de fréquences selon l'invention tel que représenté à la figure 1. Pour des raisons de clarté, les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Tou- jours pour des raisons de clarté, les chronogrammes des figures 6 et 8 ne sont pas à l'échelle. Un synthétiseur de fréquences, selon la présente invention, est destiné à générer plusieurs signaux d'horloge synchronisés sur une même fréquence de référence et à partir d'une même boucle à verrouillage de phase (PLL). Comme le montre la figure 1, un synthétiseur de fré- quences comporte donc une boucle à verrouillage de phase PLL 1 associée à plusieurs étages chargés de générer, chacun, un signal d'horloge de rang i. Dans l'exemple représenté, trois signaux d'horloge CLK1, CLK2 et CLK3 sont générés par trois étages, respectivement 2, 3 et 4, du synthétiseur. La PLL 1 est, par exemple, une PLL analogique clas- sique dont l'oscillateur est réalisé pour délivrer plusieurs phases de rang l d'un signal d'horloge rapide à une fréquence FH. Dans l'exemple représenté, trois phases Ph1, Ph2 et Ph3 de la fréquence rapide FH sont délivrées par la PLL 1. Selon l'invention, chaque étage 2, 3 ou 4 est consti- tué d'un diviseur fractionnel programmable, respectivement 5, 6 ou 7, dont le taux de division, respectivement K1, K2 ou K3, dépend de la fréquence souhaitée pour chaque signal d'horloge CLKi. Chaque diviseur fractionnel 5, 6 ou 7 est associé à un compensateur de glissement de phase (jitter), respectivement 8, 9 ou 10. Chaque compensateur de glissement de phase 8, 9 ou 10 a pour rôle de compenser d'éventuels glissements de phase au niveau de chaque signal à la fréquence Phl/K1, Ph2/K2 ou Ph3/K3 issu de chaque diviseur fractionnel, respectivement 5, 6 ou 7. En d'autres termes, la fréquence du signal Phj/Ki délivré par un des diviseurs 5, 6 et 7 présente une fluctuation de période aléatoire (jitter) égale à la période TH de la fréquence rapide FH. Le rôle du compensateur 8, 9 ou 10 est alors de resynchro- niser le signal Phj/Ki en le décalant de deux tiers, de trois tiers ou de quatre tiers d'une période TH de la fréquence rapide FH délivrée par la PLL 1. Le glissement de phase (jitter) des signaux d'horloge délivrés CLKi est alors, selon l'invention, limité à un tiers de la période TH de la fréquence rapide FH. Le fonctionnement d'un compensateur de glissement de phase selon l'invention sera mieux compris en relation avec les figures 7 et 8. Selon l'invention et dans l'exemple représenté, chaque compensateur de glissement de phase 8, 9 ou 10 est commandé par deux signaux SUP(Qi/3) et SUP(2Qi/3) issus du diviseur fraction- nel, respectivement 5, 6 ou 7 auquel il est associé. La forme et le rôle de ces deux signaux SUP(Qi/3) et SUP(2Qi/3) seront mieux compris en relation avec les figures 3 et 6. Comme le montre la figure 2, la PLL 1 comprend un oscillateur commandé en tension (VCO) 20 qui délivre une fré- quence rapide FH. La fréquence rapide FH est synchronisée sur une fréquence de référence Fref au moyen d'un comparateur de phase 22 qui délivre un signal d'erreur de phase e à un filtre 23 dont la sortie Q commande l'oscillateur 20. On utilise un oscillateur 20 fournissant un nombre impair n (ici n = 3) de signaux d'horloge, respectivement Ph,, Ph2 et Ph3, à la fréquence FH. Un signal d'horloge Phj, appelé phase d'horloge, est en retard, par rapport au précédent Phj-_ et dans l'exemple représenté, de deux tiers de la période TH de la fréquence rapide FH. L'oscillateur 20 est, par exemple, un oscillateur en anneau à n (ici n = 3) inverseurs, respectivement 24, 25 et 26, dont le courant d'alimentation est réglé par le signal de commande c issu du filtre 23. Aux sorties des inverseurs 24, 25 et 26, on prélève les phases d'horloge respectives Phl, Ph2 et Ph3. La phase Ph1 est fournie à un diviseur de fréquence 27 dont la sortie est envoyée au comparateur de phase 22. Par le bou- clage de la sortie de l'inverseur 24 sur l'entrée de l'inverseur 26, la phase Ph3 est en retard 2TH/3 par rapport à la phase Ph2 qui est elle-même en retard de 2TH/3 par rapport à la phase Ph1. Une phase (par exemple Ph2) est retardée d'un tiers de la période TH par rapport à la phase (par exemple Ph3) qui lui est la plus proche dans le sens de circulation de l'oscillateur en anneau. Une caractéristique de la présente invention est que le synthétiseur de fréquences comporte un même nombre m d'étages associés à chaque phase Phj de la fréquence FH délivrée par la PLL 1. En d'autres termes, le nombre d'étages d'un synthétiseur de fréquences selon l'invention est un multiple entier m du nom- bre n de phases Phj délivrées par la PLL 1, et la sortie de cha- que inverseur 24, 25 ou 26 de l'oscillateur 20 est envoyée à un même nombre m (à la figure 1, m = 1) d'étages. Un avantage d'une telle architecture est que cela assure un équilibre des charges en sorties des inverseurs 24, 25 et 26 de l'oscillateur 20. On garantit ainsi que le retard apporté par chaque inverseur 24, 25 ou 26 correspond bien au tiers de la période TH de la fréquence rapide FH. Par ce biais, on assure que chaque inverseur 24, 25 ou 26 apporte le même retard et, par voie de conséquence, que le glissement de phase des signaux d'horloge CLKi est bien limité à un tiers de la période de la fréquence FH. Bien que pour des raisons de clarté, seuls trois étages 2, 3 et 4 aient été représentés à la figure 1, le synthé- tiseur peut comporter un nombre d'étages supérieur. Compte tenu de ce qui précède, le nombre d'étages est, dans cet exemple, un multiple de trois, dans la mesure o l'oscillateur 20 de la PLL délivre trois phases Ph1, Ph2 et Ph3. Pour le cas o la période TH de la fréquence rapide FH impose d'utiliser un nombre d'inverseurs plus important en fonc- tion du retard apporté par chaque inverseur, deux variantes peu- vent être mises en oeuvre selon l'invention. Une première variante consiste à augmenter le nombre n de phases Phj délivrées par la PLL 1 en veillant toujours à ce que la sortie de chaque inverseur soit reliée à un même nombre m d'étages du synthétiseur. Une deuxième variante consiste à considérer qu'un inverseur 24, 25 ou 26 est en fait constitué de plusieurs inver- seurs, le nombre d'inverseurs constituant les inverseurs 24, 25 ou 26 étant le même. Les phases Phj de la fréquence rapide FH sont alors prélevées à intervalles réguliers, par exemple, tous les deux ou trois inverseurs. D'autres types classiques d'oscillateurs 20 peuvent également être utilisés pourvu qu'ils délivrent le nombre a voulu de phases Phj de la fréquence rapide FH, toutes les phases Phj étant retardées d'un même quotient 1/n de la période TH de la fréquence rapide FH par rapport à la phase qui lui est la plus proche. On pourra, par exemple, avoir recours à une boucle à verrouillage de phase 1 dont le VCO est lui-même constitué d'une boucle à verrouillage de phase auxiliaire d'une fréquence rapide issue d'un oscillateur en anneau sur une fréquence déli- vrée par un oscillateur à quartz. Un tel mode de réalisation peut être employé, par exemple, si la fréquence rapide souhaitée est élevée (de l'ordre de plusieurs centaines de MHz) et que la fréquence de référence est faible (de l'ordre de quelques dizaines de kHz). La figure 3 représente la structure d'un mode de réa- lisation d'un diviseur fractionnel 5, 6 ou 7 (figure 1) selon l'invention. Le rôle d'un tel diviseur selon l'invention est de fournir, d'une part, un signal Phj/Ki dont la fréquence corres- pond à la fréquence souhaitée pour le signal d'horloge CLKi auquel le diviseur 5, 6 ou 7 est associé et, d'autre part, les signaux de commande SUP(Qi/3) et SUP(2Qi/3) du compensateur de glissement de phase 8, 9 ou 10 auquel le diviseur, respecti- vement 5, 6 ou 7, est associé. Pour obtenir une division fractionnelle d'un taux Ki = Pi/Qi, o Pi et Qi représentent des nombres entiers, on réalise une division par Ii + Ri/Qi, o Ii représente la partie entière du quotient Pi/Qi et o Ri représente le reste de ce quotient, soit Pi - IiQi. La division fractionnelle est effectuée en comptant les cycles de la phase d'horloge Phj et en transformant chaque cycle en un cycle de fréquence FH/Ii ou FH/(Ii+l). Cette trans- formation est effectuée au sein d'un diviseur numérique program- mable 30 dont un exemple de réalisation sera exposé en relation avec la figure 5. A chaque cycle de fréquence FH/Ii, la valeur de Ri est ajoutée à une valeur contenue dans un accumulateur programmable ACCi 31 et la valeur résultante est comparée au dénominateur Qi du taux Ki. Lorsque la valeur accumulée atteint le dénominateur Qi, on ajoute un cycle de la phase d'horloge Phj au cycle suivant qui est donc de fréquence FH/(Ii+1). Pour le cycle concerné, cela correspond donc à diviser un cycle de la phase d'horloge Phj par Ii+l. Le signal Phj/Ki délivré par le diviseur fractionnel comporte donc, avec une périodicité corres- pondant au dénominateur Qi, Ri cycles de période (Ii+l)TH et Qi- Ri cycles de période IiTH. Pour ce faire, le diviseur numérique 30 reçoit, outre la phase d'horloge Phj, une valeur Ii-1 qui est prédéfinie en fonction du taux Ki de division souhaité et un signal SUP(Qi) indicateur d'un dépassement de la valeur Qi au sein de l'accumu- lateur 31. Le diviseur 30 délivre un signal à la fréquence Phj/Ki, modulo Qi, à destination de l'accumulateur 31 et du com- pensateur de glissement de phase 8, 9 ou 10 auquel le diviseur fractionnel, respectivement 5, 6 ou 7, est associé. L'accumulateur 31 reçoit, outre le signal Phj/Ki, les valeurs Ri et Qi qui sont des valeurs prédéfinies en fonction du taux Ki de division souhaité. Qi est une valeur sur q bits et Ri est une valeur sur r bits, r étant inférieur ou égal à q dans la mesure o Ri est inférieur à Qi en tant que reste de la division Pi/Qi. L'accumulateur 31 délivre, outre le signal SUP(Qi) à l'attention du diviseur numérique 30, les deux signaux SUP(Qi/3) et SUP(2Qi/3) à l'attention du compensateur de glissement de phase 8, 9 ou 10 auquel le diviseur fractionnel, respectivement , 6 ou 7, est associé. Les signaux SUP(Qi/3) et SUP(2Qi/3) sont des signaux indicateurs du dépassement, respectivement du tiers et des deux tiers, du dénominateur Qi par la valeur contenue dans l'accumu- lateur 31. Leur rôle sera mieux compris par la suite en relation avec la figure 6. La figure 4 illustre un mode de réalisation d'un accu- mulateur 31 tel que représenté à la figure 3. L'accumulateur ACCi 31 est, selon l'invention, un accumulateur modulo Qi. Pour chaque cycle du signal Phj/Ki, la valeur Ri est ajoutée à la valeur présente dans un sommateur 40. Un soustracteur 41 calcule, en permanence, la valeur résultante du sommateur 40 diminuée du dénominateur Qi. En pra- tique, le soustracteur 41 calcule la somme de la valeur délivrée par le sommateur 40 avec le complément à deux du dénominateur Qi. Cela permet d'utiliser la retenue SUP(Qi) de cette opération pour commander un multiplexeur 42 dont deux entrées reçoivent les q bits de poids faible (LSB), respectivement de la valeur résultante délivrée par le sommateur 40 et du résultat délivré par le soustracteur 41. En d'autres termes, le multiplexeur 42 sélectionne la valeur accumulée dans le sommateur 40 tant que cette valeur n'a pas atteint le dénominateur Qi. Lorsque cette valeur est atteinte, le multiplexeur 42 permet, sous commande du signal SUP(Qi), de remettre à zéro l'accumulateur 31. Une bascule 43 permet de déclencher la sommation à chaque cycle du signal Phj/Ki. On notera que le résultat délivré par le sommateur 40 est sur q+1 bits dans la mesure o ce résul- tat correspond à l'accumulation avant soustraction de Qi. Ce résultat peut donc atteindre la valeur 2Qi-2. Un comparateur 44 reçoit, sur une première entrée, le dénominateur Qi et, sur une seconde entrée, la valeur S43 déli- vrée par la bascule 43, soit le résultat de l'accumulation modula Qi. Le comparateur 44 examine la valeur accumulée par rapport à un tiers et à deux tiers du dénominateur Qi. Le compa- rateur 44 délivre les signaux SUP(Qi/3) et SUP(2Qi/3). La figure 5 illustre un mode de réalisation d'un divi- seur numérique 30 tel que représenté à la figure 3. Le diviseur 30 reçoit la phase Phj dont il doit divi- ser la fréquence. La phase Phj est envoyée sur les entrées d'horloge de deux comparateurs 50 et 51, d'un compteur 52 et d'une bascule JK 53 chargée de délivrer le signal à la fréquence Phj/Ki modulo Qi Le diviseur 30 reçoit également la valeur prédéter- minée Ii-1, par exemple programmée sur p bits, et le signal SUP(Qi) issu de l'accumulateur 31. Un multiplexeur 54 reçoit, sur une première entrée, cette valeur Ii-l et, sur une seconde entrée, la sortie d'un soustracteur 55 recevant, en entrée, la valeur Ii-1. Le sous- tracteur 55 retire "1" à la valeur Ii-1 et délivre la valeur Ii- 2. Le signal SUP(Qi) est envoyé sur une bascule 56 commandée par le signal Phj/Ki. Le multiplexeur 54 sélectionne, à chaque front montant du signal Phj/Ki, la valeur Ii-2 pour Qi-Ri cycles du signal Phj/Ki et la valeur Ii-1 pour Ri cycles du signal Phj/Ki. Le compteur 52 est remis à zéro par la sortie S51 du comparateur 51 qui reçoit, en entrées, la valeur délivrée par le multiplexeur 54 et le résultat du compteur 52. En d'autres ter- mes, le compteur 52 est remis à zéro, tous les Ii-2 cycles, en comptant un cycle supplémentaire lorsque la valeur Qi est atteinte. Le recours aux valeurs Ii-1 et Ii-2 est lié au fait que la remise à zéro du compteur 52 est synchronisée par la phase Phj. Ainsi, pour compter Ii cycles de la phase Phj, le résultat du compteur 52 doit être comparé à la valeur Ii-2. Pour compter Ii+l cycles de la phase Phj, le résultat du compteur 52 doit être comparé à la valeur Ii-1. La sortie du comparateur 51 est également envoyée sur l'entrée J de la bascule 53. Ainsi, lorsque que la sortie du comparateur 51 est à l'état "1", la sortie Phj/Ki de la bascule 53 est positionnée à "1" au front montant suivant de la phase Phj. La remise à zéro de la sortie Phj/Ki de la bascule 53 est déclenchée par son entrée K qui reçoit la sortie S50 du compa- rateur 50. Le comparateur 50 reçoit le résultat du compteur 52 et les p- 1 bits de poids fort (MSB) de sortie du soustracteur 55. En d'autres termes, le comparateur 50 compare le résultat du compteur 52 avec la valeur (Ii/2)-1 en ne tenant compte que de la partie entière de cette valeur dans la mesure o le bit de poids faible n'est pas utilisé. La figure 6 illustre le fonctionnement du diviseur fractionnel selon l'invention tel que représenté aux figures 3 à 5. On suppose, pour l'établissement de cette figure que le taux Ki de division est 21/4. Ainsi, Qi est égal à 4, Ii est égal à 5 et Ri est égal à 1. La figure 6 représente, sous forme de chro- nogrammes, la forme des signaux Phj, S50, S51, Phj/Ki, SUP(Qi), SUP(Qi/3), SUP(2Qi/3) et le résultat délivré par le compteur 52. Comme le montre cette figure, le passage à l'état "1" du signal S51, qui entraîne au front montant suivant de la phase Phj le passage à l'état "1" de la sortie Phj/Ki, est provoqué par le front montant de la phase Phj o le compteur 52 est à "3" (Ii-2) et, toutes les quatre périodes (Qi = 4) du signal Phj/Ki, o le compteur 52 est à "4" (Ii-1). Le signal S51 reste à l'état "1" pendant une période TH de la phase Phj. Le passage à l'état "1" du signal S50, qui entraîne au front montant suivant de la phase Phj le passage à l'état "0" de la sortie Phj/Ki, est provoqué par le front montant de la phase Phj o le compteur 52 est à "1" (partie entière de Ii/2 - 1). Le signal S50 reste à l'état "1" pendant une période TH de la phase Phj. La remise à zéro de la sortie du compteur 52 est pro- voquée par le passage à l'état "1" du signal S51, soit par le front montant de la phase Phj qui suit le front déclencheur du passage à l'état "1" de la sortie S51. Du point de vue de l'accumulateur 31, le passage à l'état "1" du signal SUP(Qi/3) est provoqué au deuxième front montant du signal Phj/Ki qui suit une remise à zéro du compteur sur la base de la valeur "4" (Ii-1). Le passage à l'état "1" du signal SUP(2Qi/3) est provoqué par le front montant suivant (instant t3) du signal Phj/Ki, le signal SUP(Qi/3) restant à l'état "1". Le passage à l'état "1" du signal SUP(Qi) est provo- qué par le même front montant (instant t3) du signal Phj/Ki, les signaux SUP(Qi/3) et SUP(2Qi/3) restant à l'état "1". En effet, on suppose qu'à un instant t'0, le signal SUP(Qi) repasse à l'état "0" suite à un front montant (instant to) du signal Phj/Ki. Les signaux SUP(Qi/3) et SUP(2Qi/3) repas- sent également à l'état "O". Comme le front montant précédent du signal Phj/Ki a provoqué le passage à l'état "1" du signal SUP(Qi), au front montant suivant du signal Phj/Ki (instant tl), le résultat pré- sent en sortie du sommateur 40 est 0001 (0 + Ri, c'est-à-dire 000 + 01). Ainsi, à l'instant t1, la bascule 43 délivre la valeur 001 qui correspond aux q (ici q = 3) bits de poids faible pré- sents en sortie du sommateur 40. La sortie du sommateur 40 devient donc 0010 (001 + 01). Le résultat de la somme du complé- ment à deux [01100 de la valeur de Qi (100) avec le résultat 0010 délivré par le sommateur 40 devient [0]110. La retenu étant à [0], le signal SUP(Qi) reste à l'état "0". Le multiplexeur 42 sélectionne donc la valeur 010 correspondant aux trois bits de poids faible du sommateur 40. De plus, les signaux SUP(Qi/3) et SUP(2Qi/3) restent à l'état "0" dans la mesure o ils sont obte- nus sur la base de la valeur délivrée par la bascule 43, soit 001. Au front montant suivant du signal Phj/Ki (instant t2), la bascule 43 délivre la valeur 010. La sortie du sommateur devient 0011. La somme du complément à deux de la valeur de Qi avec le résultat délivré par le sommateur 40 devient donc [0111. Le signal SUP(Qi) reste à l'état "0". Le multiplexeur 42 sélectionne les trois bits de poids faible 011 du sommateur 40. De plus, le signal SUP(Qi/3) passe à l'état "1" à un instant t'2 qui est en retard par rapport à l'instant t2 du temps nécessaire à la traversée du comparateur 44. Le signal SUP(2Qi/3) reste à l'état "0". A l'instant t3, la bascule 43 délivre la valeur 011. La sortie du sommateur 40 devient 0100. La somme du complément à deux de la valeur de Qi avec le résultat délivré par le som- mateur 40 devient donc [11000. Le signal SUP(Qi) passe donc à l'état "1" à un instant t'3 qui est en retard, par rapport à l'instant t3, du temps nécessaire à la traversée du sommateur 40 et du soustracteur 41. Le multiplexeur 42 sélectionne alors le résultat délivré par le soustracteur 41, soit 000. De plus, le signal SUP(2Qi/3) passe à l'état "1" A un instant t4, la bascule 43 délivre la valeur 000. La sortie du sommateur 40 devient 0001. La somme du complément à deux de la valeur de Qi avec le résultat délivré par le som- mateur 40 devient donc [01101. le signal SUP(Qi) repasse donc à l'état "0" (instant t'4) ainsi que les signaux SUP(Qi/3) et SUP(2Qi/3). Comme on peut le constater sur la figure 6, les ins- tants t4 et to sont distants l'un de l'autre de 21 périodes TH de la fréquence rapide FH et 4 cycles du signal Phj/Ki sont présents entre les instants to et t4. On notera que l'évolution des signaux SUP(Qi/3) et SUP(2Qi/3) n'est pas directement liée à l'évolution du signal SUP(Qi), et réciproquement. En effet, les signaux SUP(Qi/3) et SUP(2Qi/3) sont liés à la valeur délivrée par la sortie de la bascule 43 alors que le signal SUP(Qi) est lié à la retenue délivrée par le soustracteur 41. La limite de fonctionnement d'un accumulateur 31 selon l'invention est fixée par le temps nécessaire à la traversée du sommateur 40, du soustracteur 41 et du multiplexeur 42. En effet, une nouvelle valeur doit être présente en sortie du mul- tiplexeur 42 avant qu'un nouveau front montant du signal Phj/Ki ne commande la bascule 43. On utilisera, par exemple, pour réa- liser le sommateur 40 et le soustracteur 41, des additionneurs dits à verrouillage qui permettent d'effectuer des calculs sur des groupes de bits en parallèle. La limite de fonctionnement d'un diviseur numérique 30 selon l'invention est fixée par le temps nécessaire au change- ment d'état de la sortie du compteur 52 suite à un front montant de la phase Phj et à la traversée des comparateurs 50 ou 51. En effet, si un front montant de la phase Phj arrive alors que les sorties S50 et S51 n'ont pas encore pris en compte le résultat du compteur 52 dû au front montant précédent de la phase Phj, un cycle de comptage est perdu. De plus, un diviseur numérique 30 selon l'invention ne fonctionne que si Ii est supérieur ou égal à 3. En effet, dans le cas contraire, les signaux S50 et S51 de sorties des comparateurs 50 et 51 sont synchrones lorsque le compteur 52 compte jusqu'à Ii-2. Comme le montre la figure 6, le signal Phj/Ki présente un glissement de phase (jitter) correspondant à une période TH de la fréquence rapide FH. Ce glissement de phase se produit Ri fois toutes les Qi périodes du signal Phj/Ki. La figure 7 illustre un mode de réalisation d'un com- pensateur de glissement de phase selon l'invention dont le rôle est de réduire le glissement de phase à 1/n (ici 1/3) fois la période TH de la fréquence rapide FH. Pour ce faire, chaque compensateur 8, 9 ou 10 (figure 1) synchronise, individuellement, chaque cycle du signal Phj/Ki délivré par le diviseur fractionnel, respectivement 5, 6 ou 7, auquel il est associé sur une des phases Phj délivrées par l'os- cillateur 20 (figure 2). On assure ainsi que le glissement de phase (jitter) du signal d'horloge CLKi délivré par chaque com- pensateur 8, 9 ou 10 par rapport à la fréquence de référence Fref est limité, dans cet exemple, à un tiers de la période TH de la fréquence rapide FH de l'oscillateur 20. A la figure 7, on suppose que la division fraction- nelle est effectuée sur la base de la phase Ph1. Le compensateur 8 représenté à la figure 7 correspond donc, par exemple, à celui de l'étage 2 de la figure 1. Les trois phases Phl, Ph2, Ph3 servent à commander des bascules D de déphasage, respectivement 60, 61 et 62 que comporte chaque compensateur 8, 9 ou 10. Les bascules 60 et 61 commandées par les phases Ph1 et Ph2 reçoivent, en entrée D, le signal Ph,/Ki délivré par le diviseur fractionnel 5. La bascule 62 commandée par la phase Ph3 reçoit, en entrée, la sortie non- *inverseuse Q de la bascule 61. Les sorties non-inverseuses Q des bascules 60, 61 et 62 sont envoyées sur des registres tampon à trois états (TSB), respectivement 63, 64 et 65. Les sorties des registres 63, 64 et sont reliées et constituent la sortie du compensateur qui délivre le signal d'horloge CLKi. Chaque registre tampon 63, 64 ou 65 est commandé par la sortie non-inverseuse Q d'une bascule D de commande, respec- tivement 66, 67 ou 68, échantillonnée (commandée) par le signal Ph,/Ki et qui reçoit, en entrée D, une sortie d'un décodeur logique DEC 69. Le rôle du décodeur 69 est de sélectionner, en fonction de l'état des signaux SUP(Qi/3) et SUP(2Qi/3), sur quelle phase Phj de la fréquence rapide FH doit être synchronisé le front montant suivant du signal d'horloge CLKi. En d'autres termes, les registres tampon 63, 64 et 65 constituent un commutateur, à trois entrées S60, S61 et S62 et une sortie CLKi, commandé par les signaux de sorties S66, S67 et S68 des bascules D, respectivement 66, 67 et 68. La sortie S66 est à l'état "1" quand le résultat S43 (figure 4) de l'accumulateur modulo Qi 31 est supérieur ou égal à Qi/3 et inférieur à 2Qi/3. La sortie S66 est, par exemple, obtenue par une combinaison logique de type "OU Exclusif" des signaux SUP(Qi/3) et SUP(2Qi/3). La sortie S67 est à l'état "1" quand le résultat S43 est supérieur ou égal à 0 et inférieur à Qi/3. La sortie S67 est, par exemple, obtenue par l'inverse du signal SUP(Qi/3). La sortie S68 est à l'état "1" quand le résultat S43 est supérieur ou égal à 2Qi/3 et inférieur à Qi. La sortie S68 correspond, par exemple, au signal SUP(2Qi/3). La réalisation pratique du décodeur 69 est à la portée de l'homme du métier en fonction des indications fonctionnelles données ci-dessus. Si le compensateur, par exemple 9 (figure 1), est associé à un diviseur fractionnel (par exemple 6) utilisant la phase Ph2, les bascules 60, 61 et 62 sont respectivement commandées par les phases Ph2, Ph3 et Ph1. Si le compensateur, par exemple 10 (figure 1), est associé à un diviseur fractionnel (par exemple 7) utilisant la phase Ph3, les bascules 60, 61 et 62 sont respectivement comman- dées par les phases Ph3, Ph1 et Ph2. Les bascules 60 et 61 reçoivent toujours, en entrée D, le signal Phj/Ki du diviseur fractionnel auquel le compensateur est associé. La bascule 62 reçoit toujours, en entrée D, la sor- tie de la bascule 61. En généralisant l'exposé de la figure 7, le nombre de bascules de déphasage, de registres tampon et de bascules de commande correspond au nombre n de phases Phj délivrées par l'oscillateur 20 (figure 1) de la PLL 1. De même, le nombre de signaux SUP(Qi/n), SUP(2Qi/n), SUP((n-l)Qi/n), délivrés par chaque accumulateur 31 et indicateurs de la position de chaque front montant du signal Phj/Ki de chaque diviseur numérique 30 par rapport au quotient par n du dénominateur Qi du taux fractionnel Ki, correspond à n- 1. Du point de vue des bascules de déphasage qui reçoivent les phases d'horloge Phj, chaque bascule échantillonne le signal à la fréquence Phj/Ki qu'elle reçoit sur son entrée D par la phase Phj qu'elle reçoit sur son entrée d'horloge pour obtenir, en sortie des bascules de déphasage, des signaux à la fréquence Phj/Ki retardés de xTH/n, _ prenant les valeurs 0, 1,..., n-1. Un avantage du synthétiseur selon la présente inven- tion est qu'il permet de générer plusieurs horloges CLKi qui sont toutes synchrones avec la fréquence de référence Fref et dont le glissement de phase est limité, dans l'exemple décrit, à un tiers de la période TH la fréquence rapide FH de l'oscil- lateur 20 de la boucle à verrouillage de phase 1. Un autre avantage de la présente invention est que tous les constituants des différents étages du synthétiseur sont identiques pour une même PLL 1. En effet, tous les accumulateurs 31, diviseurs numériques 30 et compensateurs de glissement de phase du synthétiseur selon l'invention peuvent être réalisés exactement de la même manière pour tous les étages. Le fonction- nement des diviseurs fractionnels est programmable par les valeurs Ii-1, Qi et Ri qui y sont introduites. De plus, seules les connexions des entrées D des bascules de déphasage des compensateurs dépendent des phases Phj utilisées par les divi- seurs fractionnels auxquels les compensateurs sont respecti- vement associés. Cela rend le synthétiseur selon l'invention aisément intégrable. La figure 8 illustre le fonctionnement d'un synthéti- seur de fréquences selon l'invention. Pour des raisons de clarté, seuls les signaux utiles à la génération du signal CLK1 généré par le premier étage 2 ont été représentés. La figure 8 représente, sous forme de chronogrammes, la forme des signaux Ph1, Ph2, Ph3, Ph1/K1, SUP(Q1/3), SUP(2Q1/3), S60, S61, S62, S66, S67, S68 et CLK1. Dans l'exemple représenté, on suppose que le taux de division K1 est égal à 15/4. En d'autres termes, on suppose que I1 est égal à 3, que Q1 est égal à 4 et que R1 est égal à 3. L'obtention des signaux Ph1/K1, SUP(Q1/3) et SUP(2Q1/3) se déduit de l'exposé du fonctionnement du diviseur fractionnel effectué en relation avec les figures 3 à 6. Bien qu'il n'ait pas été représenté, le signal SUP(Q1) est à l'état "1" trois (R1 = 3) cycles sur quatre (Q1 = 4) du signal Ph1/K1. Le signal S60 correspond au signal Ph1/K1 retardé d'une période TH de la fréquence rapide FH. Le signal S61 correspond au signal Ph1/K1 retardé de 2/3 d'une période TH de la fréquence rapide FH. Le signal S62 correspond au signal S61 retardé de 2/3 d'une période TH de la fréquence rapide FH, soit au signal Ph1/K1 retardé de 4/3 d'une période TH de la fréquence rapide FH. Le signal S66 est à l'état "1" lorsque le signal SUP(Q1/3) est à l'état "1" et que le signal SUP(2Q1/3) est à l'état "0", mais avec un retard d'un cycle du signal Ph1/K1. En effet, bien que le décodeur 69 positionne l'entrée D de la bas- cule 66 dès que les signaux SUP(Q1/3) et SUP(2Q1/3) sont, respectivement à l'état "1" et à l'état "0", la bascule 66 est commandée par le signal Ph1/K1. Le signal S67 est à l'état "1" lorsque les signaux SUP(Q1/3) et SUP(2Q1/3) sont à l'état "0", toujours en étant retardé d'un cycle du signal Ph1/K1. Le signal S68 est à l'état "1" lorsque les signaux SUP(Q1/3) et SUP(2Q1/3) sont à l'état "1", toujours en étant retardé d'un cycle du signal Ph1/K1. Les registres tampon 63, 64 et 65 sont commandés par les signaux, respectivement S66, S67 et S68. Le signal CLK1 est généré à partir des trois signaux S60, S61 et S62 qui sont sélectionnés en fonction des signaux S66, S67 et S68. Comme on peut le constater, le glissement de phase (jitter) du signal CLK1 correspond à un tiers d'une période TH de la fréquence rapide FH. Le fonctionnement illustré ci-dessus est le même pour les deux autres étages 3 et 4 en utilisant la phase Phj adaptée. On notera que les signaux de sorties des bascules de déphasage sont, en fait, tous retardés, par rapport au signal Phj/Ki, d'un temps To en plus du retard xTH/n. Ce retard fixe supplémentaire To est lié aux temps de prépositionnement et de maintien des bascules. En effet, pour une fréquence FH élevée, le signal Phj/Ki ne peut pas être retardé d'une valeur TH/n par le simple échantillonnage avec une phase d'horloge retardée de TH/n. Comme les retards générés sont forcément des multiples de TH/n, le retard fixe supplémentaire To est également un multiple de TH/n. Ainsi, les n signaux de sorties des différentes bascules de déphasage correspondent au signal Phj/Ki retardé de TO, T0+ TH/n,..., T0+xTH/n,.... T0+(n-l)TH/n, o To est un multiple entier q du retard minimum PTH/n que l'on peut obtenir au moyen des bascules en raison de leurs temps de préposition- nement et de maintien (TO = aOTH/n). En d'autres termes, le signal de sortie d'une bascule de rang x correspond au signal Phj/Ki retardé de T0+ xTH/n avec x prenant les valeurs 0, 1, 2, n-1. Le coefficient multiplicateur q doit satisfaire la condition % LI ([-1) / (n-f). Dans l'exemple représenté à la figure 8, on a n = 3, = 2. En effet, le signal S60 est obtenu en utilisant le front montant du signal Ph1. Parmi les signaux de sorties des bascules de déphasage, celui qui est le plus proche du signal TH/n est le signal S61 qui est retardé de 2TH/3 par rapport à Ph,/Ki. Le coefficient multiplicateur _ est égal à 1. La condition çl $ (p- 1)/(n-P) est bien respectée. Les signaux de sorties des bascules 60, 61 et 62 correspondent bien à Ph,/Ki retardé de TO, soit Ph,/Ki retardé de 2TH/3 (S61), Ph,/Ki retardé de TO + TH/3, soit Ph,/Ki retardé de TH (S60) et Ph,/Ki retardé de TO + 2TH/3, soit Ph,/Ki retardé de 4TH/3 (S62). Si, par exemple, l'oscillateur 20 délivre 9 phases d'horloge (n = 9) et que le retard minimum que l'on peut obtenir entre deux échantillonnages au moyen des bascules est de 7TH/9 (G = 7), le coefficient multiplicateur u sera de 3. En effet, 3 est le plus petit nombre entier qui est supérieur ou égal à (f- l)/(n-3). Les 9 signaux de sorties des bascules recevant les neuf phases Phj seront retardés de 21TH/9, 22TH/9, 23TH/9, 24TH/9, 25TH/9, 26TH/9, 27TH/9, 28TH/9, 29TH/9. On notera que si TO est supérieur ou égal à TH, les signaux de sorties des bascules de commande des registres tam- pons à trois états doivent être retardés de TO. La fréquence rapide FH de l'oscillateur est, par exem- ple, comprise entre environ 150 et 300 MHz et la fréquence de référence Fref est, par exemple, comprise entre environ 500 kHz et 40 MHz. Les diviseurs fractionnels sont, par exemple, réali- sés pour fonctionner dans une plage de valeur Ii allant de 3 à 16. Dans ce cas, les compteurs 52 des diviseurs numériques 30 sont des compteurs sur 4 bits dans la mesure o ils comptent jusqu'à Ii-1. A titre d'exemple particulier de réalisation, appliqué à la génération de signaux d'horloge pour un décodeur MPEG, la fréquence FH de l'oscillateur 20 est d'environ 250 MHz et la fréquence de référence Fref est de l'ordre de 10 MHz. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, chacun des composants décrits pourra être remplacé par un ou plusieurs éléments remplissant la même fonction. De plus, le nombre U de phases Phj délivrées par l'os- cillateur 20 peut être modifié en fonction du glissement maximal auquel on souhaite limiter le glissement de phase des signaux d'horloge CLKi délivrés. Les compensateurs de glissement de phase et les accumulateurs 31 des diviseurs fractionnels seront alors adaptés en conséquence. En outre, bien que l'on ait fait référence dans la description qui précède à un synthétiseur comportant un nombre d'étages identique au nombre n de phases Phj délivrées par l'os- cillateur 20, le nombre d'étages pourra être modifié pourvu qu'il reste un multiple du nombre n de phases Phj et qu'un même nombre m de diviseurs fractionnels utilise chaque phase Phj de la fréquence rapide FH. REVENDICATIONS 1. Synthétiseur de fréquences comprenant une boucle à verrouillage de phase (1) dont un oscillateur (20) fournit un nombre impair n de phases (Ph1,..., Phj,..., Phn) de retards croissants d'un signal d'horloge rapide (FH) synchronisé sur une fréquence de référence (Fref), caractérisé en ce que chacune desdites n phases (Phj) est envoyée sur un même nombre m de diviseurs fractionnels programmables (5, 6, 7) dont les sorties respectives (Phj/Ki, SUP(Qi/n), SUP(2Qi/n),..., SUP((n-l)Qi/n)) sont envoyées sur m compensateurs de glissement de phase (8, 9, 10) qui délivrent chacun, à partir desdites n phases (Ph1,..., Phj,..., Phn), un signal d'horloge (CLK1,..., CLKi,..., CLKm) synchronisé sur ladite fréquence de référence (Fref). 2. Synthétiseur de fréquences selon la revendication 1, caractérisé en ce que chaque diviseur fractionnel (5, 6, 7) comporte un diviseur numérique programmable (30) qui délivre un signal de sortie (Phj/Ki) à une fréquence correspondant, modulo le dénominateur (Qi) du taux (Ki) de division fractionnelle, à la fréquence rapide (FH) divisée par ledit taux fractionnel (Ki), et un accumulateur programmable (31) qui délivre n-1 signaux (SUP(Qi/n), SUP(2Qi/n),..., SUP((n-l)Qi/n)) indicateurs de la position de chaque front montant dudit signal de sortie (Phj/Ki) du diviseur numérique (30) par rapport au quotient, par le nombre n de phases (Phj), du dénominateur (Qi) dudit taux fractionnel (Ki). 3. Synthétiseur de fréquences selon la revendication 2, caractérisé en ce que ledit accumulateur (31) configure ledit diviseur numérique (30) entre un mode de fonctionnement o il divise ladite fréquence rapide (FH) par la partie entière (Ii) dudit taux (Ki) de division fractionnelle et un mode de fonc- tionnement o il divise ladite fréquence rapide (FH) par ladite partie entière (Ii) majorée de l'unité, ledit accumulateur (31) étant synchronisé par ledit signal (Phj/Ki) de sortie dudit diviseur numérique (30). 4. Synthétiseur de fréquences selon la revendication 3, caractérisé en ce que la partie entière (Ii) du taux (Ki) de division fractionnelle est au moins égale à 3. 5. Synthétiseur de fréquences selon la revendication 3 ou 4, caractérisé en ce que ledit diviseur numérique (30) est programmé par ladite partie entière (Ii), diminuée de l'unité, et reçoit ladite phase (Phj) utilisée par ledit diviseur frac- tionnel (5, 6, 7) auquel il est intégré, ledit accumulateur (31) étant programmé par le dénominateur (Qi) dudit taux (Ki) de division fractionnelle ainsi que par le reste (Ri) de la divi- sion du numérateur (Pi) dudit taux fractionnel (Ki) par ledit dénominateur (Qi). 6. Synthétiseur de fréquences selon l'une quelconque des revendications 2 à 5, caractérisé en ce que chaque compensa- teur de glissement de phase (8, 9, 10) comporte un commutateur, à n entrées (S60, S61, S62) et une sortie (CLKi), commandé par n signaux (S66, S67, S68) délivrés par n bascules D (66, 67, 68) échantillonnées par ledit signal de sortie (Phj/Ki) dudit divi- seur numérique (30) auquel le compensateur (8, 9, 10) est associé, chaque bascule de commande (66, 67, 68) recevant une sortie d'un décodeur logique (69) qui reçoit, en entrée, lesdits n-1 signaux (SUP(Qi/n), SUP(2Qi/n),..., SUP((n-1)Qi/n)) déli- vrés par ledit accumulateur (31). 7. Synthétiseur de fréquences selon la revendication 6, caractérisé en ce que chaque entrée dudit commutateur est relié à une sortie d'une bascule D de déphasage (60, 61, 62), une première bascule de déphasage (60) étant commandée par la phase (Phj) de la fréquence rapide (FH) qui est utilisée par le diviseur fractionnel (5, 6, 7) associé au compensateur (8, 9, 10) concerné, les autres bascules de déphasage (61, 62) étant commandées, chacune, par une autre desdites phases de la fré- quence rapide (FH). 8. Synthétiseur de fréquences selon la revendication 6 ou 7, caractérisé en ce que tous les compensateurs de glisse- ment de phase (8, 9, 10) et tous les diviseurs fractionnels (5, 6, 7) qu'il comporte sont de constitution identique, deux étages (2, 3, 4) du synthétiseur se distinguant par la phase (Phj) que reçoit la première bascule de déphasage (60) de leur compen- sateur de glissement de phase (8, 9, 10) et/ou par les valeurs (Qi, Ri, Ii-1) introduites pour programmer leur diviseur frac- tionnel (5, 6, 7). 9. Synthétiseur de fréquences selon l'une quelconque des revendications 1 à 8, caractérisé en ce que ledit oscil- lateur (20) de la boucle à verrouillage de phase (1) délivre trois phases (Ph1, Ph2, Ph3) de la fréquence rapide (FH).