Brevet FR2736209A1 — publié le 19970103

La présente invention concerne les circuits intégrés CMOS ainsi qu'un procédé de fabrication de dispositifs MOS, à la fois en technique CMOS pure et en technique BiCMOS, où des dispositifs MOS et bipolaires sont placés sur une même puce. De façon générale, sur un substrat ayant un type de conductivité particulier, les dispositifs NMOS ou PMOS présents sur la puce possèdent une région de corps ayant le même type de conductivité que le substrat dans lequel ils sont formés. La région de corps de ces dispositifs est généralement couplée au substrat de sorte que la région de corps et le substrat sont tous deux au même potentiel. S'il est nécessaire de polariser la région de corps à un potentiel différent de celui du substrat, il faut les isoler. Ceci a été fait par mise en place d'une couche d'oxyde au-dessous de la région de corps. Cette couche d'oxyde peut remplacer le substrat ou s'interposer entre la région de corps et le substrat. Toutefois, cela est coûteux. Cest donc un but de l'invention de produire des dispositifs MOS, en technique CMOS ou en technique BiCMOS, qui sont isolés à l'aide d'une structure qui surmonte ou au moins réduit les inconvénients des manières connues d'isoler ces dispositifs. Par conséquent, selon un premier aspect, I'invention propose un circuit intégré qui comporte un substrat sur lequel est formé au moins un dispositif MOS possédant une région de corps de même type de conductivité que le substrat, une couche enterrée faiblement dopée qui est du même type de conductivité que la région de corps et le substrat et est disposée entre la région de corps et le substrat, et une couche d'enrichissement fortement dopée qui est du même type de conductivité que la région de corps et est interposée entre la région de corps et la couche enterrée faiblement dopée, la couche d'enrichissement fortement dopée réduisant la résistance série de la région de corps et diminuant l'effet de corps (appelé aussi effet de substrat) du dispositif. Selon un deuxième aspect, I'invention propose un procédé de fabrication d'un circuit intégré possédant au moins un dispositif MOS, le procédé comprenant les opérations suivantes: produire un substrat d'un premier type de conductivité; produire une couche enterrée faiblement dopée ayant un deuxième type de conductivité, opposé au premier type de conductivité; produire une couche fortement dopée, ayant le premier type de conductivité, au-dessus de la couche enterrée faiblement dopée; produire une région de corps faiblement dopée, ayant le premier type de conductivité, au-dessus de la couche fortement dopée et en contiguïté avec celle-ci; produire deux régions fortement dopées, ayant le deuxième type de conductivité, sur la région de corps afin de produire la source et le drain du dispositif MOS. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages ; elle s'appuie sur les dessins annexés, parmi lesquels: les figures 1 à 23 montrent les opérations intervenant dans le processus de fabrication permettant la formation d'un dispositif PMOS, d'un dispositif NMOS et d'un dispositif NPN sur le même substrat; la figure 24 montre une variante possible pour la structure du dispositif NPN; et la figure 25 montre un dispositif NPN sur le même substrat qu'un dispositif PNP vertical. Ainsi, comme représenté sur la figure 1, une pastille semiconductrice initiale 1 est faite d'un substrat de silicium monocristallin de type P, d'orientation cristallographique , qui présente une résistivité en profondeur de 6 à 8,5 ohm.cm. On oxyde thermiquement le substrat 1 jusqu'à ce qu'une couche d'oxyde 20 d'une épaisseur approximative de 150 mn (1500 ) ait été produite sur celui-ci. On délimite ensuite les deux régions de couches enterrées de type N au moyen d'une première opération de masquage, ou formation de motif, à l'aide d'un agent photosensible de type réserve, ou photorésist, indiqué par la référence 21 sur la figure 2, que l'on fait suivre d'une gravure par voie humide de la couche d'oxyde exposée 20, jusqu'à ce que le substrat de silicium sous-jacent soit exposé, comme représenté. On effectue ensuite une implantation d'ions d'arsenic (As), comme représenté schématiquement sur la figure 2. La dose est d'environ 2,5 x 1013 atomes/cm2, et l'énergie est d'environ 50 keV.Après avoir complètement retiré le photorésist résiduel 21, on effectue un traitement de recuit, qui réoxyde légèrement la surface exposée du substrat de silicium 1 jusqu'à environ 20 nm (200 ) et entraîne les agents de dopage jusque dans le silicium. Le cycle de recuit est le suivant : tout d'abord, les pastilles sont entraînées pendant environ 90 s dans une atmosphère d'oxygène ( 2) ; ensuite, de l'acide chlorhydrique (HCl) est introduit jusqu'à environ 3 % de l'atmosphère totale et une oxydation à sec a lieu pendant environ 19 min ; enfin, les pastilles sont entraînées pendant environ 300min dans une atmosphère d'azote (N2).L'arsenic qui a précédemment été implanté diffuse dans le substrat 1 de manière à former des couches enterrées de type N-, indiquées par la référence 2 sur la figure 3, dans les zones délimitées de la surface du substrat 1. On effectue ensuite une deuxième opération de masquage, ou formation de motif, à l'aide d'un photorésist 22, comme représenté sur la figure 4, en masquant la zone précédemment dopée qui est associée au dispositif NMOS et en laissant les zones NPN et PMOS non masquées. On effectue ensuite une forte implantation d'arsenic, comme représenté schématiquement sur la figure 4. La dose est d'environ 5 x 1015 atomes/cm2, et l'énergie est d'environ 50 keV.Après enlèvement complet du photorésist résiduel 22, on réoxyde thermiquement les surfaces exposées : tout d'abord, une oxydation à sec est effectuée à l'aide de HCl à 3 % pendant environ 10 min à environ 890il; ensuite, on applique un cycle de vapeur pendant environ 39 min à environ 890in; enfin, les pastilles sont entraînées pendant environ 95 min dans N2 à environ 1 2000C de manière à former des régions de type N+ 3. De ce fait, sur les régions 2 de type N-, et sur les régions 3 de type N+, sont respectivement formées des couches d'oxyde d'environ 90 nm (900 ) et d'environ 400 nm (4 000 ) d'épaisseurs respectives. A ce moment du processus, les régions N- et N+ sont clairement définies. Les régions qui n'ont subi que la première opération d'implantation deviennent des couches 2 de type N- et les régions dans lesquelles les deux opérations d'implantation ont eu lieu deviennent des couches 3 de type N+. Les régions N- et N+ sont toutes deux auto-alignées, car leurs emplacements ont été définis à l'aide d'une unique opération de formation de motif, à savoir la première opération effectuée à l'aide de la couche de photorésist 21. Les couches enterrées 2 de type N- indiquent le futur emplacement du dispositif NMOS, et les couches enterrées 3 de type N+, qui forment le collecteur du dispositif NPN, indiquent le futur emplacement du dispositif NPN ainsi que l'emplacement du dispositif PMOS. Après enlèvement précis de l'oxyde de silicium, dans une solution 4:1 d'acide fluorhydrique (HF) pendant environ 5 min, on fait croître une couche d'oxyde thermique 23 d'environ 70 nm (700 ) d'épaisseur, destinée à être utilisée comme masque pour l'implantation suivante, comme représenté sur la figure 5. On effectue ensuite une troisième opération de masquage en recouvrant l'oxyde thermique 23 à l'aide d'une couche de photorésist 24. Des motifs appropriés sont ainsi ouverts dans la couche de photorésist 24, et on implante du bore (B) avec une énergie d'environ 40 keV et une dose d'environ 1,3 x 1014 atomes/cm2, comme représenté schématiquement sur la figure 5.On retire ensuite le photorésist 24 et on fait d'abord subir un recuit au bore implanté à une température d'environ 1080-C dans N2 pendant environ 35 min, puis on l'entraîne dans 2 pendant environ 10 min à environ 1080in, et enfin on l'entraîne dans une atmosphère (02/1 % HC1) à environ 1080in pendant environ 10 min, si bien qu'on crée des régions 4 de type P+. Après enlèvement précis de l'oxyde de silicium résultant, on fait croître une couche épitaxiale de silicium dopé à l'arsenic, de type N, d'une épaisseur approximative de 2Fm et d'une résistivité en profondeur d'environ 0,9 ohm.cm, comme représenté sur la figure 6. Sous l'effet de la croissance épitaxiale, qui s'effectue à une température relativement élevée, l'arsenic et le bore, qui étaient précédemment implantés et entraînés dans des zones définies, diffusent de nouveau pour former les couches enterrées N-, N+ et P+, qui sont respectivement indiquées par les numéros de référence 2, 3 et 4 sur la figure 5.La couche 2 de type Nrésultante est plus profonde que la couche 4 de type P+, de sorte que, dans les zones d'implantation N- et P+, comme le dispositif NMOS, la couche enterrée 4 de type P+ est isolée du substrat 1 par la couche enterrée 2 de type N-. Après qu'on a fait croître, par oxydation thermique, une couche d'oxyde 25 d'environ 70 nm (700 ) d'épaisseur, comme représenté sur la figure 7, on dépose une couche de nitrure de silicium 26, d'environ 125 nm (1250 ), par un procédé de dépôt chimique sous forme vapeur à basse pression (LPCVD). Au cours d'une quatrième opération de masquage, on définit des zones destinées à former une isolation profonde entre les couches enterrées. On prépare ensuite des fenêtres à travers la couche d'oxyde 25 et la couche de nitrure 26, en appliquant une gravure à sec s'étendant jusqu'au silicium épitaxial 5.On grave ensuite le silicium épitaxial 5 par voie humide afin de créer des creux d'environ 950 nm (9500 ) de profondeur, comme on peut le voir sur la figure 7. En appliquant un traitement thermique d'oxydation à la pastille, on forme une région profonde d'oxyde 6, d'environ 2150 nm (21500 ) d'épaisseur dans les creux précédemment définis, tandis que la couche de nitrure 26 fait fonction de masque vis-à-vis de l'oxydation pour le reste de la pastille. A ce stade du processus, la région profonde d'oxyde 6 s'étend entièrement à travers la couche épitaxiale 5, comme représenté sur la figure 8. Pour améliorer l'isolation entre deux couches enterrées de type N adjacentes 3, on peut utiliser la couche enterrée 4 de type P+ sous la région d'isolation d'oxyde profonde 6, comme représenté sur la figure 8. On arrache ensuite la couche de nitrure 26, en laissant la couche d'oxyde 25 restante au-dessous d'elle, d'une épaisseur d'environ 50 nm (500 ). On fait déposer par un processus LPCVD, une deuxième couche de nitrure 27, jusqu'à une épaisseur d'environ 125 nm (1250 ), comme représenté sur la figure 9. On définit, à l'aide d'une cinquième opération de masquage, des zones destinées à réaliser une isolation de surface des dispositifs MOS, de chaque côté de la région d'isolation d'oxyde profonde 6. On définit des fenêtres à travers la deuxième couche de nitrure 7 en appliquant une gravure à sec qui s'étend jusqu'aux régions d'oxyde profondes 6 situées au-dessous, comme représenté sur la figure 9. Ensuite, on applique un autre traitement thermique sous pression élevée et on fait croître une couche d'oxyde 7, d'environ 1000 nm (10 000 ) d'épaisseur, dans les fenêtres précédemment définies, la couche de nitrure restante 27 faisant fonction de masque pour le reste de la pastille, comme représenté sur la figure 10. On retire ensuite toute la structure tampon formée par la couche d'oxyde 25 et la couche de nitrure 27. Après avoir fait croître une couche d'oxyde thermique d'environ 20 nm (200 À) à la surface du silicium, que l'on utilisera comme couche d'oxyde d'écran vis-à-vis de l'implantation ultérieure, cette couche étant indiquée par le numéro de référence 28 sur la figure 11, on effectue une sixième opération de masquage en appliquant une couche de photorésist 29 dans laquelle on définit des fenêtres, qui délimitent des régions de puits P, c'est-à-dire en liaison avec le corps du transistor NMOS. On implante ensuite des ions de bore à travers les fenêtres, avec une dose d'environ 6 x 1012 atomes/cm2 et une énergie d'environ 170 keV, afin de former les régions 8 de puits P. On retire ensuite l'oxyde résultant et le photorésist 29. A ce stade, on forme la région de corps de type P du dispositif NMOS, la concentration en agents de dopage étant commandée par la région 8 de puits P et la faible résistance due à la couche enterrée P+ fortement dopée 4. Ce corps 8 de type P est parfaitement isolé du substrat 1 de type P par la couche enterrée 2 de type N-, comme représenté sur la figure 11. On effectue alors une oxydation thermique pour faire croître une couche d'oxyde d'environ 100 nm (1 000 ) et pour y déposer une couche de nitrure formée par LPCVD, ayant aussi une épaisseur approximative de 100 nm (1 000 ), comme représenté sur la figure 12, où l'empilement formé par la combinaison de l'oxyde et du nitrure est indiqué par le numéro de référence 9. A l'aide d'une septième opération de masquage et d'implantation, on implante une base de transistor NPN à travers les fenêtres définies dans une couche de photorésist 30, comme représenté sur la figure 13, et à travers l'empilement 9, afin de former une région 10 de base de type P. La dose d'implantation est d'environ 1,15 x 1014 atomes/cm2 et l'énergie d'implantation est d'environ 140 keV. On applique ensuite une opération de recuit à une température d'environ 900in, dans une atmosphère de N2.On retire ensuite, des zones des futurs dispositifs PMOS et NMOS, l'empilement d'oxyde et de nitrure 9, par gravure sèche/humide, au moyen d'une huitième opération de formation de motif, et on fait croître thermiquement, comme représenté sur la figure 14, une couche d'oxyde de grille 11 (d'une épaisseur approximative de 40 nm (400 )). On fait ensuite déposer une couche de silicium polycristallin 36, d'une épaisseur d'environ 350 nm (3500A), à l'aide d'un procédé LPCVD, comme représenté sur la figure 15, et on la dope à l'aide de phosphore. On forme les grilles 12 des dispositifs MOS à partir de la couche de silicium polycristallin 36, et on les définit au cours d'une neuvième opération de formation de motif, comme représenté sur la figure 16, en enlevant la partie en excès de la couche de silicium polycristallin 36. Au cours d'une dixième opération de formation de motif, on définit des fenêtres appropriées à travers un masque de photorésist associé à la gravure à sec de l'empilement d'oxyde et de nitrure 9, afin de former les différentes ouvertures associées aux contacts d'émetteur, de base et de collecteur du dispositif NPN, comme indiqué par le numéro de référence 34 de la figure 17. Au cours d'une onzième opération de masquage et d'implantation, on applique une couche de photorésist 31, comme représenté sur la figure 18, et on ouvre des fenêtres afin de définir des zones dans lesquelles de l'arsenic doit être implanté. Le but de cette implantation forte est de former les zones de contacts électriques, indiquées par le numéro de référence 13 sur la figure 18, qui sont destinées aux régions de collecteur et d'émetteur du transistor NPN et aux régions de source et de drain du transistor NMOS, lesquelles sont protégées et auto-alignées par le bord relatif des grilles 12 de silicium polycristallin et de la couche d'isolation d'oxyde de surface 11. La dose d'arsenic est d'environ 1,4 x 1015 atomes/cm2 et l'énergie est d'environ 30 keV. Après recuit de l'implantation d'arsenic, à environ 1 0200C dans une atmosphère de N2 pendant environ 17 min, on effectue une douzième opération de masquage en appliquant une couche de photorésist 32, représentée sur la figure 19, et en définissant des fenêtres dans la couche de photorésist 32, où une implantation de bore est effectuée. Le but de cette forte implantation de bore est de former des zones de contacts électriques, indiquées par le numéro de référence 14 sur la figure 19, qui sont associées à la région de base du transistor NPN et aux régions de source de drain du transistor PMOS, lesquelles sont protégées et auto-alignées par le bord relatif des grilles de silicium polycristallin 12 et de la région d'isolation d'oxyde de surface 11.On recuit ensuite cette implantation dans une atmosphère de N2 à environ 9000C pendant environ 30 min, et on retire la couche 32 de photorésist. On poursuit le processus en appliquant une opération de dépôt sous forme vapeur renforcée par plasma (PECVD) amenant le dépôt d'une première couche non dopée mince d'oxyde, dit orthosilicate de tétraéthyle (TEOS), que l'on fait suivre immédiatement du dépôt d'une seconde couche de TEOS dopé par du phosphore et du bore (BPTEOS). On effectue ensuite un traitement de reflux. L'empilement combiné de TEOS et BPTEOS est indiqué sur la figure 20 par le numéro de référence 15. Au cours d'une treizième opération de formation de motif, on forme des ouvertures de contact 35 dans l'empilement combiné de TEOS et BPTEOS par une opération d'enlèvement à sec appliquée à l'empilement combiné 15, comme représenté sur la figure 21. On forme ensuite, dans toutes les ouvertures de contact, un alliage de siliciure de platine (PtSi). On fait ensuite déposer une couche de titane/tungstène (TiW), après quoi on fait déposer un alliage cuivre/silicium/aluminium (AlCuSi). On applique à ces deux couches un tracé de motif au cours d'une quatorzième opération de masquage et on attaque les deux couches de manière à produire les interconnexions métalliques des différents contacts. La couche composite totale, formée de PtSigiW/AICuSi, est indiquée sur la figure 22 par le numéro de référence 16. On dépose une couche de passivation isolante faite de nitrure de silicium 17 par un procédé de dépôt sous forme vapeur renforcé par plasma (PECVD), comme représenté sur la figure 23, et on définit les zones de plots au moyen d'une quinzième opération de masquage. Une attaque de la couche de passivation 17 et un polissage de l'arrière de la pastille 1 mettent fin à la série des opérations de fabrication. On a donc ainsi fabriqué, selon l'invention, des dispositifs bipolaires et des dispositifs MOS sur un seul circuit intégré en utilisant le même processus de fabrication. On aura compris que la description précédente n'est qu'une illustration et ne vise pas à limiter l'invention. Par exemple, pendant la suite d'opérations du processus de fabrication, on peut facilement former des éléments de circuits passifs, comme des résistances, des condensateurs, des diodes, etc. qui sont nécessaires au circuit intégré particulier en train d'être réalisé. On peut aussi modifier le processus de fabrication en ajoutant d'autres opérations de masquage permettant d'améliorer les dispositifs existants. Par exemple, pour diminuer l'accès au collecteur du transistor NPN, on peut former un contact électrique de type N+ profond 18, comme représenté sur la figure 24, permettant d'atteindre l'intérieur de la couche enterrée N+, c'est-à-dire le collecteur du transistor NPN.Une autre possibilité est constituée par une opération facultative de masquage et d'implantation visant à ajuster les tensions de seuil des dispositifs MOS à une valeur voulue particulière. Dans certaines applications spécifiques, d'autres dispositifs actifs, par exemple des transistors PNP verticaux à collecteur isolé, peuvent être facilement formés. Une opération de masquage supplémentaire, ainsi qu'une opération d'implantation de type N, juste avant la forte implantation d'arsenic, est nécessaire pour former la région de base du type N. On peut facilement former l'émetteur de type P+ en utilisant l'implantation des régions source/drain des transistors PMOS. Enfin, la couche enterrée P+ fait fonction de collecteur, isolé du substrat par la toute première couche enterrée de type N. On peut même utiliser une implantation de puits P pour former une région de contact de type P électrique profonde atteignant l'intérieur de la couche enterrée P+, ce qui diminue l'accès au collecteur du transistor PNP verticalement isolé. Un exemple d'un tel transistor PNP vertical est présenté sur la figure 25, où la base de type N est indiquée par le numéro de référence 19, le reste de la structure portant les mêmes numéros de référence que ceux indiqués en liaison avec les opérations d'implantation correspondantes du processus ci-dessus décrit. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du procédé dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Circuit intégré, caractérisé en ce qu'il comporte un substrat (1) sur lequel est formé au moins un dispositif MOS possédant une région de corps (8) du même type de conductivité (premier type) que le substrat, une couche enterrée faiblement dopée (2) qui possède un type de conductivité (deuxième type) opposé à celui de la région de corps et du substrat et est disposée entre la région de corps et le substrat, et une couche d'enrichissement fortement dopée (4) qui possède le même type de conductivité que la région de corps et est interposée entre la région de corps et la couche enterrée faiblement dopée, la couche d'enrichissement fortement dopée réduisant la résistance série de la région de corps et diminuant l'effet de corps du dispositif. 2. Circuit intégré selon la revendication 1, caractérisé en ce que le premier type de conductivité est le type P et le deuxième type de conductivité est le type N, de sorte que le dispositif MOS est un dispositif NMOS. 3. Procédé de fabrication d'un circuit intégré ayant au moins un dispositif MOS, le procédé étant caractérisé en ce qu'il comprend les opérations suivantes: produire un substrat d'un premier type de conductivité; produire une couche enterrée faiblement dopée ayant un deuxième type de conductivité, opposé au premier type de conductivité; produire une couche fortement dopée, ayant le premier type de conductivité, au-dessus de la couche enterrée faiblement dopée; produire une région de corps faiblement dopée, ayant le premier type de conductivité, au-dessus de la couche fortement dopée et en contiguïté avec celle-ci ; et produire deux régions fortement dopées, ayant le deuxième type de conductivité, sur la région de corps afin de produire la source et le drain du dispositif MOS. 4. Procédé de fabrication d'un circuit intégré selon la revendication 3, caractérisé en ce que le premier type de conductivité est le type P et le deuxième type de conductivité est le type N, de sorte que le dispositif MOS est un dispositif NMOS. 5. Procédé de fabrication d'un circuit intégré selon la revendication 3 ou 4, caractérisé en ce que le processus est un pur processus de fabrication CMOS. 6. Procédé de fabrication d'un circuit intégré selon la revendication 3 ou 4, caractérisé en ce que le processus est un processus de fabrication BiCMOS, où des dispositifs bipolaires et CMOS sont fabriqués sur une même puce. 7. Procédé de fabrication d'un circuit intégré ayant à la fois des dispositifs bipolaires et des dispositifs CMOS sur une même puce, selon la revendication 5, caractérisé en ce que le substrat est un substrat de silicium de type P-, la couche enterrée faiblement dopée est une région de couche enterrée de type N-, la couche enterrée fortement dopée est une région de couche enterrée de type P+, la région de corps faiblement dopée est du type de conductivité P-, et les deux régions fortement dopées sont du type de conductivité N+, de sorte que le dispositif MOS est un dispositif NMOS; le procédé étant en outre caractérisé par les opérations suivantes:: produire des régions de couches enterrées de type N+ dans le substrat pour au moins un dispositif PMOS et au moins un dispositif NPN vertical; produire une couche épitaxiale de type N- sur les régions de couches enterrées de type P+, N+ et N-, produire une région de base de type P dans une première partie de la couche épitaxiale de type N- du dispositif NPN vertical; produire simultanément: une région N+ sur une partie de la région de base de type P du dispositif NPN vertical afin de former son émetteur, et une région de type N+ sur une deuxième partie de la couche épitaxiale de type N- du dispositif NPN vertical afin de former son contact de collecteur; et produire simultanément: des régions de type P+ sur des première et deuxième parties de la couche épitaxiale de type N- du dispositif PMOS afin de former sa source et son drain, et une région de type P+ sur une partie de la région de base de type P du dispositif NPN vertical afin de former son contact de base. 8. Procédé de fabrication d'un circuit intégré selon la revendication 7, caractérisé en ce qu'il comprend en outre l'opération consistant à produire une région de type N+ profonde dans la deuxième partie de la couche épitaxiale de type N- du dispositif NPN vertical avant que la région N+ formant son contact de collecteur ne soit formée. 9. Procédé de fabrication d'un circuit intégré selon la revendication 7 ou 8, caractérisé en ce que la région de base de type N du dispositif NPN vertical est produite sur une région de type P++ produite dans la deuxième partie de la couche épitaxiale de type N- du dispositif NPN vertical. 10. Procédé de fabrication d'un circuit intégré selon l'une quelconque des revendications 7, 8 et 9, caractérisé en ce qu'il comprend les opérations suivantes: produire une région de couche enterrée de type N- pour au moins un dispositif PNP vertical dans le substrat de silicium de type P-; produire une couche épitaxiale de type N sur la région de couche enterrée de type N-; produire une région de puits de type P dans une première partie de la couche épitaxiale de type N- du dispositif PNP vertical; produire une région de base de type N dans une deuxième partie de la couche épitaxiale de type N- du dispositif PNP vertical; produire une région de type N+ sur la région de base de type N du dispositif PNP vertical afin de former son contact de base ; et produire des régions de type P+ sur les régions de puits de type P et de base de type N du dispositif PNP vertical afin de former ses contacts de collecteur et d'émetteur.