Brevet FR2742583A1 — publié le 19970620

TRANSISTOR À mrE DE CHAMP À Ri.LLE ISOLÉE ET À CNAL DIFFUS La présente invention concerne la fabrication de circuits intégrés à semiconducteur et en particulier de circuits intégrés incorporant des transistors à effet de champ à grille isolée à canal diffusé (DMOS). Cormnroe cela est bien connu dans la technique, les termes DMOS et CMOS sont utilisés pour désigner tout type de transistor à effet de champ à grille isolée de type planar, non nécessairement basé sur une structure métal-oxyde- semiconducteur. Les figures 1A à 1D représentent des étapes classiques de fabrication d'une cellule d'un transistor DMOS vertical selon l'art antérieur. Cornioe cela est représenté en figure lA, on part d'une couche semiconductrice de type N fortement dopée 10 revêtue d'une couche semiconductrice de type N faiblement dopée 12. La couche 12 est généralement une couche épitaxiée. La couche 10 peut être un substrat ou une couche enterrée formée sur un substrat de type P. Comme cela est représenté en figure lB, une région d'isolement de grille 14 et une électrode de grille 16 sont formées sur la surface supérieure de la couche épitaxiée. Comme cela est représenté en figure lC, des régions 18 de caisson de type P sont formées des deux côtés de l'électrode de grille. Ceci est réalisé par masquage photolithographique et implantation de dopants de type P suivie d'une première étape de recuit thermique, qui est une étape à très haute température sur une longue durée. Par suite du recuit, chaque caisson 18 s'étend sous l'électrode de grille d'une distance d. Carne cela est représenté en figure 1D, des régions de source 20 fortement dopées de type N et des régions de contact de caisson 22 fortement dopées de type P sont introduites dans les caissons, au voisinage de chaque extrémité de l'électrode de grille 16. Ces régions sont introduites par masquage photolitho- graphique et implantation ionique suivie d'un deuxième recuit, qui est plus court et réalisé à plus faible température que le premier recuit. La longueur L de la région de caisson restant à la surface supérieure de la couche épitaxiée 12 est la longueur de canal du transistor DMOS. Le substrat 12 correspond à la région de drain du transistor DMOS. Le processus se poursuit de façon classique par la réalisation de métallisations et de connexions de grille, de source, de contact de caisson et de drain. Le contact électrique sur la région de drain 10 est réalisé par une métallisation formée sur la surface inférieure de la région 10 quand il s'agit d'un substrat, ou bien à la surface supérieure d'un puits de type N contactant la région 10 quand il s ' agit d'une couche enterrée. La formation de la région de caisson P est typiquement réalisée par implantation d'ions de bore à une énergie de 25 à 35 13 2 keV et selon une dose de 2.1013 à 4.1013 atomes/cm2. Une étape de recuit thermique contraignante est alors réalisée pour atteindre une distance d suffisante pour la diffusion de cette implantation de caisson P sous l' électrode de grille. Une telle étape de recuit thermique peut typiquement impliquer un chauffage du circuit à 1160 C pendant une durée de 1 à 2 heures. Ces tempéra- tures et ces durées concernent le cas de bore dans du silicium, celui-ci ayant un coefficient de diffusion élevé. L'utilisation d'un dopant de plus faible coefficient de diffusion nécessiterait des conditions de diffusion encore plus sévères et pourrait même ne pas être possible. Bien que l'on ait représenté une structure de transis- tor DMOS vertical, on pourrait réaliser une structure de transis- tor DMOS horizontal en ne formant le caisson P que d'un côté de l'électrode de grille. Une région de contact de drain fortement dopée de type N est alors introduite de l'autre côté de l'élec- trode de grille. On souhaite souvent rassembler des transistors DMOS, CMOS et bipolaires dans un même circuit intégré. C'est le cas des technologies dites "BCD" (bipclaire-CMOS-DMOS) qui comprennent couramment des transistors CMOS et DMOS ayant des électrodes de grille d'une longueur supérieure à 2 um. De cette façon, un même circuit intégré peut être utilisé pour commander des dispositifs inductifs tels que des moteurs électriques ou dans tous les cas o des tenues en tension élevées sont nécessaires. Une appli- cation typique est celle d'un circuit de commande de disque d'ordinateur dans lequel des circuits bipolaires sont requis pour traiter des signaux analogiques, des circuits CMOS pour la commande logique et des transistors DMOS pour servir d'interface haute tension pour commander les moteurs d'entraînement des disques. La technique de fabrication de transistor DMOS décrite ci-dessus est incompatible avec les procédés connus de fabrica- tion de circuits intégrés CMOS ayant des longueurs de grille de transistors inférieures à environ 1,5 gm. En ce cas, une région d'ajustement de tension de seuil est incluse sous la grille des transistors C4MOS pour atteindre une tension de seuil désirée. Soumettre un tel transistor à un recuit sévère tel que décrit ci- dessus supprimerait la région d'ajustement de seuil par effet de diffusion et les tensions de seuil ne seraient plus contrôlées. En outre, le recuit sévère décrit dégraderait la couche d'isolement de grille et réduirait sa tension de claquage à un niveau inacceptable. Ce recuit sévère ne peut être tout simplement éliminé car, en raison du fort niveau de dopage de l'implantation de source 20 par rapport au niveau de dopage de l'implantation de caisson 18, on ne pourrait plus choisir de couple de dopants permettant d'obtenir une région de canal optimisée. Un objet de la présente invention est de prévoir un procédé de fabrication de transistors DMOS propre à être inclus dans des procédés de fabrication de circuits intégrés CMOS de longueur de grille inférieure à 1,5 im et moins. Un deuxième objet de la présente invention est de pré- voir un tel procédé qui ne nécessite pas d'étape de recuit à haute température et de longue durée. Un troisième objet de la présente invention est de pré- voir un tel procédé qui introduit aussi peu d'étapes supplémen- taires que possibles dans un procédé de fabrication de circuits intégrés C4MOS. Pour atteindre ces objets, la présente invention pré- voit un procédé de fabrication d'un transistor à effet de champ à grille isolée à canal diffusé comprenant les étapes consistant à prévoir un substrat semiconducteur d'un premier type de conduc- tivité ayant une surface supérieure; définir une couche d'isole- ment de grille et une électrode de grille sur la surface supé- rieure du substrat; implanter un premier dopant du second type de conductivité dans le substrat de part et d'autre de la grille, et ne pas suivre cette implantation d'un recuit; implanter un deuxième dopant du premier type de conductivité à faible dose dans la même région que le premier dopant; former un espaceur autour de la grille; implanter une troisième dopant, de source, du premier type de conductivité à haut niveau de dopage; et procéder à un recuit thermique; dans lequel le premier dopant est choisi pour diffuser plus vite lors de l'étape de recuit que les deuxième et troisième dopants. Selon un mode de réalisation de la présente invention, le recuit est réalisé à une température inférieure à 1000 C. Selon un mode de réalisation de la présente invention, le recuit est effectué pendant une durée de l'ordre de 30 minutes. Selon un mode de réalisation de la présente invention, le procédé comprend en outre l'étape consistant à implanter un quatrième dopant du deuxième type de conductivité aux endroits o l'on souhaite réaliser des contacts de caisson, et cette implan- tation est réalisée de sorte que, après recuit, la profondeur de diffusion du quatrième dopant soit inférieure à celle du premier dopant. Selon un mode de réalisation de la présente invention, le premier dopant est du bore, les deuxième et troisième dopants sont de l'arsenic, et le quatrième dopant est du bore implanté sous forme de fluorure de bore. Ainsi, la présente invention prévoit un transistor à effet de champ à grille isolée à canal diffusé, comprenant une couche d'isolement de grille et une électrode de grille disposées sur une surface supérieure du substrat semiconducteur du premier type de conductivité; un caisson du second type de conductivité formé dans le substrat semiconducteur et s'étendant sous une partie de l'électrode de grille, au moins d'un côté de celle-ci et s'étendant vers le bas selon une première profondeur; une région de source du premier type de conductivité dans la région de caisson et espacée de l'électrode de grille s'étendant vers le bas selon une seconde profondeur inférieure à la première; et une région du premier type de conductivité faiblement dopée dans la région de caisson entre la région de source et l'électrode de grille, et s'étendant vers le bas sur une profondeur notablement plus faible que la seconde profondeur. Selon un mode de réalisation de la présente invention, la région du premier type de conductivité faiblement dopée est disposée sensiblement sous des espaceurs adjacents à l'électrode de grille. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures LA à 1D représentent des vues en coupe schématiques d'un transistor DMOS vertical à diverses étapes de fabrication selon l'art antérieur; et les figures 2A à 2D représentent des vues en coupe schématiques d'un transistor DMOS vertical à diverses étapes de fabrication selon la présente invention. Comme cela est classique dans le domaine de la repré- sentation des dispositifs semiconducteurs, ces figures ne sont pas à l'échelle. En particulier, les diomensions verticales de certaines caractéristiques ont été exagérées par souci de clarté. Les figures 2A à 2D illustrent un procédé de fabrica- tion de transistors DMOS dans des circuits intégrés contenant des transistors DMOS et CMOS, selon la présente invention. Les carac- téristiques commiunes à celles des figures lA à 1D portent de mêmes références. La figure 2A représente une région semiconductrice 10 fortement dopée de type N revêtue d'une couche épitaxiale 12 faiblement dopée de type N, une couche d'isolement de grille 14 et une électrode de grille 16, commne cela a été décrit en rela- tion avec les figures lA et lB. Les implantations de caisson 24 de type P sont réalisées au voisinage des deux extrémités de l'électrode de grille. Aucune étape de recuit thermique n'est effectuée. En conséquence, le dopant de type P ne peut pas diffuser dans le semiconducteur ni verticalement, ni sous l'électrode de grille. La figure 2B représente la structure à une étape ulté- rieure du procédé. Une légère implantation de type N 26 est réalisée dans les mêmes régions que les irmplantations de type P susmentionnées. Aucun recuit n'est réalisé après cette étape. Ainsi, cette implantation ne diffuse pas dans le semiconducteur. Lors de l'étape illustrée en figure 2C, des espaceurs 28 sont formés contre les flancs de l'électrode de grille. De tels espaceurs correspondent à ceux couramment formés dans les technologies classiques de fabrication de transistors CMOS. On rappellera que, dans le cas des transistors CMOS, ces espaceurs permettent la formation de régions faiblement dopées (LDD) entre les régions fortement dopées de source et de drain et la région de canal. Sans ces régions LDD, le maximum du champ électrique se trouverait au bord de la région de drain, juste sous l'électrode de grille. De tels champs électriques élevés peuvent provoquer l'injection de porteurs chauds dans la couche d'isolement et l'électrode de grille. Les régions LDD déplacent le point d'intensité maximum du champ d'o il résulte qu'aucun endomnagement de la couche d'isolenment de grille ne peut prendre place. Le problème de l'injection de porteurs chauds ne se pose pas de la même façon dans le cas de transistors DMOS verticaux et la présence d'espaceurs n'apporte a priori pas d'avantages dans ces structures. Après réalisation des espaceurs on procède aux implan- tations destinées à la formation des régions de source 30 fortement dopées de type N et de prise de contact de caisson 32 fortement dopées de type P. Alors seulement, comme cela est représenté en figure 2D, une étape de recuit thermique unique est appliquée à la structure. On comprendra que, tandis qu'on a réalisé les implan- tations décrites précédemment, on aura simultanément réalisé les implantations nécessaires à la réalisation des autres composants du circuit intégré et notamment des transistors CMOS et éven- tuellement bipolaires. Cette étape de recuit devra donc être compatible avec les autres structures du circuit intégré. En observant la figure 2D, on notera que, selon l'invention, la région de canal du transistor DMOS est définie, non plus par la différence entre une diffusion 18 de type P et une diffusion 20 de type N à niveau de dopage élevé, mais par la différence entre une diffusion 24 de type P et une diffusion 26 de type N à niveau de dopage intermédiaire. C'est ce qui rend possible de réaliser le canal du transistor DMOS en une seule étape de recuit. Il sera toutefois clair pour l'homme de l'art que la mise en oeuvre de l'invention implique un choix convenable des divers types de dopants, de leur mode d'implantation et des conditions du recuit unique. On va donc indiquer ci-après, uniquement à titre d'exemple, une combinaison d'étapes détaillées fournissant le résultat recherché. EXEMPLE Le dopant destiné à former le caisson 24 de type P est du bore implanté à une énergie de 40 keV selon une dose de 4.1013 atm s/cm2. Le dopant destiné à former les régions 26 de type N faiblement dopées est de préférence de l'arsenic implanté à une énergie de 40 keV et selon une dose de 3.1013 atomes/cm2. Cette légère implantation de type N est de préférence la mnme que celle utilisée pour produire des régions de drain faiblement dopées (LDD) des transistors MOS à canal N du circuit intégré. Le dopant destiné à former les régions de source 30 de type N fortement dopées est de l'arsenic implanté à une énergie de 40 keV et selon une dose de 4.1015 atomes/cm2. Cette implanta- tion de type N est de préférence la même que celle utilisée pour produire les régions de sources et de drains des transistors MOS à canal N du circuit intégré. Les régions de contact de caisson 32 sont également dopées au bore. Toutefois, pour qu'elles aient après diffusion une profondeur plus faible que celle du caisson 24, on utilisera de préférence comme matériau implanté du BF2 qui pénètre moins profondément que du bore dans le semiconducteur et qui aura donc après recuit une profondeur de diffusion plus faible. Ce même dopant peut être utilisé pour former les drains et sources des transistors MOS à canal P. Pour le recuit, on pourra utiliser un chauffage à 980 C pendant 30 minutes, ce qui correspond à des conditions usuelles de recuit utilisées dans des technologies CMOS. On a alors obtenu une longueur de canal de 0,25 gm et les profils de diffusion suivants Cs (at./cm3) xj (am) région P 24 2.1018 0,50 région N 26 4.1018 0,15 région N 30 3.1020 0,25 région P 32 1.1020 0,50 o Cs désigne une concentration en surface et xj une profondeur de jonction. Dans un exemple d'application à la commande d'un moteur de 12 V, les dimensions du transistor DMOS doivent être fixées pour supporter une tension de 20 V, pour pouvoir ainsi supporter les pics de tension provoqués par l'inductance du moteur et pour permettre une variation de la tension de claquage avec la tempé- rature. Ceci peut être réalisé avec la structure DMOS verticale de la figure 2D ayant une électrode de grille d'une longueur de 2,5 gm, avec une couche épitaxiale 12 d'une épaisseur de 3 mn et d'une résistivité de 1 ohm/cm. Une telle structure pourrait avoir une tension de claquage de l'ordre de 35 V. Une résistivité plus faible et une épaisseur plus grande de la couche épitaxiale conduiraient à une tension de claquage plus élevée. L'invention fournit donc un transistor DMOS qui peut être incorporé dans un procédé classique de fabrication de circuits CMOS et éventuellement bipolaires avec seulement l'addi- tion d'une étape d'implantation d'une région de caisson P. Bien que la description ait été faite en relation avec des modes de réalisation particuliers, de nombreuses variantes apparaîtront à l'homme de l'art. En plus du dispositif DMOS vertical formé selon l'invention, avec des régions de caissons et de sources des deux côtés de l'électrode de grille, une structure DMOS horizontale peut être produite commrne cela a été indiqué dans le cas de l'art antérieur. REVENDICATICOS 1. Transistor à effet de champ à grille isolée à canal diffusé, comprenant: une couche d'isolement de grille (14) et une électrode de grille (16) disposées sur une surface supérieure du substrat semiconducteur du premier type de conductivité; un caisson (24) du second type de conductivité formé dans le substrat semiconducteur et s'étendant sous une partie de l'électrode de grille, au moins d'un côté de celle-ci et s'éten- dant vers le bas selon une première profondeur; caractérisé en ce qu'il comprend en outre: une région de source (30) du premier type de conduc- tivité dans la région de caisson et espacée de l'électrode de grille s'étendant vers le bas selon une seconde profondeur inférieure à la première; et une région du premier type de conductivité (26) faible- ment dopée dans la région de caisson entre la région de source et l'électrode de grille, et s'étendant vers le bas sur une profondeur notablement plus faible que la seconde profondeur. 2. Transistor à effet de champ selon la revendication 1, caractérisé en ce que ladite région (26) du premier type de conductivité faiblement dopée est disposée sensiblement sous des espaceurs (28) adjacents à l'électrode de grille. 3. Procédé de fabrication d'un transistor à effet de champ à grille isolée à canal diffusé comprenant les étapes suivantes: prévoir un substrat semiconducteur (10, 12) d'un premier type de conductivité ayant une surface supérieure, définir une couche d'isolement de grille (14) et une électrode de grille (16) sur la surface supérieure du substrat, implanter un premier dopant (24) du second type de conductivité dans le substrat de part et d'autre de la grille, et ne pas suivre cette implantation d'un recuit, implanter un deuxième dopant (26) du premier type de conductivité à faible dose dans la même région que le premier dopant, former un espaceur (28) autour de la grille, implanter une troisième dopant (30), de source, du premier type de conductivité à haut niveau de dopage, procéder à un recuit thermique, dans lequel le premier dopant est choisi pour diffuser plus vite lors de l'étape de recuit que les deuxième et troisième dopants. 4. Procédé selon la revendication 3, caractérisé en ce que le recuit thermique est réalisé à une température inférieure à 1000 C. 5. Procédé selon la revendication 4, caractérisé en ce que le recuit est effectué pendant une durée de l'ordre de 30 minutes. 6. Procédé selon la revendication 5, caractérisé en ce qu'il comprend en outre l'étape consistant à implanter un quatrième dopant (32) du deuxième type de conductivité aux endroits o l'on souhaite réaliser des contacts de caisson et en ce que cette implantation est réalisée de sorte que, apres recuit, la profondeur de diffusion du quatrième dopant soit infé- rieure à celle du premier dopant. 7. Procédé selon la revendication 6, caractérisé en ce que le premier dopant est du bore, les deuxième et troisième dopants sont de l'arsenic, et le quatrième dopant est du bore implanté sous forme de fluorure de bore.