Brevet FR2738682A1 — publié le 19970314

DISPOSITIF DE PROTECTION CONTRE DES SURTENSIONS La présente invention concerne un circuit de protection contre des surtensions utilisé pour protéger des circuits intégrés MOS de hautes tensions appliquées sur des plots externes. Dans la présente description, on se référera à des transistors MOS car il s'agit du terme couramment utilisé pour désigner tout transistor à effet de champ à grille isolée, non seulement ceux ayant au sens propre une structure du type métaloxyde-semiconducteur. On notera que la présente invention et la présente description concernent de façon générale tout type de transistor à effet de champ à grille isolée et pas seulement ceux ayant une structure de type métal-oxyde-semiconducteur. Les très petites dimensions des dispositifs MOS courants, telles que l'épaisseur de l'isolant de grille et la profondeur de jonction, entraînent que ces dispositifs sont très sensibles aux hautes tensions. Des circuits de protection contre les surtensions, également appelés écrêteurs de tension, utilisés pour protéger des dispositifs MOS doivent pouvoir réagir à des décharges électrostatiques de quelques kilovolts appliquées sur un circuit intégré et décharger la haute tension appliquée vers la masse, en limitant la tension sur le circuit intégré MOS à un niveau sûr. Il est connu dans de tels circuits d'utiliser un transistor à effet de champ dont le drain est connecté à un plot externe et la source à la tension de masse. Les circuits de protection sont intégrés dans le même circuit intégré que le circuit MOS à protéger.On peut utiliser des transistors à effet de champ classiques, mais on préfère utiliser des transistors actifs, c' est-à-dire des transistors ayant des couches d'isolement de grille relativement minces, car ils réagissent plus rapidement. La figure 1 représente un transistor à effet de champ à canal N 10 utilisé comme dispositif de protection contre les surtensions. Sa région de drain D est connectée à un plot externe 12, maintenu à une tension positive +Vp. Sa connexion de substrat ou de caisson B, sa région de source S et son électrode de grille G sont connectées les unes aux autres et à la tension de masse GND. Des régions faiblement dopées (LDD) 13 sont prévues du côté canal des régions de source S et de drain D, conformément à une pratique courante dans la fabrication des circuits intégrés MOS. Un circuit MOS 15 à protéger est connecté au drain D du transistor à effet de champ 10. Un transistor bipolaire parasite 14 de type NPN existe en parallèle sur le transistor à effet de champ. Son émetteur correspond à la source du transistor à effet de champ, son collecteur au drain du transistor à effet de champ et sa base au substrat du transistor à effet de champ. La figure 2 représente un schéma électrique équivalent. Dans les conditions de polarisation indiquées, un courant de substrat Ib circule du drain D à la connexion de substrat ou de caisson B. Ce courant est le courant de fuite de polarisation inverse de la jonction drain-substrat du transistor à effet de champ. Il augmente par multiplication par avalanche en réponse à une augmentation de la tension +Vp appliquée au plot externe 12. Le courant de substrat Ib, combiné à la résistance inhérente de substrat, provoque l'apparition d'une différence de potentiel entre la connexion de substrat B et le semiconducteur dans la région de la source S.Si la tension externe +Vp et donc le courant de substrat Ib augmentent suffisamment pour élever le potentiel du substrat dans la région de source au-dessus de la tension directe de la jonction substrat-source, cette jonction est polarisée en direct. Alors, le transistor bipolaire parasite 14 devient conducteur et la source S et le drain D du transistor à effet de champ 10 sont effectivement connectés l'un à l'autre. La tension à laquelle ceci se produit est appelée tension de mise en retournement. La tension +Vp sur le plot externe 12 chute à une valeur plus faible, appelée tension de maintien en retournement, et le circuit associé 15 est protégé des hautes tensions appliquées. La mise en conduction du transistor bipolaire parasite 14 survient pour une tension plus élevée que la tension que peuvent supporter les transistors d'un circuit intégré MOS. Pour des circuits intégrés MOS courants, cette tension est voisine de 13 V pour un transistor typique d'une longueur de canal de 0,5 um. Ce niveau de seuil permet de protéger des circuits tels que des amplificateurs d'entrée et de sortie de circuits intégrés qui sont conçus pour supporter des tensions de ce niveau mais est trop élevé pour protéger des circuits internes plus sensibles de circuits intégrés MOS classiques par rapport à des surtensions. Par exemple, des circuits MOS contiennent souvent des transistors qui ont une longueur inférieure à 0,5 um et une épaisseur d'isolant de grille d'environ 10 nm. De tels transistors seront endommagés par des tensions de l'ordre de 12 volts, généralement au niveau de leur jonction drain-substrat. L'invention vise à prévoir un circuit de limitation de surtension efficace qui devient actif à des tensions plus faibles que celles des circuits classiques de limitation de surtension. L'invention vise en outre à prévoir un tel circuit qui limite les tensions de décharge électrostatiques de plusieurs kilovolts à des niveaux sûrs pour une application à des dispositifs MOS. L'invention vise en outre à prévoir un tel circuit qui devient actif avant endommagement de tout élément du circuit à protéger. Pour atteindre ces objets, la présente invention prévoit un procédé de protection d'un circuit intégré contre des valeurs excessives d'une tension +Vp appliquée entre des premier et second conducteurs, comprenant les étapes suivantes produire un signal de commande à un niveau inactif quand ladite tension est inférieure à un niveau prédéterminé, produire un signal de commande à un niveau actif quand ladite tension dépasse le niveau prédéterminé, le signal de commande provenant de ladite tension, appliquer le signal de commande à une borne de grille d'un transistor à effet de champ à grille isolée, ayant son drain et sa source connectés aux premier et second conducteurs, respectivement ; un transistor bipolaire parasite connecté de façon inhérente en parallèle sur le transistor à effet de champ à grille isolée devenant conducteur pour un niveau de protection de ladite tension quand le signal de commande est à son niveau actif, et restant non-conducteur au niveau de protection de ladite tension quand le signal de commande est à son niveau inactif. Selon un mode de réalisation de la présente invention, le niveau inactif est sensiblement égal à la tension du second conducteur. Selon un mode de réalisation de la présente invention, le niveau actif est compris entre le niveau inactif et ladite tension. La présente invention prévoit aussi un circuit de protection pour protéger un circuit intégré de valeurs excessivement élevées d'une tension +Vp appliquée entre des premier et second conducteurs du circuit intégré, ce circuit de protection comprenant un transistor à effet de champ à grille isolée connecté par son drain et sa source, respectivement, entre les premier et second conducteurs ; un comparateur pour comparer ladite tension à une tension de référence et pour fournir en conséquence un signal de commande à la borne de grille du transistor, à un niveau actif quand ladite tension dépasse la tension de référence, et à un niveau inactif dans les autres cas ; un transistor bipolaire parasite connecté de façon inhérente en parallèle sur le transistor à effet de champ à grille isolée ; le niveau actif du signal de commande étant à une tension choisie pour amener le transistor bipolaire parasite en conduction pour un niveau de protection de ladite tension ; le transistor bipolaire parasite restant non-conducteur pour le niveau de protection de ladite tension quand le signal de commande est à son niveau inactif. Selon un mode de réalisation de la présente invention, le premier conducteur est à une tension plus positive que le second conducteur. Selon un mode de réalisation de la présente invention, le niveau inactif est sensiblement égal à la tension du second conducteur. Selon un mode de réalisation de la présente invention, le niveau actif se trouve entre le niveau inactif et ladite tension. Selon un mode de réalisation de la présente invention, le comparateur comprend, entre les premier et second conducteurs, la connexion en série d'au moins une diode Zener et un élément résistif. Selon un mode de réalisation de la présente invention, le comparateur comprend, entre les premier et second conducteurs, la connexion en série d'au moins une diode Zener, un élément résistif, et une ou plusieurs diodes. Ces objets, caractéristiques et avantages ainsi que d'autres de l'invention apparaîtront de façon plus détaillée dans la description suivante de modes de réalisation particuliers faite en relation, à titre d'exemple non limitatif, avec les figures jointes, parmi lesquelles les figures 1 et 2, décrites précédemment, représentent un dispositif de protection contre des surtensions selon l'art antérieur la figure 3 représente des caractéristiques de retournement d'un transistor MOS à canal N typique la figure 4 représente un dispositif de protection contre des surtensions selon l'invention ; la figure 5 représente un mode de réalisation particulier d'un dispositif de protection contre les surtensions selon la présente invention la figure 6 représente une configuration possible d'un transistor de protection ;; la figure 7 représente un chronogramme simulé de certaines tensions du circuit selon un mode de réalisation de l'invention, après avoir été soumis à une décharge électrostatique (ESD) ; la figure 8 représente un second mode de réalisation de la présente invention ; la figure 9 représente un chronogramme simulé de certaines tensions apparaissant dans le circuit de la figure 8 après avoir été soumis à une décharge électrostatique ; les figures 10A à 10E représentent divers types de diodes Zener destinées à être utilisées dans des circuits intégrés, en vue de dessus et en coupe ; et les figures 11 et 12 sont des chronogrammes simulés de certaines tensions du circuit selon un mode de réalisation de l'invention, après survenance d'une décharge électrostatique. La figure 3 représente les caractéristiques de retournement d'un transistor à effet de champ à canal N typique, d'une longueur de canal de 0,5 um et de type actif, c'est-à-dire à faible épaisseur d'isolant de grille, pour différentes polarisations de grille Vg. Le retournement est un phénomène qui survient dans les transistors MOS pour des tensions drain-source plus élevées que les tensions usuelles, quand le transistor bipolaire parasite en parallèle avec le transistor MOS devient conducteur. Quand ceci survient, pour la tension de mise en retournement, la tension drain-source chute rapidement à une tension de maintien de retournement, et le courant de drain Id circulant dans le transistor croît rapidement. On voit que pour une polarisation de grille Vg = 0, la tension de mise en retournement VtrO est supérieure à 12 V. La tension de maintien de retournement est d'environ 7,5 V. Pour de telles polarisations de grille faibles, le courant drain-substrat du transistor est faible. Quand on augmente les tensions de grille Vg appliquées, la tension de mise en retournement diminue. Une tension de retournement minimale Vtr3 est obtenue dans ce cas pour une tension de grille Vg d'environ 3 volts. Pour des valeurs plus élevées de la tension de grille, la tension de mise en retournement augmente à nouveau. Ceci est dû à la réduction de l'intensité du champ au niveau de la jonction de drain du transistor à effet de champ. La présente invention prévoit un transistor à effet de champ de protection avec une polarisation de grille optimale pendant une surcharge électrostatique ou autre, pour permettre au retournement de prendre place pour une valeur désirée +Vp. Cette valeur désirée peut typiquement être voisine de 7 volts. La figure 4 représente schématiquement un circuit selon la présente invention. Un plot externe 12 est relié à une connexion de drain D d'un transistor de protection 10 qui est un transistor MOS à canal N. Le drain D et le plot 12 sont connectés au circuit 15 à protéger. Les bornes de source S et de substrat B du transistor 10 sont connectées l'une à l'autre et à la masse GND. Il existe un transistor bipolaire parasite de type NPN 14 en parallèle sur le transistor MOS 10. Selon l'invention, il est prévu un comparateur 16 ayant une entrée non inverseuse connectée au plot 12 et une entrée inverseuse connectée à une tension de référence Vr déterminée par un niveau de protection requis, comme cela est exposé ci-après. Le plot externe est typiquement une broche d'un boîtier contenant le circuit intégré à protéger. Ces broches externes peuvent subir des décharges électrostatiques dues par exemple à une mauvaise manipulation. Le comparateur 16 compare le niveau de la tension de plot +Vp à la tension de référence Vr. Si cette comparaison montre que la tension du plot externe, +Vp, dépasse la tension de référence Vr, le comparateur appliquera une tension de polarisation de grille Vg de valeur prédéterminée à la grille G, réduisant ainsi la tension de mise en retournement du transistor à effet de champ 10 à un niveau requis déterminé par la valeur de la polarisation de grille Vg. Pour un fonctionnement rapide, la valeur de polarisation de grille doit être réglée pour que la tension de mise en retournement, en présence de la polarisation de grille, soit inférieure à la valeur de référence Vr. Ainsi, dès que la tension de plot +Vp dépasse la tension de référence Vr, la polarisation de grille sera appliquée, le retournement prendra place et le dispositif de protection entrera immédiatement en action.Dans ce cas le niveau de tension de protection est égal à la tension de référence Vr, et la protection devient active quand +Vp atteint la valeur Vr. Le retournement entraîne la connexion du plot 12 à la tension de masse GND. La tension de référence Vr doit être choisie pour correspondre au niveau de tension de protection requis. Ceci correspond typiquement à environ 7 V pour des filières CMOS, 0,5 um, courantes. La plus petite tension à l'égard de laquelle on peut se protéger dépend de la plus petite tension de mise en retournement possible du transistor à effet de champ 10 utilisé comme dispositif de protection. Dans l'exemple particulier de la figure 3, la tension de mise en retournement la plus faible possible est de 7 V. En utilisant ceci comme valeur de tension de référence, dès que la tension de plot dépasse 7 V, la polarisation de grille choisie Vg (dans cet exemple une polarisation de grille de 3 V) sera appliquée au transistor à effet de champ 10 et donne un niveau de protection de 7 V. Si la tension de référence choisie Vr est inférieure à la tension de mise en retournement correspondante, le dispositif de protection agira seulement après que la tension +Vp a augmenté jusqu'à la tension de mise en retournement du transistor 10 pour la tension de grille Vg appliquée. Le niveau de protection correspond alors à la tension de mise en retournement. La figure 5 illustre une réalisation pratique possible du circuit d'écrêtage de tension selon l'invention. Le comparateur 16 est constitué d'une diode Zener Z, de deux résistances R1, R2 et d'une diode D connectées en série entre le plot externe 12 et la masse GND. Les autres caractéristiques sont identiques à celles décrites en relation avec la figure 4 et portent les mêmes références. La tension de référence Vr de ce comparateur est alors déterminée par la tension Zener de la diode Zener Z, la chute de tension en direct de la diode D, et les valeurs des résistances R1 et R2 tandis qu'elles conduisent le courant de fuite inverse de la diode Zener Z. En utilisant des procédés de fabrication usuels, la diode Zener Z peut comprendre une région faiblement dopée telle que les régions correspondant à des drains faiblement dopés (LDD). Ceci produit des diodes Zener à courant de fuite très faible.Etant donné que la surtension se décharge à travers le transistor 10, la diode Zener Z peut être de petite dimension (par exemple 10 um x 10 pin). La puissance dissipée dans la diode Zener est réduite en choisissant des valeurs relativement élevées pour R1 et R2 (quelques kilo-ohms). Etant donné que le courant de décharge de surtension circule principalement dans le transistor bipolaire parasite 14, le transistor 10 peut avoir une faible longueur de canal, ce qui économise de la surface du circuit intégré et conduit également à une plus faible tension de conduction pour le transistor bipolaire parasite (c'est-à-dire la tension de mise en retournement du transistor à effet de champ). La différence entre la tension de mise en retournement et la tension de maintien dépend essentiellement du gain du transistor bipolaire parasite. On augmente ce gain en prévoyant une région de base courte, c'est-à-dire une faible longueur de canal du transistor MOS, et le gain élevé entraîne une tension de maintien de retournement faible, ce qui conduit à une faible dissipation de puissance dans le dispositif. Selon le niveau de protection requis, les valeurs de R1, R2 peuvent être réglées, et l'une et/ou l'autre de ces résistances peut être omise, de la même manière que la diode D. Des diodes supplémentaires peuvent être rajoutées en série avec la diode D, chacune augmentant la tension de référence Vr d'une quantité égale à sa chute de tension en direct. Quand une tension élevée +Vp est appliquée au plot extérieur 12, d'une valeur plus élevée que la tension de référence, un courant commence à circuler dans la diode Zener Z, les résistances R1, R2 et la diode D vers la masse GND. La tension Vg sur la grille du transistor à effet de champ dépendra de la valeur de la résistance R2 et du courant qui y circule, décalée de la chute de tension en direct de la diode D. Dans toute technologie usuelle, il existe habituellement un seul type de diode Zener disponible. Le choix d'une éventuelle adjonction d'une ou plusieurs diodes D et des valeurs R1 et R2 sera fait en conséquence pour obtenir la tension de grille requise. Les valeurs de R1, R2, D, Z doivent être choisies pour qu'une polarisation de grille propre à fournir une valeur minimale de la tension de mise en retournement (dans l'exemple de la figure 3, environ 3 V) soit obtenue à partir de la tension +Vp quand la diode Zener Z devient conductrice. La tension de mise en retournement minimale et la tension de grille correspondante sont des caractéristiques d'un transistor à effet de champ donné et peuvent être déterminées à partir d'un graphique tel que celui de la figure 3. Les valeurs des résistances R1 et R2 doivent être choisies pour assurer que la grille G n'est pas maintenue à un niveau de polarisation Vg élevé, une fois que le transistor bipolaire parasite est devenu conducteur. L'efficacité du circuit selon l'invention est déterminée par les performances vis-à-vis des décharges électrostatiques du transistor à effet de champ 10. La tension Vd aux bornes du transistor 10, 14 dépend de la résistance série dans le mode de retournement. Celle-ci est inversement proportionnelle à la largeur du transistor et varie avec la longueur du transistor. On doit donc choisir un transistor de longueur minimale avec une région de canal très large. Cette région de canal a typiquement une largeur de quelques centaines de micromètres et une longueur inférieure à 0,5 pin et peut prendre la forme d'un transistor digité. Quand la grille est polarisée au moment où le transistor entre dans le mode retournement, tous les doigts du transistor entrent simultanément dans le mode de retournement, pour les mêmes tensions de grille et de drain Vg, Vd. Cet effet est décrit dans "Dynamic gate coupling of NMOS for efficient output ESD protection" IEEE/IRPS Proceedings 1992, P. 141-150. Toutes les parties du transistor fonctionnent donc de façon identique, d'où il résulte que les performances vis-à-vis des décharges électrostatiques sont directement proportionnelles à la largeur du transistor. La figure 6 représente, en vue de dessus, une configuration possible d'un transistor à effet de champ digité adapté au circuit selon l'invention. Une électrode de grille G a la forme d'un peigne à deux côtés, des régions de source et de drain S et D alternant entre les dents du peigne et étant agencées pour que chaque région de source S d'un côté du peigne soit adjacente et opposée à une région de drain, et inversement. Toutes les parties du peigne ont une largeur L identique, qui est la longueur de canal de ce transistor digité. La dimension L peut être voisine de 0,5 pin. La largeur efficace de ce transistor digité est la somme des largeurs des parties horizontales (illustrées par une flèche Wh dans la figure) et de toutes les largeurs des portions verticales (illustrées par une flèche Wv dans la figure) Pour tester des dispositifs de protection contre les décharges électrostatiques (ESD), on utilise ce que l'on appelle un modèle du corps humain. Celui-ci comprend un condensateur de 100 pF en série avec une résistance de 1,5 kQ. Ce modèle est chargé à des tensions élevées appropriées et déchargé sur le dispositif à tester. La figure 7 représente le résultat d'un tel test ESD sur le circuit selon l'invention, en utilisant une charge de 4 kV. Le transistor de protection utilisé avait une largeur de 300 pin et une longueur de 0,5 pin, la diode Zener Z avait une tension Zener de 7 V, et on avait R1=3 kQ et R2=0 Q. Une tension de drain maximale Vd d'environ 9,5 V est atteinte environ 1 ns après le début de l'application de la haute tension. Ce pic correspond à la mise en conduction du transistor bipolaire parasite 14. La tension de drain Vd chute alors brutalement en dessous de 8 V en raison de l'augmentation brutale de conductivité du transistor bipolaire mais continue alors à augmenter par suite de l'augmentation du courant dans le transistor bipolaire 14 et de sa résistance série. La tension de drain maximum Vd ne dépasse jamais 12 V et commence à chuter tandis que le condensateur du modèle du corps humain se décharge par le transistor bipolaire 14 vers la masse GND. La tension de grille Vg est également représentée. Celle-ci monte à 3 volts au bout de 1 ns à partir du début de la décharge, ce qui correspond à la mise en conduction du transistor bipolaire 14. La tension de grille chute alors par suite de la mise en conduction du transistor bipolaire, réduisant la tension entre le plot 12 et la masse GND. L'augmentation subséquente de courant dans le transistor bipolaire combinée à la résistance série du transistor bipolaire augmente la tension +Vp du plot 12 pour mettre à nouveau en conduction la diode Zener Z environ 3 ns après l'application de la haute tension. La tension de grille Vg est déterminée par les résistances R1 et R2 et le nombre de diodes D. Comme cela est représenté dans la figure, la polarisation de grille Vg ne monte jamais au-dessus de 5 V.En considérant la figure 3, on voit que la tension de retournement du transistor pour un Vg de 5 V est encore inférieure à celle qui existe pour Vg=0 volt. On peut obtenir une protection plus efficace contre les surtensions en utilisant deux systèmes de protection ou plus en parallèle. Ceci équivaut électriquement à multiplier la largeur du transistor à effet de champ 10. Pour un circuit intégré MOS de grandes dimensions, plusieurs circuits de protection tels que celui de la figure 5 devraient être placés en divers emplacements du circuit. Si ceci tétait pas effectué, la résistance d'interconnexion entre les divers points du circuit pourrait provoquer l'apparition de tensions dépassant le niveau de sécurité dans certaines parties du circuit. La figure 8 représente un circuit incluant deux systèmes de protection en parallèle, chaque système de protection étant identique à celui de la figure 5.Des caractéristiques identiques à celles de la figure 5 portent des références identiques, celles du second système de protection portant un suffixe a. Plus de deux systèmes de protection pourraient bien entendu être utilisés. Les transistors à effet de champ 10, 10a ne partagent pas le même circuit comparateur 16, 16a étant donné que les systèmes de protection peuvent être répartis à des emplacements différents du circuit intégré MOS à protéger. La figure 9 représente les tensions de drain et de grille en fonction du temps pour une décharge de modèle du corps humain de 8 kV, avec deux systèmes de protection en parallèle, tels que décrits en relation avec la figure 8. On peut voir que, pour la tension de drain Vd et la tension de grille Vg, il y a deux pics qui correspondent aux deux instants de mise en conduction des systèmes de protection. Le premier système de protection se met en conduction et, après une chute initiale, les tensions de grille Vg et de drain Vd commencent à augmenter en raison de la résistance série du transistor bipolaire, comme on l'a indiqué précédemment, jusqu'à ce que la tension de drain Vd augmente assez pour que le second système de protection vienne également en conduction. Une séquence similaire à celle précédemment décrite provoque une augmentation des tensions de grille Vg et de drain Vd, au niveau de la grille et du drain, et la tension haute appliquée +Vp se décharge. Comme cela est représenté dans l'exemple de la figure 9, la tension de drain ne dépasse jamais 12 V. Le circuit MOS protégé par la structure selon l'invention n'est donc pas endommagé, même par une décharge de 8 kV. On atteint ainsi, les objets principaux de l'invention. Les figures 10A à 10E représentent diverses réalisations physiques possibles d'une diode Zener dans une technologie CMOS classique. Comme cela est représenté en coupe et en vue de dessus, respectivement en figures 10A et 10C, la diode Zener requise pour le circuit selon l'invention peut être constituée à partir d'une configuration concentrique d'une région 34 fortement dopée de type P+ ; d'une région LDD 36 faiblement dopée de type N ; et d'une région 38 fortement dopée de type N+ dans un caisson N 39 sur un substrat de type P. Ces régions peuvent correspondre à des implantations de source et de drain de transistors à canal P ; à une implantation de drain faiblement dopé (LDD) de type N ; et à des implantations de source et de drain de transistors à canal N, toutes formées dans un caisson classique de type N. Ceci constitue le type préféré de diode Zener pour le mode de réalisation comprenant un transistor MOS sans implantation LDD. Une étape de masquage supplémentaire est requise pour séparer l'implantation LDD de type N ou de type P des implan + + tations N ou P de source et de drain. Les figures 10B et 10D représentent respectivement en vue en coupe et en vue de dessus une variante de diode Zener qui pourrait être utilisée dans le circuit selon l'invention. Cette diode Zener peut être formée à partir d'une configuration concentrique d'une région 34 fortement dopée de type P+ ; d'une région 40 faiblement dopée de type P i et d'une région 38 fortement dopée de type N dans un caisson 39 de type N sur un substrat de type P. Ces régions peuvent correspondre aux implantations de source et de drain de transistors à canal P ; à une implantation de drain faiblement dopée (LDD) de type P ; et à l'implantation de source et de drain de transistors à canal N, tous formés dans un caisson N classique sur un substrat de type P.L'insertion de la diode Zener dans un caisson de type opposé au substrat est nécessaire pour isoler la diode Zener d'autres composants du circuit intégré. La diode Zener pourrait également être formée dans un caisson P sur un substrat de type N. La figure 10E représente, en coupe, une diode Zener typique produite en technologie CMOS. Une région 42 fortement dopée de type N , correspondant par exemple à l'implantation de source et de drain d'un transistor MOS à canal N, est voisine d'une région 44 fortement dopée de type P , correspondant par exemple aux implantations de source et de drain d'un transistor MOS à canal P. Ce type de diode Zener a typiquement des densités de dopage d'environ 1020 atomes/cm3 dans les régions 42 et 44 et une tension Zener d'environ 5 V. En plaçant deux régions fortement dopées l'une au voisinage de l'autre, un courant de fuite notable en résulte, dans les conditions de polarisation normale. La diode Zener de la figure 10E ne peut en conséquence pas être utilisée dans le circuit selon l'invention car son courant de fuite provoquerait une fuite inacceptable du plot 12 vers la masse. Un transistor MOS à canal N à isolement de grille mince avec LDD est très sensible à une contrainte haute tension de son isolant de grille, essentiellement en raison de la présence des régions LDD sous l'électrode de grille. Pour obtenir un dispositif de protection plus robuste, on peut utiliser un transistor MOS sans LDD. Ce type particulier de transistor est fabriqué en utilisant toutes les étapes classiques, incluant en particulier la formation d'espaceurs adjacents à l'électrode de grille avant la formation des régions de drain et de source. I1 résulte de ces espaceurs qu'il existe une région de semiconducteur des deux côtés de l'électrode de grille qui ne fait partie ni de la région de drain ni de la région de source et qui ne peut faire partie d'un canal d'inversion quand une polarisation de grille est appliquée. En conséquence, ce type de transistor ne peut jamais former un canal entre la source et le drain.L'utilisation d'un tel transistor dans un circuit selon l'invention pour protéger les plots de signal d'entrée ou de sortie évite les problèmes associés à la mise en conduction du canal par couplage capacitif de la grille du transistor MOS. De tels transistors MOS sans implantation LDD sont décrits dans "Suppression of soft failures in a submicron CMOS Process" EOS/ESD Symposium Proceedings, 1993, page 117. Cet article expose également que des transistors sans implantation LDD sont moins susceptibles de détériorations par des surtensions répétées que des transistors correspondants avec implantation LDD. Une activation plus rapide du système de protection est obtenue en ajoutant un effet dynamique à un mode de réalisation amélioré du circuit selon l'invention qui peut être réalisé en augmentant la surface de la diode Zener Z. Ceci augmente la capacité de la diode Zener quand elle est à l'étant non conducteur et assure une protection dynamique contre les surtensions. Si une impulsion de tension brutale est appliquée au plot 12, cette impulsion sera transmise par la capacité de la diode Zener Z vers la grille G du transistor 10. Ainsi, la grille est polarisée très rapidement, même avant que la diode Zener Z ne soit devenue conductrice. Ceci signifie que, premièrement, un canal peut être formé dans le transistor MOS pour commencer à décharger la tension croissante avant qu'elle atteigne la tension de seuil minimum de retournement et, deuxièmement, la grille est polarisée aussitôt que possible, de sorte que le retournement survient dès que la tension appliquée atteint la tension minimale de mise en retournement. Toutefois, ce mode de réalisation du circuit de protection occupe une surface plus grande du circuit intégré. Ce mode de réalisation réagit plus vite que le mode de réalisation précédent. La caractéristique de réponse d'un tel circuit à des impulsions de tension appliquées dépend de sa constante de temps RC qui est le produit de la capacité de la diode Zener par la résistance totale de R1 et R2. Les figures 11 et 12 représentent l'amélioration des caractéristiques provoquée par l'utilisation d'une diode Zener Z à forte capacité assurant une protection dynamique contre les surtensions. La figure 11 représente les tensions de drain Vd et de grille Vg du transistor à effet de champ dans le circuit selon l'invention avec une diode Zener de 9 V de 300 um2, pendant une décharge d'une charge de 4 kV sur un modèle de corps humain. (Ici la surface de Zener est choisie pour être le produit de la longueur et de la largeur de la région faiblement dopée, 36, 40 en figures 10A et 10B, respectivement). La tension de crête initiale de drain Vd atteint une valeur de 13 volts. Ceci peut suffire à endommager le circuit MOS connecté au dispositif de protection. En utilisant le même circuit et la même tension de décharge, mais avec une diode Zener de 600 pin2, on obtient la caractéristique de la figure 12. Le maximum de tension de drain Vd lors de la mise en conduction de la diode Zener ne dépasse pas 9 volts. La protection est donc assurée. L'utilisation d'implants LDD dans les diodes Zener peut entraîner qu'une étape de masquage photographique plus complexe ou équivalente doit être introduite lors des étapes d'implantation LDD. En utilisant cette étape de masquage, on peut former le transistor à effet de champ sans implantation LDD, décrit cidessus. La suppression des implantations LDD n'affecte pas le niveau ou la variation de la tension de mise en retournement utilisé pour rendre conducteur le transistor bipolaire parasite. Bien que l'invention ait été décrite en faisant référence à un nombre limité de modes de réalisation particuliers, de nombreuses variantes apparaîtront à l'homme de l'art. En particulier, le circuit comparateur 16 peut être constitué de toute façon appropriée, pourvu qu' une réponse très rapide à une surtension appliquée puisse être assurée. L'invention a été décrite sous forme d'un circuit de protection contre les surtensions, mais trouve des applications dans tout circuit MOS dans lequel un niveau de tension maximale doit être respecté. Le circuit peut donc être utilisé dans toute application où un limiteur de tension est requis dans un circuit intégré de type MOS. Bien que l'invention ait été décrite seulement en faisant référence à des transistors MOS de protection à canal N, un fonctionnement similaire peut être obtenu en utilisant un transistor MOS correspondant à canal P et en inversant la polarité de toutes les tensions et de tous les dopants. REVENDICATIONS 1. Procédé de protection d'un circuit intégré (15) contre des valeurs excessives d'une tension (+Vp) appliquée entre des premier (12) et second (GND) conducteurs, comprenant les étapes suivantes produire un signal de commande (Vg) à un niveau inactif quand ladite tension est inférieure à un niveau prédéterminé, produire un signal de commande à un niveau actif quand ladite tension dépasse le niveau prédéterminé, le signal de commande provenant de ladite tension, appliquer le signal de commande à une borne de grille (G) d'un transistor à effet de champ à grille isolée (10), ayant son drain (D) et sa source (S) connectés aux premier et second conducteurs, respectivement ; un transistor bipolaire parasite (14) connecté de façon inhérente en parallèle sur le transistor à effet de champ à grille isolée devenant conducteur pour un niveau de protection de ladite tension quand le signal de commande est à son niveau actif, et restant non-conducteur au niveau de protection de ladite tension quand le signal de commande est à son niveau inactif. 2. Procédé selon la revendication 1, dans lequel le niveau inactif est sensiblement égal à la tension du second conducteur. 3. Procédé selon la revendication 1, dans lequel le niveau actif est compris entre le niveau inactif et ladite tension (+Vp). 4. Circuit de protection pour protéger un circuit intégré (15) de valeurs excessivement élevées d'une tension (+Vp) appliquée entre des premier et second conducteurs du circuit intégré, ce circuit de protection comprenant un transistor à effet de champ à grille isolée (10) connecté par son drain et sa source, respectivement, entre les premier et second conducteurs, caractérisé en ce qu'il comprend en outre un comparateur (16) pour comparer ladite tension (+Vp) à une tension de référence (Vr) et pour fournir en conséquence un signal de commande (Vg) à la borne de grille du transistor, à un niveau actif quand ladite tension (+Vp) dépasse la tension de référence, et à un niveau inactif dans les autres cas un transistor bipolaire parasite (14) connecté de façon inhérente en parallèle sur le transistor à effet de champ à grille isolée ;; le niveau actif du signal de commande étant à une tension choisie pour amener le transistor bipolaire parasite en conduction pour un niveau de protection de ladite tension (+Vp) ; le transistor bipolaire parasite restant non-conducteur pour le niveau de protection de ladite tension quand le signal de commande est à son niveau inactif. 5. Circuit selon la revendication 4, dans lequel le premier conducteur est à une tension plus positive (+Vp) que le second conducteur. 6. Circuit selon la revendication 4, dans lequel le niveau inactif est sensiblement égal à la tension du second conducteur. 7. Circuit selon la revendication 4, dans lequel le niveau actif se trouve entre le niveau inactif et ladite tension (+Vp). 8. Circuit selon la revendication 4, dans lequel le comparateur comprend, entre les premier et second conducteurs, la connexion en série d'au moins une diode Zener (Z), et un élément résistif (R1, R2). 9. Circuit selon la revendication 4, dans lequel le comparateur comprend, entre les premier et second conducteurs, la connexion en série d'au moins une diode Zener (Z), un élément résistif (R1, R2), et une ou plusieurs diodes (D).