Brevet FR2744221A1 — publié le 19970801

Récepteur radiofréquence à mémoire numérique gérée par modules séquenceurs rapides. L'invention concerne les contre-mesures électroniques actives. Dans la Demande de Brevet nO 86 16117, la Demanderesse a proposé un récepteur radiofréquence à compression numérique, permettant de capter les caractéristiques d'un signal radioélectrique incident. Ces caractéristiques sont stockées dans une mémoire numérique. On s'en sert pour réémettre des répliques, souvent retardées, éventuellement altérées selon un faux effet Doppler, aux fins de simuler des cibles fictives. Quoique l'objet de la Demande de Brevet antérieure donne des résultats intéressants, un problème se pose lorsqu'on veut traiter simultanément plusieurs menaces, et ce d'une manière rapide. De surcroît, en pratique, il est nécessaire que le dispositif soit d'un encombrement réduit, et présente une faible consommation. La présente invention a pour but de résoudre ce problème. On part d'un récepteur radio-fréquence, du type comprenant, selon la Demande antérieure - une entrée radio-f réquence, - des moyens de changement de fréquence, à signal local balayé, en particulier en bande latérale unique, avec filtre passe-bas et amplification sur deux voies complexes, - des moyens d'échantillonnage complexe, - des moyens de détection d'enveloppe de signaux provenant de différentes menaces, - une mémoire numérique d'échantillons à deux voies, pour recevoir les deux composantes complexes échantillonnées, - une mémoire numérique dite "vidéo" pour la détection d'enveloppe, - des moyens prévus à la reconstitution d'un signal à deux voies complexe à partir de la mémoire, avec changement de fréquence réciproque à signal local balayé, en particulier en bande latérale unique, - une sortie radio-fréquence, - des moyens de transfert des informations numériques des mémoires vers un calculateur principal d'identification des menaces, en particulier après transformation de Fourier (TNS) pour ce qui concerne le contenu de la mémoire numérique à deux voies, et - des moyens de commande des mémoires numériques en fonction d'ordres issus dudit calculateur principal. Selon l'invention, les mémoires d'échantillons et d'enveloppe sont adressés en commun et ces moyens de commande comprennent au moins deux modules montés en cascade, équipés chacun de registres tampons pour les ordres issus du calculateur principal, d'un circuit d'élaboration d'adresses pour les mémoires numériques d'échantillons et d'enveloppe, propre à fournir simultanément une adresse d'écriture et une adresse de lecture différentes, d'un circuit d'élaboration de séquences propre à définir la périodicité de remplissage des mémoires, l'écriture dans celles-ci à partir d'informations captées, la lecture pour la réémission ou pour le calculateur principal, la réécriture aux fins de réémission retardée, et le transfert de tels ordres issus du module identique mis en cascade, tandis qu'un multiplexeur rapide permet le transfert des adresses d'écriture ou de lecture locale ainsi que de l'adresse issue du multiplexeur du module identique mis en cascade, ce qui permet le traitement rapide de plusieurs menaces, en nombre égal à celui des modules mis en cascade. Avantageusement, les modules sont réalisés en circuit intégré monolithique de technologie ECL, ou encore de technologie Arséniure de Gallium. Dans un mode de réalisation particulier, les ordres issus du calculateur principal comprennent des données de configuration définissant la zone de mémoire allouée à chaque module et le mode de fonctionnement de ce module et des signaux de commande permettant le pilotage du module dans le temps pour les séquences qu'il exécute. De préférence, le circuit d'élaboration des adresses est principalement constitué de compteurs et d'opérateurs arithmétiques; et le circuit d'élaboration de séquences est principalement constitué de circuits à fonctions séquentielles. D'autres caractéristiques et avantages de l'invention apparaîtront à l'examen de la description détaillée ci-après, et des dessins annexés, sur lesquels - la figure 1 est le schéma de principe général d'un dispositif de contre-mesure auquel s'applique l'invention; - la figure 2 est un schéma général du récepteur à compression avec mémoire numérique auquel s'applique l'invention; - la figure 3 est un schéma partiel montrant un dispositif selon l'invention à deux modules pour la gestion par séquences multimenaces de la mémoire numérique; et - la figure 4 est un schéma de l'un des deux modules de la figure 3. Les dessins contiennent, pour l'essentiel, des éléments de caractère certain. Ils pourront donc non seulement servir à mieux faire comprendre la description, mais aussi contribuer à la définition de l'invention, le cas échéant. Par ailleurs, le contenu intégral de la Demande antérieure nO 86 16117 est à considérer comme faisant partie de la présente Demande de Brevet. Les figures 1 et 2 annexées sont respectivement identique et sensiblement identique aux figures de même numéro de la Demande antérieure. A l'intérieur du récepteur RCN, ces signaux radio-électriques sont intégralement transformés en numérique, avant d'être rétablis dans leur forme analogique. Sur la figure 2, l'entrée radio-fréquence du récepteur RCN est appliquée à un mélangeur MH1, à bande latérale unique, recevant un signal d'oscillateur local OL1, capable de balayage de fréquence. Ce mélangeur possède deux sorties complexes, c'est-à-dire relatives respectivement au sinus et au cosinus du signal mélangé. La voie sinus se compose en général d'un filtre passe-bas FL11 suivi d'un amplificateur-limiteur AL12. De même, la voie cosinus se compose d'un filtre passe-bas FL21 suivi d'un amplificateur-limiteur A22. Les sorties des deux amplificateurs A12 et A22 sont appliquées à un échantillonneur complexe ECH3 recevant un signal d'horloge pour l'échantillonnage. Les deux sorties complexes de l'échantillonneur ECH3 sont appliquées à deux parties MP15 et MP25 d'une mémoire. Cette mémoire numérique va, en ces deux parties, enregistrer respectivement les composantes en sinus et en cosinus du signal issu de l'échantillonneur ECH3 Un circuit de recombinaison RCT4 peut lire la mémoire, en deux échantillons sinus et cosinus qui se correspondent, pour reconstituer ainsi avec tout retard désiré les composantes d'un signal incident. La sortie analogique du circuit RCT4 est appliquée à un mélangeur MH, également en bande latérale unique, et recevant un signal local OL2 balayé comme le signal local OL1. La sortie du mélangeur MH5 est alors un signal de sortie radio-fréquence que l'on peut appliquer à l'émetteur de contre-mesure ECM de la figure 1. On retrouve également sur la figure 2 la logique de commande LCM élaborant les signaux de commande à destination des mémoires MP15 et MP25, ainsi que le circuit de traitement numérique du signal TNS relié comme déjà indiqué au calculateur principal et à la matrice d'alerte, notamment. La logique LCM agit en "séquenceur multi-menaces". Enfin, la figure 2 fait apparaître un circuit DES de détection d'enveloppe (par exemple à partir des voies sinus et cosinus). Décrit en détail dans la Demande antérieure, ce circuit fournit des voies numériques dites vidéo. Dans le schéma de la figure 2, ces voies sont supposées appliquées à la mémoire 25. Plus exactement (figure 3), elles font l'objet d'une mémorisation séparée dans une mémoire MP35, avec deux voies vidéo d'entrée VE1 et VE2, et deux sorties vers le calculateur principal CP et/ou la logique de commande d'émission LCE. On a aussi, sur la figure 3, schématisé par le bloc MH1 (BLU1) tous les organes aval jusqu'à l'échantillonneur ECH3. L'adressage des trois mémoires MP15, MP25 et MP35 est commun. Elles possèdent également une sortie de données communes allant vers le dispositif TNS, puis le calculateur princiapl CP. Elles possèdent aussi des lignes de commande communes, comme la validation d'écriture WE complémenté, que l'on note aussi WE/. L'invention prévoit que la logique LCM est constituée d'au moins deux modules FIS 31 et FIS 32, mis en cascade, et susceptibles d'être consacrés chacun à ce qui concerne une menace particulière. Des lignes de commande viennent du calculateur principal CP, plus exactement, à travers la logique de commande LCE (Figure 1). Elles comprennent - deux lignes SM1, SM2 pour la sélection de celui des modules qui est concerné, et, par là, de la menace concernée; - un ensemble DC de lignes dites de données de configuration, communément appliquées à tous les modules, mais per çues seulement par celui concerné, - des signaux de commande SCM1 et SCM2 respectivement pour le module FIS 31 et FIS 32. Le montage en cascade des modules intéresse - l'adresse auxiliaire, qui est l'information d'adresse venue du module précédent, et - la commande de mémoire, essentiellement WE complémenté, qui va de la sortie WE d'un module à l'entrée EWE (extension de WE) du suivant. Le dernier module de la cascade applique naturellement son adresse (ici 12 bits) et sa ligne WE en commun aux trois parties MP15, MP25 et MP35 de la mémoire numérique. La figure 4 illustre en plus de détails l'un des modules FIS. Tout d'abord, les données de configuration comprennent, au moins - l'indication des zones (mêmes adresses) attribuées dans les trois mémoires MP15, MP25 et MP35 à la menace concernée; - l'indication d'un mode de fonctionnement, qui comporte notamment l'écriture initiale en mémoire (signal FRF d'entrée), la lecture ou l'écriture à partir du dispositif TNS, le fonctionnement en ligne à retard (pour la réémission de brouillage); - l'indication de la valeur d'un retard. Trois dispositifs de registres tampons RTZ, RTM et RTR re çoivent respectivement ces trois indications. La sélection est faite par des lignes CS1, CS2 et CS3 (complémentées), faisant partie de la sélection de module concernée SM1 ou SM2. Le circuit CEA élabore les adresses mémoires, connaissant à chaque fois, - la zone mémoire intéressée, et - le retard à prévoir. I1 s'agit là de calculs fondés sur des compteurs et des opérateurs arithmétiques. Sont prévus dans ce circuit CEA des sorties séparées, pour fournir en même temps une adresse de lecture et une adresse d'écriture. Un circuit CES est chargé d'élaborer des séquences d'une manière autonome dans chaque module. I1 reçoit à cet effet les données de configuration intéressant ce module. I1 communique des ordres au circuit CEA, dont il reçoit notamment des indications de fin de page mémoire. Les signaux de commande sont également appliqués au circuit CES, de même, ici, que la ligne EWE complémentée. Le circuit CES délivre - un ordre de sélection au multiplexeur WI pour choisir entre l'adresse d'écriture, l'adresse de lecture, et l'adresse auxiliaire provenant du module amont, - un ordre WE (complémenté) en fonction de ses propres séquences et de l'ordre WE (complémenté) venant du module amont, et - d'autres commandes de mémoires définies suivant le même principe que WE (complémenté). Le multiplexeur MUX est un multiplexeur rapide, à trois états (au moins) pour permettre une écriture et lecture en mémoire quasi-simultanée, c'est-à-dire à cadence plus rapide que l'échantillonnage, lequel est effectué à lCHz par exemple. Un tel module peut être réalisé sous forme de circuit intégrés spécifiques prédiffusés de technologie ECL 100 K, avec - commutation d'un module à l'autre en 50 nanosecondes environ, - capacité de mémoire gérée correspondant à environ 200 microsecondes de signal radiofréquence reçu (et éventuellement réémis), une telle mémoire vive étant réalisable en technologie CMOS ou ECL 100 K. La bande passante instantanée est en valeur nominale de 500 MHz. Des échelons de retard de 100 nanosecondes ou moins sont envisageables. Chaque module de l'invention contrôle, pour sa menace propre - le rangement en mémoire aux mêmes adresses (MPl5; MP25) des échantillons de signaux moyenne fréquence (FRF) d'entrée en bande de base, par exemple centrée sur 1500 MHz; c'est l'écriture initiale, - le rangement en mémoire (MP35) des échantillons de signaux d'enveloppe correspondants, toujours aux mêmes adresses (écriture initiale), - la relecture de la mémoire (en principe, avec retard) pour la réémission de brouillage, - la relecture de la mémoire pour transformation de Fourier par le circuit TNS avant transmission au calculateur principal CP, éventuellement suivie d'une réécriture en mémoire à partir du circuit TNS après des traitements fréquentiels que l'homme de l'art comprendra. Dans un mode de réalisation préférentiel, le séquenceur LCM adresse des puces mémoires de 4096 mots (découpables en 1 à 8 pages, au choix). Le registre tampon RTZ d'un module mémorise un mot de chargement pour un décompteur faisant partie du circuit CEA. Ce décompteur donne, dans la zone de mémoire ainsi définie, une succession d'adresses de lecture ou d'écriture. Le registre tampon RTR mémorise un retard (notamment pour un brouillage du genre "vol de fenêtre distance"). Ce retard agit en créant un décalage de l'adressage mémoire par rapport à celle que donne le décompteur. Ce retard ou décalage intervient dans un additionneur, pour l'adressage en lecture. En fonction du nombre de pages mémoire choisi, le circuit CEA peut aussi comporter des multiplexeurs et un comparateur fournissant l'information de fin de page. Le multiplexeur de sortie MUX choisit alors entre l'adresse d'écriture initiale (simple décomptage, sans retard), l'adresse de lecture ou de réécriture (avec retard, éventuellement) et l'extension d'adresse issue du module précédent. Le circuit CES a simplement la charge de sélectionner, en fonction des signaux de commande, la bonne adresse, en pilotant convenablement le circuit CEA (multiplexeurs de pages en particulier) en actionnant le multiplexeur de sortie MUX, et en propageant les signaux de commande nécessaire et WE (complémenté). L'invention permet de mettre en cascade de 2 à 4 modules permettant respectivement le brouillage de 2 à 4 menaces. Le changement de configuration multimenace de la menace peut s'effectuer en moins de 100 nanosecondes. Pour le reste, les caractéristiques de la mémoire et de ses modules peuvent être améliorées avec la technologie. En mode de brouillage, les deux modules décrits seront consacrés à deux menaces différentes (si nécessaire). En mode d'attente, l'un des séquenceurs réalise l'accueil en mémoire des signaux incidents. Un ordre extérieur d 'i- dentification de menace fait passer l'un au moins des modules du mode d'attente à l'un des modes de brouillage, avec mise en oeuvre du circuit TNS pour traiter la menace. Cet ordre extérieur est élaboré par exemple à partir de signaux reçus par des récepteurs indépendants, qui peuvent opérer sur les mêmes aériens. Revendications. 1 - Récepteur radio-fréquence, du type comprenant - une entrée radio-fréquence, - des moyens de changement de fréquence (MH1), à signal local balayé (OL1), en particulier en bande latérale unique, avec filtre passe-bas et amplification sur deux voies complexes, - des moyens d'échantillonnage complexe (ECH3), - des moyens de détection d'enveloppe de signaux provenant de différentes menaces, - une mémoire numérique d'échantillons à deux voies (MP15, MP25), pour recevoir les deux composantes complexes échantillonnées, - une mémoire numérique dite "vidéo" pour la détection d'enveloppe, - des moyens (RCT4 prévus à la reconstitution d'un signal à deux voies complexe à partir de la mémoire, avec changement de fréquence réciproque (MH5) à signal local balayé, en particulier en bande latérale unique, - une sortie radio-fréquence, - des moyens de transfert des informations numériques des mémoires vers un calculateur principal d'identification des menaces, en particulier après transformation de Fourier (TNS) pour ce qui concerne le contenu de la mémoire numérique à deux voies, et - des moyens de commande des mémoires numériques en fonction d'ordres issus dudit calculateur principal, caractérisé en ce que les mémoires d'échantillons et d'enveloppe sont adressées en commun et en ce que ces moyens de commande comprennent au moins deux modules montés en cascade, équipés chacun de registres tampons pour les ordres issus du calculateur principal, d'un circuit d'élaboration d'adresses pour les mémoires numériques d'échantillons et d'enveloppe, propre à fournir simultanément une adresse d'écriture et une adresse de lecture différentes, d'un circuit d'élaboration de séquences propre à définir la périodicité de remplissage des mémoires, l'écriture dans celles-ci à partir d'informations captées, la lecture pour la réémission ou pour le calculateur principal, la réécriture aux fins de réémission retardée, et le transfert de tels ordres issus du module identique mis en cascade, tandis qu'un multiplexeur rapide permet le transfert des adresses d'écriture ou de lecture locale ainsi que de l'adresse issue du multiplexeur du module identique mis en cascade, ce qui permet le traitement rapide de plusieurs menaces, en nombre égal à celui des modules mis en cascade. 2. Récepteur selon la revendication 1, caractérisé en ce que les modules sont réalisés en circuit intégré monolithique de technologie ECL. 3. Récepteur selon la revendication 1, caractérisé en ce que les modules sont réalisés en circuit intégré monolithique de technologie Arséniure de Gallium. 4. Récepteur selon l'une des revendications 1 à 3, caractérisé en ce que les ordres issus du calculateur principal comprennent des données de configuration définissant la zone de mémoire allouée à chaque module et le mode de fonctionnement de ce module et des signaux de commande permet tant le pilotage du module dans le temps pour les séquences qu'il exécute. 5. Récepteur selon l'une des revendications 1 à 4, caractérisé en ce que le circuit d'élaboration des adresses est principalement constitué de compteurs et d'opérateurs arithmétiques. 6. Récepteur selon l'une des revendications 1 à 5, caractérisé en ce que le circuit d'élaboration de séquences est principalement constitué de circuits à fonctions séquentielles.