Brevet FR2740262A1 — publié le 19970425

TRANSISTOR A EFFET DE CHAMP ET PROCEDE DE REALISATION L'invention concerne un transistor à effet de champ et son procédé de réalisation et plus particulièrement un transistor à effet de champ (TEC) de puissance fonctionnant à hautes fréquences, comportant des grilles microniques ou submicroniques peu résistives. La garantie de performances élevées en puissance est liée à la réduction de la longueur de la grille (Lg), des résistances de grille (Rg), de source (Rs) et à l'augmentation de la tension appliquée sur le drain et la source (Vds). Pour obtenir un fonctionnement performant des transistors à effet de champ de puissance, il est indispensable que: - la résistance de grille Rg soit la plus faible possible, tout en conservant une longueur de grille Lg de dimensions réduites; - la tension drain-source Vds soit la plus importante possible, sans augmentation des valeurs des éléments d'accès (Rs ...) du transistor. Les éléments d'accès sont réduits en utilisant des structures épitaxiales avec une couche de contact très dopée, ce qui implique, pour un fonctionnement correct, une gravure de celle-ci (recess). La réduction de la résistance de grille Rg, tout en conservant une longueur de grille Lg micronique ou submicronique, est obtenue en utilisant des grilles à profil en T, ce profil permet d'augmenter la section tout en conservant une faible longueur. L'obtention de ce profil nécessite des techniques faisant appel à des systèmes multi-couches de résines, impliquant l'utilisation de masqueur électronique, ou une technique de double superposition. Ces techniques sont peu compatibles avec une production de masse. La tension drain/source (Vds) dépend de la dimension de la gravure latérale de la couche de contact, si cette dimension est importante, à dopage constant de la couche active, Vds augmente mais au détriment des éléments d'accès du transistor. Pour résoudre ce problème l'invention prévoit de décentrer la grille entre la source et le drain ce qui permet de concilier l'amélioration de Vds et la réduction des éléments d'accès. Notamment, I'invention prévoit la grille: - proche du bord de la gravure côté source, les éléments parasites d'accès seront améliorés; - éloignée du bord de la gravure côté drain, la tension de claquage drain-source appliquée sera augmentée. La garantie des performances et leurs reproductibilités sont conditionnées par un positionnement précis de la grille dans le recess (+ 20 nm), ce qui implique des moyens ayant une grande précision tels que le masqueur électronique ou le stepper. L'invention conceme donc un transistor à effet de champ caractérisé en ce que la grille est décentrée par rapport à la source et au drain. L'invention concerne également un procédé de réalisation d'un transistor à effet de champ caractérisé en ce qu'il comporte les étapes suivantes: - réalisation sur un substrat à semiconducteur de deux couches de semiconducteur dopées de source et de drain séparées par un espace; - réalisation d'au moins une couche d'isolant à la surface des couches de semiconducteur de source et de drain et sur les flancs de ces couches délimitant l'espace qui les sépare; - réalisation d'une deuxième couche d'isolant avec formation d'une cuvette à la surface de cette couche au-dessus de l'espace qui sépare les couches de semiconducteur de source et de drain; - réalisation d'une première couche de résine dans la cuvette; - réalisation sur l'ensemble d'au moins une deuxième couche de résine et d'une couche de masquage;; - gravure dans la couche de masquage et dans la deuxième couche de résine d'une ouverture plus large que l'espace existant entre la première couche de résine et la première couche d'isolant, et gravure de la deuxième couche d'isolant jusqu'au substrat; - dépôt de la grille en métal dans la zone ainsi gravée; - retrait de la deuxième couche de résine et de la couche de masquage par dissolution. Selon l'invention, un autre procédé de réalisation d'un transistor à effet de champ caractérisé en ce qu'il comporte les étapes suivantes: - réalisation sur un substrat semiconducteur de deux couches de semiconducteur dopées de source et de drain séparées par un espace; - réalisation d'au moins une couche d'isolant à la surface des couches de semiconducteur de source et de drain et sur les flancs de ces couches délimitant l'espace qui les sépare; - réalisation d'une deuxième couche d'isolant de façon à recouvrir les premières couches d'isolant et élimination de cet isolant de façon à ne conserver que cette deuxième couche d'isolant située sur les flancs des couches de semiconducteur de source et de drain préalablement recouvertes d'isolant; - réalisation d'une première couche de résine sur le substrat dans l'espace laissé libre par la deuxième couche d'isolant;; - réalisation sur l'ensemble d'au moins une deuxième couche de résine et d'une couche de masquage; - gravure, dans la couche de masquage et dans la deuxième couche de résine, d'une première ouverture d'une largeur déterminée, située au-dessus du flanc de la couche de semiconducteur de source et de l'espace séparant ce flanc du flanc de la couche de semiconducteur de drain et gravure de la deuxième couche d'isolant située sur le flanc de la couche de semiconducteur de source préalablement recouvertes d'isolant; - dépôt de la grille en métal dans la zone ainsi gravée; - retrait de la deuxième couche de résine et de la couche de masquage par dissolution. Les différents objets et caractéristiques de l'invention apparaitront plus clairement dans la description qui va suivre et dans les figures annexées qui représentent: - les figures 1 à 10, un exemple de procédé de réalisation selon l'invention; - la figure 11, un exemple de transistor à effet de champ selon l'invention; - les figures 12 à 18, un autre exemple de procédé de réalisation selon l'invention; - la figure 19, un transistor à effet de champ selon l'invention obtenu par le procédé des figures 12 à 18. Tout d'abord, la figure Il représente un exemple de transistor à effet de champ selon l'invention. II comporte une source SO et un drain DR tous deux dopés de type n+ et situés sur une couche de semiconducteur 1 dopée de type n. Entre la source SO et le drain DR est située la grille GR. La largeur 1 de la grille est réduite au minimum sur la couche 1. Par contre, la surface de prise de contact est agrandie en raison de la forme du type T ou type "champignon" de la grille ce qui réduit la résistance de grille. Par ailleurs, la surface de la grille sur la couche 1 n'est pas centrée entre la source et le drain. Sur la figure 1, elle est plus proche de la source que du drain ce qui permet de supporter une tension de claquage drain-source supérieure. De plus, la distance d de la grille à la source est calibrée par l'épaisseur de la couche de matériau isolant 4. En se reportant aux figures 1 à 10, on va maintenant décrire un exemple de procédé de réalisation du transistor de la figure 11. Tout d'abord, sur une couche 1 de matériau semiconducteur dopé (n par exemple), on réalise une couche 2 de semiconducteur fortement dopée (n+ par exemple). Sur cette couche on réalise une couche d'isolant 3, puis on grave une ouverture dans les couches 2 et 3 jusqu'à la couche 1 de façon à définir la source 2.SO et le drain 2.DR (figure 1). Cette ouverture peut être faite par gravure ionique réactive (RIE). Une deuxième couche d'isolant 4 est ensuite déposée de façon conforme. Cette couche d'isolant est gravée (figure 3) de façon anisotrope dans le sens vertical (gravure RIE). L'isolant de la couche 4 situé sur les couches 2.SO, 2.DR et sur la couche 1, est enlevé. Seul subsiste l'isolant qui recouvre les bords verticaux des couches 2.SO et 2.DR. L'isolant 4 restant permet ainsi de déterminer avec précision la distance source-grille. Un troisième isolant 5 de nature différente de celles des isolants précédents est déposé sur l'ensemble (figure 4). Comme on peut le voir sur la figure 4, cette couche présente une cuvette 7 située au-dessus de l'espace source-drain. L'étape suivante (figure 5) consiste à planariser la surface à l'aide d'une couche de résine 6, dont l'épaisseur sera très supérieure à la profondeur de la cuvette 7. Ensuite, la résine subit une attaque uniforme par RIE oxygène, la gravure est arrêtée lorsque la surface de l'échantillon est découverte. Seul l'endroit de la cuvette 7 reste rempli de résine (figure 6). Une couche de résine, ou un système bicouche 8, 9 destiné à favoriser le "lift off' ultérieur des métaux de la grille, est appliquée sur l'échantillon (figure 7). Une ouverture est réalisée, par photolitographie, audessus de l'espace sourcedrain du côté de la source. Ce positionnement est tolérant car cette ouverture qui détermine la "barre" horizontale de la grille en T, peut être décentrée côté source ou drain sans influencer les performances à condition que l'épaisseur du premier isolant soit importante pour ne pas introduire de capacité parasite. Après ouverture de la résine (figure 8), le troisième isolant 5 est gravé (figure 9) à l'aide d'une solution aqueuse. L'isolant est choisi de telle façon qu'il existe une sélectivité de gravure par rapport aux isolants 3 et 4 (on choisira classiquement pour l'isolant 5 de la silice qui se grave sélectivement dans l'acide fluorhydrique par rapport au nitrure de silicium, qui sera choisi pour les isolants 3 et 4). Une gravure de la couche active 1 peut être effectuée à ce moment là. L'ensemble est ensuite métallisé par évaporation (figure 10), puis trempé dans un solvant de la résine, seules les grilles en T restent métallisées (opération de lift off). On obtient ainsi la structure de la figure 11. L'étape de grille est terminée. La distance bord recess/bord grille, côté source, est fixée par l'épaisseur du deuxième isolant 4, la longueur de grille par le troisième isolant 5. Ces dépôts sont parfaitement maîtrisés et reproductibles, sur la plaque et de plaques à plaques. En se reportant aux figures 1 à 4 et 12 à 19, on va maintenant décrire une variante du procédé de réalisation selon l'invention. On réalise tout d'abord les étapes décrites précédemment et représentées par les figures 1 à 4. La structure étant recouverte de la troisième couche d'isolant 5, on grave celle-ci par une attaque anisotrope verticale (RIE). De l'isolant 5 subsiste verticalement contre l'isolant 4 (figure 12). L'ensemble est recouvert d'une couche de résine 6 (figure 13) puis est gravé, par gravure RIE oxygénée par exemple, de façon à ne conserver de la résine 6 que dans la partie comprise entre la source et le drain (figure 14). L'ensemble est ensuite recouvert (figure 15) de résines 8 et 9 comme cela a été fait en figure 7. De la même façon qu'en figure 8, une ouverture est réalisée par photolithographie dans une zone située au-dessus des couches 4 et 5 qui recouvrent le flanc de la couche 2.SO (figure 16). A travers cette ouverture on attaque la couche d'isolant 5 (figure 17). On a ainsi dégagé une faible surface de la couche 1 en vue de constituer la grille du transistor et de déterminer sa longueur. En figure 18, on réalise un dépôt métallique GR dans l'ouverture que l'on vient de faire. Enfin on enlève par dissolution les résines 8 et 9 et par suite la couche métallique qu'elle porte (lift off). On obtient le composant de la figure 19. L'invention s'inscrit plus particulièrement dans le cadre de la technologie des transistors à effet de champ, à base de matériaux GaAs, InP, SiC, destinés à l'amplification de puissance à fréquences élevées. Elle permet ainsi d'obtenir des grilles submicroniques ou microniques, faiblement résistives, à profil en T, positionnées de telle façon que la résistance de source (Rs) soit faible, et que la tension de fonctionnement (Vds) soit importante, la grille est décentrée dans le "recess" côté source à l'aide d'une technologie garantissant une reproductibilité des performances de plaques à plaques, sur toute la surface de la plaque et ne nécessitant pas de moyens techniques importants comme un masqueur électronique. REVENDICATIONS 1. Transistor à effet de champ caractérisé en ce que la grille est décentrée dans la gravure de la couche de contact par rapport à la source et au drain. 2. Transistor à effet de champ selon la revendication 1, caractérisé en ce que la grille est plus proche de la source que du drain. 3. Transistor à effet de champ selon la revendication 1, caractérisé en ce que la grille a des dimensions dans le plan du canal de l'ordre du ou de quelques micromètres ou inférieur au micromètre. 4. Transistor à effet de champ selon la revendication 3, caractérisé en ce que la section de la grille selon un plan perpendiculaire au plan du canal a la forme d'un T ou d'un "champignon". 5. Transistor à effet de champ selon la revendication 2, caractérisé en ce qu'il comporte sur la région du canal: - entre la source (2.SO) et la grille (GR) : un premier matériau isolant (4); - entre la grille (GR) et le drain (2.DR) successivement : une absence de matériau, un deuxième matériau isolant (5) et un premier matériau isolant (4). 6. Transistor à effet de champ selon la revendication 5, caractérisé en ce que la longueur de la grille mesurée selon la direction longitudinale du canal est égale à l'épaisseur du deuxième matériau isolant (5) mesuré selon la même direction. 7. Procédé de réalisation d'un transistor à effet de champ caractérisé en ce qu'il comporte les étapes suivantes: - réalisation sur un substrat (1) à semiconducteur de deux couches de semiconducteur dopées de source et de drain (2.SO, 2.DR) séparées par un espace; - réalisation d'au moins une première couche d'isolant (3, 4) à la surface des couches de semiconducteur de source et de drain (2.SO et 2.DR) et sur les flancs de ces couches délimitant l'espace qui les sépare; - réalisation d'une deuxième couche d'isolant (5) avec formation d'une cuvette (7) à la surface de cette couche au-dessus de l'espace qui sépare les couches de semiconducteur de source et de drain; - réalisation d'une première couche de résine (6) dans la cuvette (7); - réalisation sur l'ensemble d'au moins une deuxième couche de résine et d'une couche de masquage (8, 9);; - gravure dans la couche de masquage (9) et dans la deuxième couche de résine (8) d'une ouverture (11) plus large que l'espace existant entre la première couche de résine (6) et la première couche d'isolant (3, 4), et gravure de la deuxième couche d'isolant (5) jusqu'au substrat ; - dépôt de la grille en métal (GR) dans la zone ainsi gravée; - retrait des deux couches de résine (8, 9) et de la couche de métallisation (10). 8. Procédé selon la revendication 7, caractérisé en ce que la gravure est réalisée au-dessus de l'espace séparant la première couche de résine (6) et la première couche d'isolant recouvrant la couche de semiconducteur de source (2.SO). 9. Procédé de réalisation d'un transistor à effet de champ caractérisé en ce qu'il comporte les étapes suivantes: - réalisation sur un substrat (1) à semiconducteur de deux couches de semiconducteur dopées de source et de drain (2.SO, 2.DR) séparées par un espace; - réalisation d'au moins une première couche d'isolant (3, 4) à la surface des couches de semiconducteur de source et de drain (2.SO et 2.DR) et sur les flancs de ces couches délimitant l'espace qui les sépare; - réalisation d'une deuxième couche d'isolant (5) de façon à recouvrir la première couche d'isolant (3, 4) et élimination de cet isolant de façon à ne conserver que cette deuxième couche d'isolant située sur les flancs des couches de semiconducteur de source et de drain (2.SO, 2.DR);; - réalisation d'une première couche de résine sur le substrat dans l'espace laissé libre par la deuxième couche d'isolant; - réalisation sur l'ensemble d'au moins une deuxième couche de résine (8) et d'une couche de masquage (9); - gravure, dans la couche de masquage et dans la deuxième couche de résine (8, 9), d'une première ouverture (11) d'une largeur déterminée, située au-dessus du flanc de la couche de semiconducteur de source (2.SO) et de l'espace séparant ce flanc du flanc de la couche de semiconducteur de drain (2.DR) et gravure de la deuxième couche d'isolant (5) située sur le flanc de la couche de semiconducteur de source; - dépôt de la grille en métal (GR) dans la zone ainsi gravée; - retrait des deux couches de résine (8, 9) et de la couche de métallisation (10) par dissolution. 10. Procédé selon l'une des revendications 7 ou 9, caractérisé en ce que l'étape de réalisation de la deuxième couche de résine (8, 9) comporte la réalisation de deux couches de résines différentes successives.