Brevet FR2737637A1 — publié le 19970207

MRI DE CC-MIIATION ENTRE E DEUX GROUPES DE MULTIPLEX La présente invention concerne une matrice de commutation entre deux groupes de multiplex de plusieurs canaux, respectivement d'entrée et de sortie. On entend par multiplex au sens de la présente invention une transmission en multiplex par division du temps (TDM). Dans une telle transmission en multiplex par division du temps, une trame de multiplex est divisée en intervalles de temps TS, par exemple trente-deux, et chaque intervalle de temps comporte un nombre déterminé de bits, par exemple huit. Pour transmettre un canal donné, on lui affecte un ou plusieurs intervalles de temps TS en fonction du débit souhaité. Dans une application à la téléphonie, ou à la transmission de données numériques par l'intermédiaire du réseau téléphonique, la durée d'une trame de multiplex de trente-deux intervalles de temps TS est normalisée à 125 microsecondes et chaque intervalle de temps TS comprend huit bits. Le débit global d'un tel multiplex est de 2,048 Mbits/s et le débit d'un intervalle de temps TS donné est de 64 kbits/s. Plusieurs communications sont généralement véhiculées par un tel multiplex. Le rôle d'une matrice de commutation est alors d'aiguiller ces différentes communications qui arrivent en étant véhiculées par plusieurs multiplex entrants, par exemple huit, vers un même nombre de multiplex sortants, par exemple au sein d'un central téléphonique, pour assurer la connexion entre deux abonnés, qu'il s'agisse d'une transmission de parole ou de données numériques. Dans le cas de la parole, celle-ci peut être échantillonnée et transmise par la matrice de commutation. On fera référence dans ce qui suit à une matrice de commutation entre huit multiplex entrants et huit multiplex sortants, chaque multiplex étant constitué de trente-deux intervalles de temps comprenant chacun huit bits. La figure 1 illustre un exemple de réalisation d'une matrice de commutation classique 1 fonctionnant sans blocage au sens strict pour des transmissions d'un débit maximal de 64 kbits/s. La matrice 1 comprend huit jonctions d'entrée JEg à JE7 et huit jonctions de sortie JSo à JS7. Chacun des huit multiplex entrants arrive sur une jonction d'entrée JEk et chacun des huit multiplex sortants est fourni par une jonction de sortie JS1. Chaque intervalle de temps TS est identifié au sein de la matrice 1 par une adresse sur huit bits. Trois bits de cette adresse identifient le numéro du multiplex, ou de la jonction, tandis que cinq bits identifient le numéro de l'intervalle de temps TS dans la trame du multiplex considéré. Pour des communications bidirectionnelles, par exemple la parole, un même abonné se voit affecter un intervalle de temps ITSi d'un multiplex entrant ainsi qu'un intervalle de temps OTSj d'un multiplex sortant. Ces intervalles de temps sont véhiculés par des jonctions, ou multiplex, respectivement d'entrée JEk et de sortie JS1. Si on considère qu'un multiplex entrant est relié à la jonction JEo et que l'intervalle de temps ITS4 de ce multiplex est affecté à un abonné M durant une communication bidirectionnelle, l'intervalle de temps OTS4 du multiplex sortant relié à la jonction JSo est également affecté à cet abonné M. Une matrice de commutation est dite sans blocage au sens strict si, lorsqu'un abonné M souhaite entrer en communica- tion avec un abonné N et que ce dernier est libre, la matrice met les deux abonnés en communication sans autre condition. La figure 2 illustre un exemple classique de réalisation d'une matrice de commutation telle que représentée à la figure 1. La matrice 1 est réalisée au moyen de deux mémoires de deux cents cinquante-six mots de huit bits. Une mémoire d'affectation 2 est destinée à contenir les chemins des différentes transmissions, c'est-à-dire l'intervalle de temps ITSi d'un multiplex entrant qui est associé, pour une communication donnée, à un intervalle de temps OTSj d'un multiplex sortant. Une mémoire 3 est destinée à stocker les huit bits de chaque intervalle de temps ITSi relatifs aux différentes transmissions qui arrivent en multiplex sur les jonctions JEg à JE7 pour qu'ils puissent être aiguillés vers les jonctions JSo à JS7 en fonction des destinataires. La mémoire 3 reçoit, par l'intermédiaire d'un convertisseur série/parallèle 4, les données (les huit bits de chaque intervalle de temps ITSi) arrivant sur les jonctions JEg à JE7. Elle les délivre, par l'intermédiaire d'un convertisseur parallèle/série 5, sur les jonctions JSo à JS7. L'adressage de la mémoire 3 s'effectue par l'identification des intervalles de temps ITSi entrants. En d'autres termes, l'adresse sur huit bits comprend le numéro i de 1' intervalle de temps ITSi sur cinq bits de poids fort et le numéro k de la jonction d'entrée JEk sur trois bits de poids faible. L'entrée d'adresses A de la mémoire 3 est reliée à la sortie d'un premier multiplexeur 6 à deux entrées dont le rôle est de délivrer, à chaque temps bit, une adresse d'écriture et une adresse de lecture. En d'autres termes, la sélection de l'entrée du multiplexeur 6 change à chaque demi-temps bit en étant, par exemple, commandée par une horloge bit HB au rythme des bits dans les trames des multiplex. Ainsi, à chaque temps bit, un mot de huit bits, correspondant au contenu d'un intervalle de temps ITSi d'un multiplex entrant et délivré par le convertisseur 4 sur une entrée de données D de la mémoire 3, est écrit dans cette dernière et un mot de huit bits, correspondant au contenu d'un intervalle de temps OTSj d'un multiplex sortant, est délivré sur une sortie de données D de la mémoire 3 à l'attention du convertisseur 5.La durée d'un cycle d'écriture ou de lecture de la mémoire 3 est, au maximum, d'un demi-temps bit. L'adresse d'écriture dans la mémoire 3 est fournie par un premier compteur 7 sur huit bits incrémenté au rythme de l'horloge bit HB (par exemple 2,048 MHz) et synchronisé au début de chaque trame de multiplex. Le compteur 7 n'est pas remis à zéro par le signal FS de synchronisation de trame mais est initialisé, en fonction du temps Te nécessaire à la mise en parallèle par le convertisseur 4. La valeur d'initialisation est choisie pour que, lorsque le compteur 7 est à zéro, les huit bits présents en entrée de données D de la mémoire 3 correspondent au premier intervalle de temps ITS0 du premier multiplex entrant sur la jonction d'entrée JEo. Ce temps correspond, en pratique, généralement à huit temps bit. L'adresse de lecture de la mémoire 3 est fournie par la lecture de la mémoire 2. En d'autres termes, les mots de données en sortie D de la mémoire 2 constituent les adresses de lecture de la mémoire 3. La durée d'un cycle d'écriture ou de lecture de la mémoire 2 est, comme pour la mémoire 3, au maximum d'un demitemps bit. L'adressage de la mémoire 2 s'effectue par l'identification des intervalles de temps OTSj sortants. En d'autres termes, l'adresse sur huit bits comprend le numéro i de l'intervalle de temps sortant OTSj sur cinq bits de poids fort et le numéro 1 de la jonction de sortie JS1 sur trois bits de poids faible. L'entrée d'adresses A de la mémoire 2 est reliée à la sortie d'un deuxième multiplexeur 8 à deux entrées. Une première entrée reçoit une adresse délivrée par un microprocesseur gP (non représenté) et une seconde entrée reçoit une adresse délivrée par un deuxième compteur 9 sur huit bits. La sélection de l'entrée du multiplexeur 8 est effectuée par le microprocesseur pour lui permettre, au début d'une nouvelle communication, d'indiquer le chemin de cette communication. Au début de chaque nouvelle communication, le microprocesseur adresse la mémoire 2 en fonction de l'abonné destinataire et écrit dans cette mémoire, l'adresse de l'abonné d'origine. Pour une communication bidirectionnelle, le microprocesseur doit effectuer deux cycles d'écriture au début de chaque nouvelle communication. La lecture de la mémoire 2 est cyclique. Elle est effectuée en fonction des adresses des abonnés destinataires, c'est-à-dire des intervalles de temps OTSj des multiplex sortants, au moyen du compteur 9. Ce compteur 9 est, comme le compteur 7, incrémenté par l'horloge bit HB et synchronisé à chaque début de trame. Comme le compteur 7, le compteur 9 n'est pas remis à zéro par le signal FS de synchronisation de trame. Il est initialisé en fonction du temps 7s nécessaire à la mise en série par le convertisseur 5 qui correspond, en pratique, généralement à huit temps bit. La valeur d'initialisation est choisie pour que, lorsque le compteur 9 est à zéro, le bit présent sur chaque jonction de sortie JSo à JS7 corresponde au premier bit du premier intervalle de temps ITS0 de chaque multiplex entrant. Comme les mémoires 2 et 3 sont lues au rythme de l'horloge bits HB, les compteurs 7 et 9 sont en fait déphasés de dixsept temps bit (huit temps bit pour chaque convertisseur et un temps bit pour la mémoire 3). Ce déphasage correspond à la durée minimale de traversée de la matrice 1, le compteur 9 étant en avance par rapport au compteur 7. Les multiplex entrants et sortants sont ainsi synchronisés sur le même signal FS de synchronisation de trame. Pour des raisons de clarté, tous les signaux et liaisons d'horloge n'ont pas été représentés. En particulier, les convertisseurs 4 et 5 fonctionnent également au rythme de l'horloge bit HB. Si une telle matrice permet un fonctionnement sans blocage au sens strict pour des transmissions dont le débit n'excède pas 64 kbits/s, elle ne peut être employée pour des trames de multiplex dans lesquelles plusieurs intervalles de temps TS sont affectés à un même canal de transmission. En effet, dès qu'une transmission doit occuper plusieurs intervalles de temps TS d'un multiplex, par exemple deux pour une transmission à 128 kbits/s, une telle matrice ne permet pas de respecter l'intégrité de la séquence de la transmission tout en étant sans blocage au sens strict. De fait, comme les compteurs 7 et 9 sont déphasés de dix-sept temps bit, l'intégrité des séquences ne peut être respectée que si le microprocesseur s'assure que les intervalles de temps OTSj d'une jonction de sortie JS1 affectée à un canal de transmission donné sont distants d'au moins trois intervalles de temps TS de ceux ITSi constituant le canal de transmission sur la jonction d'entrée JEk. Le microprocesseur doit, de plus, s'assurer que les intervalles de temps, respectivement ITSi et OTSj, soient dans le même ordre sur les jonctions, respectivement d'entrée JEk et de sortie JS1. La matrice 1 n'est alors plus sans blocage au sens strict. La figure 3 illustre un exemple de communication unidirectionnelle d'un abonné M vers un abonné N sur un canal à 128 kbits/s, constitué par deux intervalles de temps TS d'un même multiplex. L'abonné M se voit, par exemple, attribuer les intervalles de temps ITS4 et ITS20 de la jonction d'entrée JEo et l'abonné N se voit, par exemple, attribuer les intervalles de temps OTS10 et OTS21 de la jonction de sortie JS3. La figure 3 représente, sous forme de chronogrammes, l'état des compteurs 7 et 9, le contenu des intervalles de temps entrants ITS4 et ITS20, respectivement sortants OTS10 et OTS21, affectés à cette communication sur des jonctions, respectivement d'entrée JEo et de sortie JS3, et le contenu des adresses (ITS4, JEo) et (ITS20, JEo) de la mémoire 3. Les instants d'écriture et de lecture de la mémoire 3 ont été représentés par des flèches en pointillés. Pour des raisons de clarté, les chronogrammes de la figure 3 ne sont pas à l'échelle et on n'a pas représenté l'écart d'un demi-temps bit entre les cycles d'écriture et de lecture se produisant pendant un même temps bit. Comme la durée minimale de traversée de la matrice 1 est de dix-sept temps bit, tous les mots de huit bits contenus dans les intervalles de temps ITS20 de la jonction JEg sont transférés dans les intervalles de temps OTS21 de la jonction JS3, mais avec un retard d'une trame par rapport aux mots contenus dans les intervalles de temps ITS4 de la jonction JEo qui sont transférés dans les intervalles de temps OTS10 de la jonction JS3. Un message émis par l'abonné M, par exemple selon une séquence UVWXYZ, où chaque lettre représente un mot de huit bits et en supposant que ce message constitue l'intégralité de la séquence précédée d'un mot "T" et suivie d'un mot "A", deviendra, sur la jonction de sortie JS3, UTWVYXAZ. En effet, l'écriture des mots "U", "W" et "Y" s'effectue, dans trois trames successives à l'adresse (ITS4, JEo) de la mémoire 3, à l'apparition du compte 00100 000 (ITS4, JEo) sur le compteur 7. L'écriture des mots "V", "X" et "Z" s'effectue, dans trois trames successives à l'adresse (ITS20, JEo) de la mémoire 3, à l'apparition du compte 10100 000 (ITS20, JEo) sur le compteur 7. La lecture de chaque mot "U", "W" et "Y" s'effectue, durant la trame où il a été écrit, à l'apparition du compte 01010 011 (OTS10, JS3) sur le compteur 9 qui adresse la mémoire 2 pour qu'elle délivre l'adresse 00100 000 (ITS4, JEo) de lecture de la mémoire 3. Par contre, la lecture de chaque mot "V", "X" et "Z" s'effectue, durant la trame qui suit celle où il a été écrit, à l'apparition du compte 10101 011 (OTS21, JS3) sur le compteur 9 qui adresse la mémoire 2 pour qu'elle délivre l'adresse 10100 000 (ITS20, JEo) de lecture de la mémoire 3. En effet, l'avance de dix-sept temps bit du compteur 9 par rapport au compteur 7 conduit à ce que le compte 10101 011 apparaît sur le compteur 9 avant que le compte 10100 000 apparaisse sur le compteur 7. Le décalage entre les intervalles de temps ITS4 et ITS20 de la jonction d'entrée JEO et les comptes, respectivement 00100 000 et 10100 000 sur le compteur 7, correspond au temps Te de mise en parallèle des données par le convertisseur 4. De même, le décalage entre l'apparition des comptes 01010 011 et 10101 011 sur le compteur 9 et les intervalles de temps, respectivement OTS10 et OTS21 de la jonction JS3, correspond au temps T5 de sérialisation des données par le convertisseur 5. Selon un premier aspect, la présente invention vise à proposer une matrice de commutation sans blocage au sens strict avec préservation de l'intégrité des séquences de multiplex dans lesquels plusieurs intervalles de temps peuvent être affectés à un même canal de transmission. L'invention vise également à proposer une matrice de commutation dont le fonctionnement est paramétrable selon que le canal de transmission comprend un seul intervalle de temps TS par trame d'un multiplex ou comprend plusieurs intervalles de temps TS d'un même multiplex. L'invention vise également à proposer une matrice de commutation dans laquelle le microprocesseur n'intervient qu'une seule fois pour définir les deux chemins d'une transmission bidirectionnelle. L'invention vise également à proposer la réalisation d'une telle matrice de commutation en minimisant le nombre de composants nécessaires. L'invention vise également à proposer la réalisation d'une telle matrice de commutation sans qu'il soit nécessaire d'avoir recours à des signaux d'horloge supplémentaires, ni à des mémoires plus rapides que celles utilisées dans des matrices ne fonctionnant que pour des canaux de 64 kbits/s. Selon un deuxième aspect, l'invention vise à proposer une matrice de commutation qui permette de vérifier aisément l'établissement d'un chemin de communication bidirectionnel entre deux abonnés séparés par au moins deux matrices de commutation. L'invention vise également à permettre d'effectuer une telle vérification sans avoir recours au microprocesseur pendant la vérification. L'invention vise en outre à permettre une telle vérification à partir d'une de ces deux matrices et indépendamment de la constitution d'autres matrices de commutation éventuellement comprises entre ces deux matrices entre lesquelles le chemin est testé. Pour atteindre ces objets, la présente invention prévoit, selon un premier aspect, une matrice de commutation entre deux groupes, respectivement d'entrée et de sortie, d'au moins deux multiplex par division du temps, comportant trois zones de mémorisation temporaire de données arrivant en multiplex sur des jonctions d'entrée pour délivrer ces données en multiplex sur des jonctions de sortie en fonction d'une affectation de chaque intervalle de temps d'un multiplex d'entrée à un intervalle de temps d'un multiplex de sortie, une première zone étant destinée à recevoir les données relatives aux transmissions au fur et à mesure qu'elles sont délivrées par un convertisseur série/parallèle recevant lesdites jonctions d'entrée et à permettre, au moins lorsque les données appartiennent à un canal de transmission comprenant plusieurs intervalles de temps d'un même multiplex, un transfert des données dans l'une des deux autres zones de mémorisation en fonction de l'ordre pair ou impair de la trame du multiplex qu'elle contient. Selon un mode de réalisation de la présente invention, lesdites trois zones de mémorisation sont réunies au sein d'une même mémoire, la sélection d'une zone de mémorisation s'effectuant par les deux bits de poids fort de l'adresse de lecture ou d'écriture de cette mémoire. Selon un mode de réalisation de la présente invention, chacune desdites zones de mémorisation est constituée d'une mémoire distincte. Selon un mode de réalisation de la présente invention, la matrice comporte également une mémoire d'affectation, programmable par un microprocesseur et qui contient, pour chaque intervalle de temps sortant devant être envoyé sur une desdites jonctions de sortie par l'intermédiaire d'un convertisseur parallèle/série, outre l'adresse d'un intervalle de temps entrant qui y est associée et qui est stockée à l'adresse de l'intervalle de temps sortant, un bit supplémentaire dont l'état distingue un canal de transmission comprenant un seul intervalle de temps d'un canal de transmission comprenant plusieurs intervalles de temps d'un même multiplex. Selon un mode de réalisation de la présente invention, un mot de données associé à un canal de transmission comprenant un seul intervalle de temps par trame d'un multiplex est lu, dans ladite première zone de mémorisation, à l'adresse délivrée par ladite mémoire d'affectation pour être envoyé directement audit convertisseur parallèle/série. Selon un mode de réalisation de la présente invention, l'adresse d'écriture dans ladite première zone de mémorisation est délivrée par un premier compteur, 1' adresse de lecture dans ladite première zone de mémorisation étant obtenue au moins à partir d'un second compteur associé à ladite mémoire d'affectation et ledit second compteur étant en avance par rapport audit premier compteur d'une valeur telle que les trames de multiplex délivrées sur lesdites jonctions de sortie sont synchrones avec les trames de multiplex arrivant sur lesdites jonctions d'entrée. Selon un mode de réalisation de la présente invention, ledit premier compteur est un compteur sur dix bits dont les huit bits de poids faible représentent l'adresse d'écriture, au sein d'une zone de mémorisation identifiée par les deux bits de poids fort dudit premier compteur, d'un mot contenu dans un intervalle de temps entrant, ledit premier compteur étant configuré pour que les deux bits de poids fort prennent la valeur zéro à la suite de la valeur deux. Selon un mode de réalisation de la présente invention, les huit bits de poids faible de l'adresse de lecture d'un mot destiné à être délivré sur une desdites jonctions de sortie et contenu dans une desdites zones de mémorisation sont délivrés par ladite mémoire d'affectation, les deux bits de poids fort de cette adresse étant délivrés, selon l'état dudit bit supplémentaire du mot extrait de ladite mémoire d'affectation, par les deux bits de poids fort dudit premier compteur ou par un opérateur prenant en compte le déphasage entre les deux compteurs. Selon un mode de réalisation de la présente invention, l'adresse de lecture dans la première mémoire et d'écriture dans une des deux autres mémoires est, au moins pour des canaux de transmission comprenant plusieurs intervalles de temps d'un même multiplex, délivrée par ledit second compteur, l'adresse de lecture dans l'autre des deux autres mémoires étant alors délivrée par ladite mémoire d'affectation. Selon un mode de réalisation de la présente invention, ledit microprocesseur délivre, lors de l'écriture d'une adresse d'un intervalle de temps entrant dans la mémoire d'affectation à l'adresse d'un intervalle de temps sortant, un bit indicateur d'une transmission bidirectionnelle permettant d'effectuer, après cette écriture, une inversion de l'adresse et de la donnée envoyée par le microprocesseur pour écrire, à l'adresse de l'intervalle de temps entrant, l'adresse de l'intervalle de temps sortant. Selon un mode de réalisation de la présente invention, ladite mémoire d'affectation et lesdites zones de mémorisation ont une durée de cycle de lecture ou d'écriture d'au maximum un demi-temps bit, la sélection éventuelle entre les adresses de lecture ou d'écriture desdites zones de mémorisation étant réalisée au moyen de multiplexeurs d'au moins deux entrées dont la sélection est effectuée à partir de l'horloge bit des multiplex. Selon un deuxième aspect, la présente invention prévoit que la matrice est associée à des moyens propres à vérifier l'établissement d'une liaison bidirectionnelle entre deux abonnés jusqu'à une autre matrice de commutation située sur le chemin de la transmission entre ces deux abonnés. Selon un mode de réalisation de la présente invention, lesdits moyens sont constitués d'un générateur d'une séquence pseudo-aléatoire et d'un analyseur de cette séquence pseudoaléatoire, ladite séquence pseudo-aléatoire étant générée par un registre à décalage associé audit générateur. Selon un mode de réalisation de la présente invention, ladite mémoire d'affectation contient, à l'adresse de chaque intervalle de temps sortant, un bit de configuration de la matrice dans un mode de bouclage où elle renvoie, sur un intervalle de temps entrant, le contenu d'un intervalle de temps sortant de même rang. Selon un mode de réalisation de la présente invention, ledit convertisseur série/parallèle reçoit une sortie d'un multiplexeur de bouclage qui sélectionne, en fonction de l'état dudit bit de configuration, une jonction d'entrée ou une jonction de sortie de même rang. Selon un mode de réalisation de la présente invention, ladite mémoire d'affectation contient, en outre, à l'adresse de chaque intervalle de temps sortant, deux bits de validation, respectivement, dudit générateur et dudit analyseur de la séquence pseudo-aléatoire. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles les figures 1 à 3 qui ont été décrites précédemment sont destinées à exposer l'état de la technique et le problème posé ; la figure 4 représente, sous forme de schéma-blocs, un premier mode de réalisation d'une matrice de commutation selon un premier aspect de la présente invention ; la figure 5 illustre, sous forme de chronogrammes, le fonctionnement d'une matrice de commutation telle que représentée à la figure 4 la figure 6 représente, sous forme de schéma-blocs, un deuxième mode de réalisation d'une matrice de commutation selon le premier aspect de la présente invention ;; la figure 7 illustre, sous forme de chronogrammes, le fonctionnement d'une matrice de commutation telle que représentée à la figure 6 ; la figure 8 illustre, sous forme de schéma-blocs, un deuxième aspect de la présente invention ; et la figure 9 représente, partiellement et sous forme de schéma-blocs, un mode de réalisation d'une matrice de commutation selon le deuxième aspect de la présente invention. Pour des raisons de clarté, seuls les éléments et liaisons nécessaires à la compréhension de l'invention ont été représentés. Pour les mêmes raisons, les chronogrammes des figures 5 et 7 ne sont pas à l'échelle et les mêmes éléments ont été désignés par les mêmes références aux différentes figures. La figure 4 illustre le schéma de principe d'un premier mode de réalisation d'une matrice de commutation, selon l'invention, appliquée à deux groupes de huit multiplex par division du temps en trente-deux intervalles de temps TS contenant chacun huit bits. Une caractéristique de la présente invention est d'organiser la mémorisation des données relatives aux transmissions, non plus dans une mémoire de deux cents cinquante-six mots de huit bits, mais dans trois mémoires 10, 11 et 12 de deux cents cinquante-six mots de huit bits, ou trois zones d'une mémoire. Une matrice selon le mode de réalisation de l'invention tel que représenté à la figure 4 comprend, comme précédemment, un convertisseur série/parallèle 4, un convertisseur parallèle/série 5, une mémoire 2 d'affectation des intervalles de temps entrants ITSi à des intervalles de temps sortants OTSj, deux compteurs 7 et 9 et deux multiplexeurs 6 et 8. Un premier multiplexeur 6 et un premier compteur 7 sont associés à une première mémoire 10 selon l'invention. La mémoire 10 reçoit les données délivrées par le convertisseur série/parallèle 4 dont les entrées correspondent aux jonctions d'entrées JEg à JE7 de la matrice. La durée d'un cycle d'écriture ou de lecture de la mémoire 10 est, au maximum, d'un demi-temps bit. La mémoire 10 est adressée, en écriture, à chaque premier demi-temps bit par le compteur 7 et, en lecture, à chaque deuxième demi-temps bit par le compteur 9. La sélection entre les adresses de lecture et d'écriture s'effectue au moyen du multiplexeur 6 qui peut être commandé par le signal d'horloge bit HB. Le compteur 7 est un compteur sur huit bits incrémenté par l'horloge bit HB et synchronisé sur un signal FS de synchronisation de trame. Son initialisation à chaque début de trame est, comme précédemment, fonction du temps Te nécessaire à la mise en parallèle des données par le convertisseur 4. La valeur d'initialisation est choisie pour que le passage à zéro du compteur 7 corresponde, en entrée de données D de la mémoire 10, à l'arrivée du premier intervalle de temps ITS0 du multiplex entrant sur la jonction JEO. La mémoire 10 joue le rôle d'une mémoire de synchronisation pour deux autres mémoires 11 et 12. La commutation proprement dite s'effectue, selon l'invention et au moins pour des canaux de transmission comprenant plusieurs intervalles de temps TS d'un même multiplex, à partir de ces mémoires 11 et 12. Les mémoires 11 et 12 reçoivent leurs données de la mémoire 10 et délivrent ces données au convertisseur parallèle/série 5. Les mémoires 11 et 12 sont destinées à contenir les données relatives à chaque intervalle de temps TS, une trame sur deux. En d'autres termes, les données lues dans la mémoire 10 comme provenant des multiplex entrants sont écrites dans la mémoire, par exemple 11, pendant les trames paires et dans la mémoire, par exemple 12, pendant les trames impaires. De même, ces données sont lues pour être délivrées vers les multiplex sortants, depuis la mémoire 11 ou depuis la mémoire 12, en fonction du rang pair ou impair de la trame à délivrer. On écrit les données relatives à une trame dans une des mémoires 11 ou 12 pendant qu'on lit les données relatives à l'autre trame dans l'autre mémoire 12 ou 11. Les mémoires 11 et 12 sont adressées en écriture par le compteur 9. En d'autres termes, lorsqu'un mot est lu dans la mémoire 10, ce mot est écrit à la même adresse dans celle des mémoires 11 et 12 qui constitue la mémoire d'écriture pendant la trame courante. En lecture, les mémoires 11 et 12 sont adressées par un mot contenu dans la mémoire 2 et représentant l'adresse de l'intervalle de temps ITSi de la jonction d'entrée JEk auquel est associé l'intervalle de temps OTSj sortant sur la jonction JS1. Selon l'invention, un troisième multiplexeur 13 à deux entrées sert à sélectionner, à chaque demi-temps bit, l'adresse de lecture, respectivement d'écriture, des mémoires, par exemple respectivement 11 et 12, entre le mot lu dans la mémoire 2 et le résultat du compteur 9. La durée d'un cycle d'écriture ou de lecture des mémoires 11 et 12 est, au maximum, d'un demi-temps bit. A chaque premier demi-temps bit, le multiplexeur 13 sélectionne l'adresse lue dans la mémoire 2 pour la lecture de celle des mémoires 11 ou 12 qui sert à générer les multiplex sortants de la trame courante. A chaque deuxième demi-temps bit, le multiplexeur 13 sélectionne l'adresse délivrée par le compteur 9 pour permettre l'écriture, dans l'autre des mémoires 11 et 12, du mot lu dans la mémoire 10 à la même adresse. L'entrée de commande du multiplexeur 13 peut donc recevoir, comme le multiplexeur 6, l'horloge bit HB. La mémoire 2 est, comme précédemment, associée au compteur 9 et au multiplexeur 8 et son fonctionnement est similaire à celui décrit en relation avec la figure 2. L'écriture des adresses des intervalles de temps ITSi des multiplex entrants est effectuée, à chaque nouvelle communication, par un microprocesseur gP (non représenté). Ce microprocesseur commande le multiplexeur 8 et fournit également l'adresse de l'intervalle de temps OTSj du multiplex sortant auquel doit être associé l'adresse de l'intervalle de temps ITSi du multiplex entrant. Selon l'invention, l'écriture d'un chemin bidirectionnel dans la mémoire 2 d'affectation des intervalles de temps TS s'effectue au moyen d'une seule donnée et d'une seule adresse délivrée par le microprocesseur. Pour ce faire, le microprocesseur qui délivre deux mots de huit bits à l'attention de la mémoire 2 (l'adresse d'écriture ainsi que la donnée devant être écrite à cette adresse) envoie un bit BID supplémentaire qui est positionné à "1" en cas de transmission bidirectionnelle. Lorsque ce bit BID est dans un état "1", deux cycles d'écriture dans la mémoire 2 sont générés. Les deux mots envoyés par le microprocesseur constituent, lors d'un premier cycle, respectivement l'adresse et la donnée et, lors d'un second cycle, respectivement la donnée et l'adresse. On économise ainsi du temps de travail du microprocesseur qui n'envoie qu'une seule fois des mots pour définir une transmission bidirectionnelle. Les moyens (non représentés) susceptibles d'être utilisés pour réaliser, en présence du bit BID à l'état "1", l'inversion de la donnée et de l'adresse délivrées par le microprocesseur, sont par exemple deux multiplexeurs à deux entrées recevant chacun les deux mots délivrés par le microprocesseur. Les sorties de ces multiplexeurs sont respectivement reliées aux entrées d'adresses A et de données D de la mémoire 2. Lorsque le bit BID est à l'état "0", seule une première entrée de chaque multiplexeur est sélectionnée. Lorsque le bit BID est à l'état "1", cette première entrée est sélectionnée lors d'un premier temps bit tandis que la seconde entrée est sélectionnée lors du temps bit suivant. Les adresses de lecture de la mémoire 2 sont délivrées par le compteur 9. Le compteur 9 est incrémenté par l'horloge bit HB et synchronisé par le signal de synchronisation de trame FS. De préférence, le compteur 9 est un compteur sur neuf bits. Les huit bits de poids faible sont initialisés à chaque début de trame à une valeur choisie pour que les trames qui sont délivrées par le convertisseur parallèle/série 5 soient synchrones avec les trames qui arrivent sur la matrice. Cette valeur dépend notamment du temps xs nécessaire à la sérialisation des données par le convertisseur 5. La durée d'un cycle d'écriture ou de lecture de la mémoire 2 est, au maximum, d'un demi-temps bit. Le neuvième bit de poids fort est, selon l'invention, utilisé pour commander les mémoires 11 et 12 en lecture ou en écriture. La commande (non représentée) en lecture et en écriture des mémoires 11 et 12, donc la sélection de celles des mémoires 11 et 12 qui est en lecture, respectivement en écriture, est effectuée au moyen du neuvième bit du compteur 9. On utilise, selon l'invention, ce neuvième bit de poids fort qui n'est pas réinitialisé par le signal FS et qui indique donc, arbitrairement, par exemple la mémoire qui est en écriture. L'emploi de ce neuvième bit présente l'avantage d'éviter un recours à un multiplexeur en entrée de données des mémoires 11 et 12. Les commandes en lecture et en écriture des différentes mémoires n'ont pas été représentées. Leur réalisation par des moyens classiques est à la portée de l'homme du métier en fonction des indications fonctionnelles données ci-dessus. Les compteurs 7 et 9 sont, comme précédemment, déphasés de dix-sept temps bit qui correspondent aux huit temps bit apportés par chaque convertisseur 4 et 5 et au temps bit apporté par la mémoire 10. Une caractéristique de la présente invention est que, comme les données lues dans la mémoire 10 sont désormais électriquement synchrones avec les données lues dans les mémoires 11 et 12, l'adressage des mémoires 11 et 12 est effectué, aussi bien en lecture qu'en écriture, à partir du résultat du compteur 9. Le résultat du compteur 9 est directement utilisé pour l'écriture tandis qu'il est utilisé, par l'intermédiaire de la mémoire 2, pour la lecture. Un avantage de l'emploi des deux mémoires 11 et 12 est qu'elles permettent de respecter l'intégrité des séquences contenues dans des canaux des multiplex, même si ces canaux comprennent plusieurs intervalles de temps TS et ce, tout en conservant une matrice sans blocage au sens strict. En effet, en reprenant l'exemple précédant d'un message UVWXYZ transmis sur un canal à 128 kbits/s comprenant les intervalles de temps ITS4 et ITS20 d'un multiplex entrant sur la jonction JEg et devant être délivré sur les intervalles de temps OTS10 et OTS21 d'un multiplex sortant sur la jonction JS3, l'intégrité de la séquence de ce message est respectée. La figure 5 représente, sous forme de chronogrammes, l'état des compteurs 7 et 9, le contenu des intervalles de temps entrants ITS4 et ITS20, respectivement sortants OTS10 et OTS21, affectés à cette transmission sur les jonctions, respectivement d'entrée JEg et de sortie JS3, et le contenu des adresses (ITS4, JEo) et (ITS20, JEo) des mémoires 10, 11 et 12. Les instants d'écriture et de lecture des mémoires 10, 11 et 12 ont été représentés par des flèches en pointillés. Pour des raisons de clarté, les chronogrammes de la figure 5 ne sont pas à l'échelle et on a pas représenté l'écart d'un demi-temps bit entre les cycles d'écriture et de lecture se produisant pendant un même temps bit. On suppose que, pendant une première trame I où les mots "U" et "V" sont présents dans les intervalles de temps ITS4 et ITS20 de la jonction d'entrée JEg, la mémoire 11 est la mémoire d'écriture, la mémoire 12 étant la mémoire de lecture. On suppose également que les mots "U" et "Z" sont, respectivement, les premier et dernier mots de la séquence considérée, cette séquence étant encadrée par des mots désignés, respectivement par "Q", "R", "S" et "T" en amont et par "A" et "B" en aval. La première adresse susceptible de concerner la séquence prise pour exemple est délivrée par le compteur 9. En effet, le compteur 9 est en avance de dix-sept temps bit par rapport au compteur 7. Lorsque le compteur 9 délivre l'adresse 00100 000 (ITS4, JEo), aucun mot de la séquence considérée n'est encore présent dans la mémoire 10. Le mot écrit dans la mémoire 11 à cette adresse correspond au mot "S" contenu dans la mémoire 10 à la même adresse. Lorsque le compteur 7 délivre l'adresse 00100 000 (ITS4, JEo), le mot "U" est écrit dans la mémoire 10 à cette adresse. Le décalage entre l'intervalle de temps ITS4 de la jonction d'entrée JE0 et le compte 00100 000 sur le compteur 7 correspond au temps Te de mise en parallèle des données par le convertisseur 4. Lorsque le compteur 9 délivre l'adresse 01010 011 (OTSl0, JS3), aucun mot de la séquence UVWXYZ n'est encore contenu dans la mémoire 12 à l'adresse 00100 000 (ITS4, JEo). L'intervalle de temps OTS10 transmis sur la jonction de sortie JS3 contient donc le mot "Q" contenu dans la mémoire 12 à l'adresse 00100 000 (ITS4, JEo). Le décalage entre l'apparition du compte 01010 011 sur le compteur 9 et l'intervalle de temps OTS10 de la jonction JS3 correspond au temps ts de sérialisation des données par le convertisseur 5. Lorsque le compteur 9 délivre l'adresse 10100 000 (ITS20, JEo), le mot "V" n'est pas encore présent dans la mémoire 10. En effet, comme le compteur 9 est en avance de dix-sept temps bit pour respecter la synchronisation des multiplex entrants et sortants, le compteur 7 vient d'écrire, lors du premier demitemps bit, un mot à l'adresse 10011 110 (ITSl9, JE6) dans la mémoire 10. Le mot "T" écrit dans la mémoire 11 à l'adresse 10100 000 (ITS20, JEo) correspond au mot "T" contenu dans la mémoire 10 à cette adresse. Lorsque le compteur 9 délivre l'adresse 10101 011 (OTS21, JS3), l'intervalle de temps OTS21 de la jonction JS3 de la première trame I contient le mot "R" contenu dans la mémoire 12 à l'adresse 10100 000 (ITS20, JEo). Lorsque le compteur 7 délivre l'adresse 10100 000 (ITS20, JEo), le mot "V" est écrit dans la mémoire 10 à cette adresse. Au début d'une deuxième trame II, la mémoire 11 devient la mémoire de lecture et la mémoire 12 devient la mémoire d'écriture. Lorsque le compteur 9 délivre l'adresse 00100 000 (ITS4, JEo), le mot "U" est lu dans la mémoire 10 à cette adresse et écrit dans la mémoire 12 à la même adresse. Lorsque le compteur 7 délivre l'adresse 00100 000 (ITS4, JEo), le mot "W" est écrit dans la mémoire 10 à cette adresse. Lorsque le compteur 9 délivre l'adresse 01010 011 (OTSîo, JS3), le mot "S" correspondant au mot écrit dans la mémoire 11 à l'adresse 00100 000 (ITS4, JEo) lors de la première trame I est lu dans cette mémoire 11. L'intervalle de temps OTS10 transmis sur la jonction de sortie JS3 contient donc le mot "S". Lorsque le compteur 9 délivre l'adresse 10100 000 (ITS20, JEo), le mot "V" est lu dans la mémoire 10 à cette adresse et écrit dans la mémoire 12 à la même adresse. Lorsque le compteur 9 délivre l'adresse 10101 011 (OTS21, JS3), le mot "T" est lu dans la mémoire 11 à l'adresse (ITS20, JEU). . L' L'intervalle de temps OTS21 transmis sur la jonction JS3 durant cette deuxième trame II contient donc le mot "T". Lorsque le compteur 7 délivre l'adresse 10100 000 (ITS20, JEo), le mot "X" est écrit dans la mémoire 10 à cette adresse. Au début d'une troisième trame III, la mémoire 12 redevient la mémoire de lecture et la mémoire 11 redevient la mémoire d'écriture. Lorsque le compteur 9 délivre l'adresse 00100 000 (ITS4, JEo), le mot "W" est lu dans la mémoire 10 à cette adresse et écrit dans la mémoire 11 à la même adresse. Lorsque le compteur 7 délivre l'adresse 00100 000 (ITS4, JEo), le mot "Y" est écrit dans la mémoire 10 à cette adresse. Lorsque le compteur 9 délivre l'adresse 01010 011 (OTS10, JS3), le mot "U" est lu dans la mémoire 12 à l'adresse 00100 000 (ITS4, JEo) délivrée par la mémoire 2. Le mot "U" est envoyé vers le convertisseur parallèle/série 5 pour être transmis, dans l'intervalle de temps OTS10, sur la jonction de sortie JS3. Lorsque le compteur 9 délivre l'adresse 10100 000 (ITS20, JEo), le mot "X" est lu dans la mémoire 10 à cette adresse et écrit dans la mémoire 11 à la même adresse.Lorsque le compteur 9 délivre l'adresse 10101 011 (OTS2l, JS3), le mot "V" est lu dans la mémoire 12 à l'adresse 10100 000 (ITS20, JEo) délivrée par la mémoire 2. Le mot "V" est envoyé vers le convertisseur parallèle/série 5 pour être transmis, dans l'intervalle de temps OTS21 sur la jonction de sortie JS3. Lorsque le compteur 7 délivre l'adresse 10100 000 (ITS20, JEo), le mot "Z" est écrit dans la mémoire 10 à cette adresse. Au début d'une quatrième trame IV, la mémoire 11 redevient la mémoire de lecture et la mémoire 12 redevient la mémoire d'écriture. Lorsque le compteur 9 délivre l'adresse 00100 000 (ITS4, JEo), le mot "Y" est lu dans la mémoire 10 à cette adresse et écrit dans la mémoire 12 à la même adresse. En supposant que "Z" est le dernier mot de la séquence, le mot "A" est écrit, dans la mémoire 10 et à l'adresse 00100 000 (ITS4, JEo), lorsque le compteur 7 délivre cette adresse. Le mot "B" est écrit dans la mémoire 10 lorsque le compteur 7 délivre l'adresse 10100 000 (ITS20, JEo) de cette quatrième trame IV. Lorsque le compteur 9 délivre l'adresse 01010 011 (OTS10, JS3), le mot "W" est lu dans la mémoire 11 à l'adresse 00100 000 (ITS4, JEo) délivrée par la mémoire 2. Le mot "W" est envoyé vers le convertisseur parallèle/série 5 pour être transmis, dans l'intervalle de temps OTS1o, sur la jonction de sortie JS3.Lorsque le compteur 9 délivre l'adresse 10100 000 (ITS20, JEo), le mot "Z" est lu dans la mémoire 10 à cette adresse et écrit dans la mémoire 12 à la même adresse. Lorsque le compteur 9 délivre l'adresse 10101 011 (OTS21, JS3), le mot "X" est lu dans la mémoire 11 à l'adresse 10100 000 (ITS20, JEg) délivrée par la mémoire 2. Le mot "X" est envoyé vers le convertisseur parallèle/série 5 pour être transmis, dans l'intervalle de temps OTS21, sur la jonction de sortie JS3. Ce fonctionnement se poursuit et les mots "Y" et "Z" sont transmis dans les intervalles de temps, respectivement OTS10 et OTS21, sur la jonction JS3 pendant une cinquième trame. Comme le montre cet exemple, l'intégrité de la séquence est bien respectée. La matrice de commutation selon ce premier mode de réalisation introduit un retard fixe d'une trame lors de la traversée de la matrice. Ainsi, en fonction des positions respectives des intervalles de temps entrant ITSi et sortant OTSj qui sont associés, la durée de traversée de la matrice est comprise, selon ce premier mode de réalisation, entre trente-trois et quatrevingt-quinze intervalles de temps TS. En effet, si un intervalle de temps entrant ITS0 est associé à un intervalle de temps sortant OTS31, l'écart temporel entre un mot entrant et ce mot en sortie de la matrice est de quatre-vingt-quinze intervalles de temps TS. Si, un intervalle de temps ITS31 est associé à un intervalle de temps sortant OTS0, l'écart temporel entre un mot entrant et ce mot en sortie de la matrice est de trente-trois intervalles de temps TS. La figure 6 illustre un deuxième mode de réalisation selon le premier aspect de la présente invention, dans lequel, les trois zones de mémorisation qui sont destinées à contenir les données des transmissions sont constituées par des zones d'une même mémoire 20. Ces zones sont, selon l'invention, contiguës du point de vue des adresses. La mémoire 20 est une mémoire de sept cents soixantehuit mots de huit bits dont la durée d'un cycle de lecture ou d'écriture correspond à un demi-temps bit. Cette mémoire est divisée en trois zones, respectivement A1, A2 et A3, de deux cents cinquante-six mots de huit bits chacune. Comme précédemment, un premier compteur 7' est chargé de délivrer, à la mémoire 20, une adresse d'écriture d'un mot délivré par un convertisseur série/parallèle 4 recevant les jonctions d'entrée JEo à JE7 de la matrice. Le compteur 7' est ici un compteur sur dix bits dont les deux bits de poids fort identifient la zone A1, A2 ou A3 de la mémoire 20 dans laquelle doivent être écrits les mots contenant les données relatives aux transmissions. En d'autres termes, l'écriture dans la mémoire 20 s'effectue de manière circulaire en commençant par une première zone, par exemple A1 qui est réécrite, toutes les trois trames des multiplex. Le compteur 7' est, comme précédemment, incrémenté par l'horloge bit HB et synchronisé par le signal FS de synchronisation des trames du multiplex. Les deux bits de poids fort du compteur 7' sont paramétrés pour compter sur trois. En d'autres termes, ces deux bits ne passent jamais dans l'état "ll", ils passent de l'état "10" à l'état "00". Les huit bits de poids faible sont réinitialisés, à chaque début de trame, en fonction du temps Te nécessaire à la mise en parallèle des données par le convertisseur 4. La valeur d'initialisation est choisie pour que le passage à zéro des huit bits corresponde, en entrée de données D de la mémoire 20, à l'arrivée du premier intervalle de temps ITS0 du multiplex entrant sur la jonction JEO, L'écriture dans la mémoire 20 s'effectue à chaque premier demi-temps bit. On retrouve, comme dans le premier mode de réalisation, une mémoire d'affectation 2' associée à un multiplexeur 8 et à un compteur 9. Le compteur 9 et le multiplexeur 8 sont les mêmes que ceux décrits en relation avec la figure 4. Le compteur 9 est toujours déphasé de dix-sept temps bit par rapport au compteur 7'. L'écriture et la lecture de la mémoire d'affectation des intervalles de temps TS s'effectuent de la même manière que dans le premier mode de réalisation. Par contre, selon ce mode de réalisation, la mémoire 2' d'affectation des intervalles de temps TS est une mémoire de deux cents cinquante-six mots de neuf bits. Un bit SI, par exemple le bit de poids fort de chaque mot positionné par le microprocesseur, détermine si l'intervalle de temps de sortie OTSj dont l'adresse est identifiée par les huit bits de poids faible est associé à une transmission à 64 kbits/s ou à un débit supérieur. En d'autres termes, le bit SI permet de déterminer si l'intégrité de la séquence d'une transmission doit être, ou non, respectée. La lecture de la mémoire 20, pour délivrer les données relatives aux transmissions vers un convertisseur parallèle/série 5, s'effectue à chaque deuxième demi-temps bit. Les huit bits de poids faible de l'adresse de lecture de la mémoire 20 sont délivrés par la mémoire 2' en fonction de l'adresse qui lui est délivrée par le compteur 9. Les deux bits de poids fort de 1' adresse de lecture qui permettent de sélectionner la zone A1, A2 ou A3 de la mémoire 20 dépendent, de préférence, de l'état du bit SI du mot extrait de la mémoire 2'. Si le bit SI est à l'état "1" indiquant, par exemple, que 1' intervalle de temps OTSj qui doit être positionné sur une jonction de sortie JSl est affecté à une transmission à 64 kbits/s, ces deux bits de poids fort correspondent aux deux bits de poids fort du compteur 7'. En d'autres termes, lorsque le problème de l'intégrité de séquence ne se pose pas pour une transmission donnée, on lit la mémoire 20 dans la zone où on est en train d'écrire les données qui arrivent. Si le bit SI est à l'état "0" indiquant, par exemple, que plusieurs intervalles de temps TS d'un même multiplex sont affectés à une même transmission, on lit la mémoire 20 dans une zone où elle est stable, c'est-à-dire, qui ne sera pas modifiée pendant la lecture de cette zone. Pour ce faire, les huit bits de poids faible de l'entrée d'adresses A de la mémoire 20 proviennent d'un multiplexeur 6'. Une première entrée de ce multiplexeur 6' reçoit les huit bits de poids faible du compteur 7' tandis qu'une seconde entrée reçoit les huit bits délivrés par la mémoire 2'. Ce multiplexeur 6' est, comme le multiplexeur 6 du premier mode de réalisation, commandé par le signal HB pour sélectionner l'adresse entre une adresse d'écriture et une adresse de lecture. Les deux bits de poids fort de l'entrée d'adresses A de la mémoire 20 sont délivrés par un multiplexeur 22 à deux entrées. Une première entrée de ce multiplexeur 22 reçoit les deux bits de poids fort du compteur 7'. Cette entrée est sélectionnée pour l'écriture cyclique dans la mémoire 20 et pour la lecture de cette mémoire 20 si le bit SI est à l'état "1". Une deuxième entrée du multiplexeur 22 reçoit deux bits générés par un opérateur 23. Le rôle de l'opérateur 23 est d'indiquer celle des zones de la mémoire 20 qui est stable. L'opérateur 23 doit tenir compte du déphasage de dix-sept temps bit entre les compteurs 7' et 9 qui conduit à ce que pendant la lecture entière d'une zone donnée, l'écriture s'effectue en fait dans deux zones. L'opérateur 23 reçoit les dix bits du compteur 7' pour générer les deux bits de poids fort identifiant la zone stable. La réalisation pratique de l'opérateur 23 est à la portée de l'homme du métier en fonction des indications fonctionnelles données cidessus. La deuxième entrée du multiplexeur 22 est sélectionnée pour la lecture de la mémoire 20 si le bit SI est à l'état "0". L'entrée de sélection du multiplexeur 22 peut, par exemple, provenir d'une combinaison logique entre le signal HB de l'horloge bit et le bit SI délivré par la mémoire 2'. A titre d'exemple, on a représenté à la figure 6 une combinaison de type OU 24 entre l'horloge bit HB et le signal SI. Bien entendu, le choix de la combinaison logique dépend de la signification des états du bit SI et peut être modifiée en conséquence. La figure 7 illustre, en reprenant l'exemple de transmission de la figure 5, le fonctionnement d'une matrice réalisée selon ce deuxième mode de réalisation. La figure 7 représente, sous forme de chronogrammes, l'état des compteurs 7' et 9, le contenu des intervalles de temps affectés à cette transmission sur les jonctions, respectivement d'entrée JEo et de sortie JS3, le contenu des mots lus dans la mémoire 2', l'état des bits géné rés par l'opérateur 23 et les adresses de lecture RA(20) de la mémoire 20. Les données ont été indiquées entre guillemets "" et les adresses d'écriture ou de lecture des mémoires 2' et 20 ont été indiquées entre parenthèses ().Les mouvements des mots de données "U", "V", "W", "X", "Y" et "Z" ont été représentés par des flèches pleines et les mouvements des mots de données destinés à constituer les adresses de lecture de la mémoire 20 ont été représentés par des flèches en pointillés. Pour des raisons de clarté, les chronogrammes de la figure 7 ne sont pas à l'échelle et on n'a pas représenté l'écart d'un demi-temps bit entre les cycles d'écriture et de lecture se produisant pendant un même temps bit. De même, les adresses ont été indiquées sans référence aux jonctions auxquelles elles se réfèrent, les intervalles de temps ITS4 et ITS20 se référant toujours à la jonction d'entrée JEg et les intervalles de temps OTS10 et OTS21 se référant toujours à la jonction de sortie JSg. Comme l'exemple se réfère à une communication d'un débit de 128 kbits/s, les bits SI associés aux adresses des intervalles de temps entrants ITS4 et ITS20 de la jonction JEo et contenus dans la mémoire 2' sont à l'état "0". En d'autres termes, la mémoire 2' contient, à l'adresse 01010 011 (OTS10, JS3), le mot 0 00100 000 (SI, ITS4, JEo) et, à l'adresse 10101 011 (OTS21, JS3), le mot 0 10100 000 (SI, ITS20, JEo). Comme tous les bits SI relatifs à la transmission prise pour exemple sont à l'état "0", ils n'ont pas été indiqués à la figure 7. La première adresse concernant la transmission prise pour exemple est ici délivrée par le compteur 7'. On suppose que l'on est dans une première trame I où les deux bits de poids fort du compteur 7' sont à l'état "00" (zone A1 de la mémoire 20). En fait, ces deux bits de poids fort passent à l'état "00" en même temps que les huit bits de poids faible du compteur 7' passent à zéro, soit après le temps Te qui correspond au temps nécessaire à la mise en parallèle des données par le convertisseur 4. Lorsque le compteur 7' délivre l'adresse 00 00100 000 (A1, ITS4, JEo), le mot "U" est écrit dans la mémoire 20 à cette adresse pendant le premier demi-temps bit. En effet, les multiplexeurs 22 et 6' sélectionnent leurs premières entrées respectives. Comme précédemment, le décalage entre l'intervalle de temps ITS4 de la jonction d'entrée JE0 et le compte 00 00100 000 sur le compteur 7' correspond au temps Te de mise en parallèle des données par le convertisseur 4. Lorsque le compteur 9 délivre l'adresse 01010 111 (OTSlo, JS3), le mot 0 00100 000 (SI, ITS4, JEo) est lu dans la mémoire 2'. Comme le bit SI est à l'état "0" et que l'on est dans le deuxième demi-temps bit, le multiplexeur 22 sélectionne sa deuxième entrée, soit la sortie de l'opérateur 23, qui représente ici "01", A2 étant la zone stable. La deuxième entrée du multiplexeur 6' est également sélectionnée par le fait que l'on est dans le deuxième demi-temps bit. L'adresse de lecture de la mémoire 20 est donc 01 00100 000 (A2, ITS4, JEo). Aucun mot de la séquence UVWXYZ n'est encore contenu à cette adresse. L'intervalle de temps OTS10 transmis sur la jonction de sortie JS3 contient donc le mot "Q".De même, lorsque le compteur 9 délivre l'adresse 10101 011 (OTS21, JS3) pendant cette première trame I, l'intervalle de temps OTS21 transmis sur la jonction de sortie JS3 contient le mot "R". Lorsque le compteur 7' délivre l'adresse 00 10100 000 (Al, ITS20, JEo), le mot "V" est écrit dans la mémoire 20 à cette adresse. Lorsque le compteur 7' délivre l'adresse 01 00100 000 (A2, ITS4, Jeu), le mot "W" est écrit dans la mémoire 20 à cette adresse. Lorsque le compteur 9 délivre, de nouveau, l'adresse 01010 011 (OTS10, JS3), l'adresse de lecture de la mémoire 20 est 10 00100 00 (A3, ITS4, JEo). Aucun mot du message n'est encore contenu à cette adresse. L'intervalle de temps OTS10 transmis sur la jonction de sortie JS3, pendant une deuxième trame II, contient donc le mot "S". De même, lorsque le compteur 9 délivre, pendant cette deuxième trame II, l'adresse 10101 011 (OTS21, JS3), l'intervalle de temps OTS21 transmis sur la jonction de sortie JS3 contient le mot "T". Lorsque le compteur 7' délivre l'adresse 01 10100 000 (A2, ITS20, JE0), le mot "X" est écrit dans la mémoire 20 à cette adresse. Lorsque le compteur 7' délivre l'adresse 10 00100 000 (A3, ITS4, JEo), le mot "Y" est écrit dans la mémoire 20 à cette adresse. Lorsque le compteur 9 délivre, de nouveau, l'adresse 01010 011 (OTS10, JS3), l'adresse de lecture de la mémoire 20 est 00 00100 00 (A1, ITS4, JEo). Le mot "U" est donc lu dans la mémoire 20 et positionné, dans l'intervalle de temps OTS10 d'une troisième trame III, sur la jonction de sortie JS3. Comme précédemment, le décalage entre l'apparition du compte 01010 011 sur le compteur 9 et l'intervalle de temps OTS1o de la jonction JS3 correspond au temps T5 de sérialisation des données par le convertisseur 5. Lorsque le compteur 9 délivre, de nouveau, l'adresse 10101 011 (OTS21, JS3), l'adresse de lecture de la mémoire 20 est 00 10100 000 (A1, ITS20, JEo). Le mot "V" est donc lu dans la mémoire 20 et positionné, dans l'intervalle de temps OTS21 de la troisième trame III, sur la jonction de sortie JS3. Lorsque le compteur 7' délivre l'adresse 10 10100 000 (A3, ITS20, Reg), le mot "Z" est écrit dans la mémoire 20 à cette adresse. Lorsque le compteur 7' délivre, de nouveau et après remise à zéro de ses deux bits de poids fort, l'adresse 00 00100 000 (A1, ITS4, JE0), le mot vide "A" est écrit dans la mémoire 20 à cette adresse. Les mots "B" et "C" seront écrits dans la mémoire 20 lorsque le compteur 7' délivrera, de nouveau et respectivement, les adresses 00 10100 000 (Al, ITS20, JEo) et 01 00100 000 (A2, ITS4, JEo). Lorsque le compteur 9 redélivre l'adresse 01010 011 (OTS10, JS3), l'adresse de lecture de la mémoire 20 est, de nou veau, 01 00100 00 (A2, ITS4, JEo). Le mot "W" est donc lu dans la mémoire 20 et positionné, dans l'intervalle de temps OTS10 d'une quatrième trame IV, sur la jonction de sortie JS3. Lorsque le compteur 9 redélivre l'adresse 10101 011 (OTS21, JS3), l'adresse de lecture de la mémoire 20 est, de nouveau, 01 10100 000 (A2, ITS20, JEo). Le mot "X" est donc lu dans la mémoire 20 et positionné, dans l'intervalle de temps OTS21 de la quatrième trame IV, sur la jonction de sortie JS3. Lorsque le compteur 9 redélivre l'adresse 01010 011 (OTS1o, JS3), l'adresse de lecture de la mémoire 20 est, de nouveau, 10 00100 00 (A3, ITS4, JEo). Le mot "Y" est donc lu dans la mémoire 20 et positionné, dans l'intervalle de temps OTS10 d'une cinquième trame V, sur la jonction de sortie JS3. Enfin, lorsque le compteur 9 redélivre l'adresse 10101 011 (OTS21, JS3), l'adresse de lecture de la mémoire 20 est, de nouveau, 10 10100 000 (A3, ITS20, JEo). Le mot "Z" est donc lu dans la mémoire 20 et positionné, dans 1' intervalle de temps OTS21 de la cinquième trame, sur la jonction de sortie JS3. On remarque que, comme dans le premier mode de réalisation, l'intégrité de la séquence UVWXYZ est respectée. Dans cet exemple, la matrice introduit un retard fixe, d'une trame, indépendamment des positions respectives des intervalles de temps entrant ITSi et sortant OTSj qui sont associés. Bien que l'emploi du bit SI ait été décrit en relation avec le deuxième mode de réalisation, on pourra obtenir la même fonctionnalité avec le premier mode de réalisation. Pour ce faire, le multiplexeur 6 (figure 4) est remplacé par un multiplexeur à trois entrées. La troisième entrée reçoit l'adresse délivrée par la mémoire d'affectation 2. Cette mémoire d'affectation devient une mémoire de mots de neuf bits. On peut ainsi adresser la lecture de la mémoire 10 par l'identification de l'intervalle de temps entrant ITSi qui est associé à l'intervalle de temps sortant OTSj dont l'adresse est délivrée par le compteur 9. Un multiplexeur supplémentaire est placé en sortie de données D de la mémoire 10 pour permettre, en fonction de l'état du bit SI, la sélection entre une sortie vers les mémoires 11 et 12 et une sortie directe vers le convertisseur 5. Un avantage du deuxième mode de réalisation est qu'il ne nécessite pas de multiplexeur supplémentaire. Un autre avantage de l'emploi d'une mémoire unique 20 pour constituer les trois zones de mémorisation, est que l'on minimise, notamment, le nombre de contrôleurs de mémoire nécessaires. Un avantage de l'invention, selon son premier aspect décrit ci-dessus, est qu'elle permet de choisir si les transmissions à 64 kbits/s, qui ne posent pas de problème d'intégrité de séquence, doivent ou non être retardées d'une trame. En effet, par l'emploi du bit SI, la matrice selon l'invention est paramétrable entre deux modes de fonctionnement. On peut, en positionnant tous les bits SI à l'état "0", faire en sorte que la matrice introduise un retard fixe d'une trame pour toutes les transmissions quel que soit leur débit. Dans ce cas, la durée de traversée de la matrice est, comme dans le premier mode de réalisation, comprise entre trente-trois et quatre-vingt-quinze intervalles de temps, en fonction des positions respectives des intervalles de temps ITSi et OTSj qui sont associés. On préfèrera cependant positionner le bit SI selon le débit de la transmission et faire en sorte que la matrice impose ce retard fixe d'une trame uniquement aux transmissions d'un débit supérieur à 64 kbits/s. Pour des transmissions à 64 kbits/s, la traversée de la matrice introduit alors un délai variable, compris entre trois et soixante-trois intervalles de temps TS, en fonction des positions respectives, dans la trame, des intervalles de temps entrant ITSi et sortant OTSj qui sont associés. Si les intervalles entrant ITSi et sortant OTSj sont distants de plus de deux intervalles de temps TS, z étant supérieur à i, la durée de traversée de la matrice est de j-i inter valles de temps TS. Cette durée est donc comprise entre trois et trente et un intervalles de temps TS. Si les intervalles entrant ITSi et sortant OTSj sont distants de moins de deux intervalles de temps TS, l étant supérieur ou égal à i, la durée de traversée de la matrice est de 32+j-i intervalles de temps TS. Cette durée est donc comprise entre trente-deux et trente-quatre intervalles de temps TS. Si 11 intervalle de temps sortant OTSj est avant l'intervalle de temps ITSi dans la trame des multiplex, c'est-à-dire si i est inférieur à i, la durée de traversée de la matrice est de 32-i+j intervalles de temps. Cette durée est donc comprise entre trente-trois et soixante-trois intervalles de temps TS. La mémoire 2 ou 2' peut, le cas échéant, contenir d'autres bits que le bit SI afin de configurer la matrice pour chaque intervalle de temps TS et/ou pour indiquer le type de données contenues dans un intervalle de temps TS. La taille des mots de la mémoire 2 ou 2' est donc fonction du nombre de bits supplémentaires caractérisant ou définissant l'intervalle de temps et qui sont associés aux intervalles de temps entrants ITSi en plus des huit bits qui les identifient. Il peut s'agir, par exemple, d'un bit qui indique si le contenu d'un intervalle de temps TS d'une transmission doit être lu dans les zones de mémorisation contenant les données relatives à la transmission ou provenir de l'extérieur de la matrice. En effet, des informations relatives aux transmissions (par exemple, une information permettant d'établir l'adresse du destinataire) sont généralement transmises sur les trames du multiplex. Ces informations doivent être traitées, par exemple par le microprocesseur, et n'ont pas nécessairement besoin d'être mémorisées dans les zones de mémorisation de la matrice. En présence d'une telle information, le microprocesseur écrit, à l'adresse de la mémoire 2 ou 2' qui correspond à cet intervalle de temps, un bit qui servira à commander un multiplexeur (non représenté) entre la sortie de données D de la mémoire 20 et le convertisseur 5. Ce multiplexeur est, par exemple à deux entrées, une première entrée recevant la sortie de données D de la mémoire 20 tandis qu'une seconde entrée reçoit un mot de l'extérieur de la matrice. Le même type de sélection peut être reproduit, côté entrée dans la matrice, au moyen du même bit ou d'un autre bit contenu dans la mémoire 2 ou 2'. Un avantage de la présente invention, selon son premier aspect, est que les multiplexeurs peuvent tous (à l'exception du multiplexeur 8 qui est, comme précédemment, commandé par le microprocesseur) être commandés à partir du signal d'horloge bit HB sans qu'il soit nécessaire d'utiliser d'autres signaux d'horloge. On utilise pour cela le fait que le signal HB comprend, pour chaque temps bit, deux états d'une durée d'un demi-temps bit. Les figures 8 et 9 illustrent un deuxième aspect de la présente invention qui consiste à utiliser la mémoire d'affectation 2 ou 2' pour autoriser, par exemple au début de chaque transmission, une vérification de l'établissement d'une liaison bidirectionnelle entre deux matrices de commutation. En effet, une liaison entre deux abonnés, respectivement d'origine et de destination, traverse généralement plusieurs étages de commutation d'un central téléphonique, voire plusieurs centraux téléphoniques, donc plusieurs matrices de commutation. L'invention prévoit, selon ce deuxième aspect, d'adjoindre à la matrice de commutation des moyens permettant de vérifier qu'une liaison bidirectionnelle est bien établie jusqu'à une autre matrice de commutation de la liaison. La figure 8 illustre un exemple de chemin bidirectionnel établi entre deux abonnés. On suppose qu'une liaison bidirectionnelle est établie entre un abonné M et un abonné N, la matrice la plus proche de l'abonné M étant une première matrice 30 et une seconde matrice 33 étant située entre la matrice 30 et l'abonné N. A la figure 8, les abonnés M et N sont supposés être raccordés à des interfaces U, respectivement 34 et 35, constituant le niveau un de la liaison. Il pourra s'agir d'autres types d'abonnés et/ou d'autres types d'interfaces de niveau un, par exemple des interfaces S ou autres. En d'autres termes, la liaison pourra, selon l'invention, être vérifiée entre deux matrices de commutation associées à des cartes séparant le niveau un, à chaque extrémité de la liaison, quel que soit le chemin (illustré en pointillés) emprunté par la liaison entre les deux matrices 30 et 33. D'autres matrices de commutation pourront, par exemple, être traversées entre les matrices 30 et 33. On suppose que les données émises par l'abonné M arrivent sur l'intervalle de temps ITS4 de la jonction d'entrée JEo de la matrice 30. On suppose également que la matrice 30 affecte l'intervalle de temps OTS10 de sa jonction de sortie JS3 à cet intervalle de temps entrant ITS4. La matrice 33 affecte à l'intervalle de temps ITS10 qu'elle reçoit, par exemple, sur sa jonction d'entrée JE7, l'intervalle de temps OTS17 de sa jonction de sortie JS4 à l'attention de l'abonné N. Dans l'autre sens, l'abonné N émet des données sur l'intervalle de temps ITS17 de la jonction d'entrée JE4 de la matrice 33.La matrice 33 affecte l'intervalle de temps OTS10 de sa jonction de sortie JS7 à cet intervalle de temps entrant ITS17. La matrice 30 affecte à l'intervalle de temps ITS10 qu'elle reçoit sur sa jonction d'entrée JE3, l'intervalle de temps OTS4 de sa jonction de sortie JSo à l'attention de l'abonné M. Pour vérifier le chemin établi avant ltétablissement de la communication, le microprocesseur (non représenté) associé à la carte d'abonnés qui comporte une (par exemple, la matrice 30) des deux matrices entre lesquelles le chemin doit être vérifié positionne, dans la mémoire d'affectation 2' de cette matrice 30, au moins un bit supplémentaire LOOP qui indique qu'un bouclage doit être effectué pour que le chemin bidirectionnel qui a été établi soit vérifié. Ce bit LOOP peut être considéré comme un bit de configuration d'un intervalle de temps de la matrice 30 en un mode de bouclage. Le bouclage peut être effectué en mode transparent ou non. Un autre bit supplémentaire associé à l'intervalle de temps définit le mode transparent ou non du bouclage. De préférence, on utilise un bit OTSV qui indique, indépendamment du bouclage, qu'un intervalle de temps est utilisé ou non. En effet, ce bit OTSV permet de placer la jonction de sortie associée à cet intervalle de temps à haute impédance pendant cet intervalle de temps s'il n'est pas utilisé comme on le verra en relation avec la figure 9. Cela correspond, dans le cas d'un bouclage, à un mode non transparent. En mode transparent, la matrice 30 transmet le contenu de l'intervalle de temps entrant ITS10 de la jonction JE3 dans l'intervalle de temps OTS4 sur la jonction JSo en même temps qu'elle retourne ce contenu dans l'intervalle de temps ITS4 de la jonction JEo comme on le verra par la suite. La figure 9 représente un mode de réalisation des matrices 30 et 33 selon le deuxième aspect de l'invention. Pour des raisons de clarté, seuls les jonctions et éléments nécessaires à la compréhension de ce deuxième aspect ont été représentés. Pour le reste, la matrice 30 ou 33 est similaire tant du point de vue de sa constitution que de son fonctionnement au mode de réalisation exposé en relation avec la figure 4 ou 6. Bien qu'ils n'aient pas été représentés à la figure 9, on fera référence dans ce qui suit à certains éléments des matrices 30 et 33 qui seront désignés par les références utilisées en relation avec la figure 6. Une matrice de commutation 30 est, selon l'invention, associée à un générateur 31 d'une séquence pseudo-aléatoire PRS et à un analyseur 32 de cette séquence pseudo-aléatoire PRS. Le générateur 31 est destiné à émettre la séquence pseudo-aléatoire PRS. Cette séquence pseudo-aléatoire PRS est, selon l'invention, contenue au sein de la matrice, par exemple, sous la forme d'un registre à décalage (non représenté) associé au générateur 31. L'analyseur 32 est destiné à examiner la cohérence de la séquence pseudo-aléatoire PRS reçue par cette même matrice, à son retour. Selon l'invention, un multiplexeur 36 est interposé entre la sortie de données D de la mémoire 20 (ou des mémoires 11 et 12) et le convertisseur 5. Le rôle de ce multiplexeur 36 est de sélectionner, entre la sortie de données de la mémoire 20 et une sortie 37 du générateur 31 délivrant la séquence PRS, les données à transmettre. Le multiplexeur 36 est commandé par un bit PRSG qui active en même temps le générateur 31 lorsqu'une vérification du chemin doit être effectuée. La sortie du multiplexeur 36 est également envoyée à l'analyseur 32 qui est activé par un bit PRSA. Le fait d'analyser la séquence PRS en sortie de la matrice qui 1' émet permet de vérifier le chemin y compris dans cette matrice. De préférence, les bits PRSG et PRSA sont également contenus dans la mémoire d'affectation 2'. Ainsi, le bouclage peut être effectué sans qu'il soit nécessaire que le microprocesseur intervienne sur le générateur 31 et sur l'analyseur 32. De plus, cela permet de n'effectuer un bouclage que pour certaines liaisons. Selon l'invention, chaque jonction de sortie JS1 du convertisseur 4 est envoyée sur une première entrée d'un multiplexeur de bouclage 38 dont une seconde entrée reçoit la jonction d'entrée de même rang JEk (k=l). Ce multiplexeur de bouclage 38 est commandé par le bit LOOP. Ainsi, lorsque le bit LOOP est actif, le multiplexeur 38 renvoie les mots de données qu'il émet dans les intervalles de temps OTSj de sa jonction de sortie JSl, sur sa jonction d'entrée JEl en les positionnant dans les mêmes intervalles de temps OTSi (i=j). La vérification du chemin bidirectionnel peut donc, selon l'invention, être effectué en vérifiant les chemins établis y compris dans les deux matrices extrêmes de la liaison. Les moyens permettant d'effectuer un bouclage en mode transparent sont constitués par des registres tampon à trois états 39 recevant les jonctions de sorties JS. Ces registres tampons sont commandés en fonction de l'état du bit OTSV. La commande des registres tampons peut faire intervenir d'autres conditions (non représentées) que celles contenues dans le bit OTSV. Pour des raisons de clarté, un seul multiplexeur 38 et un seul registre 39 ont été représentés alors qu'ils sont prévus sur toutes les jonctions d'entrée et toutes les jonctions de sortie. On notera que pour vérifier un chemin entre deux matrices, une matrice génère et analyse la séquence PRS en activant son générateur 31 et son analyseur 32 au moyen des bits PRSG et PRSA tandis que l'autre matrice effectue le bouclage au moyen du bit LOOP, en mode transparent ou non au moyen du bit OTSV. En se référant à la figure 8, on suppose que la matrice 33 vérifie l'établissement de la liaison entre les matrices 30 et 33 au moyen de son générateur 31 et de son analyseur 32. Pour ce faire, la matrice 33 émet, sur la jonction JS7, la séquence PRS dans les intervalles de temps OTS10 et examine le contenu des intervalles de temps ITS10 qu'elle reçoit sur la jonction JE7. Lorsque le compteur 9 de la matrice 33 délivre l'adresse 01010 111 (OTSîo, JS7), comme le bit PRSG du mot contenu à cette adresse est actif, huit bits de la séquence PRS sont délivrés, par le générateur 31 et par l'intermédiaire du multiplexeur 36, au convertisseur 5 pour que ce dernier les émette dans l'intervalle de temps OTS10 sur la jonction JS7. Comme le bit PRSA du mot contenu dans la mémoire 2' à l'adresse 10001 100 (OTS17, JS4) est actif, l'analyseur 32 est validé pour examiner le contenu du mot présent en entrée du convertisseur 5 lorsque le compteur 9 délivre cette adresse. Ce mot correspond à l'intervalle de temps ITS10 de la jonction JE7, donc au retour de la liaison bidirectionnelle entre les matrices 30 et 33. Le bouclage est réalisé par la matrice 30. Lorsque le compteur 9 de la matrice 30 délivre l'adresse 00100 000 (OTS4, JSo), comme le bit LOOP du mot contenu à cette adresse est actif, le multiplexeur 38 associé à la matrice 30 renvoie alors le mot de données qu'il émet dans l'intervalle de temps OTS4 de sa jonction de sortie JSo, qui correspond au mot qu'il reçoit dans l'intervalle de temps ITS10 de sa jonction d'entrée JE3 (donc à la séquence PRS), sur sa jonction d'entrée JEg en le positionnant dans l'intervalle de temps ITS4. Ce mot est donc retourné à la matrice 33. Lorsque ce mot arrive dans l'intervalle de temps ITS10 de la jonction d'entrée JE7 de la matrice 33, il est examiné par l'analyseur 32 qui vérifie qu'il correspond bien au contenu de la séquence pseudo-aléatoire PRS qui a été émise. On notera que le bouclage selon l'invention est effectué en renvoyant le contenu des intervalles de temps de sortie de la matrice 30 et sans modifier la commutation effectuée par cette matrice. De même l'émission de la séquence PRS par la matrice 33 ne modifie pas la commutation effectuée par cette matrice. Un avantage de la présente invention, selon son deuxième aspect décrit ci-dessus, est que l'établissement d'une liaison peut être vérifiée quel que soit le type des matrices traversées par la transmission pourvu que les deux matrices 30 et 33 à partir desquelles est testé le chemin soient conformes au mode de réalisation décrit ci-dessus. On notera que des matrices quelconques peuvent être présentes entre les deux matrices 30 et 33. Un autre avantage de la présente invention est que, comme un bit LOOP est associé à chaque intervalle de temps et que la traversée des matrices par les intervalles de temps n'est pas modifiée, le chemin peut être testé pour certains intervalles de temps affectés à une communication pendant que les autres communications sont transférées sans bouclage. Un autre avantage de la présente invention est que la mise en oeuvre de ce deuxième aspect ne nécessite aucune modification de l'organisation de la mémorisation des mots de données dans les matrices de commutation 30 et 33. En effet, il suffit d'augmenter la taille des mots de la mémoire d'affectation 2' pour permettre d'associer, à chaque intervalle de temps, les bits LOOP, PRSG, PRSA et OTSV et d'associer, aux matrices 30 et 33, un générateur 31 et un analyseur 32 de séquence pseudo-aléatoire PRS et les multiplexeurs 36 et 38. Un autre avantage de ce deuxième aspect est que la séquence pseudo-aléatoire PRS contenue dans une matrice 33 peut être différente de celle contenue dans une autre matrice de même type de la liaison. Comme c'est la matrice 33, qui émet la séquence pseudo-aléatoire PRS, qui est chargée de l'analyser, il importe peu qu'une autre matrice de la liaison utilise une séquence pseudo-aléatoire PRS différente. L'établissement correct de la liaison peut être vérifié quel que soit le débit du canal associé à cette liaison. En effet, comme les bits nécessaires au bouclage sont contenus dans la mémoire d'affectation 2', tous les intervalles de temps éventuels d'un même canal seront concernés par le bouclage. Plusieurs matrices selon l'invention peuvent être mises en parallèle à la manière de matrices classiques pour constituer un concentrateur. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, chacun des composants décrits pourra être remplacé par un ou plusieurs éléments remplissant la même fonction. De même, bien qu'il ait été fait référence dans la description qui précède, à une matrice de commutation de huit multiplex de trente-deux intervalles de temps TS, l'invention s'applique quel que soit le nombre de bits par intervalle de temps TS, quel que soit le nombre d'intervalles de temps TS par multiplex et quel que soit le nombre de multiplex à commuter. Il suffit, d'adapter les tailles des mémoires, des compteurs et des convertisseurs en conséquence. En outre, les débits qui ont été indiqués à titre d'exemple peuvent être modifiés en fonction de l'application à laquelle est destinée la matrice selon l'invention. REVENDICATIONS 1. Matrice de commutation entre deux groupes, respectivement d'entrée et de sortie, d'au moins deux multiplex par division du temps (TaM), caractérisée en ce qu'elle comporte trois zones (10, 11, 12 ; A1, A2, A3) de mémorisation temporaire de données arrivant en multiplex sur des jonctions d'entrée (JEk) pour délivrer ces données en multiplex sur des jonctions de sortie (JS1) en fonction d'une affectation de chaque intervalle de temps (ITSi) d'un multiplex d'entrée à un intervalle de temps (OTSj) d'un multiplex de sortie, une première zone (10 ;A1, A2, A3) étant destinée à recevoir les données relatives aux transmissions au fur et à mesure qu'elles sont délivrées par un convertisseur série/parallèle (4) recevant lesdites jonctions d'entrée (JEk) et à permettre, au moins lorsque les données appartiennent à un canal de transmission comprenant plusieurs intervalles de temps (TS) d'un même multiplex, un transfert des données dans l'une des deux autres zones de mémorisation (11, 12 ; A1, A2, A3) en fonction de l'ordre pair ou impair de la trame du multiplex qu'elle contient. 2. Matrice de commutation selon la revendication 1, caractérisée en ce que lesdites trois zones de mémorisation (A1, A2, A3) sont réunies au sein d'une même mémoire (20), la sélection d'une zone de mémorisation (Al, A2, A3) s'effectuant par les deux bits de poids fort de l'adresse de lecture ou d'écriture de cette mémoire (20). 3. Matrice de commutation selon la revendications 1, caractérisée en ce que chacune desdites zones de mémorisation est constituée d'une mémoire (10, 11, 12) distincte. 4. Matrice de commutation selon l'une quelconque des revendications 1 à 3, caractérisée en ce qu'elle comporte également une mémoire d'affectation (2 ; 2'), programmable par un microprocesseur et qui contient, pour chaque intervalle de temps sortant (OTSj) devant être envoyé sur une desdites jonctions de sortie (JS1) par l'intermédiaire d'un convertisseur paral lèle/série (5), outre l'adresse d'un intervalle de temps entrant (ITSi, JEk) qui y est associée et qui est stockée à l'adresse de l'intervalle de temps sortant (OTSj, JS1), un bit supplémentaire (SI) dont l'état distingue un canal de transmission comprenant un seul intervalle de temps (TS) d'un canal de transmission comprenant plusieurs intervalles de temps (TS) d'un même multiplex. 5. Matrice de commutation selon la revendication 4, caractérisée en ce qu'un mot de données associé à un canal de transmission comprenant un seul intervalle de temps (TS) par trame d'un multiplex est lu, dans ladite première zone de mémorisation (10 ; A1, A2, A3), à l'adresse délivrée par ladite mémoire d'affectation (2 ; 2') pour être envoyé directement audit convertisseur parallèle/série (5). 6. Matrice de commutation selon la revendication 4 ou 5, caractérisée en ce que l'adresse d'écriture dans ladite première zone de mémorisation (10 ; A1, A2, A3) est délivrée par un premier compteur (7 ; 7'), l'adresse de lecture dans ladite première zone de mémorisation (10 ; A1, A2, A3) étant obtenue au moins à partir d'un second compteur (9) associé à ladite mémoire d'affectation (2 ; 2') et ledit second compteur (9) étant en avance par rapport audit premier compteur (7 ; 7') d'une valeur telle que les trames de multiplex délivrées sur lesdites jonctions de sortie (JS1) sont synchrones avec les trames de multiplex arrivant sur lesdites jonctions d'entrée (JEk). 7. Matrice de commutation selon les revendications 2 et 6, caractérisée en ce que ledit premier compteur (7') est un compteur sur dix bits dont les huit bits de poids faible représentent l'adresse d'écriture, au sein d'une zone de mémorisation (A1, A2, A3) identifiée par les deux bits de poids fort dudit premier compteur (7'), d'un mot contenu dans un intervalle de temps entrant (ITSi, JEk), ledit premier compteur (7') étant configuré pour que les deux bits de poids fort prennent la valeur zéro ("00") à la suite de la valeur deux ("10"). 8. Matrice de commutation selon la revendication 7, caractérisée en ce que les huit bits de poids faible de l'adresse de lecture d'un mot destiné à être délivré sur une desdites jonctions de sortie (JS1) et contenu dans une desdites zones de mémorisation (Al, A2, A3), sont délivrés par ladite mémoire d'affectation (2'), les deux bits de poids fort de cette adresse étant délivrés, selon l'état dudit bit supplémentaire (SI) du mot extrait de ladite mémoire d'affectation (2'), par les deux bits de poids fort dudit premier compteur (7') ou par un opérateur (23) prenant en compte le déphasage entre les deux compteurs (7', 9). 9. Matrice de commutation selon les revendications 3 et 6, caractérisée en ce que l'adresse de lecture dans la première mémoire (10) et d'écriture dans une des deux autres mémoires (11, 12) est, au moins pour des canaux de transmission comprenant plusieurs intervalles de temps (TS) d'un même multiplex, délivrée par ledit second compteur (9), l'adresse de lecture dans l'autre des deux autres mémoires (12, 11) étant alors délivrée par ladite mémoire d'affectation (2). 10. Matrice de commutation selon l'une quelconque des revendications 4 à 9, caractérisée en ce que ledit microprocesseur délivre, lors de l'écriture d'une adresse d'un intervalle de temps entrant (ITSi, JEk) dans la mémoire d'affectation (2 ; 2') à l'adresse d'un intervalle de temps sortant (OTSj, JS1), un bit (BID) indicateur d'une transmission bidirectionnelle permettant d'effectuer après cette écriture, une inversion de l'adresse et de la donnée envoyée par le microprocesseur pour écrire, à l'adresse de l'intervalle de temps entrant (ITSi, JEk), l'adresse de l'intervalle de temps sortant (OTSj, JS1). 11. Matrice de commutation selon l'une quelconque des revendications 4 à 10, caractérisée en ce que ladite mémoire d'affectation (2 ; 2') et lesdites zones de mémorisation (10, 11, 12 ; Al, A2, A3) ont une durée de cycle de lecture ou d'écriture d'au maximum un demi-temps bit, la sélection éventuelle entre les adresses de lecture ou d'écriture desdites zones de mémorisation (10, 11, 12 ; A1, A2, A3) étant réalisée au moyen de multi plexeurs (6, 13 ; 6', 22) d'au moins deux entrées dont la sélection est effectuée à partir de l'horloge bit (HB) des multiplex. 12. Matrice (33) de commutation selon l'une quelconque des revendications 1 à 11, caractérisée en ce qu'elle comporte des moyens (31, 32) propres à vérifier l'établissement d'une liaison bidirectionnelle entre deux abonnés (M, N) jusqu'à une autre matrice de commutation (33) située sur le chemin de la transmission entre ces deux abonnés (M, N). 13. Matrice de commutation selon la revendication 12, caractérisée en ce que lesdits moyens sont constitués d'un générateur (31) d'une séquence pseudo-aléatoire (PRS) et d'un analyseur (32) de cette séquence pseudo-aléatoire (PRS), ladite séquence pseudo-aléatoire (PRS) étant générée par un registre à décalage associé audit générateur (31). 14. Matrice de commutation selon la revendication 12 ou 13 et l'une quelconque des revendications 4 à 11, caractérisée en ce que ladite mémoire d'affectation (2 ; 2') contient, à l'adresse de chaque intervalle de temps sortant (OTSj, JS1), un bit (LOOP) de configuration de la matrice (30) dans un mode de bouclage où elle renvoie, sur un intervalle de temps entrant (ITSi, JEk), le contenu d'un intervalle de temps sortant (OTSi, JSk) de même rang. 15. Matrice de commutation selon la revendication 14, caractérisé en ce que ledit convertisseur série/parallèle (4) reçoit une sortie d'un multiplexeur de bouclage (38) qui sélectionne, en fonction de l'état dudit bit de configuration (LOOP), une jonction d'entrée (JEk) ou une jonction de sortie (JSk) de même rang (k). 16. Matrice de commutation selon les revendications 13 et, 14 ou 15, caractérisée en ce que ladite mémoire d'affectation (2 ; 2') contient, en outre, à l'adresse de chaque intervalle de temps sortant (OTSj, JS1), deux bits (PRSG, PRSA) de validation, respectivement, dudit générateur (31) et dudit analyseur (32) de la séquence pseudo-aléatoire (PRS).