Brevet FR2744566A1 — publié le 19970808

DISPOSITIF A SEMICONDUCTEURS COMPRENANT DEUX DISPOSITIFS ELEMENTAIRES, ET PROCEDE DE FABRICATION La présente invention concerne un dispositif à semiconducteurs et en particulier un circuit intégré à haute tension utilisant un substrat en silicium sur un isolant (structure dite SOI pour "silicon on insulator") et son procédé de fabrication. La figure 25 est une illustration montrant un circuit intégré à haute tension appartenant à l'art antérieur. Comme représenté sur la fi- gure 25, le circuit intégré à haute tension comprend une section de com- mande et une section de puissance. La section de commande comprend un circuit oscillateur, un circuit de commande, un circuit logique, un cir- cuit de commande de limitation de courant, un circuit de décalage de ni- veau et un circuit de protection contre un échauffement excessif, et la section de puissance remplit la fonction d'un dispositif de puissance à tension de claquage élevée. Cette structure permet de réaliser sur une seule puce à la fois des circuits intégrés logiques à haut niveau d'inté- gration, comme un circuit CMOS et un circuit Bipolaire-CMOS, constituant la section de commande, et le dispositif de puissance à tension de cla- quage élevée, constituant la section de puissance. La figure 26 est une coupe montrant un circuit intégré à haute tension qui utilise un substrat SOI de l'art antérieur. Sur la figure 26, le circuit intégré à haute tension comprend un substrat semiconducteur 101, une pellicule d'oxyde enterrée 102, une couche SOI 103 qui remplit la fonction d'une région de formation de dispositifs, une pellicule d'oxyde de silicium 104 et une région de séparation de dispositifs 133. Un ensemble de circuits CMOS et de circuits Bipolaires-CMOS de la section de com- mande sont formés dans un côté séparé par la région de séparation de dispositifs 133, et un ensemble de transistors bipolaires à grille isolée (ou IGBT pour "Insulated Gate Bipolar Transistor") de la section de puis- sance sont formés dans l'autre côté séparé par la région 133. Un substrat SOI comprend le substrat semiconducteur 101, la pellicule d'oxyde enterrée 102 et la couche SOI 103. Dans des régions de formation de circuits CMOS et de circuits Bipolaires-CMOS, un ensemble de caissons et de sources/drains sont formés sur la couche SOI 103, et une ou plusieurs grilles et électrodes sont formées sur chaque région de caisson et de source/drain. Dans une région de formation de transistors IGBT, un ensemble d'émetteurs et de collecteurs sont formés sur la cou- che SOI 103 et une ou plusieurs grilles et électrodes sont formées sur les régions d'émetteur et de collecteur. En utilisant un substrat SOI, il est possible de diminuer la capa- cité parasite entre des dispositifs et entre un dispositif et le substrat. En outre, en combinant le substrat SOI avec la technique de séparation par tranchée, il est possible de réaliser une séparation diélectrique complète. De ce fait, la fiabilité du fonctionnement de dispositifs est améliorée, et il est possible de diminuer l'aire de surface qui est nécessaire pour la sé- paration. Il est donc possible d'améliorer le niveau d'intégration d'une puce. En outre, en utilisant le substrat SOI, il est possible d'augmen- ter une tension de claquage par l'effet de champ de surface réduit (ou RESURF pour "REduced SURface Field"), et la tension de claquage peut être fixée relativement aisément en combinant des paramètres du subs- trat SOI, tels qu'une épaisseur SOI (tsoi), une résistivité SOI (rsoi) et une épaisseur de pellicule d'oxyde enterrée (toxi). Un article de S. Merchant, ISPSD Proc., 1991, pages 31-35, REALIZATION OF HIGH BREAKDOWN VOLTAGE (> 700 V) IN THIN SOI DEVICES, montre que la combinaison de l'épaisseur d'une couche SOI et une pellicule d'oxyde enterrée permet d'obtenir effectivement une tension de claquage élevée. L'effet RESURF est décrit ci-dessous en relation avec la figure 27. La figure 27 est une coupe montrant une diode SOI qui comprend un substrat semiconducteur 101, une couche de pellicule d'oxyde enterrée 102 et une couche SOI 103. Comme représenté sur la figure 27, une ré- gion P+ 106, remplissant la fonction d'une anode de la diode, et une ré- gion N+ 107, remplissant la fonction d'une cathode de la diode, sont for- mées sur la couche SOI de type N-, 103. En appliquant à la diode SOI une tension de blocage en in- verse, une couche de désertion s'étend horizontalement jusqu'aux lignes en pointillés A et B. L'extension de la couche de désertion est déterminée essentiellement par la concentration de la couche N- 103. En outre, en formant un court-circuit entre une électrode arrière (non représentée) qui est reliée à la masse, et la région P+ 106, la couche de désertion s'étend verticalement jusqu'aux lignes en pointillés A et C. L'intensité de champ est donnée par l'expression suivante Intensité de champ E = Tension d'alimentation VCC/Largeur de la couche de désertion W. Pour la même tension d'alimentation, I'intensité de champ dé- pend de la largeur de la couche de désertion. Par conséquent, lorsque la largeur de la couche de désertion augmente, I'intensité de champ dans la direction horizontale peut être modérée. Un procédé de combinaison d'une couche SOI d'épaisseur ac- crue avec une technique de séparation par tranchée, pour augmenter une tension de claquage, est présenté dans un article de N. Yasuhara et al.: IEDM Proc. 1991, pages 141-144, SOI Device Structure Implementing 650 V High Voltage Output Devices on VLSIs. Dans cet article, il est proposé d'obtenir une tension de claquage de 600 V ou plus en limitant à 3 gim, ou moins, I'épaisseur d'une pellicule d'oxyde enterrée, et en augmentant jusqu'à environ 20 izm l'épaisseur d'une couche SOI. Lorsqu'on utilise un substrat SOI assemblé, on peut augmenter relativement aisément l'épais- seur d'une couche SOI, en réglant seulement la profondeur de polissage d'une partie pour la couche SOI. En outre, un procédé pour obtenir une tension de claquage éle- vée en augmentant l'épaisseur d'une pellicule d'oxyde enterrée est éga- lement présenté dans l'article suivant: ISPSD, Proc., 1994, pages 183- 186, High Voltage Trench Drain LDMOS-FET Using SOI Wafer. On utilise un substrat SOI assemblé pour simplifier un procédé de fabrication, de façon à augmenter l'épaisseur d'une couche SOI et d'une pellicule d'oxyde enterrée. Dans ce procédé, une surface d'un substrat semiconducteur ayant une pellicule d'oxyde de silicium sur sa surface, est jointe à une surface d'un autre substrat semiconducteur ayant ou n'ayant pas une pellicule d'oxyde de silicium sur sa surface, et ensuite une face ou l'autre est polie pour obtenir un substrat SOI com- prenant une couche SOI, une pellicule d'oxyde enterrée et un substrat semiconducteur. Lorsqu'on utilise un substrat SOI assemblé pour obtenir une tension de claquage élevée en augmentant l'épaisseur d'une couche SOI, la couche SOI épaisse peut être obtenue relativement aisément, en ré- glant seulement la profondeur de polissage d'une partie de la couche SOI. Cependant, il apparaît dans un processus de séparation des pro- blèmes qui consistent en ce qu'un sillon pour une tranchée doit avoir une épaisseur accrue pour la séparation, et en ce que le temps d'attaque est augmenté. D'autre part, lorsqu'on augmente l'épaisseur d'une pellicule d'oxyde enterrée pour obtenir une tension de claquage élevée, le gau- chissement d'un substrat SOI devient un problème. Lorsqu'on augmente l'épaisseur de la pellicule d'oxyde enterrée en utilisant le procédé de dé- pôt chimique en phase vapeur (ou CVD), jusqu'à la plage d'épaisseur de quelques micromètres ou plus, la pellicule d'oxyde enterrée n'adhère pas bien à un substrat semiconducteur pour une couche SOI, à cause de la rugosité de surface de la pellicule d'oxyde qui est formée. En outre, du fait de la formation unilatérale d'une pellicule d'oxyde, une contrainte est appliquée entre le substrat semiconducteur et la pellicule d'oxyde enter- rée, ce qui occasionne un gauchissement qui nuit à la liaison avec la couche SOI. Lorsqu'on augmente l'épaisseur d'une pellicule d'oxyde enter- rée, en procédant par oxydation thermique, on forme une pellicule d'oxyde sur les deux faces d'un substrat semiconducteur, et ensuite on assemble à une face ou l'autre un autre substrat semiconducteur remplis- sant la fonction d'une couche SOI, et on obtient un substrat SOI qui com- prend la couche SOI, la pellicule d'oxyde enterrée, le substrat semicon- ducteur et la pellicule d'oxyde. Dans le cas d'une pellicule d'oxyde ther- mique, le problème de la rugosité de surface ne se manifeste pas, même dans une plage d'une épaisseur de pellicule de plusieurs micromètres, ou plus. En outre, du fait que les pellicules d'oxyde thermique sont formées sur les deux faces d'un substrat semiconducteur, des contraintes que les pellicules d'oxyde de silicium appliquent aux deux faces du substrat se- miconducteur sont équilibrées, ce qui fait qu'un gauchissement ne se produit pas, même lorsqu'on forme des pellicules d'oxyde de silicium. Cependant, si les épaisseurs des pellicules d'oxyde de silicium sur les surfaces sont diminuées, du fait de l'application d'un agent d'at- taque de pellicule d'oxyde, au moment de la formation de la couche SOI et au cours du processus qui suit, et si l'équilibre des contraintes qui sont appliquées entre le substrat semiconducteur et les pellicules d'oxyde de silicium est perdu entre les deux faces du substrat semiconducteur, il apparaît un gauchissement d'un substrat SOI. La figure 28 est une coupe montrant un gauchissement d'un substrat SOI, qui est présentée dans le document: ISPSD, Proc., 1994, pages 183-186, High Voltage Trench Drain LDMOS-FET Using SOI Wafer. Sur la figure 28, le substrat SOI comprend un substrat semiconducteur 101, une pellicule d'oxyde enterrée 102 et une couche SOI 103. Comme représenté sur la figure 28, un gauchissement dans le mode de traction se manifeste sur le substrat SOI. La figure 29 est une représentation graphique montrant la rela- tion entre une épaisseur de couche de pellicule d'oxyde enterrée toxi d'un substrat SOI et le gauchissement W du substrat, avec en paramètre l'épaisseur tsoi de la couche SOI 103. Dans le cas d'un substrat d'un diamètre de 12,7 cm (5 pouces), le gauchissement W du substrat SOI atteint 100!lm lorsque l'épaisseur toxi de la pellicule d'oxyde enterrée 102 est de 1,7 grm. La représentation graphique montre également que le gauchissement W augmente proportionnellement non pas à l'épaisseur tsoi de la couche SOI, mais à l'épaisseur toxi de la pellicule d'oxyde enterrée. Un gauchissement d'un substrat SOI agit comme une contrainte entre un substrat semiconducteur et une pellicule d'oxyde enterrée, et il diminue la durée de vie de service d'un dispositif à semiconducteurs. De plus, dans le processus de fabrication du dispositif à semiconducteurs, le gauchissement occasionne des défauts dans le processus, comme une erreur de transfert, un motif défectueux à cause d'un écart d'un foyer d'exposition, et une erreur d'attraction par le vide, et il affecte considéra- blement le rendement de fabrication. La présente invention résout les problèmes ci-dessus et, con- formément à l'un de ses buts, elle procure un dispositif à semiconduc- teurs à haute tension ayant une longue durée de vie de service et elle procure le procédé de fabrication de ce dispositif, capable d'éviter des défauts de processus qui sont occasionnés par un gauchissement d'une tranche, et capable de maintenir le rendement de fabrication. La présente invention évite des défauts de processus occasionnés par le gauchisse- ment d'une tranche, comme une erreur de transfert, un motif défectueux à cause d'un écart d'un foyer d'exposition, une erreur d'attraction par le vide, etc. Conformément à un aspect de la présente invention, un dispo- sitif à semiconducteurs comprend un substrat semiconducteur et des première et seconde couches isolantes formées sur des premier et se- cond plans principaux du substrat semiconducteur. Une couche de sili- cium est formée sur la surface de la première couche isolante. Un pre- mier élément de dispositif est formé sur une première partie du plan à nu de la couche de silicium, et un second élément de dispositif, destiné à commander le premier élément de dispositif, est formé sur une seconde partie, séparée de la première partie du plan à nu par une région de sé- paration d'éléments de dispositif. En outre, un revêtement de protection est formé sur un autre plan principal de la seconde couche isolante, pour protéger la seconde couche isolante. Selon un autre aspect de la présente invention, un dispositif à semiconducteurs comprend un substrat semiconducteur et une première couche d'atténuation de contrainte formée sur un plan principal du subs- trat semiconducteur. Une première couche isolante est formée sur la première couche d'atténuation de contrainte et une couche de silicium est formée sur la première couche isolante. En outre, un premier élément de dispositif est formé sur une première partie du plan à nu de la couche de silicium, et un second élément de dispositif, pour commander le premier élément de dispositif, est formé sur une seconde partie, séparée de la première partie du plan à nu par une région de séparation d'éléments de dispositif. Selon un autre aspect de la présente invention, le dispositif à semiconducteurs comprend en outre une seconde couche d'atténuation de contrainte formée sur un autre plan principal d'un substrat semicon- ducteur, et une seconde couche isolante formée sur la seconde couche d'atténuation de contrainte. Selon un autre aspect de la présente invention, le dispositif à semiconducteurs comprend en outre un revêtement de protection formé sur un autre plan principal de la seconde couche isolante, pour protéger la seconde couche isolante. En outre, selon un autre aspect de la présente invention, dans un procédé de fabrication d'un dispositif à semiconducteurs, on forme des première et seconde couches isolantes sur des premier et second plans principaux d'un premier substrat semiconducteur. On assemble le plan à nu de la première couche isolante avec un premier plan principal d'un second substrat semiconducteur. On polit un second plan principal du second substrat semiconducteur jusqu'à l'obtention d'une épaisseur prédéterminée. On forme un premier élément de dispositif sur une pre- mière partie du second plan principal poli du second substrat semicon- ducteur, et on forme un second élément de dispositif, pour commander le premier élément de dispositif, sur une seconde partie du plan à nu du second substrat semiconducteur. Selon un autre aspect de la présente invention, dans un procé- dé de fabrication d'un dispositif à semiconducteurs, on forme des pre- mière et seconde couches isolantes sur des premier et second plans principaux d'un premier substrat semiconducteur. On forme des troisième et quatrième couches isolantes sur des premier et second plans princi- paux d'un second substrat semiconducteur. On assemble le plan à nu de la première couche isolante avec le plan à nu de la troisième couche isolante. On enlève la quatrième couche isolante et on polit le second plan principal du second substrat semiconducteur jusqu'à l'obtention d'une épaisseur prédéterminée. On forme un premier élément de disposi- tif sur une première partie du second plan principal poli du second subs- trat semiconducteur, et on forme un second élément de dispositif, destiné à commander le premier élément de dispositif, sur une seconde partie du plan à nu du second substrat semiconducteur. Selon un autre aspect de la présente invention, dans un procé- dé de fabrication d'un dispositif à semiconducteurs, on forme une pre- mière couche d'atténuation de contrainte sur un premier plan principal d'un premier substrat semiconducteur. On forme des première et seconde couches isolantes sur des premier et second plans principaux d'un se- cond substrat conducteur. On assemble le plan à nu de la première cou- che d'atténuation de contrainte avec le plan à nu de la première couche isolante. On enlève la seconde couche isolante, et on polit le second plan principal du second substrat semiconducteur jusqu'à l'obtention d'une épaisseur prédéterminée. On forme un premier dispositif sur une première partie du second plan principal poli du second substrat semi- conducteur, et on forme un second dispositif, pour commander le premier dispositif, sur une seconde partie du plan à nu du second substrat semi- conducteur. Selon un autre aspect de la présente invention, dans un procé- dé de fabrication d'un dispositif à semiconducteurs, on forme une pre- mière couche d'atténuation de contrainte sur un premier plan principal d'un premier substrat semiconducteur. On forme une seconde couche d'atténuation de contrainte sur un second plan principal du premier substrat semiconducteur. On forme des première et seconde couches isolantes sur les plans à nu des première et seconde couches d'atténua- tion de contrainte. On assemble le plan à nu de la première couche iso- lante avec un premier plan principal d'un second substrat semiconduc- teur. On polit un second plan principal du second substrat semiconduc- teur jusqu'à l'obtention d'une épaisseur prédéterminée. On forme un pre- mier élément de dispositif sur une première partie du second plan princi- pal poli du second substrat semiconducteur, et on forme un second élé- ment de dispositif, pour commander le premier élément de dispositif, sur une seconde partie du plan à nu du second substrat semiconducteur. Selon un autre aspect de la présente invention, dans un procé- dé de fabrication d'un dispositif à semiconducteurs, on forme des pre- mière et seconde couches isolantes sur des premier et second plans principaux d'un premier substrat semiconducteur. On assemble le plan à nu de la première couche isolante avec un premier plan principal d'un second substrat semiconducteur. On transforme chaque région du pre- mier substrat semiconducteur adjacente aux première et seconde cou- ches isolantes, pour donner des première et seconde couches d'atténua- tion de contrainte. On polit un second plan principal du second substrat semiconducteur jusqu'à l'obtention d'une épaisseur prédéterminée. On forme un premier élément de dispositif sur une première partie du second plan principal poli du second substrat semiconducteur, et on forme un second élément de dispositif, pour commander le premier élément de dis- positif, sur une seconde partie du plan à nu du second substrat semicon- ducteur. Conformément à un autre aspect de la présente invention, dans un procédé de fabrication d'un dispositif à semiconducteurs, on forme des première et seconde couches d'atténuation de contrainte sur des premier et second plans principaux d'un premier substrat semiconducteur. On forme des première et seconde couches isolantes sur les plans à nu des première et seconde couches d'atténuation de contrainte. On forme des troisième et quatrième couches isolantes sur des premier et second plans principaux d'un second substrat semiconducteur. On assemble le plan à nu de la première couche isolante avec le plan à nu de la troi- sième couche isolante. On enlève la quatrième couche isolante et on po- lit le second plan principal du second substrat semiconducteur, jusqu'à l'obtention d'une épaisseur prédéterminée. On forme un premier élément de dispositif sur une première partie du second plan principal poli du se- cond substrat semiconducteur, et on forme un second élément de dispo- sitif, pour commander le premier élément de dispositif, sur une seconde partie du plan à nu du second substrat semiconducteur. Selon un autre aspect de la présente invention, dans chaque procédé de fabrication d'un procédé à semiconducteurs qui est indiqué ci-dessus, on forme en outre un revêtement de protection sur le plan à nu de la seconde couche isolante, pour protéger la seconde couche isolante. Selon un autre aspect de la présente invention, dans un procé- dé de fabrication d'un dispositif à semiconducteurs, on forme des pre- mière et seconde couches isolantes sur les deux plans principaux d'un premier substrat semiconducteur. On assemble le plan à nu de la pre- mière couche isolante avec un second substrat semiconducteur. On polit la surface du second substrat semiconducteur jusqu'à l'obtention d'une épaisseur prédéterminée. On forme des sillons qui atteignent le premier substrat semiconducteur et qui s'étendent respectivement à partir du plan à nu de la seconde couche isolante et à partir du second substrat semi- conducteur. On remplit les sillons avec du silicium. On forme un premier élément de dispositif sur une première partie d'une surface principale du second substrat semiconducteur, et on forme un second élément de dis- positif, pour commander le premier élément de dispositif, sur une se- conde partie de la surface principale du second substrat semiconducteur. Selon un autre aspect de la présente invention, dans un procé- dé de fabrication d'un dispositif a semiconducteurs qui est indiqué ci- dessus, on forme les sillons dans une région qui correspond à une ligne de découpage en puces. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la des- cription se réfère aux dessins annexés, dans lesquels: La figure 1 est une coupe montrant un dispositif à semicon- ducteurs d'un premier mode de réalisation de la présente invention, utili- sant un substrat SOI assemblé; La figure 2 est une coupe montrant un substrat SOI du disposi- tif à semiconducteurs du premier mode de réalisation de la présente in- vention; La figure 3 est une représentation graphique montrant une re- lation entre l'épaisseur d'une pellicule d'oxyde enterrée et le déplacement d'un substrat SOI; La figure 4 est une représentation graphique montrant une re- lation entre l'épaisseur d'une couche SOI et le déplacement d'un substrat SOI; La figure 5 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du premier mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 6 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du premier mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 7 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du premier mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 8 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du premier mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 9 est une coupe montrant un substrat semiconducteur SOI d'un dispositif à semiconducteurs d'un second mode de réalisation de la présente invention; La figure 10 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du second mode de réalisation de la pré- sente invention, utilisant un substrat SOI assemblé; La figure 11 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du second mode de réalisation de la pré- sente invention, utilisant un substrat SOI assemblé; La figure 12 est une coupe montrant un substrat SOI du dispo- sitif à semiconducteurs du troisième mode de réalisation de la présente invention; La figure 13 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du troisième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 14 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du troisième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 15 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du troisième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 16 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du troisième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 17 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du troisième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 18 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du troisième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 19 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du troisième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 20 est une coupe montrant un substrat SOI du dispo- sitif à semiconducteurs du quatrième mode de réalisation de la présente invention; La figure 21 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du quatrième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 22 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du quatrième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 23 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du quatrième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 24 est une coupe montrant un procédé de fabrication du dispositif à semiconducteurs du quatrième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé; La figure 25 est un schéma de circuit montrant un circuit intégré à haute tension; La figure 26 est une coupe montrant un circuit intégré à haute tension utilisant un substrat SOI de l'art antérieur; La figure 27 est une coupe montrant une diode SOI; La figure 28 est une coupe montrant un gauchissement d'un substrat semiconducteur utilisant une structure SOI de l'art antérieur; et La figure 29 est une représentation graphique montrant la rela- tion entre une couche de pellicule d'oxyde enterrée d'un substrat SOI de l'art antérieur, et le gauchissement du substrat. La figure 1 est une coupe montrant un dispositif à semicon- ducteurs d'un premier mode de réalisation de la présente invention, utili- sant un substrat SOI assemblé. Sur la figure 1, le dispositif à semicon- ducteurs comprend un substrat semiconducteur 1, une pellicule d'oxyde enterrée 2, une couche SOI 3, une pellicule d'oxyde de silicium 4, un re- vêtement de protection 5 capable de résister a l'action d'un agent d'atta- que de pellicule d'oxyde, une pellicule d'oxyde de silicium 31, une pelli- cule de silicium polycristallin 32, une région de séparation 33, une pelli- cule d'oxyde de grille 34, une paroi latérale 35, des pellicules isolantes inter-couches 36 à 38, un caisson N 41, un caisson P 42, une couche de diffusion d'impureté de type P 43, une région de source/drain 44 d'un transistor MOS à canal P, une région de source/drain 45 d'un transistor MOS à canal N, des régions d'émetteur d'un transistor bipolaire à grille isolée (ou IGBT) à canal n, 46 et 47, une région tampon N 48, une région de collecteur P+ 49, une grille 51 d'un circuit CMOS, une grille 52 d'un transistor IGBT, une électrode de source/drain 53 d'un transistor MOS à canal P, une électrode de source/drain 54 d'un transistor MOS à canal N, une électrode d'émetteur 55 d'un transistor IGBT à canal n, une électrode de grille 56 d'un transistor IGBT à canal n, une électrode de collecteur 57 et un métal de barrière 58. Ce dispositif à semiconducteurs comprend un circuit CMOS remplissant la fonction d'un circuit logique, et un transistor IGBT de type N remplissant la fonction d'un dispositif de puissance. Le circuit CMOS est entièrement isolé et séparé du transistor IGBT par la pellicule d'oxyde enterrée 2, une région de séparation par tranchée 30 qui est formée dans la couche SOI 3 par la pellicule d'oxyde de silicium 31 et la pellicule de silicium polycristallin 32, et la région de séparation 33 comprenant une pellicule d'oxyde de silicium. Les transistors MOS à canal N et à canal P du circuit CMOS sont également séparés l'un de l'autre. En outre, le caisson N 41 et la région de source/drain 44 du transistor MOS à canal P sont formés dans la couche SOI 3 du transistor MOS à canal P, et le caisson P 42 et la région de source/drain 45 du transistor MOS à canal N sont formés dans la couche SOI 3 du transistor MOS à canal N. De plus, la couche de diffusion d'impureté de type P 43, les régions d'émetteur 46 et 47, la couche de diffusion d'impureté de type N 48 et la région de col- lecteur 49 sont formées dans la couche SOI 3 du transistor IGBT. La figure 2 est une coupe montrant un substrat SOI du disposi- tif à semiconducteurs du premier mode de réalisation de la présente in- vention. Sur la figure 2, le substrat SOI comprend une couche SOI 3, une pellicule d'oxyde enterrée 2, un substrat semiconducteur 1, une pellicule d'oxyde de silicium 4 et un revêtement de protection 5 capable de résis- ter à l'action d'un agent d'attaque de pellicule d'oxyde. L'épaisseur de la pellicule d'oxyde de silicium 4 est inférieure ou égale à celle de la pelli- cule d'oxyde enterrée 2. Cependant, en vue de l'équilibrage des con- traintes sur les deux faces du substrat semiconducteur 1, il est préférable que l'épaisseur de la pellicule 4 soit au moins égale à la moitié de l'épaisseur de la pellicule 2. On utilise une pellicule de silicium polycris- tallin ou une pellicule de nitrure de silicium pour le revêtement de protec- tion 5, et celui-ci est capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde. Cette pellicule 5 empêche une diminution de l'épais- seur de la pellicule d'oxyde de silicium 4 au cours de processus de fabri- cation de dispositifs à semiconducteurs. La figure 3 est une représentation graphique montrant une re- lation entre l'épaisseur d'une pellicule d'oxyde enterrée et le déplacement d'une tranche d'un diamètre de 12,7 cm (5 pouces), lorsqu'une couche SOI de la tranche a une épaisseur de 7 à 14 rim. La figure 4 est une re- présentation graphique montrant une relation entre l'épaisseur d'une couche SOI et le déplacement d'une tranche d'un diamètre de 12,7 cm (5 pouces), lorsque la couche SOI de la tranche a une épaisseur de 7 à 14 mm. L'influence que l'épaisseur de la pellicule d'oxyde enterrée exerce sur le déplacement de la tranche est décrite ci-dessous en relation avec les figures 3 et 4. * Sur la figure 3, les points (a) représentent un substrat semicon- ducteur normal, la ligne (b) représente un substrat SOI dans lequel la pellicule d'oxyde enterrée 2 a une épaisseur deux fois supérieure à celle de la pellicule d'oxyde de silicium 4, et la ligne (c) représente le dépla- cement de la tranche d'un substrat SOI dans lequel l'épaisseur de la pel- licule d'oxyde enterrée 2 est égale à celle de la pellicule d'oxyde de sili- cium 4. Comme représenté sur la figure 3, lorsque l'épaisseur de la pelli- cule d'oxyde enterrée 2 est égale à celle de la pellicule d'oxyde de sili- cium 4, le déplacement W du substrat semiconducteur 1 est le même que celui du substrat semiconducteur normal représenté par les points (a), et il est compris dans une plage d'environ 10 à 20 pm, indépendamment de I'augmentation de l'épaisseur de la pellicule d'oxyde. Lorsque la différence entre l'épaisseur de la pellicule d'oxyde enterrée 2 et celle de la pellicule d'oxyde de silicium 4 augmente, le déplacement de la tranche augmente. Sur la figure 4, la ligne (d) montre une relation entre l'épaisseur de la couche SOI et le déplacement de la tranche dans un substrat SOI dans lequel la pellicule d'oxyde enterrée 2 a une épaisseur de 3,3!zm et la pellicule d'oxyde de silicium 4 a une épaisseur de 6,6 pm, et la ligne (e) montre une relation entre l'épaisseur de la couche SOI et le déplace- ment de la tranche dans un substrat SOl dans lequel la pellicule d'oxyde enterrée 2 et la pellicule d'oxyde de silicium 4 ont toutes deux une épais- seur de 3,4 lim. On voit sur la figure 4 que le déplacement W de la tran- che est très peu influencé par l'épaisseur d'une couche SOI. Le déplacement d'un substrat SOI est occasionné par une con- trainte qui est appliquée entre le substrat semiconducteur 1 d'une part et la pellicule d'oxyde enterrée 2 et la pellicule d'oxyde de silicium 4 for- mées sur les deux faces du substrat semiconducteur 1, d'autre part. Ce- pendant, comme décrit en relation avec la figure 3, lorsque la pellicule d'oxyde enterrée 2 et la pellicule d'oxyde de silicium 4 ont la même épaisseur, l'équilibre des contraintes appliquées entre le substrat en sili- cium et les pellicules d'oxyde de silicium est maintenu sur les deux faces du substrat semiconducteur 1. Par conséquent, la contrainte qui est pro- duite entre le substrat semiconducteur 1, la pellicule d'oxyde enterrée 2 et la pellicule d'oxyde de silicium 4 est extrêmement réduite. Le revêtement de protection 5 capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, protège la surface de la pelli- cule d'oxyde de silicium 4, empêche une réduction d'épaisseur de pelli- cule susceptible de se produire au cours de processus de fabrication de dispositifs à semiconducteurs, et maintient l'épaisseur de la pellicule d'oxyde de silicium 4 qui est déterminée au moment de la formation du substrat SOI. Il est donc possible de maintenir égales l'épaisseur de la pellicule d'oxyde enterrée 2 et celle de la pellicule d'oxyde de silicium 4. De cette manière, du fait qu'une contrainte qui est produite entre le substrat semiconducteur 1, la pellicule d'oxyde enterrée 2 et la pellicule d'oxyde de silicium 4 est extrêmement restreinte, il est possible d'obtenir une tension de claquage élevée d'un dispositif à semiconducteurs et il est possible d'allonger la durée de vie de service du dispositif. Même si l'épaisseur de la pellicule d'oxyde enterrée 2 n'est pas égale à celle de la pellicule d'oxyde de silicium 4 au moment de la for- mation du substrat SOI, à condition que la différence entre les épais- seurs ne soit pas très grande, le revêtement de protection 4 capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, protège la surface de la pellicule d'oxyde de silicium 4, empêche une réduction de l'épaisseur de pellicule susceptible de se produire au cours de processus de fabrication de dispositifs à semiconducteurs, et maintient l'épaisseur de la pellicule d'oxyde de silicium 4 qui est déterminée au moment de la formation du substrat SOI. Par conséquent, on obtient également les mêmes avantages que dans le cas o l'épaisseur de la pellicule d'oxyde enterrée 2 est égale à celle de la pellicule d'oxyde de silicium 4, dans le but de maintenir la tension de claquage élevée et d'assurer une longue durée de vie de service. Les figures 5 et 6 sont des coupes montrant des tranches dans des processus pour le procédé de fabrication du dispositif à semicon- ducteurs du premier mode de réalisation représenté sur la figure 1. Premièrement, comme représenté sur la figure 5, on oxyde les deux faces du substrat semiconducteur 1 pour former les pellicules d'oxyde 2 et 4. Pour former ces pellicules d'oxyde avec une épaisseur s'élevant jusqu'à 6 pm, il est nécessaire de les traiter par oxydation par voie humide sous pression normale pendant environ 80 heures. Ensuite, comme représenté sur la figure 6, on assemble un autre substrat semi- conducteur 3 à la surface de la pellicule d'oxyde 2, et on applique en- suite un traitement thermique pour établir une force de liaison entre eux. Dans ce cas, le traitement thermique est prolongé par exemple pendant environ 2 heures à 1100 C. En utilisant ce procédé, on maintient l'équili- bre des contraintes sur les deux faces du substrat semiconducteur 1, du fait que les pellicules d'oxyde de silicium 2 et 4 qui sont formées sur les deux faces du substrat semiconducteur 1 ont presque la même épaisseur. Ensuite, on polit la surface du substrat semiconducteur 3 jusqu'à l'obten- tion d'une épaisseur prédéterminée, pour former une couche SOI. Après avoir formé de la manière ci-dessus la pellicule d'oxyde de silicium 4, le substrat semiconducteur 1, la pellicule d'oxyde enterrée 2 et la couche de silicium 3, on forme sur la surface de la pellicule d'oxyde de silicium 4 le revêtement de protection 5, tel qu'une pellicule de silicium polycristallin et une pellicule de nitrure capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, comme représenté sur la figure 2. Les figures 7 et 8 sont des coupes montrant des tranches dans des processus d'un autre procédé de fabrication du dispositif à semicon- ducteurs qui est représenté sur la figure 1. Sur les figures 7 et 8, les symboles 21 à 23 désignent des pellicules d'oxyde de silicium. Premièrement, comme représenté sur la figure 7, on oxyde les deux faces du substrat semiconducteur 1 et les deux faces du substrat semiconducteur 3, pour former des pellicules d'oxyde de silicium 4 et 21 sur la surface du substrat semiconducteur 1 et des pellicules d'oxyde de silicium 22 et 23 sur la surface du substrat semiconducteur 3. Ensuite, comme représenté sur la figure 8, on assemble l'un à l'autre les substrats semiconducteurs 21 et 22 pour former une pellicule d'oxyde intégrée, 2, et on assure la force de liaison par un traitement thermique. Ensuite, on enlève la pellicule d'oxyde de silicium 23 et on polit le substrat semicon- ducteur 3 pour former une couche SOI à partir du substrat semiconduc- teur 3. Dans ce cas, les pellicules d'oxyde 4 et 21 et les pellicules d'oxyde 22 et 23 sont respectivement formées avec la même épaisseur. Cependant, les pellicules d'oxyde 4 et 22, 23 ou les pellicules d'oxyde 21 et 22, 23 ne sont pas toujours formées avec la même épaisseur. Lors- qu'on considère l'équilibre des contraintes sur les deux faces du substrat semiconducteur 1, il est préférable d'égaliser l'épaisseur de la pellicule d'oxyde de silicium 2 avec celle de la pellicule d'oxyde de silicium 4, et par conséquent de donner aux pellicules d'oxyde de silicium 4 et 21 une épaisseur supérieure à celle des pellicules d'oxyde 22 et 23. Cependant, du point de vue du temps d'oxydation, il est efficace que toutes les pelli- cules d'oxyde 4 et 21 à 23 aient la même épaisseur. Du fait qu'aucun défaut ne se manifeste aussi longtemps que le gauchissement d'une tranche d'un diamètre de 12,7 cm est inférieur ou égal à 70!zm, il est possible de déterminer un temps d'oxydation confor- mément à un compromis entre l'épaisseur des pellicules d'oxyde et le gauchissement de la tranche. Après avoir formé de la manière ci-dessus la pellicule d'oxyde de silicium 4, le substrat semiconducteur 1, la pellicule d'oxyde enterrée 2 et la couche de silicium 3, on forme sur la surface de la pellicule d'oxyde de silicium 4 un revêtement de protection 5, tel qu'une pellicule de silicium polycristallin et une pellicule de nitrure capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, comme représenté sur la figure 2. Comme décrit ci-dessus, le revêtement de protection 5 capable de résister à un agent d'attaque de pellicule d'oxyde, a une fonction qui consiste à empêcher une réduction de l'épaisseur de la couche de pelli- cule d'oxyde de silicium 4 pendant le processus de fabrication de dispo- sitifs. Par conséquent, I'équilibre des contraintes qui sont produites entre le substrat semiconducteur 1 et les pellicules d'oxyde 2 et 4 qui sont for- mées sur les deux faces du substrat semiconducteur 1, est maintenu sur les deux faces du substrat semiconducteur 1, a partir du moment auquel les pellicules d'oxyde sont formées. Il est donc possible de restreindre ou de diminuer le gauchissement d'une tranche, et donc de diminuer des défauts tels qu'une attraction ou un transfert imparfait de la tranche sur un plateau de support au cours d'un processus. En outre, il est possible d'obtenir une tension de claquage élevée d'un dispositif à semiconduc- teurs, et il est possible d'allonger une durée de vie de service du dispo- sitif. La description ci-dessus a été faite en utilisant un circuit CMOS à titre de circuit logique. Cependant, outre un circuit à transistors CMOS utilisé indépendamment, on peut également utiliser une combinaison d'un transistor bipolaire avec un circuit CMOS. De plus, il est possible d'utili- ser un transistor IGBT de type P, un transistor bipolaire ou un transistor MOS à la place d'un transistor IGBT de type N à titre de dispositif de puissance. Il est également possible d'oxyder le substrat semiconducteur indépendamment de la séquence. En outre, le revêtement de protection 5 peut être formé avant d'assembler le substrat semiconducteur 1 au subs- trat semiconducteur 3, ou avant de polir les substrats semiconducteurs assemblés. La figure 9 est une coupe d'un substrat SOI d'un dispositif à semiconducteurs d'un seconde mode de réalisation de la présente inven- tion, utilisant un substrat SOI assemblé. Sur la figure 9, le substrat SOI du dispositif à semiconducteurs comprend un substrat semiconducteur 6, une pellicule de silicium poreux 7 formée sur la surface du substrat semi- conducteur 6, une pellicule d'oxyde enterrée 9 formée sur la surface de la pellicule de silicium poreux 7, et une couche de silicium 11 formée sur la surface de la pellicule d'oxyde de silicium 9. Des dispositifs élémentai- res qui sont les mêmes que ceux du premier mode de réalisation sont formés sur la couche de silicium 11 et ne sont pas illustrés à nouveau ici. Le substrat SOI est déplacé sous l'effet d'une contrainte qui est appliquée entre le substrat semiconducteur 6 et la pellicule d'oxyde en- terrée 9 qui est formée sur la surface du substrat semiconducteur 6. Ce- pendant, comme représenté sur la figure 9, la contrainte entre le substrat en silicium 6 et la pellicule d'oxyde de silicium 9 est atténuée par la cou- che de silicium poreux 7, ce qui a pour effet de restreindre la contrainte qui est produite entre le substrat semiconducteur 6 et la pellicule d'oxyde enterrée 9. Cette structure a l'avantage qui consiste en ce qu'un gau- chissement est restreint sans perdre l'effet RESURF, et la tension de claquage d'un dispositif à semiconducteurs est augmentée, et en outre la durée de vie de service du dispositif à semiconducteurs est allongée. En outre, une face du substrat semiconducteur 6 est à nu, ce qui fait qu'une électrode peut aisément être disposée sur le plan du substrat 6 qui est opposé à une région de formation de dispositifs. Les figures 10 et 11 sont des coupes montrant un procédé de fabrication d'une tranche du dispositif à semiconducteurs du second mode de réalisation de la présente invention, utilisant un substrat SOI assemblé. Un procédé de formation de silicium poreux est décrit par exemple dans la publication de Seijiro Furukawa: SOI Structure Forming Art, pages 176-186, SATSUMA TOSHO (transcription). Dans un bain de formation comprenant un électrolyte sur les côtés supérieur et inférieur ou droit et gauche d'un substrat semiconducteur, on place une solution de HF et une électrode en platine, à titre de cathode, sur un côté, pour la formation de silicium poreux, et on place une solution de HF de l'autre côté, à titre d'électrode liquide faisant fonction d'anode. Dans ce cas, il est possible de former du silicium poreux vers l'intérieur du substrat se- miconducteur, à partir de sa surface constituant le côté de cathode, au moyen d'un courant d'anodisation circulant à travers le silicium. On peut commander l'épaisseur du silicium poreux par une densité de courant et un temps de formation, et on peut commander la densité du silicium po- reux par la concentration de HF au moment de la formation. Comme représenté sur la figure 10, le courant d'anodisation 60 est appliqué à un substrat semiconducteur 6, a la surface duquel on a donné le type P par implantation d'ions de bore ou autres dans la surface du substrat semiconducteur 6 de type P- ou de type N-, pour former une couche de silicium poreux 7 sur une face du substrat semiconducteur 6. Des trous fins du silicium poreux qui est formé par le procédé ci-dessus ont une structure telle que la plupart d'entre eux sont formés dans une direction perpendiculaire à la surface d'un substrat semiconducteur. Ensuite, comme représenté sur la figure 11, on assemble le substrat semiconducteur 6, sur la surface duquel est formée la couche de silicium poreux 7, avec un substrat semiconducteur 11 sur les deux faces duquel sont formées des pellicules d'oxyde de silicium 9 et 93. Dans ce cas également, les couches de pellicules d'oxyde de silicium 9 et 93 sont formées et sont soumises à un traitement thermique pour assurer la force de liaison après l'assemblage, de façon similaire au cas du premier mode de réalisation. Ensuite, on enlève la pellicule d'oxyde de silicium 93 comme représenté sur la figure 9, et on polit la surface du substrat semi- conducteur 11 jusqu'à l'obtention d'une épaisseur prédéterminée. En- suite, on forme des éléments de dispositifs sur la surface du substrat semiconducteur 11, de façon similaire au cas du premier mode de réali- sation. Conformément à ce procédé, la couche de silicium poreux 7 atténue la contrainte qui est appliquée entre le substrat semiconducteur 6 et la couche de pellicule d'oxyde de silicium 9, et par conséquent il est possible de diminuer le déplacement d'une tranche, d'éviter une attrac- tion ou un transfert imparfaits de la tranche sur un plateau de support au cours d'un processus, et d'allonger la durée de vie de service d'un dispo- sitif à semiconducteurs. En outre, lorsqu'on effectue l'oxydation, la vitesse d'oxydation du silicium poreux atteint approximativement 100 fois la vitesse d'oxyda- tion du silicium monocristallin. Il existe donc un avantage qui consiste en ce que le temps de traitement pour obtenir une pellicule d'oxyde épaisse est diminué. En outre, du fait qu'un taux de changement de volume sous l'effet de l'oxydation du silicium poreux est indiqué par l'expression sui- vante, il est possible de diminuer des changements de volume avant et après l'oxydation en commandant la densité du silicium poreux, et de di- minuer ainsi une contrainte de traction. Taux de changement de volume R (Apres oxydation/Avant oxy- dation) = 2,2 x (Densité du silicium poreux/Densité du silicium monocris- tallin). La figure 12 est un coupe montrant un substrat SOI assemblé d'un dispositif à semiconducteurs d'un troisième mode de réalisation de la présente invention, utilisant le substrat SOI assemblé. Sur la figure 12, le substrat SOI du dispositif à semiconducteurs comprend un substrat semiconducteur 6, des pellicules de silicium poreux 7 et 8 formées res- pectivement sur les deux faces du substrat semiconducteur 6, des pelli- cules d'oxyde de silicium 9 et 10 formées respectivement sur les surfaces des pellicules de silicium poreux 7 et 8, une couche SOI 11 formée sur la surface de la pellicule d'oxyde de silicium 9, et un revêtement de protec- tion 5 capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, qui est formé sur la surface de la couche de pellicule d'oxyde de silicium 10. Dans le cas du dispositif à semiconducteurs de ce mode de réalisation, des éléments de dispositifs sont formés sur la couche SOI 11, d'une manière similaire au premier mode de réalisation, et ne sont pas illustrés à nouveau ici. Sur la figure 12, I'épaisseur de la pellicule d'oxyde de silicium est inférieure ou égale à celle de la pellicule d'oxyde de silicium 9. Cependant, il est préférable que l'épaisseur de la pellicule 10 soit égale à la moitié ou plus de l'épaisseur de la pellicule 9, du point de vue de l'équilibre des contraintes sur les deux faces du substrat semiconducteur 6. On utilise une pellicule de silicium polycristallin et une pellicule de ni- trure de silicium pour un revêtement de protection 5 capable de résister à I'action d'un agent d'attaque de pellicule d'oxyde. Le revêtement de pro- tection 5 empêche une diminution de l'épaisseur de la pellicule d'oxyde de silicium 10 au cours de processus de fabrication de dispositifs à semi- conducteurs. Le déplacement d'un substrat SOI est occasionné par une con- trainte qui est appliquée entre le substrat semiconducteur 6 et la pellicule enterrée 9 et la pellicule d'oxyde de silicium 10 qui sont formées sur les deux faces du substrat semiconducteur 6. Cependant, comme représenté sur la figure 12, une contrainte qui est appliquée entre le substrat en sili- cium 6 et les pellicules d'oxyde de silicium 8 et 9 est atténuée du fait de la formation des couches de silicium poreux 7 et 8. En outre, comme décrit en relation avec la figure 3, lorsque l'épaisseur de la pellicule d'oxyde enterrée 9 est égale a celle de la pellicule d'oxyde de silicium , l'équilibre des contraintes appliquées entre le silicium et la pellicule d'oxyde de silicium est maintenu sur les deux faces du substrat semicon- ducteur 6. Il en résulte que les contraintes qui sont produites entre le substrat semiconducteur 6, la pellicule d'oxyde enterrée 9 et la pellicule d'oxyde de silicium 10 sont extrêmement restreintes. Le revêtement de protection 5 capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde protège la surface de la pelli- cule d'oxyde de silicium 10, empêche une réduction d'épaisseur de pelli- cule pouvant être occasionnée au cours de processus de fabrication de dispositifs à semiconducteurs, et maintient l'épaisseur de la pellicule d'oxyde de silicium 10 qui est déterminée au moment de la formation du substrat SOI. Il est donc possible de maintenir égales l'épaisseur de la pellicule d'oxyde enterrée 9 et celle de la pellicule d'oxyde de silicium 10. Ainsi, du fait que les contraintes qui sont produites entre le substrat se- miconducteur 6, la pellicule d'oxyde enterrée 9 et la pellicule d'oxyde de silicium 10 sont encore restreintes davantage, il est possible d'augmenter la tension de claquage d'un dispositif à semiconducteurs et d'augmenter la durée de vie de service du dispositif. Même si l'épaisseur de la pellicule d'oxyde enterrée 9 n'est pas égale à celle de la pellicule d'oxyde de silicium 10, les couches de sili- cium poreux 7 et 8 atténuent les contraintes. En outre, le revêtement de protection 5 capable de résister à l'action d'un agent d'attaque de pelli- cule d'oxyde, protège la surface de la pellicule de silicium 10, empêche une réduction de l'épaisseur de pellicule pouvant être occasionnée au cours de processus de fabrication de dispositifs, et maintient l'épaisseur de la pellicule d'oxyde de silicium 10 qui est déterminée au moment de la formation du substrat SOl. Par conséquent, à moins que la différence entre l'épaisseur de la pellicule d'oxyde enterrée 9 et celle de la pellicule d'oxyde de silicium 10 ne soit très grande, on obtient les mêmes avanta- ges que dans le cas dans lequel l'épaisseur de la pellicule d'oxyde enter- rée 2 est égale à celle de la pellicule d'oxyde de silicium 4, du point de vue du maintien d'une tension de claquage élevée et de l'obtention d'une longue durée de vie de service. Les figures 13 et 14 sont des coupes montrant des tranches dans les processus du procédé de fabrication de dispositifs à semicon- ducteurs du troisième mode de réalisation de la présente invention, pour la fabrication du dispositif à semiconducteurs représenté sur la figure 12, utilisant un substrat SOI assemblé. Premièrement, on forme une couche de silicium poreux 7 sur une face d'un substrat semiconducteur 6, d'une manière similaire à celle du second mode de réalisation. Ensuite, comme représenté sur la figure 13, on inverse la polarité pour l'application du courant d'anodisation 60, et on forme une couche de silicium poreux 8 sur l'autre face du substrat semiconducteur 6. Des trous fins du silicium poreux qui est formé par le procédé ci-dessus ont une structure telle que la plupart d'entre eux sont formés dans une direction perpendiculaire à la surface d'un substrat se- miconducteur. Ensuite, comme représenté sur la figure 14, on forme des couches de pellicules d'oxyde de silicium 9 et 10 sur les surfaces des couches de silicium poreux 7 et 8, de façon similaire au cas du premier mode de réalisation. De plus, on assemble un autre substrat semicon- ducteur 11 comportant la couche de pellicule d'oxyde de silicium 9, et on applique un traitement thermique pour obtenir une force de liaison. Dans ce cas, le traitement thermique est effectué de façon similaire au cas du premier mode de réalisation. En utilisant ce procédé, les pellicules d'oxyde de silicium 9 et 10 sont formées avec presque la même épaisseur sur les deux faces du substrat semiconducteur 6, et par conséquent l'équilibre des contraintes est maintenu sur les deux faces du substrat semiconducteur 6. Ensuite, on polit la surface du substrat semiconduc- teur 11 jusqu'à l'obtention d'une épaisseur désirée pour former une cou- che SOI. On forme de la manière ci-dessus la pellicule d'oxyde de sili- cium 10, la couche de silicium poreux 8, le substrat semiconducteur 6, la couche de silicium poreux 7, la pellicule d'oxyde enterrée 9 et la couche de silicium 11, et ensuite on forme sur la surface de la pellicule d'oxyde de silicium 10 le revêtement de protection 5, tel qu'une pellicule de sili- cium polycristallin et une pellicule de nitrure capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, comme représenté sur la figure 12. Ensuite, on forme des éléments de dispositif sur la couche de silicium 11, de façon similaire au cas du premier mode de réalisation. Les figures 15 à 17 sont des coupes montrant des tranches dans les processus d'un autre procédé de fabrication de dispositif à se- miconducteurs du troisième mode de réalisation de la présente invention, pour la fabrication du dispositif à semiconducteurs qui est représenté sur la figure 12, utilisant un substrat SOI assemblé. Sur les figures 15 à 17, le symbole 60 désigne un courant d'anodisation et le symbole 70 désigne une alimentation alternative. Comme représenté sur la figure 15, on applique une croissance épitaxiale ou une implantation/diffusion d'ions de bore à la surface d'un substrat semiconducteur de type N, 6, pour former des couches de sili- cium de type P, 71 et 81, et ensuite on oxyde les surfaces des couches de silicium de type P 71 et 81 pour former des pellicules d'oxyde de sili- cium 9 et 10. En utilisant ce procédé, on forme les pellicules d'oxyde de silicium 9 et 10 avec presque la même épaisseur sur les deux faces du substrat semiconducteur 6. Ensuite, comme représenté sur la figure 16, on assemble la surface de la pellicule d'oxyde de silicium 9 à un autre substrat semiconducteur 11, et on applique un traitement thermique pour obtenir la force de liaison. Ce traitement thermique est également effec- tué de façon similaire au cas du premier mode de réalisation. Ensuite, on polit la surface du substrat semiconducteur 11 jusqu'à l'obtention d'une épaisseur désirée. Ensuite, comme représenté sur la figure 17, on connecte l'ali- mentation alternative 70 aux deux extrémités de parties non oxydées des couches de silicium de type P respectives 71 et 81, et on place l'ensem- ble du substrat dans un bain de formation de silicium poreux. Ensuite, on forme les couches de silicium poreux 7 et 8 à partir de la partie de bord, en direction de la partie centrale du substrat, pendant l'application d'un courant d'anodisation 60. Les trous fins dans les couches 7 et 8 ont une structure telle que la plupart d'entre eux sont formés dans une direction parallèle à la surface du substrat semiconducteur. On forme de la manière ci-dessus la pellicule d'oxyde de sili- cium 10, la couche de silicium poreux 8, le substrat semiconducteur 6, la couche de silicium poreux 7, la pellicule d'oxyde enterrée 9 et la couche de silicium 11, et ensuite on forme sur la surface de la pellicule d'oxyde de silicium 10 le revêtement de protection 5, tel qu'une pellicule de sili- cium polycristallin et une pellicule de nitrure capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, comme représenté sur la figure 12. On peut former le revêtement de protection 5 avant l'assemblage du substrat semiconducteur 11 remplissant la fonction d'une couche de sili- cium, ou avant le polissage du substrat semiconducteur 11 assemblé. Ainsi, en rendant poreuse toute l'étendue d'un substrat semi- conducteur de type assemblé, on obtient un substrat SOI assemblé à contraintes atténuées. Les figures 18 et 19 sont des coupes montrant des tranches dans les processus d'encore un autre procédé de fabrication de disposi- tifs à semiconducteurs du troisième mode de réalisation de la présente invention, pour fabriquer le dispositif à semiconducteurs qui est repré- senté sur la figure 12 en utilisant un substrat SOI assemblé. Sur les figu- res 18 à 20, les symboles 91 à 93 désignent des pellicules d'oxyde de silicium. Comme représenté sur la figure 18, on forme des pellicules de silicium poreux 7 et 8 sur les deux faces d'un substrat semiconducteur 6, et ensuite on forme des pellicules d'oxyde de silicium 91 et 10 sur les surfaces des pellicules 7 et 8. En outre, on prépare un autre substrat semiconducteur 11 en formant des pellicules d'oxyde de silicium 92 et 93 sur les deux faces du substrat semiconducteur 11. Ensuite, comme re- présenté sur la figure 19, on assemble l'un à l'autre les substrats 6 et 11 pour former une pellicule d'oxyde 9 avec les pellicules d'oxyde 91 et 92, et on applique ensuite un traitement thermique, de façon similaire au cas du premier mode de réalisation, pour assurer la force de liaison. Ensuite, on enlève par polissage la pellicule d'oxyde de silicium 93, et on enlève partiellement par polissage le substrat semiconducteur 11. On forme de la manière ci-dessus la pellicule d'oxyde de sili- cium 10, la couche de silicium poreux 8, le substrat semiconducteur 6, la couche de silicium poreux 7, la pellicule d'oxyde enterrée 9 et la couche de silicium 11, et on forme ensuite sur la surface de la pellicule d'oxyde de silicium 10 le revêtement de protection 5, tel qu'une pellicule de sili- cium polycristallin et une pellicule de nitrure capable de résister à un agent d'attaque de pellicule d'oxyde, comme représenté sur la figure 12. Lorsqu'une électrode se trouve sur la surface du substrat semiconducteur 6, on enlève par polissage la couche de silicium poreux 8 et la pellicule d'oxyde de silicium 10. Dans ce cas, les pellicules d'oxyde 10 et 91 et les pellicules d'oxyde 92 et 93 sont respectivement formées avec la même épaisseur, mais les pellicules d'oxyde 10 et 92, 93 ou les pellicules d'oxyde 91 et 92, 93 ne sont pas toujours formées avec la même épaisseur. Du point de vue de l'équilibre des contraintes sur les deux faces du substrat semi- conducteur 6, il est préférable d'égaliser l'épaisseur de la pellicule d'oxyde de silicium 9 avec celle de la pellicule d'oxyde de silicium 10. Par conséquent, il est préférable de former les pellicules d'oxyde de silicium et 91 avec une épaisseur supérieure à celle des pellicules d'oxyde 92 et 93. Cependant, du point de vue de la diminution du temps d'oxydation, il est efficace que toutes les pellicules d'oxyde 9 et 91 à 93 aient la même épaisseur. Du fait qu'aucun défaut de processus ne se manifeste aussi longtemps que le gauchissement d'une tranche d'un diamètre de 12,7 cm est inférieur ou égal à 70.m, il est possible de déterminer un temps d'oxydation conformément à un compromis entre l'épaisseur de pellicule d'oxyde et le gauchissement de la tranche. Conformément au procédé ci-dessus, I'apparition de contraintes se manifestant par un gauchissement du substrat 6 est restreinte et dimi- nuée, du fait que les couches de silicium poreux 7 et 8 absorbent et atté- nuent, sous la forme d'une déformation de trous fins, les contraintes qui sont appliquées entre le substrat semiconducteur 6 et les couches de pellicules d'oxyde de silicium 9 et 10. En outre, de la même manière que sur les figures 3 et 4, les contraintes qui sont produites entre le substrat semiconducteur 6, la pel- licule d'oxyde enterrée 9 et la pellicule d'oxyde de silicium 10 sont en- core restreintes davantage, du fait que l'équilibre des contraintes qui sont appliquées entre le silicium et les pellicules d'oxyde de silicium est maintenu des deux côtés du substrat semiconducteur 6, si l'épaisseur de la pellicule d'oxyde enterrée 9 est égale à celle de la pellicule d'oxyde de silicium 10. Le revêtement de protection 5 capable de résister à l'action * d'un agent d'attaque de pellicule d'oxyde, protège la surface de la pelli- cule d'oxyde de silicium 10, empêche une réduction de l'épaisseur de pellicule au cours de processus de fabrication de dispositifs à semicon- ducteurs, et maintient l'épaisseur de la pellicule d'oxyde de silicium 10 qui est déterminée au moment de la formation du substrat SOI. Par con- séquent, il est possible de maintenir égales l'épaisseur de la pellicule d'oxyde enterrée 9 et celle de la pellicule d'oxyde de silicium 10. Ainsi, du fait que les contraintes qui sont produites entre le substrat semicon- ducteur 6, la pellicule d'oxyde enterrée 9 et la pellicule d'oxyde de sili- cium 10 sont extrêmement restreintes, il est possible d'augmenter la ten- sion de claquage d'un dispositif à semiconducteurs et il est possible d'allonger la durée de vie de service du dispositif. Le revêtement de protection 5 capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, protège la surface de la pelli- cule d'oxyde de silicium 10, empêche une réduction de l'épaisseur de pellicule susceptible de se produire au cours de processus de fabrication de dispositifs à semiconducteurs, et maintient l'épaisseur de la pellicule d'oxyde de silicium 10 qui est déterminée au moment de la formation du substrat SOI. Par conséquent, même si l'épaisseur de la pellicule d'oxyde enterrée 9 n'est pas égale à celle de la pellicule d'oxyde de silicium 10 au moment de la formation du substrat SOI, et à moins que la différence entre les épaisseurs ne soit très grande, on obtient également les mêmes avantages que dans le cas dans lequel l'épaisseur de la pellicule d'oxyde enterrée 9 est égale à celle de la pellicule d'oxyde de silicium 10, du point de vue de la tension de claquage élevée et de la durée de vie de service. Il est ainsi possible de restreindre ou de diminuer un gauchis- sement d'une tranche et donc de diminuer un défaut tel qu'une attraction ou un transfert imparfaits de la tranche sur un plateau de support au cours d'un processus. En outre, il est possible d'augmenter la tension de claquage d'un dispositif à semiconducteurs et il est possible d'allonger la durée de vie de service du dispositif. En outre, lorsqu'on effectue l'oxydation, la vitesse d'oxydation du silicium poreux atteint approximativement 100 fois la vitesse d'oxyda- tion du silicium monocristallin. Par conséquent, au moment de la formation d'une pellicule d'oxyde épaisse, il est possible de diminuer le temps de traitement. En outre, du fait qu'un taux de changement de volume qui est dû à l'oxydation du silicium poreux est indiqué par l'expression sui- vante, il est possible de diminuer des changements de volume avant et après l'oxydation, en commandant la densité du silicium poreux, et de diminuer ainsi la contrainte de traction. Taux de changement de volume R (Après oxydation/Avant oxy- dation) = 2,2 x (Densité du silicium poreux/densité du silicium monocris- tallin). De plus, il est possible de former en même temps les pellicules d'oxyde 91 et 10 et les pellicules d'oxyde 92 et 13, indépendamment de la séquence. En outre, on peut former le revêtement de protection 5 avant d'assembler le substrat semiconducteur 6 au substrat semiconduc- teur 11, ou avant de polir les substrats semiconducteurs assemblés. La figure 20 est une coupe montrant un dispositif à semicon- ducteurs d'un quatrième mode de réalisation de la présente invention, utilisant un substrat SOI assemblé. Sur la figure 20, le dispositif à semi- conducteurs comprend un substrat semiconducteur 12, une pellicule d'oxyde enterrée 13 formée sur la surface du substrat semiconducteur 12, une couche SOI 14 formée sur la surface de la pellicule d'oxyde en- terrée 13, un sillon de tranchée 15 formé de façon à passer à travers la pellicule d'oxyde enterrée 13, a partir de la surface de la couche SOI 14, et à atteindre le substrat semiconducteur 12, et une région enterrée dans un sillon, 16, formée par du silicium polycristallin, du silicium amorphe ou une couche obtenue par croissance épitaxiale. Ce dispositif à semiconducteurs comprend un circuit CMOS qui remplit la fonction d'un circuit logique, et un transistor IGBT de type N qui remplit la fonction d'un dispositif de puissance. Le circuit CMOS est entièrement isolé et séparé du transistor IGBT par la pellicule d'oxyde enterrée 13, une région de séparation par tranchée 30 formée par une pellicule d'oxyde de silicium 31 et une pellicule de silicium polycristallin 32 dans la couche SOI 14, et une région de séparation 33 qui est cons- tituée par une pellicule d'oxyde de silicium. Un transistor MOS à canal N et un transistor MOS à canal P du circuit CMOS sont mutuellement sépa- rés de façon similaire. Des régions CMOS et IGBT électriquement intégrées sont entièrement isolées d'une région extérieure par la pellicule d'oxyde enterrée 13, le sillon 15 formé de façon à atteindre le substrat semiconducteur 12 en passant à travers la pellicule d'oxyde enterrée 13, à partir de la surface de la couche SOI 14, une région enterrée dans un sillon, 16, dans laquelle le sillon 15 est rempli de silicium polycristallin, de silicium amorphe ou d'une couche formée par croissance épitaxiale, et la région de séparation 33 constituée par une pellicule d'oxyde de sili- cium. Un caisson N 41 et une région de source/drain 44 du transistor MOS à canal P sont formés dans la couche SOI 14 du transistor MOS à canal P; un caisson de type P 42 et une région de source/drain 45 du transistor MOS à canal N sont formés dans la couche SOI 14 du transis- tor MOS à canal N; et une couche de diffusion d'impureté de type P 43, des régions d'émetteur 46 et 47, une couche de diffusion d'impureté de type N 48 et une région de collecteur 49 sont formées dans la couche SOI 14 du transistor IGBT. La figure 21 est une coupe montrant un substrat SOI du dispo- sitif à semiconducteurs du quatrième mode de réalisation de la présente invention. Sur la figure 21, le substrat SOI comprend une couche SOI 14, une pellicule d'oxyde enterrée 13, un substrat semiconducteur 12 et un sillon 15 formé de façon à passer à travers la pellicule d'oxyde enterrée 13, à partir de la surface de la couche SOI 14, et à atteindre le substrat semiconducteur 12. Le sillon 15 est rempli de silicium polycristallin, de silicium amorphe ou d'une couche formée par croissance épitaxiale, pour former une région enterrée dans un sillon, 16. Les surfaces de la couche SOI 14 et de la région enterrée dans un sillon, 16, sont aplanies. En outre, le sillon 15 est formé dans une région, telle qu'une région de ligne de découpage en puces, qui ne dégrade pas des fonc- tions d'un dispositif à semiconducteurs. Le sillon restreint de façon ex- trêmement importante une plage dans laquelle un gauchissement appa- rait, en divisant et en rétrécissant une plage qui est influencée par des contraintes qui sont occasionnées entre le substrat semiconducteur 12, la pellicule d'oxyde enterrée 13 et la couche SOI 14. Par conséquent, le sillon 15 a l'avantage de diminuer globalement le gauchissement d'une tranche. Ainsi, il est possible d'augmenter la tension de claquage d'un dispositif à semiconducteurs et il est possible d'allonger la durée de vie de service du dispositif. En outre, du fait que la couche SOI 14 et le substrat semicon- ducteur 12 sont connectés électriquement l'un à l'autre par la région en- terrée dans un sillon, 16, qui est formée par du silicium polycristallin ou par une couche épitaxiale sélective, on obtient les avantages de l'élimi- nation de l'effet de condensateur, qui est un problème général pour l'at- taque par plasma d'un substrat SOI, et de stabilisation de la caractéristi- que d'attaque. Les figures 22 à 24 sont des coupes du procédé de fabrication de tranche de semiconducteur du quatrième mode de réalisation de la présente invention, pour la fabrication du substrat SOI représenté sur la figure 21, utilisant un substrat SOI assemblé. On décrit ci-dessous le procédé de fabrication de dispositifs à semiconducteurs en se référant aux figures 22 à 24. Premièrement, comme représenté sur la figure 22, on oxyde les deux faces du substrat semiconducteur 12 pour former une pellicule d'oxyde enterrée 13 et une couche de pellicule d'oxyde de silicium 131. Ensuite, on assemble un autre substrat semiconducteur 14 à la surface de la pellicule d'oxyde 13, et on applique ensuite un traitement thermique pour établir une force de liaison. Ensuite, on polit la surface du substrat semiconducteur 13, jusqu'à l'obtention d'une épaisseur prédéterminée, pour former une couche SOI. Ces éléments sont formés de façon simi- laire au cas du premier mode de réalisation. Ensuite, comme représenté sur la figure 23, on effectue une opération de photogravure double face, de façon à former un motif le long d'une région qui ne dégrade pas des fonctions d'un dispositif à se- miconducteurs pour chaque puce, par exemple le long d'une ligne de dé- coupage en puces. Ensuite, on forme un sillon de tranchée 15 à partir de la surface avant de la couche SOI, et on forme simultanément un sillon de tranchée 151 à partir de la surface arrière de la couche d'oxyde de silicium 131. On forme le sillon de tranchée 15 de façon qu'il traverse la pellicule d'oxyde de silicium 13, à partir de la surface de la couche SOI 14, et qu'il atteigne le substrat semiconducteur 12, et on forme le sillon de tranchée 151 de façon qu'il traverse la pellicule d'oxyde de silicium 131 à partir de la surface de la pellicule d'oxyde de silicium 131, et qu'il atteigne le substrat semiconducteur 12. Dans l'état ci-dessus, des contraintes de traction dans la pelli- cule d'oxyde enterrée 13 et la pellicule d'oxyde de silicium 131 sont con- finées à chaque puce par les sillons de tranchée 15 et 151, et par consé- quent elles ne se répercutent pas sur le gauchissement d'un substrat considéré globalement. Il est préférable que des motifs des sillons de tranchée 15 et 151 coïncident mutuellement, du point de vue de l'équili- bre des contraintes. Cependant, une précision élevée n'est pas toujours exigée. Ensuite, on forme une pellicule d'oxyde de silicium sur la sur- face du sillon de tranchée 15, et ensuite, comme représenté sur la figure 24, on remplit le sillon par dépôt de silicium polycristallin ou de silicium amorphe, ou par une croissance épitaxiale sélective, pour former la ré- gion enterrée dans un sillon, 16. On polit le plan comportant le sillon de tranchée 151, pour obtenir une surface plane du substrat semiconducteur 12. Il est possible de remplir avec du silicium polycristallin ou du silicium contenant des impuretés la région enterrée dans un sillon, 16, à condi- tion que la pellicule d'oxyde de silicium qui est formée sur la surface du sillon 15 ait des propriétés d'isolation correctes. Enfin, on obtient le substrat SOI assemblé qui est représenté sur la figure 21 en effectuant avec précision une attaque d'enlèvement partiel et un aplanissement de la région enterrée dans un sillon, 16, qui comprend du silicium polycristallin ou du silicium, en employant le procé- dé de polissage chimio-mécanique (ou CMP pour "Chemical Mechanical Polish"). On effectue ensuite une série de processus de fabrication de dispositifs dans la région unitaire qui est délimitée par le sillon de tran- chée 15. Ce sillon 15 est formé dans une région qui ne dégrade pas des fonctions d'un dispositif à semiconducteurs, telle qu'une ligne de décou- page en puces, et il a l'avantage de diminuer un gauchissement d'une tranche en divisant et en rétrécissant une plage qui est influencée par une contrainte. Ainsi, une contrainte qui est produite entre du silicium et des pellicules d'oxyde de silicium est diminuée, et par conséquent il est possible d'augmenter la tension de claquage d'un dispositif à semicon- ducteurs et il est possible d'allonger la durée de vie de service de ce dis- positif. En outre, du fait que la couche SOI 14 et le substrat semicon- ducteur 12 sont connectés électriquement l'un à l'autre par la région en- terrée dans un sillon, 16, comprenant du silicium polycristallin ou une couche épitaxiale sélective, on obtient les avantages de l'élimination de l'effet de condensateur, qui est un problème général dans l'attaque par plasma d'un substrat SOI, et de stabilisation de la caractéristique d'atta- que. Bien que la description qui précède soit faite en utilisant un cir- cuit CMOS à titre d'exemple d'un circuit logique, il est possible d'utiliser un transistor d'une structure CMOS indépendamment ou en combinaison avec un transistor bipolaire. En outre, il est possible d'utiliser à titre de dispositif de puissance un transistor MOS ou IGBT de type P, au lieu d'un transistor IGBT de type N. Du fait que la présente invention a la structure décrite ci- dessus, elle présente les avantages suivants. Du fait que la présente invention utilise un substrat SOI, il est possible d'obtenir une séparation diélectrique complète et une diminution d'une capacité parasite entre dispositifs. En outre, du fait qu'une couche isolante destinée à atténuer et à restreindre des contraintes est formée sur les deux faces d'un substrat semiconducteur, et qu'un revêtement de protection est en outre formé de façon à protéger la couche isolante, il est possible d'augmenter la tension de claquage d'un dispositif à semi- conducteurs et il est possible d'allonger sa durée de vie de service. En outre, du fait que le revêtement de protection utilise une pellicule de nitrure de silicium ou une pellicule de silicium polycristallin capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, pour former un transistor à effet de champ à grille isolée par une pelli- cule, et un transistor MOS pour commander le transistor à effet de champ, il est possible de produire un courant élevé et de réaliser une commande avec une faible consommation de puissance, et une pellicule d'oxyde de silicium pour atténuer et restreindre des contraintes est pro- tégée. Il est donc possible d'augmenter la tension de claquage d'un dis- positif à semiconducteurs et d'allonger sa durée de vie de service. En outre, du fait que l'on utilise un substrat SOI dans lequel une couche d'atténuation de contrainte pour atténuer une contrainte de jonction est formée entre un substrat semiconducteur et une couche iso- lante formée sur un plan principal du substrat semiconducteur, il est pos- sible de réaliser une séparation diélectrique complète, il est possible de diminuer une capacité parasite entre des dispositifs, et en outre il est possible d'augmenter la tension de claquage d'un dispositif à semicon- ducteurs et d'allonger sa durée de vie de service. De plus, du fait que l'on utilise un substrat SOI qui est obtenu en formant une couche d'atténuation de contrainte pour atténuer une contrainte de jonction entre des couches isolantes formées sur les deux faces d'un substrat semiconducteur, il est possible d'atténuer et de res- treindre encore davantage une contrainte, ainsi que d'allonger la durée de vie de service du substrat semiconducteur. En outre, du fait que l'on utilise un revêtement de protection pour protéger une couche isolante, il est possible d'atténuer et de res- treindre encore davantage une contrainte, ainsi que d'allonger une durée de vie de service. Dans ce cas, du fait qu'une couche d'atténuation de contrainte est formée par une couche de silicium poreux, il est possible de diminuer une contrainte de traction en fixant la densité du silicium poreux et en diminuant ainsi des changements de volume avant et après l'oxydation. Il est donc possible d'atténuer et de restreindre encore davantage une contrainte, ainsi que d'allonger une durée de vie de service. De plus, du fait que le revêtement de protection utilise une pel- licule de nitrure de silicium ou une pellicule de silicium polycristallin ca- pable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, pour former un transistor à effet de champ à grille isolée par pellicule et un transistor MOS pour commander le transistor à effet de champ, il est possible de produire un courant élevé et d'accomplir une commande avec une faible consommation de puissance, et une pellicule d'oxyde de sili- cium destinée à atténuer et à restreindre une contrainte est protégée. De ce fait, il est possible d'augmenter la tension de claquage d'un dispositif à semiconducteurs ainsi que d'allonger sa durée de vie de service. En outre, du fait qu'une couche d'atténuation de contrainte est formée entre un substrat semiconducteur et une couche isolante, la con- trainte qui est produite entre le substrat semiconducteur et la couche isolante est extrêmement restreinte. De ce fait, il est possible de res- treindre un gauchissement d'un substrat SOl et de diminuer un défaut tel qu'une attraction ou un transfert imparfaits d'une tranche sur un plateau de support au cours d'un processus. Il est donc possible de fabriquer un dispositif à semiconducteurs ayant une tension de claquage élevée et une longue durée de vie de service. En outre, du fait que des substrats semiconducteurs avec une couche isolante formée sur leurs deux faces sont assemblés l'un à l'autre et sont ensuite polis pour former un substrat SOl, on peut augmenter ai- sément l'épaisseur de la couche isolante. En outre, du fait qu'une couche d'atténuation de contrainte est formée entre les deux faces d'un substrat semiconducteur d'une part et des couches isolantes d'autre part, la contrainte qui est produite entre le substrat semiconducteur et les couches isolantes est extrêmement res- treinte. De ce fait, il est possible de restreindre un gauchissement d'un substrat SOl. Il est donc possible d'atténuer un défaut tel qu'une attrac- tion ou un transfert imparfaits d'une tranche sur un plateau de support au cours d'un processus, et de fabriquer un dispositif à semiconducteurs ayant une tension de claquage élevée et une longue durée de vie de ser- vice. En outre, du fait que des substrats semiconducteurs ayant une couche isolante formée sur chacune de leurs deux faces sont assemblés l'un à l'autre et sont ensuite polis pour former un substrat SOI, il est pos- sible d'augmenter aisément l'épaisseur de la couche isolante. En outre, du fait qu'une couche d'atténuation de contrainte est formée sur les deux faces d'un substrat semiconducteur au cours d'un seul processus, le nombre de processus est diminué et la contrainte qui est produite entre le substrat semiconducteur et les couches isolantes est extrêmement restreinte. Ainsi, du fait que l'on peut restreindre un gau- chissement d'un substrat SOI, il est possible d'atténuer un défaut tel qu'une attraction ou un transfert imparfaits d'une tranche sur un plateau de support au cours d'un processus, et de fabriquer un dispositif à semi- conducteurs ayant une tension de claquage élevée et une longue durée de vie de service. En outre, du fait que des substrats semiconducteurs ayant une coucheisolante formée sur chacune de leurs deux faces sont assemblés l'un à l'autre et sont ensuite polis pour former un substrat SOI, il est pos- sible d'augmenter aisément l'épaisseur de la couche isolante. En outre, du fait qu'une couche isolante et une couche d'atté- nuation de contrainte qui sont formées sur une face d'un substrat semi- conducteur sur laquelle aucun dispositif n'est formé, sont enlevées par polissage après la formation d'un dispositif, il est possible de restreindre un gauchissement d'un substrat SOI. Il est donc possible d'atténuer un défaut tel qu'une attraction ou un transfert imparfaits d'une tranche sur un plateau de support au cours d'un processus. En outre, du fait que l'on évite une réduction d'épaisseur d'une pellicule d'oxyde de silicium qui se manifeste dans des processus de fa- brication de dispositifs à semiconducteurs, en formant un revêtement de protection pour protéger une couche isolante, la contrainte qui est pro- duite entre un substrat semiconducteur et une pellicule d'oxyde de sili- cium est extrêmement restreinte. Ainsi, du fait que l'on peut restreindre un gauchissement d'un substrat SOI, il est possible d'atténuer un défaut tel qu'une attraction ou un transfert imparfaits d'une tranche sur un pla- teau de support au cours d'un processus. Dans ce cas, du fait qu'une couche d'atténuation de contrainte est formée par une couche de silicium poreux, il est possible de diminuer une contrainte de traction en commandant la densité du silicium poreux, ce qui a pour effet de diminuer des changements de volume avant et après l'oxydation et de diminuer une contrainte de traction. Il est donc possible d'atténuer et de restreindre encore davantage une contrainte, ainsi que d'allonger une durée de vie de service. En outre, un revêtement de protection utilise une pellicule de nitrure de silicium ou une pellicule de silicium polycristallin capable de résister à l'action d'un agent d'attaque de pellicule d'oxyde, et par con- séquent une pellicule d'oxyde de silicium destinée à atténuer et à res- treindre une contrainte est protégée, et il est possible de restreindre en- core davantage un gauchissement d'un substrat SOl. Il est donc possible d'atténuer un défaut tel qu'une attraction ou un transfert imparfaits d'une tranche sur un plateau de support au cours d'un processus. En outre, du fait qu'un sillon destiné à diviser une couche iso- lante est formé, une contrainte de jonction agissant entre un substrat semiconducteur et une couche isolante est atténuée de manière à res- treindre considérablement une contrainte, et par conséquent il est possi- ble de restreindre ou de diminuer un gauchissement d'un substrat SOI. Il est donc possible d'atténuer un défaut tel qu'une attraction ou un trans- fert imparfaits d'une tranche sur un plateau de support au cours d'un pro- cessus, et de fabriquer un dispositif à semiconducteurs ayant une tension de claquage élevée et une longue durée de vie de service. En outre, du fait qu'un sillon destiné à diviser et à rétrécir une étendue qui est influencée par une contrainte, est formé dans une ligne de découpage en puces, il est possible restreindre ou de diminuer un gauchissement d'un substrat SOl sans dégrader des fonctions d'un dis- positif à semiconducteurs. Il est donc possible d'atténuer un défaut tel qu'une attraction ou un transfert imparfaits d'une tranche sur un plateau de support au cours d'un processus, et de fabriquer un dispositif à semi- conducteurs ayant une tension de claquage élevée et une longue durée de vie de service. En outre, du fait que le sillon est rempli avec du silicium poly- cristallin, du silicium amorphe ou du silicium monocristallin, de façon à connecter électriquement une couche SOl avec un substrat semiconduc- teur, on obtient les avantages de l'élimination de l'effet de condensateur, qui est un problème pour l'attaque par plasma d'un substrat SOI en géné- ral, et de la stabilisation de la caractéristique d'attaque. Il va de soi que de nombreux changements et modifications peuvent être apportés au dispositif et au procédé décrits et représentés sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif à semiconducteurs, caractérisé en ce qu'il com- prend: un substrat semiconducteur (1); des première et seconde couches isolantes (2, 4) formées sur des premier et second plans principaux du substrat semiconducteur (1); une couche de silicium (3) formée sur une surface de la première couche isolante (2); un premier élément de dispo- sitif formé sur une première partie d'un plan à nu de la couche de silicium (3); un second élément de dispositif, pour commander le premier élément de dispositif, formé sur une seconde partie qui est séparée de la pre- mière partie du plan à nu de la couche de silicium (3) par une région de séparation d'éléments de dispositif; et un revêtement de protection (5) formé sur un plan principal de la seconde couche isolante (4) pour proté- ger la seconde couche isolante (4). 2. Dispositif à semiconducteurs, caractérisé en ce qu'il com- prend: un substrat semiconducteur (6); une première couche d'atténua- tion de contrainte (7) formée sur un premier plan principal du substrat semiconducteur (6); une première couche isolante (9) formée sur la pre- mière couche d'atténuation de contrainte (7); une couche de silicium (11) formée sur la première couche isolante (9); un premier élément de dispo- sitif formé sur une première partie d'un plan à nu de la couche de silicium (11); et un second élément de dispositif, pour commander le premier élé- ment de dispositif, formé sur une seconde partie, séparée de la première partie du plan à nu de la couche de silicium (11) par une région de sépa- ration d'éléments de dispositif. 3. Dispositif à semiconducteurs selon la revendication 2, ca- ractérisé en ce qu'il comprend en outre une seconde couche d'atténua- tion de contrainte (8) formée sur un second plan principal du substrat semiconducteur (6), et une seconde couche isolante (10) formée sur la seconde couche d'atténuation de contrainte (8). 4. Dispositif à semiconducteurs selon la revendication 2, ca- ractérisé en ce qu'il comprend en outre un revêtement de protection (5) formé sur un plan principal de la seconde couche isolante (10), pour protéger la seconde couche isolante (10). 5. Procédé de fabrication de dispositif à semiconducteurs, ca- ractérisé en ce qu'il comprend les étapes suivantes: on forme des pre- mière et seconde couches isolantes (2, 4) sur des premier et second plans principaux d'un premier substrat semiconducteur (1); on assemble un plan à nu de la première couche isolante (2) avec un premier plan principal d'un second substrat semiconducteur (3); on polit un second plan principal du second substrat semiconducteur (3) jusqu'à l'obtention d'une épaisseur prédéterminée; et on forme un premier élément de dis- positif sur une première partie du second plan principal poli du second substrat semiconducteur (3), et on forme un second élément de dispositif, pour commander le premier élément de dispositif, sur une seconde partie du second plan principal poli du second substrat semiconducteur (3). 6. Procédé de fabrication de dispositif à semiconducteurs selon la revendication 5, caractérisé en ce qu'il comprend en outre l'étape qui consiste à former un revêtement de protection (5) sur un plan à nu de la seconde couche isolante (4), pour protéger la seconde couche isolante (4). 7. Procédé de fabrication de dispositif à semiconducteurs, ca- ractérisé en ce qu'il comprend les étapes suivantes: on forme des pre- mière et seconde couches isolantes (21, 4) sur des premier et second plans principaux d'un premier substrat semiconducteur (1); on forme des troisième et quatrième couches isolantes (22, 23) sur des premier et se- cond plans principaux d'un second substrat semiconducteur (3); on as- semble un plan à nu de la première couche isolante (21) avec un plan à nu de la troisième couche isolante (22); on enlève la quatrième couche isolante (23); on polit le second plan principal du second substrat semi- conducteur (3) jusqu'à l'obtention d'une épaisseur prédéterminée; et on forme un premier élément de dispositif sur une première partie du second plan principal poli du second substrat semiconducteur (3), et on forme un second élément de dispositif, pour commander le premier élément de dis- positif, sur une seconde partie du second plan principal poli du second substrat semiconducteur (3). 8. Procédé de fabrication de dispositif à semiconducteurs selon la revendication 7, caractérisé en ce qu'il comprend en outre l'étape qui consiste à former un revêtement de protection (5) sur un plan à nu de la seconde couche isolante (4), pour protéger la seconde couche isolante (4). 9. Procédé de fabrication de dispositif à semiconducteurs, ca- ractérisé en ce qu'il comprend les étapes suivantes: on forme une pre- mière couche d'atténuation de contrainte (7) sur un premier plan principal d'un premier substrat semiconducteur (6); on forme des première et se- conde couches isolantes (9, 93) sur des premier et second plans principaux d'un second substrat conducteur (11); on assemble un plan à nu de la première couche d'atténuation de contrainte (7) avec un plan à nu de la première couche isolante (9); on enlève la seconde couche isolante (93); on polit le second plan principal du second substrat semiconducteur (11) jusqu'à l'obtention d'une épaisseur prédéterminée; et on forme un premier élément de dispositif sur une première partie du second plan principal poli du second substrat semiconducteur (11), et on forme un se- cond élément de dispositif, pour commander le premier élément de dispo- sitif, sur une seconde partie du second plan principal poli du second substrat semiconducteur (11). 10. Procédé de fabrication de dispositif à semiconducteurs, ca- ractérisé en ce qu'il comprend les étapes suivantes: on forme une pre- mière couche d'atténuation de contrainte (7) sur un premier plan principal d'un premier substrat semiconducteur (6); on forme une seconde couche d'atténuation de contrainte (8) sur un second plan principal du premier substrat semiconducteur (6); on forme des première et seconde couches isolantes (9, 10) sur des plans à nu des première et seconde couches d'atténuation de contrainte (7, 8); on assemble un plan à nu de la pre- mière couche isolante (9) avec un premier plan principal d'un second substrat semiconducteur (11); on polit un second plan principal du se- cond substrat semiconducteur (11) jusqu'à une épaisseur prédéterminée; et on forme un premier élément de dispositif sur une première partie du second plan principal poli du second substrat semiconducteur (11), et on forme un second élément de dispositif, pour commander le premier élé- ment de dispositif, sur une seconde partie du plan à nu du second subs- trat semiconducteur (11). 11. Procédé de fabrication de dispositif à semiconducteurs se- lon la revendication 10, caractérisé en ce que ce procédé comprend en outre l'étape qui consiste à former un revêtement de protection (5) sur un plan à nu de la seconde couche isolante (10), pour protéger la seconde couche isolante (10). 12. Procédé de fabrication de dispositif à semiconducteurs, ca- ractérisé en ce qu'il comprend les étapes suivantes: on forme des pre- mière et seconde couches isolantes (9, 10) sur des premier et second plans principaux d'un premier substrat semiconducteur (6, 71, 81); on as- semble un plan à nu de la première couche isolante (9) avec un premier plan principal d'un second substrat semiconducteur (11); on transforme une région (71, 81) du premier substrat semiconducteur (6, 71, 81) adja- cente aux première et seconde couches isolantes (9, 10), pour donner des première et seconde couches d'atténuation de contrainte (7, 8); on polit un second plan principal du second substrat semiconducteur (11) jusqu'à l'obtention d'une épaisseur prédéterminée; et on forme un pre- mier dispositif élémentaire sur une première partie du second plan princi- pal poli du second substrat semiconducteur (11), et on forme un second dispositif élémentaire, pour commander le premier dispositif élémentaire, sur une seconde partie d'un plan à nu du second substrat semiconduc- teur (1 1). 13. Procédé de fabrication de dispositif à semiconducteurs selon la revendication 12, caractérisé en ce que ce procédé comprend en outre l'étape qui consiste à former un revêtement de protection (5) sur un plan à nu de la seconde couche isolante (10), pour protéger la seconde couche isolante (10). 14. Procédé de fabrication de dispositif à semiconducteurs, ca- ractérisé en ce qu'il comprend les étapes suivantes: on forme des pre- mière et seconde couches d'atténuation de contrainte (7, 8) sur des pre- mier et second plans principaux d'un premier substrat semiconducteur (6); on forme des première et seconde couches isolantes (91, 10) sur des plans à nu des première et seconde couches d'atténuation de contrainte (7, 8); on forme des troisième et quatrième couches isolantes (92, 93) sur des premier et second plans principaux d'un second substrat semicon- ducteur (11); on assemble un plan à nu de la première couche isolante (91) avec un plan à nu de la troisième couche isolante (92); on enlève la quatrième couche isolante (93); on polit le second plan principal du se- cond substrat semiconducteur (11), jusqu'à l'obtention d'une épaisseur prédéterminée; et on forme un premier élément de dispositif sur une pre- mière partie du second plan principal poli du second substrat semicon- ducteur (11), et on forme un second élément de dispositif, pour comman- der le premier élément de dispositif, sur une seconde partie d'un plan à nu du second substrat semiconducteur (11). 15. Procédé de fabrication de dispositif à semiconducteurs se- lon la revendication 14, caractérisé en ce que ce procédé comprend en outre l'étape qui consiste à former un revêtement de protection (5) sur un plan à nu de la seconde couche isolante (10), pour protéger la seconde couche isolante (10). 16. Procédé de fabrication de dispositif à semiconducteurs, ca- ractérisé en ce qu'il comprend les étapes suivantes: on forme des pre- mière et seconde couches isolantes (13, 131) sur des premier et second plans principaux d'un premier substrat semiconducteur (12); on assemble un plan à nu de la première couche isolante (13) avec un second substrat semiconducteur (14); on polit une surface du second substrat semicon- ducteur (14), jusqu'à l'obtention d'une épaisseur prédéterminée; on forme des sillons (151, 15) atteignant le second substrat semiconducteur (12) et s'étendant respectivement à partir d'un plan à nu de la seconde couche isolante (131) et à partir du second substrat semiconducteur (14); on remplit ces sillons (151, 15) avec du silicium (16); et on forme un premier élément de dispositif sur une première partie d'un premier plan principal du second substrat semiconducteur (14), et on forme un second élément de dispositif, pour commander le premier élément de dispositif, sur une seconde partie de la première surface principale du second substrat se- miconducteur (14). 17. Procédé de fabrication de dispositif à semiconducteurs se- lon la revendication 16, caractérisé en ce qu'on forme les sillons (15) dans une région qui correspond à des lignes de découpage en puces.