Brevet FR2739975A1 — publié le 19970418

PROEDE DE FABRICATIOe3 DE COMPOSANTS SUR UNE TRANCHE DE SILICIUM La présente invention concerne la fabrication de composants semiconducteurs sur une tranche de silicium. Elle s'applique plus particulièrement à la sauvegarde de marques d'alignement destinées à un repérage de la position de la tranche quand celle-ci passe d'un poste de travail à un autre. Lors de la fabrication de composants semiconducteurs, couramment appelés circuits intégrés, on forme sur une même tranche de silicium un grand nombre de composants identiques et chaque tranche est soumise à de ncnbreuses étapes de traitement successives. Parmi ces étapes de traitement, figurent des étapes de masquage au cours desquelles un motif lumineux est reproduit sur une résine photosensible. Les motifs actuels d'un circuit intégré pouvant avoir des dimensions inférieures à 0,5 micromètre, il convient qu'un alignement de haute précision soit réalisé avant qu'une tranche ayant déjà subi un traitement partiel subisse une étape de masquage supplémentaire.Pour atteindre ce résultat, un procédé usuel consiste à graver dans la tranche de silicium des rainures en forme de mire dites "marques d'alignement" qui devront être reconnues par déphasage ou diffraction et positionnées avant toute étape de masquage. La figure 1A illustre une tranche de silicium 1 et, sur cette tranche, un quadrillage indiquant comment sont effectuées les opérations de masquage. Des appareils servant à reporter sur une tranche l'image de masques, ou photorépéteurs, ont des champs 2 qui ont actuellement des dimensions maximum de l'ordre de 20 x 20 min2. Ainsi, on répète un grand notre de fois l'opération de masquage, par photorépétition, pour irradier une tranche complète. Sur une tranche de 200 rrrn de diamètre, on aura donc dans la plus grande dimension, environ 9 à 10 champs répétitifs. A l'intérieur de chaque champ, sont formées une ou plusieurs zones 3, généralement identiques, correspondant chacune à un composant élémentaire. Dans la figure 1A, on a représenté le cas où chacun des composants élémentaires a une dimension de 10 x 10 mm2, c'est-à-dire qu'il y aura quatre images par champ. En outre, des champs particuliers, désignés par les références 5a à 5d sont utilisés pour contenir des motifs spéciaux, par exemple des motifs de test et des marques d'alignement. Un exemple d'une marque d'alignement contenue à l'intérieur d'un carré de 1 x 1 mm2 est illustré en figure 1B. Cette marque d'alignement comprend des ensembles de rainures parallèles entre elles, les rainures d'un ensemble étant orthogonales à celles d'un autre ensemble. Ces rainures peuvent par exemple être des rainures d'une largeur de 8 Um à un pas de 8 pin. Par ailleurs, il est connu qu'au lancement d'une nouvelle filière de fabrication, le rendement de fabrication est généralement très faible, par exemple inférieur à 10 %, et n'atteint des valeurs supérieures à 50 W qu'après un apprentissage relativement long, qui peut être de l'ordre de l'année. En conséquence les fabricants de composants semiconducteurs veillent à ce que, quand ils modifient une étape d'un procédé de fabrication, les autres étapes restent autant que possible inchangées car sinon des phénomènes parasites ayant des causes multiples peuvent survenir sans qu'il soit possible d'identifier simplement leur origine. Dans l'application décrite en détail ci-après de la présente invention, on considère le cas particulier où la réalisation d'une étape de planarisation est modifiée, d'où il résulte que l'utilisation d'une filière de fabrication classique entraîne la perte de visibilité des marques d'alignement. La présente invention vise une solution de ce problème dans laquelle on effectue une modification minimale des étapes de fabrication ultérieures classiques et dans laquelle cette modification n'entraîne pas d'augmentation notable des coûts de fabrication. Plus généralement, la présente invention vise à éviter lors d'une étape de dépôt le recouvrement d'une zone, par un moyen particulièrement simple et notamment n' impliquant pas d'étapes de masquage et de photolithogravure. Pour atteindre ces objets, la présente invention prévoit un procédé de fabrication d'un lot de composants semiconducteurs sur une tranche de silicium, dans lequel la tranche comprend, au niveau de sa périphérie, au moins une zone spécifique dont la surface est du même ordre de grandeur que la surface d'un composant complet. Ce procédé comprend 1' étape consistant à masquer ladite zone par une plaquette formant écran, lors d'une opération de dépôt. Selon un mode de réalisation de la présente invention, ladite zone comprend des marques d'alignement et l'opération de dépôt est une opération de dépôt d'une couche opaque, par exemple une opération de pulvérisation de métal d'interconnexion. Selon un mode de réalisation de la présente invention, la plaquette est constituée d'une languette s'étendant vers l'intérieur à partir d'une bague de maintien de la tranche sur un support. Selon un mode de réalisation de la présente invention, le procédé comprend les étapes consistant à déposer un diélectrique sur une tranche semiconductrice, réaliser un polissage mécano-chimique, graver des ouvertures destinées à l'interconnexion vers une métallisation supérieure, remplir les ouvertures, disposer la tranche dans une enceinte de métallisation, prévoir des languettes de protection au-dessus des zones à protéger solidaires directement ou indirectement d'un support de tranche, et procéder au dépôt de la métallisation. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1A représente une vue de dessus d'une tranche de silicium avec un dessin de champs d'un photorépéteur la figure 1B représente un exemple de marque d'alignement les figures 2A à 2F illustrent des étapes successives d'un procédé classique de formation d'une couche diélectrique et d'une couche de métal d'interconnexion les figures 3A à 3F représentent des étapes successives d'un procédé similaire à celui décrit en relation avec les figures 2A à 2F mais dans lequel le mode de planarisation d'un dépôt diélectrique a été modifié les figures 4A à 4F représentent des étapes successives de formation d'une couche d'interconnexion selon la présente invention la figure 5A représente une vue de dessus d'une tranche semiconductrice disposée dans un réacteur de dépôt ; et les figures 5B et 5C sont des vues en coupe, respectivement selon les lignes B-B et C-C de la figure 5A. De façon classique dans le domaine de la représentation des composants semiconducteurs, les diverses figures ne sont pas à l'échelle, notamment en ce qui concerne les épaisseurs relatives des diverses couches. Les figures 2A à 2F représentent des étapes successives de formation d'une couche d'interconnexion sur une tranche semiconductrice comprenant déjà un premier niveau de métallisation. La structure est formée sur un substrat de silicium 10. Les diverses diffusions formées dans ce substrat n'ont pas été représentées. La partie gauche de la figure, désignée par la référence 11, correspond à une zone "active" dans laquelle sont formés des composants semiconducteurs et la partie droite de la figure, désignée par la référence 12, correspond à une zone où sont formées des marques d'alignement. Du côté gauche de la figure, on a représenté à titre d'exemple des zones d'oxyde épais 21, une région 22 de grille de transistor MOS, une couche de silicium polycristallin 23 formée sur de l'oxyde épais, et une couche de diélectrique d'isolement 24. On a également représenté une première couche de métallisation 25 gravée de façon appropriée et contactant par exemple la couche de silicium polycristallin 23 par l'intermédiaire d'un via métallisé 26 et la région de source ou de drain d'un transistor MOS par l'intermédiaire d'un via métallisé 27. Du côté droit de la figure, au niveau d'une marque d'alignement, il subsiste sur le substrat de silicium 10 une couche de silicium polycristallin 28 et la couche de métallisation 25. Les dépôts de silicium polycristallin et de métal étant des dépôts conformes, le contour 30 d'une marque d'alignement se retrouve sous forme d'un contour 31 au niveau de la surface supérieure de la métallisation 25. Les divers procédés pour arriver à la structure de la figure 2A sont bien connus en eux-mêmes. Les figures 2B à 2F représentent des étapes ultérieures de fabrication destinées à la formation d'un deuxième niveau de métallisation d'interconnexion. On cherche d'abord à revêtir l'ensemble de la structure d'une couche d'isolement à surface plane. Comme le représente la figure 2B, selon une technique classique, on dépose d'abord une couche 41 d'un diélectrique, par exemple de l'oxyde de silicium, puis une couche de planarisation 42, couramment en un verre déposé à la tournette (SOG). Ensuite, comme le représente la figure 2C, on procède successivement à une gravure de la couche 42 jusqu'au niveau de la couche 41 puis au dépôt d'une nouvelle couche de diélectrique 43. On notera que, par ce procédé, les épaisseurs d'isolant au-dessus de la métallisation 25 sont sensiblement identiques aussi bien au-dessus de la partie active 11 qu'au dessus de la partie 12 comprenant les marques d'alignement. A l'étape illustrée en figure 2D (alignement et photogravure), on grave des ouvertures aux emplacements où l'on souhaite qu'il y ait des contacts entre les premier et deuxième niveaux de métallisation et l'on dégage la zone 12. A l'étape illustrée en figure 2E, on remplit les vias par un conducteur 44 et on dépose une deuxième couche de métal 45. Cette deuxième couche de métal étant réalisée de façon conforme sur la première couche de métal au niveau des marques d'alignement, on retrouve les contours 30 et 31 des marques d'alignement à la surface de la couche de métallisation 45 sous forme d'un contour 32. A l'étape suivante illustrée en figure 2F (alignement et photogravure), on grave le métal 45 au-dessus de la zone active 11 selon un motif d'interconnexion choisi. Ensuite, on applique les étapes successives illustrées en figures 2B à 2F à la structure obtenue en figure 2F pour former le troisième niveau de métallisation, et ainsi de suite. En effet, les circuits intégrés comportent généralement plusieurs niveaux de métallisation, par exemple cinq à sept. Les figures 3A à 3F sont destinées à illustrer le résultat obtenu quand on applique la succession d'étapes du procédé qui vient d'être décrit en modifiant seulement le procédé de formation d'un diélectrique planarisé en utilisant des étapes de dépôt de diélectrique et de polissage mécano-chimique (CMP) plutôt qu'un dépôt de SOG suivi d'une regravure et d'un redépôt de diélectrique. Les techniques de polissage mécano-chimique fournissent actuellement des résultats meilleurs et plus fiables que des procédés tels que celui illustré en figures 2B et 2C. En effet, le procédé de la figure 2 présente l'inconvénient de procurer une planéité imparfaite qui dépend notamment de la dimension des reliefs de la structure auquel il est appliqué. De plus, comme le montrent la figure 2C et les figures suivantes, ce procédé présente l'inconvénient qu'il demeure des traces de SOG à l'intérieur de la couche de diélectrique et cela peut nuire au bon isolement de la structure et provoquer des lacunes ou des gravures latérales à l'intérieur de tranchées. Ce procédé présente également l'inconvénient de nécessiter plusieurs étapes de dépôt. La figure 3A représente une structure de départ identique à celle de la figure 2A. A l'étape illustrée en figure 3B, on réalise directement le dépôt d'un diélectrique épais, par exemple de l'oxyde de silicium déposé sous un plasma à haute densité et faible pression. On procède ensuite à une étape de polissage mécano-chimique dont le résultat est illustré en figure 3C. A la fin de cette étape, la couche de diélectrique au-dessus des zones surélevées 11 correspondant à la partie active du composant est moins épaisse que la couche de diélectrique au-dessus de la zone 12 où sont formées les marques d'alignement et le contour des marques d'alignement n'est pas reproduit à la surface du diélectrique ou se trouve extrêmement atténué. Si ensuite, au cours des étapes illustrées en figures 3D à 3F, on applique exactement les mêmes traitements que ceux illustrés en relation avec les figures 2D à 2F, on arrive à la situation illustrée en figure 3F. On voit, dans la partie gauche de la figure, une structure identique à celle illustrée dans la partie gauche de la figure 2F. Par contre, dans la partie droite de la figure, on retrouve au-dessus des marques d'alignement une portion restante 52 du dépôt diélectrique formé à la figure 3B et demeurant à la suite de 1' étape de gravure de la figure 3D de sorte que la surface supérieure de la métallisation 45 au-dessus des marques d'alignement ne reproduit plus le contour de ces marques d'alignement. De plus, comme la couche 45 est opaque, elle cache ces marques d'alignement. Il est donc nécessaire de modifier les étapes du procédé de fabrication si l'on veut pouvoir se servir des marques d'alignement. Plusieurs solutions se présentent à l'esprit mais aucune ne donne de résultat satisfaisant. Une première solution consisterait, au cours de l'étape illustrée en figure 3D, à prolonger la gravure pour éliminer complètement la portion de diélectrique 52 en même temps que l'on grave des ouvertures au-dessus de la partie active du composant. Toutefois, si l'on considère des paramètres réels d'un exemple de filière de fabrication, la couche 51 initialement déposée a une épaisseur de l'ordre de 1,5 pin. Après l'étape de polissage mécano-chimique, il reste une épaisseur d'environ 0,9 pin audessus de la partie active et d'environ 1,4 pin au-dessus de la partie correspondant aux marques d'alignement. Ainsi, après l'étape de gravure des vias, il reste une épaisseur de l'ordre de 0,5 pin dans la partie 12. Si l'on voulait poursuivre la gravure pour éliminer la portion restante 52, ceci amènerait à un élargissement ou à une dégradation de la résistance des vias, ce qui n'est évidemment pas souhaitable. Une autre solution consisterait à laisser en place le diélectrique et à éliminer la métallisation 45 au-dessus de la zone 12. En fait, cela ne peut pas être effectué en même temps que l'étape de photogravure des interconnexions illustrée en figure 3F car l'alignement est impossible si la marque n'est pas visible. Il faudrait donc prévoir une étape spécifique d'enlèvement de la métallisation au-dessus des zones 12 avant l'étape de photogravure des interconnexions. Ceci nécessiterait une étape supplémentaire de masquage et de gravure par niveau d'interconnexion, et entraînerait une augmentation importante du coût et du temps de traitement. Ainsi, la présente invention prévoit un procédé de dépôt et de gravure d'une couche d'interconnexion compatible avec l'observation de marques d'alignement. Les étapes successives de ce procédé sont illustrées en figures 4A à 4F. La figure 4A correspond à la figure 3A, les figures 4B et 4C aux figures 3C et 3D (l'étape illustrée en figure 3B est bien entendu également utilisée mais n'a pas été représentée). A la figure 4D, on a illustré le remplissage des vias entre la première couche d'interconnexion et la couche d'interconnexion à former. Jusque là, le procédé selon l'invention ne diffère pas de celui décrit précédemment si ce n'est que, par simplification, on ne grave pas le diélectrique au dessus des zones 12 comportant les marques. Selon l'invention, comme le représente la figure 4E, un masque mécanique 61, sous forme d'une plaquette, est disposé sur ou au voisinage immédiat de la surface correspondant à la zone d'alignement 12 pour éviter que la métallisation 45 ne se dépose sur cette zone. Bien que cela ne soit pas représenté, il se produira généralement un dépôt de métallisation sur la surface supérieure de la plaquette 61. A l'étape illustrée en figure 4F, on effectue la photogravure des interconnexions, de la même façon que cela a été représenté en figures 2F et 3F. Ainsi, à l'étape finale, du côté de la partie 12 de la structure, on retrouve au-dessus des marques d'alignement, uniquement une couche diélectrique correspondant à la couche de la figure 4B. On notera que les diélectriques généralement utilisés dans le domaine de la fabrication des circuits intégrés sont transparents et que l'on peut voir les marques d'alignement à travers le diélectrique. Ensuite, on peut reprendre l'ensemble des étapes décrites précédemment en partant de la structure représentée en figure 4F pour former un niveau de métallisation suivant. La répétition de ces étapes entraînera seulement un épaississement de la couche de diélectrique sur la partie droite de la figure. En pratique, la réalisation de la plaquette de protection est compatible avec les techniques généralement utilisées pour réaliser des dépôts de métallisation. Lors de tels dépôts, comme cela est représenté en figures 5A à 5C, la plaquette 1 est disposée dans 1' enceinte 71 d'un réacteur de dépôt, par exemple un réacteur de pulvérisation ou de dépôt chimique en phase vapeur (C17D). Pour cela, la plaquette est disposée sur un support 72, généralement chauffé pour communiquer de la chaleur à la tranche. De façon connue, ce support est généralement percé d'ouvertures et, à travers ces ouvertures, est envoyé un gaz caloporteur sous pression destiné à assurer l'équilibre thermique de la tranche 1. Divers moyens sont utilisés pour éviter que la tranche ne décolle de son support et, notamment, on utilise des bagues de maintien 73 qui viennent bloquer la périphérie de la tranche comme le représentent les figures 5A et SC. Selon l'invention, on modifie ces bagues pour les munir par exemple de languettes 75 destinées à protéger des champs dans lesquels sont formés des marques d'alignement. Dans la figure, on n'a représenté que deux languettes de protection pour deux zones contenant des marques d'alignement, correspondant aux zones 5a et 5b de la figure 1A. Si l'on veut également protéger les zones 5c et Sd de la figure 1A, on pourra prévoir des languettes supplémentaires correspondantes. On notera la grande différence d'échelle entre la dimension des languettes, qui couvrent des surfaces de l'ordre de la centaine de millimètres carrés, et la dimension des motifs normalement gravés dans une plaquette de silicium qui sont de l'ordre de 0,5 micromètre. Etant donné cette grande différence d'échelle, il n'y a pas de difficulté particulière à la réalisation des plaquettes de masquage sous forme des languettes décrites précédemment. On a décrit l'application de la présente invention à un type de réacteur particulier. On notera que des plaquettes de protection telles que celles décrites précédemment pourront être utilisées dans d'autres réacteurs de dépôt, par exemple pour déposer des couches autres que des couches de métallisation, quand on veut éviter un dépôt sur des surfaces relativement grandes d'une tranche semiconductrice Ainsi, plus généralement, la présente invention prévoit la sélection de zones importantes d'une tranche semiconductrice et leur protection vis à vis d'un dépôt qui pourra trouver d'autres applications que celle de la protection de marques d'alignement décrite précédemment. REVENDICkTIONS 1. Procédé de fabrication d'un lot de composants semiconducteurs sur une tranche de silicium, dans lequel ladite tranche comprend, au niveau de sa périphérie, au moins une zone spécifique dont la surface est du même ordre de grandeur que la surface d'un composant complet, caractérisé en ce qu'il comprend l'étape consistant à masquer ladite zone par une plaquette formant écran, lors d'une opération de dépôt. 2. Procédé selon la revendication 1, caractérisé en ce que ladite zone comprend des marques d'alignement et en ce que ladite opération de dépôt est une opération de dépôt d'une couche opaque. 3. Procédé selon la revendication 2, caractérisé en ce que ladite opération de dépôt est une opération de pulvérisation de métal d'interconnexion. 4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que ladite plaquette est constituée d'une languette (75) s'étendant vers l'intérieur à partir d'une bague de maintien (73) de la tranche (1) sur un support (72). 5. Procédé selon la revendication 3, caractérisé en ce qu'il comprend les étapes suivantes déposer un diélectrique sur une tranche semiconductrice (1), réaliser un polissage mécano-chimique, graver des ouvertures destinées à l'interconnexion vers une métallisation supérieure, remplir lesdites ouvertures, disposer la tranche dans une enceinte de métallisation (71), prévoir au-dessus des zones à protéger des languettes de protection (75) solidaires directement ou indirectement d'un support de tranche (72), procéder au dépôt de la métallisation.