Brevet FR2742610A1 — publié le 19970620

Dispositif à cinq états logiques réducteur du niveau d'un signal d'entrée La présente invention concerne un dispositif à cinq états logiques réducteur du niveau analogique d'un signal logique d'entrée. La transmission et le traitement des signaux logiques nécessitent, dans les matériels informatiques actuels, de nombreuses adaptations, remise en forme, voire calibration, afin d'assurer un traitement satisfaisant de l'information véhiculée par ces signaux. En outre, et en raison de la croissance très importante du nombre de circuits actifs, transistors, intégrés dans les circuits intégrés modernes, il est essentiel d'adapter, à tout niveau de traitement de ces signaux, le niveau de consommation électrique nécessaire à la transmission, au traitement et à la mémorisation de ces derniers. La présente invention a en conséquence pour objet la mise en oeuvre d'un dispositif à cinq états logiques permettant de transmettre des signaux logiques, tout en réduisant l'amplitude analogique de ces derniers à au moins une valeur spécifique. Elle a également pour objet la mise en oeuvre d'un dispositif permettant la transmission de ces signaux logiques, représentatifs de données, sous cinq formes logiques différentes correspondant aux cinq états, afin de satisfaire à des critères de contraintes électriques spécifiques, relatives notamment à la consommation. Le dispositif à cinq états logiques réducteur du niveau analogique, objet de la presente invention, est remarquable en ce qu'il comprend un module commandé de préamplification progressive en courant du signal logique d'entrée permettant d'assurer la transmission ou la nontransmission d'un signal logique d'entrée amplifié progressivement en courant à une première respectivement deuxième valeur d'amplification, un module réducteur du niveau analogique du signal logique d'entrée amplifié progressivement en courant, recevant ce signal, et délivrant un signal de sortie à niveau analogique de sortie réduit à une première respectivement deuxième valeur de niveau analogique, ou encore un état haute impédance en l'absence de signal de sortie.Un module logique de commande reçoit un premier et un deuxième signal d'entrée et délivre, sur combinaison logique du premier et du deuxième signal d'entrée de commande, des signaux de commande de commutation du module commandé de préamplification et du module réducteur de niveau analogique. Le module réducteur de niveau analogique délivre sur commande de commutation le signal de sortie à niveau analogique réduit. Il sera mieux compris à la lecture de la description et à l'observation des dessins ci-après, dans lesquels - la figure 1 représente un schéma synoptique d'un dispositif conforme à l'objet de la présente invention - la figure 2 représente un mode de réalisation particulier non limitatif, sous forme d'un circuit intégré implanté en technologie CMOS, 0,6 pm - la figure 3 représente une série de chronogrammes relevés en des points de test spécifiques des figures 1 et 2. Une description plus détaillée du dispositif à cinq états logiques réducteur du niveau analogique d'un signal logique d'entrée conforme à l'objet de la présente invention sera maintenant donnée en liaison avec la figure 1. Ainsi que représenté sur la figure précitée, le dispositif selon l'invention permet de réduire le niveau analogique d'un signal logique d'entrée, noté DIN, pour délivrer un signal logique de sortie, noté DOUT, susceptible de correspondre à l'un des états parmi cinq états logiques. Dans ce but, ainsi que représenté sur la figure 1 précitée, le dispositif comprend un module 1, PRO1, et un module 2, PRN2, commandés de préamplification progressive en courant du signal logique d'entrée DIN permettant d'assurer la transmission ou la non-transmission d'un signal logique d'entrée amplifié progressivement en courant à une première, respectivement une deuxième valeur d'amplification. On comprend en effet que le signal logique d'entrée DIN constitue un signal logique d'amplitude crête/crête en tension quelconque mais dont l'intensité est très faible. Les modules 1,2 commandés de préamplification progressive en courant ont pour objet de permettre la transformation du signal logique d'entrée en un signal correspondant en relation de phase déterminée avec le signal logique d'entrée DIN mais dont l'intensité peut être rendue beaucoup plus importante en vue d'assurer une commutation rapide sous faible impédance, ou, au contraire, une consommation très faible lors de commutations beaucoup plus lentes.D'une manière générale, on indique que le module 1 commandé de préamplification permet sensiblement d'assurer progressivement la transformation du signal logique d'entrée DIN en un signal correspondant dont l'intensité est relativement importante alors que le module 2 commandé de préamplification progressive en courant permet d'assurer une transformation du signal logique d'entrée DIN en un signal d'intensité beaucoup plus faible pour une vitesse de commutation également beaucoup plus faible, le signal logique d'entrée amplifié progressivement en courant, dans l'un et l'autre cas, correspondant à deux des états logiques des cinq états logiques précités, étant utilisé en fonction des impératifs d'exploitation. Les modules 1 et 2 commandés de préamplification progressive en courant sont suivis, ainsi que représenté sur la figure 1, d'un module 3, RNT, réducteur du niveau analogique du signal logique d'entrée amplifié progressivement en courant, ce module 3 recevant le signal amplifié progressivement en courant délivré par le module 1 respectivement le module 2, et délivrant un signal de sortie à niveau analogique réduit à une première, respectivement à une deuxième valeur de niveau analogique, la combinaison des deux états supplémentaires consécutifs à la réduction à la première, respectivement à la deuxième valeur de niveau analogique, constituant quatre des états logiques des cinq états logiques du dispositif conforme à l'objet de la présente invention. En outre, le module 3 réducteur de niveau analogique de signal logique permet de délivrer en sortie un état haute impédance dans lequel aucun signal de sortie n'est finalement délivré pour un signal d'entrée DIN quelconque. Le dispositif selon 1 invention comporte également, ainsi que représenté en figure 1, un module logique de commande 4, LDC, recevant un premier et un deuxième signal d'entrée de commande, notés respectivement CTR, FPU. Le module 4 délivre, sur combinaison logique du premier et du deuxième signal d'entrée de commande CTR, FPU, des signaux de commande de commutation, des modules commandés 1, 2 de préamplification progressive en courant et du module 3 réducteur de niveau analogique. Le module 3 réducteur de niveau analogique délivre sur commande de commutation le signal de sortie précité à un niveau analogique de sortie réduit à la première, respectivement deuxième valeur de niveau analogique, à la première respectivement deuxième valeur d'amplification de courant, ou encore l'état haute impédance en l'absence de signal de sortie. D'une manière générale, on indique que le module 1 commandé de préamplification progressive en courant du signal logique d'entrée comporte une succession de préamplificateurs successifs comprenant un circuit logique de type NON-ET permettant d'assurer la transmission, respectivement la non-transmission au module 3 réducteur de niveau analogique du signal logique d'entrée amplifié progressivement en courant, lors de la réduction du niveau analogique de ce signal à la première valeur. De même, le module 2 commandé de préamplification progressive en courant comprend des préamplificateurs successifs constitués par deux inverseurs en cascade permettant la commande directe du module réducteur 3 du niveau analogique du signal logique d'entrée lors de la réduction du niveau analogique de ce signal à la deuxième valeur. Sur la figure 1, les inverseurs en cascade constitutifs du module 2 commandé de préamplification progressive en courant portent la référence 20 et 21. Les inverseurs en cascade 20 et 21 délivrent le signal logique d'entrée et son complément au module 3 réducteur du niveau analogique du signal logique d'entrée. De même, ainsi que représenté sur la figure 1, le module logique de commande 4 comprend un premier circuit logique de type NON-ET, portant la référence 42, ce circuit logique de type NON-ET recevant le premier et le deuxième signal d'entrée de commande CTR, respectivement FPU. En ce qui concerne le deuxième signal d'entrée de commande FPU, on indique que celui-ci est délivré de manière avantageuse par l'intermédiaire d'un premier et d'un deuxième inverseur connectés en cascade, portant la référence 40, 41. Le circuit logique de type NON-ET 42 délivre un premier signal de commande de commutation et, par l'intermédiaire d'un inverseur 44, le complément de ce signal au module 1 commandé de préamplification progressive en courant du signal logique d'entrée. De même, le module logique de commande 4 comprend un deuxième circuit logique de type NON-ET, portant la référence 43, lequel reçoit le premier signal de commande de commutation CTR et le deuxième signal d'entrée de commande FPU complémenté délivré par le premier inverseur 40, par exemple. Le deuxième circuit logique de type NON-ET 43 délivre un deuxième signal de commande de commutation ainsi que, par l'intermédiaire d'un inverseur 45, le complément de ce dernier au module 3 réducteur du niveau analogique du signal logique d'entrée. Une description plus détaillée du module 1 commandé de préamplification progressive en courant du signal logique d'entrée et du module 3 réducteur du niveau analogique du signal logique d'entrée amplifié progressivement en courant, ainsi que d'autres éléments spécifiques du dispositif à cinq états logiques réducteur du niveau analogique d'un signal logique d'entrée, conforme à l'objet de la présente invention, sera maintenant donnée en liaison avec la figure 2. Sur la figure 2 précitée, les mêmes références représentent les mêmes éléments que dans la figure 1. Toutefois, et afin de permettre une meilleure compréhension des relations fonctionnelles entre les divers éléments dans le cadre du schéma d'implantation en technologie CMOS illustré en figure 2 du dispositif objet de la présente invention, le module 2 commandé de préamplification progressive en courant du signal logique d'entrée est représenté en deux parties distinctes portant la même référence 2, ces deux parties étant cependant réputées constituer le seul et même module 2 de la figure 1. En ce qui concerne le module 1 commandé de préamplification progressive en courant du signal logique d'entrée, on indique que celui-ci comprend une succession de branches inverseuses constituant les préamplificateurs successifs assurant l'amplification progressive du courant du signal analogique d'entrée. Ainsi, sur la figure 2 sont représentés une première branche formée par les transistors de type PMOS tpo,tpl, NMOS tnO,tnl connectés en inverseur entre la tension d'alimentation de source VCC et la tension de drain VSS constituant la tension de référence de l'ensemble du dispositif. Les électrodes de grille des transistors tpl et tnO sont reliées en commun et reçoivent le signal analogique d'entrée DIN. Un circuit logique de type NON-ET est prévu, lequel est formé par les transistors MOS tp3, tn3, tn10 connectés en branche inverseuse entre la tension de source VCC et la tension de drain VSS. Le circuit de type NON-ET précité est relié au point commun entre les transistors tp, et tnO par l'intermédiaire d'un transistor tp2 de type PMOS connecté en commutateur entre la tension de source VCC et le point commun entre les transistors tpl et tflo précités.L'électrode de grille du transistor tp2 est connectée à l'électrode de grille tnl ainsi qu'à l'électrode de grille du transistor ton10 pour une commande conjointe par l'intermédiaire d'un signal de commande de commutation délivré par le module 4 de commande logique, ainsi qu'il sera décrit ultérieurement dans la description. Le circuit logique de type NON-ET précité est suivi d'une deuxième branche formant également inverseur, cette branche inverseuse étant formée par deux transistors PMOS tp4, NMOS tn4 connectés en inverseurs entre la tension de source VCC et la tension de drain VSS. Les électrodes de grille des transistors tp4 et tn4 sont reliées en commun au point commun des transistors tp3 et tn3 formant le circuit logique de type NON-ET précité, ainsi qu'à l'électrode de drain du transistor tPe de ce même circuit logique de type NON-ET. Le point commun entre les transistors tp4 et tn4 permet d'assurer la commande du module 3 de réduction du niveau analogique du signal logique d'entrée amplifié progressivement en courant, ainsi qu'il sera décrit ultérieurement dans la description. En outre, une troisième branche de type inverseur est prévue, laquelle est formée par un transistor de type PMOS tp5 et un transistor de type NMOS tn5 connectés en branche inverseuse entre la tension de source VCC et la tension de référence VSS. Les électrodes de grille du transistor tp5 et tn5 sont reliées aux électrodes de grille des transistors tp3 et tn3 constitutifs du circuit logique de type NON-ET précédemment cité et donc finalement au point commun de la première branche inverseuse formée par les transistors top,, tp1, tnO et tn1. Le point commun des transistors tp5 et tn5 est relié à une quatrième branche inverseuse formée par les transistors PMOS tp6 et NMOS tn6 connectés en branche inverseuse entre la tension de source VCC et la tension de référence VSS. L'électrode de grille des deux transistors précités, tp6 et tn6 est reliée en commun au point commun entre les transistors tp5 et tn5 constitutifs de la quatrième branche précédemment mentionnée. Le point commun des transistors tp6 et tn6 délivre un signal de commande du module 3 réducteur du niveau analogique du signal logique d'entrée permettant d'assurer la commande de ce module, ainsi qu'il sera décrit ultérieurement dans la description. D'une manière générale, on indique que la première branche inverseuse, la deuxième branche inverseuse, la troisième branche inverseuse et la quatrième branche inverseuse sont formées par des transistors de type PMOS, respectivement NMOS, dont la largeur de drain est croissante entre des valeurs comprises entre 20 ,um et 400 pm, ce qui permet, par commande de commutation des branches inverseuses précitées et grâce à la mise en oeuvre du circuit de type NON-ET constitué par les transistors tp3, tn3, tn10 et tp8, d'assurer l'amplification progressive en courant voulue du signal logique d'entrée permettant d'assurer la transmission ou la non-transmission du signal logique d'entrée amplifié progressivement en courant pour la première valeur d'amplification en courant.On comprend bien sûr que cette amplification à cette première valeur, qui est très importante en raison du rapport des largeurs des dimensions de drain, doit être effectuée de manière progressive, en particulier lorsqu'il est nécessaire d'assurer une commutation correspondant à celle des transitions du signal logique d'entrée DIN à très grande vitesse de commutation. En ce qui concerne le module 2 commandé de préamplification progressive en courant, on indique que celui-ci réalise également une amplification progressive en courant au moyen, ainsi que représenté en figure 2, du premier inverseur 20, formant préamplificateur, ainsi que du deuxième inverseur 21, formant également préamplificateur. Ainsi que représenté sur la figure 2, le premier inverseur 20 est formé par deux transistors MOS connectés en branche inverseuse, le transistor PMOS tp13 et le transistor NMOS ton18 dont l'électrode de grille commune reçoit le signal logique d'entrée DIN, la branche inverseuse ainsi formée par les transistors précités étant connectée entre la tension d'alimentation de source VCC et la tension d 'alimentation de référence VSS. Le point commun entre les transistors tp13 et tn18 est relié au deuxième inverseur 21. Le deuxième inverseur 21 est formé par une branche inverseuse, elle-même formée par un premier transistor MOS top14 et un deuxième transistor MOS ton19 connectés en branche inverseuse entre la tension d'alimentation de source VCC et la tension d'alimentation de référence VSS. L'électrode de grille commune entre les deux transistors précités est reliée à la sortie de l'inverseur 20, c'est-à-dire au point commun des transistors tp13 et tn18 précédemment cités. La sortie du premier inverseur 20 délivre un signal de commande de commutation au module 3 réducteur du niveau analogique du signal logique d'entrée amplifié progressivement en courant, et la sortie de l'inverseur 21 délivre ce même signal complémenté au module précité. En ce qui concerne le module 3 réducteur du niveau analogique du signal logique d'entrée amplifié progressivement en courant, celui-ci, ainsi que représenté en figure 2, peut comporter, dans le mode de réalisation décrit, un premier circuit réducteur formé par une branche inverseuse constituée par les transistors MOS de type P tp, et de type N tn8, tn,, connectés en branche inverseuse entre la tension d'alimentation de source VCC et la tension d'alimentation de référence VSS. L'électrode de grille du transistor tn8 est connectée au point commun entre le transistor tp, et le transistor tn8, c'est-à-dire à l'électrode de source de ce dernier.L'électrode de grille du transistor PMOS tp, est reliée au point commun du transistor tp6 et du transistor tn6 constitutifs de la quatrième branche inverseuse d'amplification progressive en courant du module 1 commandé de préamplification progressive en courant, et l'électrode de grille du transistor tn, est reliée au point commun des transistors tp4 et tn4 constituant la deuxième branche inverseuse du meme module 1 précité. En outre, un transistor de type NMOS tn, est connecté en parallèle sur le transistor tn7, l'électrode de grille du transistor tn, étant directement reliée au point commun des transistors tp5 et tn6 constitutifs de la troisième branche inverseuse du module 1. En outre, le module 3 réducteur du niveau analogique du signal logique d'entrée amplifié progressivement en courant comprend un deuxième circuit réducteur formé par une branche de type inverseuse comprenant, connectés en branche inverseuse, un transistor PMOS tp9, un transistor tp12, un transistor NMOS ton11, un transistor de type NMOS tn28 et un transistor de type NMOS tn29 entre la tension d'alimentation de source VCC et la tension d'alimentation de référence VSS. En outre, un transistor NMOS tn24 est connecté en parallèle sur le transistor tn28 précédemment mentionné. L'électrode de grille du transistor tp9 reçoit le signal délivré par le deuxième circuit de type NON-ET 43 du module logique de commande 4. Les électrodes de grille des transistors tp12 et ton28 sont connectées en commun et reçoivent le signal délivré par l'inverseur préamplificateur 20 constitutif du module 2 commandé de préamplification progressive en courant du signal logique d'entrée. L'électrode de grille du transistor tn24 est connectée en sortie de l'inverseur 21 constitutif de ce même module 2 commandé de préamplification progressive en courant du signal logique d'entrée, et l'électrode de grille du transistor tn29 est connectée en sortie de l'inverseur 45 délivrant le signal de commande de commutation complémenté du signal du signal de commande de commutation délivré par le circuit de type NON-ET 43 précédemment cité. Enfin, le point commun entre les transistors tn8 et tn, du premier circuit réducteur et le point commun entre les transistors ton11 et tn28 du deuxième circuit réducteur sont interconnectés par une liaison galvanique en un point commun, ce point commun délivrant le signal logique de sortie DOUT. On indique en outre que, de manière analogue, l'électrode de grille du transistor tpo de la première branche inverseuse du module 1 est reliée en sortie du circuit de type NON-ET 44 constitutif du module logique de commande 4 et que l'électrode de grille du transistor tp2 du même module 1 est reliée en sortie de l'inverseur 44 délivrant, à partir du signal de commande de commutation délivré par le circuit logique de type NON-ET 42, le signal complémenté du signal précité. Enfin, en liaison avec la même figure 2, on indique également que les inverseurs 40 et 41 permettant, dans un mode de réalisation particulier non limitatif, de délivrer le deuxième signal de commande d'entrée FPU, peuvent consister avantageusement en un inverseur classique formé par deux transistors MOS top10, tn13 respectivement top11, tn14, connectés entre la tension d'alimentation de source VCC et la tension d'alimentation de référence VSS. I1 en est de même pour les inverseurs 44 et 45, lesquels peuvent être constitués par des transistors MOS connectés en inverseur tp16, tn23, respectivement tp15, tn21 entre la tension d'alimentation de source VCC et la tension d'alimentation de référence VSS. De même, les circuits de type NON-ET 42 et 43 peuvent être formés, de manière classique, par une branche de type inverseur, formée par les transistors tp18, tn16, tn20, respectivement tp20, ton17, tn22, connectés entre la tension d'alimentation de source VCC et la tension d'alimentation de référence VSS, un transistor de type PMOS tp19 respectivement tp2, étant connecté en parallèle sur le transistor tp18 respectivement tp20 précédemment cités. Les électrodes de grille des transistors tp19, tn20 et tp21, tn22 sont connectées en commun et reçoivent le premier signal de commande d'entrée CTR.L'électrode de grille du transistor tp20 est connectée en sortie de l'inverseur 40, c'est-à-dire au point commun entre les transistors top10 et tn13, et l'électrode de grille des transistors tn,6 et tn18 est connectée en sortie de l'inverseur 41, c'est-à-dire au point commun entre les transistors top11 et tn14. I1 en est de même pour les transistors tp20 et ton17. Le fonctionnement du dispositif à cinq états logiques réducteur du niveau analogique d'un signal logique d'entrée, objet de la présente invention, sera maintenant décrit en liaison avec les figures 1, 2 et 3 où les lettres A, B, C, D représentent des points de test au niveau desquels les chronogrammes des signaux relevés sur ces derniers ont été représentés. En ce qui concerne les modules 1 et 2 de préamplification progressive en courant du signal logique d'entrée, on indique que ces derniers permettent d'amplifier le courant du signal logique d'entrée DIN lorsque celui-ci est transmis. De manière plus particulière, le module 1 permet la mise en fonctionnement ou non de ce module grâce au circuit logique de type NON-ET qui lui est propre, ce circuit logique étant, ainsi que mentionné précédemment dans la description, formé par les transistors tp3, tops, tn3 et tn10, lequel autorise ou non le passage du signal logique d'entrée et la transmission de ce dernier au transistor tn, du premier réducteur de niveau analogique du module 3 réducteur de niveau analogique. Dans le module 1, le transistor tp2 joue le rôle d'un commutateur permettant la création d'un niveau logique haut, "1", lorsque le signal logique d'entrée DIN n'est pas transmis. Dans ce cas en effet, la branche inverseuse composée par les transistors tp5 et tnS, puis la branche inverseuse composée par les transistors tp6 et tn6, permet d'engendrer un signal logique au niveau haut, "1", lequel permet de bloquer le transistor tp, du premier circuit réducteur du module 3. Le module logique de commande 4 permet en outre de bloquer la transmission du signal logique d'entrée DIN vers le module 1 commandé de préamplification progressive en courant par commande de blocage des transistors tpo et tn1 de la première branche inverseuse du module 1. Cette commande de blocage est assurée par le signal de commande de commutation délivré par le circuit de type NON-ET 42 et l'inverseur 44 délivrant le signal complémenté de ce dernier au module 1, et, en particulier, à l'électrode de grille des transistors précités. On comprend que dans ce cas, le signal logique d'entrée DIN est alors transmis par le module 2 commandé de préamplification progressive en courant, en particulier par les deux préamplificateurs inverseurs 20 et 21, lesquels assurent une préamplification progressive à une valeur inférieure de courant à celle réalisée par le module 1. On comprend ainsi que, dans le mode de réalisation du dispositif objet de la présente invention, l'amplification en courant et la transmission du signal logique d'entrée DIN pour constituer le signal de sortie DOUT à niveau analogique réduit, sont effectuées, au moins de manière implicite, par le module 2 commandé de préamplification progressive en courant, et sur commande par l'intermédiaire des signaux de commande d'entrée CTR, FPU, par le module 1 commandé de préamplification progressive en courant en fonction des impératifs d'utilisation. En effet, lorsque l'on désire utiliser le module 1 de préamplification progressive en courant, les transistors top,, tn1 et tn10 sont alors rendus conducteurs, les transistors tp2 et tp8 étant au contraire bloqués, ces transistors jouant le rôle de commutateurs. Lorsque le module 2 commandé de préamplification est sélectionné, les transistors tp9 et tn29 du deuxième circuit réducteur de niveau analogique sont rendus conducteurs par le signal de commande de commutation délivré par le circuit de type NON-ET 43 et par l'inverseur 45 délivrant le signal complémenté de ce dernier du module logique de commande 4 précédemment décrit dans la description. En ce qui concerne le module 3 réducteur du niveau analogique du signal logique d'entrée amplifié progressivement en courant, on indique que ce module permet d'envoyer le signal logique d'entrée transmis et amplifié progressivement en courant, soit par le module 1, soit par le module 2, sur la borne de sortie correspondant au point de test D délivrant le signal logique de sortie DOUT tout en réduisant son niveau analogique haut et donc l'amplitude crête à crête de ce dernier. En effet, lorsque le transistor tp, du premier circuit réducteur est conducteur, le transistor tn7 est bloqué, mais le transistor tn, connecté en parallèle sur ce dernier est conducteur. Le transistor tn8 de ce même premier circuit réducteur est connecté en source de courant entre le transistor tp, et la borne de sortie délivrant le signal DOUT.Ce mode de connexion permet de définir une tension drain-source de ce transistor tn8 égale à la tension de seuil de ce dernier. En conséquence, la tension délivrée en sortie pour le signal logique DOUT est égale à la tension d'alimentation VCC diminuée de la tension drain-source du transistor tp, et de la tension de seuil du transistor tn8. Le niveau analogique du signal logique de sortie DOUT, lorsque celui-ci est au niveau haut, est ainsi réduit. Lorsque le signal logique de sortie DOUT est au niveau bas, les transistors tp7 et tn, sont bloqués mais le transistor tn, est conducteur. En conséquence, la borne de sortie délivrant le signal logique de sortie DOUT se trouve à la tension d'alimentation de référence VSS. Le fonctionnement du deuxième circuit réducteur est semblable, les transistors tp12, ton11, tn28, tn24 étant équivalents du point de vue de leur fonction aux transistors tp1, tn8, tn7, tn, du premier circuit réducteur. Les transistors tp9 et tn29 sont des transistors de commutation, lesquels, ainsi que décrit précédemment, permettent le fonctionnement ou non, c'est-à-dire la sélection, du deuxième circuit réducteur. D'une manière générale, on indique que les transistors utilisés pour la mise en oeuvre du deuxième circuit réducteur sont des transistors de taille beaucoup plus faible que ceux utilisés pour le premier circuit réducteur, leurs dimensions de largeur de drain étant par exemple dans un rapport 10 avec les dimensions des transistors constitutifs du premier circuit réducteur, le deuxième circuit réducteur engendrant ainsi des niveaux analogiques et des amplitudes crête à crête beaucoup plus faibles pour le signal logique de sortie DOUT. La consommation statique et dynamique de l'ensemble est ainsi réduite. La sélection de l'un ou l'autre, premier, deuxième, circuit réducteur, est bien entendu assurée par le module logique de commande 4. Enfin, en ce qui concerne le module logique de commande 4 précité en liaison avec la figure 3, le fonctionnement peut être schématisé de la manière ci-après : lorsque le signal de commande d'entrée CTR est au niveau logique haut, "1", un des deux circuits réducteurs de niveau analogique est sélectionné. Dans le cas où le deuxième signal de commande d'entrée FPU est au niveau logique haut, "1", le premier circuit réducteur et le module 1 commandé de préamplification en courant sont alors sélectionnés. Dans le cas contraire, lorsque le deuxième signal de commande d'entrée FPU est au niveau logique bas, "0", le deuxième circuit réducteur est au contraire sélectionné. Pour chaque circuit réducteur sélectionné, deux niveaux logiques peuvent être engendrés et il est donc possible d'obtenir quatre types de niveaux différents : un niveau logique haut, "1", ou bas, "0", chacun pouvant être fort ou faible au sens du niveau d'amplification progressive de courant. Au contraire, lorsque le signal de commande d'entrée CTR est au niveau logique bas, "0", aucun des circuits réducteurs du module 3 réducteur du niveau analogique n'est sélectionné, et le signal logique d'entrée DIN n'est pas transmis, la sortie DOUT étant alors positionnée en état haute impédance, cet état constituant le cinquième état logique du dispositif conforme à l'objet de la présente invention. Les différents signaux aux points de test A, B, C, D sont représentés en figure 3, ces signaux permettant d'illustrer le fonctionnement de l'ensemble, l'axe des temps étant gradué en 100 ns. On a ainsi décrit un dispositif à cinq états logiques réducteur du niveau analogique d'un signal logique d'entrée particulièrement performant, dans la mesure où l'utilisation d'une logique de contrôle en parallèle avec des préamplificateurs de courant pour réducteurs de niveau ont permis de réaliser une fonction de limitation de la consommation en courant tout en conservant un temps de propagation minimum pour des applications à vitesse élevée ou non. En outre, les circuits réducteurs de niveau analogique introduits permettent de rendre les niveaux analogiques compatibles avec des modules de circuits connectés sur la borne de sortie DOUT dont la tension d'alimentation est inférieure à la tension d'alimentation VCC utilisée pour leur mise en oeuvre. Parmi les avantages obtenus grâce à la mise en oeuvre du dispositif objet de la présente invention, on indique donc la définition de cinq états logiques au lieu de trois pour les circuits de l'art antérieur, la possibilité de sélection d'une consommation réduite lorsque l'application présente des conditions correspondantes nécessaires, la réduction des niveaux analogiques des signaux logiques à des valeurs réduites et la programmation simple des états et des niveaux logiques correspondants. Les avantages précités impliquent cependant une légère fluctuation des niveaux de sortie avec la température en l'absence d'une stabilisation en température des circuits précités, ainsi que l'introduction d'un temps de propagation dépendant de l'état des signaux de commande d'entrée CTR, FPU. REVENDICATIONS 1. Dispositif à cinq états logiques réducteur du niveau analogique d'un signal logique d'entrée, caractérisé en ce qu'il comprend - des moyens commandés de préamplification progressive en courant du signal logique d'entrée permettant d'assurer la transmission ou la non-transmission d'un signal logique d'entrée amplifié progressivement en courant à une première respectivement deuxième valeur d'amplification - des moyens réducteurs du niveau analogique du signal logique d'entrée amplifié progressivement en courant recevant ce signal et délivrant un signal de sortie à niveau analogique réduit à une première respectivement deuxième valeur de niveau analogique, ou encore un état haute impédance en l'absence de signal de sortie - des moyens logiques de commande recevant un premier et un deuxième signal d'entrée de commande et délivrant, sur combinaison logique du premier et du deuxième signal d'entrée de commande, des signaux de commande de commutation desdits moyens commandés de préamplification progressive en courant et des moyens réducteurs de niveau analogique, ces moyens réducteurs de niveau analogique délivrant sur commande de commutation un signal de sortie à niveau analogique de sortie réduit à la première respectivement deuxième valeur de niveau analogique, ou encore ledit état haute impédance en l'absence de signal de sortie. 2. Dispositif selon la revendication 1, caractérisé en ce que lesdits moyens commandés de préamplification progressive en courant du signal logique d'entrée comportent - des premiers moyens préamplificateurs successifs comprenant des moyens logiques de type NON-ET permettant d'assurer la transmission respectivement la non-transmission auxdits moyens réducteurs du niveau analogique du signal logique d'entrée amplifié progressivement en courant lors de la réduction du niveau analogique de ce signal à ladite première valeur - des deuxièmes moyens préamplificateurs successifs constitués par deux inverseurs en cascade permettant la commande directe desdits moyens réducteurs du niveau analogique du signal logique d'entrée lors de la réduction du niveau analogique de ce signal à ladite deuxième valeur, lesdits inverseurs en cascade délivrant le signal logique d'entrée et son complément auxdits moyens réducteurs du niveau analogique du signal logique d'entrée. 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que lesdits moyens logiques de commande comprennent au moins - des premiers moyens logiques de type NON-ET recevant le premier et le deuxième signal d'entrée de commande et délivrant un premier signal de commande de commutation et son complément auxdits moyens commandés préamplificateurs du courant du signal logique d'entrée - des deuxièmes moyens logiques de type NON-ET recevant le premier et le deuxième signal d'entrée de commande complémenté et délivrant un deuxième signal de commande de commutation et son complément auxdits moyens réducteurs du niveau analogique du signal logique d'entrée. 4. Dispositif selon les revendications 2 ou 3, caractérisé en ce que lesdits moyens réducteurs du niveau analogique du signal logique d'entrée amplifié progressivement en courant comportent - un premier réducteur de niveau commandé permettant de délivrer un signal de sortie audit premier niveau analogique réduit - un deuxième réducteur de niveau commandé permettant de délivrer un signal de sortie audit deuxième niveau analogique réduit, lesdits premier et deuxième réducteurs de niveau étant commandés par lesdits signaux de commande de commutation de façon à sélectionner l'un ou l'autre des premier respectivement deuxième réducteur de niveau et leur niveau analogique réduit correspondant.