Brevet FR2745674A1 — publié le 19970905

Titre PROCEDE ET APPAREIL DESTINES A ELIMINER LES INTERFERENCES DUES A DES SIGNAUX PARASITES DANS UN DISPOSITIF DE COMMUNICATION Domaine de l'invention La présente invention concerne généralement des dispositifs de communication, et plus particulièrement les interférences dues à des signaux parasites dans des dispositifs de communication. Arrière-plan de l'invention Les dispositifs électroniques utilisent des circuits fonctionnant à une vitesse réglée par une horloge système. L'horloge système est réglée par un oscillateur de référence à base de cristaux de quartz. Pour garantir que l'horloge système est précise, l'oscillateur de référence est typiquement accordé. L'horloge système est utilisée par les circuits logiques dans tout le dispositif électronique pour assurer qu'ils fonctionnent en synchronisation. Un problème inhérent à ces dispositifs est que l'horloge système génère des signaux parasites non souhaités qui interfèrent avec le décodage des informations provenant des signaux reçus par un récepteur du dispositif de communication. Par exemple, un dispositif de communication fonctionnant dans le système de radiotéléphone GSM (Group Special Mobile) utilise une horloge système à 13 MHz. Les harmoniques de rang 72 et 73 de l'horloge système à 13 MHz se trouvent dans les canaux de liaison descendante GSM 5 et 70. Lorsque le dispositif de communication est accordé au canal 5 ou au canal 70, les harmoniques de l'horloge système sont transmis par rayonnement au récepteur du dispositif de communication. L'énergie parasite fait que le récepteur se désensibilise vis-à-vis des informations du signal reçu, avec pour effet une importante dégradation de performance, sous la forme de taux d'erreur sur les binaires élevé. Les procédés existants destinés à réduire la désensibilisation du récepteur due aux harmoniques de l'horloge système comprennent la protection de l'emetteur-récepteur du dispositif de communication par un matériau supplémentaire. Par exemple, on peut utiliser dans le dispositif de communication une peinture argentée, des joints conducteurs, des doigts de cuivre au béryllium, et des filtres destinés à filtrer le signal d'horloge. Toutefois, ces matériaux augmentent le poids, la taille et le coût du dispositif de communication et nécessitent que la carte de circuit soit reconfigurée et que des opérations de fabrication manuelles soient effectuées, ce qui prend beaucoup de temps. Ces opérations de fabrication manuelles peuvent comprendre le soudage manuel d'ensembles d'antennes, le positionnement manuel de joints, et un contrôle de désensibilisation. En conséquence, il existe un besoin d'un procédé et d'un appareil destinés à éliminer les interférences dues aux signaux parasites générés par l'horloge système et les circuits commandés par ladite horloge. Brève description des dessins La figure 1 est un schéma fonctionnel illustrant un système de communication utilisant un dispositif de communication; la figure 2 est un organigramme illustrant un procédé utilisé par le dispositif de communication de la figure 1 pour éliminer les interférences causées par les signaux d'horloge parasites; la figure 3 est un chronogramme suivi par le dispositif de communication de la figure 1; la figure 4 est un organigramme illustrant un procédé utilisé par le dispositif de communication de la figure 1 pour compenser l'accumulation d'erreurs de synchronisation; et la figure 5 est un schéma fonctionnel illustrant un contrôleur du dispositif de communication de la figure 1, de façon plus détaillée. Description détaillée des modes de réalisation préférés Un appareil destiné à éliminer les interférences dues à des signaux parasites comprend un oscillateur de référence et un contrôleur. Les circuits d'un dispositif de communication intégrant l'appareil fonctionnent à une vitesse réglée par un signal de l'horloge système. Le dispositif de communication communique sur l'un quelconque d'une pluralité de canaux par l'intermédiaire de signaux de communication. L'oscillateur de référence fournit le signal d'horloge système à une première fréquence. Les harmoniques de la première fréquence représentent de l'énergie de signal parasite sur au moins l'un de la pluralité de canaux. Le contrôleur décale le signal de l'horloge système d'une quantité prédéterminée lorsque le dispositif de communication doit être accordé à au moins l'un de la pluralité de canaux différents. Le décalage de l'horloge système de cette manière pour les signaux qui ont une fréquence d'un harmonique de la fréquence de l'horloge système supprime l'énergie de signal parasite d'au moins l'un de la pluralité de canaux différents. La figure 1 illustre un système de communication 100. Le système de communication 100 comporte des dispositifs de communication 102 et 104 qui communiquent par l'intermédiaire d'une liaison de communication 103. Les dispositifs de communication 102 et 104 peuvent être des émetteurs-récepteurs radio, des radiotélephones cellulaires, des téléphones sans fil, des radios, des stations de base, des émetteurs radio, ou similaires. La liaison de communication 103 peut être une liaison sans fil, une liaison filaire telle qu'une paire de fils torsadés, un câble coaxial ou similaire. Dans le mode de réalisation illustré, le dispositif de communication 102 est une station de base cellulaire et le dispositif de communication 104 est un radiotéléphone cellulaire compatible avec la station de base. Dans le mode de réalisation illustré, la liaison de communication 103 comporte un signal radio-fréquence (RF) de liaison descendante 106 et un signal RF de liaison montante 107. Le dispositif de communication 102 dessert des dispositifs de communication tel qu'un dispositif de communication 104 se trouvant dans une zone géographique particulière. Le dispositif de communication 102 émet des signaux audio vocaux, des données, et des informations de synchronisation et de référence de fréquence au dispositif de communication 104 sur l'un d'une pluralité de canaux de liaison descendants tel que le signal RF de liaison descendante 106. Le dispositif de communication 102 reçoit des données du dispositif de communication 104 sur l'un d'une pluralité de canaux de liaison montante tel le signal RF de liaison montante 107. Le dispositif de communication 104 comporte l'antenne 108, le récepteur 110, le synthétiseur 112, le contrôleur 114, la mémoire 116, l'interface utilisateur 118 et l'émetteur 120. Le contrôleur 114 programme le synthétiseur 112 pour qu'il accorde le récepteur 110 à l'un de la pluralité de canaux de liaison descendante par l'intermédiaire d'un signal de sélection de CANAL sur la ligne 121. Le contrôleur 114 forme le signal de sélection de canal à partir des données de canal enregistrées dans la mémoire 116. Le signal RF de liaison descendante 106 est reçu par le récepteur accordé 110 par l'intermédiaire de l'antenne 108, et couplé au contrôleur 114. Le contrôleur 114 extrait les informations audio vocales, les données, les informations de référence de fréquence, et les informations de synchronisation du signal RF de liaison descendante 106. Les informations de référence de fréquence informent le contrôleur 114 d'une erreur d'accord imputable au synthétiseur 112. Le contrôleur 114 corrige ensuite cette erreur par l'intermédiaire des signaux de commande automatique de fréquence (CAF) CAF1 et CAF2 sur les lignes 122 et 123, respectivement. Le contrôleur 114 couple les signaux audio vocaux et les données contenues dans le signal RF de liaison descendante 106 à l'interface utilisateur 118 pour qu'ils soient sortis. Le contrôleur 114 réagit aux informations qui lui parviennent en commandant au synthétiseur 112 d'accorder l'émetteur-récepteur 120 à l'un de la pluralité de canaux de liaison montante. L'émetteur- récepteur 120 transmet l'information comme signal RF de liaison montante 107. Le synthétiseur 112 comporte le circuit d'oscillateur de référence 124, le circuit d'accord 125, et le circuit d'horloge 126. Le circuit d'oscillateur de référence 124 comporte l'oscillateur de référence 127 et le cristal 128. L'oscillateur de référence 127 génère une fréquence de référence REF1 sur la base de la fréquence naturelle du cristal 128. Dans le mode de réalisation illustré, le cristal 128 est non synchronisé et non accordé. Ainsi REF1 n'est pas exactement précise et provoque une erreur d'accord dans le synthétiseur 112. Selon une autre possibilité, le circuit d'oscillateur de référence 124 pourrait être accordé de telle manière que REF1 a une fréquence prédéterminée précise. D'autres oscillateurs de référence peuvent être utilisés. Le circuit d'accord 125 comprend un oscillateur commandé en tension (OCT) 131, un diviseur programmable 132, un détecteur de phase 133 et un filtre en boucle 134 connecté dans une boucle à phase asservie alimentée par REF1. L'OCT 131 produit un signal d'oscillateur local exact sur la ligne 130 qui accorde le récepteur 110 ou l'émetteur 120 à un canal particulier de liaison descendante ou montante, respectivement. Le signal d'oscillateur local est réglé par le diviseur programmable 132. Le diviseur programmable 132 est un diviseur fractionnaire qui génère un rapport de division de fréquence à partir du signal de sélection de canal et du CAF1 fournis par le contrôleur 114 par l'intermédiaire des lignes 121 et 122, respectivement. Le signal de sélection de canal indique le canal particulier auquel il faut s'accorder, et CAF1 indique la quantité de compensation nécessaire pour toute inexactitude de REF1 par rapport à une fréquence prédéterminée. Le signal de sélection de canal et CAF1 sont générés d'une manière connue et ne sont pas décrits ici, pour des raisons de brièveté. Le diviseur programmable 132 applique le rapport de division de fréquence au signal d'oscillateur local renvoyé par l'OCT 131 pour former un signal d'oscillateur local divisé à la sortie du diviseur programmable 132. Le détecteur de phase 133 compare le signal d'oscillateur local divisé à REF1 qui provient du circuit d'oscillateur de référence 124. La différence de phase entre le signal d'oscillateur local divisé provenant du diviseur programmable 132 et REF1 est fourni par le détecteur de phase 133 et couplé, par l'intermédiaire du filtre en boucle 134, pour commander l'OCT 131. Le circuit d'horloge 126 comprend un OCT 142, un diviseur 143, un détecteur de phase 144 et un filtre en boucle 145 connecté dans une boucle à phase asservie alimentée par REF1 par l'intermédiaire d'un diviseur programmable 146, ainsi que d'un circuit d'horloge 126. L'OCT 142 produit un signal d'horloge système HORLOGE sur les lignes 140 et 141. Le signal d'horloge système synchronise le fonctionnement des circuits logiques du contrôleur 114 et de l'interface utilisateur 118. Le signal d'horloge système est réglé par le diviseur programmable 146. Le diviseur programmable 146 génère un rapport de division de fréquence à partir du CAF2 fourni par le contrôleur 114 par l'intermédiaire de la ligne 123. CAF2 indique la quantité de compensation nécessaire pour corriger toute inexactitude de REF1. Le diviseur programmable 146 divise le rapport de division de fréquence pour former une fréquence de référence plus basse REF2. Le détecteur de phase 144 compare REF2 à un signal d'horloge système divisé sorti par le diviseur 143. La différence de phase entre le signal d'horloge système divisé et REF2 est fournie par le détecteur de phase 144 et couplée par l'intermédiaire du filtre en boucle 145 pour commander l'OCT 142. Les diviseurs programmables 132 et 146 sont de préférence du type Nfractionnaire, et utilisent des accumulateurs verrouillés multiples (non représentés) pour exécuter des intégrales multiples des données reçues à une entrée de commande couplée au contrôleur 114 par les lignes 121, 122 et 123. Les intégrales multiples sont fournies par les accumulateurs verrouillés et combinées en série pour former le rapport de division de fréquence. Le rapport de division de fréquence varie en fonction d'une séquence périodique, de telle sorte que le signal à son entrée est réglé en paliers de fréquence. Ces diviseurs du type N-fractionnaire sont décrits dans le brevet américain N 5,166,642 intitulé "Multiple Accumulator Fractional N Synthesis With Series Recombination", par Hietala, attribué le 24 novembre 1992 à Motorola Inc. , cessionnaire de la présente demande, et par le brevet américain N 5, 493,700 intitulé "Automatic Frequency Control Apparatus", par Hietala et coll., attribué le 20 février 1996 à Motorola Inc., cessionnaire de la présente demande. Toutefois, on comprendra que d'autres diviseurs disponibles dans le commerce peuvent être utilisés pour mettre en oeuvre les diviseurs programmables 132 et 146. Le récepteur 110 souffre d'une dégradation de performance lorsqu'il est accordé à des canaux particuliers de liaison descendante. La dégradation de performance est due aux signaux parasites générés par le signal d'horloge système et émis par rayonnement par le circuit logique du contrôleur 114, de la mémoire 116 et de l'interface utilisateur 118. Ces signaux parasites, harmoniques du signal d'horloge système, se trouvent dans la bande de fréquence des canaux particuliers de liaison descendante. Par exemple, la norme GSM utilise des canaux de liaison descendante 1 à 124 dans une bande de fréquence allant de 935 MHz à 960 MHz. Chaque canal de liaison descendante est espacé de 200 kHz. De nombreux produits utilisant la norme GSM utilisent un signal d'horloge système de 13 MHz. Les harmoniques de rang 72 et 73 du signal d'horloge système à 13 MHz se trouvent dans les canaux de liaison descendante 5 (centrés sur 936 MHz) et 70 (centrés sur 949 MHz), respectivement. En conséquence, lorsque le récepteur desdits dispositifs de communication GSM sont accordés au canal 5 ou au canal , l'harmonique de rang 72 ou 73, respectivement, est communiquée au récepteur 110, ce qui provoque une interférence. Les procédés de l'art antérieur destinés à combattre ce problème, et qui comportent une protection étendue du récepteur du dispositif de communication GSM à l'aide de matériaux supplémentaires, augmentent le poids, la taille et le coût du dispositif de communication. Un procédé amélioré pour minimiser les interférences dues aux signaux parasites d'un signal d'horloge système est illustré sur la figure 2 et va être décrit en référence aux éléments des Figures 1 et 3. Ce procédé est effectué par le contrôleur 114 par l'intermédiaire des instructions enregistrées dans la mémoire 116, le synthétiseur 112 et le récepteur 110. La mémoire 116 peut être toute combinaison de mémoire vive (RAM), de mémoire morte (ROM), de mémoire morte programmable effaçable (EPROM), de mémoire morte programmable électriquement effaçable (EEPROM) ou similaire. A la case 200 (Figure 2), le contrôleur 114 détermine si le prochain canal de liaison descendante auquel il faut s'accorder est sensible aux signaux parasites du signal d'horloge système, telle qu'une harmonique du signal d'horloge système. Dans le système GSM, le dispositif de communication 104 fonctionne en synchronisation avec le dispositif de communication 102 suivant un format de synchronisation illustré sur la figure 3. Le format de synchronisation GSM est constitué par une pluralité de trames répétitives. Chaque trame a une durée de TF qui est de 4,615 ms. Chaque trame consiste en huit tranches de temps numérotées de 0 à 7. Chaque tranche de temps a une durée de TS, qui est de 577 ps. Pendant la tranche de temps 0 de chaque trame, le dispositif de communication 104 est accordé à un canal de liaison descendante pour recevoir le signal RF de liaison descendante 106. En conséquence, la détermination à la case 200 de la figure 2 est effectuée pendant une tranche de temps, telle que la tranche de temps 6 ou 7, précédant la tranche de temps 0. En réponse à la détermination de la case 200, le contrôleur 114 calcule la valeur de CAF2 à la case 202 (Figure 2) et à la case 204 avant la tranche de temps 0 de la figure 3. La valeur de CAF2 est calculée suivant une équation telle que: CAF2 = CONSTANTE * FACTEURCOMPENSATION * FACTEUR DECAL (1) o CONSTANTE est une valeur de diviseur nominal; FACTEURCOMPENSATION compense une inexactitude de REF1 par rapport à une fréquence d'horloge standard prédéterminée HORLOGE_STD souhaitée pour le signal d'horloge système, et est décrit en outre par: REFl(MHz)/HORLOGE_STD(MHz); et FACTEURDECAL décale le signal d'horloge système par rapport à la fréquence standard, et est décrit en outre par: CANAL(MHz)/[CANAL(MHz) + DECAL(MHz)] o CANAL est la fréquence centrale du canal de liaison descendante auquel il faut s'accorder et DECAL est la quantité de décalage nécessaire pour déplacer le signal parasite hors du canal. En appliquant ce qui précède, l'équation (1) devient CAF2=CONSTANTE*[REF1(MHz)/HORLOGE_STD(MHz)]* CANAL(MHz)/[CANAL(MHz)+ DECAL(MHz)] (2) Si le canal de liaison descendante n'est pas sensible aux signaux parasites, CAF2 ne compensera que l'inexactitude de REF1 par rapport à HORLOGE_STD. CAF2 ne comporte pas de valeur pour DECAL. A la case 202 de la figure 2, le contrôleur 114 calcule la valeur de CAF2 pour un canal non sensible comme suit: En supposant que CONSTANTE = 65, REF1 = 12,95 MHz HORLOGE STD = 13 MHz CANAL = 936,2 MHz (canal 6 du système GSM) et DECAL = 0 CAF2 = 65*[12,95MHz/13MHz]*[936,2MHz/936,2MHz+0] = 64,75 (3) Si le canal de liaison descendante est sensible aux signaux parasites, CAF2 compensera toute inexactitude de REF1, et décalera le signal d'horloge système pour déplacer le signal parasite hors du canal sélectionné. A la case 204 de la figure 2, le contrôleur 114 calcule la valeur de CAF2 pour un canal sensible comme suit: En supposant que: CONSTANTE = 65, REF1 = 12,95 MHz HORLOGE STD = 13 MHz CANAL = 936 MHz (canal de liaison descendante 5 dans le système GSM) et DECAL = 200 kHz = 0,2 MHz, CAF2 = 65*[12,95MHz/13MHz]*[936MHz/936MHz +0,2 MHz)] = 63,7362 (4) Pour CANAL = 949 MHz (canal de liaison descendante dans le système GSM), CAF2 = 65*[12,95MHz/13MHz]*[949MHz/949MHz +0,2 MHz)] = 63,7364 (5) Pour les canaux non sensibles aussi bien que pour les canaux sensibles, CAF2 est envoyé par le contrôleur 114 aux synthétiseur 112, aux cases 206 et 208 de la figure 2, pendant la tranche de temps 7 sur la figure 3. Le circuit d'horloge 126 du synthétiseur 112 nécessite un temps ta pour régler le signal d'horloge système. Le contrôleur 114 envoie CAF2 à un temps TS - ta après le début de la tranche de temps 7 et à un temps ta avant le début de la tranche de temps 0 sur la figure 3, de manière à garantir que le signal d'horloge système est réglé par le début de la tranche de temps 0. A des fins illustratives, ta peut par exemple être approximativement de 200 Us. CAF2 peut être envoyé simultanément avec le signal de sélection de canal et CAF1, de telle sorte que le récepteur 110 est accordé exactement au canal non sensible ou sensible par le début de la tranche de temps 0. S'il a été déterminé, à la case de décision 200, que le canal auquel il faut s'accorder n'est pas sensible, pendant le temps ta de la tranche de temps 7 sur la figure 3, le synthétiseur 112 règle le signal d'horloge système, HORLOGE, à la case 210 de la figure 2. A la case 210, pour un canal non sensible, par exemple le canal 6, le diviseur programmable 146 est programmé avec une valeur de diviseur de 64,75 par CAF2 comme calculé à l'aide de l'équation (3). Une fois programmé, le diviseur programmable 146 divise REF1 à 12,95 MHz par 64, 75 pour produire REF2 avec une fréquence exacte de 0,2 MHz. REF2 commande à la boucle à phase asservie du circuit d'horloge 126 de former le signal d'horloge système avec une fréquence exacte de 13 MHz. A la case 214 de la figure 2 et pendant la tranche de temps 0 de la figure 3, le récepteur 110 demeure accordé au canal sélectionné sans subir d'interférence des signaux parasites générés par le signal d'horloge système à 13 MHz et les circuits du contrôleur 114, de la mémoire 116 et de l'interface utilisateur 118. Les harmoniques de rang 72 et 73 du signal d'horloge système à 13 MHz se trouvent à 936 MHz et à 949 MHz, respectivement. Ces fréquences se situent hors de la largeur de bande des canaux sélectionnés auxquels le récepteur 110 est alors accordé. S'il a été déterminé à la case de décision 200 que le canal auquel il faut s'accorder est sensible, alors pendant le temps ta de la tranche de temps 7 de la figure 3, le synthétiseur 112 règle le signal d'horloge système, HORLOGE, à la case 212 de la figure 2. A la case 212, pour un canal sensible, par exemple le canal 5 ou le canal 70, le diviseur programmable 146 du circuit d'horloge 126 est programmé avec une valeur de diviseur 63,7362 pour le canal 5 ou 63,7364 pour le canal 70 par CAF2 comme calculé à l'aide de l'équation (4) ou (5). Pour le canal 5, le diviseur programmable 146 divise REF1 à 12,95 MHz par 64,7362 pour produire REF2 avec une fréquence décalée exacte de 0,200043 MHz. Pour le canal , le diviseur programmable 146 divise REF1 à 12,95 MHz par 64,7364 pour produire REF2 avec une fréquence décalée exacte de 0,200042 MHz. REF2 commande à la boucle à phase asservie du circuit d'horloge 126 de former le signal d'horloge système avec une fréquence décalée exacte de 13,0028 MHz pour le canal 5 et de 13,0027 MHz pour le canal 70. A la case 216 de la figure 2 et dans toute la tranche de temps 0 de la figure 3, le récepteur 110 reste accordé au canal sélectionné sans subir d'interférence due aux signaux parasites générés par le signal d'horloge système et les circuits du contrôleur 114, de la mémoire 116 et de l'interface utilisateur 118. Les harmoniques de rang 72 et 73 du signal d'horloge système à 13,0028 MHz ou 13,0027 MHz se trouvent à 936,2 MHz ou 949,2 MHz, respectivement. Ces fréquences sont situées hors de la largeur de bande des canaux sélectionnés auxquels le récepteur 110 est alors accordé. En conséquence, le récepteur 110 n'est pas désensibilisé par les harmoniques du signal d'horloge système. Les effets de CAF2 sur REF1, REF2, HORLOGE (le signal d'horloge système), et PARASITE (l'harmonique parasite du signal d'horloge système) pour CANAL 5, 6 et comme représentés dans le tableau présenté ci-dessous. TABLEAU CANAL # FREQC REF1 CAF2 REF2 HORLOGE PARASITE (MHz) (MHz) (MHz) (MHz) (MHz) 936 12,95 64,7362 0,200043 13,0028 936,2 6 936,2 12,95 64,75 0,2 13 936 949 12,95 64,7364 0,200042 13,0027 949,2 On comprendra que le signal d'horloge système peut, selon une autre possibilité, être abaissé, au niveau de la fréquence, à la case 212 de la figure 2, de manière à fonctionner à une fréquence inférieure à la vitesse HORLOGESTD. Pour ce faire, DECAL de l'équation (2) peut par exemple être réglé à -200 kHz. Pour les canaux sensibles, le décalage du signal d'horloge système doit être annulé à la fin de la tranche de temps 0, pour minimiser l'erreur de synchronisation. A la case 218 de la figure 2, et au début de la tranche de temps 1 de la figure 3, le contrôleur 114 envoie CAF2 pour annuler le décodage du signal d'horloge système. A la case 218, le contrôleur 114 réexécute les cases 202, 206 et 210. CAF2 est calculé comme si le canal auquel il faut s'accorder n'était pas sensible aux signaux d'horloge parasites (c'est-à-dire suivant l'équation (3)). Le contrôleur 114 envoie CAF2 au synthétiseur 112 au début de la tranche de temps 1 de la figure 3. Le synthétiseur 112, en réponse à CAF2, règle le signal d'horloge système à sa valeur standard, par exemple 13 MHz, sur le temps ta qui peut être par exemple de 200 ps. Le décalage du signal d'horloge système est annulé à la fin du temps ta et après le début de la tranche de temps 1. En tant que tel, pour un canal sensible, le signal d'horloge système reste décalé pendant un temps total de TS + ta soit approximativement 577 ps + 200 Us, soit 777 lis. Pour minimiser l'accumulation d'erreurs de synchronisation et de perte de synchronisation entre les dispositifs de communication 102 et 104, le contrôleur 114 compense la quantité de temps (Ts + ta) de laquelle le signal d'horloge système est décalé à la case 220 de la figure 2. Dans le système GSM, l'erreur de synchronisation est mesurée en fractions d'une durée de binaire. Dans le mode de réalisation illustré, le contrôleur 114 effectue un algorithme de correction d'erreurs de synchronisation qui compense les erreurs de synchronisation s'accumulant à une vitesse allant jusqu'à environ 25 % d'un binaire par seconde. Comme indiqué, la durée d'une trame est de TF, soit 4,615 ms, soit 0,004615 seconde. Ainsi, le contrôleur 114 peut effectuer une compensation si l'erreur de synchronisation ne dépasse pas 25 % d'un binaire pendant un intervalle d'environ 217 trames. Le décalage du signal d'horloge système pendant la période de temps de Ts + ta a pour conséquence la perte d'environ 4,5 % d'un binaire par trame, soit environ 10 binaires par seconde. La vitesse à laquelle l'erreur de synchronisation s'accumule dépasse 25 % d'une durée de binaire par seconde après que le signal d'horloge système a été décalé d'environ 6 trames sur environ 217 trames consécutives. L'erreur de synchronisation est compensée en alternant le sens du décalage fréquentiel du signal d'horloge système sur des trames successives suivant un procédé illustré sur la figure 4. Le procédé est exécuté par le contrôleur 114 par l'intermédiaire des instructions enregistrées dans la mémoire 116, le synthétiseur 112 et le récepteur 110. A la case 400 de la figure 4, le contrôleur 114 détermine si le signal d'horloge système a été décalé d'une fréquence plus grande, par exemple 13,0028 MHz pour le canal 5 ou 13,0028 MHz pour le canal 70, pendant une tranche de temps précédente, par exemple la tranche de temps 0 de la figure 3 désignée par 300. Si le signal d'horloge système n'a pas été élevé en fréquence, le contrôleur 114 passe à la case 200 de la figure 2 comme indiqué à la case 402 de la figure 4. Si le signal d'horloge système a été élevé en fréquence, le contrôleur 114 passe à la case 404. A la case 404, et pendant la tranche de temps 0 sur la figure 3, désignée par 302, le contrôleur 114 décale le signal d'horloge système de telle sorte qu'il fonctionne à une fréquence inférieure à HORLOGE_STD. On comprendra que la compensation pourrait se produire dans une autre tranche de temps et pas nécessairement pendant une tranche de temps de réception. A la case 404, le contrôleur 114 génère CAF2 avec un DECAL négatif, tel que -220 kHz ou -0,2 MHz. En supposant que CANAL = 936,2 MHz, le contrôleur 114 calcule CAF2 = 65*[12,95MHz/13MHz]*[936, 2MHz/936,2MHz 0,2 MHz)] = 64,7638 Le diviseur programmable 146 du circuit d'horloge 126 est programmé avec une valeur de diviseur de 64,7638. Le diviseur programmable 146 divise REF1 à 12,95 MHz par 64,7638 pour produire REF2 avec une fréquence décalée exacte de 0,199957 MHz. REF2 commande à la boucle d'asservissement de phase du circuit d'horloge 126 de former le signal d'horloge système avec une fréquence décalée exacte de 12,9972 MHz. A la case 406, et dans toute la tranche de temps 302 de la figure 3, lerécepteur 110 reste accordé sur CANAL. Le récepteur 110 ne subit pas d'interférences dues aux signaux parasites générés par le signal d'horloge système car ses harmoniques se trouvent hors du canal. A la case 408, et au début de la tranche de temps 1 de la figure 3, qui suit la tranche de temps 302, le signal d'horloge système est élevé en fréquence jusqu'à HORLOGESTD. A la fin du procédé de la figure 4, le signal d'horloge système a été décalé vers le haut en fréquence jusqu'à une valeur supérieure à HORLOGE_STD (case 212 de la figure 2) pour la même quantité de temps de laquelle il a été abaissé en fréquence jusqu'à une valeur inférieure à HORLOGE_STD (case 404 de la figure 4). Ainsi, seule une erreur de synchronisation négligeable s'accumule. Cette erreur de synchronisation négligeable s'accumule à une vitesse inférieure à environ % d'un binaire par seconde et, ainsi, peut être corrigée par l'algorithme de correction d'erreurs de synchronisation du contrôleur 114. Un autre procédé possible pour compenser l'erreur de synchronisation est décrit en référence à la figure 5. Le contrôleur 114 comprend un circuit logique 500 couplés à la mémoire 116, au récepteur 110 et au synthétiseur 112 par l'intermédiaire des lignes 121, 122, 123, de l'émetteur-récepteur 120 et de l'interface utilisateur 118. Les éléments du circuit logique 500 fonctionnent en synchronisation à une vitesse réglée par le signal d'horloge système entré par l'intermédiaire de la ligne 140. Le circuit logique 500 peut comprendre, mais de façon non limitative, un microprocesseur, un processeur de signaux numériques, un codeur de parole, un circuit de modulation/démodulation ou similaire. Outre le fonctionnement en synchronisation avec le signal d'horloge système, le circuit logique 500 fonctionne en synchronisation avec le dispositif de communication 102 par l'intermédiaire du format de synchronisation illustré sur la figure 3. Chaque trame du format de synchronisation est constituée par un flux de binaires, dans lequel chaque binaire a une période de temps prédéterminée. Le circuit logique 500 suit son emplacement temporel dans la trame par un signal de synchronisation pilote. Le contrôleur 114 comprend un diviseur 502 et une référence de synchronisation pilote 504 pour fournir le signal de synchronisation pilote. Le signal d'horloge système est couplé au diviseur 502 par l'intermédiaire de la ligne 140. Le diviseur 502 comporte une valeur de diviseur fixe qui divise le signal d'horloge système pour former un signal qui correspond à une durée d'un quart (25%) de binaire. Au début de chaque trame, le contrôleur 114 remet à zéro la référence de synchronisation pilote 504 par l'intermédiaire de la ligne 506, pour compter les occurrences des signaux de quart de binaire pendant la trame. La référence de synchronisation pilote 504 fournit un signal de synchronisation pilote au circuit logique 500 par l'intermédiaire de la ligne 508 pour indiquer l'emplacement synchronisé dans la trame en cours. Le signal de synchronisation pilote a une résolution d'un quart de binaire. Lorsque le signal d'horloge système est élevé en fréquence à la case 212 de la figure 2, pendant la durée de TS+ta par trame, le signal d'horloge système est accéléré. Cela accélère alors le signal de synchronisation pilote et provoque une erreur de synchronisation. Ainsi, le signal de synchronisation pilote doit être compensé en le ralentissant. Cette compensation est réalisée au moyen d'un additionneur 510 du contrôleur 114. L'additionneur 510, couplé entre la référence de synchronisation pilote 504 et le circuit logique 500, combine le signal de synchronisation pilote provenant de la référence de synchronisation pilote 504, par l'intermédiaire de la ligne 508, à une valeur de retard prédéterminée lue de la mémoire 116 par l'intermédiaire du circuit logique 500 et de la ligne 512. L'additionneur 510 couple le signal de retard au circuit logique 500 par l'intermédiaire de la ligne 514, ce qui compense le décalage. Dans le mode de réalisation illustré, le décalage du signal d'horloge système a pour effet la perte d'environ 4,5 % d'un binaire par trame. La résolution du signal de synchronisation pilote est un quart de binaire (c'est-à-dire 25% d'un binaire). Ainsi, le signal de synchronisation pilote doit être retardé de l'ordre de quarts de binaires. Afin d'appliquer une telle valeur de retard, l'erreur de synchronisation doit pouvoir s'accumuler jusqu'à ce qu'elle atteigne environ % de binaire. Comme indiqué, cela se produit après environ 6 trames, pendant lesquelles le signal d'horloge système a été décalé. Ainsi, le circuit logique 500 couple une valeur de retard d'un quart de binaire de la mémoire 116 à l'additionneur 510 après toutes les 6 trames pendant lesquelles le signal d'horloge système a été décalé. Cela retarde le signal de synchronisation pilote d'un quart de binaire, soit environ 923 ns, et compense l'erreur de synchronisation accumulée. On comprendra que le signal de synchronisation pilote peut, suivant une autre possibilité, être avancé par l'additionneur 510 si le signal d'horloge système était abaissé en fréquence à la case 212 de la figure 2. Tandis que le circuit d'horloge illustré 126 est utilisé pour dériver le signal d'horloge système de REF1, on comprendra que REF1 peut être directement réglée par le contrôleur 114 au moyen de CAF2. Pour réaliser cela, la ligne 122 est couplée du contrôleur 114 à l'oscillateur de référence 127. REF1 devient alors le signal d'horloge système qui est directement couplé au contrôleur 114 et à l'interface utilisateur 118 pour éliminer le circuit d'horloge 126. On comprendra que l'appareil et les procédés mentionnés ci-dessus peuvent être utilisés, suivant un autre procédé, pour éliminer les signaux parasites produits par l'émetteur-récepteur 120 de la figure 1. Le signal d'horloge système peut être décalé avant la transmission du signal RF de liaison montante 107 de la figure 1 sur l'un quelconque de la pluralité de canaux de liaison montante sensibles aux signaux parasites générés par le signal d'horloge système et les circuits logiques. On voit donc que les interférences causées par les signaux d'horloge parasites peuvent être éliminées en décalant le signal d'horloge système lorsque le dispositif de communication est accordé à un canal sensible à ces signaux. En utilisant le procédé et l'appareil décrits dans le présent document, on peut éviter les procédés de l'art antérieur consistant à ajouter du matériau et des étapes de fabrication au dispositif de communication. Bien qu'ils aient été illustrés en référence au système GSM, on comprendra que ledit procédé et ledit appareil peuvent être utilisés dans d'autres systèmes de communication, par exemple le Service Téléphonique Mobile Avancé (AMPS), le Système de Communication d'Accès Total Etendu (ETACS), le Système de Communication d'Accès Total à Bande Etroite (NTACS) et le Téléphone Mobile Nordique (NMT) ou tout système souffrant des signaux parasites générés par l'horloge système. En conséquence, le terme "système de communication" tel qu'utilisé ici désigne tout équipement de ce type ou équivalent, et le terme "dispositif de communication" désigne tout dispositif utilisé dans un tel système. REVENDICATIONS 1. Procédé destiné à éliminer les interférences dues aux signaux parasites dans des signaux de communication communiqués par l'intermédiaire d'un dispositif de communication sur l'un quelconque d'une pluralité de canaux différents, le dispositif de communication fonctionnant à une vitesse réglée par un signal d'horloge système (HORLOGE), le procédé étant caractérisé par les étapes consistant à: générer le signal d'horloge système à une première fréquence, la première fréquence générant des signaux parasites sur au moins l'un d'une pluralité de canaux différents; décaler (208, 212) le signal d'horloge système d'une première quantité prédéterminée jusqu'à une deuxième fréquence o le dispositif de communication doit être accordé audit canal, au nombre d'au moins un, de la pluralité de canaux différents, de manière à éliminer les signaux parasites dudit au moins un canal de la pluralité de canaux différents; et accorder (216) le dispositif de communication audit au moins un canal de la pluralité de canaux différents. 2. Procédé suivant la revendication 1, caractérisé en outre par l'étape consistant à décaler (218) le signal d'horloge système pour qu'il revienne à la première fréquence après que le dispositif de communication a été accordé audit au moins un canal de la pluralité de canaux différents. 3. Procédé suivant la revendication 1, caractérisé en outre par l'étape consistant à compenser (220) la vitesse du dispositif de communication lorsque le dispositif de communication a été accordé audit au moins un canal de la pluralité de canaux différents pour éviter une erreur de synchronisation. 4. Procédé suivant la revendication 3, caractérisé en ce que l'étape de compensation comprend la sous-étape consistant à décaler (404) le signal d'horloge système d'une deuxième quantité prédéterminée jusqu'à une troisième fréquence après l'étape d'accord, la deuxième quantité prédéterminée étant un équivalent négatif de la première quantité prédéterminée. 5. Procédé suivant la revendication 1, caractérisé en ce que l'étape de décalage comprend les sous-étapes consistant à: calculer (204) un premier signal ayant une valeur de décalage correspondant à chaque canal de la pluralité de canaux différents; et programmer (208) un circuit d'horloge du dispositif de communication avec le premier signal, le circuit d'horloge décalant le signal d'horloge système suivant la valeur de décalage. 6. Appareil destiné à éliminer les interférences dues aux signaux parasites des signaux de communication (106, 107) communiqués par l'intermédiaire d'un dispositif de communication (104) sur l'un quelconque d'une pluralité de canaux différents, le dispositif de communication fonctionnant à une vitesse réglée par un signal d'horloge système (HORLOGE), ledit appareil étant caractérisé par: un oscillateur de référence (127) destiné à fournir le signal d'horloge système à une première fréquence, la première séquence générant des signaux parasites sur au moins l'un d'une pluralité de canaux différents; et un contrôleur (114) couplé pour décaler le signal d'horloge système d'une première quantité déterminée jusqu'à une deuxième fréquence lorsque le dispositif de communication doit être accordé audit au moins un canal de la pluralité de canaux différents de manière à supprimer les signaux parasites dudit au moins un canal de la pluralité de canaux différents. 7. Appareil suivant la revendication 6, caractérisé en ce que le contrôleur comprend un circuit logique (500), un diviseur (502), et une référence de synchronisation pilote (504), le diviseur étant couplé pour recevoir le signal d'horloge système, le diviseur couplant un signal d'horloge système divisé à la référence de synchronisation pilote, la référence de synchronisation pilote produisant un signal de synchronisation pilote qu'elle envoie au circuit logique. 8. Appareil suivant la revendication 6, caractérisé en outre par un circuit d'horloge (126) couplé à l'oscillateur de référence et au contrôleur, ledit circuit d'horloge réagissant à un signal de commande de fréquence automatique (CAF2) provenant du contrôleur, produisant le signal d'horloge système à la première fréquence ou à la deuxième fréquence. 9. Appareil suivant la revendication 8, caractérisé en ce que le circuit d'horloge comprend un diviseur programmable (146) couplé à l'oscillateur de référence et au contrôleur, le diviseur programmable divisant le signal d'horloge système pour obtenir un signal de basse fréquence (REF2). 10. Appareil suivant la revendication 6, caractérisé en outre par un circuit d'accord (125) couplé à l'oscillateur de référence et au contrôleur, ledit circuit d'accord réagissant à un signal de programmation (CANAL, CAF1) provenant du contrôleur, accordant le dispositif de communication à l'un quelconque de la pluralité de canaux différents.