Brevet FR2746963A1 — publié le 19971003

CIRCUIT DE PROTECTION D'ENTREE/SORTIE AYANT UNE STRUCTURE SILICIUM SUR ISOLANT La présente invention concerne un circuit de protection d'E/S (Entrée/Sortie), et en particulier un circuit de protection d'E/S dans un dispositif à semiconducteurs comportant des transistors à effet de champ de type SOI (silicium sur isolant). Dans un dispositif MOS sur un substrat en silicium massif, une surtension peut être déchargée vers un substrat par l'intermédiaire d'une jonction p-n. Cependant, dans un dispositif SOI ayant des transistors MOS et autres formés sur une couche isolante, une surtension ne peut pas être déchargée vers un substrat, du fait que le substrat est isolé électriquement par une couche isolante. En particulier, dans une struc- ture SOI à couche mince ayant une région de source et une région de drain qui s'étendent jusqu'à une pellicule d'oxyde enterrée (couche iso- lante), il est nécessaire de décharger la surtension latéralement, du fait qu'une jonction verticale n'est pas présente. Par conséquent, la surten- sion est déchargée latéralement par une ligne d'alimentation ou une ligne de masse, par l'intermédiaire d'une diode ou d'un transistor MOS. La figure 17 est un schéma de circuit montrant un exemple d'un circuit de protection d'entrée classique. En se référant à la figure 17, on note que le circuit de protection d'entrée est connecté entre une borne d'entrée 30 et un circuit interne 31, et il comprend une résistance d'en- trée 36, une résistance interne 37 et des diodes 38 et 39. La figure 18 est un schéma de circuit montrant un inverseur qui est un exemple caractéristique du circuit interne 31. En se référant à la figure 18, on note que l'inverseur comprend un transistor MOS à canal P, 44, et un transistor MOS à canal N, 45. Dans cet exemple, le circuit de protection qui est représenté sur la figure 17 est connecté à un noeud d'entrée 72 d'un inverseur, de façon à protéger l'inverseur contre une surtension qui est appliquée par l'intermédiaire de la borne d'entrée 30. Le circuit de protection peut être connecté à un noeud de sortie 73 de l'inverseur. Dans ce cas, le circuit de protection protège l'inverseur contre une surtension qui est appliquée par l'intermédiaire du noeud de sortie 73, et on l'appelle donc un circuit de protection de sortie. Le circuit de protection d'entrée et le circuit de protection de sortie sont appelés de façon générale circuit de protection d'E/S. On décrira ci-dessous un circuit de protection d'E/S qui est re- présenté sur la figure 17. Lorsqu'une surtension due à l'électricité stati- que est appliquée par l'intermédiaire de la borne d'entrée 30, la résis- tance d'entrée 36 retarde tout d'abord la surtension et empêche son ap- plication rapide aux diodes 38 et 39. La surtension qui a traversé la ré- sistance d'entrée 36 est appliquée à une ligne de signal 71. En outre, la surtension est rapidement déchargée vers la ligne d'alimentation 32 par la diode 38 et vers la ligne de masse 33 par la diode 39. Ici, la résistance interne 37 ne dirige pas la surtension vers le circuit interne 31, mais di- rige celle-ci vers les diodes 38 et 39. Lorsqu'une surtension positive élevée est appliquée, il se pro- duit un claquage d'une jonction p-n de la diode 39, et la surtension est déchargée vers la ligne de masse 33. Simultanément, la diode 38 est polarisée en direct, et la surtension est déchargée vers la ligne d'ali- mentation 32. D'autre part, lorsqu'une surtension négative élevée est ap- pliquée, il se produit un claquage d'une jonction p-n de la diode 38, et la surtension est déchargée vers la ligne d'alimentation 32. Simultanément, la diode 39 est polarisée en direct, et la surtension est déchargée vers la ligne de masse 33. Un signal d'entrée ordinaire qui est appliqué à la borne d'entrée 30 est dirigé sans changement vers le circuit interne 31, par l'intermédiaire de la ligne de signal 71. Bien que le circuit de protection d'E/S ait une résistance aux surtensions, c'est-à-dire une résistance vis-à-vis d'une surtension, comme décrit ci-dessus, la résistance aux surtensions diminue de façon générale conformément à la réduction de la taille d'éléments. Il y a éga- lement une tendance qui consiste en ce que la réduction de taille favo- rise l'utilisation de structures SOI. De ce fait, le dispositif à semiconduc- teurs ayant la structure SOI exige un circuit de protection d'E/S ayant une plus grande résistance aux surtensions. Un but principal de l'invention est donc de procurer un circuit de protection d'E/S ayant une résistance aux surtensions élevée. Selon un aspect de l'invention, un circuit de protection d'E/S formé sur une couche isolante et connecté entre une borne d'E/S et un circuit interne comprenant un ensemble de transistors MOS, comporte un premier élément MOS. Le premier élément MOS comprend une première pellicule de semiconducteur formée sur la couche isolante et connectée entre la borne d'E/S et une première ligne d'alimentation (comprenant une ligne de masse), une première pellicule isolante de grille formée sur la première pellicule de semiconducteur, et une première électrode de grille formée sur la première pellicule isolante de grille et placée à l'état flottant. Du fait que la première électrode de grille du premier élément MOS qui se trouve du côté de la première ligne d'alimentation est flot- tante, une surtension élevée ne détruit pas les propriétés isolantes de la première pellicule isolante de grille, ce qui procure une amélioration de la résistance aux surtensions. Selon un autre aspect de l'invention, un circuit de protection d'E/S formé sur une couche isolante et connecté entre une borne d'E/S et un circuit interne comprenant un ensemble de transistors MOS, comporte un premier élément MOS. Les transistors MOS dans le circuit interne sont mutuellement isolés par un procédé de blindage de champ. Le premier élément MOS comprend une première pellicule de semiconducteur formée sur la couche isolante et connectée entre la borne d'E/S et une première ligne d'alimentation (comprenant une ligne de masse), une première pel- licule isolante de grille formée sur la première pellicule de semiconduc- teur, et une première électrode de grille formée sur la première pellicule isolante de grille et sur la même couche qu'une électrode de grille formée pour un procédé de blindage de champ. Du fait que la première électrode de grille du premier élément MOS est formée sur la même couche que l'électrode de grille pour le pro- cédé de blindage de champ dans le circuit interne, la première pellicule isolante de grille du premier élément MOS est plus épaisse que la pelli- cule isolante de grille du transistor MOS dans le circuit interne, ce qui procure une amélioration de la résistance aux surtensions. Selon encore un autre aspect de l'invention, un circuit de pro- tection d'E/S formé sur une couche isolante et connecté entre une borne d'E/S et un circuit interne, comprend une première pellicule de semiconducteur d'un premier type de conductivité formée sur la couche isolante, un ensemble de premières régions conductrices du premier type de con- ductivité formées sur la pellicule de semiconducteur et connectées à la borne d'E/S, et un ensemble de secondes régions conductrices d'un se- cond type de conductivité formées sur la pellicule de semiconducteur et connectées à une ligne d'alimentation (comprenant une ligne de masse). Du fait qu'un ensemble de diodes sont formées sur la pellicule de semiconducteurs, des jonctions p-n ont une grande étendue, ce qui fait que la résistance aux surtensions est améliorée. D'autres caractéristiques et avantages de la présente invention seront mieux compris à la lecture de la description qui va suivre de mo- des de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit montrant une structure d'un circuit de protection d'E/S d'un premier mode de réalisation de l'inven- tion; La figure 2 est une vue en plan montrant une structure du cir- cuit de protection d'E/S de la figure 1; La figure 3 est une coupe selon la ligne III-III de la figure 2; La figure 4 est un schéma de circuit montrant une structure d'un circuit de protection d'E/S d'un second mode de réalisation de l'invention; La figure 5 est une coupe montrant une structure du circuit de protection d'E/S de la figure 4; La figure 6 montre une structure d'un circuit de protection d'E/S d'un troisième mode de réalisation de l'invention; La figure 7 est une vue en plan montrant une structure d'un ré- seau de portes qui est protégé par le circuit de protection d'E/S de la fi- gure 6; La figure 8 est une coupe selon la ligne VIII-VIII de la figure 7; La figure 9 est une vue en plan montrant une structure d'un cir- cuit de protection d'E/S d'un quatrième mode de réalisation de l'inven- tion; La figure 10 est une coupe selon la ligne X-X de la figure 9; Les figures 11, 12 et 13 sont des vues en plan montrant des structures de circuits de protection d'E/S constituant respectivement des cinquième, sixième et septième modes de réalisation de l'invention; La figure 14 est une vue en plan montrant une structure d'un circuit de protection d'E/S sur la figure 13; La figure 15 est une vue en plan montrant une structure d'un circuit de protection d'E/S d'un huitième mode de réalisation de l'inven- tion; La figure 16 est une coupe selon la ligne XVI-XVI de la figure ; La figure 17 est un schéma de circuit montrant une structure d'un circuit de protection d'entrée classique; La figure 18 est un schéma de circuit montrant un exemple d'un circuit interne qui est protégé par le circuit de protection d'entrée de la figure 17; La figure 19 est un schéma de circuit montrant une structure d'un circuit de protection d'E/S lié à l'invention; La figure 20 est une vue en plan montrant une structure du cir- cuit de protection d'E/S de la figure 19; La figure 21 est une coupe selon la ligne XXI-XXI de la figure ; et La figure 22 est une coupe montrant une autre structure du cir- cuit de protection d'E/S lié à l'invention. Avant de décrire les modes de réalisation de l'invention, on dé- crira ci-dessous, en se référant aux figures 19 à 22, des exemples de cir- cuits de protection d'E/S sur lesquels l'invention est basée, afin de faci- liter la compréhension de l'invention. Dans les figures, les numéros et les caractères de référence identiques désignent les parties identiques ou similaires. Un circuit de protection d'E/S qui est représenté sur la figure 19 comprend un transistor MOS à canal P 34 et un transistor MOS à canal N 35 à la place des diodes 38 et 39 du circuit de protection d'E/S classique qui est représenté sur la figure 17. Une électrode de grille 34a du tran- sistor MOS à canal P 34 est connectée à une ligne d'alimentation 32, de façon que le transistor MOS à canal P 34 soit habituellement bloqué. Du fait qu'une électrode de grille 35a du transistor MOS à canal N 35 est connectée à la ligne de masse 33, le transistor MOS à canal N 35 est également bloqué. Dans ce circuit de protection d'E/S, lorsqu'une surtension éle- vée (par exemple une surtension positive élevée) est appliquée, il se produit un claquage d'une jonction p-n dans le transistor MOS à canal N 35, ce qui fait que la surtension est rapidement déchargée vers la ligne de masse 33. Simultanément, le transistor MOS à canal P 34 est déblo- qué, ce qui fait que la surtension est rapidement déchargée vers la ligne d'alimentation 32. D'autre part, lorsqu'une surtension négative élevée est appliquée, il se produit un claquage d'une jonction p-n dans le transistor MOS à canal P 34, ce qui fait que la surtension est rapidement déchar- gée vers la ligne d'alimentation 32. Simultanément, le transistor MOS à canal N 35 est conducteur, et la surtension est rapidement déchargée vers la ligne de masse 33. La figure 20 est une vue en plan montrant une structure du cir- cuit de protection d'E/S qui est représenté sur la figure 19. La figure 21 est une coupe selon la ligne XXI-XXI de la figure 20. En se référant aux figures 20 et 21, on note qu'une pellicule mince de silicium 3 est formée sur un substrat en silicium 1 avec interposition d'une pellicule d'oxyde enterrée 2, c'est-à-dire une couche isolante. La pellicule mince de sili- cium 3 se présente sous la forme d'un îlot, et elle est isolée d'autres îlots. La pellicule mince de silicium 3 comprend des régions de substrat 34e et 35e qui sont dopées avec une impureté (de type n pour le tran- sistor MOS à canal P 34, et de type p pour le transistor MOS à canal N ) ayant une concentration d'environ 1017 cm'3, et elle comprend éga- lement des régions de drain 34b et 35b et des régions de source 34c et c qui sont dopées avec une impureté (de type p pour le transistor MOS à canal P 34, et de type n pour le transistor MOS à canal N 35) ayant une concentration d'environ 1020 cm-3. Les régions de drain 34b et 35b sont espacées de régions de source 34c et 35c, avec interposition entre elles de régions de substrat respectives 34e et 35e. Des électrodes de grille 34a et 35a sont formées sur la pellicule mince de silicium 3, avec inter- position de pellicules isolantes de grille respectives 34d et 35d. Une pel- licule isolante inter-couche 11 est formée sur ces parties. La pellicule isolante inter-couche 11 comporte des trous de contact 12 qui sont res- pectivement placés au-dessus des régions de drain 34b et 35b et des régions de source 34c et 35c. Des interconnexions en aluminium 13, 14 et sont formées sur la pellicule isolante inter-couche 11. L'intercon- nexion en aluminium 15, formant la ligne d'alimentation 32, est connectée à la région de source 34c du transistor MOS à canal P 34 à travers un trou de contact 12. L'interconnexion en aluminium 14 formant une ligne de signal 71 est connectée à la région de drain 34b du transistor MOS à canal P 34 et à la région de drain 35b du transistor MOS à canal N 35, à travers des trous de contact 12 respectifs. L'interconnexion en aluminium 13 formant la ligne de masse 33 est connectée à la région de source 35c du transistor MOS à canal N 35 à travers un trou de contact 12. Une résistance d'entrée 36 est formée entre la borne d'entrée et la ligne de signal 71. Une résistance interne 37 est formée entre la ligne de signal 71 et une interconnexion 42 pour la connexion à un circuit interne, qui établit une connexion avec le circuit interne 31. La résistance d'entrée 36 et la résistance interne 37 sont formées sur la même couche que l'électrode de grille ou la pellicule mince de silicium. L'électrode de grille 34a du transistor MOS à canal P 34 est connectée à la ligne d'ali- mentation 32 par l'intermédiaire d'une interconnexion de fixation de po- tentiel de grille, 40, et l'électrode de grille 35a du transistor MOS à canal N 35 est connectée à la ligne de masse 33 par l'intermédiaire d'une inter- connexion de fixation de potentiel de grille, 41. Par conséquent, le tran- sistor MOS à canal P 34 et le transistor MIS à canal N 35 sont bloqués. Dans le circuit de protection d'E/S ayant la structure ci-dessus, il se produit un claquage d'une jonction p-n qui est formée par la région de substrat 35e et la région de drain 35b, dans le transistor MOS à canal N 35, lorsqu'une surtension positive élevée est appliquée à cette jonc- tion. Du fait que l'électrode de grille 35a est connectée à la ligne de masse 33, une tension élevée est également appliquée à la pellicule iso- lante de grille 35d, ce qui fait que les propriétés isolantes d'une partie qui est indiquée par PA sur la figure 21 peuvent être détruites. D'autre part, lorsqu'une surtension négative élevée est appliquée, il se produit un claquage d'une jonction p-n dans le transistor MOS à canal P 34, qui est formée par la région de drain 34b et la région de substrat 34e. Du fait que l'électrode de grille 34a est connectée à la ligne d'alimentation 32, une tension élevée est également appliquée à la pellicule isolante de grille 34d, ce qui fait que les propriétés isolantes d'une partie qui est in- diquée par PB sur la figure 21 peuvent être détruites. Cette destruction de l'isolation peut réduire la résistance aux surtensions. La figure 22 est une coupe montrant un exemple d'une structure du circuit de protection d'E/S classique qui est représenté sur la figure 17. Cet exemple utilise des diodes à grille (diodes à commande par une grille) 38 et 39. Ainsi, une région de cathode de type n+ 38c, qui est do- pée avec une impureté de type n ayant une concentration d'environ 1020 cm 3, est formée à la place d'une région de source de type p+ 34c sur la figure 21. En outre, une région d'anode de type p+ 39b, qui est dopée avec une impureté de type p ayant une concentration de 1020 cm-3, est formée à la place d'une région de source de type n+ 35c sur la figure 21. Par conséquent, la région d'anode 38b et les régions de cathode 38e et 38c forment une diode. De plus, la région de cathode 39c et les régions d'anode 39b et 39e forment une diode. Dans le circuit de protection d'E/S ayant la structure ci-dessus, lorsqu'une surtension positive élevée est appliquée, il se produit un cla- quage d'une jonction p-n dans la diode à grille 39, qui est formée par la région d'anode 39e et la région de cathode 39c. Du fait que l'électrode de grille 39a est connectée à la ligne de masse 33, une tension élevée est également appliquée à une pellicule d'oxyde de grille 39d, ce qui fait que les propriétés isolantes d'une partie qui est indiquée par PC sur la figure 22 peuvent être détruites. D'autre part, lorsqu'une surtension né- gative élevée est appliquée, il se produit un claquage d'une jonction p- n dans la diode à grille 38, qui est formée par la région d'anode 38b et la région de cathode 38e. Du fait que l'électrode de grille 38a est connectée à la ligne d'alimentation 32, une tension élevée est également appliquée à une pellicule d'oxyde de grille 38d, ce qui fait que les propriétés iso- lantes d'une partie qui est indiquée par PD sur la figure 22 peuvent être détruites. Cette destruction de propriétés isolantes réduit la résistance aux surtensions, de façon similaire au circuit de protection d'E/S utilisant les transistors MOS envisagés ci-dessus. Les modes de réalisation de l'invention, que l'on va maintenant décrire ci-dessous, visent à résoudre les problèmes ci-dessus, et ils ont pour buts d'améliorer une résistance aux surtensions du circuit de pro- tection d'E/S, en empêchant une destruction de la pellicule isolante de grille qui peut être occasionnée par l'application de la surtension élevée. Premier mode de réalisation La figure 1 est un schéma de circuit montrant une structure d'un circuit de protection d'E/S d'un premier mode de réalisation de l'inven- tion. En se référant à la figure 1, on note que le circuit de protection d'E/S comprend une résistance d'entrée 36, une résistance interne 37, un transistor MOS à canal P 34 et un transistor MOS à canal N 35. Une borne d'entrée 30 est connectée à un circuit interne 31 par l'intermédiaire d'une résistance d'entrée 36 et d'une résistance interne 37. Le transistor MOS à canal P 34 a une source connectée à une ligne d'alimentation 32, un drain connecté à une ligne de signal 71 et une électrode de grille flottante 34a. Le transistor MOS à canal N 35 a une source connectée à une ligne de masse 33, un drain connecté à une ligne de signal 71 et une électrode de grille flottante 35a. Le circuit interne 31 est constitué par exemple par un inverseur CMOS, représenté sur la figure 18. Le circuit de protection d'E/S du premier mode de réalisation diffère du circuit de protection d'E/S qui est représenté sur la figure 19 par le fait que les électrodes de grille 34a et 35a des transistors MOS 34 et 35 sont flot- tantes. La figure 2 est une vue en plan montrant une structure du cir- cuit de protection d'E/S qui est représenté sur la figure 1. La figure 3 est une coupe selon la ligne III-111 de la figure 2. En se référant aux figures 2 et 3, on note que le circuit de protection d'E/S est formé sur une pelli- cule d'oxyde enterrée 2, c'est-à-dire une couche isolante. Un circuit in- terne (non représenté) est également formé sur la pellicule d'oxyde enter- rée 2. La pellicule d'oxyde enterrée 2 est formée sur un substrat en sili- cium 1. Une pellicule mince de silicium 3 est formée sur la pellicule d'oxyde enterrée 2 et elle se présente sous la forme d'un îlot isolé par rapport à d'autres îlots. Des pellicules isolantes de grille 34d et 35d sont formées sur la pellicule mince de silicium 3, et des électrodes de grille 34a et 35a sont respectivement formées sur les pellicules isolantes de grille 34d et 35d. La pellicule mince de silicium 3 pour le transistor MOS à canal P 34 est formée par une région de substrat de type n' 34e, une région de source de type p 34c et une région de drain de type p+ 34b. Plus précisément, la région de substrat 34e est dopée avec une impureté de type n ayant une concentration d'environ 1017cm-3. La région de source 34c et la région de drain 34b sont dopées avec une impureté de type p ayant une concentration d'environ 102 cm'3. La région de substrat 34e se trouve sous l'électrode de grille 34a. La région de source 34c est adjacente à un côté de la région de substrat 34e. La région de drain 34b est adjacente à l'autre côté de la région de substrat 34e. La pellicule mince de silicium 3 pour le transistor MOS à canal N est formée par une région de substrat de type p' 35e, une région de source de type n+ 35c et une région de drain de type n+ 35b. Plus préci- sément, la région de substrat 35e est dopée avec une impureté de type p ayant une concentration d'environ 1017cm-3. La région de source est do- pée avec une impureté de type n ayant une concentration d'environ 102 cm3. La région de drain 35b est dopée avec une impureté de type n ayant une concentration d'environ 1020 cm-3. La région de substrat 35e se trouve sous l'électrode de grille 35a. La région de source 35c est ad- jacente à un côté de la région de substrat 35e. La région de drain 35b est adjacente à l'autre côté de la région de substrat 35e. Dans un processus de fabrication, on introduit simultanément I'impureté de type p dans la région de source 34c et dans la région de drain 34b, masquées avec l'électrode de grille 34a. On introduit simulta- nément l'impureté de type n dans la région de source 35c et dans la ré- gion de drain 35b, masquées avec l'électrode de grille 35a. Une pellicule isolante inter-couche 11 est formée sur les élec- trodes de grille 34a et 35a et sur la pellicule mince de silicium 3. La pelli- cule isolante inter-couche 11 comporte des trous de contact 12 qui attei- gnent respectivement les régions de source 34c et 35c, et les régions de drain 34b et 35b. Des interconnexions en aluminium 13, 14 et 15 sont formées sur la pellicule isolante inter-couche 11. Ainsi, I'interconnexion en aluminium 15 qui forme la ligne d'alimentation 32 est en contact avec la région de source 34c du transistor MOS à canal P 34, à travers un trou de contact 12. L'interconnexion en aluminium 14, qui forme la ligne de signal 71, est en contact avec la région de drain 34b du transistor MOS à canal P 34 et avec la région de drain 35b du transistor MOS à canal N 35, à travers des trous de contact 12 respectifs. L'interconnexion en aluminium 13 qui forme la ligne de masse 33 est en contact avec la région de source 35c du transistor MOS à canal N 35. Il en résulte que la région de source 34c du transistor MOS à canal P 34 est connectée à la ligne d'alimentation 32, et sa région de drain 34b est connectée à la borne d'entrée 30. La région de source 35c du transistor MOS à canal N 35 est connectée à la ligne de masse 33, et sa région de drain 35b est connec- tée à la borne d'entrée 30. Une résistance d'entrée 36 est formée entre la borne d'entrée et la ligne de signal 14. Une résistance interne 37 est formée entre la ligne de signal 71 et une interconnexion 42 qui connecte un circuit in- terne. La résistance d'entrée 36 et la résistance interne 37 sont formées sur la même couche que la pellicule mince de silicium ou les électrodes de grille 34a et 35a. La résistance d'entrée 36 est plus large que la ré- sistance interne 37. Par conséquent, la densité de courant dans la ré- sistance d'entrée 36 est réduite, ce qui évite que la résistance d'entrée 36 ne soit détruite par un courant élevé circulant vers les transistors MOS 34 et 35. L'électrode de grille 34a du transistor MOS à canal P 34 n'est connectée à aucune autre interconnexion telle que la ligne d'alimentation 32. L'électrode de grille 35a du transistor MOS à canal N 35 n'est con- nectée à aucune autre interconnexion, telle que la ligne de masse 33. Par conséquent, les deux électrodes de grille 34a et 35a sont flottantes. Comme décrit ci-dessus, le premier mode de réalisation diffère de la structure qui est représentée sur les figures 20 et 21 par le fait que les électrodes de grille 34a et 35a sont flottantes. De façon générale, les électrodes de grille 34a et 35a sont sus- ceptibles d'être influencées par un couplage capacitif si elles sont flot- tantes. Par conséquent, le potentiel de grille se décale légèrement vers le côté du potentiel de drain, sous l'effet d'un changement du potentiel de drain. Lorsque le signal d'entrée est appliqué à partir de la borne d'entrée 30 au circuit interne 31, par l'intermédiaire de la ligne de signal 71, les deux transistors MOS 34 et 35 sont légèrement débloqués, ce qui fait qu'un courant continu peut désavantageusement circuler de la ligne d'alimentation 32 vers la ligne de masse 33. Pour réduire ce courant con- tinu et donc la puissance consommée, il est préférable que les concen- trations en impureté des régions de substrat 34e et 35e soient supérieu- res à la concentration en impureté des régions de substrat des transis- tors MOS (par exemple les transistors 44 et 45 sur la figure 18) dans le circuit interne. Par exemple, si la concentration en impureté de la région de substrat du transistor MOS dans le circuit interne est d'environ 1 x 1017 cm-3, il est préférable que la concentration en impureté des régions de substrat 34e et 35e soit supérieure à 1018 cm-3, c'est-à-dire le double de la valeur ci-dessus. Pour fixer à des valeurs élevées les tensions de seuil des tran- sistors MOS 34 et 35, il est nécessaire d'éviter l'application d'une tension de grille effective qui est due à la différence d'énergied'extraction entre les matériaux des électrodes de grille. Par exemple, si une électrode de grille dans un transistor MOS à canal N dans le circuit interne est cons- tituée par un matériau contenant du silicium polycristallin de type n, il est préférable que l'électrode de grille 35a du transistor MOS à canal N 35 dans le circuit de protection d'E/S soit constituée par du silicium poly- cristallin de type p. D'autre part, si une électrode de grille d'un transistor MOS à canal P dans le circuit interne est constituée par un matériau contenant du silicium polycristallin de type p, il est préférable que l'élec- trode de grille 34a du transistor MOS à canal P 34 dans le circuit de protection d'E/S soit constituée par du silicium polycristallin de type n. Il est donc préférable d'avoir une structure dans laquelle, dans le circuit de protection d'E/S, les électrodes de grille 34a et 35a consistent en silicium polycristallin du même type de conductivité que les régions de substrat 34e et 35e, et dans des circuits internes autres que le circuit de protec- tion d'E/S, les électrodes de grille sont constituées par du silicium poly- cristallin du type de conductivité opposé à celui de la région de substrat. De cette manière, la tension de seuil de chacun des transistors MOS 34 et 35 dans le circuit de protection d'E/S augmente d'environ 1 V, ce qui fait qu'il est possible d'empêcher la circulation d'un courant continu de la ligne d'alimentation 32 vers la ligne de masse 33. On décrira ci-dessous le fonctionnement du circuit de protection d'E/S qui est réalisée de cette manière. Une surtension appliquée par l'intermédiaire de la borne d'E/S 30 est appliquée à la ligne de signal 71 par l'intermédiaire de la résistance d'entrée 36. Par conséquent, une surtension positive élevée provoque le claquage d'une jonction p-n qui est formée par la région de substrat 35e et la région de drain 35b du transistor MOS à canal N 35, ce qui fait que la surtension est déchargée vers la ligne de masse 33 par le transistor MOS à canal N 35. A ce mo- ment, l'électrode de grille 35a n'est pas connectée à la ligne de masse 33, mais est flottante, ce qui fait qu'une tension élevée n'est pas appli- quée à la pellicule isolante de grille 35d, et les propriétés isolantes de la partie qui est indiquée par PA sur la figure 3 ne sont pas détruites. D'au- tre part, une surtension négative élevée provoque un claquage d'une jonction p-n qui est formée par la région de drain 34b et par la région de substrat 34e du transistor MOS à canal P 34, ce qui fait que la surtension est déchargée vers la ligne d'alimentation 32 par le transistor MOS à ca- nal P 34. A ce moment, I'électrode de grille 34a n'est pas connectée à la ligne d'alimentation 32, mais est flottante. Par conséquent, une tension élevée n'est pas appliquée à la pellicule isolante de grille 34d, ce qui fait que les propriétés isolantes de la partie qui est indiquée par PB sur la figure 3 ne sont pas détruites. Il en résulte que la résistance aux surten- sions de ce circuit de protection d'E/S est notablement améliorée. Bien que les régions de substrat 34e et 35e puissent être élec- triquement fixées, il est préférable qu'elles soient électriquement flot- tantes, pour favoriser le claquage du drain. Second mode de réalisation La figure 4 est un schéma de circuit montrant une structure d'un circuit de protection d'E/S d'un second mode de réalisation de l'invention. En se référant à la figure 4, on note que le circuit de protection d'E/S comporte des diodes 38 et 39 au lieu des transistors MOS 34 et 35 de la figure 1. La structure de circuit qui est représentée sur la figure 4 est la même que la structure classique qui est représentée sur la figure 17. La figure 5 est une coupe montrant une structure du circuit de protection d'E/S qui est représenté sur la figure 4. Comme représenté sur la figure 5, ce circuit de protection d'E/S comprend une région de ca- thode de type n+ 38c et une région d'anode de type p+ 39b, au lieu res- pectivement des régions de source 34c et 35c de la figure 3. Une pelli- cule mince de silicium 3 pour la diode 38 est formée par une région de cathode de type n- 38e, une région de cathode de type n+ 38c et une r6- gion d'anode de type p+ 38b. La région de cathode 38e se trouve sous une électrode de grille 38a. La région de cathode 38c est adjacente à un côté de la région de cathode 38e et elle est connectée à la ligne d'ali- mentation 32. La région d'anode 38b est adjacente à l'autre côté de la région de cathode 38e, et elle est connectée à la borne d'entrée 30. La pellicule mince de silicium 3 pour la diode 39 est formée par une région d'anode de type p- 39e, une région d'anode de type p+ 39b et une région de cathode de type n+ 39c. La région d'anode 39e se trouve sous une électrode de grille 39a. La région d'anode 39b est adjacente à un côté de la région d'anode 39e, et elle est connectée à la ligne de masse 33. La région de cathode 39c est adjacente à l'autre côté de la région d'anode 39e, et elle est connectée à la borne d'E/S 30. L'électrode de grille 38a n'est connectée à aucune interconnexion, et elle est électriquement flot- tante. L'électrode de grille 39a n'est connectée à aucune interconnexion, et elle est électriquement flottante. Par conséquent, le circuit de protection d'E/S du second mode de réalisation diffère de la structure qui est représentée sur la figure 22 par le fait que les électrodes de grille 38a et 39a sont flottantes. * Dans le circuit de protection d'E/S ayant la structure ci-dessus, une surtension positive élevée provoque un claquage d'une jonction p-n qui est formée par la région d'anode 39e et la région de cathode 39c de la diode 39, ce qui fait que la surtension est déchargée vers la ligne de masse 33 par la diode 39. Cependant, I'électrode de grille 39a n'est con- nectée à aucune des autres interconnexions telles que la ligne de masse 33, et elle est flottante, ce qui fait que les propriétés isolantes de la par- tie qui est indiquée par PC sur la figure 5 ne sont pas détruites. D'autre part, une surtension négative élevée provoque le claquage d'une jonction p-n qui est formée par la région d'anode 38b et la région de cathode 38e de la diode 38, ce qui fait que la surtension est déchargée par la diode 38 vers la ligne d'alimentation 32. Cependant, I'électrode de grille 38a n'est connectée à aucune autre interconnexion telle que la ligne d'ali- mentation 32, et elle est flottante, ce qui fait que les propriétés isolantes d'une partie qui est indiquée par PD sur la figure 5 ne sont pas détruites. Il en résulte que le circuit de protection d'E/S a une meilleure résistance aux surtensions. De façon similaire au premier mode de réalisation, il est préfé- rable que le circuit de protection d'E/S du second mode de réalisation comporte la région de cathode 38e et la région d'anode 39e dont les con- centrations en impureté sont supérieures à celles des régions de substrat de transistors MOS dans un circuit interne autre que le circuit de protec- tion d'E/S. Si les électrodes de grille des transistors MOS à canal N dans le circuit interne sont en silicium polycristallin de type n, il est préférable que l'électrode de grille 39a de la diode 39 dans le circuit de protection d'E/S soit formée par du silicium polycristallin de type p. Si les électrodes de grille des transistors MOS à canal P dans le circuit interne consistent en silicium polycristallin de type p, il est préférable que l'électrode de grille 38a de la diode 38 dans le circuit de protection d'E/S soit formée par du silicium polycristallin de type n. Bien que la région de cathode 38e et la région d'anode 39e puissent être électriquement fixées, il est préfé- rable qu'elles soient électriquement flottantes, pour favoriser le claquage du drain. Troisième mode de réalisation La figure 6 est une coupe montrant une structure d'un circuit de protection d'E/S d'un troisième mode de réalisation de l'invention. La fi- gure 7 est une vue en plan montrant une structure d'un réseau de portes (circuit interne) qui est protégé contre une surtension par le circuit de protection d'E/S qui est représenté sur la figure 6. La figure 8 est une coupe selon la ligne VIII-VIII de la figure 7. De façon générale, une région de substrat d'un transistor MOS ayant une structure SOI est électriquement flottante. Cependant, dans le réseau de portes qui est représenté sur les figures 7 et 8, une région de substrat 6 d'un transistor MOS à canal P 44 est fixée au potentiel de l'alimentation, et une région de substrat 6 d'un transistor MOS à canal N est fixée au potentiel de la masse. Comme représenté sur les figures 7 et 8, la pellicule mince de silicium 3 pour le transistor MOS à canal P 44 et la pellicule mince de silicium 3 pour le transistor MOS à canal N 45 sont formées sur une pelli- cule d'oxyde enterrée 2. La région de substrat 6 du transistor MOS à ca- nal P 44 dans une partie supérieure gauche de la figure, est connectée à la région de substrat 6 du transistor MOS à canal P 44 dans une partie supérieure droite de la figure, par l'intermédiaire d'une région de corps 77. La région de substrat 6 du transistor MOS à canal N 45 dans une partie supérieure gauche de la figure est connectée à la région de subs- trat 6 du transistor MOS à canal N 45 dans une partie supérieure droite de la figure par l'intermédiaire de la région de corps 77. Une électrode de grille 16 pour l'isolation par blindage de champ est formée sur chaque région de corps 77, avec interposition d'une pellicule isolante de grille épaisse. Une électrode de grille 5 est formée sur chaque région de subs- trat 6 avec interposition d'une pellicule isolante de grille mince, qui est plus mince que la pellicule isolante de grille pour le blindage de champ. L'électrode de grille 16 pour le blindage de champ comporte des ouvertures qui sont mutuellement espacées d'une distance prédéter- minée. La région de corps 77 près du transistor MOS à canal P 44 est connectée, à travers un trou de contact 78 formé dans son ouverture, à la ligne d'alimentation 32 qui est formée par une interconnexion en alu- minium 15. La région de corps 77 près du transistor MOS à canal N 45 est connectée, par l'intermédiaire du trou de contact 78 formé dans son ouverture, à la ligne de masse 33 qui est formée par une interconnexion en aluminium 13. L'électrode de grille 16 près du transistor MOS à canal P 44 est connectée à la ligne d'alimentation 32 à travers un trou de con- tact 79. L'électrode de grille 16 du transistor MOS à canal N 45 est con- nectée à la ligne de masse 33 à travers le trou de contact 79. Par conséquent, chaque électrode de grille 16 isole mutuelle- ment, par le blindage de champ, les transistors MOS 44 ou 45 qui se trouvent de part et d'autre de cette électrode. La région de substrat 6 du transistor MOS à canal P 44 est connectée à la ligne d'alimentation 32 par l'intermédiaire de la région de corps 77, de façon à être fixée au po- tentiel de l'alimentation. La région de substrat 6 du transistor MOS à ca- nal N 45 est connectée à la ligne de masse 33 par l'intermédiaire de la région de corps 77, de façon à être fixée au potentiel de la masse. D'au- tres structures du réseau de portes utilisant l'isolation par blindage de champ ont été décrites de façon spécifique dans le brevet japonais ou- vert à l'examen du public n 7-94754 (1975), et on ne les décrira donc pas ci-dessous. Dans le réseau de portes qui est ainsi réalisé, les régions de substrat 6 des transistors MOS 44 et 45 sont électriquement fixées, ce qui fait que ses caractéristiques de fonctionnement sont stables. Dans le circuit de protection d'E/S qui est destiné à protéger le réseau de portes ci-dessus, des pellicules isolantes de grille 34g et 35g au même niveau que la pellicule isolante de grille pour l'isolation par blindage de champ sont formées sur les régions de substrat 34e et 35e, comme représenté sur la figure 6. En outre, des électrodes de grille 34f et 35f au même niveau que l'électrode de grille 16 pour l'isolation par blindage de champ sont respectivement formées sur les pellicules iso- lantes de grille 34g et 35g. Les deux électrodes de grille 34f et 35f sont flottantes. Par conséquent, le circuit de protection d'E/S de ce troisième mode de réalisation diffère de la structure qui est représentée sur la fi- gure 5 par le fait que les pellicules isolantes de grille 34g et 35g sont respectivement plus épaisses que les pellicules isolantes de grille 38d et 39d sur la figure 5. Par exemple, dans un réseau de portes qui est conçu confor- mément à une règle de 0,35 l.m, un transistor MOS a une pellicule iso- lante de grille très mince, d'environ 70 A d'épaisseur. Par conséquent, si le transistor MOS dans le circuit de protection d'E/S comportait une pelli- cule isolante de grille formée par la même couche que la pellicule iso- lante de grille du transistor MOS dans le réseau de portes, la tension de claquage de la pellicule isolante de grille dans le circuit de protection d'E/S serait faible. D'autre part, la pellicule isolante de grille pour l'isola- tion par blindage de champ a une épaisseur élevée, d'environ 500 A. Par conséquent, si les pellicules isolantes de grille 34g et 35g des transistors MOS 34 et 35 dans le circuit de protection d'E/S étaient formées à partir de la même couche que la pellicule isolante de grille pour l'isolation par blindage de champ, les pellicules isolantes de grille 34g et 35g auraient une tension de claquage accrue. De façon générale, la tension de cla- quage d'une couche isolante est proportionnelle à l'épaisseur, ce qui fait que la tension de claquage d'une couche isolante peut être augmentée de plusieurs fois dans le cas ci-dessus. Ce circuit de protection d'E/S peut donc avoir une meilleure résistance aux surtensions. Sur la figure 6, les électrodes de grille 34f et 35f sont flottan- tes. Selon une variante, les électrodes de grille 34f et 35f peuvent être connectées respectivement à la ligne d'alimentation 32 et à la ligne de masse 33, conformément à ce qui est fait dans la structure représentée sur la figure 21. Dans ce cas, la résistance aux surtensions est réduite en comparaison avec le cas dans lequel les électrodes de grille 34f et 35f sont flottantes, comme représenté sur la figure 6, mais elle est améliorée en comparaison avec la structure qui est représentée sur la figure 21. Bien que l'on utilise des transistors MOS 34 et 35 pour déchar- ger la surtension, il est possible d'utiliser à leur place des diodes à grille, de façon similaire au mode de réalisation 2. Ainsi, les électrodes de grille des diodes à grille peuvent être formées à partir de la même couche que I'électrode de grille pour l'isolation par blindage de champ. De façon générale, la pellicule mince de silicium 3 a une faible valeur de résistance, et dans de nombreux cas l'électrode de grille du transistor MOS contient un siliciure, pour réduire sa valeur de résistance. Par conséquent, si la résistance d'entrée 36 et la résistance interne 37 sont formées par des électrodes de grille (dont la résistance carrée ca- ractéristique est de 2 Q) ayant une structure multicouche consistant en silicium polycristallin et en siliciure de titane, il est difficile de fixer de façon appropriée leurs valeurs de résistance. Au contraire, il est généra- lement aisé de fixer de façon appropriée les valeurs de la résistance d'entrée 36 et de la résistance interne 37 si celles-ci sont formées par des électrodes de grille (dont la résistance carrée caractéristique est de 20.Q) pour l'isolation par blindage de champ, ayant une structure à une seule couche consistant en silicium polycristallin. Quatrième mode de réalisation La figure 9 est une vue en plan montrant une structure d'un cir- cuit de protection d'E/S d'un quatrième mode de réalisation de l'inven- tion. La figure 10 est une coupe selon la ligne X-X de la figure 9. Ce quatrième mode de réalisation vise à augmenter une aire de jonction p-n de diodes dans le circuit de protection d'E/S. Comme représenté sur la figure 9, la pellicule mince de silicium 3 au voisinage de la ligne d'alimentation 32 comprend une région de type p' 64 dopée avec une impureté de type p ayant une concentration d'envi- ron 1 x 1017 cm'3, un ensemble de régions de type n+ 61 dopées avec une impureté de type n ayant une concentration d'environ I x 1020 cm'3, et un ensemble de régions de type p 62 dopées avec une impureté de type p ayant une concentration d'environ 1 x 1020 cm'3. Les régions de type n+ 61 et les régions de type p+ 62 sont disposées sous la forme d'une matrice. Les régions de type n 61 sont disposées en ligne droite dans chacune des colonnes de numéro impair dans la matrice. Les ré- gions de type p+ 62 sont disposées en une ligne droite dans chacune des colonnes de numéro pair dans la matrice. Par conséquent, dans chaque ligne, les régions de type n 61 et les régions de type p+ 62 sont dispo- sées de façon mutuellement alternée. Toutes les régions de type n+ 61 sont connectées en commun à la ligne d'alimentation 32 à travers des trous de contact 12 respectifs qui sont formés au-dessus de ces régions. Toutes les régions de type p 62 sont connectées en commun à la ligne de signal 71 à travers des trous de contact 12 respectifs qui sont formés au-dessus de ces régions. La pellicule mince de silicium 3 se trouvant à proximité de la ligne d'alimentation 33 comprend une région de type n' 63 dopée avec une impureté de type n ayant une concentration d'environ 1 x 1017 cm3, un ensemble de régions de type n4 61 dopées avec une impureté de type n ayant une concentration d'environ 1 x 1020 cm'3, et un ensemble de régions de type p 62 dopées avec une impureté de type p ayant une concentration d'environ I x 1020 cm-3. Les régions de type n+ 61 et les régions de type p+ 62 sont disposées sous la forme d'une matrice. Les régions de type n+ 61 sont disposées en une ligne droite dans chacune des colonnes de numéro pair dans la matrice. Les régions de type p+ 62 sont disposées en une ligne droite dans chacune des colonnes de numé- ro impair dans la matrice. Par conséquent, dans chaque ligne, les régions de type n+ 61 et les régions de type p+ 62 sont disposées de façon mu- tuellement alternée. Toutes les régions de type n+ 61 sont connectées en commun à la ligne de signal 71 à travers des trous de contact 12 respec- tifs qui sont formés au-dessus de ces régions. Toutes les régions de type p+ 62 sont connectées en commun à la ligne de masse 33 à travers des trous de contact 12 respectifs qui sont formés au-dessus de ces régions. Le circuit équivalent du circuit de protection d'EIS ayant la structure ci-dessus est similaire à celui qui est représenté sur la figure 4. Ainsi, la région de type p- 64 et un ensemble de régions de type n+ 61 forment la diode 38 de la figure 4, et un ensemble de régions de type p 62 et la région de type n- 63 forment la diode 39 de la figure 4. Du fait que ce circuit de protection d'E/S comprend la région de type p64 qui est formée dans la pellicule mince de silicium 3 à proximité de la ligne d'alimentation 32, la région de type p' 64 remplit la fonction d'une résistance effective connectée entre la diode 38 et la ligne de si- gnal 71. Du fait que la région de type n- 63 est formée dans la pellicule mince de silicium 3 à proximité de la ligne de masse 33, la région de type n- 63 remplit la fonction d'une résistance effective connectée entre la li- gne de signal 71 et la diode 39. Il est donc possible d'empêcher une ap- plication rapide d'une surtension à des jonctions p-n des diodes 38 et 39. Conformément au quatrième mode de réalisation, la diode pour la décharge de surtensions ne comporte pas une électrode de grille. De ce fait, la pellicule isolante de grille n'est pas détruite par une tension élevée, ce qui évite une réduction de la résistance aux surtensions. Cinquième mode de réalisation La figure 11 est une vue en plan montrant une structure d'un circuit de protection d'E/S d'un cinquième mode de réalisation de l'inven- tion. Ce circuit de protection d'E/S diffère de la structure qui est repré- sentée sur la figure 9 par le fait que les régions de type n+ 61 et les ré- gions de type p+ 62 sont disposées de façon mutuellement alternée. Plus précisément, les régions de type n+ 61 et les régions de type p+ 62 sont disposées de façon alternée dans chacune des lignes et des colonnes. Dans le cinquième mode de réalisation, les régions de type n+ 61 et les régions de type p+ 62 sont disposées en alternance, de façon que des chemins de courant soient dispersés, ce qui réduit la densité de courant. Ceci améliore la résistance aux surtensions. Sixième mode de réalisation La figure 12 est une vue en plan montrant la structure d'un cir- cuit de protection d'E/S d'un sixième mode de réalisation de l'invention. Ce circuit de protection d'E/S diffère de la structure qui est représentée sur la figure 9 par le fait que chacune des régions de type n+ 61 et des régions de type p+ 62 a une forme circulaire. Dans les régions 61 et 62 qui sont carrées, comme représenté sur la figure 9, un champ électrique est concentré aux coins, ce qui peut réduire la résistance aux surten- sions. Contrairement à ceci, il ne se produit pas de concentration locale du champ électrique dans les régions circulaires 61 et 62 qui sont repré- sentées sur la figure 12. Par conséquent, la résistance aux surtensions est améliorée. Il n'est pas essentiel que les régions 61 et 62 soient cir- culaires pour obtenir l'effet ci-dessus. En résumé, il est nécessaire de former des interfaces arrondies entre les régions 63 et 64 et les régions 61 et 62. On peut donc obtenir l'effet ci-dessus en arrondissant les coins de régions 61 et 62 carrées qui sont représentées sur la figure 9. Septième mode de réalisation La figure 13 est une coupe montrant des structures d'un circuit interne et d'un circuit de protection d'E/S d'un septième mode de réalisa- tion de l'invention. La figure 14 est une vue en plan montrant un circuit de protection d'E/S qui est représenté sur la figure 13. Comme représenté sur la figure 13, le circuit interne comprend un transistor MOS à canal N 45, formé sur la pellicule d'oxyde enterrée 2. Le transistor MOS à canal N 45 est constitué par la pellicule mince de silicium 3 formée sur la pellicule d'oxyde enterrée, par une pellicule iso- lante de grille formée sur la pellicule mince de silicium 3 et par une élec- trode de grille 5 formée sur la pellicule isolante de grille. La pellicule mince de silicium 3 est formée par la région de substrat de type p' 6, la région de drain de type n 7 et la région de source de type n 8. Le tran- sistor MOS à canal N 45 est recouvert par la pellicule isolante inter- couche 11. La pellicule isolante inter-couche 11 comporte des trous de contact 12 qui se trouvent au-dessus de la région de drain 7 et de la ré- gion de source 8. Chacune des régions de drain et de source 7 et 8 com- porte une région de contact de type n+ 75 qui est fortement dopée avec une impureté de type n. Des interconnexions en aluminium 13 qui sont formées sur la pellicule isolante inter-couche 11 sont en contact avec les régions de contact 75 dans les régions de drain et de source 7 et 8 à tra- vers des trous de contact 12 respectifs. D'autre part, le circuit de protection d'E/S qui est représenté sur les figures 13 et 14 ne comporte pas la pellicule mince de silicium 3. A la place, le circuit de protection d'E/S comporte un ensemble de trous de contact 74 qui sont disposés sous une forme matricielle et qui s'étendent à travers la pellicule isolante inter-couche 11 et la pellicule d'oxyde en- terrée 2, jusqu'au substrat en silicium de type p. Un ensemble de régions de contact de type n+ 77 qui sont fortement dopées avec une impureté de type n, sont formées dans des parties du substrat en silicium 1 se trou- vant au-dessous des trous de contact 74. Par conséquent, le substrat en silicium de type p 1 et l'ensemble de régions de contact de type n+ 77 forment un ensemble de diodes. La ligne de signal 71 constituant l'inter- connexion en aluminium 14 qui est formée sur la pellicule isolante inter- couche 11 est en contact avec les régions de contact 77 à travers les trous de contact 74 respectifs. La ligne de signal 71 est connectée à la borne d'entrée 30 par I'intermédiaire de la résistance d'entrée 36, et elle est connectée au cir- cuit interne par l'intermédiaire de la résistance interne 37. Le substrat en silicium 1 est relié à la masse. Par conséquent, le circuit de protection d'E/S comprend une diode connectée entre la ligne de signal 71 et le noeud de masse, la résistance d'entrée 36 et la résistance interne 37. Dans le processus de fabrication, les trous de contact 12 et 74 sont formés simultanément dans la pellicule isolante inter-couche 11. Les régions de contact 75 et 77 sont formées simultanément par introduction d'une impureté de type n, après la formation des trous de contact 12 et 74. En outre, les interconnexions en aluminium 13 et 14 sont formées si- multanément sur la pellicule isolante inter-couche 11. Dans le circuit de protection d'E/S qui est ainsi formé et qui a la structure ci-dessus, lorsqu'une surtension positive élevée est appliquée à la ligne de signal 71 à partir de la borne d'E/S 30, par l'intermédiaire de la résistance d'entrée 36, il se produit un claquage d'une jonction p-n qui est formée par le substrat en silicium 1 et la région de contact 77, ce qui fait que la surtension est déchargée vers le substrat en silicium 1. Conformément à ce septième mode de réalisation, le substrat en silicium 1 est utilisé pour la région d'anode de la diode, ce qui fait que l'aire occupée par la diode est faible. En outre, la diode n'a pas une électrode de grille, ce qui fait que les propriétés isolantes de la pellicule isolante de grille ne sont pas détruites. La résistance aux surtensions ne diminue donc pas. Huitième mode de réalisation La figure 15 est une vue en plan montrant la structure du circuit de protection d'E/S d'un huitième mode de réalisation de l'invention. La figure 16 est une coupe selon la ligne XVI-XVI de la figure 15. Comme représenté sur les figures 15 et 16, ce circuit de pro- tection d'E/S diffère de la structure qui est représentée sur la figure 5par le fait que la région d'anode 38f est en contact avec la région de cathode 38e à travers un trou de contact 76 qui est formé dans la pellicule iso- lante de grille 38d, et par le fait qu'une région de cathode 39f est en contact avec la région d'anode 39e à travers le trou de contact 76 qui est formé dans la pellicule isolante de grille 39d. Plus précisément, les pelli- cules isolantes de grille 38d et 39d recouvrent la région de cathode 38e et la région d'anode 39e. Les pellicules isolantes de grille 38d et 39d sur la région de cathode 38e et la région d'anode 39e comportent des trous de contact 76. La région d'anode 38f est formée sur la pellicule isolante de grille 38d et sur la pellicule d'oxyde enterrée 2. La région d'anode 38f est en contact avec la région de cathode 38e à travers un trou de contact 76. De plus, la région de cathode 39f est formée sur la pellicule isolante de grille 39d et sur la pellicule d'oxyde enterrée 2. La région de cathode 39f est en contact avec la région d'anode 39e à travers un trou de con- tact 76. La région de cathode 38e est dopée avec une impureté de type n ayant une concentration d'environ 1 x 1017 cm-3. La région d'anode 38f est constituée par du silicium polycristallin de type p+ dopé avec une impureté de type p ayant une concentration de 1 x 1020 cm-3. La région d'anode 39e est dopée avec une impureté de type p ayant une concen- tration d'environ 1 x 1017 cm'3. La région de cathode 39f est formée par une pellicule de silicium polycristallin de type n' dopée avec une impureté de type n ayant une concentration de 1 x 1020 cm-3. Par conséquent, la région d'anode 38f et la région de cathode 38e forment une diode qui est connectée entre la borne d'entrée 30 et la ligne d'alimentation 32. La ré- gion d'anode 39e et la région de cathode 39f forment une diode qui est connectée entre la ligne de masse 33 et la borne d'entrée 30. Un circuit équivalent du circuit de protection d'EIS ainsi réalisé est le même que celui qui est représenté sur la figure 4. Conformément au huitième mode de réalisation, du fait que la diode pour la décharge de surtensions n'a pas une électrode de grille, les propriétés isolantes des pellicules isolantes de grille 38d et 39d ne sont pas détruites, ce qui fait que la résistance aux surtensions ne diminue pas. Autres modes de réalisation Dans les modes de réalisation qui sont décrits ci-dessus, des transistors ou des diodes sont disposés de part et d'autre de chacune des lignes comprenant la ligne d'alimentation et la ligne de masse. Ce- pendant, les transistors ou les diodes peuvent être disposés d'un seul côté. Des transistors MOS à canal N connectés en diodes peuvent être disposés du côté de la ligne d'alimentation, et des transistors MOS à ca- nal P connectés en diodes peuvent être disposés du côté de la ligne de masse. Le circuit de protection d'E/S peut être formé par une combinai- son de transistors et de diodes. Il va de soi que de nombreuses modifications peuvent être ap- portées au dispositif décrit et représenté, sans sortir du cadre de l'inven- tion. REVENDICATIONS 1. Circuit de protection d'entrée/sortie (E/S) formé sur une cou- che isolante (2) et connecté entre une borne d'E/S (30) et un circuit in- terne (31) comprenant un ensemble de transistors MOS (44, 45), caracté- risé en ce que ce circuit de protection d'E/S comporte un premier élément MOS (34, 38) comprenant: une première pellicule de semiconducteur (3) formée sur la couche isolante et connectée entre la borne d'E/S et une première ligne d'alimentation (32); une première pellicule isolante de grille (34d, 38d, 34g) formée sur la première pellicule de semiconducteur; et une première électrode de grille (34a, 38a, 34f) formée sur la première pellicule isolante de grille et placée a l'état flottant. 2. Circuit de protection d'E/S selon la revendication 1, caracté- risé en ce qu'il comporte en outre un second élément MOS (35, 39) com- prenant: une seconde pellicule de semiconducteur (3) formée sur la cou- che isolante et connectée entre la borne d'E/S et une seconde ligne d'alimentation (33); une seconde pellicule isolante de grille (35d, 39d, g) formée sur la seconde pellicule de semiconducteur; et une seconde électrode de grille (35a, 39a, 35f) formée sur la seconde pellicule iso- lante de grille et placée à l'état flottant. 3. Circuit de protection d'E/S selon la revendication 1, caracté- risé en ce que la première pellicule de semiconducteur comprend: une région de substrat (34e) d'un premier type de conductivité, se trouvant sous la première électrode de grille; une première région conductrice (34c) d'un second type de conductivité, adjacente à un côté de la région de substrat et connectée à la première ligne d'alimentation; et une se- conde région conductrice (34b) du second type de conductivité, adja- cente à l'autre côté de la région de substrat et connectée à la borne d'E/S. 4. Circuit de protection d'E/S selon la revendication 3, caracté- risé en ce que les transistors de l'ensemble de transistors MOS compren- nent une région de substrat ayant une première concentration en impu- reté, et la région de substrat du premier élément MOS a une seconde concentration en impureté qui est supérieure à la première concentration en impureté. 5. Circuit de protection d'E/S selon la revendication 3, caracté- risé en ce que la région de substrat du premier élément MOS est flot- tante. 6. Circuit de protection d'E/S selon la revendication 3, caracté- risé en ce que les transistors de l'ensemble de transistors MOS sont du second type de conductivité et ont des électrodes de grille formées par du silicium polycristallin du second type de conductivité, et la première électrode de grille du premier élément MOS est formée par du silicium polycristallin du premier type de conductivité. 7. Circuit de protection d'E/S selon la revendication 1, caracté- risé en ce que la première pellicule de semiconducteur comprend: une première région conductrice (38e) du premier type de conductivité, se trouvant sous la première électrode de grille; une seconde région con- ductrice (38c) du premier type de conductivité, adjacente à un côté de la première région conductrice, et connectée à la première ligne d'alimenta- tion, et une troisième région conductrice (38b) du second type de con- ductivité, adjacente à l'autre côté de la première région conductrice et connectée à la borne d'EIS. 8. Circuit de protection d'E/S selon la revendication 7, caracté- risé en ce que les transistors de l'ensemble de transistors MOS compren- nent une région de substrat ayant une première concentration en impu- reté, et la première région conductrice du premier élément MOS a une seconde concentration en impureté qui est supérieure à la première con- centration en impureté. 9. Circuit de protection d'E/S selon la revendication 7, dans le- quel les transistors de l'ensemble de transistors MOS sont du second type de conductivité, et ils ont des électrodes de grille formées par du silicium polycristallin du second type de conductivité, et la première électrode de grille du premier élément MOS est formée en silicium poly- cristallin du premier type de conductivité. 10. Circuit de protection d'entréelsortie (E/S) formé sur une couche isolante et connecté entre une borne d'E/S (30) et un circuit in- terne comprenant un ensemble de transistors MOS (44, 45) mutuellement isolés par un procédé de blindage de champ, caractérisé en ce que ce circuit de protection d'E/S comporte un élément MOS comprenant: une pellicule de semiconducteur (3) formée sur la couche isolante et connec- tée entre la borne d'E/S et une ligne d'alimentation (32, 33); une pellicule isolante de grille (34g, 35g) formée sur la pellicule de semiconducteur; et une électrode de grille (34f, 35f) formée sur la pellicule isolante de grille et dans la même couche qu'une électrode de grille (16) qui est formée pour un procédé de blindage de champ. 11. Circuit de protection d'E/S selon la revendication 10, ca- ractérisé en ce que la pellicule de semiconducteur comprend: une région de substrat (34e, 35e) d'un premier type de conductivité, se trouvant sous l'électrode de grille; une première région conductrice (34c, 35c) d'un second type de conductivité, adjacente à un côté de la région de substrat et connectée à la ligne d'alimentation; et une seconde région conductrice (34b, 35b) du second type de conductivité, adjacente à l'autre côté de la région de substrat et connectée à la borne d'E/S. 12. Circuit de protection d'E/S selon la revendication 11, ca- ractérisé en ce que les transistors de l'ensemble de transistors MOS comprennent une région de substrat ayant une première concentration en impureté, et la région de substrat de l'élément MOS a une seconde con- centration en impureté qui est supérieure à la première concentration en impureté. 13. Circuit de protection d'E/S selon la revendication 11, ca- ractérisé en ce que la région de substrat de l'élément MOS est flottante. 14. Circuit de protection d'E/S selon la revendication 11, ca- ractérisé en ce que les transistors de l'ensemble de transistors MOS sont du second type de conductivité, et ont des électrodes de grille formées en silicium polycristallin du second type de conductivité, et l'électrode de grille de l'élément MOS est formée en silicium polycristallin du premier type de conductivité. 15. Circuit de protection d'entrée/sortie (E/S) formé sur une couche isolante (2) et connecté entre une borne d'E/S (30) et un circuit interne (31), caractérisé en ce que ce circuit de protection d'E/S com- prend: une pellicule de semiconducteur (3) d'un premier type de conduc- tivité formée sur la couche isolante; un ensemble de premières régions conductrices (62, 61) du premier type de conductivité, formées sur la pel- licule de semiconducteur et connectées à la borne d'E/S; et un ensemble de secondes régions conductrices (61, 62) d'un second type de conducti- vité, formées dans la pellicule de semiconducteur et connectées à une ligne d'alimentation (32, 33). 16. Circuit de protection d'E/S selon la revendication 15, ca- ractérisé en ce que les premières et secondes régions conductrices sont disposées sous la forme d'une matrice, et elles sont disposées de façon mutuellement alternée dans chacune des lignes et des colonnes dans la matrice. 17. Circuit de protection d'E/S selon la revendication 15, ca- ractérisé en ce des interfaces arrondies sont formées entre la pellicule de semiconducteur et les premières et secondes régions conductrices.