Brevet FR2747001A1 — publié le 19971003

Agencement de transmission de données numériques en série entre deux modules d'un même équipement et circuits transcodeurs pour un tel agencement. L'invention concerne un agencement destiné à assurer une transmission à haut débit de données numériques entre deux modules d'un même équipement par l'intermédiaire d'une liaison électriquement conductrice bifilaire et notamment entre deux modules desservis par un même fond de panier constitué par un circuit imprimé comportant un nombre élevé de liaisons de transmission, comme trouvé par exemple dans les commutateurs numériques de télécommunications. Elie concerne aussi les circuits transcodeurs, c'est-à-dire codeur ou décodeur, susceptibles d'être exploités pour constituer un tel agencement. Le fonctionnement d'un certain nombre d'équipements notamment dans le domaine des télécommunications implique des transmissions de données numériques à haut débit, par exemple à 155 Mb/s, qui conduisent à prendre des précautions particulières, notamment en matière de dissipation thermique, de rayonnement électromagnétique et de diaphonie au niveau des liaisons et des organes impliqués dans le fonctionnement de ces liaisons qui ne peuvent alors être identiques à leurs correspondants prévus pour ne supporter que des débits moindres. Il est en effet couramment admis que le débit acceptable avec une logique classique associée à une courte liaison à pistes conductrices du type de celles couramment prévue au niveau d'un fond de panier est de l'ordre de 70 à 80 MHz, la longueur de la liaison étant préférablement inférieure au mètre cinquante. Il peut par exemple être nécessaire de mettre en oeuvre des connecteurs qui sont spécifiquement conçus pour être exploités à de telles fréquences, ce qui peut induire un coût non négligeable dans certains cas d'exploitation et en particulier dans le cas de fonds de panier existants susceptibles de comporter un grand nombre de connecteurs identiques ne desservant qu'un faible nombre de liaisons à haut débit parmi un nombre élevé de liaisons à débits plus faibles. L'invention propose donc un agencement destiné à assurer une transmission à haut débit de données numériques entre deux modules, tels deux cartes, d'un même équipement par l'intermédiaire d'au moins une liaison électriquement conductrice bifilaire d'un circuit de type fond de panier, via un transformateur de conversion de mode commun en mode différentiel. Selon une caractéristique de l'invention, l'agencement comporte au moins un circuit codeur qui traduit les données à transmettre, via la liaison à une extrémité de laquelle il est relié, en un code à "n" moments, avec "n" au moins égal à cinq, ce code comportant un niveau de tension continu de référence exploité pour fournir une information de synchronisation d'horloge et "n-l" autres niveaux de tension croissants respectivement exploités chacun pour une combinaison particulière d'un même nombre "m" de bits successifs à transmettre, ainsi qu'un circuit décodeur fonctionnant en inverse par rapport au circuit codeur pour reconstituer les combinaisons de bits initiales à partir du signal en code à "n" moments qu'il reçoit de ce circuit codeur. Selon une caractéristique de l'invention, le circuit codeur comporte des moyens d'échantillonnage; De type logique programmable travaillant en temps constant, qui combinent par paire les bits d'octet qu'ils reçoivent successivement et des moyens de conversion numérique-analogique insérés entre les moyens d'échantillonnage et une borne du transformateur de conversion de mode connecté à la liaison. Selon une caractéristique de l'invention, le circuit codeur comporte des moyens au niveau du circuit codeur lui permettant de limiter la composante continue du signal qu'il transmet par mise en court-circuit de la liaison à l'occasion de l'envoi périodique d'une information de synchronisation. Selon une caractéristique de l'invention, le circuit décodeur comporte des moyens pour déterminer les valeurs respectives de tension entre fils de la liaison qui le dessert par comparaison à des valeurs de référence et des moyens, de type logique de transcodage, pour déduire la combinaison de deux bits qui correspond à chaque valeur de tension déterminée. Selon une caractéristique de l'invention, le circuit décodeur comporte des moyens, de type circuit de récupération d'horloge, pour récupérer une information de synchronisation parvenant du circuit codeur sous la forme de la plus forte des tensions appliquées par ce circuit entre les fils de la liaison qui dessert ce circuit décodeur et pour générer des signaux d'horloge à des fins de récupération des paires de bits d'octets successivement transmises. L'invention, ses caractéristiques et ses avantages sont précisés dans la description qui suit en liaison avec les figures évoquées ci-dessous. La figure unique présente un exemple schématique d'agencement de transmission selon l'invention. Le schéma présenté en figure 1 symbolise un équipement 1, par exemple un commutateur numérique de télécommunications supposé comporter une pluralité de modules interconnectés entre eux par l'intermédiaire de liaisons dont au moins certaines sont réalisées sous forme de pistes électriquement conductrices portées par exemple par un circuit imprimé multicouche commun couramment dénommé fond de panier. Au moins certaines de ces liaisons sont supposées exploitées pour des transmissions de données numériques à haut débit entre des modules sélectivement interconnectés au niveau d'un même fond de panier 2 et elles sont susceptibles de longer d'autres liaisons, plus classiques du même fond de panier qui ont des débits nettement inférieurs. Dans l'exemple présenté, seule est symbolisée une liaison électriquement conductrice 3 du fond de panier 2, elle est supposée reliée à un module 4 émetteur qui lui fournit à haut débit, par exemple à 155 Mb/s, des données numériques destinées à être reçues par un module 5 susceptible de les exploiter eVou de les transmettre. Cette liaison 3 est réalisée sous forme bifilaire et elle présente une impédance donnée qui est par exemple de 50 ohms par fil, elle est éventuellement doublée par une liaison identique de sens inverse, si besoin est. Le module 4 dessert une source de données numériques 6 interne ou externe comme symbolisé sur la figure 1 qui dans l'exemple choisi est supposée fournir des données en parallèle par groupes de même taille, ces groupes comportant chacun un même nombre "m" de bits et par exemple au moins un octet chacun. Dans l'exemple envisagé ci-dessus, les octets sont par exemple fournis à un rythme correspondant au rythme de synchronisation de 19,44 MHz caractéristique du mode de transfert asynchrone couramment désigné par l'acronyme ATM. Le module 5 comporte un récepteur de données numériques 7 interne ou externe apte à recevoir, retransmettre etlou exploiter les données numériques produites par la source 6. Les groupes et, notamment dans l'exemple envisagé, les octets de données provenant de cette source par exemple sous forme binaire classique sont transcodés en un code à "n" moments, "n" étant un nombre entier égal à cinq dans le cas d'octets ou éventuellement supérieur à cinq si le nombre "m" est supérieur à huit. Ce transcodage est réalisé par l'intermédiaire d'un circuit codeur 8 dont le signal de sortie est susceptible de prendre l'un quelconque de "n-l" niveaux différents de tension non compris un niveau zéro qui est ici exploité comme référence en matière de synchronisation. Dans le cas de groupes composés chacun d'un octet comme envisagé plus haut, quatre niveaux différents de tension sont donc utilisés en plus du niveau zéro ,le rythme choisi étant alors supposé conduire à la transmission d'une paire de bits toutes les 10 nanosecondes. Dans la réalisation présentée, les bits des octets sont en effet pris en compte par paires, telle celle constituée par les bits référencés "DN" et "DN+1" sur le tableau qui suit. A cet effet, une logique d'échantillonnage 9 du circuit codeur 8 attaque un montage de conversion numérique/analogique 10 par quatre sorties distinctes qui fournissent des signaux binaires respectivement référencés SA, SB, SC et SD. Le tableau ci-dessous résume les différentes combinaisons obtenues aux niveaux des quatre sorties évoquées ci-dessus pour chacune des combinaisons possibles de bits groupés par paire et celle exploitée pour l'information de synchronisation évoquée plus haut qui est ici référencée SYNC. I DN DN+1 l SYNC 11 10 01 00 SA 1 1 1 1 0 SB 1 1 1 0 0 SC 1 1 0 O O SD 1 0 0 0 0 La logique d'échantillonnage 9 est par exemple réalisée à l'aide d'un circuit logique programmable travaillant en temps constant, tel que produit par exemple un modèle EPDL 7032 ou 7064 de la société ALTERA, toutes ses sorties étant synchrones, ce circuit ayant par exemple un temps de propagation interne de 7 nanosecondes quelle que soit la fonction utilisée. Le montage de conversion numérique/analogique 10 est par exemple constitué à l'aide de quatre résistances identiques 11, recevant chacune l'un des signaux SA, SB, SC ou SD par l'intermédiaire d'un identique inverseur logique individuel 12 exploité en tant que circuit d'attaque vis-à-vis d'une même borne A d'un premier enroulement d'un transformateur 13 à laquelle toutes les résistances 1 1 sont identiquement reliées. Ceci permet d'appliquer à cette borne A l'un ou l'autre des quatre niveaux de tension qui sont susceptibles d'être obtenus par addition des effets de chacune de ces résistances suivant les valeurs binaires simultanément appliquées chacune à une entrée d'un inverseur 12. La seconde borne B du premier enroulement du transformateur 13 est reliée à une extrémité de l'un des deux fils de la liaison 3, cette dernière ayant son second fil relié à un potentiel de masse via le second enroulement du transformateur 13. Une diode 14 est ici insérée entre la borne A du premier enroulement du transformateur 13 et la sortie de l'inverseur logique 1 1 qui reçoit le signal SD, cette diode est destinée à permettre une récupération de niveau électrique en réception à chaque transmission d'une information de synchronisation SYNC via la liaison 3. Le transformateur 13 est ici choisi de type, couramment désigné sous l'acronyme BALUN, il permet la transmission en mode différentiel de signaux qui lui sont fournis en mode commun et assure une continuité électrique permettant le transfert d'une composante continue du circuit codeur 8 au module 5. Ce module 5 comporte un circuit décodeur 0 qui fonctionne en inverse par rapport au circuit codeur 8. Ce circuit décodeur 0 comporte ici un comparateur relié aux deux fils de la liaison 3 par une résistance 16, celle-ci étant ici supposée d'une valeur de 100 ohms. Ce comparateur comporte un montage en pont 15, de structure classique, qui comporte lui-même quatre résistances 17 identiques montées en série et quatre condensateurs 18 également identiques qui sont connectés chacun aux bornes de l'une, différente, des résistances 17. Un générateur de courant 19 à haute impédance fournit un courant de référence au circuit incluant le montage en pont formé par les résistances 16 en série, le second enroulement du transformateur 13 et celui des fils de la liaison 3 qui est relié à cet enroulement. Il fournit de manière connue quatre niveaux de tension de référence croissants qui sont respectivement appliqués chacun à l'entrée inverseuse d'un des amplificateurs opérationnels 20 d'un ensemble de quatre amplificateurs opérationnels exploités en tant que comparateurs. Comme connu ces quatre amplificateurs opérationnels 20 ont leurs entrées noninverseuses connectées au point commun à la résistance 16 et au fil de la liaison 3 qui est relié au second enroulement du transformateur 13. Les signaux de sortie des quatre amplificateurs opérationnels 20 sont ici référencés RA, RB, RC et RD traduisent de manière connue la croissance de la tension présente aux bornes de la résistance 16 par rapport aux différents niveaux de seuil déterminés par le montage en pont formé par les résistances 17, cette tension aux bornes de la résistance 16 variant en liaison avec les signaux SA, SB, SC et SD appliqués au niveau du circuit codeur 8. Le tableau ci-après résume les différentes combinaisons de deux bits susceptibles d'être reconstituées à partir des signaux RA, RB, RC et RD obtenus aux niveaux des quatre sorties respectives des amplificateurs opérationnels 20 évoqués ci-dessus et celle correspondant à l'information de synchronisation SYNC évoquée plus haut. RA RB RC RD dn don+1 0 0 0 0 SYNC 1 O 0 O 11 1 1 O . O 10 1 1 1 0 1 1 1 1 O0 Le signal d'horloge ayant servi à l'émission des bits par paire au niveau du circuit codeur 8 est récupéré dans le module 5 à l'aide d'un circuit de récupération d'horloge 21 afin de permettre la reconstitution dans ce module 5 des octets initialement fournis par la source 6. Le circuit de récupération d'horloge 21 est ici réalisé à l'aide d'une ligne à retard à quatre éléments en série où chaque élément introduit un retard supplémentaire T de même valeur qui se matérialise au niveau de quatre sorties successives dont les signaux sont ici respectivement référencés S1, S2, S3 et S4. La valeur de ce retard t est ici fixée à 10 nanosecondes, puisque le rythme d'émission choisi au niveau du circuit codeur 8 conduit à la transmission d'un signal correspondant à une paire de bits toutes les 10 nanosecondes. Sachant que des informations de synchronisation SYNC sont périodiquement transmises sous forme électrique particulière par le transformateur 13 sous le contrôle d'un circuit d'horloge d'émission, non représenté, susceptible d'être incorporé dans la source 6 ou dans le module 4, comme usuel en ce domaine, il est possible de déduire quatre signaux de reconstitution d'octet S1, S2, S3 et S4, décalés de 10 nanosecondes l'un par rapport à l'autre aux niveaux des sorties du circuit de récupération d'horloge 21, suite à la réception d'une information de synchronisation SYNC parvenant du circuit codeur 8. Pour des raisons de simplification de l'exposé on considère ici qu'un signal de synchronisation SYNC est transmis préalablement à chaque octet, ceci n'est pas nécessairement indispensable, une répétition éventuellement multiple de la succession de quatre signaux de reconstitution d'octet peut aisément être obtenue au niveau du module à l'aide d'un circuit d'horloge de type usuel, non représenté ici. Quel que soit le cas le tableau ci-après résume les différentes étapes de récupération des paires d'octets dO-dl, d2-d3, d4-d5, et d6, d7 d'un octet en relation avec les signaux de récupération correspondants. BIT DE RECUPERATION S1 d7-d6 S2 d5-d4 S3 d3-d2 S4 dl-dO Les signaux de reconstitution S1, S2, S3, S4 sont transmis à une logique de transcodage 22 pour permettre de prendre en compte les niveaux des signaux RA, RB, RC et RD en sortie des quatre amplificateurs opérationnels 20. Ils permettent de déduire les quatre paires de bits qui correspondent au niveau de signal transmis via le transformateur 13 et la liaison 3 pour au moins les quatre temps d'horloge qui suivent une information de synchronisation, dans l'exemple ici pris en compte. La logique de transcodage 22 reconstitue selon un processus classique qui n'est pas développé ici, chaque paire de bits d'un octet transmis à partir de la combinaison de signaux RA, RB, RC et RD définie lorsque le signal de reconstitution S1, S2, S3 ou S4 qui lui correspond est actif, ces reconstitutions s'effectuant de la manière résumée sur le tableau qui précède le tableau figurant ci-avant. Les octets reconstitués par la logique de transcodage 22 sont alors transmis de manière appropriée, par exemple en série ou en parallèle au récepteur de données numériques 7 vers lequel ils ont été émis par le circuit codeur 8. Ceci permet donc de transmettre à un haut débit, ici supposé de 155 Mb/s, des données numériques entre des modules, telles que des cartes de circuit interconnectées en point-à-point au niveau d'un circuit de fond de panier, sans dépasser la limite en débit normalement acceptable pour une liaison usuelle d'un tel circuit, cette limite étant classiquement considérée comme étant de l'ordre de 80 Mb/s. Bien que l'exemple de réalisation donné ci-dessus ait été donné dans le cas particulier où les nombres "m" de bits par groupe et "n" de niveaux de tension sont respectivement égaux à huit et cinq, il est bien entendu envisageable de réaliser un agencement selon l'invention pour des données réparties par groupes de bits plus grands et par exemple de taille double et en conséquence avec un nombre de niveaux de tension correspondant. REVENDICATIONS 1/ Agencement destiné à assurer une transmission à haut débit de données numériques entre deux modules (4,5), tels deux cartes, d'un même équipement (1) par l'intermédiaire d'au moins une liaison (3) électriquement conductrice bifilaire d'un circuit (2) de type fond de panier, via un transformateur (13) de conversion de mode commun en mode différentiel, caractérisé en ce qu'il comporte au moins un circuit codeur (8) qui traduit les données à transmettre via la liaison à une extrémité de laquelle il est relié, en un code à "n" moments, avec "n" au moins égal à cinq, ce code comportant un niveau de tension continu de référence exploité pour fournir une information de synchronisation d'horloge et "n-l" autres niveaux de tension croissants respectivement exploités chacun pour une combinaison particulière d'un même nombre "m" de bits successifs à transmettre, ainsi qu'un circuit décodeur (O) fonctionnant en inverse par rapport au circuit codeur pour reconstituer les combinaisons de bits initiales à partir du signal en code à "n" moments qu'il reçoit de ce circuit codeur. 2/ Agencement selon la revendication 1, caractérisé en ce qu'il comporte au moins un circuit codeur (8) qui traduit les octets de données à transmettre, via la liaison à une extrémité de laquelle il est relié, en un code à cinq moments, ce code comportant un niveau de tension continu de référence exploité pour fournir une information de synchronisation d'horloge et quatre autres niveaux de tension croissants respectivement exploités chacun pour une combinaison particulière de deux bits successifs d'octet à transmettre, ainsi qu'un circuit décodeur (O) fonctionnant en inverse par rapport au circuit codeur pour reconstituer les octets initiaux à partir du signal en code à cinq moments qu'il reçoit de ce circuit codeur. 3/ Circuit codeur pour agencement, selon la revendication 2, caractérisé en ce qu'il comporte des moyens d'échantillonnage (9); de type logique programmable travaillant en temps constant, qui combinent par paire les bits d'octet qu'ils reçoivent successivement et des moyens de conversion numérique-analogique (10) insérés entre les moyens d'échantillonnage et une borne du transformateur (13) de conversion de mode connecté à la liaison (3). 4/ Circuit codeur, selon la revendication 3, caractérisé en ce qu'il comporte des moyens (14) au niveau du circuit codeur permettant de limiter la composante continue du signal qu'il transmet par mise en court-circuit de la liaison à l'occasion de l'envoi périodique d'une information de synchronisation. 5/ Circuit décodeur pour agencement de transmission selon la revendication 1, caractérisé en ce qu'il comporte des moyens (15, 20) pour déterminer les valeurs respectives de tension entre fils de la liaison (3) qui le dessert par comparaison à des valeurs de référence et des moyens (22), de type logique de transcodage, pour déduire la combinaison de "m" bits qui correspond à chaque valeur de tension déterminée. 6/ Circuit décodeur selon la revendication 5, caractérisé en ce qu'il comporte des moyens (21), de type circuit de récupération d'horloge, pour récupérer une information de synchronisation parvenant du circuit codeur (8) sous la forme de la plus forte des tensions appliquées par ce circuit entre les fils de la liaison (3) qui dessert ce circuit décodeur et pour générer des signaux d'horloge à des fins de récupération des combinaisons de "m" bits successivement transmises. 7/ Circuit décodeur selon la revendication 5, caractérisé en ce que les moyens (21) comportent une ligne à retard à au moins "ne1 " éléments série introduisant chacun un retard supplémentaire de même valeur au profit d'une logique de transcodage (22) qui reçoit aussi les valeurs de tension successivement fournies par les moyens de détermination (15,20) et qui reconstitue les combinaisons de bits initialement fournies au circuit codeur (8) de l'agencement qui les comporte.