Brevet FR2745648A1 — publié le 19970905

La présente invention concerne un additionneur à lecture anticipée de report qui constitue une unité parmi des unités d'opérations arithmétiques numériques binaires. La présente invention concerne également un circuit d'opérations logiques pouvant être utilisé dans l'additionneur à lecture anticipée de report. Il existe dans la technique antérieure un additionneur à report simultané qui est utilisé dans un ordinateur, etc. Cet additionneur exécute l'addition d'un nombre de chiffres donné. Il est construit en connectant séquentiellement des additionneurs complets à 1 bit, chacun destiné à additionner deux signaux de 1 bit et un signal de report à partir d'un chiffre inférieur pour sortir une somme et un signal de report vers un chiffre supérieur. Le nombre des additionneurs complets à 1 bit correspond au nombre des chiffres (c'est-à-dire aux nombres de bits) des signaux d'entrée devant être additionnés. Dans l'additionneur à report simultané, avant de commencer une addition dans l'emplacement d'un certain chiffre, il est nécessaire de déterminer un signal de report à partir de l'emplacement de son chiffre inférieur. Ainsi, le temps des opérations consommé par l'additionneur à report simultané augmente proportion- nellement au nombre des chiffres des signaux d'entrée devant être ajoutés. Par conséquent, le temps des opérations de l'additionneur s'allonge avec l'augmentation du nombre des bits traités. Dans le but d'éliminer un tel problème dans un additionneur à report simultané, on sait appliquer à un additionneur un système de lecture anticipée de report. Selon ce système, avant la mise en oeuvre des additions des bits des signaux d'entrée devant être ajoutés, chaque bit des signaux d'entrée est examiné pour produire un report. 2 2745648 Dans un additionneur typique à lecture anticipée de report, les deux signaux d'entrée sont divisés, par exemple, en groupes, chacun étant constitué de 4 bits, et un report au groupe suivant est produit avant la sortie de la somme obtenue dans chaque groupe. L'additionneur est à même de réduire le temps des opérations (voir la publication du brevet TOKKAIHEI -61643). On décrira ci-après, en liaison avec la figure 10, un exemple d'un additionneur à lecture anticipée de report de 32 bits. On remarquera que, dans la description suivante, un bit n indique un n-ième bit o le bit le plus bas est établi comme bit O. En figure 10 et dans les autres figures, parmi les caractères commençant avec les petites lettres de l'alphabet, des caractères tels que a3:O indiquent un bit 3 jusqu'à un bit O d'un signal a. En figure 10, il y a un additionneur complet à 4 bits (ADD: additionneur à report simultané de 4 bits) 30-0, 30-1,..., 30-7, respectivement. Ces additionneurs complets 30-0 à 30-7 sont fournis pour des paires respectives de signaux à 4 bits a (a3:O, a7:4, a31:28) et b (b3:O, b7:4,..., b31:28) obtenus en divisant deux signaux d'entrée de 32 bits a31:O, b31:O) en segments de 4 bits. Les additionneurs complets à 4 bits 30-0 à 30-7 reçoivent des signaux à 4 bits a, b des groupes correspondants et des signaux de report c (c-l, c3,..., c27) d'un chiffre plus bas que le chiffre le plus bas des signaux a, b et produisent des signaux g de génération de report à 4 bits (g3:O, g7:4,... g31:28), des signaux p de propagation de report à 4 bits (p3:O, p7:0,..., p31:28), et des signaux s de sommation à 4 bits (s3:0, s7:4,... s31:28) en exécutant une opération exprimée dans les équations (1) à (4) qu'on indique ultérieurement. En figure 10 et dans la description suivante, G [3],..., G [31], P [3],..., P [31] 3 2745648 indiquent des signaux de génération de report de 1 bit et des signaux de propagation de report respectivement. On remarquera que dans les équations indiquées ultérieurement, le symbole "*" indique une opération ET logique, le symbole "oue" indique une opération OU-EXCLUSIF logique, le symbole '"+" indique une opération OU logique, et le suffixe "n" indique la position (l'emplacement) de chaque bit dans les signaux d'entrée a, b aux additionneurs complets à 4 bits 30-0 jusqu'à 30-7. De plus, le chiffre "O" correspond au bit le plus bas (chiffre le plus bas), et le symbole "cn-l" indique un signal de report à partir d'un (n-l)ième bit nécessaire pour obtenir la somme sn des n- ièmes bits dans les additionneurs complets 30-0 à 30-7. Les équations (1) à (4) sont données par: gn = (an) * (bn)...(1) pn = (an) oue (bn)... (2) sn = (pn) oue (cn-l)... (3) cn = (gn) + (pn) * (cnl)...(4) Alors, des générateurs des signaux de génération/propagation de report à 4 bits (4GP) 32-0, 32-1,..., 32-7 forment des circuits de lecture anticipée de report d'une première partie d'une hiérarchie. Les générateurs 32-0 à 32-1,... 32-7 sont fournis en correspondance avec les additionneurs complets 30-0 à 30-7, respectivement. Les générateurs de signaux 32-0, 32-1,..., 32-7 produisent des signaux de génération de report à 1 bit G [n + 3](G [3], G [7], G [31]) et des signaux de propagation de report de 1 bit P [n + 3](P [3], P [7],..... P [31]) en exécutant une opération dans les équations (5), (6) suivantes, en réponse aux signaux de génération de report de 4 bits g (g3:0, g7:4,... g31:28) et aux signaux de propaga- tion de report de 4 bits p (p3:O, p7:4,... p31:28) produits par les additionneurs complets 30-0 à 30-7 correspondants, respectivement, lorsque les signaux d'entrée à 4 bits a (a3:0, a7:4,..., a31:28) et b (b3:O, b7:4,..., b31:28) sont groupés en blocs. 4 2745648 G [n + 3] = (gn + 3) + (pn + 3)*(gn + 2) + (pn + 3)*(pn + 2) * (gn + 1) + (pn + 3)*(pn + 2) * (pn + 1) * (gn)... (5) P [n+3] = (pn+3)*(pn+2)*(pn+ l)*(pfn)...(6) En outre, en figure 10, des circuits de lecture anticipée de report 34-0, 34-1,..., 34-7 (1CLA, 2CLA, 3CLA, 4CLA, 1CLA, 2CLA, 3CLA, 4CLA) forment une seconde partie de la hiérarchie. Les circuits de lecture anticipées 34-0, 34- 1,... 34-7 sont fournis en correspondance avec les additionneurs complets à 4 bits 30-0 à 30-7 et les générateurs de signaux de génération/propagation de report 32-0 à 32-7. Chacun des circuits de lecture anticipée de report entre le premier étage et le quatrième étage (1CLA, 2CLA, 3CLA, 4CLA) 34-0 à 34-3 reçoit un signal de report c-l (c'est-à-dire un signal de report c-l au chiffre le plus bas des signaux d'entrée a, b à 32 bits) au chiffre le plus bas de l'additionneur complet 30-0, des signaux de génération de report G [n + 3](G [3], G [7], G [11], G [15]), et des signaux de propagation de report P [n + 3](P [3], P [7], P [11], P [15]) produits par un circuit correspondant à chacun à l'intérieur d'un circuit de génération/propagation de report 32-0, 32-1, 32-2, ou 32-3 ou un circuit inférieur à celui-ci. En réponse aux signaux reçus, chacun des circuits de lecture anticipée de report entre le premier étage et le quatrième étage produit et sort un signal de report c (c'est-à-dire chacun des signaux de report (c3, c7, cll, c15) devant être entrés dans les additionneurs complets -1 à 30-4 fournis aux étages suivants) entre le bit le plus haut des signaux d'entrée à 4 bits a, b introduits dans les additionneurs complets à 4 bits 30-0 à 30-3 correspondants. D'une manière identique, chacun des circuits de lecture anticipée de report entre le cinquième étage 2745648 et le dernier étage (huitième étage) (1CLA, 2CLA, 3CLA, 4CLA) 34-4 à 34-7 reçoit un signal de report C15 (c'est- à-dire un signal de report produit par le circuit 34-3) entré dans l'additionneur complet 30-4 du cinquième étage, des signaux de génération de report G [n + 3] (G [19], G [23], G [27], G [31]), et des signaux de propagation de report P [n + 3](P [19], P [23], P [27], P [31]) produits par un circuit correspondant à chacun d'eux à l'intérieur du générateur de signal de génération/propagation de report 32-4 à 32-7. En réponse aux signaux reçus, chacun des circuits de lecture anticipée entre le cinquième étage et le dernier étage produit et sort un signal de report c (c19, c23, c27, c31) à partir des bits les plus hauts des signaux d'entrée a, b aux additionneurs complets 30-4 à 30-7. Par exemple, le signal de report c19 est produit par la combinaison du signal de génération de report G [19], du signal de propagation de report P [19], et du signal de report c15, et le signal de report c31 est produit par la combinaison du signal de génération de report G [31], des signaux de propagation de report P [19], P [23], P [27], P [31], et du signal de report c15. Alors, les signaux de report c19, c23, c27 produits par les circuits de lecture anticipée 34-4, 34-5, 34-6 autres que ceux produits par le dernier étage sont entrés dans les additionneurs complets 30-5, 30-6, 30-7 de l'étage suivant, respectivement. Ici, si les signaux de génération de report G [3], G [7], G [11], G [15] sont exprimés sous la forme G , G ,... à partir du chiffre le plus bas G [3] dans cet ordre et les signaux de propagation de report P [3], P [7], P [11], P [15] sous la forme P , P , et le signal de report c-l sous forme Cin, chacun des circuits 34-0 à 34-3 produit le signal de report c (c3, c7, cll, c15) en exécutant l'opération donnée dans une équation (7) indiquée ultérieurement. D'une façon similaire, si les signaux de génération de report G [19], G [23], G [27], G [31] sont exprimés sous la 6 2745648 forme G , G ,... à partir du chiffre le plus bas et que les signaux de propagation de report P [19], P [23], P [27], P [31] sous la forme P , P ,... à partir du chiffre le plus bas P [19] dans cet ordre et le signal de report c15 sous forme de Cin, chacun des circuits 34-4 à 34-7 produit un signal de report c (c19, c23, c27, c31) en exécutant l'opération donnée par l'équation (7) suivante: c = G + P *G + P *P *G + P *P *... *P G + P *P *.... *P *Cin... (7) En conséquence, par exemple, dans le circuit 34-O, un signal de report c3 est produit comme indiqué par une équation (8) donnée ultérieurement. Dans le circuit 34-1, un signal de report c7 est produit comme représenté par une équation (9) qu'on indique ultérieurement. Dans le circuit 34-2, un signal de report cll est produit comme représenté par une équation (10) qu'on indique ultérieurement. Dans le circuit 34-3, un signal de report c15 est produit comme indiqué par l'équation (11) ci-après. c3 = (G [3]) + (P [3])*(c-1)...(8) c7 = (G [7]) + (P [7])*(G [3]) + (P [7])*(P [3])*(c-1)... (9) cll = (G [11]) + (P [ll])*(G [7]) + (P [11])*(P [7])*(G [3]) + (P [ll])*(P [7])*(P [3])*(c-1)... (10) 7 2745648 c15 = (G [15]) + (P [15])*(G [11]) + (P [15])*(P [ll])*(G [7]) + (P [15])*(P [11])*(P [7])*(G [3]) + (P [15])*(P [ll])*(P [7])*(G [3])*(c-l) (11) Plus précisément, comme on peut le voir dans les équations (1), (2), (5) à (11) précédentes, un signal de génération de report gn et un signal de propagation de report pn dépendent seulement des deux signaux d'entrée a, b, et donc ils peuvent être obtenus pour chaque chiffre en parallèle. De plus, en utilisant seulement le signal de génération de report gn, le signal de propagation de report pn, et le signal de report c-l entrés dans l'additionneur complet 30-0 du chiffre le plus bas, il est possible de produire les signaux de report c3, c7,..., c27 devant être entrés dans les additionneurs complets 30-1 à 30-7 autres que celui du chiffre le plus bas. Dans l'additionneur à 32 bits de la figure , les signaux de report sont appliqués aux additionneurs complets 30-4 à 30-7 à l'avance comme on l'expliquera ci-dessous. Le générateur de signaux de génération/propagation de report 32-0 et le circuit de lecture anticipée de report (1CLA) 34-0 coopèrent pour la lecture anticipée d'un report c3 à partir du troisième bit (quatrième chiffre) des signaux d'entrée a, b, et le report c3 est entré dans l'additionneur complet 30-1 du second étage. Les opérations des générateurs de signaux 32-4 à 32-7 et des circuits de lecture anticipée de report 34-4 à 34-7, qui correspondent aux additionneurs complets 30-4 à 30-7 entre le cinquième étage et le huitième étage, sont semblables aux opérations correspondant aux additionneurs complets 30-0 à 30-3 entre le premier étage et le quatrième étage. L'additionneur employant une telle méthode de lecture anticipée de report peut raccourcir le temps 8 2745648 de calcul par rapport à un additionneur à report simultané car un signal de report provenant d'un chiffre plus bas peut être entré dans l'additionneur complet à 4 bits (ADD) 30 du chiffre plus haut avant que l'additionneur complet à 4 bits (ADD) 30 du chiffre le plus bas produise une somme. Cependant, il y a les inconvénients suivants même dans l'additionneur classique employant la méthode de lecture anticipée de report mentionnée ci-dessus. En liaison avec la figure 10, on considèrera maintenant qu'une partie constituant l'additionneur à lecture anticipé de report à octet, compris dans la ligne en trait mixte, c'est-à-dire une portion constituée des additionneurs complets (ADD) 30-0, 30-1, des générateurs de signaux de génération/propagation de report (4GP) 32-0, 32-1, et des circuits de lecture anticipée de report (1CLA, 2CLA) 34-0, 34-1 entre le premier étage et le second étage. Dans un tel additionneur à lecture anticipée de report (qu'on désigne ci-après par "additionneur CLA"), le temps T nécessaire pour calculer une somme s7 du bit le plus haut (le septième bit) après les deux signaux d'entrée à octet a7:0, b7:0 et un signal de report c-l provenant du chiffre plus bas sont entrés, c'est-à-dire le temps T nécessaire pour achever l'addition de 8 bits, est exprimé par l'équation (12) suivante. Ici, le symbole "+" indique l'addition dans l'équation (12) seulement. T = tl + t2 + t3 + t4...(12) dans laquelle: tl = (temps nécessaire pour la génération du signal de génération de report à 4 bits g3:0 et du signal de propagation de report à 4 bits p3:0 par l'additionneur complet à 4 bits 30-0 du premier étage); t2 = (temps nécessaire pour la génération du signal de génération de report à 1 bit G [3] et du signal de propagation de report à 1 bit P [3] par le 9 2745648 générateur de signaux de génération/propagation de report 32-0); t3 = (temps nécessaire pour la génération du signal de report c3 pour le circuit de lecture anticipée de report 34-0 du premier étage); et t4 = (temps nécessaire pour l'addition complète des 4 bits supérieurs a7:4, b7:4 des signaux d'entrée a, b et pour la génération d'une somme sur la base du signal de report c3 par l'additionneur complet à 4 bits 30-1 du second étage). Plus précisément, dans l'additionneur classique CLA à octet ci-dessus, le circuit de l'additionneur 34-0 du premier étage produit un signal de report c3 pour l'additionneur complet 30-1 du second étage avant que l'additionneur complet 30-0 du premier étage achève l'addition complète des 4 bits inférieurs a3:0, b3:0 (tl + t2 + t3). Alors l'additionneur complet -1 du second étage exécute l'addition complète des 4 bits supérieurs a7:4, b7:4 après que le circuit de lecture anticipée de report 34-0 du premier étage produise un signal de report c3. En conséquence, dans l'additionneur CLA classique, comme on peut le voir dans l'équation (12) précédente, bien qu'un signal de report entre un chiffre supérieur et un chiffre inférieur puisse être produit rapidement, l'additionneur complet à 4 bits d'un chiffre supérieur (ADD) 30 doit exécuter l'addition complète après la détermination d'un signal de report à partir d'un chiffre inférieur. Par conséquent, il y a une limite à la réduction du temps de calcul nécessaire à la production du signal de sommation des bits complets. La présente invention a été réalisée en considération de ces problèmes et inconvénients. Un objet de la présente invention est de fournir un additionneur à lecture anticipée de report, capable de raccourcir davantage le temps de calcul. Un autre objet de la présente invention est de fournir un circuit 2745648 d'opérations logiques pour emploi dans l'additionneur à lecture anticipée de report. Le circuit des opérations logiques permet d'atteindre les objets exposés ci-dessus. Ce circuit fonctionne de la manière suivante. Deux signaux d'entrée devant être ajoutés sont introduits, et un signal de report provenant d'un chiffre plus bas que le chiffre le plus bas des signaux d'entrée est introduit. Un signal de sommation est obtenu en ajoutant ensemble les signaux d'entrée avec le signal de report. Un signal de génération de report est produit qui est un ET logique des deux bits de chaque emplacement des chiffres. Un signal de propagation de report est produit qui est une opération OU-EXCLUSIF des deux bits de chaque emplacement des chiffres. Tout d'abord, l'additionneur complet à plusieurs bits reçoit les deux signaux d'entrée, et produit un signal de report et un signal de propagation de report pour chaque emplacement des chiffres des signaux d'entrée. L'additionneur complet ajoute les signaux d'entrée sur l'hypothèse qu'un report au chiffre le plus bas des signaux d'entrée n'est pas présent (en d'autres termes, sur l'hypothèse qu'un signal de report à partir d'un chiffre plus bas que le chiffre le plus bas des signaux d'entrée est O). L'additionneur complet sort son résultat sous forme de signal de sommation temporaire. Alors, le générateur de signal de sommation reçoit un signal de sommation temporaire et un signal de propagation de report produits par l'additionneur complet à plusieurs bits, et un signal de report à partir d'un bit plus bas que le chiffre le plus bas des signaux d'entrée. Le générateur de signal de sommation produit un ET logique entre un bit inférieur et le bit le plus bas qui correspond à un bit du signal de sommation temporaire dans un signal de propagation de report, un ET logique avec un signal de report provenant du chiffre le plus bas, et un OU-EXCLUSIF avec un bit de il 2745648 signal de sommation temporaire pour chaque bit du signal de sommation temporaire, et sort le OU- EXCLUSIF produit comme signal de sommation vraie (c'est-à-dire un signal de sommation obtenu en ajoutant ensemble les signaux d'entrée avec un signal de report provenant d'un chiffre inférieur). La génération des signaux de sommation dans le circuit d'opérations logiques sera décrit spécialement ci-après. Tout d'abord, dans l'addition complète des deux signaux d'entrée à plusieurs bits a, b, un report cn-l à partir du (n-l)ième bit nécessaire pour obtenir la somme sn du n-ième bit lorsque le bit le plus bas est établi sous la forme du 0ème bit est donné sous forme d'une équation (13) qu'on indique ultérieurement, basée sur l'équation (4) précédente. Ici, un signal de report à partir d'un chiffre plus bas que le chiffre le plus bas des signaux d'entrée a, b (c'est-à-dire un signal de report entré à partir de l'extérieur) est exprimé sous la forme Cm. Dans l'équation (13) qu'on indique ultérieurement, g et p représentent un signal de génération de report et un signal de propagation de report qui correspondent à chaque bit des signaux d'entrée a, b et qui sont obtenus par l'exécution des équations (1), (2) ci-dessus. Alors, la somme sn du n-ième bit est obtenue par l'exécution de l'équation (3) ci-dessus à partir d'un report cn-l du (n-l)ième bit et un signal de génération de report pn du n-ième bit. cn -1 = gn -1 + (pn -1)*(gn -2) + (pn -1)*(pn -2)*(gn - 3) + (pn -1)*(pn -2)*...*(pl)*(gO) + (pn -1)*(pn -2)*...*(pl)*(PO)*(Cm).. .(13) 12 2745648 Dans l'équation (13), un terme concernant un signal de report Cm entré à partir de l'extérieur est seulement le plus bas. Un signal de report cOn1 à partir du (n-l)ième bit est donné par l'équation (14) suivante à partir de l'équation (13) lorsque le signal de report Cm est O. cOn -1 = gn -1 + (pn -1)*(gn -2) + (pn -1)*(pn -2)*(gn -3) + (pn -1)*(pn -2)*...*(pl)*(gO).....(14) Par conséquent, lorsque le signal de report Cm provenant d'un chiffre plus bas que le chiffre le plus bas des signaux d'entrée a, b est O, c'est-à-dire, lorsqu'un report au chiffre le plus bas des signaux d'entrée a, b n'est pas présent, la somme szn du n-ième bit est donnée par l'équation (15) suivante à partir de l'équation (3) précédente, et cette somme szn devient le n-ième bit du signal de sommation temporaire. szn = (pn) oue (cOn-l).... (15) Comme on peut le voir d'après les équations (3), (13) à (15), pour obtenir une somme vraie sn en combinant une somme temporaire szn et le signal de report extérieur Cm, il est bon d'exécuter un OU- EXCLUSIF du terme le plus bas de l'équation (13) et de la somme temporaire szn comme indiqué dans l'équation (16) suivante. sn = (szn) oue {(pn -1)*(pn -2)*...*(pl)*(pO)*(Cm)}. (16) Le circuit des opérations logiques de la présente invention ne produit pas un signal de sommation directement à partir des signaux d'entrée et un signal de report à partir du chiffre plus bas par une addition complète, et est ainsi différent de l'additionneur 13 2745648 complet à 4 bits (additionneur à report simultané à 4 bits) 30 qu'on représente en figure 10. Dans le circuit des opérations logiques, l'additionneur à plusieurs bits produit un signal de sommation temporaire qui est l'addition des signaux d'entrée alors qu'un signal de report à partir d'un chiffre inférieur est considéré comme 0. Ensuite, le générateur de signaux de sommation produit un signal de sommation vraie à partir du signal de sommation temporaire, du signal de propagation de report et du signal de report entré extérieurement à partir du chiffre inférieur en exécutant les opérations de l'équation (16) ci-dessus pour chaque bit du signal de sommation temporaire. Selon le circuit des opérations logiques de la présente invention, le signal de sommation temporaire peut être produit antérieurement par l'additionneur complet à plusieurs bits alors qu'un signal de report provenant de l'extérieur n'est pas encore entré (déterminé). Le signal de sommation vraie peut être produit par la seule exécution de l'équation (16) ci- dessus par le générateur de signaux de sommation après qu'un signal de sommation de report soit entré (déterminé). Plus spécialement, le temps de génération du signal de sommation peut être raccourci par rapport au cas o l'addition complète est exécutée après l'entrée d'un signal de report, car l'exécution de l'équation (16) ci-dessus peut être effectuée en parallèle pour chaque bit du signal de sommation temporaire. En conséquence, si le circuit des opérations logiques, par exemple, dans l'additionneur à lecture anticipée de report à octet, contenu dans la ligne en trait mixte de la figure 10, à la place de l'additionneur complet à 4 bits (ADD) 30-1 du second étage, le temps des opérations nécessaires pour le calcul d'un signal de sommation à octet peut être raccourci. 14 2745648 Comme on l'a expliqué précédemment, dans l'additionneur à lecture anticipée de report classique, l'additionneur complet à 4 bits de l'étage 30-1 suivant commence l'exécution de l'addition complète à 4 bits après que le circuit de lecture anticipée de report 34-0 de l'étage précédent produise un signal de report c3. D'autre part, dans le circuit des opérations logiques de la présente invention, l'additionneur complet à plusieurs bits peut produire un signal de sommation temporaire pendant le temps précédant la génération d'un signal de report c3 par le circuit 34-0 de l'étage antérieur. Après que le signal de report c3 a été produit par le circuit 34-0 de l'étage antérieur, le signal de sommation vraie peut être produit par la seule exécution des opérations de l'équation (16) précédente par le générateur de signal de sommation. Dans cet exemple, le temps T nécessaire pour calculer la somme s7 du bit le plus haut est égal à la valeur résultant du remplacement du terme temps t4 par le temps t4' nécessaire à l'équation (16) dans l'équation (12) précédente. Ainsi, le temps de fonctionnement peut être raccourci par la différence (t4 - t4'). Ensuite, l'additionneur de lecture anticipée de report selon la présente invention comprend des premiers circuits d'opérations et des seconds circuits d'opérations, qui sont fournis en correspondance avec des groupes respectifs obtenus en divisant les deux signaux d'entrée en plusieurs bits prédétermines. Chaque premier circuit des opérations reçoit les signaux d'entrée à plusieurs bits d'un groupe correspondant et un signal de report provenant d'un chiffre plus bas que le chiffre le plus bas des signaux d'entrée. Chaque premier circuit des opérations produit un signal de sommation obtenu en ajoutant les signaux d'entrée avec le signal de report, et produit un signal de génération de report qui est une opération logique ET des deux bits de chaque emplacement de chiffre et un signal de propagation de report qui est une opération 2745648 OU-EXCLUSIF des deux bits de chaque emplacement de chiffre des signaux d'entrée. Le second circuit des opérations produit un signal de report devant être entré dans chaque premier circuit des opérations autre que le premier circuit correspondant au groupe du chiffre le plus bas à partir d'un signal de report appliqué au premier circuit des opérations qui correspond au groupe du chiffre le plus bas parmi les groupes des signaux d'entrée, un signal de génération de report produit par chaque premier circuit des opérations. Le second circuit des opérations sort les signaux de report produits pour le premier circuit des opérations correspondant. Plus précisément, dans l'additionneur selon la présente invention, chaque premier circuit des opérations joue le même rôle, par exemple, que l'additionneur complet à 4 bits (ADD) 30-0, 30-1,.... -7 représenté en figure 10, et le second circuit des opérations joue le même rôle, par exemple, que la partie complète des circuits constituée des générateurs de signaux de génération/propagation de report (4GP) 32-0, 32-1,... 32-7 et des circuits de lecture anticipée de report (lCLA, 2CLA, 3CLA, 4CLA, lCLA, 2CLA, 3CLA, 4CLA) 34-0, 34-1,....., 34-7. Plus particulièrement, dans l'additionneur de lecture anticipée de report selon la présente invention, chaque premier circuit des opérations n'est pas constitué du simple additionneur complet à plusieurs bits mais du circuit des opérations logiques selon la présente invention. Par conséquent, selon l'additionneur de lecture anticipée de report de la présente invention, qu'on a décrit ci-dessus, un temps additif des opérations peut être raccourci car chaque premier circuit des opérations produit un signal de sommation après qu'un signal de report (c'est-à-dire un signal de 16 2745648 report à partir du chiffre le plus bas) soit produit par le second circuit des opérations. D'autre part, dans l'additionneur de lecture anticipée de report selon la présente invention, tous les premiers circuits des opérations ne sont pas formés par le circuit des opérations logiques indiqué précédemment, mais seulement un nombre prédéterminé des premiers circuits d'opérations parmi la pluralité des premiers circuits d'opérations sont formés par le circuitdes opérations logiques indiqué ci-dessus, et d'autres premiers circuits des opérations sont construits par le second additionneur complet à plusieurs bits (c'est-à- dire le circuit classique) qui produit un signal de génération de report, un signal de propagation de report et un signal de sommation en réponse aux signaux d'entrée et un signal de report. En outre, dans cet additionneur de lecture anticipée de report, le premier circuit des opérations constitué du circuit des opérations logiques mentionné précédemment reçoit les signaux d'entrée dans des emplacements de chiffres plus hauts que les signaux d'entrée appliqués à l'autre premier circuit des opérations. Plus précisément, comme on l'a décrit ci- dessus, le circuit des opérations logiques est supérieur au circuit classique (le second additionneur complet à plusieurs bits) en ce sens qu'un signal de sommation est produit après qu'un signal de report provenant du chiffre plus bas soit déterminé sans commencer l'addition complète. Dans l'additionneur de lecture anticipée de report de ce type, lorsque le second circuit des opérations produit un signal de report pour chaque premier circuit des opérations, la génération (détermination) du signal de report correspondant aux signaux d'entrée d'un emplacement de chiffre plus haut a tendance à être davantage retardée. En conséquence, dans cet additionneur, le circuit des opérations logiques qu'on mentionne ci- 17 2745648 dessus est utilisé pour le premier circuit des opérations logiques d'un chiffre supérieur qui subit un retard de la détermination du signal de report. Ainsi, le temps additif des opérations peut être raccourci tout en maintenant une augmentation des composants du circuit (augmentation des composants due à l'addition du générateur de signaux de sommation) à un minimum par suite de l'utilisation du circuit des opérations logiques. La présente invention sera bien comprise lors de la description suivante faite en liaison avec les dessins ci-joints, dans lesquels: La figure 1 est un schéma sous forme de blocs de l'additionneur à lecture anticipée de report à octet du premier mode de réalisation de l'invention. La figure 2 est un schéma de circuits illustrant la structure interne du premier additionneur complet à 4 bits (ADD) du premier mode de réalisation de la figure 1. La figure 3 est un schéma sous forme de blocs représentant la structure interne du générateur de signal de génération/propagation de report à 4 bits (4GP) de la figure 1. La figure 4 est un schéma de circuits représentant la structure interne du circuit de lecture anticipée de report du premier étage (1CLA) de la figure 1. La figure 5 est un schéma de circuits représentant la structure interne de l'additionneur complet à 4 bits (ADDZ) du second étage de la figure 1. La figure 6 est un schéma de circuits représentant la structure interne du circuit logique (4GPS) de la figure 1. La figure 7 est un schéma de circuits du circuit de lecture anticipée de report du second étage (2CLA) de la figure 1. 18 2745648 La figure 8 est un schéma sous forme de blocs de l'additionneur de lecture anticipée de report à 32 bits du second mode de réalisation. La figure 9 est un schéma sous forme de blocs de l'additionneur à lecture anticipée de report à 32 bits du troisième mode de réalisation. La figure 10 est un schéma sous forme de blocs de l'additionneur à lecture anticipée classique. On décrira tout d'abord le premier mode de réalisation de l'invention. La figure 1 est un schéma sous forme de blocs qui représente l'additionneur à lecture anticipée de report à octet (qu'on désigne ciaprès par "additionneur CLA à octet") du premier mode de réalisation de la présente invention. L'additionneur CLA à octet de la présente invention reçoit les deux signaux d'entrée à octet a7:O, b7:0 du zéro-ième bit au septième bit et un signal de report c-l du premier bit externe. L'additionneur CLA à octet exécute l'addition complète des signaux d'entrée a7:0, b7:0 en même temps que du signal de report c-l, et sort un signal de sommation à octet s7:0 et un signal de report (report de sortie au bit le plus haut) c7 du septième bit. Comme représenté en figure 1, l'additionneur CLA à octet de ce présent mode de réalisation comprend un additionneur complet à 4 bits (ADD) 2 qui entre 4 bits inférieurs a3:0, b3:O des signaux d'entrée a7:O, b7:O et un signal de report externe c-l. L'additionneur complet 2 à 4 bits produit un signal de génération de report g3:0, un signal de propagation de report à 4 bits p3:O, et un signal de sommation s3:0 en exécutant les opérations des équations (1) à (4) précédentes. L'additionneur CLA à octet de la figure 1 comprend un générateur de signaux de génération/propagation de report à 4 bits (4GP) 4 qui reçoit le signal de génération de report à 4 bits g3:O et le signal de propagation de report p3:O. Le générateur 4 produit un signal de génération de report à 1 bit G [3] et un 19 2745648 signal de propagation de report à 1 bit P [3] en exécutant les opérations des équations (5), (6) précédentes, tout en mettant 4 bits inférieurs a3:0, b3:0 des signaux d'entrée a7:0, b7:O en un bloc. L'additionneur CLA à octet de la figure 1 comporte aussi un circuit de lecture anticipée de report (1CLA) 6-O qui reçoit le signal de génération de report G [3], le signal de propagation de report P [3] et le signal de report c-1 entrés dans l'additionneur complet 2 à 4 bits. Le signal de lecture anticipée de report 6-O produit un signal de report C3 à partir du troisième bit des signaux d'entrée a7:O, b7:0 en exécutant l'équation (8) ci-dessus. De plus, l'additionneur CLA à octet de ce mode de réalisation comprend un additionneur complet à 4 bits (ADDZ) 12 qui reçoit 4 bits supérieurs a7:4, b7:4 des signaux d'entrée a7:0, b7:0. L'additionneur complet 12 produit un signal de génération de report à 4 bits g7:4 et un signal de propagation de report à 4 bits p7:4 en exécutant les équations (1), (2) ci-dessus. De plus, l'additionneur 12 produit un signal de sommation temporaire à 4 bits sz7:4 en exécutant les équations (3), (4) précédentes avec l'hypothèse qu'un report au chiffre le plus bas des signaux d'entrée a7:4, b7:4 n'est pas présent (en d'autres termes, le signal de report c3 est O). L'additionneur CLA à octet de la figure 1 comporte en outre un circuit logique 14 (4GPS) qui reçoit le signal de génération de report g7:4, le signal de propagation de report p7:4, le signal de report c3, et le signal de sommation temporaire sz7:4. Le circuit logique 14 produit un signal de génération de report à 1 bit G [7] et un signal de propagation de report à 1 bit P [7] en exécutant les équations (5), (6) précédentes lors de la mise ensemble en un bloc des quatre bits supérieurs a7:4, b7:4 des signaux d'entrée a7:O, b7:0. Le circuit logique 14 produit aussi un signal de sommation vraie à 4 bits s7:4 en exécutant l'équation (16) ci-dessus. De plus, l'additionneur CLA 2745648 à octet de la figure 1 comprend un circuit de lecture anticipée de report (2CLA) 6-1 qui reçoit le signal de génération de report G [7], le signal de propagation de report P [7], le signal de génération de report G [3], le signal de propagation de report P [3], et le signal de report c-l. Le circuit de lecture anticipée de report 6-1 produit un signal de report c7 à partir du septième bit des signaux d'entrée a7:0, b7:0 en exécutant l'équation (9) ci-dessus. En outre, les composants de l'additionneur CLA à octet sont connectés de la manière suivante. Les lignes d'entrée pour les 4 bits inférieurs a3:O, b3:O des signaux d'entrée a7:0, b7:0 et le signal de report c-l entré extérieurement sont connectés à l'additionneur complet à 4 bits (ADD) 2. Les lignes de sortie pour le signal de génération de report à 4 bits g3:O et le signal de propagation de report à 4 bits p3:0 de l'additionneur complet 2 sont connectés au générateur de signal de génération/propagation de report à 4 bits (4GP) 4. Le signal de sommation vraie est sorti vers l'extérieur sous forme s3:O. La ligne de sortie pour le signal de génération de report à 1 bit G [3] du générateur 4 est divisée en deux voies: l'une est connectée au circuit de lecture anticipée de report (1CLA) 6-O et l'autre au circuit de lecture anticipée de report (2CLA) 6-1. La ligne de sortie pour le signal de propagation de report à 1 bit P [3] est également divisée en deux voies: l'une est connectée au circuit de lecture anticipée de report (1CLA) 6-O et l'autre au circuit de lecture anticipée de report (2CLA) 6-1. La ligne d'entrée pour le signal de report entré de l'extérieur c-l est connectée au circuit 6-O. La ligne de sortie pour le report c3 est connectée au générateur de signal de sommation (4GPS) 14. D'une façon similaire, les lignes d'entrée pour les 4 bits supérieurs a7:4, b7:4 des deux signaux d'entrée a7:O, b7:0 sont connectées à l'additionneur complet 12 (ADDZ). Les lignes de sortie pour le signal 21 2745648 de génération de report à 4 bits g7:4, le signal de propagation de report p7:4, et le signal de sommation temporaire sz7:4 de l'additionneur complet 12 sont connectés au générateur 14 (4GPS) de signal de sommation. Les lignes de sortie pour le signal de génération de report à 1 bit G [3] et le signal de propagation de report P [3] du générateur 14 sont connectés au circuit de lecture anticipée de report (2CLA) 6-1. Le signal de sommation vraie est sorti vers l'extérieur sous la forme s7:4. La ligne d'entrée pour le signal de report entré de l'extérieur c-l est connectée au circuit 6-1 et est sortie vers l'extérieur sous la forme c7. La figure 2 est un schéma de circuit représentant la structure interne du premier additionneur complet à 4 bits (ADD) 2 du premier mode de réalisation de la figure 1. L'additionneur complet à 4 bits du premier étage (ADD) 2 dans lequel 4 bits inférieurs a3:O, b3:O des signaux d'entrée a7:O, b7:0 sont entrés est similaire à l'additionneur complet à 4 bits 30 de l'additionneur CLA classique qu'on représente en figure , et ils sont construits comme cela est représenté, par exemple, en figure 2. En figure 2, les nombres (n = O à 3) attachés à l'arrière du symbole "-" indiquent qu'ils correspondent à un n-ième bit dans les signaux d'entrée à 4 bits entrés extérieurement a, b lorsque le bit le plus bas est établi comme zéro-ième bit. Comme représenté en figure 2, l'additionneur complet à 4 bits (ADD) 2 comprend quatre additionneurs complets à 1 bit constitués d'une porte ET, ANl-n, pour sortir les produits logiques des n-ièmes bits an, bn des signaux d'entrée a, b comme signaux de génération de report gn, des portes OU-EXCLUSIF EXl-n pour sortir les OU-EXCLUSIF des n- ièmes bits an, bn du signal d'entrée sous forme de signaux de propagation de report pn, des portes OU-EXCLUSIF, EX2-n, pour sortir les OU-EXCLUSIF des signaux de propagation de report pn et des signaux 22 2745648 de report cn-l en provenance des (n-l) bits sous forme de sommes sn du nième bit, et des portes ET, AN2-n, pour sortir les produits logiques des signaux de propagation de report pn et des signaux de report cn-l provenant des (n-l)ièmes bits, et des portes OU, ORl-n, pour sortir le OU logique des sorties des portes ET AN2- n et les signaux de génération de report gn comme signaux de report cn provenant des n-ièmes bits. Les additionneurs complets à 1 bit sont connectés et conçus de la manière suivante. La ligne d'entrée pour le bit inférieur aO du signal d'entrée est connectée à une première borne d'entrée de la porte ET, ANl-O, et à une seconde borne d'entrée de la porte OU- EXCLUSIF, EXl-O. La ligne d'entrée pour le bit inférieur bO du signal d'entrée est connectée à une seconde borne d'entrée de la porte ET, AN1-O et à une première borne d'entrée de la porte OU-EXCLUSIF, EXl- O. La ligne d'entrée pour le signal de report c-l du premier étage est divisée en deux voies: l'une est connectée à une première borne d'entrée de la porte ET, AN2-O, et l'autre à une seconde borne d'entrée de la porte OU- EXCLUSIF, EX2-O. La ligne de sortie pour la porte ET, ANl-O, est divisée en deux voies: l'une est sortie vers le générateur (4GP) 4 de signal de génération/ propagation de report à 4 bits sous la forme gO et l'autre est connectée à une première borne d'entrée de la porte OU, OR1-O. La ligne de sortie pour la porte OU- EXCLUSIF, EXl-O, est divisée en trois voies: la première est connectée à une seconde borne d'entrée de la porte ET, AN2-O, la seconde est sortie vers le générateur (4GP) 4 de signal de génération/propagation de report sous la forme pO, la troisième est connectée à une première borne d'entrée de la porte OU-EXCLUSIF, EX2-O. La ligne de sortie pour la porte OU-EXCLUSIF, EX2-O, est sortie vers l'extérieur sous la forme sO. La ligne de sortie pour la porte ET, AN2-O, est connectée à une seconde borne d'entrée de la porte OU, OR1-O. La ligne de sortie pour la porte OU, OR1-O, est divisée en deux 23 2745648 voies: l'une est connectée à une première borne d'entrée de la porte ET, AN2-l, de l'additionneur complet à 1 bit et l'autre à une seconde borne d'entrée de la porte OU-EXCLUSIF, EX2-l, du second étage. La ligne d'entrée pour le bit inférieur al du signal d'entrée est connectée à une première borne d'entrée de la porte ET, ANl-l, et à une seconde borne d'entrée de la porte OU-EXCLUSIF, EXl-l. La ligne d'entrée pour le bit inférieur bl du signal d'entrée est connectée à une seconde borne d'entrée de la porte ET, ANl-1, et à une première borne d'entrée de la porte OU- EXCLUSIF, EXl-1, du second étage. La ligne de sortie pour la porte ET, ANl-l, est divisée en deux voies: l'une est sortie vers le générateur (4GP) 4 de signal de génération/propagation de report sous la forme gl et l'autre est connectée à une première borne d'entrée de la porte OU, ORl-l. La ligne de sortie pour la porte OU- EXCLUSIF, EX-1, est divisée en trois voies: la première est connectée à une seconde borne d'entrée de la porte OU-EXCLUSIF, EX2-l, la seconde est sortie vers le générateur (4GP) 4 sous la forme pl, et la troisième est connectée à une seconde borne d'entrée de la porte ET AN2- l. La ligne de sortie pour la porte OU-EXCLUSIF, EX2-l, est sortie vers l'extérieur sous la forme sl. La ligne de sortie pour la porte ET, AN2-1, est connectée à la seconde borne d'entrée de la porte OU, ORl-l. La ligne de sortie pour la porte OU, OR1-1, est divisée en deux voies: l'une est connectée à une première borne d'entrée de la porte ET, AN2-2, de l'additionneur complet à 1 bit et l'autre à une seconde borne d'entrée de la porte OU-EXCLUSIF, EX2-2, du troisième étage. La ligne d'entrée pour le bit inférieur a2 du signal d'entrée est connectée à une première borne d'entrée de la porte ET, ANl-2, et à une seconde borne d'entrée de la porte OU-EXCLUSIF, EXl-2. La ligne d'entrée pour le bit inférieur b2 du signal d'entrée est connectée à une seconde borne d'entrée de la porte ET, AN1-2, et à une première borne d'entrée de la porte OU- 24 2745648 EXCLUSIF, EX1-2, du troisième étage. La ligne de sortie pour la porte ET, AN1-2, est divisée en deux voies: l'une est sortie vers le générateur (4GP) 4 de signal de génération/propagation de report à 4 bits sous la forme g2 et l'autre est connectée à une première borne d'entrée de la porte OU, OR1-2. La ligne de sortie pour la porte OU-EXCLUSIF, EXl-2, est divisée en trois voies: la première est connectée à une seconde borne d'entrée de la porte ET AN2-2, la seconde est sortie vers le générateur (4GP) 4 sous la forme p2, et la troisième est connectée à une première borne d'entrée de la porte OU- EXCLUSIF EX2-2. La ligne de sortie pour la porte OU- EXCLUSIF, EX2-2, est sortie vers l'extérieur sous la forme s2. La ligne de sortie pour la porte ET AN2-2 est connectée à une seconde borne d'entrée de la porte OU, OR1-2. Une ligne de sortie pour la porte OU, OR1-2, est connectée à une seconde borne d'entrée de la porte OU- EXCLUSIF EX2-3 de l'additionneur complet à 1 bit du quatrième étage. La ligne d'entrée pour le bit inférieur a3 du signal d'entrée est connectée à une première borne d'entrée de la porte ET AN1-3 et à une seconde borne d'entrée de la porte OU-EXCLUSIF EXl-3. La ligne d'entrée pour le bit inférieur b3 du signal d'entrée est connectée à une seconde borne d'entrée de la porte ET AN1-3 et à une première borne d'entrée de la porte OU- * EXCLUSIF EX1-3 du quatrième étage. La ligne de sortie pour la porte ET AN1-3 est sortie vers le générateur (4GP) 4 sous la forme g3. La ligne de sortie pour la porte OU-EXCLUSIF EXl-3 est divisée en deux voies: l'une est sortie vers le générateur (4GP) sous la forme p3 et l'autre est connectée à une première borne d'entrée de la porte OU- EXCLUSIF EX2-3. La ligne de sortie pour la porte OU-EXCLUSIF EX2-3 est sortie vers l'extérieur sous la forme s3. Ici, la porte ET AN2-3 et la porte OU OR1-3 du quatrième étage sont omises car la sortie d'un signal de report vers l'étage suivant est inutile. 2745648 Dans un tel additionneur complet à 4 bits (ADD) 2, les opérations de l'équation (1) sont exécutées par les portes ET Al-n. Les opérations de l'équation (2) sont exécutées par les portes OU-EXCLUSIF EXl-n. Les opérations de l'équation (3) sont exécutés par les portes OU- EXCLUSIF EX2-n. Les opérations de l'équation (4) sont exécutées par les portes ET AN2-n et les portes OU ORl-n. La figure 3 est un schéma sous forme de blocs de la structure interne du générateur de signal de génération/propagation de report à 4 bits (4GP) 4 de la figure 1. Le générateur 4 est fourni en correspondance avec l'additionneur complet à 4 bits du premier étage (ADD) 2. Le générateur 4 est similaire au générateur 32 de l'additionneur CLA classique qu'on représente en figure 10, et a la construction qui est représentée, par exemple, en figure 3. Comme représenté en figure 3, le générateur 4 comprend une porte ET AN3 pour exécuter un produit logique entre le troisième bit p3 et le premier bit pl du signal de propagation de report p3 produit par l'additionneur complet (ADD) 2 et le zéro-ième bit gO du signal de génération de report g3:0 produit par celui- ci, une porte ET AN4 pour exécuter le produit logique du troisième bit p3 et du second bit p2 du signal de propagation de report p3:0 et du premier bit gl du signal de génération de report g3:0, et une porte ET AN5 pour exécuter le produit logique du troisième bit p3 du signal de propagation de report p3:0 et du second bit g2 du signal de génération de report g3:0, une porte OU OR2 pour sortir le produit logique de chaque sortie des portes ET AN4, AN5, AN6 et du troisième bit g3 du signal de génération de report g3:0 comme signal de génération de report à 1 bit G [3], et une porte ET AN6 pour sortir le produit logique entre le troisième bit p3 et le zéro- ième bit pO du signal de propagation de report p3:O sous la forme d'un signal de propagation de report à 1 bit P [3]. 26 2745648 Les composants du circuit de génération de signal de génération/propagation de report à 4 bits (4GP) 4 sont connectés de la manière suivante. La ligne d'entrée pour le signal de propagation de report pO est connectée à une quatrième borne d'entrée de la porte ET AN6. La ligne d'entrée pour un signal de génération de report gO est connectée à une quatrième borne d'entrée de la porte ET AN3. La ligne d'entrée pour le signal de propagation de report pl est divisée en deux voies: l'une est connectée à une troisième borne d'entrée de la porte ET AN6 et l'autre est connectée à une troisième borne d'entrée de la porte ET AN3. La ligne d'entrée pour le signal de génération de report gl est connectée à une troisième borne d'entrée de la porte ET AN4. La ligne d'entrée pour le signal de propagation de report p2 est divisée en trois voies: la première est connectée à une seconde borne d'entrée de la porte ET AN6, la seconde à une seconde borne d'entrée de la porte ET AN3 et la troisième à une seconde borne d'entrée de la porte ET AN4. La ligne d'entrée pour le signal de génération de report g2 est connectée à une seconde borne d'entrée de la porte ET AN5. La ligne d'entrée pour le signal de propagation de report p3 est divisée en quatre voies: la première est connectée à une première borne d'entrée de la porte ET AN6, la seconde à une première borne d'entrée de la porte ET AN3, la troisième à une première borne d'entrée de la porte ET AN4, la quatrième à une première borne d'entrée de la porte ET AN5. La ligne d'entrée pour le signal de génération de report g3 est connectée à une quatrième borne d'entrée de la porte OU OR2. La ligne de sortie pour la porte ET est sortie vers l'additionneur à lecture anticipée de report (1CLA) 6-O comme signal de propagation de report à 1 bit P [3]. La ligne de sortie pour la porte ET AN3 est connectée à une première borne d'entrée de la porte OU, OR2. La ligne de sortie pour la porte ET AN4 est connectée à une seconde borne d'entrée de la porte OU, OR2. La ligne de sortie pour la porte ET 27 2745648 AN5 est connectée à une troisième borne de sortie d'entrée de la porte OU, OR2. La ligne de sortie pour la porte OU OR2 est sortie vers le circuit à lecture anticipée de report (1CLA) 6-O comme signal de génération de report à 1 bit G [3]. Dans un tel générateur de signal de génération/propagation de report (4GP) 4, les opérations de l'équation (5) sont exécutées par les portes ET AN3, AN4, AN5 et la porte OU OR2. Les opérations de l'équation 6 sont exécutées par la porte ET AN6. Alors, le circuit à lecture anticipée de report (lCLA) 6-O fourni en correspondance avec l'additionneur complet à 4 bits (ADD) 2 et le générateur de signal de génération/propagation de report du premier étage (4GP) 4 sont similaires au circuit à lecture anticipée de report (1CLA) 34-O de l'additionneur CLA classique qu'on représente en figure 10, et sont construits de manière à exécuter l'équation (8) comme indiqué en figure 4. La figure 4 est un schéma de circuits représentant la structure interne du circuit à lecture anticipée de report du premier étage (lCA) 6-O. Comme représenté en figure 4, le circuit (1CLA) 6-O comprend une porte ET AN7 pour sortir le produit logique du signal de propagation de report P [3] produit par le générateur (4GP) 4 et le signal de report c- l entré dans l'additionneur complet 2, et une porte OU OR3 pour sortir la somme logique du signal de génération de report G (3) produit par le générateur (4GP) 4 et de la sortie de la porte ET AN7 comme signal de report c3 à partir du troisième bit des signaux d'entrée a7:0, b7:O. Les composants du circuit (lCLA) 6-O sont connectés de la manière suivante. La ligne d'entrée pour le signal de génération de report à 1 bit G [3] est reliée à une première borne d'entrée de la porte OU OR3. La ligne d'entrée pour le signal de propagation de report à 1 bit P [3] est connectée à une première borne d'entrée de la porte ET AN7. La ligne d'entrée de report 28 2745648 entré extérieurement c-1 est appliquée à une seconde borne d'entrée de la porte ET AN7. La ligne de sortie pour la porte ET AN7 est connectée à une seconde borne d'entrée de la porte OU OR3. La ligne de sortie pour la porte OU OR3 est sortie vers le circuit logique (4GPS) 14 sous la forme c3. La figure 5 est un schéma de circuits représentant la structure interne de l'additionneur complet à 4 bits (ADDZ) 12 du second étage de la figure 1. D'autre part, l'additionneur (ADDZ) 12 du second étage auquel sont appliqués 4 bits supérieurs a7:4, b7:4 des signaux d'entrée a7:0, b7:0 comporte, comme représenté en figure 5, une structure similaire à celle de l'additionneur complet (ADD) 2 représenté en figure 2. Les additionneurs complets à 1 bit sont connectés et conçus de la manière suivante. La ligne d'entrée pour le bit inférieur a4 du signal d'entrée est connectée à une première borne d'entrée de la porte ET, AN1-O et à une seconde borne d'entrée de la porte OU- EXCLUSIF, EXl-O. La ligne d'entrée pour le bit inférieur b4 du signal d'entrée est connectée à une seconde borne d'entrée de la porte ET, AN1O, et à une première borne d'entrée de la porte OU-EXCLUSIF, EXl-O, du premier étage. La ligne de sortie pour la porte ET, AN1-O, est divisée en deux voies: l'une est sortie vers le générateur 4 de signal de génération/propagation de report à 4 bits (4GP) 4 sous la forme g4 et l'autre est connectée à une première borne d'entrée de la porte OU, OR1-O. La ligne de sortie pour la porte OU-EXCLUSIF, EX1-O, est divisée en trois voies: la première est connectée à une seconde borne d'entrée de la porte ET, AN2-O, la seconde est sortie vers le générateur (4GP) 4 sous la forme p4, et la troisième est reliée à une première borne d'entrée de la porte OU-EXCLUSIF, EX2-O. La ligne de sortie pour la porte OU-EXCLUSIF, EX2-O, sort vers l'extérieur sous la forme sz4. La ligne de 29 2745648 sortie pour la porte ET, AN2-O est connectée à une seconde borne d'entrée de la porte OU ORl-O. La ligne de sortie pour la porte OU ORl-O, est divisée en deux voies: l'une est connectée à une première borne d'entrée de la porte ET AN2-l de l'additionneur complet à 1 bit et l'autre est reliée à une seconde borne d'entrée de la porte OU-EXCLUSIF EX2-1 du second étage. La ligne d'entrée pour le bit inférieur a5 de l'additionneur complet à 1 bit est connectée à une première borne d'entrée de la porte ET, ANl-l et à une seconde borne d'entrée de la porte OU-EXCLUSIF, EXl-l. La ligne d'entrée pour le bit inférieur b5 du second étage est connectée à une seconde borne d'entrée de la porte ET ANl-l et à une première borne d'entrée de la porte OU-EXCLUSIF EXl-l. La ligne de sortie pour la porte ET ANl-l est divisée en deux voies: l'une est sortie vers le générateur de signal de génération/ propagation de report à 4 bits (4GP) 4 sous la forme g5 et l'autre est connectée à une première borne d'entrée de la porte OU ORl-l. La ligne de sortie pour la porte OU- EXCLUSIF EX-1 est divisée en trois voies: la première est connectée à une première borne d'entrée de la porte OU-EXCLUSIF, EX2-l, la seconde est sortie vers le générateur (4GP) 4 sous la forme p5, et la troisième est connectée à une seconde borne d'entrée de la porte ET AN2-1. La ligne de sortie pour la porte OU-EXCLUSIF EX2-1 sort vers l'extérieur sous la forme sz5. La ligne de sortie pour la porte ET AN2-1 est connectée à une seconde borne d'entrée de la porte OU ORl-l. La ligne de sortie de la porte OU ORl-l est divisée en deux voies: l'une est connectée à une première borne d'entrée de la porte ET AN2-2 de l'additionneur complet à 1 bit et l'autre est connectée à une seconde borne d'entrée de la porte OU-EXCLUSIF EX2-2 du troisième étage. La ligne d'entrée pour le bit inférieur a6 de l'additionneur complet à 1 bit est connectée à une première borne d'entrée de la porte ET, AN1-2, et à une seconde borne d'entrée de la porte OU-EXCLUSIF EX1-2. La 2745648 ligne d'entrée pour le bit inférieur b6 du second étage est connectée à une seconde borne d'entrée de la porte ET ANl-2 et à une première borne d'entrée de la porte OU-EXCLUSIF EXl-2. La ligne de sortie pour la porte ET ANl-2 est divisée en deux voies: l'une est sortie vers le générateur (4GP) 4 sous la forme g6 et l'autre est connectée à une première borne d'entrée de la porte OU ORl-2. La ligne de sortie pour la porte OU-EXCLUSIF EXI- 2 est divisée en trois voies: la première est connectée à une seconde borne d'entrée de la porte ET AN2-2, la seconde est sortie vers le générateur (4GP) 4 sous la forme p6, et la troisième est connectée à une première borne d'entrée de la porte OU-EXCLUSIF EX2-2. La ligne de sortie pour la porte OU-EXCLUSIF EX2-2 sort vers l'extérieur sous la forme sz6. La ligne de sortie de la porte ET AN2-2 est connectée à une seconde borne d'entrée de la porte OU OR1-2. La ligne de sortie pour la porte OU OR1-2 est connectée à une seconde borne d'entrée de la porte OU-EXCLUSIF EX2-3 de l'additionneur complet à 1 bit du quatrième étage. La ligne de sortie du bit inférieur a7 de l'additionneur complet à 1 bit signal est connectée à une première borne d'entrée de la porte ET AN1-3 et à une seconde borne d'entrée de la porte OU-EXCLUSIF EX1- 3. La ligne de sortie pour le bit inférieur b7 du quatrième étage est connectée à une seconde borne d'entrée de la porte ET AN1-3 et à une première borne d'entrée de la porte OU-EXCLUSIF EXl-3. La ligne de sortie pour la porte ET AN1-3 sort vers le générateur (4GP) 4 sous la forme g7. La ligne de sortie pour la porte OU-EXCLUSIF EXl-2 est divisée en deux voies: l'une est sortie vers le générateur (4GP) sous la forme p7 et l'autre est connectée à la première borne d'entrée de la porte OU-EXCLUSIF EX2-3. La ligne de sortie pour la porte OU- EXCLUSIF EX2-3 sort vers l'extérieur sous la forme sz7. 31 2745648 Ici, la porte ET AN2-3 du quatrième étage et la porte OU OR1-3 sont omises car la sortie d'un signal de report vers l'étage suivant est inutile. Dans l'additionneur complet à 4 bits (ADDZ) 12, les lignes d'entrée des signaux de report provenant du bit inférieur, c'est-à-dire les lignes d'entrée pour la porte OU-EXCLUSIF EX2-O et la porte ET AN2-O qui construisent l'additionneur complet à 1 bit du premier étage sont fixées à l'avance à un niveau bas (potentiel de la masse). En conséquence, dans l'additionneur complet à 4 bits (ADDZ) 12, un signal de génération de report g7:4 correspondant à chaque bit des signaux d'entrée a7:4, b7:4 est sorti de chacune des portes ET AN1-O à AN1-3, et un signal de propagation de report p7:4 correspondant à chaque bit des signaux d'entrée a7:4, b7:4 est sorti de chacune des portes OU-EXCLUSIVE EXl-O à EXl-3. En outre, un signal de sommation temporaire sz7:4 qui est le résultat de l'addition complète des signaux d'entrée a7:4, b7:4 est sorti de chacune des portes OU-EXCLUSIF EX2-O à EX2-3 en supposant qu'un report vers le chiffre le plus bas des signaux d'entrée a7:4, b7:4 n'est pas présent (c'est-à-dire que le signal de report c3 est O). La figure 6 est un schéma de circuits représentant la structure interne du circuit logique (4GPS) 14 de la figure 1. Le circuit logique (4GPS) 14 fourni en correspondance avec l'additionneur complet à 4 bits (ADDZ) 12 du second étage a la construction représentée en figure 6. Comme représenté en figure 6, le circuit logique (4GPS) 14 comprend un circuit constitué de portes ET AN3 à AN6 et d'une porte OU OR2 qui est semblable au générateur de signal de génération/ propagation de report (4GP) 2 représenté en figure 3. De plus, le circuit logique 14 comprend en outre une porte ET AN8 pour exécuter le produit logique entre le second 32 2745648 bit p6 et le zéro-ième bit du signal de propagation de report p7:4 produit par l'additionneur complet à 4 bits du second étage (ADDZ) 12 et le signal de report c3 produit par le circuit à lecture anticipée de report (1CLA) 6-O, une porte OU-EXCLUSIF EX7 pour sortir un OU- EXCLUSIF de la sortie de la porte ET 8 et du troisième bit sz7 du signal de sommation temporaire sz7:4 produit par l'additionneur complet (ADDZ) 12 comme signal de sommation vraie sZ, et une porte ET AN9 pour exécuter le produit logique du premier bit p5 et du zéro-ième bit p4 du signal de propagation de report p7:4 et du signal de report c3, une porte OU-EXCLUSIF EX6 pour sortir un OU- EXCLUSIF de la sortie de la porte ET AN9 et le second bit sz6 du signal de sommation temporaire sz7:4 comme signal de sommation vraie s6, une porte ET ANlO pour exécuter le produit logique du zéro-ième bit p4 du signal de propagation de report p7:4 et du signal de report c3, une porte OU-EXCLUSIF EX5 pour sortir un OU- EXCLUSIF de la sortie de la porte ET ANlO et du premier bit sz5 du signal de sommation temporaire sz7:4 comme signal de sommation vraie s5, et une porte OU-EXCLUSIF EX4 pour sortir un OU-EXCLUSIF du signal de report c3 et le zéro-ième bit s4 du signal de sommation temporaire sz7:4. Dans un tel circuit logique (4GPS) 14, par contraste avec le générateur (4GP) 4 de la figure 3, le signal de génération de report g7:4 et le signal de propagation de report p7:4 produits par l'additionneur complet à 4 bits du second étage (ADDZ) 12 sont entrés dans le circuit constitué des portes ET AN3 à AN6 et de la porte OU OR2 à la place d'un signal de génération de report g3:O et d'un signal de propagation de report p3:0. Les composants du circuit (4GP) 4 sont connectés de la manière suivante. La ligne d'entrée pour le signal de propagation de report p4 est connectée à la quatrième borne d'entrée de la porte ET AN6. La ligne d'entrée pour le signal de génération de report g4 est 33 2745648 connectée à la quatrième borne d'entrée de la porte ET AN3. La ligne d'entrée pour le signal de propagation de report p5 est divisée en deux voies: l'une est connectée à la troisième borne d'entrée de la porte ET AN6, l'autre à la troisième borne d'entrée de la porte ET AN3. La ligne d'entrée pour le signal de génération de report g5 est connectée à la troisième borne d'entrée de la porte ET AN4. La ligne d'entrée pour le signal de propagation de report p6 est divisée en trois voies: la première est connectée à la seconde borne d'entrée de la porte ET AN6, la seconde à la seconde borne d'entrée de la porte ET AN3, la troisième à la seconde borne d'entrée de la porte ET AN4. La ligne d'entrée pour le signal de génération de report g6 est connectée à la seconde borne d'entrée de la porte ET AN5. La ligne d'entrée pour le signal de propagation de report p7 est divisée en quatre voies: la première est connectée à la première borne d'entrée de la porte ET AN6, la seconde à la première borne d'entrée de la porte ET AN3, la troisième à la première borne d'entrée de la porte ET AN4, la quatrième à la première borne d'entrée de la porte ET AN5. La ligne d'entrée pour le signal de génération de report g7 est connectée à la quatrième borne d'entrée de la porte OU OR2. La ligne de sortie pour la porte ET AN6 sort vers l'additionneur (2CLA) 6-1 sous forme de signal de propagation de report à 1 bit P [7]. La ligne de sortie de la porte ET AN3 est connectée à une première borne d'entrée de la porte OU OR2. La ligne de sortie pour la porte ET AN4 est connectée à la seconde borne d'entrée de la porte OU OR2. La ligne de sortie pour la porte ET AN5 est connectée à la troisième borne d'entrée de la porte OU OR2. La ligne de sortie pour la porte OU OR2 est connectée à l'additionneur (2CLA) 6-1 comme signal de génération de report à 1 bit G [7]. Les nouveaux circuits ajoutés au circuit de génération de signal de génération/propagation de report à 4 bits (4GP) 4 sont connectés et conçus de la façon 34 2745648 suivante. La ligne d'entrée pour le signal de propagation de report p5 provenant de l'additionneur complet à 4 bits (ADDZ) 12 est divisée en deux voies: l'une est connectée à la seconde borne d'entrée de la porte ET AN8 et l'autre à la première borne d'entrée de la porte ET AN9. La ligne d'entrée pour le signal de propagation de report p6 est connectée à la première borne d'entrée de la porte ET AN8. La ligne d'entrée pour le signal de sommation temporaire sz6 est connectée à la première borne d'entrée de la porte OU-EXCLUSIF EX6. La ligne d'entrée pour le signal de sommation temporaire sz7 est connectée à la première borne d'entrée de la porte OU-EXCLUSIF EX7. La ligne d'entrée pour le signal de report c3 est divisée en quatre voies: la première est connectée à la quatrième borne d'entrée de la porte ET AN8, la seconde à la troisième borne d'entrée de la porte ET AN9, la troisième à la seconde borne d'entrée de la porte ET ANlO et la quatrième à la seconde borne d'entrée de la porte OU-EXCLUSIF EX4. La ligne d'entrée pour le signal de sommation temporaire sz4 provenant de l'additionneur complet (ADDZ) 12 est connectée à la première borne d'entrée de la porte OU- EXCLUSIF EX4. La ligne d'entrée du signal de sommation temporaire sz5 est connectée à la première borne d'entrée de la porte OU-EXCLUSIF EX5. La ligne de sortie pour la porte OU-EXCLUSIF EX4 sort vers l'extérieur sous la forme s4. La ligne de sortie pour la porte OU- EXCLUSIF EX5 est connectée vers l'extérieur sous la forme s5. La ligne de sortie pour la porte OU-EXCLUSIF EX6 sort vers l'extérieur sous la forme s6. La ligne de sortie pour la porte OU-EXCLUSIF EX7 sort vers l'extérieur sous forme de s7. Dans le circuit logique (4GP) 14, l'exécution de l'équation (5) est effectuée par les portes ET AN3, AN4, AN5 et la porte OU OR2, et par conséquent le signal de génération de report à 1 bit G [7] sort de la porte OU OR2. De plus, l'exécution de l'équation (6) est effectuée par la porte ET AN6, et par 2745648 conséquent un signal de propagation de report à 1 bit P [7] en sort. En outre, dans le circuit logique (4GPS) 14, l'exécution de l'équation (16) est effectuée par les portes ET AN8 à ANlO et les portes OU- EXCLUSIF EX4 à EX7 pour chaque bit de signal de sommation temporaire sz7:4, et un signal de sommation vraie s7:4 obtenu par l'addition des 4 bits supérieurs a7:4, b7:4 des signaux d'entrée a, b et du signal de report c3 est sorti de chacune des portes OU-EXCLUSIF EX4 à EX7. La figure 7 est un schéma de circuit représentant la structure interne du circuit à lecture anticipée de report du second étage de la figure 1. Le circuit à lecture anticipée de report (2CLA) 6-1 fourni en correspondance avec l'additionneur complet à 4 bits (ADDZ) 12 et le circuit logique (4GPS) 14 a une structure similaire au circuit à lecture anticipée de report (2CLA) 34-1 de l'additionneur CLA classique qu'on représente en figure 10, et est construit dans le but d'exécuter l'équation (9) comme représenté en figure 7. Comme représenté en figure 7, le circuit (2CLA) 6-1 comprend une porte ET ANll pour sortir le produit logique du signal de propagation de report P [7] produit par le circuit logique (4GPS) 14, du signal de propagation de report P [3] produit par le générateur de signal de génération/propagation de report du premier étage (4GP) 4, et du signal de report c-l affecté à l'additionneur complet à 4 bits (ADD) 2 du premier étage, une porte ET AN12 pour sortir le produit logique du signal de propagation de report P [7] produit par le circuit logique (4GPS) 14 et du signal de génération de report G [3] produit par le générateur de signal de génération/propagation de report du premier étage (4GP) 4, et une porte OU OR4 pour sortir une somme logique du signal de génération de report G [7] produit par le circuit logique (4GPS) 14 et les sorties des portes ET 36 2745648 ANll, AN12 sous forme d'un signal de report c7 provenant du septième bit des signaux d'entrée a7:0, b7:O. Plus précisément, dans l'additionneur CLA à octet du premier mode de réalisation, par contraste avec l'additionneur CLA à octet classique à l'intérieur de la ligne en trait mixte de la figure 10, l'additionneur complet à 4 bits (ADDZ) 12 de la figure 5 et le circuit logique (4GPS) 14 de la figure 6 sont utilisés à la place de l'additionneur complet à 4 bits et du générateur du signal de génération/propagation de report (4GP) 32-1 du second étage. En d'autres termes, une nouvelle réalisation est ajoutée à l'additionneur CLA à octet classique de la façon suivante. Le niveau de tension de la ligne d'entrée du signal de report c3 dans l'additionneur complet à 4 bits du second étage (ADD) -1 est fixé au niveau bas. De plus, il y a des circuits constitués des portes ET AN8 à ANlO et des ports OUEXCLUSIF EX4 à EX7 de la figure 6 qui sont ajoutés au générateur de signal de génération/ propagation de report du second étage (4GP) 32-1. Les composants du circuit à lecture anticipée de report (2CLA) 6-1 sont connectés de la manière suivante. La ligne d'entrée pour le signal de de report cl est connectée à la troisième borne d'entrée de la porte ET ANll. La ligne d'entrée pour le signal de propagation de report à 1 bit P [3] provenant du générateur (4GP) 4 est connectée à la seconde borne d'entrée de la porte ET ANll. La ligne d'entrée pour le signal de propagation de report à 1 bit P [7] provenant du générateur (4GPS) 14 est divisée en deux voies: l'une est connectée à la première borne d'entrée de la porte ET ANll et l'autre à la seconde borne d'entrée de la porte ET AN12. La ligne d'entrée pour le signal de génération de report à 1 bit G [3] provenant du générateur (4GP) 4 est connectée à la première borne d'entrée de la porte ET AN12. La ligne d'entrée pour le signal de génération/propagation de report à 1 bit G [7] provenant du générateur (4GPS) 14 est connectée à la 37 2745648 première borne d'entrée de la porte OU OR4. La ligne de sortie pour la porte ET 11 est connectée à la troisième borne d'entrée de la porte OU OR4. La ligne de sortie pour la porte ET AN12 est connectée à la seconde borne d'entrée de la porte OU OR4. La ligne de sortie pour la porte OU OR4 sort vers l'extérieur sous la forme c7. Dans l'additionneur CLA à octet du premier mode de réalisation, pour l'additionneur complet à 4 bits du second étage (ADDZ) 12, les circuits ajoutés constitués des portes ET AN8 à ANlO et des portes OU- EXCLUSIF EX4 à EX7 et de l'additionneur complet à 4 bits du premier étage (ADD) 2 correspondent au premier circuit d'opérations. L'ensemble des circuits constitué du générateur de signal de génération/propagation de report du premier étage (GP) 4, le circuit à lecture anticipée de report du premier étage (1CLA) 6-0, des parties comprenant les portes ET AN3 à AN6 et la porte OU OR2 du circuit logique (4GPS) 14, et le circuit à lecture anticipée de report du second étage (2CLA) 6-1 correspondent au second circuit d'opérations. L'additionneur complet à 4 bits du second étage (ADDZ) 12 correspond à l'additionneur complet à plusieurs bits. Les parties constituées des portes ET AN8 à AN10 et des portes OU-EXCLUSIF EX4 à EX7 dans le circuit logique (4GPS) 14 correspondent au générateur de signaux de sommation. Dans l'additionneur CLA à octet du premier mode de réalisation ayant cette construction, lorsque les signaux d'entrée à octet a7:O, b7:0 et le signal de report c-l provenant du chiffre inférieur sont entrés, l'additionneur complet à 4 bits du premier étage (ADD) 2 produit un signal de génération de report à 4 bits g3:0 et un signal de propagation de report p3:0, qui correspondent chacun aux 4 bits inférieurs a3:O, b3:0 des signaux d'entrée a7:0, b7:0, et commence l'addition complète en considération du signal de report c-1 pour les 4 bits inférieurs a3:0, b3:O. En parallèle avec ce processus, l'additionneur complet à 4 bits du second 38 2745648 étage (ADDZ) 12 produit un signal de génération de report g7:4 et un signal de propagation de report p7:4, qui correspondent chacun aux 4 bits supérieurs a7:4, b7:4 des signaux d'entrée a7:0, b7:0 et commence la production d'un signal de sommation temporaire sz7:4 après l'exécution de l'addition complète avec établissement du signal de report c-3 à O pour les 4 bits supérieurs a7:4, b7:4. En parallèle avec l'addition complète dans chacun des additionneurs complets à 4 bits (ADD, ADDZ) 2, 12, le générateur de signal de génération/propagation de report du premier étage (4GP) 4 produit un signal de génération de report à 1 bit G [3] et un signal de propagation de report P [3] sur la base du signal de report g3:0 et du signal de propagation de report p3:0 produits par l'additionneur complet à 4 bits (4DD) 2, et les parties constituées des portes ET AN3 à AN6 et de la porte OU OR2 dans le circuit logique du second étage (4GPS) 14 produisent un signal de génération de report à 1 bit G [7] et un signal d propagation de report p [7] sur la base du signal de génération de report g7:4 et du signal de propagation de report p7:4 produits par l'additionneur complet à 4 bits (ADDZ) 12. Le circuit à lecture anticipée de report du premier étage (1CLA) 6- 0 produit un signal de report c3 sur la base du signal de génération de report à 1 bit G [3] et du signal de propagation de report P [3] produits par le générateur de signal de génération/ propagation de report du premier étage (4GP) 4 et 1 signal de report c-l entré à partir de l'extérieur. Le circuit à lecture anticipée de report du second étage (2CLA) 6-1 produit un signal de report c7 sur la base du signal de génération de report à 1 bit G [3] et du signal de propagation de report P [3] produits par le générateur de signal de génération/propagation de report du premier étage (4GP) 4, le signal de génération de report à 1 bit G [7] et le signal de propagation de report P [7] produits par le circuit logique du second 39 2745648 étage (4GPS) 14, et le signal de report c-l entré depuis l'extérieur. Ensuite, les parties constituées des portes ET AN8 à ANlO et des portes OU-EXCLUSIF EX4 à EX7 dans le circuit logique (4GPS) 14 exécute l'équation (16) à partir du signal de sommation temporaire sz7:4 produit par l'additionneur complet à 4 bits du second étage (ADDZ) 12 et du signal de report c3 produit par le circuit à lecture anticipée de report du premier étage (1CLA) 6-O pour chaque bit du signal de sommation temporaire sz7:4, et de ce fait sort un signal de sommation temporaire s7:4 des bits supérieurs a7:4, b7:4. Etant donné que l'addition complète des bits inférieurs a3:0, b3:0 a déjà été achevée dans l'additionneur complet à 4 bits du premier étage (ADD) 2 à l'instant o le signal de sommation vraie s7:4 est sorti du circuit logique (4GPS) 14. A cet instant, les opérations d'addition pour les signaux d'entrée à octet a7:O, b7:O sont achevées. Comme on l'a mentionné ci-dessus, dans l'additionneur CLA à octet du premier mode de réalisation, l'additionneur complet à 4 bits du second étage (ADDZ) 12 auquel sont appliqués les 5 bits supérieurs a7:4, b7:4 des signaux d'entrée a, b produit un signal de sommation temporaire sz7:4 résultant de l'addition des bits supérieurs a7:4, b7:4 avec établissement à zéro du signal de report c3 provenant du chiffre inférieur. De plus, les parties constituées des portes ET AN8 à ANlO et des portes OU-EXCLUSIF EX4 à EX7 dans le circuit logique (4GPS) 14 produisent un signal de sommation vraie s7:4 en exécutant l'équation (16) ci- dessus pour chaque bit du signal de sommation temporaire sz7:4. En conséquence, selon l'additionneur CLA à octet du premier mode de réalisation, il est possible de produire au préalable un signal de sommation temporaire sz7:4 par l'additionneur complet à 4 bits du second étage (ADDZ) 12 alors qu'un signal de report c3 2745648 provenant du circuit à lecture anticipée de report du premier étage (1CLA) 6-0 n'est pas encore déterminé. Après la détermination du signal de report c3, un signal de sommation vraie s7:4 peut être généré par la seule exécution de l'équation (16) ci-dessus par les circuits constitués des portes ET AN8 à ANlO et des portes OU- EXCLUSIF EX4 à EX7. En conséquence, le temps de génération d'un signal de sommation à octet s7:0 peut être raccourci par rapport à la structure dans laquelle un additionneur complet à 4 bits (ADD) 30-1 commence l'addition complète après la détermination d'un signal de report c3 provenant du chiffre inférieur comme l'additionneur CLA à octet classique qu'on a représenté en figure 10. Second mode de réalisation. On décrira maintenant, en liaison avec la figure 8, un second mode de réalisation de la présente invention qui est appliqué à un additionneur CLA de 32 bits. La figure 8 est un schéma sous forme de blocs du circuit à lecture anticipée de report de 32 bits de ce second mode de réalisation. Comme représenté en figure 8, l'additionneur CLA à 32 bits du second mode de réalisation, par contraste avec l'additionneur CLA à 32 bits classique qu'on a représenté en figure 10, comporte l'additionneur complet à 4 bits (ADDZ) 12 de la figure 5 et des blocs de circuits (c'est-à-dire des blocs de circuits ayant chacun la même structure que le bloc 20 enfermé par la ligne en trait mixte de la figure 1) 20-0, 20-1,.... -7 comprenant le circuit logique (4GPS) 14 de la figure 6 à la place de chacun des additionneurs complets à 4 bits (ADD) 30-0 à 30-7 et des huit blocs de circuits (c'est-à-dire les blocs ayant chacun la même structure que le bloc enfermé par la ligne à trait mixte de la figure 1) comprenant chaque générateur de signal de génération/propagation de report (4GP) 32-0 à 32-7. 41 2745648 En figure 8, le circuit à lecture anticipée de report (1CLA) des cinquième étage 6-4 a la même structure que le circuit à lecture anticipée de report du premier étage (1CLA) 6-0 de la figure 4, et le circuit à lecture anticipée de report du sixième étage (2CLA) 6-5 a la même structure que le circuit à lecture anticipée de report du second étage (2CLA) 6-1 de la figure 7. Les circuits à lecture anticipée de report des troisième et septième étages (3CLA) 6-2, 6-6 et le circuit à lecture anticipée de report des quatrième et huitième étages (4CLA) 6-3, 6-7 servent également à l'exécution de l'équation générale (7) qu'on a mentionnée antérieurement. Les composants du circuit CLA à 32 bits du second mode de réalisation sont connectés de la manière suivante. Les lignes d'entrée pour les 4 bits a3:O, b3:O du signal d'entrée a31:O, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADDZ. 4GPS) 20-0. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 20-0 comporte deux lignes: l'une sort vers l'extérieur sous la forme s3:0, et l'autre est connectée à la multitude de circuits à lecture anticipée de report (1CLA, 2CLA, 3CLA, 4CLA) 6-0, 6-1, 6-2, 6-3 sous forme d'un signal de génération de report à 1 bit G [3] et d'un signal de propagation de report P [3]. La ligne de sortie pour le signal de report c-1 est également connectée au circuit à lecture anticipée de report (1CLA) 6-0. La ligne d'entrée pour le signal de report entré de l'extérieur c-l est connectée au circuit (1CLA) 6-0 et à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-0. La ligne de sortie pour le signal de report c3 provenant de l'additionneur (1CLA) 6-0 est connectée à l'additionneur complet à 4 bits et au circuit logique du second étage (ADDZ.4GPS) 20-1. Les lignes d'entrée pour les 4 bits a7:4, b7:4 des signaux d'entrée a31:O, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique 42 2745648 (ADDZ.4GPS) 20-1. La ligne de sortie pour l'addition- neur complet à 4 bits et le circuit logique (ADDZ.4GPS) -1 comporte deux lignes: l'une est sortie vers l'extérieur sous la forme s7:4, et l'autre est connectée à la multitude d'additionneurs à lecture anticipée de report (2CLA, 3CLA, 4CLA) 6-1, 6-2, 6-3 sous forme d'un signal de génération de report à 1 bit G [7] et d'un signal de propagation de report à 1 bit P [7]. La ligne d'entrée pour le signal de report entré de l'extérieur c-l est connectée au circuit (2CLA) 6-1. La ligne de sortie pour le signal de report c7 provenant du circuit (2CLA) 6-1 est connectée à l'additionneur complet à 4 bits et au circuit logique du troisième étage (ADDZ.4GPS) 20-0. Les lignes d'entrée pour les 4 bits all:8, bll:8 des signaux d'entrée a31:O, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-2. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 20-2 comporte deux lignes: l'une est sortie vers l'extérieur sous la forme s11:8, et l'autre est connectée à la multitude d'additionneurs à lecture anticipée de report (3CLA, 4CLA) 6-2, 6-3 comme signal de génération de report à 1 bit G [11] et signal de propagation de report à 1 bit P [11]. La ligne d'entrée pour le signal de report entré de l'extérieur c-l est connectée au circuit (3CLA) 6-2. La ligne de sortie pour le signal de report cll provenant du circuit (3CLA) 6-2 est connectée à l'additionneur complet à 4 bits et au circuit logique du quatrième étage (ADDZ, 4GPS) 20-3. Les lignes d'entrée pour les 4 bits a15:12, b15:12 des signaux d'entrée a31:0, b31:0 sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-3. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 20-3 comporte deux lignes: l'une est sortie vers l'extérieur sous la forme s15:12, et l'autre est connectée aux 43 2745648 additionneurs à lecture anticipée de report (4CLA) 6-3 sous forme d'un signal de génération de report à 1 bit G [15] et d'un signal de propagation de report à 1 bit P [15]. La ligne d'entrée pour le signal de report entré de l'extérieur c-l est connectée au circuit à lecture anticipée de report (4CLA) 6-3. La ligne de sortie pour le signal de report c15 provenant du circuit à lecture anticipée de report (4CLA) 6-3 est connectée au circuit (1CLA) 6-4. D'une façon similaire, les lignes d'entrée pour les 4 bits a19:16, b19:16 du signal d'entrée a31:O, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADDZ, 4GPS) 20-4. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 20-4 comporte deux lignes: l'une est sortie vers l'extérieur sous la forme s19:16, et l'autre est connectée à la multitude d'additionneurs à lecture anticipée de report (lCLA, 2CLA, 3CLA, 4CLA) 6- 4, 6-5, 6-6, 6-7 sous la forme d'un signal de génération de report à 1 bit G [19] et d'un signal de propagation de report à 1 bit P [19]. La ligne d'entrée pour le signal de report c15 provenant du circuit (4CLA) 6-3 est connectée au circuit (1CLA) 6-4 et à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-4. La ligne de sortie pour le signal de report c19 provenant du circuit (1CLA) 6-4 est connectée à l'additionneur complet à 4 bits et au circuit logique du cinquième étage (ADDZ, 4GPS) 20-5. Les lignes d'entrée pour les 4 bits a23:20, b23:20 des signaux d'entrée a31:0, b31:0 sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-5. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 20-5 comporte deux lignes: l'une est sortie vers l'extérieur sous la forme s23:0, et l'autreest connectée à la multitude d'additionneurs à lecture anticipée de report (2CLA, 3CLA, 4CLA) 6-5, 6-6, 6-7 sous la forme d'un signal de génération de report à 1 bit G [23] et d'un 44 2745648 signal de propagation de report à 1 bit P [23]. La ligne d'entrée pour le signal de report c15 provenant de l'additionneur (4CLA) 6-3 est connectée à l'additionneur (2CLA) 6-5. La ligne de sortie pour le signal de report c23 provenant du circuit (2CLA) 6-5 est connectée à l'additionneur complet à 4 bits et au circuit logique du sixième étage (ADDZ.4GPS) 20-6. Les lignes d'entrée pour les 4 bits a27:24, b27:24 des signaux d'entrée a31:0, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-6. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 20-6 comporte deux lignes: l'une est sortie vers l'extérieur sous la forme s27:24, et l'autre est connectée à la multitude d'additionneurs à lecture anticipée de report (3CLA, 4CLA) 6-6, 6-7 sous la forme d'un signal de génération de report à 1 bit G [27] et d'un signal de propagation de report à 1 bit P [27]. La ligne d'entrée pour le signal de report c15 provenant de l'additionneur (4CLA) 6-3 est connectée à l'additionneur (3CLA) 6-6. La ligne de sortie pour le signal de report c27 provenant du circuit (3CLA) 6-6 est connectée à l'additionneur complet à 4 bits et au circuit logique du septième étage (ADDZ.4GPS) 20-7. La ligne de sortie pour le signal de report c23 provenant du circuit (2CLA) 6-5 est connectée au circuit (3CLA) 6-6. Les lignes d'entrée pour les 4 bits a31:28, b31:28 des signaux d'entrée a31:O, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-7. La ligne de sortie pour l'addition- neur complet à 4 bits et le circuit logique (ADDZ.4GPS) -7 comporte deux lignes: l'une est sortie vers l'extérieur sous la forme s31:28, et l'autre est connectée aux additionneurs à lecture anticipée de report (4CLA) 6-7 sous la forme d'un signal de génération de report à 1 bit G [31] et d'un signal de propagation de report à 1 bit P [31]. La ligne de sortie pour le signal de report c15 provenant de l'additionneur 2745648 (4CLA) 6-3 est connectée au circuit (4CLA) 6-7. La ligne de sortie pour le signal de report c31 provenant du circuit (4CLA) 6-6 est connectée vers l'extérieur. De plus, dans l'additionneur CLA à 32 bits du second mode de réalisation ayant la construction ci- dessus, un signal de sommation est produit plus rapidement par l'action de l'additionneur complet à 4 bits (ADDZ) 12 dans chacun des blocs de circuits 20-0 à -7 et du circuit constitué des portes ET AN8 à ANlO et des portes OU-EXCLUSIF EX4 à EX7 dans le circuit logique (4GPS) 14 après détermination des signaux de report (cl, c3, c7, cll, c15, c19, c23, c27) provenant du chiffre le plus bas. Par conséquent, le temps de l'opération d'addition peut être raccourci. Troisième mode de réalisation. On décrira, en liaison avec la figure 9, un additionneur CLA à 32 bits du troisième mode de réalisation de la présente invention. La figure 9 est un schéma sous forme de blocs de l'additionneur à lecture anticipée de report de 32 bits du troisième mode de réalisation. L'additionneur CLA à 32 bits du troisième mode de réalisation, par contraste avec l'additionneur CLA à 32 bits classique qu'on a représenté en figure 10, comporte l'additionneur complet à 4 bits (ADDZ) 12 de la figure 5 et des blocs de circuits 20-4 à 20-7 constitués du circuit logique (4GPS) 14 de la figure 6 à la place des 4 additionneurs complets à 4 bits (ADD) 30-4 à 30-7 auxquels sont appliqués 16 bits supérieurs a31:6, b31:6 des signaux d'entrée a31:O, b31:O et de quatre blocs de circuits constitués de chacun des générateurs de signal de génération/propagation de report (4GP) 32-4 à 32-7 leur correspondant. Ici, en figure 9, les caractères de référence 10-0, 10-1,... 10-3 indiquent les blocs de circuit ayant la même structure que le bloc de circuits contenu dans la ligne à trait mixte de la figure 1. Par conséquent, les parties correspondant aux 16 bits inférieurs a15:0, b15:0 des signaux d'entrée a31:0, 46 2745648 b31:O sont similaires aux parties classiques qu'on représente en figure 10. Les composants du circuit CLA à 32 bits du troisième mode de réalisation sont connectés de la manière suivante. Les lignes d'entrée pour les 4 bits a3:0, b3:0 du signal d'entrée a31:0, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADD.4GP) 10-0. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 10-0 comporte deux lignes: l'une sort vers l'extérieur sous la forme s3:0, et l'autre est connectée à la multitude de circuits à lecture anticipée de report (1CLA, 2CLA, 3CLA, 4CLA) 6-0, 6-1, 6-2, 6-3 sous forme d'un signal de génération de report à 1 bit G [3] et d'un signal de propagation de report à 1 bit P [3]. La ligne de sortie pour le signal de report entré de l'extérieur c-l est connectée au circuit à lecture anticipée de report (1CLA) 6-0 et à l'additionneur complet à 4 bits et au circuit logique (ADD.4GP) 10- 0. La ligne de sortie pour le signal de report c3 provenant de l'additionneur (1CLA) 6-0 est connectée à l'additionneur complet à 4 bits et au circuit logique du premier étage (ADD.4GP) 10-1. Les lignes d'entrée pour les 4 bits a7:4, b7:4 des signaux d'entrée a31:0, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADD.4GP) 10-1. La ligne de sortie de l'additionneur complet à 4 bits et du circuit logique (ADD.4GP) 10-1 comporte deux lignes: l'une sort vers l'extérieur sous la forme s7:4, et l'autre est connectée à la multitude d'additionneurs (2CLA, 3CLA, 4CLA) 6-1, 6-2, 6-3 sous la forme d'un signal de génération de report de 1 bit G [7] et d'un signal de propagation de report de 1 bit P [7]. La ligne d'entrée pour le signal de report entré de l'extérieur c- l est connectée au circuit (2CLA) 6-1. La ligne de sortie pour le signal de report c7 provenant du circuit (2CLA) 6-1 est connectée à 47 2745648 l'additionneur complet à 4 bits et au circuit logique du second étage (ADD.4GP) 10-2. Les lignes d'entrée pour les 4 bits all:8, bll:8 des signaux d'entrée a31:O, b31:0 sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADD.4GP) 10-2. La ligne de sortie pour l'addition- neur complet à 4 bits et le circuit logique (ADD.4GP) -2 comporte deux lignes: l'une est sortie vers l'extérieur sous la forme s11:8, et l'autre est connectée à la multitude d'additionneurs (3CLA, 4CLA) 6- 2, 6-3 sous la forme d'un signal de génération de report à 1 bit G [11] et d'un signal de propagation de report à 1 bit P [11]. La ligne d'entrée pour le signal de report entré de l'extérieur c- l est connectée au circuit (3CLA) 6-2. La ligne de sortie pour le signal de report cll provenant du circuit (3CLA) 6-2 est connectée à l'additionneur complet à 4 bits et au circuit logique du troisième étage (ADD.4GP) 10-3. Les lignes d'entrée pour les 4 bits a15:12, b15:12 des signaux d'entrée a31:0, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADD.4GP) 10-3. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADD.4GP) 10-3 comporte deux lignes: l'une sort vers l'extérieur sous la forme s15:12, et l'autre est connectée aux additionneurs (4CLA) 6-3 sous la forme d'un signal de génération de report à 1 bit G [15] et d'un signal de propagation de report à 1 bit P [15]. La ligne de sortie pour le signal de report entré de l'extérieur c-l est connectée à l'additionneur (4CLA) 6-3. La ligne de sortie pour le signal de report c15 provenant de l'additionneur (4CLA) 6-3 est connectée à l'additionneur complet à 4 bits et au circuit logique du circuit (lCLA) 6-4. D'une façon similaire, les lignes d'entrée pour les 4 bits a19:16, b19:16 de deux signaux d'entrée a31:0, b31:O sont connectées à l'additionneur complet à 48 2745648 4 bits et au circuit logique (ADDZ, 4GPS) 20-4. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 20-4 comporte deux lignes: l'une sort vers l'extérieur sous la forme s19:16, et l'autre est connectée à la multitude d'additionneurs (1CLA, 2CLA, 3CLA, 4CLA) 6-4, 6-5, 6-6, 6-7 sous la forme d'un signal de génération de report à 1 bit G [19] et d'un signal de propagation de report à 1 bit P [19]. La ligne d'entrée pour le signal de report c15 provenant du circuit (4CLA) 6-3 est connectée au circuit (1CLA) 6- 4 et à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-4. La ligne de sortie pour le signal de report c19 provenant du circuit (1CLA) 6-4 est connectée à l'additionneur complet à 4 bits et au circuit logique du cinquième étage (ADDZ, 4GPS) 20-5. Les lignes d'entrée pour les 4 bits a23:20, b23:20 des signaux d'entrée a31:O, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-5. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 20-5 comporte deux lignes: l'une sort vers l'extérieur sous la forme s23:0, et l'autre est connectée à la multitude d'additionneurs (2CLA, 3CLA, 4CLA) 6-5, 6-6, 6-7 sous la forme d'un signal de génération de report à 1 bit G [23] et d'un signal de propagation de report à 1 bit P [23]. La ligne d'entrée pour le signal de report c15 provenant de l'additionneur (4CLA) 6-3 est connectée à l'additionneur (2CLA) 6-5. La ligne de sortie pour le signal de report c23 provenant du circuit (2CLA) 6-5 est connectée à l'additionneur complet à 4 bits et au circuit logique du sixième étage (ADDZ.4GPS) 20-6. Les lignes d'entrée pour les 4 bits a27:24, b27:24 des signaux d'entrée a31:0, b31:0 sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-6. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 20-6 comporte deux lignes: l'une sort vers l'extérieur sous la forme s27:24, et l'autre est connectée à la multitude 49 2745648 d'additionneurs (3CLA, 4CLA) 6-6, 6-7 sous la forme d'un signal de génération de report de 1 bit G [27] et d'un signal de propagation de report à 1 bit P [27]. La ligne d'entrée pour le signal de report c15 provenant de l'additionneur (4CLA) 6-3 est connectée au circuit (3CLA) 6-6. La ligne de sortie pour le signal de report c27 provenant du circuit (3CLA) 6-6 est connectée à l'additionneur complet à 4 bits et au circuit logique du septième étage (ADDZ.4GPS) 20-7. Les lignes d'entrée pour les 4 bits a31:28, b31:28 des signaux d'entrée a31:0, b31:O sont connectées à l'additionneur complet à 4 bits et au circuit logique (ADDZ.4GPS) 20-7. La ligne de sortie pour l'additionneur complet à 4 bits et le circuit logique (ADDZ.4GPS) 20-7 comporte deux lignes: l'une sort vers l'extérieur sous la forme s31:28, et l'autre est connectée aux additionneurs (4CLA) 6-7 sous la forme d'un signal de génération de report de 1 bit G [31] et d'un signal de propagation de report à 1 bit P [31]. La ligne d'entrée pour le signal de report c15 provenant de l'additionneur (4CLA) 6-3 est connectée à l'additionneur (4CLA) 6-7. La ligne d'entrée pour le signal de report C15 provenant de l'additionneur (4CLA) 6-3 est connectée à l'additionneur (2CLA) 6-5. La ligne de sortie pour le signal de report c23 provenant du circuit (2CLA) 6-5 est connectée à l'additionneur complet à 4 bits et au circuit logique du sixième étage (ADDZ.4GPS) 20-6. La ligne d'entrée pour le signal de report c15 provenant de l'additionneur (4CLA) 6-3 est connectée à l'additionneur (2CLA) 6-5. La ligne de sortie pour le signal de report c23 provenant du circuit (2CLA) 6-5 est connectée à l'additionneur complet à 4 bits et au circuit logique du sixième étage (ADDZ.4GPS) -6. La ligne d'entrée pour le signal de report c15 provenant de l'additionneur (4CLA) 6-3 est connectée à l'additionneur (2CLA) 6-5. La ligne de sortie pour le signal de report c23 provenant du circuit (2CLA) 6-5 est connectée à l'additionneur complet à 4 bits et le 2745648 circuit logique du sixième étage (ADDZ.4GPS) 20-6 sort vers l'extérieur. En bref, comme on l'a décrit ci-dessus, le bloc de circuits 20 constitué de l'additionneur complet à 4 bits (ADDZ) 12 et du circuit logique (4GPS) 14 est avantageux en ce sens qu'un signal de sommation peut être produit après qu'il y ait eu détermination du signal de report à partir du chiffre inférieur sans exécuter une addition complète. Dans l'additionneur CLA de ce type, la production (détermination) d'un signal de report correspondant à un chiffre supérieur des signaux d'entrée a, b a tendance à être davantage retardée. Par conséquent, dans l'additionneur CLA à 32 bits du troisième mode de réalisation, les huit blocs de circuits 10 ne sont pas remplacés par le bloc de circuits 20 comme différence avec le second mode de réalisation ci-dessus. Dans l'additionneur CLA à 32 bits du troisième mode de réalisation quatre blocs de circuits supérieurs 10 correspondant aux 16 bits supérieurs a31:16, b31:16 des signaux d'entrée a31:0, b31:O sont remplacés par le bloc de circuits 20. Selon cet additionneur à 32 bits du troisième mode de réalisation, le temps d'une opération d'addition peut être raccourci tout en maintenant à un minimum la plus grande quantité des circuits qui est due à l'addition du bloc de circuits 20, c'est-à-dire des circuits constitués des portes ET AN8 à ANlO et des portes OU- EXCLUSIF EX4 à EX7. * Dans l'additionneur CLA à 32 bits du troisième mode de réalisation, bien que le bloc de circuits 20 soit utilisé pour la partie correspondant aux 16 bits supérieurs a31:16, b31:16 des signaux d'entrée a31:O, b31:0, le bloc de circuits 20 peut être employé dans les parties o le temps des opérations se traduit par un retard si l'addition complète est exécutée après la détermination d'un signal de report provenant du chiffre inférieur. En conséquence, les parties ci-dessus peuvent être choisies de manière 51 2745648 appropriée en fonction de la structure de l'ensemble de l'additionneur. De plus, dans chacun des additionneurs CLA des premier à troisième modes de réalisation, une addition est exécutée en divisant les signaux d'entrée a, b en des groupes ayant chacun 4 bits. Le nombre des bits pour chaque groupe peut être différent de 4. La présente invention n'est pas limité aux exemples de réalisation qui viennent d'être décrits, elle est également susceptible de modifications et de variantes qui apparaîtront à l'homme de l'art. 52 2745648 REVENDICATIONS 1 - Circuit d'opérations logiques, caractérisé en ce qu'il comprend: - un additionneur complet à plusieurs bits pour entrer deux signaux d'entrée à plusieurs bits devant être ajoutés, et pour produire un signal de génération de report qui est une logique ET des deux bits de chaque chiffre et un signal de propagation de report qui est un OU-EXCLUSIF des deux bits de chaque chiffre des signaux d'entrée, et pour ajouter les signaux d'entrée sur l'hypothèse qu'un report au chiffre le plus bas des signaux d'entrée n'est pas présent et pour sortir le résultat de l'addition sous forme de signal de sommation temporaire; et - un générateur de signal de sommation pour entrer le signal de sommation temporaire et le signal de propagation produits par l'additionneur complet à plusieurs bits, et un signal de report d'un chiffre inférieur au chiffre le plus bas des deux signaux d'entrée, et pour produire une logique ET à partir d'un bit plus bas qu'un bit qui correspond au bit de sommation temporaire à l'intérieur du signal de propagation de report vers le bit le plus bas, une logique ET avec un signal de report du chiffre inférieur, et un OU-EXCLUSIF avec le signal de sommation temporaire, et pour sortir le OU-EXCLUSIF comme signal de sommation en ajoutant les signaux d'entrée avec les signaux de report. 2 - Additionneur à lecture anticipée de report comprenant plusieurs premiers circuits d'opérations prévus pour chaque groupe qui est obtenu en divisant deux signaux d'entrée à plusieurs bits devant être ajoutés pour donner plusieurs bits prédéterminés, les premiers circuits d'opérations servant à entrer les signaux d'entrée d'un groupe correspondant et un signal de report provenant d'un chiffre plus bas que le chiffre le plus bas des signaux d'entrée pour produire un signal 53 2745648 de sommation en ajoutant les signaux d'entrée avec le signal de report, et pour produire un signal de génération de report qui est la logique ET des deux bits de chaque chiffre et un signal de propagation de report qui est un OU-EXCLUSIF des deux bits de chaque chiffre pour chaque chiffre des signaux d'entrée; et - un second circuit d'opérations pour produire le signal de report devant être entré dans chaque premier circuit d'opérations autre que le premier circuit d'opérations correspondant au groupe du chiffre le plus bas du signal de report entré dans le premier circuit d'opérations qui correspond au groupe du chiffre le plus bas à l'intérieur dudit groupe, le signal de génération de report et le signal de propagation de report produits par chaque premier circuit d'opérations, et pour sortir le signal de report produit vers le premier circuit d'opérations correspondant, o le premier circuit d'opérations comprend un circuit d'opérations logiques selon la revendication 1. 3 - Additionneur à lecture anticipée de report, caractérisé en ce qu'il comprend plusieurs premiers circuits d'opérations fournis pour chaque groupe qui est obtenu en divisant deux signaux d'entrée à plusieurs bits devant être ajoutés en plusieurs bits prédéterminés, les premiers circuits d'opérations servant à entrer les signaux d'entrée d'un groupe correspondant et un signal de report d'un chiffre inférieur au chiffre le plus bas des signaux d'entrée et pour produire un signal de sommation en ajoutant les signaux d'entrée avec le signal de report, et pour produire un signal de génération de report qui est un ET logique des deux bits de chaque chiffre et un signal de propagation de report qui est un OU-EXCLUSIF des deux bits de chaque chiffre pour chaque chiffre des signaux d'entrée; et - un second circuit d'opérations pour produire le signal de report devant être entré dans chaque premier circuit d'opérations autre que le premier 54 2745648 circuit d'opérations correspondant au groupe du chiffre le plus bas à partir du signal de report entré dans le premier circuit d'opérations correspondant au groupe du chiffre le plus bas à l'intérieur de ce groupe, le signal de génération de report et le signal de propagation de report produits par chaque premier circuit d'opérations, et pour sortir le signal de report produit vers le premier circuit d'opérations correspondant, o un nombre prédéterminé des premiers circuits d'opérations à l'intérieur de la multitude de premiers circuits d'opérations comprend un circuit d'opérations logiques selon la revendication 1; - d'autres premiers circuits d'opérations parmi la multitude des premiers circuits d'opérations comprenant le second additionneur complet à plusieurs bits pour entrer les deux signaux d'entrée et le signal de report et pour produire le signal de génération de report, le signal de propagation de report, et le signal de sommation; et - le circuit d'opérations logiques selon la revendication 1, étant construit de manière à recevoir un signal d'entrée d'un chiffre plus haut qu'un signal d'entrée appliqué aux autres premiers circuits d'opérations. 4 - Circuit d'opérations logiques, caractérisé en ce qu'il comprend: - un additionneur complet à plusieurs bits pour entrer deux signaux d'entrée à plusieurs bits devant être ajoutés, et pour produire un signal de génération de report qui est un ET logique des deux bits de chaque chiffre et un signal de propagation de report qui est un OU logique des deux bits de chaque chiffre des signaux d'entrée, et pour additionner les signaux d'entrée selon l'hypothèse qu'un report au chiffre le plus bas des signaux d'entrée n'est pas présent et pour sortir le résultat de l'addition comme signal de sommation temporaire; et 2745648 - un générateur de signal de sommation fourni en correspondance avec l'additionneur complet à plusieurs bits pour entrer le signal de sommation temporaire et le signal de propagation produits par l'additionneur complet à plusieurs bits, et un signal de report d'un chiffre plus bas que le chiffre le plus bas des deux signaux d'entrée, et pour produire un ET logique entre un bit plus bas que le bit qui correspond au bit de sommation temporaire à l'intérieur du signal de propagation de report et le bit le plus bas, un ET logique avec un signal de report dudit chiffre plus bas, et un OU-EXCLUSIF avec le signal de sommation temporaire, et pour sortir le OU-EXCLUSIF comme signal de sommation en ajoutant les signaux d'entrée avec les signaux de report. - Additionneur à lecture anticipée de report, caractérisé en ce qu'il comprend plusieurs premiers circuits d'opérations prévus pour chaque groupe qui est obtenu en divisant deux signaux d'entrée à plusieurs bits devant être ajoutés en plusieurs bits prédéterminés, les premiers circuits d'opérations servant à entrer les signaux d'entrée d'un groupe correspondant et un signal de report d'un chiffre plus bas que le chiffre le plus bas des signaux d'entrée et pour produire un signal de sommation en ajoutant les signaux d'entrée avec le signal de report, et pour produire un signal de génération de report qui est un ET logique des deux bits de chaque chiffre et un signal de propagation de report qui est un OU-EXCLUSIF des deux bits de chaque chiffre pour chaque chiffre des signaux d'entrée; et - un second circuit d'opérations prévu pour chaque groupe à leur circuit du premier circuit d'opérations pour entrer le signal de report devant être entré dans chaque premier circuit d'opérations correspondant au groupe du chiffre le plus bas du signal de report entré dans le premier circuit d'opérations correspondant au groupe du chiffre le plus bas à 56 2745648 l'intérieur de ce groupe, le signal de génération de report et le signal de propagation de report produits par chaque premier circuit d'opérations, et pour sortir le signal de report produit dans le premier circuit d'opérations correspondant, o le premier circuit d'opérations comprend un circuit d'opérations logiques selon la revendication 4. 6 - Additionneur à lecture anticipée de report, comprenant une multitude de premiers circuits d'opérations prévus pour chaque groupe qui est obtenu en divisant deux signaux d'entrée à plusieurs bits devant être ajoutés en plusieurs bits prédéterminés, les premiers circuits d'opérations servant à entrer les signaux d'entrée d'un groupe correspondant et un signal de report provenant d'un chiffre plus bas que le chiffre le plus bas des signaux d'entrée et pour produire un signal de sommation en additionnant des signaux d'entrée avec le signal de report, et pour produire un signal de génération de report qui est un ET logique des deux bits de chaque chiffre et un signal de propagation de report qui est un OU-EXCLUSIF des deux bits de chaque chiffre pour chaque chiffre des signaux d'entrée; et un second circuit d'opérations prévu pour chaque groupe à la sortie du premier circuit d'opérations pour entrer une somme logique du signal de report devant être entré dans chaque premier circuit d'opérations correspondant au groupe du chiffre le plus bas du signal de report entré dans le premier circuit d'opérations qui correspond au groupe de chiffre le plus bas à l'intérieur de ce groupe, le signal de génération de report, et le signal de propagation de report produits par chaque premier circuit d'opérations, et pour sortir le signal de report produit pour l'appliquer au premier circuit d'opérations correspondant, o un nombre prédéterminé des premiers circuits d'opérations à l'intérieur de la multitude des premiers circuits d'opérations comprend un circuit d'opérations logiques selon la revendication 4; 57 2745648 - d'autres premiers circuits d'opérations parmi la multitude de premiers circuits d'opérations comprenant le second additionneur complet à plusieurs bits pour entrer les deux signaux d'entrée et le signal de report et pour produire le signal de génération de report, le signal de propagation de report, et le signal de sommation; et - le circuit d'opérations logiques selon la revendication 4, étant construit de manière à recevoir un signal d'entrée d'un bit plus haut qu'un signal d'entrée appliqué aux autres premiers circuits d'opérations.