Brevet FR2735904A1 — publié le 19961227

PROCEDE DE REALISATION D'UN SEMI-CONDUCTEUR AVEC UNE ZONE FORTEMENT DOPEE SITUEE ENTRE DES ZONES FAIBLEMENT DOPEES, POUR LA FABRICATION DE TRANSISTORS DESCRIPTION Domaine technique La présente invention concerne un procédé de réalisation d'un substrat semi-conducteur comportant une première, une deuxième et une troisième zones dopées juxtaposées, la première zone étant située entre la deuxième et la troisième zone et présentant une concentration moyenne de dopage supérieure à celle des deuxième et troisième zones. L'invention trouve des applications dans les domaines de la microélectronique concernant la réalisation de circuits intégrés, et de transistors. Elle s'applique en particulier à la fabrication de transistors de type MOS (Metal Oxide Semiconductor), de structures de type CMOS (Complementary Metal Oxide Semiconductor), de transistors de type MIS, de transistors à effet de champ à jonction (JFET), et de transistors bipolaires. Etat de la technique antérieure Les performances en vitesse des circuits intégrés et des transistors, qui conditionnent aussi la bande passante en fréquences de ces dispositifs, dépendent notamment du courant que ceux-ci sont capables de délivrer, et de leur capacité de charge. On entend par capacité de charge une capacité électrique comportant des capacités parasites de trois types différents. La capacité de charge comporte tout d'abord une capacité d'entrée intrinsèque de la (ou des) grille(s) active(s) du transistor ou du circuit intégré. Elle comporte ensuite une capacité parasite 2 2735904 due aux lignes de connexion des composants, aux interconnexions entre les différentes parties des circuits et, pour les transistors, aux recouvrements des source et drain par la grille. La capacité de charge comporte enfin une capacité parasite due aux jonctions entre d'une part, la source et le drain des transistors et d'autre part les caissons du substrat dans lesquels sont réalisés ces transistors. L'importance relative de la capacité de charge et de ses différentes composantes était faible devant celle de la capacité d'entrée intrinsèque des circuits ou assemblages anciens dont la dimension typique des composants était supérieure au micromètre. A l'heure actuelle, avec la diminution de la taille des composants, l'importance relative des capacités parasites tend à augmenter. L'augmentation de la capacité parasite associée aux jonctions illustre cette tendance. En effet, un dopage toujours plus élevé des substrats, nécessaire pour éviter les problèmes de perçage dans les circuits miniaturisés, augmente la capacité parasite des jonctions qui peut représenter de % à 30% de la capacité de charge totale, selon le type de circuit. L'influence de cette capacité parasite sur les performances en vitesse des circuits est illustrée par exemple par le calcul du temps de multiplication simulé, avec un multiplieur de 16 bits par 16 bits de type CMOS 0,35pm. On constate dans cet exemple que lorsque les capacités parasites associées aux jonctions et aux lignes métalliques de connexion sont négligées, le temps de multiplication est de l'ordre de 4,6 ns. Par contre, lorsque les capacités parasites associées aux jonctions sont prises en compte, en négligeant les 3 2735904 autres capacités parasites, le temps de multiplication augmente et passe à 5,5 ns. Ainsi, la recherche de performances maximales en termes de vitesse des circuits conduit, d'une part, (comme indiqué ci-dessus) à augmenter le courant délivré par les transistors en réduisant, par exemple, les longueurs de leurs grilles et les épaisseurs des oxydes de grille, et d'autre part, à réduire les capacités parasites, notamment les capacités parasites des jonctions entre le caisson des transistors et les régions de source et de drain. Une technique connue pour réduire les capacités des jonctions consiste à effectuer des implantations ioniques de fortes concentration dans le canal des transistors, sous la grille. On peut se reporter à ce sujet, aux documents (1) et (2) référencés à la fin de la présente description. L'implantation ionique a pour but de réaliser un dopage du canal avec une forte concentration. Les figures 1 à 3 indiquent à titre d'illustration les différentes étapes de la fabrication d'un transistor d'une structure de type CMOS selon cette technique. Comme le montre la figure 1, on forme tout d'abord dans un substrat 10 un caisson 12 par une implantation ionique désignée par la référence 14. Dans le cas de l'exemple décrit, le caisson 12 est de type p pour la réalisation d'un élément de type NMOS. Lors de l'implantation d'ions conduisant à un dopage de type p, un masque de résine 16 permet de protéger les autres parties du substrat (non représentées) dans lesquelles on souhaite réaliser des caissons de type n. A la surface du substrat 10, le caisson 12 est délimité et isolé par des pavés d'oxyde de champ 18. Une deuxième implantation d'ions conduisant à un dopage de type p, désignée par la référence 20 sur 4 2735904 la figure 2 est effectuée de façon localisée dans une région correspondant au canal 22 du transistor NMOS. Lors de cette implantation un masque 24 protège les futures régions de source et de drain, ainsi que d'éventuels caissons voisins de type n non visibles sur la figure. Bien entendu, pour la réalisation de transistors de type PMOS, les implantations 14 et 20 sont remplacées par des implantations d'ions conduisant à un dopage de type n. Les masques 16 et 24 permettent alors de protéger des caissons voisins de type p lors de ces implantations. La fabrication se poursuit, comme le montre la figure 3 par la réalisation des sources, des drains et des grilles. Les sources 26 et les drains 28 sont réalisés par une implantation d'ions conduisant à un dopage de type n dans les caissons de type p et par une implantation d'ions conduisant à un dopage de type p dans les caissons de type n. Cette opération nécessite donc pour chaque type de transistor NMOS ou PMOS une étape de formation de masque et une étape d'implantation ionique. Ceci permet d'optimiser séparément la fabrication des transistors par rapport aux contraintes liées à la réalisation du caisson et celles liées à la forme et aux dimensions du canal. La technique décrite présente cependant un certain nombre de limitations liées pour l'essentiel au grand nombre d'étapes de fabrication, et notamment de formation de masques. Des difficultés apparaissent également en raison de l'alignement relativement critique entre la grille 30 et le canal 22. En effet, la précision de la superposition du motif de grille et du canal, ou du masque 24 définissant le canal, dépend essentiellement de l'outil de fabrication des transistors et donc de son prix. A titre d'exemple, le 2735904 décalage entre la grille 30 et le canal 22, désigné par D sur la figure 3, peut varier de 20% à 40% de la longueur de la grille. Un deuxième procédé de fabrication de transistors avec une capacité de charge réduite est décrit dans le document (3) référencé à la fin de la présente description. Selon ce document, la réduction des capacités des jonctions source/caisson et drain/caisson résulte de la formation du canal par épitaxie sélective après une implantation ionique de BF2. Le profil de dopage, relativement abrupt, présente une concentration maximum (N=1.0.1018) à une profondeur de 0,1 pm mesurée à partir de l'interface oxyde de grille-silicium. En dehors de cette région, la concentration de dopage est plus faible (1.0.1016). Ce procédé présente également un certain nombre de limitations. Parmi celles-ci on peut noter par exemple la création de défauts cristallins dans la zone de transition entre la région de silicium o est formé le transistor et les pavés d'oxyde de champ délimitant cette région. Par ailleurs, la mise en oeuvre du procédé est délicate. En particulier, le contrôle du dopage doit être très précis sous peine d'une dispersion importante des paramètres électriques des transistors réalisés. Enfin, la formation et la définition du canal par épitaxie sélective est une solution onéreuse pour la réalisation de dispositifs de type MOS. Dans un troisième procédé connu de réalisation de transistors avec des faibles capacités parasites, le canal est défini par une implantation d'ions lourds. On peut se reporter à ce sujet aux documents (4) et (5) référencés à la fin de la présente description. Conformément à ce procédé, le profil de dopage du canal des transistors est optimisé par une 6 2735904 implantation d'ions lourds tels que des ions d'indium pour des transistors du type NMOS et des ions d'antimoine pour les transistors de type PMOS. Ce procédé, plus simple à mettre en oeuvre que l'épitaxie sélective, comporte cependant des difficultés liées par exemple à l'activation de l'indium pour les fortes doses d'implantation. La présente invention a pour but de proposer un procédé simple permettant de réaliser des transistors avec des capacités parasites réduites associées aux jonctions source/caisson et drain/caisson, et ne présentant pas les limitations évoquées ci-dessus. Un but est également de proposer un transistor avec une concentration de dopage du caisson réduite dans les régions des jonctions source/caisson et drain/caisson. De façon plus générale, un but de l'invention est de proposer un procédé, de mise en oeuvre simple, permettant la réalisation dans un substrat d'une zone fortement dopée et intercalée entre des zones plus faiblement dopées, en mettant à profit les possibilités offertes par les implanteurs ioniques actuels qui permettent d'implanter des ions avec un angle d'incidence important par rapport au substrat. Les documents (6), (7) et (8) référencés à la fin de la présente description permettent de mieux comprendre les techniques d'implantation ionique oblique, c'est- à-dire avec un angle d'inclinaison par rapport à la surface du substrat. Exposé de l'invention Pour atteindre les buts exposés ci-dessus, l'invention a de façon générale pour objet un procédé de réalisation d'un substrat semi-conducteur comportant une première, une deuxième et une troisième zones 7 2735904 dopées juxtaposées, la première zone étant située entre la deuxième et la troisième zones et présentant une concentration moyenne de dopage supérieure à celle des deuxième et troisième zones, caractérisé en ce que le procédé comporte les étapes suivantes: - première implantation oblique d'ions dans la première et la deuxième zone avec un premier angle d'implantation x, une première dose d'implantation D et une première énergie d'implantation E, un masque étant formé à la périphérie de la troisième zone en dehors des première, deuxième et troisième zones, ce masque présentant une épaisseur suffisante choisie en fonction du premier angle d'implantation a, de la première dose d'implantation D et de la première énergie d'implantation E pour protéger la troisième zone des ions de la première implantation, - deuxième implantation oblique d'ions dans les première et troisième zones avec un deuxième angle d'implantation a', une deuxième dose d'implantation D' et une deuxième énergie d'implantation E', un masque étant formé à la périphérie de la deuxième zone, en dehors des première, deuxième et troisième zones, le masque présentant une épaisseur suffisante, choisie en fonction du deuxième angle d'implantation, de la deuxième dose d'implantation D' et de la deuxième énergie d'implantation pour protéger la deuxième zone des ions de la deuxième implantation, les masques à la périphérie des deuxième et troisième zones, étant formés avant les première et deuxième implantations et les première et deuxième implantations étant effectuées avec des ions conduisant à un dopage d'un même type de conduction. On entend par angle d'implantation l'angle que forme la direction d'implantation des ions par rapport à la normale à la surface du substrat semi-conducteur. 8 2735904 Selon un aspect de l'invention, les masques formés à la périphérie des deuxième et troisième zones peuvent être réalisés simultanément. Ces masques peuvent en particulier être formés dans une même couche de résine. Par ailleurs, il est possible aussi de réaliser les première et deuxième implantations avec des angles de même ouverture et de signe opposé, et avec des énergies égales. Dans ce cas, les masques formés à la périphérie des zones d'implantation ont préférentiellement des épaisseurs identiques. comme indiqué plus haut, une des applications importantes de l'invention est la fabrication de composants de type CMOS. Les première, deuxième et troisième zones comportent alors respectivement le canal, la source et le drain d'un transistor. Dans une mise en oeuvre particulière préférée de l'invention, l'ouverture des angles d'implantation, l'énergie des implantations et la hauteur des masques peuvent être choisis de telle sorte que lors des première et deuxième implantations, les zones protégées par un masque présentent respectivement une longueur L1 mesurée à partir de pavés d'oxyde de champ délimitant le transistor, et les zones implantées présentent une longueur L2 telles que L2>L1, L1 et L2 étant mesurées dans une direction d'écoulement des porteurs électriques (électrons ou trous) dans le transistor. De même, l'ouverture des angles d'implantation, l'énergie des implantations et la hauteur des masques peuvent être choisies de telle sorte que la longueur Lc de la première zone, comportant le canal du transistor est supérieure à la longueur Lg d'une grille de ce transistor, les longueurs Lc et Lg étant mesurées dans un sens d'écoulement des porteurs dans le transistor. 9 2735904 D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre donnée à titre purement illustratif et non limitatif, en référence aux dessins annexés. Brève description des figures - les figures 1 à 3, déjà décrites, sont des coupes transversales d'une partie d'une structure de type CMOS, et en particulier NMOS illustrant un procédé connu pour la réalisation d'une structure ayant un dopage plus faible dans les régions source et drain que dans la région du canal, - les figures 4 et 5 sont des coupes transversales schématiques d'une partie d'un substrat, illustrant la formation dans ce substrat de zones dopées, conformément à la présente invention, - la figure 6 est une coupe schématique transversale d'un transistor réalisé conformément à l'invention à partir du substrat de la figure 5, - les figures 7 à 9 sont des coupes de parties de substrats semi-conducteurs traités conformément à l'invention, et illustrant le choix de paramètres d'implantation pour la mise en oeuvre du procédé de l'invention. Description détaillée de modes de mise en oeuvre de l'invention Comme le montre la figure 4, le procédé de l'invention comporte une première implantation d'ions 100 dans une partie 110, dite zone active, d'un substrat 120 dans laquelle on souhaite réaliser, par exemple un transistor d'un circuit de type CMOS. La partie 110 est délimitée par des pavés d'oxyde de champ 112. Dans le cas o, le substrat 120 est en silicium, il s'agit, par exemple, de pavés d'oxyde de silicium. 2735904 La première implantation est réalisée avec des ions conduisant à un dopage d'un premier type de conductivité avec un premier angle d'implantation a défini par rapport à la normale à la surface du substrat 120 et avec une première énergie d'implantation. Le dopage peut être du type p, pour la réalisation d'un transistor de type NMOS et de type n, pour la réalisation d'un transistor de type PMOS. La première implantation, ainsi que les étapes suivantes du procédé, peuvent concerner un seul, mais aussi de préférence une pluralité de transistors fabriqués simultanément. A titre d'exemple, on implante des ions de bore pour un transistor NMOS avec une dose de quelques 1012at/cm2 afin de former des régions dopées avec une concentration moyenne de quelques 1016at/cm3. La dose est déterminée en fonction de la longueur de grille à réaliser. Un masque 114, 115, avec une ouverture 116 en face de la région 110, est formé sur les pavés d'oxyde de champ 112. Dans le cas de la figure 4, les parties de masque 114 et 115 formées de part et d'autre à la périphérie de la région 110 sont réalisées simultanément dans une même couche de résine, et présentent donc une même épaisseur. Lors de la première implantation, la partie de masque 114 arrête les ions 100 dans une région 140 d'une longueur L1 mesurée à partir du bord de l'oxyde de champ 112, de sorte que l'implantation n'a lieu que dans une région 142 dont la longueur est désignée par L2 sur la figure. Les longueurs L1 et L2 sont considérées dans le plan de coupe des figures qui correspond sensiblement à la direction d'écoulement des porteurs électriques dans la structure finalement réalisée. On désigne aussi par Dc la distance séparant il 2735904 le bord de l'oxyde de champ tourné vers la région 140, et le bord du masque 114. Pour modifier et ajuster les longueurs L1 et L2, il est possible d'agir notamment sur la hauteur du masque. Comme le montre la figure 5, une deuxième implantation est, dans le cas de l'exemple décrit, réalisée avec un angle -a avec des ions 130 conduisant à un dopage du même type de conductivité, et avec une énergie identique à celle de la première implantation. A titre d'exemple, la deuxième implantation peut être effectuée avec des ions de bore pour un transistor NMOS avec une dose de quelques 1012at/cm2 pour former des régions dopées avec une concentration de quelques 1016at/cm3. Cette deuxième implantation peut être réalisée de façon simple en faisant pivoter le substrat dans le dispositif d'implantation d'un angle de 180 . Lors de la deuxième implantation, la partie de masque 115 joue un rôle comparable à celui de la partie de masque 114 lors de la première implantation. Le masque 115 arrête les ions d'implantation 130 dans une région 142. Les ions 130 peuvent par contre atteindre la région 140 qui était protégée par le masque 114 lors de la première implantation, ainsi qu'une région 144. La région 144, dont la longueur, considérée dans le plan de la figure, est désignée par Lc sur la figure 5 est une région qui a subi la première et la deuxième implantations d'ions. Elle n'a été protégée par aucune des parties de masque 114, 115. La concentration de dopage y est donc supérieure à celle des régions 140 et 142. Pour des raisons de symétrie respectée dans l'exemple de mise en oeuvre décrit, la région 142 présente également une longueur L1 mesurée à partir de l'oxyde de champ 112 qui la borde. On note également que les régions dopées 140 et 142 s'étendent sous les 12 2735904 pavés d'oxyde de champ, sur une certaine longueur. Par ailleurs, en raison du caractère oblique des implantations les interfaces entre les différentes zones dopées ont un profil biseauté. Les régions 140, 142 et 144 formées dans le substrat 120 peuvent servir, comme le montre la figure 6, à la réalisation d'un transistor. Ces régions peuvent en effet comporter la source, le drain et le canal d'un transistor. La région 144 correspond au canal qui présente la plus forte concentration de dopage. Les source et drain peuvent être respectivement et indifféremment formés dans les régions 140 et 142, plus faiblement dopées. Une couche 150, dite d'oxyde de grille et formée à la surface du substrat 120 dans la région 110, puis une grille 151 est formée sur cette couche 150 au- dessus de la région 144. La grille est formée conformément à des procédés de lithographie et de gravure connus en soi. De même, une source 154 et un drain 156 sont formés de part et d'autre de la grille 151, dans les régions 140 et 142 par implantation d'ions conduisant à un dopage d'un type de conductivité opposé à celui obtenu avec les ions des première et deuxième implantations. Dans le cas d'un transistor de type NMOS, le drain et la source sont de type n. L'implantation des source et drain est réalisée usuellement de façon sensiblement perpendiculairement au substrat 120. On peut noter que la formation de la grille et des régions de source et de drain est postérieure aux étapes d'implantation oblique. Les étapes de fabrication de la grille et d'implantation des source et drain sont identiques à celles que l'on effectue pour les transistors (NMOS) de type connu. On peut se reporter à ce sujet, par exemple 13 2735904 au document (9) référencé à la fin de la présente description. La hauteur du masque de résine 114, 115, la dose, l'énergie et les angles des implantations sont choisis de sorte que lors des première et deuxième implantations, la longueur des régions implantées L2 soit supérieure à la longueur L1. Par ailleurs, pour la réalisation d'un transistor conforme à la figure 6 on vérifie la relation suivante: Lc=L2-L1-DcÄLg o Lg est la longueur de la grille entre la source et le drain. Les figures 7, 8 et 9 permettent de montrer plus précisément les paramètres qui caractérisent les implantations ioniques obliques, conformément à l'invention. On retrouve sur les figures 7, 8 et 9 qui correspondent à des vues partielles de la figure 6, des éléments ou parties identiques ou similaires à ceux des figures 5 et 6. Ces éléments ou parties portent les mêmes références que sur ces figures et on pourra, à leur sujet, se reporter à la description qui précède. La figure 7 donne un exemple o le pavé d'oxyde de champ 112 est semienterré dans le substrat 120. La figure 8 illustre le cas o le pavé d'oxyde de champ 112 est non-enterré, tandis que la figure 9 montre un pavé d'oxyde de champ 112 complètement enterré dans le substrat. A ces trois situations on associe respectivement un paramètre K1 tel que K1=l pour un pavé d'oxyde de champ non-enterré, K=0,5 pour un pavé d'oxyde de champ semi-enterré et K=0 pour un pavé d'oxyde de champ enterré. Sur les figures, Hi et Hr désignent par ailleurs respectivement la hauteur du pavé d'oxyde de champ et celle du masque de résine 114. 14 2735904 La longueur totale de la zone active 110 est égale à la somme de la longueur du canal désignée par Lc et des longueurs des sources de drain désignées respectivement par L1S et L1D. Ainsi, en considérant que les longueurs L1S et L1D sont sensiblement égales à la longueur L1 définie ci-dessus, la hauteur du masque Hr est liée à l'angle a de l'implantation ionique oblique par la relation suivante: Hr=(Dc+L1)/tga- K1Hi dans laquelle Dc représente, comme dans ce qui précède, la distance entre le bord de la zone active (et du pavé d'oxyde) et le bord du masque. Comme l'indique le document (10) référencé à la fin de la présente description, dans le cas d'une jonction abrupte formée par un dopage par implantation verticale constante, la capacité de jonction source/caisson ou drain/caisson calculée par unité de surface s'exprime sous la forme suivante: Cj=Cjo/(V+4diff) 1/2 o V représente la tension appliquée sur la jonction, $diff la tension de diffusion de la diode avec: Cjo=(qs0ssIN/2)l 1/2 o sosSI représente la permittivité du silicium, q la charge de l'électron et N le dopage moyen du caisson. Aussi, on constate que par rapport à une structure de type CMOS connue, le procédé de l'invention permet de diviser par 1,414 les capacités parasites associées aux jonctions source/caisson et drain/caisson quel que soit le type de transistor (NMOS ou PMOS) et ce sans augmentation du nombre d'étapes de fabrication. A titre d'exemple, pour un circuit CMOS de type 0,35 pn présentant une concentration de dopage moyenne de 1.1017cm-3 dans la région de canal, fixée par 2735904 rapport à des critères de résistance au perçage, la capacité surfacique des jonctions est de 1,08 fF/pm2, dans le cas d'une fabrication conventionnelle. Dans le cas d'une fabrication conforme à l'invention, la concentration de dopage sous les jonctions de source et de drain est réduite à ,0. 1016cm-3 et la capacité surfacique est de l'ordre de 0,76 fF/pm2. Dans l'exemple ci-dessus, la hauteur du masque de résine pour les première et deuxième implantations est de 1,6 pmn. Elle est calculée à partir des valeurs suivantes: - a = 45 (angle de l'implantation ionique oblique), Hi = 0,40 pm (hauteur de l'isolant de champ), - Dc = 0,8 pm, - L1 = 1,0 pin (longueur de la région de source ou de drain). Finalement, grâce à l'invention il est possible de réaliser de façon simple des circuits, et en particulier des transistors, avec de faibles capacités parasites. Ces circuits ou ces transistors sont donc plus rapides. Le procédé de l'invention peut être utilisé très largement pour la fabrication de transistors MOS, tels que décrits ci-dessus, mais aussi pour la fabrication de transistors de type MIS, JFET ou bipolaires. DOCUMENTS CITES DANS LA PRESENTE DESCRIPTION (1) K.F. LEE et al. "Room Temperature 0.1pm CMOS Technology with 11.8 ps Gate Delay", Tech. Digest, IEDM 1993, pp. 131-134 (2) M. YOSHIMI et al. 16 2735904 "Study of the operation speed of half-micron design rule CMOS Ring oscillators", Electronics Letters, vol. 24, N 3, February 1988 (3) K. NODA et al. "O.lpm Delta-doped MOSFET using post low- energy implanting selective epitaxy", Symposium on VLSI Technology Digest of Technical Papers, 1994, pp. 19-20 (4) G.G. SHAHIDI et al. "High-Performance devices for a 0.15pm CMOS Technology", IEEE Electron Device Letters, vol. 14, N 10, October 1993 (5) T. SKOTNICKI et al. "Channel Engineering by heavy ion implants", ESSDERC'94, Tech. Digest, pp. 671-674 (6) T. HORI "1/4 Pm LATID (LArge-Tilt-angle Implanted-Drain) Technology for 3.3 V Operation" IEDM 1989, Tech. Digest, pp. 777-780 (7) T. HORI, K. KURIMOTO "A New Half-micron p-Channel MOSFET with LATIPS (LArge-Tilt-angle Implanted Punchthrough Stopper)", IEDM 1988, Tech. Digest, pp. 394- 397 (8) R.B. SIMONTON, D.E. KAMENITSA, A.M. RAY "Process Control Issues for Ions Implantation Using Large Tilt Angles and Wafer Repositioning", Solid State Technology, November 1992, pp. 29- 38 (9) 17 2735904 Semiconductor Device Modeling with SPICE Editor Paolo Antognetti, Mc Graw-Hill International Editions (1o0) A.S. GROVE "Physics and Technology of semiconductor devices", John Wiley and Sons New York 1967 18 2735904 REVENDICATIONS 1. Procédé de réalisation d'un substrat semi- conducteur (120) comportant une première (114), une deuxième (142) et une troisième (140) zones dopées juxtaposées, la première zone (144) étant située entre la deuxième (142) et la troisième (140) zones et présentant une concentration moyenne de dopage supérieure à celle des deuxième (142) et troisième (140) zones, caractérisé en ce que le procédé comporte les étapes suivantes: - première implantation oblique d'ions (100) dans la première et la deuxième zone avec un premier angle d'implantation (a), une première dose d'implantation D et une première énergie d'implantation (E), un masque (114) étant formé à la périphérie de la troisième zone (140) en dehors des première, deuxième et troisièmes zones, ce masque présentant une épaisseur suffisante choisie en fonction du premier angle d'implantation (a), de la première dose D et de la première énergie d'implantation E pour protéger la troisième zone (140) des ions (100) de la première implantation, - deuxième implantation oblique d'ions (130) dans les première (144) et troisième (140) zones avec un deuxième angle d'implantation (c'), une deuxième dose d'implantation D' et une deuxième énergie d'implantation (E'), un masque (115) étant formé à la périphérie de la deuxième zone (142), en dehors des première, deuxième et troisième zones, le masque présentant une épaisseur suffisante, choisie en fonction du deuxième angle d'implantation (a'), de la deuxième dose D' et de la deuxième énergie d'implantation (E') pour protéger la deuxième zone des ions de la deuxième implantation, 19 2735904 les masques (114, 115) à la périphérie des deuxième (142) et troisième (140) zones, étant formés avant les première et deuxième implantations et les première et deuxième implantations étant effectuées avec des ions conduisant à un dopage d'un même type de conduction. 2. Procédé selon la revendication 1, caractérisé en ce que les masques (114, 115) formés à la périphérie des deuxième (142) et troisième (140) zones, sont formés simultanément. 3. Procédé de réalisation d'un semi-conducteur selon la revendication 1, caractérisé en ce que les première, deuxième et troisième zones comportent respectivement le canal (144), la source (154) et le drain (156) d'un transistor. 4. Procédé selon la revendication 3, caractérisé en ce que les premier et deuxième angles d'implantation (a, a') présentent une ouverture identique et un signe opposé, (a'=-a), que la première dose D et la deuxième dose d'implantation D' sont identiques, que les première (E) et deuxième (E') énergies d'implantation sont identiques (E=E') et en ce que les masques (114, 115) formés à la périphérie des deuxième (142) et troisième (140) zones présentent des épaisseurs identiques. 5. Procédé selon la revendication 4, caractérisé en ce que l'ouverture des angles d'implantation (a, a'), les doses d'implantation D et D', l'énergie des implantations (E, E') et la hauteur des masques (Hr) sont choisies de telle sorte que lors des première et deuxième implantations, les zones (142, ) protégées par un masque (114, 115) présentent respectivement une longueur L1 mesurée à partir des pavés d'oxyde (112) de champ délimitant le transistor, et les zones implantées présentent une longueur L2 2735904 telles que L2>L1, L1 et L2 étant mesurées dans un sens d'écoulement de charges dans le transistor. 6. Procédé selon la revendication 4, caractérisé en ce que l'ouverture des angles d'implantation (a, a'), la dose d'implantation (D, D'), l'énergie des implantations (E, E') et la hauteur des masques (114, 115) sont choisies de telle sorte que la longueur Lc de la première zone (144), comportant le canal du transistor est supérieure à la longueur Lg d'une grille de ce transistor, les longueurs Lc et Lg étant mesurées dans un sens d'écoulement des porteurs dans le transistor.