Brevet FR2735920A1 — publié le 19961227

Générateur de haute tension avec oscillateur asservi à basse tension d'alimentation. L'invention concerne les circuits électroniques alimentés par une tension et dans lesquels il est nécessaire de produire une tension supérieure à leur tension d'alimentation. Un exemple typique est le cas des circuits intégrés incorporant des mémoires non volatiles utilisant des transistors à grille flottante : la programmation de ces mémoires exige une tension de programmation bien supérieure à la tension d'alimentation normale. Pour que l'utilisateur puisse utiliser sa mémoire avec une seule tension d'alimentation externe, on prévoit que le circuit intégré possède des moyens internes pour produire la tension de programmation à partir de la tension d'alimentation. Le circuit qui va produire la tension de programmation est un circuit élévateur de tension dont le principe est généralement basé sur celui de la "pompe de charge". Le schéma de principe de la pompe de charge est représenté sur la figure 1. La pompe de charge comprend une succession d'étages de diodes et de capacités, avec des interrupteurs pour commuter les connexions des capacités entre une tension d'alimentation Vcc et une masse selon deux signaux de pilotage (encore appelés phases) périodiques FN, FX non recouvrants. Chaque étage comprend deux capacités C, C' et deux diodes D, D'. Dans une première phase FN, la première capacité C est chargée à la tension d'alimentation Vcc. Dans une deuxième phase FX elle est déchargée partiellement dans la deuxième capacité. Puis elle est à nouveau chargée.Les diodes empêchent la décharge de la deuxième capacité dans la première, de sorte que progressivement celle-ci va voir la tension à ses bornes croître jusqu'à une valeur qui peut atteindre en théorie 3 * Vcc (si on fait abstraction des chutes de tension dans les diodes). Pour obtenir une tension plus élevée, on connecte en cascade n étages successifs. En tenant compte de la tension de seuil Vd des diodes, la tension obtenue peut être de (n + 1) * (Vcc - Vd). Pour obtenir une valeur de tension de sortie suffisante sans augmenter trop le nombre d'étages, on a déjà proposé de limiter les pertes en remplaçant les diodes D et D' par des transistors T, T' ne créant pas de chute de tension à leurs bornes lorsqu'ils sont conducteurs. Le schéma qui peut en résulter est celui de la figure 2. Comme les transistors ont également une tension de seuil Vt, on prévoit que certains transistors ont leur grille de commande commandée par un niveau de tension supérieur d'au moins la valeur Vt à la tension qu'ils doivent laisser passer. Ainsi, avec n étages de pompe de charge on obtient alors une tension de sortie qui peut atteindre (n + 1) * Vcc, ce qui est plus favorable que dans les circuits à diodes. En pratique, le schéma de pompe de charge de la figure 2 fait apparaître deux couples de signaux de pilotage, ou phases : FN et FX d'une part comme à la figure 1, commutant entre deux niveaux de tension 0 et Vcc; FBN et FBX d'autre part, synchronisés respectivement avec FN et FX mais commutant entre deux niveaux de tension 0 et Vb où Vb est un niveau de tension le plus élevé possible (qui dépendra du nombre d'étages, et plus précisément de la tension maximale à passer au travers des transistors) . On veillera toutefois à limiter la valeur de Vb pour ne pas claquer les oxydes de grille des transistors. La demande de brevet européen 0 591 022 Al décrit une telle pompe de charge. Quand on utilise une pompe de charge, on a toujours intérêt à ce que la tension produite atteigne la valeur désirée le plus rapidement possible. Autrement dit, on aura intérêt à produire des phases ayant la fréquence la plus élevée possible, puisque c'est la fréquence des phases qui conditionne le temps de montée de la pompe. Par ailleurs, on aura intérêt à assurer une stabilité de l'enchaînement des phases. Une solution consiste à utiliser un oscillateur en anneau, c'est à dire un circuit auto-oscillant produisant une fréquence d'oscillation stable. Un problème de ce type de circuit est que la fréquence d'oscillation est directement fonction de la valeur de la tension d'alimentation. En effet, la production des phases est typiquement réalisée à partir de portes logiques dont les temps de commutation sont fonction de leur tension d'alimentation. Or, on s'oriente de plus en plus vers la conception de circuits aptes à être utilisés avec une tension d'alimentation comprise dans une certaine plage, par exemple entre 2.0 et 5.0 Volts, et non plus avec une tension d'alimentation donnée. A la tension d'alimentation minimale correspondra la fréquence de la pompe la plus faible. A la tension d'alimentation maximale correspondra la fréquence la plus élevée.On pourra difficilement obtenir un compromis permettant d'assurer une fréquence minimale de valeur notable tout en évitant que la fréquence maximale soit trop élevée, et que le circuit présente par exemple des problèmes de rayonnement électromagnétique. Une solution consiste à utiliser un signal d'horloge externe de fréquence stable pour produire les phases, qui soit indépendante des variations de la tension d'alimentation. Dans ce cas, on évitera les éventuels problèmes de rayonnement, mais on devra fixer la fréquence en fonction de la tension d'alimentation minimale. En effet, la tension minimale d'alimentation correspond à l'enchaînement le plus lent des phases. Si la fréquence de l'oscillateur externe est plus rapide que la limite admissible pour que les phases s'enchaînent correctement, le système va "décrocher", c'est à dire se désynchroniser et se bloquer. On limitera donc le temps de montée de la pompe pour des tensions d'alimentation supérieures qui permettraient de travailler à une fréquence d'enchaînement des phases plus élevée. Un but de l'invention est donc de prévoir un schéma de pompe de charge améliorée de ce point de vue, c'est à dire permettant de ne pas limiter la fréquence d'enchaînement des phases à sa valeur maximale admissible à tension d'alimentation minimale, tout en limitant cette fréquence à partir d'une valeur seuil de tension d'alimentation donnée. L'invention propose de réaliser une pompe de charge qui comprenne deux modes de fonctionnement. Pour des tensions d'alimentation faibles, la fréquence croît avec la tension d'alimentation. Autrement dit, c'est la vitesse propre d'enchaînement des phases qui conditionne la fréquence de la pompe. A partir d'un seuil de tension d'alimentation donné, on limite la fréquence à une valeur donnée. Autrement dit, la fréquence de la pompe est alors indépendante de la tension d'alimentation. C'est alors la fréquence propre d'un oscillateur à relaxation qui conditionne l'enchaînement des phases. Ainsi, l'invention concerne un circuit générateur de haute tension de type pompe de charge, comprenant un jeu de condensateurs et de transistors et un circuit de commande de commutation des transistors pour produire répétivement des signaux de pilotage à partir d'un signal d'horloge produit par un oscillateur, caractérisé en ce qu il comporte des moyens de commande du fonctionnement de l'oscillateur en fonction des signaux de pilotage. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés, dans lesquels - la figure 1 représente une pompe de charge à diodes et capacités, - la figure 2 représente une pompe de charge à transistors et capacités, - la figure 3 représente les phases associées à la pompe de charge de la figure 2, - la figure 4 représente l'évolution de la fréquence de fonctionnement de la pompe de charge selon l'invention, en fonction de la tension d'alimentation, - le figure 5 représente un circuit de commande de commutation selon l'invention, - la figure 6 représente un schéma de circuit de commande d'un oscillateur, - la figure 7 représente un schéma d'oscillateur, - la figure 8 représente un schéma de circuit de sortie pour produire des phases de la figure 3, - les figures 9a et 9b représentent des schémas d'un diviseur de fréquence. Sur la figure 5, on a représenté la constitution globale du circuit de commande de commutation utilisé dans un générateur de haute tension, du type pompe de charge, réalisé selon l'invention. La pompe de charge est une pompe telle que celle de la figure 2, c'est à dire qu'elle comporte plusieurs étages en cascade comportant des transistors et des capacités, et un circuit de commande de commutation produisant quatre phases de commutation FN, FBN, FX, FBX (illustrées figure 3), parmi lesquelles FN et FX sont deux phases complémentaires mais non recouvrantes à l'état haut, commutant entre deux valeurs qui sont sensiblement 0 et Vcc (Vcc étant la tension d'alimentation du circuit), et FBN et FBX sont des phases synchronisées avec FN et FX respectivement et commutant entre deux valeurs de tension qui sont sensiblement 0 et Vb avec Vb supérieur d'au moins Vt (Vt étant la tension de seuil, en tenant compte de l'effet de substrat, des transistors commandés par les phases FBN et FBX) à la tension que doivent laisser passer les transistors, Vt étant de l'ordre de 3 à 4 volts.On dira que FN et FX sont des signaux non bootstrapés, FBN et FBX étant des signaux bootstrapés pour pouvoir dépasser d'au moins la valeur de Vt la tension que doivent laisser passer les transistors. Le mot bootstrapé désigne, on le rappelle, une technique de production d'un signal artificiellement rehaussé par rapport à sa valeur normale, en général à l'aide d'une capacité qui est préchargée avant d'être interposée en série entre le signal à rehausser et la borne sur la quelle le signal rehaussé doit apparaître. On pourra réaliser l'invention en circuit intégré, en technologie CMOS. Le circuit de commande de commutation de la figure 5 produit les quatre phases FN, FBN, FX, et FBX. Il comprend un oscillateur OS fournissant un signal périodique OSC à fréquence F, un circuit de séparation de phase, BS, pour produire à partir du signal OSC deux signaux complémentaires à la fréquence F non recouvrants à l'état haut, et enfin deux étages de sortie ES1 et ES2 utilisant ces signaux pour produire les signaux FN et FBN (étage ES1) et les signaux FX et FBX (étage ES2). La fréquence F va varier en fonction de la tension d'alimentation Vcc tel qu'il est montré à la figure 4. On supposera que la tension d'alimentation Vcc peut varier entre une valeur minimale Vccm et une valeur maximale VccM. Pour Vcc compris entre Vccm et une valeur Vccs inférieure à VccM, la fréquence F croît avec la tension Vcc. Entre Vccs et VccM, la fréquence F sera sensiblement stable. Le circuit de séparation de phase BS reçoit le signal OSC. Il comprend un inverseur I1 pour inverser le signal OSC. Ce signal inversé est fourni à une entrée d'une porte logique NON~OU G1 dont une autre entrée reçoit la phase FN. La porte G1 produit un signal logique OSC1 qui est fourni à l'étage de sortie ES1. Le signal OSC1 est utilisé, comme on le verra, par l'étage de sortie ES1 pour produire les phases FX et FBX, et un signal logique FBXMAX. Les étages de sortie ES1 et ES2 reçoivent respectivement le signal FBN et le signal FBX, comme on le verra dans la suite de la description. Le circuit de séparation de phase BS comprend une deuxième porte logique NON~OU G2 qui reçoit sur une première entrée le signal OSC et sur une autre entrée la phase FX. La porte G2 produit un signal logique OSC2 qui est fourni à l'étage de sortie ES2. Ce signal OSC2 est utilisé, comme on le verra, par l'étage ES2 pour produire les phases FN et FBN, et un signal logique FBNMAX. Les deux signaux logiques FBXMAX et FBNMAX sont fournis en entrée d'une porte logique OU G3. Le signal de sortie de la porte G3, noté FBNXMAX, est fourni à l'oscillateur OS. Enfin, l'oscillateur OS reçoit deux signaux logiques de commande, OFF et NOREG. L'oscillateur OS comprend de préférence un circuit de commande illustré figure 6. Le signal OFF est un signal de commande permettant de mettre en marche l'oscillateur (OFF = 0) ou de l'arrêter (OFF = 1). Le signal NOREG est un signal issu d'un régulateur permettant d'arrêter l'oscillateur OS quand la tension produite par la pompe atteint la valeur désirée. Un régulateur permet de rendre la tension produite indépendante de la valeur de la tension d'alimentation Vcc. On peut ainsi mettre en cascade un nombre d'étages suffisant pour produire la tension désirée quand la tension d'alimentation est minimale, et on arrête la pompe quand un circuit de régulation détecte que la valeur désirée est atteinte (ce qui se produira plus ou moins rapidement suivant la valeur de Vcc). Si la tension en sortie diminue, le circuit de régulation remet la pompe en marche. De tels circuits étant classiques, on ne le décrira pas ici. On supposera que le signal NOREG permet de mettre en marche l'oscillateur si NOREG = 0 ou de l'arrêter si NOREG = 1.Bien entendu, on pourra poser des conditions supplémentaires de mise en marche ou d'arrêt. On pourra même réaliser une pompe ne s'arrêtant jamais, si le signal OFF est forcé à 0. Le circuit de commande illustré figure 6 produit à partir des signaux OFF et NOREG un signal logique de commande STOPOSC pour mettre en marche ou arrêter l'oscillateur OSC. Le circuit de commande comprend à cette fin une porte logique NON~OU G4 et un inverseur à hystérésis TS1 (trigger de Schmitt). La porte logique G4 reçoit les deux signaux OFF et NOREG, et sa sortie correspond à l'entrée de l'inverseur TS1. La sortie de l'inverseur à hystérésis TS1 produit le signal STOPOSC. Comme on le verra par la suite, le signal stoppera l'oscillateur si STOPOSC = 1, et le met en marche si STOPOSC = 0. La figure 7 illustre l'oscillateur OS proprement dit. Cette oscillateur à relaxation comprend de préférence un circuit oscillant pour produire un signal oscillant de base. Dans l'exemple illustré figure 7, il s'agit d'un circuit de type R-C comprenant une résistance R et une capacité C1 montées en série entre l'alimentation Vcc et la masse. La résistance R a un premier pôle relié à Vcc et son deuxième pôle relié à un premier pôle de la capacité C1. La capacité C1 a son deuxième pôle relié à la masse. En utilisant un circuit R-C, on produit une fréquence stable en fonction de la tension d'alimentation, la constante de temps R * C1 étant indépendante de la valeur de la tension d'alimentation Vcc. Parallèlement à la capacité C1 on monte deux transistors de type N , Q1 et Q2, dont les drains sont reliés au premier pôle de la capacité Cl, dont les sources sont reliées à la masse, et dont les grilles de commande reçoivent respectivement un signal logique STOPF et le signal STOPOSC. Quand le signal STOPOSC est à l'état logique 1, on relie le deuxième pôle de la résistance R directement à la masse, ce qui maintient, comme on le verra le signal OSC dans un état permanent (autrement dit ayant une fréquence nulle). On pourra ainsi ralentir la fréquence du signal d'horloge. Le premier pôle de la capacité C1 est reliée à une entrée d'un comparateur COMP qui compare la tension présente aux bornes de la capacité C1 à la tension Vcc/2. La sortie de ce comparateur est reliée à l'entrée d'un inverseur à hystérésis TS2. La sortie de cet inverseur TS2 est reliée à l'entrée d'un inverseur I3 dont la sortie produit un signal logique CS de type impulsionnel positif. A partir des signaux CS et FBNXMAX, on produit le signal STOPF à l'aide d'une bascule RS, portant la référence BC recevant le signal logique CS.FBNXMAX sur l'entrée S et le signal logique /CS./FBNXMAX sur l'entrée R. Le signal STOPF permet de ralentir la fréquence du signal d'horloge. En effet, le signal STOPF ne passe à l'état logique 1 que si la tension aux bornes de la capacité C1 a atteint Vcc/2 et que le signal FBNXMAX est à 1 (ce qui correspond, comme on le verra par la suite, au fait que les signaux FBX ou FBN ont atteint leur maximum). Ainsi, la capacité C1 n'est pas déchargée tant que les signaux FBX ou FBN n'ont pas atteint leur valeur maximale. Quand la tension aux bornes de la capacité C1 atteint Vcc/2, le comparateur COMP relie le premier pôle de la capacité C1 à la masse par le biais de l'inverseur à hystérésis TS2 et de l'inverseur I3, quand le signal FBNXMAX passe à 1. En effet, la sortie du comparateur COMP passe à l'état haut. La sortie de l'inverseur à hystérésis TS2 passe alors à l'étant bas. La sortie de l'inverseur I3 passe alors à l'état haut, ce qui rend passant le transistor Q1 (on a alors STOPF = 1), quand le signal FBNXMAX passe à 1. La présence de l'inverseur à hystérésis TS2 permet d'assurer la décharge complète de la capacité C1 avant de couper le transistor Q1. La tension aux bornes de la capacité a une forme de dents de scie comprise entre 0 et Vcc/2 (si STOPOSC = 0). Si STOPOSC = 1 le signal CS sera maintenu à l'état bas. Ce signal logique CS est fourni à un circuit DIV illustré sur les figures 9a et 9b, ce circuit recevant par ailleurs le signal STOPOSC et produisant le signal OSC à partir de ces signaux. Le signal CS se présentant sous forme d'impulsions, on associe au générateur d'impulsions que forme l'ensemble comparateur COMPinverseur à hystérésis TS2 un circuit diviseur pour obtenir un signal d'horloge OSC dont le rapport cyclique est 1/2, à partir des charges et décharges répétitives de la capacité C1. Le circuit DIV est de préférence réalisé conformément aux figures 9a et 9b. Il comprend un circuit de génération de signaux d'horloge illustré figure 9a, et une bascule maîtreesclave illustrée figure 9b. Le circuit de génération de signaux d'horloge illustré figure 9a permet de produire des signaux d'horloge CK1, /CK1, CK2, /CK2 à partir du signal CS. Ce circuit reçoit le signal CS en entrée. Ce signal est inversé par un inverseur I9. Cet inverseur a sa sortie reliée à une première entrée d'une porte logique NON~OU G7. La deuxième entrée de cette porte G7 reçoit le signal CK1. La sortie de la porte G7 est reliée à l'entrée d'un inverseur I10. La sortie de cet inverseur I10 produit le signal /CK2, qui est inversé par un inverseur I11 qui produit le signal CK2. Le circuit illustré figure 9a comprend par ailleurs une porte logique NON~OU G8 recevant sur une première entrée le signal CS, et sur sa deuxième entrée le signal CK2. La sortie de cette porte logique G8 est reliée à l'entrée d'un inverseur I12. La sortie de cet inverseur I12 produit le signal /CKl, qui est inversé dans un inverseur I13 pour produire le signal CKl. La bascule maître-esclave illustrée figure 9b reçoit d'une part les signaux produits par le circuit illustré figure 9a, et le signal STOPOSC d'autre part. Le signal STOPOSC est inversé dans un inverseur I14. L'étage maître de la bascule comprend une porte logique NON~OU G9 et un inverseur I15 monté en rétroaction entre la sortie de la porte G9 et une de ses entrées. Plus précisément la porte G9 reçoit le signal /STOPOSC sur une entrée. La sortie de cette porte est reliée à l'entrée de l'inverseur I15. La sortie de l'inverseur I15 est reliée à la deuxième entrée de la porte G9 par le biais d'un interrupteur MOS INT2 commandé par les signaux CK2 (transistor N de l'interrupteur) et /CK2 (transistor P de l'interrupteur). L'étage esclave de la bascule comprend une porte logique NON~ET G10 et un inverseur I16 monté en rétroaction entre la sortie de la porte G10 et une de ses entrées. Plus précisément la porte G10 reçoit le signal STOPOSC sur une entrée. La sortie de cette porte est reliée à l'entrée de l'inverseur I16. La sortie de inverseur I16 est reliée à la deuxième entrée de la porte G10 par le biais d'un interrupteur MOS INT4 commandé par les signaux CK1 (transistor N de l'interrupteur) et /CKl (transistor P de l'interrupteur). La sortie de la porte Gl0 produit le signal OSC. Ce signal OSC est inversé dans un inverseur I17. La sortie de cet inverseur I17 est reliée à la deuxième entrée de la porte G9 par le biais d'un interrupteur MOS INT1 commandé par les signaux CK1 (transistor N de l'interrupteur) et /CKl (transistor P de l'interrupteur). Enfin, la sortie de la porte G9 est reliée à la deuxième entrée de la porte G10 par le biais d'un interrupteur MOS INT3 commandé par les signaux CK2 (transistor N de l'interrupteur) et /CK2 (transistor P de 1' interrupteur) Ayant décrit la production du signal d'horloge OSC, on va maintenant s'intéresser à la production des phases. Les circuits ES1 et ES2 sont de préférence réalisés conformément à la figure 8. Etant réalisés de manière similaire, on se contentera de décrire l'étage ES1. L'étage ES1 reçoit les signaux OSC1 et FBN et produit, à partir de ces signaux, les signaux FX, FBX et FBXMAX. La montée de FX provoque celle de FBX, et la descente de FBX provoque la descente de FX. L'étage ES1 comprend une porte logique NON~OU G5 et une porte logique NONET G6. La porte logique G5 reçoit sur une entrée le signal OSC1. Son autre entrée reçoit le signal FBX. Sa sortie est reliée à l'entrée d'un inverseur I4 qui joue le rôle de circuit tampon (c'est à dire qu'il est apte à débiter de forts courants). La sortie de l'inverseur I4 produit le signal FX qui oscille entre 0 et Vcc. La porte logique G6 reçoit sur une entrée le signal OSC1. Elle reçoit sur son autre entrée le signal FX. La sortie de la porte G6 est reliée à l'entrée d'un inverseur I5 et à l'entrée d'un inverseur I7. La sortie de l'inverseur I5 est reliée aux grilles de commande d'un transistor de type N Q3 et d'un transistor de type P Q4. La source du transistor Q4 est reliée à la source d'un transistor de type de type P Q5. La source de ce transistor Q5 reçoit Vcc. Sa grille de commande reçoit le signal FBX. Le drain du transistor Q4 est relié au drain du transistor Q3 dont la source est reliée à la masse.La sortie de l'inverseur I5 est également reliée à l'entrée d'un inverseur I6. La sortie de cet inverseur I6 est reliée à la source du transistor Q4 par une capacité C2. Les transistors Q3 et Q4 forment un inverseur permettant de fournir une tension ayant le potentiel de la masse, ou égale à 2 * Vcc. Les transistors Q5 et la capacité C2 permettant de produire une tension bootstrapée et égale à 2 * Vcc à partir de Vcc. Le drain du transistor Q3 est reliée aux grilles de commande d'un transistor de type P Q6 et d'un transistor de type N Q7, et au drain d'un transistor de type N Q8. La source du transistor Q8 est relié à la source du transistor Q6. Le drain du transistor Q6 est relié au drain du transistor Q7. Le transistor Q7 à sa source reliée à la masse. Enfin, la grille de commande du transistor Q8 reçoit le signal FBN. La sortie l'inverseur I7 est reliée à la source du transistor Q6 par une capacité C3. Les transistors Q6 et Q7 forment un inverseur permettant de fournir une tension ayant le potentiel de la masse, ou égale à 3 * Vcc. Les transistors Q8 et la capacité C3 permettant de produire une tension bootstrapée et égale à 3 * Vcc à partir de 2 * Vcc. Le signal présent sur le drain du transistor Q7 correspond au signal FBX qui oscille donc entre 0 volts et 3 * Vcc. La sortie de l'inverseur I7 est également reliée à l'entrée d'un inverseur I8 par le biais d'un demi-trigger de Schmitt, la sortie de l'inverseur I7 correspondant à l'entrée de ce demi-trigger. Le demi-trigger comprend - un transistor de type P Q9 dont la source reçoit Vcc et dont la grille de commande est reliée à l'entrée du demi-trigger, - un premier transistor de type N Q10 dont le drain est relié au drain du transistor de type P Q9, et dont la grille de commande est reliée à l'entrée du demi-trigger, - un deuxième transistor de type N Q11 dont le drain est relié à la source du premier transistor de type N Q10, dont la grille de commande est reliée à l'entrée du demi-trigger, et dont la source est reliée à la masse, - un troisième transistor de type N Q12 dont le drain reçoit Vcc, dont la source est reliée à la source du premier transistor de type N Q10, et dont la grille de commande est reliée au drain de ce même premier transistor de type N. La sortie du demi-trigger correspond au point milieu du transistor de type P Q9 et du premier transistor de type N Q10. Cette sortie est reliée à l'entrée de l'inverseur I8, et la sortie de cet inverseur produit le signal FBXMAX, de telle sorte que FBXMAX passe à l'état haut si FBX a atteint sa valeur maximale, c'est à dire quand le signal en sortie de l'inverseur I7 atteint son maximum. Ainsi, la production du signal FBXMAX prend en compte aussi bien la montée de FBX (dont la fréquence de récurrence dépend de la fréquence de OSC) que son amplitude (qui va varier en fonction de Vcc). La sortie du diviseur DIV alimente le circuit BS, et donc les étages de sortie ES1 et ES2. Pour Vcc faible, on asservit le signal OSC au bon déroulement des phases, par le biais du demi-comparateur de chaque étage de sortie. Les étages de sortie ES1 et ES2 n'autorisent la production des impulsion que lorsque les phases FBX et FBN ont atteint leur maximum, par le biais du signal STOPF. Ainsi, pour Vcc Vccs REVENDICATIONS 1 - Circuit générateur de haute tension de type pompe de charge, comprenant un jeu de condensateurs et de transistors (C, C', T, T) et un circuit (OS, BS, ES1, ES2) de commande de commutation des transistors pour produire répétivement des signaux de pilotage (F13, FBX, FN, FBN) à partir d'un signal d'horloge (OSC) produit par un oscillateur (OS), caractérisé en ce qu'il comporte des moyens de commande du fonctionnement de l'oscillateur en fonction des signaux de pilotage. 2 - Circuit selon la revendication 1, caractérisé en ce que le circuit de commande comprend un circuit de séparation de phase (BS) pour produire à partir du signal d'horloge (OSC) des signaux d'horloge dérivés (OSC1, OSC2), et des étages de sortie (ES1, ES2) pour produire les signaux de pilotage (FB, FN, FBX, FBN) en fonction des signaux d'horloge derivés. 3 - Circuit selon la revendication 2, caractérisé en ce que les étages de sorties (ES1, ES2) comprennent des moyens (Q9, Q10, Qll, Q12, G3) pour produire un signal de commande (FBNXMAX) dont l'état logique est représentatif de l'amplitude des signaux de pilotage produits, et en ce que le circuit de commande comprend des moyens (G3, BC, Q1) pour contrôler la fréquence du signal d'horloge (OSC) produit par l'oscillateur (OS) en fonction de l'état du signal de commande. 4 - Circuit selon la revendication 3, caractérisé en ce que l'oscillateur (OS) comprend un circuit R-C formé d'une résistance (R) et d'une capacité (C1), la capacité étant répétivement chargée et déchargée pour produire le signal d'horloge (OSC), et des moyens (BC, Q1) pour retarder la charge ou la décharge de la capacité en fonction de l'état du signal de commande (FBNXMAX). 5 - Circuit selon la revendication 4, caractérisé en ce que l'oscillateur comprend des moyens de comparaison (COMP, TS2) pour produire une impulsion (CS) quand la tension produite par le circuit R-C atteint une valeur de référence (Vcc/2) , des moyens commandés (BC, Q1) par l'impulsion pour décharger la capacité (C1) quand la tension produite par le circuit R-C atteint la valeur de référence, et un diviseur (DIV) pour produire le signal d'horloge (OSC) à partir des impulsions. 6 - Circuit selon la revendication 5, caractérisé en ce que les moyens de comparaison comprennent un comparateur (COMP) et un inverseur à hystérésis (TS2) montés en série.