Brevet FR2746561A1 — publié le 19970926

L'invention de rapporte, de façon générale, à des convertisseurs numériques-analogiques (N/A) et, de façon particulière, à un convertisseur N/A du type à condensateur commuté. Des dispositifs d'affichage, tels que les affichages à cristaux liquides (LCD), sont composés d'une matrice ou d'un réseau d'éléments disposés , par exemple, horizontalement en lignes et verticalement en colonnes. L'information vidéo à afficher est fournie à des convertisseurs N/A sous la forme, par exemple, d'un mot de données série qui est enregistré dans une mémoire numérique. Les convertisseurs N/A produisent, à partir des mots de données correspondants, des signaux analogiques de luminosité (échelle des gris) qui sont couplés aux lignes de données qui sont associées individuellement avec chaque colonne de pixels. Le silicium amorphe a représenté la technologie préférée pour fabriquer des afficheurs à cristaux liquides parce que ce matériau peut être fabriqué à des basses températures . La basse température de fabrication est importante parce qu'elle permet l'utilisation de matériaux de substrat standard, peu coûteux et facilement disponibles. Cependant, l'utilisation de transistors à film mince de silicium amorphe (TFM Si-a) dans des circuits de commande de pixels péripheriques intégrés entraine des difficultés de concept à cause de la faible mobilité et de la faible disponibilité des seuls transistors semi-conducteur à oxyde métallique de type N (N-MOS) à enrichissement Le brevet des Etats-Unis N 4 451 820 au nom de Kapral, intitulé CHARGE REDISTRIBUTION INTEGRATABLE D/A CONVERTER , décrit un convertisseur N/A comportant des condensateurs commutés de type à redistribution de charge. Dans un exemple, chacun des condensateurs présente la même valeur. Les condensateurs de même valeur tendent à s'aligner l'un l'autre et à rester égaux . En conséquence, tout effet indésirable sur la précision provoquée par des variations de capacité dues au vieillissement, aux tolérances et aux variations ambiantes , est réduit de façon avantageuse. I1 peut être souhaitable de construire un convertisseur N/A comportant un TFM Si-a en utilisant des condensateurs égaux ayant un temps de cycle qui soit suffisamment rapide pour des applications LCD. Par exemple, il peut être souhaitable d'atteindre un temps de cycle de conversion de 16 sssec pour un mot de données série de 8 binaires. Un convertisseur numérique-analogique, réalisant un aspect de l'invention, comprend une source d'un mot de données d'entrée comportant une pluralité de bits représentant des poids différents. Une pluralité de condensateur de valeur de capacité égale comprend un premier condensateur. Un circuit de commutation est couplé aux condensateurs et est sensible à la pluralité des bits. Le réseau de commutation initialise une charge dans un condensateur respectif de la pluralité des condensateurs qui est associé à une étape donnée d'une pluralité d'étapes , pendant un premier intervalle de l'étape donnée. Le circuit de commutation développe une charge dans le condensateur associé, initialisé , selon un bit correspondant, pendant un second intervalle de l'étape donnée . Le circuit de commutation couple pendant un troisième intervalle de l'étape donnée, le condensateur associé au premier condensateur pour combiner dans le premier condensateur une charge du premier condensateur avec la charge qui est développée pendant le second intervalle , dans le condensateur associé. La longueur du second intervalle n'est pas égale à la longueur de l'un des premier et troisième intervalles. FIGURES Les figures 1A et 1B illustrent un convertisseur N/A de type à condensateur commuté réalisant un aspect de l'invention ; et Les figures 2a à 2e illustrent des diagrammes de synchronisation utiles pour expliquer le fonctionnement du convertisseur N/A des figures 1A et 1B. Les figures 3a à 3n illustrent des formes d'onde supplémentaires utiles pour expliquer le fonctionnement du convertisseur N/A des figures 1A et 1B. Les figures 1A et 1B illustrent un convertisseur N/A 100, réalisant un aspect de l'invention, pour produire à partir d'un mot série à 8 binaires correspondant une tension de luminosité analogique correspondante OUT. Les commutateurs à transistor du convertisseur N/A 100 de la figure 1A sont des transistors à film mince de silicium amorphe de type N (TFM Si-a) qui conviennent pour un circuit de commande d'affichage construit sur la même plaquette de circuit d'une matrice LCD, non représentée . Les pixels de la matrice LCD sont disposés , par exemple, en 1440 colonnes et 1024 rangées. En conséquence, la matrice LCD comprend 1440 lignes de colonnes auxquelles on applique une information d'image à l'aide de 1440 convertisseurs N/A 100, respectivement. Pour conserver la simplicité, seulement l'un de ces convertisseurs N/A 100 est représenté dans la figure 1A. Dans une rangée donnée, l'information image est appliquée pendant un intervalle de sélection de rangée donné qui est égal , par exemple, à 16 microsecondes. Les figures 2a à 2e et 3a à 3n illustrent des diagrammes de synchronisation utiles pour expliquer le fonctionnement d'un convertisseur N/A 100 de la figure 1A. Des symboles et des numéros similaires indiquent, dans les figures 1A, 1B, 2a à 2e, et 3a à 3e, des éléments ou des fonctions similaires. Une borne d'entrée IN de la figure 1A est commune à chaque groupe de 20 convertisseurs N/A 100 des 1440 convertisseurs N/A 100 . Dans chaque convertisseur du groupe de 20 convertisseurs N/A , les 8 binaires du mot W du convertisseur N/A 100 , les bits LSB, LSB+1, LSB+2, LSB+3, MSB-3, MSB-2, MSB-1 et MSB , listés dans l'ordre de poids ou de signification, sont appliqués en série à une borne d'entrée de données IN de la figure 1A. Chacun des 8 binaires du mot W est appliqué , pendant un laps de temps de 100 nanosecondes correspondant TS1. Huits intervalles de temps TS1 qui correspondent aux bits LSB, LSB+1, LSB+2, LSB+3, MSB-3, MSB-2, MSB-1 ET MSB du mot W se produisent, respectivement, dans les intervalles TLSB, TLSB+1,TLSB+2, TLSB+3, TMSB-3, TMSB-2, TMSB-1 et TMSB de la figure 2e. I1 existe 20 laps de temps consécutifs TS1-TS20 dans chaque intervalle TLSB, TLSB+1, TLSB+2, TLSB+3, TMSB-3, TMSB-2 TMSB-1 et TMSB pour appliquer 20 bits de même poids aux 20 convertisseurs N/A 100, pendant chaque tel intervalle respectivement . Dans la figure 2a , le laps de temps TS1 est représenté et dans la figure 2b , le laps de temps TS2 est représenté. Les autres laps de temps sont omis à des fins de simplification. Les intervalles TLSB, TLSB+1, TLSB+2, TLSB+3, TMSB-3, TMSB-2, TMSB-1 et TMSB des figures 2a à 2e et 3a à 3k se produisent consécutivement et chacun présente une longueur de 2 microsecondes. Un commutateur à transistor d'entrée de démultiplexeur MN1 de la figure 1A de chaque convertisseur N/A 100 du groupe de 20 convertisseurs N/A 100 est couplé à la borne IN. Dans chaque convertisseur N/A 100, un signal de commande correspondant DWi de la figure 1A , où i est sélectionné à partir des nombres 1 à 20, est développé au niveau d'une grille de commutateur à transistor MN1. Ainsi, le binaire correspondant du mot W est couplé à une borne 101 par l'intermédiaire du commutateur à transistor MN1 , pendant le laps de temps correspondant TS1 de la figure 2e. Le convertisseur N'A 100 de la figure 1A , est tel que le signal DW1 inclut quatre étapes, A, B, C et D qui sont sensiblement identiques , sauf en ce qui concerne leurs synchronisations qui sont alternées l'une par rapport à l'autre , comme cela sera expliqué plus tard Les étapes A, B, C et D forment des branches parallèles pour fournir une opération en pipeline. Les étapes A, B, C et D comprennent un commutateur à transistor MNll, un commutateur à transistor MN12, un commutateur à transistor MN13 et un commutateur à transistor MN14 respectivement, qui forment un démultiplexeur 4:1, 102. Les commutateurs à transistor MN11, MN12, MN13, MN14 sont couplés à la borne 101. Chacune des étapes A, B, C et D fonctionne selon un cycle de conversion donné dans les premier et second sous-cycles. Dans le premier sous-cycle de l'étape A, le commutateur à transistor MN11 qui est commandé par un signal de commande MNlla de la figure 3c couple le bit LSB de la borne 101 de la figure 1A à une électrode de grille d'un commutateur à transistor MN31 , pendant un laps de temps correspondant TS1 de l'intervalle TLSB de la figure 2a . En conséquence, une charge qui a été stockée auparavant sur la capacité de grille CGA du commutateur à transistor MN31 de la figure 1A, comme expliqué plus tard, y reste stockée lorsque le bit LSB se trouve au niveau HAUT. I1 en résulte que le commutateur à transistor MN31 reste conducteur , pendant les intervalles TLSB+1 et TLSB+2 de la figure 2a. Lorsque le bit LSB de la figure 2e se trouve au niveau BAS , le commutateur à transistor MN31 de la figure 1A, la charge mentionnée précédemment qui a été stockée auparavant dans la capacité CGA , comme expliqué ultérieurement, est déchargée, entrainant le commutateur à transistor MN31 à être non conducteur pendant les intervalles TLSB+1 et TLSB+2 de la figure 2a. Le commutateur à transistor MN31 de la figure 1A est couplé en série à un condensateur C1. Le condensateur C1 est dans un état déchargé avant l'intervalle TLSB+1 de la figure 2a, tel qu'expliqué plus loin. Pendant les intervalles TLSB+1 et TLSB+2 ,un commutateur à transistor MN41 de la figure 1A est débloqué, en conformité avec un signal de commande MN4la de la figure 3g , et couple une tension V21 de 5V de la figure 3i au condensateur C1 de la figure 1A . Si le commutateur à transistor MN31 est conducteur, comme résultat du bit LSB qui est au niveau HAUT, le condensateur C1 de la figure 1A est chargé pour y développer une tension VC1 de 5V , pendant les intervalles TLSB+1 et TLSB+2 de la figure 2a . Si le commutateur à transistor MN31 n'est pas conducteur, suite au bit LSB qui se trouve au niveau BAS le condensateur C1 de la figure 1A ne stocke aucune charge. Pendant l'intervalle TLSB+3 de la figure 2a, un commutateur à transistor MN21 de la figure 1A est débloqué, en conformité avec un signal de commande MN21a de la figure 3c , et précharge la capacité CGA de la figure 1A. Une tension de 5V est développée sur la grille du transistor MN31, entrainant le commutateur à transistor MN31 à être conducteur pendant un intervalle FHTLSB+3 L'intervalle FHTLSB+3 se produit dans la première moitié de l'intervalle TLSB+3 de la figure 2a. Pendant l'intervalle FHTLSB+3, le commutateur à transistor MN41 de la figure 1A est bloqué et un commutateur à transistor MN52 qui est commandé par un signal de commande MN51a de la figure 3k est débloqué pour coupler le condensateur C1 de la figure 1A en parallèle avec un condensateur sommateur commun C5. Pendant l'intervalle SHTLSB+3 , dans la seconde moitié de l'intervalle TLSB+3 de la figure 2a, le condensateur C1 de la figure 1A est déchargé. Le condensateur C1 de la figure 1A est déchargé par le commutateur à transistor conducteur MN41. Le commutateur à transistor conducteur MN41 couple la tension V21 à 0V au condensateur C1, en préparation pour le second sous-cycle de l'étape A. Selon une caractéristique de l'invention , la longueur de l'intervalle SHTLSB+3, allouée pour décharger le condensateur C1, est sensiblement plus petite que la somme des longueurs des intervalles TLSB+1 et TLSB+2 allouée pour charger le condensateur C1. Pendant l'intervalle SHTLSB+3, le transistor MN41 fonctionne en mode à source commune ; tandis que pendant les intervalles TLSB+1 et TLSB+2 , le transistor MN41 fonctionne dans un mode à collecteur commun. Parce que la conductivité du transistor MN41 du mode à source commune est sensiblement plus grande que dans le mode à collecteur commun, la longueur de l'intervalle de décharge SHTLSB+3 du condensateur C1 est rendue plus petite que la somme des longueurs des intervalles de charge TLSB+1 et TLSB+2. De façon avantageuse, allouer des intervalles de longueurs différentes pour charger/décharger le condensateur C1 facilite une réduction de la longueur du temps de cycle du convertisseur N/A 100. Selon une autre caractéristique de l'invention , le condensateur C1 est chargé et déchargé par l'intermédiaire du même transistor MN41. Ainsi, moins de transistors sont couplés au condensateur C1. En conséquence, le domaine de tolérance de la somme de la capacité du condensateur C1 et des capacités parasites associées aux transistors qui sont couplés en parallèle au condensateur C1 est, de façon avantageuse, plus étroit. Pendant le laps de temps correspondant TS1 de l'intervalle TMSB-3 de la figure 2a , le binaire MSB-3 est couplé de la borne 101 de la figure 1A à l'électrode de grille du commutateur à transistor MN31 , dans le second sous-cycle de l'étape A. Des opérations similaires se produisent dans l'étape A et dans le même ordre que dans le premier sous-cycle , comme cela esr représenté dans la figure 2a. Ainsi, pendant les intervalles TMSB-2 et TMSB1, le condensateur C1 de la figure 1A est chargé par une tension V21 à 5V, ou reste déchargé, en conformité avec le binaire MSB-3 . De la même manière, pendant l'intervalle TMSB,la capacité CGA est préchargée. Pendant un intervalle FHTMSB de la figure 2a qui est analogue à l'intervalle FHTLSB+3, le condensateur C1 est couplé en parallèle avec le condensateur C5 de la figure 1A. Pendant un intervalle SHTMSB qui est analogue à l'intervalle SHTLSB+3, le condensateur C1 est déchargé par la tension V21 à OV , en préparation pour le premier sous-cycle qui suit immédiatement. De la même manière, l'étage B comprend un commutateur à transistor MN22, un commutateur à transistor MN32, un commutateur à transistor MN42, un commutateur à transistor MN52 , une capacité de grille CGB et un condensateur C2 , qui exécutent des opérations semblables à celles des commutateurs à transistor MN21 MN31 , MN41 et MN51 , de la capacité de grille CGA et du condensKeur C1, respectivement, de l'étape A. Un signal de commande MN12a de la figure 3d, un signal de commande MN22a de la figure 3f, un signal de commande MN42a de la figure 3h , un signal de commande MN52a de la figure 31 et une tension V22 de la figure 3j exécutent des fonctions similaires dans l'étape B de la figure 1A à celles des signaux de commande MNlla, MN21a, MN4la, MN51a et de la tension V21 , respectivement, dans l'étape A. De plus, l'étape C comprend un commutateur à transistor MN23 , un commutateur à transistor MN33 , un commutateur à transistor MN43 , un commutateur à transistor MN53 , une capacité de grille CGC et un condensateur C3 qui exécutent des opérations semblables à celles des commutateurs à transistor MN21, MN31, MN41 et MN51 , de la capacité de grille CGA et du condensateur C1, respectivement, de l'étape A. De plus, un signal de commande MN13a , un signal de commande MN32a , un signal de commande MN43a , un signal de commande MN53a et une tension V23 , exécutent les mêmes fonctions dans l'étape C que les signaux de commande MNlla, MN2la, MN41a, MNSla , et la tension V23, respectivement, dans l'étape A. De la même manière, l'étape D comprend un commutateur à transistor MN24, un commutateur à transistor MN34, un commutateur à transistor MN44 , un commutateur à transistor MN54 , une capacité de grille CGD et un condensateur C4 , qui exécutent les mêmes opérations que les commutateurs à transistor MN21, MN31, MN41 et MN51 la capacité de grille CGA et le condensateur C1, respectivement, dans l'étape A. De la même manière, un signal de commande MN14a , un signal de commande MN24a, un signal de commande MN44a, un signal de commande MN54a et une tension V24 exécutent les memes fonctions dans l'étape D que les signaux de commande MNlla, MN2la, MN4la , MN51a et la tension V21, respectivement, dans l'étape A. Dans chacune des étapes B, C et D , le cycle de conversion comprend des premier et second sous-cycles comme dans le cas de l'étape A. Dans le premier sous-cycle de l'étape B, le commutateur à transistor MN12 couple le binaire LSB+1 de la borne 101 à une électrode de grille du commutateur à transistor MN32 ,pendant le laps de temps correspondant TS1 de l'intervalle TLSB+1 de la figure 2b. Dans le second sous-cycle de l'étape B, le commutateur à transistor MN12 couple le binaire MSB-2 de la borne 101 à l'électrode de grille du commutateur à transistor MN32, pendant un laps de temps correspondant TS1 de l'intervalle TMSB-2 de la figure 2b. Des opérations similaires se produisent dans l'étape B de la figure 1A et dans le même ordre que dans l'étape A, telles que représentées dans la figure 2b, à l'exception d'un retard de 2 microsecondes. De plus, dans le premier sous-cycle de l'étape C, le commutateur à transistor MN13 couple le binaire LSB+2 de la borne 101 à une électrode de grille du commutateur à transistor MN33 , pendant le laps de temps correspondant TSl de l'intervalle TLSB+2 de la figure 2c Dans le second sous-cycle de l'étape C, le commutateur à transistor MN13 couple le binaire MSB-1 de la borne 101 à l'électrode de grille du commutateur à transistor MN33, pendant le laps de temps correspondant TS1 de l'intervalle TMSB-1 de la figure 2c. Des opérations similaires se produisent dans l'étape C de la figure 1A et dans le même ordre que dans l'étape B, comme cela est représenté dans la figure 2c, à l'exception d'un retard supplémentaire de 2 microsecondes. De la même façon, dans le premier sous-cycle de l'étape D de la figure 1A, le commutateur à transistor MN14 couple le binaire LSB+3 de la borne 101 à l'électrode de grille du commutateur à transistor MN34 , pendant un laps de temps correspondant TSl de l'intervalle TLSB+3 de la figure 2d. Dans le second sous-cycle de l'étape D figure 1A, le commutateur à transistor MN14 couple le bit MSB de la borne 101 à l'électrode de grille du commutateur à transistor MN34 , pendant le laps de temps correspondant TS1 de l'intervalle TMSB de la figure 2d. Des opérations similaires se produisent dans l'étape D de la figure 1A et dans le même ordre que dans l'étape C, comme cela est représenté dans la figure 2d, à l'exception d'un autre retard supplémentaire de 2 microsecondes. Comme indiqué auparavant, chaque capacité de grille , CGA, CGB, CGC, CGD , de chaque transistor MN31, MN32, MN33 et MN34, respectivement, est préchargée pendant le cycle de conversion. Chaque capacité de grille, CGA,CGB, CGC et CGD est préchargée pour développer une tension de grille de +SV,pendant un intervalle de 2 microsecondes qui se produit immédiatement avant l'intervalle pendant lequel le commutateur à transistor correspondant MNll, MN12, MN13 ou MN14 est débloqué. En conséquence, de façon avantageuse, le commutateur à transistor MNll, MN12 , MN13 ou MN14 n'a pas besoin de source de courant de charge lorsque le binaire du mot W qui est couplé à la grille du commutateur à transistor correspondant MN31, MN32, MN33 ou MN34, respectivement, se trouve au niveau HAUT. Lorsque le binaire du mot W se trouve au niveau BAS, le commutateur à transistor correspondant MNll, MN12, MN13 ou MN14 est requis pour collecter le courant, opération qui peut être faite plus vite que pour le courant d'alimentation. De cette façon, avantageusement, le temps de transition à la grille de chacun des commutateurs à transistor MN31, MN32, MN33 et MN34, est réduit. Une tension VC5 du condensateur sommateur C5 est initialisée à zéro volt, pendant l'intervalle SHTLSB+2 de la figure 2d. La décharge du condensateur C5 est réalisée par l'intermédiaire d'un commutateur à transistor MN2 de la figure 1A qui est commandé par un signal de commande MN2a de la figure 3m. A tous les autres moments, pendant le cycle de conversion, le commutateur à transistor MN2 de la figure 1A est bloqué. Ainsi, le condensateur C5 est à l'état déchargé avant l'intervalle FHTLSB+3 de la figure 2a du premier sous-cycle de l'étape A, comme indiqué précédemment. Pendant l'intervalle FHTLSB+3 de la figure 2a, toute charge stockée dans le condensateur C1 de la figure 1A, en conformité avec le binaire LSB, est redistribuée entre les condensateurs C1 et C5 . Si le bit le moins significatif LSB se trouve au niveau HAUT, la charge stockée dans le condensateur C1 est redistribuée dans les condensateurs C1 et C5, pendant l'intervalle FHTLSB+3 de la figure 2a. Les condensateurs C1, C2, C3, C4 et C5 de la figure 1A sont de valeur égale. En conséquence, la tension VC5 développée dans le condensateur C5 est égale à la moitié de celle du condensateur C1. Si le bit le moins significatif LSB est à l'état BAS , le condensateur C5 de la figure 1A reste déchargée , comme expliqué auparavant. Selon une autre caractéristique de l'invention, la longueur de l'intervalle FHTLSB+3, allouée pour une redistribution de charge dans les condensateurs C1 et C5, est plus petite que la somme des longueurs des intervalles TLSB+1 et TLSB+2 allouée pour charger le condensateur C1. Pendant l'intervalle FHTLSB+3, la variation de tension VC1 dans le condensateur C1 est inférieure, ou égale à, la moitié de la tension V21 ou 2,5V. Par contre, dans les intervalles TLSB+1 et TLSB+2, la variation de la tension VC1 est supérieure ou égale à 5V. Ainsi, le temps requis pour une redistribution de charge est plus petit que le temps requis pour charger le condensateur C1. De façon avantageuse, allouer des intervalles de différentes longueurs pour une redistribution de charge dans le condensateur C1 et pour charger le condensateur C1 à 5V facilite une réduction de la longueur du temps de cycle du convertisseur N/A 100. Pendant les intervalles FHTMSB-3 de la figure 2b, toute charge stockée dans le condensateur C2, en conformité avec le niveau du bit LSB+1, est redistribuée dans les condensateurs C2 et C5 de la figure 1A. Le résultat est que la charge développée dans le condensateur C5 pendant l'intervalle FHTMSB-3 de la figure 2b, est égale à la moitié de la somme de la charge du condensateur C5 et de la charge du condensateur C2 qui sont présentes à la fin de l'intervalle TLSB+3 de la figure 2a. En conséquence, la tension VC5, qui est développée pendant l'intervalle FHTMSB-3 de la figure 2b, est égale à la moitié de la somme de la tension VC5 et d'une tension VC2 qui sont présentes à la fin de l'intervalle TLSB+3 de la figure 2a. De la même manière, pendant chacun des intervalles FHTMSB-2, FHTMSB-l, FHTMSB, FHTLSB, FHTLSB+1 et FHTLSB+2 des figures 2c, 2d, 2a, 2b, 2c et 2d, respectivement, chaque condensateur C3, C4, C1, C2, C3 et C4 de la figure 1A est couplé en parallèle avec le condensateur sommateur commun C5, comme expliqué auparavant. Chaque charge stockée dans chaque condensateur C3, C4, C1, C2,C3 et C4 , selon le niveau de chaque bit LSB+2, LSB+3, MSB-3, MSB-2, MSB-1 et MSB, respectivement , est redistribuée dans ce condensateur et dans le condensateur C5, de la manière expliquée auparavant. Ainsi, pendant chaque intervalle de redistribution de charge , la somme de la charge stockée dans le condensateur C1, C2, C3 ou C4 et de la charge stockée dans le condensateur de sommateur C5 est divisée par deux. Le résultat est que, pendant l'intervalle FHTLSB+2 de la figure 2d, à la fin du cycle de conversion la tension VC5 de la figure 1A est égale à l'équivalent en valeur analogique du mot W. La résolution en bits du convertisseur N/A 100 est égale au nombre des transferts de charge au condensateur C5. Dans l'exemple précédent, la résolution est de huit bits. Un commutateur à transistor MN3 qui est commandé par un signal de commande MN3a de la figure 3n couple la tension VC5 de la figure 1A pour développer une tension de sortie OUT. La tension OUT du convertisseur N/A 100 est appliquée par l'intermédiaire d'une commande de ligne de données correspondante, non représentée, à une ligne de colonne correspondante d'une matrice LCD, non représentée , d'une façon bien connue ,pendant l'intervalle FHTLSB+2 de la figure 2d. De façon avantageuse , les condensateurs C1, C2, C3, C4 et C5 de la figure 1A sont de la même valeur telle que 1 pf. De façon paramétrique , ils tendent à s'aligner l'un l'autre et à rester égaux. En conséquence, tout effet indésirable sur la précision provoqué par des variations de capacité dues au vieillissement, aux tolérances et aux modifications environnementales, est réduit, de façon avantageuse. De cette façon, les erreurs dépendant des données qui peuvent se produire en raison de la charge et de la décharge des condensateurs , sont réduites de façon avantageuse. Les signaux de commande DW1-DW20, MN2la MN24a, MN4la-MN44a, MN5la-MN54a, MN5la-MN54a, MN2a, MN3a, et les tensions V21-V24 de la figure 1A sont générés dans un séquenceur classique 400 de la figure 1B. Le temps du cycle de conversion N/A est égal à la somme de 8 intervalles TLSB, TLSB+1, TLSB+2, TLSB+3, TMSB-3, TMSB-2, TMSB-1 et TMSB de la figure 2e ou 16 microsecondes. Le temps du cycle de conversion est rendu égal à l'intervalle mentionné précédemment de sélection de rangées de 16 microsecondes dans la matrice LCD. REVENDICATIONS l. Convertisseur numérique-analogique comprenant une source (IN) d'un mot de données d'entrée (W) comportant une pluralité de binaires (LSB-MSB) représentant des poids différents une pluralité de condensateurs (C1, C2, C3, C4, C5) de valeur de capacité égale comprenant un premier condensateur (C5) ; et un circuit de commutation (MN31-MN34, MN41-MN44, MN51-MN54), couplé auxdits condensateurs et sensible à ladite pluralité de binaires pour initialiser une charge dans un condensateur respectif (C1) de ladite pluralité de condensateurs qui est associée à une étape donnée d'une pluralité d'étapes , pendant un premier intervalle de ladite étape (SHTLSB+3, figure 2a), ledit circuit de commutation développant une charge dans ledit condensateur associé, à charge initialisée, selon un bit correspondant (MSB-3) pendant un second intervalle de ladite étape donnée (TMSB-2, TMSB-1) et ledit circuit de commutation couplant, pendant un troisième intervalle de ladite étape donnée (FHTMSB) ledit condensateur associé audit premier condensateur pour combiner dans ledit premier condensateur une charge dudit premier condensateur avec ladite charge qui est développée pendant ledit second intervalle , dans ledit condensateur associé , caractérisé en ce qu'une longueur (4avec) dudit second intervalle n'est pas égale à la longueur (1 psec) d'un intervalle desdits premier et troisième intervalles. 2. Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce que ladite longueur (4sec) dudit second intervalle (TMSB-2 , TMSB-1) n'est pas égale à ladite longueur (lEsec) de chacun desdits premier (SHTLSB+3) et troisième (FHTMSB) intervalles. 3. Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce que ladite longueur (1 usez) dudit intervalle desdits premier (SHTLSB+3) et troisième (FHTMSB) intervalles est plus petite que ledit second intervalle (TMSB-2, TMSB-1) de manière à réduire un temps de cycle dudit convertisseur numériqueanalogique. 4. Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce que ledit condensateur associé (C1) est couplé en parallèle , avec ledit premier condensateur (C5) pendant ledit troisième intervalle (FHTMSB). 5. Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce qu'une charge qui a été développée dans ledit premier condensateur (C5) dans une précédente étape (FHTMSB-1) est combinée dans ladite étape donnée (FHTMSB) avec ladite charge dudit condensateur associe. 6. Convertisseur numérique-analogique selon la revendication 1 , caractérisé en ce que ladite pluralité des condensateurs (C1-CS) comprend un second condensateur (C2) qui est associé à une seconde étape et dans lequel ledit circuit de commutation (MN31-MN34, MN41-MN44, MN51-MN54) développe une charge , selon un second bit (MSB-2), dans ledit second condensateur et couple, dans ladite seconde étape, ledit second condensateur audit premier condensateur (C5) pour combiner dans ledit premier condensateur ladite charge qui a été combinée dans ledit premier condensateur de ladite étape donnée avec ladite charge dans ledit second condensateur pour fournir une opération en pipeline. 7. Convertisseur numérique-analogique selon la revendication 1 , caractérisé en ce que lesdits bits (LSB-MSB) sont couplés en série audit circuit de commutation (MN31-MN34, MN41-MN44, MN51-MN54). 8. Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce qu ' un premier commutateur (MN41) est couplé à une source de tension (OV/5V) et audit condensateur associé (C1) pour développer une tension prédéterminée dans ledit condensateur associé et un second commutateur (MN51) couple ledit condensateur associé en parallèle avec ledit premier condensateur (C5). 9. Convertisseur numérique-analogique comprenant une source (IN) d'un mot de données d'entrée (IN) possédant une pluralité de binaires (LSB-MSB) représentant des poids différents une pluralité de condensateurs (C1, C2, C3, C4, C5) de valeur de capacité égale comprenant un premier condensateur (C5); et un circuit de commutation (MN31-MN34, MN41-MN44, MN51-MN54) couplé auxdits condensateurs et sensible à ladite pluralité de binaires , pour initialiser une charge dans un condensateur respectif (Cl) de ladite pluralité de condensateurs qui est associée à une étape donnée d'une pluralité d'étapes, pendant un premier intervalle (TMSB2, TMSB-1) de ladite étape donnée et pour développer une charge dans ledit condensateur associé , selon un bit correspondant (MSB-3), pendant un second intervalle de ladite étape donnée , caractérisé en ce qu'un commutateur à transistor commun (MN41) dudit circuit de commutation est couplé dans un parcours de courant dudit condensateur associé , pendant chaque intervalle desdits premier et second intervalles , ledit circuit de commutation couplant ledit condensateur associé audit premier condensateur pour combiner dans ledit premier condensateur une charge dudit premier condensateur avec ladite charge qui est développée dans ledit condensateur associé.