Brevet FR2741977A1 — publié le 19970606

La présente invention concerne un appareil de traitement de signaux numériques, et plus particulièrement un appareil pour la transformation d'un cosinus discret (DCT) bidimensionnel en temps réel convenant pour être mis en oeuvre dans un circuit à très grande intégration (VLSI). Afin de mettre en oeuvre un certain nombre de normes vidéo internationales, tel que le Groupe d'Experts Photographiques Collectif (JPEG), le Groupe d'Experts Cinématographiques (MPEG) et H.261, un circuit pour la compression ou le codage rapides de données vidéo est nécessaire. Le point le plus important est la façon d'améliorer l'efficacité de transformation de données pendant la compression ou le codage de données. Puisque le processus de transformation d'un cosinus discret (DCT) est l'une des techniques de transformation orthogonale ayant la plus grande efficacité de transformation, il a été largement utilisé dans les systèmes vidéo pour le codage de données. Même si des efforts ont été déployés pour simplifier l'algorithme du DCT, un circuit de DCT traditionnel est encore très compliqué. De plus, l'efficacité pouvant être obtenue avec des circuits traditionnels n'est pas suffisante pour satisfaire aux exigences d'un DCT en temps réel. Les circuits traditionnels ne sont pas correctement conçus pour arriver au résultat souhaité. Par exemple, afin de réduire la dimension du circuit, des procédés tels que le retour de données peuvent être adoptés dans la configuration du circuit, augmentant ainsi le temps d'exécution de la transformation de données. Sans un arrangement habile des rapports de circulation de données ou de synchronisation, les débits de fonctionnement du circuit de DCT sont trop faibles pour répondre aux exigences des normes internationales susmentionnées. De plus, puisque des multiplicateurs ayant de très faibles débits de fonctionnement sont utilisées dans le circuit de DCT traditionnel, l'efficacité de transformation du circuit de DCT est affectée. Ainsi, le fonctionnement en temps réel est difficile à obtenir. Bien que les dispositifs de mémoire morte (ROM) puissent remplacer les multiplicateurs du circuit de DCT pour augmenter l'efficacité, les dispositifs à ROM ayant une très grande capacité sont requis pour la transformation 2-D. Par conséquent, la dimension du circuit sera trop grande pour satisfaire aux exigences d'un circuit VLSI. En conséquence, la présente invention propose un circuit de DCT bidimensionnel (2-D) ayant une structure arithmétique distribuée, de façon à réduire la complexité du circuit et à augmenter l'efficacité de transformation. La présente invention propose également un circuit de DCT 2-D comprenant des éléments fonctionnant à des débits différents pour une transformation de données à grande vitesse, en répondant ainsi aux exigences de temps réel. La présente invention propose en outre un circuit de DCT 2-D ayant une circulation de données et une synchronisation spécifiques, réduisant ainsi la dimension du circuit et facilitant sa mise en oeuvre dans un circuit VLSI. Un appareil de DCT 2-D en temps réel selon la présente invention comprend un tampon de débit, une paire de multiplexeurs, une pluralité de registres, une pluralité d'éléments de sommation, une pluralité d'extracteurs de paramètres, une pluralité d'accumulateurs, une paire d'éléments de troncature, un tampon de transposition et un tampon de débit inversé. Dans la présente invention, le débit d'entrée de données du tampon de débit et le débit de sortie du tampon de débit inversé présentent un 1er débit, alors que le processus de transformation, qui se déroule entre le tampon de débit et le tampon de débit inversé, présente un deuxième débit. De plus, une structure arithmétique distribuée est utilisée pour réduire la complexité du circuit et augmenter l'efficacité de fonctionnement. Par conséquent, la DCT 2-D en temps réel peut être effectuée par un appareil de la présente invention. Plus précisément, l'invention concerne un appareil pour la transformation d'un cosinus discret (DCT) bidimensionnel (2-D) en temps réel comprenant: un tampon de débit pour entrer une donnée NxN selon un premier débit et sortir ladite donnée selon un deuxième débit; un premier multiplexeur pour fournir soit un premier chemin de données soit un deuxième chemin de données pour une transmission de données, ledit premier chemin de données étant fourni pour lesdites données provenant dudit tampon de débit pendant un premier processus de DCT 1-D, alors que pendant un deuxième processus de DCT 1-D, ledit deuxième chemin de données est fourni pour une donnée transposée; N premiers registres connectés en série, l'un desdits premiers registres étant connecté audit premier multiplexeur pour écrire séquentiellement les données fournies par ledit premier multiplexeur à un dit premier registre suivant; un deuxième multiplexeur pour fournir soit un troisième chemin de données pour les données provenant dudit premier registre qui est connecté audit premier multiplexeur soit à un quatrième chemin de données pour une donnée de rétroaction; N/2 éléments de sommation connectés auxdits premiers registres pour soustraire et additionner les données fournies par lesdits premiers registres et ledit deuxième multiplexeur; N deuxièmes registres pour mettre en mémoire des données provenant desdits éléments de sommation; N extracteurs de paramètres pour générer des paramètres par les données mises en mémoire dans lesdits deuxièmes registres; N accumulateurs pour accumuler les paramètres desdits extracteurs de paramètres; un tampon de transposition pour transposer lesdits résultats transformés provenant desdits accumulateurs; dans lequel lesdites données transposées sont générées par ledit tampon de transposition et mises en mémoire dans celui-ci pendant ledit premier processus de DCT 1- D; et un tampon de débit inversé pour acquérir des données provenant desdits accumulateurs, pendant ledit deuxième processus de DCT l-D, selon ledit deuxième débit, et sortir une donnée NxN selon ledit premier débit. Selon l'invention, l'appareil peut en outre comporter des éléments de troncature pour tronquer les données transformées. L'un de ces éléments peut être entre les accumulateurs et le tampon de transposition, et l'autre entre les accumulateurs et le tampon de débit inversé. Les premiers registres et les deuxièmes registres sont des registres à un mot. - lesdits deuxièmes registres sont formés par 2 ensembles de N/2 registres à un bit connectés en série. - chaque dit extracteur de paramètres comprend deux dispositifs à ROM et un additionneur/soustracteur. - chaque dit accumulateur comprend un additionneur et un registre. - chaque dit élément de sommation comprend un additionneur et un soustracteur. - chaque dit tampon de débit est équipé de plusieurs modes d'adressage pour les données entrées et sorties. - ledit tampon de débit inversé est équipé de plusieurs modes d'adressage pour les données entrées et sorties. Pour une meilleure compréhension de la présente invention et de ses avantages, il est à présent fait référence à la description suivante conjointement avec les dessins joints, dans lesquels les mêmes numéros de référence représentent des pièces identiques, dans lesquels: la figure 1 est un schéma fonctionnel d'un circuit de DCT 2-D selon la présente invention; la figure 2 est un schéma fonctionnel détaillé du bloc de sommation 17 représenté sur la figure 1; la figure 3 est un schéma fonctionnel plus détaillé d'un registre 14 représenté sur la figure 1; la figure 4 est un schéma fonctionnel plus détaillé d'un bloc PE 15 représenté sur la figure 1; la figure 5 est un schéma fonctionnel d'un accumulateur 16 représenté sur la figure 1; et la figure 6 est un chronogramme illustrant le fonctionnement du circuit de la figure 1. Avant la description du circuit de DCT d'un mode de réalisation préféré de la présente invention, l'algorithme de DCT sera expliqué. Uniquement pour faciliter la compréhension, on prend comme exemple une matrice de données ayant une dimension de 8x8. Si une matrice de données d'entrée X du circuit de DCT comporte des éléments Xij qui seront transformés en Yuv et composant ainsi une matrice de sortie Y, l'équation de transformation peut être exprimée par l'Eq. (1). 1 7 7 (2i+1)u7r (2j+1)vn Y. =-E E C(u)C(v)cos cos6 X (1) 4i=o j=O 16 16 o les paramètres C(u) et C(v) correspondent à C(u),C (v) =(v = 0) respectivement. (2) l (uv * 0) En général, l'expression de l'Eq. (1) peut être récrite comme le montre l'Eq. (3) pour simplifier le calcul. 1 7 (2j + v7r i 7 (2i + l)ur Y,= - Y C(v)cos 16 L- C(u)cOS 16 ij (3) 2 j--O 16 2XJO C'est-à-dire que l'algorithme 2-D direct de l'Eq. (1) est réduite aux doubles processus 1-D de l'Eq. (3). Par conséquent, l'équation de DCT peut être étendue à une expression matricielle, tel que représentée dans l'Eq. (4), qui peut décrire plus correctement le calcul en ligne et en colonne dans un processus de DCT. Y( A A A A A A A A Xo Y2 B c -c -B -B -C -C B X2 Y4 A -A -A A A -A -A A X4 Y6= C -B B -C -C B -B A X6, (4) Y1 D B F G -G -F -E -D X1 Y3 E -G -D -F F D G -E X3 Y5 F -D G E E -G D -F X5 _Y7 G -F E -D D -E F -G X7 o 1 X 1 I Ir 1 1 3r A = -cos-, B'= -cos-, C = sin-, D = -cos-6, E = ycos16- I 3r 1 x F = 2sin16, G = sin16 Du fait de ses propriétés de symétrie, la dimension de la matrice 8x8 de l'Eq. (4) peut être encore réduite. Par conséquent, des expressions plus simplifiées du processus de DCT comportant le calcul de matrices 4x4 sont représentées dans les Eq. (5) et (6). Yo A A A A XO -X7 Y2 B c -c -B X1 -X6 (5) Y4 = A -A -A A X2 -X5 Y6 C -B B -C X3 -X4 Y1 D F F G XO -X7 Y3 E -G -D -F X1 -X6 (6) Y5 = F -D G E X2 -X5 _Y7 _ G -F E -D X3 -X4 Evidemment, il n'y a que deux multiplications différentes de matrices dans les Eq. (5) et (6). Etant donné que le fonctionnement des multiplicateurs est trop lent pour le calcul de la matrice, la présente invention utilise des dispositifs à ROM pour l'extraction des paramètres de DCT, facilitant ainsi le calcul de la matrice. La présente invention utilise une structure arithmétique distribuée pour réaliser le calcul susmentionné. La structure arithmétique distribuée peut réduire les exigences de capacité des dispositifs à ROM. L'Eq. (7) est un calcul de multiplication de matrices 4x4. 00 Coo C01 C02 C03 IO G1 C10 Cll C12 C13 I1 (7) 02 = C20 C21 C22 C23 I2 03 C30 C31 C32 C33 I3 o les paramètres C, I et 0 ont respectivement m, n et m+n bits. Par conséquent, l'Eq. (7) peut être récrite comme suit: Oi = C. If, pour i = o..., 3 (8) En outre, si Ij est représenté comme son complément à 2, c'est-à-dire, n-li Ij = 'Ip + _-k (9) o Ijo est un bit de signe et o10 est le bit de poids fort (MSB), l'Eq. (8) peut être représentée par: 3 n-i 3 nl r 3 -k1 i = ECi-Ijo li25 oi(I + + lLECjIjk 2] (10) Le dernier membre de l'Eq. (10) est calculé en choisissant des valeurs de Cio à Ci3, sur la base de la pondération des paramètres IO à 13. Par exemple, quand k=4 et I04114124134=1011, la valeur du dernier membre de l'Eq. (10) sera Cio+ Ci2+Ci3. Par conséquent, si les valeurs I0kIlkI2kI3k ont été choisies, la valeur du dernier membre de l'Eq. (10) peut être obtenue à l'aide d'un dispositif à ROM à 16 mots dans lequel les valeurs prédéterminées CioIok+CilIlk+Ci2I2k+Ci3I3k ont été mises en mémoire. Dans la présente invention, chaque mot du dispositif à ROM consiste en m+n bits. Ainsi, le calcul de l'Eq. (10) peut être effectué par une accumulation à n multiples des résultats donnés par le dispositif & ROM à 16 mots et un additionneur/soustracteur à m+n bits. En conséquence, un mode de réalisation préféré de la présente invention sera décrit en référence à la figure 1. Si la matrice d'entrée X a une dimension de NxN, le circuit de DCT 2-D de la présente invention comprend un tampon de débit 10, deux multiplexeurs 11 et 12, N premiers registres 13, N/2 éléments de sommation 17, N deuxièmes registres 14, N extracteurs de paramètres 15, N accumulateurs 16, une paire d'éléments de troncature 18 et 19, un tampon de transposition 20 et un tampon de débit inversé 21. Les blocs fonctionnels individuels de la DCT 2-D représentée sur la figure 1 seront maintenant expliqués. Le tampon de débit 10 présente un premier débit d'entrée des données et un deuxième débit de sortie des données. C'est-à-dire que les éléments de la matrice d'entrée X sont entrés dans le tampon de débit 10 selon un premier débit. Puis, une séquence de données réadaptée est sortie du tampon de débit 10 vers le multiplexeur 11, selon un deuxième débit. Le deuxième débit est de préférence deux fois supérieur au premier débit. Les différents débits d'entrée/sortie de données peuvent être atteints en fournissant des signaux d'attaque de fréquences différentes au niveau des bornes d'entrée et de sortie, respectivement, du tampon de débit 10. Par conséquent, une opération de transformation à deux vitesses peut être atteinte par le circuit de DCT 2-D de la présente invention. Les multiplexeurs 11 et 12 fournissent tous deux, deux chemins de données pour une transmission de données. Un premier chemin de données lla est fourni par le multiplexeur 11 pour la séquence de données O10 d'entrée réadaptée provenant du tampon de débit 10. Ce chemin de données est actif pendant un premier processus de DCT 1-D. Lorsque le premier processus de DCT 1-D est terminé, un deuxième processus de DCT 1-D commence et un deuxième chemin de données llb est fourni à la place du premier chemin de données par le multiplexeur 11 pour transmettre une autre séquence de données provenant du tampon de transposition 20. Les premiers registres 13 sont connectés en série. L'un des premiers registres 13 est connecté au premier multiplexeur 11 par le biais du port 13a pour acquérir les données et écrire ensuite séquentiellement les données à un premier registre suivant 13. Ces premiers registres 13 sont des registres à 1 mot dont la longueur du mot est choisie sur la base du niveau de précision exigé pour satisfaire à la norme de communication sur laquelle est fondé le circuit de DCT. Tel que représenté sur la figure 2, chaque élément de sommation 17 comprend un additionneur 171 et un soustracteur 172 qui ont des bornes d'entrée 17a et 17b respectivement. Les éléments de sommation 17 sont fournis pour effectuer le calcul d'addition et de soustraction des Eq. (5) et (6), en obtenant ainsi des résultats de DCT 1-D au niveau des bornes 14a et 14b. Les deuxièmes registres 14 sont également des registres à un mot. Les deuxièmes registres 14 ont des données d'entrée à un mot provenant des éléments de sommation 17 par le biais des bornes 14a et 14b, alors que deux données à un bit par cycle d'horloge sont sorties des bornes 15a et 15b, respectivement. La structure des registres 14 est représentée sur la figure 3, sur laquelle huit registres à un bit 141 sont connectés en série pour fournir un chemin de données à bit impair pour la borne 15a, alors que huit autres il registres sont connectés en série pour fournir un chemin de données à bit pair pour la borne 15b. Chaque extracteur de paramètres 15 comprend deux dispositifs à ROM à 16 mots 151 et un additionneur/soustracteur 152, tel que représenté sur la figure 4. La longueur des mots de l'extracteur de paramètres 15 est de m+n bits. Tels que définis dans l'Eq. (7), m et n dépendent de la norme de communication sur laquelle est fondée le circuit de DCT. Puisque les données d'entrée provenant de la borne a sont inférieures d'un ordre par rapport à celles de la borne 15b, le paramètre extrait du dispositif à ROM 151 au niveau de la borne 152a doit être décalé d'un bit vers la droite avant l'addition et la soustraction avec celui du niveau de la borne 152b. Ce n'est que lorsqu'un bit de signe apparaît au niveau de la borne b qu'un calcul de soustraction est exécuté, ou que l'additionneur/soustracteur 152 exécute le calcul d'addition en général. Chaque accumulateur 16, tel que représenté sur la figure 5, comprend un additionneur 161 et un registre 162. L'accumulation de paramètres provenant de l'extracteur de paramètres 15 est effectuée par l'additionneur 161 qui additionne chaque donnée d'entrée provenant de la borne 16a dans les données mises en mémoire dans le registre 162, y accumulant ainsi des données. L'élément de troncature 18 est fourni pour tronquer les premiers résultats de DCT 1-D en des valeurs à m bits pour simplifier le deuxième processus de DCT 1-D. L'élément de troncature 19 est fourni pour tronquer les deuxièmes résultats de DCT 1-D en des données à 9 bits pour qu'elles répondent aux exigences de normes de communication. Le tampon de transposition 20 a une dimension de NxN (8x8 dans le mode de réalisation préféré). Les premiers résultats de DCT 1-D sont sortis de l'élément de troncature 18 par le biais de la borne 20a et mis en mémoire dans le tampon de transposition 20 pendant le premier processus de DCT 1-D. Les données mises en mémoire, qui correspondent à la matrice Z, sont transposées dans une autre matrice de données zt. Le format des matrices Z et zt est 1-D comme celui de la séquence provenant de la matrice X, tel qu'établi précédemment. Puis, pendant le deuxième processus de DCT 1-D, la matrice Zt est envoyée au multiplexeur 11. En ce qui concerne le tampon de débit inversé 21, un débit d'entrée des données égal au deuxième débit et un débit de sortie des données égal au premier débit sont requis pour être en concordance avec le tampon de débit 10. Pendant le deuxième processus de DCT 1-D, les résultats du deuxième processus de DCT 1-D sont sortis de l'élément de troncature 19 par le biais de la borne 21a et mis en mémoire dans le tampon de débit inversé 21, puis sortis par le biais de la borne 21lb comme matrice de données Y selon le premier débit. Les nombreux débits d'entrée/de sortie peuvent être atteints en fournissant des signaux d'attaque de fréquences différentes au niveau de la borne d'entrée et de la borne de sortie du tampon de débit inversé 21. Le fonctionnement du circuit de DCT 2-D de la présente invention va être décrit en référence au chronogramme représenté sur la figure 6. En se référant à la figure 1 et à la figure 6, les éléments de la matrice X des données d'entrée sont écrits successivement dans le tampon de débit 10 et mis en mémoire dans celui-ci par le biais de la borne O10a, ligne par ligne, technique connue sous le nom de "scannage par trame". Lorsque le premier élément de la dernière ligne de la matrice X, c'est-à-dire l'élément X70 du mode de réalisation préféré, est sur le point d'écrire dans le tampon de débit 10, les données qui y sont mises en mémoire commencent à être lues par le biais de la borne lla. Les données de sortie du tampon de débit 10 sont une séquence de X3k, X4k, X2k, X5k, Xlk, X6k, XOk et X7k, le numéro de colonne k allant de O à 7, qui sont différents de la séquence d'entrée. Ces séquences de données peuvent être observées sur les première et deuxième lignes de la figure 6. Pendant le premier processus de DCT l-D, c'est-à- dire, la première DCT 1-D, le multiplexeur 11 fournit son premier chemin de données pour les données d'entrée Xij. Par conséquent, chaque élément de la matrice X peut être écrit séquentiellement dans le registre 13 par le biais du tampon de débit 10 et du multiplexeur 11. Chaque fois que huit mots de données ont été écrits dans le registre 13, les données sont envoyées simultanément aux éléments de sommation 17. Tel que représenté sur la figure 1, chaque élément de sommation est connecté à deux premiers registres 13, c'est-à-dire un premier registre impair et un premier registre pair. Les données provenant des premiers registres impair et pair sont soustraites et additionnées selon les Eq. (5) et (6) dans les éléments de sommation 17. Les résultats calculés des éléments de sommation 17 sont sortis vers les deuxièmes registres 14 qui sont séparés en deux groupes pour mettre en mémoire les résultats de la soustraction et de l'addition, respectivement. Chaque mot mis en mémoire dans le registre 14 est lu par paires de bits par le biais des bornes 15a0:3 et b0:3, en référence à la figure 3. Puisque la pondération des bornes 15a0, 15al, 15a2 et 15a3 est la même et que celle de 15b0, 15bl, 15b2 et 15b3 est la même aussi, il peut y avoir deux bus à 4 bits 15a et b formés par les deux ensembles de bornes de sortie des données. Tel que mentionné précédemment, les données du bus 15b sont supérieures d'un ordre à celles du bus 15a. Les données du bus 15a et 15b sont écrites dans l'extracteur de paramètres 15 pour choisir les paramètres correspondants des dispositifs à ROM 151. Ces paramètres, comme les sommes partielles de l'Eq. (10), sont ajoutés dans l'additionneur 152 puis sortis au niveau des bornes 16a. Après l'accumulation des données des bornes 16a par les accumulateurs 16, les résultats transformés des matrices 4x4, tel que représenté dans l'Eq. (5) et (6), sont obtenus. Puisque les résultats de la DCT 1-D peuvent avoir une longueur de mot supérieure à celle requise pour atteindre une précision de données souhaitée, l'élément de troncature 18 est fourni pour tronquer les résultats de la DCT 1-D, éliminant ainsi les circuits pour le traitement des bits redondants. Puisque seuls restent les premiers m bits des résultats de la DCT l-D, le circuit peut être davantage condensé et la synchronisation est facile à commander. Les données transformées provenant de l'élément de troncature 18, c'està-dire les éléments de la matrice Z, sont mises en mémoire et transposées dans le tampon de transposition 20. Lorsque le deuxième processus de DCT 1-D commence, les éléments de la matrice Z sont envoyés au premier multiplexeur 11 pour le deuxième processus de DCT 1-D. Dans le mode de réalisation préféré, le deuxième processus de DCT 1-D commence lorsque le premier élément de la sixième colonne de la matrice Z., c'est-à-dire Z06' est écrit dans le tampon de transposition 20. La séquence de sortie du tampon de transposition 20 est une séquence de Zk3, Zk4, Zk2, Zk5, Zkl, Zk6, Zk0 et Zk7 ayant la ligne numéro k. Lorsque l'élément Z07 est sur le point d'être transformé dans le deuxième processus de DCT 1-D, représenté par la ligne transversale gauche de la figure 7, il n'est pas encore prêt à envoyer en sortie depuis le tampon de transposition 20. Par conséquent, un retour provenant de l'élément de troncature 18 est fourni pour transmettre directement l'élément Z07 au deuxième multiplexeur 12 pour le deuxième processus de DCT 1-D. Ainsi, en général, le deuxième multiplexeur 12 fournit un troisième chemin de données pour les données provenant du premier registre 13 et allant au deuxième registre 14, alors que pendant le moment o l'élément Z07 est requis, un quatrième chemin de données est fourni par le deuxième multiplexeur 12 comme un raccourci. Le fonctionnement du deuxième processus de DCT 1-D est semblable à celui du premier processus de DCT 1-D, sauf pour fournir le deuxième chemin de données par le premier multiplexeur 11 pour les données transposées, c'est-à-dire les éléments de la matrice Z. Lorsque le deuxième processus de DCT 1-D est effectué successivement, les données de sortie du circuit de DCT 2-D, c'est-à- dire les éléments de la matrice Y, sont générées et tronquées par l'élément de troncature 19, puis écrites dans le tampon de débit inversé 21. Enfin, la matrice Y est sortie selon le deuxième débit provenant du tampon de débit inversé 21, tel que représenté sur la dernière ligne de la figure 7. Par le biais du fonctionnement à deux vitesses du circuit de DCT 2-D, une transformation en temps réel peut être effectuée. En outre, par rapport au circuit traditionnel de la figure 1, la structure arithmétique distribuée, comprenant les premier et deuxième registres, les extracteurs de paramètres, les accumulateurs et les éléments de sommation, est proposée dans la présente invention pour remplacer la fonction du circuit de transformation du circuit de l'art antérieur. Puisque la structure arithmétique distribuée utilise les dispositifs à ROM pour le calcul de la matrice, l'efficacité de fonctionnement est améliorée. De plus, par le biais de nombreux modes d'adressage fournis par le tampon de débit et le tampon de débit inversé, le câblage entre chaque élément peut être simplifié et la dimension du circuit de la présente invention peut être considérablement réduite, et la configuration du matériel est bien plus simple. Par conséquent, la présente invention convient plus particulièrement à une mise en oeuvre VLSI. REVENDICATIONS 1. Appareil pour la transformation d'un cosinus discret (DCT) bidimensionnel (2-D) en temps réel comprenant: un tampon de débit (10) pour entrer une donnée NxN selon un premier débit et sortir ladite donnée selon un deuxième débit; un premier multiplexeur (11) pour fournir soit un premier chemin de données soit un deuxième chemin de données pour une transmission de données, ledit premier chemin de données étant fourni pour lesdites données provenant dudit tampon de débit pendant un premier processus de DCT 1-D, alors que pendant un deuxième processus de DCT 1-D, ledit deuxième chemin de données est fourni pour une donnée transposée; N premiers registres (13) connectés en série, l'un desdits premiers registres étant connecté audit premier multiplexeur pour écrire séquentiellement les données fournies par ledit premier multiplexeur à un dit premier registre suivant; un deuxième multiplexeur (12) pour fournir soit un troisième chemin de données pour les données provenant dudit premier registre qui est connecté audit premier multiplexeur soit à un quatrième chemin de données pour une donnée de rétroaction; N/2 éléments de sommation (17) connectés auxdits premiers registres pour soustraire et additionner les données fournies par lesdits premiers registres et ledit deuxième multiplexeur; N deuxièmes registres (14) pour mettre en mémoire des données provenant desdits éléments de sommation; N extracteurs de paramètres (15) pour générer des paramètres par les données mises en mémoire dans lesdits deuxièmes registres; N accumulateurs (16) pour accumuler les paramètres desdits extracteurs de paramètres; un tampon de transposition (20) pour transposer lesdits résultats transformés provenant desdits accumulateurs; dans lequel lesdites données transposées sont générées par ledit tampon de transposition et mises en mémoire dans celui-ci pendant ledit premier processus de DCT 1-D; et un tampon de débit inversé (21) pour acquérir des données provenant desdits accumulateurs, pendant ledit deuxième processus de DCT l-D, selon ledit deuxième débit, et sortir une donnée NxN selon ledit premier débit. 2. Appareil pour une DCT 2-D tel que revendiqué dans la revendication 1, comprenant en outre un élément de troncature (18) entre lesdits accumulateurs et ledit tampon de transposition pour tronquer lesdites données transformées. 3. Appareil pour une DCT 2-D tel que revendiqué dans la revendication 1, comprenant un élément de troncature (19) entre lesdits accumulateurs et ledit tampon de débit inversé pour tronquer lesdites données transformées. 4. Appareil pour une DCT 2-D tel que revendiqué dans la revendication 1, dans lequel lesdits premiers registres sont des registres à un mot. 5. Appareil pour une DCT 2-D tel que revendiqué dans la revendication 1, dans lequel lesdits deuxièmes registres sont des registres à un mot. 6. Appareil pour une DCT 2-D tel que revendiqué dans la revendication 1, dans lequel lesdits deuxièmes registres sont formés par 2 ensembles de N/2 registres à un bit connectés en série. 7. Appareil pour une DCT 2-D tel que revendiqué dans la revendication 1, dans lequel chaque dit extracteur de paramètres comprend deux dispositifs à ROM et un additionneur/soustracteur. 8. Appareil pour une DCT 2-D tel que revendiqué dans la revendication 1, dans lequel chaque dit accumulateur (16) comprend un additionneur (161) et un registre (162). 9. Appareil pour une DCT 2-D tel que revendiqué dans la revendication 1, dans lequel chaque dit élément de sommation (17) comprend un additionneur (171) et un soustracteur (172). 10. Appareil pour une DCT 2-D tel que revendiqué dans la revendication 1, dans lequel chaque dit tampon de débit est équipé de plusieurs modes d'adressage pour les données entrées et sorties. 11. Appareil pour une DCT 2-D tel que revendiqué dans la revendication 1, dans lequel ledit tampon de débit inversé est équipé de plusieurs modes d'adressage pour les données entrées et sorties.