Brevet FR2743167A1 — publié le 19970704

"OUTIL DE SIMULATION POUR UN ELEMENT ACTIF DANS UN CIRCUIT INTEGRE" Description L'invention concerne un outil de simulation pour un élément actif dans un circuit intégré pour générer une fonction polynomiale de degré élevé. Par outil de simulation, on entend des moyens de calcul permettant de générer des équations pour déterminer par exemple les valeurs de courants en fonction des valeurs de tensions et de paramètres dans un circuit intégré quand les éléments actifs et passifs du circuit et leurs connexions sont respectivement fixés. Par outil de simulation d'un transistor à effet de champ standard, on entend des moyens de calcul reliant les valeurs de courant aux valeurs de tension, les éléments intrinsèques et extrinsèques du transistor étant des paramètres. L'invention trouve son application dans le domaine de la conception de circuits intégrés incluant un ou plusieurs transistors à haute mobilité électronique. I1 est déjà connu de l'état de la technique un outil de simulation constitué par des moyens de calcul du courant de drain Id en fonction de la tension drain-source d'un transistor à effet de champ (FET) en arséniure de gallium (GaAs), commercialisé sous la dénomination "PSpice" par la Société "MicroSim Corporation, 20 Fairbandks, Irvin California, 92718 US". Cet outil peut être utilisé pour déterminer les paramètres intrinsèques d'un transistor à effet de champ du type MESFET. A cet effet, le transistor à effet de champ est considéré sous la forme d'une cellule de modélisation comprenant une source de courant Id, reliée à une borne de drain D par une résistance de drain RD et reliée à une borne source S par une résistance RS, une capacité Cds en parallèle sur la source de courant, une résistance RG reliée d'une part à une borne de grille G, et d'autre part au point commun source de courantrésistance de drain RD par une diode Dgd et une capacité Cgd en parallèle, et au point commun source de courant-résistance de source RS par une diode Dgd et une capacité Cgs. Le manuel d'utilisation de l'outil de simulation "PSPICE", disponible sous la référence "Circuit Analysis Reference Manual, Microsoft Windows, Sun and HP 9000/700, copyright 19994 by MicroSim corporation, pp.4-4 à 4-10, et pp. 4-72 à 4-73, fournit une série d'équations qui représentent le comportement du courant drain-source Id, de la capacité grillesource Cgs. et de la capacité grille-drain Cgd en fonction d'une tension grille-source Vgs et/ou d'une tension drainsource Vds. Ce manuel cite au titre d'information complémentaire, la publication intitulée "An improved GaAs MESFET model for PSPICE" par A.J. Mc CAMANT, G.D. Mc CORMACK, D.H. SMITH, dans IEEE Transactions on Microwave Theory and Techniques, June 1990. Le manuel fournit trois niveaux de complexité d'équation, et la publication citée concerne spécifiquement la description des équations du troisième niveau, le plus complexe. Ces équations permettent ensuite, en se basant sur la cellule de modélisation du transistor MESFET indiqué et sur des mesures de paramètres effectuées sur un transistor MESFET isolé, de simuler le fonctionnement d'un circuit intégré comprenant plusieurs transistors MESFET de ce type. Un problème technique est que cet outil, bien que pouvant être utilisé avec le troisième niveau de complexité, lié aux équations de complexité la plus grande, ne permet encore pas de générer des équations polynomiales du cinquième degré qui sont en particulier nécessaires pour simuler un transistor à haute mobilité électronique (HEMT) lorsque ce dernier est inclus dans un circuit intégré complexe avec plusieurs autres transistors du même type. I1 n'existe donc pas à ce jour d'outil de simulation correctement adaptée à la simulation d'un circuit intégré comportant plusieurs transistors à effet de champ à haute mobilité électronique. La présente invention a pour but de proposer un outil de simulation incluant un outil de simulation standard d'un transistor à effet de champ (MESFET) standard, en arséniure de gallium (GaAs), capable de simuler chaque transistor à haute mobilité électronique (HEMT) lorsque ces derniers sont inclus dans un circuit intégré complexe. Ce problème est résolu par un outil de simulation d'un élément actif dans un circuit intégré, pour générer une fonction polynomiale de degré élevé, ledit élément actif étant représenté par un modèle grand signal ayant une partie intrinsèque avec des bornes intrinsèques de grille, drain et source, et ayant une partie extrinsèque formées de résistances d'accès de grille, drain et disposées entre les bornes intrinsèques et des bornes extrinsèques correspondantes, modèle grand signal dans lequel la partie intrinsèque est constituée par une pluralité de cellules unitaires standards formées chacune d'un transistor à effet de champ (FET) standard ayant une partie intrinsèque et ayant une partie extrinsèques incluant les résistances d'accès du transistor à effet de champ standard, et modèle grand signal dans lequel les parties intrinsèques des cellules unitaires standards sont connectées en parallèle, les résistances d'accès de la partie extrinsèque des cellules unitaires étant simulées à la valeur zéro, la connexion en parallèle étant effectuée par la réunion respectivement des bornes de grille, drain et source des transistors à effet de champ standards (FET) aux bornes intrinsèques correspondantes dudit modèle grand signal, et la fonction polynomiale de degré élevé est fournie par le courant drain-source du modèle grand signal en fonction des tensions grille-source intrinsèques des transistors à effet de champ standards (FET) desdites cellules unitaires standards ainsi connectées. L'outil selon l'invention présente l'avantage d'être simple à mettre en oeuvre et de générer néanmoins une fonction polynomiale du cinquième degré, indispensable pour simuler le fonctionnement d'un transistor à haute mobilité électronique, particulièrement lorsque ce dernier est associé à plusieurs autres transistors du même type dans un circuit intégré complexe. L'invention est décrite ci-après en détail en référence avec les figures schématiques annexées dont - la FIG.1A qui représente en coupe, les différentes couches et éléments d'un transistor à haute mobilité électronique PHEMT pseudomorphique - la FIG.1B qui représente un modèle petit signal relatif au transistor de la FIG.1A ; - la FIG.2A qui représente une cellule de modélisation d'un transistor MESFET, utilisée dans un outil de simulation standard - la FIG.2B qui représente la cellule de modélisation de la FIG.2A transformée et utilisée comme cellule unitaire pour réaliser un modèle grand signal d'un transistor à haute mobilité électronique (PHEMT) - la FIG.3 qui représente une cellule complexe constituant un modèle grand signal pour réaliser un outil de simulation d'un transistor à haute mobilité électronique (PHEMT). En référence avec la FIG.1A, un dispositif 102 pour former un transistor à haute mobilité électronique comporte, à titre d'exemple non limitatif, des couches épitaxiales 2 à 6 réalisées sur un substrat semi-isolant 1. Lorsque le substrat est en arséniure de gallium (GaAs), ces couches peuvent être constituées, du substrat vers la surface du dispositif - d'une couche 2 tampon, non dopée intentionnellement, en arséniure de gallium (GaAs), d'épaisseur 0,5 à 1 pm, - d'une couche 3, en arséniure de gallium et d'indium (GaInGaAs), non dopée intentionnellement, d'épaisseur environ 15nm, - d'une couche 4 appelée espaceur, en arséniure de gallium et d'aluminium (AlGaAs), de type de conductivité N+, non dopée intentionnellement, très peu épaisse, de l'ordre de 2 à 5 nm, - d'une couche 5 de grille, en arséniure de gallium et d'aluminium (AlGaAs), de type de conductivité N+, d'épaisseur totale 30 à 50 nm, dans laquelle est creusée une ouverture 7 pour un contact de grille Schottky 8, - d'une couche 6 appelée couche chapeau, sur laquelle sont déposés des contacts de source 9 et drain 10, de part et d'autre du contact de grille, d'épaisseur 20 à 50 nm, et de type de conductivité N+, légèrement plus dopée que la couche de grille 5. La profondeur de creusement de l'ouverture 7 de grille 8 détermine l'épaisseur du canal du transistor HEMT. La partie active du transistor HEMT est située sous l'électrode de grille, au niveau de l'hétérojonction entre la couche inférieure 3 d'InGaAs et la couche supérieure 5 de AlGaAs de type N . Le matériau constituant la couche 5 en AlGaAs présente une largeur de bande interdite plus grande que celle de la couche inférieure 3 de InGaAs. Cette différence résulte en la création d'un puits de potentiel à l'interface des deux couches. Les électrons de la couche supérieure 5 en AlGaAs migrent vers la couche inférieure 3 en InGaAs et sont confinés dans le puits de potentiel et isolés des impuretés dont ils sont issus. La couche 4 très mince en AlGaAs non dopée permet une meilleure isolation des électrons vis-à-vis des impuretés. Ce phénomène est qualifié de gaz d'électrons à deux dimensions. La mobilité des électrons y est très forte. L'avantage d'utiliser comme matériau de couche inférieure 3 le InGaAs au lieu du AlGaAs comme il est connu des HEMTs standards, est de former une grande différence de bande interdite entre les couches 3 et 5, et donc une augmentation de la profondeur du puits de potentiel, sans avoir à doper la couche 5 de manière très importante, ce qui est le cas dans la structure des transistors HEMTs standards et qui est une difficulté technologique. Un tel transistor dont la couche inférieure 3 n'est pas du même alliage que la couche supérieure 5 est appelé pseudo-morphique, et est noté PHEMT. Selon l'épaisseur de la couche de grille du transistor 102, le canal conducteur peut se créer seulement lorsqu'une tension grille-source positive est appliquée, et dans ce cas le transistor est normalement pincé (N-OFF) en l'absence de tension grille-source ; ou bien le canal conducteur peut déjà exister en l'absence de tension grillesource, et dans ce cas le transistor est normalement passant (N-ON) en l'absence de tension grille-source. En raison de leurs performances supérieures à celles des transistors MESFETs, les transistors HEMTs et particulièrement les transistors PHEMTs sont utilisés dans les circuits intégrés bas-bruit, analogiques ou numériques. Afin de réduire le temps de conception des circuits intégrés utilisant ce type de transistors HEMTs et PHEMTs, et donc de minimiser les coûts de fabrication de ces circuits, tout en améliorant leurs performances, il est nécessaire de disposer d'outils de simulation performants, ces outils permettent l'optimisation des circuits intégrés avant que la fabrication ne commence, réduisant ainsi le risque d'erreurs. La nécessité de réaliser des transistors HEMTs ou PHEMTs opérant à des fréquences toujours plus élevées a conduit à réaliser de nouveaux modèles représentant leur comportement avec plus de précision. La simulation des transistors HEMTs et PHEMTs nécessite la génération d'équations spécifiques, particulièrement pour le courant drain-source, qui peuvent être avantageusement des polynômes du cinquième degré. En référence avec la FIG.1B, un modèle petit signal 103 d'un transistor PHEMT 102 tel que décrit plus haut comprend dans le transistor extrinsèque 103e des bornes de grille G, de drain D et de source S, des résistances d'accès de grille RG, de drain RD et de source RS, des selfs de grille LG, de drain LD et de source LS, des capacités grille-source Cgse, grille-drain Cgde, et drain-source Cdse, et comprend dans le transistor intrinsèque 103i une source de courant de conductance gm en parallèle avec une résistance Rds et une capacité Cds intrinsèques drain-source, une conductance intrinsèque grille-source Ggs en parallèle avec une capacité Cgs et une résistance Rgs en série, une conductance intrinsèque drain-grille Ggd en parallèle avec une capacité Cgd et une résistance Rgd en série. Dans le modèle 103 de la FIG.1B, les éléments extrinsèques ne dépendent pas de la tension de polarisation du transistor, alors que les éléments intrinsèques varient avec cette tension de polarisation. Pour modéliser un transistor aussi complexe que le PHEMT 102 de la FIG.1A, tous les éléments du modèle 103 de la FIG.1B doivent être déterminés avec précision. L'outil de simulation doit fournir des équations permettant de calculer ces éléments pour chaque PHENT, lors de la conception d'un circuit intégré comportant plusieurs PHENTs. C'est pourquoi un nouvel outil de simulation est proposé ci-après pour générer des équations polynomiales de degré élevé, particulièrement du cinquième degré, permettant la simulation d'un transistor PHENT. Ce nouvel outil spécifique est fondé sur la représentation d'un transistor HEMT ou PHEMT par une cellule complexe 104, appelée modèle grand signal du transistor HEMT ou PHENIT. Ce modèle grand signal est formé d'une pluralité de cellules unitaires, notées Cj référencées 101, lesquelles peuvent être simulées en utilisant pour chacune un outil de simulation standard du commerce, tel que décrit par exemple plus haut au titre d'état de la technique, adapté à la simulation d'un transistor à effet de champ selon un modèle standard 100 du type MESFET.Ainsi, il devient possible d'utiliser un outil standard du commerce pour la génération d'équations polynomiales de degré élevé et particulièrement pour la simulation du transistor PHEMT tel que décrit plus haut, bien que cet outil standard soit destiné au calcul d'équations qui ne sont pas adaptées à la simulation d'un transistor PHENT. Ce nouvel outil présente l'avantage de représenter le comportement du transistor PHEMT avec précision, et de pouvoir être utilisé pour la simulation de ce transistor dans un circuit intégré complexe. En référence avec la FIG.2A, l'outil standard de simulation d'un transistor à effet de champ de type MESFET en arséniure de gallium est basé sur un modèle 100 qui comprend des bornes intrinsèques et extrinsèques respectivement de grille 11' et 11, de drain 12' et 12, et de source 13' et 13, des résistances d'accès de grille Rg, de drain Rd, et de source Rs, respectivement entre les bornes 11' et 11, 12' et 12, et 13' et 13, une source de courant 15 Idj entre les bornes intrinsèques 12' et 13', une diode Dgdj et une capacité Cgdj en parallèle entre les bornes intrinsèques 11' et 12', une di ode Dgsj et une capacité Cgsj en parallèle entre les bornes intrinsèques 11' et 13'. L'équation (1) représentant le courant drain-source Idj du transistor à effet de champ 100 en régime linéaire ou de saturation est la suivante Idj(MESFET) = ss x Idso/(1 + x VdS x Idso) (1) où IdSo = (Vgs - VTO + y x Vds)Q x Kt (la) Vgs (ou respectivement Vds) est la tension grille-source intrinsèque (ou respectivement la tension drain-source intrinsèque) du transistor MESFET, a, B, y, Ô et VTO sont des paramètres qui peuvent être modifiés, Vds > O et Vgs > VTO et Kt est une approximation de tanh (a x Vdsi) L'équation (1) est fournie par les publications citées au titre d'état de la technique, et est incluse dans l'outil de simulation d'un transistor MESFET standard. Il a été trouvé que l'équation (2) suivante représente favorablement le courant drain-source Ids d'un transistor HEMT ou PHEMT Id(HEMT) = I1 x tanh (a x Vds) + I2 (2) où I1 = K1 (Vgs - Vto)2 + K2 (Vgs - Vto)3 + K3 (Vgs - Vto)4 + K4 (Vgs - Vto)5 (2a) où Vgs est la tension grille-source intrinsèque d'un MESFET standard, Vds est la tension drain-source intrinsèque d'un MESFET standard, et où I2 est une relation complexe représentant la variation de la conductance de sortie en fonction de Vds et dépendant seulement de Vds. Donc le terme I2 peut être négligé.De ce fait, l'équation (2) devient l'équation (3) suivante Ids(HEMT) = Kl(Vgs - Vto)2 x tanh (a x Vds) + K2 (Vgs - Vto)3 x tanh (a x Vds) + K3 (Vgs - Vto)4 x tanh (a x Vds) + K4 (Vgs - Vto)5 x tanh (a x Vds) (3) D'autre part, revenant à l'outil de simulation du transistor MESFET standard, on note que l'équation (1) dans laquelle on impose que ô=0 devient l'équation suivante (4) Id(MESFET) = ss (Vgs - VTO + y x Vds)Q x Kt (4) où Kt est une approximation polynomiale de tanh (a x Vds) En imposant y = 0 dans l'équation (4), il résulte que l'équation (3) relative au PHEMT peut être obtenue par l'addition de quatre équations (4) dans lesquelles les quatre valeurs des paramètres ss et Q sont égales à K1, K2, K3, K4 et les quatre valeurs des paramètres Q sont égales aux nombres 2, 3, 4 et 5. De plus, en imposant aux valeurs des résistances Rs, Rg et Rd la valeur zéro dans le modèle 100 de la FIG.2A, on obtient une cellule unitaire 101 notée Cj telle que représentée sur la FIG.1B. Pour la cellule unitaire Cj de la FIG.1B, le courant intrinsèque drain-source Idj (MESFET) dépend des paramètres correspondant aj, ssj, Ôj, VTOj et Qj. En plaçant quatre cellules unitaires telles que Cj en parallèle, où j prend les valeurs 1 à 4 notées C1, C2, C3, C, et en additionnant les résistances externes de grille Rgl à Rg4, de drain Rdl à Rd4 et de source Rsl à Rs4, un nouveau modèle grand signal d'un transistor HEMT ou PHEMT est créé.Ce modèle grand signal permet de construire un nouvel outil de simulation d'un transistor HEMT ou PHEMT et est représenté sur la FIG.3. En référence avec la FIG.3, le courant drain-source total entre les bornes de drains D 22 et de source S 23 de ce modèle grand signal 104 est donné par l'équation (5) suivante IDS = Idl + Id2 + 1d3 + Id4 (5) Pour chaque cellule Cj avec j de 1 à 4, les valeurs des paramètres aj, ssj, yj, Ôj, VTOj et Qj sont choisies de telle sorte que le courant IDS de l'équation (5) soit égal au courant Ids(HEMT) de l'équation (3). En outre, dans le but de prendre en compte la variation de la conductance de sortie en fonction de Vds représentée par le terme I2 de l'équation (2), un perfectionnement est appliqué au modèle grand signal 104 représenté sur la FIG.3 : le paramètre y n'est pas mis à la valeur zéro. De plus, pour chaque indice j de 1 à 4, les capacités Cgdj, Cgsj, Cdsj et les courants de diodes Dgdj, et Dgsj sont mis en parallèle et additionnés respectivement. Il en résulte que les capacités grille-drain Cgd, grille-source Cgs, et drain-source Cds du modèle grand signal 104 du transistor HEMT ou PHEMT sont définies comme ci-après Cgs = Cgsl + Cgs2 + Cgs3 + Cgs4 Cgs = Cgdl + Cgd2 + Cgd3 + Cgd4 Cds = Cdsl + Cds2 + Cds3 + Cds4 Les équations définies dans l'outil standard du commerce relatif au MESFET sont utilisées pour définir les capacités et diodes du nouveau modèle grand signal 104 de transistor HEMT. L'utilisation du modèle grand signal 104 de la FIG.3 constitué de quatre cellules unitaires simulables par des outils standards du commerce et de trois résistances RG, RD et RS également simulables par des outils standards du commerce, permet de générer une équation polynomiale du cinquième degré telle que l'équation (3) et donc de simuler des circuits intégrés complexes incluant plusieurs transistors de type HEMT et/ou PHENT. Pour fournir les éléments d'un modèle grand signal pour le transistor PHEMT de la FIG.1A, il est nécessaire de déterminer les variations des éléments du modèle petit signal 103 de la FIG.1B pour un grand nombre de points de fonctionnement. Les éléments déterminés pour le modèle petit signal 103 de la FIG.1B permettront ensuite de déterminer les éléments du modèle grand signal 104 du transistor PHEMT, tel que représenté sur la FIG.3, résultant en la détermination des coefficients de l'équation (3). La partie intrinsèque du modèle correspond à la partie active du transistor et ses éléments dépendent de la valeur de la tension de polarisation du transistor. La partie extrinsèque du modèle représente les éléments d'accès extérieurs du transistor, qui sont indépendants de la tension de polarisation. D'une manière générale, l'équation (3) est une fonction polynomiale du cinquième degré qui peut être écrite selon la relation (6) Ids(HEMT) = A(Vgs)2 + B(Vgs)3 + C(Vgs)4 + D(Vgs)5 où Vgs est la tension grille-source intrinsèque du transistor MESFET des cellules unitaires. La procédure de détermination des coefficients de l'équation (6) du cinquième degré comprend la détermination des paramètres RD, RS, RG, B, ss, o et Vto, qui permettent ultérieurement la détermination d'un réseau de courbes Ids = F(Vds) où F représente le symbole "fonction". La connaissance des paramètres constituant le modèle petit signal 103 de la FIG.1B se fait par une caractérisation d'un transistor d'essai HEMT ou PHEMT en continu et en dynamique, c'est-à-dire depuis les basses fréquences jusqu'aux hyperfréquences. La caractérisation statique renseigne sur les valeurs de la tension de pincement Vto au moyen de la courbe Ids = F(Vgs) à Vds non nulle. Les résistances d'accès de grille RG, de drain RD et de source RS sont extraites des paramètres Sll, S12, S21' S22 du transistor d'une manière connue de l'homme du métier. A titre d'exemple, la procédure de détermination des éléments extrinsèques et intrinsèques du modèle petit signal 103 de la FIG.1B comprend la mesure, par analyse vectorielle, appliquée sur un transistor HEMT ou PHEMT d'essai sur une large gamme de fréquences, de 0,1 GHz à 40 GHz avec un pas de 0,5 GHz, pour plusieurs valeurs de la tension de polarisation : pour les mesures, la tension Vds varie par pas de 0,1V entre OV et 3V. La tension Vgs varie entre OV et 0,9V pour un transistor PHEMT du type normalement pincé (N-OFF) et entre -0,9 et 0,6 pour un transistor du type normalement passant (N-ON). Pour chaque valeur de polarisation, une analyse vectorielle est faite aux différentes fréquences pour fournir un grand nombre de lots de paramètres S du transistor PHEMT où S1l est la mesure du signal d'entrée sur grille, S12 est la mesure du signal de sortie sur drain correspondant, S22 est la mesure du signal d'entrée sur drain, S21 est la mesure du signal de sortie sur grille correspondant. A basse fréquence, les capacités externes sont des court-circuits ; le modèle 103 se comporte comme un circuit n'ayant que des résistances et des selfs. Les selfs sont dues aux connexions du transistor et peuvent être évaluées par des mesures préliminaires. Les résistances sont alors déduites des valeurs mesurées des paramètres S. A plus haute fréquence, les capacités extrinsèques peuvent être calculées du fait que les résistances et les selfs sont déjà connues. Ayant ainsi déterminé les valeurs des éléments extrinsèques, on détermine ensuite les valeurs des éléments intrinsèques du modèle 103 du transistor de la FIG.1B, en tenant compte du fait que les valeurs des éléments extrinsèques ne varient pas lorsque la tension de polarisation varie, alors que les éléments intrinsèques sont variables. Ensuite, à partir de valeurs mesurées du courant de drain extrinsèque Idse entre les bornes 22 de drain D et 23 de source S du modèle 103 de la FIG.1B, connaissant maintenant les paramètres du circuit, le courant intrinsèque Idsi entre les bornes 22' et 23' est calculé. Un calcul est alors mené à bien pour calculer les paramètres optimaux ssl, ss2, ss3, ss4, y, Vto et a qui permettent de faire coïncider les courbes théoriques correspondant à l'équation (3) avec les courbes mesurées Idsi fonction de VgSi. L'outil de simulation d'un transistor PHEMT tel que décrit en référence avec la FIG.1A comprend, à titre d'exemple l'équation (3) ainsi que les valeurs suivantes ssl, ss2, ss3, ss4, y, Vt et a des paramètres de la loi de courant entre drain et source, déterminés comme décrit plus haut. Pour un PHEMT N-OFF = = 0,001044 ss2 = 0,00471 = = 0,01457 ss4 = 0,009101 y = 0,03254 Vto = 0,195 a=9 Pour un PHEMT N-ON = = 0,00025 ss2 = 0,000666 ss3 = -0,000045 ss4 = -0,000489 y = 0,075 Vto = 0,43 a=7 Les paramètres des lois de capacité sont, pour un transistor PHEMT N-OFF Cgs en fF 0,35 Cgd 0,065 Cds 0,04 pour un transistor PHEMT N-ON Cgs en fF 0.36 Cgd 0,0633 Cds 0,2 REVENDICATIONS 1. Outil de simulation d'un élément actif dans un circuit intégré, pour générer une fonction polynomiale de degré élevé, ledit élément actif étant représenté par un modèle grand signal ayant une partie intrinsèque avec des bornes intrinsèques de grille, drain et source, et ayant une partie extrinsèque formées de résistances d'accès de grille, drain et disposées entre les bornes intrinsèques et des bornes extrinsèques correspondantes, modèle grand signal dans lequel la partie intrinsèque est constituée par une pluralité de cellules unitaires standards formées chacune d'un transistor à effet de champ (FET) standard ayant une partie intrinsèque et ayant une partie extrinsèques incluant les résistances d'accès du transistor à effet.de champ standard, et modèle grand signal dans lequel les parties intrinsèques des cellules unitaires standards sont connectées en parallèle, les résistances d'accès de la partie extrinsèque des cellules unitaires étant simulées à la valeur zéro, la connexion en parallèle étant effectuée par la réunion respectivement des bornes de grille, drain et source des transistors à effet de champ standards (FET) aux bornes intrinsèques correspondantes dudit modèle grand signal, et la fonction polynomiale de degré élevé est fournie par le courant drain-source du modèle grand signal en fonction des tensions grille-source intrinsèques des transistors à effet de champ standards (FET) desdites cellules unitaires standards ainsi connectées. 2. Outil selon la revendication 1, dans lequel les résistances d'accès du modèle grand signal sont représentées par des cellules standards. 3. Outil de simulation selon l'une des revendications 1 ou 2, dans lequel l'élément actif à simuler est un transistor à haute mobilité électronique. 4. Outil de simulation selon la revendication 3, dans lequel le transistor à haute mobilité électronique à simuler est un transistor pseudomorphique. 5. Outil de simulation selon l'une des revendications 3 ou 4, dans lequel le modèle grand signal du transistor à haute mobilité électronique comprend 4 cellules unitaires en parallèle, et le courant drain-source est simulé par une fonction polynomiale du cinquième degré de la tension grillesource intrinsèque dans ces cellules. 6. Outil selon la revendication 5, dans lequel la fonction polynomiale d'ordre 5 donnant le courant drain-source Ids (HEMT) du transistor à haute mobilité électronique en fonction de la tension grille-source (Vgs) intrinsèque des transistors à effet de champ des cellules unitaires est exprimée par Ids(HEMT) = A(Vgs)2 + B(Vgs)3 + C(Vgs)4 + D(Vgs)5 où les coefficients A, B, C, D sont des paramètres des cellules standards de simulation. 7. Procédé de réalisation d'un circuit intégré incluant une étape de simulation du circuit avec un outil de simulation selon l'une des revendications 1 à 6. 8. Dispositif semiconducteur intégré incluant un ou plusieurs transistors à haute mobilité électronique réalisé au moyen d'un procédé selon la revendication 7.