Brevet FR2728999A1 — publié le 19960705

" Circuit tampon de sortie de données d'un dispositif de mémoire à semi- conducteurs " ARRIERE PLAN DE L'INVENTION La présente invention concerne un circuit tampon de sortie de données d'un dispositif de mémoire à semi- conducteurs partageant des lignes d'entrée/sortie de don- nées. Ce circuit tampon comporte un circuit de protection de tension négative. En général, le dispositif de mémoire à semi- conducteurs comprend un circuit tampon de sortie de données qui fournit en sortie des données internes vers l'extérieur de celui-ci, et un circuit tampon d'entrée de données qui introduit des données provenant de l'extérieur de celui-ci. La figure 1 représente la structure du circuit tampon de sortie de données du dispositif de mémoire à semi- conducteurs, et la figure 2 représente la forme d'onde il- lustrant les caractéristiques de fonctionnement du circuit tampon de sortie de données représenté à la figure 1. Ici, un signal TRST (appelé ci-après signal de remise à l'état initial de sortie TRST) est réalisé de façon qu'une borne de sortie de données DQ peut être modifiée pour passer d'un état flottant (c'est à dire un état à haute impédance) à un état pouvant être fourni en sortie. Ainsi, on suppose que le signal de remise à l'état initial de sortie OTRST est généré comme représenté en 21 à la figure 2, que les don- nées fournies en sortie à une ligne de sortie de données DB sont fournies en sortie comme représenté en 22, et que les données fournies en sortie à une ligne de sortie de données inverse/DB sont fournies en sortie comme représenté en 23. Dans le cas o le signal de remise à l'état initial TRST est introduit sous la forme d'un signal d'état logique "bas" comme représenté en 21 à la figure 2, des portes NON- ET 11 et 12 fournissent en sortie des signaux d'états logi- ques "haut", et des inverseurs 13 et 14 inversent et four- nissent respectivement en sortie les signaux fournis en sortie par les portes NON-ET 11 et 12. Ainsi, des transis- tors NMOS 15 et 16 sont respectivement commutés en ARRET. Par suite, la borne de sortie de données DQ de la figure 1 passe dans l'état à haute impédance (généralement dans la condition de 1,4 VTRI dans le cas d'une logique TTL à tran- sistor-transistor), comme représenté à la figure 2. Si le signal de remise à l'état initial de sortie 4TRST est changé par des conditions extérieures pour deve- nir le signal de l'état logique "haut", les états logiques des portes NON-ET 11 et 12 sont déterminés suivant les sor- ties des lignes de sortie de données DB et/DB. Par suite, si le signal de l'état logique "haut" est reçu à la ligne de données DB comme représenté en 23 à la figure 2, et si le signal de l'état logique "bas" est reçu à la ligne de données inverse/DB comme représenté en 23 à la figure 2, la porte NON-ET 11 fournit en sortie le signal de l'état logi- que "bas" et la porte NON-ET 12 fournit en sortie le signal de l'état logique "haut". Ainsi, un transistor NMOS 15 fonctionnant en moyen de sortie introduit le signal de l'état logique "haut", par l'intermédiaire de l'inverseur 13, à son électrode de grille pour être ainsi commuté en MARCHE, et un transistor NMOS 16 introduit le signal de l'état logique "bas", par l'intermédiaire de l'inverseur 14, à son électrode de grille pour être ainsi commuté en ARRET. Par suite, le signal de l'état logique "haut" est généré à la borne de sortie DQ, comme représenté en 24 à la figure 2. De plus, si le signal de l'état logique "bas" est reçu à la ligne de données DB et si le signal de l'état lo- gique "haut" est reçu à la ligne de données inverse/DB, la porte NON- ET 11 fournit en sortie le signal de l'état logi- que "haut" et la porte NON-ET 12 fournit en sortie le si- gnal de l'état logique "bas". Ainsi, un transistor NMOS 15 fonctionnant en moyen de sortie introduit le signal de l'état logique "bas", par l'intermédiaire de l'inverseur 13, à son électrode de grille pour être ainsi commuté en ARRET, et le transistor NMOS 16 introduit le signal de l'état logique "haut", par l'intermédiaire de l'inverseur 14, à son électrode de grille pour être ainsi commuté en MARCHE. Par suite, le signal de l'état logique "bas" est généré à la borne de sortie DQ, comme représenté en 24 à la figure 2. La borne de sortie DQ du circuit tampon de sortie de données construit comme décrit ci-dessus, est branchée en commun aux autres composants de la mémoire. Par exemple, dans une mémoire vive dynamique typique DRAM, les lignes d'entrée/sortie de données sont isolées l'une de l'autre dans le cas de x 1 (c'est à dire dans le cas o le nombre d'une sortie de données est de un), et sont partagées l'une avec l'autre dans le cas de x 4 (c'est à dire dans le cas o le nombre de la sortie de données est de quatre). La fi- gure 3 représente l'état de branchement de la borne de sor- tie de données DQ dans le cas o les lignes d'entrée/sortie de données sont partagées l'une avec l'autre. Par suite, la borne de sortie de données DQ, dans la présente invention, comporte une ligne commune pour l'entrée/sortie des don- nées. Généralement, une entrée de données et une sortie de données de la ligne de données commune sont distinguées suivant l'état logique du signal généré à une broche sup- plémentaire qui constitue une broche d'habilitation de sor- tie (/OE:habilitation de sortie). Ainsi, si le signal de l'état logique "bas" est introduit à la borne d'habilita- tion de sortie, la ligne d'entrée/sortie de données (ligne DQ) est utilisée en ligne de sortie de données. A ce mo- ment; le signal de remise à l'état initial de sortie MTRST commandant le circuit tampon de sortie de données, passe à l'état logique "haut", en déterminant ainsi l'état logique de la borne de sortie de données DQ, comme décrit ci- dessus, suivant l'état des lignes de données internes DB et/DB. Au contraire, si le signal de l'état logique "haut" est introduit à la borne d'habilitation de sortie, le si- gnal de remise à l'état initial de sortie *TRST passe à l'état logique "bas" du signal en faisant ainsi passer l'état du circuit tampon de sortie de données dans l'état à haute impédance (état flottant), et la ligne d'en- trée/sortie de données (ligne DQ) est utilisée en ligne d'entrée de données. Dans ce cas, le circuit tampon d'en- trée de données qui est branché en commun aux lignes d'en- trée/sortie de données, est habilité en introduisant ainsi les données introduites à la ligne d'entrée/sortie de don- nées à l'intérieur du dispositif de mémoire à semi- conducteurs. La figure 3 représente l'état dans lequel les deux circuits tampon de sortie de données sont branchés à la ligne d'entrée/sortie de données (ligne DQ), mais on re- marquera qu'à la figure 3 l'état de branchement du circuit tampon d'entrée de données n'est pas représenté. De plus, les lignes d'entrée/sortie de données sont branchées à un dispositif extérieur, comme décrit ci-dessus, ce dispositif extérieur pouvant être structuré avec une structure d'in- terface du procédé GTL, LVTTL ou TTL, suivant le procédé de transfert de données. La ligne d'entrée/sortie de données peut être branchée à ces types de structures d'interfaces, et fournit alors en sortie des données auxquelles on accède de l'intérieur du dispositif de mémoire à semiconducteurs, ou fournit le chemin d'introduction de données de la ligne d'entrée de données à l'intérieur du dispositif de mémoire à semi-conducteurs. A ce moment, dans le cas o la tension négative est utilisée dans le dispositif extérieur branché aux li- gnes d'entrée/sortie de données, la consommation de courant dans le circuit tampon de sortie de données construit comume représenté à la figure 1, est fortement augmentée. La fi- gure 4 représente la borne de sortie du circuit tampon de sortie de données, qui est construit comme représenté à la figure 1, dans lequel le courant est dans l'état de haute impédance. Ainsi, le signal de remise à l'état initial de sortie *TRST est introduit à l'état logique "bas", de sorte que les transistors NMOS 15 et 16 sont commutés en ARRET. Cela correspond à l'état dans lequel, lorsqu'une pluralité des mémoires tampon de sortie de données partagent une li- gne d'entrée/sortie de données unique, le circuit tampon de sortie de données correspondant n'a pas été sélectionné, ou la ligne d'entrée/sortie de données a été sélectionnée pour effectuer une fonction d'entrée. Dans cet état, si une ten- sion négative indésirable est générée à la borne de sortie de données DQ, le problème ci-après doit être généré. Ain- si, lorsqu'il est interfacé avec le dispositif extérieur utilisant la tension négative et lorsque la tension néga- tive est appliquée à la ligne d'entrée/sortie de données, le circuit tampon de sortie de données forme un chemin de courant électrique inutile. Par exemple, si une tension né- gative de -2V est introduite à la borne de sortie de don- nées DQ, OV d'un niveau de potentiel de masse Vss est appliqué à l'électrode de grille du transistor NMOS 15, mais la tension grillesource Vgs passe à 2V sous l'effet du potentiel de son électrode de source qui est branchée à la borne de sortie de données DQ. Par suite, si la tension négative est appliquée à la borne de sortie de données, le transistor NMOS 15 du circuit tampon de sortie de données est commuté en MARCHE à haute impédance, et forme le chemin du courant électrique, comme représenté à la figure 4. A ce moment, en supposant qu'une tension de seuil VT du transis- tor NMOS 15 est de 1V et que la tension d'alimentation de puissance VCC est de 5V, la différence Vgs-VT est infé- rieure à la tension drain-source Vds, de sorte que le tran- sistor NMOS 15 fonctionne alors dans une zone de saturation. si le circuit tampon de sortie de données fonc- tionne dans l'état à haute impédance, du courant électrique est inutilement consommé et, en même temps, le circuit tam- pon de sortie de données peut perturber la puissance de fonctionnement variable. La figure 5 représente l'état de fonctionnement du transistor NMOS 15 lorsqu'on applique la tension négative à l'entrée de la borne de sortie de don- nées DQ. A la figure 5, une jonction correspondant à la zone hachurée est formée du côté de l'électrode de source et, dans la zone "C" ou aucune jonction n'est formée, le courant électrique s'écoule par rafale. A ce moment, si la tension négative est appliquée à la borne de sortie de don- nées DQ, la différence de tension entre l'électrode de drain et l'électrode de source est augmentée de sorte que, dans la zone o la jonction n'est pas formée, une ionisa- tion d'impact est générée, ce qui augmente fortement le courant du substrat. Par suite, le niveau de tension de substrat VBB est augmenté et, du fait du changement de ni- veau de la puissance de fonctionnement, des opérations anormales peuvent être générées dans le dispositif de mé- moire à semi-conducteurs. Par suite, l'autre forme de réalisation du cir- cuit tampon de sortie de données conventionnel destiné à surmonter ces problèmes est représentée à la figure 6, et cela est décrit en détails dans le brevet U.S.No.4 678 950 du MITAKE. Dans le circuit tampon de sortie de données construit comme représenté à la figure 6, DT est la pre- mière donnée de sortie appliquée à un transistor NMOS 64 fonctionnant en transistor élévateur, et DTB est la seconde donnée de sortie appliquée à un transistor NMOS 66 fonc- tionnant en transistor abaisseur. Ici, la première donnée de sortie DT est introduite à partir de la ligne de données DB, et la seconde donnée de sortie DTB est introduite à partir de la ligne de données inverse/DB. Par suite, elles ont une logique opposée l'une à l'autre. *S est un signal de commande destiné à faire passer le circuit tampon de sortie de données dans l'état à haute impédance. Le tran- sistor NMOS 64 est branché entre la tension d'alimentation de puissance VCC et la borne de sortie de données DQ, ainsi qu'à un noeud Ni introduisant la première donnée de sortie DT à son électrode de grille. Le transistor NMOS 66 est branché entre la borne de sortie de données DQ et le poten- tiel de masse VSS, ainsi qu'à un noeud N2 introduisant la seconde donnée de sortie DTB à son électrode de grille. Le transistor NMOS 61 est branché au noeud N1, et au signal de commande de sortie *S à son électrode de grille. Le tran- sistor NMOS 62 est branché entre l'électrode de source du transistor NMOS 61 et le potentiel de masse VSS, ainsi qu'à la borne de sortie de données DQ à son électrode de grille. Le transistor NMOS 63 est branché entre le noeud N1 et la borne de sortie de données DQ, et ce transistor est branché au potentiel de masse VSS à son électrode de grille. Le transistor NMOS 65 est branché entre le noeud N2 et le po- tentiel de masse VSS, et au signal de commande de sortie *s à son électrode de grille. Tout d'abord, si le signal de commande de sortie S est introduit à l'état logique "haut", les transistors NMOS 61 et 65 sont commutés en MARCHE, en diminuant ainsi les potentiels aux noeuds N1 et N2 jusqu'au potentiel de la masse. Par suite, le signal de l'état logique "bas" est ap- pliqué aux électrodes de grille des transistors NMOS 64 et 66. Ainsi, si le potentiel au noeud N1 est à l'état logique "haut" dans l'état précédent, la borne de sortie de données DQ passe à l'état logique "haut". Dans cet état, si le si- gnal de commande de sortie *s est introduit au niveau logi- que "haut", le transistor NMOS 61 est commuté en MARCHE et, de plus, du fait du potentiel de niveau logique "haut" de la borne de sortie de données DQ, le transistor NMOS 62 est commuté en MARCHE. Par suite, le potentiel au premier noeud Ni est abaissé au-dessous d'une tension de seuil du tran- sistor NMOS 64. De plus, si le potentiel au noeud N2 est au niveau logique "haut" dans l'état précédent, comme le tran- sistor NMOS 65 est commuté en MARCHE à la réception du si- gnal de commande de sortie 4S, le potentiel au noeud N2 est changé pour passer à un potentiel au-dessous de la tension de seuil du transistor NMOS 66. Ainsi, les transistors NMOS 64 et 66 sont commutés en ARRET, de sorte que le potentiel de la borne de sortie de données DQ tombe à l'état logique "bas". A ce moment, le circuit tampon de sortie de données décrit ci-dessus passe dans l'état de haute impédance. Dans cet état de haute impédance, comme décrit ci-dessus, si la tension négative est appliquée à la borne de sortie de don- nées DQ, comme la tension Vgs du transistor NMOS 64 est augmentée du fait de la tension négative, le transistor NMOS 64 est commuté en MARCHE. A ce moment, le transistor NMOS 63 qui est branché au noeud N1 et à la borne de sortie de données DQ, ainsi qu'au potentiel de masse VSS à son électrode de grille, est commuté en MARCHE de sorte que le potentiel au noeud N1 est changé pour passer au potentiel de la borne de sortie de données DQ. Par suite, le poten- tiel au noeud Ni est égal au potentiel de la borne de sor- tie DQ, et la tension Vgs du transistor NMOS 64 passe à 0V en commutant ainsi en ARRET le transistor NMOS 64. Ainsi, comme le noeud N1 et la borne de sortie de données DQ sont liés l'un à l'autre à partir d'une zone de sous-seuil du transistor NMOS 63, la tension Vgs du transistor NMOS 63 passe à 0V. Par suite, comme le chemin de courant électri- que formé par le transistor NMOS 63 est coupé, on peut évi- ter le fonctionnement anormal dû à une ionisation d'impact, comme représenté à la figure 5, générée dans le transistor NMOS 64. Cependant, dans le cas de l'utilisation du cir- cuit tampon de sortie de données comportant le bloc de pro- tection de tension négative comme décrit ci-dessus, il se pose le problème qu'un chemin de courant électrique inutile est formé par la mémoire branchée en commun aux lignes d'entrée/sortie de données, comme représenté à la figure 7. Le problème indiqué ci-dessus est expliqué en se référant à la forme d'onde opérationnelle de la figure 8. En supposant qu'une première mémoire et une seconde mémoire, comme re- présenté à la figure 7, comprennent respectivement le cir- cuit tampon de sortie de données construit comme représenté à la figure 6, partagent les lignes d'entrée/sortie de don- nées du système, puis fournissent les données en sortie dans un procédé intercalé, lorsque les données sont four- nies en sortie par le circuit tampon de sortie de données de la première mémoire, la seconde mémoire doit se trouver dans l'état de haute impédance et, lorsque les données sont fournies en sortie par le circuit tampon de sortie de don- nées de la seconde mémoire, le circuit tampon de sortie de données de la première mémoire doit se trouver dans l'état de haute impédance. Ici, dans la forme d'onde opération- nelle de la figure 8, /RASA,/CASA, /OEA et 4SA représentent des signaux de commande de la première mémoire, et/RASB, /CASB, /OEB et *SB représentent des signaux de commande de la seconde mémoire. Tout d'abord, en supposant qu'on accède à la pre- mière mémoire, on décrira ci-après les opérations dans le cas o la première donnée de sortie DT est introduite comme donnée de l'état logique "bas", puis de nouveau modifiée pour passer à la donnée de l'état logique "haut". Si le /RASA comme représenté en 80 à la figure 8, le /CASA comme représenté en 82 et le /OEA comme représenté en 84, sont habilités en accédant ainsi à la première mémoire, et si la première donnée de sortie DT est introduite comme donnée de l'état logique "bas", le transistor NMOS 64 est commuté en ARRET et le transistor NMOS 66 est commuté en MARCHE, en générant ainsi le signal de l'état logique "bas" dans la borne de sortie de données DQ, comme représenté dans la section LD1 de 88 de la figure 8. Dans cet état, la pre- mière donnée de sortie DT est introduite comme donnée de l'état logique "haut", le transistor NMOS 64 est commuté en MARCHE et le transistor NMOS 66 est commuté en ARRET, de sorte que la tension de la borne de sortie de données DQA commence à augmenter, comme représenté dans la section HD1 de 88 de la figure 8. Dans cet état, si l'opération d'accès à la première mémoire est stoppée puis si l'opération d'ac- cès à la seconde mémoire est effectuée, /RASA, /CASA et /OEA sont coupés et le SA est modifié pour devenir le si- gnal de l'état logique "haut". En même temps, /RASB, CASB et/OEB sont habilités et SB est modifié pour devenir le signal de l'état logique "bas". Dans cet état modifié, le potentiel logique "haut" du niveau de tension d'alimenta- tion de puissance VCC est appliqué au noeud NA1 de la pre- mière mémoire et la tension de la borne de sortie de données DQA commence à augmenter, comme représenté dans la section HD1 de 88 de la figure 8. Par suite, le potentiel de la borne de sortie de données DQA de la première mémoire commence à diminuer de nouveau, comme représenté en 88 de la figure 8. A ce moment, la première mémoire est modifiée pour passer à l'état de haute impédance, sous l'action du signal *SA, et cette haute impédance est obtenue par l'in- termédiaire des transistors 61 et 62 qui introduisent en rétroaction une sortie de la borne de sortie de données DQA. Ainsi, dans le cas o le potentiel de la borne de sortie de données DQA n'a pas été suffisamment augmenté, comme représenté dans la section HD1 de 88 de la figure 8, 1l du fait que les transistors 61 et 62 ne déchargent pas suf- fisamment la tension du noeud NA1, il existe une possibili- té de former le chemin de courant électrique représenté par la ligne en tirets de la figure 7, suivant l'état de la se- conde mémoire. Ainsi, dans le cas o la tension de la borne de sortie de données DQA de la première mémoire est plus élevée que le potentiel de masse VSS comme représenté en 88 à la figure 8, et moins élevée que la tension de seuil du transistor NMOS 62, du fait que le chemin de décharge de la tension du noeud NAi n'est pas formé dans la première mé- moire, le transistor NMOS 62 est commuté en ARRET ou incom- plètement commuté en ARRET. A ce moment, comme la tension du niveau logique "haut" a été générée au noeud NA1 par la première donnée de sortie DT, le transistor NMOS 64 reste dans l'état de MARCHE. Dans l'état décrit ci-dessus, lors- que le signal de l'état logique "bas" est fourni en sortie à la borne de sortie de données DQB dans la seconde mé- moire, on forme le chemin de courant électrique à travers le transistor NMOS 64 de la première mémoire et le transis- tor NMOS 76 de la seconde mémoire. Par suite, le chemin de courant électrique formé de cette manière est maintenu jus- qu'au point o la donnée de l'état logique "haut" est four- nie en sortie à la borne de sortie de données DQB dans la seconde mémoire. De plus, même si le noeud NA1 de la pre- mière mémoire est suffisamment déchargé, dans le cas o la donnée de l'état logique "bas" est fournie en sortie par l'intermédiaire de la borne de sortie de données DQB de la seconde mémoire, le noeud NA1 devient un état flottant. Du fait d'un changement du noeud NA1 par un couplage et un courant de fuite correspondant à celui-ci, un fonctionne- ment anormal peut être généré. RESUME DE L'INVENTION Par suite, la présente invention a pour but de créer un circuit tampon de sortie de données pour disposi- tif de mémoire à semi-conducteurs, qui soit capable d'empê- cher un fonctionnement anormal par une tension négative in- troduite à une borne de sortie. Un autre but de la présente invention est de créer un circuit tampon de sortie de données pour disposi- tif de mémoire à semi-conducteurs, qui soit capable de sta- biliser un état d'une borne de sortie dans un état de haute impédance, en détectant un niveau d'une tension de sortie. Un autre but encore de la présente invention est de créer un circuit capable de conserver de façon stable un état de sortie d'un état d'attente, en détectant un niveau de tension de la borne de sortie de données dans un circuit tampon de sortie de données d'un dispositif de mémoire à semi-conducteurs partageant des lignes d'entrée/sortie de données. Pour atteindre ces buts et autres, on crée un circuit tampon de sortie de données comprenant: un premier noeud d'entrée pour introduire une première donnée de sor- tie; un second noeud d'entrée pour introduire une seconde donnée de sortie; un noeud de sortie pour fournir des don- nées en sortie; un premier bloc de commutation branché en- tre une première tension et le noeud de sortie, et branché au premier noeud d'entrée par une borne de commande de ce- lui-ci; un second bloc de commutation branché entre le noeud de sortie et une seconde tension, et branché au se- cond noeud d'entrée par une borne de commande de celui-ci; un troisième bloc de commutation branché entre le premier noeud d'entrée et le noeud de sortie, et branché à la se- conde tension par une borne de commande de celui-ci; un bloc de détection de tension pour introduire une sortie du noeud de sortie, et détecter un niveau de la tension de sortie; et un quatrième bloc de commutation branché entre le premier noeud et la seconde tension, et branché à une sortie du bloc de détection de tension ainsi qu'au signal de commande de sortie par une borne de commande de celui- ci. BREVE DESCRIPTION DES DESSINS La présente invention sera décrite ci-après de manière plus détaillée à l'aide de modes de réalisation re- présentés sur les dessins annexés dans lesquels les mêmes références désignent des composants identiques ou analo- gues, et dans lesquels: - la figure 1 est un schéma de circuit illustrant la structure d'un circuit tampon de sortie de données con- ventionnel; - la figure 2 représente une forme d'onde illus- trant les caractéristiques opérationnelles du circuit tam- pon de sortie de données conventionnel; - la figure 3 est un schéma de circuit illustrant la structure d'une borne de sortie d'un dispositif de mé- moire à semi-conducteurs; - la figure 4 est une vue illustrant un chemin de courant électrique produit par une tension négative dans le circuit tampon de sortie de données construit comme repré- senté à la figure 1; - la figure 5 est une vue illustrant des caracté- ristiques de formation du chemin de courant électrique pro- duit dans un transistor NMOS 15 de la figure 4; - la figure 6 est un schéma de circuit illustrant une autre structure du circuit tampon de données conven- tionnel, pour éviter les inconvénients du circuit tampon de sortie de données représenté à la figure 1; - la figure 7 est un schéma de circuit illustrant la formation du chemin de courant électrique dans le cir- cuit tampon de sortie de données représenté à la figure 6; - la figure 8 représente une forme d'onde illus- trant les caractéristiques opérationnelles de la génération du chemin de courant électrique de la figure 7; - - la figure 9 est un schéma de circuit illustrant une première forme de réalisation du circuit tampon de sor- tie de données réalisé selon les principes de la présente invention; et - la figure 10 est un schéma de circuit illus- trant une seconde forme de réalisation du circuit tampon de sortie de données réalisé selon les principes de la pré- sente invention. DESCRIPTION DETAILLEE DE LA FORME PREFEREE DE REALISATION * Le terme de "signal de commande de sortie 4S" utilisé dans la présente invention représente un signal destiné à faire passer un circuit tampon de sortie de don- nées dans un état à haute impédance. Les termes de "première donnée de sortie DT" et "seconde donnée de sortie DTB" représentent des données fournies respectivement en sortie par des lignes de données DL et /DL. Dans la haute impédance, une borne de sortie du circuit tampon de sortie de données est flottante, de manière à présenter une très haute impédance. En se référant maintenant à la figure 9, la pre- mière donnée de sortie DT est une donnée introduite par une ligne de données DB et la seconde donnée de sortie DTB est une donnée introduite par la ligne de données /DB, ces don- nées ayant des logiques opposées l'une à l'autre. Le Ès est un signal de commande destiné à faire passer le circuit tampon de sortie de données dans l'état à haute impédance. Un transistor NMOS 96 est branché entre la tension d'ali- mentation de puissance VCC et la borne de sortie de données DQ, ainsi qu'à un premier noeud Nl introduisant la première donnée de sortie DT à son électrode de grille. Le transis- tor NMOS 96 est un bloc de commutation destiné à effectuer une fonction consistant à tirer vers le haut la tension de la borne de sortie de données DQ. Un transistor NMOS 98 est branché entre la borne de sortie de données DQ et le poten- tiel de masse VSS, ainsi qu'à un second noeud d'entrée N2 introduisant la seconde donnée de sortie DTB. Le transistor NMOS 98 est le second bloc de commutation destiné à effec- tuer une fonction consistant à tirer vers le bas la tension de la borne de sortie de données DQ. Un transistor NMOS 95 est branché entre le premier noeud d'entrée et la borne de sortie de données DQ, ainsi qu'à la tension de masse VSS à son électrode de grille. Le transistor NMOS 95 est un troisième bloc de commutation destiné à effectuer une fonction consistant à couper un chemin de courant électrique formé à travers le transistor NMOS 96 lorsqu'une tension négative est introduite à la borne de sortie de données DQ. Un tran- sistor PMOS 91 est branché entre la tension d'alimentation de puissance VCC et un premier noeud de connexion N3, ainsi qu'à un second noeud de connexion N4 à son électrode de grille. Un transistor NMOS 92 est branché entre le premier noeud de connexion N3 et la borne de sortie de données DQ, ainsi qu'au second noeud de connexion N4 à son électrode de grille. Un inverseur 99 est branché entre le premier noeud de connexion N3 et le second noeud de connexion N4, cet in- verseur étant déclenché suivant un niveau de tension de la borne de sortie de données DQ, ce niveau étant détecté au premier noeud de connexion N3 pour commander ainsi le ni- veau de tension du second noeud de connexion N4. Le tran- sistor PMOS 91, le transistor NMOS 92 et l'inverseur 99 sont des blocs de détection de tension destinés à détecter le niveau de tension de la borne de sortie de données DQ pour fournir ainsi en sortie le résultat détecté au premier noeud de connexion N4. Un transistor NMOS 93 est branché au premier noeud d'entrée Nl, ainsi qu'au signal de commande de sortie ES à son électrode de grille. Le transistor NMOS 94 est branché entre une électrode de source du transistor NMOS 93 et la tension d'alimentation de puissance VSS, ain- si qu'au premier noeud de connexion N3 à son électrode de grille. Les transistors NMOS 93 et 94 constituent des qua- trièmes blocs de commutation coupant le chemin de courant électrique des transistors NMOS 96 suivant le niveau de tension détecté à la borne de sortie de données DQ dans l'état à haute impédance. Le transistor NMOS 97 est branché entre le second noeud d'entrée N2 et le potentiel de masse VSS, ainsi qu'au signal de commande de sortie US. Tout d'abord, si le signal de commande de sortie 4S est introduit comme le signal de l'état logique "haut", les transistors NMOS 94 et 97 sont commutés en MARCHE. A ce moment, comme le premier noeud de connexion N3 est préchar- gé à la tension d'alimentation de puissance VCC à l'état initial, le transistor NMOS 93 est commuté en MARCHE de sorte que le niveau de potentiel du premier noeud d'entrée N1 et du second noeud d'entrée N2 est abaissé au niveau du potentiel de masse. Par suite, le signal de l'état logique "bas" est appliqué aux électrodes de grille des transistors NMOS 96 et 98. Ainsi, dans un état normal, la borne de sor- tie de données DQ maintient le niveau de potentiel de masse VSS. Par suite, le potentiel de masse VSS est appliqué à la borne de sortie de données DQ de sorte que la tension du noeud de connexion N3 est maintenue en permanence au niveau logique "haut". Ensuite, l'inverseur 99 inverse l'alimenta- tion de puissance du noeud de connexion N3 pour appliquer ainsi l'alimentation de puissance inversée au second noeud de connexion N4, de sorte que le transistor PMOS 91 con- serve un état de MARCHE et que le transistor NMOS 92 con- serve un état d'ARRET, en maintenant ainsi la tension du premier noeud d'entrée N1 au niveau logique "bas". En second lieu, dans le cas o la tension néga- tive est appliquée à la borne de sortie de données DQ dans l'état à haute impédance comme indiqué ci-dessus, le pre- mier noeud d'entrée Ni et le second noeud de connexion N4 maintiennent le potentiel de masse VSS. Par suite, tous les transistors NMOS 96, 95 et 92 sont commutés en MARCHE. Si le transistor NMOS 92 est commuté en MARCHE, le potentiel du noeud de connexion N3 est abaissé par la tension néga- tive. Par suite, si la tension de l'inverseur 99 est abais- sée au-dessous de la tension de déclenchement, cet inverseur 99 fournit en sortie le signal de l'état logique "haut". Ensuite, le transistor PMOS 91 est commuté en ARRET par la sortie de l'inverseur 99, en coupant ainsi le chemin de courant électrique formé dans le transistor PMOS 91 et le transistor NMOS 92. De ce fait, le potentiel du noeud de connexion N3 passe à l'état logique "bas", de sorte que le transistor NMOS 93 est complètement commuté en ARRET. A ce moment, le transistor NMOS 95 effectue les opérations pré- cédemment décrites. Ainsi, la tension du premier noeud d'entrée Ni est maintenue sous la tension de seuil du tran- sistor NMOS 96 du fait de la valeur de résistance présentée par les transistors NMOS 93, 94 et 95. Par suite, lorsque la tension négative est appliquée à la borne de sortie de données DQ, le chemin de courant électrique formé à travers le transistor NMOS 96 est coupé. En troisième lieu, dans le circuit tampon de sor- tie de données partageant les lignes d'entrée/sortie de données, on décrira ci-après un procédé dans lequel la pre- mière donnée de sortie DT est fournie en sortie comme don- née de l'état logique "haut" et modifiée pour passer à l'état de haute impédance en un point o la tension de la borne de sortie de données DQ est augmentée. Dans le cas o HD1 de 88 de la figure 8 est généré, la tension de la borne de sortie de données DQ est générée comme la tension posi- tive, son niveau de tension étant alors plus élevé que la tension de masse VSS et moins élevé que la tension de seuil. A ce moment, comme le noeud de connexion N3 a été préchargé au niveau de tension d'alimentation de puissance VCC, le transistor NMOS 93 passe à l'état de MARCHE. De plus, le transistor NMOS 94 est commuté en MARCHE par le signal de commande de sortie US. Par suite, le courant électrique produit par la première donnée de sortie DT du niveau logique "haut" au premier noeud d'entrée N1, s'écoule à travers les transistors NMOS 93 et 94. Par suite, la tension du premier noeud d'entrée N1 est rapide- ment modifiée pour passer au niveau du potentiel de masse VsS. Par suite, le transistor NMOS 96 est commuté en ARRET, de sorte que le chemin de courant électrique n'est pas for- mé à travers le transistor NMOS 96. Par suite, le circuit tampon de sortie de données n'est pas affecté par un état des autres mémoires branchées en commun aux lignes d'en- trée/sortie de données. Ainsi, dans le circuit tampon de sortie de don- nées précédemment décrit, lorsque la tension de la borne de sortie de données DQ est au niveau du potentiel de masse VSS ou se trouve générée comme la tension positive dans l'état à haute impédance, la tension du noeud d'entrée N1 peut être toujours maintenue au niveau du potentiel de masse. Lorsque la tension de la borne de sortie de données DQ est la tension négative, en commandant le noeud d'entrée N1 pour qu'il soit égal à la tension de la borne de sortie de données DQ, on ne forme pas le chemin de courant élec- trique inutile dans l'état à haute impédance, de sorte qu'on peut empêcher la consommation du courant. De plus, en commandant le noeud d'entrée N1 pour qu'il ne soit pas à l'état flottant, on peut empêcher des opérations anormales. La figure 10 représente une autre forme de réali- sation du circuit tampon de sortie de données construit se- lon les principes de la présente invention. A la figure 10, les autres composants à l'exception du bloc de détection de tension de sortie, sont construits comme représenté à la figure 9. Le bloc de détection de tension de sortie est réalisé sous la forme d'un transistor PMOS 101 et d'un transistor NMOS 102. Le transistor PMOS 101 est branché en- tre la tension d'alimentation de puissance VCC et le noeud de connexion N3, ainsi qu'au potentiel de masse VSS à son électrode de grille. Le transistor NMOS 102 est branché en- tre le noeud de connexion N3 et la borne de sortie de don- nées DQ, ainsi qu'au potentiel de masse VSS à son électrode de grille. Les explications des opérations de détection de la tension de sortie de la borne de sortie de données DQ dans l'état à haute impédance, sont données ci-après. Si le niveau de tension de la borne de sortie de données DQ est le niveau du potentiel de masse VSS, le transistor PMOS 101 conserve l'état de MARCHE, en maintenant ainsi le niveau de tension du noeud d'entrée N1 au niveau du potentiel de masse VSS. De plus, même lorsque la tension de sortie de la borne de sortie de données DQ est générée comme la tension positive, la tension du noeud de connexion N3 est maintenue au niveau logique "haut", en maintenant ainsi le premier noeud d'entrée N1 au niveau de la masse. Dans le cas o la tension négative est appliquée à la borne de sortie de don- nées DQ, le transistor NMOS 102 est commuté en MARCHE, de sorte que le niveau de tension du noeud de connexion N3 est changé pour passer au niveau DQ. Ainsi, le transistor NMOS 93 est commuté en ARRET, de sorte que le niveau de tension du premier noeud d'entrée N1 est égal au niveau de tension de la borne de sortie de données DQ produit par le transis- tor NMOS 95. Par suite, les opérations du circuit tampon de sortie de données de la figure 10 sont les mêmes que les opérations du circuit tampon de sortie de données de la fi- gure 9. R E V E N D I CATIONS 1) Circuit tampon de sortie de données d'un dispo- sitif de mémoire à semi-conducteurs partageant des lignes d'entrée/sortie de données, circuit caractérisé en ce qu'il comprend: - un premier noeud d'entrée pour introduire une première donnée de sortie; - un second noeud d'entrée pour introduire une seconde don- née de sortie; - un noeud de sortie pour fournir en sortie des données; des moyens élévateurs branchés entre une première tension et le noeud de sortie, ainsi qu'au premier noeud d'entrée à une borne de grille de ceux-ci; - des moyens abaisseurs branchés entre le noeud de sortie et une seconde tension, ainsi qu'au second noeud d'entrée à une borne de grille de ceux-ci; - des moyens de détection de tension branchés entre la pre- mière tension et le noeud de sortie, pour introduire une sortie du noeud de sortie et détecter un niveau de la tension de sortie; et - des moyens de commutation branchés entre le premier noeud d'entrée et la seconde tension, ainsi qu'à une sortie des moyens de détection de tension à une borne de commande de ceux-ci. 2) Circuit tampon de sortie de données selon la revendication 1, caractérisé en ce que les moyens de détec- tion comprennent: - un premier transistor MOS branché entre la première ten- sion et le premier noeud de connexion, ainsi qu'à un se- cond noeud de connexion à son électrode de grille; - un second transistor MOS branché entre le premier noeud de connexion et le noeud de sortie, ainsi qu'au second noeud de connexion à son électrode de grille, pour four- nir ainsi en sortie le signal de détection de tension au premier noeud de connexion; et - des moyens de commande branchés entre les premier et se- cond noeuds de connexion et déclenchés suivant un niveau de la tension de sortie détectée au premier noeud de con- nexion, pour commander ainsi un niveau du second noeud de connexion. 3) Circuit tampon de sortie de données selon la revendication 2, caractérisé en ce qu'il comprend en outre des moyens de commutation branchés entre le premier noeud d'entrée et les moyens de commutation, ainsi qu'au signal de commande de sortie à une borne de commande de ceux-ci. 4) Circuit tampon de sortie de données selon la revendication 3, caractérisé en ce que les moyens éléva- teurs, les moyens abaisseurs et les moyens de commutation sont des transistors NMOS, en ce que la première tension est une tension d'alimentation de puissance, et en ce que la seconde tension est un potentiel de masse. ) Circuit tampon de sortie de données d'un dispo- sitif de mémoire à semi-conducteurs partageant des lignes d'entrée/sortie de données, circuit caractérisé en ce qu'il comprend: - un premier noeud d'entrée pour introduire une première donnée de sortie; - un second noeud d'entrée pour introduire une seconde don- née de sortie; - un noeud de sortie pour fournir en sortie des données; des premiers moyens de commutation branchés entre une première tension et le noeud de sortie, ainsi qu'au pre- mier noeud d'entrée à une borne de commande de ceux-ci; - des seconds moyens de commutation branchés entre le noeud de sortie et la seconde tension, ainsi qu'au second noeud d'entrée à une borne de commande de ceux-ci; - des troisièmes moyens de commutation branchés entre le premier noeud d'entrée et le noeud de sortie, ainsi qu'à une troisième tension à une borne de commande de ceux- ci; - des moyens de détection de tension comprenant: un pre- mier transistor MOS branché entre la première tension et le premier noeud de connexion, ainsi qu'au second noeud de connexion à son électrode de grille; un second tran- sistor MOS branché entre le premier noeud de connexion et le noeud de sortie, ainsi qu'au second noeud de connexion à son électrode de grille; et un inverseur branché entre le premier noeud de connexion et le second noeud de con- nexion, cet inverseur étant déclenché suivant un niveau de la tension de sortie détectée au premier noeud de con- nexion, pour commander ainsi un niveau du second noeud de connexion, puis pour détecter un niveau de la tension de sortie; et - des quatrièmes moyens de commutation branchés entre le premier noeud et la seconde tension ainsi qu'à une sortie et à un signal de commande de sortie des moyens de détec- tion de tension, à des bornes de commande de ceux-ci, les moyens de détection de tension commandant un chemin de courant électrique des premiers moyens de commutation par les troisièmes moyens de commutation et les quatrièmes moyens de commutation, à la détection d'une tension néga- tive, et commandant le chemin de courant électrique des premiers moyens de commutation en commandant les troisiè- mes et quatrièmes moyens de commutation, à la détection d'une tension inférieure au troisième niveau de tension, et en commandant les troisièmes moyens de commutation à la détection d'une tension plus élevée que le troisième niveau de tension. 6) Circuit tampon de sortie de données selon la revendication 5, caractérisé en ce qu'il comprend en outre des moyens de commutation branchés entre le second noeud d'entrée et la seconde tension, ainsi qu'à un signal de commande de sortie à une borne de commande de ceux-ci. 7) Circuit tampon de sortie de données selon la revendication 6, caractérisé en ce que les moyens de commu- tation sont des transistors NMOS, en ce que la première tension est une tension d'alimentation de puissance, et en ce que la seconde tension est un potentiel de masse. 8) Circuit tampon de sortie de données d'un dispo- sitif de mémoire à semi-conducteurs partageant des lignes d'entrée/sortie de données, circuit caractérisé en ce qu'il comprend: - un premier noeud d'entrée pour introduire une première donnée de sortie; - un second noeud d'entrée pour introduire une seconde don- née de sortie; - un noeud de sortie pour fournir en sortie des données; des premiers moyens de commutation branchés entre une première tension et le noeud de sortie, ainsi qu'au pre- mier noeud d'entrée à une borne de commande de ceux-ci; - des seconds moyens de commutation branchés entre le noeud de sortie et la seconde tension, ainsi qu'au second noeud d'entrée à une borne de commande de ceux-ci; - des troisièmes moyens de commutation branchés entre le premier noeud d'entrée et le noeud de sortie, ainsi qu'à une troisième tension à une borne de commande de ceux- ci; - des moyens de détection de tension comprenant: un pre- mier transistor MOS branché entre la première tension et un noeud de connexion, ainsi qu'à une troisième tension à son électrode de grille; et un second transistor MOS branché entre le noeud de connexion et le noeud de sor- tie, ainsi qu'à la troisième tension à son électrode de grille, pour détecter ensuite un niveau de la tension de sortie; et - des quatrièmes moyens de commutation branchés entre le premier noeud et la seconde tension, ainsi qu'à une sor- tie et à un signal de commande de sortie des moyens de détection de tension à des bornes de commande de ceux-ci, les moyens de détection de tension commandant un chemin de courant électrique des premiers moyens de commutation par les troisièmes moyens de commutation et les quatriè- mes moyens de commutation, à la détection d'une tension négative, et commandant le chemin de courant électrique des premiers moyens de commutation en commandant les troisièmes et quatrièmes moyens de commutation, à la dé- tection d'une tension plus basse que le troisième niveau de tension, et en commandant les troisièmes moyens de commutation à la détection d'une tension plus élevée que le troisième niveau de tension. 9) Circuit tampon de sortie de données selon la revendication 8, caractérisé en ce qu'il comprend en outre des moyens de commutation branchés entre le second noeud d'entrée et la seconde tension, ainsi qu'au signal de com- mande de sortie à une borne de commande de ceux-ci. ) Circuit tampon de sortie de données selon la revendication 8, caractérisé en ce que les moyens de commu- tation sont des transistors NMOS, en ce que la première tension est une tension d'alimentation de puissance, et en ce que la seconde tension est un potentiel de masse. 11) Circuit tampon de sortie de données selon la revendication 8, caractérisé en ce que le troisième niveau de tension est un niveau de potentiel de masse. 12) Circuit tampon de sortie de données selon la revendication 8, caractérisé en ce que le troisième niveau de tension est un niveau de tension de référence arbi- traire.