Brevet FR2728747A1 — publié le 19960628

La présente invention concerne en général un multiplexeur d'insertion- suppression, dénommé également ci-après appareil de commande d'addition-soustraction et, plus particulière- ment, un appareil de commande d'addition-soustraction pour augmenter la flexibilité, la fiabilité et la capacité de survie fonctionnelle auto-réparatrice d'un système de transfert optique à module-16 de transfert synchrone (STM-16) à hiérarchie numérique synchrone (SDH), qui est un système de transfert numérique synchrone. La figure 1 montre une construction schématique d'un réseau de lignes de transfert usuel ayant une structure de chaîne linéaire, auquel un système de transfert numérique synchrone est appliqué, et la figure 2 montre une construction sché- matique d'un autre réseau de lignes de transfert usuel ayant une structure annulaire, auquel le système de transfert numérique synchrone est appliqué. Comme montré sur la figure 1, le réseau de lignes de trans- fert usuel ayant la structure de chaîne linéaire comprend une pluralité de multiplexeurs terminaux (TM) et une pluralité de multiplexeurs d'addition-soustraction (ADM). Le réseau de lignes de transfert usuel ayant la structure de chaîne linéaire présente l'inconvénient que, quand une panne de ligne, telle qu'une coupure de fibre ou une défaillance, se produit entre certains noeuds, par exemple A et B, la25 communication entre le noeud A et les noeuds B, C et D est entièrement interrompue. De façon à surmonter le problème ci-dessus, on a proposé le réseau de lignes de transfert usuel ayant la structure annulaire comme montré sur la figure 2. Le réseau de lignes30 de transfert usuel ayant la structure annulaire est adapté pour réaliser des fonctions de commutation de voies, de commutation de lignes, et de retour en boucle lors de l'apparition de la panne de ligne pour sauvegarder les données de transfert. En conséquence, le réseau de lignes de transfert usuel ayant la structure annulaire peut augmenter la capacité de survie du système de transfert numérique synchrone basé sur une fonction auto- réparatrice. Cependant, dans le réseau de lignes de transfert usuel mentionné ci-dessus ayant la structure annulaire, de façon à appliquer des multiplexeurs terminaux de différentes voies de signaux, des multiplexeurs d'addition-soustraction linéaires, une boucle de commutation de voies, une boucle de commutation de lignes, et un retour en boucle au système de transfert numérique synchrone, une carte mère du système dans laquelle les voies de signaux sont interconnectées doit être remplacée conformément à chaque construction de réseau ou le câblage d'interconnexion des signaux doit être changé même quand une carte mère unique est utilisée. En conséquence, la présente invention a été réalisée au vu des problèmes ci-dessus, et c'est un objet de la présente invention de fournir un appareil de commande d'addition- soustraction pour commander une opération d'addition-sous- traction de signaux tributaires utilisant un microprocesseur pour augmenter la flexibilité, la fiabilité, et la capacité de survie fonctionnelle auto-réparatrice d'un système de transfert optique SDH STM-16, qui est un système de trans-25 fert numérique synchrone. Conformément à la présente invention, l'objet ci-dessus et d'autres peuvent être accomplis en prévoyant un appareil de commande d'additionsoustraction comprenant des premiers et seconds moyens d'entrée de données pour entrer des premiers30 et seconds signaux de données externes, respectivement; des moyens d'agencement de phases pour agencer des phases d'un signal de donnée d'addition externe; des moyens de commande de données d'addition pour transférer un premier signal de donnée d'addition des moyens d'agencement de phase à un étage hôte dans un mode choisi d'une pluralité de modes opératoires sous la commande d'un processeur; des moyens de commande de données de soustraction pour transférer sélectivement des premiers et seconds signaux de données de soustraction des premiers et seconds moyens d'entrée de données et un signal de donnée de retour en boucle local des moyens de commande de données d'addition à un étage tribu- taire dans un mode opératoire choisi sous la commande du processeur; des premiers moyens de commande de sortie de données pour transférer sélectivement un premier signal de donnée de retour en boucle à distance des premiers moyens d'entrée de données, un premier signal de donnée direct des seconds moyens d'entrée de données et un second signal de donnée d'addition des moyens de commande de données d'addi- tion extérieurement dans le mode opératoire choisi sous la commande du processeur; des seconds moyens de commande de sortie de données pour transférer sélectivement un second signal de donnée de retour en boucle à distance des seconds20 moyens d'entrée de données, un second signal de donnée direct des premiers moyens d'entrée de données et un troi- sième signal de donnée d'addition des moyens de commande de données d'addition extérieurement dans le mode opératoire choisi sous la commande du processeur; et des moyens de25 commande d'insertion de signaux d'indication d'alarme pour vérifier un signal synchrone de cadre d'addition externe pour déterminer l'insertion d'un signal d'indication d'alarme et sortir un signal de commande de signal d'indi- cation d'alarme vers les moyens de commande de données30 d'addition conformément au résultat déterminé. Les figures du dessin annexé feront bien comprendre comment l'invention peut être réalisée. Sur ces figures, des réfé- rences identiques désignent des éléments semblables. La figure 1 montre une construction schématique d'un réseau de lignes de transfert usuel ayant une structure de chaîne linéaire. La figure 2 montre une construction schématique d'un autre O réseau de lignes de transfert usuel ayant une structure annulaire. La figure 3 est un diagramme bloc d'un appareil de commande d'addition-soustraction conformément à la présente inven- tion. La figure 4 est un diagramme bloc détaillé d'une unité d'entrée de données de la figure 3. La figure 5 est un diagramme bloc détaillé d'un contrôleur de sortie de données de la figure 3. La figure 6 est un diagramme bloc détaillé d'un contrôleur 1; de données de soustraction de la figure 3. La figure 7 est un diagramme bloc détaillé d'un contrôleur de données d'addition de la figure 3. La figure 8 est un diagramme bloc détaillé d'un contrôleur d'insertion de signaux d'indication d'alarme de la figure 3. La figure 9 est un diagramme bloc détaillé d'un circuit d'interface du processeur de la figure 3. La figure 10 est un diagramme bloc détaillé d'une unité d'agencement de phases de la figure 3. En se référant à la figure 3, il est montré un diagramme bloc d'un appareil de commande d'addition-soustraction conformément à la présente invention. Comme montré sur cette a figure, l'appareil de commande d'addition-soustraction comprend un contrôleur de sortie de données ouest 2, une unité d'entrée de données ouest 3, un circuit d'interface du processeur 4, un contrôleur de données de soustraction 5, un contrôleur de données d'addition 6, une unité d'agencement de phases 7, un contrôleur de sortie de données est 8, une unité d'entrée de données est 9, et un contrôleur d'insertion 10 de signaux d'indication d'alarme (AIS). L'unité d'entrée de données ouest 3 est adaptée pour rece- voir un signal d'entrée de donnée ouest d'une unité admi- nistrative 32 (AU32) à 24 canaux de 51,84 Mbps d'une ligne d'entrée 12. L'unité d'entrée de données ouest 3 recale le signal d'entrée de donnée ouest de AU32 à 24 canaux reçu en réponse à un signal d'horloge de référence RCLK d'une ligne d'entrée 31 et sort le signal de donnée de retour en boucle à distance résultant, le signal de donnée direct est et le signal de donnée de soustraction ouest par des lignes de sortie 19, 20 et 21, respectivement. L'unité d'entrée de données est 9 est adaptée pour recevoir un signal de donnée d'entrée est de AU32 à 24 canaux de 51,84 Mbps d'une ligne d'entrée 17. L'unité d'entrée de données est 9 recale le signal d'entrée de donnée est de AU32 à 24 canaux reçu en réponse au signal d'horloge de référence RCLK de la ligne d'entrée 31 et sort le signal de25 donnée de retour en boucle à distance résultant, le signal de donnée direct ouest, et le signal de donnée de soustrac- tion est par des lignes de sortie 29, 28 et 27, respective- ment. L'unité d'agencement de phases 7 est adaptée pour recevoir un signal de donnée d'addition à 24 canaux d'une ligne d'entrée 15. L'unité d'agencement de phases 7 agence des phases légèrement différentes du signal de donnée d'addition à 24 canaux reçu et sort le signal de donnée d'addition résultant par une ligne de sortie 26 de façon synchrone avec un signal d'horloge d'agencement de phases CLK-FPA à partir de la ligne d'entrée 15. Le contrôleur de données d'addition 6 est adapté pour recevoir le signal de donnée d'addition de la ligne de sortie 26 de l'unité d'agencement de phases 7 et recale le signal d'addition reçu en réponse au signal d'horloge de référence RCLK de la ligne d'entrée 31. Le contrôleur de données d'addition 6 choisit un du signal de donnée de retour en boucle local résultant, du signal de donnée d'addition ouest, et du signal de donnée d'addition est en réponse à un signal de donnée de configuration du système d'une ligne de sortie 22 du circuit d'interface du processeur 4 et sort le signal de donnée choisi par une ligne de sortie correspondante 23, 24 et 25. Le contrôleur de données de soustraction 5 est adapté pour recevoir le signal de donnée de retour en boucle local de la ligne de sortie 23 du contrôleur de données d'addition 6, le signal de donnée de soustraction ouest de la ligne de sortie 21 de l'unité d'entrée de données ouest 3, et le signal de donnée de soustraction est de la ligne de sortie 27 de l'unité d'entrée de données est 9. Le contrôleur de données de soustraction 5 choisit un des signaux de données reçus en réponse au signal de donnée de configuration du système de la ligne de sortie 22 du circuit d'interface du processeur 4. Puis, le contrôleur de données de soustraction 5 recale le signal de donnée choisi en réponse à un signal d'horloge de référence RCLK de la ligne d'entrée 31 et sort le signal de donnée résultant par une ligne de sortie 14. Le contrôleur de données de sortie ouest 2 est adapté pour recevoir le signal de donnée de retour en boucle à distance de la ligne de sortie 19 de l'unité d'entrée de données ouest 3, le signal de donnée direct ouest de la ligne de sortie 28 de l'unité d'entrée de données est 9, et le signal de donnée d'addition ouest de la ligne de sortie 24 du contrôleur de données d'addition 6. Le contrôleur de données de sortie ouest 2 choisit un des signaux de données reçus en5 réponse au signal de donnée de configuration du système de la ligne de sortie 22 du circuit d'interface du processeur 4. Puis, le contrôleur de sortie de données ouest 2 recale le signal de donnée choisi en réponse au signal d'horloge de référence RCLK de la ligne d'entrée 31 et sort le signal de10 donnée résultant par une ligne de sortie 11. Le contrôleur de données de sortie est 8 est adapté pour recevoir le signal de donnée de retour en boucle à distance de la ligne de sortie 29 de l'unité d'entrée de données est 9, le signal de donnée direct est de la ligne de sortie 20 de l'unité d'entrée de données ouest 3, et le signal de donnée d'addition est de la ligne de sortie 25 du contrôleur de données d'addition 6. Le contrôleur de sortie de données est 8 choisit un des signaux de données reçus en réponse au signal de donnée de configuration du système de la ligne de20 sortie 22 du circuit d'interface du processeur 4. Puis, le contrôleur de sortie de données est 8 recale le signal de donnée choisi en réponse au signal d'horloge de référence RCLK de la ligne d'entrée 31 et sort le signal de donnée résultant par une ligne de sortie 18. Le contrôleur d'insertion AIS 10 est adapté pour recevoir un signal synchrone de cadre d'addition AFS d'une ligne d'en- trée 16 et vérifier le signal synchrone de cadre d'addition AFS reçu. En conséquence de la vérification, le contrôleur d'insertion AIS 10 détermine l'insertion d'un signal d'in-30 dication d'alarme AIS et sort un signal de commande de AIS vers le contrôleur de données d'addition 6 par une ligne de sortie 30 conformément au résultat déterminé. Le signal de donnée de configuration du système à partir de la ligne de sortie 22 du circuit d'interface du processeur 4 est appliqué comme un signal de sélection aux contrôleurs de sortie de données ouest et est 2 et 8, et aux contrôleurs de 5 données d'addition et de soustraction 5 et 6. En se référant à la figure 4, il y est montré un diagramme bloc détaillé de chacune des unités d'entrée de données ouest et est 3 et 9 de la figure 3. Comme montré sur cette figure, chacune des unités de données ouest et est 3 et 910 inclut une unité de recalage 41. L'unité de recalage 41 peut inclure une bascule pour recaler le signal de donnée d'en- trée ouest ou est de AU32 à 24 canaux de 51,84 Mbps de la ligne d'entrée 12 ou 17 en réponse au signal d'horloge de référence RCLK de la ligne d'entrée 31 et sortir le signal de donnée de retour en boucle à distance résultant, le signal de donnée direct est ou ouest, et le signal de donnée de soustraction est ou ouest par les lignes de sortie 19 ou 29, 20 ou 28, et 21 ou 27, respectivement. En se référant à la figure 5, il y est montré un diagramme bloc détaillé de chacun des contrôleurs de sortie de données ouest et est 2 et 8 de la figure 3. Comme montré sur cette figure, chacun des contrôleurs de sortie de données ouest et est 2 et 8 inclut un sélecteur direct/retour en boucle 51, un sélecteur addition/direct 52 et une unité de recalage 53.25 Le sélecteur direct/retour en boucle 51 et le sélecteur addition/direct 52 peuvent inclure des multiplexeurs res- pectivement. Egalement, l'unité de recalage 41 peut inclure une bascule. En réponse au signal choisi de la ligne de sortie 22 du circuit d'interface du processeur 4, le sélecteur direct/retour en boucle 51 choisit l'un du signal de donnée direct est de la ligne de sortie 20 de l'unité d'entrée de données ouest 3 et du signal de retour en boucle à distance de la ligne de sortie 29 de l'unité d'entrée de données est 9 ou l'un du signal de donnée direct ouest de la ligne de sortie 28 de l'unité d'entrée de données est 9 et du signal de donnée de retour en boucle à distance de la ligne de sortie 19 de l'unité d'entrée de données ouest 3. Puis, le sélecteur direct/retour en boucle 51 sort le signal de donnée choisi vers le sélecteur addition/direct 52 par une ligne de sortie 59. Le signal de donnée de retour en boucle à distance de la ligne de sortie 19 de l'unité d'entrée de données ouest 3 et le signal de donnée de retour en boucle à distance de la ligne de sortie 29 de l'unité d'entrée de données est 9 peuvent être des signaux de données de retour en boucle à distance de test ou des signaux de données de retour en boucle de commutation annulaire pour réparer une panne de ligne, telle qu'une rupture de fibre. En réponse au signal de sélection de la ligne de sortie 22 du circuit d'interface du processeur 4, le sélecteur addi- tion/ direct 52 choisit un d'un signal de donnée de sortie de la ligne de sortie 59 du sélecteur direct/retour en boucle 51 et du signal de donnée d'addition ouest ou est de la ligne de sortie 24 ou 25 du contrôleur de données d'ad- dition 6. Puis, le sélecteur addition/direct 52 sort le signal de donnée choisi vers l'unité de recalage 53 par une ligne de sortie 60. L'unité de recalage 53 recale un signal de donnée de sortie de la ligne de sortie 60 du sélecteur addition/direct 52 en réponse au signal d'horloge de référence RCLK de la ligne d'entrée 31 et sort le signal de donnée résultant par la ligne de sortie 11 ou 18. En se référant à la figure 6, il y est montré un diagramme bloc détaillé du contrôleur de données de soustraction 5 de la figure 3. Comme montré sur cette figure, le contrôleur de données de soustraction 5 inclut des premier et second sélecteurs de modes opératoires 71 et 72, un sélecteur ouest/est 73, un sélecteur soustraction/retour en boucle 74, 5 et une unité de recalage 75. Les premier et second sé- lecteurs de modes opératoires 71 et 72, le sélecteur ouest/est 73, et le sélecteur soustraction/retour en boucle 74 peuvent inclure des multiplexeurs respectivement. Egalement, l'unité de recalage 75 peut inclure une bascule. Le premier sélecteur 71 de modes opératoires choisit l'un d'une pluralité de modes opératoires en réponse au signal de sélection de la ligne de sortie 22 du circuit d'interface du processeur 4 et sort le signal de donnée de soustraction ouest de la ligne de sortie 21 de l'unité d'entrée de15 données ouest 3 vers le sélecteur ouest/est 73 dans le mode opératoire choisi. De façon semblable, le second sélecteur 72 de modes opératoires choisit l'un d'une pluralité de modes opératoires en réponse au signal de sélection de la ligne de sortie 22 du circuit d'interface du processeur 4 et20 sort le signal de donnée de soustraction est de la ligne de sortie 27 de l'unité d'entrée de données est 9 vers le sélecteur ouest/est 73 dans le mode opératoire choisi. La pluralité de modes opératoires peut être un mode de multiplexage d'addition-soustraction linéaire (ADM25 linéaire), un mode de multiplexage d'addition-soustraction de commutation de voies unidirectionnelle (UPS-ADM), un mode de multiplexage d'addition- soustraction de commutation de lignes bidirectionnelle à deux fibres (BLS/2-ADM), et un mode de multiplexage d'addition-soustraction de commutation30 de lignes bidirectionnelle à deux fibres extra service (BLS/2-ET-ADM). Le sélecteur ouest/est 73 choisit un du signal de donnée de soustraction ouest du premier sélecteur de modes opératoires 71 et du signal de donnée de soustraction est du second sélecteur de modes opératoires 72 en réponse au signal de sélection de la ligne de sortie 22 du circuit d'interface du processeur 4 et sort le signal de donnée de soustraction choisi vers le sélecteur soustraction/retour en boucle 74 par une ligne de sortie 80. Le sélecteur soustraction/retour en boucle 74 choisit un d'un signal de donnée de sortie de la ligne de sortie 80 du sélecteur ouest/est 73 et du signal de donnée de retour en boucle local de la ligne de sortie 23 du contrôleur de données d'addition 6 en réponse au signal de sélection de la ligne de sortie 22 du circuit d'interface du processeur 4 et sort le signal de donnée choisi vers l'unité de recalage 75 par une ligne de sortie 82. L'unité de recalage 75 recale un signal de donnée de sortie de la ligne de sortie 82 du sélecteur soustraction/retour en boucle 74 en réponse au signal d'horloge de référence RCLK de la ligne de sortie 31 et sort le signal de donnée résul- tant par la ligne de sortie 14. En se référant à la figure 7, il est montré un diagramme bloc détaillé du contrôleur de données d'addition 6 de la figure 3. Comme montré sur cette figure, le contrôleur de données d'addition 6 inclut des premier et second sélecteurs de modes opératoires 91 et 92, un sélecteur addition/AIS 93, et une unité de recalage 94. Les premier et second sé- lecteurs de modes opératoires 91 et 92 et le sélecteur addition/AIS 93 peuvent inclure des multiplexeurs respecti- vement. Egalement, l'unité de recalage 94 peut inclure une bascule. L'unité de recalage 94 recale le signal de donnée d'addition de la ligne de sortie 26 de l'unité d'agencement de phases 7 en réponse au signal d'horloge de référence RCLK de la ligne d'entrée 31 et sort le signal de donnée d'addition résultant comme le signal de donnée de retour en boucle local par la ligne de sortie 23. Le signal de donnée d'ad- dition résultant de l'unité de recalage 94 est également appliqué au sélecteur addition/AIS 93 par une ligne de sortie 101. Le sélecteur addition/AIS 93 choisit un du signal de donnée d'addition de la ligne de sortie 101 de l'unité de recalage 94 et du signal d'indication d'alarme AIS en réponse au signal de sélection de la ligne de sortie 22 du circuit d'interface du processeur 4 et le signal de commande de AIS10 de la ligne de sortie 30 du contrôleur d'insertion de AIS 10 et sort le signal de donnée choisi vers les premier et second sélecteurs de modes opératoires 91 et 92 respective- ment, par des lignes de sortie 97 et 98. Le premier sélecteur de modes opératoires 91 choisit l'un d'une pluralité de modes opératoires en réponse au signal de sélection de la ligne de sortie 22 du circuit d'interface du processeur 4 et sort un signal de donnée de sortie de la ligne de sortie 97 du sélecteur addition/AIS 93 comme le signal de donnée d'addition ouest vers le contrôleur de20 sortie de données ouest 2 par la ligne de sortie 24 dans le mode opératoire choisi. De façon semblable, le second sélecteur de modes opératoires 92 choisit l'un d'une plura- lité de modes opératoires en réponse au signal de sélection de la ligne de sortie 22 du circuit d'interface du proces-25 seur 4 et sort un signal de donnée de sortie de la ligne de sortie 98 du sélecteur addition/AIS 93 comme le signal de donnée d'addition est vers le contrôleur de données de sortie est 8 par la ligne de sortie 25 dans le mode opéra- toire choisi. Comme indiqué précédemment, la pluralité de modes opéra- toires peut être le mode de multiplexage d'addition-sous- traction linéaire (ADM linéaire), le mode de multiplexage d'additionsoustraction de commutation de voies unidirectionnelle (UPS-ADM), le mode de multiplexage d'ad- dition-soustraction de commutation de lignes bidirection- nelle à deux fibres (BLS/2-ADM), et le mode de multiplexage d'addition-soustraction de commutation de lignes bidirec-5 tionnelle à deux fibres extra service (BLS/2-ET-ADM). En se référant à la figure 8, il est montré un diagramme bloc détaillé du contrôleur d'insertion de AIS 10 de la figure 3. Le contrôleur d'insertion de AIS 10 fonctionne pour insérer le signal d'indication d'alarme AIS dans un10 étage hôte lors de l'apparition d'une panne de signal ou d'un détachement de carte d'une unité tributaire dans un système de transfert optique SDH STM-16. Egalement, le contrôleur d'insertion de AIS 10 fournit le signal d'indi- cation d'alarme AIS si la panne de signal est réparée. Comme montré sur la figure 8, le contrôleur d'insertion de AIS 10 inclut des premier et second circuits de comptage à 4 bits 111 et 113, et les première et seconde bascules 112 et 114. Le premier circuit de comptage à 4 bits 111 reçoit le signal synchrone de cadre d'addition AFS de la ligne d'entrée 15 à sa borne d'horloge, toutes les 125 ps, pour le compter. Le second circuit de comptage à 4 bits 113 reçoit un signal synchrone de cadre de référence FS-FPA de la ligne d'entrée 15 à sa borne d'horloge, toutes les 125 ps, pour le compter. Le second circuit de comptage à 4 bits 113 sort une impul- sion quand son comptage est 16. La première bascule 112 reçoit l'impulsion de sortie d'une ligne de sortie 119 du second circuit de comptage à 4 bits 113 à sa borne d'horloge et un signal de sortie d'une ligne de sortie 116 du premier30 circuit de comptage à 4 bits 111 à sa borne de données. La première bascule 112 sort le signal de sortie de la ligne de sortie 116 du premier circuit de comptage à 4 bits 111 comme le signal de commande de AIS vers le contrôleur de données d'addition 6 par la ligne de sortie 30 en réponse à l'im- pulsion de sortie de la ligne de sortie 119 du second circuit de comptage à 4 bits 113. La seconde bascule 114 reçoit le signal synchrone de cadre de référence FS-FPA de la ligne d'entrée 15 à sa borne d'horloge et l'impulsion de sortie d'une ligne de sortie 121 du second circuit de comptage à 4 bits 113 à sa borne de données. La seconde bascule 114 remet à zéro les premier et second circuits de comptage à 4 bits 111 et 113 en réponse10 au signal synchrone de cadre de référence FS-FPA de la ligne d'entrée 15 et l'impulsion de sortie de la ligne de sortie 121 du second circuit de comptage à 4 bits 113. En se référant à la figure 9, il est montré un diagramme bloc détaillé du circuit d'interface du processeur 4 de la15 figure 3. Comme montré sur cette figure, le circuit d'in- terface du processeur 4 inclut un inverseur 131, des pre- mière et seconde portes OU 132 et 135, un décodeur d'adresses 136, un circuit de verrouillage 133, et un tampon à 3 états 134. Dans une opération d'écriture de données, le décodeur d'adresses 136 décode une adresse d'une ligne d'entrée 13 en réponse à un signal de validation de puce CE de la ligne d'entrée 13. En conséquence du décodage, le décodeur d'adresses 136 sort un signal actif vers une borne d'entrée25 des portes OU 132 et 135 par une ligne de sortie 142. Un signal de commande lecture/écriture IOR-IOW de la ligne d'entrée 13 est appliqué à l'autre borne d'entrée de la porte OU 135 et à l'inverseur 131. Si le signal de commande de lecture/écriture IOR-IOW de la ligne d'entrée 13 est au30 niveau logique bas, le signal de sortie de la porte OU 135 est au niveau logique bas, en validant ainsi le circuit de verrouillage 133. Etant validé, le circuit de verrouillage 133 sort des données d'écriture de la ligne d'entrée 13 à sa borne de sortie Q par une ligne de sortie 143. Dans ce cas, le tampon à 3 états 134 est invalidé du fait que le signal de sortie de la porte OU 132 est au niveau logique haut. Dans l'opération de lecture de données, le décodeur d'adresses 136 décode l'adresse de la ligne d'entrée 13 en réponse au signal de validation de puce CE de la ligne d'entrée 13. En conséquence du décodage, le décodeur d'adresses 136 sort le signal actif vers une borne d'entrée des portes OU 132 et 135 par la ligne de sortie 142. Le signal de commande lecture/écriture IOR-IOW de la ligne d'entrée 13 est appliqué à l'autre borne d'entrée de la porte OU 135 et à l'inverseur 131. Si le signal de commande de lecture/écriture IOR-IOW de la ligne d'entrée 13 est au niveau logique haut, le signal de sortie de la porte OU 135 est au niveau logique haut, en invalidant ainsi le circuit de verrouillage 133. Dans ce cas, le tampon à 3 états 134 est validé du fait que le signal de sortie de la porte OU 132 est au niveau logique bas. Etant validé, le tampon à 3 états 134 sort les données maintenues à la borne de sortie Q du circuit de verrouillage 133 comme données de lecture par une ligne de sortie 144. En se référant à la figure 10, il y est montré un diagramme bloc détaillé de l'unité d'agencement de phases 7 de la25 figure 3. Comme montré sur cette figure, l'unité d'agencement de phases 7 inclut des première et seconde unités de recalage 156 et 151, un démultiplexeur 154, un multiplexeur 152 et des premier et second générateurs de cycle 155 et 153. La première unité de recalage 156 peut inclure une bascule. La premièreunité de recalage 156 recale le signal de donnée d'addition à 24 canaux, le signal synchrone de cadre d'addition AFS, et le signal synchrone de cadre de référence FS-FPA de la ligne d'entrée 15 en réponse à un signal d'horloge d'addition CLK de la ligne d'entrée 15 et sort le signal de donnée sériel résultant vers le démultiplexeur 154 par une ligne de sortie 162. Le premier générateur de cycle 155 peut inclure une bascule et un diviseur à 6 fréquences. Le premier générateur de cycle 155 engendre un premier signal de commande de cycle en réponse au signal d'horloge d'addition CLK de la ligne d'entrée 15 et sort le premier signal de commande de cycle engendré vers le démultiplexeur 154 par une ligne de sortie 161. Le démultiplexeur 154 peut inclure un registre de décalage à 6 étages et une bascule. Le démultiplexeur 154 convertit le signal de donnée sériel de la ligne de sortie 162 de la première unité de recalage 156 en un signal de donnée parallèle en réponse au premier signal de commande de cycle de la ligne de sortie 161 du premier générateur de cycle 155. Puis, le démultiplexeur 154 sort le signal de donnée o parallèle vers le multiplexeur 152 par une ligne de sortie 160. Le second générateur de cycle 153 peut inclure une bascule et un diviseur à 6 fréquences. Le second générateur de cycle 153 engendre un second signal de commande de cycle en réponse au signal synchrone de cadre de référence FS-FPA et au signal d'horloge d'agencement de phases CLK-FPA de la ligne d'entrée 15 et sort le second signal de commande de cycle engendré vers le multiplexeur 152 par une ligne de sortie 159. Le multiplexeur 152 multiplexe le signal de donnée parallèle de la ligne de sortie 160 du démultiplexeur 154 en réponse au second signal de commande de cycle de la ligne de sortie 159 du second générateur de cycle 153 et sort le signal de donnée résultant vers la seconde unité de recalage 151 par une ligne de sortie 158. La seconde unité de recalage 151 peut inclure une bascule. La seconde unité de recalage 151 recale un signal de donnée de sortie de la ligne de sortie 158 du multiplexeur 152 en réponse au signal d'horloge d'agencement de phases CLK-FPA de la ligne d'entrée 15 et sort le signal de donnée résultant comme le signal de donnée d'addition vers le contrôleur de données d'addition 6 par la ligne de sortie 26. Comme cela est évident à partir de la description ci-dessus, selon la présente invention, l'appareil de commande d'addi- tionsoustraction peut commander des voies de signaux sous15 la commande d'un microprocesseur conformément à chaque construction de réseau. En conséquence, il n'est pas néces- saire de remplacer une carte mère du système et de changer un câblage complexe d'interconnexion de signaux. Egalement, l'appareil de commande d'addition-soustraction de la pré-20 sente invention peut être appliqué aux quatre modes, le mode de multiplexage d'addition- soustraction linéaire (ADM linéaire), le mode de multiplexage d'addition- soustraction de commutation de voies unidirectionnelle (UPS-ADM), le mode de multiplexage d'addition-soustraction de commutation de25 lignes bidirectionnelle à deux fibres (BLS/2-ADM), et le mode de multiplexage d'addition-soustraction de commutation de lignes bidirectionnelle à deux fibres extra service (BLS/2-ET-ADM). En conséquence, l'appareil de commande d'addition-soustraction de la présente invention peut augmenter la flexibilité du système de transfert optique SDH STM-16. En outre, avec des fonctions de commutation de voies, de commutation de lignes, et de retour en boucle, l'appareil de commande d'addition-soustraction de la présente invention peut augmenter la fiabilité et la capa- cité de survie des données de transfert. REVENDICATIONS 1. Appareil de commande d'addition-soustraction, caractérisé en ce qu'il comprend: - des premiers et seconds moyens d'entrée (3,9) de données pour entrer des premiers et seconds signaux de données externes, respectivement; - des moyens d'agencement de phases (7) pour agencer des phases d'un signal de donnée d'addition externe; - des moyens de commande de données d'addition (6) pour transférer un premier signal de donnée d'addition desdits moyens d'agencement de phases (7) vers un étage hôte dans un mode choisi d'une pluralité de modes opératoires sous la commande d'un processeur; - des moyens de commande de données de soustraction (5) pour transférer sélectivement des premiers et seconds signaux de données de soustraction desdits premiers et seconds moyens d'entrée de données et un signal de donnée de retour en boucle local desdits moyens de commande de données d'addition vers un étage tributaire dans le mode opératoire choisi sous la commande dudit processeur; - des premiers moyens de commande de sortie de données (2) pour transférer sélectivement un premier signal de donnée de retour en boucle à distance desdits premiers moyens d'entrée de données, un premier signal de donnée direct desdits seconds moyens d'entrée de données et un second signal de donnée d'addition desdits moyens de commande de données d'addition extérieurement dans le mode opératoire choisi sous la commande dudit processeur; - des seconds moyens de commande de sortie de données (8) pour transférer sélectivement un second signal de donnée de retour en boucle à distance desdits seconds moyens d'entrée de données, un second signal de donnée direct desdits premiers moyens d'entrée de données et un troi- sième signal de donnée d'addition desdits moyens de commande de données d'addition extérieurement dans le mode opératoire choisi sous la commande dudit processeur; et - des moyens de commande d'insertion (10) de signaux d'in- dication d'alarme pour vérifier un signal synchrone de cadre d'addition externe pour déterminer l'insertion d'un signal d'indication d'alarme et sortir un signal de commande de signal d'indication d'alarme vers lesdits moyens de commande de données d'addition conformément au résultat déterminé. 2. Appareil de commande d'addition-soustraction selon la revendication 1, caractérisé en ce qu'il comprend de plus des moyens d'in- terface du processeur (4) pour choisir un de ladite plura- lité de modes opératoires sous la commande dudit processeur et déterminer des voies de signaux desdits moyens de com- mande de données d'addition et de soustraction et desdits premiers et seconds moyens de commande de sortie de données selon le mode opératoire choisi. 3. Appareil de commande d'addition-soustraction selon la revendication 2, caractérisé en ce que lesdits moyens d'interface du proces- seur (4) comportent: - des moyens de décodage d'adresses (136) pour décoder une adresse dudit processeur en réponse à un signal de vali- dation de puce dudit processeur et sortir un signal actif conformément au résultat décodé; - des moyens d'inversion (131) pour inverser un signal de commande lecture/écriture dudit processeur; - des premiers moyens logiques OU (132) pour traiter le signal actif desdits moyens de décodage d'adresses et un signal de sortie desdits moyens d'inversion; - des seconds moyens logiques OU (135) pour traiter le signal actif desdits moyens de décodage d'adresses et un signal de commande lecture/écriture dudit processeur; - des moyens de verrouillage (133) pour entrer des données d'écriture dudit processeur, lesdits moyens de ver- rouillage étant validés en réponse à un signal de sortie desdits seconds moyens logiques OU (135) pour sortir les donnée d'écriture entrées; et des moyens tampons à trois états (134) pour inverser des données de sortie desdits moyens de verrouillage en réponse à un signal de sortie desdits premiers moyens logiques OU (132) et sortir les données inversées comme données de lecture. 4. Appareil de commande d'addition-soustraction selon la revendication 1, caractérisé en ce que lesdits premiers et seconds moyens (3,9) d'entrée de données comportent, à chaque fois, des moyens de recalage pour recaler le premier ou second signal de donnée externe en réponse à un signal d'horloge de référence et sortir le premier ou second signal de donnée de retour en boucle à distance résultant vers lesdits premiers ou seconds moyens de commande de sortie de données (2,8), le second ou premier signal de données direct résultant vers lesdits seconds ou premiers moyens de commande de sortie de données et le premier ou second signal de donnée de sous- traction résultant vers lesdits moyens de commande de données de soustraction (5). 5. Appareil de commande d'addition-soustraction selon la revendication 1, caractérisé en ce que lesdits premiers et seconds moyens (2,8) de commande de sortie de données comportent à chaque fois: - des moyens de sélection direct/retour en boucle pour choisir un du second signal de donnée direct à partir desdits premiers moyens (3) d'entrée de données et du second signal de donnée de retour en boucle à distance desdits seconds moyens (9) d'entrée de données ou un du premier signal de donnée direct desdits seconds moyens (9) d'entrée de données et du premier signal de donnée de retour en boucle à distance desdits premiers moyens (3) d'entrée de données sous la commande dudit processeur; - des moyens de sélection addition/direct pour choisir un d'un signal de donnée de sortie desdits moyens de sélec- tion direct/retour en boucle et du second ou troisième signal de donnée d'addition desdits moyens de commande de données d'addition (6) sous la commande dudit processeur; et - des moyens de recalage pour recaler un signal de donnée de sortie à partir desdits moyens de sélection addition/ direct en réponse à un signal d'horloge de référence et sortir le signal de donnée résultant extérieurement. 6. Appareil de commande d'addition-soustraction selon la revendication 1, caractérisé en ce que lesdits moyens de commande de données de soustraction (5) comportent: - des premiers moyens de sélection (71) de modes opératoires pour choisir l'un d'une pluralité de modes opératoires sous la commande dudit processeur et sortir le premier signal de donnée de soustraction desdits premiers moyens d'entrée de données (3) dans le mode opératoire choisi; - des seconds moyens de sélection (72) de modes opératoires pour choisir l'un d'une pluralité de modes opératoires sous la commande dudit processeur et sortir le second signal de donnée de soustraction desdits seconds moyens d'entrée de données (9) dans le mode opératoire choisi; - des moyens de sélection de données pour choisir un des signaux de données de sortie à partir desdits premiers et seconds moyens de sélection de modes opératoires sous la commande dudit processeur; - des moyens de sélection soustraction/retour en boucle pour choisir un d'un signal de donnée de sortie à partir desdits moyens de sélection de données et du signal de donnée de retour en boucle local à partir desdits moyens de commande de données d'addition sous la commande dudit processeur; et - des moyens de recalage pour recaler un signal de donnée de sortie à partir desdits moyens de sélection soustraction/retour en boucle en réponse à un signal d'horloge de référence et sortir le signal de donnée résultant vers ledit étage tributaire. 7. Appareil de commande d'addition-soustraction selon la revendication 1, caractérisé en ce que lesdits moyens de commande de données d'addition (6) incluent: - des moyens de recalage pour recaler le premier signal de donnée d'addition à partir desdits moyens d'agencement de phases (7) en réponse à un signal d'horloge de référence et sortir le signal de donnée résultant comme le signal de donnée de retour en boucle local vers lesdits moyens de commande de données de soustraction (5); - des moyens de sélection de signaux d'addition/indication O20 d'alarme pour choisir un d'un signal de donnée de sortie à partir desdits moyens de recalage et le signal d'indica- tion d'alarme sous la commande dudit processeur et en réponse au signal de commande du signal d'indication d'alarme à partir desdits moyens de commande d'insertion des signaux d'indication d'alarme; - des premiers moyens de sélection de modes opératoires (91) pour choisir l'un d'une pluralité de modes opératoires sous la commande dudit processeur et sortir un signal de donnée de sortie à partir desdits moyens de sélection de signaux d'addition/indication d'alarme comme le second signal de donnée d'addition vers lesdits premiers moyens de commande de sortie de données (2) dans le mode opéra- toire choisi; - des seconds moyens de sélection de modes opératoires (92) pour choisir l'un d'une pluralité de modes opératoires sous la commande dudit processeur et sortir le signal de donnée de sortie desdits moyens de sélection de signaux d'addition/indication d'alarme comme le troisième signal de donnée d'addition vers lesdits seconds moyens de commande de sortie de données (8) dans le mode opératoire choisi. 8. Appareil de commande d'addition-soustraction selon la revendication 1, caractérisé en ce que lesdits moyens de commande d'insertion (10) de signaux d'indication d'alarme incluent: - des premiers moyens de comptage (111) pour compter le signal synchrone de cadre d'addition externe; - des seconds moyens de comptage (113) pour compter un signal synchrone de cadre de référence externe, lesdits seconds moyens de comptage sortant une impulsion quand son comptage est une valeur souhaitée; - des premiers moyens de verrouillage (112) pour sortir un signal de sortie desdits premiers moyens de comptage comme le signal de commande de signal d'indication d'alarme vers lesdits moyens de commande de données d'addition en réponse à l'impulsion de sortie desdits seconds moyens de comptage; et - des seconds moyens de verrouillage (114) pour remettre à zéro lesdits premiers et seconds moyens de comptage en réponse au signal synchrone de cadre de référence externe et à l'impulsion de sortie desdits seconds moyens de comptage. 9. Appareil de commande d'addition-soustraction selon la revendication 1, caractérisé en ce que lesdits moyens d'agencement de phases (7) incluent: - des premiers moyens de recalage (156) pour recaler le signal de donnée d'addition externe, le signal synchrone de cadre d'addition externe, et un signal synchrone de cadre de référence externe en réponse à un signal d'hor- loge d'addition; - des premiers moyens de génération de cycle (155) pour engendrer un premier signal de commande de cycle en réponse au signal d'horloge d'addition; - des moyens de démultiplexage (154) pour convertir un signal de donnée sériel desdits premiers moyens de re- calage en un signal de donnée parallèle en réponse au premier signal de commande de cycle desdits premiers moyens de génération de cycle; - des seconds moyens de génération de cycle (153) pour engendrer un second signal de commande de cycle en réponse au signal synchrone de cadre de référence externe et un signal d'horloge d'agencement de phases externe; des moyens de multiplexage (152) pour multiplexer le signal de donnée parallèle desdits moyens de démultip- lexage en réponse au second signal de commande de cycle à partir desdits seconds moyens de génération de cycle; - des seconds moyens de recalage (151) pour recaler un signal de donnée de sortie desdits moyens de multiplexage en réponse au signal d'horloge d'agencement de phases externe et sortir le signal de donnée résultant comme le premier signal de donnée d'addition vers lesdits moyens de commande de données d'addition.