Brevet FR2731110A1 — publié le 19960830

La présente invention concerne les dispositifs de protection pour piles, et se rapporte plus particulièrement à un dispositif de protection contre les surcharges, les décharges excessives, les températures excessives, les court-circuits et les courants élevés à faible résistance notamment pour piles au lithium. Elle vis en particulier à assurer - la protection de piles rechargeables au lithium vis à vis des dommages dus à la surcharge, - la protection de piles rechargeables au lithium contre les dommages causés par des décharges excessives, - l'équilibrage de charge au cours de la charge complète d'ensembles de plusieurs piles au lithium, - l'équilibrage de charge à la tension minimum de pile pour des ensembles de plusieurs piles au lithium, - la prévision de commutateurs en série à faible résistance de fonctionnement, - la sécurité mécanique et électronique vis à vis des températures et des courants excessifs pour les piles et les circuits électroniques, - l'intégration sur une seule pastille à un seul faible courant de repos, et - la réalisation d'un module de petite taille, de faible poids et de faible prix de revient d'assemblage. Elle a donc pour objet un transistor à effet de champ de type MOSFET, caractérisé en ce qu'il comprend sur un substrat, une couche épitaxiale d'un premier type de conductivité et d'un premier signe et dans laquelle sont formées une région de grille d'un second type de conductivité et une région de drain du premier type de conductivité mais de signe contraire de celui de la couche épitaxiale, une région de source du premier type de conductivité et de même signe que celui de la région de drain étant formée dans la région de grille et en ce qu'une diode est formée par le trajet région de drain-couche épitaxiale-région de grille. L'invention a également pour objet un dispositif de protection de piles rechargeables, caractérisé en ce qu'il comporte connectés en parallèle sur chacune des piles, des régulateurs shunts correspondants reliés en série entre eux et dont les électrodes de commande sont connectées par l'intermédiaire de réseaux de résistances à des comparateurs respectifs des tensions de seuil inférieure et supérieure des piles avec une tension de référence délivrée par une source de tension de référence, un transistor MOSFET de commutation à faible résistance directe et à impédance inverse déterminée, du type défini ci-dessus, connecté entre la borne négative de ensemble de piles en série et la borne négative de connexion du dispositif à un chargeur et des moyens de commande du transistor MOSFET à partir des signaux de sortie des comparateurs pour modifier l'état dudit transistor MOSFET en vue de réguler l'état de charge des piles. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés, sur lesquels - la Fig.l est un schéma électrique du dispositif de protection pour piles suivant l'invention; - la Fig.lA est un diagramme représentant les signaux des points particuliers du dispositif de la Fig.l; - la Fig.2 est une vue schématique en coupe de la structure du nouveau transistor à effet de champ N MOSFET entrant dans la construction du dispositif de protection de la Fig.l; - la Fig.3 est un schéma électrique d'un plan détaillé de la logique de commande d'équilibrage de tension du dispositif de la Fig.l; - la Fig.4 est une vue en plan schématique d'un exemple d'assemblage du dispositif de protection avec des piles à protéger;; - la Fig.5 est un schéma d'un autre mode de réalisation du dispositif de protection pour piles suivant l'invention, avec indicateur d'état de charge; - la Fig.6 est un organigramme de gestion de batterie avec un dispositif de protection suivant l'invention; et - la Fig.7 est un schéma du système sans affichage applicable à des systèmes de piles de différentes natures chimiques dans lesquels la protection contre les surtensions et les tensions insuffisantes n'est pas obligatoire. Le dispositif de protection pour piles représenté à la figure 1 est destiné à assurer la protection de deux piles I et Il connectées en série à des bornes de charge des deux piles Vbat+ et Vbat- d'un chargeur, par exemple par l'intermédiaire d'un élément à bilame 2 connecté entre la borne Vbat+ et la borne positive de la pile I et d'un transistor à effet de champ FET 4 de construction particulière connecté entre la borne négative de la pile II et la borne Vbat-. Le bilame 2 est un élément bimétallique, par exemple du type dispositif protecteur bimétallique de Texas Instruments tel que le Zmm miniature. Au lieu du bilame 2, on peut également utiliser un dispositif de protection thermique à thermistance à coefficient de température positif. Le transistor FET 4 est en fait un MOSFET qui sera décrit par la suite en référence à la figure 2. A chacune des piles I et Il est associé un circuit électronique 6,8 correspondant. Les composants des circuits 6 et 8 qui vont maintenant être décrits sont désignés par des références affectées respectivement des indices 1 ou 2. Ainsi, aux bornes de la pile I, est connecté un régulateur shunt Sll en série avec une résistance Roll. L'électrode de commande du régulateur S11 est connectée au point de jonction de deux résistances R13, R14 qui font partie de trois résistances R12, R13, R14 connectées en série aux bornes de la pile I. Le circuit 6 associé à la pile I comporte en outre un ensemble comparateur C1 connecté en parallèle sur la pile I et comprenant deux comparateurs Cll,C12 à deux entrées chacun. L'entrée positive du comparateur Cîl est connectée à la jonction des résistances R12, R13 tandis que la borne négative du comparateur C12 est connectée à la jonction des résistances R13 et R14. L'entrée négative du comparateur Cîl et l'entrée positive du comparateur C12 sont connectées ensemble à une source de tension de référence Vref. La sortie du comparateur Cll est connectée à la grille d'un transistor FET N12 tandis que la sortie du comparateur C12 est connectée à la grille d'un transistor FET Nll. Les trajets source-drain des FET N12 et Nll sont connectés en série avec une résistance R15 aux bornes de la pile I. Le circuit 8 associé à la pile II comporte les mêmes composants que ceux du circuit 6 affichés de l'indice 2. Les trajets source-drain des transistors N22, N21 associés aux comparateurs C21, C22 du circuit 8 sont connectés en série avec une résistance R16 aux bornes des deux piles I et II. La résistance 15 associée aux trajets sourcedrain des transistors N12, Nll est connectée à la grille d'un transistor FET Mll tandis que la résistance R16 associée aux trajets source-drain des transistors N22, N21 est connectée à la grille d'un transistor FET M12. Les trajets source-drain des transistors Mll, M12 sont connectés en série entre la borne positive de la pile I et l'électrode de grille du transistor MOSFET de puissance 4. Le trajet source-drain du transistor 4 est connecté entre la borne négative de la pile II et la borne Vbat-. Une résistance R18 est connectée entre la borne négative de la pile II et la grille du transistor 4. Les régulateurs S11 et S12 sont des régulateurs de tension shunt et les résistances Roll, R12 sont des résistances utilisées pour limiter le chauffage des régulateurs tout en ne gênant pas la régulation shunt de ces composants, Les comparateurs Cll, C12, C21, C22 en combinaison avec les références de tension d'interruption de bande sont utilisés avec les résistances R12, R13, R14, R22, R24 pour régler les limites de tension maximum et minimum à l'intérieur desquelles les courants de charge et de décharge peuvent circuler à travers les piles I et 11. Le transistor MOSFET 4 est schématisé à la Fig.l par un trajet source-drain, une grille et une diode Dn en série avec une résistance Rn connectées en parallèle sur le trajet source-drain. Entre le bilame 2 et le transistor 4 est éventuellement connecté un circuit électronique de protection 10. Une résistance Rb est interposée entre le circuit de protection 10 et le bilame 2 de manière qu'il y ait un bon contact thermique avec le bilame. Le transistor FET 4 dont la structure est représentée à la figure 2 comprend sur un substrat 11, une couche épitaxiale 12 de type n-. Dans la couche épitaxiale 12 est formée une région de grille 14 de type p, dans laquelle est formée à son tour une région de source 16 de type n+. La résistance Rn du transistor est constituée soit par une connexion à un emplacement approprié dans la région de grille 14 devant la connexion à la source S, et cette dernière, soit par une résistance extérieure séparée. Dans ce cas, on doit faire attention à éviter un verrouillage pendant les signaux transitoires. A côté de la région de grille est en outre formée une région de drain 18 de type n+. La diode Dn est formée par le trajet région de drain 18-couche epitaxiale 12-région de grille 14. Le transistor FET 4 ou NM1 est un NMOSFET de faible résistance de conduction. I1 est maintenu bloqué par la résistance R18 entre sa source S et sa grille G. Les sorties des comparateurs C1 et C2 commutent NM1 pour le rendre conducteur, chaque fois que toutes les tensions des piles sont dans leur plage de tension de charge et de décharge (par exemple pour une cellule à ions Lithium, 2,5 V - 4,2 V). Le transistor 4 ou NM1 est proposé comme étant un nouveau type de FET spécialement conçu pour l'application à la protection des piles. La nouvelle caractéristique de ce FET est sa caractéristique inverse à l'état bloqué. VTo = phi (métal - Si) + 2 phi (f) + fonction de travail potentiel de métal -silicium surface p établissement d'une forte inversion - Qox/Coxg + Qb/Coxg + Qimplant/Coxg charge charge glo- Implantation de d'oxyde fixe bale sous réglage Vt grille à appauvrir VTo est la tension de seuil du transitor 4 lorsque sa source est connectée à la grille. La source S est normalement connectée à l'arrière de la grille pour éviter la modulation de Vto qui résulterait de l'effet global. Le nouveau commutateur maintient la tension de conduction à Vt alors qu'il utilise la résistance Rn et la diode Dn pour définir l'impédance inverse de blocage. Dans la région de triode Id = K'(W/L)(Vgs-Vt)Vd-(1/2)(Vd**2) Id est le courant de drain pour un transistor avec une tension grille-source Vgs et une tension sourcedrain Vd. W/L est le rapport entre la largeur et la longueur du canal. K' est un coefficient de mobilité des particules. Pour tirer profit de la résistance Ron de conduction la plus faible, on a besoin de la tension Vt la plus faible pour une tension Vgs donnée. 1) On propose d'utiliser Vto lorsque le transistor MOSFET est conducteur, ce qui donne une tension Vt minimale; 2) On propose de placer le contact source arrière grille de telle façon qu'une résistance Rn (de 10 à 20 n pour l'application du dispositif de protection suivant l'invention ou selon les besoins d'un système) soit obtenue en série avec la diode Dn. Un autre agencement consiste à avoir un MOSFET à 3 bornes avec l'arrière-grille sortie à l'extérieur (tout en ayant une connexion à résistance élevée sur la pastille qui maintient la source et l'arrière-grille connectées en vue d'une définition du potentiel dans le sens direct si le réseau extérieur n'est pas utilisé et pour éviter le verrouillage pendant les transitoires) et le réseau diode résistance en mode inverse est fait extérieurement. Par exemple, 2,5V et 4,2V sont utilisés pour représenter les limites de tension de la région de fonctionnement d'une pile. Le transistor NMOSFET 4 est donc un nouveau MOSFET de puissance avec une très faible résistance de conduction et une impédance inverse de blocage déterminée par la diode Dn et la résistance Rn conçues pour le dispositif de protection de l'invention. La valeur de la résistance Rn est réglée sur la base de la tension maximale que le chargeur atteindra au cours de son fonctionnement et du niveau de courant choisi pour l'équilibrage de charge. Le circuit logique de commande d'équilibrage de tension représenté à la figure 3 comporte branchés en parallèle sur les piles I et II, une résistance R17 en série avec les trajets source-drain de deux transistors FET 20,22 reliés en parallèle et dont les grilles sont connectées respectivement aux comparateurs Cîl et C21. Deux transistors FET 24, 26 affectés à la pile I ont leurs trajets source-drain connectés en série entre les points Vth 11 à 2,5 V et Vth 12 à 4,2 V qui sont les entrées positive du comparateur Cîl et négative du comparateur C12 et qui définissent des seuils de tension pour la pile I. Les drains des transistors FET 24,26 sont connectés à l'électrode de commande du régulateur shunt S21. Les grilles de ces transistors sont toutes deux connectées entre la résistance R17 et les trajets sourcedrain des transistors FET 20,22. Deux transistors FET 28,30 affectés à la pile II ont leurs trajets source-drain connectés en série entre les points Vth 21 à 2,5 V et Vth 22 à 4,2 V qui sont les entrées positive du comparateur C21 et négative du comparateur C22 et qui définissent des seuils de tension pour la pile Il. Les drains des transistors FET 28,30 sont connectés à l'électrode de commande du régulateur shunt 21. Les grilles des transistors FET 28,30 sont connectées entre la résistance R17 et les trajets drainsource des FET 20,22 connectés en parallèle. Sur la figure 4, on a représenté une pastille 32 de circuit imprimé sur laquelle sont disposés côte à côte le bilame 2 et un circuit intégré 34 comprenant le circuit de protection décrit en référence aux figures 1 et 3. Les sections transversales des piles I, II sont représentées en pointillé. Elles s'inscrivent dans les dimensions de la pastille 32. Le circuit électronique du dispositif de protection suivant l'invention est réalisé sous la forme d'un seul circuit intégré utilisant une technologie MOS linéaire de puissance mise au point par la Demanderesse et désignée par l'appellation TI PRISM. Le circuit peut être conditionné dans une enveloppe unique en matière plastique pour le bilame 2 et le circuit intégré 34. Le système de protection est représenté à la figure 1 pour un bloc de batteries à deux piles, mais il peut être aisément étendu à un bloc de batteries pour un nombre quelconque de piles dans la mesure où la technologie des circuits intégrés est capable de supporter les tensions maximales requises. Le fonctionnement du circuit qui vient d'être décrit est le suivant. Le système de protection suivant l'invention est maintenant décrit en considérant ses diverses régions de fonctionnement. A titre d'exemple, des piles à ions lithium ayant des limites de tension de fonctionnement de 2,5 volts et de 4,2 volts sont utilisées pour illustrer les principes de fonctionnement du système. Les hystérésis sont ignorées dans un but de clarté des explications. Région 1 : Piles ayant subi une décharge excessive, Vp a) lorsque la tension de chaque pile I, Il est inférieure à 2,5V, les régulateurs shunts S11, S12 sont réglés à une tension de 2,5 V pour l'équilibrage de charge à basse tension. b) les régulateurs shunts S11 et S21 sont bloqués. Les sorties des comparateurs Cll, C21 sont basses, de sorte que le MOSFET 4 ou NM1 est bloqué; le courant de décharge ne peut donc circuler ni à travers NM1, ni à travers la diode Dn de celui-ci polarisée en sens inverse. c) Lorsqu'un le chargeur est connecté aux bornes Vbat+, Vbat- du bloc de batteries, NM1 reste bloqué, mais un courant limité par Rn circule à travers les piles par le trajet Dn, Rn. d) Ensuite, lorsque toutes les piles I, II atteignent 2,5 V, les tensions des régulateurs shunts S11, S21 sont établies à 4,2 V. Région 2 : Piles dans la plage de fonctionnement: 4,2 V > Vp > 2,5 V. a) Lorsque toutes les piles I,II sont dans cette plage de tension, le transistor MOSFET 4 ou NM1 est conducteur et présente sa faible impédance de conduction pour les courants de charge et de décharge. b) Pour un bloc de batteries à une pile, une pompe de charge peut être utilisée pour accroître la tension de conduction de grille de NM1 afin d'obtenir sa très faible résistance de conduction. Région 3 : Surcharge : Vp = 4,2 V. a) les régulateurs shunts S11 et S21 sont respectivement conducteurs lorsque Vp 1 ou Vp 2 atteint 4,2 V et, b) NM1 est bloqué par les comparateurs Cîl ou C21. c) Si le chargeur est toujours connecté, son courant limité par Dn Rn, circule à travers les piles I et II jusqu'à ce que leurs tensions atteignent 4,2 V. Ce courant circulera à travers les régulateurs shunts S11, S21 respectifs en assurant un équilibrage de charge. d) Lorsque le chargeur est retiré, les piles vont se trouver dans leur plage de tension de fonctionnement (2,5 - 4,2 V). Le transistor MOSFET 4 ou NM1 est conducteur et prêt pour une charge ou une décharge. Région 4 : Conditions de défauts a) Dans l'éventualité peu probable que le transistor MOSFET 4 ou NM1 serait court-circuité en raison d'un défaut et qu'une condition défectueuse court-circuite le bloc de batteries, l'élément bimétallique 2 s'ouvre et reste dans cet étant jusqu'à ce que le court-circuit soit supprimé. b) Si un courant anormalement élevé place NM1 à l'extérieur de sa plage de fonctionnement, le circuit de protection électronique 10 commutera l'élément bimétallique 2 vers l'ouverture en appliquant une tension aux bornes de la résistance Rb de l'élément bimétallique 2. c) Si toute la commande (chargeur, circuit électronique de protection) tombe en panne et les piles I,II subissent une température excessive, l'élément bimétallique 2 s'ouvrira en interrompant le courant appliqué aux piles I, II. Le circuit représenté à la figure 5 est constitué d'une première partie formée du circuit de la figure 1, dont les composants portent les mêmes numéros de référence et qui ne sera donc pas décrit à nouveau et d'une seconde partie comprenant une mémoire EEPROM 40 dont la borne d'alimentation est reliée à un capteur de température 42 tel qu'une thermistance, disposé en relation d'échange thermique avec les piles I, Il. La sortie de la mémoire EEPROM 40 est connectée d'une part à des bornes 44 de liaison avec une interface et d'autre part à un module d'affichage 46 à diodes électroluminescentes LED. La tension d'alimentation de la mémoire EEPROM 40 et du capteur de température est prise sur une borne Vcc commune. Le module d'affichage 46 est connecté à la tension Vbat+ par un interrupteur d'état de charge 48. La mémoire EEPROM 40 assure le stockage des paramètres d'état de charge des piles I et II et du temps correspondant à l'état de charge. Le module d'affichage à LED 46 contient des moyens électroniques pour lire l'état de charge dans la mémoire 40, effectuer une approximation de compensation du circuit de compensation automatique et assurer ensuite l'affichage de l'état de charge mis à jour lorsque l'interrupteur d'état de charge 48 est enfoncé. L'organigramme représenté à la figure 6 montre une application 50 contenant un algorithme de comptage de charge et une horloge en temps réel, et reliée par un bus 52 de données de tension et de courant à un bloc de batteries 54 comprenant des piles 55, un système 56 de protection contre les températures excessives, une mémoire EEPROM 57 contenant - des données de date et d'heure - des données de température - des données d'état de charge - des données de coefficients de batterie A la mémoire EEPROM 57 est associé un circuit 58 d'interface d'affichage relié à un dispositif 59 d'affichage d'état de charge. Le circuit d'interface et le dispositif d'affichage ne sont pas obligatoirement prévus. Le système représenté à la figure 7 comporte un bloc de batteries 60 représenté partiellement par les piles I, II, la mémoire EEPROM 40 à laquelle est connecté le capteur de température 42 et le bilame 2 de protection mécanique. Ce bloc peut être utilisé pour stocker l'état de charge de piles ayant des compositions chimiques de toutes natures. La mémoire 40 est alimentée par le microprocesseur 62. I1 n'y a donc aucun courant qui provient des piles I et II. Ce bloc de batteries est relié à un ordinateur principal non représenté par l'intermédiaire d'un microprocesseur 62 d'application. Le bloc de batteries 60 est relié au microprocesseur 62 par cinq entrées 63 à 67 de celui-ci. L'entrée 63 reçoit la tension positive des piles +Ve par l'intermédiaire du bilame de protection 2. L'entrée 64 reçoit un signal de température Tp des piles I et II. Les entrées 65 et 66 reçoivent les signaux d'horloge CLK et de données DATA de 1'EEPROM 40. L'entrée 67 est l'entrée de liaison entre la borne négative -Ve de la tension des piles et une résistance de détection de courant 68 associée au microprocesseur. Dans le microprocesseur, les signaux +Ve, Tp et Ip sont appliqués à un circuit analogique de mise en forme 70 dont la sortie est connectée à un multiplexeur 71, la sortie de celui-ci étant à son tour reliée à un convertisseur analogique numérique 72. La sortie du convertisseur 72 est connectée à l'entrée non-inverseuse d'un amplificateur 73 dont la sortie est reliée à la grille d'un transistor FET 74 et dont l'entrée inverseuse est connectée à la source dudit transistor par l'intermédiaire d'une résistance de réac tion 75. Les composants 73,74,75 constituent une source de courant. Le transistor FET 74 délivre un courant utilisé pour un décalage de tension sur la résistance 68. La borne 64 du microprocesseur 62 est connectée à une entrée d'un circuit d'interface d'entrée/sortie 77 dont deux autres entrées sont respectivement reliées aux bornes 65 et 66 de réception des signaux d'horloge CLK et de données DATA de la mémoire EEPROM 40 du bloc de piles 60. Le microprocesseur comporte en outre un oscillateur local 79, un circuit 80 de communication du microprocesseur avec un ordinateur central non représenté et un ensemble de circuits 81 incorporant notamment une mémoire ROM 82, une mémoire RAM 83, une unité centrale de traitement, un circuit de minutage 85, un circuit de remise à zéro 86 et un circuit 87 chien de garde d'interruption en temps réel. Grâce à l'agencement qui vient d'être décrit, la gestion de la charge des piles I et II peut être assurée à partir d'un ordinateur principal avec lequel le microprocesseur 62 assure une liaison interactive. Les différences entre la solution de l'invention et les autres solutions au même problème sont les suivantes a) L'utilisation d'un seul commutateur de puissance tel que le composant 4 NMOSFET. Celui-ci présente une résistance de conduction égale à la moitié de celle des solutions existantes. b) Les effets de pertes d'énergie et de températures élevées pour des applications à courant élevé telles que les ordinateurs portatifs, les GSM portables dans lesquels les courants peuvent atteindre 5 Ampères, sont fortement réduits. A 100 mOhms, (par exemple les systèmes d'aujourd'hui utilisent une RPTC de 50 mn et deux MOSFET de 25 rnfl chacun), 2,5 Watts sont dissipés; le système de protection vise à réduire ceci d'au moins la moitié. (Par exemple, Rbilame = 10 mQ+RMOSFET où RMOSFET = 25 mn). c) Aucun fusible n'est nécessaire (car le système est généralement utilisé avec des systèmes à coefficient de température positif). d) un nouveau MOSFET NM1 qui a une faible résistance de conduction et une résistance de blocage définie. e) des régulateurs de tension shunt S11, S12 sont utilisés pour l'équilibrage des charges à haute et basse tension. f) l'élément bimétallique 2 offre une résistance de conduction faible et une résistance normalement connectée de protection contre les excès de température Rb, telle que pour le bloc de batterie. g) l'élément bimétallique est conçu pour être commuté à l'état ouvert lorsque la tension appropriée (par exemple > 2,5 volts) est appliquée à sa borne reliée à la résistance Rb associée. h) la protection électronique détecte les paramètres du circuit intégré IC (haute température, courant) pour des cas anormaux. S'ils sont présents, ils appliquent une tension à l'élément bimétallique pour provoquer l'ouverture de ces contacts. i) Evolution vers une seule unité contenant des composants mécaniques et électroniques. j) La mémoire EEPROM incorporée au bloc de batteries qui stocke les paramètres d'état de charge et de temps correspondant à l'état de charge. k) Le module d'affichage à LED contenant des moyens électroniques de lecture de l'état de charge dans 1'EEPROM et assurant une approximation de la compensation de la décharge automatique et en affichant l'état de charge mis à jour lorsque le commutateur d'état de charge 48 (Fig.5) est actionné. 1) La tension d'alimentation Vcc est partagée entre 1'EEPROM 40 et le capteur de température 42. Ceci assure des niveaux logiques corrects pour l'interface entre la mémoire EEPROM et le microprocesseur. Pour le transfert de données à la mémoire EEPROM, celle-ci est alimentée à partir de l'application, ce qui assure une bonne compatibilité de niveau logique. Pour les mesures de température, la mémoire EEPROM n'est pas alimentée par l'application (si les fuites sont suffisamment faibles pour ne pas affecter la précision souhaitée pour les mesures de température). REVENDICATIONS 1. Transistor à effet de champ de type MOSFET, caractérisé en ce qu'il comprend sur un substrat (11), une couche épitaxiale (12) d'un premier type de conductivité et d'un premier signe et dans lequel sont formées une région de grille (14) d'un second type de conductivité et une région de drain (18) du premier type de conductivité mais de signe contraire de celui de la couche épitaxiale (12), une région de source (16) du premier type de conductivité et de même signe que celui de la région de drain (18) étant formée dans la région de grille (14) et en ce qu'une diode (Dn) est formée par le trajet région de drain (18)-couche épitaxiale(12)-région de grille (14). 2. Transistor à effet de champ suivant la revendication 1, caractérisé en ce qu'il comporte en outre une résistance (Rn) entre la source et la grille. 3. Transistor à effet de champ suivant la revendication 2, caractérisé en ce que la résistance (Rn) est formée par une connexion entre la région de grille (14) et la source (S) ou par une résistance extérieure. 4. Transistor à effet de champ suivant les revendications 2 et 3, caractérisé en ce qu'il comporte une faible résistance directe et une impédance inverse déterminée par la diode (Dn) et la résistance (Rn). 5. Transistor à effet de champ suivant l'une quelconque des revendications 1 à 4, caractérisé en ce que la région de la couche épitaxiale (12) est une région de type n- obtenue par croissance épitaxiale, la région de grille (14) est une région de type p, la région de source (16) est une région de type n+ et la région de drain (18) est une région de type n+. 6. Dispositif de protection de piles rechargeables reliées en série, caractérisé en ce qu'il comporte connectés en parallèle sur chacune des piles (1,11), des régulateurs shunts (S11, Roll, S21, R21) correspondants reliés en série entre eux et dont les électrodes de commande sont connectées par l'intermédiaire de réseaux de résistances à des comparateurs (C11, C12, C21, C22) respectifs des tensions de seuil (Vthîî, Vthl2, Vth21, Vth22) inférieure et supérieure des piles (I,II) avec une tension de référence délivrée par une source de tension de référence (Vref), un transistor MOSFET de commutation (4) à faible résistance directe et à impédance inverse (Dn, Rn) déterminée, suivant l'une quelconque des revendications 1 à 5, connecté entre la borne négative de l'ensemble de piles (I,II) en série et la borne négative (Vbat-) de connexion du dispositif à un chargeur et des moyens (nul, N12, N21, N22, Mll, M12) de commande du transistor MOSFET (4) à partir des signaux de sortie des comparateurs (C11, C12, C21, C22) pour modifier l'état dudit transistor MOSFET (4) en vue de réguler l'état de charge des piles (I, Il). 7. Dispositif de protection suivant la revendication 6, caractérisé en ce qu'il comporte en outre un élément de protection thermique (2) connecté entre la borne positive (Vbat+) de connexion du dispositif au chargeur et la borne positive de l'ensemble de piles (1,11). 8. Dispositif de protection suivant la revendication 7, caractérisé en ce que le dispositif de protection thermique est un bilame. 9. Dispositif de protection suivant la revendication 7, caractérisé en ce que le dispositif de protection thermique est un dispositif à thermistance à coefficient de température positif. 10. Dispositif de protection suivant l'une des revendications 6 à 9, caractérisé en ce qu'il comporte en outre un circuit logique (20,22,24,26,28,30) de commande d'équilibrage de tension connecté aux entrées des compara teurs (Cll, C12, C21, C22) et aux électrodes de commande des régulateurs shunts (S11, S21). 11. Dispositif de protection suivant l'une des revendications 6 à 10, caractérisé en ce qu'il comporte en outre un circuit (10) de protection électronique connecté aux bornes d'alimentation (Vbat+, Vbat-) du dispositif. 12. Dispositif de protection suivant l'une des revendications 6 à 11, caractérisé en ce qu'il comporte en outre une mémoire (40) de stockage des données de temps, de température, d'état de charge des piles (I,II), ladite mémoire (40) étant connectée à un capteur de température (42), ladite mémoire (40) et ledit capteur de température (42) étant alimentés en tension par une source (Vcc) extérieure au dispositif. 13. Dispositif de protection suivant la revendication 12, caractérisé en ce qu'il comporte en outre un dispositif (46) d'affichage de l'état de charge d'après les données contenues dans la mémoire (40) sous la commande d'un interrupteur d'état de charge. 14. Dispositif de protection suivant l'une des revendications 6 à 13, caractérisé en ce qu'il comporte en outre un microprocesseur (62) associé, destiné à être interposé entre le dispositif de protection (60) et un ordinateur central pour assurer la gestion de l'état de charge des piles (I,II) du dispositif. 15. Dispositif de protection suivant l'une des revendications 6 à 14, caractérisé en ce qu'il est réalisé sur une seule pastille (32) de circuit imprimé sur laquelle sont disposés le dispositif de protection thermique (2) et un circuit intégré (34) contenant le circuit électronique du dispositif de protection.