Brevet FR2729258A1 — publié le 19960712

l CIRCUIT AMPUIFICATEUR DE LECTURE La présente invention concerne un circuit amplificateur de lecture qui est destiné à lire des données dans un dispositif de mémoire tel qu'une mémoire morte programmable et effaçable de façon électrique, ou E2 PROM dans lequel, après que les données lues ont été déterminées, on empêche la circulation d'un courant dans une cellule de mémoire pour parvenir à une réduction du courant consomme. La figure 6 est un schéma de circuit montrant un exemple de cir- cuit amplificateur de lecture de l'art antérieur qui est décrit par exemple dans le document "LSI Gijyutsu No Kiso (Bases de la technologie LSI)" page 179, publié le 30 janvier 1992 par Denki Tsushln Kyoukal. Sur la fi- gure, la référence 61 désigne un transistor à canal P tel qu'un élément de commutation, qui est destiné à fournir de l'énergie au circuit amplificateur de lecture sous l'effet d'un signal d'attaque qui est appliqué par l'intermé- diaire d'une borne d'entrée de signal d'attaque 73 et d'un inverseur 67; les références 62 et 63 désignent des transistors à canal P qui constituent une partie d'un amplificateur différentiel 66;les références 64 et 65 dési- gnent des transistors à canal N qui constituent une autre partie de l'ampli- ficateur différentiel 66; les références 68 et 69 désignent des lignes de connexion qui forment une entrée et une sortie de l'amplificateur dif- férentiel 66; la référence 70 désigne un inverseur CMOS qui est destiné à inverser le signal de sortie du circuit amplificateur de lecture; la réfé- rence 71 désigne une borne d'entrée de données qui est destinée à intro- duire dans le circuit amplificateur de lecture des données qui sont lues dans un transistor de mémoire sélectionné (que l'on appelle cl-après une cellule de mémoire) 72, par l'intermédiaire d'une ligne de bit BL sélection- née; et la référence BL désigne une ligne de bit qui est connectée à une cellule de mémoire fictive. On va maintenant décrire le fonctionnement du circuit qui est re- présenté sur la figure 1. Lorsque le signal d'attaque qui est appliqué à la borne d'entrée de signal d'attaque 73 à un instant de lecture de données est commuté à un niveau haut (que l'on appelle ci-après un niveau H), le transistor à canal P 61 est débloqué par l'intermédiaire de l'inverseur 67, ce qui fait que le circuit amplificateur de lecture est alimenté en énergie. Ensuite, selon que des charges sont présentes ou non dans une grille flot- tante de la cellule de mémoire 72 sélectionnée qui est connectée à la ligne de bit BL sélectionnée, un courant IE circule ou ne circule pas dans la li- gne de bit BL Une tension de référence est appliquée à l'avance à la ligne de bit BL L'amplificateur différentiel 66 amplifie la différence de poten- tiel entre la ligne de bit BL et la ligne de bit BL pour émettre des données lues, à partir de ce circuit amplificateur de lecture, par l'intermlédiaire de la ligne de connexion de sortie et de l'inverseur 70. Du fait que le circuit amplificateur de lecture de l'art antérieur est construit de la manière indiquée ci-dessus, la ligne de bit BL est direc- tement connectée à la ligne de connexion 68, ce qui fait que lorsque des charges sont présentes dans la grille flottante de la cellule de mémoire 72 sélectionnée, et par conséquent le courant de lecture IE circule entre le drain et la source de la cellule de mémoire (c'est-à-dire lorsque les don- nées lues sont au niveau bas (que l'on appelle ci-après niveau B)), les transistors à canal P 61 et 62 sont dans leurs états conducteurs, ce qui fait que, même après que les données lues dans le circuit amplificateur de lecture ont été déterminées, le courant de lecture IE continue à circuler à partir de l'alimentation VDD, à travers les transistors à canal P 61 et 62 et entre le drain et la source de la cellule de mémoire 72, pendant le fonctionnement du circuit amplificateur de lecture, lorsque le signal d'at- taque est appliqué à la borne d'entrée de signal d'attaque 73. Il y a donc un problème de consommation élevée de courant. En outre, lorsqu'il n'y a pas de charge dans la grille flottante de la cellule de mémoire 72 sélectionnée, aucun courant de lecture IE ne cir- cule, ce qui fait que la ligne de bit BL passe au niveau H, mais même après que les données de lecture ont été déterminées, un courant de pseudoécri- ture circule à partir de la ligne de bit BL au niveau H, vers la cellule de mémoire 72, pendant le fonctionnement du circuit amplificateur de lecture, ce qui occasionne un problème qui consiste en ce que, non seulement les données dans la cellule de mémoire sont perturbées, mais en outre la consom- mation de courant devient élevée. De plus, l'entrée de l'inverseur CMOS 70 qui est connectée à la sortie de ce circuit amplificateur de lecture est à un niveau intermédiaire entre le niveau H et le niveau B avant que le signal de sortie du circuit amplificateur de lecture ne soit fixé, ce qui fait qu'un courant traverse l'inverseur CMOS 70, occasionnant ainsi un problème de consommation de courant élevée. Pour éliminer les problèmes mentionnés cl-dessus, un but de la présente invention est de procurer un circuit amplificateur de lecture dans lequel un courant ne traverse pas une cellule de mémoire après que des données lues dans une cellule de mémoire ont été déterminées, afin de ré- duire la consommation de courant. Un autre but de la présente invention est de procurer un circuit amplificateur de lecture dans lequel un courant de quasl-écriture ne circule pas à travers une cellule de mémoire après que des données lues par le circuit amplificateur de lecture ont été déterminées, afin d'éviter de per- turber des données et afin de réduire la consommation de courant. Un autre but encore de la présente invention est de procurer un circuit amplificateur de lecture dans lequel un courant ne circule pas à travers un inverseur CMOS qui est incorporé dans l'étage de sortie, afin de réduire encore davantage la consommation de courant. Pour atteindre les buts ci-dessus, le premier aspect de la présente invention procure un circuit amplificateur de lecture destiné à lire des don- nées dans une cellule de mémoire sélectionnée connectée à une ligne de bit sélectionnée, comprenant un condensateur ayant une armature connectée à la masse et ayant une capacité supérieure à une capacité parasite de la li- gne de bit sélectionnée, un élément de fourniture de courant, destiné à fournir, pratiquement simultanément, un courant à la ligne de bit sélection- née et à une autre armature du condensateur, pour élever les potentiels de la ligne de bit sélectionnée et de l'autre armature du condensateur, et un amplificateur différentiel pour déterminer des données qui sont lues dans la cellule de mémoire, en comparant les potentiels qui ont été élevés par l'élé- ment de fourniture de courant, et pour fixer, après la détermination des données lues, le niveau de tension de la ligne de bit sélectionnée à un ni- veau auquel un courant de lecture ne circule pas dans la ligne de bit sélectionnée. Comme indiqué ci-dessus, avec l'amplificateur de lecture conforme au premier aspect de la présente invention, du fait que le niveau de tension de la ligne de bit après la détermination des données lues est fixé au ni- veau auquel un courant de lecture ne circule pas à travers la cellule de mémoire sélectionnée, la consommation de courant du circuit amplificateur de lecture peut être réduite. Un second aspect de la présente invention procure un circuit am- plificateur de lecture dans lequel l'élément fournissant un courant dans le premier aspect de l'invention fournit un courant à la ligne de bit sélection- née et au condensateur, sous l'effet d'un signal d'attaque pour l'attaque du circuit amplificateur de lecture. Comme indiqué ci-dessus, avec le circuit amplificateur de lecture conforme au second aspect de la présente invention, du fait que l'élément fournissant un courant fournit un courant à la ligne de bit sélectionnée et au condensateur sous l'effet d'un signal d'attaque pour l'attaque du circuit amplificateur de lecture, la consommation de courant du circuit amplifica- teur de lecture pendant l'attaque de ce circuit peut être réduite. Le troisième aspect de la présente invention procure un circuit amplificateur de lecture dans lequel l'élément fournissant un courant dans le premier aspect de l'invention est commandé par la sortie de l'amplificateur différentiel. Comme indiqué ci-dessus, avec le circuit amplificateur de lecture conforme au troisième aspect de la présente invention, lorsque l'élévation du potentiel de la ligne de bit qui est due à la charge de la capacité para- site de la ligne de bit est plus rapide que l'élévation du potentiel du con- densateur qui est due à la charge du condensateur, l'application d'un cou- rant de quasi-écriture à la ligne de bit qui est sélectionnée, après la lec- ture des données, est empêchée, ce qui permet d'éviter une perturbation des données dans la cellule de mémoire après la détermination des données lues, et permet de réduire encore davantage la consommation de courant du cir- cuit amplificateur de lecture. Un quatrième aspect de la présente invention procure un circuit amplificateur de lecture comprenant, en plus des caractéristiques du pre- mier aspect de la présente invention, un élément de commutation qui est placé à l'état conducteur en présence des données ayant le niveau fixé, en sortie de l'amplificateur différentiel, et d'un signal d'ordre de lecture pour demander la lecture des données par le circuit amplificateur de lecture. Conmme indiqué ci-dessus, avec le circuit amplificateur de lecture conforme au quatrième aspect de la présente invention, le niveau de tension fixé au niveau H ou au niveau B est appliqué à l'inverseur CMOS de l'étage de sortie, connecté à l'élément de commutation, de façon à pouvoir empêcher la circulation d'un courant à travers l'lnverseur CMOS. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la descrip- tion se réfère aux dessins annexés, dans lesquels: la figure I est un schéma de circuit montrant un circuit amplifi- cateur de lecture conforme à un mode de réalisation de la présente inven- tion; la figure 2 est un diagramme de signaux destiné à expliquer le fonctionnement lorsqu'il y a un courant de cellule de mémoire IE dans le circuit représenté sur la figure 1; la figure 3 est un diagramme de signaux destiné à expliquer le fonctionnement lorsqu'il n'y a pas de courant de cellule de mémoire IE dans le circuit qui est représenté sur la figure 1; la figure 4 est un schéma de circuit montrant un circuit amplifi- cateur de lecture conforme à un autre mode de réalisation de la présente invention; la figure 5 est un schéma de circuit montrant un circuit amplifi- cateur de lecture conforme à encore un autre mode de réalisation de la présente invention; et la figure 6 est un schéma de circuit montrant un circuit amplifi- cateur de lecture de l'art antérieur. Premier mode de réalisation. On va maintenant décrire un mode de réalisation de la présente invention en se référant aux dessins. La figure 1 est un schéma de circuit montrant un circuit amplifi- cateur de lecture conforme à un mode de réalisation de la présente inven- tion, et une cellule de mémoire connectée à ce circuit. Sur la figure, la référence 1 désigne un transistor à canal P (que l'on appelle ci-après tran- sistor P) qui est bloqué pour éviter qu'un courant ne traverse le circuit amplificateur de lecture lorsque le niveau sur une borne d'entrée de signal d'attaque 101 est le niveau bas ou B; les références 2 et 3 désignent des transistors P; et les références 4 et 5 désignent des transistors à canal N (que l'on appelle ci-après des transistors N). Le transistor P 2 et le tran- sistor N 4 constituent un inverseur Métal Oxyde Semiconducteur Complé- mentaire (ou CMOS) 35. Le transistor P 3 et le transistor N 5 constituent un autre inverseur CMOS 36. Les entrées et les sorties des deux inverseurs CMOS 35 et 36 sont connectées en couplage croisé pour former un amplifi- cateur différentiel 30. La référence 10 désigne un inverseur CMOS qui est connecté entre la borne d'entrée de signal d'attaque 101 et la grille du transistor P I; la référence 12 désigne un condensateur ayant une capacité supérieure à la capacité du condensateur parasite 32 de la ligne de bit 33; la référence 34 désigne un élément fournissant un courant, qui consiste en transistors N 6 et 9 ayant des grilles connectées en commun à la borne d'entrée de signal d'attaque 101; la référence 104 désigne une ligne de connexion qui est con- nectée à l'entrée de l'inverseur CMOS 35 et à la sortie de l'inverseur CMOS 36; la référence 11 désigne un inverseur CMOS connecté à la ligne de connexion 105; et la référence 103 désigne une borne de sortie du cir- cuit amplificateur de lecture. Les références 7 et 8 désignent des transis- tors N de rappel au potentiel bas qui sont destinés à fixer au niveau B les lignes de connexion 104 et 105; et la référence VDD désigne une tension d'alimentation. En outre, la référence 31 désigne un transistor de mémoire sélectionné (que l'on appelle ci-après une cellule de mémoire), représenté de façon caractéristique parmi un grand nombre de transistors de mémoire effaçable de façon électrique, connectés à la ligne de bit 33, qui se trou- vent à l'extérieur du circuit amplificateur de lecture. On va maintenant décrire le fonctionnement du circuit amplifica- teur de lecture qui est représenté sur la figure 1. La figure 2 est un diagramme de signaux destiné à expliquer le fonctionnement lorsqu'il y a un courant de cellule de mémoire IE (c'està- dire lorsque des charges sont emmagasinées dans la cellule de mémoire 31, de façon que la valeur des données lues soit au niveau bas (niveau B)), et la figure 3 est un diagramme de signaux destiné à expliquer le fonction- nement lorsqu'il n'y a pas de courant de cellule de mémoire IE (c'est-àdire lorsqu'aucune charge n'est emmagasinée dans la cellule de mémoire 31, ce qui fait que le niveau des données lues est le niveau H). Avant le fonctionnement du circuit amplificateur de lecture, le potentiel sur la borne d'entrée de signal d'attaque 101 est au niveau B, ce qui fait que, par l'intermédiaire de l'inverseur CMOS 10, la grille du tran- sistor P 1 est au niveau H pour maintenir le transistor P 1 dans son état bloqué et, par l'intermédiaire de l'inverseur CMOS 10, les grilles des tran- sistors N de rappel au potentiel bas 7 et 8 sont au niveau H, pour main- tenir les transistors 7 et 8 dans leurs états conducteurs. Les lignes de con- nexion 104 et 105 sont donc au niveau B. On présentera tout d'abord une explication en se référant aux fi- gures 1 et 2 pour le cas dans lequel le courant de cellule de méoire IE circule. Lorsqu'une tension de niveau H est appliquée à la borne d'entrée de signal d'attaque 101, les transistors N 7 et 8 sont bloqués, ce qui fait que les lignes de connexion 104 et 105 sont placées dans leurs états flot- tants, et de plus, le transistor P 1 et les transistors N 6 et 9 dans l'élé- ment de fourniture de courant 34 sont débloqués. Immédiatement après ceci, les lignes de connexion 104 et 105 sont maintenues à leur niveau B, ce qui fait que les transistors P 2 et 3, recevant le niveau B sur leurs grilles, sont débloqués lorsque le transistor P 1 est débloqué. Par conséquent, le condensateur parasite 32 de la ligne de bit 33 connectée à la borne d'en trée de données 102 et le condensateur 112, commencent à se charger. Con- me on l'a supposé ci-dessus, du fait que le courant de cellule de mémoire IE circule à travers la cellule de mémoire 31, la vitesse de charge pour charger le condensateur 12 est plus rapide que la vitesse de charge pour charger le condensateur parasite 32. Par conséquent, comme représenté sur la figure 2, le niveau de la ligne de connexion 105 passe en premier au ni- veau H, après la durée de charge du condensateur 12. Sous l'effet du ni- veau H de la ligne de connexion 105, le transistor N 4 dont la grille est connectée à la ligne de connexion 105 est débloqué, et le transistor P 2, dont la grille est également connectée à la ligne de connexion 105, est bloqué. Il en résulte que le niveau de la ligne de connexion 104 connectée à la sortie de l'inverseur CMOS 35 est fixé au niveau B, ce qui fait que le transistor P 3, dont la grille est connectée à la ligne de connexion 104, est débloqué, et le transistor N 5 dont la grille est également connectée à la ligne de connexion 104 est bloqué, d'o il résulte que le niveau de la ligne de connexion 105 est fixé au niveau H, ce qui fait que le niveau de la borne de sortie 103 est fixé au niveau B, par l'intermédiaire de l'in- verseur 1. Du fait que le niveau de la ligne de connexion 104 est fixé au niveau B, aucun courant ne circule à travers la cellule de mémoire 31 après que le niveau de la borne de sortie est passé au niveau L Par conséquent, la consommation de courant est réduite en comparaison avec le circuit am- plificateur de lecture de l'art antérieur. On va maintenant présenter une explication, en se référant aux figures 1 et 2, pour le cas dans lequel le courant de cellule de mémoire IE ne circule pas. Lorsqu'une tension du niveau H est appliquée à la borne de signal d'attaque 101, les transistors N 7 et 8 sont bloqués, ce qui fait que les lignes de connexion 104 et 105 sont placées dans leurs états flottants, et le transistor P 1 et les transistors N 6 et 9 dans l'élément fournissant un courant, 34, sont débloqués. Immédiatement après ceci, les lignes de con- nexion 104 et 105 sont maintenues à leur niveau B, ce qui fait que les transistors P 2 et 3, recevant le niveau B sur leurs grilles, sont débloqués. Par conséquent, le condensateur parasite 32 de la ligne de bit 33 connectée à la borne d'entrée de données 102 et le condensateur 12 commencent à se charger. Comme on l'a supposé ci-dessus, du fait que le courant de cellule de mémoire IE ne circule pas à travers la cellule de mémoire 31, et du fait que la capacité du condensateur 12 est supérieure à la capacité du conden- sateur parasite 32, la vitesse de charge pour charger le condensateur para- site 32 est supérieure à la vitesse de charge pour charger le condensateur 12. Par conséquent, comme représenté sur la figure 3, le niveau de la ligne de connexion 104 passe en premier au niveau H, après la durée nécessaire pour charger le condensateur 32. Sous l'effet du niveau H de la ligne de connexion 104, le transistor N 5, dont la grille est connectée à la ligne de connexion 104, est débloqué, et le transistor P 3, dont la grille est éga- lement connectée à la ligne de connexion 104, est bloqué. Il en résulte que le niveau de la ligne de connexion 105 connectée à la sortie de l'lnverseur CMOS 36 est fixé au niveau B, ce qui fait que le transistor P 2, dont la grille est connectée à la ligne de connexion 105, est débloqué, et le tran- sistor N 4 dont la grille est également connectée à la ligne de connexion est bloqué, d'o il résulte que le niveau de la ligne de connexion 104 est fixé au niveau H. Le niveau B de la ligne de connexion 105 est transfor- mé, par l'inverseur 111, en un niveau H sur la borne de sortie 103. Dans ce cas, du fait que le courant de cellule de mémoire IE ne circule pas depuis le début, aucun courant ne circule à travers la cellule de mémoire 31, même après que les données lues ont été déterminées. Il est préférable de donner au facteur d'amplification de courant B des transistors P 2 et 3 une valeur inférieure à celui des autres transis- tors P. Dans ce cas, le temps nécessaire pour charger le condensateur para- s15 site 32 et le condensateur 12 est plus long que dans le mode de réalisation décrit ci-dessus, ce qui fait que le temps nécessaire pour lire des données dans la cellule de mémoire devient plus long, mais le courant de cellule de m- moire total IE qui circule jusqu'à ce que le niveau B fixé soit obtenu sur la borne de sortie 103, peut être encore réduit. La capacité du condensateur 12 peut être déterminée comme étant la valeur minimale parmi les valeurs supérieures à la capacité parasite de la ligne de bit 33. La capacité parasite est déterminée en relation avec des règles pour la ligne de bit 33 dans le circuit amplificateur de lecture. Dans le premier mode de réalisation décrit ci-dessus, lorsqu'il n'y a pas de courant de cellule de mémoire IE, la tension de niveau H continue à être appliquée au drain de la cellule de mémoire 31, après que le niveau de la ligne de connexion 104 a été fixé au niveau H, et jusqu'à ce que le niveau de la borne de signal d'attaque 101 soit commuté vers le niveau B, ce qui fait qu'une quasi-écriture peut être effectuée dans la cellule de mémoire 31. Un second mode de réalisation, décrit ci-après, procure un circuit amplificateur de lecture dans lequel la quasi-écriture est empêchée. Secolnd mode de réalisation On va maintenant décrire un autre mode de réalisation de la pré- sente invention. La figure 4 est un schéma de circuit montrant un circuit amplifi- cateur de lecture et une cellule de mémoire connectée au circuit amplifi- cateur de lecture, conformément à ce mode de réalisation. Sur la figure, les références 1-10, 12, 31, 32, 101, 104, et 105 et VDD sont les mêmes que celles indiquées sur la figure 1, et les explications correspondantes sont omises ici. Les références 13 et 14 désignent des transistors P; les références 15 et 16 désignent des transistors N; la référence 106 désigne une ligne de connexion; et la référence 107 désigne une borne de sortie de ce circuit amplificateur de lecture. Les différences entre la figure 4 et la figure 1 consistent en ce que, sur la figure 4, l'entrée d'un inverseur CMOS formé par le transistor P 14 et le transistor N 16 est connectée à la ligne de connexion 105; la sortie d'un inverseur CMOS formé par le transistor P 14 et le transistor N 16 est connectée à la grille du transistor N 6; et la sortie d'un Inverseur CMOS formé par le transistor P 13 et le transistor N 15 est connectée à la grille du transistor N 9. On va maintenant décrire le fonctionnement du circuit qui est re- présenté sur la figure 4. Avant le fonctionnement du circuit amplificateur de lecture, le potentiel sur la borne d'entrée de signal d'attaque 101 est au niveau B, ce qui fait que, par l'intermédiaire de l'inverseur CMOS 10, la grille du tran- sistor P 1 est au niveau H pour maintenir le transistor P 1 dans son état bloqué, et par l'intermédiaire de l'inverseur CMOS 10, les grilles des tran- sistors à canal N de rappel au potentiel bas 7 et 8 sont au niveau H, pour maintenir les transistors 7 et 8 dans leurs états conducteurs. Par conséquent, les niveaux des lignes de connexion 104 et 105 sont tirés vers le bas, vers le niveau B. En outre, la tension de niveau B est appliquée aux grilles des transistors P 2 et 3 auxquels les lignes de connexion 104 et 105 sont res- pectivement connectées. On donnera tout d'abord une explication concernant le cas dans lequel le courant de cellule de mémoire IE circule. Lorsqu'une tension de niveau H est appliquée à la borne de signal d'attaque 101, les transistors N 7 et 8 sont bloqués, ce qui fait que les lignes de connexion 104 et 105 sont placées dans leurs états flottants, et le transistor P I est débloqué. Immédiatement après ceci, les lignes de connexion 104 et 105 sont mainte- il nues à leur niveau B, ce qui fait que les transistors P 2 et 3 sont dans leurs états conducteurs. De plus, du fait que la ligne de connexion 104 est connectée aux grilles du transistor P 14 et du transistor N 16, le transis- tor P 14 est débloqué et le transistor N 16 est bloqué. En outre, du fait que la ligne de connexion 105 est connectée aux grilles du transistor P 13 et du transistor N 15, le transistor P 13 est débloqué et le transistor N 15 est bloqué. Il en résulte que les transistors N 6 et 9 sont débloqués, de façon que le condensateur parasite 32 de la ligne de bit 33 connectée à la borne d'entrée de données 102, et le condensateur 12 commencent à se charger. Comme on l'a supposé ci-dessus, du fait que le courant de cellule de mémoire IE circule à travers la cellule de mémoire 31 connectée à la borne d'entrée de données 102, la vitesse de charge pour charger le conden- sateur 12 est supérieure à la vitesse de charge pour charger le condensa- teur parasite 32. De ce fait, le niveau de la ligne de connexion 105 est commuté en premier au niveau H, après la durée de charge du condensateur 12, ce qui fait que le transistor N 4 est débloqué, et le transistor P 2 est bloqué. Il en résulte que le niveau de la ligne de connexion 104 est fixé au niveau B, ce qui fait que le transistor P 3 est débloqué, et le transis- tor N 5 est bloqué, d'o il résulte que le niveau de la ligne de connexion est fixé au niveau H, ce qui fait que le niveau de la borne de sortie 103 est fixé au niveau B, par l'intermédiaire de l'inverseur 11. Sous l'ef- fet du niveau H fixé de la ligne de connexion 105, le transistor P 13 est bloqué, et le transistor N 15 est débloqué, ce qui fait que le niveau de sor- tie de l'inverseur CMOS formé par le transistor P 13 et le transistor N 15, est commuté vers le niveau B. Il en résulte que le transistor N 9 est blo- qué, ce qui fait que le chemin de courant allant de la ligne de connexion au niveau H vers le condensateur 12 est interrompu. Après que le niveau de la borne de sortie 107 a été fixé au ni- veau B, c'est-à-dire après que le niveau de la ligne de connexion 104 a été fixé au niveau B, aucun courant ne circule à travers la cellule de mé- moire 31, même pendant le fonctionnement du circuit amplificateur de lec- ture, ce qui fait que la consommation de courant est réduite en comparaison avec le circuit amplificateur de lecture de l'art antérieur, de la même ma- nière que dans le premier mode de réalisation. On va maintenant présenter une explication concernant le cas dans lequel le courant de cellule de mémoire IE ne circule pas. iorsqu'une ten- sion de niveau H est appliquée à la borne de signal d'attaque 101, les tran- sistors N 7 et 8 sont bloqués, ce qui fait que les lignes de connexion 104 et 105 sont placées dans leurs états flottants, et le transistor P 1 est dé- bloqué. Immédiatement après ceci, les lignes de connexion 104 et 105 sont maintenues à leur niveau B, ce qui fait que les transistors P 2 et 3 sont débloqués. Du fait que la ligne de connexion 104 est connectée aux grilles du transistor P 14 et du transistor N 16, le transistor P 14 est débloqué et le transistor N 16 est bloqué. En outre, du fait que la ligne de connexion est connectée aux grilles du transistor P 13 et du transistor N 15, le transistor P 13 est débloqué et le transistor N 15 est bloqué. Il en résulte que les transistors N 6 et 9 sont débloqués pour commencer à charger le condensateur parasite 32 de la ligne de bit 33 qui est connectée à la borne d'entrée de donnrmées 102, et le condensateur 12. Commrne on l'a supposé ci-dessus, du fait qu'aucune charge n'est emmagasinée dans la grille flottante de la cellule de mémoire 31 connectée à la borne d'entrée de données 102, le courant de cellule de mémoire IE ne circule pas. De plus, du fait que la capacité du condensateur 12 est su- périeure à la capacité du condensateur parasite 32, la vitesse de charge pour charger le condensateur parasite 32 est supérieure à la vitesse de char- ge pour charger le condensateur 12. Par conséquent, le niveau de la ligne de connexion 104 passe en premier au niveau H. Sous l'effet du niveau H de la ligne de connexion 104, le transistor N 5 est débloqué et le transistor P 3 est bloqué. Il en résulte que le niveau de la ligne de connexion 105 est fixé au niveau B, ce qui fait que le transistor P 2 est débloqué, et le transistor N 4 est bloqué, ce qui fait que le niveau de la ligne de connexion 104 est fixé au niveau H. Sous l'effet du niveau B qui est fixé pour la ligne de connexion 105, la sortie de l'inverseur CMOS formé par le transistor P 13 et le transistor N 15 est fixée au niveau H. Bien que cette tension de ni- veau H soit appliquée au transistor N 9, aucun courant ne circule vers le * condensateur 12, du fait que le drain du transistor N 9, connecté à la li- gne de connexion 105, est fixé au niveau B. D'autre part, lorsque le niveau de la ligne de connexion 104 est fixé au niveau H, le transistor P 14 est maintenu dans un état bloqué, et le transistor N 16 est maintenu dans un état conducteur, ce qui fait que le niveau de sortie de l'inverseur CMOS formé par le transistor P 14 et le transistor N 16 est maintenu au niveau B. Il en résulte que le transistor N 6 est maintenu dans un état bloqué, ce qui fait que le chemin de cou- rant allant de la ligne de connexion 104 au niveau H vers la ligne de bit 33 est interrompu. Par conséquent, après que le niveau de la borne de sor- tie 107 a été fixé au niveau H, c'est-à-dire après que la ligne de con- nexion 104 a été fixée au niveau H, aucun courant n'entre dans la cellule de mémoire 31, ce qui fait que l'on peut empêcher l'opération de quasi- écriture. Par conséquent, même lorsqu'il n'y a pas de courant de cellule de mémoire IE, un courant de quasi-écriture ne circule pas vers la cellule de mémoire après que le niveau de sortie du circuit amplificateur de lecture a été fixé, ce qui permet de réduire la consommation de courant en com- paraison avec le circuit amplificateur de lecture de l'art antérieur. De façon similaire au premier mode de réalisation, il est préfé- rable de faire en sorte que le facteur d'amplification de courant B des tran- sistors P 2 et 3 soit inférieur à celui des autres transistors P. Dans ce cas, le temps nécessaire pour charger le condensateur parasite 32 et le conden- sateur 12 est plus long que dans le mode de réalisation décrit ci-dessus, ce qui fait que le temps nécessaire pour lire des données dans la cellule de mémoire devient long, mais le courant de cellule de mémoire total IE qui circule jusqu'à ce que le niveau B fixé soit obtenu sur la borne de sortie 103, peut être réduit encore davantage. On peut déterminer la capacité du condensateur 12 comme étant la valeur minimale parmi les valeurs supérieures à la capacité parasite de la ligne de bit 33. La capacité parasite est déterminée en relation avec des règles concernant la ligne de bit 33 dans le circuit amplificateur de lec- ture. Les lignes de connexion 104 et 105 dans les premier et second modes de réalisation décrits ci-dessus sont dans les états flottants entre le niveau H et le niveau B après avoir été commutées à partir de leur niveau de rappel au potentiel bas B, jusqu'à ce qu'elles soient fixées au niveau H ou B. Dans l'état flottant, lorsqu'un signal sur la ligne de connexion 105 est appliqué à l'inverseur CMOS 11 qui est représenté sur la figure 1, un courant de traversée direct circule à travers l'inverseur CMOS 11, ce qui consomme de l'énergie. De plus, lorsqu'un signal sur la ligne de connexion 104 à l'état flottant est appliqué à l'entrée de l'inverseur CMOS formé par le transistor P 14 et le transistor N 16, un courant de traversée di- rect circule également à travers l'inverseur CMOS. En outre, lorsqu'un si- gnal sur la ligne de connexion 105 à l'état flottant est appliqué à l'inver- seur CMOS qui est formé par le transistor P 13 et le transistor N 15, un courant de traversée direct circule également à travers l'inverseur CMOS. Le mode de réalisation suivant procure un circuit amplificateur de lecture dans lequel on peut éviter la circulation d'un courant de tra- versée direct dans un inverseur CMOS dans l'étage de sortie du circuit am- plicateur de lecture. Troisimne mode de réalisation On décrira dans ce qui suit un mode de réalisation supplémentaire de la présente invention. La figure 5 est un schéma de circuit montrant un circuit amplifi- cateur de lecture conforme au mode de réalisation supplémentaire de la présente invention. Sur la figure, la référence 17 désigne un circuit ampli- ficateur de lecture qui est identique à celui représenté sur la figure 1, à l'exception du fait que l'inverseur 11 est retiré du circuit amplificateur de lecture représenté sur la figure 1, ou qui est le mêeme que celui repré- senté sur la figure 4. La référence 20 désigne une porte OU; la référence 21 désigne une porte NON-ET; la référence 22 désigne un inverseur; la référence 23 désigne une porte de transmission (élément de commutation) les références 104 et 105 désignent des lignes de connexion qui sont les mêmes que celles du premier ou du second mode de réalisation; la réfé- rence 107 désigne une borne de sortie dans le second mode de réalisation la référence 109 désigne une borne d'ordre de lecture de données qui re- çoit un signal d'ordre de lecture de données qui est au niveau H lorsque des données doivent être lues; la référence 110 désigne un inverseur CMOS; et la référence 111 désigne une borne de sortie de ce circuit am- plificateur de lecture. On va maintenant décrire le fonctionnement du circuit qui est représenté sur la figure 5. Le fonctionnement du circuit amplificateur de lecture 17 lui-même est le même que celui du premier ou du second mode de réalisation, et par conséquent son explication est omise ici. Lorsque le circuit amplificateur de lecture 17 commence à lire des domées dans la cellule de mémoire, le niveau de la ligne de connexion 104 ou 105 se dirige vers le niveau H. Lorsque le niveau de la ligne de connexion 104 ou 105 dépasse le niveau de seuil, le comparateur 18 ou 19 émet le signal de ni- veau H. Lorsque l'un ou l'autre des comparateurs 18 et 19 émet le signal de niveau H, la porte OU 20 émet le signal de niveau H. Lorsqu'un signal d'ordre de lecture de données de niveau H est appliqué à la borne d'ordre de lecture de données 109, et lorsque le signal de sortie de la porte OU prend le niveau H, le signal de sortie de la porte NON- ET 21 passe au niveau B, de façon à débloquer la porte de transmission 23. Les donnmées qui sont lues dans le circuit amplificateur de lecture 17 sont ainsi émises vers la borne de sortie 111 par l'intermédiaire de la porte de transmis- sion 23. Du fait que la porte de transmission 23 n'est débloquée que lors- que le niveau de tension de la ligne de connexion 104 ou 105 dépasse le niveau de seuil, l'inverseur CMOS 110 reçoit une tension de niveau H ou B frixé. Par conséquent, l'inverseur CMOS 110 ne reçoit pas une tension instable et croissante de la ligne de connexion 104 ou 105, ce qui permet d'éviter le courant de traversée directe dans l'inverseur CMOS 110, grâce à quoi la consommation de courant dans le circuit amplificateur de lecture peut être réduite encore davantage. Dans les modes de réalisation décrits ci-dessus, on a utilisé à titre de cellule de mémoire une cellule de mémoire effacçable de façon élec- trique, mais l'invention n'est pas limitée à ceci, et on peut obtenir les mêmes effets en utilisant une cellule de mémoire d'un autre type, comme une mémoire vive dynamique (ou DRAM) du type à un transistor et un con- densateur. De plus, les transistors qui constituent le circuit amplificateur de lecture ne sont pas limités a des transistors MOS, et on peut obtenir les mêmes effets en utilisant des transistors bipolaires pour former une structure similaire. Comme décrit ci-dessus, conformément au premier aspect de la présente invention, du fait que dans un circuit amplificateur de lecture le niveau de tension de la ligne de bit après la détermination des données lues est fixé au niveau auquel un courant de lecture ne circule pas à tra- vers la cellule de mémoire sélectionnée, le courant de lecture ne circule pas à travers la cellule de mémoire après que les données lues ont été déterminées, ce qui procure un effet consistant en ce que la consommation de courant du circuit amplificateur de lecture peut être réduite. Conformément au second aspect de la présente invention, du fait qu'un courant est fourni à la ligne de bit sélectionnée et au condensateur sous l'effet d'un signal d'attaque pour l'attaque du circuit amplificateur de lecture, on obtient un effet qui consiste en ce que la consommation de courant du circuit amplificateur de lecture pendant l'attaque de ce circuit peut être réduite. Conformément au troisième aspect de la présente invention, lorsque la montée du potentiel de la ligne de bit qui est due au fait que le con- densateur parasite de la ligne de bit se charge, est plus rapide que la montée du potentiel du condensateur qui est due au fait que le condensateur se charge, l'application d'un courant de quasi-écriture à la ligne de bit, qui est sélectionnée après la lecture des données, est empêchée, ce qui procure un effet consistant en ce que l'on peut empêcher une perturbation des données dans la cellule de mémoire après la détermination des données qui sont lues, et la consommation de courant du circuit amplificateur de lecture peut être réduite davantage. Conformément au quatrième aspect de la présente invention, le niveau de tension qui est fixé au niveau H ou au niveau B est appliqué à l'inverseur CMOS de l'étage de sortie qui est connecté à l'élément de com- mutation, ce qui procure un effet consistant en ce que l'on peut éviter qu'un courant traverse l'inverseur CMOS. Il va de soi que de nombreuses modifications peuvent être ap- portées au dispositif décrit et représenté, sans sortir du cadre de l'inven- tion.L REVENDICATIONS 1. Circuit amplificateur de lecture destiné à lire des données dans une cellule de mémoire sélectionnée (31) qui est connectée à une li- gne de bit sélectionnée (33), caractérisé en ce qu'il comprend: un conden- sateur (12) ayant une première armature connectée à la masse et ayant une capacité supérieure à une capacité parasite (32) de la ligne de bit sélection- née (33); un élément fournissant un courant (6, 9) destiné à fournir, pra- tiquement simultanément, un courant à la ligne de bit sélectionnée (33) et à une seconde armature du condensateur (12), pour élever les potentiels de la ligne de bit sélectionnée (33) et de la seconde armature du condensateur (12); et un amplificateur différentiel (30) pour déterminer des données qui sont lues dans la cellule de mémoire (31), en comparant les potentiels qui sont élevés par l'élément fournissant un courant (6, 9), et pour fixer, après la détermination des données lues, le niveau de tension de la ligne de bit sélectionnée (33) à un niveau auquel un courant de lecture ne circule pas dans la ligne de bit sélectionnée (33). 2. Circuit amplificateur de lecture selon la revendication 1, ca- ractérisé en ce que l'élément fournissant un courant (6, 9) fournit le cou- rant à la ligne de bit sélectionnée (33) et au condensateur (12) sous l'ef- fet d'un signal d'attaque pour l'attaque du circuit amplificateur de lecture. 3. Circuit amplificateur de lecture selon la revendication 1, ca- ractérisé en ce que l'amplificateur différentiel (30) commande l'élément fournissant un courant (6, 9) d'une manière telle que, lorsque l'augmenta- tion du potentiel de la ligne de bit sélectionnée (33) sous l'effet de la charge du condensateur parasite (32) est plus rapide que l'augmentation du potentiel de la seconde armature du condensateur (12) sous l'effet de la charge de ce condensateur, l'application d'un courant de pseudo-écriture à la ligne de bit sélectionnée (33) est interrompue après que les données ont été lues, et lorsque l'augmentation du potentiel de la seconde armature du condensateur (12) sous l'effet de la charge de ce condensateur est plus rapide que l'augmentation du potentiel de la ligne de bit sélectionnée (33) sous l'effet de la charge du condensateur parasite (32), l'application d'un courant au condensateur (12) est interrompue. 4. Circuit amplificateur de lecture selon la revendication 1, ca- ractérisé en ce qu'il comprend en outre un élément de commutation (23) qui est débloqué en présence des doannées ayant le niveau fixé, émises par l'amplificateur différentiel (30), et d'un signal d'instruction de lecture, pour commander de lire des données provenant du circuit amplificateur de lecture, afin d'émettre les données ayant le niveau fixé, à titre de don- nées lues damns la cellule de mémoire (31).