Brevet FR2724272A1 — publié le 19960308

COMPARATEUR DE TYPE HACHEUR POUR UN CONVERTISSEUR ANALOGIOUE-NUMERIOUE Contexte de l'invention La présente invention concerne un comparateur, et plus particulièrement, un comparateur de type hacheur destiné à être utilisé dans un convertisseur analogique-numérique ou similaire. Un comparateur de type hacheur pour l'application ci-dessus est décrit, par exemple, dans la publication du brevet japonais N 63- 80617. Un comparateur de type hacheur a une construction simple et consomme un minimum d'énergie car le courant ne le parcourt pas en permanence. Cependant, le problème affectant ce type de comparateur est qu'il est susceptible au bruit du fait de sa configuration à extrémité unique. Par contre, un comparateur hacheur à temps différentiel utilisant un amplificateur différentiel est proposé dans le IEEE Journal of Solid-State Circuits", Vol. SC-20, N'3, Juin 1985, pp. 775- 779. Avec le comparateur de type hacheur différentiel, il est possible d'annuler le bruit provenant d'une même phase. Cependant, le courant parcourant constamment l'amplificateur différentiel total, le comparateur consomme une puissance élevée. De plus, si la tension de l'alimentation est abaissée afin de réduire la consommation de puissance, le gain de l'amplificateur différentiel, et par conséquent la résolution, sont détériorés. Un comparateur similaire est décrit dans "1979 IEEE International Solid-State Circuits Conference", 15 Février 1979, pp. 126-127. Résumé de l'invention C'est donc un objet de la présente invention de fournir un comparateur de type hacheur de résolution élevée, même lorsqu'une tension d'alimentation est réduite. Un comparateur de la présente invention dispose d'une première borne d'entrée à laquelle est appliqué un potentiel de signal positif, et une seconde borne d'entrée à laquelle un potentiel de référence positif est appliqué. Un premier commutateur de sélection sélectionne l'une des première ou seconde bornes d'entrée à un instant donné. Un premier condensateur est connecté à une extrémité à une borne fixe du premier commutateur de sélection. Un premier amplificateur à inversion une borne de contrôle et est connecté à l'une de ses bornes d'entrée et à l'autre extrémité du premier condensateur. Un premier commutateur est connecté à l'entrée et à la sortie du premier amplificateur inverseur. Un deuxième condensateur est connecté à l'une de ses extrémités et à la sortie du premier amplificateur inverseur. Un deuxième condensateur est connecté à l'une de ses extrémités et à la sortie du premier amplificateur inverseur. Une troisième borne d'entrée reçoit une tension de signal négative, alors qu'une quatrième borne d'entrée reçoit un potentiel de référence négatif. Un second commutateur de sélection sélectionne l'une des troisième ou quatrième borne d'entrée à un moment donné. Un troisième condensateur est connecté à l'une de ses extrémités et à l'une des bornes fixes du second commutateur de sélection. Un second amplificateur inverseur a une borne de contrôle et est connecté à l'une de ses entrées et à l'autre extrémité du troisième condensateur. Un deuxième commutateur est connecté à l'entrée et à la sortie du second amplificateur inverseur. Un quatrième condensateur est connecté à l'une de ses extrémités et à la sortie du second amplificateur inverseur. Un circuit de verrouillage est connecté à l'une de ses entrées et à l'autre extrémité du second condensateur et à sa borne d'entrée ainsi qu'à l'autre extrémité du quatrième condensateur. Un troisième commutateur est connecté entre une borne de polarisation et la borne de contrôle du second amplificateur inverseur. Un quatrième commutateur est connecté entre la borne de polarisation et la borne de contrôle du premier amplificateur inverseur. Une première sortie est connectée par l'intermédiaire de sa borne à l'une des bornes de sortie du circuit de verrouillage. Une seconde borne de sortie est connectée à l'autre borne de sortie du circuit de verrouillage. Brève description des dessins Les objets décrits ci-dessus ainsi que d'autres objets, caractéristiques et avantages de la présente invention apparaîtront plus clairement à partir de la description détaillée suivante en conjonction avec les dessins, sur lesquels: La Figure 1 est un schéma de principe illustrant schématiquement un premier mode de réalisation du comparateur conformément à la présente invention; La Figure 2A montre une configuration spécifique d'un amplificateur inverseur ayant une borne de contrôle et compris dans le premier mode de réalisation; La Figure 2B montre l'amplificateur de la Figure 2A en détail; La Figure 3 est un graphique indiquant la relation entre la tension d'entrée et la tension de sortie de l'amplificateur inverseur représentés sur les Figures 2A et 2B; La Figure 4A montre une configuration spécifique d'un circuit de verrouillage également inclus dans le premier mode de réalisation; La Figure 4B montre le circuit de verrouillage de la Figure 4A en détail; Les Figures 5, 6 et 7 sont des schémas de principe illustrant respectivement un deuxième, un troisième et un quatrième mode de réalisation de la présente invention; La Figure 8 montre un comparateur de type hacheur conventionnel; La Figure 9 montre les formes d'onde des signaux d'horloge applicables à un commutateur compris dans le comparateur conventionnel; La Figure 10 montre un amplificateur différentiel de type hacheur conventionnel; La Figure 11A montre un amplificateur différentiel complet conventionnel; et La Figure 11B montre l'amplificateur différentiel complet. Description des modes de réalisation préférés Pour mieux comprendre la présente invention, une brève référence sera faite à un comparateur de type hacheur conventionnel enseigné dans la publication du brevet japonais N 63-80617. Comme le montre la Figure 8, le comparateur conventionnel a une première borne d'entrée 101 et une seconde borne d'entrée 102. Un potentiel de signal Vin et un potentiel de référence Vref sont appliqués aux bornes d'entrée 101 et 102, respectivement. Un commutateur 102 échantillonne les deux potentiels Vin et Vref alternativement. Un premier étage d'amplification à courant alternatif 104a, un second étage d'amplification à courant alternatif 105a, un troisième étage d'amplification à courant alternatif 106a et un circuit de verrouillage 107a sont connectés en série au commutateur 103. Le premier étage d'amplification 104a a un premier condensateur 104a, un premier inverseur 104d et un premier commutateur 104b pour la connexion sélective de l'entrée et de la sortie de l'inverseur 104d. De même, le deuxième étage d'amplification 105a a un second condensateur 105c, un second inverseur 105d et un second commutateur 105b pour la connexion sélective de l'entrée et de la sortie de l'inverseur 105b. De plus, le troisième étage d'amplification 106a a un troisième condensateur 106c, un troisième inverseur 106d et un troisième commutateur 106d pour la connexion sélective de l'entrée et de la sortie de l'inverseur 106d. Le circuit de verrouillage 107a a un quatrième commutateur 107b et un quatrième inverseur et un cinquième inverseur 107d qui sont connectés dans une configuration en anneau. La référence numérique 108 désigne une borne de sortie. Le commutateur 103 est alternativement connecté aux bornes d'entrée 101 et 102 par, par exemple, les signaux d'horloge 4s et Ès montrés sur la Figure 9. Les signaux d'horloge s et s sont de phase opposée l'un par rapport à l'autre. Les commutateurs 104b, 105b et 106b sont également contrôlés par le signal d'horloge i s, alors que le commutateur 107b est contrôlé par le signal d'horloge 4s. Lorsque le signal d'horloge 4s s'élève, le commutateur 103 est connecté à la borne d'entrée 102, et les commutateurs 104b, 105b et 106b sont activés. Par conséquent, le potentiel de référence Vref est appliqué au circuit et dissipe les charges présentes dans les condensateurs 105c et 106c. Lorsque le signal d'horloge 4s s'élève, le commutateur 103 est connecté à la borne d'entrée 101, et les commutateurs 104b, 105b et 106b sont désactivés. Par conséquent, le potentiel de signal Vin est appliqué au circuit. Lorsque la procédure ci-dessus est répétée selon la période représentée sur la Figure 9, un potentiel fluctuant, correspondant à Vin sur une demi-période et Vref sur l'autre demi-période, est appliqué à la borne d'entrée du condensateur 104c. Par conséquent, le condensateur 104c coupe les composants à courant continu.La différence de tension en résultant [Vin - Vref] est appliquée à la borne d'entrée de l'inverseur 104d. La tension [Vin - Vref] est inversée et amplifiée par l'inverseur 104d et va ensuite alimenter le second étage d'amplification à courant alternatif 105a. De cette manière, la différence entre le potentiel de signal Vin et le potentiel de référence Vref est amplifiée de manière séquentielle par les étages d'amplification consécutifs 104, 105a et 106a jusqu'à un niveau logique. Dans le circuit de verrouillage 107a, lorsque le signal d'horloge ds s'élève, le commutateur 107b est activé. Dans cet état, le signal amplifié de manière séquentielle par les étages d'amplification 104a, 105a et 106a est inversé par l'inverseur 107c, et ensuite appliqué à la borne de sortie 108. Lorsque le signal d'horloge ds chute, le commutateur 107b est désactivé. Par conséquent, la sortie du circuit de verrouillage 107a reste à sa valeur présente, quelle que soit la sortie des étages d'amplification due aux inverseurs 107c et 107d. Le comparateur de type hacheur décrit ci-dessus a une construction simple et consomme une quantité minimale de courant car le courant n'y circule pas en permanence. Cependant, ce type de comparateur est susceptible au bruit étant donné sa configuration à extrémité unique. De manière spécifique, on suppose que tout bruit supérieur au signal d'entrée est introduit dans le signal ou au parcours du signal à cause de l'injection de charge provenant des commutateurs et au bruit annexe. Par conséquent, les composants du signal sont annulés car le comparateur ne dispose d'aucun moyen lui permettant de séparer un signal d'un bruit, ce qui entraîne un dysfonctionnement du comparateur. Particulièrement, dans un LSI double analogique/numérique, disposant d'un circuit analogique et d'un circuit numérique, il est difficile d'atteindre une résolution élevée car le circuit numérique génère une quantité importante de bruit. L'une des mesures les plus efficaces permettant de réduire la consommation de puissance d'un LSI est de monter la tension de l'alimentation en tour. Cependant, ceci n'est pas praticable avec le comparateur ci- dessus car le fait d'abaisser la tension d'alimentation entraînerait une réduction du range dynamique du signal et par conséquent le rapport S/N (Signal-to-Noise, Signal Bruit) basé sur le niveau de bruit constant. La Figure 10 montre un autre comparateur de type hacheur conventionnel proposé dans le "IEEE Journal of Solid-State Circuits", Vol. SC-20, N'3, Juin 1985, pp. 775-779, également mentionné plus haut. Comme la Figure 10 le montre, le comparateur, ou le comparateur de type hacheur différentiel, a une première borne d'entrée la sur laquelle est appliqué un potentiel de signal Vinp et une seconde borne d'entrée 2a sur laquelle est appliqué un potentiel de référence positif Vref. Un premier commutateur 3a est connecté sélectivement à l'une des bornes d'entrée la et 2a. De plus, le comparateur a une troisième borne d'entrée lb sur laquelle est appliqué un potentiel de signal négatif Vinm et une quatrième borne d'entrée 2b sur laquelle est appliqué un potentiel de référence négatif Vrefm. Un commutateur 3b est connecté sélectivement à l'une des bornes d'entrée lb et 2b. Un premier condensateur 4a et un deuxième condensateur 4b sont connectés respectivement à l'une de leurs extrémités et aux bornes fixes des commutateurs 3a et 3b. Un amplificateur de différentiel total 510 est connecté aux autres extrémités des condensateurs 4a et 4b. Un troisième condensateur 7a et un quatrième condensateur 7b sont chacun connecté à la borne de sortie de l'amplificateur différentiel total 510. Un circuit de verrouillage 8 est connecté aux bornes de sortie des condensateurs 7a et 7b. La Figure 10 montre également les commutateurs 6a, 6b, 12a et 12b, une borne de polarisation 11, les bornes de sortie 9a et 9b et une borne de signal d'horloge 13. Les Figures 11A et lB détaillent l'amplificateur différentiel total 510. Avec le comparateur différentiel ci-dessus, il est possible d'annuler le bruit de même phase. Cependant, étant donné que le courant passe continuellement dans l'amplificateur différentiel total 510, le comparateur consomme une grande énergie. De plus, si l'alimentation est réduite afin de réduire la consommation de courant, le gain de l'amplificateur 510, et par conséquent la résolution, seraient détériorés. Les modes de réalisation préférés du comparateur selon la présente invention seront décrits en n'étant pas affectés par les problèmes discutés ci-dessus. La Figure 1 représente un premier mode de réalisation de la présente invention. Sur la Figure 1, les pièces constitutives identiques ou similaires à celles incluses sur la Figure 10 sont désignées à l'aide de références numériques identiques. Comme montré, le comparateur une première borne d'entrée la assignée à un potentiel de signal positif Vinp, une deuxième borne d'entrée 2a assignée à un potentiel de référence positif Vrefp, une troisième borne d'entrée lb assignée à un potentiel de signal négatif Vinm et une quatrième borne d'entrée 2b assignée à un potentiel de référence négatif Vrefm. Un commutateur 3a est connecté sélectivement à l'une des première ou deuxième bornes d'entrée la et 2a, alors que le commutateur 3b est connecté sélectivement à l'une des deuxième et troisième bornes d'entrée lb et 2b. Un premier condensateur 4a et un second condensateur 4b sont connectés respectivement à l'une de leurs extrémités aux bornes fixes des commutateurs 3a et 3b. Un premier amplificateur inverseur 5a et un second amplificateur inverseur 5b, chacun ayant une borne de contrôle, sont connectés respectivement aux autres extrémités des condensateurs 4a et 4b. L'entrée et la sortie de l'amplificateur inverseur 5a sont interconnectées par l'intermédiaire d'un premier commutateur 6a. De même, l'entrée et la sortie de l'amplificateur inverseur 5b sont connectées par un second commutateur 6b. Un troisième condensateur 7a et un quatrième condensateur 7b sont connectés respectivement aux sorties des amplificateurs inverseurs 5a et 5b. Les condensateurs 7a et 7b sont connectés respectivement à un premier noeud 10a et à un second noeud 10b. Les noeuds 10a et 10b sont connectés aux entrées d'un circuit de verrouillage 8. Parallèlement, les noeuds a et 10b sont connectés respectivement aux bornes de contrôle des amplificateurs inverseurs 5b et 5a. Une borne de polarisation 11 est connectée aux noeuds lOa et 10b par un troisième commutateur 12a et un quatrième commutateur 12b respectivement. Lorsque le signal d'horloge 4s s'élève, les commutateurs 3a et 3b sont connectés respectivement aux bornes d'entrée la et lb. Lorsque le signal d'horloge s chute, les commutateurs 3a et 3b sont connectés respectivement aux bornes d'entrée 2a et 2b. Les commutateurs 6a, 6b, 12a et 12b sont contrôlés ON/OFF par un signal d'horloge s de phase opposée au signal s. En fonctionnement, lorsque les commutateurs 3a et 3b sont connectés respectivement aux bornes de sortie 2a et 2b du fait du niveau bas du signal d'horloge Us, le potentiel de référence positif Vrefp et le potentiel de référence négatif Vrefm sont appliqués respectivement aux condensateurs 4a et 4b. A ce moment, les commutateurs 6a, 6b, 12a et 12b sont activés. Par conséquent, les noeuds 10a et 10b sont polarisés à un potentiel Vb sur la borne de polarisation 11, et tour à tour, polarisent les entrées et les sorties des amplificateurs à inversion 5a et 5b au même potentiel. Lorsque le signal d'horloge 4s s'élève, les commutateurs 6a, 6b, 12a et 12b sont désactivés. Dans cet état, le potentiel de signal positif Vinp et le potentiel de signal négatif Vinm sont appliqués au circuit. Supposons que la procédure décrite ci-dessus soit répétée à la période montrée sur la Figure 9. Dans ce cas, lorsque Vrefp est supérieur à Vinp, une différence de tension (Vrefp - Vinp) est appliquée à l'entrée de l'amplificateur inverseur 5a. Lorsque Vrefm est supérieur à Vinm, une différence de tension (Vrefm - Vinm) est appliquée à l'entrée de l'amplificateur inverseur 5b. Les deux amplificateurs inverseurs 5a et b inversent et amplifient chacun la différence de tension d'entrée et alimentent, à l'aide de la tension obtenue, la jonction 10 ou 10b par l'intermédiaire du condensateur 7a ou du condensateur 7b. Le circuit de verrouillage 8 compare les potentiels aux noeuds 10a et b et produit des sorties logiques Q et Q respectivement aux bornes de sortie 9a et 9b. La sortie logique Q du comparateur est exprimée par: H--- (Vrefp - Vinp) > (Vref - Vinm) ) 1:iE.(I1) Q L.-(Vrefp v-np) (Vinp - Vinm) Q= Eq. (2) L -. (Vrefp - Vrefm) les potentiels de référence sont comparés. Supposons que les signaux aux noeuds l0a et 10b varient de manière différentielle, par exemple le potentiel au noeud lOa s'élève alors que le potentiel au noeud lOb chute. Dans ce cas, le signal au noeud lOa est appliqué en retour sur la borne de contrôle de l'amplificateur inverseur 5b et provoque la chute du potentiel de sortie de l'amplificateur 5b. De même, le signal au noeud lOb est appliqué en retour à la borne de contrôle de l'amplificateur inverseur 5a et provoque l'élévation du potentiel de sortie de l'amplificateur a. Supposons que les signaux aux noeuds lOa et l0b varient dans une phase identique; c'est-à-dire que les deux potentiels aux noeuds lOa et 0lob s'élèvent. Dans ce cas, le signal au noeud 10a, et appliqué en retour à la borne de contrôle de l'amplificateur inverseur 5b, provoque une chute du potentiel de sortie de l'amplificateur 5b. De même, le signal au noeud 10b provoque la chute du potentiel de sortie de l'amplificateur inverseur Sa. De cette manière, le retour des sorties de phases opposées permet aux amplificateurs inverseurs 5a et 5b de fonctionner de telle manière que les noeuds 10a et 10b varient dans une même phase. Ceci réussit à supprimer le bruit de la même phase et permet de comparer uniquement les composants du signal différentiel. Un autre avantage pouvant être réalisé par ce mode de réalisation est que les commutateurs 12a et 12b et les condensateurs 7a et 7b permettent le paramétrage libre du niveau de polarisation Vb des bornes de contrôle des amplificateurs inverseurs 5a et 5b et des bornes d'entrée du circuit de verrouillage 8 d'un point situé en-dehors du circuit. Les Figures 2A et 2B montrent une configuration spécifique des amplificateurs inverseurs 5a et 5b. La Figure 3 est un graphique illustrant une relation entre la tension d'entrée et la tension de sortie du circuit montrées sur les Figures 2A et 2B. Comme le montrent les Figures 2A et 2B, un premier MOSFET de type p 22a, un second MOSFET de type p 23a, un second MOSFET de type n 23b et un premier MOSFET de type n 22b ont leurs sources et leurs drains connectés en série dans l'ordre p, p, n et n. La porte du MOSFET de type p 22a et la porte du MOSFET de type n 22b sont connectées l'une à l'autre pour former une borne de contrôle 24. La porte du MOSFET de type p 23a et la porte du MOSFET de type n 23b sont connectées pour former une borne d'entrée 21. Le drain du MOSFET de type p 23a et le drain du MOSFET de type n 23b sont connectés pour former une borne de sortie 25. Dans le circuit montré sur les Figures 2A et 2B, les MOSFET 22a et 22b jouent le rôle de résistances variables; c'est-à-dire qu'ils modifient les potentiels des sources 26a et 26b des MOSFET 23a et 23b respectivement, sur la base d'un potentiel Vcir apparaissant à la borne de contrôle 24. Les MOSFET 23a et 23b servent d'inverseurs dont les tensions de seuil varient comme montré sur la Figure 3. Spécifiquement, lorsque le potentiel Vcir à la borne de contrôle 24 s'élève, la résistance de canal du MOSFET 22a augmente, alors que la résistance de canal du MOSFET 22b diminue. Par conséquent, les potentiels aux sources 26a et 26b respectivement des MOSFET 23a et 23b, chutent tous les deux, afin qu'un niveau bas apparaisse souvent à la borne de sortie 25. Inversement, lorsque le potentiel Vcir chute, les potentiels aux bornes source 26a et 26b des MOSFET 23a et 23b augmente. Ceci permet de faire apparaître souvent un niveau élevé à la borne de sortie 25. Les Figures 4A et 4B montrent une configuration du circuit de verrouillage 8, Figure 1. Comme montré, le circuit de verrouillage est constitué d'un circuit de verrouillage disposant d'un premier MOSFET de type n 42a, d'un second MOSFET de type n 42b, d'un troisième MOSFET de type n 43a et d'un quatrième MOSFET de type n 43b, d'un circuit de verrouillage disposant d'un premier MOSFET de type p 45a, d'un second MOSFET de type p 45b, d'un troisième MOSFET de type p 46a et d'un quatrième MOSFET de type p 46b, et d'un circuit de verrouillage SR disposant d'un premier transistor de commutation 44a, d'un second transistor de commutation 44b, d'une première porte NON-ET 47a et d'une seconde porte NON-ET 47b. Dans le circuit montré sur les Figures 4A et 4B, supposons qu'un potentiel Vl à une première borne d'entrée 41a est plus élevé qu'un potentiel V2 à une seconde borne d'entrée 41b. Dans ce cas, les MOSFET de type n 42a et 42b provoquent l'affaiblissement d'un potentiel à un premier noeud 41c par rapport au potentiel à un second noeud 41d. A cet instant, les transistors 43a et 43b servent à augmenter la différence de potentiel. D'autre part, lorsqu'une borne de signal d'horloge 48 est à un niveau bas, les transistors de commutation 44a et 44b sont désactivés. Donc, les potentiels sur un troisième et un quatrième noeud 49c et 49d respectivement sont maintenus à un niveau élevé par les MOSFET de type p 45a et 45b. Par conséquent, une première et une seconde borne de sortie 49a et 49b respectivement, conservent leurs sorties précédentes. Lorsque le potentiel sur la borne de signal d'horloge 48 est au niveau haut, les transistors de commutation 44a et 44b sont activés et font que les potentiels au troisième noeud 49c et au quatrième noeud 49d deviennent égaux aux potentiels au premier noeud 41c et au second noeud 41d respectivement. Les MOSFET de type p 46a et 46b, tout comme les MOSFET de type n 43a et 43b, servent à augmenter la différence de potentiel entre les noeuds 49c et 49d. Lorsque le potentiel V1 à la borne d'entrée 41a est supérieur au potentiel V2 à la borne d'entrée 41b, le potentiel au noeud 49c chute, alors que le potentiel au noeud 49d augmente. Par conséquent, les portes NON-ET 47a et 47b provoquent l'augmentation et la chute des potentiels sur les bornes de sorties 49a et 49b, respectivement. Selon la Figure 5, un second mode de réalisation de la présente invention va être décrit. Comme montré, ce mode de réalisation diffère du premier mode de réalisation par le fait qu'un premier amplificateur inverseur 50, un second amplificateur inverseur 51 et un troisième amplificateur inverseur 52 sont connectés en série entre les commutateurs 3a et 3b et le circuit de verrouillage 8. Dans l'amplificateur inverseur différentiel 50, les entrées des amplificateurs inverseurs 5a et 5b, chacune d'entre elles disposant d'une borne de contrôle, sont connectées aux condensateurs 4a et 4b, respectivement. L'entrée et la sortie de l'amplificateur inverseur 5a sont connectées ensemble par l'intermédiaire du commutateur 6a, alors que l'entrée et la sortie de l'amplificateur inverseur 5b sont connectées par l'intermédiaire du commutateur 6b. Les condensateurs 7a et 7b sont connectés aux sorties des amplificateurs inverseurs 5a et 5b respectivement. Les autres extrémités des condensateurs 7a et 7b sont connectées aux bornes de contrôle des amplificateurs inverseurs 5b et 5a. L'amplificateur inverseur différentiel 51 dispose d'un premier amplificateur inverseur 5la et d'un second amplificateur inverseur 51b, chacun d'entre eux disposant d'une borne de contrôle. L'entrée et la sortie de l'amplificateur inverseur 51 sont connectées ensemble par l'intermédiaire d'un premier commutateur 61a. De même, l'entrée et la sortie de l'amplificateur inverseur 51b sont connectées par l'intermédiaire d'un second commutateur 61b. Des troisième et quatrième condensateurs, 71a et 7lb respectivement, sont connectés aux sorties des amplificateurs inverseurs 51a et 5lb, respectivement. Les autres extrémités des condensateurs 71a et 7lb sont connectées aux bornes de contrôle des amplificateurs inverseurs 51b et 51a, respectivement. La connexion en série des amplificateurs inverseurs différentiels 50, 51 et 52 augmente le taux d'amplification de l'étage d'amplification, et par conséquent, réalise un comparateur disposant d'une résolution élevée. I1 est à noter que les trois amplificateurs inverseurs différentiels sont uniquement à but d'illustration et peuvent être remplacés par tout amplificateur inverseur différentiel. La Figure 6 montre un troisième mode de réalisation de la présente invention disposant d'un premier étage d'amplificateur inverseur 61 et d'un deuxième étage d'amplificateur inverseur 62. Le premier étage d'amplificateur inverseur 61 dispose d'un premier amplificateur inverseur 53a et d'un second amplificateur inverseur 53b à la place des amplificateurs inverseurs 51a et 51b, respectivement, du second mode de réalisation. Le deuxième étage d'amplificateur inverseur 62 dispose d'un premier amplificateur inverseur 54a et d'un second amplificateur inverseur 54b à la place des amplificateurs inverseurs 52a et 52b, respectivement, du second mode de réalisation. L'amplificateur inverseur différentiel 50 annule le bruit de la même phase alors que les étages d'amplificateur inverseur 61 et 62 augmentent la résolution du comparateur. Il est à noter que trois étages ou plus d'amplification à inversion peuvent être connectés si souhaité. Un quatrième mode de réalisation de la présente invention est montré sur la Figure 7 et installée en tant que comparateur de type hacheur différentiel. Comme montré, le comparateur dispose d'un étage d'amplificateur différentiel total 70 à la place du premier amplificateur différentiel 50 du second mode de réalisation. L'étage d'amplificateur différentiel total dispose d'un amplificateur différentiel total 55 disposant d'une entrée connectée à l'une des extrémités du condensateur 4a, disposant d'une entrée et d'une sortie connectées par l'intermédiaire du commutateur 6a, disposant de la sortie ci-dessus connectée au condensateur 7a, et de l'autre entrée connectée au condensateur 4b, disposant de cette entrée et de la sortie associée connectées par l'intermédiaire du commutateur 6b, et disposant de la sortie associée connectée au condensateur 7b. L'amplificateur différentiel total 70 annule le bruit de la même phase etpar conséquent, réduit la charge sur les amplificateurs inverseurs différentiels 51 et 52. Par conséquent, le comparateur peut fonctionner à haute vitesse et avec une grande précision. Il est à noter que trois amplificateurs inverseurs différentiels ou plus peuvent être connectés si souhaité. Pour résumer, il sera vu que la présente invention fournit un comparateur de type hacheur qui intègre une caractéristique différentielle avec des amplificateurs inverseurs, chacun de ces derniers disposant d'une borne de contrôle. Par conséquent, le comparateur réussit à supprimer le bruit de la même phase tout en évitant le passage constant du courant dans le comparateur. La suppression du bruit de la même phase, couplé aux signaux différentiels, double la plage du signal dans la même plage de tension, par rapport à une configuration à extrémité unique. Donc, une résolution élevée est obtenue lorsque la tension d'alimentation est faible. Diverses modifications deviendront possibles pour les spécialistes dans l'art après avoir reçu les enseignements de la présente description sans s'écarter de son domaine d'application. REVENDICATIONS 1. Comparateur comprenant: une première borne d'entrée (la) à laquelle est appliqué un potentiel de signal positif; une deuxième borne d'entrée (2a) à laquelle est appliqué un potentiel de référence positif; un premier commutateur de sélection (103)permettant de sélectionner l'une desdites première (la) ou deuxième (2a) entrées à un moment donné; un premier condensateur (4a) connecté à l'une des extrémités à une borne fixe dudit premier commutateur de sélection (3a); un premier amplificateur inverseur disposant d'une borne de contrôle et connecté à l'une de ses entrées à l'autre extrémité dudit condensateur (4a); un premier commutateur (3a) connecté à une entrée et à une sortie dudit premier amplificateur inverseur; un deuxième condensateur (4b) connecté à l'une de ses extrémités à ladite sortie dudit premier amplificateur inverseur (5a); une troisième borne d'entrée (lb) à laquelle est appliquée une tension de signal négative; une quatrième borne d'entrée (2b) à laquelle est appliqué un potentiel de référence négatif; un second commutateur de sélection (3b) pour la sélection de l'une desdites troisième et quatrième bornes à un moment donné; un troisième condensateur (7a) connecté à l'une de ses extrémités à une borne fixe dudit second commutateur de sélection (3b); un second amplificateur inverseur disposant d'une borne de contrôle et connecté à l'une de ses entrées à l'autre extrémité dudit troisième condensateur (7a); un second commutateur (3a) connecté à ladite entrée et à l'une des sorties dudit second amplificateur inverseur (5b); un quatrième condensateur (7b) connecté à l'une de ses extrémités à ladite sortie dudit second amplificateur inverseur (5b); un circuit de verrouillage (8) connecté à l'une de ses entrées à l'autre extrémité dudit second condensateur (4b) et à sa borne d'entrée à l'autre extrémité dudit quatrième condensateur (7b); un troisième commutateur connecté entre une borne de polarisation (11) et ladite borne de contrôle dudit second amplificateur inverseur (5b); un quatrième commutateur connecté entre ladite borne de polarisation (11) et ladite borne de contrôle dudit premier amplificateur inverseur (5a); une première borne de sortie connectée à l'une des bornes de sortie dudit circuit de verrouillage (8); et une seconde borne de sortie connectée à l'autre borne de sortie dudit circuit de verrouillage (8); 2. Comparateur selon la revendication 1, dans lequel lesdits premier et second amplificateurs inverseurs (5a, 5b) comprennent chacun: un premier MOSFET de type p (22a) connecté à l'une de ses sources à une alimentation à courant continu positive; un second MOSFET de type p (23a) connecté à l'une de ses sources à l'un des drains dudit premier MOSFET de type p (23a); un deuxième MOSFET de type n (23b) connecté à l'un de ses drains à un drain dudit second MOSFET de type p (23a); un premier MOSFET de type n (22b) connecté à l'un de ses drains à une source dudit second MOSFET de type n (23b), et connecté à l'une de ses sources à la terre; une borne d'entrée connectée à une porte dudit second MOSFET de type p (23a) et à une porte dudit second MOSFET de type n (23b); une borne de contrôle connectée à une porte dudit premier MOSFET de type p (23a) et à une porte dudit premier MOSFET de type n (22b); et une borne de sortie connectée audit drain dudit second MOSFET de type p (23a). 3. Comparateur selon la revendication 1, dans lequel ledit circuit de verrouillage (8) comprend: un premier (22a) et un second (23a) MOSFET de type p connectés à une alimentation à courant continu positive à une de leurs sources; un premier transistor de commutation (44a) de type n connecté à l'un de ses drains aux drains desdits premier (22a) et second (23a) MOSFET de type p; un premier (22b) et un second (23b) MOSFET de type n connectés audit transistor de commutation (44a) de type n chacun à l'un de leurs drains et chacun connectés à la terre à l'une de leurs sources; un troisième (46a) et un quatrième (46b) MOSFET de type p connectés à ladite alimentation à courant continu positive chacun à l'une de leurs sources; un second transistor de commutation (44b) N connecté à l'un de ses drains auxdits troisième (46a) et quatrième (46b) MOSFET de type p; un troisième (43a) et un quatrième (43b) MOSFET de type n connectés à une source dudit second transistor de commutation (44b) de type n chacun à l'un de leurs drains et connectés chacun à la masse à l'une de leurs sources; une première porte NON-ET (47a) connectée à l'une de leurs entrées audit drain dudit premier transistor de commutation (44a) de type n; une seconde porte NON- ET (47b) connectée à l'une de ses entrées audit drain dudit second transistor de commutation (44b) de type n; une borne de signal d'horloge (48) connectée à une porte dudit premier MOSFET (22a) de type p et à une porte dudit premier transistor de commutation (44a) de type n; une première borne d'entrée connectée à ladite porte dudit premier MOSFET; une seconde borne d'entrée connectée à une porte dudit troisième MOSFET (43a) de type n; une première borne de sortie connectée à une borne de sortie de ladite première porte NON-ET (47a); une seconde borne de sortie connectée à une borne de sortie de ladite seconde porte NON-ET (47b), dans lequel ledit drain dudit troisième MOSFET (46a) de type p est connecté à une porte dudit second MOSFET (46b) de type p, dans lequel ledit drain dudit premier MOSFET (22a) de type p est connecté à une porte dudit quatrième MOSFET (46b) de type p, dans lequel la porte dudit second transistor de commutation (44b) de type n est connectée à ladite porte dudit premier transistor de commutation (44a) de type n, dans lequel ladite source dudit second transistor de commutation (44b) est connectée à une porte dudit second MOSFET (23b) de type n, dans lequel ladite source dudit second transistor de commutation (44b) de type n est connectée à ladite porte dudit quatrième MOSFET (43b) de type n; dans lequel ladite borne de sortie de ladite porte NON-ET est connectée à l'autre borne d'entrée de ladite première porte NANON -ET (47a), et dans lequel ladite borne de sortie de ladite première porte NON-ET est connectée à l'autre borne d'entrée de ladite seconde porte NON-ET (47b). 4. Comparateur selon la revendication 1, dans lequel lesdits premier à quatrième condensateurs, lesdits premier et second amplificateurs inverseurs, et lesdits premier et second commutateurs constituent un amplificateur inverseur différentiel. 5. Comparateur selon la revendication 1, dans lequel une pluralité de dits amplificateurs inverseurs différentiels sont connectés en série entre lesdits premier et second commutateurs de sélection (44a, 44b) et ledit circuit de verrouillage (8). 6. Un comparateur selon la revendication 5, comprenant de plus un étage d'amplificateur différentiel total connecté entre lesdits premier et second commutateurs de sélection (44a, 44b) et lesdits amplificateurs inverseurs différentiels, ledit étage d'amplificateur différentiel total comprenant: un amplificateur différentiel total connecté à l'une de ses entrées à l'une desdites extrémités dudit premier condensateur et connecté à son autre entrée à l'une desdites extrémités dudit second condensateur; un cinquième commutateur connecté à l'une des entrées et l'une des sorties dudit amplificateur différentiel total; et un sixième commutateur connecté à l'une des entrées et à l'autre sortie dudit amplificateur différentiel total. 7. Comparateur selon la revendication 4, comprenant de plus: une pluralité d'étages d'amplificateur inverseur connectés en série entre ledit amplificateur inverseur différentiel et ledit circuit de verrouillage 8; ladite pluralité d'étages d'amplificateur inverseur comprenant chacun: un troisième amplificateur inverseur connecté à l'une de ses entrées à ladite autre extrémité dudit troisième condensateur; un cinquième commutateur connecté à l'une des entrées et à l'une des sorties dudit premier amplificateur inverseur; un quatrième amplificateur inverseur connecté à l'une de ses entrées à l'autre extrémité dudit quatrième condensateur; et un sixième commutateur connecté à l'une des entrées et à l'une des sorties dudit quatrième amplificateur inverseur.