Brevet FR2731570A1 — publié le 19960913

CIRCUIT LOGIQUE À ÉTAGE DIFFÉRENTIEL La présente invention concerne les circuits logiques du type comprenant des étages amplificateurs fonctionnant en régime linéaire, en particulier des étages amplificateurs différentiels, tels que les circuits logiques à németteurs couplés (ECL), à sources couplées (SCL) ou plus généralement en mode couplé (CML). Les circuits ECL sont parmi les circuits logiques les plus rapides. Pour atteindre une vitesse de fonctionnement élevée, ces circuits sont conçus de façon telle que leurs tran- sistors bipolaires n'entrent jamais en régime de saturation. Pour éviter la saturation des transistors, ils sont montés en étages différentiels, c'est pourquoi on utilise la terminologie "émetteurs couplés". Ainsi les signaux traités par les circuits ECL sont le plus souvent différentiels et chaque15 composante différentielle est appliquée à une entrée respective d'un étage différentiel. La figure 1 représente un étage différentiel à tran- sistors bipolaires (Ta, Tb) pouvant servir d'inverseur ECL. Les collecteurs des transistors Ta et Tb sont reliés à un potentiel haut Vcc par des résistances de charge R respectives et une source de courant de polarisation I relie à la masse GND les émetteurs des transistors Ta et Tb. L'entrée différentielle A-A* de l'amplificateur est constituée des deux bases des transistors Ta et Tb et la sortie différentielle V est prise entre les collecteurs de ces transistors. Les signaux ECL ont une faible excursion, c'est-à-dire que la différence de potentiel entre l'état haut et l'état bas d'une composante d'un signal ECL est faible. Cette faible excur- sion, de l'ordre de 0,5 V, contribue à augmenter la rapidité du circuit logique en diminuant l'énergie de charge et de décharge de capacités parasites. La rapidité des circuits logique est essentiellement limitée par les capacités parasites des transistors bipolaires. Le circuit de collecteur présente une constante de temps inver- sement proportionnelle au courant de collecteur. Pour augmenter la rapidité, il est donc nécessaire d'utiliser des courants importants. Les résistances de collecteur ont alors une faible valeur pour limiter à la valeur souhaitée l'excursion du signal ECL. Aussi, un inconvénient majeur des circuits ECL est leur importante consommation de puissance due au fait que ces courants importants, délivrés par des sources de courant, sont toujours consommés par l'une ou l'autre branche d'un étage différentiel. Certains circuits ECL sont prévus pour fonctionner à plusieurs fréquences, par exemple dans certains circuits de transmission de données en mode asynchrone (ATM) ils travaillent à des débits de 155 et 622 Mégabits par seconde (norme ITU 1-432). Un circuit prévu pour le plus fort débit présente, pour les raisons susmentionnées, une consommation de puissance élevée qui est injustifiée aux faibles débits. Une solution classique pour limiter la consommation aux faibles débits consiste à adapter les courants délivrés par les sources aux débits de transmission. Pour conserver la même excursion en tension, les résistances de charge sont remplacées par des diodes. Ainsi, une même excursion d'environ 0,7 V est conservée pour divers courants. Cette excursion n'est toutefois pas compatible avec la technologie ECL, et elle est fortement 5 dépendante de la température. En outre, la présence de diodes augmente les capacités parasites. Un objet de la présente invention est de réaliser un circuit logique à étage différentiel dont la consommation de courant est adaptable à la fréquence de fonctionnement, tout en assurant une excursion stable et compatible avec les technolo- gies ECL. Pour atteindre cet objet, 1' invention prévoit, de façon générale, un étage d'amplification à transistor comprenant au moins une résistance de charge et une source de courant de polarisation, dans lequel la résistance et la source de courant de polarisation sont réglables de façon telle que le produit de la valeur de la résistance et de la valeur du courant de la source de polarisation soit constant. Selon un mode de réalisation de la présente invention, la résistance de charge comprend un transistor MDS connecté en résistance commandée en tension. Selon un mode de réalisation de la présente invention, ce transistor MOS est commandé par un autre transistor MOS connecté en diode et polarisé par une source de courant de commande réglable. Selon un mode de réalisation de la présente invention, les sources de courant de polarisation et de commande compren- nent chacune plusieurs sources de courant constant sélection- nables. Selon un mode de réalisation de la présente invention, chaque source de courant constant comprend un transistor MDS de sortie d'un miroir de courant dont le transistor d'entrée reçoit ou non un courant. Selon un mode de réalisation de la présente invention, l'étage comprend deux transistors connectés en étage différen- tiel polarisé par ladite source de courant réglable, chacun de ces deux transistors étant associé à une résistance de charge réglable. Selon un mode de réalisation de la présente invention, plusieurs étages amplificateurs ont des moyens de réglage communs. Ces objets, caractéristiques, avantages ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers, faite à titre non-limitatif à l'aide des figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente un étage amplificateur différentiel classique; la figure 2 représente de façon schématique un étage amplificateur différentiel à consommation réglable selon l 'invention; la figure 3 représente un exemple de réalisation du circuit de la figure 2; et la figure 4 représente un mode de réalisation de multiplexeur à étages amplificateurs différentiels selon l'invention, avec une variante de circuit de commande, et de source de courant de polarisation variable. La figure 2 représente des éléments identiques à ceux de la figure 1, désignés par les mémes références. Selon l'invention, une source de courant de polarisation Iv et les résistances de charge Rv sont réglables et contrôlées par des signaux de commande respectifs Vi et Vr fournis par un circuit de commande 1, lui-même commandé par un signal de sélec- tion S. Pour chaque fréquence de fonctionnement, on détermine un courant de polarisation Iv minimal, permettant au circuit de fonctionner convenablement à cette fréquence. Chacun de ces courants de polarisation est déterminé par une valeur du signal S, qui est éventuellement un signal binaire. En fonction du signal S, le circuit de commande applique des signaux Vi et Vr tels que la valeur de la résistance correspondante Rv soit inversement proportionnelle à la valeur du courant Iv. Ainsi, l'excursion de la tension de sortie AV = Rv-Iv reste constante pour toute valeur de Iv. La figure 3 représente un exemple de réalisation des résistances réglables Rv, de la source de courant réglable Iv et de leur circuit de commande 1 selon 1 'invention. Chacune des résistances de charge Rv est constituée d'un transistor MOS à canal P fonctionnant en zone linéaire, c'est-à-dire en résistance commandée en tension. La source de courant de polarisation Iv comprend plusieurs sources de courant commutables Ivl, Iv2, Iv3.... disposées en paral- lèle. Chacune de ces sources Ivi (i = 1, 2...) est adaptée à l'une des fréquences de fonctionnement souhaitées du circuit et est sélectionnée par un signal de sélection Si associé. Le circuit de commande 1 comprend un transistor MOS Rc à canal P connecté en diode, c'est-à-dire que son drain et sa grille sont interconnectés. La source du transistor Rc est reliée au potentiel haut Vcc et son drain est relié à la masse GND par des sources de courant de commande comnmutables Icl, Ic2, Ic3..., disposées en parallèle, respectivement associées aux sources Ivl, Iv2, Iv3.... et sélectionnées par des mêmes signaux S1,S2,S3,... Le drain du transistor MOS Rc, fournit la tension de commande Vr aux grilles des tran- sistors Rv. Ainsi, à chaque valeur du courant de polarisation Iv, sélectionnée par un signal Si, correspond une valeur de la tension Vr, déterminée par le courant de commande Ic sélectionné par le même signal Si. Le transistor Rc fonc- tionne dans la zone de saturation. La tension Vr qui apparaît entre son drain et sa source est telle que: Ic = Kc.Wc/Lc.(Vr-Vtc)2 (1) o K est le facteur de pente du transistor MOS à canal P, W/L est un facteur de dimension du transistor, et Vt est la tension de pincement du transistor. Les indices c indiquent que ces paramètres sont ceux correspondant à un transistor Rc. Cette tension Vr est appliquée entre la grille et la source des transistors Rv. On suppose, pour les explications ci-après, que le courant Iv traverse un seul des transistors Rv. La tension qui apparaît entre le drain et la source de ce transistor Rv, fonctionnant en zone linéaire, est 1' excursion AV. Elle est telle que: Iv = 2-Kv-Wv/Lv [AV. (Vr-Vt-AV/2)] (2) Les paramètres K, W, L et Vt sont ceux définis en relation avec l'équation (1), les indices v indiquant que les paramètres sont ceux correspondant à un transistor Rv. En utilisant les équations (1) et (2) pour trouver une relation entre l'excursion AV et les courants Ic et Iv, on obtient: Kc- W L I AV 2 + - (3) ic -L ( 2K W 3V c v v Cette relation (3) permet de trouver chaque valeur du courant de commande Ic en fonction de 1 'excursion AV souhaitée et de chaque courant de polarisation Iv choisi. On notera que l'étage de commande (Rc, Icl, Ic2, Ic3,...) peut être commun à plusieurs étages d'amplificateurs d'un circuit logique. La figure 4 représente un exemple de réalisation de circuit logique multiplexeur avec un autre exemple de résis- tances et courants de polarisation réglables selon l'invention. Ce circuit aiguille l'un des signaux d'entrée dif- férentiels A-A* ou B-B*, selon l'état d'un signal de commande différentiel T-T*, vers une sortie différentielle D-D*. Il comprend de façon classique trois étages différentiels sur deux niveaux suivis de deux étages suiveurs pour fournir le signal de sortie D-D*. Les deux étages différentiels du premier niveau sont constitués de transistors bipolaires T1 à T4, chargés par deux transistors MOS à canal P Rv servant de résistances varia- bles. Le drain du premier de ces transistors Rv est connecté à la base d'un transistor bipolaire suiveur T5 et aux collecteurs des transistors bipolaires T1 et T3. Le collecteur du transistor T5 est relié à la tension d'alimentation Vcc et son émetteur constitue la sortie D*. Les bases des transistors T1 et T3 cons- tituent les bornes d'entrée A et B. De façon similaire, le drain du deuxième transistor Rv est relié à la base d'un transistor bipolaire suiveur T6 et aux collecteurs des transistors bipo- laires T2 et T4 dont les bases constituent les bornes d'entrée respectives A* et B*. Le collecteur du transistor T6 est relié au potentiel Vcc et son émetteur constitue la sortie D. Les émetteurs des transistors T1 et T2 sont reliés au collecteur d'un transistor bipolaire T7 dont la base constitue la borne d'entrée T. De même, les émetteurs des transistors T3 et T4 sont reliés au collecteur d'un transistor bipolaire T8 dont la base constitue la borne d'entrée T*. Un courant de pola- risation Iv est réparti entre les émetteurs des transistors T7 et T8. Le courant Iv est produit par une source de courant variable constituée de deux transistors MOS à canal N M1 et M2 dont les sources sont reliées à la masse GND et dont les drains sont connectés au point commun des émetteurs des transistors T7 et T8. Comme cela est représenté, les transistors suiveurs T5 et T6 peuvent être polarisés par un courant Is variable conmme le courant Iv, dans le cas o la complexité supplémentaire qui en résulte est compensée par 1' économie d'énergie. Le courant Is de polarisation du transistor suiveur T5 est fourni par une source de courant comprenant deux transis- tors MOS à canal N M3 et M4, dont les sources sont reliées à la masse GND et les drains sont connectés à 1 'émetteur du transis- tor T5. Le courant Is de polarisation du transistor suiveur T6 est fourni par une source de courant comprenant deux transistors MOS à canal N M5 et M6 connectés au transistor T6 cornmme les transistors M3 et M4 au transistor T5. Dans le circuit de commande 1, un transistor MOS à canal P Rc polarisé par un courant Ic est connecté commne le transistor Rc de la figure 3. La tension de commande Vr est appliquée aux grilles des deux transistors Rv et éventuel- lement à d'autres transistors homologues associés à d'autres étages différentiels. La source de courant de commande Ic comprend deux transistors MDS à canal N M7 et M8 dont les sources sont connectées à la masse GND et les drains sont connectés au drain du transistor Rc. Les transistors M7, M1, M3 et M5, fonctionnant en zone de saturation, sont des transistors de sortie d'un miroir de courant dont le transistor d'entrée est un transistor MOS à canal N M9, connecté en diode et relié à la masse GND. Une source de courant Il alimente le transistor M9 et les grilles des transistors M9, M7, M1, M3 et M5 par un interrupteur K1, commandé par un signal de sélection Si. Les transistors M8, M2, M4 et M6, fonctionnant en zone de saturation, sont des transistors de sortie d'un miroir de courant dont le transistor d'entrée est un transistor MOS à canal N M10, connecté en diode et relié à la masse GND. Une source de courant I2 alimente le transistor M10 et les grilles des transistors M10, M8, M2, M4 et M6 par un interrupteur K2, commandé par un signal de sélection S2. Si le signal de sélection Sl est actif, l'interrupteur K1 est fermé et la source Il polarise le transistor M9. Les transistors M7, M1, M3, M5 et éventuellement d'autres transis- tors homologues associés à d'autres étages différentiels reco- pient alors sur leurs drains le courant Il avec des facteurs multiplicatifs respectifs déterminés par les rapports de surface des transistors M7, M1, M3, M5, et du transistor M9. De même, si S2 est actif, ce sont les transistors M8, M2, M4, M6 et d'autres transistors homologues qui recopient sur leurs drains le courant I2 selon d'autres facteurs multiplicatifs appropriés. En choisissant convenablement le rapport des courants Il et I2 et/ou les facteurs multiplicatifs, les courants de polarisation Iv, Is et de commande Ic peuvent prendre deux séries de valeurs, telles que l'excursion de la tension de sortie D-D* reste constante. Chacune de ces séries, choisie par la sélection de l'une des sources Il et I2, est déterminée pour que la conscm- mation soit minimale à la fréquence de fonctionnement associée. REVENDICATIONS 1. Etage amplificateur comportant au moins une résis- tance de charge (Rv) polarisée par une source de courant de polarisation (Iv), caractérisé en ce que - la résistance de charge est réglable, - la source de courant est réglable, et - il comprend des moyens de réglage (1) tels que le produit de la valeur du courant de la source par la valeur de la résistance est constant. 2. Etage amplificateur selon la revendication 1, caractérisé en ce que ladite au moins une résistance de charge comprend un transistor MOS (Rv) connecté en résistance comman- dée en tension. 3. Etage amplificateur selon la revendication 2, caractérisé en ce que ledit transistor MOS est commandé par un transistor MOS connecté en diode (Rc) et polarisé par une source de courant de commande réglable (Ic). 4. Etage amplificateur selon la revendication 3, caractérisé en ce que les sources de courant de polarisation (Iv) et de commande (Ic) comprennent chacune plusieurs sources de courant constant sélectionnables. 5. Etage amplificateur selon la revendication 4, caractérisé en ce que chaque source de courant constant comprend un transistor MOS de sortie d'un miroir de courant dont le tran- sistor d'entrée reçoit ou non un courant. 6. Etage amplificateur selon la revendication 1, caractérisé en ce qu'il comprend deux transistors (Ta, Tb) connectés en étage différentiel polarisé par ladite source de courant réglable (Iv), chacun de ces deux transistors étant associé à une résistance de charge réglable (Rv). 7. Circuit logique comprenant plusieurs étages ampli- ficateurs selon la revendication 1, dont les moyens de réglage sont communs.