Brevet FR2728744A1 — publié le 19960628

CIRCUIT DE FOURNITURE DE TENSION EXTREMUM La présente invention concerne un circuit permettant de fournir la tension la plus élevée ou la tension la plus basse (tension extremum) de plusieurs tensions d'entrée. Un tel circuit sert le plus souvent à générer une tension de forme complexe à l'aide de plusieurs tensions de forme simple. En particulier, en télévision, un tel circuit sert à donner une forme particulière aux transitions des signaux de chrominance, qui améliore l'impression visuelle des images. La figure 1 représente un circuit classique de fourni- ture de la tension la plus élevée Vmax de deux tensions d'entrée V1 et V2. Ce circuit comprend deux transistors NPN Q1 et Q2 recevant respectivement sur leurs bases les tensions V1 et V2. Les collecteurs de ces transistors sont reliés à un potentiel d'alimentation haut Vcc et les émetteurs fournissent la tension maximale Vmax et sont reliés à la masse GND par une source de courant 10 délivrant un courant constant 210. Lorsqu'une des tensions, par exemple V1, est supé- rieure à 1' autre, V2, le transistor correspondant Q1 se comnporte en suiveur et sa tension d'émetteur Vmax suit l'évolution de la tension Vl. La jonction base-émetteur de l'autre transistor Q2 se trouve polarisée en inverse, ce qui bloque ce transistor. La totalité du courant 210 passe alors dans le transistor Q1. Si les tensions Vl et V2 sont égales, les transistors Q1 et Q2 sont tous les deux conducteurs. Le courant de la source est réparti entre les transistors Q1 et Q2, c'est-à-dire que chacun de ces transistors est alors traversé par un courant I0. En reliant en parallèle sur les transistors Q1 et Q2 d'autres transistors, on réalise un circuit de fourniture de la tension la plus élevée de trois tensions d'entrée ou plus. La figure 2 est destinée à illustrer un inconvénient du circuit de la figure 1. Cette figure 2 représente un exemanple d'évolution des tensions V1 et V2 et de la valeur correspondante de la sortie Vmrnax. La figure 2 est schématique et représente des transitions de tension abruptes. En pratique, ces transitions sont progressives. Jusqu'à l'instant tl, les tensions V1 et V2 sont à une méme valeur initiale Vi. A l'instant tl, la tension V1 croît jusqu'à un instant t2 o elle atteint une valeur finale Vf. La tension V2 croit à partir d'un instant t3 jusqu'à un instant t4 o cette tension V2 atteint la valeur Vf. Jusqu'à l'instant tl, la tension Vmax est à une tension égale à Vi diminuée de la tension base-émetteur Vbe des transistors Q1 et Q2. Les transistors Q1 et Q2 sont tous deux conducteurs et traversés chacun par un courant I0 (le courant de la source 10 est uniformément réparti entre les transistors Q1 et Q2). Entre les instants tl et t4, la tension V1 est supé- rieure à la tension V2. Alors, le transistor Q2 est bloqué et le transistor Q1 est le seul à conduire. La totalité du courant, 210, de la source 10 traverse le transistor Q1, ce qui augmente la tension Vbe du transistor Q1. Commne la tension Vmax suit l'évolution de la tension V1, diminuée de la tension Vbe du transistor Q1, elle est décalée vers le bas, comme cela est représenté. Ce saut que subit la tension de sortie Vmax est proportionnel au logarithme népérien du rapport entre le courant maximal du transistor concerné (Q1) et son courant minimal non nul. Dans le pire cas, ce rapport est égal au nombre de tensions d'entrée à traiter. Dans l'exemple de la figure 2, on traite deux tensions, et le saut est d'environ 20 millivolts. Ce saut, de valeur constante, est d'autant plus perturbateur que le niveau des signaux d'entrée est faible. Un objet de la présente invention est de prévoir un circuit de fourniture de tension extremum dont la sortie ne subit aucun saut lorsqu'au moins deux tensions d'entrée passent entre un état égal et un état différent. Ces objets sont atteints selon l'invention à l'aide de cellules associées respectivement aux tensions d'entrée, qui assurent que chaque transistor qui fournit la tension extremum sur une sortie commune, soit parcouru par un courant constant lorsqu'il est conducteur. Ce résultat peut être obtenu, en prévoyant, soit que chaque cellule ne fournit aucun courant sur la sortie commune lorsque son transistor est bloqué, soit que chaque cellule dérive hors de son transistor conducteur tout courant lui parvenant en excès par la ligne commune. La présente invention vise plus particulièrement une cellule comprenant un premier transistor bipolaire dont la base reçoit la tension d'entrée et dont l'émetteur est relié à une sortie commune fournissant la tension extremum; une première source de courant de polarisation de l'émetteur du premier transistor; et un commutateur pour déconnecter la première source du premier transistor lorsque ce transistor est bloqué. Selon un mode de réalisation de la présente invention, la cellule comprend un deuxième transistor du même type que le premier, relié en parallèle par sa base et son collecteur sur le premier transistor, et dont l'émetteur est relié à un potentiel d'alimentation par une deuxième source de courant de valeur moitié de celui de la première source de courant. Un troisième transistor du même type que le premier a son collecteur relié à l'émetteur du premier transistor, sa base reliée à l'émetteur du deuxième transistor, et son émetteur relié au potentiel d'alimentation par la première source de courant. Un quatrième transistor, forme avec le troisième un étage différentiel, et a sa base reliée à 1' émetteur du premier transistor. La présente invention vise également une cellule comprenant un premier transistor bipolaire dont la base reçoit la tension d'entrée et dont l'émetteur est relié à une sortie comnmune fournissant la tension extremum; une première source de courant de polarisation de l'émetteur du premier transistor; et des moyens pour dériver hors du premier transistor tout courant en excès de celui de la première source de courant, lorsque le premier transistor est conducteur. Selon un mode de réalisation de la présente invention, la cellule comprend une deuxième source de courant reliant le collecteur du premier transistor à un premier potentiel d'ali- mentation et un deuxième transistor relié entre le premier potentiel et l'émetteur du premier transistor, rendu passant lorsque le premier transistor est passant. Selon un mode de réalisation de la présente invention, le deuxième transistor est un transistor MOS dont la grille est reliée au collecteur du premier transistor, dont la source est reliée au premier potentiel, et dont le drain est relié à l 'émetteur du premier transistor. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particu- liers, faite à titre non-limitatif à l'aide des figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente un circuit classique de fourniture de la tension la plus élevée de plusieurs tensions d'entrée; la figure 2 représente un exemple d'évolution de tensions du circuit de la figure 1; la figure 3 représente un premier mode de réalisation de cellule selon l'invention permettant de réaliser un circuit de fourniture de tension extremum; et la figure 4 représente un autre mode de réalisation de cellule selon l'invention. Une cellule du type de la figure 3 ou de la figure 4 est associée à chaque tension d'entrée à traiter pour réaliser un circuit de fourniture de la tension la plus faible ou, dans les modes de réalisation décrits, la tension la plus élevée des tensions d'entrée. Pour réaliser un circuit de fourniture de la tension la plus faible, il suffira de réaliser les cellules de manière symétrique en inversant le type des transistors. Dans le mode de réalisation de la figure 3, la cellule comprend un transistor NPN Q10 recevant sur sa base la tension d'entrée V1 associée à la cellule. Le collecteur du transistor Q10 est relié à un potentiel d'alimentation haut Vcc et son émetteur est relié à une ligne Vmax, commune à toutes les cellules du circuit, qui fournit la tension extremum, la tension maximale dans cet exemple. La tension V1 est également fournie à la base d'un transistor NPN Qll relié en parallèle par sa base et son collecteur sur le transistor Q10. L'émetteur du tran- sistor Qll est relié à la masse GND par une source de courant 20 délivrant un courant I0. L'émetteur du transistor Q10 est relié au collecteur d'un transistor NPN Q12 dont la base reçoit la tension d'émet- teur du transistor Qll et dont l'émetteur est relié à la masse par une source de courant 22 délivrant un courant 210. Un tran- sistor NPN Q13 forme avec le transistor Q12 un étage différen- tiel. Ce transistor Q13 a son émetteur relié à l'émetteur du transistor Q12, sa base reliée à l'émetteur du transistor Q10, et son collecteur relié à la tension Vcc. Si la tension Vl est supérieure aux autres tensions d'entrée (non représentées), le transistor Q10 se comporte en suiveur et la tension Vmax est égale à la tension Vl diminuée de la tension base-émetteur VbeO du transistor Q10. Le transistor Qll se comporte également en suiveur et il apparaît sur la base du transistor Q12 la tension V1 diminuée de la tension base- émetteur Vbel du transistor Qll. Ainsi, l'étage différentiel Q12, Q13 reçoit deux tensions pratiquement égales, ce qui provoque une répartition uniforme du courant de la source 22 dans les transistors Q12 et Q13. Il en résulte qu'un courant IO traverse le transistor Q10, qui est le même courant que celui traversant le transistor Qll. Ainsi, les tensions base-émetteur des transistors Q10 et Qll sont égales, ce qui ne fait que confirmer l'état d'équilibre de l'étage Q12, Q13. Cet état de la cellule de la figure 3 n'est pas modi- fié par le fait que les autres tensions d'entrée deviennent égales à la tension Vl, car la tension de sortie Vmax, qui détermine l'équilibre de l'étage différentiel Q12, Q13, n'est pas modifiée. Si maintenant la tension Vl devient inférieure aux autres tensions d'entrée, le transistor Q12 de l'étage différen- tiel reçoit sur sa base une tension inférieure à la tension de base Vmax du transistor Q13. L'étage différentiel est déséqui- libré, et tout le courant de la source 22 passe par le transis- tor Q13. Ainsi, le courant que ne peut plus conduire le transis- tor Q10 n'est pas fourni par la ligne Vmax à l'homologue du transistor Q10 d'une autre cellule. L'étage différentiel Q12, Q13 se comporte comme un commutateur qui empêche la fourniture d'un courant (IO) sur la ligne cancmmune Vmax dès que le transistor Q10 ne peut plus conduire ce courant. La figure 4 représente un autre mode de réalisation de cellule selon l'invention. La tension d'entrée Vl associée à la cellule est fournie à la base d'un transistor NPN Q10' dont l'émetteur est relié à la ligne de sortie commune Vmax. L'émet- teur du transistor Q10' est relié à la masse GND par une source de courant 24 délivrant un courant IO, et son collecteur est relié à la tension Vcc par une source de courant 25 délivrant également un courant IO. Un transistor MOS MP1 à canal P a sa grille reliée au collecteur du transistor Q10', son drain connecté à la ligne Vmax, et sa source connectée à la tension Vcc. Le transistor MP1 est de préférence un transistor MDS, mais il pourrait également être un transistor bipolaire PNP. Si la tension V1 est supérieure ou égale aux autres tensions d'entrée (non représentées), le transistor Q10' est conducteur. Son courant est imposé à la valeur I0 par la source et est en totalité dérivé par la source 24. Le transistor MP1 est rendu conducteur par le tran- sistor Q10' mais n'est traversé par un courant Il que si ce courant Il est soutiré par la ligne Vmax. Ce courant Il est, par exemple, le courant consommé par une charge reliée à la ligne Vmax, ou bien par l'homologue de la source de courant 24 d'une cellule associée à une tension d'entrée inférieure à la tension Vl. Si la tension d'entrée V1 est inférieure à celle des autres cellules, les transistors Q10' et MP1 sont bloqués et le courant de la source 24 est injecté sur la ligne Vmax. Ce courant est alors compensé par l'homologue du transistor MP1 d'une cellule associée à une tension d'entrée maximale. Ainsi, la cellule de la figure 4 assure également que le transistor Q10' soit traversé par un courant constant lors- qu'il est conducteur. En fait, le principe de fonctionnement de la cellule de la figure 4 est complémentaire à celui de la figure 3. Au lieu de déconnecter une source de courant de la ligne Vmax lorsque la cellule devient inactive, on laisse cette source de courant injecter un courant sur la ligne Vmax, et ce surplus de courant est dérivé hors des transistors Q10' des cellules actives. En relation avec la figure 4, on a décrit une source de courant 24, de valeur IO, associée à chaque cellule. Bien entendu, si l'on réalise un circuit à l'aide de n cellules, les n sources 24 sont connectées en parallèle; elles sont en pratique réalisées à l'aide d'une source unique délivrant un courant n IO. REVEND ICAT IONS 1. Circuit de fourniture de la tension extremum (Vmax) de plusieurs tensions d'entrée (V1, V2...), comprenant, pour chaque tension d'entrée (V1): - un premier transistor bipolaire (Q10) dont la base reçoit la tension d'entrée et dont l'émetteur est relié à une sortie commune fournissant la tension extremum (Vmax); - une première source de courant (22) de polarisation de l'émetteur du premier transistor; caractérisé en ce qu'il comprend un commutateur (Q12, Q13) pour déconnecter la première source du premier transistor lorsque ce transistor est bloqué. 2. Circuit selon la revendication 1, caractérisé en ce qu'il comprend: un deuxième transistor (Qll) du même type que le premier, relié en parallèle par sa base et son collecteur sur le premier transistor, et dont l'émetteur est relié à un potentiel d'alimentation (GND) par une deuxième source de courant (20) de valeur moitié de celui de la première source de courant; - un troisième transistor (Q12) du même type que le premier, dont le collecteur est relié à l'émetteur du premier transistor, dont la base est reliée à l'émetteur du deuxième transistor, et dont l'émetteur est relié au potentiel d'alimen- tation par la première source de courant (22); et - un quatrième transistor (Q13), formant avec le troisième un étage différentiel, dont la base est reliée à 1 'émetteur du premier transistor. 3. Circuit selon la revendication 2, caractérisé en ce que la tension extremum est la tension maximale, les transistors étant des transistors NPN. 4. Circuit selon la revendication 2, caractérisé en ce que la tension extremum est la tension minimale, les transistors étant des transistors PNP. 5. Circuit de fourniture de la tension extremum (Vmax) de plusieurs tensions d'entrée (V1, V2...), comprenant, pour chaque tension d'entrée (V1): - un premier transistor bipolaire (Ql0') dont la base revoit la tension d'entrée et dont l'émetteur est relié à une sortie commune fournissant la tension extremum (Vmax); - une première source de courant (24) de polarisation de l'émetteur du premier transistor; caractérisé en ce qu'il comprend des moyens (25, MPl) pour dériver hors du premier transistor tout courant en excès de celui de la première source de courant, lorsque le premier tran- sistor est conducteur. 6. Circuit selon la revendication 5, caractérisé en ce qu'il comprend: une deuxième source de courant (25) reliant le collecteur du premier transistor (Q10') à un premier potentiel d'alimentation (Vcc), et - un deuxième transistor (MPl) relié entre le premier potentiel et l'émetteur du premier transistor, rendu passant lorsque le premier transistor est passant. 7. Circuit selon la revendication 6, caractérisé en ce que le deuxième transistor est un transistor MOS (MP1) dont la grille est reliée au collecteur du premier transistor (Q10'), dont la source est reliée au premier potentiel, et dont le drain est relié à l'émetteur du premier transistor. 8. Circuit selon la revendication 7, caractérisé en ce que la tension extremum est la tension maximale, le premier transistor (Q10') étant un transistor NPN et le deuxième (MP1) un transistor à canal P. 9. Circuit selon la revendication 7, caractérisé en ce que la tension extremum est la tension minimale, le premier transistor (Q10') étant un transistor PNP et le deuxième (MPl) un transistor à canal N.