Brevet FR2731841A1 — publié le 19960920

La présente invention concerne un transistor à effet de champ du type à grille isolée qu'on utilise comme élément de commutation de puissance pour un onduleur de commande d'un moteur, un allumeur, etc. On connaît bien un circuit intégré bipolaire dans lequel une région intégrée est fournie dans une couche de semi-conducteur afin de réduire la résistance du collecteur d'un transistor bipolaire. On utilise généralement un procédé de diffusion thermique pour former une telle région intégrée. Dans ce procédé, on emploie un film d'oxyde comme masque et des impuretés sont déplacées par l'intermédiaire d'une fenêtre de diffusion qui est formée dans le film d'oxyde par ouverture partielle de celui-ci. Par exemple, lorsque de l'arsenic (As) est déplacé en utilisant une source solide As20O3, la source est vaporisée, et l'arsenic est alors fourni à la fenêtre de diffusion par gaz porteur afin de le diffuser dans la couche de semi-conducteur. Dans ce cas, un gaz oxydant est employé comme gaz porteur, et par conséquent, un film fin d'oxyde croît sur la surface de la couche de semi- conducteur qui est exposée à l'extérieur par l'intermédiaire de la fenêtre de diffusion. Plus précisément, un évidement est formé sur la surface de la couche sous-jacente de silicium par la formation du film d'oxyde pendant le procédé de diffusion. Le même phénomène se produit dans le cas de la diffusion d'autres impuretés (phosphore P. antimoine Sb, bore B, etc.). En général, une couche de silicium est alors formée suivant une épaisseur prédéterminée par un procédé de croissance épitaxiale après enlèvement du masque et du film d'oxyde obtenu par tirage. Dans ce procédé, un évidement est également formé sur la surface de la couche de silicium obtenue par tirage, et la surface de la couche de silicium devient donc irrégulière (plus précisément, une partie à gradin est formée sur la couche de silicium). 2 2731841 La partie à gradin due à l'irrégularité de la couche de silicium est utilisée pour placer un motif de la région intégrée et un motif de surface (afin de former des éléments) dans un procédé de formation d'un circuit intégré bipolaire. On connaît également une structure comportant une région intégrée dans un IGBT du type vertical (transistor bipolaire à grille isolée) et un MOSFET du type vertical (comme décrit dans la publication des brevets japonais examinés WO91/03842, ayant pour N Hei3-30310). Dans le cas o la région intégrée est formée comme couche intermédiaire sur l'ensemble de l'interface entre un substrat de semi-conducteur et une couche de semi-conducteur épitaxiale, il n'y a aucun problème. Cependant, lorsque la région intégrée est formée en partie à l'interface, la demanderesse a trouvé que la structure souffre du problème que la partie irrégulière sur la surface de la tranche, c'est-à-dire les parties à gradin formées qui correspondent au motif de la région intégrée comme on l'a décrit ci-dessus, est recouverte par un motif de la structure d'un transistor à effet de champ à grille isolée qui est formée sur la partie supérieure de la tranche, et par conséquent la caractéristique de l'élément est détériorée. Plus précisément, dans cette structure, un champ électrique est davantage concentré à la partie à gradin, et donc, la valeur du champ électrique à cette partie devient plus élevée par rapport à une structure MOS formée sur une surface plate. Il en résulte qu'il y a détérioration de la caractéristique de la tension d'isolement entre la grille et le substrat. En outre, lorsque la partie à gradin est recouverte par une région de canal, il peut se produire le problème que la longueur du canal et sa résistance deviennent non uniformes dans le plan d'une puce, et par conséquent il se produit une concentration du courant. 3 2731841 La présente invention a pour objet de fournir un transistor à effet de champ du type à grille isolée ayant une région intégrée, dans lequel la caractéristique de la tension d'isolement entre grille et substrat ne peut être détériorée. Plus précisément, un transistor à effet de champ du type à grille isolée selon la présente invention comprend une région intégrée dans son substrat et une couche de semi-conducteur sur la partie supérieure de laquelle est formé un film d'oxyde de grille, la surface la plus haute de la couche de semi- conducteur étant aplatie de sorte qu'on choisit la cote d'une partie à gradin de cette surface pour qu'elle soit de 8 runm ou moins. Plus spécialement, on suit les procédés de fabrication suivants lorsqu'une couche de semi- conducteur de faible concentration est développée épitaxialement sur une couche de semi-conducteur de haute concentration afin d'obtenir un substrat. Selon un premier procédé, avant l'exécution de la croissance épitaxiale, une région de diffusion (qui sera une région intégrée) est formée en atmosphère oxydante par un procédé de diffusion thermique. Alors, la couche de semi-conducteur de faible concentration est l'objet d'une croissance épitaxiale, et sa surface est aplatie. Selon un second procédé, après la formation de la région de diffusion, la surface du substrat est aplatie et le reste de la région du substrat, c'est-à- dire la couche de semi-conducteur de faible concentration, est l'objet d'une croissance épitaxiale. Selon un troisième procédé, lors de la formation de la région de diffusion, une source d'impuretés est donnée par un film d'oxyde contenant des impuretés et est attachée à la surface du substrat de manière à introduire des impuretés dans ce substrat. Selon un quatrième procédé, la région de diffusion est formée par un procédé d'implantation 4 2731841 ionique, et la couche de semi-conducteur de faible concentration est alors formée. Dans ce procédé, il est important que la région du substrat située au-dessous de la région de diffusion, par exemple la région de haute concentration, soit soumise à un traitement à effet getter. Afin d'exécuter ce traitement, il est préférable qu'une couche polycristalline de haute concentration soit disposée dans la région du substrat pour être utilisée en site à effet getter. La présente invention sera bien comprise lors de la description suivante faite en liaison avec les dessins ci-joints, dans lesquels: Les figures lA à 1G sont des vues en coupe d'un procédé de fabrication selon un premier mode de réalisation de la présente invention; La figure 2 est un graphique obtenu expérimentalement de la relation entre la cote d'un gradin en surface et la caractéristique de la tension d'isolement entre grille et source; Les figures 3A à 3F sont des vues en coupe d'un procédé de fabrication selon un second mode de réalisation de la présente invention; Les figures 4A à 4F sont des vues en coupe d'un procédé de fabrication selon un troisième mode de réalisation de la présente invention; Les figures 5A à 5E sont des vues en coupe d'un procédé de fabrication selon un quatrième mode de réalisation de la présente invention; Les figures 6A à 6G sont des vues en coupe d'un procédé de fabrication selon un cinquième mode de réalisation de la présente invention; Les figures 7A et 7B sont des vues en coupe d'un procédé de fabrication selon un sixième mode de réalisation de la présente invention; Les figures 8A à 8F sont des vues en coupe d'un procédé de fabrication selon un septième mode de réalisation de la présente invention; et 2731841 Les figures 9A et 9B sont des courbes de la caractéristique du taux des défaillances cumulées obtenue par un procédé d'implantation ionique et un procédé de diffusion thermique, respectivement. On décrira tout d'abord un premier mode de réalisation de la présente invention. Les figures lA à 1G sont des vues représentant un procédé de fabrication d'un IGBT du type vertical (transistor bipolaire à grille isolée) selon le premier mode de réalisation de l'invention. Ces figures représentent la structure en section transversale d'une cellule unitaire. Tout d'abord, une couche 1 de silicium p+ servant de substrat de semiconducteur est fournie (figure lA), et une couche n-, 2, ayant une résistance élevée est formée sur la couche 1 par le procédé d'épitaxie en phase vapeur (VPE), (figure lB). Ensuite, un film d'oxyde thermique 3 est formé sur la surface de la couche 2 par oxydation thermique de la surface de la couche, et est ensuite soumis à un traitement de gravure sélective pour former une fenêtre de diffusion pour les impuretés (figure 1C). Ensuite, des impuretés du type n sont diffusées sélectivement dans la couche 2 par un procédé de diffusion thermique tel qu'un procédé de diffusion en phase solide ou de diffusion en phase vapeur afin de former une région de diffusion 5 (figure 1D). Dans le procédé de diffusion thermique, une source solide peut être utilisée comme source d'impuretés comme cela est décrit dans le paragraphe relatif à la description de la technique concernée, ou bien une source de diffusion 4, représentée en figure 1D, peut être utilisée comme source d'impuretés (c'est-à-dire qu'on peut employer un procédé de diffusion par revêtement). La diffusion thermique est exécutée en atmosphère oxydante dans le procédé de diffusion thermique, de sorte qu'un film d'oxyde est développé au droit de la partie à fenêtre, 6 2731841 et qu'un évidement est formé sur la surface de la couche n-, 2. Ensuite, le film d'oxyde 3 est enlevé, et une couche n-, 6, est formée à une épaisseur donnée par le procédé d'épitaxie en phase vapeur (figure 1E). A ce moment là, un évidement apparaît sur la surface 7 de la couche 6, et par conséquent la surface 7 devient irrégulière. La surface irrégulière 7 de la couche 6 est rendue plate par un traitement de polissage (figure 1F). Dans le procédé épitaxial en phase vapeur, un évidement suivant un profil de concentration de la couche n+ (région intégrée) 5, qui est formée sur la partie supérieure de la couche 5, est réduit dans le procédé de diffusion; cependant, on peut considérer qu'une légère partie de l'évidement reste à la partie supérieure de la couche 5 avec un profil de concentration tel que représenté en figure 1F. Ensuite, en utilisant le procédé de diffusion sélective, une région 8 à puits du type p est formée à un endroit prédéterminé sur la surface de la couche 6 qui est aplatie par le traitement de polissage. En outre, la surface de la couche 6 est oxydée pour former un film 11 d'oxyde de grille, et une électrode de grille 12 est formée sur le film 11. Ultérieurement, en utilisant l'électrode de grille 12 comme masque, une région 9 à puits de canal du type p et une région n+, 10, sont formées dans une structure à auto- alignement par la technique dite DSA (auto-alignement de diffusion). Ensuite, un film isolant inter-couches tel que du verre au borophosphorsilicate 13 est déposé sur la surface, un trou de contact est ouvert, de l'aluminium est déposé à une épaisseur de plusieurs gm et mis en motif pour former une électrode de source 14 ainsi qu'un plot de grille (non représenté), et un film *35 métallique est déposé sur la surface arrière de la couche p+, 1, pour former une électrode de drain 15 (figure 1G). 7 2731841 Avec le procédé précédent, on fabrique l'élément IGBT (transistor bipolaire à grille isolée) comportant la région intégrée 5. Dans l'élément ainsi fabriqué, une partie de structure MOS est formée sur la surface aplatie de la couche n-, 6, et on peut ainsi éviter la détérioration de la caractéristique de la tension d'isolement entre grille et source. La relation entre la cote du gradin en surface (partie non régulière de la surface) et la caractéristique de la tension d'isolement entre grille et source a été vérifiée expérimentalement. Le résultat expérimental est indiqué en figure 2. La cote du gradin de la couche 6 diminuant, la valeur du champ électrique, qui induit un claquage entre grille et source, croît, et la caractéristique de la tension d'isolement entre grille et source est semblable à celle d'un élément IGBT ne comportant pas de région intégrée lorsque la cote du gradin en surface n'est pas supérieure à 8 nm. Par conséquent, la surface de la couche 6 est de préférence aplatie de façon que la cote du gradin soit au plus de 8 nm. On décrira maintenant le second mode de réalisation de l'invention. Les figures 3A à 3F sont des vues représentant un procédé de fabrication d'un IGBT du type vertical selon ce second mode de réalisation de l'invention. Dans le premier mode de réalisation, la surface irrégulière est aplatie après la formation de la couche n-, 6. Cependant, dans le second mode de réalisation, la surface de la couche n-, 2, est aplatie avant la formation de la couche 6, ce qui permet d'éviter au préalable l'irrégularité de la surface de cette couche 6. Plus spécialement, les étapes représentées en figures 3A à 3D, qui sont identiques à celles des figures 1A à 1D, sont exécutées, et après la formation de la région de diffusion 5, le film d'oxyde 3 est 8 2731841 enlevé et la surface de la couche n-, 2, est aplatie. Ensuite, la couche n-, 6, est formée par le procédé d'épitaxie en phase vapeur (figure 3F). Dans ce cas, étant donné que la surface de la couche 2 est aplatie, il ne se produit aucune irrégularité sur la surface 7 de la couche 6. Ensuite, une partie à structure MOS est formée sur la surface de la couche 6 de la même manière que dans le premier mode de réalisation de l'invention. On décrira maintenant un troisième mode de réalisation de la présente invention. Les figures 4A à 4F sont des vues d'un procédé de fabrication d'un dispositif à semi-conducteur selon le troisième mode de réalisation de l'invention. Selon ce mode de réalisation, une région intégrée est formée en utilisant un procédé d'implantation ionique. Tout d'abord, une couche p+, 1, servant de substrat monocristallin de semi-conducteur est fournie (figure 4A), et une couche polycristalline la du type p+ est formée sur la surface du substrat 1 par un procédé de déposition en phase gazeuse par procédé chimique. Ensuite, un substrat monocristallin lb de semi- conducteur du type p+ est laminé sur la surface du substrat 1 pour que la couche polycristalline la soit disposée entre eux, et les deux substrats 1 et lb sont liés en utilisant un procédé dit de liaison directe par tranche. En outre, le substrat monocristallin lb est soumis à un traitement de polissage pour régler son épaisseur à une valeur donnée, d'o la formation d'un substrat de semi-conducteur 1A (figure 4B). Ensuite, une couche n-, 2, ayant une résistance élevée est formée sur le substrat de semi- conducteur lA par le procédé d'épitaxie en phase vapeur (figure 4C). Puis, un film d'oxyde 3 est formé suivant une épaisseur donnée sur la surface de la couche 2, et un film 16 d'enduit photorésistant ayant un motif donné est formé sur le film d'oxyde 3. Ensuite, par exemple, des ions d'arsenic (As) et d'antimoine (Sb) sont 9 2731841 introduits pour dopage dans la couche 2 par le procédé d'implantation ionique en utilisant comme masque le film 16 d'enduit photorésistant mis en motif. Ensuite, le film 16 est enlevé, et un traitement thermique donné est exécuté pour former une région de diffusion n+, 5 (figure 4E). Puis, le film d'oxyde 3 est enlevé et une couche n-, 6, est formée par le procédé d'épitaxie en phase vapeur (figure 4F). Dans ce cas, étant donné que la région de diffusion 5 est formée par le procédé d'implantation ionique, la couche n-, 2, maintient une surface plate, et il ne se produit ainsi aucune irrégularité sur la surface 7 de la couche n-, 6. Ensuite, une partie à structure MOS est formée sur la surface de la couche 6 de la même manière que dans le premier mode de réalisation. Contrairement au cas o le procédé de diffusion thermique est utilisé comme dans les premier et second modes de réalisation, aucune partie de la surface à gradin ne se produit lorsque la région intégrée est formée par le procédé d'implantation ionique. La formation d'une région intégrée par le procédé d'implantation ionique est décrite dans la demande de brevet japonais mise à la disposition du public N 63-18675, par exemple. Cependant, la demanderesse a procédé à l'examen de la caractéristique de la tension d'isolement d'un film d'oxyde de grille dans les cas o le procédé d'implantation ionique est simplement utilisé et o le procédé de diffusion thermique est employé (la cote du gradin de surface est réduite à environ 4 nm dans le premier mode de réalisation), respectivement, et cet examen a permis de constater le fait suivant. Les figures 9A et 9B représentent les résultats de l'examen. Ici, l'examen a été exécuté sur la base de la caractéristique du claquage diélectrique en fonction du temps qui donne un taux de claquage dans le temps dans le cas o un champ électrique de 8 MV/cm est appliqué au film d'oxyde de 2731841 grille. La figure 9A représente les résultats de l'examen dans le cas de l'utilisation du procédé d'implantation ionique, alors que la figure 9B représente ceux du cas o l'on emploie le procédé de diffusion thermique. Comme cela apparaît en figures 9A et 9B, dans le cas de l'emploi du procédé d'implantation ionique, il ne se produit aucun gradin de surface; cependant, le taux des défaillances cumulées est supérieur à celui du cas o l'on emploie le procédé de diffusion thermique. Par conséquent, dans le cas o la région intégrée est formée en utilisant simplement l'implantation ionique, il y a le problème de la détérioration de la caractéristique de la tension d'isolement entre grille et source. D'autre part, conformément au procédé de fabrication de ce mode de réalisation, la couche polycristalline la déposée dans le substrat de semi- conducteur 1A et sa partie environnante contient un grand nombre de défauts, et cette région contenant des défauts dans le substrat de semi-conducteur 1A sert de source d'absorption pour les impuretés contaminées (par exemple, métaux lourds tels que Fe, Al ou analogue) ou les défauts dans le procédé de formation de la région de diffusion 5, c'est-à-dire qu'il fonctionne en site à effet getter. Par conséquent, la qualité du film d'oxyde de grille qui est formé sur la partie supérieure de la région de diffusion 5 peut être améliorée par l'action du site à effet getter, et la caractéristique de la tension d'isolation du film d'oxyde de grille lorsque la région intégrée est formée en employant le procédé d'implantation ionique peut être améliorée. A la place du substrat de semi-conducteur lA, on peut employer un autre type de substrat comme substrat de semi-conducteur qui est soumis à un traitement à effet getter. Ce substrat peut être obtenu en formant une région à défaut sur la surface arrière d'un substrat de semi- conducteur par un travail il 2731841 mécanique, ou en dopant un substrat de semi-conducteur avec une quantité d'oxygène donnée et en soumettant alors le substrat à un traitement thermique donné de manière à former des défauts de la déposition d'oxygène à des parties respectives. Cependant, dans le cas du premier substrat, la région à défauts présente sur la surface arrière est réduite ou perdue pendant les étapes répétitives d'oxydation et de gravure au cours du procédé complet, et ainsi l'effet getter est amoindri. Dans le cas du second substrat, la quantité des défauts varie en conformité avec la teneur en oxygène et les conditions du traitement thermique, et ainsi il est incommode de maîtriser la quantité des défauts. Compte-tenu de ce point, le cas o l'on utilise la couche polycristalline la comme on l'a décrit ci-dessus, est bien meilleur que les deux autres cas, en ce sens que la région à défauts de la couche polycristalline est guère affectée par les conditions du traitement thermique dans l'ensemble du procédé, et ainsi des sites à effet getter ayant une reproductibilité élevée peuvent être formés. On décrira maintenant le quatrième mode de réalisation de la présente invention. Les figures 5A à 5E sont des schémas d'un procédé de fabrication du quatrième mode de réalisation de la présente invention. Ce quatrième mode est une variante du troisième mode. Tout d'abord, un substrat de semi-conducteur 17 qui est soumis au traitement à effet getter qu'on décrit ci-dessus est préparé (figure 5A), et une couche n-, 2, ayant une résistance élevée est formée sur le substrat 17 par le procédé d'épitaxie en phase vapeur (figure 5B). Ensuite, un film d'oxyde 3 est formé suivant l'épaisseur donnée sur la surface de la couche 2, et est alors soumis à un traitement de mise en motif pour obtenir le motif désiré. Ensuite, les ions sont introduits pour dopage dans la couche 2 par le procédé 12 2731841 d'implantation ionique en utilisant le film d'oxyde mis en motif 3 comme masque (figure 5C). Un verre 18 est soumis à un traitement de revêtement par rotation alors que le film d'oxyde 3 reste (ou après l'enlèvement du film d'oxyde 3) et est alors soumis à un traitement thermique donné de manière à former une région de diffusion n+, 5 (figure 5D). Ensuite, le film d'oxyde 3 et le verre revêtu 18 sont enlevés, et une couche n-, 6, est alors formée (figure 5E). Comme dans le premier mode de réalisation, la partie à structure MOS est alors formée sur la couche 6. Le verre revêtu 18 fonctionne en coiffe avec laquelle les impuretés implantées ne peuvent se disperser à cause du traitement thermique. Plus précisément, de manière à éviter la diffusion vers l'extérieur des impuretés implantées à cause du traitement thermique pendant son procédé de diffusion, cette dernière doit être exécutée en atmosphère oxydante. Dans ce cas, la surface devient irrégulière comme dans le premier mode de réalisation, et ainsi, le verre 18 servant de coiffe est employé pour éviter la formation de la surface irrégulière à la suite du traitement thermique. On décrira maintenant le cinquième mode de réalisation de l'invention. Les figures 6A à 6G sont des vues représentant un procédé de fabrication d'un dispositif à semi-conducteur selon le cinquième mode de réalisation de l'invention. Ce cinquième mode de réalisation correspond à une variante du premier mode de réalisation, et il utilise un substrat de semi-conducteur lA employant une couche polycristalline la comme représenté dans le troisième mode de réalisation. Les étapes des figures 6A à 6C sont identiques à celles des figures 4A à 4C, et on forme le substrat lA en passant par ces étapes. Ensuite, dans les étapes des figures 6D à G, la couche n-, 2, la région de diffusion 5 et la 13 2731841 couche n-, 6, sont formées et la surface irrégulière 7 de la couche 6 est aplatie de la même manière que dans les étapes des figures 1C à 1F. Ensuite, comme dans le premier mode de réalisation, la partie à structure MOS est formée sur la surface aplatie de la couche 6. Dans ce cas, l'effet getter est en outre appliqué au dispositif qui est formé avec la région encastrée en utilisant le procédé de diffusion thermique, et ainsi la caractéristique de la tension d'isolation entre grille et source peut encore être améliorée. Dans le second mode de réalisation, le substrat de semi-conducteur lA peut être utilisé pour avoir l'effet getter. En outre, à la place du substrat de semi- conducteur comportant la couche polycristalline la, d'autres substrats de semi-conducteur qui sont soumis au traitement à effet getter comme décrit ci-dessus peuvent être employés comme substrat de semi-conducteur. On décrira maintenant le sixième mode de réalisation de la présente invention. Dans les modes de réalisation précédents, la couche n-, 6, est formée par un procédé d'épitaxie en phase vapeur; cependant, dans ce mode de réalisation, la couche 6 est dispersée en utilisant un procédé de liaison directe par tranche. Plus précisément, une région de diffusion 5 est formée dans une couche n, 2, sur un substrat de la même manière que les modes de réalisation décrits ci- dessus, et la surface du résultat (les surfaces de la région de diffusion 5 et de la couche 2) est soumise à un traitement de polissage (figure 7A). Le substrat poli et un substrat de semi-conducteur ayant une couche n-, 6, sont liés l'un à l'autre en utilisant le procédé de liaison directe par tranche (figure 7B). Ensuite, la partie à structure MOS est formée sur la surface de la couche 6 de la même manière que dans le premier mode de réalisation. 14 2731841 Dans le présent mode de réalisation, la couche n-, 6, est fournie par le procédé de liaison directe par tranche, de sorte qu'il ne se produit qu'une faible irrégularité sur la surface 7 de la couche 6, et donc la caractéristique de la tension d'isolement entre grille et source due à l'irrégularité de la surface de la couche 6 ne peut être détériorée. On décrira maintenant un septième mode de réalisation de l'invention. Les figures 8A à 8F sont des vues représentant un procédé de fabrication d'un dispositif à semi-conducteur selon un septième mode de réalisation de la présente invention. Les étapes des figures 8A à 8C sont identiques à celles des figures lA à 1C. Plus précisément, la couche n-, 2, est formée sur la couche de silicium p+, 1, le film d'oxyde thermique 3 est formé sur la surface de la couche 2, et ensuite une fenêtre de diffusion est formée. Ultérieurement, un film de phosphosilicate 19 qui est un verre contenant des impuretés du type n (phosphore, par exemple) est formé sur sa surface par le procédé de déposition en phase gazeuse par procédé chimique (figure 8D) et est alors soumis à un traitement thermique donné de sorte que le phosphore contenu dans le film 19 est déplacé par diffusion dans la couche 2, d'o la formation de la région de diffusion n+, 5 (figure 8E). Ensuite, le film d'oxyde 3 et le film 19 sont enlevés par un liquide de gravure du groupe acide fluorhydrique, et la couche 6 est formée par le procédé d'épitaxie en phase vapeur (figure 8F). Ensuite, la partie à structure MOS est formée sur la surface 7 de la couche 6 de la même manière que dans le premier mode de réalisation. Dans le septième mode de réalisation de la présente invention, le film 19 est formé par le procédé de déposition en phase gazeuse par procédé chimique, et la région de diffusion n+, 5, par le traitement 2731841 thermique. En utilisant ces procédés, le film d'oxyde formé sur la fenêtre de diffusion est appelé à être très fin, et ainsi l'irrégularité de la surface 7 de la couche n-, 6, peut être grandement réduite. En conséquence, même lorsque la partie à structure MOS est formée sur la surface 7, aucune détérioration ne se produit dans la caractéristique de la tension d'isolement entre grille et source. Dans le septième mode de réalisation de l'invention, le substrat de semi-conducteur qui est soumis à un traitement à effet getter comme letroisième mode de réalisation peut être employé, et la couche n-, 6, peut être formée en utilisant le procédé de liaison directe comme dans le sixième mode de réalisation. Dans les modes de réalisation décrits ci- dessus, la région de diffusion n+, 5, peut être formée de manière à venir en contact avec les surfaces limites de la couche n-, 2, et de la couche n-, 6, ou peut être intégrée dans le voisinage des faces des limites. En outre, la présente invention est appliquée non seulement à un IGBT du type vertical comme on l'a décrit dans les modes de réalisation ci-dessus, mais également à un MOSFET vertical. La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle est au contraire susceptible de modifications et de variantes qui apparaîtront à l'homme de l'art. 16 2731841 REVENDICATIONS 1 - Transistor à effet de champ du type à grille isolée, comprenant: - une première couche de semi-conducteur (1, 1A) ayant une concentration élevée en impuretés; - une seconde couche de semi- conducteur (2, 6) d'un premier type de conductivité (n), disposée sur la première couche et ayant une faible concentration en impuretés; - une région à puits (8, 9) d'un second type de conductivité (p), formée partiellement à la surface (7) de la seconde couche; - une région à semi- conducteur en surface (10) du premier type de conductivité, formée partiellement dans la région à puits, dans laquelle une région à canal est définie à la surface de la région à puits entre la seconde couche de semi-conducteur et la région à semi- conducteur en surface; - une électrode de grille (12) disposée, en correspondance avec au moins la région à canal, sur la surface de la région à puits, un film d'isolement de grille (11) étant interposé entre elles; - une région à semi-conducteur encastrée (5) disposée au droit d'une interface, ou dans le voisinage de celle-ci, entre les première et seconde couches de semi-conducteur et ayant une concentration élevée en impuretés; - une première électrode (14) en contact avec au moins la région à semi-conducteur en surface; et - une seconde électrode (15) en contact avec la première couche de semi- conducteur, caractérisé en ce que la région à semi- conducteur encastrée (5) présente un évidement dans un profil de concentration à son côté supérieur, et la surface de la seconde couche de semi-conducteur présente une surface aplatie. 17 2731841 2 - Transistor selon la revendication 1, caractérisé en ce que la surface aplatie de la seconde couche de semi-conducteur présente une irrégularité dont on contrôle la cote (2) pour qu'elle soit au plus de 8 nm. 3 Transistor selon la revendication 1 ou 2, caractérisé en ce que la région à semi-conducteur encastrée (5) est du premier type de conductivité (n). 4 - Transistor selon l'une quelconque des revendications 1, 2 et 3, caractérisé en ce que la première couche de semi-conducteur (1, 1A) est du second type de conductivité (p). - Transistor selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la première électrode est une électrode de source et la seconde électrode est une électrode de drain. 6 - Transistor selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la première couche de semi-conducteur (1A) comprend une région (la) qui fonctionne en site à effet getter. 7 - Transistor selon la revendication 6, caractérisé en ce que la première couche de semi- conducteur (1A) comprend une couche de semi-conducteur monocristalline (1, lb) et une couche de semi-conducteur polycristalline (la) ayant le même type de conductivité que la couche de semi-conducteur monocristalline, la couche de semi-conducteur polycristalline (la) étant disposée comme région fonctionnant en site à effet getter. 8 - Transistor selon l'une quelconque des revendications 1 à 7, caractérisé en ce que la région à semi-conducteur encastrée est située au-dessous de l'électrode de grille. 9 - Transistor à effet de champ du type à grille isolée, comprenant: - une première couche de semi-conducteur (1A, 17) ayant une concentration élevée en impuretés et 18 2731841 comportant une région (la) qui fonctionne en site à effet getter; - une seconde couche de semi-conducteur (2, 6) d'un premier type de conductivité (n), disposée sur la première couche de semi- conducteur et ayant une faible concentration en impuretés; - une région à puits (8, 9) d'un second type de conductivité (p), formée partiellement à la surface (7) de la seconde couche de semi-conducteur; - une région à semi-conducteur en surface (10) du premier type de conductivité, formée partiellement dans la région à puits, dans laquelle une région à canal est définie à la surface de la région à puits entre la seconde couche de semi-conducteur et la région à semi-conducteur en surface; - une électrode de grille (12) disposée, en correspondance avec au moins ladite région à canal, sur la surface de la région à puits, un film d'isolation de grille (11) étant interposé entre elles; - une région à semi-conducteur encastrée (5) formée par l'implantation d'ions d'impuretés diffusés de façon à être disposée au droit d'une interface, ou dans le voisinage de celle-ci, entre les première et seconde couches de semi-conducteur avec une concentration élevée en impuretés; - une première électrode (14) en contact avec au moins la région à semi-conducteur en surface; et - une seconde électrode (15) en contact avec la première couche de semi- conducteur, 10 Transistor selon la revendication 9, dans lequel la première couche de semi-conducteur (1A, 17) comprend une couche de semi-conducteur monocristalline (1, lb) et une couche de semi-conducteur polycristalline (la) ayant le même type de conductivité que la couche de semi-conducteur monocristalline, la couche de semi-conducteur polycristalline (la) étant disposée en région fonctionnant comme site à effet getter. 19 2731841 11 - Transistor selon la revendication 9 ou , dans lequel la région à semi-conducteur encastrée (5) est du premier type de conductivité (n). 12 - Transistor selon l'une quelconque des revendications 9, 10 et 11, dans lequel la première couche de semi-conducteur (lA, 17) est du second type de conductivité (p). 13 - Transistor selon l'une quelconque des revendications 9 à 12, dans lequel la première électrode est une électrode de source et la seconde électrode est une électrode de drain. 14 - Procédé pour fabriquer un transistor à effet de champ du type à grille isolée, caractérisé en ce qu'il comprend les étapes consistant à: préparer un substrat de semi-conducteur (1, 2, 1A); - former une région de diffusion (5) dans le substrat de semi-conducteur sous atmosphère oxydante par un procédé de diffusion thermique; - former une couche de semi-conducteur (6) d'un premier type de conductivité sur le substrat de semi-conducteur par un procédé de croissance épitaxiale après la formation de la région de diffusion, d'o il résulte que la région de diffusion devient une région encastrée; - aplatir la surface (7) de la couche de semi-conducteur; et - former au droit de la surface aplatie de la couche de semi-conducteur une structure de transistor à effet de champ du type à grille isolée. - Procédé pour fabriquer un transistor à effet de champ du type à grille isolée, comprenant les étapes consistant à: - préparer un substrat de semi-conducteur (1, 2); - former une région de diffusion (5) dans le substrat de semi-conducteur sous atmosphère oxydante par un procédé de diffusion thermique; 2731841 - aplatir la surface du substrat de semi- conducteur (2) après la formation de la région de diffusion; - former une couche de semi-conducteur (6) d'un premier type de conductivité sur la surface aplatie du substrat de semi-conducteur, d'o il résulte que la région de diffusion devient une région encastrée; et - former à la surface de la couche de semi- conducteur une structure de transistor à effet de champ du type à grille isolée. 16 - Procédé pour fabriquer un transistor à effet de champ du type à grille isolée, caractérisé en ce qu'il comprend les étapes consistant à: préparer un substrat de semi-conducteur (1, 2); - former un film en verre au phosphosilicate (19) sur le substrat de semi-conducteur par un procédé de déposition en phase gazeuse par procédé chimique, et exécuter un traitement thermique afin de former une région de diffusion du phosphore (5) dans le substrat de semi- conducteur; - former une couche de semi-conducteur (6) d'un premier type de conductivité sur le substrat de semi-conducteur après la formation de la région de diffusion du phosphore; et - former à la surface de la couche de semi- conducteur une structure de transistor à effet de champ du type à grille isolée. 17 - Procédé selon l'une quelconque des revendications 14 à 16, caractérisé en ce que l'étape de préparation du substrat de semi-conducteur comprend la préparation d'un substrat de semi-conducteur (1A) soumis à un traitement à effet getter. 18 - Procédé pour fabriquer un transistor à effet de champ du type à grille isolée, caractérisé en ce qu'il comprend les étapes consistant à: préparer un substrat de semi-conducteur (lA, 17), qui est soumis à un traitement à effet getter; 21 2731841 - placer des impuretés de dopage dans le substrat de semi- conducteur par un procédé d'implantation ionique et diffuser les impuretés implantées par un traitement thermique afin de former une région de diffusion (5); former une couche de semi-conducteur (6) d'un premier type de conductivité sur le substrat de semi-conducteur après la formation de la région de diffusion; et - former à la surface de la couche de semi- conducteur une structure de transistor à effet de champ du type à grille isolée. 19 - Procédé selon la revendication 17 ou 18, dans lequel l'étape de préparation d'un substrat de semi-conducteur comprend la formation d'une couche de semi-conducteur polycristalline (la) sur un substrat de semi-conducteur monocristallin (1), et le laminage d'un autre substrat de semi-conducteur monocristallin (lb) sur la couche polycristalline, d'o il résulte qu'une couche de semi-conducteur polycristalline est utilisée comme site à effet getter. - Procédé selon l'une quelconque des revendications 14 à 19, caractérisé en ce que l'étape de formation d'une structure de transistor à effet de champ du type à grille isolée comprend les étapes consistant a: - former un film d'isolation de grille (11) et une électrode de grille (12) sur la surface (7) de la couche de semi-conducteur (6); - former un région à puits (8, 9) d'un second type de conductivité et une région à source (10) du premier type de conductivité à la surface de la couche de semi-conducteur; - former une électrode de source (14) en contact avec au moins la région à source; et former une électrode de drain (15) sur la surface arrière du substrat de semi-conducteur (1).