Brevet FR2725307A1 — publié le 19960405

CCMPOSANT SEM4ICON'UCTEUR D'ALIMENTATION, DE RECIRCULATION ET DE DÉMAGNÉETISATION D'UNE CHARGE SELFIQUE La présente invention vise à la réalisation d'un composant monolithique assurant les fonctions d'alimentation, de recirculation et de démagnétisation d'une charge selfique par une technologie spécifique utilisée pour la fabrication de transistors MOS verticaux de puissance. On va d'abord rappeler, en relation avec la figure 1, la configuration habituelle d'un circuit d'alimentation, de recirculation et de démagnétisation d'une charge selfique et, ensuite, en relation avec la figure 2, les principales caracté- ristiques d'une technologie de fabrication de transistors de puissance verticaux. La figure 1 représente la configuration classique d'un circuit d'alimentation, de recirculation et de démagnétisation d'une charge selfique. Dans cette figure, la charge L est15 connectée entre une alimentation continue Voc et la masse par l'intermédiaire d'un interrupteur Sl. Aux bornes de la charge L sont disposés en série une diode D1 et un interrupteur S2. Une diode zener DZ est en parallèle sur 1 'interrupteur S2. On distingue dans ce circuit trois phases de fonction- nement: - une phase d'excitation pendant laquelle l'interrup- teur Sl est fermé et o l'état de l'interrupteur S2 est indif- férent; pendant cette phase, un courant d'alimentation circule dans la charge L; - une phase de recirculation au cours de laquelle l'interrupteur S1 est ouvert et l'interrupteur S2 est fermé; pendant cette phase, l'énergie stockée dans la charge L recir- cule sous forme d'un courant passant par cette charge, la diode D1 et l'interrupteur S2; et - une phase de démagnétisation au cours de laquelle les interrupteurs Sl et S2 sont ouverts; pendant cette phase, le courant continue à recirculer par la diode D1 et la diode zener DZ jusqu'à démagrnétisation complète de la charge induc- tive. La figure 2 illustre la technologie dans laquelle la demanderesse souhaite réaliser un circuit assurant les fonctions de oelui illustré en figure 1. Cette technologie permet de fabriquer des circuits comprenant des transistors MOS verticaux (VDMOS) et des caissons logiques dans lesquels peuvent être incorporés divers circuits logiques MOS. Cette technologie se caractérise par le fait qu'elle est très simple et comporte un nombre minimum d'étapes de traitement et notamment d'étapes de masquage et de diffusion. La figure 2 représente de façon très schématique l'allure de composants de puissance réalisables dans la techno- logie considérée. La partie gauche de la figure représente des cellules d'un transistor VDMOS et la partie droite un transistor NPN vertical. Dans cette technologie, on part d'un substrat ccm- prenant une couche 10 de type N formée par épitaxie sur une plaquette de silicium monocristallin 11 de type N+. Dans une première étape de dopage, on forme des régions de type P destinées à former, d'une part, des caissons logiques (non représentés) dans lesquels seront réalisés les circuits logiques du caomposant, d'autre part, par exemple, des régions de base 12 de transistors NPN verticaux telles que celle représentée dans la partie droite de la figure 2. Dans une deuxième étape de dopage, on forme des régions P+ à niveau de dopage suffisamment élevé pour obtenir un contact ohmique avec des métallisations. On forme ainsi des régions 13 qui en figure 2 orrespondent à une région de reprise de contact de souroe du VDMOS et à une région de reprise de contact de base pour le transistor bipolaire. Dans les figures, ces régions à niveau de dopage élevé sont symbolisées par le fait qu'elles sont plus profondes. Ensuite, on forme de façon classique, par exemple par oxydation, dépôt de silicium polycristallin, gravure et réoxyda- tion, les grilles 15 des transistors VDMOS et d'autres transis- tors non représentés dans la partie logique du circuit. Dans une troisième étape de dopage (avant la susdite étape de réoxydation) on forme des régions de type P faiblement dopées, masquées par la grille des transistors VDMDS, à la périphérie supérieure desquelles se développent les régions de canal du transistor VDMOS. Dans une quatrième étape de dopage on réalise des régions de type N fortement dopé. On forme ainsi des régions de source 17 du transistor de puissance et des régions d'émetteur 18 des transistors bipolaires, ainsi que diverses régions (non représentées) de source et de drain des transistors logiques et de reprise de contact avec le substrat. Enfin, on forme des métallisations de source, de drain, de base, de collecteur et d'émetteur aux endroits appro- priés sur la surfaoe du substrat. Ces métallisations ne portent pas de référence dans la figure, pas plus que les régions d'oxyde déposées pour isoler des portions superficielles du composant. Les métallisations (ou couches de silicium polycris- tallin) sont désigrnées par des hachures. La faoe arrière du substrat est uniformément revêtue d'une métallisation Ml. On prévoit aussi éventuellement des étapes de dopage supplémentaires au niveau des composants formés dans la partie logique, par exemple une étape de formation de canal pour des transistors MOS déplétés. On ne décrira pas le fonctionnement d'un transistor VUtOS qui est bien connu dans la technique. On notera seulement que, bien qu'en figure 2 on n'ait représenté qu'un petit nombre de cellules d'un transistor VEMOS, généralement un transistor VDMOS de puissance est constitué d'un grand nombre de oellules, par exemple 100 à plus de 1000. Si on examine à nouveau la partie entourée d'un cadre en pointillés 1 du circuit de la figure 1, on s'aperçoit que ce circuit 1 n'est pas réalisable sous forme de composant monoli- thique en utilisant la technologie simple décrite en relation avec la figure 2, notamment du fait que la faoe arrière du circuit de la figure 2 est constituée d'une couche 11 de type N fortement dopée uniformément revêtue d'une métallisation Mi. De plus, le circuit de la figure 1 présente certains inconvénients. En particulier, la présence d'une diode D1 en série avec le commutateur S2 pendant la phase de recirculation entraîne qu'une certaine chute de tension apparait aux bornes de cette diode (0,6 à 0,8 volts) en plus de la chute de tension existant inévitablement dans le caommutateur S2 réalisé sous forme d'un composant semiconducteur tel qu'un transistor VDMOS ou un transistor bipolaire NPN. Cette chute de tension est une composante majeure de la consanommation du circuit. La présente invention vise à réaliser un circuit assurant des fonctions d'alimentation d'une charge inductive, de recirculation du courant dans cette charge et de démagnétisation exempt des inconvénients susmentionnés et réalisable sous forme de composant monolithique. Pour atteindre ces objets, la présente invention pré- voit un composant semiconducteur de cnommutation d'une charge in- ductive, comprenant des première et deuxième bornes extérieures, des première et deuxième bornes de commande et un noeud de con- nexion, un transistor bipolaire vertical ayant une base, disposé entre la première borne extérieure et le noeud, un premier tran- sistor vertical entre le noeud et la deuxième borne extérieure, une diode zener et un deuxième transistor vertical connectés en parallèle entre la base et le noeud. Selon un mode de réalisation de la présente invention, les premier et deuxième transistors verticaux sont des transis- tors MOS. Selon un mode de réalisation de la présente invention, le composant comprend un transistor MOS latéral dont la grille reçoit une troisième tension de commande et dont la source et le drain sont respectivement connectés à la deuxième borne exté- rieure et à la base du transistor bipolaire. Selon un mode de réalisation de la présente invention, le composant comprend, du côté de la surface supérieure d'un substrat de type N dont la face arrière est revêtue d'une région de type N fortement dopée et d'une métallisation, des cellules d'un premier transistor MOS vertical dont la source est reliée à la deuxième borne extérieure et la grille à la première tension de commande, des cellules d'un deuxième transistor MDS vertical dont la grille reçoit une tension de commande, une région de base et une région d'émetteur d'un transistor bipolaire verti- cal, la région d'émetteur étant connectée à la première borne extérieure et la région de base étant reliée à la source des cellules du deuxième transistor MOS vertical, un caisson de type P relié à la région de base du transistor bipolaire vertical, et une région de cathode de type N formée dans le caisson de type P. constituant avec le matériau du caisson une diode zener, et reliée au potentiel du substrat. Selon un mode de réalisation de la présente invention, le composant comprend, du côté de la surface supérieure d'un substrat de type N dont la face arrière est revêtue d'une région de type N fortement dopée et d'une métallisation, une région de base et une région d'émetteur d'un premier transistor bipolaire vertical, la région d'émetteur étant connectée à la deuxième borne extérieure, une région de base et une région d'émetteur d'un deuxième transistor bipolaire vertical, une région de base et une région d'émetteur d'un troisième transistor bipolaire vertical, la région d'émetteur étant connectée à la première borne extérieure et la région de base étant reliée à la région d'émetteur du deuxième transistor bipolaire, un caisson de type P relié à la région de base du troisième transistor bipolaire vertical, et une région de cathode de type N formée dans le caisson de type P. onstituant avec le matériau du caisson une diode zener, et reliée au potentiel du substrat. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposes en détail dans la description suivante de modes de réalisation particuliers faite à titre d'exemple non limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 illustre un circuit classique que la présente invention vise à réaliser sous forme de composant monolithique; la figure 2 représente une vue en coupe de portions d'un composant semioxnducteur pour illustrer une technologie dans laquelle la présente invention vise à réaliser un circuit assurant les fonctions du circuit de la figure 1; la figure 3 représente un circuit d'alimentation, de recirculation et de dnémagnétisation d'une charge inductive selon la présente invention; la figure 4 représente une vue en coupe schématique et simplifiée d'un composant mettant en oeuvre le circuit de la figure 3 selon la présente invention; la figure 5 représente une variante du circuit de la figure 3 dans laquelle tous les interrupteurs sont réalisés sous forme de transistors bipolaires; et la figure 6 représente une vue en coupe schématique et simplifiée d'un composant mettant en oeuvre le circuit de la figure 5. Dans le circuit de la figure 3, une charge L est connectée entre une borne d'alimentation continue positive Vcc et un noeud A du circuit qui est également relié à la masse G par l'intermédiaire d'un commutateur S1. Entre les bornes A et Vcc est disposé un transistor bipolaire T de type NPN dont 1 'émetteur est relié à la borne Vcc et le collecteur à la borne A. Entre la base B du transistor T et le noeud A est disposé un comnmutateur S3 en parallèle avec une diode zener DZ. En outre, le circuit comprend optionnellement un commutateur S4 en série avec une résistanoe Rs entre le noeud B et la masse G. Comme le circuit de la figure 1, le circuit de la fi- gure 3 est susceptible d'assurer trois phases de fonctionnement. Dans une phase d'excitation, le caommutateur S1 est fermé et un courant d'alimentation circule dans la charge L. Dans une phase de recirculation, le commutateur S1 est ouvert et le commutateur S3 est fermé. Le courant dans la charge L tend à se maintenir en circulant dans la boucle contituée ini- tialement par le caommutateur S3 et la joncticn base-émetteur du transistor T. Dès que cette boucle s'amorce, le transistor T devient passant et le courant circule dans la charge et le transistor T. Dans une phase de démagnétisation, les commutateurs Sl et S3 sont ouverts et le courant s'arrête de circuler dès que la démagnétisation de la charge est réalisée. De préférence, le commutateur S4 est fermé pendant les phases de démagnétisation, pour que, quand la circulation de caurant est interrompue dans le transistor T, le potentiel de base reste fixé. Un premier avantage du circuit illustré en figure 3 est que, pendant la phase de recirculation, la puissance consom- mée dans le circuit est plus faible que celle consommée dans le circuit de la figure 1. En effet, la chute de tension entre la borne VCC et le noeud A correspond à la chute de tension base/ émetteur du transistor bipolaire T (environ 0,7 V) plus la chute de tension rnégligeable provoquée par la circulation du courant de base dans le comanmutateur S3. Par contre, dans le circuit de la figure 1, il faut ajouter la chute de tension dans une diode en direct (de l'ordre de 0,6 à 0,8 volts) à la chute de tension dans le commutateur S2 (environ 0,4 volts pour un transistor MOS). Ainsi, la chute de tension aux bornes des éléments du composant servant à la recirculation sera environ deux fois plus faible pour un courant donné dans le cas du circuit selon la présente invention par rapport au cas du circuit de l'art antérieur. En conséquenoe, la surface des éléments du composant alloués à cette fonction pourra être environ deux fois plus faible. Un deuxième avantage du circuit illustré en figure 3 est qu'il est réalisable sous forme d'un composant semiconduc- teur monolithique fabriqué selon la technologie décrite en relation avec la figure 2. La figure 4 illustre un exemple de réalisation d'un tel composant. Le composant est réalisé dans une couche épi- taxiée 10 forméne sur un substrat 11 de type N+ revêtu d'une métallisation de face inférieure qui correspond au drain des transistors MDS verticaux et aux collecteurs des transistors bipolaires verticaux, c'est-à-dire conmme on le verra ci-après au noeud de connexion A du circuit de la figure 3. Dans la partie gauche de la figure 4, on a représenté une portion de cellule d'un transistor MDS vertical assurant la fonction de cammutateur S1. Ce transistor MS vertical comprend un caisson de canal 21 de type P associé à une région de type P plus fortement dopée 22 et une région de source 23 de type N. Une métallisation G est solidaire des régions 22 et 23 et une grille reliée à une source de tension de commande V1 est dispo- sée au-dessus de la région de canal. Un deuxième transistor M)S vertical, comprenant des régions 31, 32, 33 correspondant respectivement aux régions 21, 22, 23, constitue le commutateur S3. La métallisation de source reliée à la base B du transistor T est désignée par oette réfé- renoe. La grille est reliée à une source de tension de comnmarde V3. Le transistor bipolaire T comporte une région de base de type P 34 associée à une région plus fortement dopée 35. Une région d'émetteur 36 est formée dans la région de base 34. La région 36 est en contact avec une métallisation reliée à la source de tension Vcc. Dans une région 37 de type P solidaire d'une région plus fortement dopée 38, est formée une région 39 de type N. la région 38 est reliée par une métallisation B aux régions 32 et 35. La région 39 est reliée par une métallisation 40 à une région 41 de type N+ formée directement dans le substrat 10. Ainsi la région 39 est en relation de conduction par 1 'intermé- diaire du substrat 10 et de la couche 11 avec la métallisation de face arrière A. On obtient donc entre les régions 39 et 37 une diode zener dont la cathode est reliée à la borne A et dont l'anode est reliée à la borne B. On a donc obtenu de façon simple une structure compre- nant les composants Sl, S3, DZ et T reliés de la façon illustrée en figure 3. On notera que la diode zener DZ a une résistance série non négligeable associée à l'épaisseur du substrat 10. Toutefois, ceci ne constitue pas un inconvénient en pratique puisque la diode zener DZ n'est pas destinée à véhiculer un courant important mais seulement à provoquer éventuellement la mise en conduction du transistor bipolaire T. Ceci aussi consti- tue un avantage de la présente invention par rapport à 1' art antérieur o la diode DZ doit être dimensionnée pour tolérer le passage d'un courant non négligeable. Enfin, le commutateur S4 peut être réalisé sous forme d'un transistor MOS latéral formé dans un caisson 43 de type P disposé dans le substrat 10 et comprenant des régions de source et de drain 44 et 45. La métallisation de source est reliée à la borne G, la métallisation de drain à la borne D et la métallisa- tion de grille à une source de commande V4. La figure 5 représente une variante du circuit de la figure 3 dans laquelle tous les interrupteurs sont réalisés sous forme de transistors bipolaires. Ainsi les interrupteurs Sl et S3 de la figure 3 sont représentés sous forme de transistors NPN T1 et T3. La figure 6 représente une vue en coupe schématique et simplifiée d'un composant mettant en oeuvre le circuit de la figure 5. Dans cette figure, des couches, régions et caissons identiques à oeux de la figure 4 sont désignés par de mêmes références. En particulier les éléments de réalisation du transistor T et de la diode zener DZ sont les mêmes qu'en figure 4. Le transistor MOS latéral correspondant au commutateur S4 n'a pas été représenté mais pourrait également être prévu. Le transistor NPN T1 est réalisé sous forme verticale et comprend une région de base 51, 52 et une région d'émetteur 53. La région d'émetteur est connectée à la borne extérieure G et la région de base à la tension de commande V1. Le transistor NPN T3 est réalisé sous forme verticale et comprend une région de base 55, 56 et une région d'émetteur 57. La région d'émetteur est connectée à la borne B et la région de base à la tension de commande V3. L'homme de métier saura choisir la disposition et la surface relative des diverses régions et le nombre de cellules des transistors MOS pour satisfaire aux exigences de trans- mission de courant visées. Par ailleurs, les diverses modifica- tions usuelles apportées à la technologie considérée pourront être mises en oeuvre pour la réalisation du composant selon la présente invention. REVENDICATIONS 1. Composant semiconducteur de canmutation d'une charge inductive, caractérisé en oe qu'il comprend: des première et deuxième bornes extérieures (Vcc, G), des première et deuxième bornes de commande (Vl, V3) et un noeud de connexion (A), un transistor bipolaire vertical (T) ayant une base (B), disposé entre la première borne extérieure (Vcc) et ledit noeud (A), un premier transistor vertical (Si) entre ledit noeud (A) et la deuxième borne extérieure, et une diode zener (DZ) et un deuxième transistor vertical (S3) connectés en parallèle entre ladite base et le noeud (A). 2. Composant semiconducteur selon la revendication 1, caractérisé en ce que les premier et deuxième transistors verti- caux (S1, S3) sont des transistors MOS. 3. Composant semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre un transistor MKS latéral (S4) dont la grille reçoit une troisième tension de commande et dont la source et le drain sont respectivement coxnectés à la deuxième borne extérieure et à la base du tran- sistor bipolaire. 4. Composant semiconducteur selon la revendication 2, caractérisé en oe qu'il comprend, du côté de la surface supé- rieure d'un substrat de type N dont la face arrière est revêtue d'une région de type N fortement dopée et d'une métallisation (A): des cellules (21, 22, 23) d'un premier transistor MOS vertical dont la source est reliée à la deuxième borne exté- rieure (G) et la grille à la première tension de commande, des cellules (31, 32, 33) d'un deuxième transistor MOS vertical dont la grille reçoit une tension de counande (V3), une région de base (34, 35) et une région d'émetteur (36) d'un transistor bipolaire vertical, la région d'émetteur étant connectée à la première borne extérieure (Vcc) et la région de base étant reliée à la souroe des cellules du deuxième transistor MDS vertical, un caisson (37, 38) de type P relié à la région de base du transistor bipolaire vertical, et une région de cathode de type N (39) formée dans le caisson de type P, constituant avec le matériau du caisson une diode zener, et reliée au potentiel du substrat. 5. Composant semiconducteur selon la revendication 4, caractérisé en oe que la région de cathode (39) est reliée par une métallisation (40) à une région (41) de type N fortement dopée formée dans le substrat. 6. Composant semiconducteur selon la revendication 4, caractérisé en oe qu'il comprend un transistor MDS latéral formé dans un caisson supplémentaire (43) disposé dans le substrat, la source de ce transistor MDS latéral étant connectée à la deu- xième borne extérieure (G) et son drain à la base du transistor bipolaire. 7. Composant semiconducteur selon la revendication 1, caractérisé en oe qu'il comprend, du côté de la surface supé- rieure d'un substrat de type N dont la faoe arrière est revêtue d'une région de type N fortement dopée et d'une métallisation (A): une région de base (51, 52) et une région d'émetteur (53) d'un premier transistor bipolaire vertical (T1), la région d'émetteur étant connectée à la deuxième borne extérieure (G), une région de base (55, 56) et une région d'émetteur (57) d'un deuxième transistor bipolaire vertical (T3), une région de base (34, 35) et une région d'émetteur (36) d'un troisième transistor bipolaire vertical (T), la région d'émetteur étant connectée à la première borne extérieure (Vcc) et la région de base étant reliée à la région d'émetteur du deu- xième transistor bipolaire, un caisson (37, 38) de type P relié à la région de base du troisième transistor bipolaire vertical, et une région de cathode de type N (39) formée dans le caisson de type P. constituant avec le matériau du caisson une diode zener, et reliée au potentiel du substrat. 8. Composant semiconducteur selon la revendication 7, caractérisé en oe que la région de cathode (39) est reliée par une métallisation (40) à une région (41) de type N fortement dopée formée dans le substrat. 9. Composant semiconducteur selon la revendication 7, caractérisé en ce qu'il comprend un transistor MDS latéral formé dans un caisson supplémentaire (43) disposé dans le substrat, la source de ce transistor MOS latéral étant connectée à la deu- xième borne extérieure (G) et son drain à la base du troisième15 transistor bipolaire.