Brevet FR2729500A1 — publié le 19960719

La présente invention concerne le domaine de l'acquisition de données analogiques et de traitement de signaux à grande vitesse. Il existe des mémoires analogiques du type "à entrée rapide et sortie lente", notées mémoires FISO, permettant d'acquérir des données analogiques à un rvthme très élevé, puis de lire les données à un rvthme beaucoup plus lent. Un exemple d'une semblable mémoire analogique FISO est décrit dans le brevet des Etats-Unis d'Amérique n 4 271 488, dû à Saxe. Un autre exemple est décrit dans le brevet des Etats-Unis d'Amérique n 4 144 525, dû également à Saxe. Ces mémoires analogiques FISO ne peuvent contenir qu'une quantité limitée de données. Une fois que la mémoire est pleine, l'acquisition doit cesser, tandis que la mémoire est lue et que les données sont traitées. Par conséquent, les mémoires analogiques FISO actuellement existantes permettent l'acquisition de données à des cadences d'échantillonnage, ou cadences de "décimation" (sélection d'un échantillon parmi un certain nombre d'autres, qui est variable). A une cadence d'échantillonnage plus basse, c'est-à-dire une cadence de décimation plus élevée, un moins grand nombre de données sont acquises par unité de temps. Alors que ceci peut augmenter le temps d'enregistrement disponible, ceci a également pour effet de diminuer la largeur de bande effective des données et augmente donc la possibilité d'apparition du phénonomère de "repliement du spectre". Un système d'acquisition et de traitement de données à grande vitesse selon l'invention comporte un dispositif d'échantillonnage séquentiel, ou scrutateur, qui échantillonne un signal d'entrée à des intervalles périodiques. Les échantillons résultants sont produits sur plusieurs sorties d'échantillonnage. Ces signaux de sortie d'échantillonnage sont reçus par une matrice de processeurs, ou dispositifs de traitement, de signaux, qui, chacun, reçoivent et traitent au moins deux signaux d'entrée et produisent un signal de sortie de traitement. La première rangée de dispositifs de traitement de signaux reçoit les signaux de sortie d'échantillonnage et les traitent. Au titre d'une particularité de l'invention, les rangées suivantes de dispositifs de traitement de signaux reçoivent et traitent les signaux de sortie des dispositifs de traitement de signaux des rangées précédentes. Chaque dispositif de traitement de signaux peut déterminer lequel de ses signaux d'entrée est le plus grand et produit ce signal au titre de son signal de sortie. Selon une autre possibilité, chaque dispositif de traitement de signaux peut additionner ses signaux d'entrée et en produire la somme au titre de son signal de sortie. Plusieurs multiplicateurs peuvent être interposés entre le dispositif d'échantillonnage séquentiel et la matrice de dispositifs de traitement de signaux. On peut modifier séparément les facteurs de multiplication afin de permettre que les dispositifs de traitement de signaux d'addition prennent la moyenne des signaux et appliquent un filtrage à réponse impulsionnelle finie. Au titre d'une particularité de l'invention, toutes les données entrantes ayant la cadence d'échantillonnage maximale sont utilisées pour former le signal de sortie. Cette particularité offre l'avantage de réduire la probabilité d'un repliement du spectre. En outre, l'invention peut détecter des pics, des pointes de tension des signaux et d'autres anomalies de formes d'onde, jusqu'au plus petit intervalle d'échantillonnage, indépendamment de la cadence de décimation choisie. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: la figure 1 est un schéma fonctionnel d'un système d'acquisition de données analogiques à grande vitesse selon l'invention; la figure 2, constituée par la réunion des figures 2A et 2B, est un schéma fonctionnel partiel du circuit d'échantillonnage séquentiel représenté sur la figure 1; la figure 3 est un schéma fonctionnel du registre à décalage représenté sur la figure 2; la figure 4 est un diagramme de signaux montrant des signaux sélectionnés qui sont associés au registre à décalage des figures 2 et 3; la figure 5 est un schéma fonctionnel de l'un des circuits d'échantillonnage et de maintien à positionnement-repositionnement, qui sont représentés sur la figure 2; la figure 6 est un diagramme de signaux montrant des signaux sélectionnés qui sont associés au circuit d'échantillonnage et de maintien à positionnement-repositionnement représenté sur la figure 5; la figure 7 est un diagramme de signaux montrant des signaux sélectionnés qui sont associés au circuit d'échantillonnage séquentiel de la figure 1; la figure 8 est un schéma fonctionnel d'un premier dispositif de traitement de signaux analogiques représenté sur la figure 1; la figure 9 est un schéma fonctionnel d'un deuxième dispositif de traitement de signaux analogiques représenté sur la figure 1. On se reporte aux dessins et tout d'abord à la figure 1. Un système d'acquisition de données à grande vitesse 20 comprend un circuit d'échantillonnage séquentiel 22, un dispositif de traitement de signaux analogiques 24 et un circuit d'horloge 26. Le circuit d'horloge 26 fournit un signal d'horloge périodique CLOCK au circuit d'échantillonnage séquentiel et au dispositif de traitement de signaux analogiques. Le système 20 d'acquisition de données à grande vitesse reçoit un signal d'entrée analogique INPUT, échantillonne celui-ci à intervalles réguliers, et produit les signaux d'échantillonnage résultants Ao0 à Agg se succédant sur 100 signaux de sortie analogiques respectifs. Le signal d'échantillonnage Ai+1 correspond au signal d'entrée analogique INPUT se trouvant à un intervalle d'échantillonnage après l'échantillon du signal de sortie analogique Ai. De plus, l'échantillon A0O correspond au signal d'entrée analogique se trouvant à un intervalle après l'échantillon du signal de sortie analogiques Agg. Le circuit d'échantillonnage séquentiel 22 est décrit de façon plus détaillée ciaprès. Le dispositif 24 de traitement de signaux analogiques reçoit les signaux échantillons Ao0 à Agg et leur applique un traitement. Une détection du pic, une prise de la moyenne des signaux et un filtrage à réponse impulsionnelle finie (FIR) constituent tous des exemples de types de traitements de signaux que le dispositif 24 de traitement de signaux analogiques 24 peut effectuer. Le dispositif de traitement de signaux analogiques place les m signaux résultants B0 à Bm_1 sur m signaux de sortie de traitement respectifs. On va discuter ci-après, en liaison avec les figures 8 et 9, deux formes de mise en oeuvre d'un dispositif de traitement de signaux analogiques. Le circuit d'horloge 26 produit un signal périodique régulier à destination du circuit d'échantillonnage séquentiel 22 et du dispositif 24 de traitement de signaux analogiques. La période T du circuit d'horloge détermine l'intervalle d'échantillonnage du circuit d'échantillonnage séquentiel 22. Dans le mode de réalisation décrit à titre d'exemple, le signal d'horloge a une fréquence de MHz; par conséquent, la période T vaut 5 ns. On se reporte maintenant à la figure 2. Le circuit d'échantillonnage séquentiel 22 comporte 100 circuits d'échantillonnage et de maintien à positionnement-repositionnement (circuits SRTH) SoO à S9g qui sont disposés suivant une matrice rectangulaire de dix rangées et de dix colonnes. Ces circuits SRTH sont commandés par un registre à décalage du type recirculation à 12 bits, désigné par la référence 28, qui possèdent 12 signaux de sortie actifs à l'état bas, soit X0 à XB, et par 100 circuits retardateurs D0M à D99. On se reporte maintenant dans la figure 3. Le registre à décalage 28 comporte 12 bascules de "type D", soit FF0 à FFB disposés en série de façon que la sortie Q d'une bascule soit connectée à l'entrée D de la bascule suivante. Chaque bascule reçoit également le signal d'horloge CLOCK et un signal de repositionnement RESET. L'entrée D de la première bascule X0 reçoit un signal de démarrage START, qui est le signal de sortie inversé Q de la 10e bascule X9 via une porte NON-ET 30. Un signal d'initialisation XSTART est également appliqué à la porte NON-ET 30 via un inverseur 32. Lorsque le signal de repositionnement RESET passe au niveau "bas", les signaux de sortie Q de toutes les bascules sont repositionnés au niveau bas. Ensuite, le signal d'initialisation XSTART devient une impulsion de niveau "haut", ce qui fait également passer le signal START au niveau haut pendant un cycle d'horloge. Le flanc montant du signal d'horloge CLOCK applique, en cadence, ce niveau haut dans le signal de sortie Q de la première bascule FF0. Le signal de sortie d'inversion Q devient donc bas. Le niveau haut se propage dans le registre à décalage 28 jusqu'à ce qu'il atteigne la 10e bascule FF9,.o il est alors mis en recirculation sur l'entrée D de la première bascule FF0. Les 11e et 12e bascules FFA et FFB reçoivent à leur tour le signal de sortie de la 10e bascule. Ainsi, le registre à décalage possède dix états uniques dans lesquels un niveau logique haut recircule via les différentes bascules. Les signaux de sortie X0 à XB sont produits sur les sorties d'inversion Q des bascules FF0 à FFB. Ainsi, comme on le voit dans le reste du circuit d'échantillonnage séquentiel 22, un niveau logique bas recircule de manière cyclique dans le registre à décalage 28. L'homme de l'art aura compris qu'il serait possible d'utiliser un montage différent des composants pour réaliser le registre à décalage 28, o les signaux X0 à XB fournis au circuit d'échantillonnage séquentiel 22 sont les mêmes signaux que ceux qui recirculent de manière cyclique dans le registre à décalage. Ceci serait fonctionnellement équivalent à ce que produit le circuit représenté sur la figure 3. On se reporte maintenant à la figure 4, qui montre des signaux sélectionnés du registre à décalage 28. Lc signal dhodioge CLOCK possède une fréquence de 200 MHz; ainsi, il a une période T de S ns. Le signal de démarrage START produit un niveau logique haut sur l'entrée de la première bascule FF0, comme indiqué en 40. Sur le flanc montant suivant 42 du signal d'horloge CLOCK, le niveau haut apparaît sur la sortie Q de la première bascule FF0, et est réfléchi par une impulsion basse 44 sur la sortie d'inversion Q, comme représenté au niveau de la référence 42 sur le signal Xo. Ce niveau bas se propage dans les bascules avec chaque flanc montant du signal d'horloge jusqu'à ce qu'il atteigne X9, o il est renvoyé à la première bascule. Ainsi, chacun des signaux de sortie XO à XB du registre à décalage 28 cst au niveau haut pendant 45 ns, puis au niveau bas pendant 5 ns. Apres que le niveau bas a recirculé une fois dans les signaux de sortie Xo à X9 du registre à décalage, les signaux de sortie XA et XB des llé et 12c bascules FFA et FFB, respectivement, reproduisent les signaux de sortie X1 et X2 des première et deuxième bascules FFO et FF1. On revient à la figure 2. Chacun des circuits retardateurs Do à Dg9 présente un retard de 0,5 ns. Les circuits retardateurs sont disposés en série sous la forme de 10 chaînes ayant 10 circuits retardateurs chacune. Chaque chaînc de circuits retardateurs reçoit un signal de sortie respectif X0 à X9 de la part du registre à décalage 28. Seules les première, cinquième, sixième et dixième chaînes de circuits retardateurs sont présentées sur la figure 2. Les chaînes de circuits retardateurs jouent le rôle de lignes à retard à prises et retardent pogrssivement les signaux de sortie X0 à X9 du registre à décalage, ce qui donne des signaux de "capture" retardés X0O à Xgg, qui sont fournis comme signal de commande aux circuits SRTH S00 à Sà9. Pour que le traitement des signaux ait lieu de manière sensée, il faut que ces signaux retardateurs soient étalonnés de manière à produire des résultats cohérents. De préférence, les circuits retardateurs ont un étalonnage de type matériel permettant d'ajuster leurs retards à exactement 0,5 ns. Un autre mode de réalisation d'un système d'échantillonnagc séquentiel st décrit dans les Etats-Unis d'Amérique n 5 144 525, de Saxe et al., auquel on pourra se reporter à titre de référence. Chacune des cinq premières colonnes des circuits SRTH SOO à S49 possède une porte NON-ET respective GO à G4, qui reçoit un signal de sortie X6 de la part du registre à décalage 28 et un signal id'nitialisafion INIT, résultant en des signaux de "libération" respectifs R0 à R4. Seules les première et cinquième portes NON-ET Go et G4 sont représentées sur la figure 2. Les signaux dc libération R0 à R4 sont fournis, au titre d'un autre signal d'entrée de commande, à leurs colonnes respectives de circuits SRTH SO0 à S49. De la même façon, chacune des colonnes, allant de la sixième à la dixième, des circuits SRTH S50 à S99 possède une porte ET respective G5 à G9 qui reçoit le signal de sortie XB du registre à décalage 28 et le signal d'initialisation IN1T, résultant en signaux de libération respectifs R5 à Rg9. Seules les sixième et dixième portes ET G5 et G9 sont représentées sur la figure 2. Les signaux de libération R5 à Rg sont foumrnis, au titre d'un autre signal d'entrée de commande, à leurs colonnes respectives de circuits SRTH S50 à S99. Chaque circuit SRTH S0O à S99 reçoit le signal d'entrée analogique INPUT. On se reporte maintenant à la figure 5, o l'on voit que le premier circuit SRTH So0 comprend deux éléments de circuit, à savoir une bascule S-R (à positionnement-repositionnement) 50 et un circuit d'échantillonnagc et de maintien (T/H) 52. La bascule S-R 50 peut être composée de deux portes NI couplées en croix, ce qui constitue un type bien connu de bascule S-R. L'entrée R de la bascule S-R reçoit le signal de capture X00. L'cntréc S reçoit le signal de libération Ro. Le signal résultant CoO obtenu sur la sortie Q est foumrni, au titre de signal de commande C0O, au circuit d'échantillonnagc et de maintien 52. La sortie d'inversion Q n'est pas utilisée. Le circuit d'échantillonnage et de maintien 52 reçoit le signal de commande Co0 et le signal d'entrée analogique INPUT. Lorsque le signal de commande est au niveau "haut", une valeur analogique interne, se trouvant à l'intérieur du circuit d'échantillonnage et de maintien 52, suit le signal d'entrée analogique INPUT. Lorsque le signal de commande CO> passe au niveau "bas", la valeur analogique interne se transfere au signal de sortie Ao0. Le signal de sortie Ao00 reste alors constant, jusqu'à ce qu'une autre valeur analogique interne lui soit transférée à la prochaine occasion o le signal de commande Coo devient bas. Chacun des 100 circuits SRTH SO0 à S99 est identique au circuit SRTH représenté sur la figure 5. Chaque circuit SRTH reçoit le signal d'entrée analogique INPUT. Chaque circuit SRTH reçoit également un signal de capture Xij respectif et un signal de libération Ri respecfif, o i et j re ntnt respectivement la colonne et la rangée des circuits SRTH. On passe maintenant à la figure 6, qui montre des signaux sélcctionnés dans le circuit d'échantillonnage s&équentiel 22 et, spécialement, le premier circuit SRTH SO0. Le signal d'horloge CLOCK apparaît comme fournissant une réféencc aux positionnements temporels relatifs. Le signal X0 venant du registre à décalage 28 est retardé de 0,5 ns par le circuit retardateur D00, cc qui donne le signal de capture Xo0. Le signal d'initialisation INIT est normalement au niveau haut" si bien que le signal de libération R correspond au signal X6 venant du registre à décalage 28. Le signal de commande CO0 passe au niveau 'bas", en 60, en réponse au passage, en 61, du signal de capture Xo0 au niveau 'bas" et revient au nivcau 'haut", en 62, en réponse au passage, en 63, du signal de libération R0 au niveau 'bas". Ainsi, le circuit d'échantillonnage et de maintien 52 (figure 5) maintient constant son signal de sortie AM_ en réponsec au fait que le signal de capture XO0O passe au niveau 'bas". On se reporte maintenant aux figures 2 et 7, qui montrent le signal d'horlogeCLOCK, des signaux de sortie Xi sélectionnés du registre à décalage 28 et des signaux Cij de commande SRTH sélectionnés. Le premier signal de sortie X0 du registre à décalage 28 effectue, en 70, une transition du niveau haut au niveau bas. Cette transition se propage vers le bas dans la première colonne de circuits retardateurs D0! à Dog, ce qui entraîne le fait que les signaux de capture X soit 0,5 ns. Le dixième signal de commande Coq passe au niveau bas en 78, soit 5 ns après que le premier signal de sortie X0 du registre à décalage est passé au niveau bas, en 70. Toutefois, ceci a lieu à l'instant o le deuxième signal de sortie X1 du registre à décalage passe au niveau bas, en- 80. Le signal de commande C10 passe au niveau bas, en 82, un laps de temps de 0,5 ns après celui- ci. Les signaux de commande restants Cll à C49 des cinq premières colonnes de circuits SRTH Sll à S49 font successivement une transition au niveau bas, la transition de C49 étant représentée en 84. Comme on peut le voir sur la figure 2, les cinq premières colonnes de circuits SRTH SO0 à S49 reçoivent des signaux de libération identiques R0 à R4 résultant de la combinaison logique "OU" du signal d'initialisation INrT actif bas et du septième signal de sortie X6 du registre à décalage 28. Ainsi, les signaux de commande CoO à C49 des cinq premières colonnes de circuits SRTH passent tous au niveau haut au même instant 88, qui correspond au passage à l'état bas, en 86, du signal temporel X6. Les cinq dernières colonnes de circuits SRTH S50 à S99 fonctionnent de la mrme manière que les cinq premières colonnes de circuits SRTH SO0 à S49, ci-dessus décrites. Leurs signaux de commande respectifs C50 à C99 font successivement une transition à l'état bas, les transitions 92 et 94 des signaux de commande C50 et C99 étant représentés sur la figure 7. Les cinq dernières colonnes de circuits SRTH S50 à S99 reçoivent des signaux de libération identiques R5 à R9 résultant de la combinaison logique 'OU' du signal d'initialisation INIT actif bas et du douzième signal de sortie XB du registre à décalage 28. Ainsi, les signaux de commande C50 à C99 associés aux cinq dernières colonnes de circuits SRTH passent tous au niveau bas au même instant 96, en correspondance avec le passage au niveau bas, en 98, du signal temporel XB. - Conmme décrit ci-dessus, le circuit d'échantillonnage séquentiel 22 échantillonne le signal d'entrée INPUT à intervalles de 0,5 ns et produit les échantillons résultants dans l'ordre de succession sur les sorties Ao0 à Ax des civrcuits SRTH. Les cinq premières colomnnes de sorties Aoe à A49 des circuits SRTH sont validées entre le moment o les signaux correspondants sont échantillonnés et le moment o leurs signaux de conmmande respectifs Co à C49 passent au niveau haut, en 88. De même, les cinq dernières colonnes de sorties A50 à Agg de circuits SRTH sont validées entre le moment o les signaux correspondants sont échantillonnés et celui o leurs signaux de commande respectifs C50 à C99 passent au niveau haut, en 96. On passe maintenant à la figure 8. Le dispositif de traitement de signaux analogiques 24 comporte 110 circuits d'échantillomnnage et de maintien de détection de pic (PDTI, qui sont représentés par des cercles sur le dessin. Ces éléments PDTH sont disposés suivant une matrice et agissent à la façon d'unm dispositif de traitement fonctionnant en pipeline (on dit aussi en chevauchement) parallèle. Le dispositif de traitement de signaux analogiques 24 est en mesure d'effectuer une opération de décimation sur les signaux d'entrée au moyen des S nombres 2, 5, 10, 20, 50 et 100. Pour chaque intervalle de décimation, le signal de sortie du dispositif de traitement de signaux analogiques 24 est le pic, c'est-à-dire la valeur maximale, de tous les signaux d'entrée compris dans l'intervalle. Par exemple, lorsqu'on effectue une opération de décimation à l'aide du nombre 10, dix échantillons de 0,5 ns sont traités afin que soit trouvé le signal de pic prévalant sur le laps de temps de 5 ns. Le dispositif de traitement de signaux analogiques 24 est divisé en six régions horizontales 150 à 160, chaque région correspondant à l'un des intervalles de décimation. Les signaux associés aux croisements avec les lignes horizontales 130 à 140 formées entre les intervalles de décimation portent les données de décimation. Ainsi, les intersections des lignes de signaux et des lignes horizontales représentent les signaux de sortie B0 à Bm du dispositif de traitement de signaux analogiques représentés sur la figure 1. Les données de décimation provenant d'une région sont reçues par la région suivante. Ainsi, les données de décimation venant de la région 150 de décimation par 2 sont reçues par la région 150 de décimation par 5. De même, les données de décimation venant de la région 152 de décimation par 5 sont reçues par la région 154 de décimation par 10. Chaque région des circuits PDTH joue le rôle d'un étage de pipeline analogique de sorte que, dès que le pipeline est plein, des données sont envoyées à l'extérieur de chaque sortie de décimation à chaque cadMncement d'lhoge du pipeline. Le dispositif de traitement de signaux analogiques 24 produit simultanément toutes les cadences de sortie de décimation. Chaque circuit PDTH reçoit deux signaux d'entrée analogiques et un signal de commande de cadencement dhrloge. Lorsque le signal de commande est au niveau bas, une mémoire analogique interne suit le plus grand de ces deux signaux d'entrée analogique. Lorsque le signal de commande effectue une transition au niveau haut, la valeur de la mémoire analogique interne est transférée à la sortie du circuit PDTH, qui maintient cette valeur. Comme représenté sur la figure 8, les 50 circuits PDTH de la région 150 de décimation par 2 reçoivent les 100 signaux de sortie Aoe à Agg des circuits SRTH Soo à S99. Le signal de commande COO du premier circuit SRTH S0O sert également de signal de commande de cadencement d'horloge vis- à-vis des circuits PDTH se trouvant du côté gauche de la ligne en trait interrompu 104. Le signal de commande C50 relatif au premier circuit SRTH S50 de la sixième colonne sert également de signal de commande de cadncement d'horloge pour les circuits PDTH se trouvant à droite de la ligne en trait interrompu 104. On peut également voir, sur la figure 8, 46 éléments de stockage maîtreesclave analogiques 110 à 122. Chaque élément de stockage reçoit un signal d'entrée analogique et un signal de commande. Le signal d'entrée est transféré à l'élément maître pendant que le signal de commande est au niveau bas. Le signal présent sur l'élément maître est transféré à la sortie lorsque le signal de commande effectue une transition au niveau haut. Les éléments de stockage 110, 112, 118 et 120 font fonction d'élément retardateur à un seul cycle, ce qui maintient synchronisée la donnée qui se déplace entre la région 154 de décimation par 10 et la région 158 de décimation par 50. Ainsi, les éléments de stockage 110 et 112 se trouvant du côté gauche de la ligne en trait interrompu 104 utilisent comme signal de commande le signal de commande CoO. De même, les éléments de stockage 118 et 120 se trouvant du côté droit de la ligne en trait interrompu 104 utilisent comme signal de commande le signal de commande C50. De même, les éléments de stockage 122 et 124 maintiennent synchronisée la donnée qui se déplace entre des sorties SRTH sélectionnées A04, A05, A14, A15, A24, A25... et des sorties PDTH sélectionnés de la région 152 de décimation par 5. Les éléments de stockage 122 se trouvant du côté gauche de la ligne en trait interrompu 104 utilisent comme signal de commande le signal de commande Co0. De même, les éléments de stockage 124 se trouvant du côté droit de la ligne en trait interrompu 104 utilisent comme signal de commande le signal de commande C50. Les éléments de stockage 114 et 116 sont utilisés pour syn iser des données qui coupent la ligne en trait interrompu 104. Puisque leurs signaux de sortie sont lus par des circuits PDTH se trouvant du côté droit de la ligne en trait interrompu 104, ils utilisent comme signal de commande le signal de commande C50. Dès que le dispositif de traitement de signaux analogiques 24 a été cadencé sur un certain nombre de cycles, une donnée ayant subi la décimation et la détection de pic sort de chacune des régions 150 à 160 du pipeline. La donnée continue de sortir de chacune des régions aussi longtemps que le signal d'horloge continue d'exister. Si on le souhaite, on peut stocker cette donnée dans une matrice de mémorisation analogique, comme cela a été fait dans d'autres dispositifs du type à entrée rapide et sortie lente. Puisque tous les trains de données de décimation sont disponibles pendant toute la durée o le dispositif de traitement de signaux analogiques est cadencé par le signal d'horloge, on peut utiliser un simple multiplexeur pour diriger les trains d'échantillons voulus sur les colonnes appropriées d'une matrice de mémorisation analogique configurée sous la fornme d'un tampon circulaire (non représenté). Des compteurs de rangée pourraient être utilisés pour déterminer le moment o il faut arrêter d'acquérir des données. Les données acquises pourraient ensuite lues et utilisées comme souhaitées. Selon une autre possibilité, les données pourraient être stockées dans un tampon circulaire (non représente) et un déclenchement externe pourrait commander la fin de l'acquisition des données. On se reporte maintenant à la figure 9. L'architecture représenté ci- dessus pour un dispositif de traitement de signaux analogiques 24 en liaison avec la détection de pic et la décimation sur la figure 8 peut être légèrement modifiée pour effectuer une prise de moyenne de bloc ou un filtrage à réponsc impulsiormelle finie (FIR) avec la decimation. Un tel dispositif de traitement de signaux analogiques 224 possède 100 éléments de circuit se répartissant en six régions 250 à 260 et interconnectés de la manière ci-dessus indiquée. Dans ce cas, les cercles représentent des circuits additionneus analogiques cadencés. Les circuits additionneurs reçoivent deux signaux analogiques et un signal d'horloge. Lorsque le signal d'horloge passe au niveau bas, la somme des deux signaud'entrée analogiques se mémorisent dans un circuit maître interne. Lorsque le signal d'horloge passe au niveau haut, le contenu du circuit maître est envoyé en sortie. Ce mode de réalisation d'un dispositif de traitement de signaux analogiques 224 demande 100 multiplicateurs analogiques 270, par exemple d'um pour chaque sortie A00 à Agg du circuit d'échantillonnage séquentiel 22. Les multiplicateurs 270 multiplient les signaux de sortie du circuit d'écntillonnag avant de les fournir à la première région 250 de circuits additionneurs. Pour effectuer une décimation par n avec une prise de moyenne de bloc, on ajoute ensemble des groupes adjacents de n signaux échantillons et on divise par n. Ainsi, Bi = cA[5i] + c.A[5i+1] + c.A[5i+2] +... + c. A[5i+(n-1)] o c est l'inverse de n, et A[i] est le ième signal échantillon parmi les signaux échantillons Ao0 à Agg. Chacun des multiplicateurs 270 multiplie par c les signaux échantillons. Les signaux de sortie Bi sont fournis par la région de division par n du dispositif de traitement de signaux analogiques 224. Par exemple, si n vaut 10, alors c vaut 0,1, et il existe 10 sorties B0 à B9 pour le dispositif de traitement de signaux analogiques 224. Chacun des multiplicateurs analogiques 270 multiplie par 0,1 les signaux échantillons AO0 à Agg. Les signaux de sortie B0 à B9 du dispositif de traitement de signaux analogiques sont les signaux qui sortent de la région 254 de décimation par 10, c'est-à-dire les signaux qui coupent la ligne horizontale 234. Pour effectuer la décimation par n ainsi qu'un filtrage FIR, les multiplicateurs 270 multiplient les signaux échantillons Ao0 à Agg par des coefficients de filtre FIR. Ainsi, Bi = c[0]A45[i] + c[1].A[5i+1] + c[2].,A5i+2] +... + c[n-1].A[5i+(n-1)] o c[k] est le kemc coefficient de filtre FIR relatif à un filtre FIR du nme ordre, et A[i] est le ième signal échantillon des signaux échantillons AoO à Agg99. Chacun des multiplicateurs 270 multiplie les signaux échantillons respectifs par le coefficient FIR respectif. Le signal de sortie Bi sort de la région de division par n du dispositif de traitement de signaux analogiques 224. Par exemple, si n vaut 10, il y a alors dix coefficients différents de filtrage FIR, à savoir c[0] à c[9]. Les multiplicateurs 270 fournissent ces facteurs de multiplication aux signaux échantillons AO0 à Agg99 en groupes de dix. Ainsi, le premier signal de sortie Bo est déterminé selon la formule suivante: BO = c[0].A0 + c[1].A0 + c[2].A02 + c[3].A03 + c[4].A04 + c[5].A05 + c[6].A06 + c[7].A horizontale 234. Les dispositifs de traitement de signaux des figures 8 et 9 ne doivent pas nécecssairement s'exclurent mutuellement. Dans un mode de réalisation préféré, les éléments PDTH maître-esclave de la figure 8 pourraient être appariés aux éléments additionneurs analogiques de la figure 9. Les multiplicateurs 270 prcéderaient la première région 250 d'éléments. En fonction du type de traitement de signaux que souhaite l'utilisateur, on ferait commuter à la matrice l'un ou l'autre type de dispositif de traitement de signaux. Les multiplicateurs 270 pourraient être réglés de façon à multiplier par 1 dans le cas o ils ne sont pas nxcssaires. Pour permettre l'obtention de résultats significatifs, il faut que les éléments analogiques du système d'acquisition et de traitement de données à grande vitesse contiennent des moyens permettant de compenser les erreus. Ces erreurs pourraient comprendre des erreurs de gains, de décalage, de linéarité et d'autres erreurs. Les techniques et les circuits permettant de réaliser ces corrections sont bien connus dans la technique. Souvent, on utilise des circuits différentiels, par opposition à des circuits asymétriques. Le mode de réalisation décrit ci-dessus utilise un registre à décalage lent 28 et des circuits retardateurs rapides Do( à D99 pour maîtriser le positionnement temporel de l'acquisition du signal d'entrée NPFUT. D'autres procédés ont été utilisés dans des FISO et pourraient être utilisés pour tirer avantage de l'invention. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des systèmes dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Système (20) d'acquisition de données à grande vitesse destiné à acquérir un signal analogique d'entrée (INPUI) et à effectuer un traitement sur le signal, caractérisé en ce qu'il comprend: (a) tm dispositif d'échantillonnage séquentiel (22) recevant le signal analogique d'entrée (INPU) et échantillonnant celui-ci à des intervalles périodiques de façon qu'il en résulte une succession d'échantillons (A00 à Agg); et (b) une pluralité de premiers dispositifs de traitement de signaux (150, 250), chacun desdits premiers dispositifs de traitement de signaux recevant et traitant au moins deux desdits échantillons (A0 à Ag9) venant dudit dispositif d'échantillomnnagc séquentiel (22), et chacun desdits premiers dispositifs de traitement de signaux (150, 250) fournissant un signal de sortie de premier dispositif de traitement respectif (B0 à Bm). 2. Système (20) d'acquisition de données à grande vitesse selon la revendication 1, caractérisé en ce qu'il comprend un deuxième dispositif de traitement de signaux (152, 252), ledit deuxième dispositif de traitement de signaux (152, 252) recevant et traitant au moins deux desdits signaux de sortie de premier dispositif de traitement (B( à Bm) et foumrnissant, en réponse, un signal de sortie de deuxième dispositif de traitement (B0 à Bn). - 3. Système (20) d'acquisition de données à grande vitesse selon la revendication 2, caractérisé en ce qu'au moins un desdits signaux de sortie de premier dispositif de traitement (B0 à Bm) et ledit signal de sortie de deuxième dispositif de traitement (B à Bm) sont disponibles simultanément au titre de signaux de sortie (B0 à Bm) dudit système d'acquisition de données à grande vitesse. 4. Système (20) d'acquisition de données à grande vitesse selon la revendication 2, caractérisé en ce que chacun desdits premiers dispositifs de traitement de signaux (150, 250) produit, au titre de signal de sortie de premier dispositif de traitement respectif (B0 à Bm), le plus grand desdits échantillons (A00 à Agg) reçus par lesdits premiers dispositifs de traitement de signaux (150, 250). 5. Système (20) d'acquisition de données à grande vitesse selon la revendication 4, caractérisé en ce que ledit deuxième dispositif de traitement de signaux (152) produit, au titre de signal de sortie de deuxième dispositif de traitement (Bo à Bm), le plus grand desdits signaux de sortie de premier dispositif de traitement (B( à Bi) reçus par ledit deuxième dispositif de traitement (152). 6. Système (20) d'acquisition de données à grande vitesse selon la revendication 1, caractérisé en ce que chacun desdits premiers dispositifs de traitement de signaux (150) produit, au titre de signal de sortie de premier dispositif de traitement respectif (B à Bm), le plus grand desdits échantillons (A00 à Agg) reçus par lesdits premiers dispositifs de traitement de signaux (150). 7. Système (20) d'acquisition de données à grande vitesse selon la revendication 1, caractérisé en ce qu'il comprend en outre une pluralité de multiplicateurs (270) recevant lesdits échantillons (Ao0 à Agg) de la part dudit circuit d'échantillonnage s&équentiel (22) et fournissant des signaux multipliés résultants auxdits premiers dispositifs de traitement de signaux (150, 250). 8. Système (20) d'acquisition de données à grande vitesse selon la revendication 7, caractérisé en ce qu'il comprend en outre un deuxième dispositif de traitement de signaux (152, 252), ledit deuxième dispositif de traitement de signaux (152, 252) recevant et traitant au moins deux desdits signaux de sortie de premier dispositif de traitement (Bo à Bm) et fournissant, en réponse, un signal de sortie de deuxième dispositif de traitement (Bo à Bm). 9. Système (20) d'acquisition de données à grande vitesse selon la revendication 8, caractérisé en ce que chacun desdits premiers dispositifs de traitement de signaux (150, 250) fournit, au titre de signal de sortie de premier dispositif de traitement respectif (B0 à Bm), la somme desdits signaux multipliés qui sont reçus par lesdits premiers dispositifs de traitement de signaux (150, 250). 10. Système (20) d'acquisition de données à grande vitesse selon la revendication 9, caractérisé en ce que ledit deuxième dispositif de traitement de signaux (152, 252) fournit, au titre de signal de sortie de deuxième dispositif de traitement (B à Bm), la somme desdits signaux de sortie de premier dispositif de traitement (B0 à Bm) reçus par ledit deuxième dispositif de traitement de signaux (152,252). 11. Système (20) d'acquisition de données à grande vitesse selon la revendication 10, caractérisé en ce que chacun desdits premiers dispositifs de traitement de signaux (250) foumrnit, au titre de signal de sortie de premier dispositif de traitement respectif (Bo à B.), la somme desdits signaux multipliés reçus par lesdits premiers dispositifs de traitement de signaux (250). 12. Système (20) d'acquisition de données à grande vitesse selon la revendication 7, caractérisé en ce que chacun desdits multiplicateurs multiplie un échantillon respectif (AoO à Agg) venant dudit dispositif d'échantillonnage par un facteur commun. 13. Système (20) d'acquisition de données à grande vitesse selon la revendication 12, caractérisé en ce que chacun desdits premiers dispositifs de traitement de signaux (250) fournit, au titre de signal de sortie de premier dispositif de traitement respectif (B0 à Bm), la somme desdits signaux multipliés reçus par lesdits premiers dispositifs de traitement de signaux (250). 14. Système (20) d'acquisition de données à grande vitesse selon la revendication 7, caractérisé en ce que chacun desdits premiers dispositifs de traitement de signaux (250) fournit, au titre de signal de premier dispositif de traitement respectif (B0 à Bm), la somme desdits signaux multiplies reçus par lesdits premiers dispositifs de traitement de signaux (250). 15. Système (20) d'acquisition de données à grande vitesse destiné à acquérir un signal analogique d'entrée (INPUT) et à effectuer un traitement sur le signal, ledit système (20) étant caractérisé en ce qu'il comprend: (a) un dispositif de positionnement temporel séquentiel (28) qui possède m sorties, ledit dispositif (28) de positionnement temporel séquentiel fournissant une pluralité de signaux de maintien' respectifs (Xo à X9) successivement sur lesdites sorties; (b) m dispositifs d'éçhantillonnage (So0 à S9) connectés auxdites sorties dudit dispositif (28) de positionnement temporal séquentiel et recevant ledit signal analogique d'entrée (INPUT chaque dispositif d'échantillonnage (So0 à S) échantillonnant ledit signal analogique d'entrée (INPUT) en réponse à la réception dudit signal de "maintien" (Xo à X9), les dispositifs d'échantillonnage (Soo à S99) produisant des signaux échantillons respectifs résultants (Aoo à Agg); et (c) un pluralité de premiers dispositifs de traitement de signaux (150, 250), chaque dispositif de traitement de signaux (150, 25O) recevant au moins deux desdits signaux échantillons respectifs (AoO à Agg), ladite pluralité de premiers dispositifs de traitement de signaux (150, 250) produisant des signaux de sortie de premier dispositif de traitement de signaux respectifs (B0 à Bm). 16. Système (20) d'acquisition de données à grande vitesse selon la revendication 15, caractérisé en ce qu'il comprend un deuxième dispositif de traitement de signaux (152, 252), ledit deuxième dispositif de traitement de signaux (152, 252) recevant et traitant au moins deux desdits signaux de sortie de premier dispositif de traitement (B0 à Bm) et fournissant, en réponse, un signal de sortie de deuxième dispositif de traitement (Bo à Bm). 17. Système (20) d'acquisition de données à grande vitesse selon la revendication 16, caractérisé en ce qu'au moins un desdits signaux de sortie de premier dispositif de traitement (B0 à Bm) et ledit signal de sortie de deuxième dispositif de traitement (B0 à Bm) sont disponibles au titre de signaux de sortie (B( à B.) dudit système (20) d'acquisition de données à grande vitesse. 18. Système (20) d'acquisition de données à grande vitesse selon la revendication 15, caractérisé en ce que ledit dispositif (28) de positionnement temporel séquentiel comporte un registre à décalage (28) possédant une pluralité de sorties (Xo-X9) connectées auxdits dispositifs d'échantillonnage (So à S99). 19. Système (20) d'acquisition de données à grande vitesse selon la revendication 18, caractérisé en ce que ledit dispositif (28) de positionnement temporel séquentiel comporte une pluralité de circuits retardateurs (Do( à D99) connectés entre lesdits sorties (Xo à X9) dudit registre à décalage (28) et lesdits dispositifs d'échantillonnage (So0 à Sà9). 20. Système (20) d'acquisition de données à grande vitesse selon la revendication 15, caractérisé en ce qu'il comprend en outre m multiplicateurs (270) disposés entre lesdits dispositifs d'échantillonnage (So0 à S99) et lesdits premiers dispositifs de traitement de signaux (150, 250), chacun desdits multiplicateurs fournissant un signal multiplié respectif à l'un desdits premiers dispositifs de traitement de signaux (150, 250). 21. Système (20) d'acquisition de données à grande vitesse selon la revendication 20, caractérisé en ce que chacun desdits premiers dispositifs de traitement de signaux (250) additionne lesdits signaux échantillons respectifs (A00 à Agg) reçus par lesdits premiers dispositifs de traitement de signaux (250). - 22. Système (20) d'acquisition de données à grande vitesse selon la revendication 15, caractérisé en ce que chacun desdits premiers dispositifs de traitement de signaux (150) additionne lesdits signaux échantillons respectifs (A0O à Agg) reçus par lesdits premiers dispositifs de traitement de signaux (150). 23. Système (20) d'acquisition de données à grande vitesse selon la revendication 15, caractérisé en ce que chacun desdits premiers dispositifs de traitement de signaux (250) détecte un pic desdits signaux d'échantillons respectifs (AOO à Agg) reçus par lesdits premiers dispositifs de traitement de signaux (250).