Brevet FR2733100A1 — publié le 19961018

DISPOSITIF SEMI-CONDUCTEUR DE PUISSANCE A PORTE MOS INTEGRE A HAUTE TENSION NEGATIVE DE NIVEAU ET FONCTIONNEMENT A SECURITE INTRINSEQUE La présente invention concerne des dispositifs semi-conducteurs de puissance à porte MOS intégrée, et plus particulièrement un nouveau circuit permettant une mise hors tension rapide d'un commutateur côté haut qui pilote une charge mise à la masse avec dissipation d'une faible puissance pour le dispositif de puissance à porte MOS. Des commutateurs côté haut utilisant un ou plusieurs dispositifs semiconducteurs de puissance à porte MOS avec des circuits de commande intégrés sont bien connus, tels que le dispositif IR6000 fabriqué par International Rectifier Corporation, le cessionnaire de la présente invention. Quand ces dispositifs pilotent une charge inductive, comme dans des applications automobiles, le dispositif de puissance à porte MOS est difficile à mettre hors tension et peut avoir à dissiper d'importantes quantités de puissance dues à un courant inductif pendant la mise hors tension. En outre, quand la masse logique du commutateur côté haut se trouve à un potentiel différent de la masse du circuit de charge, le dispositif de puissance à porte MOS peut être amené à conduire involontairement et à dissiper une forte puissance qui peut détruire le dispositif. On connaît des circuits pour éviter ces problèmes, mais de tels circuits introduisent un autre problème par lequel, si la tension de sortie se trouve au-dessous de la tension de seuil de celle d'un MOSFET (transistor MOS à effet de champ) de commande qui fixe le niveau de la porte du dispositif de puissance à porte MOS principal, le dispositif principal ne peut pas être mis sous tension sur commande. Conformément à la présente invention, un nouveau circuit est fourni pour commander un MOSFET de commande qui connecte la porte du dispositif de puissance à sa source ou à une autre électrode de puissance en réponse à un signal de mise hors tension. Un circuit de décalage de niveau couple le signal d'entrée à un circuit inverseur qui, à son tour, est couplé à la porte du MOSFET de commande pour assurer que le MOSFET de commande puisse être mis sous tension quand la tension de sortie est négative. La tension de seuil du MOSFET de commande est choisie pour être 2 2733100 inférieure à celle du dispositif de puissance et laisse passer le courant pour court-circuiter la porte du dispositif de puissance à sa source avant que le dispositif de puissance ne conduise, empêchant ainsi une mise sous tension par inadvertance du dispositif de puissance pendant le processus de mise hors tension. Une tension de mise à niveau négative supérieure peut alors être appliquée au circuit pour augmenter di/dt pendant la mise hors tension, pour écourter la durée de la mise hors tension. Il est aussi possible de mettre le dispositif de puissance sous tension à partir d'un signal de mise sous tension intentionnel par l'utilisation du circuit de décalage de niveau qui pilote le i0 dispositif à MOSFET de commande. Sur les dessins annexés: La figure 1 est un schéma de principe d'un commutateur côté haut monolithe typique de l'art antérieur qui présente une masse logique connectée à une charge ayant une masse de la charge de puissance; les figures 2a, 2b et 2c montrent le signal hors tension, la tension de charge et le courant de charge respectivement sur une base de temps commune, pour le circuit de la figure 1, avec une charge inductive; la figure 3 montre une modification connue du circuit de l'art antérieur de la figure 1 qui écourte la durée de mise hors tension sous une charge inductive et empêche une mise sous tension involontaire du dispositif semi-conducteur de puissance à porte MOS due à une tension de masse décalée; la figure 4a montre le signal de mise hors tension du circuit de la figure 3 en fonction du temps; la figure 4b montre les tensions de sortie et de porte pour le dispositif semi-conducteur de puissance à porte isolée de la figure 3 à la même échelle de temps que la figure 4a; la figure 5a montre plusieurs cycles du signal de mise hors tension dans le circuit de la figure 3 en fonction du temps; la figure 5b montre la tension de sortie du circuit de la figure 3 à la même échelle de temps que sur la figure 5a et montre comment une mise sous tension intentionnelle est empêchée; la figure 6 est un schéma de principe d'un mode de réalisation préféré de la présente invention, utilisant un circuit inverseur transistor- résistance et un circuit de décalage de niveau; 3 2733100 la figure 7a montre le signal de mise hors tension dans le circuit de la figure 6 en fonction du temps; la figure 7b montre la tension de sortie du circuit de la figure 6 en fonction du temps; la figure 8 montre un autre mode de réalisation de la présente invention dans lequel le circuit inverseur utilise des circuits CMOS. En se référant d'abord à la figure 1, elle montre un schéma de principe des principaux composants d'un commutateur côté haut réalisé dans une puce monolithe. Ainsi, un dispositif semi-conducteur de puissance à porte MOS de canal N 20 est le dispositif de puissance principal et est réalisé dans la même puce monolithe que les éléments de commande. La puce monolithe est alors logée dans un boîtier 21. Le semi-conducteur de puissance 20 est montré comme un MOSFET de puissance de canal N, mais il pourrait s'agir de tout autre type de dispositif à porte MOS, tel qu'un IGBT (transistor bipolaire à grille isolée) ou similaire. Le circuit de la figure 1 a une borne de tension d'entrée Voo 22 qui est connectée au drain du MOSFET 20 et une borne de sortie 23 connectée à la source du MOSFET 20. Les bornes 22 et 23 peuvent être des broches pour le boîtier 21, montré schématiquement par un contour en pointillés, avec une broche de masse logique 24 et une broche de signal d'entrée 25. Dans la même puce que le MOSFET 20 se trouve aussi un circuit classique de pompe de charge 26, un MOSFET de canal N de mise hors tension 27, un circuit de commande logique 28 et des circuits de protection 29 qui peuvent surveiller, par exemple, la tension, les conditions de courant et de température de la puce pour mettre hors tension le MOSFET 20 sous des conditions choisies. Une borne d'entrée 25 vers le circuit logique 28 est connectée à un microcontrôleur de l'utilisateur ou similaire, pour mettre le MOSFET sous et hors tension selon une séquence donnée ou sous certaines conditions. La borne de sortie 23 peut être connectée à une charge 30 qui est connectée à sa propre masse de puissance 31, qui doit être au même potentiel que la borne de masse logique 24. La charge 30 peut typiquement être une charge automobile ou similaire, opérationnelle à partir de la tension Vco qui dans l'application automobile serait d'environ 12 volts. La pompe de charge 26 fournit une tension à la porte du MOSFET de puissance 20 qui est de 5 à 10 4 2733100 volts supérieure à Vc pour permettre la mise sous tension du MOSFET 20. Le MOSFET auxiliaire 27 est utilisé pour mettre le MOSFET 20 hors tension en connectant sa porte à la masse quand le MOSFET 27 met sous tension. Le circuit de la figure 1 présente deux problèmes majeurs. Le premier apparaît lorsque la charge 30 est une charge inductive. En pilotant une charge inductive, la tension de sortie est mise à niveau au moment de la mise hors tension du MOSFET 20 à (-Vgs), o Vgs est la tension porte-source du MOSFET 20 pendant la conduction du courant de charge. Cette tension va o0 typiquement de 3 à 5 volts. La basse tension négative à travers l'inductance de charge pendant la mise hors tension entraîne un ratio di/dt faible pour le courant de source et il faut donc beaucoup de temps pour que le courant descende jusqu'à zéro. Cela entraîne la dissipation d'une plus forte puissance dans le MOSFET 20 et des temps de réponse longs pour la charge. Cet effet peut être observé sur les figures 2a, 2b et 2c. Ainsi, la borne d'entrée applique un signal à un instant t, au circuit logique 28 qui, à son tour, produit le signal de mise hors tension de la figure 2a (un signal haut sur la porte du MOSFET 27). Le MOSFET 27 met alors sous tension à l'instant tl sur les figures 2a, 2b et 2c, et la tension de charge (figure 2b) commence à descendre jusqu'à (-vgs). Le courant de charge descend maintenant lentement (figure 2c) jusqu'à ce qu'il atteigne zéro, à l'instant t2, et la tension de charge revient à zéro. Un deuxième problème apparaît avec le circuit de la figure 1 quand la masse de puissance 31, par exemple un châssis de voiture, est à un potentiel différent de celui de la masse logique 24. Cela peut survenir dû à des inductances parasites, à des résistances, à la corrosion, ou à un débranchement accidentel de connecteurs et similaires. Cela produit une tension de décalage, montrée schématiquement sur la figure 1 par la batterie 40. Si, suite à cette tension de décalage, la masse logique est de plus d'un seuil du MOSFET de puissance 20 au- dessus de la masse de puissance 31, le MOSFET de puissance 20 commence à conduire un courant haute tension depuis la borne vcc 22 à la masse 31, et dissipe une forte puissance dans le MOSFET 20, ce qui peut entraîner la destruction du commutateur côté haut. Les inconvénients décrits ci-dessus ont été évités en ajoutant au circuit de la figure 1 un circuit de mise à niveau adéquat comme montré sur la 2733100 figure 3. Ainsi, on ajoute entre la pompe de charge 26 et le MOSFET 20 un circuit de mise à niveau (ou écrêtage) constitué d'une résistance 50, d'une résistance 51, d'une diode de Zener 52 et d'un deuxième MOSFET de commande ou transistor 53. Le transistor 53 est conçu pour avoir une tension de seuil inférieure à celle du MOSFET de puissance 20. Cette structure connue est utilisée dans le commutateur côté haut IR6000 fabriqué par International Rectifier Corporation, le cessionnaire de cette invention. Dans le circuit de la figure 3, il est supposé que le MOSFET 20 est sous tension et que la charge 30 est activée. Si maintenant le signal hors tension pour le MOSFET 27 passe en position haute (à l'instant tl sur les figures 4a et 4b), le MOSFET 27 passe en position "SOUS TENSION". Cela décharge la porte du MOSFET 20 à la masse et le MOSFET 20 met hors tension. Si la charge 30 est inductive, ou si la masse de puissance 31 se trouve au-dessous de la masse logique 24, la tension de sortie à la borne 23 devient négative. Ainsi, comme le montre la figure 4b, la tension de source est réduite à (-Vth(53)) (la valeur négative de la tension de seuil du MOSFET 53) de sorte qu'à l'instant t2 sur la figure 4b, le transistor 53 met sous tension et relie la porte du MOSFET 2 à sa source. Il convient de noter que cela survient avant que le MOSFET 20 ne puisse commencer à laisser passer le courant parce que le MOSFET 53 a une tension de seuil inférieure au MOSFET 20. Au fur et à mesure que la tension de sortie devient plus négative, le MOSFET 20 reste hors tension parce que le MOSFET 53 est sous tension. Pendant le processus ci-dessus, la résistance 51 et la diode de Zener 52 limitent la tension porte-source du MOSFET 53 à une valeur sûre. La résistance 50 limite le courant par l'intermédiaire du MOSFET 27. La tension négative réelle (-V écrêtage) (figure 4b) atteinte par la tension de sortie dépend des conditions externes de circuit et peut être la valeur du décalage de la masse, la tension d'avalanche du MOSFET 20 ou une tension d'écrêtage interne. Cette tension peut être nettement supérieure à Vgson de la figure 2b et force donc une réduction di/dt supérieure à celle de la figure 2c et une mise hors tension plus rapide du transistor. La tension (-V écrêtage) et la réduction di/dt augmentée produite de ce fait sont aussi montrées en traits pointillés sur les figures 2b et 2c respectivement. Tandis que le circuit de l'art antérieur de la figure 3 résout les deux 6 2733100 problèmes mentionnés pour le circuit de la figure 1, il introduit un nouveau problème. Ainsi, tandis que la tension de sortie à la borne 23 se trouve au- dessous de la tension de seuil négative (-Vth) du MOSFET 53, il est impossible de mettre sous tension le MOSFET de puissance 20. Cette action est montrée sur les figures 5a et 5b. La figure Sa montre le complément du signal d'entrée, comme le signal hors tension, appliqué à la porte du MOSFET 27. Sur la figure Sa, le signal hors tension à l'instant t1 descend pour mettre hors tension le MOSFET 27 et mettre sous tension le MOSFET 20. Cependant, comme évoqué en se référant à la figure 4b, le dispositif doit attendre jusqu'à ce que la o0 charge inductive soit totalement désamorcée avant d'accepter le nouveau signal de mise sous tension à l'instant t, sur la figure 5b, et la mise sous tension ne peut pas survenir jusqu'à un certain temps après l'instant t3, par exemple à l'instant t4. Il est aussi impossible de mettre sous tension le MOSFET 20 si la masse de puissance 31 de la figure 3 est plus de la tension de seuil du MOSFET 53 au-dessous de la masse logique 24. La présente invention, comme présentée dans le circuit de la figure 6, évite le problème ci-dessus tout en maintenant les autres avantages du circuit de la figure 3. Les composants de la figure 6 qui sont identiques à ceux des figures 1 et 3, ont les mêmes numéros de référence et la même fonction. Les composants ajoutés sont des résistances 60, 61 et 62, des transistors MOSFET 63, 64, 65 et 66, un transistor bipolaire 67, et des diodes de Zener 68, 69 et 70. Les composants 60, 61, 63, 64, 65, 68 et 69 servent au décalage de niveau du MOSFET 53. Les composants 62, 66, 67 et 70 servent d'inverseur pour le signal d'entrée hors tension, référencé en V. Le nouveau circuit de la figure 6 fonctionne comme suit: Si le signal hors tension pour les transistors 66 et 27 est en position haute, le circuit fonctionne comme le circuit de la figure 3. Ainsi, le transistor 66 est sous tension et le noeud 80 est en position basse. En outre, le noeud 81 est négatif d'une quantité égale à Vb, du transistor 67 plus la tension de Zener de la diode de Zener 70. Les transistors 64 et 65 sont réalisés de façon à être identiques de sorte que le même courant circule dans des résistances identiques, 60 et 61 respectivement, de sorte que les résistances 60 et 61 sortent la même tension. Donc, le potentiel au noeud 82 est inférieur à celui au noeud 83. Puisque la porte du transistor 65 est polarisée près de sa tension de seuil Vth, le transistor 63 est polarisé au- dessous de son seuil Vth et 7 2733100 est hors tension. Parce que le transistor MOSFET 63 est hors tension, le reste du circuit fonctionne comme décrit pour la figure 3 quand le signal d'entrée ou hors tension est en position haute. Maintenant, si le signal hors tension de la figure 6 est en position basse, le MOSFET 66 est hors tension et le noeud 80 est en position haute. La diode de Zener 70 a une tension de Zener inférieure à [Vcc - Vbe(67)] de sorte que le noeud 81 est positif. Puisque les résistances 60 et 61 sortent la même tension, le noeud 82 est au-dessus du noeud 83. Puisque la porte du MOSFET est polarisée près de sa tension de seuil Vth, la porte du MOSFET 63 est polarisée au-dessus de sa tension de seuil Vth et elle laisse passer le courant. Cela met hors tension le MOSFET 53 pour permettre la mise sous tension du MOSFET de puissance 20, même si la tension de sortie est inférieure à (-Vth) du MOSFET 53, comme le montrent les figures 7a et 7b. Ainsi, sur la figure 7b, le MOSFET 20 peut être mis sous tension à l'instant t2, et ce dès que le signal d'entrée de la figure 7a descend. Donc, le principal problème introduit par le circuit de la figure 3 est évité. Le circuit de la figure 6 fournit aussi une fonction de protection supplémentaire. Ainsi, si Vcc est au-dessous de Vbe du transistor 67 plus la tension de Zener de la diode de Zener 70, le noeud 81 devient négatif chaque fois que la tension de sortie à la borne 23 devient négative. Cela maintient le MOSFET de puissance 20 hors tension chaque fois que Vc, est en position basse et la tension de sortie est négative. C'est une caractéristique de protection souhaitable. Les composants du circuit de la figure 6 peuvent être facilement mis en oeuvre avec des MOSFET de canal N et un transistor bipolaire NPN. Ainsi, le circuit peut être facilement intégré de façon monolithe. Evidemment, d'autres composants pourraient être choisis pour les fonctions décrites. Un autre mode de réalisation de l'invention est montré sur la figure 8 o les composants ayant la même structure et fonction que ceux de la figure 6 portent les mêmes numéros de référence. Le circuit inverseur de décalage recevant le signal d'entrée hors tension consiste en trois transistors MOSFET , 91 et 92. Ils agissent de telle sorte que, comme c'était le cas de la figure 6, quand l'entrée hors tension est en position basse, le noeud 81 se trouve au- dessus du potentiel de masse, et quand l'entrée hors tension est en position haute, le noeud 81 se trouve au-dessous du potentiel de masse. Par conséquent, 8 2733100 les avantages du circuit de la figure 6 sont obtenus dans le circuit de la figure 8. Bien que la présente invention ait été décrite en se référant à ses modes de réalisation spécifiques, de nombreuses autres variantes et modifications et autres utilisations sont évidentes pour les spécialistes dans l'art. 9 2733100 REVENDICATIONS 1. Circuit de commutateur côté haut ayant un dispositif semi- conducteur de puissance à porte MOS présentant des première et deuxième électrodes de puissance et une électrode de commande, un circuit d'entrée qui produit des signaux pour mettre ledit dispositif de puissance hors ou sous tension, caractérisé en ce qu'il présente un MOSFET de commande principal i0 connecté entre ladite première électrode de puissance et ladite l'électrode de commande dudit dispositif de puissance pour mettre hors tension ledit dispositif de puissance quand ledit MOSFET de commande principal met sous tension, un circuit de décalage de niveau de signal et un circuit inverseur; ledit circuit de décalage de niveau de signal étant couplé entre ledit circuit d'entrée 1 5 et ledit circuit inverseur; ledit circuit inverseur étant couplé audit MOSFET de commande principal pour mettre sous tension ledit MOSFET de commande en réponse à un signal d'entrée de mise hors tension; la tension de seuil de conduction dudit MOSFET de commande principal étant inférieure à la tension de seuil de conduction dudit dispositif semi-conducteur de puissance à porte MOS. 2. Circuit selon la revendication 1 qui est en outre caractérisé en ce qu'il inclut une borne vc connectée à ladite deuxième électrode de puissance dudit dispositif de puissance, une borne de tension de sortie connectée à ladite première électrode de puissance dudit dispositif de puissance et une borne de masse logique. 3. Circuit selon les revendications 1 ou 2 qui est en outre caractérisé en ce que ledit dispositif de puissance à porte isolée est un MOSFET de puissance. 4. Circuit selon les revendications 2 ou 3 qui est en outre caractérisé en ce que ledit dispositif de puissance et ledit MOSFET de commande sont des dispositifs de canal N qui sont intégrés dans une puce à semiconducteur commune, et dans lequel lesdits circuit inverseur et circuit de décalage sont aussi intégrés dans ladite puce à semi-conducteur commune. 5. Circuit selon les revendications 2, 3 ou 4 qui est en outre caractérisé en ce que ledit circuit inverseur comprend une résistance et un 2733100 deuxième MOSFET de commande connectés en série et ayant un noeud; une extrémité de ladite résistance étant connectée à ladite borne de masse; une extrémité dudit deuxième MOSFET étant connectée à ladite borne de tension de sortie; ledit noeud entre ladite résistance et ledit deuxième MOSFET étant connecté à la porte dudit MOSFET de commande principal. 6. Circuit selon la revendication 5 qui est en outre caractérisé en ce qu'il inclut une diode de Zener connectée entre la porte dudit deuxième MOSFET de commande et ladite borne de tension de sortie. 7. Circuit selon les revendications 2 à 6 qui est en outre caractérisé io en ce que ledit circuit de décalage comprend un premier MOSFET de décalage et un deuxième MOSFET de décalage identique et une première résistance de décalage et une deuxième résistance identique; lesdits premier et deuxième MOSFET de décalage étant connectés en série avec lesdites première et deuxième résistances de décalage respectivement; lesdits premier et deuxième i5 MOSFET de décalage étant connectés à ladite borne de sortie; ladite première résistance de décalage étant connectée à ladite borne de masse; le noeud entre lesdits premier MOSFET de décalage et première résistance de décalage étant connecté aux portes des premier et deuxième MOSFET de décalage; le noeud entre ledit deuxième MOSFET de décalage et ladite deuxième résistance de décalage étant connecté à la porte dudit deuxième MOSFET de commande; et des moyens de circuit de couplage couplant ladite deuxième résistance de décalage audit circuit d'entrée. 8. Circuit selon la revendication 7 qui est en outre caractérisé en ce que lesdits moyens de circuit de couplage incluent des moyens de MOSFET en série avec une résistance d'excursion haute connectée à ladite borne Vcc; la porte desdits moyens de MOSFET étant connectée audit circuit d'entrée; le noeud entre lesdits moyens de MOSFET et ladite résistance d'excursion haute étant connecté à la base d'un transistor bipolaire; et une diode de Zener étant connectée entre l'émetteur dudit transistor bipolaire et ladite deuxième résistance de décalage. 9. Circuit selon les revendications 2 à 8 qui est en outre caractérisé en ce qu'il inclut des troisièmes moyens de MOSFET couplés entre ladite porte dudit dispositif de puissance par l'intermédiaire d'une résistance de limitation et ladite borne de masse logique; ledit circuit d'entrée étant couplé à la porte desdits troisièmes moyens de MOSFET. il 2733100 10. Circuit selon la revendication 7, dans lequel lesdits moyens de circuit de couplage incluent des premiers moyens de MOSFET en série avec une résistance d'excursion haute qui est connectée à ladite borne vc; la porte desdits premiers moyens de MOSFET étant connectée audit circuit d'entrée; le noeud entre lesdits premiers moyens de MOSFET et ladite résistance d'excursion haute étant connecté à la base d'un transistor supérieur; et des deuxièmes moyens de MOSFET étant connectés entre l'émetteur dudit transistor bipolaire et ladite deuxième résistance de décalage; la porte dudit deuxième transistor MOSFET étant connectée à son drain.