Brevet FR2725332A1 — publié le 19960405

Titre: Boucle à phase asservie numérique emboîtée Domaine technique Cette invention concerne les dismositifs de communication en général, et plus spéc:ifquement les boucles à phase asservie numériaues. Arrière-Dlan technologique Un perte de synchronisation lors de communications dans un système de communication numerique tel un système de téléphonie sanrs cordon de deuxième génération (CT2) pose des problèmes non voulus aux utilisateurs du système. Une perte de synchronisation peut être induite par un évanouissement sélectif du signal par trajets multiples, un évanouissement uniforme, des signaux faibles, ainsi que par d'autres phénomènes de communicarion bien connus. Des fluctuations rapides du rythme des données en bande de base récupérées induites à 'a suite d'un évanouissement sélectif du signal par traets multiples sur une voie de commun-ca=ion ont été bien documentées dans les publications. Dans un système C72, les erreurs de rythme induites peuvent être commandées dans une certaine mesure oar des cc s à boucle à ohase asservie numérique (DP)-. Toutefois, dans un environnement d'évanouissement du signal par travers multiples, le rythme en bande de base peut être décalé de plus de +/-0,5 bit sans que ne se produise de fermeture de l'oeil (dégradation de la qualité du signal). Cela augmente les possibilités d'avoir un glissement de bit qui entraîne une perte de synchronisation. Lorsqu'une DPLL du premier ordre à large bande indépendante et classique est utilisée dans un environnement d'évanouissement sélectif du signal par trajets multiples, le rythme en bande de base de réception instantané peut fluctuer par rapport à une référence absolue résultant des conditions de voies variant dans le temps. Ce phénomène est illustré sur le graphe de la figure I o le rythme récupéré instantané de l'horloge récupérée à large bande 106 par rapport au rythme des données en bande de base de réception 102 est comparé à une référence 104. Le rythme récupéré 106 de la DPLL à large bande du premier ordre peut suivre de près le rythme en bande de base instantané 102 et donc suivre correctement les transitions de données reçues dans des limites d'erreur prédéterminées 108 pour couper le son. Toutefois, une fluctuation brutale du rythme en bande de base de réception instantané 102 dépassant la limite d'erreur de phase 108 au point 110 est capable de provoquer le fait que la DPLL à large bande du premier ordre suive un bit adjacent, ce qui provoque une perte de synchronisation. Dans les systèmes CT2, cela entraîne une longue interruption de communication vocale jusqu'à ce que le système se resynchronise. En utilisant une DPLL du second ordre à bande étroite indépendante et classique dans un environnement d'évanouissement sélectif du signal par trajets multiples, la DPLL à bande étroite du second ordre compense de façon indépendante le décalage de fréquence entre une partie fixe (maître) et des temporisateurs de référence dans une partie portable (esclave), ce qui permet ensuite des poursuites de rythme récupéré avec des largeurs de bande de boucle très étroites. Bien que ce mode de fonctionnement élimine les problèmes rencontrés avec la boucle à large bande du premier ordre (perte de synchronisation due à un glissement de bit), la capacité de poursuite des fluctuations de rythme de réception est très limitée. Le phénomène est illustré sur le graphe de la figure 2 o le rythme récupéré instantané de l'horloge récupéré à bande étroite 206 par rapport au rythme des données en bande de base de réception 202 est comparé à une référence 204. Le rythme en bande de base de réception instantané 202 dépasse la limite d'erreur de phase 208 aux points 210, ce qui peut provoquer de multiples petites coupures de son dues à des erreurs survenant entre la DPLL à bande étroite du second ordre et le rythme en bande de base de réception. Il y a donc une demande pour un procédé et un appareil à DPLL améliorée maintenant la synchronisation et réduisant le nombre de coupures de son dans un système rencontrant des problèmes tels que l'évanouissement du signal par trajets multiples, les signaux faibles, les interférences et l'évanouissement uniforme. Brève description des dessins La figure 1 est un graphe illustrant l'état de coupure de son d'une boucle à phase asservie numérique à large bande de l'art antérieur. La figure 2 est un graphe illustrant l'état de coupure de son d'une boucle à phase asservie numérique à bande étroite de l'art antérieur. La figure 3 est un schéma fonctionnel d'une radio selon la présente invention. La figure 4 est un schéma fonctionnel électrique d'un circuit à boucle à phase asservie numérique emboîtée selon la présente invention. La figure 5 est un chronogramme d'un circuit de l'art antérieur comparant le rythme et les signaux de données d'une boucle à phase asservie de l'art antérieur. La figure 6 est un chronogramme comparant le rythme et les signaux de données du circuit à boucle à phase asservie numérique emboîtée selon la présente invention. La figure 7 est un graphe illustrant un exemple d'état de coupure de son utilisant la boucle à phase asservie numérique emboîtée selon la présente invention. La figure 8 est un organigramme selon la présente invention. La figure 9 est un schéma fonctionnel détaillé de la boucle asservie en phase numérique emboîtée selon la présente invention. Description détaillée du mode de réalisation préféré En se référant à la figure 3, un schéma fonctionnel simplifié d'un combiné radiotéléphonique 300 comportant un circuit 302 à boucle à phase asservie numérique (DPLL) emboîtée selon la présente invention est représenté et sera décrit ici. Le combiné 300 est de préférence un combiné CT2 qui comprend un récepteur 304, une section audio 306 et une section émetteur 308 pour transmettre des signaux comprenant la voix reçue par le microphone 310. Pour une meilleure compréhension globale du protocole de communication du système CT2, on peut se reporter à une publication intitulée "Spécification d'interface radio courante devant être utilisée entre des appareils téléphoniques sans cordon dans la bande de fréquence comprise entre 864. 1 MHz (mégahertz) et 868.1 MHz", datée du 31 janvier 1994, publiée par l'Institut de Normalisation des Télécommunications Européen et incorporée ici en tant que référence. L'interface radio courante (CAI) établit un protocole de multiplexage temporel ayant des trames d'émission et de réception d'une milliseconde en alternance séparées par des segments de temps de garde. Dans un arrangement multiplexé, chaque segment d'émission/de réception comporte une voie B (64 bits) et une voie D qui contient 1 ou 2 bits avant et après la voie B. Un commutateur d'antenne 312 commute en alternance l'émetteur 308 et le récepteur 304 sur une antenne 314, selon le protocole établi. Un multiplexeur temporel (TDD) 316 est couplé à l'extrémité antérieure 304 du récepteur, à l'émetteur 308 et à la section audio 306 pour fournir un multiplexage temporel et recevoir/émettre la mise en séquence des signaux numériques. La section audio 306 est utilisée pour commander le son provenant du microphone 310 et de l'extrémité antérieure 304 du récepteur. Les sons reçus sont amplifiés par l'amplificateur 326 et dirigés vers le haut-parleur 328. Le circuit à boucle à phase asservie numérique emboîtée 302 est incorporé en tant que partie du circuit TDD 316 de sorte qu'il peut fournir un système de poursuite de données qui réduit l'impact de l'évanouissement sélectif du signal par trajets multiples sur les données récupérées. Les données reçues 318 sont envoyées au TDD 316 alors que les données transmises 320 sont envoyées du TDD 316 à la section de l'émetteur 308. Font également partie du circuit TDD 316 les registres 322 et les registres 324 qui stockent temporairement les données des voies D et B. Les registres 322 stockent des données pour le côté récepteur alors que les registres 324 stockent des données pour le côté émetteur. La ligne 327 émet un signal d'horloge récupéré du circuit à DPLL emboîtée 302 aux registres de données transmises 324 afin de synchroniser les données transmises. En se référant à présent à la figure 4, un schéma fonctionnel simplifié d'un circuit à boucle à phase asservie numérique emboîtée 400, selon la présente invention, est représenté. La DPLL à bande étroite 402 et la DPLL à large bande 404 sont incluses dans la DPLL emboitée 400. Brièvement, les deux boucles à phase asservie 402, 404 sont couplées en parallèle de façon à fonctionner et forment le circuit à boucle à phase asservie emboîtée 400. Le circuit à boucle à phase asservie emboîtée 400 comporte une PLL à bande étroite (du second ou du premier ordre) qui détecte des transitions et accumule des transitions précoces/tardives indiquant des erreurs de phase dans des transitions de données récupérées 406 lorsqu'on les compare a un signal d'horloge récupéré 410 (décrit ultérieurement). Des transitions précoces et tardives sont accumulées et comptabilisées par un compteur progressif/régressif 414 et sont comparées à un seuil. Lorsqu'un nombre suffisamment grand d'erreurs (transitions précoces/tardives) a été accumulé, un ajustement instantané est effectué par rapport à la phase d'un signal de référence 422 généré par une horloge 420, de préférence une horloge de référence numérique. Le signal d'horloge récupéré à bande étroite 410 est donc produit, et il est ensuite utilisé comme le signal d'horloge maître pour le circuit à DPLL à large bande 404, désigné également par boucle à large bande. Une transition semblable détectant une accumulation d'erreurs se produit dans la boucle à large bande 404. Une quantité maximale de déphasage est permise, de préférence inférieure à 1/2 bit, de sorte que la boucle à large bande peut fournir une poursuite de données rapide et effectuer des ajustements de phase rapides en fonction du nombre d'erreurs accumulées qui se sont produites. Le rythme de la boucle à large bande 404 est décalé et peut être ajusté plus rapidement que le rythme de la boucle à bande étroite 402. L'avantage de cela est que la boucle à large bande 404 peut être ajustée fréquemment sans que ne se pose le problème de glissement de bit car la boucle à large bande est esclave (asservie) de la boucle à bande étroite 402. Le circuit à PLL emboîtée 400 permet l'ajustement de fluctuations rapides dans les données récupérées 406 induites par la plage des retards sur la voie. En décrivant le circuit à boucle à phase asservie numérique emboîtée 400 plus en détail, les données récupérées 406 sont reçues, de préférence à un débit de 72 kilobits par seconde (kbps), aux DPLL à bande étroite et à large bande 402, 404. La DPLL à bande étroite 402 reçoit les données, de préférence sous forme binaire, au niveau du détecteur de phase 408 et détermine la phase du signal entrant par rapport à un signal d'horloge récupéré à bande étroite 410. Le détecteur de phase 408 génère ensuite un signal identifiant l'état précoce/tardif 412 des transitions entrantes, sur la base du résultat de la comparaison de phase du signal entrant 406. Ce signal de transition précoce/tardif 412 est ensuite acheminé jusqu'à un filtre à bande étroite 414 qui accumule le nombre de transitions précoces ou tardives et compare le nombre à un seuil prédéterminé. Cet accumulateur précoce/tardif est de préférence mis en oeuvre avec un compteur progressif/régressif, chaque transition précoce provoquant le comptage de façon progressive par le compteur, et chaque transition tardive provoquant le comptage de façon régressive par le compteur. Une fois que l'amplitude des transitions précoces ou tardives atteint le seuil prédéterminé, une validation d'ajustement prédéterminée est générée afin de valider un circuit d'ajustement de phase 418. La caractéristique propre d'un filtre à bande étroite 414, par rapport au filtre à large bande 432, est que son seuil prédéterminé est supérieur d'un ordre d'amplitude, ou plus, au seuil prédéterminé du filtre à large bande. L'oscillateur commandé en tension (VCO) numérique 420 est couplé au circuit d'ajustement de phase 418 et génère un signal d'horloge de référence 422 qui s'ajuste en phase, de préférence de 1/32 de bit, au moyen du circuit d'ajustement de phase 418 en réponse à ladite validation du circuit d'ajustement de phase. Le circuit d'ajustement de phase 418 fournit ensuite le signal ajusté en phase en tant que signal d'horloge récupéré à bande étroite 410. Le signal d'horloge récupéré à bande étroite 410 est renvoyé au détecteur de phase 408 o il est utilisé comme référence pour le signal d'entrée de données récupéré 406. Le signal d'horloge récupéré à bande étroite 410 est également envoyé à un multiplexeur 424, dans ce cas un multiplexeur 2:1, en tant qu'option de choix. Le multiplexeur 424 choisira la boucle à bande étroite 402 pendant l'initialisation et jusqu'à la stabilisation (c'est- à-dire l'asservissement) de la boucle à bande étroite. En se référant à présent au circuit à DPLL à boucle à large bande 404, le signal de données récupéré 406 est reçu par le détecteur de phase 426 qui détermine la phase du signal reçu par rapport à un signal d'horloge récupéré à large bande 428 (décrit ultérieurement). Le détecteur de phase 426 génère ensuite des signaux précoces/tardifs 430 sur la base de la phase du signal entrant 406. Le signal de transition précoce/tardif 430 est envoyé à un filtre (accumulateur) à large bande 432 qui accumule le nombre de transitions précoces/tardives et compare le nombre à un seuil prédéterminé. Cet accumulateur précoce/tardif est de préférence mis en oeuvre avec un compteur progressif/dégressif, chaque transition précoce provoquant le comptage de façon progressive par le compteur, et chaque transition tardive provoquant le comptage de façon régressive par le compteur. Le filtre à large bande 432 compare le nombre de transitions à un seuil prédéterminé et fournit une sortie d'ajustement 434 indiquant s'il faut accroître ou réduire une valeur de déphasage dans un circuit déphaseur 436, une fois que des transitions précoces ou tardives ont été accumulées selon un nombre prédéterminé. Le signal d'horloge récupéré à bande étroite 410 généré par la DPLL à bande étroite 402 est également acheminé vers un circuit déphaseur à DPLL à large bande 436. Le signal d'horloge récupéré à bande étroite 410 sera décalé d'une quantité prédéterminée lorsque le circuit déphaseur 436 sera validé par la sortie d'ajustement 434. Le déphasage maximal permis est de préférence fixé à 15/32 de bit et est remis à l'état initial à un déphasage de 0 après le démarrage initial et lorsqu'une qualité de signal médiocre est détectée par un détecteur de qualité de signaux 444. La sortie déphasée est renvoyée au détecteur de phase 426 en tant que signal d'horloge récupéré à large bande 428 et également envoyé à l'autre entrée du multiplexeur 424. Dans le mode de réalisation préféré, la validation d'ajustement 434 remet l'accumulateur à l'état initial et agit à la fois comme une valeur de validation et un indicateur d'accroissement qui commande les ajustements d'l/16 de bit dans les deux sens jusqu'à 15/32 de bit. La validation d'ajustement indique également le sens du décalage en se fondant sur l'état tardif ou précoce des transitions accumulées. Le signal d'horloge récupéré déphasé à large bande 428 est ensuite comparé aux données récupérées entrantes au niveau du détecteur de phase 426. Tel que mentionné précédemment, le multiplexeur 424 choisit initialement et continue de choisir la boucle à bande étroite 402 jusqu'à son asservissement. Une fois que la boucle à bande étroite 402 est stabilisée (c'est-à-dire asservie), la boucle à large bande 404 sera choisie par le multiplexeur 424. Le signal choisi, que ce soit le signal d'horloge récupéré à bande étroite 410 ou le signal d'horloge récupéré à large bande 428, est acheminé jusqu'à une porte logique, de préférence une bascule 438. La porte logique 438 cadence les signaux de données récupérés 406 en utilisant l'horloge récupérée choisie (à bande étroite ou à large bande) et génère une sortie en tant que signal de données échantillonné au bit central 440. Par conséquent, les transitions de rythme des deux boucles à phase asservie 402, 404 couplées en parallèle de façon à fonctionner sont ajustées en phase avec un signal à phase ajustée 410 agissant comme la référence ou maître pour le deuxième signal à phase ajustée 428. Pendant la période d'asservissement, la boucle à bande étroite 402 effectue un cycle d'entraînement pour corriger les disparités de fréquence entre le VCO numérique 420 et les données reçues, ce qui est requis dans le mode de réalisation préféré avant le fonctionnement en bande étroite. Il doit être noté que dans d'autres applications, dans lesquelles les tolérances entre le VCO numérique et les données récupérées sont suffisamment grandes, la période d'asservissement initiale peut ne pas être requise et l'horloge récupérée à large bande peut être directement reliée à la bascule 438. En se référant à nouveau à la figure 3, le rythme de l'émetteur, ainsi que le reste du rythme du registre de réception et d'émission, est dérivé de l'horloge récupérée à bande étroite du circuit à boucle à phase asservie numérique emboîtée tel que décrit par l'invention. Cela fournit une base de temps stable pour la voie de retour de transmission à la partie (radio) fixe, ce qui réduit les fluctuations de rythme aller- retour dans le système TDD d'un facteur d'environ 2 sur la mise en oeuvre classique de la DPLL à large bande. Les figures 5 et 6 des dessins joints comparent l'échantillonnage au bit central associé à la DPLL de l'art antérieur (à bande étroite ou à large bande) et l'échantillonnage au bit de centrage associé à la boucle à phase asservie numérique emboîtée telle que décrite par l'invention. En se référant à présent à la figure 5, un chronogramme de l'art antérieur représentant l'horloge récupérée 502, fixée de préférence à 72 kHz, des données récupérées 504 et des données échantillonnées au bit central 506 est représenté. Le débit de données récupérées 504 est de préférence fixé à 72 Kbits (36 kHz). Les transitions de données récupérées, qui peuvent présenter une instabilité significative induite par la voie radio, sont comparées en phase au front descendant du signal d'horloge récupéré 502. La transition est déterminée comme étant précoce ou tardive par rapport au front descendant du signal d'horloge 502. Dans ce cas, le bit 0 du signal de données récupérées 504 a une première transition d'accroissement après le front descendant 503 de l'horloge récupérée 502 et se produit donc dans une fenêtre tardive. La transition suivante du signal de données récupérées 504 (bit 0) se produit avant le front descendant suivant de l'horloge récupérée 502 et est donc considérée comme étant une transition précoce. La transition suivante se produisant à la fin du bit 1 des données récupérées 504 est considérée comme étant précoce lorsque sa phase est comparée au front descendant du signal d'horloge récupéré 502. Lorsqu'une transition se produit, le détecteur de phase génère un signal de sortie élevé ou bas en fonction de la fenêtre (précoce ou tardive) dans laquelle tombe la transition reçue. Le signal de sortie du détecteur de phase est ensuite généralement couplé à un filtre/accumulateur tel que décrit précédemment. Puis les données récupérées 504 sont échantillonnées au bit central par rapport au flanc avant de l'horloge récupérée 502 ce qui entraîne l'apparition de données échantillonnées au bit central 506. Par exemple, le flanc avant 508 de l'horloge 502 s'aligne avec le milieu du bit 0 des données récupérées 504. Des transitions sur le signal de données échantillonné au bit central qui en résulte 506 ne se produisent que sur les flancs avant de l'horloge récupérée 502, ce qui entraîne un signal clair de 72 kbits convenant au traitement par une logique numérique de détection ultérieure. En se référant à présent à la figure 6, un ensemble de chronogrammes associés à la boucle à phase asservie numérique emboîtée tel que décrit par l'invention est représenté. Le premier signal d'horloge à 72 kHz 602 est semblable à celui du signal de l'art antérieur à la différence qu'il est généré dans un mode à bande étroite. Puis, un deuxième signal d'horloge à 72 kHz 604 est généré à partir d'une boucle à large bande avec un décalage permis légèrement inférieur à +/-1/2 bit à partir du premier signal d'horloge à 72 kHz 602. Le signal d'horloge récupéré à bande étroite 602 est considéré comme le maître et le signal d'horloge récupéré à large bande 604 est considéré comme l'esclave. Le front descendant du deuxième signal d'horloge récupéré 604 est utilisé pour comparer en phase les données récupérées 606. Les données échantillonnées au bit central 608 sont générées en cadençant les données récupérées 606 en utilisant le flanc avant du deuxième signal d'horloge récupéré 604. La transition 601 est utilisée comme la première position de l'échantillon au bit central pour le bit 0, l'échantillon suivant au bit central apparaît en 605. Le flanc avant du signal d'horloge récupéré à large bande se produit après le flanc avant du signal d'horloge récupéré à bande étroite et est donc en retard de moins d'1/2 bit dans cet exemple. La première transition du bit 0 de données récupérées est comparée au front descendant 603 de l'horloge récupérée à large bande et est considérée comme étant une transition tardive. La transition suivante de données récupérées du bit 0 se produit avant le front descendant et est considérée comme une transition précoce. Toutes les comparaisons des données récupérées 606 sont effectuées par rapport au deuxième signal d'horloge récupéré 604 une fois que la boucle à bande étroite a été asservie tel que décrit précédemment. La différence entre les chronogrammes des figures et 6 est l'ajout du deuxième signal de boucle à large bande couplé à 72 kHz, qui peut être décalé et ajusté plus rapidement que le rythme de la boucle à bande étroite. C'est un avantage principal, puisque la boucle à large bande peut être ajustée fréquemment sans que se pose le problème de poursuite sur le bit adjacent, car la boucle à large bande est rendue esclave dans 1/2 bit de la boucle à bande étroite. Ces signaux d'horloge récupérés 602, 604 représentent les signaux d'horloge récupérés 410 et 428 du schéma fonctionnel de la figure 4. Les données échantillonnées au bit central 608 représentent le signal de données au bit central 440 de la figure 4. Le rythme récupéré de la boucle emboîtée, tel que déterminé par l'horloge récupérée à boucle à large bande à 72 kHz de la boucle à phase asservie numérique emboîtée, est responsable d'un nombre inférieur d'erreurs et donc d'un nombre inférieur de coupures de son dans le portable. Cela peut être représenté par le graphe de la figure 7 sur lequel le rythme récupéré instantané des horloges récupérées à bande étroite et à large bande par rapport au rythme de données en bande de base récupéré est illustré pour la boucle à phase asservie numérique emboîtée, tel que décrit par l'invention. La référence est représentée par la ligne 704 et le rythme d'horloge récupéré de la boucle à bande étroite est représenté par la ligne 706. La limite de l'erreur de phase 708 est fixée de préférence à +/- 0,4 bits en référence au rythme d'horloge récupéré de la boucle à large bande. Le rythme en bande de base reçu 702 est suivi de près par le rythme d'horloge récupéré de la boucle à large bande 707. Le rythme en bande de base reçu dépasse la limite de l'erreur de phase au point 712 provoquant une remise à l'état initial de la phase. Toutefois, de façon générale, moins de coupures de son, par rapport aux graphes des figures 1 et 2, se sont produites. Le graphe 700 illustre l'amélioration atteinte en utilisant la DPLL emboîtée telle que décrite par l'invention. L'avantage de la DPLL à large bande pour suivre les fluctuations de rythme en bande de base de réception est conservé tout en éliminant le problème de glissement de bit en limitant la poursuite de phase à un maximum de 15/32 de bit pour le rythme récupéré de la DPLL à bande étroite. En se référant à présent à la figure 8 des dessins joints, un organigramme 800 décrivant le procédé préféré permettant d'utiliser le circuit à boucle à phase asservie numérique emboîtée, comme décrit par l'invention, est représenté. A l'étape 802, l'échantillonnage au bit central de la DPLL à bande étroite est validé et restera validé jusqu'à l'asservissement de la DPLL à bande étroite tel que déterminé par l'étape 804. Au cours des étapes 802, l'horloge de la PLL à bande étroite est choisie par le multiplexeur pour fournir un échantillonnage au bit central. Une fois la boucle à bande étroite asservie à l'étape 804, l'échantillonnage numérique à large bande est validé en utilisant la PLL à large bande et son échantillonnage au bit central à l'étape 806. Les données reçues continueront d'être suivies en utilisant la boucle à large bande jusqu'à ce que la qualité du signal passe en dessous d'un seuil prédéterminé. Si la qualité du signal passe en dessous du seuil prédéterminé, le signal d'horloge récupéré à large bande est remis à l'état initial à un déphasage de 0 de sorte que le signal d'horloge récupéré à large bande est aligné avec le signal d'horloge récupéré à bande étroite. Cette étape est accomplie en utilisant le déphaseur 436 de la figure 4 et n'arrête pas le processus de poursuite numérique à large bande. Après une remise à l'état initial à l'étape 810, une période d'attente d'hystérésis prédéterminée est respectée avant de revérifier la qualité du signal à l'étape 808. La période d'hystérésis permet à la boucle à large bande de revenir et de s'asservir par rapport aux données récupérées en bande de base. Le déphasage de l'horloge récupérée à boucle à large bande remise à 0 la force à revenir au niveau de l'horloge à phase récupérée à bande étroite, ce qui permettra à la poursuite de recommencer. Cela permet au temps d'horloge récupéré de suivre à nouveau la phase correcte. Puisque la qualité du signal peut ne pas être immédiatement satisfaisante une fois que se produit la remise à l'état initial, l'hystérésis fournit une période d'attente pour permettre à la boucle à large bande de se réaligner avec les données reçues. Si la qualité du signal reste médiocre, cette boucle des étapes 812 à 808 continue jusqu'à ce qu'une liaison de communication se termine entre un combiné et une base. En se référant à la figure 9, un schéma fonctionnel détaillé du mode de réalisation préféré d'une boucle à phase asservie numérique emboîtée 900, selon la présente invention, est représenté. Une description du fonctionnement de la PLL 900 commence avec un signal d'entrée de données de réception 902 provenant du récepteur de fréquences radio entrant dans la boucle à bande étroite. Le signal de données de réception est de préférence un signal de données strictement limité à 72 kbits/s dérivé d'un démodulateur de récepteur (non représenté). Le signal de données de réception 902 est appliqué au détecteur de transition 904, qui échantillonne des données reçues de préférence suivant une limite de 1/32 de bit et détecte si la transition s'est ou non produite. Les transitions enregistrées sont ensuite appliquées au détecteur de phase 906 pour comparer leur phase à celle d'un signal d'horloge récupéré à bande étroite 938 de préférence à 72 kHz. Le signal d'horloge récupéré à bande étroite 938 est dérivé d'une horloge de référence 934 ayant un diviseur programmable 932. L'horloge de référence 934 est de préférence de 2.304 MHz, ce qui représente 32 fois plus que la fréquence de l'horloge récupérée à 72 kHz. Le diviseur programmable 932 est mis en oeuvre avec un compteur 5 bits qui est remis à l'état initial de façon nominale après chaque 32 cycles de l'horloge de référence. La sortie du bit le plus significatif (MSB) du diviseur 932 génère un signal d'horloge 938 nominal récupéré à bande étroite, à 72 kHz et de cycle opératoire de 50%. Une impulsion sur une ligne d'entrée ajustée 928 provoquera la division par 31 ou 33 par le diviseur programmable 932, en fonction de l'état d'un signal 930 en avance/en retard, pour un cycle de l'horloge récupérée 938 à 72 kHz. Cela entraîne un avancement ou un retardement du signal d'horloge récupéré 938 d'1/32 de bit. Ces ajustements alignent les flancs avant du signal d'horloge récupéré 938 à 72 kHz sur les transitions de bit du flux de données de 72 kbits 902 qui aligne également le front descendant du signal d'horloge récupéré sur les milieux de bit du flux de données de 72 kbits. Ensuite, le signal d'horloge récupéré à bande étroite 938 est appliqué à l'inverseur 940 pour générer le signal d'échantillonnage au bit central à bande étroite 942 ayant un flanc avant aligné sur les milieux de bit 902 des données de réception. Le détecteur de phase 906 donne le résultat de la comparaison de phase entre la transition de données reçues et l'horloge récupérée 938 sur une ligne 938 précoce/tardive et fournit un signal de détection sur la ligne 910 lorsque la comparaison est terminée. La différence entre le nombre de transitions précoces ou tardives est accumulée dans un accumulateur précoce/tardif 912, qui est de préférence mis en oeuvre avec un compteur progressif/dégressif. Une sortie de signe 914 fournie par l'accumulateur précoce/tardif 912 indique si davantage de transitions précoces ou davantage de transitions tardives se sont produites pendant la période d'accumulation. La sortie de signe 914 est couplée à la paire de multiplexeurs (mux) 926 et à un circuit de correction de décalage de fréquence 916. La paire de mux 926 comprend deux multiplexeurs 2:1 qui sont tous deux commandés par un signal complet d'acquisition 924 généré par le circuit de correction du décalage de fréquence 916. Le signal complet d'acquisition 924 est une sortie générée par le circuit de correction du décalage de fréquence (FOCC) 916 qui indique quand le FOCC a terminé une séquence d'entraînement et quand il est prêt à commander l'ajustement du diviseur programmable 932 et de l'horloge récupérée 938 qui en résulte. Pendant la séquence d'entraînement, le signal complet d'acquisition 924 est faible et la paire de mux 926 couple le signe 914 à la sortie en avance/en retard 930 et couple également une fin de trame de réception (RX EOF) 920 à la sortie d'ajustement 928. Le signal de la RX EOF 920 est une sortie d'impulsion dérivée d'un compteur de bits 944 et du bloc de décodeur 946. Le compteur de bits 944 effectue un cycle de 0 à 143 bits qui traverse les encoches de transmission et d'émission de chaque trame CT2 à 144 bits et de 2 ms. A la fin de chaque fenêtre de réception, le signal d'ajustement 928 émet de fortes impulsions ce qui provoque la division, par le diviseur programmable 932, par 31 ou 33, en fonction du signe 914 de l'accumulateur précoce/tardif, pour un cycle à 72 kHz uniquement. Chaque ajustement du diviseur programmable 932 remet à l'état initial ou remet à zéro l'accumulateur précoce/tardif 912 de sorte que l'accumulateur n'accumule que les informations fondées sur l'ajustement d'horloge récupéré le plus récent. Pendant la séquence d'entraînement, l'horloge récupérée à bande étroite 938 est ajustée une fois par trame de 2 ms d'1/32 de bit afin de maintenir l'alignement avec les transitions de données reçues. La séquence d'entraînement du FOCC se produit de préférence pendant les premières 256 trames dans le MUX1 de la session de communication et n'est normalement pas requise pour le reste de la session, à moins que des conditions de voie dégradée nécessitent le rétablissement de la session. Après la séquence d'entraînement, le signal complet d'acquisition 924 est élevé, et la paire de mux 926 couple un signal de sens de fréquence (F Dir) 918 à la sortie en avance/en retard 930 et couple également une entrée d'ajustement de fréquence (F Adj) 922 à la sortie d'ajustement 928. Le signal complet d'acquisition 924 commande également un multiplexeur 986 qui fournit une entrée d'horloge 988 à une bascule 990. Lorsque le signal complet d'acquisition 924 est faible, le mux 986 couple le signal 942 d'échantillonnage au bit central à bande étroite (NARROW-CBS) à la source 988 de l'horloge de la bascule. Lorsque le signal complet d'acquisition 924 est fort, le mux 986 couple un signal 984 d'échantillonnage au bit central à large bande (WIDE- CBS) à la source 988 de l'horloge de la bascule. La bascule 990 échantillonne le signal de données de réception 902 une fois au milieu de chaque période de bit de réception, tel que déterminé par l'alignement de la source d'horloge récupérée couplée à l'entrée de l'horloge, et fournit le signal de données (CBS-DATA) 992 de 72 kbits qui en résulte à l'appareil d'état de réception (non représenté). Lorsque le FOCC 916 commence à commander l'ajustement du diviseur programmable 932, les ajustements de correction de fréquence qui asservissent la fréquence d'horloge récupérée par rapport à la fréquence de données reçues sont combinés aux ajustements de phase fondés sur l'accumulation d'erreurs de phase sur, de préférence, un minimum de 8 trames. Cet ajustement de phase limité restreint la possibilité de l'horloge récupérée à bande étroite 938 de suivre les fluctuations de rythme rapides du signal de données de réception 902 et fournit ainsi une horloge de référence hautement stable (Div par Cntr 936) pour la boucle à large bande et l'émetteur (non représenté). Le signal de données de réception 902 est également dirigé vers la boucle à large bande et acheminé vers le détecteur de transition 948 qui, comme le détecteur de transition 904, échantillonne les données reçues suivant une limite de 1/32 de bit et détecte si une transition s'est produite ou non. Les transitions enregistrées sont ensuite appliquées à un détecteur de phase 950 pour comparer leur phase à celle d'un signal d'horloge récupéré à large bande 980. Le détecteur de phase 950 donne le résultat de la comparaison de phase entre la transition de données reçues et l'horloge récupérée sur une ligne précoce/tardive 952 et génère également un signal de détection 954 pour indiquer quand la comparaison est terminée. La différence entre le nombre de transitions précoces ou tardives est accumulée dans un accumulateur précoce/tardif 956, de préférence mis en oeuvre avec un compteur progressif/dégressif. Une sortie de signe 958 de l'accumulateur précoce/tardif indique si davantage de transitions précoces ou davantage de transitions tardives se sont produites pendant la période d'accumulation. La sortie de signe 958 est dirigée vers une entrée d'accroissement/diminution (Inc/Dec) d'un compteur progressif/dégressif 970. Une sortie d'amplitude 960, également générée par l'accumulateur progressif/dégressif 956 indique combien de transitions précoces supplémentaires par rapport aux transitions tardives, ou vice-versa, se sont produites pendant la période d'accumulation. La sortie d'amplitude 960 est fournie à un comparateur 966 pour la comparer à une valeur 964 à boucle à large bande fixée par un dispositif de commande 962. Lorsque l'amplitude 960 dépasse la valeur de la boucle à large bande fixée par le dispositif de commande 962, la sortie du comparateur 968 émet une forte impulsion qui ajuste le compteur progressif/dégressif 970 dans un sens fixé par l'entrée Inc/Dec 958. Cela remet à l'état initial ou remet à zéro l'accumulateur précoce/tardif 956 de sorte que l'accumulation de transition précoce/tardive redémarre par rapport à la phase de l'horloge récupérée à large bande mise à jour. La valeur de la boucle à large bande prédéterminée 964 fixée par le dispositif de commande 962 est de préférence inférieure à 20, de sorte que si les transitions précoces dépassent de 20 les transitions tardives, ou que les transitions tardives dépassent de 20 les transitions précoces, un ajustement est effectué par rapport au compteur progressif/dégressif 970, et l'accumulateur précoce/tardif 956 est remis à zéro. Le compteur progressif/dégressif 970 est conçu pour décaler la phase de l'horloge récupérée à bande étroite de préférence d'un maximum de 15/32 de bit. Cela est effectué avec un additionneur 974 à 5 bits et un bloc de MSB d'inversion 978 couplé à la sortie 976 de l'additionneur. Une sortie 972 à 5 bits générée par le compteur progressif/dégressif 970 est fixée à une valeur de 16 pendant la remise à l'état initial, ce qui, quand on l'ajoute à la sortie 936 du compteur programmable à 5 bits (Div par Contr) à partir de la boucle à bande étroite au niveau de l'additionneur 974, fournit une sortie de l'additionneur à 5 bits 976, le MSB étant inversé par rapport à la sortie du compteur programmable 936. Le bloc 978 inverse ensuite à nouveau le MSB de la sortie de l'additionneur 976 qui fait en sorte que l'horloge récupérée à large bande 980 soit en phase avec l'horloge récupérée à bande étroite 938. Lorsque le compteur progressif/dégressif 970 passe de 16 à 17, l'horloge récupérée à large bande 980 est déphasée d'1/32 de bit par rapport à l'horloge récupérée à bande étroite 938. Le compteur 970 peut aller de 1 à 31, ce qui limite le déphasage maximal à +/- 15/32 de bit. Les ajustements par rapport au compteur 970 alignent le flanc avant du signal d'horloge récupéré à large bande et à 72 kHz 980 sur les transitions de bits dans le flux de données à 72 kbits 902, ce qui aligne également le front descendant du signal d'horloge récupéré sur les milieux de bits dans le flux de données à 72 kbits. Le signal d'horloge récupéré à large bande 980 est appliqué à l'inverseur 982 pour générer le signal 984 d'échantillon au bit central à large bande, le flanc avant étant aligné sur les milieux de bit de données de réception 902. En résumé, la boucle à large bande ajuste rapidement la phase de l'horloge récupérée pour suivre vite les fluctuations de rythme du signal de données de réception 902 et pour assurer un échantillonnage optimal au bit central, tout en assurant une protection contre le glissement de bit en restreignant l'ajustement de phase à un maximum de +/- 15/32 de bit à partir de l'horloge récupérée à bande étroite et à haute stabilité. Le circuit 971 fournit une commande de remise à l'état initial pour la boucle à large bande qui, lorsqu'elle est maintenue, force la boucle à large bande à suivre en phase la boucle à bande étroite. Pendant le temps d'entraînement de la boucle à bande étroite, la fin d'acquisition 924 est faible ce qui, quand on l'applique à l'inverseur 977 ou à la porte OU 979, remet à l'état initial le compteur progressif/dégressif 970. Après le temps d'entraînement, la fin d'acquisition est élevée, ce qui permet à la boucle à large bande de suivre les transitions de données reçues. La qualité du signal par rapport à l'horloge récupérée à large bande est évaluée sur une trame par une base de trame ayant un détecteur de qualité des signaux 973, tel que décrit dans le brevet américain couramment imposé publié sous le numéro 5 333 153, intitulé "Appareil et procédé de détection de la qualité des signaux pour une coupure optimale des sons audio" de Brown et al. et incorporé ici en tant que référence. Lorsque la qualité des signaux se dégrade et passe en dessous d'un seuil prédéterminé, le détecteur de qualité des signaux 973 fournit un signal élevé qui est appliqué à une porte ET 975. Lorsque l'entrée du masque de remise à l'état initial 991 vers la porte ET 975 est élevée, la sortie du détecteur de qualité des signaux passe par la porte OU 979 et sur la ligne de remise à l'état initial 983. Lorsque la ligne de remise a l'état initial 983 est maintenue, le compteur progressif/dégressif 970 est fixé à une valeur de 16 et le compteur d'hystérésis 981 est remis à zéro. Le compteur d'hystérésis 981 est un compteur de trame qui s'arrête à une valeur maximale de 15. La valeur du compteur d'hystérésis 981 est couplée au comparateur 987 pour être comparée à la valeur d'hystérésis 985. Lorsque la sortie du compteur d'hystérésis 981 est inférieure à la valeur d'hystérésis 985, la sortie du comparateur 989 est faible, ce qui, lorsqu'on l'applique à la porte ET 979, masque ou empêche la sortie du détecteur de qualité des signaux de maintenir le compteur progressif/dégressif 970 à l'état initial de façon continue. Ce masque de remise à l'état initial est maintenu jusqu'à ce que le compteur d'hystérésis 981 dépasse la valeur d'hystérésis 985 fixée par le dispositif de commande 962. Par conséquent, lorsqu'une trame de signaux de mauvaise qualité est détectée, la boucle à large bande est momentanément forcée à se mettre en phase avec la boucle à bande étroite et se voit assigner un nombre minimal de trames, tel que déterminé par la valeur d'hystérésis 985, pour récupérer l'alignement avec les données reçues. Le circuit de remise à l'état initial 971 ainsi que le détecteur de qualité de signaux 973 fournissent un mécanisme de réalignement rapide et empêchent la boucle à large bande de s'arrêter sur l'une des limites de déphasage. La DPLL à bande étroite peut être choisie du premier ordre ou du second ordre selon le mode de fonctionnement du dispositif de communication. Dans un système de communication CT2 classique, la norme du protocole de communication comporte quatre structures en salves principales, appelées multiplex 3 (MUX 3), multiplex 2 (MUX 2) et multiplex 1 (MUX 1) qui est en outre subdivisé en multiplex 1.4 ou 1.2 (MUX 1.4 ou MUX 1.2). Le MUX 3 est principalement utilisé pour initier une liaison de communication (établissement et rétablissement de liaison) d'un combiné à une station de base. Le MUX 2 est utilisé à la base pour l'établissement d'une liaison de communication et pour l'initiation d'une liaison depuis la station de base. Les structures en salves du MUX 1 (MUX 1.2 et MUX 1.4) sont utilisées à la base pour des communications de voix/données et pour une information de signalisation depuis le portable et la base. Une bande passante étroite du premier ordre est utilisée lorsqu'une structure de MUX2 ou MUX3 est utilisée. Dans le MUX2, une information de synchronisation est disponible dans toutes les salves de sorte que la PLL n'est pas cruciale car l'information de synchronisation fournit un alignement de la trame. Lorsqu'une structure de MUX1 est utilisée, la bande passante étroite du second ordre est validée. Puisqu'il n'y a aucune information de synchronisation présente dans une structure de MUXl, seules les transitions de données reçues sont capables d'être utilisées pour un alignement de la trame. Le fonctionnement avec la PLL emboîtée dans le MUX1 permet une poursuite rapide des fluctuations de rythme avec un potentiel réduit de glissement de bit. Alors qu'une version du matériel de la boucle à phase asservie emboîtée a été décrite, il serait évident pour un spécialiste de la technique que l'invention n'est pas limitée à la mise en oeuvre du matériel. La boucle à phase asservie emboîtée peut être effectuée par un logiciel avec des programmes qui imitent les blocs fonctionnels décrits dans le matériel. Par conséquent, la boucle à phase asservie numérique emboîtée, telle que décrit par l'invention, fournit un procédé et appareil destinés à suivre les fluctuations de rythme dans un signal radiofréquence afin d'améliorer la qualité du signal. Le circuit à boucle à phase asservie emboîtée consiste en une DPLL à large bande du premier ordre couplée en parallèle à une DPLL du second ordre à haute stabilité et à bande étroite. Cette configuration emboîtée combine les avantages d'une poursuite de données rapide en utilisant la boucle à large bande et une récupération d'horloge radioélectrique de haute stabilité en utilisant la DPLL à bande étroite. Dans un environnement de plage des retards, tel que décrit précédemment dans l'arrière-plan technologique, dans lequel le rythme de la bande de base sera décalé de +/- 0,5 bit sans que ne se produise de fermeture de l'oeil sensible, ce circuit à DPLL emboîté permet une récupération très stable d'un signal de données de déphasage tout en réduisant les possibilités de glissement de bit. Le rythme de l'émetteur radio, ainsi que les reste des rythmes de registre d'émission et de réception, est dérivé de l'horloge récupérée à DPLL du second ordre. Cela fournit une base de temps stable pour la transmission de la voie de retour à la partie fixe, qui réduit les fluctuations de rythme "aller- retour" dans un système TDD d'un facteur de 2 pour une mise en oeuvre de DPLL à large bande classique. La qualité de signal améliorée atteinte en utilisant la boucle à phase asservie numérique emboîtée telle que décrite par l'invention aide à maintenir une synchronisation et réduit les chances d'interruptions dans un système de communication. REVENDICATIONS 1. Circuit à boucle à phase asservie numérique emboîtée (DPLL) (400) ayant une entrée pour recevoir un signal de données récupéré (406) et un circuit oscillateur (420) pour fournir un signal de référence (422), le circuit à DPLL emboîtée (400) étant caractérisé par: une DPLL à bande étroite (402) couplée à l'entrée et au circuit oscillateur (420) pour générer un premier signal d'horloge récupéré (410) mis en rapport de phase avec le signal de référence et pour asservir initialement le premier signal d'horloge récupéré à la phase du signal de données récupéré (406); une DPLL à large bande (404) couplée à la DPLL à bande étroite (402) pour générer un deuxième signal d'horloge récupéré (428) mis en rapport de phase avec le premier signal d'horloge récupéré (410); un circuit logique (424) ayant une première entrée couplée à la DPLL à bande étroite (402), une deuxième entrée couplée à la DPLL à large bande (404) et une sortie, le circuit logique (424) choisissant l'un des premier (410) et deuxième (428) signaux d'horloge récupérés, le premier signal d'horloge récupéré (410) étant choisi jusqu'à ce que la DPLL à bande étroite (402) soit asservie, et le deuxième signal d'horloge récupéré (428) étant choisi une fois que la DPLL à bande étroite (402) à été asservie, le circuit logique (424) fournissant le signal d'horloge récupéré choisi à la sortie; et une porte logique (438) couplée à l'entrée pour recevoir le signal de données récupéré (406) et ayant une entrée d'horloge couplée à la sortie du circuit logique (424) pour asservir le signal de données récupéré (406) en réponse au signal d'horloge récupéré choisi. 2. DPLL emboîtée (400) selon la revendication 1, caractérisée en outre par un détecteur de qualité des signaux (444) couplé à l'entrée pour réaligner la phase du deuxième signal d'horloge récupéré (428) sur la phase du premier signal d'horloge récupéré (410) lorsque la qualité de signal du signal de données récupéré (406) passe en dessous d'un seuil prédéterminé. 3. DPLL emboîtée (400) selon la revendication 1, caractérisée en outre en ce que la DPLL à bande étroite (402) comporte un détecteur de phase (408), un accumulateur à bande étroite (414) et un ajusteur de phase (418) pour déterminer un déphasage requis par rapport au signal de référence (422) fondé sur la phase du signal de données récupéré entrant (406). 4. DPLL emboîtée (400) selon la revendication 3, caractérisée en outre en ce que la DPLL à large bande (404) comporte un détecteur de phase (426), un accumulateur à large bande (432) et un ajusteur de phase (436) pour déterminer un déphasage par rapport au premier signal d'horloge récupéré (410) fondé sur la phase du signal de données récupéré entrant (406). 5. DPLL emboîtée (400) selon la revendication 4, caractérisée en outre en ce que le détecteur de phase de la DPLL à bande étroite (408) détecte des transitions précoces et tardives dans le signal de données récupéré (406) relatif au premier signal d'horloge récupéré (410). 6. DPLL emboîtée (400) selon la revendication 5, caractérisée en outre en ce que l'accumulateur à bande étroite (414) accumule un certain nombre de transitions précoces et tardives dans le signal de données récupérées (406) et fournit une valeur d'ajustement (416) de la DPLL à bande étroite lorsque le nombre de transitions précoces et tardives dépasse un premier seuil prédéterminé, et en outre caractérisée en ce que l'ajusteur de phase (418) de la DPLL à bande étroite reçoit le signal de référence (422) et le décale de la valeur d'ajustement (416) de la DPLL à bande étroite indiquée par l'accumulateur à bande étroite (414) pour fournir le premier signal d'horloge récupéré (410). 7. DPLL emboîtée (400) selon la revendication 6, caractérisée en outre en ce que le détecteur de phase (426) de la DPLL à large bande détecte des transitions précoces et tardives dans le signal de données récupéré (406) relatif au deuxième signal d'horloge récupéré (428). 8. DPLL emboîtée (400) selon la revendication 7, caractérisée en outre en ce que l'accumulateur (432) de la DPLL à large bande accumule un certain nombre de transitions précoces et tardives dans le signal de données récupéré (406) et fournit une valeur d'ajustement (434) de la DPLL à large bande lorsque le nombre de transitions précoces et tardives dépasse un deuxième seuil prédéterminé, et dans laquelle l'ajusteur de phase (436) de la DPLL à large bande reçoit le premier signal d'horloge récupéré (410) et le décale de la valeur d'ajustement (434) de la DPLL à large bande indiquée par l'accumulateur à large bande (432) pour fournir le deuxième signal d'horloge récupéré (428). 9. DPLL emboîtée (400) selon la revendication 4, caractérisée en outre en ce que le déphasage maximal entre la première horloge récupérée (410) et la deuxième horloge récupérée (428) est de 15/32 de bit. 10. Procédé pour échantillonner au bit central des données récupérées (406) en utilisant une boucle à phase asservie numérique à bande étroite (DPLL) (402) et une boucle à phase asservie numérique à large bande (DPLL) (404), procédé caractérisé par: la réception des données récupérées (406); la génération d'un premier signal d'horloge récupéré (410) par le circuit à DPLL à bande étroite (402); l'échantillonnage au bit central des données récupérées (406) en utilisant le premier signal d'horloge récupéré (410); l'asservissement du circuit à DPLL à bande étroite (410); la génération d'un deuxième signal d'horloge récupéré (428) par la DPLL à large bande (404); la mise en rapport de phase du deuxième signal d'horloge récupéré (428) avec le premier signal d'horloge récupéré (410) jusqu'à un déphasage maximum prédéterminé; et l'échantillonnage au bit central des données récupérées (406) en utilisant le deuxième signal d'horloge récupéré (428) en réponse à l'asservissement de la DPLL à bande étroite (402).