Brevet FR2723495A1 — publié le 19960209

Dispositif de suppression d'écho entre deux voies de transmission couplées, notamment en téléphonie mains-libres. L'invention concerne le traitement d'écho entre deux voies de transmission présentant entre elles un couplage, notamment acoustique. L'invention s'applique avantageusement mais non limitativement à la suppression d'un écho acoustique dans un poste téléphonique ou autre terminal téléphonique du type mains-libres. Un tel écho est en effet produit par la réflexion sur les parois de la pièce dans laquelle est situé le téléphone mains-libres, du signal acoustique émis par le haut-parleur de ce téléphone et provenant du signal de parole du locuteur distant. Ce signal acoustique réfléchi est réémis sur la ligne téléphonique par l'intermédiaire du microphone du terminal téléphonique. Le locuteur distant entend en conséquence une deuxième fois ses propres paroles ce qui est d'autant plus désagréable que le retard apporté par la ligne de transmission est important. On connaît déjà des dispositifs de traitement d'écho, destinés à s'insérer dans le poste téléphonique entre la ligne de réception et la ligne d'émission, par exemple par la demande brevet français n 93 02 656. De tels dispositifs de traitement d'écho utilisent une technique d'identification adaptative qui réalise une annulation d'écho par soustraction d'un écho estimé à partir d'un modèle du couplage acoustique. En d'autres termes, on détermine l'écho estimé, à partir du signal reçu sur une des voies et du couplage estimé entre celles-ci, par un filtrage transversal numérique auto-adaptatif cadencé à une fréquence d'horloge prédéterminée. Cet algorithme de filtrage adaptatif est implémenté dans le domaine temporel. Cependant, bien qu'il donne des résultats satisfaisants, sa vitesse de convergence notamment peut s'avérer insuffisante dans le cas o le signal d'entrée est fortement corrélé, tel qu'un signal de parole. Aussi, a-t-il été envisagé d'utiliser des algorithmes de filtrage adaptatif dans le domaine fréquentiel à faible retard effectuant un traitement des données par blocs. Parmi les algorithmes de filtrage en blocs utilisables, on peut citer l'algorithme GMDF (Generalized Multi-Delay Adaptive Filter) bien connu de l'homme du métier. Dans l'algorithme GMDF la réduction de la charge de calcul est obtenue au moyen de la technique de convolution rapide dans le domaine fréquentiel, dite Weighted OverLap-Add (WOLA), qui est d'une complexité plus élevée. Cependant cette technique WOLA permet une mise à jour plus fréquente des coefficients du filtre adaptatif, ce qui a pour conséquence une amélioration sensible des performances tant du point de vue vitesse de convergence que du point de vue capacité de poursuite. Par conséquent l'adaptation des coefficients du filtre adaptatif se fait à une cadence supérieure à la taille des blocs (suréchantillonnage). Le facteur de suréchantillonnage cx (nombre d'adaptation des coefficients du filtre par bloc) sera attaché au nom de l'algorithme qui sera nommé GMDFoCL Une implémentation de cet algorithme sur un processeur de signal microprogrammé d'usage général a déjà été faite. Cependant, des problèmes de fonctionnement de l'algorithme en temps réel ont été rencontrés car la puissance de calcul nécessaire à l'implémentation de l'algorithme est supérieure à la puissance délivrée par un tel processeur. En outre, la très grande capacité de mémorisation nécessaire à la mise en oeuvre d'un tel algorithme, est généralement réalisée à partir de mémoires vives statiques (RAM) et conduit à des surfaces très importantes de composant. L'invention vise à apporter une solution à ce problème. Un but de l'invention est de proposer un dispositif de suppression d'écho utilisant un filtrage fréquentiel auto-adaptatif fonctionnant par blocs et de façon suréchantillonnée, qui soit industriellement réalisable et utilisable en minimisant la surface des composants mémoires nécessaires. L'invention a donc pour objet un dispositif de suppression d'écho entre deux voies de transmission couplées, à partir d'un filtrage transversal numérique fréquentiel auto-adaptatif effectué à une cadence d'horloge prédéterminée, par blocs et de façon suréchantillonné, ce dispositif comprenant: - des moyens de convolution entre un signal d'entrée reçu sur l'une des voies et la réponse impulsionnelle représentée par les coefficients du filtre pour délivrer un écho estimé, - des moyens d'annulation d'écho délivrant un signal de sortie à partir du signal reçu sur l'autre voie et de l'écho estimé, - éventuellement, des moyens de normalisation pour calculer des coefficients de normalisation à partir de la puissance du signal d'entrée, et, - des moyens d'adaptation pour adapter les coefficients de filtre à partir du signal de sortie, des coefficients de normalisation éventuels et du signal d'entrée. Selon une caractéristique générale de l'invention, les moyens de convolution, d'annulation, de normalisation et d'adaptation sont réalisés selon une architecture intégrée et dédiée et comprennent: - une unité de traitement commune comportant un opérateur de transformée de Fourier associé en entrée à une premier moyen de multiplexage commandable, et une unique partie opérative possédant deux multiplieurs associés en entrée à un deuxième moyen de multiplexage commandable et connectés en sortie aux deux entrées d'un additionneur/soustracteur, - une pluralité de lignes à retard dynamiques, commandables et rebouclables sur elles-mêmes, destinées à être sélectivement reliées aux premier et deuxième moyens de multiplexage, et, -une unité de commande logique, apte, en réponse aux impulsions du signal d'horloge, à délivrer sélectivement et séquentiellement aux différentes lignes à retard et aux premier et deuxième moyens de multiplexage une pluralité de signaux de commande de façon à faire exécuter par le dispositif, séquentiellement et dans un ordre prédéterminé, les calculs de convolution, d'annulation d'écho, de normalisation (éventuellement) et d'adaptation. Le mise en oeuvre d'un tel filtrage numérique fréquentiel auto-adaptatif sur une architecture dédiée s'avère ainsi plus efficace du point de vue rapidité de calcul et surface du circuit. Elle permet ainsi d'implanter des filtres ayant des réponses impulsionnelles longues ce qui est nécessaire dans une application de suppression d'un écho acoustique. Par ailleurs, en combinaison avec l'utilisation d'une architecture dédiée et l'emploi d'une unité de traitement commune, l'utilisation de lignes à retard dynamiques qui sont des mémoires dynamiques à accès séquentiel ne comportant pas de décodage d'adresse, très denses puisqu'elles ne comportent dans l'architecture proposée que trois transistors par point mémoire, et très rapides, permettent d'une part d'obtenir un gain en surface de l'ordre de 30% par rapport à l'utilisation de mémoires vives statiques, et d'autre part d'effectuer un cycle de lecture-écriture en une seule impulsion d'horloge ce qui est nécessaire lors de l'adaptation des coefficients du filtre, rendant ainsi possible l'utilisation des multiplieurs et des additionneurs à leur débit maximum. Les lignes à retard sont avantageusement commandables sur les fronts montants du signal d'horloge tandis que les registres de la partie opérative sont actifs au front descendant de ce signal d'horloge. Ceci permet une synchronisation correcte du fonctionnement des différents éléments du dispositif. Selon un mode de réalisation de l'invention, les moyens de convolution, d'annulation, d'adaptation comportent un premier groupe de lignes à retard communes, adressées séquentiellement. Ce premier groupe de lignes à retard comporte ainsi avantageusement: - une première ligne à retard rebouclable sur elle-même par l'intermédiaire d'un premier multiplexeur commandable et d'un premier additionneur auxiliaire relié par ailleurs à la sortie de l'additionneur/soustracteur de la partie opérative, - une deuxième ligne à retard rebouclable sur elle-même par l'intermédiaire d'un deuxième multiplexeur commandable et d'un deuxième additionneur auxiliaire relié par ailleurs à la sortie de l'additionneur/soustracteur de la partie opérative, l'une des entrées de chacun des premier et deuxième multiplexeurs étant reliée à la sortie de l'opérateur de transformée de Fourier, et la sortie de chacune des première et deuxième lignes à retard est reliée au premier moyen de multiplexage, et - une troisième ligne à retard, rebouclable sur elle-même, par l'intermédiaire d'un troisième multiplexeur commandable, dont une deuxième entrée est reliée à la sortie de l'opérateur de transformée de Fourier, et dont une troisième entrée est reliée à la sortie de l'additionneur/soustracteur de la partie opérative, la sortie de cette troisième ligne à retard étant connectée à une entrée du deuxième moyen de multiplexage de la partie opérative. Les première et deuxième lignes à retard peuvent être utilisées pour respectivement stocker les parties réelles et imaginaires de vecteurs, issues d'une transformée de Fourier directe, ou destinées à subir une transformée de Fourier inverse. Dans ce dernier cas, la troisième ligne à retard permet de stocker avantageusement le résultat de la transformée inverse. Les moyens de convolution, d'adaptation et de normalisation comportent avantageusement un deuxième groupe de lignes à retard commune. Selon un mode de réalisation de l'invention, ce deuxième groupe comporte: - une cinquième ligne à retard, rebouclable sur elle-même par l'intermédiaire d'un cinquième multiplexeur commandable dont une autre entrée est reliée à la sortie de l'opérateur de transformée de Fourier, et - une sixième ligne à retard rebouclable sur elle-même par l'intermédiaire d'un sixième multiplexeur commandable, dont une autre entrée est reliée à la sortie de l'opérateur de transformée de Fourier. Ainsi, ces cinquième et sixième lignes à retard peuvent stocker respectivement les blocs courants représentant les parties réelles et imaginaires de la transformée de Fourier des échantillons du bloc courant du signal d'entrée. A cet effet, pour stocker les 2N échantillons du signal d'entrée, il est prévu de préférence une quatrième ligne à retard, rebouclable sur ellemême par l'intermédiaire d'un quatrième multiplexeur, et dont une autre entrée est reliée à l'entrée du premier signal d'entrée. Cette quatrième ligne à retard est reliée en sortie au premier moyen de multiplexage. Si ac désigne le facteur de suréchantillonnage du filtre, et K le nombre de blocs, le dispositif comporte, selon un mode de réalisation de l'invention, a paires ordonnées de lignes à retard, dites de sauvegarde, de longueur égale au produit (K-l) par (N+l), destinées à stocker respectivement les at(K-1) blocs temporellement plus anciens de N+l valeurs chacun representant les parties réelles des signaux d'entrée correspondants, et les a(K- 1) blocs temporellement plus anciens de N+ 1 valeurs chacun représentant les parties imaginaires de ces signaux d'entrée. Par ailleurs, l'unité de commande délivre à chaque instant t=s N/a, avec s variant cycliquement de 0 à (a-1) modulo a, un signal de commande en réponse auquel des moyens de convolution relient la paire correspondante de lignes à retard au deuxième moyen de multiplexage. En outre, avant l'émission du signal de commande suivant, le bloc courant stocké dans les cinquième et sixième lignes à retard, est sauvegardé dans ladite paire correspondante de lignes à retard de sauvegarde. Les moyens de normalisation comportent avantageusement une septième ligne à retard rebouclable sur elle-même par l'intermédiaire d'un septième additionneur auxiliaire dont l'autre entrée est reliée à la sortie de l'additionneur/soustracteur de la partie opérative, la sortie de cette septième ligne à retard étant reliée à une huitième ligne à retard destinée à stocker les inverses des coefficients de normalisation. Selon un mode de réalisation de l'invention, les moyens d'adaptation comportent: - une neuvième ligne à retard rebouclable sur elle-même par l'intermédiaire d'un neuvième additionneur auxiliaire; cette neuvième ligne à retard, dont la sortie est reliée au deuxième moyen de multiplexage de la partie opérative, est destinée à stocker les parties réelles des coefficient du filtre, -une dixième ligne à retard rebouclable sur elle-même par l'intermédiaire d'un dixième additionneur auxiliaire; cette dixième ligne à retard, dont la sortie est reliée au deuxième moyen de multiplexage, est destinée à stocker les parties imaginaires des coefficients du filtre, -une onzième ligne à retard, dont l'entrée est reliée, par l'intermédiaire d'un onzième multiplexeur, à la sortie de l'opérateur de transformée de Fourier et à la sortie de l'additionneur/soustracteur, la sortie de cette onzième ligne à retard étant reliée à l'entrée du premier moyen de multiplexage de l'opérateur de transformée de Fourier et à l'autre entrée du neuvième additionneur auxiliaire de la neuvième ligne à retard, et, - une douzième ligne à retard, dont l'entrée est reliée, par l'intermédiaire d'un douzième multiplexeur, à la sortie de l'opérateur de transformée de Fourier et à la sortie de l'additionneur/soustracteur de la partie opérative, la sortie de cette douzième ligne à retard étant reliée à l'entrée du premier moyen de multiplexage de l'opérateur de transformée de Fourier et à l'autre entrée du dixième additionneur auxiliaire de la dixième ligne à retard. Les moyens d'annulation comportent avantageusement deux lignes à retard auxiliaires, rebouclées sur elles-mêmes par l'intermédiaire de deux multiplexeurs auxiliaires, dont les autres entrées respectives sont reliées à la sortie de l'additionneur/ soustracteur de la partie opérative, la sortie de l'une des lignes à retard auxiliaire étant reliée à l'un des multiplieurs de la partie opérative et la sortie de l'autre ligne à retard délivrent le signal d'erreur temporel. Les moyens d'annulation comportent par ailleurs la troisième ligne à retard, reliée au deuxième moyen de multiplexage, par un diviseur par a., tel qu'un registre à décalage. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de réalisation nullement limitatif, illustré sur des dessins annexés sur lesquels: - la figure 1 représente très schématiquement la structure fonctionnelle d'un dispositif de suppression d'écho selon l'invention, la figure 2 illustre schématiquement l'architecture dédiée du dispositif de la figure 1, - les figures 3 et 4 illustrent plus particulièrement une structure de ligne à retard dynamique du dispositif de la figure 1, - la figure 5 illustre le principe de rebouclage d'une ligne à retard sur elle-même, - la figure 6 illustre schématiquement la structure de la partie opérative du dispositif, -les figures 7 et 8 schématisent le stockage des signaux d'entrée dans les éléments de mémoire du dispositif, - les figures 9 à 11 schématisent l'évaluation de transformée de Fourier du bloc d'entrée courant et le stockage des valeurs correspondantes, - les figures 12 et 13 illustrent schématiquement la sauvegarde de blocs temporellement plus anciens nécessaires pour les opérations de convolution, - les figures 14 et 15 illustrent schématiquement la mise à jour des coefficients de normalisation, - les figures 16 à 18 schématisent l'opération de convolution du signal d'entrée avec la réponse impulsionnelle représentée par les coefficients du filtre, - les figures 19 à 23 illustrent schématiquement l'évaluation du signal d'erreur dans les domaines temporel et fréquentiel, et - les figures 24 à 26 représentent l'adaptation des coefficients du filtre. Tel qu'illustré sur la figure 1, le dispositif de traitement 1 s'insère dans le poste téléphonique entre la ligne téléphonique 2 (comportant une voie de réception 3 et d'émission 4), le haut-parleur 5 (disposé à l'extrémité de la voie de réception 3), et le microphone 6 (disposé à l'extrémité de la voie d'émission 4). Le poste téléphonique étant placé dans un local 9, le signal acoustique capté par le microphone est composé d'un signal d'écho acoustique réel 7 et/ou d'un signal de parole 8 émis par le locuteur local. Le dispositif 1 comporte un bloc de traitement 10 recevant en entrée des échantillons temporels x du signal reçu sur la voie 3 et délivrant en sortie sur la voie 4 un signal d'erreur e, à partir d'un écho estimé et du signal d reçu par le microphone 6 après passage dans un convertisseur analogique/numérique 13. Ce signal de sortie, après traitement d'écho, ne contient que le signal de parole émis par le locuteur local débarrassé de l'écho résultant de la reflexion du signal acoustique émis par le haut-parleur 5 et provenant du signal de parole prononcée par le locuteur distant. Bien entendu, un convertisseur numérique/analogique 12 est prévu entre la sortie des blocs de traitement situés sur la voie 3 et l'entrée du haut-parleur 5. La détermination de l'écho estimé y(t) s'effectue à partir d'un filtrage transversal numérique fréquentiel auto-adaptatif effectué à une cadence d'horloge prédéterminée, par bloc et de façon suréchantillonnée. Le bloc de traitement 10 comprend des moyens de convolution entre le signal d'entrée x et la réponse impulsionnelle H représentée par les coefficients du filtre, pour délivrer l'écho estimé. Il est également prévu des moyens d'annulation d'écho qui délivrent le signal de sortie à partir du signal d reçu sur l'autre voie et de l'écho estimé, ainsi que des moyens de normalisation pour calculer des coefficients de normalisation à partir de la puissance du signal d'entrée. En fait, bien que le calcul des coefficients de normalisation ne soit pas indispensable, leur utilisation permet d'améliorer les capacités de convergence de l'algorithme. En effet, un pas d'adaptation inversement proportionnel à la puissance d'entrée à la fréquence d'adaptation des coefficients du filtre (tel que décrit ci-après dans l'algorithme GMDFax) permet de compenser la dispersion énergétique du signal d'entrée. Enfmin, des moyens d'adaptation sont prévus pour adapter des coefficients du filtre à partir du signal de sortie, des coefficients de normalisation éventuels et du signal d'entrée. Bien entendu, tous ces moyens ne sont représentés que très schématiquement sur cette figure 1 et leur structure précise sera décrite plus particulièrement en référence à la figure 2. En outre, il est prévu une unité de commande logique UCL qui, en réponse à un signal d'horloge CLK va délivrer, comme on le verra plus en détail ci-après, une pluralité de signaux de commande des différents éléments du dispositif. Bien que l'invention n'y soit nullement limitée, le dispositif de suppression d'écho qui va maintenant être décrit en détail, implémente l'algorithme de filtrage connu par l'homme du métier sous la dénomination GMDFCt qui appartient à la famille des algorithmes de filtrage adaptatif en bloc. D'une façon générale, dans un algorithme du type GMDF, les coefficients du filtre sont adaptés à chaque bloc de N échantillons. La réponse impulsionnelle représentée par les coefficients du filtre est découpée en K segments (ou blocs) de N échantillons, et présente donc une longueur L=K.N. La particularité de l'algorithme (1) GMDFo vient du fait que le traitement se répète aux instants t=sR avec R=N/ct., a étant le facteur de suréchantillonnage (overlapping factor), ce qui caractérise le recouvrement sur les échantillons du signal d'entrée entre deux blocs adjacents. L'équation de convolution de cet algorithme s'écrit: K-1 YsR = F1 DsR-kN.H(k) (2) k=O YsR représente le vecteur d'écho estimé, D la transformée de Fourier d'un bloc de 2N échantillons du signal d'entrée x, H la réponse impulsionnelle représentée par les coefficients du filtre et FP1 l'opérateur de transformée de Fourier inverse. Le vecteur fréquentiel d'erreur EsR est obtenu par la formule EsR = F.f.(dsR -YsR) o f est une matrice de fenêtrage qui consiste à isoler les éléments de l'écho estimé qui correspondent à une convolution linéaire. Dans le cas qui va (3) être décrit, f est une fenêtre rectangulaire, c'est-à-dire une matrice ill diagonale de dimension 2N dont les N premiers termes sont des 1, les N suivants étant des zéros. L'opérateur F désigne l'opérateur de transformée de Fourier directe. (4) Pour tenir compte du fait que la puissance de l'entrée est inconnue et varie au cours du temps, le pas (5) d'adaptation g est pris tel que /'o T(s) 2N o T(s) est la matrice de normalisation. C'est une matrice carrée d'ordre 2N. Ses éléments peuvent être donnés par les formules: Tk(s) = '/Pk(s) (6) Pk(s + 1) = Pk(S) + (1 - y)I DsR - kN2 Dans l'équation (5) y est un facteur, dit "facteur d'oubli", permettant un lissage exponentiel de l'énergie. L'adaptation du filtre se fait selon les équations t(k)(s+ l))= / T(s)DHRiEsR 2N A(k) (s + 1) = r-k) (S + 1) H(k)(s + 1) = H(k)(s) + A(k) (S + 1) En résumé, l'algorithme GMDFat est donné par les équations: (1), (2), (3), (4), (5) et (6). Dans le cas de l'algorithme sans contrainte, r' est prise égale à la matrice identité. Dans le cas o les coefficients de normalisation ne sont pas utilisés, la matrice T(s) est égale à la matrice identité et les équations (4) et (5) sont sans objet. Le signal de sortie e, ou écho résiduel, est formé à partir des ac derniers vecteurs d'erreur temporel esr en utilisant une technique de synthèse connue par l'homme du métier sous le vocable WOLA (Weighted OverLap-Add). Plus précisément, chaque valeur de l'écho résiduel est calculée pour ca blocs successifs, la technique de synthèse spécifique utilisée ici consistant à faire la somme de ces valeurs pour obtenir la valeur finale. La figure 2 représente schématiquement l'architecture dédiée, et réalisée sous forme intégrée, du dispositif selon l'invention. D'une façon générale, ce dispositif comprend une unité de traitement commune comportant un opérateur de transformée de Fourier FFT associé en entrée à un premier moyen de multiplexage commandable MXT. Il comprend par ailleurs une unique partie opérative possédant deux multiplieurs MT1, MT2 reliés en sortie aux deux registres d'un additionneur/soustracteur ADS. Le multiplieur MT1 est associé à deux multiplexeurs MX1A et MX1B respectivement reliés en sortie aux deux registres d'entrée de ce multiplieur. D'une façon analogue, le multiplieur MT2 est associé à deux multiplexeurs MX2A et MX2B reliés en sortie aux deux registres d'entrée de ce multiplieur. En combinaison avec cette unité de traitement commune, est prévue par ailleurs, une pluralité de lignes à retard dynamiques, référencées Ll- L16 sur cette figure, commandables, et rebouclables sur elles-mêmes. Ces lignes à retard sont destinées à être sélectivement reliées au multiplexeurs MXT, MX1A, MX1B, MX2A et MX2B, par l'intermédiaire d'une pluralité de signaux de commande délivrés par l'unité de commande logique UCL (non représentée sur cette figure à des fins de simplification). En d'autres termes, l'ensemble de ces moyens forme à la fois les moyens de convolution, d'annulation d'écho, de normalisation et d'adaptation, et c'est la commande séquentielle et sélective des différents multiplexeurs et lignes à retard qui va permettre d'exécuter les calculs de convolution, d'annulation d'écho, de normalisation et d'adaptation. A des fms de simplification, l'architecture détaillée de ce dispositif ne sera pas décrite ici en référence à la figure 2 mais sera détaillée fonction par fonction en référence aux figures suivantes. De même, la commande des différentes lignes à retard par les différents signaux délivrés par l'unité de commande logique, ainsi que la commande des multiplexeurs correspondants seront décrites et illustrées à partir d'organigrammes fonctionnels relatifs aux différentes fonctions de l'algorithme de filtrage et à partir de figures spécifiques représentant pour ces différentes fonctions, les interconnexions entre les éléments du dispositif concernés par ces différentes fonctions. L'homme du métier pourra ainsi aisément reconstituer les différents chronogrammes temporels de l'ensemble du dispositif et réaliser l'unité de commande logique, par exemple par des logiciels de synthèse logique classiques. Avant de revenir en détail sur le fonctionnement du dispositif, on va décrire en se référant plus particulièrement aux figures 3 et 4, la structure générale d'une ligne à retard dynamique utilisée dans le dispositif. Telle qu'illustrée sur la figure 3, la ligne à retard dynamique LAR est destinée à stocker séquentiellement un jeu de n données. En fait, la figure 3 illustre un plan mémoire destiné à stocker un bit de chaque donnée, Bien entendu, la ligne à retard dynamique LAR comporte plusieurs plans mémoire disposés en parallèle, fonctionnant de manière synchronisée, et destinée à stocker respectivement l'ensemble des bits de chaque donnée. Chaque plan mémoire comporte une matrice de cellules de mémorisation CLM1-CLM6 (six cellules à titre d'exemple sur la figure 3) aptes à stocker chacune un bit du jeu de données. D'une façon générale, le nombre de cellules dépend de la taille du jeu de données à stocker séquentiellement. En principe, le nombre de cellules de la matrice est supérieur au nombre de données à stocker afin d'éviter un écrasement de certaines d'entre elles. Pour chaque ligne des cellules de la matrice est prévu un bus d'écriture de donnée BSE et un bus de lecture de donnée BSL, sur lesquels sont connectées respectivement les entrées élémentaires de données et sorties élémentaires de données des cellules de la ligne. Chaque cellule comporte par ailleurs une entrée de commande d'écriture BCE et une entrée de commande de lecture BCL. Toutes les entrées de commande d'écriture BCE des cellules d'une même colonne sont reliées par un bus de commande d'écriture BC1 à des moyens de génération MG permettant de commander séquentiellement et cycliquement l'écriture et la lecture des données dans la ligne à retard. De même, toutes les entrées de commande de lecture BCL des cellules d'une même colonne sont reliées aux moyens de génération par un bus de commande BC2, BC3, BC4. Par ailleurs, comme on le voit sur la figure 3, les bus de commande BC2, BC3 sont communs à deux colonnes de cellules adjacentes. En d'autres termes, le bus BC2 permet de commander à la fois les entrées de commande de lecture BCL des cellules CLM1 et CLM4 d'une colonne et les entrées de commande d'écriture BCE des cellules CLM2 et CLM5 de la colonne adjacente. Les moyens de génération MG comporte par ailleurs une pluralité de retards temporels T. Chaque plan mémoire d'une ligne à retard est cadencé par un signal d'horloge de fréquence prédéterminée. Les moyens de génération sont alors aptes à générer à chaque impulsion d'horloge, les signaux respectifs de commande d'écriture et de commande de lecture sur le bus de commande correspondant. Concrètement, les différents signaux de commande consistent en uneinformation de commande, en l'espèce un bit de commande susceptible de prendre soit la valeur zéro soit la valeur 1 et se propageant cycliquement dans les moyens de génération, au rythme du signal d'horloge et compte tenu des retards temporel T. Ainsi, si l'on suppose que le signal de commande se situe au niveau des bus BC1 et BC4, lors de l'entrée d'une donnée par l'entrée BE, celle-ci est mémorisée dans la cellule CLM1 tandis que la donnée présente dans la cellule CLM3 est stockée dans la cellule CLM4 et que la donnée stockée dans la cellule CLM6 est délivrée à la sortie BS. A L'impulsion d'horloge suivante, la donnée stockée dans la cellule CLM1 est stockée dans la cellule CLM5 et celle qui était stockée auparavant dans la cellule CLM4 est délivrée en sortie. Parallèlement, la donnée présente en entrée BE est stockée dans la cellule CLM2. La ligne à retard dynamique se comporte donc comme une mémoire du type premier entré premier sorti (FIFO en langue anglaise) et elle permet, au cours d'un même cycle d'horloge, un accès simultané en écriture et en lecture. Bien que d'autres configurations puissent être en principe utilisées, les cellules de mémorisation sont constituées ici de points mémoire dynamiques à trois transistors tels qu'illustrés sur la figure 4. Ainsi, le drain du transistor Tl forme la sortie élémentaire de donnée de la cellule courante CLM tandis que la source du transistor Tl est reliée au drain du transistor T3, lui-même relié à la masse par l'intermédiaire de sa source. La source du transistor T2 forme l'entrée de donnée de cette cellule CLM tandis que le drain de ce transistor T2 est relié à la grille du transistor T3. Par ailleurs, les grilles respectives du transistor T1 et T2 forment les entrées de commande de lecture et de commande d'écriture de la cellule CLM. Le stockage du bit mémorisé dans cette cellule s'effectue au niveau du transistor T3. En raison de la structure intrinsèquement inverseuse de la cellulemémoire utilisée, il est prévu un inverseur IV1 (IV2) reliant le bus de lecture d'une ligne au bus d'écriture de la ligne voisine. L'homme du métier aura donc remarqué que chaque plan mémoire forme une ligne à retard dynamique à un bit avec 3 transistors par bit mémorisé, cette ligne à retard dynamique ne possédant pas de système d'adressage. Un gain d'encombrement est réalisé ainsi puisqu'une mémoire vive statique comporte 6 transistors et un système d'adressage, tandis qu'un registre à décalage comporte 8 transistors dans le cas d'un registre dynamique et 14 dans le cas d'un registre statique. Sur la figure 5, on a représenté schématiquement la structure générale d'une ligne à retard dynamique LAR utilisée dans le dispositif selon l'invention, et rebouclée sur elle-même par l'intermédiaire d'un multiplexeur M commandé par le signal de commande S. Concrètement, la sortie de donnée DO de la ligne à retard est reliée à l'entrée zéro du multiplexeur M. L'entrée 1 de ce multiplexeur M peut recevoir une donnée, et la sortie de ce multiplexeur est reliée à l'entrée de donnée DI de la ligne à retard. A des fins de clarté, les différentes cellules mémoire CLMa-CLMz de cette ligne à retard ont été représentées sur cette figure empilées les unes sur les autres. Le nombre de cellules mémoire définit la longueur de la ligne à retard. Lorsque la ligne à retard est rebouclée sur elle-même, c'est-à- dire lorsque le signal S est mis à zéro, et que la ligne à retard est activée par le signal d'horloge CLK, la donnée présente dans la cellule CLMz est délivrée en sortie et est stockée dans la cellule CLMa. Simultanément, s'opère un décalage des données dans les différentes cellules mémoire. Ainsi, la donnée qui était stockée dans la cellule CLMa est stockée maintenant dans la cellule CLMb. Aussi, le rebouclage d'une ligne à retard sur elle-même et son activation par le signal d'horloge permet de lire le contenu de celle-ci. Par contre, lorsque le signal de commande S du multiplexeur est mis à 1, et que la ligne à retard est activée par le signal d'horloge, la nouvelle valeur v présente en entrée du multiplexeur est stockée dans la cellule CLMa et la valeur qui était stockée dans la cellule CLMz est écrasée (dans la configuration illustrée sur la figure 5). Dans la suite du texte, la notation Rot (L) signifie que la ligne à retard L est activée par le signal d'horloge et que le multiplexeur d'entrée correspondant est commandé par le signal S, de façon à pouvoir lire le contenu de cette ligne à retard. De même, la notation Rot (L,v) signifie que la ligne à retard L est activée par le signal d'horloge et que le multiplexeur d'entrée de cette ligne à retard est commandé par le signal de commande S, de façon à autoriser l'écriture dans cette ligne à retard L, des différentes valeurs v se présentant en entrée du multiplexeur M ou de la ligne à retard (si le multiplexeur est omis). Enfin, la notation DO(L) représente la valeur de la donnée en sortie de la ligne à retard L. Ainsi qu'on l'a vu précédemment, la partie opérative est constituée des deux multiplieurs MTI, MT2 et de l'additionneur/ soustracteur ADS (figure 6). Les deux multiplieurs sont associés en entrée aux multiplexeurs MXlA et MX1B et MX2A et MX2B. Les registres d'entrée des multiplieurs sont activés au front descendant CLK du signal d'horloge de même que les registres de l'additionneur/soustracteur. Par ailleurs, ce dernier reçoit un signal de commande spécifique permettant de le configurer en additionneur ou en soustracteur. Il convient de noter ici que la commande des registres de la partie opérative par le front descendant CLK du signal d'horloge d'une part et l'activation des lignes à retard dynamiques par le front montant CLK du signal d'horloge d'autre part, permet une synchronisation correcte du fonctionnement du dispositif. A titre d'exemple, la multiplication de deux nombres complexes X=(Xr, Xi) et H=(Hr,Hi) se fait de la façon suivante (figure 6): Z=X.H = (Xr, Xi)(Hr,Hi)=(XrHr-XiHi, XrHi+XiHr)=(Zr,Zi). Pendant le premier cycle d'horloge le signal de commande S des multiplexeurs MX1B et MX2B est à 0, le premier multiplieur effectue le produit des parties réelles Xr.Hr, le deuxième effectue le produit des parties imaginaires XiHi et l'additionneur/soustracteur effectue le soustraction des deux produits partiels, on obtient ainsi Zr. Le passage de S à 1 au deuxième cycle d'horloge permet de calculer Zi. Par conséquent le produit complexe est calculé en deux cycles d'horloge. On va maintenant décrire en détail en se référant plus particulièrement aux figures 7 et suivantes, les différentes fonctionnalités du dispositif selon l'invention. La première étape du calcul commence après l'arrivée, à l'instant sR (R=N/a), de R nouveaux échantillons de l'entrée x: (x(sR+R-1)....,x(sR+ l), x(sR)). Ces échantillons constituent avec les 2N-R échantillons précédents le vecteur courant xsR. Ce vecteur est sauvegardé dans une ligne à retard L1 de dimension 2N. De même, les R nouveaux échantillons du signal d sont stockés dans une ligne à retard L5 de dimension N (figure 8). Cette mémorisation dans les lignes à retard Li1 et L5 s'effectue selon l'organigramme illustré sur la figure 7. Les signaux de commande des multiplexeurs M1 et M5 associés aux lignes à retard Li et L5 sont choisis de façon à autoriser ce stockage (Rot(Ll,x), Rot(L5,d), étape 70). Sur cet organigramme, CKE désigne le signal d'horloge d'échantillonnage du signal d'entrée, permettant d'activer les lignes à retard L1 et L5. Typiquement, la fréquence de ce signal est de l'ordre de 16 KHz alors que le signal d'horloge CLK cadençant les autres éléments du dispositif selon l'invention est de l'ordre de 50 MHz. Lorsque les R nouveaux échantillons ont été sauvegardés dans les lignes à retard L1 et L5, le filtrage du signal à l'instant courant t=sR peut alors commencer. On évalue tout d'abord la transformée de Fourier directe du bloc d'entrée courant représenté par les 2N échantillons du vecteur d'entrée xsR. La transformée de Fourier directe du vecteur courant du signal d'entrée xsR à l'instant sR (signal réel de dimension 2N) est le signal complexe DsR dont N-1 valeurs sont symétriques. Par conséquent, il suffit de mémoriser N+l valeurs complexes différentes. La ligne à retard L2 est utilisée pour sauvegarder les valeurs réelles, L3 pour les valeurs imaginaires. Ces lignes à retard L2 et L3 sont donc de longueur N+1. Cette évaluation de la transformée de Fourier directe d'entrée est illutrée sur les figures 9 à 11. Le multiplexeur Ml de la ligne à retard Li est positionné de façon à permettre la lecture du contenu de cette ligne à retard L1. Par ailleurs, l'unité de commande logique relie, par l'intermédiaire du multiplexeur MXT, la sortie de la ligne à retard L1 à l'entrée de l'opérateur de transformée de Fourier FFT. Parallèlement, les deux multiplexeurs M2 et M3 associées aux lignes à retard L2 et L3 sont positionnés sur leurs entrées reliées à la sortie de l'opérateur de transformée de Fourier, de façon à autoriser l'écriture dans ces lignes L2 et L3. Ainsi, la ligne à retard Li1 activée par le signal d'horloge CLK délivre les 2N échantillons du signal d'entrée à l'opérateur FFT (figure 9, étape 90). Les parties réelles et imaginaires de la transformée de Fourier de ces 2N échantillons sont respectivement stockées dans les lignes à retard L2 et L3 activées par le signal d'horloge CLK (Rot(L2, va), Rot (L3,vb) étape 91). Sur la figure 9 va et vb désignent respectivement les valeurs présentes en entrée de L2 et L3 et délivrées par l'opérateur FFT. Pour effectuer le produit de convolution du signal d'entrée avec la réponse impulsionnelle représentée par les coefficients du filtre, il convient de mémoriser les [ca(K-1)+l] derniers blocs X(')sR(k=O,l,..,K-1; s--0=,l,..at-l(mod)ax), o la notation (mod) signifie modulo. A cet effet, alors que les lignes à retard L2 et L3 sont utilisées pour mémoriser la transformée de Fourier du bloc d'entrée courant, il est prévu ax lignes à retard L7q, L8q, avec q variant de 1 à a, pour sauvegarder les c(K-1) blocs temporellement plus ancien. En fait, chaque ligne à retard L7q, de dimension (K-l)(N+l) est destinée à stocker la partie réelle du bloc correspondant tandis que la ligne à retard homologue L8q, de même dimension, est destinée à stocker la partie imaginaire de ce bloc. Sur la figure 12, à des fins de simplification, on n'a représenté qu'une seule ligne à retard L7q et une seule ligne à retard L8q. Avant l'arrivée des R nouveaux échantillons du signal d'entrée à l'instant (s+l1)R, il sera nécessaire de sauvegarder les valeurs stockées dans les lignes à retard L2 et L3, dans l'une des lignes à retard L7q et L8q. Bien que cette sauvegarde s'effectue en fin de traitement, elle va maintenant être décrite ici afin notamment de préciser celle des lignes à retard L7q, L8q qui va être utilisée pour le calcul du produit de convolution à l'instant courant t=sR. Sur la figure 12 cette sauvegarde s'effectue en reliant la sortie des lignes à retard L2 et L3 aux entrées respectives des lignes à retard L7q et L8q sélectionnées, par l'intermédiaire des multiplexeurs associés M7 et M8, en rebouclant sur elles-mêmes les lignes à retard L2 et L3, et en activant ces quatre lignes à retard par le signal d'horloge CLK. En fait, à chaque instant courant t=sR, s variant de 0 à oa-l (modulo a) seule la paire de lignes à retard L7at et L8ac (avec a= s+l) est sélectionnée. A cet effet, il est prévu deux démultiplexeurs (non représentés ici à des fins de simplification) disposés entre les lignes à retard L2, L3 et les multiplexeurs M7 et M8, possédant une entrée et a sorties, et commandés par un compteur variant cycliquement de 0 à ac-1, de façon à sélectionner en fonction de la valeur de a, la paire adéquate de lignes à retard L7q et L8q. Concrètement, dans le cas par exemple o N=2, ac=2 et K=3, et en supposant que les parties réelles des transformées de Fourier des vecteurs d'entrée successifs prennent respectivement les valeurs 0,1,2; 3,4,5; 6,7,8;... le stockage de ces valeurs dans les lignes à retard L71 et L72 s'effectue de la manière illustrée sur la figure 13. Ainsi, pour s=O, le stockage s'effectue dans la ligne à retard L71, pour s=l il s'effectue dans le ligne à retard L72 et ainsi de suite. Bien entendu, comme déjà évoqué ci-avant, cette sauvegarde depuis les lignes à retard L2 et L3 vers les lignes à retard L7q et L8q s'effectue seulement en fin de traitement, avant l'arrivée, à l'instant t=(s+1)R, des R échantillons suivants. Cependant, c'est à partir du contenu de ces lignes à retard L7q et L8q sélectionnées que sera effectué à l'instant t=sR, le produit de convolution entre le signal d'entrée et la réponse impulsionnelle représentée par les coefficients du filtre. A cet effet, il est prévu, en sortie des lignes à retard L7q et L8q également deux multiplexeurs auxiliaires (non représentés ici à des fins de simplification) possédant cc entrées et une sortie et reliant respectivement ces lignes à retard aux multiplexeurs MX1A et MX2A de la partie opérative. Ces multiplexeurs auxiliaires non représentés ici sont également commandés par le compteur variant cycliquement de 0 à "-1. On va maintenant décrire, en se référant plus particulièrement aux figures 14 et 15, la mise à jour des coefficients de normalisation qui s'effectue conformément à l'équation (5), bien que cette mise à jour puisse être effectuée après le calcul proprement dit du produit de convolution. Dans un premier temps, l'unité de commande logique reboucle les lignes à retard L2 et L3 sur elles-mêmes et relient respectivement leur sortie aux deux registres d'entrée des deux multiplieurs MT1 et MT2 de la partie opérative par les quatre multiplexeurs MX1A, MX1B et MX2A, MX2B. L'activation des lignes à retard L2 et L3 ainsi que celles des deux multiplieurs et de l'additionneur de la partie opérative permet d'effectuer la somme des carrés des sorties respectives des lignes à retard L2 et L3. Ensuite, l'unité de commande logique connecte la sortie de l'additionneur à l'aide des entrées du registre d'un multiplieur, par exemple le multiplieur MT1, par l'intermédiaire du multiplexeur MXl alors que l'autre multiplexeur MX1B permet de forcer l'autre registre d'entrée du multiplieur MT1 à la valeur 1-y. Le produit (1-y) par la somme des carrés précédemment calculée est stocké dans l'un des registres de l'additionneur tandis que l'autre registre est forcé à zéro ce qui permet d'obtenir en sortie le produit (1-y) par la somme des carrés des sorties respectives de lignes à retard L2 et L3 ((DO(L2)2+DO(L3)2)(1-y)). Les valeurs, calculées à l'instant précédent t=(s-1)R, des coefficients de normalisation sont stockés dans une ligne à retard L15 de dimension N+1 associée en entrée à un additionneur auxiliaire A15. L'une des entrées de cet additionneur est relié à la sortie de cette ligne à retard L15 et l'autre entrée de cet additionneur est reliée à la sortie de l'additionneur/soustracteur ADS de la partie opérative. Par ailleurs, la sortie de cet additionneur est reliée à l'entrée de ligne à retard L15. Il est également prévu une autre ligne à retard L16 de dimension N+l, destinée à stocker les inverses Tkk des coefficients de normalisation Pk. Cette ligne à retard L16 est de ce fait associée à un multiplexeur M16 dont l'une des entrées est reliée à la sortie de la ligne à retard L16 et dont l'autre entrée est reliée à la sortie de l'additionneur auxiliaire A15 par l'intermédiaire d'un diviseur DV qui peut être soit intégré au dispositif, soit faire partie d'un équipement annexe au dispositif, tel qu'un microprocesseur. Pour effectuer le calcul des coefficients de normalisation P et leur sauvegarde dans la ligne à retard L15 à l'instant t=sR, l'unité de commande logique active la ligne à retard L15 et la reboucle sur elle- même par l'intermédiaire de l'additionneur A15 qui reçoit par ailleurs la sortie de l'additionneur/soustracteur ADS. La nouvelle valeur de P (étape 140) est ainsi d'une part sauvegardée dans la ligne à retard L15 (Rot(L15,P); étape 141) et après division (étape 142; compte tenu du coefficient go), la valeur de T est stockée dans la ligne à retard L16 (elle-même activée par le signal d'horloge CLK), par l'intermédiaire du multiplexeur M16 (Rot(L16,T); étape 143). Une nouvelle lecture de L2 et L3 (Rot(L2), Rot(L3); étape 144) est alors effectuée pour l'échantillon suivant jusqu'au NWme. Le calcul du produit de convolution dans le domaine fréquentiel est illustré par l'organigramme de la figure 16 et les interconnexions correspondantes des différents éléments du dispositif sont illustrées sur la figure 17. Outre les différentes lignes à retard déjà décrites, les moyens de convolution du dispositif comportent deux autres lignes à retard L9 et L10, de dimension K(N+I) chacune destinées à mémoriser respectivement les parties réelles et imaginaires des coefficients du filtre. Ces lignes à retard L9 et LO10 sont respectivement associées à deux additionneurs auxiliaires A9 et AO10. L'une des entrées de chaque additionneur est reliée à la sortie de la ligne à retard correspondante et la sortie de l'additionneur est reliée à l'entrée de cette ligne à retard. Par ailleurs, l'autre entrée de chaque additionneur auxiliaire est reliée à la sortie d'un multiplexeur M9, (M10) à deux entrées. L'une des entrées de chaque multiplexeur M9 (M10) est susceptible d'être forcée à zéro tandis que l'autre entrée est reliée à la sortie de la ligne à retard L13 (L14). Enfin, la sortie de la ligne à retard L9 est reliée au multiplexeur MX2B associé à l'un des registres du multiplieur MT2 de la partie opérative, ainsi qu'au multiplexeur MX1B associé au registre homologue de l'autre multiplieur MT1. De même, la sortie de ligne à retard L10 est reliée à ces mêmes multiplexeurs MX1B et MX2B. Le vecteur complexe Y résultant de ce produit de convolution dans le domaine fréquentiel, est stocké dans deux lignes à retard LI11 et L12 de dimension N+1 chacune. Plus précisément, la ligne à retard L 1 est destinée à stocker le vecteur YR représentant les parties réelles du vecteur complexe Y et la ligne à retard L12 est destinée à stocker le vecteur Yi représentant les parties imaginaires du vecteur complexe Y. A ces deux lignes à retard Lii et L12 sont respectivement associés deux additionneurs auxiliaires All et A12 ce qui va permettre d'effectuer les opérations de lecture, d'addition et d'écriture en un seul cycle d'horloge CLK. Plus précisément, l'une des entrée de chaque additionneur All (A12) est reliée à la sortie de la ligne à retard correspondante tandis que l'autre entrée de cet additionneur est reliée à la sortie d'un multiplexeur M20 (M21) à deux entrées. L'une des entrées du multiplexeur M20 (M21) est susceptible d'être forcée à zéro, et l'autre entrée de ce multiplexeur est reliée à la sortie de l'additionneur/ soustracteur ADS de la partie opérative. Enfin, la sortie de chaque additionneur All, (A12) est reliée à l'une des entrées d'un multiplexeur MlI 1 (M12) dont l'autre entrée est reliée à la sortie de l'opérateur de transformée de Fourier. La sortie de chaque multiplexeur Mll (M12) est reliée à l'entrée de la ligne à retard correspondante L 11 (L 12). Pour le calcul du produit de convolution, l'entrée des multiplexeurs M9 et M10 est forcée à zéro et les lignes à retard L9 et L10O délivrent successivement leurs valeurs DO(L9) et DO(LlO) aux multiplexeurs de la partie opérative (Rot(L9), Rot(LlO) étape 161). Par ailleurs, tant que j reste inférieur à K-2 (organigramme figure 16) la paire de lignes à retard L7q et L8q, correspondant à la valeur de s en cours, délivre également successivement leurs contenus DO(L7q), DO(L8q) aux multiplexeurs de la partie opérative ce qui permet d'effectuer les multiplications complexes élémentaires du produit de convolution (étape 160). Lors de la dernière incrémentation de l'indice j, le bloc courant est pris en compte pour effectuer la multiplication complexe élémentaire du produit de convolution et de ce fait, ce sont cette fois-ci les lignes à retard L2 et L3 qui sont reliées au multiplexeur de la partie opérative (étape 162, 163). Le rebouclage sur elles-mêmes des lignes à retard L11 et L12 par l'intermédiaire des additionneurs A11 et A12 et des multiplexeurs Mll et M12 permet de déterminer et de sauvegarder les valeurs des vecteurs YR et YI (Rot(Ll 1, YR), Rot(L12, YI), étapes 161, 163). Le calcul du produit de convolution YsR dans le domaine temporel (équation 1), illustré sur la figure 18 s'obtient en forçant la valeur zéro sur l'une des entrées de l'additionneur Al l et A12 par l'intermédiaire des multiplexeurs M20 et M21 et en rebouclant sur elles- mêmes les lignes à retard Lll à L12 de façon que celles-ci délivrent, après activation, leur contenu à l'opérateur de transformée de Fourier FFT par l'intermédiaire du multiplexeur MXT. Cet opérateur réalise donc une opération de transformée de Fourier inverse et le résultat est un vecteur de dimension 2N qui est stocké dans une ligne à retard L4 reliée à la sortie de l'opérateur FFT par l'intermédiaire d'un multiplexeur M4. L'évaluation du signal d'erreur temporel e et du signal d'erreur complexe EsR (équation 2) sont illustrées particulièrement sur les figures 19 à 23. Le vecteur d'erreur e dans le domaine temporel est calculé selon l'organigramme de la figure 19. Plus précisémment, on calcule tout d'abord (étape 200) la différence de la sortie de la ligne à retard L5 et la ligne à retard L4, que l'on multiplie par la sortie de la ligne à retard L6 qui stocke les coefficients de la fenêtre f. En pratique, dans le cas présent, les coefficients de la fenêtre f sont égaux à 1. Cette valeur y ainsi calculée, est alors stockée (étape 201) dans la ligne à retard L4 par l'intermédiaire du multiplexeur M4 (RotL4,y). Afin d'effectuer le calcul de l'erreur par la synthèse WOLA il est prévu un bloc spécifique WL possédant une entrée E et deux sorties Si et S2 et donc la structure est plus particulièrement détaillée sur la figure 20. Ce bloc WL comporte une ligne à retard L17 de dimension N-R dont la sortie est reliée d'une part à la sortie S2 du bloc WL et d'autre part à l'entrée de la ligne à retard L17 par l'intermédiaire de l'une des entrées d'un multiplexeur M17. L'autre entrée de ce multiplexeur est reliée à l'entrée E du bloc WL. Une autre ligne à retard L18, de dimension R, est également associée à un multiplexeur M18. La sortie de la ligne à retard L18 est reliée à la sortie S i du bloc WL qui délivre le signal d'erreur temporel et, d'autre part, à l'entrée de la ligne à retard L18 par l'intermédiaire du multiplexeur L18. L'autre entrée du multiplexeur L18 est reliée à l'entrée E du bloc WL. La ligne à retard L4 est reliée en sortie, par l'intermédiaire d'un registre à décalage RDL (qui permet d'effectuer une division par a en effectuant Logcx décalages vers la droite, a étant une puissance de 2), à l'un des registres du multiplieur MT1 de la partie opérative, tandis que la sortie S2 du bloc WL est reliée au registre homologue de l'autre multiplieur MT2. Les deux autres registres des multiplieurs sont forcés à 1 par l'intermédiaire des multiplexeurs associés à cette partie opérative. Enfin, la sortie de l'additionneur/soustracteur ADS de la partie opérative est reliée à l'entrée E du bloc WL. Les R valeurs de l'erreur sont synthétisées conformément à l'organigramme de la figure 21. Après N décalages de la ligne à retard L4 (étape 210) une valeur S est calculée. Cette valeur S est égale à la sortie de la ligne à retard L4 divisée par oc (étape 210) dans le cas o ox est égal à 1. Elle est égale à la sortie de la ligne à retard L4 divisée par ce augmentée de la valeur de la sortie de ligne à retard L17 dans le cas o c est différent de 1 (étape 212). Cette valeur S est ensuite stockée dans la ligne à retard L18 (Rot(L18, S); étape 213). C'est cette ligne à retard L18, de dimension R qui contient les R valeurs synthétisées de l'erreur. Dans le cas o cx est supérieur à 2, la ligne à retard L26 est mise à jour, dans les étapes 215 et 217 par les valeurs de S calculées respectivement aux étapes 214 et 216. Si c est égal à 2, la ligne à retard L17 est mise à jour dans l'étape 217 seulement. Si c est égal à 1, toute la technique WOLA n'est pas utilisée, car dans ce cas, les R sorties de l'erreur ne sont autres que les R dernières valeurs du vecteur e stockées dans L4. Le vecteur complexe EsR, de dimension N+1, est obtenu en effectuant une transformée de Fourier directe du vecteur d'erreur temporel e contenue dans la ligne à retard L4, conformément à la figure 23. On utilise à cet effet, pour sauvegarder les parties réelles et imaginaires du vecteur complexe Es, les lignes à retard Ll 1 et L12. L'adaptation des coefficients du filtre s'effectue conformément aux trois équations (6) ainsi qu'à l'organigramme illustré sur la figure 24. Cette adaptation est par ailleurs représentée, au niveau des interconnexions entre les différents éléments du dispositif, sur les figures 25 et 26. Conformément à une des équations (6), il est nécessaire pour l'adaptation des coefficients du filtre, de déterminer le vecteur A. Ce vecteur A est un vecteur complexe dont les parties réelles et imaginaires sont respectivement stockées dans des lignes à retard L13 et L14 de dimension N+l chacune. Ces deux lignes à retard sont associées à deux multiplexeurs M13 et M14 respectivement connectés en entrée, d'une part à la sortie de l'additionneur/soustracteur ADS de la partie opérative, et d'autre part, à la sortie de l'opérateur de transformée de Fourier FFT. Par ailleurs, la sortie de la ligne à retard L13 est reliée d'une parte à l'opérateur de transformée de Fourier par l'intermédiaire du multiplexeur MXT et d'autre part à l'entrée de la ligne à retard L9 (destinée à stocker les parties réelles des coefficients du filtre), par l'intermédiaire de l'autre entrée du multiplexeur M9. De même, la sortie de la ligne à retard L14 est reliée d'une part à l'entrée de l'opérateur de transformée de Fourier FFT par l'intermédiaire du multiplexeur MXT et, d'autre part, à l'entrée de la ligne à retard L10, (destinée à stocker les parties imaginaires des coefficients du filtre), par l'intermédiaire de l'autre entrée du multiplexeur M10. Dans l'organigramme de la figure 24, ZR désigne le vecteur des parties réelles du vecteur complexe A et ZI le vecteur des parties imaginaires du vecteur complexe A. Tant que j reste inférieur à K-2, ZR et ZI sont calculés conformément aux équations de l'étape 240. En pratique, les coefficients T (DO(L16)) sont délivrés par la ligne à retard L16. La multiplication complexe entre le vecteur d'entrée et le vecteur d'erreur complexe est obtenue à partir des valeurs délivrées par les lignes à retard Lll et L12 d'une part, et la paire de lignes à retard L7q et L8q sélectionnées en fonction de la valeur de s (d'une façon analogue au produit de convolution), d'autre part. Bien entendu, l'ensemble de cesmultiplications, additions ou soustractions est effectué en plusieurs cycles d'horloge avec éventuellement des rebouclages entre la sortie de l'additionneur/soustracteur ADS et l'entrée des multiplexeurs pour notamment prendre en compte le coefficient pg/2N qui est une constante. Les valeurs calculées ZR et ZI sont ensuite stockées dans les lignes à retard L13 et L14 (Rot(L13, ZR), Rot(L14, ZR), étape 241). Lorsque la valeur de j correspond au bloc d'entrée courant, c'est cette fois-ci la sortie des lignes à retard L2 et L3 qui est prise en compte au lieu de celle des lignes à retard L7q et L8q (étape 242). Dans le cas d'un algorithme avec contrainte, la mise à jour du coefficient du filtre est obtenue en effectuant une transformée de Fourier inverse du vecteur complexe ZR, ZI la réponse étant sauvegardée dans la ligne à retard L4 (étapes 243, 244). Ensuite, on met à zéro les N dernières valeurs de la ligne à retard L4 (étapes 243, 246) puis on effectue une transformée de Fourier directe du contenu de la ligne à retard L4 (étapes 247, 248). Le résultat de cette transformée de Fourier est à nouveau stocké dans les lignes à retard L13 et L14 (étapes 249, 250). La mise à jour du coefficient du filtre est obtenue en ajoutant la valeur correspondante de A (stockée dans les lignes à retard L13 et L14) à l'ancienne valeur du coefficient du filtre. Pour ce faire, les sorties des lignes à retard L13 et L14 sont respectivement reliées à l'entrée des lignes à retard L9 et LO10 par l'intermédiaire des * additionneurs A9 et A10 permettant d'effectuer l'opération d'addition. L'adaptation dans le cas avec contrainte est illustrée plus particulièrement sur la figure 26. Dans le cas d'un algorithme sans contrainte, c'est-à-dire que lorsque la matrice F est égale à la matrice unité, l'adaptation des coefficients du filtre se fait en ajoutant à l'ancienne de valeur du coefficient, la valeur correspondante de la composante du vecteur A. Cependant dans le cas non contraint les deux lignes à retard L13 et L14 ne sont pas utilisées. L'adaptation des coefficients du filtre s'effectuent alors, après l'étape 240 (242), conformément aux formules Rot(L9, ZR+DO(L9)) et Rot(L10, ZI+DO(L10)). En d'autres termes, on élimine les deux lignes à retard L13 et L14 et la deuxième entrée du multiplexeur M9(M10) est alors directement reliée à la sortie de l'additionneur ADS. Le mode de réalisation qui vient d'être décrit permet l'implémentation de l'algorithme GMDFoa. Cependant l'invention, prévoyant l'utilisation d'une partie opérative unique et l'utilisation de plusieurs lignes à retard dynamiques peut s'adapter à d'autres algorithmes de filtrage fréquentiel par blocs, notamment l'algorithme UFLMS ("Unconstrained Frequency-Domain LMS"), ou l'algorithme FELMS ("Fast Exact LMS"), connus de l'homme du métier. REVENDICATIONS 1. Dispositif de suppression d'écho entre deux voies de transmission couplées, à partir d'un filtrage transversal numérique fréquentiel autoadaptatif effectué à une cadence d'horloge prédéterminée, par blocs et de façon suréchantillonnée, comprenant des moyens de convolution entre un signal d'entrée reçu (x) sur l'une des voies et la réponse impulsionnelle (H) représentée par les coefficients du filtre pour délivrer un écho estimé (y), des moyens d'annulation d'écho délivrant un signal de sortie (e) à partir du signal reçu sur l'autre voie et de l'écho estimé, et des moyens d'adaptation pour adapter les coefficients du filtre à partir du signal de sortie, et du signal d'entrée, caractérisé par le fait que les moyens de convolution, d'annulation, et d'adaptation sont réalisés selon une architecture intégrée et dédiée et comprennent: -une unité de traitement commune comportant un opérateur de transformée de Fourier (FFT) associé en entrée à un premier moyen de multiplexage commandable (MXT), et une unique partie opérative possédant deux multiplieurs (MT1, MT2), associés en entrée à un deuxième moyen de multiplexage commandable (MX1A, MX1B, MX2A, MX2B) et connectés en sortie aux deux entrées d'un additionneur/soustracteur (ADS), - une pluralité de lignes à retard dynamiques (L1-L18), commandables et rebouclables sur elles-mêmes, destinées à être sélectivement reliées aux premier et deuxième moyens de multiplexage, et - une unité de commande logique (UCL), apte en réponse aux impulsions du signal d'horloge (CLK), à délivrer sélectivement et séquentiellement aux différentes lignes à retard et aux premier et deuxième moyens de multiplexage une pluralité de signaux de commande de façon à faire exécuter par le dispositif, et selon un ordre prédéterminé, les calculs de convolution, d'annulation d'écho et d'adaptation. 2. Dispositif selon la revendication 1, caractérisé par le fait que les lignes à retard sont commandables sur le front montant (CLK) du signal d'horloge tandis que les registres de la partie opérative sont actifs au front descendant (CLK) du signal d'horloge. 3. Dispositif selon la revendication 1 ou 2, caractérisé par le fait que les lignes à retard comportent trois transistors (T1, T2, T3) par point-mémoire. 4. Dispositif selon l'une des revendications 1 à 3, caractérisé par le fait que les moyens de convolution, d'annulation, d'adaptation comportent un premier groupe de lignes à retard communes (L11, L12, L4), adressées séquentiellement 5. Dispositif selon la revendication 4, caractérisé par le fait que le premier groupe de lignes à retard communes comporte: - une première ligne à retard (LI 1), rebouclable sur elle- même par l'intermédiaire d'un premier multiplexeur commandable (Mll 1) et d'un premier additionneur auxiliaire (A 11) relié par ailleurs à la sortie de l'additionneur/soustracteur (ADS) de la partie opérative, - une deuxième ligne à retard (L12) rebouclable sur elle- meme par l'intermédiaire d'un deuxième multiplexeur commandable (M12) et d'un deuxième additionneur auxiliaire (A12) relié par ailleurs à la sortie de l'additionneur/soustracteur (ADS) de la partie opérative, l'une des entrées de chacun des premier et deuxième multiplexeur (Mll, M12) étant reliée à la sortie de l'opérateur de transformée de Fourier (FFT), et la sortie de chacune des première (L11) et deuxième (L12) lignes à retard étant reliées au premier moyen de multiplexage (MXT), - une troisième ligne à retard (L4) rebouclable sur elle-même par l'intermédiaire d'un troisième multiplexeur commandable (M4), dont une deuxième entrée est reliée à la sortie de l'opérateur de transformée de Fourier (FFT), et dont une troisième entrée est reliée à la sortie de l'additionneur/soustracteur (ADS) de la partie opérative, la sortie de cette troisième ligne à retard (L4) étant connectée à une entrée du deuxième moyen de multiplexage (MX1B). 6. Dispositif selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte des moyens de normalisation, incorporés dans ladite architecture intégrée et dédiée, pour calculer des coefficients de normalisation (P. T) à partir de la puissance du signal d'entrée, les coefficients du filtre étant alors adaptés également à partir des coefficients de normalisation. 7. Dispositif selon la revendication 6, caractérisé par le fait que les moyens de convolution, d'adaptation et de normalisation comportent un deuxième groupe de lignes à retard communes (L2, L3). 8. Dispositif selon la revendication 7, caractérisé par le fait qu'il comprend - une quatrième ligne à retard (L 1) rebouclable sur elle- même par l'intermédiaire d'un quatrième multiplexeur (M1), relié également à l'entrée recevant le premier signal d'entrée (x), pour stocker 2N échantillons du signal d'entrée, cette quatrième ligne à retard étant reliée en sortie au premier moyen de multiplexage (MXT), - une cinquième ligne à retard (L2), rebouclable sur elle- même par l'intermédiaire d'un cinquième multiplexeur (M2) dont une autre entrée est reliée à la sortie de l'opérateur de transformée de Fourier (FFT), - une sixième ligne à retard (L3), rebouclable sur elle-même par l'intermédiaire d'un sixième multiplexeur commandable (M3), dont une autre entrée est reliée à la sortie de l'opérateur de transformée de Fourier (FFT), et par le fait que les cinquième et sixième lignes à retard (L2, L3), appartenant au deuxième groupe de lignes à retard communes, sont destinées à stocker respectivement deux blocs courants de N+1 valeurs représentant les parties réelles et imaginaires de la transformée de Fourier des 2N échantillons du signal d'entrée courant. 9. Dispositif selon la revendication 8, caractérisé par le fait que, a désignant le facteur de suréchantillonnage du filtre, et K le nombre de blocs, le dispositif comporte a paires ordonnées de lignes à retard de convolution (L7q, L8q), de longueur égale au produit (K- l).(N+l), destinées à stocker respectivement les cc(K-l) blocs temporellement plus anciens de N+l valeurs chacun représentant les parties réelles des signaux d'entrée correspondants, et o(K-l) blocs temporellement plus anciens de N+1 valeurs chacun représentant les parties imaginaires de ces signaux d'entrée, par le fait que l'unité de commande (UCL) délivre à chaque instant t=s.N/o, avec s variant de 0 à cx-1 modulo oc, un signal de commande en réponse auquel les moyens de convolution relient la paire correspondante de lignes à retard au deuxième moyen de multiplexage (MX 1A,MX2A), et par le fait que, avant l'émission du signal de commande suivant, le bloc courant stocké dans les cinquième et sixième lignes à retard (L2, L3) est sauvegardé dans ladite paire (L7q, L8q) sélectionnée par le signal de commande. 10. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que les moyens de normalisation comportent une septième ligne à retard (L 15) rebouclée sur elle-même par l'intermédiaire d'un additionneur (A15) dont l'autre entrée est reliée à la sortie de l'additionneur/soustracteur (ADS) de la partie opérative, et dont la sortie est reliée à une huitième ligne à retard (L16) destinée à stocker les inverses (T) des coefficients de normalisation (P). 11. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que les moyens d'adaptation comportent: - une neuvième ligne à retard (L9) rebouclable sur elle-même par l'intermédiaire d'un neuvième additionneur (A9), et dont la sortie est reliée au deuxième moyen de multiplexage (MX1B, MX2B), destinée à stocker les parties réelles des coefficients des coefficients du filtre, - une dixième ligne à retard (L10) rebouclable sur elle-même par l'intermédiaire d'un dixième additionneur (A10), et dont la sortie est reliée au deuxième moyen de multiplexage (MX1B, MX2B), destinée à stocker les parties imaginaires des coefficients du filtre, - une onzième ligne à retard (L13) dont l'entrée est reliée, par l'intermédiaire d'un onzième multiplexeur (M13), à la sortie de l'opérateur de transformée de Fourier (FFT) et à la sortie de l'additionneur/soustracteur (ADS) de la partie opérative, et la sortie de cette ligne à retard étant reliée à l'entrée du premier moyen de multiplexage (MXT) et à l'autre entrée du neuvième additionneur (A9), une douzième ligne à retard (L14) dont l'entrée est reliée, par l'intermédiaire d'un douzième multiplexeur (M14), à la sortie de l'opérateur de transformée de Fourier et à la sortie de l'additionneur/soustracteur de la partie opérative, et la sortie de cette ligne à retard étant reliée à l'entrée du premier moyen de multiplexage (MXT), et à l'autre entrée du dixième additionneur (A10). 12. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que les moyens d'annulation comportent deux lignes à retard auxiliaires (L17, L18), rebouclées sur elles-mêmes par l'intermédiaire de deux multiplexeurs auxiliaires (M17, M18), dont les autres entrées respectives sont reliées à la sortie de l'additionneur/soustracteur (ADS), la sortie de l'une des lignes à retard auxiliaire (L17) étant reliée à l'un des multiplieurs (MT2) de la parties opérative, et la sortie de l'autre ligne à retard auxiliaire (L18) délivrant le signal d'erreur temporel (e), et, - la troisième ligne à retard (L4), reliée au deuxième moyen de multiplexage par un diviseur par ot (RDL), tel qu'un registre à décalage.