Brevet FR2722896A1 — publié le 19960126

CIRCUIT GENERATEUR DE CONFIGURATION PSEUDO-ALEATOIRE DESCRIPTION Domaine de l'invention La présente invention concerne un circuit générateur de configurations pseudo-aléatoires ("pattern" en terme anglo-saxon) (ci-après dénommé "circuit générateur de configurations PN") et en particulier un circuit générateur de configurations PN capable de spécifier une pluralité de phases PN et de produire des configurations pseudo- aléatoires de multiplexage (ci-après dénommés "configurations PN multiplex") d'une pluralité d'étapes PN. Etat de la technique La Fig. 4 est un diagramme montrant une structure d'un circuit générateur de configurations PN conventionnel. Ce circuit est un circuit générateur de configurations PN de multiplexage et il est construit à partir de circuits bistables de type D (ci-après dénommés "circuits DFF") 1-1 - 1-M, de N:1 circuits de sélection 10-1 - 10-M, de circuits arithmétiques de configurations PN multiplex 11-1 - 11-N, etc. En outre, la Fig. 4 montre aussi une borne d'entrée 5 de signaux de sélection d'étape PN, une borne de sortie 6 de signaux de configurations PN multiplex et une borne d'entrée d'horloge 7. Les circuits arithmétiques de configurations PN multiplex 11- 1 - 11-N sont des circuits arithmétiques destinés à être utilisés dans différentes étapes PN qui reçoivent la sortie des circuits DFF 1-1 - 1-M, calculent et envoient la configuration PN multiplex de l'instant suivant. En outre, des circuits de sélection 10-1 - 10-M sélectionnent la sortie des circuits arithmétiques de configurations PN multiplex 11-1 - 11-N au moyen du signal de sélection d'étape PN provenant de la borne d'entrée 5 de signaux de sélection d'étape PN. En outre, les circuits DFF 1-1 - 1-M assurent une resynchronisation des sorties de N:1 circuits de sélection 10-1 - 10-M et envoient un signal de configurations PN multiplex. La Fig. 5 est un diagramme montrant un exemple de circuit générateur de configurations PN qui produit une configuration PN d'une seule étape PN qui n'est pas destinée au multiplexage. Le circuit générateur de configurations PN montré dans la Fig. 5 est construit à partir d'un registre à décalage comprenant des circuits DFF 42-1 - 42-N de n étapes, et un circuit arithmétique de type OU exclusif 43 qui forme l'entrée de réinjection de celui-ci. En outre, la Fig. 5 montre aussi une borne d'entrée d'horloge 40 et une borne de sortie 41 de configurations PN. De plus, comme montré dans la Figure mentionnée ci- avant, un caractère respectif est attribué à chacun des circuits DFF 42-1 - 42-n en commençant par le côté de la borne de sortie 41 de configurations PN, c'est-à-dire, 1, 2, 3,..., i,..., m, n et la sortie du j-ième circuit DFF à un certain instant t est exprimée par Qj(t). De cette façon, puisque le registre à décalage est constitué de circuits DFF 41-1 42-N, la sortie Qj(t+1) du j-ième circuit DFF à l'instant (t+1) suivant une entrée d'horloge aux circuits DFF 42-1 - 42- n par l'intermédiaire d'une borne d'entrée d'horloge 40 est exprimée par la formule (1) suivante. Ici, j Formule (1) Qj(t+1) = Qj+l(t) De plus, la sortie du n-ième circuit DFF 42-n à l'instant t+1 est le OU exclusif du ler circuit DFF 42-1 et du i-ième circuit DFF 42-i et s'exprime par conséquent par la formule (2) suivante. En outre, "*" est le calcul (arithmétique) effectué au moyen du circuit arithmétique de type OU exclusif 43. Formule (2) Qn(t+1) = Ql(t) * Qi(t) Par conséquent, la configuration PN, Ql(t), Ql(t+1), Ql(t+2),... est envoyée séquentiellement à partir de la borne 41 de sortie de configurations PN. C'est pourquoi la configuration PN possède un certain cycle. Ce cycle est déterminé au moyen des étapes n du registre à décalage et comprend spécifiquement une impulsion d'horloge (2n-l). Ainsi, l'étape n de ce registre à décalage est appelée "étape PN". On connaît des méthodes de sortie à faible coût et à grande vitesse de configurations PN dans lesquelles la configuration PN parallèle est produite ou dans lesquelles les configurations PN sont multiplexées par un circuit de multiplexage qui fonctionne à vitesse encore plus grande et sont ensuite émises. Le circuit générateur de configurations PN parallèles pour ce multiplexage est un circuit générateur de configurations PN multiplex et les données envoyées à partir de ce circuit correspondent à des configurations PN multiplex. Par exemple, un circuit générateur de configurations PN pour un multiplexage M est construit à partir d'un nombre M de circuits DFF. Donc, pour préparer une séquence de données formée à partir des configurations PN mentionnées ci-avant Ql(t), Ql(t+l),..., pour un multiplexage, il n'est pas nécessaire de sortir cette séquence de données en parallèle. Si le nombre de configurations PN nécessaires pour le multiplexage M est appelé "M", la séquence de données nécessaire est la suivante. Formule (3) Ql(t), Qi(t+M),... Ql(t+1), Qi(t+M+i),... Ql(t+M-1), Ql(t+2M+1),... Ces séquences de données peuvent être réécrites de la manière suivante au moyen de la Formule (1) présentée plus haut et donc un circuit est nécessaire pour calculer par avance les états de chaque impulsion d'horloge M des circuits DFF. Formule (4) Qi (t), Qi (t+M),... Q2(t), Q2(t+M),... 15.. QM(t), QM(t+M),... A titre d'exemple de circuit de calcul de l'état mentionné ci-avant, la Fig. 6 montre un circuit arithmétique de 8 configurations PN multiplex comprenant sept étapes. Ce circuit est élaboré à partir de circuits arithmétiques de type OU exclusif 30-1 - 30-8. La sortie du circuit DFF est réinjectée et entrée dans les bornes 32-1 - 32-7 et les résultats arithmétiques pour les états suivants de chaque circuit DFF sont envoyés à partir des bornes 31-1 - 31-8. La Fig. 6 montre un exemple de circuit arithmétique de configurations PN multiplex comprenant sept étapes; lors de la sortie d'autres étapes PN, un circuit arithmétique de configurations PN différent est nécessaire; toutefois, le cas des circuits arithmétiques de configurations PN multiplex pour multiplexer d'autres étapes PN est similaire et peut être formé en utilisant seulement des circuits arithmétiques de type OU exclusif à entrées multiples. Conformément au circuit générateur de configurations PN conventionnel pour produire une pluralité d'étapes PN, une structure a été réalisée comprenant une pluralité de circuits arithmétiques de configurations PN de multiplexage dans lesquelles une commutation des étapes PN a été réalisée par commutation de la sortie de ceux-ci par un circuit de sélection. Par exemple, le circuit générateur de configurations PN montré dans la Fig. 4 produit des configurations PN de N types d'étapes PN et comprend un nombre N de circuits arithmétiques de configurations PN 11-1 11-N. Les sorties de ce nombre N de circuits arithmétiques de configurations PN 11-1 11-N subissent une commutation des étapes PN dans N:l circuits de sélection 10-1 - 10-M par l'intermédiaire des signaux de sélection d'étape PN provenant de la borne d'entrée 5 de signaux de sélection d'étape PN. Dans le circuit générateur de configurations PN conventionnel pour produire une pluralité d'étapes PN, on a prévu des circuits arithmétiques de configurations PN correspondant au nombre d'étapes PN à produire et les sorties de ces circuits arithmétiques de configurations PN ont été commutées au moyen d'un circuit de sélection de telle façon qu'il a été possible de produire une pluralité de configurations d'étapes PN. Toutefois, d'après la structure de ce circuit générateur de configurations PN conventionnel, le nombre de circuits arithmétiques de configurations PN doit être proportionnel au nombre d'étapes PN à produire et de ce fait, la taille des portes est augmentée, ce qui augmente d'autant la taille du circuit. De plus, la sortance de chaque circuit DFF est la somme totale des entrances de chaque circuit arithmétique de configurations PN. Donc, cette valeur augmente proportionnellement au nombre de circuits arithmétiques de configurations PN. Il en résulte que compte tenu du retard des signaux entre un circuit DFF et un circuit arithmétique de configurations PN, il convient d'insérer entre ces éléments un tampon ou un élément de ce genre. Toutefois, du fait de l'ajout de ce tampon, le fonctionnement à grande vitesse des circuits générateurs de configurations PN est entravé selon le circuit générateur de configurations PN conventionnel. Résumé de l'invention Compte tenu de ce qui précède, un but de la présente invention est de fournir un circuit générateur de configurations PN qui fonctionne à grande vitesse quel que soit le nombre d'étapes PN à produire et qui soit capable de résoudre les nombreux problèmes que posent les circuits générateurs de configurations PN conventionnels, c'est-à- dire l'augmentation de la taille du circuit générateur de configurations PN proportionnellement au nombre d'étapes PN à produire, la réduction de la vitesse de fonctionnement du circuit générateur de configurations PN en raison de l'augmentation de la sortance de chaque circuit DFF et ainsi de suite. Pour atteindre le but fixé ci-avant, la présente invention fournit un circuit générateur de configurations pseudo-aléatoires pour produire des configurations pseudo- aléatoires d'une pluralité d'étapes PN, caractérisé en ce qu'il comprend: une pluralité de moyens formant circuits de verrouillage 1 pour assurer une sortie retardée de l'entrée de données en synchronisme avec une entrée d'horloge; des moyens formant circuits arithmétiques de type OU exclusif à entrées multiples 2, dont une sortie est injectée dans lesdits moyens formant circuits de verrouillage 1; et des moyens formant circuits de sélection 3 pour sélectionner une sortie desdits moyens formant circuits de verrouillage 1 et injecter ladite sortie en tant que donnée d'entrée vers lesdits moyens formant circuits arithmétiques de type OU exclusif 2; dans lequel lesdits moyens formant circuits de sélection 3 commutent une sortie vers lesdits moyens formant circuits arithmétiques de type OU exclusif 2 selon un signal de sélection entré. De plus, ce circuit générateur de configurations pseudo-aléatoires peut aussi comprendre en outre des moyens formant circuits de décodage 4 pour convertir un signal de sélection PN entré en un signal de sélection et sortir ledit signal de sélection. Conformément au circuit générateur de configurations PN de la présente invention, la commutation d'étapes PN est réalisée en changeant l'entrée du signal de sélection vers le circuit de sélection. De cette façon, le système génère une pluralité de configurations pseudo- aléatoires d'étapes PN. Par conséquent, même dans le cas o le nombre d'étapes PN à produire augmente, il est possible de faire face à cette situation en changeant simplement la sélection des signaux de réinjection à partir du circuit de verrouillage sans changer le nombre de circuits arithmétiques de type OU exclusif. Il en résulte que la taille du circuit n'est pas proportionnelle au nombre d'étapes PN à produire, et ce même quand, au maximum, la sortance des circuits de verrouillage (circuits DFF) correspond au nombre de circuits de verrouillage (circuits DFF) quel que soit le nombre d'étapes PN (c'est-à-dire que la sortance est indépendante du nombre d'étapes PN). Brève description des dessins La Fig. 1 est un schéma de circuit montrant une construction d'un circuit générateur de configurations PN selon un mode de réalisation préféré de la présente invention. La Fig. 2 est un schéma de circuit montrant une construction d'un circuit arithmétique de type OU exclusif à entrées multiples et d'un circuit de sélection qui comprennent le circuit générateur de configurations PN montré dans la Fig. 1. La Fig. 3 est un schéma de circuit montrant une construction d'un circuit de décodage qui comprend le circuit générateur de configurations PN montré dans la Fig. 1. La Fig. 4 est un schéma de circuit montrant une construction d'un circuit générateur de configurations PN conventionnel. La Fig. 5 est un schéma de circuit d'un circuit générateur de configurations PN pour produire la configuration PN d'une seule étape PN. La Fig. 6 est un schéma de circuit montrant un exemple de circuit arithmétique de configurations PN comprenant le circuit générateur de configurations PN montré dans la Fig. 4. Description détaillée de modes de réalisation Par la suite, les modes de réalisation préférés de la présente invention seront expliqués en référence aux Figures. La Fig. 1 est un schéma montrant une structure d'un mode de réalisation préféré de la présente invention. Cette figure montre un circuit générateur de configurations PN d'une pluralité d'étapes PN qui comprend des circuits DFF 1-1 - 1-M; des circuits arithmétiques de type OU exclusif 2-1 - 2-M; des circuits de sélection 3-la - 3-1c, 3-2a - 3-2b, 3-Ma - 3-Mc; et un circuit de décodage 4. En outre, la Fig. 1 comprend aussi une borne d'entrée 5 de signaux de sélection de PN, une borne de sortie 6 de configurations PN multiplex, une borne d'entrée d'horloge 7 et une borne d'entrée à bas niveau 8. La configuration PN multiplex émise par les circuits DFF 1-1 - 1-M est injectée dans le circuit de sélection 3. Dans ce circuit de sélection 3, parmi tous les signaux entrés, seuls les signaux nécessaires pour calculer la configuration PN multiplex sont sélectionnés. Le circuit arithmétique de type OU exclusif à entrées multiples 2 effectue alors des opérations arithmétiques de type OU exclusif sur la sortie du circuit de sélection et sort le résultat pour l'étape suivante. Dans ce circuit générateur de configurations PN, le nombre d'entrées du circuit arithmétique de type OU exclusif à entrées multiples 2 est décrit par la suite. Plus particulièrement, le nombre d'entrées du circuit arithmétique de type OU exclusif à entrées multiples 2 correspond au nombre d'entrées du circuit arithmétique de type OU exclusif maximal dans le circuit arithmétique de configurations PN des étapes PN nécessaires. En d'autres termes, dans le cas d'une sortie d'une configuration PN à partir de trois étapes PN, par exemple, on exprimera comme suit les étapes PN x, y et z, l'entrée D de chaque étape PN respective d'un circuit DFF donné. Formule (5) Au moment de l'étape PN x: Dx = Ql(t) * Q2(t) Au moment de l'étape PN y: Dy = Q2(t) * Q3(t) * Q4(t) Au moment de l'étape PN z: Dz = Ql(t) Dans le cas ci-avant, comme le circuit arithmétique de type OU exclusif est relié au circuit DFF, puisque le OU exclusif des trois entrées sert de maximum au temps de l'étape PN y, un circuit arithmétique de type OU exclusif à trois entrées est nécessaire. Par la suite, le signal d'entrée du circuit de sélection 3 et le circuit de décodage 3 seront décrits de façon plus détaillée. Le signal à faire entrer dans le circuit de sélection 3 est commun au signal de réinjection de chaque étape PN et ne dépasse pas le nombre M de circuits DFF, même dans le cas o la sortance de chaque circuit DFF atteint un maximum. En d'autres termes, la sortie d'un circuit DFF donné ne se connecte qu'à un seul circuit de sélection parmi les circuits de sélection se connectant au circuit arithmétique de type OU exclusif. Cet aspect va être expliqué plus en détail par rapport au cas de la Formule (5) mentionnée ci-avant. Dans le cas o l'entrée de chaque étape PN d'un circuit DFF donné est exprimée au moyen de la Formule (5), l'entrée D de ce circuit DFF peut être exprimée par la formule suivante (6). Formule (6) D = Dx. Sx + Dy. Sy + Dz. Sz = {Ql(t) * Q2(t)}. Sx + {Q2(t) * Q3(t) * Q4(t)}. Sy + Q1l(t). Sz O "." et "+" représentent respectivement le produit logique et la somme logique. Au moment de l'étape PN x: Sx = 1, Sy = 0, Sz = O Au moment de l'étape PN y: Sx = 0, Sy = 1, Sz = 0 Au moment de l'étape PN z: Sx = 0, Sy = 0, Sz = 1 Dans la Formule (5) décrite ci-avant, Ql(t) est nécessaire pour l'arithmétique au moment des étapes PN x et z tandis que Q2(t) est nécessaire au moment des étapes x et y. I1 en résulte que Ql(t) et Q2(t) présentent une- nature commune et donc la Formule (6) peut aussi être exprimée de la manière suivante. Formule (7) D = Ql(t). S1 * Q2(t). S2 * Q3(t). S3 * Q4(t). S4 il (Dans cette formule, Si = Sx + Sz, S2 = Sx + Sy, S3 = Sy, S4 = Sy) Le schéma de circuit de ce qui précède est montré dans la Fig. 2. Le circuit présenté à la Fig. 2 comprend un circuit arithmétique d'entrées de type OU exclusif 51, des circuits de sélection 52-1 - 52-3, des bornes d'entrée 53-1 - 53-3 de signaux de sélection des circuits de sélection susmentionnés et une borne d'entrée à bas niveau 54. Selon ce circuit, un calcul arithmétique de type OU exclusif est effectué sur trois signaux au moment de l'étape PN y. Toutefois, au moment de l'étape PN x ou z, le signal de bas niveau 54 est injecté dans une entrée du circuit de sélection sans effectuer le calcul arithmétique de type OU exclusif sur trois signaux mentionné ci-avant et le système effectue alors un calcul arithmétique de type OU exclusif sur trois signaux ou moins. En outre, le signal de bas niveau 54 mentionné ci-avant correspond à l'entrée de bas niveau provenant de la borne d'entrée de bas niveau 8 montrée dans la Fig. 1. Par conséquent, dans ce circuit, au moment o l'étape PN x est envoyée, le signal de sélection 53-1 du circuit de sélection 52-1 est égal à 0, le signal de sélection 53-2 du circuit de sélection 52-2 est égal à 0 et le signal de sélection 53-3 du circuit de sélection 52-3 est égal à 1. De la même manière, au moment o l'étape PN y est envoyée, le signal de sélection 53-1 est égal à 1, le signal de sélection 53-2 est égal à 0 et le signal de sélection 53-3 est égal à 0. De même, au moment o l'étape PN z est envoyée, le signal de sélection 53-1 est égal à 0, le signal de sélection 53-2 est égal à 1 et le signal de sélection 53-3 est égal à 1. Comme décrit ci-avant, puisque Ql(t) et Q2(t) sont formés en commun, les entrées de sélection ne sont pas toutes uniformes. A ce stade, le signal de sélection PN doit être converti en signaux de sélection pour chaque circuit de sélection; de cette manière, la structure du circuit de la Fig. 1 comprend un circuit de décodage 4 pour convertir les signaux de sélection de l'étape PN provenant des bornes d'entrée de signaux de sélection d'étape PN 5 pour sélectionner des signaux pour chacun des circuits de sélection. Comme le montre la Fig. 3, ce circuit de décodage 4 comprend un circuit arithmétique NON-OU 61, un circuit arithmétique ET 62, un circuit arithmétique OU 63, un composant d'inversion 64, des bornes d'entrée 65-1 - 65-2 des signaux de sélection PN SO et Si et des bornes de sortie de signaux de sélection 66-1 - 66-3 vers le circuit de sélection. Ce circuit de décodage 4, par exemple dans le cas du circuit arithmétique de configurations PN montré dans la Fig. 2, envoie les signaux de sélection de chaque circuit de sélection au moment o les signaux de sélection PN S1 et SO sont respectivement égaux à 0 et à O lors de l'étape PN x; les signaux de sélection de PN S1 et SO sont respectivement égaux à 0 et à 1 au moment de l'étape PN y; et quand les signaux de sélection de PN S1 et SO sont respectivement égaux à 1 et à 0 au moment de l'étape PN z. En outre, selon le circuit de décodage 4 montré dans la Fig. 3, la borne de sortie de signaux de sélection 66-1 est connectée à la borne d'entrée de signaux de sélection 53-1 du circuit de sélection 52-1 montré dans la Fig. 2. De la même manière, la borne de sortie de signaux de sélection 66-2 et la borne de sortie de signaux de sélection 66-3 sont respectivement connectées à la borne d'entrée de signaux de sélection 53-2 et à la borne d'entrée de signaux de sélection 53-3. Selon cette structure, il est possible de spécifier chaque circuit de sélection au moyen des signaux de sélection de PN SO et Si provenant des bornes d'entrée 65-1 - 65-2. Selon la présente invention, en fabriquant un circuit générateur de configurations PN pour produire les configurations PN de 9 types d'étapes PN, on a trouvé que la taille du circuit était réduite d'environ 50%, avec une augmentation d'environ 20% de la vitesse de fonctionnement par rapport à un circuit générateur de configurations PN basé sur une structure de circuit conventionnelle. Selon la présente invention, il est possible de générer des configurations pseudo- aléatoires d'une pluralité d'étapes PN par une commutation d'étapes PN en changeant le signal de sélection injecté dans les circuits de sélection. C'est pourquoi, même dans le cas o le nombre d'étapes PN augmente, le nombre de circuits arithmétiques de type OU exclusif ne change pas. Par conséquent, même quand le nombre d'étapes PN augmente, il est possible de fournir un circuit générateur de configurations PN dans lequel la vitesse de fonctionnement n'est pas réduite et dans lequel la taille du circuit ne varie pas selon le nombre d'étapes PN à produire et dans lequel la sortance du circuit DFF (circuit de verrouillage) ne change pas. REVENDICATIONS 1. Circuit générateur de configurations pseudo- aléatoires pour produire des configurations pseudo- aléatoires d'une pluralité d'étapes PN, caractérisé en ce qu'il comprend: une pluralité de moyens formant circuits de verrouillage (1) pour assurer une sortie retardée de l'entrée de données en synchronisme avec une entrée d'horloge (40); des moyens formant circuits arithmétiques de type OU exclusif à entrées multiples (2), dont une sortie est injectée dans lesdits moyens formant circuits de verrouillage (1); et des moyens formant circuits de sélection (3) pour sélectionner une sortie desdits moyens formant circuits de verrouillage (1) et injecter ladite sortie en tant que données d'entrée dans lesdits moyens formant circuits arithmétiques de type OU exclusif (2); dans lequel lesdits moyens formant circuits de sélection commutent une sortie vers lesdits moyens formant circuits arithmétiques de type OU exclusif (2) selon un signal de sélection entré. 2. Circuit générateur de configurations pseudo- aléatoires selon la revendication 1, caractérisé en ce qu'il comprend en outre: des moyens formant circuit de décodage (4) pour convertir un signal de sélection PN entré en signal de sélection et sortir ledit signal de sélection. 3. Circuit générateur de configurations pseudo- aléatoires selon une des revendications 1 et 2, dans lequel lesdits moyens formant circuits de verrouillage (1) sont un circuit bistable de type D.