Brevet FR2725572A1 — publié le 19960412

CIRCUIT DE SYNCHRONISATION COMPRENANT UNE SYNCHRONISATION DE BIT La présente invention concerne un circuit de synchronisation comprenant une synchronisation de bit ou un circuit de synchronisation comprenant une synchronisa- tion de bit et une synchronisation dite de cellule dans une partie d'entrée d'un circuit intégré à semiconduc- teurs. Le développement technique dans le domaine des circuits intégrés à semiconducteurs a récemment progressé jusqu'à un point tel que l'on peut réaliser sur une seule puce des sous-ensembles ayant un grand nombre de fonc- tions. Cependant, du fait des restrictions de boîtiers et de cartes de circuits, il existe un problème de goulot d'étranglement concernant les broches, qui introduit une limite sur le nombre d'entrées/sorties que l'on peut interconnecter. En outre, avec l'accélération du fonction- nement, en ce qui concerne la question du biais d'horloge, c'est-à-dire la résolution du problème qui consiste en ce qu'une différence de phase apparaît à cause d'une diffé- rence de longueur d'interconnexion si des lignes de données et des lignes d'horloge sont établies séparément entre des puces, il est nécessaire de faire cheminer parallèlement les lignes de données et les lignes d'horloge pour qu'un signal de données externe et une horloge externe aient la même phase. Cependant, même si les lignes de données et les lignes d'horloge cheminent de façon parallèle, l'apparition de phénomènes physiques tels que la réflexion et la diaphonie se manifeste de façon importante lorsque la vitesse de fonctionnement est augmentée. De ce point de vue, le passage de lignes d'horloge rapides entre des puces devient lui-même diffi- cile. Compte tenu de la situation mentionnée ci- dessus, certaines techniques ont été proposées pour permettre la capture et la mise en phase de données externes, par l'incorporation de circuits de synchronisa- tion exempts de biais d'horloge (c'est-à-dire dans l'état dans lequel il n'y a pas de retard de phase d'horloge) dans des puces, sans faire cheminer des lignes d'horloge en parallèle pour chaque ligne de données. Ces techniques permettent de diminuer le nombre d'entrées et permettent également de travailler avec une transmission à vitesse élevée. Ces techniques comprennent celles qui utilisent un circuit de génération de temps employant une ligne à retard, dont la structure est représentée sous forme de schéma synoptique sur la figure 43. Cette technique est illustrée sur la figure 1 du document "International Solid-State Circuits Conference (ISSCC)-90", 15 février 1990 P104, IEEE. Dans le procédé qui est représenté sur la figure, les données externes 124 sont retardées par la ligne à retard 120, à partir de laquelle des données externes retardées, c'est-à-dire des données avec une phase telle qu'elles ont un temps d'établissement/maintien suffisant pour l'horloge interne 125, sont sélectionnées pour les données de sélection 126 par le circuit de sélec- tion 121, et les données de sélection 126 sont synchroni- sées avec l'horloge interne 125 dans la bascule de type D (que l'on appellera ci-après bascule D) 123. Quant on dit que la phase a un temps d'établissement/maintien suffi- sant, on fait référence au cas dans lequel un front montant ou un front descendant de l'horloge interne 125 se trouve presque au milieu de la durée pendant laquelle les données externes sont au niveau haut ou "H". En ce qui concerne un procédé pour commander la valeur de retard de la ligne à retard 120 mentionnée ci- dessus, on peut citer le procédé qui est décrit dans la publication de brevet japonais n 3-62052 (brevet des E.U.A. n 412490), bien que ce procédé ne soit pas proposé directement pour un circuit de synchronisation de bit. Ce procédé concerne la génération d'horloges à deux phases avec des valeurs de rapport cyclique strictement définies. En outre, la seconde technique classique concerne un exemple classique de synchronisation de phase de cellule, qui est décrit dans la colonne concernant l'art antérieur dans la publication de brevet japonais n 492534. La figure 44 montre un schéma synoptique relatif à cette technique. Dans la technique qui est illustrée sur la figure, on adopte le procédé dans lequel l'horloge interne 144 est divisée en plusieurs bits en utilisant le compteur de référence 155, et chaque horloge 145 est commandée par le comparateur de phase de cellule 156, pendant que les données externes 141 sont décomposées en parallèle par le convertisseur série/parallèle (que l'on désigne simplement par S/P) 146, et sont ensuite reconverties par le conver- tisseur P/S 147 pour produire les données internes 150. On appelle ici "synchronisation de cellule" un processus de synchronisation qui est destiné à extraire des données qui appartiennent à la tête des données dans une trame des données externes capturées, et dans ce processus, l'impulsion de cellule externe 142 est intro- duite de façon à cheminer en parallèle avec la ligne de données pour les données externes 141, mais la phase de chaque impulsion de cellule externe 142 est décalée du fait que la longueur d'interconnexion diffère pour chaque puce émettant les données externes. Par conséquent, dans la technique classique, les données externes 141 sont décomposées en signaux parallè- les par chaque bascule D 149 faisant partie du convertis- seur S/P 146, pour allonger le cycle des données externes décomposées 151-154. Ainsi, les données externes 151-154 ont chacune un temps d'établissement/maintien suffisant pour l'horloge interne 144, ce qui permet la synchronisa- tion de cellule par l'horloge interne 144. La figure 45 montre un diagramme temporel de la synchronisation de cellule. D'autre part, sur la figure 44, la référence 143 désigne une impulsion de cellule de référence et la réfé- rence 148 désigne un signal de sélection. En outre, la troisième technique classique qui est illustrée par le schéma synoptique de la figure 46 concerne la synchronisation de bit pour la capture de données externes, dans une condition dans laquelle les données externes 135-138 sont suffisamment ralenties en augmentant la largeur de bit du convertisseur S/P 129, et la synchronisation de bit est réalisée à une vitesse de transmission qui permet de capturer de façon sûre les données externes 131. Dans ce cas, les données externes 131 et l'horloge externe 132 ont la même phase du fait qu'elles sont introduites dans une condition dans laquelle elles cheminent en parallèle, et le cycle des données externe est allongé par la bascule D 134. Pour avoir à ce moment un temps d'établissement/maintien suffisant, il est nécessaire d'effectuer une commande dans laquelle on détecte le moment auquel des horloges des bascules D 134 aux deux extrémités et l'horloge interne coïncident, et les données peuvent être capturées à un instant occupant une position exactement intermédiaire. Dans la première technique classique décrite ci- dessus, il existe un problème qui consiste en ce qu'une combinaison de la ligne à retard et du circuit de sélec- tion est nécessaire pour chaque ligne d'entrée des données externes. De plus, il existe un problème concernant la commande de la valeur de retard de la ligne à retard, qui consiste en ce qu'une configuration de boucle est exigée, ce qui fait que la configuration de circuit devient complexe, et qu'il est nécessaire de commander la valeur de retard totale dans la ligne à retard de façon qu'elle soit strictement égale à une période des données externes, d'o il résulte que la commande est malaisée et n'est pas pratique. Dans la seconde technique classique, un registre ou une bascule D pour la largeur de bit du réglage de phase de cellule est exigé pour chaque élément comprenant le convertisseur S/P, le convertisseur P/S et le compteur, ce qui fait que le volume du circuit augmente. En outre, la tête d'une cellule doit toujours être au-dessus du même registre ou de la même bascule D, ce qui fait que le volume du circuit augmente proportionnellement à la largeur d'impulsion de réglage de phase de cellule, et il existe simultanément une limitation qui consiste en ce que la largeur de réglage doit être fonction de la période de cellule. Par exemple, si une cellule comprend 110 bits, la largeur de réglage est de 2 bits, 5 bits, 10 bits, 11 bits,..., et ainsi de suite. En outre, dans la troisième technique classique, il existe un problème qui consiste en ce que l'exigence de pouvoir capturer des données et réaliser la synchronisa- tion de phase sans faire cheminer une horloge en parallèle pour chaque ligne de données, n'est absolument pas satis- faite, du fait que l'horloge externe chemine fondamentale- ment en parallèle avec les données externes. De plus, du fait que l'on adopte une configuration de circuit dans laquelle des bascules fonctionnent toujours, il existe également un problème qui consiste en ce que la puissance consommée augmente inévitablement. Un circuit de synchronisation conforme à la présente invention comprend: une première borne pour introduire un signal de données externe; une seconde borne pour introduire une horloge interne; une ligne à retard connectée à la seconde borne pour retarder séquentielle- ment l'horloge interne de façon à produire un ensemble d'horloges de retard; un circuit de sélection d'horloge connecté à la première borne et à la ligne à retard pour sélectionner une horloge parmi l'ensemble d'horloges de retard qui effectue un changement de niveau pendant que le signal de données externe est à un niveau prédéterminé, et pour émettre l'horloge de retard sélectionnée, à titre d'horloge de sélection; et un circuit de mémoire élastique ayant une partie de synchronisation de bit, la partie de synchronisation de bit étant connectée aux première et seconde bornes et au circuit de sélection d'horloge, et capturant le signal de données externes conformément au changement de niveau de l'horloge de sélection, et conver- tissant en outre le signal de données externe capturé en un signal de données interne dont la phase est synchro- nisée avec l'horloge interne, pour émettre le signal de données interne. Dans l'invention, lorsque l'horloge de sélection change son niveau pendant que le signal de données externe est au niveau prédéterminé, le circuit de mémoire élasti- que capture le signal de données externe conformément au changement de niveau de l'horloge de sélection, pendant que le signal de données externe est au niveau prédéter- miné. Par conséquent, le circuit de mémoire élastique peut garantir un temps d'établissement/maintien suffisant au moment de la capture du signal de données externe. Après ceci, le circuit de mémoire élastique convertit le signal de données externe capturé pour fournir le signal de données interne, avec sa phase en synchronisme avec l'horloge interne, pour émettre le signal de données interne. Selon une configuration préférable de l'inven- tion, dans le circuit de synchronisation conforme à la revendication 1, la partie de synchronisation de bit du circuit de mémoire élastique comprend une rangée de bascules ayant un ensemble de bascules connectées en série pour mémoriser séquentiellement le signal de données externe et pour émettre le signal de données interne à partir de la bascule de l'étage final, et une rangée de circuits de coïncidence auto- synchronisés ayant un ensemble de circuits de coïncidence auto- synchronisés incorporés pour chacune des bascules et connectés en série, et dans l'ensemble de circuits de coïncidence auto- synchronisés, le circuit de coincidence auto-synchronisé du premier étage reçoit en entrée l'horloge de sélection, pour son signal de demande, l'élément de coïncidence auto- synchronisé de l'étage final reçoit en entrée l'horloge interne pour son signal d'acquittement, chaque circuit de l'ensemble de circuits de coincidence auto-synchronisés commande une bascule correspondante pour la placer dans un état de maintien si la bascule est dans un état vide, lorsqu'il reçoit en entrée le signal de demande qui est émis par le circuit de coïncidence auto-synchronisé de l'étage précédent, il émet le signal de demande et le signal d'acquittement vers chacun des circuits de coînci- dence auto-synchronisés de l'étage suivant et de l'étage précédent, et il commande ensuite la bascule pour la placer dans un état ouvert conformément à la réception en entrée du signal d'acquittement qui est émis par le circuit de coincidence auto-synchronisé de l'étage suivant, et si la bascule correspondante est dans un état occupé au moment de la réception en entrée du signal de demande qui est émis par le circuit de coïncidence auto- synchronisé correspondant à l'étage précédent, il commande la bascule pour la faire passer de l'état de maintien à l'état ouvert, conformément à la réception en entrée du signal d'acquittement qui est émis par le circuit de coïncidence auto-synchronisé de l'étage suivant, et il émet en outre le signal de demande et le signal d'acquit- tement vers les circuits de coincidence auto-synchronisés respectivement de l'étage suivant et de l'étage précédent, et il commande la bascule pour la faire passer à nouveau de l'état ouvert à l'état de maintien. Dans la forme de l'invention qui correspond à l'un des modes préférés décrits ci-dessus, chaque circuit de coincidence auto-synchronisé émet/reçoit le signal de demande et le signal d'acquittement en relation avec les circuits de coincidence auto-synchronisés de l'étage précédent et de l'étage suivant, pour commander les états ouvert/de maintien d'une bascule correspondante, et par conséquent les données externes sont transférées séquen- tiellement. A ce moment, le circuit de coïncidence auto- synchronisé du premier étage fait en sorte que la bascule correspondante maintienne les données externes, en synchronisme avec l'application en entrée de l'horloge de sélection. Après ceci, lorsque la bascule correspondante est dans un état vide, c'est-à-dire dans un état dans lequel il n'y a pas de données maintenues, chaque circuit de coincidence auto-synchronisé fait passer la bascule correspondante dans l'état de maintien en synchronisme avec l'application en entrée du signal de demande, il capture dans la bascule correspondante les données qui sont transférées à partir de la bascule de l'étage précé- dent, il émet vers le circuit de coïncidence auto-synchro- nisé de l'étage suivant le signal de demande qui commande la capture des données, il reçoit le signal d'acquittement indiquant que les données ont été capturées, qui est émis par le circuit de coïncidence autosynchronisé de l'étage suivant, et il place la bascule correspondante dans l'état ouvert. D'autre part, lorsque la bascule correspondante est déjà dans l'état occupé, le circuit de coincidence auto-synchronisé maintient toujours la bascule correspon- dante dans l'état de maintien, jusqu'à ce que le signal d'acquittement soit émis par le circuit de coïncidence auto-synchronisé de l'étage suivant. Par conséquent, le circuit de coincidence auto-synchronisé de l'étage précé- dent ne peut également pas placer sa bascule correspon- dante dans l'état ouvert, et il la maintient dans l'état de maintien. Ensuite, à la réception du transfert du signal d'acquittement, le circuit de coïncidence auto- synchronisé place la bascule correspondante dans l'état ouvert et il émet vers le circuit de coïncidence auto- synchronisé de l'étage précédent le signal d'acquittement qui indique que les données peuvent être capturées. Le circuit de coïncidence auto-synchronisé de l'étage final reçoit en entrée l'horloge interne qui est un signal d'acquittement, et il capture les données. Par conséquent, la différence de phase entre le signal de données externe qui est capturé en synchronisme avec l'horloge de sélection, et l'horloge interne, est absorbée par le transfert sous la commande de la rangée de circuits de coïncidence auto-synchronisés, et il en résulte que le signal interne synchronisé avec l'horloge interne est obtenu. Un circuit de synchronisation d'un mode de réalisation plus préférable de l'invention est un circuit de synchronisation conforme à la revendication 2, dans lequel la première borne reçoit également en entrée un signal correspondant à une impulsion de phase de cellule interne, avant à la fois la synchronisation de bit et la synchronisation de cellule, qui est transmise en parallèle avec le signal de données externe, la partie de synchroni- sation de bit du circuit de mémoire élastique applique au signal correspondant à l'impulsion de phase de cellule interne le même traitement qu'au signal de données externe, et il l'émet sous la forme du signal interne, le circuit de mémoire élastique comprend en outre une partie de synchronisation de cellule connectée à la partie de synchronisation de bit, la partie de synchronisation de cellule comportant une rangée de nouvelles bascules ayant un ensemble de nouvelles bascules dont le premier étage est connecté à la partie de synchronisation de bit du circuit de mémoire élastique, et qui sont connectées en série pour mémoriser séquentiellement le signal de données interne qui est émis par la partie de synchronisation de bit, et pour l'émettre sous la forme d'un signal de don- nées de synchronisation de cellule, une rangée de nouveaux circuits de coincidence auto-synchronisés ayant un ensemble de nouveaux circuits de coïncidence auto-synchro- nisés connectés en série, chacun d'eux étant incorporé pour chacune des nouvelles bascules, dans le but de com- mander les nouvelles bascules, un comparateur de phase de cellule pour comparer l'impulsion de phase de cellule interne qui est émise par le nouveau circuit de coinci- dence auto-synchronisé dans l'étage final de la rangée de nouveaux circuits de coïncidence auto-synchronisés, et une impulsion de phase de cellule de référence, et pour émet- tre un premier signal de réglage de phase de cellule, seulement pour la durée de retard, lorsque l'impulsion de phase de cellule interne retarde vis-à-vis de l'impulsion de phase de cellule de référence, et pour émettre un second signal de réglage de phase, seulement pour la durée d'avance, lorsque l'impulsion de phase de cellule interne est en avance par rapport à l'impulsion de phase de cellule de référence, et pour n'émettre aucun des premier et second signaux de réglage de phase de cellule lorsque l'impulsion de phase de cellule interne et l'impulsion de phase de cellule de référence ont une phase concordante, une première partie de commande de phase de cellule pour émettre une horloge d'écriture conformément à l'horloge interne qui est appliquée en entrée à partir de la seconde borne, lorsque le comparateur de phase de cellule n'émet pas le premier signal de réglage de phase de cellule, et l'horloge d'écriture conformément au premier signal de réglage de phase de cellule lorsque le comparateur de phase de cellule émet le premier signal de réglage de phase de cellule vers le nouveau circuit de coïncidence auto-synchronisé dans le premier étage, pour son signal de demande, respectivement, et une seconde partie de commande de phase de cellule pour émettre une horloge de lecture qui est obtenue en retardant d'une certaine fraction de sa période l'émission de l'horloge interne qui est appliquée en entrée à partir de la seconde borne, lorsque le compa- rateur de phase de cellule n'émet pas le second signal de réglage de phase de cellule, et pour émettre l'horloge de lecture conformément au second signal de réglage de phase de cellule lorsque le comparateur de phase de cellule émet le second signal de réglage de phase de cellule vers le nouveau circuit de coincidence auto-synchronisé de l'étage final, pour son signal d'acquittement, respectivement, et le nouveau circuit de coïncidence C auto-synchronisé ayant la même fonction que le circuit de coincidence auto- synchronisé. Dans l'invention décrite ci-dessus, qui est une forme de réalisation préférée, chacun des nouveaux circuits de coïncidence auto-synchronisés émet/reçoit le signal de demande et le signal d'acquittement qui sont transmis entre les nouveaux circuits de coincidence auto- synchronisés de l'étage précédent et de l'étage suivant, pour commander l'état ouvert/de maintien d'une bascule correspondante, et par conséquent les données internes sont transférées séquentiellement. Le comparateur de phase de cellule émet le premier signal de réglage de phase de cellule vers la première partie de commande de phase de cellule lorsque l'impulsion de phase de cellule interne qui est émise par le nouveau circuit de coïncidence auto-synchronisé dans l'étage final est retardée par rapport à l'impulsion de phase de cellule de référence, et la première partie de commande de phase de cellule émet l'horloge d'écriture vers le nouveau circuit de coïncidence auto- synchronisé du premier étage. Par conséquent, le nouveau circuit de coincidence auto-synchronisé du premier étage reçoit en entrée l'horloge d'écriture, à titre de signal de demande, et il commande la nouvelle bascule correspondante. Il en résulte que le transfert des données est accéléré, et le signal de données de synchronisation de cellule qui est émis par le nouveau circuit de coincidence auto-synchro- nisé de l'étage final prend la même phase que l'impulsion de phase de cellule de référence. Au contraire, lorsque l'impulsion de phase de cellule interne qui est émise par le nouveau circuit de coincidence auto-synchronisé de l'étage final est avancée par rapport à l'impulsion de phase de cellule de référen- ce, le comparateur de phase de cellule émet le second signal de réglage de phase de cellule vers la seconde partie de commande de phase de cellule, et la seconde partie de commande de phase de cellule émet l'horloge de lecture vers le nouveau circuit de coïncidence auto- synchronisé de l'étage final. Par conséquent, le nouveau circuit de coincidence auto-synchronisé de l'étage final reçoit en entrée l'horloge de lecture, à titre de signal d'acquittement, et il commande la bascule correspondante de l'étage final. Il en résulte que le transfert de données est retardé, de façon que le signal de données de synchronisation de cellule qui est émis par le nouveau circuit de coïncidence auto-synchronisé de l'étage final prenne la même phase que l'impulsion de phase de cellule de référence. En outre, l'une des formes de réalisation préfé- rées de l'invention, dans le circuit de synchronisation conforme à la figure 1, comprend de plus un circuit de boucle d'asservissement de phase et un circuit miroir de courant qui est attaqué par un signal de commande de VCO (oscillateur commandé par tension) pour un oscillateur commandé par tension dans le circuit de boucle d'asservis- sement de phase, dans lequel la ligne à retard comprend un ensemble d'amplificateurs-séparateurs connectés en série qui sont attaqués par un courant qui est produit par le circuit miroir de courant. Dans l'invention qui correspond à l'un des modes préférés décrits cidessus, le circuit miroir de courant est attaqué par le signal de tension de commande de VCO, qui change de façon appropriée en correspondance avec les changements de température ou autres, et la ligne à retard est attaquée par le courant qui est produit par le circuit miroir de courant. En outre, dans l'invention, dans un circuit de synchronisation destiné à accomplir la capture et la mise en phase d'un signal de données externe au moyen d'une structure d'auto-mémorisation formée par un ensemble de bascules connectées en série pour mémoriser des données par elles-mêmes à un point de changement des données appliquées en entrée, le réglage temporel de la mémorisa- tion par la structure d'auto-mémorisation est commandé par une rangée de circuits de coïncidence auto-synchronisés, comprenant des circuits de coïncidence auto-synchronisés connectés en série, qui sont incorporés pour chacune des bascules. En outre, l'invention comprend: une première borne pour l'introduction d'un signal de données externe; une seconde borne pour l'introduction d'une horloge interne; un circuit de génération d'impulsion de point de changement de données, connecté à la première borne pour générer un signal impulsionnel qui est en synchronisme avec un point de changement du signal de données externe; une partie de synchronisation de bit ayant une rangée de bascules connectées à la première borne et comprenant un ensemble de bascules connectées en série, et une rangée de circuits de coïncidence auto-synchronisés, ayant des circuits de coincidence auto- synchronisés connectés en série et incorporés pour chacune des bascules, de façon à émettre un signal de mémorisation vers la bascule corres- pondante pour commander cette dernière; et une partie de synchronisation de cellule connectée au circuit de coinci- dence auto-synchronisé et à la bascule dans l'étage final, respectivement dans la rangée de circuits de coïncidence auto- synchronisés et dans la rangée de bascules, et à la seconde borne, pour capturer un signal de données qui est émis par la bascule dans l'étage final, en synchronisme avec un signal d'acquittement qui est émis par le circuit de coincidence auto-synchronisé dans l'étage final, et pour émettre en outre le signal de données capturé, en synchronisme avec l'horloge interne, et le circuit de coïncidence auto- synchronisé du premier étage dans la rangée de circuits de coïncidence auto-synchronisés reçoit en entrée le signal impulsionnel pour son signal de demande, et le circuit de coincidence auto-synchronisé de l'étage final est connecté à la seconde borne et il reçoit en entrée l'horloge interne à titre de signal d'acquitte- ment, si la bascule correspondante est dans un état vide au moment de la réception en entrée du signal de demande qui est émis par le circuit de coincidence auto-synchro- nisé correspondant à l'étage précédent, chacun des circuits de coincidence auto-synchronisés commande la bascule pour la placer dans un état de maintien, il émet le signal de commande et le signal d'acquittement vers chacun des circuits de coïncidence auto-synchronisés correspondant à l'étage suivant et à l'étage précédent, et il commande ensuite la bascule pour la placer dans un état ouvert conformément à la réception en entrée du signal d'acquittement qui est émis par le circuit de coïncidence auto-synchronisé de l'étage suivant, et si la bascule correspondante est dans un état occupé au moment de la réception en entrée du signal de demande qui est émis par le circuit de coïncidence auto-synchronisé correspondant à l'étage précédent, chacun des circuits de coincidence auto-synchronisés commande la bascule pour la faire passer de l'état occupé à l'état ouvert conformément à la récep- tion en entrée du signal d'acquittement qui est émis par le circuit de coincidence auto-synchronisé de l'étage suivant, et il émet en outre le signal de demande et le signal d'acquittement vers les circuits de coïncidence auto-synchronisés respectivement de l'étage suivant et de l'étage précédent. Dans l'invention, chaque circuit de coïncidence auto-synchronisé émet/reçoit le signal de demande et le signal d'acquittement en relation avec les circuits de coincidence auto-synchronisés de l'étage précédent et de l'étage suivant, pour commander l'état ouvert/de maintien d'une bascule correspondante, et par conséquent les don- nées externes sont transférées séquentiellement pour accomplir la synchronisation de bit. Dans la configuration envisagée ici, le circuit de coincidence auto-synchronisé du premier étage capture le signal de données externe à l'instant du signal impulsionnel qui est généré par le circuit de génération d'impulsion de point de changement de données, et le circuit de coïncidence auto-synchronisé de l'étage final capture les données conformément aux conditions temporelles de l'horloge interne. Par consé- quent, la différence de phase entre le signal de données externe et l'horloge interne est absorbée et, en outre, les données qui sont émises par la bascule de l'étage final sont émises en étant placées dans une condition de synchronisation de cellule par la partie de synchronisa- tion de cellule. Ainsi, conformément à la présente invention, les données externes peuvent être capturées en synchronisme avec l'horloge externe sans faire cheminer l'horloge externe de façon parallèle, et en outre cette synchronisa- tion de bit peut être réalisé avec une structure de circuit qui peut avoir une petite taille et un verrouil- lage rapide. Conformément à la présente invention, on peut réaliser des circuits de synchronisation d'un type rapide, de petite taille et consommant une faible puissance. Un but de la présente invention est de réaliser un circuit de synchronisation rapide de petite taille et consommant une faible puissance, qui permette de capturer et de mettre en phase les données externes sans faire cheminer une horloge en parallèle pour chaque ligne de données dans une puce (circuit intégré complexe ou LSI). En outre, la présente invention a également pour but de faire en sorte que la fonction de synchronisation qui est accomplie par le circuit de synchronisation présent soit applicable à la synchronisation de cellule, en plus de la synchronisation de bit. Un autre but de la présente invention est de réaliser un circuit de synchronisation qui accomplisse la synchronisation de bit avec une commande par une rangée de circuits de coïncidence auto-synchronisés, pour réaliser un circuit de synchronisation ayant une petite taille et consommant une faible puissance, et capable de se ver- rouiller rapidement. Un autre but encore de la présente invention est de produire une horloge de sélection en codant le signal de sortie d'une ligne à retard pour réduire la taille du circuit et la puissance consommée, et également de produire l'horloge de sélection pour capturer un signal de données externe sans commander de manière stricte la valeur de retard de la ligne à retard en relation avec une période du signal de données externe. Un but supplémentaire de la présente invention est d'empêcher que les données externes ne soient fournies en sortie sans être capturées dans le circuit de coînci- dence auto-synchronisé de l'étage final. Un but supplémentaire de la présente invention est de détecter un fonctionnement erroné dû à des effets de bruit ou autres, pour permettre un retour au fonction- nement normal, sans augmenter la taille du circuit. Un but supplémentaire de la présente invention est de réaliser à la fois la commande de synchronisation de bit et la commande de synchronisation de cellule avec une configuration de circuit d'un type ayant une petite taille et consommant une faible puissance, utilisant une rangée de circuits de coïncidence auto-synchronisés, sans faire cheminer une horloge externe de façon parallèle. Un but supplémentaire de la présente invention est de permettre la réalisation d'une fonction de détec- tion d'erreur dans la synchronisation de cellule. Un but supplémentaire de la présente invention est de réaliser une ligne à retard d'un type consommant une faible puissance, capable d'avoir une valeur de retard toujours constante, pour réaliser un circuit de synchroni- sation stable qui n'est pas affecté par des variations dans le processus de fabrication et par un changement de température. Un but supplémentaire de la présente invention est de réaliser un circuit de synchronisation de petite taille qui accomplit la synchronisation de bit et la synchronisation de cellule à une vitesse élevée, en utili- sant une rangée de circuits de coïncidence auto-synchro- nisés pour le réglage temporel de bascules à auto-mémori- sation. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre de modes de réalisa- tion, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma synoptique montrant un circuit intégré complexe qui comprend un circuit de synchronisation conforme au premier mode de réalisation préféré. La figure 2 est un schéma synoptique montrant la structure du circuit de synchronisation conforme au premier mode de réalisation préféré. La figure 3 est un schéma synoptique montrant un exemple de structure d'un circuit de sélection d'horloge. La figure 4 est un schéma synoptique montrant un exemple de structure d'un premier circuit de bascules. La figure 5 est un schéma montrant un exemple de structure d'un circuit de codage. La figure 6 est un diagramme temporel illustrant le fonctionnement du circuit de sélection d'horloge. La figure 7 est un schéma montrant un exemple de structure d'un circuit de sélection. La figure 8 est un schéma montrant un autre exemple de structure du circuit de sélection. La figure 9 est un schéma montrant un autre exemple de structure du premier circuit de bascules. La figure 10 est un schéma montrant un exemple de structure d'un circuit de mémoire élastique. La figure 11 est un schéma montrant l'entrée/ sortie d'un signal de demande et d'un signal d'acquitte- ment dans un certain circuit de coincidence auto-synchro- nisé. La figure 12 est un diagramme temporel montrant le fonctionnement du circuit de coïncidence auto-synchro- nisé dans l'état vide. La figure 13 est un diagramme montrant le fonc- tionnement du circuit de coïncidence auto-synchronisé dans l'état occupé. La figure 15 est un schéma synoptique montrant un circuit intégré complexe qui comprend un circuit de synchronisation conforme au second mode de réalisation préféré. La figure 16 est un schéma synoptique montrant la structure du circuit de synchronisation conforme au second mode de réalisation préféré. La figure 17 est un schéma synoptique montrant la structure d'un circuit de mémoire élastique conforme au second mode de réalisation préféré. La figure 18 est un schéma montrant un exemple de structure d'un second circuit de commande. La figure 19 est un diagramme temporel destiné à illustrer le fonctionnement du second circuit de commande. La figure 20 est un schéma montrant un exemple de structure d'un premier circuit de commande. La figure 21 est un diagramme temporel qui est destiné à illustrer le fonctionnement du premier circuit de commande. * La figure 22 est un schéma montrant la structure d'un circuit de coincidence auto-synchronisé conforme au second mode de réalisation préféré. La figure 23 est un schéma synoptique montrant une transmission de données entre des puces de circuits intégrés complexes dans le troisième mode de réalisation préféré. La figure 24 est un schéma synoptique montrant la structure d'un circuit de synchronisation conforme au troisième mode de réalisation préféré. La figure 25 est un schéma synoptique montrant la structure d'un circuit de mémoire élastique conforme au troisième mode de réalisation préféré. La figure 26 est un schéma synoptique montrant la structure de circuit d'une partie de synchronisation de phase de cellule du circuit de mémoire élastique. La figure 27 est un schéma montrant un exemple de structure de circuit d'une première partie de commande de phase de cellule. La figure 28 est un schéma montrant un exemple de structure de circuit d'une seconde partie de commande de phase de cellule. La figure 29 est un schéma montrant un exemple de structure de circuit d'un comparateur de phase de cellule. La figure 30 est un schéma montrant un exemple de structure de circuit d'une bascule J-K du type à déclenchement sur des fronts. La figure 31 est un diagramme temporel qui est destiné à illustrer le fonctionnement du comparateur de phase de cellule. La figure 32 est un schéma montrant un change- ment de l'état occupé d'une rangée de bascules D. La figure 33 est un schéma montrant une trans- mission de données entre des puces de circuits intégrés complexes dans le quatrième mode de réalisation préféré. La figure 34 est un schéma synoptique montrant un exemple de structure d'un circuit de synchronisation conforme au quatrième mode de réalisation préféré. La figure 35 est un schéma montrant un exemple de circuit de génération d'impulsion de point de change- ment de données. La figure 35 est un diagramme temporel illus- trant le fonctionnement du circuit de génération d'impul- sion de point de changement de données. La figure 37 est un schéma montrant un exemple de structure d'une ligne à retard conforme au cinquième mode de réalisation préféré. La figure 38 est un schéma montrant un exemple de structure d'un circuit de boucle d'asservissement de phase. La figure 39 est un schéma synoptique montrant la structure d'un oscillateur commandé par tension (ou VCO) dans le circuit de boucle d'asservissement de phase. La figure 40 est un schéma de circuit montrant la structure d'une cellule de retard du VCO. La figure 41 est un schéma de principe montrant le cas d'un état vide. La figure 42 est un schéma de principe montrant le cas d'un état occupé. La figure 43 est un schéma montrant un exemple classique d'un circuit de synchronisation de bit utilisant une ligne à retard. La figure 44 est un schéma montrant la structure d'un exemple classique d'un circuit de synchronisation de cellule. La figure 45 est un diagramme temporel d'un circuit convertisseur S/P dans le circuit de synchronisa- tion de cellule classique. La figure 46 est un schéma montrant la structure d'un exemple classique d'un circuit de synchronisation de bit utilisant des circuits convertisseurs S/P-P/S. Premier mode de réalisation préféré Dans les interfaces inter-puces réelles, plusieurs bits de données sont souvent émis par des puces similaires, auquel cas il est avantageux, du point de vue de l'économie de circuits, de capturer simultanément l'ensemble de bits au même instant. En considérant ce point de vue, la présente invention consiste en un circuit de synchronisation. On décrira ci-dessous, en se référant aux figures, un circuit de synchronisation conforme au premier mode de réalisation préféré de la présente invention. La figure 1 est un schéma synoptique montrant schématiquement la transmission de données entre deux puces (circuits intégrés complexes ou circuits LSI), dans une configuration dans laquelle un circuit de synchronisa- tion 10 qui constitue le premier mode de réalisation préféré est incorporé dans un circuit LSI 13. Un généra- teur d'horloge interne 11, également incorporé dans le circuit LSI 13, produit une horloge interne 2 et il émet l'horloge interne 2 vers le circuit de synchronisation 10. Un circuit LSI 12 transfère un signal de données externe 6 (signal série) vers le circuit LSI 13, et le circuit de synchronisation 10 effectue la capture (synchronisation de bit) du signal de données externe 6, en synchronisme avec l'horloge interne 2. La figure 2 est un schéma synoptique montrant la structure du circuit de synchronisation 10. Une première borne T1 est une borne d'entrée pour l'entrée du signal de données externe 6 dans le circuit de synchronisation 10, et une seconde borne T2 est une borne d'entrée pour l'entrée de l'horloge interne 2 dans le circuit de synchronisation 10. Une troisième borne T3 est une borne de sortie pour émettre vers une autre partie de circuit fonctionnel dans le circuit LSI 13, le signal de données externe capturé en synchronisme avec l'horloge interne 2. La référence 1 désigne une ligne à retard qui est formée par n (n>a2) amplificateurs-séparateurs connectés en série, la référence 4 désigne un circuit de sélection d'horloge et la référence 7 désigne un circuit de mémoire élastique. Lorsque la seconde borne d'entrée T2 applique l'horloge interne 2 à la ligne à retard 1, cette dernière retarde successivement n fois l'horloge interne 2 avec les amplificateurs-séparateurs internes (non représentés) qu'elle contient, et elle fournit les signaux de sortie obtenus par chaque amplificateur-séparateur au circuit de sélection d'horloge 4, sous la forme d'horloges de retard 3 (leur nombre est égal à n). La première borne d'entrée T1 applique le signal de données externe 6 au circuit de sélection d'horloge 4 et au circuit de mémoire élastique 7. Sous l'effet de la réception des horloges de retard 3, le circuit de sélection d'horloge 4 sélectionne l'une d'elles qui est en synchronisme avec le signal de données externe 6, et qui permet la capture du signal de données externe 6 avec un temps d'établissement/maintien suffisant, et il émet l'horloge de retard 3 sélection- née, sous la forme d'une horloge de sélection 5. Le circuit de mémoire élastique 7 capture le signal de données externe 6 en synchronisme avec l'horloge de sélection 5 qui lui est appliquée. En outre, le circuit de mémoire élastique 7 a pour fonction de convertir le signal de données externe 6 pour produire le signal de données interne 8, conformément à l'horloge interne 2 qui est introduite par la seconde borne d'entrée T2 et à l'horloge de sélection 5. Le signal de données interne 8 a une phase qui est synchronisée avec celle de l'horloge interne 2. La figure 3 est un schéma synoptique montrant la structure interne du circuit de sélection d'horloge 4. Le circuit 4 est divisé de façon générale en un premier circuit de bascules 18, un circuit de codage 19, un second circuit de bascules 18A et un circuit de sélection 20. Le premier circuit de bascules 18 capture les n horloges de retard 3, retardées séquentiellement, sous l'effet du signal de données externe 6, et il émet ses signaux de sortie 22 (que l'on appelle ci-après des signaux d'état) vers le circuit de codage 19, et le circuit de codage 19 convertit les signaux d'état 22 en signaux de codage 21, et le second circuit de bascules 18A capture les signaux de codage 21 en synchronisme avec le signal de sortie d'un inverseur 9 qui est la forme inver- sée du signal de données externe 6. Le circuit de sélec- tion 20 sélectionne l'une des horloges de retard 3 confor- mément aux signaux de sortie 14 du second circuit de bascules 18A, et il fournit en sortie l'horloge de retard 3 sélectionnée, sous la forme de l'horloge de sélection 5. On décrira ensuite des structures et des modes de fonctionnement détaillés de parties individuelles de ce circuit 4. La figure 4 est un schéma synoptique montrant la structure du premier circuit de bascules 18, ce circuit 18 comprenant n bascules D du type à déclenchement sur des fronts montants (que l'on appelle ci-après bascules de type D à déclenchement sur des fronts) (premières bascu- les) 15, en un nombre correspondant au nombre d'horloges de retard 3 qui sont appliquées en entrée. On peut évidem- ment faire fonctionner ce circuit 18 sur des fronts descendants du signal de données externe 6, en utilisant des bascules de type D du type à déclenchement sur des fronts descendants. Le premier circuit de bascules 18 capture des valeurs des horloges de retard 3 sous l'effet d'un front montant du signal de données externe 6, et il les émet vers le circuit de codage 18. La figure 5 est un schéma de circuit montrant la structure interne du circuit de codage 19. La partie de circuit pour l'émission d'un signal de codage 21 pour un signal d'état 22 appliqué en entrée, est indiquée par la région 51 entourée par la ligne en pointillés sur la figure 5. Le Tableau 1 ci-dessous montre une table de vérité pour cette partie de circuit 51. Tableau 1 Horloge de Horloge de Signal Signal Signal l'étage l'étage d'entrée de sortie de sortie précédent courant d'indicateur sélection d'indicateur H H B 0 0 H B B i i B H B 0 0 B B B O O H H H 0 1 H B H O 1 B H H 0 1 B B H O 1 On note que l'horloge de l'étage précédent 52, l'horloge de l'étage courant 54 et le signal de sortie de sélection 53 dans le Tableau 1 correspondent respective- ment au signal d'état 22 d'une partie de circuit de l'étage qui précède la partie de circuit 51, au signal d'état 22 de la partie de circuit 51 considérée et au signal de codage 21 sur la figure 5. De plus, le signal d'entrée d'indicateur et le signal de sortie d'indicateur dans le Tableau 1 correspondent respectivement à un signal d'entrée d'indicateur 55a et à un signal de sortie d'indi- cateur 55b sur la figure 5. Le circuit de codage 19 émet ces signaux de codage 21 de la manière suivante à partir des sorties 22 du premier circuit de bascules 18. Premièrement, il compare les valeurs d'un certain signal d'état 22 et d'un signal d'état 22 de l'étage précédent (signal de sortie correspondant à l'horloge de retard 3 précédente), et il fait passer le signal de codage 21 au niveau haut ou "H" seulement lorsque le signal de sortie de l'étage précédent (l'horloge 52 de l'étage précédent) et le signal de sortie de l'étage courant (l'horloge 54 de l'étage courant) sont respectivement aux niveaux haut ("H") et bas ("B"). Par exemple, comme représenté dans le diagramme temporel de la figure 6, lorsque les conditions temporelles des trois horloges de retard 3 adjacentes sont respectivement A, B et C pour un changement du signal de données externe 6, le niveau du signal de codage 21 qui correspond à l'horloge de retard 3 représentée en B sur la figure devient le niveau 'H". D'autre part, lorsque la valeur de retard totale de la ligne à retard 1 est supérieure à une période du signal de données externe 6, et lorsqu'il existe un ensem- ble de combinaisons du niveau "H" et du niveau "B", il est nécessaire de toujours sélectionner de façon préféren- tielle une seule d'entre elles. Par conséquent, le signal d'indicateur 23 est incorporé pour que, lorsque le niveau de l'un des signaux de codage 21 s'élève initialement au niveau "H", des signaux de codage 21 qui apparaissent après lui soient forcés au niveau "B". En procédant ainsi, il n'est pas nécessaire que la valeur de retard totale de la ligne à retard 1 soit commandée de façon stricte en relation avec une période du signal de données externe 6, et un signal de codage 21 est toujours émis si le retard n'est pas inférieur à la période d'horloge du signal de données externe 6. On note ici que le niveau "H" correspond au second niveau et que le niveau "B" correspond au premier niveau. Cette relation de correspondance est conservée dans la description qui suit. En considérant le temps de traitement dans le circuit de codage 19, on note que le second circuit de bascules 18A capture les signaux de sortie 21 du circuit de codage 19 sur un front descendant du signal de données externe 6 et il les émet sous la forme des signaux de sélection 14 vers le circuit de sélection 20. Le second circuit de bascules 18A a la même structure que le premier circuit de bascules 18 qui est représenté sur la figure 4. Une bascule de type D à déclenchement sur des fronts qui est incluse dans le second circuit de bascules 18A est appelée seconde bascule à déclenchement sur des fronts. La figure 7 est un schéma de circuit montrant la structure interne du circuit de sélection 20, dans lequel chacun des n signaux de sélection 14 est appliqué à un circuit ET 56 en compagnie d'une horloge de retard 3 correspondante. Les n circuits ET 56 sont connectés en parallèle, et le signal de sortie de l'un des circuits ET 56, c'est-à-dire un circuit ET 56 auquel est appliqué un signal de sélection 14 au niveau "H", est émis pour l'hor- loge de sélection 5. Par conséquent, le niveau de horloge de sélection 5 qui est émise change conformément au changement de niveau de l'horloge de retard 3 qui est appliquée au circuit ET 56 correspondant. En ce qui concerne la structure du circuit de sélection 20, on peut prendre la structure 20A qui est représentée sur la figure 8, à la place de celle qui est représentée sur la figure 7. Sur la figure 8, la référence 57 désigne un circuit ET et la référence 58 désigne un circuit OU. Il en résulte qu'un front montrant de l'horloge de sélection 5 et un front montant du signal de données externe 6 concordent presque, et en capturant le signal de données externe 6 sur un front descendant de l'horloge de sélection 5 dans le circuit de mémoire élastique 7 qui est décrit ci-dessous, on peut avoir un temps d'établissement/ maintien suffisant. (A titre d'exemple, voir le cas dans lequel l'horloge de retard 3 qui est représentée en B sur la figure 6 est sélectionnée à titre d'horloge de sélec- tion 5.) En formant le circuit de sélection d'horloge 4 de la manière décrite ci-dessus, on peut réaliser une fonction de capture de données externe avec des circuits de petite taille, sans faire cheminer l'horloge externe parallèlement au signal de données externe 6, et également sans utiliser un grand nombre de registres et d'éléments semblables. En outre, on introduit une structure dans laquelle l'horloge de sélection 5 est verrouillée en une période du signal de données externe 6, c'est-à-dire que l'horloge interne 2 est prise en compte sur un front montant du signal de données externe 6, et l'horloge de sélection 5 est déterminée sur son front descendant, ce qui fait qu'il est possible de faire face instantanément à une instabilité temporaire du signal de données externe 6 qui est due à des effets de gigue ou autres. Bien que les bascules de type D à déclenchement sur des fronts 15 soient utilisées à titre d'éléments constitutifs du premier (et second) circuit de bascules 18 (18A) sur la figure 4, on peut utiliser à la place des bascules D. La figure 9 montre un exemple d'un tel cas. Sur la figure, la référence 16 désigne des bascules D, et le circuit de porte 16A qui est formé par un inverseur et un circuit ET génère une impulsion ayant une courte largeur qui s'élève au niveau "H" au moment d'un front montant du signal de données externe 6 passant du niveau "B" au niveau "H", et qui tombe immédiatement au niveau "B" après cet instant, et qui applique l'impulsion à la borne E de chaque bascule D 16. Ainsi, dans ce cas, en particulier dans le cas d'un état verrouillé (un état dans lequel l'horloge de sélection 5 est fixée), le circuit d'horloge de sélection 4 ne fonctionne absolument pas, ce qui procure un avantage qui consiste en ce que la puissan- ce consommée est réduite à une valeur faible. A ce moment, on obtient une économie considérable sur la puissance consommée, en comparaison avec la technique classique utilisant les circuits S/P-P/S. Les bascules D qui sont incluses dans les premier et second circuits de bascules 18 et 18A sont respectivement appelées premières et secon- des bascules. La figure 10 est un schéma synoptique montrant un exemple de structure du circuit de mémoire élastique 7 sur la figure 2. Le circuit 7 comprend une rangée de bascules D qui est formée par un ensemble de bascules D 17 connectées en série, et une rangée de circuits à colnci- dence auto-synchronisés qui est formée par des circuits à coïncidence auto-synchronisés 24 connectés en série, l'un d'eux étant incorporé pour chaque bascule D 17 afin de commander l'une correspondante des bascules D 17. Dans ces circuits de coïncidence auto-synchronisés 24, un signal qui est une version inversée de l'horloge de sélection 5 est appliqué en entrée à titre de signal d'entrée de demande, décrit ci- dessous, au circuit de coincidence auto-synchronisé 24i du premier étage, et ce circuit émet un signal de mémorisation 27 vers la bascule D 17 à laquelle le signal de données externe 6 est appliqué. De plus, le circuit de coincidence auto-synchronisé 24f de l'étage final, qui émet le signal de mémorisation 27 vers la bascule D 17 de l'étage final qui émet le signal de données interne 8, reçoit l'horloge interne 2 à titre de signal d'entrée d'acquittement pour le circuit de coinci- dence auto-synchronisée 24f. Les références 25 et 26 désignent ici de façon générique respectivement des signaux de demande et des signaux d'acquittement. On décrira ci-dessous le fonctionnement des circuits de coincidence auto-synchronisés 24. On va maintenant décrire le fonctionnement du circuit de coïncidence auto-synchronisé 24 en se référant au schéma de la figure 11 et aux diagrammes temporels de la figure 12 et de la figure 13. Sur la figure 11, un signal de demande et un signal d'acquittement qui sont appliqués à un certain circuit de coïncidence auto- synchronisé 24 sont indiqués respectivement sous la forme d'un signal d'entrée de demande 25 et d'un signal d'entrée d'acquittement 26, tandis qu'un signal de demande et un signal d'acquittement qui sont émis par le circuit de coïncidence auto-synchronisé 24 mentionné ci-dessus, sont indiqués respectivement par un signal de sortie de demande ' et un signal de sortie d'acquittement 26'. On consi- dère que la bascule D 17 est ouverte lorsque le signal de mémorisation 27 est au niveau 'H" et que la bascule D 17 est dans l'état de maintien lorsque le signal de mémorisa- tion 27 est au niveau "B". Premièrement, on considère un état dans lequel la bascule D 17 est ouverte (un état de non-mémorisation), c'est-à-dire qu'elle est vide. La figure 12 représente le diagramme temporel pour ce cas. Le circuit de coïncidence auto-synchronisé 24 émet le signal de mémorisation 27 vers la bascule D 17 correspondante pour placer la bascule D 17 dans l'état de maintien, sous l'effet de l'application du signald'entrée de demande 25 qui est émis par le circuit de coïncidence auto-synchronisé 24a de l'étage précédent, et il émet également le signal de sortie d'acquittement 26' vers le circuit de coincidence auto-synchronisé 24a de l'étage précédent. En outre, le circuit de coïncidence auto- synchronisé 24 émet le signal de sortie de demande 25' vers le circuit de coïncidence auto-synchronisé 24b de l'étage suivant. A son tour, le circuit de coïncidence auto-synchronisé 24b de l'étage suivant reçoit le signal de sortie de demande 25' et il renvoie le signal d'entrée d'acquittement 26 vers le circuit de coïncidence auto- synchronisé 24 de son étage précédent, et le circuit de coincidence autosynchronisé 24 qui reçoit le signal d'entrée d'acquittement 26 ouvre la bascule D 17 et il arrête l'émission du signal de sortie de demande 25'. D'autre part, lorsque la bascule D 17 est dans l'état occupé (état de mémorisation) ou l'état de maintien, comme représenté sur le diagramme temporel de la figure 13, le circuit de coiïncidence auto- synchronisé 24 fait monter le signal de mémorisation 27 au niveau "H" sous l'effet d'une descente au niveau "B" du signal d'entrée d'acquittement 26, pour placer la bascule D 17 dans l'état ouvert, et il fait également descendre au niveau "B" le signal de sortie de demande 25'. Ce circuit de coïncidence 24 émet ensuite le signal de sortie de demande 25' vers le circuit de coincidence auto-synchro- nisé 24b de l'étage suivant, sous l'effet d'une montée au niveau "H" du signal d'entrée d'acquittement 26 à la suite de ceci, et il fait également descendre le signal de mémo- risation 27 au niveau "B", pour placer la bascule D 17 dans l'état de maintien. Lorsque la bascule D 17 a pris en charge les données de l'étage précédent, le circuit de coïncidence auto-synchronisé 24 émet vers le circuit coincidence auto-synchronisé 24a de l'étage précédent, le signal de sortie d'acquittement 26' qui demande de capturer le signal de données de l'étage encore précédent. Pour faciliter la compréhension des deux concepts de "l'état vide" et de "l'état occupé", les figures 41 et 42 montrent respectivement des diagrammes de principes les concernant. Comme décrit ci-dessus, en entend ici de façon générale par circuit de coïncidence auto-synchronisé 24, des circuits qui émettent/reçoivent le signal de demande 25 et le signal d'acquittement 26 en relation avec un circuit de coïncidence auto-synchronisé de l'étage suivant ou de l'étage précédent, pour réaliser un transfert de données. La figure 14 montre un exemple de configuration de circuit d'un tel circuit de coïncidence auto-synchro- nisé 24. Comme représenté sur la figure, le circuit de coincidence autosynchronisé 24 comprend deux bascules à déclenchement sur des fronts R-S 60, deux circuits NON-ET 59 et 63, deux inverseurs 61 et 64, un circuit ET 62 et un élément de retard 28 qui est constitué par un ensemble d'inverseurs connectés en série. Comme représenté sur la figure 10, dans ce mode de réalisation préféré, la forme inversée de l'horloge de sélection 5 est appliquée à titre de signal d'entrée de demande pour le premier étage de la rangée des circuits de coincidence auto-synchronisés, et l'horloge interne 2 est appliquée à titre de signal d'entrée d'acquittement pour l'étage final, ce qui permet d'absorber la différence de phase entre les deux horloges 5 et 2, et d'utiliser le signal de données externe avec la phase de l'horloge interne 2. Par conséquent, le signal de données interne 8 qui est maintenu dans la bascule D dans l'étage final, est émis en synchronisme avec l'horloge interne 2. Comme on peut le voir dans l'exemple classique, dans le circuit de synchronisation utilisant des circuits S/P-P/S, des registres sont nécessaires à la fois du côté S/P et du côté P/S, et des registres en nombre correspon- dant au nombre de bits d'expansion sont en outre néces- saires pour la partie de compteur. Au contraire, en adoptant la structure qui utilise une rangée de circuits de coïncidence auto- synchronisés, comme représenté sur la figure 10, des registres et des éléments semblables ne sont pas nécessaires, ce qui permet de réduire le nombre de circuits pour diminuer la puissance consommée. Second mode de réalisation On va maintenant décrire un circuit de synchro- nisation qui constitue le second mode de réalisation préféré de la présente invention. La figure 15 est un schéma synoptique montrant un circuit LSI 13A qui comprend un circuit de synchronisa- tion 0lA correspondant au second mode de réalisation préféré, et un circuit LSI 12 qui transmet le signal de données externe 6 au circuit LSI 13A. Comme représenté sur la figure, le circuit LSI 13A comprend nouvellement un circuit de restauration 65 et un circuit de détection d'erreur 66, en plus du circuit de synchronisation 10A et du générateur d'horloge interne 11, le circuit de restau- ration 65 émettant un signal de restauration externe 67 vers le circuit de synchronisation 10A. La figure 16 est un schéma synoptique montrant la structure du circuit de synchronisation 10A. Les première à troisième bornes T1-T3, la ligne à retard 1 et le circuit de sélection d'horloge 4 sont respectivement les mêmes que les éléments correspondants dans le circuit de synchronisation 10. Une quatrième borne T4 est une borne d'entrée pour l'application du signal de restaura- tion externe 67 au circuit de synchronisation 10A. Le signal de restauration externe 67 est inversé par un inverseur 68 et il est ensuite appliqué au circuit de mémoire élastique 7A. Une cinquième borne T5 est une borne de sortie pour l'émission d'un signal de restauration interne 31 à partir du circuit de synchronisation 10A. Le trait caractéristique du second mode de réalisation préféré consiste dans la structure du circuit de mémoire élastique 7A. Ce circuit 7A est formé sur la base de la structure du circuit de mémoire élastique 7 décrit ci- dessus, auquel est ajouté un perfectionnement. La figure 17 est un schéma synoptique montrant la structure du circuit de mémoire élastique 7A. Dans ce mode de réalisation préféré, la structure de la figure 17 est adoptée du point de vue suivant. Premièrement, un signal de données externe peut être manqué lorsqu'il est capturé après la restauration, et il est donc nécessaire, pour éviter ceci, de maintenir un circuit de coïncidence auto-synchronisé 24A2 de l'étage final dans "l'état occupé" (l'état dans lequel la capture du signal de don- nées externe suivant est attendue jusqu'à ce que le signal d'entrée d'acquittement s'élève au niveau "H"). Dans ce but, comme représenté sur la figure 17, l'horloge interne 2 n'est pas appliquée directement au circuit de coînci- dence auto-synchronisé 24A2 de l'étage final, à titre de signal d'entrée d'acquittement, mais un second circuit de commande 29 est ajouté et une nouvelle horloge 33 qui est générée par le circuit 29 à partir de l'horloge interne 2, est appliquée à titre de signal d'entrée d'acquittement au circuit de coïncidence 24A2 précité. La figure 18 montre un exemple de circuit concernant le second circuit de commande 29. Comme repré- senté sur la figure, le second circuit de commande 29 comprend une bascule D 74, une bascule à déclenchement sur des fronts D 75 et un circuit OU 76. Le signal de restau- ration interne 31 qui est appliqué à la borne D de la bascule D 74 correspond ici à la forme inversée du signal de restauration externe, 30. La figure 19 montre le diagramme de fonctionne- ment du second circuit de bascule 29 juste après l'appli- cation en entrée de la forme inversée du signal de restau- ration externe 30, c'est-à-dire le signal de restauration interne 31. Lorsque le signal de restauration interne 31 s'élève du niveau "B" au niveau "H", la sortie Q de la bascule D 74 reste au niveau "B", et l'horloge 33 qui est le signal de sortie du circuit OU 76 est par conséquent au niveau "H". L'état dans lequel l'horloge 33 est au niveau "H" se poursuit jusqu'à ce que l'horloge interne 2 s'élève après ce moment et tombe ensuite à nouveau au niveau "B". Autrement dit, l'horloge 33, qui est un signal d'entrée d'acquittement du circuit de coïncidence auto-synchronisé 24A2 de l'étage final, est émise en étant retardée d'une période par rapport à l'horloge interne 2. Par conséquent, le fait de cesser l'application du signal d'entrée d'acquittement 33 pendant une période peut placer dans l'état occupé le circuit de coïncidence auto-synchronisé 24A2 de l'étage final. En fonction de la différence de phase, un circuit de coïncidence 24A de l'étage qui précède le circuit de coïncidence auto-synchronisé 24A2 peut également passer dans l'état occupé. De plus, il est possible que toute la rangée des circuits de coïncidence auto-synchronisés passe dans l'état occupé pour une certaine raison telle par exemple que le bruit dans le circuit ou la gigue du signal de données externe 6. Dans un tel cas, l'information corres- pondante doit être communiquée à un autre circuit (le circuit de détection d'erreur 66 correspond ici à cet autre circuit), pour abandonner les données présentes. Dans ce cas, il n'est pas impossible d'envisager d'empêcher l'apparition d'un tel état en augmentant simplement le nombre des circuits de la rangée de circuits de coincidence auto-synchronisés. Cependant, ceci ne fait qu'augmenter de manière irrationnelle le nombre de circuits de coincidence auto-synchronisés et est contraire à l'objectif de réduction de la taille du circuit de synchronisation. Par conséquent, dans le second mode de réalisa- tion préféré, on adopte la structure dans laquelle un premier circuit de commande 28 est incorporé pour détecter un signal d'occupation 32 du circuit de coincidence auto- synchronisé 24A1 du premier étage, et pour générer le signal de restauration interne 31 dans le premier circuit de commande 28, ce signal de restauration interne 31 étant utilisé pour restaurer à nouveau chacun des circuits de coincidence auto-synchronisés 24A et le second circuit de commande 29. Par cette nouvelle restauration, les données qui se trouvent dans chaque bascule à déclenchement sur des fronts D 17 sont éliminées. Lorsque le signal d'occu- pation 32 ne présente pas l'état occupé, le premier circuit de commande 28 émet sans modification la forme inversée 30 du signal de restauration externe, pour le signal de restauration interne 31. La figure 20 montre un exemple de structure de circuit du premier circuit de commande 28. Comme le montre la figure, le premier circuit de commande 28 comprend un circuit de porte 71, une bascule à déclenchement sur des fronts D 70 et un circuit ET 72. Le signal d'occupation 32 qui est représenté sur la figure 17 correspond à un terme général représentant les premier et second signaux d'occu- pation 32-1 et 32-2 qui sont représentés sur la figure 20. Le premier signal d'occupation 32-1 correspond à un signal inversé par rapport à l'horloge de sélection 5 (qui est un signal d'entrée de demande du circuit de coïncidence auto- synchronisé 24A1 du premier étage), et le second signal d'occupation 32-2 correspond au signal de sortie de demande 25 du circuit de coïncidence auto-synchronisé 24A1 du premier étage. La figure 21 montre le diagramme de fonctionne- ment du premier circuit de commande 28. Comme représenté sur la figure, lorsque la sortie Q de la bascule à déclen- chement sur des fronts D 70 est au niveau "H" à l'instant initial, la forme inversée 30 du signal de restauration externe devient le signal de restauration interne 31 qui doit restaurer chaque partie 24A et 29. Cependant, ensuite, si tous les circuits de coïncidence auto-synchro- nisés 24 passent dans l'état occupé, même si le signal d'entrée de demande (32-1) est appliqué au circuit de coincidence auto-synchronisé 24A1 du premier étage, le circuit de coincidence 24A1 maintient le niveau du signal de sortie de demande 25 (32-2) au niveau "H" (l'instant t sur la figure 21), jusqu'à ce que le signal d'entrée d'acquittement descende. Par conséquent, le signal de restauration interne 31 descend au niveau "B" pour passer dans l'état de restauration. Ceci restaure à nouveau chaque partie 24A, 29. Après ceci, lorsque le signal de sortie de demande 25 (32-2) descend au niveau "B", à l'instant t2 sur la figure 21, le signal de restauration interne 31 montre au niveau "H" en correspondance avec le niveau 'H" de la forme inversée du signal de restauration externe 30. Dans ce second mode de réalisation préféré, chaque circuit de coïncidence auto-synchronisé 24A est réalisé en incorporant un circuit supplémentaire de restauration au circuit de coïncidence auto- synchronisé 24 dans le premier mode de réalisation préféré, pour permet- tre la restauration par le signal de restauration interne 31. La structure de circuit est représentée sur la figure 22. Ainsi, le circuit de coincidence auto-synchronisé 24A produit le signal de sortie d'acquittement 26' par l'incorporation d'un circuit ET 73 qui reçoit en entrée le signal de sortie d'un circuit NON-ET 63 du circuit de coincidence auto-synchronisé 24, et le signal de restaura- tion interne. De cette manière, le signal de sortie d'acquittement 26' descend également au niveau "B" sous l'effet d'une descente au niveau "B" du signal de restau- ration interne 31. De plus, le circuit de détection d'erreur 66 détecte le changement du signal de restaura- tion interne 31 le faisant passer du niveau "H" au niveau "B", pour détecter que des données erronées ont été capturées. De cette manière, on peut réduire le nombre des circuits de coincidence auto-synchronisés C (le minimum est de 3), tout en empêchant que tous les circuits de coincidence auto-synchronisés 24A ne passent dans l'état occupé, et on peut en outre détecter l'apparition de la capture de données erronées du fait de bruit de données d'entrée ou autres. Bien que ce mode de réalisation préféré utilise à la fois les premier et second circuits de commande 28 et 29, selon une variante, on peut utiliser seulement le premier circuit de commande 28, ou bien on peut utiliser seulement le second circuit de commande 29. Dans ce dernier cas, la forme inversée 30 du signal de restaura- * tion externe est appliquée sans changement au circuit de commande 29. Troisième mode de réalisation Les premier et second modes de réalisation préférés concernent tous deux un circuit de synchronisa- tion de bit dans lequel on fait en sorte que le signal de données externe 6 prenne la phase de l'horloge interne 2. Le procédé qui est utilisé ici peut être étendu à un circuit de synchronisation de cellule, en comparant une impulsion de phase de cellule, prise à titre de référence, et une impulsion de phase de cellule qui provient de 23 l'extérieur. De ce point de vue, on réalise dans le troisième mode de réalisation préféré un circuit de synchronisation qui comprend à la fois la commande de synchronisation de bit et la commande de synchronisation de cellule. La figure 23 est un schéma synoptique représen- tant schématiquement un circuit LSI 13B qui comprend un circuit de synchronisation 10B conforme au troisième mode de réalisation préféré, et un circuit LSI 12 pour émettre le signal de données externe 6 vers le circuit LSI 13B. Bien que ceci ne soit pas représenté sur la figure 23, le circuit LSI 12 émet vers le circuit de synchronisation lOB, conjointement au signal de données externe 6, un signal de données pour une impulsion de phase de cellule interne qui chemine en parallèle avant d'être soumis au traitement de synchronisation de bit et de synchroni- sation de cellule,etoe signal correspond à l'impulsion de phase de cellule interne (37 sur la figure 26) que l'on décrira ultérieurement. Le circuit LSI 13B comporte un générateur d'horloge interne 11, un générateur d'impulsions de phase de cellule de référence 77 et un circuit de restauration , en plus du circuit de synchronisation 10B qui consti- tue sa partie d'interface. Le générateur d'impulsions de phase de cellule de référence 77 émet une impulsion de phase de cellule de référence 38 sous la forme de l'une d'impulsions de phase de cellule externes. Le circuit de restauration 65 reçoit en entrée deux signaux d'erreur de phase de cellule 41 et 42 qui sont émis par le circuit de synchronisation 10B, tandis qu'il émet le signal de restauration externe 67 vers le circuit de synchronisation lOB. La figure 24 est un schéma synoptique montrant la structure du circuit de synchronisation 10B, dans lequel les première à quatrième bornes T1-T4, la ligne à retard 1, le circuit de sélection d'horloge 4 et l'inver- seur 68 sont respectivement les mêmes que les éléments correspondants dans le circuit de synchronisation 10A. Une cinquième borne T' est une borne d'entrée pour l'applica- tion de l'impulsion de phase de cellule de référence 38 au circuit de synchronisation 10B. Des sixième et septième bornes T6 et T7 sont des bornes de sortie pour émettre respectivement les première et seconde erreurs de phase de cellule 41 et 42 à partir du circuit de synchronisation lOB. La référence 6' désigne le signal de données pour l'impulsion de phase de cellule interne mentionnée ci- dessus, qui est l'une des impulsions de phase de cellule provenant de l'extérieur. Le trait caractéristique de ce troisième mode de réalisation préféré réside également dans le circuit de mémoire élastique 7B. On décrira ci- dessous ce circuit 7B. La figure 25 est un schéma synoptique qui montre que le circuit de mémoire élastique 7B est divisé de façon générale en deux parties, c'est- à-dire la partie de synchronisation de bit 7B1 et la partie de synchronisation de cellule 7B2. La partie de synchronisation de bit 7B1 est identique au circuit de mémoire élastique 7A dans le second mode de réalisation préféré décrit ci-dessus. (Bien entendu, la partie de synchronisation de bit 7B1 peut avoir la même structure que le circuit de mémoire élasti- que 7 dans le premier mode de réalisation préféré.) Cepen- dant, le circuit 7B1 effectue également le processus de synchronisation de bit en relation avec le signal de don- nées pour l'impulsion de phase de cellule interne. Par conséquent, le signal interne 8 est ici un signal avant la synchronisation de cellule, qui correspond à l'impulsion de phase de cellule interne 37 que l'on décrira ultérieu- rement. La figure 26 est un schéma synoptique représen- tant la structure de la partie de synchronisation de cellule 7B2. Comme on le voit sur la figure, la partie de synchronisation de cellule 7B2 du circuit de mémoire élastique 7B comporte une rangée de bascules D (17B) (une nouvelle rangée de bascules), une rangée de circuits de coincidence auto-synchronisés (24B) (une nouvelle rangée de circuits de coincidence auto-synchronisés), une premiè- re partie de commande de phase de cellule 43 pour comman- der le circuit de coïncidence auto-synchronisé 24B1 du premier étage, une seconde partie de commande de phase de cellule 44 pour commander le circuit de coïncidence auto- synchronisé 24B2 de l'étage final, et un comparateur de phase de cellule 45 pour comparer l'impulsion de phase de cellule interne 37 et l'impulsion de phase de cellule de référence 38, de façon à émettre des premier et second signaux de réglage de phase de cellule 39 (F) et 40 (B). La figure 27 est un schéma synoptique montrant un exemple de structure de circuit de la première partie de commande de phase de cellule 43. La partie de commande 43 comporte un circuit OU 78, un circuit ET 79 et une bascule à déclenchement sur des fronts D 80. La forme inversée du signal de restauration externe, 30, devient ici, sans modification, le signal de restauration interne 31. La figure 28 est un schéma synoptique montrant un exemple de structure de circuit de la seconde partie de commande de phase de cellule 44. La partie de commande 44 comprend un groupe de bascules à déclenchement sur des fronts D 88 connectées en série, le groupe portant la désignation 89, un circuit OU 91, un circuit ET 90 et une bascule à déclenchement sur des fronts D 92. La figure 29 est un schéma synoptique montrant un exemple spécifique de structure du comparateur de phase de cellule 45. Le comparateur 45 comprend des bascules à déclenchement sur des fronts D 81, 82, des circuits ET 86, 87, des circuits de porte 84, 85, des bascules J-K 46, 46A, du type à déclenchement sur des fronts, et des bascules D, 83, 84. A titre de référence, la figure 30 montre un exemple de structure de la bascule à déclenchement sur des fronts J-K 46 (46A). La structure de circuit à l'intérieur du circuit de coincidence autosynchronisé 24B (le nouveau circuit de coincidence auto-synchronisé) est la même que celle du circuit de coincidence auto-synchronisé 24A envisagé précédemment. On va maintenant décrire le fonctionnement. Premièrement, immédiatement après la restauration par le signal de restauration interne 31, la seconde partie de commande de phase de cellule 44 place dans l'état occupé les circuits de coïncidence auto- synchronisés 24B en un nombre correspondant au nombre des registres à décalage dans le groupe 89 consistant en une rangée de bascules à déclenchement sur des fronts D. Ce point est basé sur le même principe que le second mode de réalisation préféré utilisant le second circuit de commande 29. Ce nombre est cependant de préférence égal à la moitié du nombre total des circuits de coïncidence auto-synchronisés 24B (la moitié de (décalage de bit réglable - 1)). Lorsque l'impulsion de phase de cellule interne 37 qui est transférée par la rangée de circuits de coinci- dence auto-synchronisés (24B) coïncide au niveau du bit avec l'impulsion de phase de cellule de référence 38, qui est prise pour référence, le comparateur de phase de cellule 45 n'émet pas les premier et second signaux de réglage de phase de cellule 39 et 40 (les deux signaux 39 et 40 sont émis avec le niveau 0), et on considère que la synchronisation de cellule a été établie à l'avance. Les deux impulsions de phase de cellule 37 et 38 peuvent avoir une largeur correspondant à la largeur de bit réglable. Par exemple, dans le diagramme temporel qui montre l'exem- ple de fonctionnement du comparateur de phase de cellule 45 représenté sur la figure 31, la largeur de bit réglable est représentée par 3 bits. Cependant, lorsque la phase de l'impulsion de phase de cellule interne 37 et celle de l'impulsion de phase de cellule de référence 38 ne concordent pas, on fait concorder la phase de cellule par le procédé qui est décrit ci-dessous. Premièrement, comme représenté par le cas 1 sur la figure 31, lorsque l'impulsion de phase de cellule interne 37 est en avance par rapport à l'impulsion de phase de cellule de référence 38, le comparateur de phase de cellule 45 fait passer le second signal de réglage de phase de cellule (B) 40 au niveau "H' pendant la durée qui correspond au nombre de bits de l'avance. Au contraire, lorsque l'impulsion de phase de cellule interne 37 retarde par rapport à l'impulsion de phase de référence 38, comme représenté par le cas 2 de la figure 31, le comparateur de phase de cellule 45 émet le premier signal de réglage de phase de cellule (F) 39 avec le niveau "HW' pendant la durée correspondant au nombre de bits du retard. Les première et seconde parties de commande de phase de cellule 43 et 44 reçoivent respectivement les premier et second signaux de réglage de phase de cellule 39 et 40, pour commander les circuits de coîncidence auto- synchronisés 24B1 et 24B2, respectivement avec l'horloge d'écriture 35 et l'horloge de lecture 36. Dans l'exemple de la figure 31, des formes d'onde de sortie de signaux respectifs sont représentées avec un déphasage correspon- dant à un bit, pour la commodité de la description. Dans la première partie de commande de phase de cellule 43, l'horloge d'écriture 35 est fixée au niveau "H" lorsque le premier signal de réglage de phase de cellule (F) 39 est au niveau "H". L'horloge d'écriture 45 correspond à un signal d'entrée de demande du circuit de coïncidence auto-synchronisé 24B1 du premier étage. Ainsi, comme indiqué ci-dessus, les circuits de coincidence auto- synchronisés 24B dans l'état occupé reçoivent le signal d'entrée d'acquittement pour ouvrir des bascules corres- pondantes parmi les bascules D 17B. Par conséquent,le noire de données placées dans l'état de maintien par la rangée de circuits de coincidence auto-synchronisés (24B) dans l'état occupé diminue du nombre de bits de l'horloge d'écriture 35 qui sont au niveau "H", pour accomplir l'opération qui consiste à accélérer le transfert de données. L'impulsion de phase de cellule interne 37 prend donc la même phase que l'impulsion de phase de cellule de référence 38. Si la largeur de bit réglable est dépassée à ce moment et si le circuit de coïncidence auto-synchronisé 24B1 du premier étage est placé dans l'état occupé, l'état occupé est détecté par le signal d'occupation 32, d'une manière identique à celle qui est illustrée sur la figure pour le second mode de réalisation préféré, et la première erreur de phase de cellule (F) 41 est émise vers un autre circuit (ici, le circuit de restauration 65). En détectant la première erreur de phase de cellule 41, le circuit de restauration 65 fait ensuite monter à nouveau au niveau "H" la forme inversée 30 du signal de restaura- tion externe 67, pour restaurer à nouveau chacune des parties 24B, 43 et 44. Il est ainsi possible de rétablir l'état dans lequel la synchronisation de cellule peut être établie à nouveau, même si tous les circuits de coinci- dence auto-synchronisés 24B sont placés dans l'état occupé du fait d'un fonctionnement erroné. Le changement de l'état occupé de chaque bascule D 17B dans ce cas, est représenté schématiquement sur la figure 32. La figure 32 illustre le cas d'un déphasage d'un bit, et sur cette figure la référence 17BE désigne une bascule D dans l'état vide et la référence 17BF désigne une bascule D dans l'état occupé. Dans la seconde partie de commande de phase de cellule 44, l'horloge de lecture 36 est fixée au niveau "H" lorsque le second signal de réglage de phase de cellule (B) 40 est au niveau "H". Cette horloge de lecture 36 correspond au signal d'entrée d'acquittement du circuit de coïncidence auto-synchronisé 24B2 de l'étage final. Ceci augmente le circuit de coïncidence auto-synchronisé 24B dans l'état de maintien, dans la rangée de circuits de coïncidence auto-synchronisés, du nombre de bits du déphasage mentionné ci-dessus, ce qui a pour effet de retarder le transfert de données. Par cette opération de retard, l'impulsion de phase de cellule interne 37 prend la même phase que l'impulsion de phase de cellule de référence 38. A ce moment, si la largeur de bit réglage est dépassée et si le circuit de coïncidence auto-synchro- nisé 24B2 de l'étage final est placé dans l'état vide (l'état dans lequel le signal de sortie de demande est déjà monté lorsque le signal d'entrée d'acquittement descend),le signal vide 34 est détecté et la seconde partie de commande de phase de cellule 44 émet la seconde erreur de phase de cellule (B) 42 vers le circuit de restauration 65. A ce moment, le circuit de restauration fait monter à nouveau au niveau "H" la forme inversée du signal de restauration externe, 30, pour restaurer à nouveau les parties respectives 24B, 43, 44. En adoptant une telle structure pour le circuit de mémoire élastique 7B comprenant une telle partie de synchronisation 7B2, comme représenté sur la figure 26, on peut commander la synchronisation de bit et la synchroni- sation de cellule par un procédé unifié, pour simplifier aisément la structure du circuit de synchronisation. En outre, conformément à ce mode de réalisation préféré, bien que le comparateur de phase de cellule 45 lui-même ait une structure similaire à celle de la partie de synchronisation de phase de cellule classique (figure 44), la synchronisation de bit et la synchronisation de cellule qui ont déjà été réalisées avec la structure du circuit de sélection utilisant le circuit de compteur, le comparateur de phase de cellule et les circuits S/P et P/S, peuvent être réalisées aisément en commandant le premier étage et l'étage final de la rangée de circuits de coincidence auto-synchronisés. On peut dire à ce point que le système conforme au mode de réalisation préféré présent est considérablement plus avantageux en ce qui concerne la taille de circuit lorsque la largeur de bit réglable devient plus grande. Ceci est dû au fait que seul le nombre des circuits de coïncidence auto- synchronisés 24B augmente, et qu'il suffit que d'autres éléments 43, 44 et soient en un seul exemplaire, dans ce mode de réalisa- tion préféré. En outre, dans le système classique, des têtes de cellules doivent toujours se trouver à la même position, ce qui fait que la largeur de bit réglable doit être une fraction du nombre de bits de cellule. Cependant, dans le système envisagé ici, il existe un avantage qui consiste en ce que l'on peut réaliser les circuits de synchronisation sans considérer une telle limitation. Quatrième mode de réalisation préféré La figure 33 est un schéma synoptique montrant schématiquement un circuit LSI 13C dans lequel est incor- poré un circuit de synchronisation 10C conforme au quatrième mode de réalisation préféré de la présente invention, à titre de partie d'interface, et un circuit LSI 12 qui émet les données externes vers le circuit LSI 13C. Dans ce circuit de synchronisation 10C, la fonction d'auto-mémorisation est accomplie avec une rangée de circuits de coïncidence auto-synchronisés. On entend ici de façon générale par "autosynchronisation" une fonction par laquelle des circuits mémorisent des données par eux- mêmes, à des points de changement des données. La figure 34 est un schéma synoptique représen- tant la structure interne du circuit de synchronisation C. Ce circuit 10C est divisé de façon générale en une partie de synchronisation de bit 93 comprenant une rangée de bascules D (17), une rangée de circuits de coïncidence auto-synchronisés (24C) et un circuit de génération d'impulsion de point de changement de données 47, et une partie de synchronisation de cellule comprenant deux bascules à déclenchement sur des fronts D 94 et 95. Le circuit de synchronisation 10C forme lui-même un circuit de mémoire élastique. Les première à troisième bornes T1-T3 sont identiques aux bornes respectives correspon- dantes dans le premier mode de réalisation préféré. La figure 35 est un schéma synoptique montrant un exemple de la structure du circuit de génération d'impulsion de point de changement de données 47. Ce circuit 47 comporte des inverseurs 96-98, des circuits ET 99 et 100, un circuit OU 101 et un élément de retard 28A (ayant par exemple une structure formée par la connexion en série d'un ensemble d'amplificateurs-séparateurs ou d'inverseurs). Le fonctionnement est décrit ci-dessous. Le circuit de génération d'impulsion de point de changement de données 47 génère une impulsion sur la base du point de changement correspondant à un front montant/ descendant du signal de données externe 6, et il applique l'impulsion au circuit de coïncidence auto-synchronisé 24C1 du premier étage, sous la forme du signal d'entrée de demande 48. Ce point est représenté dans le diagramme temporel de la figure 36. Le signal d'entrée d'acquittement du circuit de coincidence autosynchronisé 24C2 de l'étage final est l'horloge interne 2 elle-même. Du côté de la partie de synchronisation de cellule, la première bascule à déclenchement sur des fronts D 94 reçoit sous la forme d'un front de capture 26A le signal de sortie d'acquittement 26 qui est émis par le circuit de coincidence auto-synchronisé 24C2 de l'étage final, et conformément à ce front de capture 26A elle capture les données 8A qui sont émises par la bascule D 17E de l'étage final. Les données 8A capturées sont chargées dans la seconde bascule à déclenchement sur des fronts D 95 avec l'horloge interne 2, pour permettre de capturer les données 8A sous la forme du signal de données interne 8, en synchronisme avec l'horloge interne 2. Ainsi, lorsque la bascule D 17E de l'étage final est dans l'état fermé (état occupé), si l'horloge interne 2 descend au niveau "B", le signal de sortie d'acquitte- ment 26 qui est émis par le circuit de coincidence auto- synchronisé 24C2 de l'étage final descend ensuite, et la forme inversée du front de capture 26A de la première bascule à déclenchement sur des fronts D 94 monte. A ce moment, le circuit de coïncidence 24C2 place la bascule D 17E dans l'état ouvert. Par conséquent, les données 8A sont introduites dans la première bascule à déclenchement sur des fronts D 94, et en outre les données 8A sont émises par la seconde bascule à déclenchement sur des fronts D 95 en synchronisme avec l'horloge interne 2. Conformément à ce circuit de synchronisation C, le signal de données interne 8 peut être émis sur la base de l'horloge interne 2 et du signal de données externe 6, sans utiliser la ligne à retard 1 ni le circuit de sélection d'horloge 4 de la figure 2. On notera que dans le circuit de bascule classi- que, comme dans la partie de comparateur de phase qui est représentée sur la figure 5 du document "IEEE ISSCC '92 SESSIONS 5" pages 94-95,M. Bagheri et al., l'horloge de lecture est inversée seulement lorsque l'état "Bas" de l'horloge d'écriture (WCK) et le front descendant (ED) de l'horloge de lecture (RCK) correspondant à l'horloge interne, ont des conditions temporelles qui concordent. (Passage d'une mémorisation sur un front descendant à une mémorisation sur un front montant. Voir la figure 6 du document précité. ) Dans ce système classique, il est nécessaire d'effectuer une détection temporelle correspon- dant à une fraction d'une période de l'horloge de lecture, ce qui fait que la réalisation dans un circuit rapide est difficile. Au contraire, dans le système considéré ici, la différence de phase entre le signal de données externe 6 et l'horloge interne est absorbéepar l'émission/réception du signal de demande 25 et du signal d'acquittement 26 parmi les circuits de coïncidence auto-synchronisés 24C, et par conséquent un circuit de détection temporelle du type mentionné ci- dessus dans le cas classique n'est absolument pas nécessaire, ce qui permet de réaliser un circuit d'auto-mémorisation qui peut se prêter à l'augmen- tation de la vitesse et à la réduction de la taille de la structure de circuit. Cinquième mode de réalisation préféré Alors que dans la technique classique que l'on a déjà décrite, une commande stricte de la valeur de retard est nécessaire, la commande de la valeur de retard dans le cinquième mode de réalisation préféré est relativement souple; il suffit en effet que la valeur de retard totale de la ligne à retard 1A ne soit pas inférieure à une période des données externes. Le cinquième mode de réalisation préféré concerne un perfectionnement de la ligne à retard 1 de la figure 2. Les autres éléments sont les mêmes que ceux des premier à quatrième modes de réalisation préférés. La figure 37 montre un exemple de structure de circuit de la ligne à retard lA de ce mode de réalisation préféré. Un but de ce mode de réalisation préféré est de maintenir constantes toutes les valeurs de retard de la ligne à retard iA en présence de variations dans le processus de fabrication et de changements de température, avec une configuration dans laquelle il existe un circuit de boucle d'asservissement de phase 49, et un signal de tension de commande 50 lui- même de l'oscillateur commandé par tension (VCO) dans ce circuit est utilisé pour régler toutes les valeurs de retard de la ligne à retard 1A. On note qu'une borne de sortie du signal de tension de com- mande de VCO 50 du circuit de boucle d'asservissement de phase 49 est appelée borne d'entrée de signal de tension de commande de VCO. Dans ce cas, on peut considérer que les caracté- ristiques de parties individuelles de la ligne à retard 1A qui consistent en amplificateurs-séparateurs sont presque constantes, ce qui fait que les valeurs de retard d'hor- loges de retard 3 individuelles peuvent être toujours constantes si toutes les valeurs de retard de la ligne à retard 1A peuvent être commandées de façon à être cons- tantes. Ainsi, dans le cinquième mode de réalisation préféré, il existe un circuit miroir de courant qui reçoit le signal de tension de commande de VCO 50 du circuit de boucle d'asservissement de phase 49 à attaquer, et le niveau d'attaque de la ligne à retard 1A est commandé par le courant qui circule dans le circuit miroir de courant. La structure du circuit de boucle d'asservissement de phase 49 est la même que celle qui est représentée sur la figure 3 du document "IEEE ISSCC '87" pages 251-261, D.K. Jeong et al., et sa structure interne est représentée sur la figure 38. En outre, la figure 39 montre un exemple de la structure synoptique de l'oscillateur commandé par tension dans le circuit de boucle d'asservissement de phase 49 qui est représenté sur la figure 38, et la figure 40 montre un exemple de structure de la cellule de retard de cet oscillateur commandé par tension. On note que l'horloge de référence n'implique pas un cheminement parallèle de l'horloge pour chaque donnée, mais désigne une configuration dans laquelle une horloge est appliquée avec une fréquence égale à la fréquence de fonctionnement des données pour chaque puce. Comme représenté sur la figure 37, premièrement, des transistors à effet de champ, ou FET, de type P. 106, 107, et un FET de type N 105 forment un premier circuit miroir de courant 102, et en outre le FET de type P 107 et des FET de type N 108, 109 forment un second circuit miroir de courant 103, et de plus chaque combinaison d'un FET de type P 110 et d'un FET de type P 112 et d'un FET de type N 111 dans la ligne à retard lA forme un troisième circuit miroir de courant 104. Dans la ligne à retard 1A, il existe un ensemble de combinaisons du FET de type P 112 et du FET de type N 111 (si le nombre d'horloges de retard 3 est supposé égal à n, le nombre des combinaisons est de 2n), et un inverseur 113 est incorporé entre le FET de type P 112 et un FET de type N 111 correspondant. Autrement dit, le courant entre le FET de type P 112 et le FET de type N 111 est commandé par une grille de cet inverseur 113. De plus, le nombre des inverseurs 113 (et donc le nombre des combinaisons des FET de type P 112 et des FET de type N 111 qui sont connectés par l'intermé- diaire des inverseurs 113) est égal au nombre total des inverseurs des cellules de retard de VCO dans le circuit de boucle d'asservissement de phase 49 (voir la figure 3(c) dans le document mentionné ci-dessus, ou les figures 39 et 40). Avec une telle structure, toutes les valeurs de retard de la ligne à retard 1A peuvent être égales à la moitié de la période d'horloge du signal de données externe. Cette commande peut réduire le changement de la valeur de retard qui est dû à une variation dans le processus de fabrication des inverseurs 111 entre diffé- rentes puces et à un changement de température. De plus, le courant du circuit miroir de courant est commandé par la valeur de tension du signal de tension de commande de VCO 50 pour réduire le niveau d'attaque de chaque inver- seur 113, de façon à pouvoir réduire considérablement la puissance qui est consommée dans la ligne à retard 1A. On peut résumer de la façon suivante les descriptions des modes de réalisation préférés individuels qui ont été faites ci-dessus. Ainsi, la présente invention consiste en une technique importante pour les interfaces entre puces en ce qui concerne la relation de synchroni- sation, et on peut l'utiliser pour des interfaces d'entrée/sortie pour des microprocesseurs, ou à titre de fonction de récupération de synchronisation dans des systèmes de transmission de données ou autres. La présente invention permet de réaliser des circuits de synchronisa- tion qui peuvent avoir une taille réduite, une faible consommation de puissance et un verrouillage rapide, ce qui est un point d'importance croissante pour les systèmes mentionnés ci-dessus, pour lesquels on peut envisager diverses applications et adaptations de la présente inven- tion. Les effets des modes de réalisation préférés respectifs sont les suivants. (1) Dans les premier à troisième modes de réali- sation préférés et dans le cinquième mode de réalisation préféré, les lignes à retard 1, 1A sont utilisées pour permettre de capturer le signal de données externe sans faire cheminer une horloge externe en parallèle. (2) Avec le premier mode de réalisation préféré, on peut réaliser la synchronisation de bit avec une taille réduite et un verrouillage rapide. (3) Avec les premier à quatrième modes de réali- sation préférés, on peut réaliser un circuit de mémoire élastique avec une rangée de circuits de coïncidence auto- synchronisés. (4) Avec le troisième mode de réalisation préféré, on peut réaliser à la fois la synchronisation de bit et la synchronisation de cellule au moyen d'un circuit de mémoire élastique utilisant la rangée de circuits de coïncidence auto-synchronisés. (5) Avec le quatrième mode de réalisation préféré, on peut réaliser un circuit à auto-mémorisation avec une vitesse élevée et une taille réduite. (6) Avec le cinquième mode de réalisation préféré, on peut réaliser une ligne à retard d'un type consommant une faible puissance, capable de commander une valeur de retard de façon qu'elle soit toujours constante. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit de synchronisation, caractérisé en ce qu'il comprend: une première borne (T1) pour introduire un signal de données externe; une seconde borne (T2) pour introduire une horloge interne; une ligne à retard (1) connectée à la seconde borne pour retarder séquentielle- ment l'horloge interne de façon à produire un ensemble d'horloges de retard; un circuit de sélection d'horloge (4) connecté à la première borne (T1) et à la ligne à retard (1) pour sélectionner une horloge parmi l'ensemble d'horloges de retard qui produit un changement de niveau pendant que le signal de données externe est à un niveau prédéterminé, et pour émettre l'horloge de retard sélec- tionnée à titre d'horloge de sélection; et un circuit de mémoire élastique (7) ayant une partie de synchronisation de bit (17, 24), cette partie de synchronisation de bit étant connectée aux première et seconde bornes (T1, T2) et au circuit de sélection d'horloge (4) et capturant le signal de données externe conformément au changement de niveau de l'horloge de sélection, et convertissant en outre le signal de données externe capturé en un signal de données interne qui est synchronisé en phase avec l'hor- loge interne, pour fournir en sortie le signal de données interne. 2. Circuit de synchronisation selon la revendi- cation 1, caractérisé en ce que la partie de synchronisa- tion de bit du circuit de mémoire élastique (7) comprend: une rangée de bascules ayant un ensemble de bascules (17) connectées en série pour mémoriser séquentiellement le signal de données externe et pour émettre le signal de données interne à partir de la bascule (17) de l'étage final, et une rangée de circuits de coincidence auto- synchronisés, ayant un ensemble de circuits de coïncidence autosynchronisés (24) qui sont respectivement incorporés pour chaque bascule (17) et sont connectés en série; et en ce que dans l'ensemble de circuits de coïncidence auto- synchronisés (24), le circuit de coïncidence auto-synchro- nisé du premier étage (24i) reçoit en entrée l'horloge de sélection pour son signal de demande et le circuit de coincidence auto-synchronisé du dernier étage (24f) reçoit en entrée l'horloge interne, pour son signal d'acquitte- ment, et chacun des circuits de l'ensemble de circuits de coïncidence auto-synchronisés (24) commande la bascule (17) correspondante pour la placer dans un état de maintien si cette bascule est dans un état vide au moment de la réception en entrée du signal de demande qui est émis par le circuit de coïncidence auto-synchronisé de l'étage précédent, il émet le signal de demande et le signal d'acquittement vers chacun des circuits de coînci- dence auto-synchronisés de l'étage suivant et de l'étage précédent, et il commande ensuite la bascule pour la placer dans un état ouvert conformément à la réception du signal d'acquittement qui est émis par le circuit de coïncidence auto-synchronisé de l'étage suivant, et si la bascule (17) correspondante est dans un état occupé au moment de la réception en entrée du signal de demande qui est émis par le circuit de coïncidence auto-synchronisé correspondant à l'étage précédent, il commande la bascule pour la faire passer de l'état de maintien à l'état ouvert, conformément à la réception du signal d'acquitte- ment qui est émis par le circuit de coïncidence auto- synchronisé de l'étage suivant et, en outre, il émet respectivement le signal de demande et le signal d'acquit- tement vers les circuits de coïncidence auto-synchronisés de l'étage suivant et de l'étage précédent et il commande la bascule pour la faire passer à nouveau de l'état ouvert à l'état de maintien. 3. Circuit de synchronisation selon la revendi- cation 2, caractérisé en ce que le circuit de sélection d'horloge (4) comprend: un premier circuit de bascules (18) pour capturer chaque horloge de l'ensemble d'horloges de retard, conformément au changement de niveau du signal de données externe, et pour l'émettre à titre de signal d'état, un circuit de codage (19) pour émettre un signal de codage à un second niveau seulement dans le cas de l'application en entrée d'un premier signal d'état qui atteint le second niveau, parmi un ensemble de signaux d'état qui sont émis par le premier circuit de bascules, pendant que le signal d'état de l'étage précédent est à un premier niveau, et pour émettre le signal de codage au premier niveau dans le cas de l'application en entrée des autres signaux d'état, un second circuit de bascules (18A) pour mémoriser chaque signal de codage en même temps qu'un nouveau changement de niveau faisant suite au changement de niveau du signal de données externe, et pour émettre un signal de sélection, et un circuit de sélection (20) qui réagit à chaque signal de sélection émis par le second circuit de bascules en sélectionnant, pour l'horloge de sélection, l'horloge de retard correspondant au signal de codage au second niveau, parmi l'ensemble des horloges de retard qui sont appliquées en entrée. 4. Circuit de synchronisation selon la revendi- cation 3, caractérisé en ce que le premier circuit de bascules (18) comprend un ensemble de premières bascules à déclenchement sur des fronts (15) qui sont incorporées pour chaque horloge de retard appliquée en entrée, chacune de ces premières bascules à déclenchement sur des fronts (15) capturant l'horloge correspondante conformément au changement de niveau du signal de données externe appliqué en entrée, et en ce que le second circuit de bascules (18A) comprend un ensemble de secondes bascules à déclen- chement sur des fronts qui sont incorporés pour chaque signal de codage appliqué en entrée, et chacune de ces secondes bascules à déclenchement sur des fronts capturant le signal de codage correspondant conformément au nouveau changement de niveau du signal de données externe appliqué en entrée. 5. Circuit de synchronisation selon la revendi- cation 3, caractérisé en ce que le premier circuit de bascules (18') comprend un circuit de portes (16A) pour générer un signal impulsionnel ayant une largeur d'impul- sion plus courte que celle du signal de données externe, conformément au changement de niveau du signal de données externe appliqué en entrée, et un ensemble de premières bascules (16) incorporées pour chacune des horloges de retard appliquées en entrée, de façon à capturer l'horloge de retard correspondante conformément au signal impulsion- nel appliqué en entrée; et en ce que le second circuit de bascules (18A) comprend un autre circuit de portes pour générer un autre signal impulsionnel ayant une largeur d'impulsion plus courte que celle du signal de données externe, conformément au nouveau changement de niveau du signal de données externe appliqué en entrée, et un ensem- ble de secondes bascules incorporées pour chacun des signaux de codage appliqués en entrée, pour capturer le signal de codage correspondant, conformément à cet autre signal impulsionnel appliqué en entrée. 6. Circuit de synchronisation selon la revendi- cation 2, caractérisé en ce qu'il comprend en outre une troisième borne (T3) pour émettre le signal de données interne, et une quatrième borne (T4) pour introduire un signal de restauration externe; et la partie de synchroni- sation de bit du circuit de mémoire élastique (7A) comprend en outre un circuit de commande (29) pour inter- rompre l'émission de l'horloge interne qui est introduite à partir de la seconde borne (T2), pendant une certaine fraction de sa période, immédiatement après avoir été restauré par le signal de restauration externe qui est introduit par la quatrième borne (T4), et pour émettre l'horloge interne après l'arrêt de l'émission, à titre de signal d'acquittement, vers le circuit de coïncidence auto-synchronisé (24A2) de l'étage final. 7. Circuit de synchronisation selon la revendi- cation 6, caractérisé en ce que la partie de synchronisa- tion de bit du circuit de mémoire élastique (7A) comprend le circuit de commande précité, à titre de second circuit de commande (29), et comprend en outre un premier circuit de commande (28) qui est connecté à la quatrième borne (T4), à la rangée de circuits de coïncidence auto-synchro- nisés (24A) et au second circuit de commande (29) et qui, lorsqu'un signal d'occupation émis par le circuit de coïncidence auto-synchronisé du premier étage indique que la bascule du premier étage est dans l'état ouvert, émet le signal de restauration externe vers la rangée de circuits de coïncidence auto-synchronisés (24A) et vers le second circuit de commande, pour la restauration, et qui, lorsque le signal d'occupation indique que la bascule du premier étage est dans l'état occupé, produit un signal de restauration interne et émet le signal de restauration interne vers la rangée de circuits de coïncidence auto- synchronisés et vers le second circuit de commande, pour effectuer une nouvelle restauration. 8. Circuit de synchronisation selon la revendi- cation 7, caractérisé en ce qu'il comprend en outre une cinquième borne (T5) pour émettre le signal de restaura- tion interne, et en ce que le premier circuit de commande (28) émet également le signal de restauration interne vers la cinquième borne (T5), à titre de signal de détection d'erreur. 9. Circuit de synchronisation selon la revendi- cation 2, caractérisé en ce qu'il comprend en outre: une troisième borne (T3) pour émettre le signal de données interne; et une quatrième borne (T4) pour émettre le signal de restauration externe; et en ce que la partie de synchronisation de bit du circuit de mémoire élastique (7A) comprend en outre un circuit de commande (29) connec- té à la quatrième borne (T4) et à la rangée de circuits de coincidence auto-synchronisés (24A), pour émettre le signal de restauration externe vers cette rangée de circuits de coincidence auto-synchronisés, pour la restau- ration, lorsqu'un signal d'occupation qui est émis par le circuit de coincidence auto-synchronisé du premier étage indique que la bascule de l'étage correspondant est dans l'état ouvert, et pour produire un signal de restauration interne et émettre ce signal de restauration interne vers la rangée de circuits de coïncidence auto- synchronisés, pour effectuer une nouvelle restauration, lorsque le signal d'occupation indique que la bascule du premier étage est dans l'état occupé. 10. Circuit de synchronisation selon la revendi- cation 2, caractérisé en ce que la première borne (T1) introduit également un signal correspondant à une impul- sion de phase de cellule interne avant à la fois la synchronisation de bit et la synchronisation de cellule, cette impulsion étant transmise en cheminant parallèlement au signal de données externe, la partie de synchronisation de bit (7B1) du circuit de mémoire élastique (7B) applique au signal correspondant à l'impulsion de phase de cellule interne le même traitement qu'au signal de données exter- ne, et elle l'émet sous la forme du signal interne, le circuit de mémoire élastique (7B) comprend en outre une partie de synchronisation de cellule (7B2) qui est connec- tée à la partie de synchronisation de bit, et la partie de synchronisation de cellule (7B2) comprend: une rangée de nouvelles bascules ayant un ensemble de nouvelles bascules (17B) connectées en série et ayant leur premier étage connecté à la partie de synchronisation de bit du circuit de mémoire élastique, pour mémoriser séquentiellement le signal de données interne qui est émis par la partie de synchronisation de bit, et pour l'émettre sous la forme d'un signal de données de synchronisation de cellule, une rangée de nouveaux circuits de coincidence auto-synchro- nisés ayant un ensemble de nouveaux circuits de colnci- dence auto-synchronisés (24B), incorporés pour chacune des nouvelles bascules (17B), et connectés en série pour commander les nouvelles bascules, un comparateur de phase de cellule (45) pour comparer l'impulsion de phase de cellule interne qui est émise par le nouveau circuit de coïncidence auto-synchronisé de l'étage final de la rangée de nouveaux éléments de coïncidence auto-synchronisés (24B), et une impulsion de phase de référence, et qui, lorsque l'impulsion de phase de cellule interne retarde par rapport à l'impulsion de phase de cellule de réfé- rence, émet un premier signal de réglage de phase de cellule seulement pendant la durée de retard, et qui lors- que l'impulsion de phase de cellule interne avance par rapport à l'impulsion de phase de cellule de référence, émet un second signal de réglage de phase de cellule seulement pendant la durée d'avance, et qui lorsque l'impulsion de phase de cellule interne et l'impulsion de phase de cellule de référence ont des phases concordantes, n'émet aucun des premier et second signaux de réglage de phase de cellule, une première partie de commande de phase de cellule (43) pour émettre une horloge d'écriture conformément à l'horloge interne qui est introduite par la seconde borne, lorsque le comparateur de phase de cellule n'émet pas le premier signal de réglage de phase de cellule, et pour émettre l'horloge d'écriture conformément au premier signal de réglage de phase de cellule lorsque le comparateur de phase de cellule émet le premier signal de réglage de phase de cellule vers le nouveau circuit de coincidence auto-synchronisé du premier étage, pour son signal de demande, respectivement, et une seconde partie de commande de phase de cellule (44) pour émettre une horloge de lecture qui est obtenue en retardant d'une certaine fraction de sa période l'émission de l'horloge interne qui est introduite par la seconde borne (T2), lorsque le comparateur de phase de cellule n'émet pas le second signal de réglage de phase de cellule, et pour émettre l'horloge de lecture conformément au second signal de réglage de phase de cellule lorsque le comparateur de phase de cellule émet le second signal de réglage de phase de cellule vers le nouveau circuit de coïncidence auto- synchronisé de l'étage final, pour son signal d'acquitte- ment, respectivement, et les nouveaux circuits de coinci- dence auto-synchronisés (24B) ayant la même fonction que les circuits de coincidence auto-synchronisés. 11. Circuit de synchronisation selon la revendi- cation 10, caractérisé en ce qu'il comprend en outre des sixième et septième bornes (T6, T7), et en ce que la première partie de commande de phase de cellule (43) comprend des moyens pour introduire, à titre de signal d'occupation, le signal de demande que le nouveau circuit de coincidence auto-synchronisé du premier étage émet vers le nouveau circuit de coïncidence auto-synchronisé de l'étage suivant, et pour émettre un premier signal d'erreur de phase de cellule vers la sixième borne (T6) lorsque le signal d'occupation indique l'état occupé du nouveau circuit de coïncidence auto-synchronisé du premier étage, et la seconde partie de commande de phase de cellule (44) comprend des moyens pour recevoir, à partir du nouveau circuit de coïncidence auto- synchronisé de l'étage final, un signal d'état vide indiquant que le nouveau circuit de coïncidence auto-synchronisé de l'étage final est dans l'état vide, et pour émettre un second signal d'erreur de phase de cellule vers la septième borne (T7). 12. Circuit de synchronisation selon la revendi- cation 1, caractérisé en ce qu'il comprend en outre un circuit de boucle d'asservissement de phase (49), et un circuit miroir de courant (102) qui est attaqué par la réception d'un signal de tension de commande d'oscillateur commandé par tension, ou VCO, pour un oscillateur commandé par tension qui est incorporé dans le circuit de boucle d'asservissement de phase (49), et en ce que la ligne à retard (lA) comprend un ensemble d'amplificateurs-sépara- teurs (113) connectés en série, qui sont alimentés par le courant qui est généré par le circuit miroir de courant (102). 13. Circuit de synchronisation pour capturer et mettre en phase un signal de données externe par une structure d'auto-mémorisation qui est formée par un ensemble de bascules (17) connectées en série, pour mémoriser des données par elle-même à un point de change- ment des données introduites, caractérisé en ce que le réglage temporel de la mémorisation par la structure d'auto-mémorisation est commandé par une rangée de circuits de coïncidence auto-synchronisés comprenant des circuits de coïncidence auto-synchronisés (24C) connectés en série, incorporés individuellement pour chaque bascule (17). 14. Circuit de synchronisation, caractérisé en ce qu'il comprend: une première borne (T1) pour intro- duire un signal de données externe; une seconde borne (T2) pour introduire une horloge interne; un circuit de généra- tion d'impulsion de point de changement de données (47) connecté à la première borne (T1) pour générer un signal impulsionnel qui est en synchronisme avec un point de changement du signal de données externe; une partie de synchronisation de bit (93) ayant une rangée de bascules connectées à la première borne (T1) et ayant un ensemble de bascules (17) connectées en série, et une rangée de circuits de coincidence auto-synchronisés ayant des circuits de coincidence auto- synchronisés (24C) connectés en série, qui sont incorporés pour chaque bascule (17), pour émettre un signal de mémorisation vers la bascule correspondante, pour commander cette dernière; et une partie de synchronisation de cellule (94, 95) connectée au circuit de coincidence auto-synchronisé (24C2) et à la bascule (17) de l'étage final, respectivement dans la rangée de circuits de coïncidence auto- synchronisés et dans la rangée de bascules, et à la seconde borne (T2), pour capturer un signal de données qui est émis par la bascule de l'étage final, en synchronisme avec un signal d'acquittement qui est émis par le circuit de coïncidence auto-synchronisé (24C2) de l'étage final, et pour émettre en outre le signal de données capturé en synchronisme avec l'horloge interne; un circuit de coïncidence auto-synchro- nisé (24C1) du premier étage dans la rangée de circuits de coincidence auto-synchronisés, qui reçoit en entrée le signal impulsionnel, pour son signal de demande, le circuit de coïncidence auto- synchronisé (24C2) de l'étage final étant connecté à la seconde borne (T2) et recevant en entrée l'horloge interne pour le signal d'acquittement, et chacun des circuits de coïncidence auto- synchronisés (24C), si la bascule correspondante est dans un état vide au moment de la réception en entrée du signal de demande qui est émis par le circuit de coïncidence auto-synchro- nisé correspondant à l'étage précédent, commande la bascule pour la faire passer dans un état de maintien, émet le signal de demande et le signal d'acquittement vers chacun des circuits de coïncidence auto- synchronisés correspondant à l'étage suivant et à l'étage précédent, et ensuite, commande la bascule pour la faire passer dans un état ouvert conformément à la réception du signal d'acquittement qui est émis par le circuit de coïncidence auto-synchronisé de l'étage suivant, tandis que si la bascule correspondante est dans un état occupé au moment de la réception en entrée du signal de demande qui est émis par le circuit de coïncidence auto-synchronisé correspondant à l'étage précédent, il commande la bascule pour la faire passer de l'état occupé à l'état ouvert, conformément à la réception du signal d'acquittement qui est émis par le circuit de coïncidence auto-synchronisé de l'étage suivant, et en outre, il émet le signal de demande et le signal d'acquittement vers les circuits de coinci- dence auto-synchronisés de l'étage suivant et de l'étage précédent, respectivement, et il commande la bascule pour la faire passer de l'état ouvert à l'état occupé.