Brevet FR2734661A1 — publié le 19961129

Arrière plan de l'invention 1. Domaine de l'invention La présente invention concerne un convertisseur de niveau d'un dispositif de mémoire à semi-conducteurs. Plus particulièrement, l'invention concerne un con- vertisseur de niveau dynamique capable de réduire la consomma- tion de courant et de fonctionner à grande vitesse. La présente demande relative à un convertisseur de niveau dynamique d'un dispositif de mémoire à semi-conducteurs, est basée sur la Demande Coréenne No.13275/1995 qui est incor- porée ici à titre de référence à toutes fins utiles. 2. Description de la technique concernée Généralement, un convertisseur de niveau prévu dans un dispositif de mémoire à semi-conducteurs sert à convertir le niveau d'une sortie d'un amplificateur de lecture qui lit des données stockées dans une cellule de mémoire, amplifie les don- nées lues et transmet le signal de sortie, dont le niveau a été converti, à une mémoire tampon de sortie de données. Ici, la sortie d'un amplificateur de lecture général désigné utilisant un procédé biCMOS, est un niveau ECL (logique couplée par émet- teur), de sorte que ce type de convertisseur effectue une fonc- tion de conversion de la sortie de l'amplificateur de lecture en un plein niveau d'oscillation. La figure lB représente le schéma de circuit du convertisseur de niveau conventionnel ef- fectuant la fonction indiquée ci-dessus. En se référant à la figure lB, la première et la seconde sortie de l'amplificateur de lecture représenté à la figure lA sont indiquées respectivement comme les signaux "Sas" et "SasB". Ici, l'amplificateur de lecture a la même configura- tion que celle de l'amplificateur de lecture utilisé générale- ment dans ce domaine, et lit la tension appliquée à chaque ligne de bits de la cellule de mémoire à semi-conducteurs pour fournir ainsi des tension de sortie 2222222222comprises entre 1,5 volt et 2,4 volts comme première et seconde tension de sor- tie. La première et la seconde sortie Sas et SasB est appliquée respectivement aux transistors PMOS M1 et M2 de la figure lB. Le convertisseur de niveau qui comprend une configuration de miroir courante comprenant le transistor PMOS et un transistor NMOS, et le convertisseur de niveau comprenant un inverseur de pilotage INV utilisant un élément bipolaire, reçoivent la pre- mière et la seconde sortie Sas et SasB pour fournir ainsi en sortie un niveau de tension de sortie DOUP tel que celui repré- senté à la figure lC. On donnera ci-après une explication de la tension de sortie DOUP générée lorsque la première et la seconde sortie Sas et SasB sont changées respectivement en un niveau logique "haut" (2,5 volts) ou en un niveau logique "bas" (1,5 volt). Comme on peut le voir à la figure lC, lorsque la seconde sortie SasB est changée de 2,4 volts à 1,5 volt, et lorsque la pre- mière sortie Sas est changée de 1,5 volt à 2,4 volts, le tran- sistor PMOS Ml de la figure lB fonctionne progressivement pour fournir un courant de canal à un noeud Nl. Par suite, le cou- rant arrivant au noeud Ni induit une tension de grille d'un transistor NMOS M3. Pendant ce temps, le transistor PMOS M2 est progressivement coupé de manière à réduire la quantité de cou- rant arrivant à un noeud N2. A ce moment, les transistors NMOS M3 et M4 fonctionnent sous la tension du noeud Ni pour laisser ainsi passer par une masse, le courant arrivant aux noeuds N1 et N2, de sorte que le noeud N2 passe dans l'état logique "bas". L'inverseur INV inverse l'état logique "bas" en l'état logique "haut", et fournit ainsi en sortie le signal de sortie DOUP comme l'état logique "haut" du niveau CMOS. Dans le convertisseur de niveau fonctionnant comme indiqué ci-dessus, lorsque la seconde sortie SasB est dans l'état logique "bas", un courant statique traverse de façon continue le transistor Ml. Dans le dispositif de mémoire à se- mi-conducteurs comportant une borne d'entrée/sortie multiple, il faut autant de convertisseurs (ou transposeurs) de niveau que le nombre de bornes d'entrée/sortie, de sorte qu'il faut une grande quantité de courant de fonctionnement pour faire fonctionner une pluralité de convertisseurs de niveau. Ainsi, le convertisseur de niveau conventionnel consomme en permanence du courant pendant une période de temps spécifique, et, par - conséquent, le dispositif de mémoire à semi-conducteurs compor- tant une borne d'entrée/sortie multiple, consomme une grande quantité de courant de fonctionnement. Sous un aspect vitesse de fonctionnement, le con- vertisseur de niveau a un retard de vitesse propre même dans le cas o la charge d'une sortie est une quantité négligeable, car le courant du noeud de sortie est chargé ou déchargé suivant une différence de courants de jonction des transistors dans une structure de miroir de courant. Il a été bien connu que même un dispositif fabriqué par des étapes de traitement rapides a un retard de vitesse de plus de 0,5 ns. Ce phénomène de retard est apparu nécessairement mais il est préférable de concevoir le dispositif pour avoir un retard plus court. De plus, une oscillation des niveaux de la première et la seconde sortie Sas et SasB, est changée sur la base d'une variation de traitement d'une résistance et d'une tension de référence Vref dans l'amplificateur de lecture de la figure lA. Par suite, dans le cas o l'on utilise le convertisseur de ni- veau comme décrit ci-dessus, il est très difficile d'estimer la quantité de courant totale à consommer. Comme décrit ci-dessus, le convertisseur de niveau conventionnel présente des inconvénients du fait qu'il néces- site une grande quantité de courant de fonctionnement et qu'il présente un retard de vitesse. Résumé de l'invention Ainsi, la présente invention a pour objet de créer un convertisseur de niveau d'un dispositif de mémoire à semi- conducteurs, qui soit perfectionné pour remédier aux inconvé- nients conventionnels. Un autre objet de la présente invention est de créer un convertisseur de niveau qui soit capable de réduire la consommation de courant. Un autre objet encore de la présente invention est de créer un convertisseur de niveau d'un dispositif de mémoire à semi-conducteurs synchrone, qui soit capable de fonctionner à grande vitesse. Pour atteindre ces objets et autres, selon les principes de la présente invention, on crée un convertisseur de niveau comportant un bloc de conversion de niveau, un moyen de blocage et un moyen de verrouillage. Le bloc de conversion de niveau comprend une paire de transistors d'une première conduc- tivité dont les sources sont branchées l'une à l'autre et qui reçoivent respectivement une première et une seconde tension de lecture, détectée, par l'intermédiaire de leurs grilles, une paire de transistors d'une seconde conductivité dont les sour- ces doivent être mises à la masse, dont les drains sont connec- tés respectivement à chaque drain des transistors de la première conductivité et qui reçoivent en commun une horloge de commande par l'intermédiaire de leurs grilles, et un premier et un second noeud de sortie qui fournissent une première et une seconde tension de sortie, dont le niveau est converti, en cor- respondance avec la première et la seconde tension de lecture à chaque point de branchement de drain des transistors de la pre- mière et de la seconde conductivité pendant une première pé- riode de temps prédéterminée. Le moyen de blocage comprend un premier transistor d'un premier type de conductivité appliquant une tension d'alimentation aux sources d'une paire de transis- tors de la première conductivité pendant la première période de temps prédéterminée, en réponse à l'horloge de commande, et un second transistor d'un premier type de conductivité fournissant la tension d'alimentation pendant la seconde période de temps prédéterminée, en réponse à l'horloge de commande. Le moyen de verrouillage amplifie une différence de la première et la se- conde tension de sortie entre le premier et le second noeud de sortie, pour qu'elle soit essentiellement égale au niveau de la25 tension d'alimentation, en réponse à la tension d'alimentation fournie par le second transistor du premier type de conductivi- té, pendant la seconde période de temps prédéterminée, de ma- nière à réduire la consommation de courant due au passage de la tension d'alimentation, et à obtenir une vitesse de fonctionne- ment élevée. De plus, le bloc de verrouillage, selon la présente invention, comprend des transistors d'une première conductivité dont les sources reçoivent en commun la tension de sortie du second transistor du premier type de conductivité, et des tran- sistors d'une seconde conductivité dont les drains sont respec- tivement connectés à chaque drain des transistors de la première conductivité et dont les sources sont mises à la masse. Une grille de l'un ou l'autre des transistors de la pre- mière conductivité et une grille de l'un ou l'autre des tran- sistors de la seconde conductivité, sont connectées conjointe- ment au second noeud de sortie, tandis qu'une grille de l'autre transistor de la première conductivité et une grille de l'autre transistor de la seconde conductivité, sont connectées conjoin- tement au premier noeud de sortie. En outre, le moyen de blocage comprend un bloc de retardement qui retarde l'horloge de commande pour la fournir ainsi à la grille du second transistor du premier type de con- ductivité, de manière à faire fonctionner le second transistor du premier type de conductivité pendant la seconde période de temps prédéterminée. Il est préférable que la paire de transistors de la première conductivité soit constituée par des transistors MOS de type P, et que la paire de transistors de la seconde conduc- tivité soit constituée par des transistors MOS de type N. Ce- pendant, ces paires peuvent être constituées par d'autres éléments. L'invention concerne également: - un bloc de conversion de niveau comprenant une paire de tran- sistors (MP2, MP3) d'une première conductivité dont les sour- ces sont connectées l'une à l'autre et qui reçoivent respectivement des première et seconde tensions de lecture, détectées, (Sas, SasB) par l'intermédiaire de leurs grilles, une paire de transistors (MN4, MN5) d'une seconde conductivi- té, dont les sources doivent être mises à la masse et dont les drains sont respectivement connectés à chaque drain de la paire de transistors (MP2, MP3) de la première conductivité, et qui reçoivent une horloge de commande appliquée (Kpulb) par l'intermédiaire de leurs grilles, et un premier et un se- cond noeud de sortie qui fournissent une première et une se- conde tension de sortie, convertie en niveau, (DLAT, DLATB), en correspondance avec la première et la seconde tension de lecture (Sas SasB), à une mémoire tampon de sortie de don- nées à chaque point de connexion de drain de la paire de transistors de la première conductivité et de la paire de transistors de la seconde conductivité, pendant une première période de temps prédéterminée; - un moyen d'échantillonnage comprenant un premier transistor du premier type de conductivité qui applique une tension d'alimentation aux sources de la paire de transistors de la première conductivité pendant la première période de temps prédéterminée, en réponse à l'horloge de commande, et un se- cond transistor du premier type de conductivité qui fournit la tension d'alimentation pendant une seconde période de temps prédéterminée, en réponse à l'horloge de commande; et - un moyen d'amplification statique qui amplifie une différence de tension de la première et la seconde tension de sortie en- tre le premier et le second noeud de sortie pendant la se- conde période de temps prédéterminée, en réponse à la tension d'alimentation fournie par le second transistor du premier type de conductivité, de manière à réduire la consommation de courant due au passage de la tension d'alimentation, et à produire une vitesse de fonctionnement élevée. Ainsi, un convertisseur de niveau capable de ré- duire la consommation de courant et de fonctionner à grande vi- tesse peut être obtenu selon les principes de la présente invention. Brève description des dessins La présente invention sera décrite ci-après de ma- nière plus détaillée à l'aide de modes de réalisation représen- tés sur les dessins annexés dans lesquels: - les figures 1A et lB sont des schémas de circuit illustrant un convertisseur de niveau conventionnel dans un dispositif de mémoire à semi-conducteurs; - la figure 1C représente un graphique caractéris- tique du convertisseur de niveau conventionnel; - la figure 2A est un schéma de circuit illustrant un convertisseur de niveau dynamique réalisé selon les princi- pes de la présente invention; et - la figure 2B représente un graphique caractéris- tique du détecteur de niveau dynamique selon la présente inven- tion. Dans tous les dessins, les éléments identiques ou analogues sont désignés par les mêmes références. Description détaillée du mode de réalisation préfé- rentiel On décrira en détails ci-après, en se référant aux dessins annexés, une réalisation d'une configuration et d'un mode de fonctionnement préférentiels de la présente invention. Cependant, les spécialistes de la question comprendront que d'autres formes de réalisation de la présente invention peuvent être mises en oeuvre sans ces détails spécifiques ou avec d'au- tres détails spécifiques. De plus, on ne donnera pas une des- cription détaillée du fonctionnement et de la structure risquant de rendre moins clair l'objet de la présente inven- tion. En se référant maintenant à la figure 2A qui repré- sente un convertisseur de niveau, selon une forme de réalisa- tion de la présente invention, une paire de transistors MP2 et MP3 d'une première conductivité ont leurs sources reliées l'une à l'autre et reçoivent respectivement de la première et la se- conde tension de lecture, détectée, Sas et SasB, par chacune de leurs grilles. Une paire de transistors MN4 et MN5 d'une se-20 conde conductivité, dont les sources sont mises à la masse et dont les drains sont connectés respectivement à chaque drain des transistors MP2 et MP3, reçoivent en commun une horloge de commande Kpulb par l'intermédiaire de chacune de leurs grilles. Un premier et un second noeud de sortie fournissent une pre-25 mière et une seconde tension de sortie, convertie en niveau, DLAT et DLATB en correspondance avec la première et la seconde tension de lecture Sas et SasB aux points de connexion de drains des transistors MP2 et MN4 et des transistors MP3 et MN5, pendant une première période de temps prédéterminée. La30 configuration indiquée ci- dessus sert de bloc de conversion de niveau dans le convertisseur de niveau. Un premier transistor MP1 du premier type de con- ductivité applique une tension d'alimentation Vcc aux sources des transistors MP2 et MP3 pendant la première période de temps35 prédéterminée, en réponse à l'horloge de commande Kpulb, et un second transistor MP6 du premier type de conductivité applique la tension d'alimentation Vcc aux sources des transistors MP7 et MP8 pendant une seconde période de temps prédéterminée, en réponse à l'horloge de commande Kpulb. La configuration décrite ci-dessus sert de moyen de blocage dans le convertisseur de ni- veau. Pour réduire la consommation de courant due à un passage de la tension d'alimentation, et pour obtenir une vi- tesse de fonctionnement élevée, un bloc de verrouillage ampli- fie une différence de la première et la seconde tension de sortie entre le premier et le second noeud de sortie pour qu'elle soit essentiellement égale au niveau de la tension d'alimentation Vcc, en réponse à la tension d'alimentation ap- pliquée provenant du transistor MP6, pendant la période de temps prédéterminée. Ici, le bloc de verrouillage comprend les transistors MP7 et MP8 de la première conductivité qui reçoi- vent en commun la tension de sortie du transistor MP6 par leurs sources, et les transistors MN9 et MN10 dont les drains sont respectivement connectés à chaque drain des transistors MP7 et MP8, et dont les sources doivent être mises à la masse. La grille du transistor MP7 et la grille du transistor MN9 sont connectées conjointement à un second noeud de sortie, tandis que la grille du transistor MP8 et la grille du transistor MN10 sont connectées conjointement à un premier noeud de sortie. De plus, le moyen de blocage comprend des blocs de retardement Il et I2 qui retardent l'horloge de commande pour la fournir ainsi aux transistors MP6 de manière à faire fonctionner ce transis- tor MP6 pendant la seconde période de temps prédéterminée. Sous l'aspect du fonctionnement du convertisseur de niveau, l'horloge de commande Kpulb est synchronisée avec l'horloge de fonctionnement du dispositif de mémoire à semi- conducteurs devant être appliqué. Ce type d'horloge est facile- ment obtenu dans un dispositif de mémoire à semi-conducteurs synchrone. Par suite, dans la forme de réalisation de la pré- sente invention, on remarquera que ce n'est que pendant la pé- riode au cours de laquelle l'horloge Kpulb se trouve dans un état logique "bas", que les états de niveau de la première et la seconde tension de lecture Sas et SasB sont reçus, et que la première et la seconde tension de sortie DLAT et DLATB est gé- nérée. Tout d'abord, lorsque l'horloge de commande Kpulb se trouve dans l'état logique "haut", les transistors MP1 et MP6 sont coupés, de sorte que le premier et le second noeud de sortie sont tous deux préchargés dans le niveau logique "bas". Ensuite, dans la période au cours de laquelle l'horloge de com- mande Kpulb est appliquée comme état logique "bas", les tran- sistors MN4 et MN5 servant de transistors de précharge sont coupés, de sorte que le premier et le second noeud passent dans un état flottant. A ce moment, les états logiques des tensions de sortie DLAT et DLATB sont déterminés comme celui des tran- sistors MP2 et MP3 qui est rendu le plus conducteur par chacune de la première et la seconde tension de lecture Sas et SasB. De plus, si l'horloge de commande Kpulb, pendant l'état logique "bas", est appliquée par l'intermédiaire des blocs de retarde- ment Il et I2, le bloc de verrouillage comprenant les transis- tors MP7, MP8; MN9 et MN10 doit fonctionner. Pour réduire la consommation du courant due au pas- sage de la tension d'alimentation et pour obtenir une vitesse de fonctionnement élevée, le bloc de verrouillage amplifie la différence de la première et la seconde tension de sortie, en- tre le premier et le second noeud pour qu'elle soit essentiel- lement égale au niveau de la tension d'alimentation, en réponse à la tension d'alimentation fournie par le transistor MP6. Ici, la période pendant laquelle le bloc de verrouillage fonctionne, est retardée par l'intermédiaire du bloc de retardement, et cette période est appelée la seconde période de temps. Comme on peut le voir à la figure 2B, les tensions appliquées pour que la première et la seconde passent aux niveaux logiques "haut" et "bas", sont égales au niveau de la tension d'alimentation, par le fonctionnement du bloc de verrouillage. Pendant ce temps, l'horloge de commande Kpulb est appliquée comme l'état logique "haut" pendant l'opération de précharge pour la cellule interne du dispositif de mémoire à semi-conducteurs, de sorte que les transistors MP1 et MP6 main- tiennent respectivement l'état coupé. Par suite, le chemin de courant partant de la tension d'alimentation n'existe pas. Pen- dant une période d'échantillonnage de données, l'horloge de commande Kpulb est appliquée comme l'état logique "bas". Par suite, les transistors MN4 et MN5 sont coupés, et le bloc de verrouillage comprenant les transistors MP7, MP8, MN9 et MN10 est mis en marche ou en arrêt, de sorte que son état est réglé dans l'état logique "haut" ou "bas". Dans ce cas, le courant continu statique, sauf pour un courant transitoire par lequel le transistor est mis en marche, ne s'écoule pas. A ce moment, la quantité de courant transitoire, du bloc de retardement et du bloc de verrouillage, est plus petite que celle du courant du verrouillage général, du fait que le premier et le second noeud est préchargé. De plus, une vitesse d'évaluation de DLAT et DLATB se produit dans une situation dans laquelle les transistors MN4 et MN5 sont coupés, de sorte que le niveau de DLAT et DLATB monte au niveau approximativement égal au niveau de la tension d'alimentation, tout en étant affecté par la première et la se- conde tension de lecture. Ainsi, le convertisseur de niveau conventionnel est commandé par la différence de courants circu- lant simultanément à travers la tension d'alimentation et le transistor de masse, tandis que le convertisseur de niveau se- lon la présente invention est commandé par le courant du côté tension d'alimentation, dans une situation dans laquelle le transistor de masse est coupé, en fonctionnant ainsi à une vi- tesse plus élevée que le convertisseur de niveau conventionnel. De plus, dans le cas o l'une ou l'autre des tensions de lec- ture se trouve dans l'état logique "haut" par le fonctionnement du bloc de verrouillage, on peut empêcher le phénomène selon lequel le niveau de DLAT et DLATB est augmenté jusqu'au niveau de la tension d'alimentation, du fait du courant de fuite des transistors MP2 et MP3, ce qui permet d'assurer le fonctionne- ment sûr du circuit. Le convertisseur de niveau tel que décrit ci-dessus présente les avantages que sa consommation de courant est ré- duite et qu'on peut augmenter sa vitesse de fonctionnement. Ainsi, on comprendra que la présente invention n'est pas limitée à la forme de réalisation particulière dé- crite ici comme le meilleur mode envisagé pour sa mise en oeu- vre, mais qu'au contraire la présente invention ne doit être définie que par les revendications ci-jointes. R E V E N D I C A T IONS 1 ) Convertisseur de niveau d'un dispositif de mémoire à semi- conducteurs, caractérisé en ce qu'il comprend - un bloc de conversion de niveau comprenant une paire de tran- sistors (MP2, MP3) d'un premier type de conductivité dont les sources sont connectées l'une à l'autre et qui reçoivent res- pectivement une première et une seconde tension de lecture, détectée, (Sas, SasB) par leurs grilles, une paire de tran- sistors (MN4, MN5) d'un second type de conductivité dont les sources doivent être mises à la masse et dont les drains sont connectés respectivement à chaque drain des transistors (MP2, MP3) du premier type de conductivité, et reçoivent en commun une horloge de commande (Kpulb) par chacune de leurs grilles, et un premier et un second noeud de sortie fournissant une première et une seconde tension de sortie, convertie en ni- veau, (DLAT, DLATB), en correspondance avec la première et la seconde tension de lecture (Sas, SasB) à chaque point de con- nexion de drain des transistors de la première et de la se- conde conductivité, dans une première période de temps prédéterminée; - un moyen de blocage comprenant un premier transistor (MPl) du premier type de conductivité qui applique une tension d'ali- mentation (Vcc) aux sources de la paire de transistors (MP2, MP3) de la première conductivité pendant la première période de temps prédéterminée, en réponse à l'horloge de commande (Kpulb), et un second transistor (MP6) du premier type de conductivité qui applique la tension d'alimentation (Vcc) pendant une seconde période de temps prédéterminée, en ré- ponse à l'horloge de commande (Kpulb); et - un moyen de verrouillage qui amplifie une différence de la première et de la seconde tension de sortie entre le premier et le second noeud de sortie, pour qu'elle soit essentielle- ment égale au niveau de la tension d'alimentation (Vcc) pen- dant la seconde période de temps prédéterminée, en réponse à la tension d'alimentation fournie par le second transistor (MP6) du premier type de conductivité, de manière à réduire la consommation de courant due au passage de la tension d'alimentation, et à produire une vitesse de fonctionnement élevée. 2 ) Convertisseur de niveau selon la revendication 1, caractérisé en ce que le moyen de verrouillage comprend des transistors (M7, M8) d'un premier type de conductivité qui reçoivent en commun la tension de sortie du second transistor (MP6) du premier type de conduc- tivité par l'intermédiaire de leurs sources, et des transistors (MN9, MN10) d'un second type de conductivité dont les drains sont connectés respectivement à chaque drain des transistors de la première conductivité, et dont les sources doivent être mi- ses à la masse; une grille de l'un ou l'autre des transistors (M7, M8) de la première conductivité et une grille de l'un ou l'autre des transistors (MN9, MN10) de la seconde conductivité étant connectées conjointement au second noeud de sortie, tan- dis qu'une grille de l'autre transistor de la première conduc- tivité et une grille de l'autre transistor de la seconde conductivité, sont connectées conjointement au premier noeud de sortie. 3 ) Convertisseur de niveau selon la revendication 1, caractérisé en ce que le moyen de blocage comprend en outre un bloc de retardement (Il, I2) qui retarde l'horloge de commande pour la fournir ain- si à la grille du second transistor (MP6) du premier type de conductivité, de manière à faire fonctionner ce second transis- tor (MP6) du premier type de conductivité pendant la seconde période de temps prédéterminée. 4 ) Convertisseur de niveau selon la revendication 1, caractérisé en ce que la paire de transistors du premier type de conductivité sont des transistors MOS de type P. ) Convertisseur de niveau selon la revendication 1, caractérisé en ce que la paire de transistors du second type de conductivité sont des transistors MOS de type N. 6 ) Convertisseur de niveau d'un dispositif de mémoire à semi- conducteurs, caractérisé en ce qu'il comprend - un bloc de conversion de niveau comprenant une paire de tran- sistors (MP2, MP3) d'une première conductivité dont les sour- ces sont connectées l'une à l'autre et qui reçoivent respectivement des première et seconde tensions de lecture, détectées, (Sas, SasB) par l'intermédiaire de leurs grilles, une paire de transistors (MN4, MN5) d'une seconde conductivi- té, dont les sources doivent être mises à la masse et dont les drains sont respectivement connectés à chaque drain de la paire de transistors (MP2, MP3) de la première conductivité, et qui reçoivent une horloge de commande appliquée (Kpulb) par l'intermédiaire de leurs grilles, et un premier et un se- cond noeud de sortie qui fournissent une première et une se- conde tension de sortie, convertie en niveau, (DLAT, DLATB), en correspondance avec la première et la seconde tension de lecture (Sas SasB), à une mémoire tampon de sortie de don- nées à chaque point de connexion de drain de la paire de transistors de la première conductivité et de la paire de transistors de la seconde conductivité, pendant une première période de temps prédéterminée; - un moyen d'échantillonnage comprenant un premier transistor du premier type de conductivité qui applique une tension d'alimentation aux sources de la paire de transistors de la première conductivité pendant la première période de temps prédéterminée, en réponse à l'horloge de commande, et un se- cond transistor du premier type de conductivité qui fournit la tension d'alimentation pendant une seconde période de temps prédéterminée, en réponse à l'horloge de commande; et - un moyen d'amplification statique qui amplifie une différence de tension de la première et la seconde tension de sortie en- tre le premier et le second noeud de sortie pendant la se- conde période de temps prédéterminée, en réponse à la tension d'alimentation fournie par le second transistor du premier type de conductivité, de manière à réduire la consommation de courant due au passage de la tension d'alimentation, et à produire une vitesse de fonctionnement élevée.