Brevet FR2734926A1 — publié le 19961206

La présente invention concerne un dispositif de traitement numérique du signal, et plus particulièrement un circuit bi-dimensionnel en temps réel de transformation en cosinus discret (DCT) t transformation inverse en cosinus discret (IDCT) qui convient pour être mis en oeuvre sur un circuit intégré à très haute densité (VLSI). Les techniques de compression de données ont joué un rôle important dans les systèmes de traitement d'image à cause de l'augmentation du volume des données vidéo à traiter. Parmi toutes les techniques de compression de données, le codage ou la transformation des données est la partie la plus difficile. Les difficultés proviennent généralement de la complexité de l'implémentation de l'algorithme de codage ou de transformation sur un circuit ainsi que du manque d'efficacité du circuit. Comme le traitement DCT/IDCT utilise des techniques de transformation orthogonale de grande efficacité, il a été largement utilisé pour le codage des données dans les systèmes vidéo.En conséquence, pour satisfaire aux spécifications de certaines normes vidéo internationales comme celles du Joint Picture Expert Group (JPEG), du Motion Photography Expert Group (MPEG), et de la norme H.261, un circuit rapide DCT/IDCT bi-dimensionnel (2-D) en temps réel est d'une grande utilité. Pour maintenir la continuité des données d'entrée/sortie, on peut constituer un circuit DCT/IDCT 2-D en reliant en série deux processeurs DCT/IDCT unidimensionnels (1-D). Ou, pour obtenir une plus grande eficacité de transformation, on peut directement implémenter un algorithme de transformation 2-D sur un circuit. Cette dernière possibilité n'est pas envisageable en pratique car elle conduit à une conception matérielle très complexe et à un circuit de dimensions trop importantes. En conséquence, presque tous les circuits DCT/IDCT 2-D classiques, par exemple ceux décrits dans les Brevets Américains NO 4 791 598 et 5 249 146, utilisent la structure à deux processeurs l-D reliés en série. La figure 1 (selon la technique antérieure) représente un circuit DCT/IDCT 2-D constitué de deux processeurs l-D. Le circuit DCT/IDCT de la figure 1 (selon la technique antérieure) effectue deux traitements DCT/IDCT l-D successifs pour obtenir une transformation 2-D. Le circuit comprend un processeur DCT/IDCT l-D 15, un tampon de transposition 16, un autre processeur DCT/IDCT l-D 17 et un autre tampon de transposition 18. Deux traitements DCT/IDCT l-D d'une matrice X et de sa matrice transposée Z sont effectués respectivement dans les processeurs DCT/IDCT l-D 15 et 17. Afin de maintenir les données de sortie dans l'ordre correct, deux registres de transposition 16 et 18 sont prévus pour intervertir les éléments de colonne et les éléments de ligne des matrices. Les deux étages de traitement du circuit de la figure 1 (selon la technique antérieure) sont semblables.En l'occurrence, la fonction d'un premier étage constitué du processeur DCT/IDCT l-D 15 et du tampon de transposition 16 est semblable à celle d'un second étage constitué du processeur DCT/IDCT l-D 17 et du tampon de transposition 18. En conséquence, on peut obtenir un circuit de dimensions minimales en réalisant une boucle de rétroaction allant du tampon de transposition 16 au processeur DCT/IDCT l-D 15 et en sautant les éléments du second étage, c'est-à-dire le processeur DCT/IDCT 1 D 17 et le tampon de transposition 18. Etant donné que le circuit mentionné précédemment a deux étages de fonctionnement, le temps d'exécution est trop long pour qu'il puisse exécuter une opération en temps réel. Cela signifie que même si l'on peut réduire les dimensions du circuit, le circuit représenté à la figure 1 ne peut pas satisfaire les besoins de traitement à grande vitesse des systèmes vidéo. La présente invention fournit ainsi un circuit DCT/IDCT 2-D constitué d'éléments fonctionnant à différents débits permettant d'effectuer la transformation des données à grande vitesse pour satisfaire les besoins de traitement en temps réel. La présente invention fournit également un circuit DCT/IDCT 2-D comportant le minimum d'éléments de façon à diminuer les dimensions du circuit et faciliter son implémentation sur un circuit VLSI. Un circuit DCT/IDCT 2-D selon la présente invention comprend un registre d'adaptation de débit, un multiplexeur, un processeur DCT/IDCT unidimensionnel, un tampon de transposition et un registre d'adaptation inverse de débit. Dans la présente invention, les données en entrée du registre d'adaptation de débit et en sortie du registre d'adaptation inverse de débit sont à un premier débit, alors que le traitement de transformation qui est effectué entre le registre d'adaptation de débit et le registre d'adaptation inverse de débit par le processeur DCT/IDCT uni-dimensionnel (l-D) est à un second débit. comme le second débit est approximativement deux fois plus élevé que le premier débit, le circuit DCT/IDCT 2-D peut satisfaire les besoins de fonctionnement à grande vitesse.En outre, comme le circuit DCT/IDCT 2-D selon la présente invention dispose les données d'entrée/sortie dans un ordre spécifique, la structure matérielle est simplifiée et il est facile de l'intégrer dans un circuit VLSI. Plus particulièrement, l'invention propose un Circuit bi-dimensionnel en temps réel de transformation en cosinus discret (DCT) / transformation inverse en cosinus discret (IDCT) comprenant un registre d'adaptation de débit pour entrer des données NxN à un premier débit et sortir lesdites données à un second débit un multiplexeur pour fournir un premier chemin de données et un second chemin de données destinés à la transmission de données, dans lequel ledit premier chemin de données est utilisé pour transmettre lesdites données émises par ledit registre d'adaptation de débit pendant une première période de temps, tandis que, pendant une seconde période de temps ledit second chemin de données est utilisé pour les données transposées un processeur DCT/IDCT uni-dimensionnel (1-D) pour effectuer une transformation DCT/IDCT l-D des données transmises par lesdits chemins de données dudit multiplexeur un tampon de transposition pour transposer les données provenant du processeur DCT/IDCT 1-D, dans lequel lesdites données transposées sont générées par ledit tampon de transposition et y sont enregistrées pendant ladite première période de temps ; et un registre d'adaptation inverse de débit destiné à acquérir les données provenant dudit tampon de transposition, pendant ladite seconde période de temps, audit second débit, et à sortir les données NxN transformées audit premier débit. Selon un mode de réalisation, ledit processeur DCT/IDCT l-D est un processeur DCT/IDCT à deux vitesses dont la vitesse de traitement n'est pas inférieure audit second débit. En outre, le registre d'adaptation de débit permet différents modes d'adressage desdites données NxN. De même, ledit registre d'adaptation inverse de débit permet différents modes d'adressage desdites données NxN transformées. Selon l'invention, deux signaux de fréquences différentes sont fournis aux extrémités d'entrée et de sortie dudit registre d'adaptation de débit. D'autre part, deux signaux de fréquences différentes sont fournis aux extrémités d'entrée et de sortie dudit registre d'adaptation inverse de débit. Suivant un mode de réalisation, deux compteurs fonctionnant à des débits différents sont fournis aux extrémités d'entrée et de sortie dudit registre d'adaptation de débit. En outre, deux compteurs fonctionnant à des débits différents sont fournis aux extrémités d'entrée et de sortie dudit registre d'adaptation inverse de débit. On prévoit également que le registre d'adaptation de débit comprend un dispositif à deux accès. De même, ledit registre d'adaptation inverse de débit comprend un dispositif à deux accès. De plus, les registres d'adaptation de débit et d'adaptation inverse de débit peuvent comprendre une mémoire vive statique (SRAM) à 2 accès. Enfin, le circuit DCT/IDCT a une temps d'attente inférieur à 2N-1 cycles du second débit. Afin de comprendre plus complètement la présente invention et ses avantages, on se réfère maintenant à la description suivante en relation avec les dessins joints, où les numéros de référence semblables représentent des éléments semblables, et sur lesquels La figure 1 est un schéma fonctionnel d'un circuit DCT/IDCT 2-D selon la technique antérieure La figure 2 est un schéma fonctionnel d'un circuit DCT/IDCT 2-D selon la présente invention La figure 3 est un chronogramme des données d'entrée/sortie du registre d'adaptation de débit de la figure 2 La figure 4 est un chronogramme des données d'entrée/sortie du multiplexeur de la figure 2 La figure 5 est un chronogramme des données d'entrée/sortie de tous les éléments du circuit de la figure 2 La figure 6 est un chronogramme des données d'entrée/sortie du registre d'adaptation inverse de débit de la figure 2 ; et La figure 7 est un schéma de circuit représentant le registre adaptateur de débit de la figure 2. Le circuit DCT/IDCT 2-D d'un mode de réalisation préféré de la présente invention est représenté à la figure 2. Le circuit comprend un tampon ou registre adaptateur de débit 10, un multiplexeur 11, un processeur DCT/IDCT uni-dimensionnel (l-D) 12, un tampon de transposition 13 et un tampon ou registre d'adaptation inverse de débit 14. Le circuit de la présente invention a une matrice de données d'entrée X et une matrice de données de sortie Y. Si la matrice X a une dimension de NxN, par exemple N = 8, la matrice de données d'entrée peut être représentée par X@@ X@@ X@2 X@3 X@4 X@5 X@6 X@7 X@@ X@@ X@2 X@@ X@4 X@5 X@6 X@@ X@@ X@@ X@@ X@@ X@@ X25 X26 X27 X@@ X@@ X32 X33 X34 X35 X36 X37 X = X40 X41 X42 X43 X44 X45 X46 X47 X50 X51 X52 X53 X54 X55 X56 X57 X60 X61 X62 X63 X64 X65 X66 X67 X70 X71 X72 X73 X74 X75 X76 X77 Ainsi, la matrice de données de sortie a également une dimension NxN, et la matrice Y peut être représentée par Y@0 Y@@ Y@2 Y@3 Y@4 Y@5 Y06 Y07 Y10 Y11 Y12 Y13 Y14 Y15 Y16 Y17 Y20 Y21 Y22 Y23 Y24 Y25 Y26 Y27 Y30 Y31 Y32 Y33 Y34 Y35 Y36 Y37 Y = Y40 Y41 Y42 Y43 Y44 Y45 Y46 Y47 Y50 Y51 Y52 Y53 Y54 Y55 Y56 Y57 Y60 Y61 Y62 Y63 Y64 Y65 Y66 Y67 Y70 Y71 Y72 Y73 Y74 Y75 Y76 Y77 En conséquence, les données en entrée du registre d'adaptation de débit 10 peuvent être une suite de données uni-dimensionnelle provenant de la matrice d'entrée X, par exemple une suite de données en ligne composée de X00, X01, X02, X03, X04, X05, X06, X07, X11, X11, X12, X13, ..., X20, X21, ..., X70, X71, X72, X73, X74, X75, X76 et X77.Les données en sortie du registre d'adaptation inverse de débit 14 peuvent également être une suite de données uni-dimensionnelle composée de Y00, Y01, Y02, Y03, Y04, Y05, Y06, Y07, Yll, Yll, Y12, Y13, ..., Y20, Y21, ..., Y70, Y71, Y72, Y73, Y74, Y75, Y76 et Y77. Tous les éléments du circuit DCT/IDCT 2-D de la présente invention sont expliqués comme suit. Le registre d'adaptation de débit 10 de la présente invention a des données d'entrée à un premier débit et des données de sortie à un second débit. C'est-à-dire que la suite de données d'entrée précédemment mentionnée est présentée en entrée du registre d'adaptation de débit 10 via l'accès 10a au premier débit. Une suite de données réaménagée est alors présentée en sortie du registre d'adaptation de débit 10 vers le multiplexeur 11 au second débit. Le second débit est de préférence deux fois plus rapide que le premier débit. Les différents débits d'entrée/sortie des données peuvent être obtenus en fournissant des signaux de commande à différentes fréquences aux extrémités d'entrée et de sortie du registre d'adaptation de débit 10. En conséquence, on peut effectuer une opération de transformation à deux vitesses à l'intérieur du circuit DCT/IDCT 2-D de la présente invention. Le multiplexeur 11 fournit deux chemins de données pour la transmission des données. Un premier chemin de données llb est fourni pour la suite de données d'entrée réaménagée transmise par le registre d'adaptation de débit 10. Ce chemin de données est actif pendant une première période de temps. A la fin d'une transformation 1-D de la matrice X des données d'entrée, une seconde période de temps débute et un second chemin de données ila est fourni par le multiplexeur 11 au lieu du premier chemin de données afin de transmettre une autre suite de données provenant du tampon de transposition 13. Le processeur DCT/IDCT l-D 12 est un processeur lxN à deux vitesses dont le temps d'attente n'est pas supérieur à 2N-1. Par exemple, si N est égal à 8, un temps de traitement maximal de 15 cycles d'horloge est nécessaire. En outre, la vitesse de traitement du processeur DCT/IDCT l-D 12 est approximativement égale au second débit. Les données transmises par les chemins de données du multiplexeur 11 sont transformées par le processeur DCT/IDCT l-D 12. La structure du processeur DCT/IDCT l-D 12 a été décrite dans plusieurs articles et publications, et comme elle est connue des spécialistes de la technique, elle n'est pas décrite ici. Le tampon de transposition 13 a des dimensions de NxN. Les données transformées par le processeur DCT/;DCT 1-D 12 sont enregistrées dans le tampon de transposition 13 pendant la première période de temps. Les données enregistrées, qui sont désignées par la matrice Z, sont transposées dans une autre matrice de données zt. Les matrices Z et zt sont au format 1-D comme les données de la suite provenant de la matrice X, comme indiqué précédemment. Puis, pendant la seconde période de temps, la matrice Z t est transmise au processeur DCT/IDCT 1-D 12 sur le second chemin de données îîa du multiplexeur 11. En ce qui concerne le registre d'adaptation inverse de débit 14, un débit d'entrée de données au second débit et un débit de sortie de données au premier débit doivent être compatibles avec le registre d'adaptation de débit 10. Pendant la seconde période de temps, les données transmises par le processeur DCT/IDCT 1-D 12 sont enregistrées dans le registre d'adaptation inverse de débit 14, puis sorties comme matrice de données Y au premier débit. Les différents débits d'entrée/sortie des données peuvent être obtenus en fournissant des signaux de commande de différentes fréquences à l'extrémité d'entrée et à l'extrémité de sortie du registre d'adaptation inverse de débit 14. Conjointement avec les chronogrammes des figures 3 à 6, on décrit le fonctionnement du circuit DCT/IDCT 2 D de la présente invention au moyen d'un exemple dans lequel les dimensions des données d'entrée et de sortie sont de 8x8. En se référant en premier lieu à la figure 3, les relations temporelles entre les données d'entrée et les données de sortie du registre d'adaptation de débit 10 sont représentées avec une coordonnée temporelle de référence dont l'échelle de temps a une unité égale à l/f. La deuxième ligne de la figure 3 représente le chronogramme de la suite de données d'entrée provenant de la matrice X. Afin d'éviter les conflits d'acheminement des données, le registre d'adaptation de données 10 ne transmet les données au multiplexeur 11 via le premier chemin de données îlb qu'après l'enregistrement des 56 premiers éléments de la suite d'entrée des données.Ainsi que cela est représenté dans les deuxième et troisième lignes de la figure 3, cela signifie que ce n'est que lorsque l'élément X70 de la suite des données d'entrée est prêt à être enregistré dans le registre d'adaptation de débit 10, que le premier élément X00 de la suite est émis en sortie du registre d'entrée 10. A l'évidence, le débit des données d'entrée f est la moitié du débit de sortie représenté sur le dessin. En se référant ensuite à la figure 4, on représente les relations temporelles entre le premier chemin de données llb et le second chemin de données îîa du multiplexeur 11. Pendant la première période de temps, les données transmises par le registre d'adaptation de débit 10, c'est-à-dire la suite composée de X00 à X77, sont transmises via le premier chemin de données llb et transmises au processeur DCT/IDCT 1-D 12, comme cela est représenté sur les première et troisième lignes de la figure 4. Quand la suite composée de X00 à X77 a été présentée en sortie du processeur DCT/IDCT l-D 12, le premier chemin de données îlb est fermé tandis que le second chemin de données lla est prévu pour la suite composée de Z00 à Z77.La suite composée de Z00 à Z77 provenant du tampon de transposition 13 est transmise via le second chemin de données lla au processeur DCT/IDCT 1-D 12 pendant la seconde période de temps, comme cela est représenté sur les deuxième et troisième lignes de la figure 4. Dans la présente invention, pendant la première période de temps, le processeur DCT/IDCT 1-D 12 reçoit les données d'entrée à son port d'entrée 12a selon l'ordre X0cr Xlct X2c, X3c, X4c, X5ct X6c et X7c avec c compris entre 0 et 7. Les données d'entrée sont transformées et transmises au tampon de transposition 13.Pendant la seconde période de temps, la suite de données composée de ZRO, ZRl ZR2 ZR3 ZR4 ZR5 ZR6 et ZR7 avec R compris entre 0 et 7 est transmise en entrée du processeur DCT/IDCT l-D 12 par le tampon de transposition 13 via le second chemin de données ila de façon à générer la suite de données de sortie composée de YRo, YR1, YR2, YR3, YR4, YR5, YR6 et YR7 avec R compris entre 0 et 7. La figure 5 est un chronogramme représentant les relations dans les suites X, Y et Z entre la sortie du registre d'adaptation de débit 10 et l'entrée du registre d'adaptation inverse de débit 14. La première ligne de la figure 5 représente le chronogramme de la suite de données X00 à X77 émise par le registre d'adaptation de débit 10. La suite de données est envoyée au processeur DCT/IDCT 1-D 12 par le multiplexeur 11, comme représenté sur la troisième ligne. Après un délai d'exécution, les données de sortie de la première transformation dimensionnelle provenant du processeur DCT/IDCT l-D 12 sont écrites dans le tampon de transposition 13 sous forme de la suite composée de Z00 à Z77.Quand la deuxième période de temps commence, la suite composée de Z00 à Z77 est lue par le processeur DCT/IDCT l-D 12 pour la seconde transformation dimensionnelle, comme cela est représenté à la deuxième ligne de la figure 5. Puis, la suite finale de sortie composée de Y00 à Y77 provenant du processeur DCT/IDCT l-D 12 est acquise par le registre d'adaptation inverse 14, comme représenté à la dernière ligne de la figure 5. La suite finale de données du circuit DCT/IDCT 2-D, c'est-à-dire la suite composée de Y00 à Y77, est présentée en sortie du registre d'adaptation inverse de débit 14 au premier débit. En se référant à la figure 6, sur laquelle la ligne supérieure représente une coordonnée temporelle de référence, on représente également le chronogramme des données d'entrée et le chronogramme des données de sortie du registre d'adaptation inverse 14. La coordonnée temporelle de référence a une échelle de temps dont l'unité est égale à l/f. A l'évidence, la suite composée de Y00 à Y77 est transmise à l'entrée du registre d'adaptation inverse de débit 14 au débit 2f, qui est le second débit. Les données en sortie du registre d'adaptation inverse de débit 14 sont au débit f, qui est le premier débit. Comme le débit de sortie du registre d'adaptation inverse 14 est le même que le débit d'entrée du registre d'adaptation de débit 10, ce qui est représenté à la figure 3, on peut assurer la cohérence du chronogramme d'entrée/sortie du circuit DCT/IDCT 2 D. Pour obtenir les différents débits des données d'entrée/sortie, le registre d'adaptation de débit 10 et le registre d'adaptation inverse de débit 14 de la présente invention peuvent être des dispositifs à double accès. Par exemple, une mémoire vive statique à double port ou accès (SRAM), comme celle représentée à la figure 7, peut être utilisée comme registre d'adaptation de débit 10. En se référant à la figure 7, on dispose de deux compteurs 101 et 103 qui sont reliés respectivement au port d'entrée et au port de sortie de la mémoire SRAM à double accès 102. Le compteur 101, qui est commandé par un signal de validation d'écriture Bwrite, est cadencé par un signal d'horloge ckf à la fréquence f. Cependant, au lieu du signal ckf, le compteur 103, qui est commandé par un signal de validation de lecture Bread, est cadencé par le signal ck2f à la fréquence 2f. En conséquence, par la commande des signaux d'adresse WA et RA provenant des compteurs 101 et 103, la mémoire SRAM à double accès 102 peut lire la suite X au premier débit et émettre en sortie la suite X' au second débit. En outre, comme l'interconnexion entre les compteurs et les ports (accès) d'entrée/sortie de la mémoire SRAM à double accès 102 peut être disposée comme on le souhaite, on peut avoir plusieurs modes d'adressage. En d'autres termes, il n'est pas nécessaire que l'ordre de la suite de sortie soit le même que celui de la suite d'entrée. Le registre d'adaptation inverse de débit 14 peut également comprendre une mémoire SRAM à double accès et deux compteurs, les signaux de cadencement des compteurs d'entrée et de sortie ayant une relation de fréquence inverse, comme dans le cas du registre d'adaptation de débit 10. En faisant fonctionner le circuit DCT/IDCT 2-D à deux vitesses, on peut obtenir une transformation en temps réel. En outre, en comparaison avec le circuit classique de la figure 1, le registre d'adaptation de débit 10 et le multiplexeur 11 sont prévus dans la présente invention pour remplacer la fonction du processeur DCT/IDCT l-D du second étage. Etant donné qu'un processeur DCT/IDCT l-D met en oeuvre un circuit dont les dimensions sont approximativement égales à dix fois celles d'un registre d'adaptation de débit plus un multiplexeur, les dimensions du circuit de la présente invention peuvent être fortement réduites, et la conception du matériel est beaucoup plus facile. En conséquence, la présente invention convient mieux à une implémentation VLSI. Revendications 1. Circuit bi-dimensionnel en temps réel de transformation en cosinus discret (DCT) transformation inverse en cosinus discret (IDCT) comprenant un registre d'adaptation de débit (10) pour entrer des données NxN à un premier débit et sortir lesdites données à un second débit un multiplexeur pour fournir un premier chemin de données et un second chemin de données destinés à la transmission de données, dans lequel ledit premier chemin de données est utilisé pour transmettre lesdites données émises par ledit registre d'adaptation de débit pendant une première période de temps, tandis que, pendant une seconde période de temps ledit second chemin de données est utilisé pour les données transposées un processeur DCT/IDCT uni-dimensionnel (l-D) (12) pour effectuer une transformation DCT/IDCT l-D des données transmises par lesdits chemins de données dudit multiplexeur un tampon de transposition (13) pour transposer les données provenant du processeur DCT/IDCT 1-D, dans lequel lesdites données transposées sont générées par ledit tampon de transposition et y sont enregistrées pendant ladite première période de temps ; et un registre d'adaptation inverse de débit (14) destiné à acquérir les données provenant dudit tampon de transposition, pendant ladite seconde période de temps, audit second débit, et à sortir les données NxN transformées audit premier débit. 2. Circuit DCT/IDCT selon la revendication 1, dans lequel ledit second débit est deux fois plus rapide que ledit premier débit. 3. Circuit DCT/IDCT selon la revendication 1, dans lequel ledit processeur DCT/IDCT 1-D est un processeur DCT/IDCT à deux vitesses dont la vitesse de traitement n'est pas inférieure audit second débit. 4. Circuit DCT/IDCT selon la revendication 1, dans lequel ledit processeur DCT/IDCT l-D est un processeur DCT/IDCT à deux vitesses dont la vitesse de traitement n'est pas inférieure audit second débit. ledit registre d'adaptation de débit permet différents modes d'adressage desdites données NxN. 5. Circuit DCT/IDCT selon la revendication 1, dans lequel ledit registre d'adaptation inverse de débit permet différents modes d'adressage desdites données NxN transformées. 6. Circuit DCT/IDCT selon la revendication 1, dans lequel deux signaux de fréquences différentes sont fournis aux extrémités d'entrée et de sortie dudit registre d'adaptation de débit. 7. Circuit DCT/IDCT selon la revendication 1, dans lequel deux signaux de fréquences différentes sont fournis aux extrémités d'entrée et de sortie dudit registre d'adaptation inverse de débit. 8. Circuit DCT/IDCT selon la revendication 1, dans lequel deux compteurs fonctionnant à des débits différents sont fournis aux extrémités d'entrée et de sortie dudit registre d'adaptation de débit. 9. Circuit DCT/IDCT selon la revendication 1, dans lequel deux compteurs fonctionnant à des débits différents sont fournis aux extrémités d'entrée et de sortie dudit registre d'adaptation inverse de débit. 10. Circuit DCT/IDCT selon la revendication 1, dans lequel le registre d'adaptation de débit comprend un dispositif à deux accès. 11. Circuit DCT/IDCT selon la revendication 1, dans lequel ledit registre d'adaptation inverse de débit comprend un dispositif à deux accès. 12. Circuit DCT/IDCT selon la revendication 1, dans lequel ledit registre d'adaptation de débit comprend une mémoire vive statique (SRAM) à deux accès. 13. Circuit DCT/IDCT selon la revendication 1, dans lequel ledit registre d'adaptation inverse de débit comprend une mémoire SRAM à deux accès. 14. Circuit DCT/IDCT selon la revendication 1, ayant un temps d'attente inférieur à 2N-1 cycles du second débit.