Brevet FR2725306A1 — publié le 19960405

MOSFET DE PUISSANCE AYANT UN CIRCUIT DE COMMANDE ET DE PROTECTION CONTRE LES SURINTENSITES DE COURANT ET LES SURTEMPERATURES DECOUPLE DU CORPS DE DIODE La présente invention concerne les MOSFET de puissance ayant des circuits de contrôle intégrés sur une puce commune, et concerne plus particulièrement un nouveau circuit de contrôle qui empêche les fausses remises à zéro du circuit de verrouillage de défaut du circuit de contrôle, et qui découple tout le puits P du circuit de contrôle (dans un dispositif à canal N) de la diode de corps de MOSFET. Le dispositif de la demande de brevet N 9410966 enregistrée le 14 septembre 1994 est un MOSFET "Smart Power" monolithique à trois bornes totalement protégé qui caractérise une coupure en cas de surintensité de courant pour la protection contre les courts-circuits et un blocage grille-à-drain pour la protection contre les surtensions. Plus spécifiquement, le dispositif est simplement un MOSFET de puissance avec un circuit de contrôle alimenté à partir de sa tension grille-à- source. Ce dispositif FET est un "SMARTFET", une marque de fabrique de l'International Rectifier Corporation, le cessionnaire de la présente invention. A l'intérieur du circuit de contrôle se trouvent 1) un circuit de marche-arrêt, ou un circuit de contrôle du MOSFET de puissance qui répond à une tension entrée-à-source appliquée extérieurement, et la sortie d'un circuit logique, 2) un circuit de protection contre les surintensités de courant, 3) un circuit de protection contre les surtempératures, et 4) un circuit logique pour traiter tous ces signaux de commande. En outre, le dispositif contient un circuit de blocage de surtension drain-à-grille actif. Dans une condition soit de surtempérature, soit de surintensité, un circuit de verrouillage de défaut à l'intérieur du circuit logique est supposé être mis à un, commutant le MOSFET de puissance à l'état bloqué. De plus, ce circuit de verrouillage devrait rester à un jusqu'à ce que la tension entrée-à-source du MOSFET de puissance (qui fournit la puissance au circuit de verrouillage) soit revenue à zéro. Nous avons découvert que dans certaines applications, par exemple quand le MOSFET de puissance commande une charge inductive dans une configuration de "commutateur côté bas", et pendant ce qu'on appelle un "retour à zéro inductif bloqué" en réponse à une condition de surtempérature dans le MOSFET de puissance, que le circuit de défaut peut être mis à zéro involontairement bien que la condition de défaut existe toujours. Plus spécifiquement, dans le cas simple d'un MOSFET de puissance à source mise à la terre (sans circuits de contrôle intégrés), utilisé comme commutateur de courant continu commandant une charge inductive qui est prise entre le drain du MOSFET et une alimentation positive, la somme des pertes de conduction et de commutation à l'intérieur du MOSFET pourrait devenir suffisamment élevée pour amener la température de jonction de la matrice à une valeur suffisamment élevée pour que la fiabilité du dispositif en souffre. Cependant, avec un dispositif "SMARTFET", si la température de jonction du dispositif de puissance s'élève au-dessus d'un seuil prédefini (typiquement c), le circuit de verrouillage de défaut de contrôle sera mis à un, tirant la grille du MOSFET vers le bas, la commutant à l'état bloqué. Une fois que la grille du MOSFET a été tirée vers le bas, le courant dans la charge inductive aura besoin de décroître, ainsi la tension à travers la charge s'inverse (étant donné que V = Ldi/dt, et que di/dt est négatif), et la tension de drain du MOSFET de puissance va s'élever. En l'absence de tout blocage, et avec une charge fortement inductive, cette tension de drain peut s'élever jusqu'à ce que la jonction drain-à-source du MOSFET de puissance claque, après quoi le courant de charge décroissant circule à travers la jonction drain-à- source du MOSFET. Parce que les MOSFET de puissance ne sont pas très solides dans cette région de fonctionnement de claquage, les dispositifs SMARTFET ont un blocage actif drain-à-grille qui commute le MOSFET de puissance a l'état passant quand la tension drain-à-grille dépasse un seuil prédéterminé, et à une tension drain-à-source inférieure à la tension de claquage de la diode drain- à-source. De cette manière, l'énergie qui peut être absorbée par le MOSFET de puissance (appelée normalement sa "valeur nominale d'avalanche") peut être largement augmentée (d'un facteur de 10-100). Par conséquent, dans la condition de surtempérature du dispositif SMARTFET mentionné ci-dessus, la grille serait initialement tirée vers le bas, le drain irait vers le haut (MOSFET à l'état bloqué), et ensuite la grille serait de nouveau tirée vers le haut par le blocage drain-à- grille (le blocage drain-à-grille est prioritaire par rapport au signal du circuit de verrouillage de défaut). Cependant, même pendant que le blocage drain-à-grille et le MOSFET de puissance sont à l'état passant, le circuit de verrouillage de défaut est nécessaire pour maintenir son état logique "verrouillé à l'état bloqué", afin qu'une fois que le courant dans la charge inductive a décru près de zéro, la tension de drain se rétablit avec le MOSFET de puissance à l'état bloqué. Le problème que nous avons observé est qu'une fois que le courant de charge a décru suffisamment, le rétablissement de la tension de drain dans un MOSFET de puissance standard peut, dans certaines applications, apparaître comme une oscillation faiblement amortie qui se fixe finalement à la tension d'alimentation et qui peut, dans un mode transitoire, polariser en sens direct la diode de corps drain-à-source du dispositif. Quand cette diode de corps est polarisée en sens direct, une action NPN bipolaire inverse parasite se produit entre la tension drain/épi (émetteur NPN), le puits P du câblage de contrôle lié à la source du MOSFET de puissance (base NPN), et toute région N+ à la surface du circuit de contrôle à semi-conducteur (collecteurs NPN multiples). Ces dernières régions N+ pourraient être formées, par exemple, par les régions de drain ou de source des dispositifs NMOS utilisés dans le circuit de contrôle. Dans le cas d'un inverseur NMOS typique, un tel NPN parasite entraînerait la sortie de l'inverseur à devenir un minimum logique, indépendamment de sa tension d'entrée. La conduction de la diode de corps du MOSFET de puissance provoque alors la remise à zéro du circuit de verrouillage de défaut de sorte que, après récupération d'une condition d'arrêt de surtempérature, le MOSFET de puissance est à l'état passant quand il devrait être à l'état bloqué, ce qui met en échec le but de la protection de surtempérature. Une caractéristique de la présente invention est d'empêcher ce NPN parasite de provoquer la défaillance du circuit logique en introduisant un autre transistor NPN inverse intentionnel. La nouvelle polarisation du puits P NPN inverse peut aussi être utilisée pour tout le puits P du circuit de contrôle, pour découpler tout le puits P du circuit de contrôle de la diode de corps du MOSFET. Ainsi, dans de nombreuses applications de dispositifs SMARTFET, par exemple dans un circuit en pont H, le concepteur utilisera la diode de corps d'un MOSFET de puissance pour remettre en circulation le courant de charge. Dans ce cas, la diode de corps ne conduit pas pendant un bref transitoire, mais conduit un grand courant pendant de nombreuses millisecondes. Le transistor NPN parasite associé à tout le câblage de contrôle, y compris un grand Zener de protection d'entrée N+ à corps P, conduira. Non seulement le câblage de contrôle sera alors défaillant, mais la grande région N+ dans la structure de protection d'entrée tirera la broche d'entrée du dispositif SMARTFET au-dessous de la terre. Ainsi, dans un test, il a été découvert que, quand la diode de corps FET conduisait 1 ampère, la broche d'entrée recueillait 50 mA. Cela serait catastrophique quel que soit le circuit qui commanderait le SMARTFET. L'application de la nouvelle idée décrite ci-dessus d'un transistor NPN inverse parasite introduit délibérément allège cette condition. Plus en détail, le nouveau circuit de l'invention emploie un condensateur pour maintenir la tension à l'une des entrées vers le circuit de verrouillage de défaut élevée (ce qui représente maintenir le MOSFET de puissance à l'état bloqué) pendant le transitoire de la diode de corps, assurant ainsi que quand le drain du MOSFET a pleinement récupéré, le dispositif de puissance reste à l'état bloqué. Un second aspect de ce circuit implique la liaison du puits P dans lequel le commutateur qui commande ledit condensateur de maintien et ladite entrée dans le circuit de verrouillage de défaut (le puits P) proche de l'épi potentiel pendant le transitoire de la diode de corps, invalidant ainsi le NPN inverse associé à ce puits P. En fait, un NPN inverse délibérément conçu pour maintenir à l'état bloqué le NPN inverse parasite associé à un puits P de dispositif NMOS spécifique dans le circuit de verrouillage de défaut est prévu, et repose sur la tension sur le condensateur de maintien pour assurer que, quand le drain du MOSFET de puissance récupère, le circuit de verrouillage de défaut est fixé dans l'état correct. D'autres caractéristiques et avantages de la présente invention apparaîtront à partir de la description suivante de l'invention qui fait référence aux dessins joints. La figure 1 est un schéma fonctionnel de circuit d'un type connu de MOSFET de puissance avec des circuits intégrés de contrôle, utilisé comme régulateur de commutation côté bas, commandant une charge inductive. La figure 2A montre la tension d'entrée comme fonction de temps. La figure 2B montre la tension indirecte induite à travers le dispositif à cause de la charge inductive bloquée en figure 1, sur la même ligne de temps que la figure 2A. La figure 2C montre la température des jonctions du MOSFET de puissance, en réaction à un défaut dans la charge inductive, sur la même ligne de temps que la figure 2A. La figure 2D montre la tension de grille du MOSFET de puissance sur la même ligne de temps que la figure 2A. La figure 3 montre, dans une forme agrandie, l'oscillation amortie de la tension de drain du MOSFET de puissance de la figure 1 dans un circuit utilisant le retour à zéro inductif bloqué, et illustre comment la diode de corps du MOSFET peut devenir polarisée en sens direct. La figure 4 montre le circuit logique d'entrée de la figure 1, qui emploie un nouveau transistor NPN parasite intentionnel qui, quand il est à l'état passant, isole le puits P de contrôle de la diode de corps du MOSFET de puissance, et un nouveau condensateur de stockage de courte durée. La figure 5 est une coupe transversale du modèle de jonction d'un circuit intégré de puissance comprenant la présente invention. La figure 6 est un diagramme schématique utilisé pour illustrer le fonctionnement de la présente invention. La figure 7 est une autre représentation schématique du fonctionnement de l'invention. Se référant d'abord à la figure 1, un circuit intégré de puissance connu est montré, dans lequel une section de MOSFET de puissance 10 est intégrée aux circuits de contrôle dans la même puce de silicium. Le MOSFET de puissance 10 est montré comme un dispositif de détection de courant, ayant une broche de drain 11, une broche de source 12, et une entrée 13, le dispositif étant contenu dans un boîtier de type T0220 à trois broches. Un tel dispositif peut être un substitut à broche compatible pour tout MOSFET de puissance T0220. Cependant, l'invention qui va être décrite est applicable à tout ensemble de circuit intégré de puissance. Le dispositif global peut être utilisé dans tout circuit, par exemple les circuits pour des valeurs nominales de tension indirecte de 60 volts mais, plus généralement, les circuits allant de 30 volts à plus de 600 volts. La tension d'entrée à la borne 13 peut être d'environ 10 volts ou moins. Une sortie de détection de courant auxiliaire 14 est aussi prévue. Il Le circuit de contrôle, qui est intégré dans la même puce de silicium que celle qui contient le MOSFET de puissance 10 comprend le circuit d'interrupteur en MARCHE/ARRET 20, qui peut être un circuit de MOSFET, un circuit logique 21 qui, comme cela sera décrit ultérieurement, contient les nouvelles caractéristiques de l'invention, un circuit de contrôle de surintensité 22 et un circuit de contrôle de surtempérature 23. Les circuits 20 à 23 peuvent être construits comme montré dans la co-demande en instance N 08/121 288. Un circuit de blocage comprenant la diode de Zener et la diode de pôle contraire 31 est relié à travers la grille aux électrodes de drain du MOSFET de puissance 10. Le MOSFET de puissance 10 a aussi une diode intégrale 32, comme montré. Un autre blocage de diode de Zener 33 est relié entre les broches de source 12 et d'entrée 13. Le circuit de la figure 1 est communément utilisé pour commander une charge inductive. Ainsi, une source de tension VCC à la borne 40 est montrée schématiquement telle qu'en série avec la bobine d'inductance 41 et la broche de drain 11. Le circuit de la figure 1 fonctionne comme suit: Pour commuter le MOSFET de puissance 10 à l'état passant, une tension d'entrée est appliquée à la broche 13. Ceci commute le circuit d'interrupteur 20 en MARCHE/ARRET pour charger la capacitance grille-à- source du MOSFET 10 pour le mettre à l'état passant. Le courant peut alors circuler depuis la borne 40, à travers la charge inductive 41, vers la broche de drain 11, à travers le MOSFET 10 et vers la broche de source 12. Si un défaut soit de surintensité, soit de surtempérature est détecté par les circuits 22 ou 23, respectivement, le circuit logique 21 est activé pour mettre à l'état bloqué le commutateur 20 et ainsi le MOSFET de puissance 10. De même, si le signal d'entrée à la broche 13 est enlevé, le commutateur MARCHE/ARRET commute le MOSFET de puissance 10 à l'état bloqué. Le circuit de blocage 30-31 agit pour passer à l'état passant pendant le fonctionnement à l'état bloqué du MOSFET 10 pour empêcher un claquage d'avalanche dans le MOSFET 10 pendant l'état bloqué. Ainsi, le blocage 30 fixe un seuil qui est au-dessous de la tension d'avalanche pour empêcher une commutation à l'état passant parasite, et permettre au FET de puissance de traiter toute l'énergie pendant l'état bloqué. Les figures 2A, 2B, 2C et 2D montrent les formes d'ondes qui apparaissent dans le circuit de la figure 1 pendant une condition de surtempérature quand le circuit est utilisé dans un régulateur de commutation dans lequel le MOSFET de puissance 10 est mis à l'état passant et à l'état bloqué avec une fréquence variable et un cycle opératoire quelconques, comme déterminé par l'entrée de l'utilisateur à la broche d'entrée 13 en figure 1. La figure 2A montre la tension d'entrée à la broche 13. La figure 2B montre la tension de drain sur le MOSFET 10, alors qu'il est bloqué par le blocage 30 en figure 1. Ainsi, quand le signal d'entrée commute le MOSFET 10 à l'état bloqué, la tension de drain a une crête élevée à cause de la charge inductive bloquée. Après avoir atteint la crête et après avoir été bloquée, la tension de drain diminue, et décrit un cercle autour de la tension VCC. Cette action est décrite ultérieurement plus en détail en figure 3. La figure 2C montre la température de jonction Tj du MOSFET 10, qui est proportionnelle au courant continu du drain. Le circuit de surtempérature 23 de la figure 1 est conçu pour avoir une température de seuil de 160 C, à laquelle le MOSFET 10 de la figure 1 passe à l'état bloqué. Notez que, tandis que le MOSFET de puissance 10 conduit, la température Tj augmente et, quand le MOSFET 10 est à l'état bloqué, la température Tj diminue. Notez aussi que, pour l'exemple de la figure 2C, la température Tj dépasse finalement 160 C. La figure 2D montre schématiquement la tension de grille du MOSFET 10. Ainsi, au point o Tj dépasse 160 C (figure 2C), le circuit de verrouillage de défaut à l'intérieur du bloc logique 21 se met à un en figure 2D et commute le MOSFET de puissance 10 à l'état bloqué en tirant la grille du MOSFET de puissance vers le bas (non montré en figure 1). Le circuit de verrouillage de défaut ne peut être remis à zéro apres une commutation à l'état bloqué par le circuit logique 21 qu'en ramenant la broche d'entrée 13 à la terre. La figure 3 montre l'oscillation amortie de la tension de drain du MOSFET 10 à cause du retour à zéro inductif bloqué. Quand le MOSFET 10 est à l'état passant, la tension est égale à zéro ou basse. Quand le MOSFET 10 passe à l'état bloqué, cependant, la tension de drain s'élève à la tension de blocage fixée par le blocage 30. La tension de drain oscille alors ou tourne autour de la tension de VCC à cause de la capacité parasite dans le circuit. Il a été découvert que, quand la température Tj est élevée, la première oscillation vers le bas de la tension de drain peut descendre sous zéro, comme montré en figure 3. A ce point, la diode de corps de MOSFET du MOSFET 10 devient polarisée en sens direct et injecte des porteurs minoritaires dans les régions de type P du MOSFET 10, comme cela sera montré ultérieurement. Cette injection de porteurs minoritaires se produira aussi dans les composants du circuit de contrôle du circuit integré, invalidant ainsi leur fonctionnement. La figure 4 est un diagramme schématique du bloc logique d'entrée 21 de la figure 1. Les entrées vers le circuit logique de la figure 4 comprennent la terre 50, une borne ARRET de sortie 51 (vers le circuit MARCHE/ARRET 70 en figure 1), une borne VCC d'entrée 52, une borne VDD d'entrée 53 (depuis la broche de drain 11 de la figure 1), une broche d'entrée de surintensité 54 et une broche d'entrée de surtempérature 55. la borne d'entrée 55 va vers le bas quand la température de jonction en figure 2 atteint C. Un certain nombre de transistors de commande MOS Ml à Mll sont identifiés en figure 4, lesquels sont intégrés dans le silicium qui contient aussi les jonctions pour le MOSFET de puissance 10. Ces transistors sont habituellement formés dans un puits P qui est espacé latéralement de la section du MOSFET de puissance à canal N. et ont les fonctions suivantes: Les MOSFET Ml et M2 forment un inverseur et commutent la borne ARRET 51 entre haut et bas, en fonction de la tension de grille sur le transistor Ml à partir du noeud MARCHE. Les transistors M9, M10 et Mll agissent comme un NON-ET et, quand l'une quelconque de leurs entrées va vers le bas, la ligne "DEFAUT" va vers le haut. Les transistors M8 et M3 sont des transistors de charge fictive en mode de déplétion. Conformément à un aspect de l'invention, un nouveau transistor M7, montré comme un dispositif NMOS en mode de déplétion, se met à l'état passant, et agit comme une diode de MOSFET pendant le temps o DEFAUT est haut. La fonction du transistor M7 sera examinée ultérieurement. Les transistors M4, M5 et M6 sont commutés à l'état passant quand DEFAUT va vers le haut. Le noeud MARCHE va vers le bas. Notez que les transistors M4, M5 et M6 sont couplés en croix avec les transistors M9, M10 et Mll, pour produire un effet régénératif. Le condensateur Cl est prévu pour stocker, pour une courte durée (quelques microsecondes), la condition de noeud X. Il y a aussi un certain nombre de transistors NPN parasites involontaires dans le circuit de la figure 4, tels que le transistor parasite 91. Ces transistors sont placés dans le puits P contenant le circuit de contrôle et vont se mettre à l'état passant quand la diode de corps du MOSFET est polarisée en sens direct (figure 3). Quand ils se mettent à l'état passant, ils fixent de manière erronée le circuit de verrouillage et remettent le MOSFET de puissance à l'état passant. Afin de décaler cette opération du transistor parasite 91, un transistor NPN 100 (aussi un transistor parasite) est intentionnellement ajouté au circuit. Le transistor 100 commande le puits P du nouveau commutateur M7. Le commutateur M7 est isolé de la section du MOSFET de puissance étant donné que sa région P n'est pas électriquement court-circuitée à la terre. Une résistance Rl est aussi prévue afin de polariser le puits P du commutateur M7 au potentiel de terre pendant le fonctionnement normal. Le transistor parasite 100 se met aussi à l'état passant avec le transistor 91 mais, quand le transistor 100 se met à l'état passant, il tire le puits P, dans lequel est 1g posé le transistor M7, proche de l'épi potentiel. Cela isole alors le noeud "X" du noeud "DEFAUT" tandis que la diode de corps du MOSFET 10 conduit. Ainsi, pendant cette période de conduction, les noeu( - MARCHE et DEFAUT sont tirés sous la terre, et le noeud "X" est haut. Le transistor NMOS en mode de déplétion M7 se comporte comme une source de courant de faible valeur, et est conçu pour permettre au noeud "X" de rester à un niveau logique haut pendant au moins aussi longtemps que la période de conduction de la diode de corps du MOSFET 10. Tout autre transistor, ou circuit qui exécute la fonction énoncée ci-dessus peut être utilisé à la place du MOSFET M7. Une fois que la période de conduction du MOSFET 10 est écoulée, les transistors NPN parasites tels que 91 se mettent à l'état bloqué, et le circuit récupère un niveau logique haut au noeud "X". Ce niveau logique haut au noeud "X" force ensuite MARCHE bas, assurant que le MOSFET 10 est maintenu à l'état bloqué après la conduction de sa diode de corps. La figure 5 montre le modèle de jonction du MOSFET de puissance et les circuits de contrôle pour un dispositif SmartFet réalisé selon l'invention, et montre l'emplacement des transistors NPN inverses parasites. Sur la figure 5, la partie montrée de la puce a un substrat N+ 110, qui peut aussi agir comme drain du MOSFET de puissance de la figure 1. Une couche épitaxiale N(-) 111 ("épi") reçoit les cellules telles que la cellule 112 de la section du MOSFET de puissance, qui peuvent chacune avoir la structure montrée dans le Brevet U.S. 5 008 725. La couche épi N(-) 111 reçoit aussi un puits P(-) 120, qui peut être séparé en un certain nombre de puits de circuit de contrôle par des plombs P+ tels que les plombs 121, 122 et 123. Les plombs P+ peuvent être formés en même temps que les parties de corps P+ des cellules 112 du MOSFET de puissance. En conséquence, quand la diode de corps est polarisée en sens direct (voir figure 3), toutes les diodes de corps parasites connexes (131, 132) sont aussi polarisées en sens direct. Des circuits de contrôle typiques utilisant des MOSFET latéraux sont montrés dans les parties de puits P(-) 120a et 120b de la région P(-) 120. Ces puits P(-) ont aussi des transistors NPN inverses parasites intégraux 140 et 141. Ces transistors parasites correspondent aux transistors tels que 91 en figure 4 et ont un gain parce qu'ils ont des régions P(-) légèrement dopées. Donc, quand les régions P+ dans la puce sont polarisées en sens direct avec la diode de corps du MOSFET de puissance principal, celles-ci vont se mettre à l'état passant. La figure 6 montre, plus en détail, l'emplacement du transistor 100 de la figure 4 dans le silicium de la figure 5. Ainsi, la figure 6 montre les bornes et les noeuds pour la terre 50, le noeud "X", et "Défaut" de la figure 4, et montre les condensateurs, formés d'une plaque de polysilicium au-dessus du puits P+, le transistor en mode de déplétion M7 de la figure 4, la résistance de polysilicium R1 et le transistor 100. Le fonctionnement de la structure de la figure 6 est comme suit: Quand VDD descend en dessous du potentiel de terre (c'est-à-dire quand la diode de corps du MOSFET 10 est polarisée en sens direct et conduit), le transistor 100 se met à l'état passant dans un mode inverse, tirant le puits P du transistor en mode de déplétion M7 vers le bas près de l'épi potentiel (VDD). Cela empêche toute action NPN parasite à l'intérieur du puits P, et permet au condensateur Cl de garder le niveau logique haut au noeud "X". Pendant le temps o le transistor 100 est à l'état passant, M7 se comporte comme une source de courant de faible valeur, et est conçu de manière à ne pas décharger le condensateur Cl pendant la conduction de la diode de corps du MOSFET 10. Evidemment, si la conduction de la diode de corps continue indéfiniment, M7 déchargera finalement totalement Ci, et l'information de défaut sera perdue. Par conséquent, le temps de conduction de cette diode de corps devrait être limité. Une fois que la conduction de la diode de corps du MOSFET 10 cesse, VDD va vers le haut, le transistor 100 commute à l'état bloqué, et le circuit de verrouillage récupère dans un état prévisible à cause du niveau logique haut au noeud "X". La figure 7 est une autre représentation schématique de la présente invention, montrant de nouveau la relation de la résistance Rl, du transistor et du transistor NPN parasite M7 dans le circuit de contrôle illustré schématiquement. Le transistor M7 est le transistor NPN associé à la diode de jonction puits P-à-épi. Selon l'invention, ce transistor M7 est maintenu à l'état bloqué, ou à une impédance élevée, pendant la conduction de la diode de corps 32 du MOSFET de puissance principal 10 à cause de la mise à l'état passant du transistor 100. Bien que la présente invention ait été décrite en relation avec ses modes de réalisation particuliers, de nombreuses autres variantes et modifications et de nombreux autres usages deviendront évidents à ceux maîtres dans l'art. On préfère donc que la présente invention ne soit pas limitée par cette description spécifique, mais seulement par les revendications jointes. Bien entendu, l'invention n'est pas limitée aux exemples de réalisation ci-dessus décrits et représentés, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour autant sortir du cadre de l'invention. REVENDICATIONS 1. MOSFET de puissance (10) ayant un circuit de signal sensible aux défauts, intégré dans la même puce de silicium que celle qui contient les jonctions dudit MOSFET de puissance (10); ledit MOSFET de puissance (10) comprenant un corps de silicium de type N contenant une pluralité de cellules (112) trouvées dans des corps de type P respectifs; chacune desdites cellules (112) ayant des électrodes de source, de drain et de grille communes; une cellule (112) de type P formée dans ledit substrat de type N (110); ledit circuit de signal sensible aux défauts étant formé dans ladite cellule de type P; ledit circuit de signal sensible aux défauts comprenant des moyens formant circuit de verrouillage de défaut couplés auxdites électrodes de grille pour mettre à l'état bloqué ledit MOSFET de puissance (10) en réponse à une condition de défaut; ledit circuit de signal sensible aux défauts comprenant un transistor bipolaire intégré dans ledit puits de type P et étant relié pour être mis à l'état passant dans un mode inverse en réponse à la polarisation en sens direct de la diode de corps dudit MOSFET de puissance (10); ledit transistor bipolaire court-circuitant ledit substrat de type N (110) audit puits de type P lorsqu'il est mis à l'état passant, et un transistor MOSFET de commande relié en série intégré dans un second puits de type P. étant commuté à l'état bloqué en réponse à la mise à l'état passant dudit transistor bipolaire; ledit transistor MOSFET de commande couplé auxdits moyens formant circuit de verrouillage de défaut pour ledit MOSFET de puissance (10) pour invalider lesdites grilles et mettre à l'état bloqué ledit MOSFET de puissance (10) quand ledit transistor MOSFET de commande conduit. 2. Dispositif selon la revendication 1, qui comprend de plus un condensateur relié en série avec ledit transistor MOSFET de commande, caractérisé en ce que le noeud entre ledit transistor MOSFET de commande et ledit condensateur est découplé dudit substrat de type N (110) quand ledit transistor bipolaire commute à l'état passant. 3. Dispositif selon la revendication 1, caractérisé en ce que ledit transistor MOSFET de commande est un MOSFET en mode de déplétion. 4. Dispositif selon la revendication 2, caractérisé en ce que ledit transistor MOSFET de commande est un MOSFET en mode de déplétion. 5. Dispositif selon la revendication 1, caractérisé en ce que lesdits moyens formant circuit de verrouillage de défaut sont actionnés en réponse à une condition de surtempérature. 6. Dispositif selon la revendication 2, caractérisé en ce que lesdits moyens formant circuit de verrouillage de défaut sont actionnés en réponse à une condition de surtempérature. 7. Dispositif selon la revendication 2, qui comprend de plus une résistance couplée entre le corps dudit MOSFET de commande et en circuit fermé avec ledit condensateur et une électrode principale dudit MOSFET de commande. 8. Dispositif selon la revendication 6, qui comprend de plus une résistance couplée entre le corps dudit MOSFET de commande et en circuit fermé avec ledit condensateur et une électrode principale dudit MOSFET de commande. 9. Dispositif selon la revendication 8, caractérisé en ce que ledit transistor MOSFET de commande est un MOSFET en mode de déplétion.