Brevet FR2733622A1 — publié le 19961031

ARRIERE PLAN DE L'INVENTION La présente invention concerne un amplificateur de lecture de courant destiné à être utilisé dans un dispositif de mémoire à semi-conducteurs comportant des paires de sous-lignes d'entrée/sortie et des paires de lignes d'entrée/sortie. Plus particulièrement, l'invention concerne un amplificateur de lec- ture de courant perfectionné capable d'effectuer une opération de lecture stable dans une alimentation de tension à faible puissance. En conformité avec la densité élevée du dispositif de mémoire à semi-conducteurs, la tension d'alimentation de puissance de fonctionnement a été continuellement diminuée. Par suite, la consommation de courant a naturellement été réduite, tandis que cela a réduit la largeur de la plage de tension et de courant à lire par les circuits et les éléments constituant le dispositif de mémoire à semi- conducteurs. Cela veut dire que la marge de tension et de courant est en train de se réduire. On a donc étudié activement les circuits et les éléments effec- tuant une opération de lecture plus exacte. En outre, on a de- mandé plus que jamais de reconnaître la nécessité de circuits de lecture qui amplifient les circuits et les éléments auxquels les signaux sont transmis, jusqu'à un niveau permettant de dé- tecter les signaux transmis. Comme indiqué ci-dessus, du fait que la tension d'alimentation de puissance de fonctionnement du présent dispo- sitif de mémoire à semi-conducteurs est diminuée, il est très difficile de lire la différence de tension entre des signaux complémentaires. Pour surmonter cette difficulté, l'amplifica- teur de lecture de courant est généralement montée dans une zone prédéterminée du dispositif de mémoire à semi-conducteurs. Un tel amplificateur de lecture de courant lit facilement les signaux transmis à une zone dans laquelle il est difficile de lire la différence de tension, et présente également un avan- tage en ce qui concerne la vitesse de lecture. En particulier, après que l'information stockée dans la cellule de mémoire ait été développée par un amplificateur de lecture de ligne de bits, comme la tension d'alimentation de puissance devient basse dans un processus de transmission de l'information à une ligne d'entrée/sortie, cela réduit la différence de tension en- tre une paire de ligne de bits développées. Il en résulte une réduction de la marge de lecture d'un amplificateur de lecture de ligne d'entrée/sortie, et il est difficile de lire ainsi la ligne d'entrée/sortie. Par suite, une paire de sous-lignes d'entrée/sortie doit être connectée entre la paire de lignes de bits et la paire de lignes d'entrée/sortie, tandis que l'amplificateur de lecture de courant doit également être couplé à la paire de sous-lignes d'entrée/sortie pour que le courant soit lu. En- suite, si les signaux présentant la différence de tension sont transmis aux lignes d'entrée/sortie (qui peuvent être appelées globalement lignes d'entrée/sortie pour les distinguer des sous-lignes d'entrée/sortie, mais qu'on appelle "lignes d'en- trée/sortie" dans la présente invention) il est possible d'ef- fectuer facilement l'opération de lecture des lignes d'entrée/sortie. Le circuit de lecture de courant utilisant les sous-lignes d'entrée/sortie est décrit dans de nombreux docu- ments tels que le document intitulé "A Dynamic Current-Offset Calibration (DCC) Sense Amplifier with Fish-Bone shaped Bit line (FBB) for high Density SRAMs", pages 115 et 116 de la publication "1994 VLSI Symposium", de J. Takahashi et Cie., le document intitulé "A Current Sense Amplifier for Fast CMOS SRAMS", pages 71 et 72 de la publication "1990 VLSI Symposium", de E. Seevinck et Cie., le document intitulé "A 9ns 16Mb CMOS SRAM with Offset Reduced Current Sense Amplifier", pages 248 et 249 de la publication "1993 ISCC", de K. Seno et Cie. La figure 1 est une vue de circuit représentant les constitutions d'un amplificateur de lecture de courant et d'une partie de coeur d'un dispositif de mémoire à semi-conducteurs couplé à celui-ci selon l'art antérieur. En se référant à la figure 1, les lignes de bits BL et BL sont connectées au réseau de cellules de mémoire 10. Des portes de colonnes 12 et 14 à l'entrée desquelles on applique des signaux de sélection de colonne CSL, sont connectées res- pectivement aux lignes de bits BL et BL, et aux sous-lignes d'entrée/sortie SIO et SIO. L'une dans deux bornes des sous- lignes d'entrée/sortie SIO et SIO est branchée à la tension d'alimentation de puissance Vcc par l'intermédiaire de résis- tances 28 et 30, tandis que leur autre borne est branchée à une borne d'entrée de l'amplificateur de lecture 16. Les bornes de sortie de l'amplificateur de lecture 16 sont branchées aux li- gnes d'entrée/sortie IO et IO. Les résistances 28 et 30 sont branchées entre la tension d'alimentation de puissance Vcc et l'amplificateur de lecture de courant 16, pour fournir des ten- sions de polarisation. On décrira en détails ci-après l'amplificateur de lecture de courant 16 représenté à l'intérieur de la ligne en tirets de la figure 1. Dans l'amplificateur de lecture de courant 16, les sources des transistors PMOS 18 et 20 sont connectées aux sous- lignes d'entrée/sortie SIO et SIO. Les drains des transistors PMOS 18 et 20 sont connectés respectivement à ceux des transis- tors NMOS 22 et 24. Les grilles des transistors PMOS 18 et 20 sont couplées respectivement, par des connexions croisées, avec les drains des transistors PMOS opposés 20 et 18. Les sources des transistors NMOS 22 et 24 sont couplées entre elles et sont également connectées en commun au drain d'un transistor NMOS 26. Les grilles des transistors NMOS 22 et 24 sont connectées par diode à leurs drains, et sont également connectées aux li- gnes d'entrée/sortie IO et IO. La source du transistor NMOS 26 à laquelle on applique un signal d'activation Ysel est bran- chée à la tension de masse Vss, le signal d'activation étant émis par un circuit de sélection de colonne (non représenté). On décrira ci-après les opérations de l'amplifica- teur de lecture de courant selon l'art antérieur. On monte dans le réseau de cellules de mémoire 10 un circuit de préchargement destiné à précharger les lignes de bits BL et BL à un niveau prédéterminé, un circuit d'équiva- lence pour égaliser les niveaux de tension des lignes de bits BL et BL, et un amplificateur de lecture de ligne de bits pour détecter et amplifier les niveaux de tension des lignes de bits BL et BL. Par suite, dans un état d'attente, les lignes de bits BL et BL sont chacune préchargée et égalisée au même niveau de tension. Pendant la lecture de la cellule de mémoire, si une cellule de mémoire quelconque est désignée par des opé- rations des décodeurs de rangée et de colonne, on effectue, pour le potentiel équivalent, une opération de chargement par- tagée entre la charge de la cellule de mémoire stockée dans la cellule de mémoire désignée, et le chargement d'une capacité parasite qui est générée dans la ligne de bits connectée à la cellule de mémoire désignée. Ainsi, on génère une certaine dif- férence de tension dans les lignes de bits BL et BL préchar- gées au même potentiel. Plus exactement, la différence de tension devient de plusieurs dizaines à plusieurs centaines de millivolts. De plus, la différence de tension est détectée par l'amplificateur de lecture de ligne de bits (non représenté) puis développée au niveau de tension de puissance et au niveau de tension de masse. Pendant ce temps, après la fin de l'opéra- tion de développement, le signal de sélection de colonne CSL émis par le décodeur de colonne (non représenté) est appliqué à l'entrée des portes de sélection de colonne 12 et 14. Si les portes de sélection de colonne 12 et 14 sont ainsi mises en marche, les tensions des lignes de bits développées BL et BL sont transmises aux sous-lignes d'entrée/sortie SIO et SIO. A ce moment, si les signaux d'activation Ysel passant par des circuits de sélection de colonne (non représentés) sont trans- mis au transistor NMOS 26, l'amplificateur de lecture de cou- rant 16 est activé. Pendant ce temps, dans le cas o les sous- lignes d'entrée/sortie SIO et SIO sont constituées du même matériau, et o les longueurs et les chargements de ligne des deux lignes sont ainsi les mêmes, la tension plus élevée est appliquée à l'une quelconque des sous-lignes d'entrée/sortie SIO et SIO. Ainsi, les transistors PMOS (transistor métal oxyde-silicium) 18 et 20 constituant l'amplificateur de lecture de courant 16, sont mis en marche différemment. Les quantités de courant passant dans les transistors PMOS 18 et 20 devien- nent respectivement différentes. En outre, le degré de conduc- tion des transistors PMOS 18 et 20 devient de plus en plus grand. De plus, du fait de la différence entre les quantités de courant passant dans les transistors PMOS 18 et 20, les cou- rants se déchargeant des canaux des transistors NMOS 22 et 24 sont générés différemment et les lignes d'entrée/sortie sont développées à des niveaux de tension différents l'un de l'au- tre. L'opération de lecture du courant se termine par ces pro- cédés. La figure 2 est une forme d'onde de la relation en- tre le courant et la tension, illustrant la variation de ten- sion en fonction de la variation de courant des sous-lignes d'entrée/sortie. Comme représenté à la figure 2, les lignes d'en- trée/sortie IO et IO sont développées aux niveaux de tension différents l'un de l'autre suivant la variation de courant des sous-lignes d'entrée/sortie SIO et SIO. Pendant ce temps, comme l'amplificateur de lecture de courant 16 selon l'art antérieur effectue l'opération de lecture suivant le courant, sa réponse est à grande vitesse.15 Cependant, il se pose dans l'art antérieur le problème que le niveau de tension d'alimentation doit être plus élevé que la somme des tensions de seuil comprises dans les transistors NMOS et PMOS qui sont branchés en série l'un avec l'autre. Par exem- ple, si la tension de seuil Vtn du transistor NMOS est de20 0,7 volts et si la valeur absolue de la tension de seuil Vtp du transistor PMOS est de 0,7 volts, le niveau de tension d'ali- mentation doit être d'au moins 1,4 volts car l'amplificateur de lecture de courant 16 passe dans un état flottant dans lequel son fonctionnement ne peut être assuré dans la tension d'ali- mentation basse puissance. Cependant, même si l'amplificateur de lecture de courant vient d'être activé, les éléments de con- ductance des transistors constituant l'amplificateur de lecture de courant 16 deviennent très grands et la vitesse de lecture de l'amplificateur de lecture de courant est ainsi très ré- duite. De plus, bien que l'amplificateur de lecture de courant 16 soit fabriqué par le même processus, il est pratiquement im- possible d'avoir exactement les mêmes caractéristiques et, de plus, la différence de tension de seuil devient différente. Il en résulte la génération de décalages dans le processus de ré- ponse de chacun des transistors. RESUME DE L'INVENTION La présente invention a donc pour but de créer un amplificateur de lecture de courant d'un dispositif de mémoire à semi-conducteurs, qui effectue une opération de lecture sta- ble à basse tension d'alimentation de puissance. Un autre but de l'invention est de créer un ampli- ficateur de lecture de courant d'un dispositif de mémoire à se- mi-conducteurs, qui présente une vitesse de lecture élevée à basse tension d'alimentation de puissance. Un autre but encore de l'invention est de créer un dispositif de mémoire à semi-conducteurs qui soit avantageux aux hautes densités. Pour atteindre les buts ci-dessus de la présente invention, un amplificateur de lecture de courant destiné à être utilisé dans un circuit de mémoire à semi-conducteurs com- portant des paires de sous-lignes d'entrée/sortie et des paires de lignes d'entrée/sortie, est caractérisé en ce qu'il comprend : - un premier transistor dont une borne est connec- tée à une première sous-ligne d'entrée/sortie et dont l'autre borne est connectée à une première ligne d'entrée/sortie; - un second transistor dont une borne est connectée à une seconde sous-ligne d'entrée/sortie, dont l'autre borne est connectée à une seconde ligne d'entrée/sortie et à l'élec- trode de grille du premier transistor, et dont la borne de grille est connectée respectivement à l'autre borne du premier transistor; - un troisième transistor dont une borne est con- nectée à la première ligne d'entrée/sortie et dont la borne de grille est connectée à une borne du second transistor; - un quatrième transistor dont une borne est con- nectée à la seconde ligne d'entrée/sortie, dont la borne de grille est connectée à une borne du premier transistor, et dont l'autre borne est connectée respectivement à l'autre borne du troisième transistor; et - un cinquième transistor dont le canal est couplé entre un noeud et une borne de tension de masse, afin de con- trôler la quantité de courant déchargée vers la borne de ten- sion de masse dans les paires de sous-lignes d'entrée/sortie en réponse à un signal d'activation, ce noeud étant branché entre les autres bornes du troisième et quatrième transistor. Suivant d'autres caractéristiques de l'invention: - le premier et le second transistors sont des transistors PMOS, tandis que les troisième à cinquième transis- tors sont respectivement des transistors NMOS. - les premier et second transistor sont des tran- sistors NMOS, tandis que le troisième au cinquième transistor sont respectivement des transistors PMOS. BREVE DESCRIPTION DES DESSINS La présente invention sera décrite ci-après de ma- nière plus détaillée à l'aide de modes de réalisation représen- tés sur les dessins annexés dans lesquels: - la figure 1 est une vue d'un circuit illustrant les constitutions d'un amplificateur de lecture de courant et d'une partie de coeur d'un dispositif de mémoire à semi- conducteurs couplé à celui-ci, selon l'art antérieur; - la figure 2 est une forme d'onde représentant la relation entre la tension et le courant selon la figure 1; - la figure 3 est une vue d'un circuit illustrant les constitutions d'un amplificateur de lecture de courant et d'une partie de coeur d'un dispositif de mémoire à semi- conducteurs couplé à celui-ci, selon la présente invention; et - la figure 4 est une forme d'onde illustrant la relation entre le courant et la tension selon la figure 3. DESCRIPTION DETAILLEE DE LA FORME PREFEREE DE REALISATION Les mêmes éléments des dessins sont indiqués par les mêmes références dans chacun des dessins. La figure 3 est une vue d'un circuit illustrant les constitutions d'un amplificateur de lecture de courant et d'une partie de coeur d'un dispositif de mémoire à semi-conducteurs couplé à celui-ci, selon la présente invention. En se référant à la figure 3, les lignes de bits BL et BL sont connectées au réseau de cellules de mémoire 10. Des portes de colonnes 12 et 14 à l'entrée desquelles sont ap- pliqués des signaux de sélection de colonne CSL, sont connec- tées respectivement aux lignes de bits BL et BL, et aux sous- lignes d'entrée/sortie SIO et SIO. L'une des deux bornes des sous-lignes d'entrée/sortie SIO et SIO est connectée à la tension d'alimentation de puissance Vcc par l'intermédiaire des résistances 28 et 30, tandis que l'autre borne est connectée à une borne d'entrée de l'amplificateur de lecture 16. Les bornes de sortie de l'amplificateur de lecture 16 sont connectées aux lignes d'entrée/sortie IO et IO. Les résistances 28 et 30 sont branchées entre la tension d'alimentation de puissance Vcc et l'amplificateur de lecture de courant 16 pour fournir des tensions de polarisation. Les constitutions ci-dessus sont les mêmes que celles de la partie de coeur du dispositif de mémoire à semi-conducteurs selon l'art antérieur. On décrira en détails ci-après la construction de l'amplificateur de lecture de courant selon la forme de réali- sation de la présente invention qui est représentée à l'inté- rieur de la ligne en tirets de la figure 3. Dans l'amplificateur de lecture de courant de la figure 3, les sources des transistors PMOS 18 et 20 sont con- nectées respectivement aux sous-lignes d'entrée/sortie SIO et SIO en étant utilisées comme bornes d'entrée de l'amplifica- teur de lecture de courant 16. Les drains des transistors PMOS 18 et 20 sont connectés aux drains des transistors NMOS 22 et 24 constituant l'amplificateur de lecture de courant 16, et sont également connectés aux lignes d'entrée/sortie IO et IO en étant utilisés comme bornes de sortie de l'amplificateur de lecture de courant 16. Les grilles des transistors PMOS 18 et sont couplées, par des connexions croisées, aux drains des transistors opposés 20 et 18. Les sources des transistors NMOS 22 et 24 sont connectées l'une à l'autre et sont également con- nectées en commun au drain du transistor NMOS 26. Les grilles des transistors NMOS 22 et 24 sont couplées, par des connexions croisées, aux sous-lignes d'entrée/sortie opposées SIO et SIO qui sont connectées aux sources des transistors PMOS 18 et 20, tandis que leurs drains sont également connectés respectivement aux lignes d'entrée/sortie IO et IO. La source du transistor NMOS 26 est couplée à la borne de tension de masse Vss, et un signal d'activation Ysel est appliqué à sa grille, ce signal d'activation étant émis par un circuit de sélection de colonne (non représenté). Sur ces entrefaites, on décrira en détails ci-après les opérations de l'amplificateur de lecture de courant de la présente invention. Pendant une opération de lecture d'une cellule de mémoire quelconque, les lignes de bits BL et BL sont préchar- gées et une opération de partage de chargement est effectuée par désignation de la cellule de mémoire. Les niveaux de ten- sion des lignes de bits BL et BL sont développés par l'ampli- ficateur de lecture de ligne de bits (non représenté). De plus, en réponse à une entrée du signal de sélection de colonne CSL, le processus de transmission des tensions des lignes de bits développées aux sous- lignes d'entrée/sortie, est le même que celui du dispositif de mémoire à semi-conducteurs selon l'art antérieur. Dans le cas o les sous-lignes d'entrée/sortie SIO et SIO sont constituées du même matériau et o les longueurs et les chargements de lignes des deux lignes sont donc les mê- mes, la tension plus élevée est appliquée à l'une quelconque des souslignes d'entrée-sortie SIO et SIO. Par suite, les transistors PMOS 28 et 20 constituant l'amplificateur de lec- ture de courant 16 sont mis en marche différemment. Les quanti- tés de courant passant dans les transistors PMOS 18 et 20 deviennent respectivement différentes. De plus, le degré de conduction des transistors PMOS 18 et 20 devient de plus en plus grand. En outre, du fait de la différence entre les quan- tités de courant passant dans les transistors PMOS 18 et 20, le déchargement de courant des canaux des transistors NMOS 22 et 24 est généré différemment, et les lignes d'entrée/sortie sont développées aux niveaux de tension différents l'un de l'autre. L'opération de lecture du courant est terminée par ces proces- sus. Pendant ce temps, dans l'amplificateur de lecture de courant selon la présente invention, comme les grilles des transistors NMOS 22 et 24 sont couplées, par des connexions croisées, avec les sous-lignes d'entrée/sortie SIO et SIO qui sont connectées aux sources des transistors PMOS 18 et 20, même s'il existe un niveau de tension d'alimentation de puissance relativement bas pour activer l'amplificateur de lecture de courant 16, cela n'a pas d'importance. Ainsi, le niveau de ten- sion nécessaire pour commander l'amplificateur de lecture de courant devient faible. La figure 4 est une forme d'onde de la relation en- tre le courant et la tension, illustrant la variation de ten- sion des lignes d'entrée/sortie en fonction de la variation de courant des souslignes d'entrée/sortie telles que celles de la figure 3. Comme représenté à la figure 4, les lignes d'en- trée/sortie connectées aux sous-lignes d'entrée/sortie sont dé- veloppées chacune aux niveaux de tension différents l'un de l'autre, suivant la variation de courant des sous-lignes d'en- trée/sortie. Il est bien connu qu'on obtient à la figure 4 une vitesse de réponse plus élevée qu'à la figure 2. De plus, la15 différence des tensions entre les lignes d'entrée/sortie est développée de manière à être définitivement classifiée. Comme indiqué ci-dessus, on crée, dans la forme de réalisation de la présente invention, un amplificateur de lec- ture de courant destiné à être utilisé dans le dispositif de mémoire à semi-conducteurs, et cet amplificateur de lecture de courant est à vitesse de réponse élevée. En particulier, comme l'opération de l'amplificateur de lecture de courant est effec- tuée de façon stable sous une basse tension d'alimentation de puissance, cet amplificateur est excellent dans un dispositif de mémoire à semiconducteurs à haute densité. Dans la forme préférée de réalisation de la présente invention, bien que les transistors connectés aux sous-lignes d'entrée/sortie soient réalisés sous la forme de transistors PMOS, et que les transis- tors connectés aux lignes d'entrée/sortie soient réalisés sous la forme de transistors NMOS, il est bien connu d'un spécia- liste de la question qu'on peut appliquer d'autre transistors ayant des polarités différentes, à la forme de réalisation de la présente invention. De plus, on remarquera que la tension de polarisation ou autre constitution doit être conçue pour être modifiée suivant l'inversion de la polarité. Les formes d'onde des figures 2 et 4 sont obtenues en simulation dans une situa- tion telle que la tension d'alimentation de puissance soit de 1,5 volts, et que la température soit de 23 C. R E V E N D I C A T IONS 1) Amplificateur de lecture de courant destiné à être utilisé dans un circuit de mémoire à semi-conducteurs comportant des paires de souslignes d'entrée/sortie et des paires de lignes d'entrée/sortie, caractérisé en ce qu'il comprend: - un premier transistor dont une borne est connectée à une pre- mière sous-ligne d'entrée/sortie (sub-I/O) et dont l'autre borne est connectée à une première ligne d'entrée/sortie (I/O); - un second transistor dont une borne est connectée à une se- conde sous-ligne d'entrée/sortie (sub-I/O), dont l'autre borne est connectée à une seconde ligne d'entrée/sortie (I/O) et à l'électrode de grille du premier transistor, et dont la borne de grille est connectée respectivement à l'autre borne du pre- mier transistor; - un troisième transistor dont une borne est connectée à la première ligne d'entrée/sortie (I/O) et dont la borne de grille est connectée à une borne du second transistor;20 - un quatrième transistor dont une borne est connectée à la se- conde ligne d'entrée/sortie (I/O), dont la borne de grille est connectée à une borne du premier transistor, et dont l'autre borne est connectée respectivement à l'autre borne du troisième transistor; et - un cinquième transistor dont le canal est couplé entre un noeud et une borne de tension de masse, afin de contrôler la quantité de courant déchargée vers la borne de tension de masse dans les paires de sous-lignes d'entrée/sortie (sub-I/O) en ré- ponse à un signal d'activation, ce noeud étant branché entre les autres bornes des troisième et quatrième transistors. 2) Amplificateur de lecture de courant selon la revendication 1, caractérisé en ce que le premier et le second transistors sont des transistors PMOS, tandis que les troisième à cinquième transistors sont respecti- vement des transistors NMOS. 3) Amplificateur de lecture de courant selon la revendication 1, caractérisé en ce que les premier et second transistor sont des transistors NMOS,5 tandis que le troisième au cinquième transistor sont respecti- vement des transistors PMOS.