Brevet FR2717643A1 — publié le 19950922

Processeur de signaux d'émetteur-récepteur pour appareil numérique de télécommunications sans fil La présente invention concerne un processeur de signaux d'émetteur-récepteur pour un appareil numérique de télécommunications sans fil, et plus particulièrement un processeur de signaux d'émetteur-récepteur grâce auquel le rendement énergétique de l'émission et la réception est amélioré et les effets de la dérive de fréquence et des interférences internes sont supprimés lors de la commutation entre les fonctions d'émission et de réception grâce à l'emploi d'un démodulateur orthogonal et d'un oscillateur local comportant une boucle à phase asservie, connue dans la technique sous le nom de "circuit PLL", qui réalise une commutation rapide entre les modes d'émission et de réception. Parmi les appareils numériques de télécommunications sans fil récemment normalisés, un téléphone numérique sans fil de deuxième génération connu sous le nom de CT2 a été présenté à la fin des années 80 et commercialisé au début de l'année 1990. Le téléphone CT2 utilise le procédé d'alternat à accès multiple par répartition de fréquence et répartition dans le temps connu sous le nom de FDMA-TDD. La figure 1 représente un processeur classique de signaux d'émetteurrécepteur utilisant un procédé à circuit PLL unique pour synthétiser la fréquence d'émission hétérodynée, c'est-à- dire obtenue par mélange de fréquences, pour utilisation dans un tel téléphone numérique sans fil. Sur la figure 1, la référence numérique 1 désigne une antenne, la référence numérique 2 désigne un filtre passe-bande d'entrée, la référence 3 désigne un commutateur émission/réception, 4 désigne un amplificateur de réception à faible bruit, 5 un filtre passe-bande haute fréquence (HF), 6 un premier changeur de fréquence, ou "mélangeur", de réception, 7 un premier filtre passe-bande de réception à fréquence intermédiaire (FI), 8 un deuxième changeur de fréquence de réception, 9 un oscillateur local de réception, 10 un deuxième filtre passe-bande FI de réception, 11 un amplificateur FI, 12 un démodulateur, 13 un filtre passe-bas, 14 une unité de restitution de données, 15 un oscillateur à quartz à fréquence de référence, 16 un synthétiseur de fréquence d'émission- réception, 17 un oscillateur commandé en tension, 18 un amplificateur tampon de réception, 19 un amplificateur tampon d'émission, 20 un oscillateur local d'émission, 21 un étage amplificateur-multiplieur, 22 un filtre passe-bande d'émission, 23 un mélangeur d'émission, 24 un filtre passe-bande à fréquence d'émission, et 25 un amplificateur de puissance d'émission. Dans le processeur de signaux d'émetteur-récepteur représenté sur la figure 1, un synthétiseur de fréquence (A) à circuit PLL unique comprenant l'oscillateur à quartz à fréquence de référence 15, le synthétiseur de fréquence d'émission-réception 16 et l'oscillateur commandé en tension 17 sert de premier oscillateur local tant pour la partie émission que pour la partie réception. Malheureusement, dans le processeur de signaux d'émetteur- récepteur représenté sur la figure 1, la fréquence maximale à phase comparée du synthétiseur de fréquence (A) à circuit PLL unique ne peut pas dépasser la différence de fréquence entre les voies, la bande passante de la boucle étant beaucoup moins large que celle-ci (généralement un dixième ou moins), de sorte que le temps d'asservissement (stabilisation) de la boucle est plutôt long puisqu'il est inversement proportionnel à la largeur de la bande passante de la boucle. C'est-à-dire que puisqu'un temps d'asservissement beaucoup plus long que le temps de garde (temps entre l'émission et la réception dans le procédé FDMA-TDD) est nécessaire, les transitoires de fréquence indésirables qui se produisent du fait des fluctuations de la charge entre les états d'émission et de réception ne peuvent pas être rétablies (en vue de leur élimination subséquente) dans les limites du temps de garde. Par conséquent, la charge 3 2717643 des amplificateurs tampons 19 et 18 augmente, ce qui ne convient pas aux circuits haute fréquence et a pour résultat une diminution du rendement. En outre, puisque la commutation de fréquence n'est pas possible du fait des difficultés mentionnées ci-dessus, pendant l'émission le mélangeur d'émission 23 mélange la fréquence de sortie du deuxième oscillateur local d'émission à la fréquence intermédiaire d'émission pour fournir le signal à la fréquence nécessaire. Du fait du changement de fréquence avec pertes du mélangeur d'émission 23, le gain de l'amplificateur de puissance d'émission 25 doit alors être grand. Par conséquent, la consommation d'énergie devient importante lorsque l'amplificateur de puissance de l'émetteur a plusieurs étages. De plus, puisque le signal de sortie du mélangeur d'émission 23 comprend de nombreux harmoniques et produits d'intermodulation, le filtre passe-bande à plusieurs étages 24 a de grandes pertes, ce qui pose des problèmes de conception. En outre, la charge imposée aux circuits haute fréquence par suite des inconvénients décrits ci-dessus diminue la densité d'intégration des circuits à semiconducteur et fait chuter la productivité. Enfin, il est alors difficile de réduire la taille et le coût des puces de circuit intégré. La figure 2 représente un autre processeur classique de signaux d'émetteur-récepteur destiné à être utilisé dans un téléphone numérique sans fil, qui utilise un procédé à deux circuits PLL pour synthétiser les fréquences d'émission/réception hétérodynées. Sur la figure 3, les mêmes éléments que sur la figure 1 sont désignés par les mêmes références numériques, et leur description ne sera donc pas donnée. En référence à la figure 2, la référence numérique 26 désigne un oscillateur à quartz commandé en tension, la référence 27 désigne un premier multiplicateur de fréquence, 28 un filtre passe-bande, 29 un deuxième multiplicateur de fréquence, 30 un oscillateur à quartz à fréquence de référence, un circuit PLL d'émission, 110 un circuit PLL de réception, et 200 un circuit PLL d'hétérodynage pour la commutation rapide entre les fréquences d'émission et de réception. Ici, le circuit PLL d'émission 100 comprend un synthétiseur de fréquence 31, un oscillateur d'émission commandé en tension 32 et un amplificateur tampon 33; le circuit PLL de réception 110 comprend un synthétiseur de fréquence de réception 34, un oscillateur de réception commandé en tension 35, et un amplificateur tampon 36; le circuit PLL d'hétérodynage 200 comprend un comparateur de phase 38, un filtre passe-bas de boucle 39, un oscillateur de réception commandé en tension 40, un amplificateur tampon 41 et un filtre passe-bas 43. La référence numérique 37 désigne un deuxième commutateur émission/réception, et la référence 44 désigne un amplificateur de puissance d'émission. Cependant, puisque les appareils à boucle asservie en phase d'hétérodynage décrits ci-dessus utilisent le procédé de discrimination de fréquence, dans lequel une fréquence est démodulée dans le démodulateur 12, en multipliant la deuxième fréquence intermédiaire elle-même (qui ne peut pas être nulle) avec cette phase décalée de 90 , le décalage correspondant à la deuxième fréquence intermédiaire du récepteur est produit à la fréquence d'émission nécessaire. Si le décalage est réglé à O Hz, puisque le signal obtenu en multipliant le signal de sortie de l'oscillateur à quartz commandé en tension 26 dans le premier multiplicateur de fréquence 27 coïncide avec la première fréquence intermédiaire du récepteur, qui est une composante de fréquence de faible amplitude, la sensibilité de réception est détruite. Par conséquent, il est impossible de régler le décalage effectif à O Hz. En conséquence, le processeur de signaux de l'émetteur- récepteur représenté sur la figure 3 est équipé de circuits PLL distincts, à savoir le circuit PLL 100 pour l'émission et le circuit PLL 110 pour la réception. Les signaux de fréquence 2717643 fournis par le circuit PLL d'hétérodynage 200 sont alors émis ou reçus par l'intermédiaire du commutateur émission/réception 37. Puisque les signaux de fréquence mentionnés ci-dessus sont sélectionnés alternativement par le commutateur émission/réception 37, le même problème se pose que dans le processeur de signaux de la figure 1. En outre, puisque deux circuits PLL sont utilisés, les circuits de l'appareil sont complexes et les données de rapport de division de fréquence des voies d'émission et de réception doivent être fournies séparément. De plus, puisque deux fréquences sont produites avec un espacement égal à la deuxième fréquence intermédiaire, l'oscillateur commandé en tension 32 de l'émetteur et celui 35 du récepteur risquent de battre l'un avec l'autre. Par conséquent, pour résoudre les problèmes de l'art antérieur, l'invention a pour but de fournir un processeur de signaux d'émetteurrécepteur qui puisse améliorer le rendement énergétique de la partie émission et supprime l'effet de la dérive de fréquence en utilisant une boucle à phase asservie d'hétérodynage, mais en utilisant en outre un procédé de démodulation orthogonale pour la première fréquence intermédiaire. Pour atteindre le but indiqué ci-dessus, il est prévu un processeur de signaux d'émetteur-récepteur destiné à être utilisé dans un appareil numérique de télécommunications sans fil ayant un émetteur pour convertir et émettre un signal sous la forme d'une onde radioélectrique par l'intermédiaire d'une antenne, et un récepteur pour convertir un signal reçu par l'intermédiaire de l'antenne et traiter le signal converti, dans un système de télécommunications utilisant un procédé de répartition dans le temps dans lequel une voie constituée par une fréquence est divisée par un temps constant pour l'émission et la réception, le processeur comprenant un synthétiseur de fréquence comportant une première boucle à phase asservie, ou circuit PLL, pour le changement de fréquence des voies grâce à 6 2717643 laquelle la fréquence de la boucle du premier circuit PLL n'est pas commutée selon le mode d'émission ou de réception, en établissant à O Hz un décalage correspondant à une deuxième fréquence intermédiaire reçue, et un deuxième circuit PLL pour réaliser une commutation rapide entre les fréquences d'émission et de réception en prenant la fréquence de sortie du premier circuit PLL comme signal de référence. Les buts et avantages de l'invention décrits ci-dessus apparaîtront mieux à la lecture de la description détaillée d'un mode de réalisation préféré donnée en relation avec les dessins annexés, dans lesquels: - la figure 1 est un schéma synoptique d'un processeur classique de signaux d'émetteur-récepteur utilisant un procédé à un seul circuit PLL pour synthétiser la fréquence d'émission hétérodynée, pour utilisation dans un téléphone numérique sans fil; - la figure 2 est un schéma synoptique d'un autre processeur classique de signaux d'émetteur-récepteur utilisant un procédé à deux circuits PLL pour synthétiser les fréquences d'émission et de réception hétérodynées dans un téléphone numérique sans fil; et - la figure 3 est un schéma synoptique d'un processeur de signaux d'émetteur-récepteur selon la présente invention, qui utilise un démodulateur orthogonal et un oscillateur local de synthèse de fréquence à un seul circuit PLL pour utilisation dans un téléphone numérique sans fil. Sur la figure 3, la référence numérique 51 désigne une antenne, la référence 53 désigne un commutateur émission/réception, 55 désigne un amplificateur de réception à faible bruit, 57 un filtre passe-bande de porteuse, 59 un changeur de fréquence, ou "mélangeur", de réception, 61 un filtre passe-bande à fréquence intermédiaire (FI), 63 un démodulateur orthogonal, 65 un filtre passe-bande, 67 une unité de restitution de données, 69 un oscillateur à quartz commandé en tension à fréquence de référence, 71 un premier diviseur de 7 2717643 fréquence, 73 un comparateur de phase, 75 un premier filtre passe-bas de boucle, 77 un premier oscillateur commandé en tension, 79 un deuxième diviseur de fréquence, 81 un comparateur de phase, 83 un deuxième filtre passe-bas de boucle, 85 un deuxième oscillateur commandé en tension, 87 un circuit tampon, 89 un mélangeur, 91 un filtre passe-bas, 93 un premier multiplicateur de fréquence, 95 un filtre passe-bande, 97 un deuxième multiplicateur de fréquence, et 99 un amplificateur de puissance d'émission. En référence au circuit de la figure 3, qui comprend de nombreux éléments semblables à ceux des figures 1 et 2, l'appareil comprend notamment un synthétiseur de fréquence composé d'un premier circuit PLL 120 formé par le comparateur de phase 73, le premier filtre passe-bas de boucle 75, l'oscillateur commandé en tension 77 et les premier et deuxième diviseurs de fréquence 71 et 79; un deuxième circuit PLL 130 est formé du comparateur de phase 81, du deuxième filtre passe- bas de boucle 83, de l'oscillateur commandé en tension 86, de l'amplificateur tampon 87, du mélangeur 89 et du filtre passe- bas 91. Ici, le premier circuit PLL 120 synthétise la fréquence de référence pour le changement de fréquence des voies de manière que la fréquence de la boucle elle-même ne change pas, c'est-à-dire soit la même pour les modes d'émission et de réception, en établissant à O Hz un décalage correspondant à la deuxième fréquence intermédiaire du récepteur; le deuxième circuit PLL 130 est prévu pour la commutation rapide entre les fréquences nécessaires pour les modes d'émission et de réception. En outre, le démodulateur orthogonal 63 est prévu pour simplifier la boucle synthétisant la fréquence de référence (premier circuit PLL 120) du deuxième circuit PLL 130. On décrit maintenant le fonctionnement du processeur de signaux d'émetteur-récepteur selon l'invention représenté sur la figure 3. 8 2717643 Puisque le procédé classique FDMA-TDD, dans lequel une communication bidirectionnelle (émission et réception) est divisée dans le temps, a la même fréquence porteuse pour l'émission et la réception, la partie réception utilise un procédé d'hétérodynage, et la partie émission émet la fréquence nécessaire obtenue directement à partir du signal de sortie de l'oscillateur commandé en tension 85, qui est utilisée comme première fréquence d'oscillateur local pour l'émisson et la réception et est obtenue sans procédé de mélange pour le o10 changement de fréquence. A cete fin, dans un procédé de télécommunications dans lequel l'émission et la réception sont répétées alternativement sur la base d'un temps de garde constant de durée prédéterminée, les fonctions d'émission et de réception doivent être commutées dans une période de communication correspondant à la différence de la première fréquence intermédiaire reçue pendant l'émission et la réception. Le synthétiseur de fréquence constituant l'oscillateur commandé en tension 85 doit alors être apte à un fonctionnement en commutation rapide pour stabiliser la fréquence dans les limites d'un temps de garde donné. En conséquence, la présente invention fournit un synthétiseur de fréquence hétérodyne sous la forme du deuxième circuit PLL 130. Ici, puisque le temps d'asservissement de la boucle asservie en phase est inversement proportionnel à la fréquence du signal comparé par le comparateur de phase 81, la fréquence minimale nécessaire doit être fixée au minimum. Cependant, selon le procédé FDMA-TDD, la fréquence de sortie de l'oscillateur commandé en tension 85 doit avoir une définition, ou "résolution", minimale qui corresponde à l'espacement des voies (intervalle de fréquence entre voies). Par contre, la fréquence limite inférieure du signal qui est comparé dans le comparateur de phase 81 est limitée. Par conséquent, pour synthétiser des fréquences d'émission et de réception qui ont un espacement prédéterminé, il est nécessaire d'utiliser un synthétiseur de fréquence constitué 9 2717643 par un circuit PLL distinct - un circuit PLL qui ne commute pas la fréquence lui-même. Ce synthétiseur de fréquence est constitué par le premier circuit PLL 120. Pour produire une fréquence fh à comparer dans le comparateur de phase 81 du deuxième circuit PLL 130, le mélangeur 89 mélange le signal de sortie de l'oscillateur commandé en tension 85 passant par l'amplificateur tampon 87 à un signal obtenu en multipliant la fréquence de référence de l'oscillateur à quartz 69 dans des premier et deuxième multiplicateurs de fréquence 93 et 97. Après cela, parmi les composantes de fréquence mélangées, la fréquence minimale fh est extraite par le filtre passe-bas 91 et appliquée au comparateur de phase 81. Le signal de référence à la fréquence fh est appliqué au premier circuit PLL 120, dont la fréquence de sortie est appliquée au comparateur de phase 81 et comparée, ce qui forme finalement une boucle à commutation de fréquence rapide. Si la fréquence produite fh est comprise dans l'espacement désiré des voies, la sortie de l'oscillateur commandé en tension 85 fournit une fréquence avec la même définition que celle du synthétiseur de fréquence à une seule boucle asservie en phase représenté sur la figure 1, et fournit la fréquence produite au changeur de fréquence, ou mélangeur, du récepteur 59 et à l'amplificateur de puissance 99 de l'émetteur. Pour obtenir une telle fréquence variable fh, la fréquence de sortie de l'oscillateur commandé en tension 77 est synthétisée avec une définition désirée par le premier circuit PLL 120. Pour faciliter la compréhension de la description, on suppose que la fréquence de l'oscillateur à quartz à fréquence de référence 69 est fx, les facteurs de multiplication des premier et deuxième multiplicateurs de fréquence 93 et 97 sont i et j pendant l'émission, la fréquence de la porteuse en émission et en réception est fc, la fréquence du premier oscillateur local appliquée au changeur de fréquence du récepteur 59 est fLO1, la première fréquence intermédiaire de 2717643 la partie réception est fIF1, et la fréquence du deuxième oscillateur local appliquée au démodulateur orthogonal 63 par l'intermédiaire du filtre passe-bande 94 est fLO2. Par conséquent, selon le fonctionnement du deuxième circuit PLL 130, l'oscillateur commandé en tension 85 est commandé par fc dans le mode d'émission et par fLo1 dans le mode de réception. En conséquence, dans le mode d'émission on a fh = fc fxij et, dans le mode de réception, fh = fLO1 - (fxij + 1). En outre, puisque le signal de sortie du premier multiplicateur de fréquence 93 comprend à la fois les composantes de la multiplication j et j l, il n'y a pas besoin de commutation et la fréquence du deuxième circuit PLL 130 peut rester constante. Ici, toutefois, l'oscillateur commandé en tension 85 est accordé sur fc dans le mode d'émission et sur fLO1 dans le mode de réception. La différence de fréquence entre fc et fLO1 est alors fx - i, qui est égale à fIF1- Ici, il est impossible d'effectuer une démodulation par discrimination de fréquence en hétérodynant fIF1 de nouveau. Par conséquent, une composante à modulation de fréquence est démodulée avec un signal de la bande de base en utilisant le démodulateur orthogonal 63 en satisfaisant à la relation fIF1 = fLO1- La deuxième fréquence intermédiaire est alors nulle. Par conséquent, la fréquence du deuxième oscillateur local fLO2 appliquée au démodulateur orthogonal 63 par l'intermédiaire du filtre passe-bande 95 est égale à fx-i. Par conséquent, ce signal peut être obtenu en divisant la fréquence du premier multiplicateur de fréquence 93. Puisque le démodulateur orthogonal 63 utilise un procédé O30 homodyne (battement zéro), dans lequel les fréquences du signal d'entrée et du signal de l'oscillateur local sont les mêmes, le signal multiplié de fx n'agit pas comme un signal produisant des interférences, contrairement au procédé hétérodyne illustré par la figure 2, ce qui élimine la cause fondamentale de l'interférence entre les fréquences. ils 2717643 Comme cela a été décrit plus haut, le processeur de signaux d'émetteur-récepteur de l'invention pour utilisation dans un appareil numérique de télécommunications sans fil permet d'utiliser une boucle de référence unique en utilisant une boucle d'hétérodynage pour améliorer les circuits de la partie émission, ainsi que le rendement énergétique et pour empêcher le phénomène de dérive de fréquence, et en adoptant en outre un procédé de démodulation orthogonale pour la première fréquence intermédiaire. Par conséquent, puisqu'il n'y a pas o besoin de commuter la boucle de référence elle-même, la cause fondamentale de la dérive de fréquence est éliminée. En outre, grâce à l'emploi du procédé de démodulation orthogonale, les interférences dues aux harmoniques du signal de l'oscillateur à quartz à fréquence de référence 69 qui coïncident avec la fréquence intermédiaire de la partie réception sont sensiblement supprimées. Par ailleurs, du fait de l'utilisation d'une boucle de référence unique, très peu de signaux de battement sont produits par rapport au cas dans lequel deux ou plusieurs de ces boucles de référence sont utilisées. Enfin, puisque les circuits à boucle de référence sont simplifiés, les circuits effectivement commercialisés sont plus faciles à utiliser. Puisque les interférences entre les signaux sont éliminées, l'intégration des circuits avec un démodulateur orthogonal est rendue possible. Et puisque toute fréquence possible est produite en utilisant un seul oscillateur à quartz de référence, le coût du circuit est faible et la surveillance de la fréquence est facilitée. Grâce à l'emploi d'une boucle à phase asservie unique pour synthétiser les fréquences des voies, les opérations d'introduction de données sont simples, ce qui conduit à une diminution du temps de changement de fréquence des voies (temps d'accord plus court). Par conséquent, dans le cas de dispositifs alimentés par piles ou accumulateurs, la consommation d'énergie dans l'état d'attente de réception (veille) peut être réduite. 13 2717643 Revendications 1. Processeur de signaux d'émetteur-récepteur pour un appareil numérique de télécommunications sans fil comprenant un émetteur pour convertir et émettre un signal sous la forme d'une onde radioélectrique par l'intermédiaire d'une antenne (51) et un récepteur pour convertir un signal reçu par l'intermédiaire de ladite antenne (51) et traiter le signal converti, dans un système de télécommunications utilisant un procédé à répartition dans le temps dans lequel une voie constituée par une fréquence est divisée par un temps constant pour l'émission et la réception, processeur caractérisé en ce qu'il comprend un synthétiseur de fréquence comprenant une première boucle à phase asservie (circuit PLL) (120) pour le changement de fréquence des voies dans laquelle la fréquence de la boucle dudit premier circuit PLL (120) n'est pas commutée selon le mode d'émission ou de réception, en réglant à 0 Hz un décalage correspondant à une deuxième fréquence intermédiaire reçue, et un deuxième circuit PLL (130) pour la commutation rapide entre les fréquences d'émission et de réception en prenant la fréquence de sortie dudit premier circuit PLL (120) comme signal de référence. 2. Processeur de signaux d'émetteur-récepteur selon la revendication 1, caractérisé en ce qu'il comprend un démodulateur orthogonal (63) pour simplifier ledit premier circuit PLL (120) et ledit deuxième circuit PLL (130). 3. Processeur de signaux d'émetteur-récepteur selon la revendication 1, caractérisé en ce que la fréquence de l'oscillateur local (85) compris dans ledit deuxième circuit PLL (130) est changée sans changer la fréquence de la boucle dudit premier circuit PLL (120).