Brevet FR2714550A1 — publié le 19950630

Description. Domaine technique. L'invention se rapporte aux arbres de portes électroniques de type OUExclusif, effectuant la fonction logique OU-Exclusif ou la fonction inverse NON-OU- Exclusif et appelées couramment portes de type XOR (XOR ou NXOR). Elle a plus particulièrement pour objet un arbre de portes de type XOR disposées en plusieurs couches, chaque porte d'une couche ayant deux entrées et une sortie connectée à une entrée d'une porte de la couche adjacente. L'invention s'applique notamment aux multiplieurs de fréquence incorporant de tels arbres. Elle a aussi pour objet le circuit intégré incorporant un tel arbre, seul ou dans une combinaison telle que celle constituant un multiplieur de fréquence. L'intégration peut se faire aussi bien en technologie MOS (Métal-OxydeSilicium) qu'en bipolaire et aussi bien dans le silicium monocristallin que dans un semi- conducteur III-V tel que l'arséniure de gallium. L'art antérieur. Dans la publication IBM' Technical Disclosure Bulletin, Vol. 26, No. 3A, August 1983, pages 990-991, I. Hemrnandez, Jr "Frequency multiplier using delay circuits" est décrit un multiplieur de fréquence formé d'une chaîne de circuits à retard dont les sorties sont connectées aux entrées respectives d'un arbre de portes XOR. L'arbre illustré dans cette publication est fait de portes à deux entrées et une sortie connectée à une entrée d'une porte de la couche voisine, l'autre entrée étant directement connectée à la sortie d'un circuit à retard respectif de la chaîne. Chaque porte constitue ainsi une couche différente de l'arbre. En d'autres termes, l'arbre a autant de couches que la chaîne a de circuits à retard et chaque couche a deux branches, l'une par laquelle on remonte aux portes précédentes et l'autre accédant à une sortie respective de la chaîne. Il existe donc une dissymétrie entre les temps de propagation des signaux dans les deux branches, cette dissymétrie augmentant au fur et à mesure que l'on approche de la sortie de l'arbre. Dans le signal de sortie de l'arbre, la période de récurrence d'un même front peut donc varier dans de fortes proportions si leur fréquence est élevée. Le multiplieur de fréquence décrit dans cette publication n'est donc pas adapté pour. les très hautes fréquences, par exemple supérieures à un gigabit par seconde. Le document EP-A-0441684 décrit un multiplieur de fréquence dans lequel les sorties successives de la chaîne de circuits à retard sont pilotées par un circuit verrouillé en phase et sont toutes appliquées aux entrées respectives de la 2 2714550 première couche de l'arbre de portes XOR. Les couches suivantes ont successivement la moitié moins de portes, la dernière couche n'ayant qu'une porte. Cet arbre assure donc une propagation sensiblement la même pour chacun des signaux d'entrée et convient aux très hautes fréquences. Cependant, pour de telles fréquences, l'arbre doit garantir des temps de propagation égaux depuis ses entrées respectives jusqu'à la sortie, et cela quel que soit le front à propager. Quand il en est ainsi on dit que l'arbre est symétrique. La symétrie implique donc que toutes les portes de l'arbre soient dessinées de façon identiques dans le circuit intégré, qu'elles fournissent des temps de propagation égaux quelle que soit l'entrée active et quel que soit le front à propager, et que leurs charges soient identiques. Pour satisfaire à toutes ces contraintes un premier problème se pose du fait qu'une porte de type XOR peut inverser ou non un signal appliqué à sa première entrée, en fonction de l'état de sa seconde entrée, cet état restant stable pendant la commutation. Par conséquent, selon les états des entrées de l'arbre, un front montant en sortie peut n'être généré que par des fronts montants dans l'arbre, par une majorité de fronts descendants ou par toute configuration intermédiaire. Réciproquement, ceci vaut également pour un front descendant en sortie de l'arbre. D'autres problèmes se posent en employant la technologie des circuits intégrés à transistors complémentaires à effet de champ à grille isolée, dite couramment technologie CMOS (Complementary Metal-Oxide-Silicon). Cette technologie offre l'avantage d'utiliser des portes faites sur la base du montage inverseur comprenant simplement deux transistors complémentaires NMOS (de type n) et PMOS (de type p) connectés en série entre les deux potentiels d'alimentation Vdd et Vss. Le signal d'entrée est appliqué sur les grilles des deux transistors et le signal de sortie est fourni au point de liaison des drains des deux transistors. Le transistor PMOS assure les commutations de sortie des fronts montants, tandis que les fronts descendants sont générés par le transistor NMOS. Cette dissymétrie, inhérente à cette technologie, empêche donc de satisfaire la contrainte de symétrie de l'arbre. Cette contrainte se répercute notamment dans l'égalisation des charges. On satisfait en partie à cette dernière contrainte en égalisant les longueurs de câblage entre portes adjacentes, mais la contrainte se situe alors essentiellement dans l'égalisation des charges internes à de telles portes. 3 2714550 Enfin, en supposant que ces deux problèmes soient résolus, il faut encore que les entrées directes et inversées des portes d'entrée de l'arbre permutent simultanément en sens opposés. Cette condition ne se pose généralement pas en technologie CMOS, pour laquelle la seule façon d'obtenir l'inverse d'un signal est de rajouter un inverseur. Cependant, le temps de traversée de cet inverseur fait que le signal direct et son inverse ne commutent pas exactement au même moment. D'autre part, les technologies à transistors bipolaires permettent d'obtenir de meilleures performances dynamiques, notamment des débits plus élevés. Les transistors bipolaires se prêtent naturellement à des montages symétriques, notamment grâce à l'utilisation de schémas ECL (Emitter-Coupled Logic) ou CML (Current-Mode Logic) différentiels. Toutefois, les débits plus élevés augmentent les contraintes de symétrie de l'arbre et nécessitent des schémas particuliers. En logique ECL, une porte XOR classique est faite de deux étages différentiels superposés connectés en série (series gating) et recevant respectivement les signaux complémentaires des deux entrées. Ce schéma présente l'inconvénient d'avoir des temps de propagation différents pour les deux entrées, puisque les signaux complémentaires sortant de l'étage inférieur doivent traverser l'étage supérieur. Ces portes posent donc, en plus du premier problème précité relatifs aux divers états des entrées de l'arbre, le même problème que celui des transistors en série dans les branches CMOS. L'invention. La présente invention résout ces trois problèmes afin d'obtenir un arbre fournissant des temps de propagation parfaitement égaux quels que soient l'entrée active de l'arbre et le front à propager. L'invention a pour objet un arbre de portes de type OU-Exclusif à deux entrées, les portes étant disposées par couches successives depuis une couche d'entrée recevant les signaux d'entrée de l'arbre, la sortie de chaque porte étant connectée à une entrée d'une porte de la couche adjacente, caractérisé en ce que chaque porte comprend deux cellules commutant sensiblement simultanément en réponse aux deux signaux complémentaires respectifs de l'une des deux entrées et fournissant des signaux de sortie respectifs représentatifs des fonctions complémentaires du type OU-Exclusif. 4 2714550 En corollaire, l'invention a aussi pour objet un multiplieur de fréquence comprenant une chaîne de circuits à retard dont les sorties sont appliquées aux entrées respectives d'un arbre de portes de type OUExclusif, caractérisé en ce que l'arbre est celui défini précédemment. Bien entendu, l'invention a aussi pour objet lb circuit intégré qui incorpore les objets précédents conformes à l'invention. L'invention ressort de la description des exemples illustrés dans les dessins annexés, dans lesquels: - la figure 1 illustre schématiquement la structure d'un multiplieur de fréquence incorporant un arbre de portes XOR; - la figure 2 est un diagramme illustrant le fonctionnement du multiplieur de fréquence représenté sur la figure 1; - la figure 3 illustre schématiquement un premier exemple de réalisation en technologie CMOS d'une porte de l'arbre représenté sur la figure 1; - la figure 4 illustre schématiquement un second exemple de réalisation en technologie CMOS d'une porte de l'arbre représenté sur la figure 1; - la figure 5 illustre schématiquement une cellule d'entrée génératrice des signaux complémentaires d'une entrée d'une porte,telle que représentée sur la figure 3 ou 4, de la couche d'entrée de l'arbre représenté sur la figure 1; - la figure 6 illustre schématiquement un exemple de réalisation en technologie bipolaire d'une porte de l'arbre représenté sur la figure 1; la figure 7 est un tableau indiquant les niveaux de potentiel obtenus dans la porte représentée sur la figure 6; - la figure 8 est une table de vérité de la porte à trois niveaux logiques représentée sur la figure 6; et - la figure 9 est une table de vérité de la porte représentée sur la figure 6 et corrigée pour avoir deux niveaux logiques correspondant aux fonctions XOR et NXOR. Dans la figure 1, un arbre 10 de portes 11 de type XOR a une borne d'entrée 1 Oa recevant huit signaux d'entrée CLO-CL7 et une borne de sortie 10 Ob délivrant un signal de sortie 8CL0. Les portes 11 sont disposées en plusieurs couches, trois dans l'exemple illustré, et ont leurs sorties respectives connectées à une entrée d'une porte de la couche adjacente. La première couche qui constitue la couche d'entrée comprend quatre portes dont les huit entrées constituent la 2714550 borne d'entrée 10a et reçoivent respectivement les huit signaux d'entrée CLO- CL7, et dont les quatre sorties délivrent quatre signaux respectifs 2CLO2CL3. La seconde couche comprend deux portes 11 délivrant les deux signaux respectifs 4CLO et 4CL1, et la troisième couche constituant la couche de sortie ne comprend qu'une porte 11 délivrant le signal de sortie 8CLO. L'arbre 10 illustré forme un multiplieur de fréquence 12 avec une chaîne de circuits à retard 13. Le multiplieur de fréquence 12 a une borne d'entrée 12a recevant un signal extérieur, un signal d'horloge CL par exemple, et la chaîne comprend huit circuits à retard 13, dont les sorties respectives fournissent les huit signaux d'entrée CLO-CL7. La figure 2 est un diagramme représentant les formes d'onde de tous les signaux indiqués dans la figure 1 et illustrant ainsi le fonctionnement du multiplieur de fréquence 12. Les huit circuits à retard produisent des retards respectifs égaux et partageant l'intervalle de temps T de deux fronts récurrents prédéterminés du signal d'horloge CL, les fronts montants dans l'exemple illustré. Le signal d'horloge CL est donc successivement décalé de T/8 pour fournir les huit signaux d'entrée CL0CL7. La fréquence de ces signaux est multipliée par deux dans chacune des couches successives de l'arbre 10. Dans l'exemple illustré, le signal de sortie 8CL0 a une fréquence huit fois plus élevée que celle du signal d'horloge CL. La figure 3 illustre un premier exemple de réalisation en technologie CMOS d'une porte 11 conforme à l'invention. Chaque porte 11 comprend deux cellules complémentaires 11a et 11b fournissant respectivement des signaux de sortie XOR, NXOR représentatifs des fonctions complémentaires de type OU-Exclusif des signaux d'entrée. Dans l'exemple illustré dans la figure 3, les signaux d'entrée sont désignés par A et B et leurs inverses sont désignés par NA et NB. Ainsi A, NA et B, NB sont les quatre signaux complémentaires des deux entrées. Chacune des cellules illustrées 11a et 11b est faite de deux paires 14, 14' de branches complémentaires 14n, 14p et 14'n, 14'p réunies en un point commun constituant la sortie de la cellule et délivrant les signaux respectifs XOR et NXOR. Chaque branche comprend deux transistors ayant leurs trajets de courant drain-source connectés en série entre un potentiel d'alimentation et le point commun. Les deux branches 14p et 14'p sont reliées au potentiel haut d'alimentation Vdd et comprennent deux transistors Pa, Pb de type PMOS, tandis que les deux autres branches 14n et 14'n sont reliées au potentiel bas d'alimentation Vss et comprennent deux transistors Na, Nb de type NMOS. Dans 6 2714550 la paire de branches complémentaires 14p et 14n, la paire de transistors complémentaires Pa et Na reçoivent sur leurs grilles l'entrée A, tandis que dans la paire de branches complémentaires 14'p et 14'n la paire de transistors complémentaires Pa et Na reçoivent sur leurs grilles le signal complémentaire NA de l'entrée A. Les deux paires de transistors complémentaires Pa, Na sont montées chacune en série avec les deux transistors complémentaires respectifs Pb, Nb recevant sur leurs grilles les signaux complémentaires B, NB de l'autre entrée. Ainsi les quatre branches de chaque cellule sont totalement symétriques. A chaque instant, deux branches complémentaires sont actives dans une cellule. Supposons par exemple que B=0, NB=1, et que A est le signal commutant. Dans la paire de branches 14 de la cellule XOR 11 b, le transistor Pb et le transistor Nb sont actifs. La sortie NXOR commute donc sous l'effet de la commutation de A dans la branche 14p ou dans la branche 14n selon que le front de l'entrée A est descendant ou montant. L'autre paire de branches 14' est inactive dans ce cas. Symétriquement, dans la cellule XOR 11a, ce sont les branches complémentaires 14p et 14'n qui sont actives pour répondre respectivement à un front montant ou un front descendant de NA On voit donc que les deux cellules 1 a, 1 b commutent sensiblement simultanément en réponse aux deux signaux complémentaires respectifs de l'une des deux entrées, la porte 1 1b sous l'effet de A et la porte 11a sous l'effet de NA, et toutes les deux de façon très symétrique. Il en est de même pour l'autre entrée B. En bref, chaque porte 11 comprend deux cellules 11a, 11b commutant sensiblement simultanément en réponse aux deux signaux complémentaires respectifs A, NA et B, NB de l'une des deux entrées et fournit des signaux de sortie respectifs représentatifs des fonctions complémentaires XOR et NXOR du type OU-Exclusif. Toutefois, chaque branche est constituée de deux transistors en série. Pour que les temps de propagation de l'une ou l'autre entrée à la sortie soient identiques, une solution consiste à grossir le transistor lié à Vdd ou à Vss par rapport au transistor lié à la sortie. Par exemple, dans une technologie à 0,5 micron, le rapport des tailles de deux transistors de la branche serait de 1.25. Ce rapport assurerait des temps de propagation sensiblement identiques. Cependant, il peut s'avérer que cette solution soit difficilement réalisable par certains procédés technologiques ou dans certaines conditions. Par exemple, il est possible de ne pas trouver un rapport entre les deux transistors d'une même branche tel que les temps de propagation soient comparables. 7 2714550 La figure 4 illustre une solution assurant une symétrie parfaite des temps de propagation. Cette solution consiste à dédoubler chacune des branches 14p, 14n, 14'p et 14'n en des branches jumelles 114p, 114n, 114'p et 114', dans lesquelles les entrées sont croisées. Par exemple, dans la cellule XOR 11a illustrée dans la figure 3, la branche 14p recevant les entrées B et NA est, dans la cellule correspondante de la figure 4, dédoublée en branches jumelles 14p, 11'p dans lesquelles les entrées sont croisées: la branche 14p reste inchangée tandis que dans la branche 114p l'entrée NA est appliquée sur le transistor proche du potentiel Vdd et réciproquement pour l'entrée B. Ainsi, I'impédance d'entrée vue par l'entrée NA est celle formée par les deux transistors en série de la branche 14p et celle, en parallèle, du transistor Pa proche de Vdd dans la branche 114p. De même, I'impédance d'entrée vue par l'entrée B est celle formée par le transistor Pb de la branche 14p et celle, en parallèle, des deux transistors en série de la branche 114p. Plus généralement, grâce au croisement des entrées dans les branches jumelles, chacune des entrées A, NA, B et NB voit sensiblement la même impédance d'entrée constituée du montage parallèle des deux transistors en série dans une branche et du transistor proche du potentiel d'alimentation dans la branche jumelle. L'équilibrage des impédances d'entrée confère aux signaux d'entrée A, NA, B et NB les mêmes temps de propagation dans chacune des cellules 1 a et 1 1b d'une porte 11 et conserve leur symétrie. Nous pouvons alors analyser le comportement de l'arbre 10 constitué de couches de portes 11 telles qu'illustrées dans les figures 3 et 4. Supposons, pour la clarté de l'explication, que la sortie 10 b de l'arbre 10 commute par l'effet d'une chaîne qui ne passe que par les entrées A ou NA des portes dans les différentes couches. Compte tenu de la symétrie totale des portes 11 entre les entrées A et B, cette situation n'a pas de comportement particulier par rapport aux autres entrées B et NB. Supposons aussi que la sortie 10b de l'arbre 10 commute par un front montant, sachant que le raisonnement serait le même pour un front descendant. Nous savons que ce front montant de sortie est généré par un transistor P dans la dernière couche de portes 11 de l'arbre. Nous ignorons si ce transistor P était celui commandé par le signal NA, car cela dépend de l'état du signal B. Mais la symétrie totale entre A ou NA et la sortie fait que cette incertitude n'a pas d'incidence sur le résultat. Ce que nous savons avec certitude, c'est que le signal A ou NA qui a fait commuter la sortie 10 b vers le niveau haut était un signal à front descendant. Le signal complémentaire respectif NA ou A était donc à front montant, qui n'a pas eu d'effet dans la 8 2714550 commutation de sortie puisqu'il était appliqué sur les branches inactives des cellules. Le signal actif à front descendant a donc été généré dans l'avant- dernière couche de portes 11 par un transistor N. Le même raisonnement que précédemment s'applique à l'avant-demrnière couche de l'arbre 10. En bref, ce b transistor N actif (Na ou Nb) a commuté sous l'effet d'un front montant. En continuant le raisonnement jusqu'aux entrées 1Oa de l'arbre 10 et si le nombre de couches de l'arbre est pair, le chemin de commutation passe par autant de transistors N que de transistors P si le nombre de couches de l'arbre est pair. Dans ces conditions, le temps de propagation dans l'arbre 10 est le même pour chaque front. La contrainte de la symétrie est maintenant reportée à l'entrée 10a de l'arbre 10, o les entrées complémentaires doivent commuter simultanément en sens opposé. Cette condition n'est pas courante dans les technologies CMOS pour lesquelles la seule façon d'obtenir l'inverse d'un signal est de rajouter un inverseur. Cependant, à cause de l'insertion de cet inverseur, le signal inverse se trouve décalé du signal direct de la période de temps de traversée de l'inverseur. A cette dissymétrie s'ajoute dans une moindre mesure la dissymétrie entre transistor P et le transistor N de cet inverseur. Pour résoudre cette difficulté, les signaux complémentaires A, NA et B, NB appliqués à chacune des portes 11 de la première couche de l'arbre 10 sont issus de deux signaux d'entrée respectifs des huit signaux d'entrée CL0-CL7 de la figure 1 et sont générés par deux cellules d'entrée 15 respectives. La figure 5 illustre un exemple de réalisation de la cellule d'entrée 15 relative au signal d'entrée CL0 issu de la borne d'entrée correspondante 10a de l'arbre 10 et appliqué à l'entrée de la cellule d'entrée 15. Dans la cellule 15 illustrée, I'entrée CL0 passe par une voie directe délivrant l'entrée A et par une voie inverseuse délivrant l'entrée inverse NA. La voie directe comprend deux inverseurs CMOS 16 en série, tandis que la voie inverseuse comprend un inverseur CMOS 17 en série avec un montage 18 fait de deux transistors de passage (pass-transistor) Np et Pp de types complémentaires, ayant leurs trajets de courant drain-source en parallèle et leurs grilles connectées aux potentiels d'alimentation respectifs Vdd et Vss. La voie inverseuse inverse le signal d'entrée CL0 grâce à l'inverseur 17 et les retardent grâce au montage 18 à transistors de passage. L'inverseur 17 et le montage 18 sont dimensionnés pour générer des temps de propagation les plus égaux possible aux temps de propagation respectifs dans les deux inverseurs 16 de la voie directe. Bien sûr, l'inverseur 17 et le montage 18 ne 9 2714550 fonctionnent pas de la même façon, donc cette compensation ne peut qu'être approximative. Mais la cellule d'entrée 15 n'est à traverser qu'une fois, alors que les portes 11 sont traversées autant de fois qu'il y a de couches dans l'arbre 10. La différence de temps de propagation qui pourra alors apparaître, et qu'on cherchera à minimiser, ne se cumulera donc pas. Dans la pratique, on est arrivé avec les portes illustrées dans les figures 3 et 4 à égaliser les temps de propagation dans un arbre 10 de quatre couches avec une précision de quelques dizaines de picosecondes, malgré les dispersions de fabrication, de températures et de tension d'alimentation. Diverses variantes peuvent être apportées par l'homme du métier à l'arbre 10 qui vient d'être décrit. Par exemple, on peut voir que la cellule d'entrée 15 peut être limitée à une voie incluant un inverseur 16 fournissant l'entrée NA et une voie incluant le montage 18 et fournissant l'entrée A La figure 6 illustre un mode de réalisation utilisant des transistors bipolaires constituant des montages différentiels symétriques pour la formation des cellules 1 1a et 1 1b de chaque porte de l'arbre 10. L'exemple illustré présente un schéma en logique CML totalement symétrique. Un schéma en logique ECL peut être obtenu par simple adjonction d'étages décaleurs de tension formés par des montages à émetteurs suiveurs. La porte 11 de la figure 6 comprend les deux cellules 1 a et 1 1b faites chacune d'un montage différentiel de deux transistors bipolaires Ta recevant les signaux complémentaires de l'entrée A et d'un montage différentiel de deux transistors bipolaires Tb recevant les signaux complémentaires de l'autre entrée B. Les deux montages sont alimentés par des sources de courant respectives S connectées au potentiel bas d'alimentation Vee. Dans la cellule 11a illustrée, les deux transistors Ta et Tb recevant les entrées respectives A et B ont leurs collecteurs reliés au potentiel haut d'alimentation Vcc par l'intermédiaire d'une résistance de charge R. Il en est de même pour les transistors Ta et Tb recevant les entrées respectives NA et NB. Les deux potentiels K et L fournis par les résistances R sont représentatifs des produits logiques ANB et NAB et sont additionnés logiquement dans une porte de type OU formée de deux transistors Tk et TI ayant leurs trajets collecteur- émetteur en parallèle et connectés en série entre une résistance de charge R et une source de courant S. Le point commun des deux collecteurs des transistors Tk et TI constitue la borne de sortie de la cellule 1 la et fournit le signal de sortie XOR. Dans la cellule 11 b, les collecteurs des transistors Ta et Tb sont 2714550 interconnectés pour obtenir des potentiels K et L' représentatifs des produits logiques A.B et NA.NB, qui sont additionnés logiquement dans une porte de type OU semblable à celle de l'autre cellule et dont la source de courant S leur est commune. Le point commun des collecteurs des transistors Tk' et Tl' constitue la borne de sortie de la cellule 11 b fournissant le signal NXOR. La figure 7 indique les niveaux de potentiel obtenus dans un mode de réalisation de la porte 11 représentée sur la figure 6, dans laquelle Vcc = 0 volt (0v) et Vee = -5 volts, R désigne la valeur des résistances de charge R et I I'intensité du courant traversant chacune des sources S. On observera principalement que les potentiels représentatifs des produits K, L, K et L' peuvent prendre les trois valeurs 0, -Ri et -2RI et constituent donc une logique ternaire. Dans les deux dernières rangées relatives aux sorties XOR et NXOR, 0 et 1 designent les niveaux logiques de sortie. Il en résulte la table de vérité représentée sur la figure 8, o l'état intermédiaire - RI est désigné par 1/2. En faisant en sorte que l'état intermédiaire corresponde avec l'un des états binaires, en l'occurrence l'état représentatif de l'état bloqué des transistors des portes de type OU, on obtient alors la table de vérité de la figure 9 théoriquement représentative des portes XOR et NXOR et les niveaux logiques indiqués dans le tableau de la figure 7. En pratique, on a considéré dans l'exemple illustré que l'état intermédiaire correspond à l'un des états binaires quand l'écart entre les deux est compris dans la marge tolérable de bruit. Ceci a été fait dans l'exemple considéré en dimensionnant les transistors bipolaires en conséquence. On trouvera une description plus détaillée de cet exemple de réalisation dans une demande de brevet français du demandeur déposée le même jour que la présente demande. Les tables des figures 7, 8 et 9 sont considérées comme faisant partie intégrante de la description. La porte 11 fournit ainsi, par principe, le même temps de propagation dans les deux cellules 1 a et 11 b, quelle que soit l'entrée qui commute, quel que soit le front en sortie et quelle que soit la cellule. L'arbre 10 sera donc parfaitement symétrique si les longueurs de câblage entre les portes 11 sont soigneusement égalisées. En bref, si l'arbre est fait en une technologie utilisant des transistors bipolaires, totalement ou en partie, telle que celle connue sous le sigle BiCMOS, l'une des cellules comprend deux montages différentiels symétriques interconnectés de façon à produire des potentiels représentatifs des produits logiques AB et NA.NB et une porte de type OU pour faire la somme logique des deux produits, tandis que l'autre cellule comprend deux montages différentiels symétriques 1 1 2714550 interconnectés de façon à produire des potentiels représentatifs des produits logiques A.NB et B.NA et une porte de type OU pour faire la somme logique des deux produits, les deux portes de type OU ayant une source de courant commune. Les montages différentiels forment des portes de type AND, des portes NAND en l'occurrence, tandis que les portes illustrées de type OU sont des portes NON-OU (NOR). L'invention a aussi pour objet un multiplieur de fréquence comprenant une chaîne de circuits à retard dont les sorties sont appliquées aux entrées respectives d'un arbre de portes de type XOR conforme à l'invention. La chaîne peut être simplement celle décrite dans la publication citée en introduction, ou celle décrite dans le document aussi cité en introduction, ou encore sous d'autres formes. D'une manière générale, il est bien connu de l'homme du métier de faire avec un arbre de portes de type OU-Exclusif n'importe quel facteur de multiplication, pair ou impair, avec un nombre pair ou impair de couches, dans lesquelles les deux entrées de chacune des'portes peuvent être diversement connectées pour obtenir le facteur de multiplication désiré. En crd'autres termes, si le nombre decouches est théoriquement impair pour construire de façon minimale un arbre en technologie CMOS ayant le facteur de multiplication désiré, il est bien connu de rajouter une couche et d'interconnecter en conséquence les portes de chaque couche de façon à obtenir le facteur de multiplication désiré. Cependant, on sait qu'un nombre impair de couches n'introduit que le défaut de la dernière couche impaire, puisque le nombre pair de couches précédentes garantit une symétrie parfaite. Par conséquent, si le défaut global d'un arbre ayant un nombre impair de couches est inférieur aux toleérances admises, le nombre impair peut être maintenu. Bien que l'invention illustrée s'applique au silicium monocristallin, elle peut aussi s'appliquer dans un semi-conducteur III-V tel que l'arséniure de gallium. Par exemple, la structure à transistors bipolaires décrite en référence à la figure 6 pet être directement transcrite en transistors MESFET (Metal Semiconductor Field Effect Transistor) en logique SCFL (Source-Coupled FET Logic), comme cela est décrit dans la demande corrélative précitée. 12 2714550 Revendications: 1. Arbre (10) de portes (11) de type OU-Exclusif à deux entrées (A, B), les portes étant disposées par couches successives depuis une couche d'entrée recevant les signaux d'entrée de l'arbre, la sortie de chaque porte étant connectée à une entrée d'une porte de la couche adjacente, caractérisé en ce que chaque porte comprend deux cellules (1 a, 11b) commutant sensiblement simultanément en réponse aux deux signaux complémentaires respectifs (A, NA; B, NB) de l'une des deux entrées et fournissant des signaux de sortie respectifs représentatifs des fonctions complémentaires (XOR, NXOR) du type OU-Exclusif. 2. Arbre selon la revendication 1, caractérisé en ce qu'étant fait en technologie CMOS, chaque cellule comprend une première paire de transistors complémentaires (Na, Pa) recevant l'une (A) des entrées et une seconde paire de transistors complémentaires (Na, Pa) recevant le signal complémentaire (NA) de ladite entrée, les deux paires de transistors étant montées chacune en série avec deux transistors complémentaires respectifs (Nb, Pb) recevant les signaux complémentaires de l'autre entrée (B, NB), les deux paires et leurs transistors complémentaires formant quatre branches (14n, 14p, 14'n, 14'p) réunies en un point commun constituant la sortie de la cellule. 3. Arbre selon la revendication 2, caractérisé en ce que dans chacune des branches, le transistor lié à la sortie de la cellule a une taille plus petite que l'autre transistor d'une proportion déterminée de façon qu'ils aient des temps de propagation sensiblement égaux. 4. Arbre selon la revendication 2, caractérisé en ce que chacune (14p) des branches est dédoublée en deux branches jumelles (14p, 114p) dans lesquelles les entrées sont croisées. 5. Arbre selon l'une des revendications 2 à 4, caractérisé en ce que le nombre de couches de l'arbre est pair. 6. Arbre selon l'une des revendications 2 à 5, caractérisé en ce que les signaux d'entrée (CLO-CL7) de l'arbre sont appliqués aux entrées respectives des portes de la couche d'entrée par l'intermédiaire de cellules d'entrée (15) génératrices des signaux complémentaires symétriques de chacun des signaux d'entrée. 13 2714550 7. Arbre selon la revendication 6, caractérisé en ce que chaque cellule d'entrée comprend une voie incluant un inverseur (16) et une seconde voie incluant un montage (18) de transistors complémentaires de passage (Np, Pp) ayant leurs trajets drain-source connectés en parallèle et leurs grilles connectées à deux potentiels d'alimentation (Vdd, Vss). 8. Arbre selon l'une des revendications 1 à 7, caractérisé en ce que les cellules sont faites en technologie bipolaire. 9. Arbre selon l'une des revendications 1 à 7, caractérisé en ce que les cellules sont intégrées dans un semi-conducteur III-V tel que l'arséniure de gallium, notamment en logique SCFL. 10. Multiplieur de fréquence comprenant une chaîne de circuits à retard dont les sorties sont appliquées aux entrées respectives d'un arbre de portes de type OU-Exclusif, caractérisé en ce que l'arbre est celui défini par l'une des revendications précédentes.