Brevet FR2716004A1 — publié le 19950811

La présente invention concerne un appareil de mesure de taux d'erreurs sur les bits qui mesure le taux d'erreurs sur les bits après sélection d'un taux d'erreurs sur une position et une région d'un motif binaire de contrôle. La figure 6 illustre un exemple d'une forme de contrôle utilisant un appareil de mesure de taux d'erreurs sur les bits. Lors de la mesure des taux d'erreurs sur les bits d'une unité soumise à un contrôle, qui est désignée par la réfé- rence 74, l'unité 74 soumise au contrôle reçoit un motif de contrôle 72 et un signal d'horloge 73 de la part d'un générateur de motifs 71, et l'appareil 75 de mesure de taux d'erreurs sur les bits reçoit un signal destiné à êt:e mesuré 61 et un signal d'horloge 60, qui sont délivrés par l'unité 74 soumise au contrôle, et il exécute la mesure. Dans ce cas, il est nécessaire que le motif de contrôle 72 et le générateur de motifs de contrôle contenu dans l'appareil 75 de mesure de taux d'erreurs sur les bits aient les mêmes données de motifs. Lorsqu'on exécute des contrôles à une vitesse extrêmement élevée, par exemple 10 GHz, la probabilité de délivrance d'un signal de motif série anormal vanrie dans le sens de l'augmentation lorsque l'unité 74 soumise au contrôle se trouve dans des conditions temporelles de fonctionnement instable. L'invention vise à analyser les conditions de motifs qui provoquent le taux d'erreurs sur les bits. La figure 7(a) est un schéma fonctionnel montrant un appareil classique de mesure d'erreurs sur les bits, afin d'expliquer le processus de mesure des erreurs. L'appareil de mesure d'erreurs sur les bits comprend un démultiplexeur 64, un générateur de motifs de contrôle 62, un démultiplexeur 63, un véri- ficateur 65, un compteur d'erreurs 70 et une partie 66 de synchronisation de motifs. Cette partie de synchronisation de motifs 66 sert à synchroniser les motifs du signal à mesurer 61 et du générateur de motifs de contrôle 62, et il comprend un compteur de détection de synchronisation 66a, un registre à seuil 66b et un com- parateur 66c. Les démultiplexeurs 63 et 64 sont destinés à convertir en données parallèles un signal série d'entrée extrêmement rapide. Dans ce mode de réalisa- tion, le signal est converti en signaux de données lentes parallèles à 16 bits, 63a et 64a, ce qui facilite la fabrication du restant du circuit au moyen de dispositifs ECL (logique à couplage par les émetteurs) de vitesse élevée/moyenne. La synchronisation des motifs envisagée ici se définit comme suit. Même si un signal à mesurer 61 inconnu comporte certaines erreurs, si le taux d'erreurs est au-dessous du taux spécifié qui est fixé par le registre à seuil 66b, il est considéré comme synchrone. Le compteur de détection de synchronisation 66a compte le nombre d'erreurs sur les bits à chaque fois que s'est écoulée une certaine durée. Après cette durée, si un nombre d'erreurs sur les bits plus élevé qu'un nombre spécifié est détecté par comparaison de cette valeur du compteur avec une valeur du registre à seuil 66b à l'aide du comparateur 66c, une impulsion d'un signal de masquage d'horloge 67 est délivrée. Alors, le générateur de motifs de contrôle 62 reçoit cette impulsion du signal de masquage d'horloge 67 et délivre le motif de la phase suivante après avoir retardé d'un bit la phase de sortie du motif de contrôle 62a. Ceci se répète ensuite jusqu'à ce que la synchronisation soit obtenue. Lorsque le signal est synchronisé avec le motif de contrôle 62a, le signal de masquage d'horloge 67 venant du comparateur 66c cesse d'être délivré. Par conséquent, le motif délivré suivant est celui que le motif de contrôle 62a délivre alors que l'état de synchronisation est maintenu. Ainsi, est établie une synchronisation des motifs entre le signal à mesurer 61, qui est inconnu, et le générateur de motifs de contrôle 62. Ensuite, tout en maintenant cet état de synchronisation, on commence à mesurer le taux d'erreurs original. Puisque, dans cet exemple, le compteur d'erreurs 70 fonctionne avec 16 bits en parallèle, le nombre de bits erronés du signal 65a de détection d'erreurs sur les bits peut être compris entre O et 16. Après conversion de ce nombre multiple de bits erronés sous une forme binaire à 5 bits, on l'ajoute au contenu du compteur d'erreurs 70, puis on le mémorise pour effectuer la fonction de comptage d'erreurs. Pour calculer le taux d'erreurs, on lit cette valeur de comptage d'erreurs dans une unité centrale de traitement (CPU) à chaque fois que s'est écoulée une certaine durée. On produit l'affichage après calcul du taux d'erreurs à l'aide de ce nombre d'erreurs et de cette durée. Comme on peut le voir sur la figure 7(a), l'explication donnée ci- dessus est celle valant pour le vérificateur 65 configuré par les données converties sous forme parallèle par les démultiplexeurs 63 et 64. Par ailleurs, ainsi qu'on peut le voir sur la figure 7(b), il existe un autre exemple de configuration avec lequel on obtient la synchronisation en fournissant les données série directement au vérifi- cateur 65 afin qu'il les vérifie, en délivrant le signal 65d de détection d'erreurs sur les bits, qui est un signal de 1 bit, au compteur d'erreurs 70 afin qu'il en effectue le comptage, et en le fournissant à la partie 66 de synchronisation de motifs. Dans le cadre des explications données ci-dessus, o on ne dispose que des données de taux d'erreurs obtenues de la part du compteur d'erreurs 70, il est difficile d'analyser, d'étudier et d'identifier les causes d'apparition d'erreurs dans le signal à mesurer. Alors, après avoir modifié le contenu du motif de contrôle, c'est-à-dire le contenu du générateur de motifs 71 et du générateur de motifs de contrôle 62, on exécute de nouveau la mesure. De cette manière, on obtient un résultat qui consiste en une augmentation et, ou bien, une diminution du taux d'erreurs sur les bits. A partir de ce résultat, on pourrait obtenir les conditions de motifs qui ont dû être la cause de l'augmentation ou de la diminution du taux d'erreurs sur les bits. Ainsi, on peut obtenir le taux d'erreurs en n'utilisant que ce compteur d'erreurs 70, mais, pour préciser les conditions des motifs qui provoquent l'apparition du taux d'erreurs, il faut modifier le motif, répéter la mesure plusieurs fois et comparer les résultats. Ceci est peu commode et d'une utilisation délicate. Le problème que cette invention vise à résoudre n'est pas de mesurer le taux d'erreurs pour tous les motifs de contrôle, mais de préciser aisément les conditions de motifs qui provoquent des erreurs, grâce à la fourniture d'un moyen permettant d'effectuer la mesure après classement du contenu des motifs de contrôle du générateur de motifs de contrôle 62 selon la position, la région et le taux d'erreurs. Premier moyen de résolution Pour résoudre le problème ci-dessus, selon la configuration de cette invention, on met en oeuvre une partie 11 de détection de position de motif qui détermine une région optimale dans le motif de contrôle via la réception du signal de synchronisation 62b venant du générateur de motifs de contrôle 62 qui installe des motifs de contrôle pour vérifier le signal à mesurer 61, et délivre le signal 10a de validation de comptage pour cette région. De plus, on met en oeuvre un compteur d'erreurs 70 qui fait commencer ou arrêter le comptage du signal de détection d'erreurs sur les bits venant du vérificateur 65 via la réception du signal de validation de comptage 10a. Grâce à ces mises en oeuvre, on mesure le taux d'erreurs d'une région optimale du motif de contrôle du signal à mesurer 61. Deuxième moyen de résolution Pour résoudre le problème ci-dessus, suivant la configuration de l'invention, on met en oeuvre un compteur de motif 12 qui efface la valeur de comptage via la réception du signal de synchronisation 62b venant du générateur de motifs de contrôle 62 qui installe des motifs de contrôle pour vérifier le signal à mesurer 61, un registre à limite inférieure 15 qui peut être réalisé, si on le veut, à partir de la CPU, un comparateur de limite inférieure 13 qui compare les valeurs de sortie du compteur de motif 12 avec celle du registre de limite inférieure 15 et délivre le signal de détection de limite inférieure, et un registre de limite supé- rieure 16 qui peut être réalisé, si on le veut, à partir de la CPU. De plus, on met en oeuvre un comparateur de limite supérieure 14 qui compare les valeurs de sortie du compteur de motif 12 et du registre de limite supérieure 16, et délivre un signal de détection de limite supérieure, un dispositif d'inversion d'état de validation de comptage qui délivre le signal O10a de validation de comptage via la réception du signal de détection de limite inférieure venant du comparateur de limite inférieure 13 et arrête le signal de validation de comptage O10a via la réception du signal de détection de limite supérieure venant du comparateur de limite supérieure 14, et un compteur d'erreurs 70 qui fait commencer ou arrêter le comptage du signal de détection d'erreurs sur les bits venant du vérificateur 65 via la réception du signal de validation de comptage O10a. De cette manière, le taux d'erreurs du signal à mesurer 61 est mesuré sur une section de comptage qui va de la valeur de sortie du registre de limite inférieure 15 à la valeur de sortie du registre de limite supérieure 16, constituant une section de mesure. Après un certain temps ou après N passages dans le générateur de motifs de contrôle 62, on lit la valeur du compteur d'erreurs 70. Par ailleurs, on peut calculer le taux relatif à la section de mesure pour tous les motifs de contrôle à partir du registre de limite inférieure 15, du registre de limite supérieure 16 et de tout le nombre des motifs. A partir de ces deux valeurs, on peut mesurer le taux d'erreurs dans la seule section de mesure d'erreurs. Dans le cas d'une configuration telle que présentée sur la figure 3, les motifs de contrôle de plusieurs régions prises au choix peuvent être indépendants et les erreurs peuvent être mesurées en même temps. Si un motif de contrôle est long et demande plus de 10 s, la situation dans l'unité 74 soumise au contrôle, comme par exemple la température, varie avec le temps. Mais, même s'il s'agit de tels motifs, comme on peut mesurer les erreurs en même temps, la corrélation entre toutes les données de mesure d'erreur respectivement recueillies est maintenue de sorte qu'on peut obtenir les données correctes permettant une étude comparative. Des motifs dont on a fait varier les conditions de motifs pour chaque partie de mesure sont mémorisés dans le générateur de motifs de contrôle 62. On modifie le positionnement des sections correspondant à ces conditions de motifs à l'aide du registre de limite inférieure 15 et du registre de limite supérieure 16, à partir de la CPU, de façon que les motifs puissent effacer le compteur d'erreurs 70 et que les taux d'erreurs soient mesurés sous de telles conditions de motifs de façon presque continue. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, pami lesquels: la figure 1 est un schéma fonctionnel montrant un exemple de l'appareil de mesure d'erreurs sur les bits, précisant une section de mesure de motif de contrôle selon l'invention; la figure 2 est un schéma fonctionnel montrant un autre exemple de l'appareil de mesure d'erreurs sur les bits, précisant une section de mesure de motif de contrôle selon l'invention; la figure 3 est un schéma fonctionnel montrant un exemple de l'appareil de mesure d'erreurs sur les bits, précisant plusieurs sections de motif de contrôle selon l'invention, et comptant plusieurs erreurs en même temps; la figure 4 est un bloc interne montrant la partie de détection de position de motif selon l'invention; la figure 5(a) est un bloc interne dans lequel un registre de masquage a été ajouté dans la partie de détection de position de motif, selon l'invention; la figure 5(b) explique la délivrance de signaux au comparateur après application d'une fonction OU en liaison avec un bit de masquage et après fixation sur un niveau haut; la figure 6 présente un exemple de contrôle faisant appel à l'appareil de mesure d'erreurs sur les bits; la figure 7(a) est un schéma fonctionnel montrant un exemple de l'appareil classique de mesure d'erreurs sur les bits qui vérifie, dans le vérifica- teur 65, les données converties sous forme parallèle par les démultiplexeurs 63 et 64; et la figure 7(b) est un schéma fonctionnel montrant un exemple de l'appareil classique de mesure d'erreurs sur les bits qui transfere des données série au vérificateur 65 de façon directe, pour qu'il les vérifie. On va d'abord expliquer le premier mode de réalisation de l'invention en liaison avec les dessins. La configuration de l'invention, comme représenté sur la figure 2, est telle qu'il lui est ajouté une partie 11 de détection de position de motif qui décide à partir de quelle position de motif et jusqu'à quelle position de motif sur le signal de synchronisation qui est fourni par le générateur de motifs de contrôle 62 et montre le début du contenu du motif de contrôle, le nombre d'erreurs est compté par le compteur d'erreurs 70. Avant d'exécuter le contrôle, on mémorise des motifs de contrôle présentant diverses conditions dans le générateur de motifs de contrôle 62 pour chaque section de mesure d'erreurs. Ici, par "section de mesure d'erreurs", on veut dire la région se trouvant entre la valeur du registre de limite inférieure et la valeur du registre de limite supérieure. La partie 11 de détection de position de motifs, qui est présentée sur la figure 4, comprend un compteur de motif 12, un comparateur de limite inférieure 13, un registre de limite inférieure 15, un comparateur de limite supé- rieure 14, un registre de limite supérieure 16 et une bascule 17. Le compteur de motif 12 reçoit un signal de synchronisation 62a de la part du générateur de motifs de contrôle 62 et efface la valeur de comptage avec des zéros. La bascule 17 efface, elle aussi, le signal de validation de comptage 10a avec un état d'arrêt, via le signal de synchronisation 62b. A chaque fois qu'il y a délivrance à partir du motif de contrôle sous 16 bits en parallèle, le compteur de motif 12 compte dans le sens ascendant. Ensuite, le signal de sortie associé à la valeur de comptage est fourni à l'un ou l'autre des comparateurs de limite infé- rieure 13 et de limite supérieure 14. Le registre de limite inférieure 15 et le registre de limite supérieure 16 mémorisent des valeurs de comparaison qui sont comparées avec la valeur de comptage délivrée par le compteur de motif 12 et qui peuvent être fixés, au choix, à partir de la CPU, etc. Ceci vise à établir, comme section de mesure, une section comprise entre la valeur de sortie du registre de limite inférieure 15 et la valeur de sortie du registre de limite supérieure 16. Le comparateur de limite inférieure 13 compare la valeur de comptage délivrée par le compteur de motif 12 et la valeur du registre de limite inférieure 15. Lorsqu'un accord est obtenu, le signal d'accord est envoyé à la bascule 17 de manière à placer cette bascule dans l'état "marche". Ensuite, le signal de validation de comptage 10a délivré par la bascule 17 est envoyé au compteur d'erreurs 70 de façon à faire commuter le compteur dans l'état validé et à lui faire commencer le comptage des erreurs. D'autre part, le comparateur dc limite supérieure 14 compare la valeur de sortie du compteur de motif 12 et la valeur du registre de limite supérieure 16. Lorsque l'accord est obtenu, le signal d'accord est envoyé à la bascule 17 afin de placer la bascule dans l'état "arrêt". De cette manière, le compteur d'erreurs 70 commute dans un état o il arrête de compter. A l'aide de la configuration et de la mesure que l'on vient de décrire, la CPU lit la valeur du compteur d'erreurs 70 après un certain temps ou après N passages dans le générateur de motifs de contrôle 62. Dans le même temps, pour ce qui concerne la section de mesure d'erreurs relative à tous les motifs de contrôle, on calcule le taux d'erreurs à partir de tout le nombre de motifs se trouvant entre le registre de limite inférieure 15 et le registre de limite supérieure 16. Pour ces valeurs, on peut obtenir le taux d'erreur pour la seule section de mesure d'erreurs. Une fois terminée la mesure relative à la section de mesure ci-dessus indiquée, on exécute la mesure se rapportant à la section de mesure suivante. Pour cela, la valeur du registre de limite inférieure 15 et du registre de limite supé- rieure 16, la valeur devant être la section de mesure suivante est fixée à partir de la CPU de facon à effacer le compteur d'erreurs 70. Après cela, on peut exécuter la mesure de la même manière. De ce fait, il est facile de savoir quel taux d'erreurs se rapporte à telle ou telle position dans la section de mesure pour tous les motifs de contrôle. Par conséquent, si on a mémorisé les motifs pour différentes conditions de motifs, on peut facilement préciser, à l'aide d'un seul motif de contrôle, les conditions de motifs avec lesquels l'apparition du taux d'erreurs augmente ou bien diminue. On va ici expliquer le deuxième mode de réalisation de l'invention en se reportant aux dessins. Dans l'explication précédente, on a parlé de la mesure d'erreurs à l'aide de la configuration interne de la partie 11 de détection de position de motif telle que présentée sur la figure 4. La figure 5(a) montre un exemple de configuration o un registre 21 de masquage de limite inférieure et un registre 22 de masquage de limite supérieure sont ajoutés pour modifier intérieurement la partie 11 de détection de position de motif. Dans cette configuration, un masquage est effectué pour un bit de donnée, au choix, de la donnée constituant la valeur de comparaison qui est envoyée au comparateur de limite inférieure. La logique associée au bit masqué envoyé aux deux comparateurs vise à fournir les signaux au comparateur après application d'une fonction OU en liaison avec le bit masqué correspondant et fixation sur le même niveau logique, à savoir le niveau haut, comme représenté sur la figure 5(b). Par ce moyen, on obtient toujours l'état d'accord indépendamment du bit du registre de limite inférieure 15 se trouvant à la position du bit masqué. Ceci est valable également pour le registre de masquage de limite supérieure 22. Avec cette configuration, on compte et on ajoute le nombre d'erreurs se rapportant non seulement à une section de mesure, mais aussi le nombre d'erreurs associé à plusieurs sections de mesure correspondant au nombre de bits masqués du registre de masquage. Par conséquent, on peut facilement mesurer un taux d'erreurs dans lequel une valeur moyenne est obtenue pour ces différentes sections de mesure. On va maintenant expliquer le troisième mode de réalisation de l'invention en se reportant aux dessins. Dans l'explication précédente, qui concernait une configuration dans laquelle l'ensemble formé d'une partie 11 de détection de position de motif et d'un compteur d'erreurs 70 est mis en oeuvre à un seul exemplaire, mais, comme on peut le voir sur la figure 3, il existe un exemple de configuration o plusieurs parties 11a à 11n de détection de position de motif et plusieurs compteurs d'erreurs 70a à 70n sont mis en oeuvre. Dans le premier exemple de mode de réalisation, la mesure est effectuée plusieurs fois, mais, dans ce cas, comme plusieurs ensembles sont prévus, les mesures relatives à différentes sections de mesure peuvent être exécutées en même temps, de sorte que la mesure globale demande peu de temps. Naturellement, la partie 11 de détection de position de motif relative à ce cas peut être réalisée à l'aide de la partie 11 de détection de position de motif présentée sur la figure 4 aussi bien qu'à l'aide de la partie 11 de détection de position de motif présentée sur la figure 5(a). On va maintenant expliquer le quatrième mode de réalisation de l'invention en se reportant aux dessins. Dans les explications précédentes, on a présenté une configuration dans laquelle les données étaient mises sous forme parallèle par les démultiplexeurs 63 et 64 pour être envoyées au vérificateur 65, mais, comme représenté sur la figure 1, il existe un autre exemple de configuration o les données série sont envoyées directement au vérificateur 65 pour être vérifiées, et 1 bit du signal 65d de détection d'erreurs sur les bits est envoyé au compteur d'erreurs pour être compté et est envoyé à la partie de synchronisation de motifs 66 pour donner la synchronisation. La mesure peut être exécutée aussi bien que dans les exemples d'exécution précédents. Lorsque l'invention est configurée de la manière ci-dessus expliquée, on obtient l'effet suivant. En mémorisant le contenu des motifs pour des conditions de motifs modifiées en chaque section de mesure dans le générateur de motifs de contrôle 62 et en effaçant le compteur d'erreurs 70 après positionnement du registre de limite inférieure 15 et du registre de limite supérieure 16, qui doit être la section qui correspond aux conditions de motifs suivantes après chaque mesure, à partir de la CPU, à mesurer, on peut mesurer de façon presque continue le taux d'erreurs se rapportant à ces conditions de motifs. Par conséquent, si le ccntenu des motifs de contrôle a été une fois positionné dans le générateur de motifs de contrôle 62, il est facile de spécifier les conditions de motifs qui augmentent ou diminuent l'apparition du taux d'erreurs. Classiquement, un temps d'attente de synchronisation était nécessaire pour obtenir la synchronisation des motifs après qu'un nouveau motif de contrôle avait été introduit et mémorisé. Toutefois, selon l'invention, les temps d'interruption de la mesure qui sont dus à ce temps d'attente de synchronisation peuvent être diminués, de sorte qu'on peut abréger la durée de la mesure. De plus, dans le cas o on mesure le taux d'erreurs tout en effectuant un ajustement fin sur les conditions de l'unité soumise au contrôle, à savoir l'unité 74, l'ajustement de l'unité 74 elle-même devient facile, puisqu'on peut exécuter de façon continue les mesures d'erreurs associées à des conditions de motifs différentes, de sorte qu'on peut facilement comparer les variations, ou les augmentations/diminutions, des taux d'erreurs entre plusieurs conditions de motifs. De plus, dans le cas o on met en place plusieurs parties de détection de position de motif 11a à 11n et plusieurs compteurs d'erreurs 70a à 70n, on peut mesurer en même temps les taux d'erreurs de l'unité contrôlée 74. Dans une mesure de taux d'erreurs qui demande des conditions ambiantes fixes, l'invention a pour avantage que l'intervalle d'erreur entre valeurs mesurées peut être rendu petit et que les erreurs peuvent être comparées avec une haute fiabilité. Naturellement, la mesure des erreurs peut être exécutée avec une vitesse élevée. En outre, dans le cas o l'évaluation et la mesure se font avec modification des conditions de l'unité contrôlée 74, les erreurs du type mesure ou comparaison de données pour des conditions différentes de l'unité contrôlée 74, disparaissent et on peut recueillir de bonnes données de corrélation entre les différentes données de mesure d'erreurs. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir de l'appareil dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Appareil de mesure d'erreurs sur les bits, qui mesure un taux d'erreurs dans une région librement choisie d'un motif de contrôle dans un signal à mesurer (61), dans le cas d'une mesure faite par classement des taux d'erreurs du signal à mesurer (61) selon la région du motif de contrôle, caractérisé en ce qu'il comprend: une partie (11) de détection de position de motif, destinée à recevoir un signal de synchronisation (62b) de la part d'un générateur (62) de motifs de contrôle qui mémorise des motifs de contrôle afin d'effectuer une vérification en liaison avec ledit signal devant être mesuré (61), et à délivrer un signal de validation de comptage (10a) pour cette région; un compteur d'erreurs (70) , destiné à recevoir ledit signal de validation de comptage (10a) et qui commence ou arrête de compter un signal de détection d'erreurs sur les bits venant d'un vérificateur (65). 2. Appareil de mesure d'erreurs sur les bits, qui mesure un taux d'erreurs de signal à mesurer (61) dans une section de comptage allant de la valeur de sortie d'un registre de limite inférieure (15) à la valeur de sortie d'un registre de limite supérieure (16), constituant une section de mesure, dans le cas d'une mesure effectuée par classement des taux d'erreurs dudit signal à mesurer (61) selon la région du motif de contrôle, caractérisé en ce qu'il comprend: un compteur de motif (12), destiné à recevoir un signal de synchronisation (62b) de la part d'un générateur de motifs de contrôle (62) qui mémorise des motifs de contrôle afin d'effectuer une vérification en liaison avec le signal à mesurer (61) , et à effacer la valeur de comptage, ledit registre de limite inférieure (15), qui peut être positionné librement à partir d'une unité centrale de traitement (CPU), un comparateur de limite inférieure (13), qui compare la valeur de sortie dudit compteur de motif (12) et la valeur de sortie dudit registre de limite inférieure (15) et qui délivre un signal de détection de limite inférieure, ledit registre de limite supérieure (16), qui peut être positionné librement à partir de l'unité centrale de traitement, un comparateur de limite supérieure (14), qui compare la valeur de sortie dudit compteur de motif (12) et la valeur de sortie dudit registre de limite supérieure (16) et qui délivre un signal dc détection de limite supérieure, un dispositif d'inversion d'état de validation de comptage, conçu pour délivrer un signal de validation de comptage (10a) via la réception du signal de détection de limite inférieure venant dudit comparateur de limite inférieure (13), et pour arrêter la délivrance dudit signal de validation de comptage (10a) via la réception du signal de détection de limite supérieure venant dudit comparateur de limite supérieure (14), et un compteur d'erreurs (70), destiné à recevoir ledit signal de validation de comptage (10a) et servant à faire commencer ou faire arrêter le comptage du signal de détection d'erreurs sur les bits venant d'un vérificateur (65). 3. Appareil de mesure d'erreurs sur les bits, qui mesure le taux d'erreurs d'un signal à mesurer (61) dans une scction de comptage allant de la valeur de sortie d'un registre de limite inférieure (15) à la valeur de sortie d'un registre de limite supérieure (16), constituant une section de mesure, dans le cas d'une mesure effectuée par classement des taux d'erreurs dudit signal à mesurer (61) selon la région du motif de contrôle, caractérisé en ce qu'il comprend: un compteur de motif (12), destiné à recevoir un signal de synchronisation (62b) de la part d'un générateur de motifs de contrôle (62) mémorisant des motifs de contrôle afin d'effectuer une vérification en liaison avec ledit signal devant être mesuré (61), et à effacer la valeur de comptage, ledit registre de limite inférieure (15), qui peut être positionné librement à partir d'une unité centrale de traitement (CPU), un registre de masquage de limite inférieure (21), qui peut être posi- tionné librement à partir de l'unité centrale de traitement, un comparateur de limite inférieure (13), servant à comparer la valeur de sortie dudit compteur de motif (12) et la valeur de sortie dudit registre de limite inférieure (15) afin de faire que la position du bit de masquage qui est fixée dans ledit registre de masquage de limite inférieure (21) soit dans l'état d'accord indé- pendamment du bit du registre de limite inférieure (15), et à délivrer un signal de détection de limite inférieure, ledit registre de limite supérieure (16), qui peut être positionné librement à partir de l'unité centrale de traitement, un registre de masquage de limite supérieure (22), qui peut être positionné librement à partir de l'unité centrale de traitement, un comparateur de limite supérieure (14), qui compare la valeur de sortie dudit compteur de motif (12) et la valeur de sortie dudit registre de limite supérieure (15) afin de faire que la position du bit de masquage qui est fixée dans ledit registre de masquage de limite supérieure (22) soit dans l'état d'accord indé- pendamment du bit du registre de limite supérieure (15), et qui délivre un signal de détection de limite supérieure, un dispositif d'inversion d'état de validation de comptage, servant à délivrer un signal de validation de comptage (10a) via la réception du signal de détection de limite inférieure venant dudit comparateur de limite inférieure (13), et à arrêter ledit signal de validation de comptage (10a) via la réception du signal de détection de limite supérieure venant dudit comparateur de limite supé- rieure (14), et un compteur d'erreurs (70), destiné à recevoir ledit signal de validation de comptage (10a) et à faire commencer ou arrêter le comptage du signal de détection d'erreurs sur les bits venant d'un vérificateur (65). 4. Appareil de mesure d'erreurs sur les bits selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il comprend: plusieurs parties ( la à lin) de détection de section de motif, destinées à recevoir ledit signal de synchronisation (62b) venant dudit générateur de motifs de contrôle (62) qui mémorise des motifs de contrôle afin d'effectuer une vérification en liaison avec ledit signal à mesurer (61), à détecter une section prise au choix du motif de contrôle, et à délivrer des signaux de validation de comptage (10a à 10n) pour cette région, et plusieurs compteurs d'erreurs (70a à 70n), destinés à recevoir respec- tivement lesdits signaux de validation de comptage (O10a à 10n) et à faire commencer ou arrêter le comptage du signal de détection d'erreurs sur les bits venant dudit vérificateur (65).