Brevet FR2713797A1 — publié le 19950616

CONTROLEUR DE PROTOCOLE D'ACCES PAR UNE UNITE CENTRALE A DES UNITES PERIPHERIOUES L'invention concerne un dispositif contrôleur de protocole d'accès par une unité centrale de traitement à des unités périphériques. L'extension rapide de l'utilisation des réseaux locaux hétérogènes dans différents domaines d'application tels que l'automobile ou la domotique ou électronique domestique par exemple, ces réseaux permettant l'intercon- nexion d'éléments informatiquement passifs, tels que capteurs ou actionneurs, et d'éléments informatiquement actifs, tels que contrôleurs de protocole ou Universal Asynchronous Receiver Transmitter UART, nécessite pour ces derniers une très grande flexibilité de gestion de ces éléments, divers et nombreux, afin d'autoriser les choix ou options les plus larges de l'utilisateur final. Ces réseaux comprennent habituellement un micro- contrôleur ou micro-processeur hôte et un contrôleur de protocole permettant de gérer par identification l'accepta- tion d'une connexion entre le micro-contrôleur hôte et l'une des unités périphériques. Le contrôleur de protocole a donc pour fonction d'identifier plusieurs unités périphériques avant d'autoriser une connexion. Une liste correspondante des adresses des unités périphériques autorisées à communi- quer est chargée préalablement en zone mémoire par le micro- contrôleur hôte. Ainsi qu'on l'a représenté sur la figure la, le principe de la reconnaissance d'adresse des unités périphé- riques est basé sur l'utilisation de points mémoire de type CAM (Content Addressable Memory en langage anglo-saxon), ces points mémoire étant organisés en matrice de m adresses de n bits représentant la liste des unités périphériques. La fonction du contrôleur de protocole est alors de reconnaître si l'adresse de n bits transitant sur le réseau correspond à un élément de la matrice m x n précitée, cette opération étant effectuée par filtrage par adresse, par positionnement de bits de masque dans un registre commun à toutes les adresses sur tous les bits d'indice i déterminé de celles- ci. En relation avec la figure la on indique que la compa- raison est effectuée entre les bits des adresses transitant sur le réseau respectivement mémorisées par le micro- contrôleur hôte, les bits DO à Dn-l étant par exemple occultés par masquage pour toutes les adresses. Dans le cas de la figure la, l'identification de l'adresse transitant sur le réseau est réalisée lorsque la valeur de comparaison HITj est vraie soit: relation (1) HITJ = (Do Bo).(D1 l B1)..... 1 (Dn_ Bnl) le signe ( désignant une opération NOR exclusif. Le schéma logique global de tels dispositifs est représenté en figure lb. Ce mode de filtrage présente l'inconvénient de n'autori- ser la création que d'un seul groupe de bits masqués/non masqués par adresse, groupe égal à l'ensemble des bits de rang 0 à n-1, ce qui a pour effet de n'autoriser en fait qu'un filtrage par adresse, avec une limitation correspon- dante de flexibilité du système de filtrage pour l'utilisa- teur, celui-ci pouvant, au mieux, identifier une adresse par opération de comparaison. La présente invention a pour but de remédier à l'inconvénient précité par l'introduction d'une très grande flexibilité de gestion de ces adresses par l'introduction, en outre, d'une identification par filtrage bit à bit par adresse, ce qui permet de retenir plusieurs adresses d'un même groupe d'adresses mémorisées, pour une adresse transi- tant sur le réseau, un ordre de priorité étant établi entre adresses d'un même groupe. Un autre objet de la présente invention est la mise en oeuvre d'un dispositif contrôleur de protocole d'accès par une unité centrale de traitement à des unités périphéri- ques, sous forme de circuit intégré, nécessitant un coût très faible en silicium présentant toutefois une très grande performance en vitesse d'acquisition du résultat d'identifi- cation d'adresse, lors de la recherche d'appartenance d'une adresse transitant sur le réseau dans une liste d'adresses préétablie. Le dispositif contrôleur de protocole d'accès par une unité centrale de traitement à des unités périphériques munies d'adresses et connectées en réseau, au moyen d'un message d'accès muni d'une adresse de destination, chaque adresse étant codée sur un nombre déterminé de bits, objet de la présente invention, comprend une matrice de lignes de points mémoire, chaque ligne de points mémoire permettant d'effectuer une mémorisation bit à bit, sous forme d'adresse mémorisée d'une adresse d'une unité périphérique et une comparaison bit à bit, au niveau de chaque point mémoire, de l'adresse de destination et de l'adresse mémorisée. Il est remarquable en ce qu'il comporte en outre un point mémoire de masquage, associé à chaque point mémoire de chaque ligne de points mémoire et permettant de masquer la comparaison effectuée au niveau d'au moins un point mémoire, ce qui permet de détecter l'identité de l'adresse de destination et de l'adresse mémorisée, par adresse mémori- sée, pour un état vrai de toutes les comparaisons masquées au niveau de chaque point mémoire de masquage, ou non masquées, de la ligne de points mémoire correspondante. Un circuit encodeur de priorité permet d'effectuer une discri- mination fonctionnelle entre plusieurs identités d'adresse mémorisées avec l'adresse de destination. Le dispositif contrôleur de protocole d'accès objet de la présente invention trouve application à la conduite de processus industriels par réseaux locaux hétérogènes, et notamment à l'automobile et à la domotique. Le dispositif contrôleur de protocole d'accès objet de la présente invention sera mieux compris à la lecture de la description et à l'observation des dessins ci-après dans lesquels, outre les figures la et lb relatives à l'art antérieur, - la figure 2a représente une ligne de points mémoire d'un contrôleur de protocole d'accès objet de la présente invention, - la figure 2b représente un schéma logique corres- pondant du contrôleur de protocole objet de l'invention muni de lignes de points mémoire telles que représentées en figure 2a, - la figure 2c représente un détail d'interconnexion d'un point mémoire et d'un point mémoire de masquage conformément à l'objet du contrôleur de protocole de présente invention, - la figure 3a représente un schéma général d'im- plantation des lignes de points mémoire du contrôleur objet de la présente invention et de l'encodeur de priorité associé à celles-ci, - la figure 3b représente un diagramme synoptique illustratif du mode opératoire du contrôleur de protocole d'accès représenté en figure 2a, 2b,2c et 3a, - la figure 4a représente une variante avantageuse du contrôleur de protocole d'accès objet de la présente invention, - la figure 4b représente un chronogramme de signaux mis en oeuvre par le dispositif contrôleur représenté en figure 4a. Une description plus détaillée d'un dispositif contrôleur de protocole d'accès par une unité centrale de traitement à des unités périphériques connectées en réseau sera maintenant donnée en liaison avec les figures 2a à 2c et suivantes. De manière générale, on indique que les unités périphériques impliquées dans le protocole d'accès sont munies d'adresses, ce qui permet au moyen d'un message d'accès muni d'une adresse de destination, chaque adresse étant codée sur un nombre déterminé de bits, de réaliser l'accès aux unités périphériques par l'intermédiaire du micro-contrôleur non représenté en figure 2a. Ainsi qu'on l'a représenté sur la figure précitée, le dispositif contrôleur de protocole, objet de la présente invention, comprend une matrice de lignes de points mémoire, notée 1, cette matrice étant une matrice de type m x n, o n désigne le nombre de bits sur lequel chaque adresse est codée et m désigne le nombre d'adresses impliquées dans le protocole d'accès. De manière spécifique, on indique qu'au nombre m d'adresses correspond un nombre m d'unités périphé- riques. Chaque ligne de points mémoire, une seule ligne de points mémoire étant représentée en figure 2a, les autres lignes de points mémoire étant représentées en pointillés afin de ne pas surcharger le dessin, permet d'effectuer une mémorisation bit à bit, sous forme d'adresse mémorisée, d'une adresse d'une unité périphérique et une comparaison bit à bit au niveau de chaque point mémoire de l'adresse de destination et de l'adresse mémorisée. Les bits des adresses mémorisées correspondant aux adresses des unités périphéri- ques sont notés B0 à Bn-1 et les bits de l'adresse de destination contenus dans le message d'intercommunication sont notés DO à Dn-1, o i E [O,n-1] désigne le rang de chaque bit et j E [O,m-l] désigne le rang de chaque ligne de points mémoire. Ainsi que représenté en outre en figure 2a, le dispositif contrôleur de protocole d'accès comporte en outre, les points mémoire étant des points mémoire de type CAM, un point mémoire de masquage associé à chaque point mémoire de chaque ligne de points mémoire correspondante. Chaque point mémoire de masquage, noté MASK, permet de masquer la comparaison effectuée, au niveau de chaque point mémoire entre les bits Bi et Di, précédemment mentionnée, par affectation d'un bit de masquage de valeur arbitraire, lequel est mémorisé au niveau de chaque point mémoire de masquage. Les bits de masquage sont notés M0 à Mn-1 sur la figure 2a. L'opération de masquage a pour effet de permettre la prise en compte de bits masqués de rang i déterminé dans toute adresse de rang k donné, quelle que soit la valeur effective des bits masqués. Ce mode opératoire permet de détecter l'identité de l'adresse de destination et de l'adresse mémorisée par comparaison bit à bit pour chaque adresse mémorisée, pour un état vrai de toutes les comparai- sons masquées, ou non masquées, au niveau de chaque point mémoire de masquage de la ligne de points mémoire correspon- dante. En outre, un circuit encodeur de priorité 2 est prévu, lequel permet d'effectuer une discrimination fonc- tionnelle entre plusieurs identités d'adresses mémorisées, suite à l'opération de masquage, avec l'adresse de destina- tion. On comprend ainsi que pour une valeur d'adresse de masquage déterminée, le masque est dit actif quel que soit le résultat de la comparaison bit à bit, l'adresse corres- pondante pouvant alors être lue au niveau du circuit encodeur prioritaire. En effet, compte tenu de l'existence du point mémoire de masquage MASK associé à chaque point mémoire, la condition d'identité entre les bits de chaque adresse mémorisée B0 à Bn-1 et les bits de chaque adresse de destination DO à Dn-1, s'écrit: relation (2) HITj = [(Do Bo) + Mo]. [(Dl B1) + M1]...[(Dn-1 e Bn-1) + Mn-1)] Dans l'équation (2) précitée HITj désigne la condi- tion de coïncidence de l'adresse mémorisée et de l'adresse de destination, cette coïncidence ayant pour valeur O ou 1 ainsi qu'il sera décrit ultérieurement dans la description, le signe e désigne un opérateur NOR exclusif. Un schéma logique fonctionnel correspondant de la matrice de points mémoire m.n de la figure 2a est donné en figure 2b. Ainsi, quel que soit le résultat de la comparaison bit à bit au niveau de chaque ligne de points mémoire, lorsque le masque est actif, pour certains bits de rang i déterminé d'une ou plusieurs lignes de points mémoire de rang j donné, l'équation (2) précitée est satisfaite quelle que soit la valeur des bits masqués. Toutefois, compte tenu du caractère arbitraire du rang des bits masqués, contrairement aux dispositifs de l'art antérieur dans lesquels seul l'ensemble des bits d'une même adresse de rang j pouvait ou non faire l'objet d'un masquage, plusieurs adresses mémorisées peuvent, après masquage, correspondre à l'adresse du message transitant sur le réseau. Afin de lever l'ambiguïté correspondante, l'encodeur prioritaire permet alors une lecture de ces adresses précitées, ce circuit encodeur permettant d'effec- tuer une discrimination fonctionnelle entre plusieurs identités de l'adresse mémorisée masquée et de l'adresse de destination, grâce au micro-contrôleur, ce qui permet de gérer les priorités précitées dans des conditions qui seront décrites ultérieurement dans la description. Ainsi qu'on l'a représenté en figure 2c, les points mémoire de chaque ligne de points mémoire sont constitués de manière classique par un point mémoire CAM double port. Le point mémoire double port pour tout point mémoire de rang i d'une ligne de points mémoire comprend, de manière classi- que, quatre transistors formant cellule de mémorisation et notés TDO, TD1, TD2, TD3, ces transistors étant montés deux à deux en cascade et commandés en écriture deux à deux par l'intermédiaire d'un BUS de commande écriture micro-contrô- leur et de transistors de commande TCD13 et Tcdl3, respective- ment par un BUS de commande d'écriture contrôleur de protocole et de transistors de commande TCD02 et TcdO2. Les valeurs de bit d'écriture Bi, désignées par BLO, BLO, délivrées par le micro-contrôleur sont acheminées par les transistors de commande TCD13 et Tcd13, aux transistors TD1 et TD3, alors que les valeurs de bit Di, désignées par BL1, BL1, de l'adresse de destination sont acheminées par les transistors de commande TCD02 et TcdO2 aux grilles des transistors TDO et TD2. On indique bien sûr que l'introduction des valeurs de bits Bi et Di peut le cas échéant être intervertie sans inconvénients. La cellule point mémoire CAM comprend un transistor de sortie noté TdO, lequel est commandé par la cellule précitée par l'intermédiaire de deux transistors de sortie Tdl, Td2. Sur identité de valeurs des bits Bi et Di, le transistor de sortie TdO est commandé à l'état non conducteur, le fonctionnement du point mémoire de type CAM étant de ce point de vue tout à fait classique. Les rectan- gles dont un seul porte la référence P représentent des ports d'interconnexion. Ainsi qu'on l'a en outre représenté en figure 2c, le point mémoire de masquage est constitué par un point mémoire simple port, lequel comprend quatre transistors en cascade deux à deux TS0 TS2, TS1 TS3. Des transistors de commande TCS13 et Tcs13 sont connectés au BUS de commande écriture micro-contrôleur et permettent de commander les transistors TS1 et TS3. La grille des transistors TS0 TS2 est connectée au point commun drainsource des transistors TS1, TS3, ce qui permet de configurer la cellule de masquage en cellule de mémoire simple port. Les valeurs de bits de masquage Mi sont introduites par l'intermédiaire de BUS d'écriture de valeur correspondante reliés au micro-contrôleur et des transistors de commande TCS13 Tcs13. La cellule de masquage comprend également un transistor de sortie TsO, lequel est commandé, à l'ouverture ou à la fermeture, par l'intermédiaire de la valeur du bit de masquage. Pour un choix de la valeur arbitraire du bit de masquage Mi, cette valeur étant prise à 1 par exemple ainsi qu'indiqué précédemment dans la description, le transistor TsO est commandé à l'état non conducteur. Selon un aspect particulièrement avantageux du dispositif contrôleur objet de la présente invention, les transistors de sortie de chaque cellule point mémoire et point mémoire de masquage, c'est-à- dire les transistors TdO et TsO, sont connectés en cascade entre un BUS identité HITl délivrant un signal d'identité entre les bits Bi et Di, et la tension de référence. Le fonctionnement de chaque cellule point mémoire et point mémoire de masquage est alors le suivant: - suite à une précharge du BUS identité à la tension d'alimentation +Vcc, le BUS identité étant constitué par une ligne à haute impédance permettant de mémoriser la valeur de la tension d'alimentation pendant un temps déterminé, l'identité des bits Bi et Di permet de commander le transis- tor de sortie Td0 à l'état ouvert, c'est-à-dire non conduc- teur. De même, pour la valeur arbitraire Mi = 1 du bit de masquage, mémorisé sur la cellule de masquage, le transistor de sortie TsO est également commandé à l'état ouvert et l'état de précharge du BUS identité est inchangé, le signal HIT! étant alors maintenu à la valeur 1. Ainsi, pour toute cellule point mémoire de rang i et la cellule de masquage de même rang i qui lui est associée, le fonctionnement est le suivant: Au repos, les lignes de bit d'accès (en écriture) du microcontrôleur BLO et BLO sont dans un même état, non spécifique. Sur instruction d'écriture sur la ligne de BUS écriture micro-contrôleur, les valeurs précédentes sont modifiées, BLO = 1, BLO = O. L'accès effectué par le contrôleur de protocole par les lignes BL1 et BL1 impose les valeurs BL1 = 1, BL1 = O sur instruction d'écriture transmise par la ligne BUS écriture contrôleur de protocole, ces valeurs étant transmises par les transistors TcdO2 et TCD02 aux grilles des transistors de sortie de cellule Td2 et Tdl lesquels sont rendus non conducteur et conducteur respectivement. En fonction de l'état correspondant des grilles GDO et GsO des transistors TdO et TsO, connectés en cascade, la valeur du signal d'identité HITi pour chaque cellule de rang i est le suivant: Tableau I. GDO GSO HIT1 0 0 1 1 0 1 0 1 1 1 1 0 L'état 1 du signal d'identité HIT, est obtenu pour l'état non conducteur, O, de l'un et/ou l'autre des transis- tors TDO, TsO compte tenu de l'état de précharge. Il en est de même pour toutes les cellules consti- tuant point mémoire et leur cellule de masquage ou point mémoire associé pour i compris entre 0 et n-1. La valeur HITj = 1 est ainsi obtenue dans les conditions précédemment mentionnées dans la description pour tous les points mémoire et points mémoire de masquage d'une ligne de points mémoire, l'existence d'une seule valeur HITi = 0 ayant pour effet d'entraîner la condition HITj = 0 pour l'adresse de rang j correspondante, témoignant d'une comparaison négative. Ainsi, chaque point mémoire de masquage est implanté au voisinage de chaque point mémoire de chaque ligne de points mémoire pour former une ligne commune de points mémoire. Chaque point mémoire est constitué par un point mémoire double port dont la sortie commune est reliée au BUS de lecture identité d'adresses délivrant le signal HITi par l'intermédiaire d'un premier et d'un deuxième transistor connectés en cascade. La sortie commune du point mémoire double port est reliée à la grille de commande du transistor de sortie TdO et la sortie du point mémoire simple port constituant cellule de masquage est reliée à la grille de commande du transistor de sortie TsO. On comprend ainsi que pour une adresse de destina- tion transitant sur le réseau codée sur n bits DO à Dn-1 et pour toute adresse mémorisée codée sur n bits BO à Bn-1, il chaque ligne commune de points mémoire, formée par les points mémoire de masquage associés à chaque point mémoire, délivre un bit d'identité sur le BUS identité entre adresses de destination et adresses mémorisées vérifiant la relation précédemment mentionnée dans la description. Selon un aspect particulièrement avantageux du dispositif contrôleur de protocole d'accès objet de la présente invention, le masquage peut être rendu actif pour toute valeur de bit de masquage Mi = 1 pour tout bit de masquage de rang i appartenant à [O,n-1] ou au contraire pour certaines valeurs du rang des bits de masquage selon un code considéré. Ainsi qu'on l'a en outre représenté en figure 3a, le circuit encodeur de priorité 2 est relié à chaque ligne de bit pour recevoir à partir de celle-ci l'information d'identité HIT] délivrée par le BUS identité, cette informa- tion d'identité étant obtenue lors de l'identité de l'a- dresse transitant sur le réseau et de l'adresse mémorisée masquée. On indique que le circuit encodeur de priorité 2 peut être formé par une table de consultation permettant par transcodage d'engendrer une valeur vectorisée de l'adresse de l'unité périphérique sélectionnée. Dans ce cas, la lecture de l'adresse correspondante est commandée par l'état vrai de toutes les comparaisons des adresses masquées au niveau de chaque point mémoire de masquage de la ligne de points mémoire correspondante. Ainsi, pour une valeur de signal HITJ = 1, l'adresse correspondante transcodée au niveau de l'encodeur prioritaire peut être lue. On indique que les adresses mémorisées dans la table de consultation 2 peuvent être mémorisées selon un ordre de priorité corres- pondant, par exemple, au poids de chacune des adresses mémorisées. On indique bien sûr que les adresses satisfai- sant à la condition HIT] = 1 sont alors délivrées par l'encodeur prioritaire sur un BUS de sortie. Une discrimina- tion fonctionnelle des adresses peut alors être réalisée à partir du poids des adresses précitées par le micro-contrô- leur afin de sélectionner une adresse correspondant à une unité périphérique spécifique. A titre d'exemple non limitatif, on indique que la discrimination fonctionnelle dans le domaine d'application à l'automobile, dans lequel par exemple les unités périphé- riques sont constituées par le système de commande d'anti- blocage ABS, la centrale de commande des feux clignotants ou la commande d'éclairage du tableau de bord par exemple, permet de lever l'ambiguïté d'identité pour les trois adresses précitées. Celle-ci peut être levée par le micro- contrôleur lequel permet de sélectionner par exemple en priorité la commande d'antiblocage pour des raisons de sécurité. A titre d'exemple non limitatif, les différentes adresses peuvent être mémorisées selon le tableau II ci- après, selon l'ordre de prIorité croissante donné à seul titre d'exemple dans le cas d'un véhicule automobile: ? Poids croissant des bits i... masquage 1 O - clignotant arrière gauche 0 1 0 - dignotant arrière droite Priorité O 0 1 - clignotant avant gauche crois- 1 0 0 - clignotant avant droit sante j 1 1 1 - Radio-téléphone 0 1 - Commande injection O O O O O O O O - Commande antiblocage _( ABS Les adresses de poids le plus faible sont par exemple prioritaires, et le masquage peut intervenir sur un nombre déterminé de bits de poids le plus faible pour une ou plusieurs adresses. Le fonctionnement global du dispositif contrôleur objet de la présente invention tel que représenté en figure 2a, 2b, 2c et 3a est illustré par l'organigramme de la figure 3b, lequel permet de définir une étape 100 de chargement de la liste des adresses selon le tableau précédent, suivie d'une étape 101 de chargement des masques, c'est-à-dire du rang i des bits masqués et du rang j des adresses concernées. Les deux étapes sont conduites par le micro-contrôleur, lequel passe ensuite la conduite du processus au contrôleur de protocole. Celui-ci lance une étape 102 de comparaison de l'adresse de destination aux adresses chargées précédemment mentionnées. Sur réponse négative en 103 à cette comparai- son, un bouclage sur l'étape de comparaison précédente est effectué alors que sur réponse positive, une interruption 104 est engendrée et transmise au micro-contrôleur, lequel permet d'effectuer une étape 105 de traitement. Une variante avantageuse du dispositif objet de la présente invention sera décrite en liaison avec les figures 4a et 4b. Ainsi que représenté sur la figure 4a, l'encodeur de priorité 2 est relié à chaque ligne commune de points mémoire délivrant le signal d'identité HITj par l'intermé- diaire d'un circuit 3j d'inhibition conditionnelle. Ce circuit permet, sur instruction de l'unité centrale ou micro-contrôleur, d'autoriser ou d'inhiber la transmission de l'information d'identité d'adresse précitée HITj à l'encodeur prioritaire 2. Ce type de circuit permet de sélectionner l'activation ou la non-activation de l'unité périphérique d'adresse correspondante, en fonction du contexte d'utilisation et finalement du choix de l'utilisa- teur. Par exemple, le conducteur d'un véhicule automobile muni d'un contrôleur de protocole conforme à l'objet de l'invention peut inhiber le fonctionnement du radiotéléphone lorsque, momentanément, il ne souhaite pas être dérangé. Un chronogramme des signaux de commande correspon- dants est donné en figure 4b. Sur la figure 4a, 10 et 11 désignent pour chaque rang i de points mémoire, des cellules de précharge des lignes HIT et de commande d'écriture, par affectation des valeurs BLO, BLO et BL1, BL1, les circuits , 21 et 23 désignent des circuits de retard de type monostable de constante de temps t1 et t2 et le circuit 22 une porte logique de type ET. Sur déclenchement par un signal de commande cd, le circuit 20 délivre un signal de commande de précharge cd-p aux cellules de précharge 10, le circuit 21 après retard de tl, un signal de commande d'écri- ture cd-r aux cellules 11l et le circuit ET 22 un signal de commande de lecture cd-l permettant de délivrer les signaux HITj = O ou HIT3 = 1 sur comparaison négative respectivement positive, ainsi que décrit précédemment dans la description. Le séquencement de ces signaux est représenté en figure 4b avec tl = 3 nanosecondes, t2 = 10 nanosecondes, par exemple. Le circuit 24 est une bascule verrouillable permettant de délivrer et maintenir le résultat après filtrage par l'encodeur de priorité 2, entre deux instants de lecture. Enfin, chaque circuit d'inhibition conditionnelle 3j commandé par un signal de commande issu du micro-contrôleur, signal cd-m-c permet d'autoriser ou non la transmission du signal de comparaison HITj ainsi que mentionné précédemment dans la description. On a ainsi décrit un contrôleur de protocole d'accès par une unité centrale à des unités périphériques particu- lièrement performant, dans la mesure o, compte tenu du processus de masquage des comparaisons bit à bit, une identité d'adresse de destination et d'une pluralité d'adresse mémorisée peut être réalisée bit à bit par adresse mémorisée. Le dispositif contrôleur de protocole d'accès apparaît d'une très grande souplesse d'utilisation en raison du fait que le masquage proprement dit peut être effectué sur la totalité des n bits, nombre sur lequel chaque adresse est codée, ou sur un groupe de ces bits, ce qui permet de définir des adresses de masquage spécifiques pour lesquelles l'ambiguïté résultant de l'identité d'une pluralité d'adres- ses mémorisées, avec l'adresse de destination, peut être levée par l'intermédiaire de l'encodeur prioritaire et du micro-contrôleur. REVENDICATIONS 1. Dispositif contrôleur de protocole d'accès par une unité centrale de traitement à des unités périphériques, munies d'adresses et connectées en réseau, au moyen d'un message d'accès muni d'une adresse de destination, chaque adresse étant codée sur un nombre déterminé de bits, ledit dispositif contrôleur comportant une matrice de lignes de points mémoire, chaque ligne de points mémoire permettant d'effectuer une mémorisation bit à bit, sous forme d'adresse mémorisée, d'une adresse d'une unité périphérique et une comparaison bit à bit au niveau de chaque point mémoire de l'adresse de destination et de l'adresse mémorisée, caracté- risé en ce que ledit dispositif contrôleur comporte en outre, - un point mémoire de masquage associé à chaque point mémoire de chaque ligne de points mémoire et permet- tant de masquer ladite comparaison effectuée au niveau de chaque point mémoire, ce qui permet de détecter l'identité de l'adresse de destination et de l'adresse mémorisée, par adresse mémorisée, pour un état vrai de toutes les comparai- sons masquées au niveau de chaque point mémoire de masquage, ou non masquées, de la ligne de points mémoire correspondan- te, - un circuit encodeur de priorité permettant d'effectuer une discrimination fonctionnelle entre plusieurs identités d'adresse mémorisées avec l'adresse de destina- tion. 2. Dispositif contrôleur selon la revendication 1, caractérisé en ce que le point mémoire de masquage est un point mémoire simple port. 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que chaque point mémoire de masquage est implanté au voisinage de chaque point mémoire de chaque ligne de points mémoire pour former une ligne commune de points mémoire. 4. Dispositif selon la revendication 3, caractérisé en ce que chaque point mémoire est constitué par un point mémoire double port dont la sortie commune est reliée à un BUS de lecture identité d'adresse HITj par l'intermédiaire d'un premier et d'un deuxième transistor connectés en cascade, la sortie commune dudit point mémoire double port étant reliée à la grille de commande du premier transistor et la sortie dudit point mémoire simple port étant reliée à la grille de commande du deuxième transistor. 5. Dispositif selon l'une des revendications précédentes, caractérisé en ce que pour une adresse de destination transitant sur le réseau codée sur n bits Do à Dn-1 et pour toute adresse mémorisée codée sur n bits Bo à Bn-1, chaque ligne commune de point mémoire délivre un bit d'identité entre adresse de destination et adresse mémorisée vérifiant la relation: HIT = [(Do Bo) + Mo].[(D1 B1) + M1]...[(Dn-1 Bn-1) + Mn-1)] o le signe i désigne l'opération NOR exclusif et o Mo à Mn-1 désigne la valeur de chaque bit de masquage mémorisé par chaque point mémoire de masquage associé à chaque point mémoire de la ligne de points mémoire, le masquage étant actif pour Mi = 1,i E [O,n-1]. 6. Dispositif selon l'une des revendications précédentes, caractérisé en ce que ledit circuit encodeur de priorité est relié à chaque ligne commune de points mémoire pour recevoir à partir de celle-ci l'information d'identité de l'adresse transitant sur le réseau et de l'adresse mémorisée. 7. Dispositif selon la revendication 6, caractérisé en ce que ledit circuit encodeur de priorité est formé par une table de consultation permettant par transcodage d'engendrer une valeur vectorisée de l'adresse de l'unité périphérique sélectionnée, la lecture de l'adresse corres- pondante étant commandée par l'état vrai de toutes les comparaisons masquées au niveau de chaque point mémoire de masquage de la ligne commune de points mémoire correspon- dante. 8. Dispositif selon la revendication 7, caractérisé en ce que l'ordre de priorité des dites adresses transcodées dans la table de consultation est déterminé par le poids de chaque adresse mémorisée. 9. Dispositif selon la revendication 6, caractérisé en ce que l'encodeur de priorité est relié à chaque ligne connue de points mémoire par l'intermédiaire d'un circuit d'inhibition conditionnelle permettant, sur instruction de l'unité centrale, d'autoriser ou d'inhiber la transmission de l'information d'identité d'adresse, ce qui permet de sélectionner l'activation ou la non-activation de l'unité périphérique correspondante, en fonction du contexte d'utilisation du dispositif.