Brevet FR2717968A1 — publié le 19950929

La présente invention concerne un codeur exécutant une correction d'erreurs, un décodeur exécutant une correction d'erreurs et un système de transmission de données utilisant des codes de correction d'erreurs. Lors de la transmission d'une information numérique, un code de correction d'erreurs est souvent utilisé; l'un des codes de correction d'erreurs typiques est le code Reed-Solomon (RS). Pour de plus amples détails, on se réf èrera à la théorie du codage et au code RS, qui sont décrits dans "Coding Theory", Hideki Imai, Electronic Information and Communication Meeting, 4-ème édition, 1-er Juin 1992. On va expliquer brièvement ci-après le principe de la théorie du codage. Pour réaliser le codage avec un code RS comportant q éléments et possédant une longueur de code n et k symboles d'informations, on multiplie un polynôme possédant k symboles d'informations mkl,..., ml, m0, qui sont ses coefficients: M (x) = mk_1 xk-1 +... + m1 x + Mo par xn-k, et le résultat de cette opération est divisée par un polynôme générateur G(x) et on obtient le reste. C'est- à-dire que l'on a R (x) = rnkl xn-k-1 +... + r1 x + r0 qui satisfait à M (x) xn-k =Q (x) G (x) + R (x) R (x) est désigné comme étant le polynôme du reste. En outre on obtient le polynôme de code W (x) conformément à: W (x) = M (x) xn-k - R (x) Les coefficients de W (x) sont formés à partir du terme possédant le degré le plus élevé, comme indiqué ci-après: (mk_1,..., m1, mo0, - rn-k-l, _ - r1, - r0) Il apparait k symboles d'informations dans le membre de gauche de la ligne ci-dessus, et (n-k) symboles de contrôle apparaissent dans le membre de droite, ces symboles étant obtenus par multiplication par (-1) des coefficients du polynôme du reste. On va décrire maintenant un codeur classique exécutant une correction d'erreurs en se référant à la figure 11, annexée à la présente demande. Dans ce cas, on utilise comme codes de correction d'erreurs un code RS de correction d'erreurs doubles dans l'espace GF (espace de Galois) (28), qui possède une longueur de code n = 255, un nombre de symboles d'informations k = 251 et la distance minimale d = 5. La figure 11, annexée à la présente demande, est un schéma-bloc montrant le codeur classique exécutant une correction d'erreurs. Sur la figure 11, 101a-101d sont des multiplicateurs de l'espace de Galois, qui multiplient chacun des coefficients du polynôme générateur: G (x) = x4 + g3 x3 + g2 x2 + g1 x + go Les quatre multiplicateurs de l'espace de Galois exécutent respectivement les multiplications suivantes: 501a.- x g3 501b... x g2 501C.. x g 501d... x go 501a-502d désignent des registres à décalage à 8 bits. Des portes OU- EXCLUSIF 503a-503d exécutent des opérations OU-EXCLUSIF bit par bit. Les références 504a, 504b désignent des interrupteurs, la référence 505 désigne une borne d'entrée et la référence 506 désigne une borne de sortie. Ci-après, on va décrire le fonctionnement du codeur exécutant une correction d'erreurs. L'interrupteur 504a est ouvert, le commutateur 504b est raccordé au côté opposé du circuit (le côté supérieur du circuit de la figure 11) et le contenu des registres 502a- 502d est délivré. De cette manière, la borne de sortie 506 transmet les coefficients du polynôme de codes W (x) d'une manière séquentielle à partir du terme de degré le plus élevé. On va maintenant décrire un générateur de syndromes d'un décodeur classique exécutant une correction d'erreur en se référant à la figure 12, annexée à la présente demande. Dans ce cas, le générateur de syndromes reçoit les codes RS transmis par le codeur classique mentionné précédemment, qui exécute une correction d'erreurs. En introduisant la racine ai (i = 0, 1, 2, 3) (a est une racine d'un polynôme primitif) du polynôme générateur G (x) dans le polynôme reçu y (x) = Y254 Xx254 +.. + Yl x + y0 on obtient le syndrome Si = y (ai). La figure 12, annexée à la présente demande, représente un schéma-bloc montrant le générateur classique de syndromes. La référence 601 désigne un registre & décalage à 8 bits. Un multiplicateur dans l'espace de Galois 602 multiplie ai. Une porte OU-EXCLUSIF 603 exécute une opération OU-EXCLUSIF bit par bit. La référence 603 désigne une borne d'entrée et la référence 605 désigne une borne de sortie. On va expliquer ci-après le fonctionnement du générateur de syndromes. Le syndrome Si est calculé au moyen de l'introduction des coefficients des polynômes reçus, de Y254 à y0, du degré le plus élevé au degré le plus faible, et ce d'une manière séquentielle au niveau de la borne d'entrée 604, avec un décalage mot par mot. Une fois que tous les mots reçus ont été introduits, le syndrome Si est délivré par la borne de sortie 605. On va maintenant décrire un circuit dit de Chien-Search classique du décodeur exécutant une correction d'erreurs, en se référant à la figure 13, annexée à la présente demande. La méthode dite de Chien-Search est une méthode permettant d'analyser un emplacement d'erreur en vérifiant si 8 (ai) est O ou non, en introduisant ai (i = 0, 1,..., n-1), qui représente la puissance de a, dans le polynôme d'emplacements d'erreurs et ce avec le code de correction de t erreurs: (z) = zt + t-1 zt-1 +... + 81 Z + 80 Lorsque l'on a 8 (ai) = 0, une erreur apparaît dans le mot reçu Yi du polynôme reçu: y (x) = Y254 x254+... +Y1x + yO Dans ce cas, les codes transmis par le codeur classique indiqué précédemment sont reçus. Le symbole de contrôle est un code de correction d'erreurs doubles, et le polynôme d'emplacements d'erreurs 8 (z) devient: 8 (z) = z2 + 81 z + 80. Les coefficients 81 bo de b (z) sont calculés préalablement à partir de syndromes. Le calcul détaillé de b1, 50 est décrit dans le document mentionné précédemment "Coding Theory", Hideki Imai, Eletronic Information and communication meeting La figure 13 représente un schéma-bloc montrant le circuit Chien-Search classique. Sur cette figure, les multiplicateurs dans le domaine de Galois 701 et 702 exécutent respectivement les multiplications suivantes: 701... x a 702... x a2 Les références 703a et 703b désignent des registres à décalage à 8 bits. Une porte OU-EXCLUSIF 704 exécute une opération OU-EXCLUSIF bit par bit. La référence 705 désigne une borne de sortie. Ci-après on va décrire le fonctionnement du circuitdeChien-Search. Des valeurs initiales b1 et "1" sont positionnées respectivement dans les registres 703a et 703b. Avec le décalage des mots reçus, on vérifie si la somme des signaux de sortie des registres, c'est-à-dire le signal de sortie de la borne de sortie 705, devient égale à ou non. Lorsque le signal de sortie devient 80 dans l'état initial, a0 est la racine de 8 (z), ce qui signifie qu'une erreur apparaît dans le mot reçu Y0. De la même manière, lorsque le signal de sortie devient 80 après i décalage, ai est la racine de b (z), ce qui signifie qu'une erreur apparaît dans le mot reçu Yi. On va expliquer ci-après un autre décodeur classique exécutant une correction d'erreurs, en référence à la figure 14, annexée à la présente demande. Dans ce cas, le décodeur reçoit des codes raccourcis, dans l'espace GF (28), dans lequel la longueur de code n est inférieure à 255; par exemple, un code RS de correction d'erreurs doubles possédant la longueur de code n = 36, le nombre de symboles de formation k = 32 et la distance minimale D = 5. Le décodeur exécutant une correction d'erreurs produit un syndrome et détecte les racines du polynôme d'emplacements d'erreurs 8 (z) en vérifiant les termes à partir du degré le plus élevé au moyen d'un dispositif de circuit Chien- Search. Sur la figure 14, un circuit générateur de syndromes 801 comprend 4 générateurs de syndromes, dont chacun a été décrit précédemment et est représenté sur la figure 12. Le générateur de syndromes 804 produit le syndrome S0, le générateur de syndromes 805 produit le syndrome S1, le générateur de syndromes 806 produit le syndrome S2 et le générateur de syndromes 807 produit le syndrome S3. Un générateur de polynômes d'emplacements d'erreurs 802 calcule les coefficients bo, b1 des polynômes d'emplacements d'erreurs indiqués précédemment, en utilisant les syndromes S0-S3. Un circuit de Chien-Search 803, qui est agencé comme représenté sur la figure 13, positionne les registres aux valeurs %0, à1 mentionnés précédemment et analyse l'emplacement d'erreur. La référence 812 désigne des bornes d'entrée. La référence 813 désigne une borne de sortie. On va expliquer ci-après le fonctionnement du décodeur. Le circuit 801 de production de syndromes produit 4 syndromes S0, S1, S2, S3. En utilisant ces syndromes, le générateur 802 de polynômes d'emplacements d'erreurs calcule les coefficients âl So du polynôme d'emplacements d'erreurs: 8 (z) = z2 + b1z + b0 Ensuite, le circuit Chien-Search 803 exécute une recherche Chien-Search. Les multiplicateurs dans l'espace de Galois 809, 810 exécutent respectivement les multiplications suivantes: 809... x a-1 810... x a-2 ô, est réglé à une valeur initiale dans un registre 808a et "1" est positionné dans un registre 808b. On vérifie si la somme des signaux de sortie des deux registres, c'est-à- dire le signal de sortie délivré par la borne de sortie 813, devient â0 ou non. D'une manière générale, il faut effectuer une recherche de ChienSearch à partir du terme possédant le degré le plus élevé dans le polynôme reçu. Dans cet exemple, le code raccourci est reçu, code dont la longueur est n = 36, et le polynôme reçu devient: y (x) = y35 x35 +... + Yl x + Y0 Par conséquent, tous les coefficients des termes du degré 254 au degré 36 dans le polynôme reçu deviennent "0". C'est pourquoi, il est nécessaire de décaler préalablement de 255 - 36 = 219 fois le mot reçu pour effectuer la recherche de l'emplacement d'erreur à partir du terme de degré 35, le degré le plus élevé dans ce cas. Après le 220-ème décalage, si le signal de sortie délivré par la borne de sortie 813 devient 80, a35 est la racine du polynôme d'emplacement d'erreur b (z), ce qui signifie qu'une erreur apparaît dans le mot reçu y = 35. De la même manière, si le signal de sortie délivré par la borne de sortie 813 devient 50 après le (220+i)-ème décalage, a35-i est la racine du polynôme d'emplacement d'erreur 8 (z), ce qui signifie qu'une erreur apparaît dans le mot reçu Y35-i' Comme cela a été décrit, le codeur classique de correction d'erreur peut exécuter le processus de codage symbole par symbole, et l'on ne peut pas obtenir un fonc- tionnement à grande vitesse. Le circuit de Chien-Search du décodeur classique exécutant une correction d'erreurs doit exécuter le processus de recherche symbole par symbole, et on ne peut pas obtenir un fonctionnement à grande vitesse. Un autre décodeur classique exécutant une correction d'erreurs requiert, avant le décalage conformément à la longueur raccourcie du code, pour obtenir la racine du polynôme d'emplacements d'erreurs b(z) du code cyclique raccourci dans l'espace GF, qui possède la longueur de code n, en recherchant à partir du terme de degré maximum au moyen d'une recherche Chien-Search. En outre, le décalage antérieur requiert une longue durée. La présente invention est destinée à résoudre les problèmes mentionnés précédemment. Le but principal de la présente invention est de fournir un codeur exécutant une correction d'erreur à grande vitesse et qui code simultanément et en parallèle une pluralité des symboles d'informations. Un autre but de l'invention est de fournir un décodeur exécutant une correction d'erreur, qui comporte un circuit de production de syndromes à grande vitesse, qui produit simultanément et en parallèle une pluralité de syndromes à partir d'une pluralité de mots reçus. Un autre but de l'invention est de fournir un décodeur exécutant une correction d'erreurs, qui contient un circuit Chien-Search fonctionnant à grande vitesse, qui contrôle simultanément une pluralité de mots reçus, au moyen d'une recherche de Chien-Search. Un autre but de l'invention est de fournir un décodeur exécutant une correction d'erreurs, qui peut effectuer une recherche Chien-Search à grande vitesse. Il effectue cette recherche en recherchant le polynôme d'em- placements d'erreurs b (z) du code cyclique raccourci dans l'espace GF, qui possède la longueur de code n, à partir du terme de degré maximum au moyen d'une recherche Chien- Search. Conformément à une forme de réalisation de la présente invention, un code exécutant une correction d'erreur pour le codage de symboles d'informations est caractérisé en ce qu'il comporte (A) une pluralité de registres à décalage possédant une pluralité d'étages en un nombre égal au nombre de symboles de contrôle, pour produire des symboles de contrôle au moyen d'un nombre minimum de décalages; et (B) une pluralité d'additionneurs dans l'espace de Galois et de multiplicateurs dans l'espace de Galois. pour former une logique de production de symboles de contrôle de sorte que les mêmes symboles de contrôle sont produits par le nombre minimum de décalages utilisant une pluralité d'entrées de symboles d'informations simultané- ment et des sorties des registres à décalage, et servant à envoyer des signaux de sortie de la logique de production de symboles de contrôle aux registres à décalage. Conformément à une autre forme de réalisation de l'invention, un décodeur exécutant une correction d'erreurs et servant à décoder des symboles de codes est caractérisé en ce qu'il comporte une pluralité de générateurs de syndromes comprenant plusieurs multiplicateurs dans l'espace de Galois, et comprenant plusieurs additionneurs dans l'espace de Galois, pour la production de syndromes de mots reçus moyennant l'utilisation de plusieurs mots reçus avec un nombre minimum de décalages; un générateur de polynômes d'emplacements d'erreurs pour calculer des coefficients de polynômes d'emplacements d'erreurs moyennant l'utilisation des syndromes; et un circuit de Chien-Search pour analyser des emplacements d'erreurs en utilisant les syndromes. Un décodeur exécutant une correction d'erreurs servant à décoder des symboles de codes conformément à une autre forme de réalisation de l'invention est caractérisé en ce qu'il comprend: un générateur de syndromes pour produire les syndromes de mots reçus; un générateur de polynômes d'emplacements d'erreurs pour calculer des coefficients de polynômes d'emplacements d'erreurs en utilisant les syndromes; et un circuitde Chien-Search constitué par plusieurs multiplicateurs dans l'espace de Galois et constitué par plusieurs additionneurs dans l'espace de Galois, pour analyser une pluralité d'emplacements d'erreurs à un instant donné, avec un nombre minimum de décalages moyennant l'utilisation de coefficients de polynômes d'emplacements d'erreurs. Un décodeur exécutant une correction d'erreurs pour le décodage de symboles de codes conformément & une autre forme de réalisation de l'invention est caractérisé en ce qu'il comprend: (A) une pluralité de générateurs de syndromes pour produire des syndromes d'un mot reçu; (B) une pluralité de multiplicateurs dans l'espace de Galois pour multiplier des éléments de l'espace de Galois, devant être décalé, par le syndrome et pour produire des syndromes décalés de telle sorte que des coefficients ayant des degrés inférieurs sont tous nuls; (C) un générateur de polynômes d'emplacements d'erreurs pour calculer des coefficients de polynômes d'emplacements d'erreurs moyennant l'utilisation des syndromes décalés; et (D) un circuit Chien-Search pour analyser les emplacements d'erreurs moyennant l'utilisation des coefficients de polynômes d'emplacements d'erreurs. D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci- après prise en référence aux dessins annexés, sur lesquels: - la figure 1 représente un système de transmis- sion utilisant un codeur exécutant une correction d'erreurs et un décodeur exécutant une correction d'erreurs, confor- mément à l'invention; - la figure 2 représente un système d'enregistre- ment utilisant un codeur exécutant une correction d'erreurs et un décodeur exécutant une correction d'erreurs conformé- ment à l'invention; - la figure 3 est un schéma-bloc montrant la configuration d'un codeur exécutant une correction d'erreurs conformément à une forme de réalisation de l'in- vention; - la figure 4 représente un schéma-bloc montrant une configuration d'un codeur exécutant une correction d'erreurs conformément à une seconde forme de réalisation de l'invention; - la figure 5 est un schéma-bloc montrant la configuration d'un circuit générateur de syndromes d'un décodeur exécutant une correction d'erreurs conformément à une troisième forme de réalisation de l'invention; - la figure 6 est un schéma-bloc montrant la configuration d'un circuit générateur de syndromes d'un décodeur exécutant une correction d'erreurs conformément à une quatrième forme de réalisation de l'invention; - la figure 7 est un schéma-bloc montrant la configuration d'un circuit Chien-Search d'un décodeur exécutant une correction d'erreurs conformément à une cinquième forme de réalisation de l'invention; 1l - la figure 8 est un schéma-bloc montrant la configuration d'un circuit Chien-Search d'un décodeur exécutant une correction d'erreurs conformément à une sixième forme de réalisation de l'invention; - la figure 9 est un schéma-bloc montrant la configuration d'un décodeur exécutant une correction d'erreurs conformément à une septième forme de réalisation de l'invention; - la figure 10(a) est un organigramme représentant un système classique de décodage exécutant une correction d'erreurs; - la figure 10(b) est un organigramme montrant un système de décodage exécutant une correction d'erreurs conformément à une dixième forme de réalisation de l'in- vention; - la figure 11, dont il a déjà été fait mention, est un schémabloc montrant la configuration d'un codeur classique exécutant une correction d'erreurs; - la figure 12, dont il a déjà été fait mention, est un schéma-bloc montrant la configuration d'un circuit classique de production de syndromes; - la figure 13, dont il a déjà été fait mention, est un schéma-bloc montrant la configuration d'un circuit Chien-Search classique; et - la figure 14, dont il a déjà été fait mention, représente un schéma-bloc montrant la configuration d'un décodeur classique exécutant une correction d'erreurs. Forme de réalisation 1 La figure 1 représente un exemple d'une configuration de système utilisant un codeur exécutant une correction d'erreurs et d'un décodeur exécutant une correction d'erreurs conformément à la présente invention. La figure 1 représente un système de communication dans son ensemble. La référence 10 désigne un émetteur et la référence 1 une source d'informations pour la transmission. Un convertisseur 2 reçoit l'information provenant de la source d'informations 1 et la convertit en un signal électrique. Un codeur 3 code les signaux d'entrée. La référence 4 désigne un modulateur (une interface de trans- mission). Par l'intermédiaire de l'émetteur 10, l'informa- tion est modulée et envoyée à un canal 5. Que l'information soit transmise d'une manière câblée ou non, elle est perturbée par un bruit présent dans le canal 5. Le signal d'information perturbé est reçu dans un récepteur 11. L'information reçue est démodulée en une forme d'onde originale par un démodulateur 6 (une interface de réception) du récepteur 11 et est décodée par un décodeur 7. L'information décodée est convertie en un signal de réception désiré et est reçue par un utilisateur 9. La figure 2 montre un autre exemple d'une configuration du système pour l'enregistrement et la lecture dans un enregistreur audio, et analogue. Sur la figure 2, la référence 21 désigne une source d'informations (source acoustique). Un enregistreur audio 30 reçoit l'information et la convertit en un signal électrique et au moyen d'un convertisseur 22 (un microphone). Le signal reçu est codé par un codeur 23, est modulé par un modulateur 24 (une interface d'enregistrement) et est enregistré par un système d'enregistrement 25, par exemple un enregistreur à bande. Le signal n'est pas perturbé par un bruit lorsqu'il est enregistré ou lu dans le système d'enregistrement 25. Dans un lecteur 31, le signal est reçu en provenance de la bande, le signal enregistré est démodulé par un démodulateur 26 et est décodé sous la forme d'un signal électrique original par un décodeur 27. Le signal décodé est reçu par un utilisateur 29 sous la forme d'un son par l'intermédiaire d'un circuit de lecture 28, par exemple un haut- parleur. Un codeur exécutant une correction d'erreurs et un décodeur exécutant une correction d'erreurs conformément à la présente invention peuvent être appliqués au codeur 2, , 23 et au décodeur 7, 27 dans les systèmes représentés sur les figures 1 et 2. Le codeur exécutant une correction d'erreurs et le décodeur exécutant une correction d'erreurs peuvent être agencés sous la forme d'un matériel à usage spécial et peuvent être également agencés sous la forme d'un logiciel exécuté par un processeur à usage général. D'une manière ou d'une autre, l'information décodée par l'émetteur est décodée par le récepteur afin d'éviter toute perturbation, qui être produite par le canal ou le système d'enregistre- ment. L'invention réduit le traitement pour le codage et le décodage. On va indiquer ci-après certaines applications concrètes en tant que forme de réalisation de l'invention. On va expliquer ci-après, en référence à la figure 3, en tant que première forme de réalisation de l'invention, un codeur exécutant une correction d'erreurs pour une pluralité de signaux d'entrée en parallèle. On va maintenant expliquer le codage. Par exemple, l'information est codée moyennant l'utilisation d'un code RS de correction d'erreurs doubles possédant la longueur de code n = 255, le nombre des symboles d'informa- tions k = 251 et la distance minimale d = 5, dans l'espace GF (28). Dans le cas de RS, 8 bits forment un symbole. Un polynôme générateur G (x) = x4 + g3 x3 + g2 x2 + g1 x + go est supposé posséder les racines 1, a, a2, a3 (a est une racine d'un polynôme formant primitive). Dans cette forme de réalisation, deux symboles d'informations sont introduits simultanément dans le codeur et les deux symboles sont codés en parallèle. L'application de cette forme de réalisation n'est pas limitée au codage en parallèle de deux symboles d'informations d'entrée. On peut coder en parallèle plus de deux symboles d'informa- tions d'entrée. La figure 3 représente un schéma-bloc montrant le code exécutant une correction d'erreurs de cette forme de réalisation. Sur la figure, les chiffres de référence 101a- loid désignent des registres à décalage & 8 bits. Les multiplicateurs de l'espace de Galois 102a-102p exécutent les multiplications suivantes: 1028... x ( g32 + g2) 102b* x ( g3 g2 + gl) 102C. X ( g3 gl + gO) 102d...x ( g3 go) 102e... X g3 102f.. .x go 102g...x gl 102...x g2 102f...x( g32 + g2) 102j.. x g3 102k...X ( g3 g2 + gl) 1021...x g2 102... ( g3 gl + gO) 1021.. x g1 1020... ( g3 go) 102p...x go Des portes OU-EXCLUSIF 103a-103m exécutent des opérations OU-EXCLUSIF. Les références 104a et 104b dési- gnent les bornes d'entrée et les références 105a-105d dési- gnent des bornes de sortie. On va maintenant expliquer le fonctionnement. Parmi les symboles d'informations reçus m250,..., m0, les symboles qui possèdent des indices formés de nombres pairs sont envoyés séquentiellement à la borne d'entrée 104a, à partir de m250, m248..., et les symboles, qui comportent des indices formés de nombres impairs, sont envoyés séquentiellement à la borne d'entrée 104b à partir de m249, m247... A partir du calcul avec un décalage, ce codeur peut fournir le résultat qui est égal au résultat calculé au moyen du codeur classique exécutant une correction d'erreurs (représenté sur la figure 11) avec deux décalages. En d'autres termes, le codeur selon la présente invention est agencé de telle sorte qu'un décalage correspond à deux décalages exécutés par le décodeur classique. Par exemple, lorsque "A", "B", "C", "D" sont mémorisés dans les registres 101a, 101b, 101c, 101d, le symbole d'information mi est envoyé à la borne d'entrée 104a et le symbole d'information mj est envoyé à la borne d'entrée 104b. Les contenus des registres deviennent comme indiqué ci-après, à la suite d'un décalage: lots *-- ( g32 * g2) A * g3 B * C * ( g32 + g2) mj + g3 ai 101b..( g3 g2 + gl) A + g2 B + D + ( g3 g2 + gl) * + g2 mi loic...( g3 gil + go) Agl B + ( g3 gl + go)m + gl mi 1014d ( g3 go) A g0 B + ( C go) E+ C MI En effet, le schéma-bloc est agencé de manière à produire les résultats ci-dessus, au moyen d'un décalage. Ci-après, on va décrire la procédure de codage. Tout d'abord, le symbole d'information m250 est envoyé à la borne d'entrée 104a et tous les zéros sont envoyés à la borne d'entrée 104b. Les valeurs initiales des registres 101a-101d sont tous positionnées sur des zéros. Les symboles d'informations sont décalés une fois, sont multi- pliés par la constante de l'espace de Galois et sont combinés selon la combinaison OU-EXCLUSIF. Les résultats des opérations sont mémorisées dans les registres 101a- 101d. Ensuite, le symbole d'information m248 est envoyé à la borne d'entrée 104a, le symbole d'information m249 est envoyé simultanément à la borne d'entrée 104b et le calcul est exécuté comme décrit précédemment. Les mêmes opérations sont répétées pour introduire le symbole d'information m et le symbole d'information mo. Une fois que toutes les opérations sont terminées, les signaux de sortie des bornes de sortie 105a 105b, 105c, 105d deviennent respectivement les symboles de contrôle r3, r2, r1, r0. On va discuter de l'aspect concernant la vitesse de fonctionnement et l'échelle du circuit du codeur. Le plus long trajet dans ce codeur passe par un multiplicateur dans l'espace de Galois et trois portes OU-EXCLUSIF, qui est plus long, d'une porte OU-EXCLUSIF, que dans le codeur classique. Cependant, le codeur selon l'invention code 2 symboles en parallèle, de sorte que l'on peut obtenir un fonctionnement à grande vitesse amélioré presque du double. Le codeur selon l'invention requiert deux fois plus de multiplicateurs dans l'espace de Galois,que le codeur classique. D'autre part, le nombre des registres est le même. La taille du circuit du codeur selon l'invention, en tant que dispositif d'ensemble, est moins du double. Dans cette forme de réalisation, un code RS de correction d'erreurs doubles, dont la longueur est n = 255, le nombre de symboles d'informations est k = 251 et la distance minimale d = 5, dans l'espace GF (28), est utilisé pour le codage. L'information peut être codée moyennant l'utilisation de codes raccourcis, dont la longueur n est inférieure à 255 et n est un nombre impair, de la même manière que cela a été décrit précédemment. Dans cette forme de réalisation, le codage est exécuté en utilisant uncode RS de correction d'erreurs, dont la longueur est n = 255, le nombre de symboles d'informations est k = 251 et la distance minimale est d = 5, dans l'espace GF (28). Comme autre exemple, on peut utiliser pour le codage des codes raccourcis, dont la longueur de code n est inférieure à 255 et n est un nombre pair. Dans ce cas, parmi les symboles d'informations reçus, les symboles, qui comportent des indices formés de nombres pairs sont envoyés à la borne d'entrée 104b, et des symboles, qui possèdent des indices formés de nombres impairs, sont envoyés à la borne d'entrée 104a. Aucun zéro n'est envoyé à la borne d'entrée 104b dans le premier étage. Un autre circuit de codage peut être aisément agencé moyennant l'utilisation de codes ayant une distance minimale différente et un nombre différent de symboles de contrôle, bien que le nombre de registres à décalage devienne différent en raison de l'utilisation d'un polynôme générateur différent. Dans cette forme de réalisation, le codeur exécutant une correction d'erreurs utilise un code RS de correction d'erreurs, dont la longueur de code est n = 255, le nombre des symboles d'informations est k = 251 et la distance minimale est d = 5, dans l'espace GF (28). Un autre codeur exécutant une correction d'erreurs peut être agencé de la même manière moyennant l'utilisation d'un autre code cyclique, par exemple d'un code BCH présentant un nombre différent de bits. Dans la forme de réalisation mentionnée précédem- ment, deux symboles d'informations sont codés en parallèle. Lorsque n symboles d'informations sont codés en parallèle, le codeur est agencé de manière à produire le résultat qui est égal au résultat fourni par le codeur classique, avec n fois le nombre de décalages. Ci- après on va indiquer un exemple dans lequel quatre symboles d'informations sont codés en parallèle. Dans le cas o des symboles d'informa- tions mi, mj, mk, m1 (le nombre de degrés de chaque terme du polynôme de codage est fixé de telle sorte que l'on a mi > mj > mk > ml) sont codés simultanément, les contenus des différents registres deviennent ceux indiqués ci-après, à la suite d'un décalage: lola...( g34 + 3 g32 g2 + 2 g3 gl + g22 + gG)2 '+ go) A ( g3 + g3 g2 + g3 g2 + gl) B + ( g32 + g2) C + g3 D + ( g34 + 3 g32 g2 2 g3 gl + g22 + go) ml + ( g33 * g32 g2 G g3 g2 + gl) mj ( g32 + g2) ak + g3 ml iOlb... ( g33 g2 + g32 gl 2g3 g22 G g3 go 2 g2 gl) A + ( g32 g2 + g3 gl +1 g2 + g) B + ( g3 g2 gl) C + g2 D + ( g33 g2 g32 g1 G 2 g3 g22 + g3 go : 2 g2 g) m* + ( g3 g2 G g3 gl + g22 + g6) > ( g3 g2 ' gl)k * g2 ml lOlc... ( g33 g g32 gO + 2 g3 g2g + g2 go + gl2) A + ( g32 gl ' g3 go G 2 g1) B + ( g3 gl + go) C + gl D ( g3. 3 g G+ g32 go G 2 g3 g2 g + g2 go0 gl2) i 305 ' ( g) I (9g3 g1 G go) ak G d'entrée en parallèle. La figure 4 représente un exemple d'un circuit de codage en parallèle à 8 bits pour un code BCH de correction d'erreurs à 2 bits, pour lequel la longueur de code est n = 15, la longueur d'informations est k = 7 et le polynôme générateur est G(x) = X8 + X7 + X8 + X + 1. Sur la figure, les références llla-lllh désignent des registres & décalage à 1 bit, la référence 113a désigne une porte OU-EXCLUSIF pour l'exécution d'une opération OU-EXCLUSIF sur 1 bit, et les références 114a-114h désignent des bornes d'entrée. Un bit de contrôle du signal de sortie est obtenu à partir des sorties des registres à décalage llla-lllh. Ce circuit de codage interrompt le codage avec le double de noms de signaux d'entrée pour calculer un bit de contrôle avec 8 bits étant donné que la longueur du code BCH est de 15 bits au maximum. "0" est positionné en tant que bit LSB de poids minimum pour le premier signal d'entrée. Le circuit de codage de cette forme de réalisation permet alors de calculer le bit de contrôle avec seulement deux signaux d'entrée, bien que la taille du circuit soit accrue, tandis que le circuit classique de codage requiert 15 signaux d'entrée. Forme de réalisation 3 En référence à la figure 5, on va expliquer un décodeur exécutant une correction d'erreurs conformément à une autre forme de réalisation de l'invention, dans laquelle des syndromes sont produits en utilisant une pluralité de mots reçus, introduits en parallèle. Dans cette forme de réalisation, un générateur de syndromes du décodeur reçoit les symboles d'informations codés par le système de codage de la forme de réalisation 1. De même, dans cette forme de réalisation, deux symboles d'informations sont envoyés au décodeur et sont décodés en parallèle. Plus de deux symboles d'informations peuvent être décodés en parallèle par le décodeur exécutant une correction d'erreurs, correspondant à une autre forme de réalisation. La figure 5 représente un schéma-bloc montrant le générateur de syndromes du décodeur exécutant une correction d'erreurs conformément à cette forme de réalisa- tion. Sur cette figure, des multiplicateurs dans l'espace de Galois 201 et 202 exécutent les multiplications suivantes: 201... x a1 202... x a2i La référence 203 désigne un registre à décalage à 8 bits. Des portes OU-EXCLUSIF 204a, 204b exécutent des opérations OU- EXCLUSIF bit par bit. Les références 205a et 205b désignent des bornes d'entrée et la référence 206 désigne une borne de sortie. On va expliquer ci-après le fonctionnement du générateur de syndromes. Dans le mot reçu constitué de 255 symboles, y = (Y254,..., Y1, Y0) symboles, qui comportent des indices formés de nombres pairs, sont envoyés à la borne d'entrée 205a, tandis que des symboles, dont les indices sont constitués par des nombres impairs, sont envoyés à la borne d'entrée 205b. Avec un seul décalage, le générateur de syndromes selon l'invention permet d'obtenir le résultat qui est égal au résultat obtenu au moyen du générateur de syndromes classique (représenté sur la figure 12) avec deux décalages. Le syndrome Si est calculé comme suit: les valeurs initiales des registres 203 sont toutes positionnées sur des zéros. Y254 est envoyé à la borne d'entrée 205a et zéro est envoyé à la borne d'entrée 205b. Les résultats obtenus à partir d'un décalage sont mémorisés dans le registre 203. Ensuite, Y252 est envoyé à la borne d'entrée 205a et Y253 est envoyé à la borne d'entrée 205b. Le résultat obtenu à partir d'un décalage est mémorisé dans le registre 203 de la même manière que décrit précédemment. On répète la même opération en introduisant Y1 et y0. Une fois que toutes les opérations sont terminées, le syndrome Si est délivré par la borne de sortie 206. D'une manière générale, le nombre de générateurs de syndromes est égal au nombre de symboles de contrôle. On va discuter ci-après de l'aspect concernant la vitesse de fonctionnement et de la taille de circuits des générateurs de syndromes. Le trajet le plus long du générateur de syndromes passe par un multiplicateur dans le champ de Galois et par deux portes OU-EXCLUSIF, trajet qui est plus long d'une porte OU-EXCLUSIF que dans le généra- teur de syndromes classique. Mais le générateur de syndro- mes selon la présente invention peut produire des syndromes à une vitesse presque égale au double de celle du généra- teur de syndromes classique, au moyen du traitement de deux symboles simultanément en parallèle. En ce qui concerne la taille du circuit, le générateur de syndromes selon l'invention requiert deux fois plus de multiplicateurs dans l'espace de Galois que le générateur classique, et le nombre des registres à décalage est le même que dans le générateur classique. Pour le dispositif dans son ensemble, la taille du circuit du générateur de syndromes est égale à moins du double de celle du générateur classique. Dans cette forme de réalisation, on utilise le code raccourci possédant une longueur n = 255. Le syndrome Si peut être calculé à partir du code raccourci, dont la longueur n est inférieure à 255 et est également un nombre impair, de la même manière. Plus la réduction du nombre des symboles de contrôle est importante, plus la réduction du nombre des générateurs de syndromes est importante. Pour un autre exemple, on utilise le code raccourci, dont la longueur est inférieure à 255 et est également un nombre pair. Les symboles d'informations, qui comportent des indices constitués de nombres pairs, sont envoyés à la borne d'entrée 256b et les symboles d'informa- tions, dont les indices sont formés de nombres impairs, sont envoyés à la borne d'entrée 256a. Dans ce cas, tous les zéros ne sont pas envoyés à la borne d'entrée 256a dans le premier étage. Dans cette forme de réalisation, des symboles de codes sont décodés au moyen de l'utilisation d'un code RS exécutant une correction d'erreurs, dont la longueur est n = 255, le nombre des symboles d'informations est k = 251 et la distance minimale est D = 5, dans l'espace GF (28). Un autre décodeur exécutant une correction d'erreurs, dans lequel le générateur de syndromes produit un syndrome en utilisant un autre type de code cyclique, par exemple un code VCH ayant un nombre différent de bits, peut être agencé de la même manière. Plus la réduction du nombre des symboles de contrôle est élevée, plus la réduction du nombre de générateurs de syndromes est élevée. Deux symboles reçus sont traités en parallèle dans cette forme de réalisation. Dans le cas de n symboles d'informations qui sont traités en parallèle, un générateur de syndromes est agencé de manière à produire le résultat, qui est égal au résultat produit par le générateur de syndromes du décodeur classique avec n décalage. Ci-après on va décrire le traitement de quatre symboles en parallèle, à titre d'exemple. Les syndromes sont produits en parallèle à partir de quatre syndromes reçus Yi, Yj, Yk' Y, (le nombre de degrés est Yi avec un décalage. Forme de réalisation 4 Dans un autre exemple du décodeur exécutant une correction d'erreurs, le décodeur comprend un générateur de syndromes qui produit un syndrome à partir d'une pluralité de codes introduits en parallèle. La figure 6 représente un générateur de syndromes pour une entrée en parallèle à 8 bits, qui correspond au circuit de codage BCH de la forme de réalisation 2, représentée sur la figure 4. Dans ce cas, la longueur de code et le polynôme du générateur sont les mêmes que dans la forme de réalisation 2. Sur la figure 6, les références 211a-211d et 212a-212d désignent des registres à décalage à 1 bit. La référence 214a désigne une porte OU-EXCLUSIF et les références 215a-215h désignent des bornes d'entrée. Dans ce circuit, le syndrome S1 à 4 bits est calculé au moyen des quatre registres à décalage 211a-211d, et le syndrome S3 à 4 bits est calculé au moyen des quatre registres à décalage 212a-212d, à partir d'une entrée parallèle à 8 bits. Forme de réalisation 5 On va expliquer une autre forme de réalisation, dans laquelle un décodeur exécutant une correction d'erreurs effectue une recherche de Chien-Search pour l'obten- tion en parallèle d'une pluralité de racines des polynômes d'emplacements d'erreurs, en référence à la figure 7. Dans cette forme de réalisation, des erreurs doubles sont supposées apparaître dans le mot, qui est codé par le codeur de la forme de réalisation 1 et est reçu dans le circuit Chien-Search. Les coefficients a1, aO du polynôme d'emplacements d'erreurs a (z) = z2 + a1 z + Go sont calculés au préalable à partir des syndromes. Deux symboles ai et ai+1 (i = 0, 2, 4,..., 252) sont vérifiés simultanément comme étant des racines de a (z) dans cette forme de réalisation. On peut contrôler simultanément plus de deux symboles. La figure 7 représente le schéma-bloc du circuit Chien-Search du décodeur exécutant une correction d'erreurs. Des multiplicateurs dans l'espace de Galois 301, 302a, 302b et 303 exécutent respectivement les multiplica- tions suivantes: 301... x a 302a, 302b... x a2 303... x a4 Les références 304a et 304b désignent des registres à décalage à 8 bits, les références 305a et 305b désignent une porte OU-EXCLUSIF pour l'exécution d'opéra- tions OU-EXCLUSIF, et les références 306a et 306b sont des bornes de sortie. On va expliquer ci-après le fonctionnement du décodeur exécutant une correction d'erreurs selon la présente invention. Les valeurs initiales aI et "1" sont introduites respectivement dans les registres 304a et 304b. Les signaux de sortie provenant des bornes de sortie 306a et 306b sont vérifiés pour déterminer si ils sont GO ou non. Lorsque le signal de sortie de la borne de sortie 306a et a0, a0 est la racine de o (z), ce qui signifie qu'une erreur apparaît dans le symbole reçu Yo. Lorsque la borne de sortie 306b délivre o0, a1 est la racine de o (z), ce qui signifie qu'une erreur est présente dans le symbole reçu Yl'. Les données sont décalées une fois, les signaux de sortie provenant des bornes de sortie 306a et 306b sont vérifiés pour déterminer s'ils sont égaux à 0O ou non. Lorsque le signal de sortie de la borne de sortie 306a est 00, a2 est la racine de o (z), ce qui signifie qu'une erreur est présente dans le symbole reçu Y2. Lorsque la borne de sortie 306b délivre o0, a3 est la racine de o (z), ce qui signifie qu'une erreur apparaît dans le symbole reçu y3. Les étapes indiquées précédemment sont répétées jusqu'à a254 et on obtient deux racines des polynômes a (z). Ci-après on va discuter de la vitesse de fonc- tionnement et de la taille du circuit du décodeur. Le trajet le plus long du décodeur passe par le multiplicateur dans l'espace de Galois, qui est presque le même que dans le circuit deChien-Search classique. C'est pourquoi, le décodeur de cette forme de réalisation peut effectuer un traitement à une vitesse presque égale au double de celle du décodeur classique, grâce au traitement de deux symboles en parallèle. En ce qui concerne l'aspect concernant la taille du circuit, le décodeur de cette forme de réalisation requiert deux fois plus de multiplicateurs dans l'espace de Galois que de décodeurs classiques, et le nombre de registres à décalage est le même que dans le décodeur classique. Du point de vue de l'ensemble du circuit, la taille du circuit est plus que doublée. Le cas d'erreurs doubles a été expliqué précédemment. Le décodeur exécutant une correction d'erreurs pour une erreur simple peut être également agencé conformément à la forme de réalisation. Dans cette forme de réalisation, les symboles de codes sont décodés moyennant l'utilisation d'un code RS de correction d'erreurs, dont la longueur est n = 255, le nom- bre de symboles d'informations est k = 251 et la distance minimale est d = 5, dans l'espace GF (28). Un décodeur exécutant une correction d'erreurs, qui produit un syndrome à partir d'un autre type de codes, peut être réalisé. Deux symboles reçus sont traités en parallèle pour l'obtention de la racine du polynôme d'emplacements d'erreurs dans cette forme de réalisation. Lors du traitement de n symboles d'informations en parallèle, il est souhaitable un multiplicateur dans l'espace de Galois soit agencé de manière à fournir le résultat qui est égal au résultat fourni par le circuit Chien-Search du décodeur classique, avec n décalages. Forme de réalisation 6 Dans la forme de réalisation 5, le décodeur exécutant une correction d'erreurs comporte le circuit de Chien-Search, qui recherche simultanément deux symboles, c'est-à-dire qui recherche un emplacement d'erreur pendant une durée égale approximativement à la moitié du temps de traitement pour le code comportant 8 bits, constituant un symbole. Dans cette forme de réalisation, on va décrire un autre circuit de Chien-Search, qui recherche 8 symboles simultanément pour le code possédant la longueur de code n = 15 et 4 bits constituant un symbole. La figure 8 représente le circuit de Chien- Search conforme à la forme de réalisation 6. Sur la figure, les références 314a et 314b sont les registres servant à positionner les valeurs initiales. Les références 315a-315h désignent des portes OU-EXCLUSIF servant à exécuter des opérations OU-EXCLUSIF avec 4 bits, et les références 316a-316h sont des bornes de sortie en parallèle. Les références 321, 322a, 323b, 323, 324a, 324b, 325, 326a, 326b, 327, 328a, 328b, 329, 330, 331 et 332 sont des multiplicateurs dans le champ Galois à 4 bits. Le fonctionnement de ce circuit de Chien- Search est le même que celui de la forme de réalisation 5. En effet a et "1" sont envoyés respectivement aux registres 314a et 314b, et une vérification est faite pour savoir si chacun des signaux de sortie délivrés par les bornes de sortie 307a-307h est o0 ou non. Les racines de 8 symboles peuvent être obtenues simultanément au moyen du circuit agencé comme représenté sur la figure 8, de sorte que l'emplace- ment d'erreur peut être recherché en huit fois moins de temps que dans le circuit Chien-Search classique. Forme de réalisation 7 On va expliquer ci-après une autre forme de réalisation, dans laquelle un décodeur exécutant une correction d'erreurs convertit des syndromes en multipliant les éléments de l'espace GF correspondant précédemment à la longueur raccourcie du cadre raccourci. Dans cette forme de réalisation, on utilise le code RS raccourci pour la correction d'erreurs doubles, dont la longueur est n = 36, le nombre de symboles d'infor- mations k = 32 et la distance minimale d = 5. Dans ce cas, le décodeur reçoit le code, dont les symboles d'informa- tions sont affectés aux coefficients des termes allant du degré 35 au degré 4 du polynôme de code w (x). Les symboles de contrôle sont affectés aux coefficients des termes allant du degré 3 au degré 0 de w (x). Les coefficients des autres termes sont tous des zéros. Le mot reçu est supposé comporter des erreurs doubles. La figure 9 représente un schéma-bloc du décodeur exécutant une correction d'erreurs de cette forme de réa- lisation. Comme représenté sur la figure 9, un circuit 401 de production de syndromes comprend quatre générateurs de syndromes, qui sont identiques au générateur de syndromes représenté sur la figure 12. Le générateur de syndromes 405 produit le syndrome S0, le générateur de syndromes 406 produit le syndrome S1, le générateur de syndromes 407 produit le syndrome S2 et le générateur de syndromes 408 produit le syndrome S3. Cette forme de réalisation est caractérisée par le circuit multiplicateur dans l'espace de Galois 402, dans lequel les multiplicateurs de Galois exécutent respective- ment les multiplications suivantes: 409 x a219 410 x a219*2 411 x a219*3 Un générateur 403 de polynômes d'emplacements d'erreurs produit des coefficients a0, a1 des polynômes d'emplacements d'erreurs mentionnés précédemment. Un circuit de Chien-Search 404 est agencé de la même manière que le circuit Chien- Search classique 803 représenté sur la figure 14. La référence 416 désigne une borne d'entrée et la référence 417 désigne une borne de sortie. On va maintenant expliquer le fonctionnement. Les coefficients y35... y0 des symboles reçus sont envoyés séquentiellement à la borne d'entrée 416 à partir du terme de degré 35 des polynômes reçus. Ensuite, les coefficients sont envoyés au circuit 401 de production de syndromes pour le calcul de quatre syndromes S0, S1, S2, S3' Les quatre syndromes sont envoyés au circuit multiplicateur dans l'espace de Galois 402 afin d'être multipliés conformément à ce qui suit: syndrome S1 x a219 syndrome S2 x "219*2 syndrome S3 x a219*3 Rien n'est multiplié par le syndrome S0 à cet instant. Les résultats du calcul pour la production d'un nouveau syndrome, dans lequel les symboles d'informations sont affectés aux coefficients des termes des degrés supérieurs des polynômes de codes w (x), c'est- à-dire allant des termes du degré 254 au degré 223. Les symboles de contrôle sont affectés aux coefficients des termes allant du degré 222 ou degré 219 de w (x), et les coefficients des autres termes sont tous des zéros. En effet, les coefficients provenant des termes ayant des degrés inférieurs sont décalés vers les coefficients provenant des termes du degré maximum. De cette manière, on peut exécuter la recherche Chien-Search à partir des coefficients correspondant aux termes de degré 35. * A partir des nouveaux syndromes, on calcule les coefficients a,, GO des polynômes d'emplacements d'erreurs o (z) = z2 + o1 z + go dans un générateur 403 de polynômes d'emplacements d'erreurs. Ensuite on exécute la recherche deChien-Search pour obtenir la racine des polynômes d'emplacements d'erreurs a (z) dans le circuit de Chien-Search 404. Le circuit Chien- Search 404 est agencé de la même manière que le circuit Chien-Search classique 803 représenté sur la figure 14. Les multiplicateurs dans l'espace de Galois 413 et 414 exécutent les multiplications suivantes: 413... x a1 414... x "2 Ci-après on va indiquer une procédure de Chien- Search. ai et "1" sont envoyés respectivement en tant que valeurs initiales aux registres 412a et 412b. Après un décalage, le signal de sortie de la borne de sortie 417 est vérifié pour déterminer s'il est égal à GO ou non. Lorsque le signal de sortie de la borne de sortie 417 est 0o, a254 est la racine des polynômes d'emplacements d'erreurs a (z), ce qui signifie qu'une erreur est présente dans le symbole reçu y35. Après un décalage supplémentaire, le signal de sortie de la borne de sortie 417 est vérifié pour déterminer s'il est égal à o ou non. Lorsque le signal de sortie de la borne de sortie 417 est co, a253 est la racine de o (z), ce qui signifie qu'une erreur est présente dans le symbole reçu Y34. La même opération est répétée pour l'obtention de deux racines des polynômes d'emplacements d'erreurs o (z). Dans cette forme de réalisation, les symboles de codes sont décodés symbole par symbole. Un décodeur, qui décode une pluralité de symboles en parallèle, peut être réalisé aussi facilement que le décodeur de correction d'erreurs, qui produit des syndromes, ou que le décodeur qui exécute une recherche de Chien-Search. Dans cette forme de réalisation, on a décrit le décodeur pour le code RS, dans lequel la longueur de code est n = 255, le nombre de symboles d'informations est k = 251 et la distance minimale est d = 5. On peut également aisément réaliser un décodeur utilisant un autre code cyclique. Forme de réalisation 8 Dans les formes de réalisation indiquées précé- demment, chaque circuit du décodeur exécutant une correction d'erreurs traite de façon indépendante une pluralité de signaux d'entrée, et une pluralité de racines est obtenue en parallèle et de façon indépendante dans chaque circuit. On peut envisager de combiner certaines de ces formes de réalisation. Par exemple, en combinant la forme de réalisation 3 et la forme de réalisation 5, on peut réaliser un décodeur réalisant une correction d'erreurs, qui introduit une pluralité de mots reçus, produit des syndromes et produit simultanément une pluralité de racines à partir des syndromes, au moyen de larecherchede Chien- Search. C'est-à-dire que le décodeur agencé comme représenté sur la figure 9 comprend les générateurs de syndromes 405-408 dans le circuit 411 de production de syndromes, comme représenté sur la figure 5, etlecircuitde Chien-Search 404 agencé comme représenté sur la figure 7. Forme de réalisation 9 Dans les formes de réalisation précédentes, le codeur et le décodeur traitent en parallèle et de façon indépendante des signaux de sortie et des signaux d'entrée d'une pluralité de codes. En outre, un système de transmis- sion de données, qui travaille avec un rendement élevé du point de vue temps de traitement peut être agencé en combinant le codeur et le décodeur. En effet, le codeur exécutant une correction d'erreurs de la forme de réalisa- tion 1 et le décodeur exécutant une correction d'erreurs de la forme de réalisation 3 sont combinés pour former un système de transmission de données avec des codes de correction d'erreurs. Forme de réalisation 10 Dans la forme de réalisation 7, le codeur exécu- tant une correction d'erreurs inclut des multiplicateurs à usage spécial servant à multiplier l'élément dans l'espace GF. Même le décodeur classique exécutant une correction d'erreurs sans les multiplicateurs à usage spécial est à même de réduire le temps de calcul de la manière indiquée ci-après. La figure 10(b) représente un organigramme illustrant la procédure de calcul conforme à l'invention, tandis que la figure 10(a) représente la procédure classique. Comme représenté sur la figure 10(b), le syndrome produit par le circuit de production de syndromes, l'élément dans l'espace GF de la différence entre la longueur de code, qu'il est inutile de calculer, et la longueur de code raccourci est multiplié lors du pas Si. En effet, lorsque la longueur de code est égale à N et que la longueur de code raccourci est égale à n, le syndrome Si est multiplié par la constante a(N-n)i dans l'espace de Galois (GF), par exemple, le syndrome S1 est multiplié par aN-n et le syndrome S3 est multiplié par a3(N-n). C'est une nouvelle étape de multiplication par une constante dans l'espace GF. On va décrire le fonctionnement correspondant à la procédure selon l'invention en référence à la figure (b). Par exemple, un syndrome à 8 bits est obtenu au départ, et ce syndrome est multiplié par une constante dans l'espace GF pour la longueur raccourcie lors du pas Sl. Quatre multiplications avec une constante dans l'espace GF sont exécutées avec quatre syndromes, et les coefficients des polynômes d'emplacement d'erreurs sont calculés lors du pas S2. Du pas S3 au pas S6, la procédure de calcul de Chien-Search conforme à l'invention est identique à la procédure de calcul de Chien- Search classique, du pas S52 au pas S55. Cependant, la procédure selon l'invention ne requiert que n calculs (n = longueur du code raccourci) lors du pas 6, alors que la procédure classique requiert N calculs lors du pas S55. Comme cela a été décrit, le codeur exécutant une correction d'erreurs selon l'invention traite une pluralité de symboles en parallèle, ce qui permet d'obtenir les symboles de contrôle requis avec un nombre réduit de décalages. En outre, conformément à l'invention, le décodeur exécutant une correction d'erreurs, qui contient le circuit de production de syndromes, traite une pluralité de symboles en parallèle, ce qui permet d'obtenir les syndromes requis avec un nombre réduit de décalages. En outre, conformément à l'invention, le décodeur exécutant une correction d'erreurs, qui contient le circuit Chien-Search, traite une pluralité desymboles en parallèle pour obtenir simultanément la pluralité de résultats de la recherche de Chien-Search, ce qui réduit le temps de recherche. En outre, conformément à l'invention, le décodeur exécutant une correction d'erreurs inclut les multiplicateurs dans l'espace de Galois, qui servent à décaler les coefficients vers les degrés supérieurs. Lorsqu'une recherche deChien-Search est exécutée à partir du terme du degré maximum des polynômes du code raccourci, le décodeur n'a pas besoin d'un calcul de décalage pour la longueur raccourcie du code, qui réduit la durée de la recherche de Chien-Search. En outre, le décodeur exécutant une correction d'erreurs selon la présente invention introduit une pluralité de codes en parallèle et exécute simultanément une pluralité de recherches de Chien-Search, ce qui réduit la durée de décodage. En outre, conformément à l'invention, on utilise le codeur exécutant une correction d'erreurs, qui introduit une pluralité de symboles en parallèle pour produire des symboles de contrôle avec un nombre inférieur de décalage, et le décodeur exécutant une correction d'erreurs, qui introduit une pluralité de mots reçus pour produire des syndromes avec un nombre inférieur de décalages, de sorte que les durées de codage et de décodage sont réduites. En outre, conformément au procédé de décodage avec correction d'erreurs selon l'invention, un syndrome produit est multiplié par une constante de l'espace de Galois, pour l'analyse de l'emplacement d'erreur, ce qui réduit le temps de traitement même dans le système de décodeurs à correction d'erreurs, à usage général. En outre, le codeur, qui exécute une correction d'erreurs et utilise les codes BCH, contient le circuit logique des polynômes générateurs pour l'obtention de signaux en parallèle, ce qui réduit le temps de calcul du bit de contrôle. En outre, le décodeur exécutant une correction d'erreurs, qui utilise des codes BCH, contient le circuit servant à produire une pluralité de syndromes, ce qui réduit le temps de calcul des syndromes. Bien que l'invention ait été représentée et décrite au regard de ces formes de réalisation préférées, on comprendra que les termes, qui ont été utilisés, ont été choisis pour donner une description et sans aucun caractère limitatif, et que des changements peuvent être apportés à5 l'invention sans sortir du cadre de cette dernière. REVENDICATIONS 1. Codeur exécutant une correction d'erreurs pour le codage de symboles d'informations, caractérisé en ce qu'il comprend: (A) une pluralité de registres à décalage (101a- 101d) possédant une pluralité d'étages en un nombre égal au nombre de symboles de contrôle, pour produire des symboles de contrôle au moyen d'un nombre minimum de décalages; et (B) une pluralité d'additionneurs dans l'espace de Galois (103a-103d) et de multiplicateurs dans l'espace de Galois (102a- 102d) pour former une logique de production de symboles de contrôle de sorte que les mêmes symboles de contrôle sont produits par le nombre minimum de décalages utilisant une pluralité d'entrées de symboles d'informations simultanément et des sorties des registres à décalage, et servant à envoyer des signaux de sortie de la logique de production de symboles de contrôle aux registres à décalage. 2. Codeur exécutant une correction d'erreurs selon la revendication 1, caractérisé en ce que deux symboles d'informations sont introduits simultanément. 3. Codeur exécutant une correction d'erreurs selon la revendication 1, caractérisé en ce que les symboles d'informations sont des symboles à 1 bit. 4. Codeur exécutant une correction d'erreurs pour le décodage de symboles de codes, caractérisé en ce qu'il comprend: une pluralité de générateurs de syndromes (Si) comprenant plusieurs multiplicateurs dans l'espace de Galois (201,202), et comprenant plusieurs additionneurs dans l'espace de Galois (204a,204b), pour la production de syndromes (Si) de mots reçus moyennant l'utilisation de plusieurs mots reçus avec un nombre minimum de décalages; un générateur de polynômes d'emplacements d'er- reurs pour calculer des coefficients de polynômes d'empla- cements d'erreurs (G(X)) moyennant l'utilisation des syndromes; et un circuit de recherche dit de Chien-Search pour analyser des emplacements d'erreurs en utilisant les syndromes. 5. Codeur exécutant une correction d'erreurs selon la revendication 4, caractérisé en ce que deux symboles d'informations sont introduits simultanément. 6. Codeur exécutant une correction d'erreurs selon la revendication 4, caractérisé en ce que les symboles de codes incluent des codes BCH. 7. Décodeur exécutant une correction d'erreurs pour le décodage de symboles de codes, caractérisé en ce qu'il comprend: un générateur de syndromes (Si) pour produire les syndromes de mots reçus; un générateur de polynômes d'emplacements d'er- reurs (G(X)) pour calculer des coefficients de polynômes d'emplacements d'erreurs en utilisant les syndromes; et un circuit de Chien- Search constitué par plusieurs multiplicateurs dans l'espace de Galois (301,302,302b,303) et constitué par plusieurs additionneurs dans l'espace de Galois (305a,305b), pour analyser une pluralité d'emplace- ments d'erreurs à un instant donné, avec un nombre minimum de décalages moyennant l'utilisation de coefficients de polynômes d'emplacements d'erreurs. 8. Décodeur exécutant une correction d'erreurs selon la revendication 7, caractérisé en ce que deux emplacements d'erreurs sont délivrés simultanément. 9. Décodeur exécutant une correction d'erreurs selon la revendication 7, caractérisé en ce que huit emplacements d'erreurs sont délivrés simultanément. 10. Décodeur exécutant une correction d'erreurs pour le décodage de symboles de codes, caractérisé en ce qu'il comprend: (A) une pluralité (401) de générateurs (405-408) de syndromes (Si) pour produire des syndromes d'un mot reçu; (B) une pluralité (402) de multiplicateurs (409- 411) dans l'espace de Galois pour multiplier des éléments de l'espace de Galois, devant être décalé, par le syndrome et pour produire des syndromes décalés de telle sorte que des coefficients ayant des degrés inférieurs sont tous nuls; (C) un générateur de polynômes d'emplacements d'erreurs (403) pour calculer des coefficients de polynômes d'emplacements d'erreurs moyennant l'utilisation des syndromes décalés; et (D) un circuit de Chien-Search (404) pour analyser les emplacements d'erreurs moyennant l'utilisation des coefficients de polynômes d'emplacements d'erreurs. 11. Décodeur exécutant une correction d'erreurs selon la revendication 10, dans lequel le circuit de Chien- Search analyse simultanément plusieurs emplacements d'erreurs. 12. Décodeur exécutant une correction d'erreurs selon la revendication 10, caractérisé en ce que le générateur de syndromes produit des syndromes (Si) avec un nombre minimum de décalages. 13. Décodeur exécutant une correction d'erreurs pour le décodage de symboles de codes, caractérisé en ce qu'il comprend: (A) une pluralité de générateurs de syndromes (Si) incluant plusieurs multiplicateurs dans l'espace de Galois et incluant plusieurs additionneurs dans l'espace de Galois, pour produire les syndromes de mots reçus moyennant l'utilisation de plusieurs mots reçus avec un nombre minimum de décalages; (B) des générateurs de polynômes d'emplacements d'erreurs pour calculer des coefficients de polynômes d'emplacements d'erreurs (G(X)) moyennant l'utilisation des syndromes; et (C) un circuit de Chien-Search comprenant une pluralité de multiplicateurs dans l'espace de Galois et une pluralité d'additionneurs dans l'espace de Galois pour analyser une pluralité d'emplacements d'erreurs à un instant donné, avec un nombre minimum de décalages moyennant l'utilisation de plusieurs polynômes d'emplace- ments d'erreurs. 14. Système de correction d'erreurs pour coder des symboles d'informations et décoder des symboles de codes, caractérisé en ce qu'il comprend: (A) un codeur (3,23) exécutant une correction d'erreurs pour produire des symboles de contrôle et produire des symboles de codes, le codeur exécutant une correction d'erreurs comportant une pluralité de registres à décalage comportant des étages en un nombre égal au nombre des symboles de contrôle, pour produire des symboles de contrôle avec un nombre minimum de décalages, et possédant une pluralité d'additionneurs dans l'espace de Galois et une pluralité de multiplicateurs dans l'espace de Galois pour former des symboles de contrôle produisant une logique de sorte que des symboles de contrôle identiques sont produits avec le nombre minimum moyennant l'utilisation d'une pluralité de symboles d'informations à un instant donné, et un signal de sortie des registres à décalage; et (C) un décodeur (7,27) exécutant une correction d'erreurs pour décoder des symboles de codes, le décodeur exécutant une correction d'erreurs comprenant une pluralité de générateurs de syndromes comprenant une pluralité de multiplicateurs dans l'espace de Galois et une pluralité d'additionneurs dans l'espace de Galois, pour produire les syndromes de mots reçus moyennant l'utilisation d'une pluralité de mots reçus avec un nombre minimum de décalages, et comportant un circuit de Chien-Search pour analyser des emplacements d'erreurs en utilisant les coefficients de polynômes d'emplacements d'erreurs. 15. Système de correction d'erreurs selon la revendication 14, caractérisé en ce que deux symboles d'informations et deux emplacements d'erreurs analysés sont fournis simultanément. 16. Procédé de décodage pour corriger des erreurs des mots reçus et pour décoder des symboles de codes incluant les mots reçus, caractérisé en ce qu'il comprend les étapes consistant à: (A) multiplier des syndromes (Si) des mots reçus pour former des syndromes décalés, au moyen de coeffi- cients, requérant un décalage, d'un espace de Galois afin que les coefficients soient tous des zéros pour des degrés de puissance inférieurs de sorte que les syndromes décalés sont adaptés à un code raccourci; (B) calculer des coefficients de polynômes d'emplacements d'erreurs (G(X)) moyennant l'utilisation des syndromes décalés; et (C) analyser des emplacements d'erreurs pour la longueur du code raccourci, moyennant l'utilisation des coefficients de polynômes d'emplacements d'erreurs. 17. Codeur exécutant une correction d'erreurs pour le codage de symboles d'informations, caractérisé en ce qu'il comprend: un circuit logique incluant une pluralité d'addi- tionneurs et de multiplicateurs, et recevant simultanément en parallèle, de multiples symboles d'informations et délivrant des signaux de sortie en parallèle; et une pluralité de registres à décalage, couplés au circuit logique et recevant les signaux de sortie en parallèle en provenance du circuit logique et délivrant, à partir de là, une pluralité de symboles de contrôle; le nombre des registres à décalage étant égal au nombre des symboles de contrôle. 18. Procédé pour coder des symboles d'informations, caractérisé en ce qu'il comprend les étapes consistant à: recevoir en parallèle de multiples symboles d'informations; appliquer les opérations logiques aux symboles d'informations pour produire une pluralité de signaux de sortie en parallèle; et à l'aide d'une pluralité de registres à décalage, produire une pluralité de symboles de contrôle à partir de la pluralité de signaux de sortie.