Brevet FR2718308A1 — publié le 19951006

% CIRCUIT DE PRODUCTION DE CODES EN SEOUENCE DU TYPE M ARRIERE-PLAN DE L'INVENTION La présente invention se rapporte à un circuit de production de codes en séquence du type M qui produit des codes en séquence du type M à multiplexer. La figure 3 représente un exemple de conformation de circuit de production de codes en séquence du type M, dans lequel "séquence du type Mu représente une séquence de registre à décalage linéaire de longueur maximale. Le circuit de la figure 3 est conçu pour produire huit séquences de codes à multiplexer. A la figure 3, il y a une porte ET 10, un diviseur de fréquence 1, un circuit multiplex de création de codes en séquence du type M 2, une unité de bascule du type D 3 et un circuit de multiplexage 5 ayant un taux de multiplexage de "8:1". L'unité de bascule du type D (simplement désignée par unité DFF) 3 contient huit bascules du type D (c'est-à-dire, huit DFF) 30-1 à 30-8 qui mémorisent huit séquences de codes issues respectivement du circuit 2 de création de codes en séquence du type M multiplex. Un signal de commande 9 valide ou bloque la transmission d'impulsions d'horloge, contenues dans un signal d'horloge 6, par la porte ET 10. Ici, le signal d'horloge 6 est un train d'impulsions ayant un facteur de forme de 1/2; en d'autres termes, la largeur d'impulsion de ce dernier est une moitié de l'espacement des impulsions. Un signal d'horloge 10A, correspondant au signal d'horloge 6, passe par l'intermédiaire de la porte ET 10, en réponse au signal de commande 9, et est fourni au diviseur de fréquence 1. Le diviseur de fréquence 1 produit trois types de signaux d'horloge lA, lB et lC sur la base du signal d'horloge 10A. Les signaux d'horloge lA, lB et 1C ont leur fréquence réduite comparée à la fréquence d'origine du signal d'horloge 10A. C'est-à-dire, le signal d'horloge 1A a une moitié de la fréquence d'origine; le signal d'horloge lB a un quart de la fréquence d'origine; et le signal d'horloge 1C a un huitième de la fréquence d'origine. Ces signaux d'horloge 1A, lB et 1C sont utilisés par le circuit de multiplexage 5. De plus, le signal d'horloge 1C est également utilisé par les DFF 30-1 à 30-8. Les sorties 2A à 2H du circuit 2 de création de codes en séquence du type M multiplex sont soumises à des opérations de recadencement en utilisant le signal d'horloge 1C par les DFF 30-1 à 30-8, de sorte que des sorties 30A à 37A soient produites. Dans le circuit de multiplexage 5, les sorties 30A à 37A des DFF 30-1 à 30-8 sont soumises à une transformation série-parallèle, aussi bien qu'au multiplexage, de sorte qu'une chaîne de données en série à haute vitesse est produite. Dans la chaîne de données en série à haute vitesse, les sorties 30A à 37A sont agencées en série. De plus, le circuit 2 de création de codes en séquence du type M multiplex reçoit les sorties 31A à 37A des DFF 30-2 à 30-8, par lesquelles un calcul ultérieur est effectué pour créer un prochain jeu de sorties 2A à 2H. La figure 5 représente un autre exemple d'un circuit de production de codes en séquence du type M qui est conçu pour ne pas produire de séquences multiplex de codes à multiplexer mais pour produire une chaîne de données en série. Dans le circuit de la figure 5, il y a un circuit OU exclusif 22 et des DFF 23-1 à 23-m, qui produisent une sortie série 21 en réponse à un signal d'horloge 20. Toutes les DFF 23-1 à 23-m sont agencées ensemble pour former un registre à décalage de 'm' étages; et une sortie de la DFF 23-1 est renvoyée à la DFF 23-m par l'intermédiaire du circuit OU exclusif 22. Les DFF 23-1 à 23-m sont numérotées en série depuis la borne de sortie '21' jusqu'à la borne d'entrée '20'. Ici, une sortie de la certaine DFF 23-j, à un instant donné 't', est représentée par "Qj(t)", tandis qu'une sortie de la DFF 23-j, à un instant suivant 't+l', qui est situé une impulsion d'horloge plus tard que l'instant 't', est représentée par "Qj(t+l)". A cause de la nature du registre à décalage, la relation entre ces sorties peut être représentée de la manière suivante: Qj(t+l) = Qj(t)... (1) Si deux entrées du circuit OU exclusif 22 sont représentées par "Ql(t)" et par "Qi(t)", une sortie "Qm(t+l)" de la DFF 23-m peut être représentée de la manière suivante: Qm(t+l) = Ql(t) * Qi(t).. (2) o un symbole "*" représente une opération OU exclusif. Ainsi, des séquences multiples de codes, constituées de Ql(t), Ql(t+l),..., sont issues en tant que sortie série 21. Afin d'utiliser la sortie série 21 pour le multiplexage, la sortie série 21 devrait être soumise à un traitement de lecture en parallèle. En général, 'n' séquences de codes sont nécessaires pour le multiplexage de "n:l", dans lequel 'n' est un nombre entier supérieur à un et dans lequel les 'n' séquences de codes sont représentées de la manière suivante: Ql(t) Ql(t+n)... Q1(t+l) Q1(t+n+l)... Ql(t+n-l) Ql(t+2n-1)... En utilisant l'équation (1) précédemment mentionnée, les 'n' séquences de codes précédemment décrites peuvent être réécrites de la manière suivante: Q1(t) Q1(t+n)... Q2(t) Q2(t+n)... Qnt Qn(t)Qn(t+n)... Cela signifie qu'un certain circuit pour calculer une sortie future de chaque DFF, à un instant futur, qui est en avance par rapport à l'instant courant de n' impulsions d'horloge, devrait être nécessaire. Comme exemple d'un circuit de ce type, on propose un circuit 2 de création de codes en séquence du type M multiplex de la figure 6, dans laquelle ce circuit a une longueur de données de '27-1'. Le circuit 2 de la figure 6 comprend des circuits OU exclusifs 220 à 227. Sept entrées 31B à 37B du circuit 2 correspondent respectivement aux sorties Q2(t) à Q8(t) des DFF 30-2 à 30-8, à la figure 3. Les sorties 2A à 2H, c'est-à-dire, les résultats du calcul effectué par le circuit 2 de la figure 6, représentent les sorties des DFF 30-1 à 30-8 à un instant suivant, c'est-à-dire, Q1(t+8) à Q8(t+8)- Ensuite, les opérations du circuit de la figure 3 vont être décrites en détail en se référant à un graphique en fonction du temps de la figure 4. La figure 4 représente des formes d'onde pour le signal d'horloge 6, le signal de commande 9, le signal d'horloge 10A et les signaux d'horloge lA à 1C, aussi bien que l'agencement de données pour les sorties 30A à 37A plus 2A à 2H et la sortie série 7. Chacune de ces sorties est constituée d'une séquence de codes. Par exemple, la sortie 30A est constituée d'une séquence de codes '1', '9', '17',...; et la sortie 2A est constituée d'une séquence de codes '9', '17', '25',... Le diviseur de fréquence 1 de la figure 3 est conformé, par exemple, par un compteur régressif. La sortie série 7 du circuit de multiplexage 5 est formée en agençant des codes en série des sorties 30A à 37A des DFF 30-1 à 30-8. De manière spécifique, chaque code de la sortie 30A apparaît dans la sortie série 7 pendant une période de temps dans laquelle toutes les impulsions d'horloge 1A à 1C sont au niveau 'HAUT'; chaque code de la sortie 31A apparaît dans la sortie série 7 pendant une période de temps dans laquelle l'impulsion d'horloge 1A est au niveau 'BAS', mais les impulsions d'horloge lB et 1C sont au niveau 'HAUT'; ; et chaque code de la sortie 37A apparaît dans la sortie série 7 pendant une période de temps dans laquelle toutes les impulsions d'horloge 1A à 1C sont au niveau 'BAS'. La figure 4 montre que les sorties 30A à 37A des DFF 30-1 à 30-8 sont respectivement positionnées aux codes représentés par les références numériques '1' a 8' au niveau d'un flanc avant de cadencement 'A' du signal d'horloge 1C. Ces codes '1' à '8' sont retenus jusqu'au flanc avant de cadencement suivant 'B' du signal d'horloge 1C. Pendant une période de temps entre les flancs avant de cadencement A et B, le circuit 2 de création de codes en séquence du type M multiplex créé un jeu de sorties 2A à 2H sur la base des sorties 31A à 37A des DFF 30-2 à 30-8, de sorte que les sorties 2A à 2H créées soient respectivement représentées en codes par des références numériques '9' à '16'. Au niveau du flanc avant de cadencement B du signal d'horloge 1C, les DFF 30-1 à 30-8 reçoivent les sorties 2A à 2H, créées par le circuit 2 de création de codes en séquence du type M multiplex, qui sont couramment positionnées aux codes '9' à '16', de sorte que les sorties correspondantes 30A à 37A sont respectivement positionnées aux codes '9' à '16'. Ainsi, chaque fois que le flanc avant du signal d'horloge lC arrive au niveau des DFF 30-1 à 30-8, les opérations précédemment mentionnées sont répétées. A la figure 4, le signal de commande 9, qui est normalement positionné au niveau 'HAUT', est changé pour le niveau 'BAS' à un instant 't'. Pendant un temps T' qui démarre à partir du moment 't', le niveau du signal de commande 9 est retenu au niveau 'BAS'. Pendant le moment 'T' à bas niveau du signal de commande 9, la porte ET 10 bloque la transmission du signal d'horloge 6. Le temps 'T' correspond à un cycle de train d'impulsions du signal d'horloge 6. Donc, comparé au signal d'horloge 6, le signal d'horloge 10A manque un cycle du train d'impulsions à l'instant 'T'. En conséquence, tous les signaux d'horloge 1A a 1C, qui sont produits sur la base du signal d'horloge 10A par le diviseur de fréquence 1, sont retardés d'une période du signal d'horloge 6. Le retard précédemment mentionné se produit à un certain cadencement lorsque tous les signaux d'horloge 1A à 1C sont au niveau 'BAS'. A ce cadencement, la sortie 37A, qui est couramment positionnée au code 16', apparait dans la sortie série 7 du circuit de multiplexage 5. Ainsi, la sortie 37A, couramment positionnée au code '16', est retardée d'une période du signal d'horloge 6; en d'autres termes, la sortie série 7 est soumise à un décalage d'un bit. Comme précédemment décrit, dans le circuit de production de codes en séquence du type M réalisant le circuit 2 de création de codes en séquence du type M multiplex et l'unité DFF 3, un décalage d'un bit est réalisé en terminant temporairement la transmission du signal d'horloge 6. Normalement, le signal d'horloge 6 est un train d'impulsions à haute vitesse; donc, la porte ET 10 devrait fonctionner à haute vitesse. De plus, la porte ET 10 devrait être commandée de sorte que le mauvais fonctionnement ne se produise pas dans le diviseur de fréquence 1. En d'autres termes, lorsque la fréquence du signal d'horloge 6 devient plus élevée, la vitesse de fonctionnement de l'élément formant circuit, qui fonctionne sur la base du signal d'horloge 6, devrait devenir plus élevée. Par conséquent, la technologie classique souffre d'un problème en ce qu'une performance à haute vitesse ne peut pas être bien réalisée sans utiliser l'élément formant circuit à haute vitesse et sans effectuer une commande de cadencement compliquée. RESUME DE L'INVENTION Un objectif de la présente invention est de proposer un circuit de production de codes en séquence du type M qui soit capable de réaliser un décalage d'un bit dans une séquence multiplexée de codes, sans utiliser les éléments formant circuit à haute vitesse et sans effectuer une commande de cadencement hautement sensible. Selon la présente invention, un circuit de production de codes en séquence du type M comprend un diviseur de fréquence, un circuit de création de codes en séquence du type multiplex, une pluralité de bascules du type D, un circuit de sélection et un circuit de multiplexage. Le diviseur de fréquence reçoit un signal d'horloge d'entrée de façon à produire un signal d'horloge dont la fréquence est inférieure à celle du signal d'horloge d'entrée. Le circuit de création de codes en séquence du type M multiplex crée des séquences multiplex de codes sur la base des sorties des bascules du type D sauf leur première sortie. Toutes les sorties des bascules du type D, qui fonctionnent sur la base du signal d'horloge, sont multiplexées par le circuit de multiplexage de sorte que des séquences multiplexées de codes sont créées. Dans un mode normal, les séquences multiplex de codes sont sélectionnées par le circuit de sélection et sont entrées dans les bascules du type D. Dans un mode de décalage de bit, le circuit de sélection sélectionne une dernière parmi les sortie des bascules du type D en même temps que les séquences multiplex de codes sauf leur dernière séquence, dont toutes les séquences sélectionnées sont entrées dans les bascules du type D. Les séquences multiplex des codes créées sont changées en valeur à chaque flanc avant de cadencement du signal d'horloge; et le mode de décalage de bit se produit toutes les deux périodes du signal d'horloge. BREVE DESCRIPTION DES DESSINS Ces objectifs et autres objectifs de la présente invention vont devenir plus évidents lors de la description qui va suivre, prise en relation avec les dessins annexés, dans lesquels: la figure 1 est un schéma fonctionnel représentant une conformation d'un circuit de production de codes en séquence du type M selon un mode de réalisation de la présente invention; la figure 2 est un graphique en fonction du temps représentant des signaux et des données utilisés par le circuit de la figure 1; la figure 3 est un schéma fonctionnel représentant un exemple de conformation du circuit de production de codes en séquence du type M; la figure 4 est un graphique en fonction du temps représentant des signaux et des données utilisés par le circuit de la figure 3; la figure 5 est un schéma fonctionnel représentant un autre exemple du circuit de production de codes en séquence du type M; et la figure 6 est un schéma de circuit représentant une conformation interne du circuit de production de codes en séquence du type M. DESCRIPTION DU MODE DE REALISATION PREFERE La figure 1 est un schéma fonctionnel représentant une conformation d'un circuit de production de codes en séquence du type M selon un mode de réalisation de la présente invention. A la figure 1, les éléments équivalents à ceux de la figure 3 vont être désignés par les mêmes références numériques; donc, la description détaillée de ces derniers va être parfois omise. Le circuit de la figure 1 comprend le diviseur de fréquence 1, le circuit 2 de création de codes en séquence du type M multiplex, l'unité DFF 3, un circuit de sélection 4 et le circuit de multiplexage 5. Comme précédemment décrit, l'unité DFF 3 est constituée de huit DFF 30- 1 à 30-8. De plus, le circuit de sélection 4 est constitué de huit sélecteurs 40-1 à 40-8, dans lequel chaque sélecteur sélectionne une des deux entrées de ce dernier. Le diviseur de fréquence 1 de la figure 1 reçoit directement le signal d'horloge 6 de façon à produire les signaux d'horloge précédemment mentionnés 1A, lB et 1C qui sont utilisés par le circuit de multiplexage 5. Toutes les DFF 30-1 à 30-8 fonctionnent sur la base du signal d'horloge 1C. Le sélecteur 40-1 reçoit la sortie 2A et la sortie 37A du DFF 30-8; le sélecteur 40-2 reçoit la sortie 2B et la sortie 2A; le sélecteur 40-3 reçoit les sorties 2C et 2B; le sélecteur 40-4 reçoit les sorties 2D et 2C; le sélecteur 40-5 reçoit les sorties 2E et 2D; le sélecteur 40-6 reçoit les sorties 2F et 2E; le sélecteur 40-7 reçoit les sorties 2G et 2F; et le sélecteur 40-8 reçoit les sorties 2H et 2G. Tous les sélecteurs 40-1 à 40-8 sélectionnent une des deux entrées 'A' et 'B' de ces derniers en réponse à un signal de sélection 8. Dans le mode normal, les sélecteurs 40-1 à 40-8 sélectionnent la même entrée 'A' de ces derniers; en d'autres termes, les sélecteurs 40-1 à 40-8 sélectionnent respectivement les sorties 2A à 2H, qui sont ensuite transmises aux DFF 30-1 à 30-8 en tant que sorties 40A à 47A. Les DFF 30-1 à 30-8 effectuent les opérations de recadencement, utilisant le signal d'horloge 1C, respectivement sur les sorties 40A à 47A des sélecteurs 40-1 à 40-8 de façon à produire les sorties 30A à 37A. Les sorties 30A à 37A des DFF 30-1 à 30-8 sont soumises à une transformation parallèle-série par le circuit de multiplexage 5, par lequel la sortie série à haute vitesse 7 est produite. Dans la sortie série à haute vitesse 7 du circuit de multiplexage 5, les sorties 30A à 37A sont agencées en série. Après cela, les sorties 31A à 37A des DFF 302 a 30-8 sont fournies au circuit 2 de création de codes en séquence du type M multiplex pour l'exécution du calcul suivant. Sur la base de ces sorties 31A à 37A, le circuit 2 de création de codes en séquence du type M multiplex crée un prochain jeu de sorties 2A à 2H, qui sont ensuite respectivement fournies aux sélecteurs 40-1 à 40-8. En effectuant le décalage d'un bit, l'entrée sélectionnée pour tous les sélecteurs 40-1 à 40-8 est modifiée pour 'B' par le signal de sélection 8. Ainsi, le sélecteur 40-1 sélectionne la sortie 37A de la DFF -8, laquelle est transmise à la DFF 30-1 en tant que sortie 40A. De plus, le sélecteur 40-2 sélectionne la sortie 2A, laquelle est transmise à la DFF 30-2 en tant que sortie 41A. De manière similaire, la sortie 2B sélectionnée par le sélecteur 40-3 est transmise à la DFF 30-3 en tant que sortie 42A; la sortie 2C sélectionnée par le sélecteur 40-4 est transmise à la DFF 30-4 en tant que sortie 43A; la sortie 2D sélectionnée par le sélecteur -5 est transmise à la DFF 30-5 en tant que sortie 44A; la sortie 2E sélectionnée par le sélecteur 40-6 est transmise à la DFF 30-6 en tant que sortie 45A; la sortie 2F sélectionnée par le sélecteur 40-7 est transmise à la DFF 30-7 en tant que sortie 46A; et la sortie 2G sélectionnée par le sélecteur 40-8 est transmise à la DFF 30-8 en tant que sortie 47A. Ensuite, les DFF 30-1 à 30-8 effectuent les opérations de recadencement, en utilisant le signal d'horloge 1C, respectivement sur les sorties 40A à 47A des sélecteurs -1 à 40-8. Après cela, le circuit de la figure 1 est ramené au mode normal, de sorte que l'entrée sélectionnée pour tous les sélecteurs 40-1 à 40-8 soit modifiée pour 'A'. Comme précédemment décrit, le circuit de la figure 1 redémarre les opérations de celui-ci en mode normal après que les codes, qui ont été soumis à un décalage d'un bit, soient positionnés par les DFF 30-1 à 30-8. En conséquence, la sortie multiplexée 7 du circuit de multiplexage 5 est soumise à un décalage d'un bit. Le signal de sélection 8, qui est utilisé pour effectuer le décalage d'un bit, a une largeur d'impulsions qui correspond à une période du signal d'horloge 1C. Etant donné que le cycle du signal de sélection 8 est quatre fois aussi grand que le cycle du signal d'horloge 1A, le mode de réalisation peut accomplir le décalage d'un bit par un signal à faible vitesse de ce type. La conformation détaillée du circuit 2 de création de codes en séquence du type M multiplex de la figure 1 est représentée sur la figure 6. Comme précédemment décrit, ce circuit 2 comprend les circuits OU exclusif 220 à 227 qui sont reliés l'un à l'autre, comme le montre la figure 6. De plus, la borne d'entrée 31B reçoit la sortie 31A de la DFF 30-2; la borne d'entrée 32B reçoit la sortie 32A de la DFF 30-3; la borne d'entrée 33B reçoit la sortie 33A de la DFF 30-4; la borne d'entrée 34B reçoit la sortie 34A de la DFF -5; la borne d'entrée 35B reçoit la sortie 35A de la DFF 30-6; la borne d'entrée 36B reçoit la sortie 36A de la DFF 30-7; et la borne d'entrée 37B reçoit la sortie 37A de la DFF 30-8. De plus, les circuits OU exclusif 220 à 227 produisent respectivement les sorties 2A à 2H. Ensuite, les opérations du circuit de la figure 1 vont être décrites en détail en se référant à un graphique en fonction du temps de la figure 2. La figure 2 représente les formes d'onde pour les signaux d'horloge 6, 1A à 1C et le signal de sélection 8 aussi bien que les agencements de données pour les sorties A à 37A, 2A à 2H, 40A à 47A et 7. La figure 4 montre que, au niveau du flanc avant de cadencement A du signal d'horloge 1C, les sorties 30A à 37A des DFF 30-1 à 30-8 sont respectivement aux codes 1' à '8'. Ces codes '1' à '8' sont retenus jusqu'au prochain flanc avant de cadencement B du signal d'horloge 1C. Sur la base des sorties 31A à 37A des DFF -2 à 30-8, le circuit 2 de création de codes en séquence du type M multiplex fournit les sorties 2A à 2H, qui sont respectivement positionnées aux codes '9' à '16' au flanc avant de cadencement A. Grâce au signal de sélection 8, tous les sélecteurs -1 à 40-8 sélectionnent la même entrée 'A', de sorte que les sorties 2A à 2H du circuit 2 de création de codes en séquence du type M multiplex soient transmises, de manière sélective, aux DFF 30-1 à 30-8 en tant que sorties 40A à 47A. Donc, les sorties 40A à 47A sont respectivement positionnées aux codes '9' à 16' après le flanc avant de cadencement A. Au flanc avant de cadencement suivant B du signal d'horloge 1C, les DFF 30-1 à 30-8 entrent ces sorties 40A à 47A des sélecteurs 40-1 à 40-8, de sorte que les sorties 30A à 37A de ces derniers sont changées pour les codes '9' à 16'. Ensuite, sur la base des sorties 31A à 37A des DFF -2 à 30-8, le circuit 2 de création de codes en séquence du type M multiplex fournit les sorties 2A à 2H, qui sont positionnées aux codes '17' à '24' au flanc avant de cadencement B du signal d'horloge 1C. A ce moment, grâce au signal de sélection 8, tous les sélecteurs 40-1 à 40-8 sélectionnent la même entrée B'. Ainsi, le sélecteur 40-1 sélectionne la sortie 37A de la DFF 30-8, qui est transmise à la DFF 30-1 en tant que sortie 40A; et les sélecteurs 40-2 à 40-8 sélectionnent respectivement les sorties 2A à 2H, qui sont transmises aux DFF 30-2 à 30-8 en tant que sorties 41A à 47A. Au flanc avant de cadencement B, ces sorties A à 47A sont respectivement positionnées aux codes 16' à '23'. Par conséquent, au flanc avant de cadencement suivant C du signal d'horloge 1C, les sorties 30A à 37A des DFF 30-1 à 30-8 sont changées pour les codes '16' à 23'. Sur la base des sorties 31A à 37A des DFF 30-2 à -8, le circuit 2 de création de codes en séquence du type M multiplex fournit les sorties 2A a 2H, qui sont couramment positionnées aux codes '24' à '31'. Grâce au signal de sélection 8, tous les sélecteurs 40-1 à 40-8 sélectionnent l'entrée 'A', de sorte que les sorties 2A à 2H soient sélectionnées et soient transmises aux DFF -1 à 30-8 en tant que sorties 40A à 47A. Au flanc avant de cadencement C, ces sorties 40A à 47A sont respectivement positionnées aux codes '24' à '31'. Au flanc avant de cadencement suivant D du signal d'horloge 1C, les DFF 30-1 à 30-8 entrent les sorties A à 47A des sélecteurs 40-1 à 40-8 de façon à produire les sorties 30A à 37A, qui sont positionnées aux codes '24' à '31'. Les sorties 30A à 37A des DFF 30-1 à 30-8, qui sont modifiées en codes, comme précédemment décrit dans le document, sont soumises au multiplexage par le circuit de multiplexage 5. Ainsi, la sortie série 7 multiplexée a une séquence de codes, qui sont décrits de la façon suivante: 1, 2, 3,..., 15, 16, 16, 17, 18,... En bref, le décalage d'un bit est réalisé. Incidemment, le signal de sélection 8, qui est utilisé pour réaliser le décalage d'un bit, est de fréquence faible comparé au signal d'horloge 6. Par conséquent, le présent mode de réalisation ne nécessite pas d'avoir des portes à haute vitesse. Donc, aucun ajustement compliqué de ces dernières n'est nécessaire. Le présent mode de réalisation est conçu de façon à ce que la vitesse huit fois plus grande de transmission des codes soit obtenue en utilisant le multiplexage '8 à 1'. Cependant, la présente invention n'est pas limitée au mode de réalisation. La présente invention peut être aisément appliquée à tout type de circuit de production de codes en séquence du type M dans lequel une vitesse de 'n' fois supérieure est réalisée en utilisant un multiplexage 'n à 1'. Enfin, la conformation et l'agencement des éléments formant circuit applicables à la présente invention ne sont pas limités à ceux du mode de réalisation de la figure 1. Comme cette invention peut être réalisée sous différentes formes sans s'écarter de l'esprit des caractéristiques essentielles de cette dernière, le présent mode de réalisation est, par conséquent, représentatif et non restrictif, étant donné que l'étendue de l'invention est définie par les revendications plutôt que par la description qui les précède, et toutes les modifications qui tombent à l'intérieur des limites des revendications ou équivalences des limites de ce type sont, par conséquent, destinées à être comprises dans ces revendications. REVENDICATIONS 1. Circuit de production de codes en séquence du type M caractérisé en ce qu'il comprend: des moyens diviseurs de fréquence (1) pour effectuer une opération de division de fréquence sur un signal d'horloge d'entrée (6) de façon à créer un signal d'horloge (1C) dont la fréquence est inférieure à celle du signal d'horloge d'entrée; des moyens de mémorisation (3) pour mémoriser des entrées de ces derniers en réponse au signal d'horloge de façon à produire des sorties (30A à 37A) de ce derniers; des moyens (2) de création de codes en séquence du type M multiplex pour créer des séquences multiplex de codes (2A à 2H) sur la base des sorties des moyens de mémorisation sauf leur première sortie (30A); des moyens de multiplexage (5) pour multiplexer les sorties des moyens de mémorisation de façon à produire une séquence multiplexée de codes; et des moyens de sélection (4), disposés entre les moyens de création de codes en séquence du type M multiplex et les moyens de mémorisation, pour sélectionner normalement les séquences multiplex de codes, de sorte que les séquences multiplex de codes soient entrées dans les moyens de mémorisation, alors que dans un mode de décalage de bit, les moyens de sélection sélectionnent au moins une (37A) des sorties des moyens de mémorisation en même temps que les séquences multiplex des codes excepté leur dernière séquence (2H), dont toutes celles sélectionnées sont entrées dans les moyens de mémorisation, par lequel les séquences multiplex de codes créées sont changées en valeur à chaque flanc avant de cadencement du signal d'horloge. 2. Circuit de production de codes en séquence du type M selon la revendication 1, caractérisé en ce que les moyens de mémorisation comprennent de multiples bascules du type D (30-1 à 30-8) et les moyens de sélection comprennent de multiples sélecteurs (40-1 & -8). 3. Circuit de production de codes en séquence du type M selon la revendication 1, caractérisé en ce que le mode de décalage de bit est activé pour les moyens de sélection en réponse à un signal de sélection (8) qui est créé sur la base du signal d'horloge. 4. Circuit de production de codes en séquence du type M selon la revendication 1, caractérisé en ce que les moyens de création de codes en séquence du type M multiplex effectuent des opérations logiques sur les sorties des moyens de mémorisation excepté leur première sortie de façon à créer les séquences multiplex de codes, qui sont changées en valeur lorsque comparées aux séquences multiplex de codes précédemment créées. 5. Circuit de production de codes en séquence du type M selon la revendication 1, caractérisé en ce qu'un nombre de séquences multiplex de codes créées est égal à '8' de sorte que la fréquence du signal d'horloge, créée par les moyens diviseurs de fréquence, soit fixée à un huitième de la fréquence du signal d'horloge d'entrée.