Brevet FR2719431A1 — publié le 19951103

-I CIRCUIT DE TRANSMISSION D'UN SIGNAL CODE EN LIGNE SUR UNE LIGNE TELEPHONIQUE La présente invention concerne un circuit de trans- mission à 160 kbits d'un signal codé sur une ligne téléphonique. Un tel circuit de transmission est destiné à une transmission dite NUMERIS (transmission numérique à intégration de services) qui prévoit de faire circuler sur une ligne télé- phonique bifilaire classique indifféremment de la parole, de l'image ou des données. Ce circuit est intégré à des cartes de terminaison de ligne des centraux téléphoniques en amont du transformateur de ligne, de part et d'autre de la ligne télé- phonique. Le mode de transmission NUMERIS est basé sur un codage en ligne des informations qui sont transmises selon une norme dite 2B1Q à une fréquence de 80 kHz. Cette norme de transmission à 160 kbits/s comprend deux canaux à 64 kbits/s dits canaux B sur lesquels peuvent transiter indifféremment de la parole ou des données, un canal à 16 kbits/s dit canal D sur lequel peut transiter des données, les 16 kbits/s restants étant utilisés pour transmettre des mots de contraintes système. Le codage des informations selon la norme 2B1Q con- siste à transformer deux codes binaires successifs en l'un des quatre niveaux d'un code quaternaire permettant ainsi un débit de 160 kbits/s à une fréquence de 80 kHz. La figure 1 montre, sous forme de chronogrammes, un exemple de codage réalisé selon la norme 2B1Q d'un signal binaire. A chaque paire de bits successifs correspond l'un des 4 niveaux (3, 1, 1, -3) du code quaternaire selon le tableau suivant: Codes binaires 10 11 01 00 Code quaternaire +3 +1 -1 -3 L'amplitude crête à crête du signal quaternaire est de 5 V pour une transmission NUMERIS. La fréquence utilisée étant de 80 kHz, chaque code quaternaire présente une largeur de 12,5 Ds. Les codes quaternaires sont transmis selon une trame comprenant successivement, comme le montre le chronogramme de la figure 2, un mot de synchronisation (SW) de 18 bits ou 9 codes quaternaires, 216 bits ou 108 codes quaternaires pour les informations (2B+D) correspondant aux deux canaux B et au canal D, ainsi que 6 bits ou 3 codes quaternaires (OB) compor- tant des indications nécessaires au décodage des données. Un mot de synchronisation dit de super-trame (SFW) est intercalé tous les 8 mots de synchronisation (SW). La représentation de la figure 2 n'est pas à l'échelle pour des raisons de clarté, la longueur d'un mot de données 2B+ D étant en réalité beaucoup plus grande que celle d'un mot de synchronisation. La figure 3 représente le schéma d'un circuit de transmission classique en mode 2B1Q. Un tel circuit est commer- cialisé par la demanderesse sous la dénomination ST5410. Il comporte, des organes d'émission (Tx) 1 et de réception (Rx) 2 proprement dits. Ils sont reliés respective- ment par leur sortie et entrée à un transformateur de ligne 3 jouant le rôle d'une interface U entre ces organes 1 et 2 et une ligne téléphonique bifilaire 4. Le circuit comporte égale- ment, une boucle à verrouillage de phase (PLL) 5 synchronisée sur une fréquence de référence de 8 kHz disponible au niveau du central téléphonique, ainsi qu'une unité de réception 6 et une unité d'émission 7 de données. L'unité d'émission de données 7 a pour râle de trans- former un message ("Me") en codes quaternaires en un signal analogique de fréquence 80 kHz, modulé en amplitude par le codage en ligne du message "Me" à transmettre. L'unité de réception 6 comporte un convertisseur ana- logique numérique (A/D) 8 échantillonné à une fréquence de 80 kHz ainsi qu'un circuit de détection des données reçues 9. Ce circuit 9 comporte un processeur de signal de type auto adapta- tif, chargé d'éliminer l'écho dû à la transmission en duplex intégral sur la ligne et de restituer les informations sous forme binaire ("Ms"). L'unité de réception 6 comprend également un compteur de retard ligne 10, une unité arithmétique et logi- que (ALU) 11 et un décodeur 12 dont le fonctionnement sera explicité par la suite. Du fait que la transmission s'effectue en duplex intégral, l'unité de réception 6 doit être capable de dissocier le signal émis avec une amplitude d'environ 5 V du signal reçu fortement atténué (de l'ordre de 40 dB) par la ligne et ne pos- sédant plus qu'une amplitude d'environ 30 mV. Cette dissocia- tion s'effectue sur la base du déphasage entre le signal émis et le signal reçu. Ce déphasage dépend de la configuration de la ligne et sa valeur initiale est mesurée par cette unité 6 pendant un régime transitoire d'établissement de la communi- cation. Un premier problème soulevé par ce type de transmis- sion réside dans le besoin d'asservir la phase du signal d'échantillonnage en fonction du glissement temporel ou gigue du signal reçu en régime établi par rapport au déphasage ini- tial mesuré lors du régime transitoire d'établissement de la communication. Cette gigue de phase est par exemple due à des variations de température sur la ligne. Un second problème réside dans le besoin d'échan- tillonner le signal au voisinage de son pic pour éviter une confusion entre une information et un écho en raison de la fai- ble amplitude des signaux reçus. Ces contraintes conduisent, à disposer d'une horloge de fréquence élevée par rapport au signal d'échantillonnage à kHz pour permettre de positionner les fronts du signal d'échantillonnage au voisinage des pics du signal reçu. De plus, toutes les horloges du circuit doivent être synchronisées sur la fréquence de référence de 8 kHz disponible au niveau du central téléphonique. Pour ce faire, le circuit représenté à la figure 3 comporte, au sein de sa boucle de verrouillage de phase 5, une unité de comparaison et de filtre de boucle 13 dont une pre- mière entrée reçoit un signal d'horloge de référence à 8 kHz. Ce module 13 délivre vers un circuit synchroniseur de fréquence 14, d'une part un signal carré d'horloge à 8 kHz (CLK0) et d'autre part deux signaux indicateurs du résultat de la compa- raison entre la fréquence de référence et un signal d'horloge à 8 kHz resynthétisé par la boucle à verrouillage de phase et envoyé sur la seconde entrée de l'unité de comparaison 13. Le premier signal est un signal (AV/RET) indicateur de l'avance ou du retard du signal d'horloge à 8 kHz resynthétisé. Le second signal est un signal (GEL) indicateur du verrouillage de la boucle, c'est-à-dire de l'existence ou non d'un déphasage entre les deux entrées de l'unité de comparaison 13. Le circuit synchroniseur de fréquence 14 reçoit, outre les trois signaux AV/RET, GEL, et CLK0, un signal d'hor- loge délivré par une cellule à quartz constituée de deux con- densateurs C1 et C2 et d'un quartz X à 15,36 MHz. Ce circuit 14 a pour rôle de synchroniser cette fréquence de 15,36 MHz sur la fréquence de 8 kHz (CLK0). Le détail de sa constitution n'étant pas indispensable pour le présent exposé, on se bornera à rap- peler qu'il se compose, par exemple, d'un oscillateur en anneau à 19 étages polarisé par une boucle à verrouillage de phase sur l'horloge délivrée par le quartz X et d'un registre à décalage commandé par les trois signaux AV/RET, GEL, et CLK0 issus de l'unité de comparaison 13. Le rôle de ce registre à décalage est de sélectionner, en fonction d'une erreur de phase éven- tuelle détectée par le comparateur 13, la position dans l'anneau sur laquelle est pris un signal d'horloge à 15,36 MHz (CLK1) que délivre le circuit synchroniseur 14. Le signal CLK1 issu du circuit synchroniseur 14 est envoyé sur l'entrée d'un compteur 8 bits 15 paramétré pour fonctionner en diviseur par 192. Ce compteur 15 délivre ainsi un signal d'horloge de 80 kHz (CLK2) synchronisé sur la fréquence de 8kHz. Ce signal CLK2 constitue l'horloge d'émission de l'unité d'émission de données 7, ainsi que l'horloge du compteur de retard ligne 10 de l'unité de réception de données 6. Le compteur 10 contient, sur 8 bits, le reflet du déphasage entre les informations émises et les informations reçues. Il est initialisé lors du régime transitoire d'établis- sement de la communication sur la valeur initiale de ce dépha- sage essentiellement lié à la longueur de la ligne. Puis, en régime établi, il corrige cette valeur lorsque se produit une erreur de phase par rapport à ce déphasage initial. Pour ce faire, il est commandé en comptage/décomptage par un signal d'erreur de phase "e" délivré par le circuit de détection 9. Ce signal "e" représente en fait la validation du comptage/ décomptage dès que le processeur de signal du circuit 9 détecte, en régime établi, un glissement du signal reçu par rapport à la valeur du déphasage précédemment contenue dans le compteur 10. La fréquence du comptage/décomptage correspond au huitième de la fréquence de 80 kHz, soit 10 kHz, la valeur du compteur 10 est donc susceptible de changer toutes les 0,1 ms. Le compteur de retard ligne 10 est en pratique un compteur 16 bits dont seuls 8 sont utilisés pour les besoins du circuit. La valeur du compteur 10 est "ajoutée" par l'ALU 11 aux 8 bits issus du compteur 15. Comme cette valeur ne change pas pendant les 192 pas de 65 ns du compteur 15 (correspondant à la fréquence de 80 kHz), l'ALU 11 contient, pour chaque état du compteur 15, donc toutes les 65 ns, la valeur du déphasage contenue dans le compteur 10. Le résultat sur 9 bits de l'ALU 11 est délivré au décodeur 12 qui est piloté par le signal d'horloge CLK1 à 15,36 MHz. Le décodeur 12 a pour rôle de délivrer le signal d'échan- tillonnage (CLK3) à 80 kHz au convertisseur A/D 8. La largeur des impulsions d'échantillonnage est fixée par la fréquence de 15,36 MHz qui pilote le décodeur 12, elle est donc de 65 ns. Le signal d'échantillonnage CLK3 se trouve de plus déphasé par rapport au signal CLK2 de la valeur contenue dans le compteur et répercutée par l'ALU 11 sur chaque état du compteur 15. Si l'état du compteur 10 change de 1, chaque état de l'ALU 11 change de 1. Le décodeur 12 produit donc un saut de phase d'une amplitude de 65 ns (correspondant à la fréquence de ,36 MHz) sur la phase du signal d'échantillonnage CLK3. Le sens du saut de phase est fixé par le signe du signal "e" qui place le compteur 10 soit en comptage soit en décomptage. Pour permettre au convertisseur A/D 8 d'échantillon- ner correctement le signal afin que le processeur de signal qui réalise la fonction d'annulation d'écho fonctionne correcte- ment, le décodeur 12 cale le signal d'échantillonnage sur la détection des états 56 et 248 des signaux issus de l'ALU 11. Cela revient à dire que pour un code émis à la fréquence de 80 kHz, donc d'une largeur de 12,5 Ds, l'échantillonnage s'effec- tue à 56*65 ns soit 3,64 Ds du début du code. Cette valeur est ainsi fixée pour le bon fonctionnement du processeur de signal qui réalise la fonction d'annulation d'écho. La figure 4 illustre sous forme de chronogramme, sans respect d'échelle pour des raisons de clarté, la position d'un code reçu "Sr" par rapport à la position d'un code émis "Se". Le déphasage entre les deux signaux a une valeur p. Les impul- sions du signal d'échantillonnage présentent une largeur de 64 ns (correspondant à la fréquence de 15,36 MHz). Les pics de ces impulsions sont positionnes à q + 3,64 Us du début du code émis. L'inconvénient majeur de ce type de circuit réside dans le fait que les sauts de phase du signal d'échantillonnage sont provoqués sur n'importe quel code quaternaire reçu selon la trame 2B1Q. Ces sauts de phase sont susceptibles de générer des erreurs d'interprétation des données par le processeur de signal et donc des erreurs dans la communication. Le processeur de signal qui réalise l'annulation d'écho ayant besoin de plu- sieurs bauds pour reconverger de manière optimale, il s'ensuit que l'erreur risque de concerner plusieurs codes. En effet, un saut de phase faisant diverger le processeur de signal sur un code quaternaire d'un des canaux de données risque, non seule- ment d'entraîner une erreur d'interprétation de ce code en rai- son du décalage de la position de l'échantillonnage sur ce code, mais également des codes suivants jusqu'à ce que le prooes- seur reconverge correctement. L'objet de la présente invention est de pallier à cet inconvénient en permettant un positionnement des sauts de phase dans la trame 2B1Q, sans pour autant avoir recours à d'autres composants que ceux qui constituent le circuit existant. Pour atteindre cet objet, la présente invention pré- voit un circuit de transmission en duplex intégral d'un signal codé en ligne selon une trame alternant essentiellement mot de synchronisation et mots de données du type comportant, côté réception, un convertisseur analogique/numérique dont le signal d'échantillonnage est asservi en phase sur le déphasage entre le signal émis et le signal reçu, et comportant des moyens pro- pres à positionner les sauts de phase éventuels dudit signal d'échantillonnage sur les mots de synchronisation de la trame. Selon un mode de réalisation de la présente inven- tion, lesdits moyens comportent notamment un décodeur qui déli- vre audit convertisseur analogique/numérique le signal d'échan- tillonnage sur la base du résultat fourni par une unité arith- métique et logique, ladite unité réalisant la sommation de la valeur d'un compteur/diviseur de fréquence d'une boucle à ver- rouillage de phase avec la valeur d'un compteur de retard ligne, ce dernier contenant la valeur du déphasage entre le signal émis et le signal reçu et sa fréquence de comp- tage/décomptage correspondant à la périodicité des mots de synchronisation. Selon un mode de réalisation de la présente inven- tion, ledit compteur de retard ligne reçoit sur son entrée d'horloge, un signal présentant, à chaque mot de synchronisa- tion, une impulsion de largeur correspondant à la largeur d'un code reçu, la fréquence d'apparition de cette impulsion corres- pondant à la fréquence des mots de synchronisation sur la trame, et sur son entrée de comptage/décomptage, un signal "e" indicateur de la présence et du sens d'une erreur de phase, ces deux signaux étant délivrés par un circuit de détection des données reçues. Selon un mode de réalisation de la présente inven- tion, ladite impulsion dudit signal d'horloge du compteur de retard ligne est envoyée à l'apparition du premier code de cha- que mot de synchronisation. Selon un mode de réalisation de la présente inven- tion, le circuit est appliqué à la transmission à 160 kbits/s d'un signal codé en ligne en codes quaternaires selon la norme 2B1Q. Selon un mode de réalisation de la présente inven- tion, ladite boucle à verrouillage de phase délivre, outre le signal d'horloge d'émission, un signal d'horloge dudit décodeur qui fixe la largeur des impulsions d'échantillonnage du signal ainsi que l'amplitude des sauts de phase. Selon un mode de réalisation de la présente inven- tion, les fréquences d'émission et d'échantillonnage sont de 80 kHz, la fréquence du signal d'horloge dudit décodeur étant de ,36 MHz; et la fréquence du signal d'horloge délivré par le circuit de détection est de l'ordre de 666,6 Hz, la largeur des impulsions d'échantillonnage et l'amplitude des sauts de phase étant de 65 ns. Le fait, selon la présente invention, d'alimenter le compteur de retard ligne par une horloge calée par le circuit de détection sur l'apparition d'un mot de synchronisation per- met que les sauts de phase, en régime établi, soient position- nés sur la trame 2B1Q au niveau des mots de synchronisation. On évite ainsi tout saut de phase pendant les trois mots d'infor- mation 2B+D contenant des données, ce qui limite considérable- ment les erreurs de transmission. Le choix du positionnement des sauts de phase sur les mots de synchronisation est motivé par le fait que ce champ est beaucoup moins sensible. En effet, il faut détecter six mots de synchronisation erronés successifs pour que le circuit se désynchronise et, en pratique, l'apparition d'un saut de phase en régime établi ne peut se produire que toutes les 10 trames, donc tous les 10 mots de synchronisation. On dispose donc d'une marge de sécurité nettement suffisante pour éviter toute désynchronisation, tout en suppri- mant les risques d'erreur d'interprétation des données. Le fait de caler l'horloge du compteur de retard ligne sur le premier code quaternaire du mot de synchronisation optimise cette sécurité. En effet, le processeur de signal ayant besoin de plusieurs bauds pour reconverger de manière optimale, on évite ainsi le risque qu'il termine sa convergence sur le début d'un mot de données. Le processeur dispose des 8 codes suivants du mot de synchronisation qui en comporte 9 pour reconverger, ce qui en pratique est suffisant. On parvient donc, au moyen de la présente invention, à optimiser le fonctionnement du circuit, sans pour cela en augmenter le nombre de composants, donc le coût. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'un mode de réalisation particulier faite à titre non limitatif en relation avec les figures join- tes parmi lesquelles: les figures 1 à 4 décrites précédemment sont desti- nées à exposer l'état de la technique et le problème posé; la figure 5 représente un circuit de transmission, selon la présente invention, d'un signal à 160 kbits conformé- ment à la trame 2B1Q; et la figure 6 montre, de façon schématique, sous forme de chronogrammes, la position des sauts de phase suivant le circuit de la figure 5. Sur les figures 3 et 5, les mêmes éléments ont été désignés par les mêmes références. Comme le représente la figure 5, l'horloge du comp- teur de ligne à retard 10 est, selon l'invention, alimentée par un signal CLK4 issu du circuit de détection 9. Ce signal CLK4 est calé sur la détection du premier code quaternaire des mots de synchronisation. En d'autres termes, le circuit de détection 9 envoie une impulsion à chaque premier code quaternaire d'un mot de synchronisation qu'il soit simple ou de super-trame, la largeur de l'impulsion étant fixée par la fréquence de 80 kHz, elle est donc de 12,5 as. L'émission de ce signal ne pose aucun problème au niveau du circuit de détection 9 dans la mesure o son rôle est précisément de décoder le signal reçu et que l'on dispose donc en son sein de la trame décodée. Un premier code d'un mot de synchronisation se repro- duisant sur la trame tous les 120 codes, la fréquence d'appari- tion de ce premier code du mot de synchronisation est de 1,5 ms, ce qui donne pour le compteur 10, une fréquence d'horloge et donc une fréquence de comptage d'environ 666,6 Hz. Le signal d'erreur de phase "e" présente une valeur nulle, positive ou négative, en fonction de l'absence ou de la présence (avance ou retard) d'une erreur de phase. Il place donc le compteur 10 respectivement en position inhibée, en position de comptage ou de décomptage. A chaque impulsion d'horloge CLK4, la valeur contenue dans le compteur 10 est ainsi soit maintenue, soit incrémentée, soit décrémentée sui- vant la valeur du signal "e". La figure 6 illustre sous forme de chronogrammes la forme des signaux CLK4 et CLK2, puis celle des signaux "e" et CLK3, respectivement en l'absence d'erreur de phase, en pré- sence d'une avance de phase, et en présence d'un retard de phase. Pour les besoins du tracé, la valeur initiale du dépha- sage p entre le signal émis et le signal reçu est prise dans cet exemple à 180 de sorte qu'en l'absence d'erreur de phase le signal CLK3(0) soit en phase avec le signal CLK2. La repré- sentation de la figure 6 n'est pas à l'échelle pour des raisons de clarté. Comme on peut le voir sur la figure 6, le signal CLK4 présente une impulsion de 12,5 Es de large à chaque premier code SW(1) d'un mot de synchronisation, la période de ces impulsions étant de 1,5 ms. Le signal CLK2 correspond quant à lui à l'horloge d'émission à 80 kHz et présente donc une période de 12,5 gs. Le premier signal d'erreur représenté e(0) est un signal d'absence d'erreur de phase. De la sorte, le signal CLK3(0) constituant le signal d'échantillonnage à 80 kHz avec des impulsions d'une largeur de 65 ns est déphasé de p par rap- port à l'horloge d'émission CLK2. En cas de retard de phase du signal reçu par rapport à cette valeur initiale, le signal d'erreur e(1) présente un front montant au moment de la détection de cette erreur de phase et place donc le compteur de retard ligne 10 en position de comptage. Mais comme l'horloge de ce compteur est fournie par le signal CLK4, le compteur ne va être incrémenté de 1 que lors de l'apparition de l'impulsion d'horloge suivante corres- pondant à l'arrivée du premier code SW(1) d'un mot de synchro- nisation. Le signal CLK3(1) est alors décalé d'une valeur de 65 ns correspondant à la fréquence d'horloge de 15,36 MHz du décodeur 12. En cas d'avance de phase du signal reçu par rapport à la valeur initiale, le signal d'erreur e(-l) présente un front descendant au moment de sa détection et place le compteur de retard ligne 10 en position de décomptage. Comme dans le cas précédent, le compteur n'est décrémenté de 1 que lors de l'apparition d'une impulsion sur le signal CLK4, et le signal CLK3(-1) est alors décalé dans le sens inverse. Dans les deux cas e(l) et e(-l), le signal "e" retrouve la valeur nulle dès que l'erreur de phase a disparu, c'est-à-dire dès que la valeur du compteur 10 correspond au déphasage actuel entre le signal émis et le signal reçu. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, chacun des composants décrits pourra être remplacé par un ou plusieurs éléments remplissant la même fonction. REVENDICATIONS 1. Circuit de transmission en duplex intégral d'un signal codé en ligne selon une trame alternant essentiellement mot de synchronisation (SW) et mots de données (2B+D) du type comportant, côté réception, un convertisseur analogique/ numérique (8) dont le signal d'échantillonnage (CLK3) est asservi en phase sur le déphasage (p) entre le signal émis et le signal reçu, caractérisé en ce qu'il comporte des moyens propres à positionner les sauts de phase éventuels dudit signal d'échantillonnage (CLK3) sur les mots de synchronisation (SW) de la trame. 2. Circuit de transmission selon la revendication 1, caractérisé en ce que lesdits moyens comportent notamment un décodeur (12) qui délivre audit convertisseur analogi- que/numérique (8) le signal d'échantillonnage (CLK3) sur la base du résultat fourni par une unité arithmétique et logique (11), ladite unité (11) réalisant la sommation de la valeur d'un compteur/diviseur de fréquence (15) d'une boucle à ver- rouillage de phase (5) avec la valeur d'un compteur de retard ligne (10), ce dernier contenant la valeur du déphasage (ç) entre le signal émis et le signal reçu et sa fréquence de comp- tage/décomptage correspondant à la périodicité des mots de syn- chronisation (SW). 3. Circuit de transmission selon la revendication 2, caractérisé en ce que ledit compteur de retard ligne (10) reçoit sur son entrée d'horloge, un signal (CLK4) présentant, à chaque mot de synchronisation (SW), une impulsion de largeur correspondant à la largeur d'un code reçu, la fréquence d'appa- rition de cette impulsion correspondant à la fréquence des mots de synchronisation (SW) sur la trame, et sur son entrée de comptage/décomptage, un signal "e" indicateur de la présence et du sens d'une erreur de phase, ces deux signaux (CLK4, "e") étant délivrés par un circuit de détection des données reçues (9). 4. Circuit de transmission selon la revendication 3, caractérisé en ce que ladite impulsion dudit signal (CLK4) d'horloge du compteur de retard ligne (10) est envoyée à l'apparition du premier code (SW(1)) de chaque mot de synchro- nisation (SW). 5. Circuit de transmission selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il est appliqué à la transmission à 160 kbits/s d'un signal codé en ligne en codes quaternaires selon la norme 2B1Q. 6. Circuit de transmission selon la revendication , caractérisé en ce que ladite boucle à verrouillage de phase (5) délivre, outre le signal d'horloge d'émission (CLK2), un signal (CLK1) d'horloge dudit décodeur (12) qui fixe la largeur des impulsions d'échantillonnage du signal (CLK3) ainsi que l'amplitude des sauts de phase. 7. Circuit de transmission selon la revendication 6, caractérisé en ce que les fréquences d'émission (CLK2) et d'échantillonnage (CLK3) sont de 80 kHz, la fréquence du signal d'horloge (CLK1) dudit décodeur (12) étant de 15,36 MHz; et en ce que la fréquence du signal d'horloge (CLK4) délivré par le circuit de détection (9) est de l'ordre de 666,6 Hz, la largeur des impulsions d'échantillonnage et l'amplitude des sauts de phase étant de 65 ns.