Brevet FR2710804A1 — publié le 19950407

Dispositif numérique de connexion d'une pluralité de stations de travail sur un réseau local en anneau. La présente invention se rapporte à un dispositif numérique destiné à permettre la connexion d'une pluralité de stations de travail, telles que par exemple des micro- ordinateurs ou des terminaux, sur un réseau local en anneau, spécifiquement de type "anneau à jeton". Il est connu de connecter une pluralité de stations de travail, typiquement une centaine à plusieurs centaines de stations, sur un réseau local fonctionnellement circulaire et bien connu sous la dénomination anglo- saxone "LAN Token Ring" ou la dénomination française "Anneau à jeton". Les premières installations informatiques de ce type ont fonctionné avec une fréquence de fonctionnement du réseau local qui était de l'ordre de 4 Mégabits/seconde, et fonctionnent actuellement sans graves problèmes particuliers. Actuellement, les exigences de la technique voudraient permettre à ce genre d'installation de fonctionner pour une fréquence du réseau local, ou anneau, qui est de l'ordre de quatre fois plus élevée, de l'ordre de par exemple 16 Mégabits/seconde pour fixer les idées. Les spécifications doivent alors être les mêmes que pour les installations connues, et typiquement le code utilisé est un code de type "Manchester différentiel", c'est-à-dire un code pour lequel seuls les changements de niveau, ou transitions, sont pris en compte et qui: - est porteur du rythme, - et est transformable en un autre code caractérisé par la longueur temporelle de ses symboles successifs, ces longueurs étant égales chacune à une ou plusieurs périodes de base, et au maximum à quatre périodes de base. Par exemple, le code Manchester différentiel est transformable en un autre code défini par des symboles "longs", "moyens", et "courts", un symbole "long" ayant une longueur égale à trois périodes de base, un symbole "moyen" une longueur égale à deux périodes de base, et un symbole "court" une longueur égale à une seule période de base. Pour ces installations fonctionnant à ces vitesses d'anneau nettement plus élevées, il est en outre souhaité de respecter les mêmes distances de raccordement - typiquement de l'ordre d'une centaine de mètres - entre chaque station et l'anneau, que celles qui existent déjà sur les installations précédentes qui fonctionnent à vitesse d'anneau bien plus lente.10 Les études effectuées par la Demanderesse ont permis de s'apercevoir que le respect, dans une installation de ce type qui fonctionnerait avec une vitesse d'anneau de l'ordre de 16 Mégabits/seconde, de cette distance de raccordement de l'ordre d'une centaine de mètres, paraissait possible si15 l'on équipait le système central, associé à l'anneau, de dispositifs de remise en forme des signaux émanant de chaque station. Cependant, compte- tenu de cette vitesse très élevée de circulation des données sur l'anneau, le système devient très sensible à la notion de "gigue" du signal, c'est-à-dire aux inévitables petites variations de fréquence des impulsions, cette gigue devenant d'autant plus élevée qu'il y a de stations de travail connectées sur l'anneau. Pour cette fréquence de 16 Mégabits/seconde, et en utilisant simplement une remise en forme additionnelle des signaux au niveau de l'anneau, on s'est aperçu qu'il était impossible à l'heure actuelle de connecter sur cet anneau un nombre de stations de travail supérieur à 130 environ, ce qui est très inférieur aux performances actuellement30 souhaitées pour ce genre d'installation, l'objectif préférentiel étant de pouvoir connecter environ 250 stations de travail sur cet anneau. L'invention vise à remédier à cet inconvénient. Elle se rapporte à cet effet à un dispositif numérique de connexion d'une pluralité de stations de travail sur un réseau local en anneau, typiquement du genre "anneau à jeton", le code utilisé étant un code de type "Manchester différentiel", c'est-à-dire un code - pour lequel seuls les changements de niveau, ou transitions, sont pris en compte, - qui est porteur du rythme, - et qui est transformable en un autre code caractérisé par la longueur temporelle de ses symboles successifs, ces longueurs étant égales chacune à une ou plusieurs périodes de base, et au maximum à quatre périodes10 de base, chaque station de travail étant prévue pour pouvoir s'insérer, et donc envoyer des trames, sur ce réseau local en anneau par l'intermédiaire, successivement entre la station et l'anneau, d'au moins: À un premier bloc de traitement, essentiellement analogique, qui au moins comporte un dispositif de conversion Analogique/numérique et vice- versa, des données, des dispositifs classiques d'isolation et de filtrage, ainsi qu'un dispositif de détection du signal, éventuellement émis par la station, de demande d'insertion de cette dernière, ou20 "Phantom-Drive", un second bloc de traitement, uniquement numérique, qui assure l'interface avec le réseau local en anneau, et un commutateur multi-voies à quatre entrées qui permet de réaliser physiquement l'insertion de la station sur cet anneau, ce dispositif étant caractérisé: - en ce que ce second bloc de traitement réalise à la fois une remise en forme des signaux et une réduction de gigue de ces signaux, et comporte pour ceci:30. une entrée d'horloge, qui est la même pour tous ces seconds blocs, qui est de fréquence en pratique rigoureusement fixe et de plusieurs fois supérieure à la fréquence de l'anneau, ce signal d'horloge commune provenant d'un Oscillateur Commandé en Tension, ou "VCXO", qui est35 asservi, sous commande d'une Unité Logique Centrale, ou "CPU", par le signal de données provenant de la Station- Maître et donc sur le rythme de celle- ci, un détecteur de fronts, ou "DTD", qui détecte le train de données incident et initialise donc le système, 5. un dispositif d'échantillonnage et de comptage, ou "SDU", qui reçoit ledit signal d'horloge ainsi que les changements d'état fournis par ce détecteur de fronts, et qui dialogue avec un analyseur de débit, ou "RAN", qui lui- même reçoit de la CPU une indication lui fournissant la10 valeur de la vitesse de l'anneau, ce qui permet à ce RAN d'envoyer sur la CPU une information d'impossibilité d'insertion si les longueurs de symboles successifs ainsi mesurées par comptage montrent que le rythme incident n'est pas compatible avec celui de l'anneau, et à contrario, s'il15 y a compatibilité, de coder ces longueurs, qui sont par exemple au nombre de trois longueurs différentes (court, moyen, long) dans le cas du code "Manchester-différentiel", sur deux bits par symbole, et de mémoriser ces symboles successifs ainsi codés chacun sur deux bits dans une mémoire20 de type "First-In, First-OUT", ou "Mémoire FIFO", cette mémoire FIFO ayant deux butées, une butée "mémoire pleine ou presque pleine" et une butée "mémoire presque vide" qui fournissent chacune vers la CPU un signal d'incompatibilité des données d'entrée.25. un régénérateur de code, ou DRG, par exemple composé tout simplement d'un registre à décalage, qui est apte, quand il reçoit, sous commande dudit analyseur de débit RAN, un signal d'horloge constitué soit par un sous-multiple de l'horloge fournie par ledit VCXO, soit par une Boucle à30 Verrouillage de Phase, ou "PLL", qui reçoit comme signal de référence le signal d'entrée en provenance de la station et qui fournit un signal d'horloge de fréquence égale au double de la fréquence de rythme de cette station, à extraire un à un lesdits symboles emmagasinés dans la mémoire FIFO et à35 ainsi régénérer le code d'origine, le signal d'insertion PHD étant appliqué audit commutateur soit directement soit par l'intermédiaire dudit circuit RAN de sorte que ce circuit RAN peut agir, s'il y a finalement compatibilité entre les signaux fournis par la5 station et la vitesse de l'anneau, sur ledit commutateur pour le commander en position d'insertion de cette station sur l'anneau. Avantageusement, ce commutateur est un commutateur électronique comportant un inverseur logique et un double ensemble de portes logiques. Selon une caractéristique intéressante de cette invention, le choix de la liaison qui synchronise ledit VCXo, c'est-à-dire la détermination de la Station-Maître, est effectué par utilisation desdites butées de ladite15 mémoire FIFO. A l'initialisation en effet, le VCXO oscille sur une fréquence propre quelconque. Comme seule l'horloge de la Station-Maître oscille quoi qu'il en soit à son propre rythme, indépendant donc de celui du VCXO, seule l'introduction des données dans la20 mémoire FIFO relative à cette station-maître se fait de façon non synchrone: cette mémoire se remplit ou se vide et arrive donc sur une desdites butées, et elle fournit en conséquence une information, sur une sortie prévue à cet effet, à la CPU afin qu'elle commande alors la25 synchronisation du VCXO par les signaux d'entrée du bloc relatif à cette Station-Maître. De toute façon, l'invention sera bien comprise, et ses avantages et autres caractéristiques ressortiront, lors de la description suivante d'un exemple non-limitatif de30 réalisation, en référence au dessin schématique annexé dans lequel: Figure 1 est un schéma synoptique d'ensemble de l'installation de connexion d'une pluralité de stations de travail sur un réseau local en anneau de type "LAN Token35 Ring", le code utilisé étant le code Manchester différentiel. Figure 2 est un diagramme temporel représentatif de ce code Manchester différentiel. Figure 3 est un schéma électrique du commutateur d'insertion d'une des stations. Sur la figure 1 est partiellement représentée, sous forme synoptique, une installation, conforme à l'invention, de connexion d'une pluralité de stations de travail (non représentées) sur un réseau local en anneau 5, ou "LAN Token Ring", couramment dénommé "anneau à jeton". Cette10 appellation provient du fait qu'en l'absence de station présente sur l'anneau 5, il y circule une trame dite "trame jeton" qui est prélevée par toute station venant s'insérer sur cet anneau. La fréquence des trames qui circulent sur l'anneau, ou "vitesse de l'anneau", est une fréquence de valeur déterminée et caractéristique de l'installation. Pour la présente invention, elle peut être soit de 4 Mégabits/seconde soit de 16 Mégabits/seconde. D'une manière générale cette installation est prévue pour fonctionner selon la spécification IEEE 802,5. En particulier, les signaux qui sont émis et reçus par chaque station, ainsi que ceux qui circulent sur l'anneau, sont codés selon le code "Manchester différentiel" dont la structure est rappelée sur la figure 2, selon le signal25 référencé 6. Le diagramme temporel 6 représente, en code Manchester différentiel, la suite de bits ou symboles suivants: OO 1 1 J K O La durée de chaque bit est égale à la période T qui est l'inverse de la fréquence correspondant au rythme du signal. Cette période T est égale à deux intervalles de base I'. Dans le code Manchester différentiel, seuls les changements d'état, c'est-à-dire les fronts de montée ou de descente qui sont assortis d'une flèche sur le diagramme 6, sont pris en compte. Par définition, selon ce code: un bit "O" est défini par un changement d'état en début et en milieu de bit, comme on le constate sur le diagramme 6;5. un bit "1" est donné par uniquement un changement d'état en milieu de période T. À Un symbole "J" est défini par l'absence de changement d'état en cours de période T; et un symbole "K" est défini par la présence d'un unique changement d'état en début de période. Les symboles "O" et "1" sont des bits d'information, tandis que les symboles "J" et "K" sont des violations du code qui servent par exemple à repérer les débuts et les fins de trame.15 L'examen du signal codé 6 montre que ce signal est finalement composé d'une suite de trois sortes de signaux de longueur temporelles différentes:. des symboles "courts" A, B, C, D, E dont la longueur temporelle est d'un intervalle de base I' (donc la moitié de la période T); des symboles "moyens " F, G, H de longueur égale à deux intervalles I'; et des symboles "longs" J de longueur égale à trois intervalles de base I'. Il est donc possible de transformer la suite 6 en une suite de signaux longs, moyens, courts qui peuvent chacun être représentés par un nombre binaire, respectivement 11, 01, et 10, qui donne leur longueur et qui ne comporte que deux bits. Cette avantageuse propriété est utilisée dans la présente installation, comme on le verra ci-après. En revenant maintenant à la figure 1, les références C(i-1), C(i), C(i+ 1), etc, désignent les connecteurs qui permettent, via un câble d'une centaine de mètres par exemple, de relier ce dispositif d'interface respectivement35 à la station numéro i-1, i, i+1, etc. Les signaux transitant par ces connecteurs C sont des signaux analogiques. Toute la description qui va suivre est relative à la station i, mais le synoptique relatif à cette station i se retrouve identiquement, sur ce schéma, pour toutes les autres stations. En d'autres termes, ce qui est affecté, sur ce schéma, des indices (i+ 1) et (i-1) est identique à ce qui est affecté de l'indice (i) relatif à la station numéro i. L'installation qui est représentée sur le synoptique permet de connecter sur l'anneau 5 une station parmi seize stations. En réalité, l'invention offre la possibilité de connecter une station parmi jusqu'à 250 stations: L'installation globale comprendra en conséquence une pluralité de dispositifs identiques à celui de la figure 1, par exemple 15 dispositifs chacun connectés à 16 stations, ces dispositifs étant placés l'une derrière l'autre tout autour de l'anneau 5. Chaque connecteur C est relié, par une double liaison bifilaire et bi-directionnelle 7, à un bloc A(A(i) pour la station N i qui a une fonction d'isolation, de filtrage, de conversion Analogique/Numérique et vice-versa. Par ailleurs, lorsque la station désire s'insérer sur l'anneau, elle fournit une tension continue, appliquée en fait sur les points-milieu des enroulements secondaires de25 deux transformateurs de sortie de la station. Cette tension est transmise au détecteur C et, via la liaison 7, au bloc de traitement analogique A. Ce bloc fournit en conséquence, sur une sortie 8, un signal PHD de demande d'insertion, appelé "signal fantôme" ou plus couramment "Phantom-Drive".30 Il fournit vers l'anneau 5 les données en provenance de la station et transformées en un train numérique DIN codées en code Manchester différentiel (voir le train 6 de la figure 2) sur une sortie 9 et reçoit de même, sur une entrée 10 placée côté anneau, un train numérique en35 provenance de l'interface numérique comprise entre le bloc A et l'anneau 5. Cette interface numérique, qui est l'objet de l'invention, comporte, pour chacune des seize stations, un bloc (bloc N i par exemple) électronique de traitement numérique des données qui est associé à un commutateur 5 électronique SW, référencé 37, qui sera décrit ultérieurement en référence à la figure 3, de branchement sur l'anneau de la station N i auquel ce commutateur SW(i) correspond. A l'ensemble de ces seize blocs de traitement numérique sont en outre associés: une unité logique centrale de commande et de calcul 11, ou "CPU", qui est par exemple un microprocesseur; un oscillateur commandé en tension 12, ou "VXCO", qui fournit sur sa sortie 13 une horloge Hvcxo de fréquence en pratique rigoureusement fixe (et donc exempte de "gigue") et au moins quatre fois supérieure à la fréquence maximale de fonctionnement de l'anneau 5; dans le cas présent, l'horloge Hvcxo est une horloge de fréquence 64 Mégabits/seconde.20 Sur l'entrée de commande 14 du VCXO 12 est appliqué un signal d'asservissement sur le rythme de l'anneau 5. Ce rythme est en fait porté par le train de données DIN de la station- maître. La station-maitre, qui est par exemple la station N i+1, a entre autres propriétés celles de fonctionner à un rythme d'horloge inaltérable et égal au rythme de l'anneau 5. En pratique, comme représenté sur la figure 1, tous les signaux précités DIN sont appliqués à un multiplexeur 15 et le signal de sélection 16, ou de commande, de ce multiplexeur est fourni par le CPU qui connaît, de la manière qui sera décrite ci-après, le numéro de cette station-maître. Comme, puisqu'il s'agit d'un code Manchester différentiel dont c'est une des propriétés fondamentales, le35 signal numérique DIN(i+1) de la station-maître est porteur du rythme, qui en l'occurrence est celui de l'anneau, l'horloge Hvcxo est bien finalement une horloge de fréquence fixe (puisque fournie par un oscillateur 12 à quartz) et asservie sur la fréquence de l'anneau. Ce sera le bloc N i qui sera décrit maintenant, mais la station-maître pourrait être une autre station que la station N i+l, par exemple la station N i-1 ou cette station i. A l'initialisation, le VCXO n'est bien sur pas encore asservi et oscille donc sur une certaine fréquence qui est sans rapport avec celle de l'anneau. Le CPU ne sait pas quelle est la station-maître. Nous expliquerons ultérieurement comment est faite, selon un intéressant aspect de l'invention, la détermination de cette station-maître.15 Pour l'instant, nous supposerons le problème résolu et en conséquence le VCXO asservi sur le rythme de cette station-maître, c'est-à-dire finalement sur celui de l'anneau. En l'occurrence, comme ci- dessus mentionné, cette fréquence du VCXO est de 64 Mégabits/seconde. Elle est20 quatre fois supérieure à celle de l'anneau pour un fonctionnement de ce dernier à 16 Mb/s et elle lui est seize fois supérieure pour un fonctionnement de cet anneau à 4 Mb/s. Supposons alors qu'une station, par exemple notre station N i, désire s'insérer sur l'anneau. Le commutateur correspondant SW(i) est un commutateur à quatre bornes 1, 2, 3, 4. Les signaux qui circulent sur l'anneau 5 entrant à ce stade par la borne 4 et sortent par la borne 3. Les signaux en provenance de la station entrent dans le commutateur SW par la borne 1. Ils en sortent à ce stade, pour retourner vers cette station, par la borne 2. Au repos, c'est-à-dire au départ et lorsque la station n'est pas insérée sur l'anneau, la borne 4 est donc reliée à la borne 3 tandis que la borne 1 est reliés à la borne 2. Avant d'envoyer son signal PHD(i) de commande d'insertion, la station N i commence tout d'abord par tester sa propre liaison, indépendamment de l'anneau 5, en envoyant, à son propre rythme, une ou plusieurs trames vers5 le bloc N i. Ces trames sont donc envoyées sur la liaison DIN(i) référencée 9, elles transitent par le bloc N i et de la borne 1 à la borne 2 du commutateur SW(i), puis retournent vers la station par la liaison DOUT (i) référencée 9.10 Le signal DIN (i) a par exemple l'allure donnée par le diagramme 6 de la figure 2: seuls les changements d'état, ou fronts, sont à prendre en compte. Ce signal DIN(i) est appliqué sur l'entrée 17 d'un détecteur de fronts DTD(i), référencé 18. Les changements d'états ainsi détectés sont échantillonnés dans un bloc SDU(i), référencé 19, qui analyse la durée entre fronts au moyen d'un comptage effectué au rythme de l'horloge qui lui est appliqué sur son entrée de comptage 20.20 Le résultat de ce comptage, c'est-à-dire la durée des symboles successifs, est transmise, par une liaison bi- directionnelle 21, à un bloc de calcul 22, ou RAN(i), qui est réalisé en logique combinatoire et qui constitue entre autres un dispositif d'analyse de débit et de codage.25 A noter que ce bloc logique RAN reçoit aussi, par la liaison 8, le signal PHD de demande d'insertion ainsi que, par une liaison 23, une information en provenance de la CPU 11 qui lui fournit la fréquence ou "vitesse" de fonctionnement de l'anneau 5. Il fournit: 30. sur une première de ses sorties, référencées 24, un signal éventuel de commande de commutation du commutateur SW,. sur une autre sortie 25 le signal de commande, ou sélection, d'un multiplexeur MUX(i), 26, qui sera explicité ci-après, et sur une troisième sortie 27 un signal d'information qui transite à travers un circuit d'alarme ALARM(i), référencé 28, pour retourner à la CPU 11 par la liaison 29. 5 Pour l'instant, il s'agit pour la station d'envoyer des trames de test, à son propre rythme, sur la liaison 9, et de récupérer ces trames, toujours à son propre rythme, sur la liaison 10. L'opération a entre autres pour intérêt de vérifier le bon fonctionnement du BLOC N i.10 A ce stade donc, le bloc logique RAN vérifie que la liaison avec l'anneau est possible (qu'il s'agit bien d'un code Manchester différentiel et que le débit de la station est compatible avec la vitesse de l'anneau qui lui est fournie par l'entrée 23). Si ce n'est pas le cas, il envoie15 vers la CPU, via le bloc d'alarme 28, une information d'impossibilité d'insertion de cette station. Si tout va bien, il code sur deux bits chacun des symboles successifs (court, moyen, long) et envoie, via le bloc SDU 19, le résultat de ce codage vers une mémoire 30, de type "FIFO" en soi bien classique. Le terme "FIFO", largement consacré, signifie "First In-First Out": il s'agit d'une mémoire formée d'un empilement de registres et dans laquelle le premier symbole que l'on extrait ("First Out") est le premier symbole que l'on avait rentré ("First In").25 A noter que cette mémoire 30 est par ailleurs équipée de deux butées, l'une d'elle étant atteinte lorsque cette mémoire est presque vide et l'autre lorsqu'elle est presque pleine. Lorsqu'une de ces deux butées est atteinte, c'est que le rythme de lecture de cette mémoire n'est pas30 compatible avec son rythme d'écriture. La mémoire FIFO fournit alors, sur une sortie 31, un signal d'alarme vers le bloc précité 28, signal qui est remonté vers le microprocesseur 11 via la liaison 29. A noter aussi que, essentiellement pour des raisons technologiques, le bloc logique RAN envoie vers la FIFO les symboles transcodés deux par deux, c'est-à-dire que l'on envoie à chaque fois deux symboles successifs simultanément (donc évitant quatre bits puisqu'il y a deux bits par symbole). Ceci permet de diminuer le nombre d'écriture/lecture de la mémoire FIFO et donc d'utiliser une5 technologie moins rapide. Ceci est bien entendu facultatif, et l'on pourrait très bien écrire les symboles l'un après l'autre et non pas deux par deux. Maintenant que les données transcodées sont stockées dans la mémoire FIFO, il convient de les lire au rythme de la station tout en les restituant dans le code d'origine pour les restituer, via les bornes 1 et 2 du commutateur SW et la liaison 10, vers la station. Ceci est effectué grâce à un transcodeur composé d'un registre à décalage DRG(i), référencé 32 dans lequel les bits accumulés dans la mémoire 30 sont transférés, au rythme qui lui est donné par son entrée d'activation 33, via la liaison 34. Le rythme d'extraction 33 doit bien sur être celui de la station, puisque ces trames ne transitent pas sur l'anneau. Il est en conséquence prévu une boucle à verrouillage de phase 34, ou "P.L.L.", qui reçoit sur son entrée de référence 35 les données DIN, qui sont porteuses du rythme de la station puisqu'il s'agit d'un code Manchester25 différentiel, et qui fournit en conséquence sur sa sortie 36 un signal d'horloge asservi sur ce rythme et de fréquence égale au double de ce dernier. Le bloc RAN applique à ce stade, via la liaison 25, un signal de sélection, par le multiplexeur 26, du fil de liaison 36: c'est donc cette horloge issue de la PLL 34 qui est appliquée au registre à décalage 32 pour reconstituer, au rythme originel de la station N i, la trame envoyée sur la liaison 9. Comme à ce stade le bloc RAN ne reçoit pas de signal d'insertion PHD, il active, par la liaison 24, le commutateur SW de sorte que sa borne 1 soit reliée à sa borne 2: la trame reconstituée est donc retournée, via la liaison 10, vers la station N i, ce qui permet à cette dernière de vérifier que la liaison vers l'anneau 5 est finalement correcte et peut donc être utilisée. 5 Ensuite, cette vérification indispensable étant effectuée, la station N i, qui est donc supposée vouloir s'insérer sur l'anneau 5, envoie son signal d'insertion PHD sur le bloc logique RAN 22, qui lui-même le répercute sur le commutateur 37 via la liaison 24.10 A noter qu'en variante, ce signal PHD pourrait aussi bien être envoyé à la fois sur le commutateur 37 et sur le bloc logique 22. En réponse à ce signal PHD reçu sur le fil 24, le commutateur 37 relie ensemble alors les bornes 1 et 3 d'une part et les bornes 4 et 3 d'autre part, ce qui permet l'insertion de la station sur l'anneau. Le bloc RAN connait, par l'information qui lui est donnée, sur le fil 23, par la CPU 11, la vitesse de fonctionnement de l'anneau: en l'occurrence, il sait si20 cette vitesse est de 4 Mb/s ou si elle est de 16 Mb/s. Il envoie en conséquence, sur la liaison 25 de commande du multiplexeur 26, un signal de sélection qui permet à ce dernier de sélectionner:. soit une première entrée 38 sur laquelle est appliquée, en provenance du VCXO12, une horloge de fréquence fixe et égale à 32 Mb/s si la vitesse de l'anneau est de 16 Mb/s;. soit une autre entrée 39 sur laquelle est appliquée, en provenance du VCXO12, une autre horloge de fréquence fixe et égale à 8 Mb/s si la vitesse de l'anneau est de 4 Mb/s. Le signal à 32 Mb/s est obtenu sur le fil 38 en divisant par deux, grâce au diviseur par deux 40, le signal d'horloge Hvcxo présent sur la liaison 13. Le signal à 8 Mb/s est obtenu sur le fil 39 en divisant par 4 le signal obtenu sur la sortie 41, du diviseur 40. Il est utilisé pour ceci un diviseur par quatre référencé 42. Le signal à insérer DIN(i) est alors traité par le BLOC N i de la même face que l'avait été la trame de test selon la description précédente, à la différence près que les bits stockés dans la mémoire FIFO 30 sont extraites, et régénérés en code dans le régénérateur de code 32, à un rythme qui correspond à celui directement issu du signal d'horloge Hvcxo.10 D'une manière générale, il convient de remarquer que, dans ce système, si le train de données est échantillonné, dans le bloc SDU 30, par l'horloge Hvcxo à 64 Mb/s, c'est en revanche le rythme du train de données DIN qui impose, par l'intermédiaire du détecteur de front DTD 18, la vitesse15 d'écriture dans la mémoire FIFO 30. Dans le cas présent, la lecture de la mémoire FIFO par le régénérateur de code DRG 32 est effectuée sur un rythme issu du signal d'horloge Hvcxo. Par conséquent, pour éviter que la mémoire FIFO n'atteigne une des deux butées précitées et donne donc un20 signal d'alarme sur le fil 31, il est nécessaire que les rythmes d'écriture et de lecture de cette mémoire 30 soient identiques. Ceci est normalement le cas en fonctionnement normal du système car ou bien la station considérée est la station- maître et alors elle fonctionne par définition au25 rythme de l'anneau, donc aussi au rythme du VCXO, ou bien ce n'est pas la station-maître, mais dans ce cas elle est équipée d'un oscillateur Commandé en Tension qui est asservi, par une information qu'il reçoit, au rythme de l'anneau.30 Si le rythme de la station considérée n'est pas compatible, non seulement la mémoire FIFO peut atteindre une butée, mais surtout le bloc d'analyse RAN 22 s'en aperçoit en analysant les comptages effectués par le bloc SDU 19, et il envoie alors un signal d'incompatibilité vers la CPUll35 via la liaison 27, le circuit d'alarme 28, et la liaison 29. On remarquera peut-être que la fréquence du signal d'horloge qui estappliqué selon la référence 33 au régénérateur DRG32 est toujours double de la fréquence du signal régénéré qui sort de ce bloc 32. 5 Ceci se comprend aisément à l'examen de la figure 2 o cette horloge 33 a été représentée en dessous du signal 6 qui est régénéré par le circuit 32, en réalité constitué par un registre à décalage. La période T correspond sur ce diagramme à la fréquence considérée (fréquence de l'anneau ou fréquence de la station). En supposant, comme représenté par des flèches descendantes sur le dessin, que l'horloge 33 décale le registre à décalage 32 sur ses fronts de descente, on voit qu'il faut avoir deux fronts de descente pendant une période15 T. Pour obtenir cela, il est nécessaire que la période de cette horloge 33 soit deux fois plus courte que la période T, et donc que sa fréquence soit deux fois plus élevée. Le schéma détaillé du commutateur multi-voies 37 est donné sur la figure 3. Il est composé comme représenté d'un inverseur logique I et de deux ensembles identiques 43 et 44 à chacun deux portes ET attaquant une porte OU. Les niveaux appliqués sur les entrées 24, 1, et 4 de ce circuit étant des niveaux logiques "O" ou "1", on vérifie aisément sur la figure 3 que ce circuit remplit les fonctions prédéfinies du25 commutateur électronique SW 37. Conformément enfin à un intéressant aspect de cette invention, la détermination, à l'initialisation, de l'entrée DIN sur le multiplexeur 15 qui doit être choisie, par la commande 16, pour synchroniser, par l'entrée 14,30 l'oscillateur VCXO 12 sur la fréquence de l'anneau s'effectue de la manière suivante: On a vu ci- dessus que chaque station, hormis la station-maître, a son rythme fourni par un Oscillateur Commandé en Tension qui lui est propre. Cet oscillateur est35 alors asservi sur le rythme de l'oscillateur VCXO 12. En revanche, la station-maître n'est pas asservie sur le rythme de cet oscillateur VCXO: elle oscille toujours à son propre rythme, qui est par ailleurs celui de l'anneau 5. Au départ, aucun signal n'est appliqué par la CPU II sur la commande 16 du multiplexeur 15. Il n'y a donc aucun signal de commande 14, et la VCXO 12 oscille en mode libre. Les stations envoient alors toutes des signaux DIN sur leurs BLOCS respectifs tel que le bloc N i. Toutes les stations se synchronisent alors sur l'horloge Hvcxo, sauf la stationmaître qui, oscillant par définition à son propre10 rythme égale à celui de l'anneau, refuse de se synchroniser sur cette horloge Hvcxo. Les rythmes d'écriture et de lecture de sa mémoire FIFO 30 n'étant alors pas identiques, cette mémoire se remplit ou se vide jusqu'à atteindre une des deux butées15 précitées. Un signal d'alarme est alors en conséquence transmis à la CPU 11 via la liaison 29, de sorte que ce microprocesseur 11 sait immédiatement le numéro de la station-maître et active en conséquence la liaison 16 pour sélectionner le lien 9 correspondant, par exemple le lien20 DIN(i+1) si la station-maître est la station N"(i+1). A bien noter enfin que le bloc électronique de l'invention permet, outre le fait qu'il fournit à la fois une remise en forme des signaux et une suppression de la gigue, de s'affranchir des éventuelles erreurs de25 transmission grâce au circuit RAN 22 qui vérifie toujours que le signal qu'il analyse est bien un signal correct. REVENDICATIONS 1) Dispositif numérique de connexion d'une pluralité de stations de travail sur un réseau local en anneau (5), typiquement du genre "anneau à jeton", le code utilisé étant 5 un code de type "Manchester différentiel", c'est-à-dire un code pour lequel seuls les changements de niveau, ou transitions, sont pris en compte, - qui est porteur du rythme, - et qui est transformable en un autre code caractérisé par la longueur temporelle de ses symboles successifs, ces longueurs étant égales chacune à une ou plusieurs périodes de base, et au maximum à quatre périodes de base, chaque station de travail étant prévue pour pouvoir insérer, et donc envoyer des trames, sur ce réseau local en15 anneau (5), par l'intermédiaire, successivement entre la station et l'anneau, d'au moins: un premier bloc de traitement (A), essentiellement analogique, qui au moins comporte un dispositif de conversion analogique numérique, et viceversa, des données,20 des dispositifs classiques d'isolation et de filtrage, ainsi qu'un dispositif de détection du signal (PHD), éventuellement émis par la station, de demande d'insertion de cette dernière, ou "Phantom-Drive", À un second bloc de traitement (Bloc N ...), uniquement numérique, qui assure l'interface avec le réseau local en anneau, et un commutateur multi- voies à quatre entrées (37) qui permet de réaliser physiquement l'insertion de la station sur cet anneau (5),30 caractérisé - en ce que ce second bloc de traitement (Bloc N i) réalise à la fois une remise en forme des signaux et une réduction de gigue de ces signaux, et comporte pour ceci: une entrée (13) d'horloge, qui est la même pour tous ces seconds blocs, qui est de fréquence en pratique rigoureusement fixe et de plusieurs fois supérieure à la fréquence de l'anneau, ce signal d'horloge commune provenant5 d'un Oscillateur Commandé en Tension (12), ou "VCKO", qui est asservi, sous commande d'une Unité Logique Centrale (11), ou "CPU", par le signal de données provenant de la Station-Maître et donc sur le rythme de celle-ci, un détecteur de fronts (18), ou "DTD", qui détecte le train de données incident (DIN) et initialise donc le système, un dispositif d'échantillonnage et de comptage (19), ou "SDU", qui reçoit ledit signal d'horloge (Hvcxo) ainsi que les changements d'état fournis par ce détecteur de15 fronts (18), et qui dialogue avec un analyseur de débit (22), ou "RAN", qui lui- même reçoit de la CPU (11) une indication (23) lui fournissant la valeur de la vitesse de l'anneau (5), ce qui permet à ce RAN (22) d'envoyer sur la CPU (11) une information d'impossibilité d'insertion si les longueurs de symboles successifs (DIN) ainsi mesurées par comptage montrent que le rythme incident n'est pas compatible avec celui de l'anneau, et à contrario, s'il y a compatibilité, de coder ces longueurs, qui sont par exemple au nombre de trois longueurs différentes (court, moyen,25 long) dans le cas du code "Manchester- différentiel", sur deux bits par symbole, et de mémoriser ces symboles successifs ainsi codés chacun sur deux bits dans une mémoire (30) de type "First-In, First-OUT", ou "Mémoire FIFO", cette mémoire FIFO ayant deux butées, une butée "mémoire pleine ou presque pleine" et une butée "mémoire presque vide" qui fournissent chacune vers la CPU un signal d'incompatibilité des données d'entrée,. un régénérateur de code (32), ou DRG, par exemple composé tout simplement d'un registre à décalage, qui est apte, quand il reçoit, sous commande dudit analyseur de début RAN (22), un signal d'horloge constitué soit par un sous- multiple (38, 39) de l'horloge (Hvcxo) fournie par ledit VCXO (12), soit par une boucle à Verrouillage de Phase (34), ou "PLL", qui reçoit comme signal de référence le signal d'entrée (DIN) en provenance de la station et qui fournit un signal d'horloge (36) de fréquence égale au double de la fréquence de rythme de cette station, à extraire un à un lesdits symboles emmagasinés dans la mémoire FIFO (30) et à ainsi régénérer le code d'origine, le signal d'insertion (PHD) étant appliqué audit commutateur10 (37) soit directement soit par l'intermédiaire dudit circuit RAN (22) de sorte qu'ainsi le circuit RAN peut agir, s'il y a finalement compatibilité entre les signaux fournis par la station et la vitesse de l'anneau (5), sur ledit commutateur (37) pour le commander en position d'insertion de cette station sur l'anneau (5). 2) Dispositif selon la revendication 1, caractérisé en ce que ce commutateur SW (32) est un commutateur électronique comportant un inverseur logique (I) sur sa borne de commande (24) et deux ensembles identiques (43, 44) comportant chacun deux portes "ET" attaquant une porte "OU". 3) Dispositif selon l'une des revendications 1 ou 2, caractérisé en ce que lesdites butées de la mémoire FIFO (30) sont utilisés pour permettre à l'Unité Logique Centrale (11) de déterminer à l'initialisation quelle est la station- maître dont le signal de données (DIN) doit être appliqué sur l'électrode de commande (14) de l'oscillation VCXO (12). 4) Dispositif selon l'une des revendications 1 à 3, caractérisé en ce qu'il est équipé de moyens (26, 42, 22) lui permettant de fonctionner pour plusieurs vitesses30 d'anneau (5) déterminées mais différentes, par exemple soit 4 Mbs/s, soit 16 Mb/s. ) Dispositif selon l'une des revendications 1 à 4, caractérisé en ce que les données sont écrites dans la mémoire FIFO (30) par groupes de deux symboles successifs à35 la fois.