Brevet FR2713845A1 — publié le 19950616

PROCEDE D'ENTRELACEMENT ET DE DESENTRELACEMENT EN BLOC ET DISPOSITIF DE MISE EN OEUVRE La présente invention se rapporte à un procédé d'entrelacement et de désentrelacement en blocs de données, ainsi qu'à un dispositif mettant en oeuvre ce procédé. L'invention s'applique notamment à l'entrelacement de données numériques avant leur transmission et au désentrelacement après réception. II est connu de par l'art antérieur d'associer les techniques de détection et de correction d'erreur et d'entrelacement pour fiabiliser la transmission de données numériques. Pour un code correcteur d'erreur tel que le code Reed Solomon, on annexe au paquet de mots binaires à transmettre un certain nombre de mots supplémentaires, permettant de corriger jusqu'à un nombre maximum donné d'erreurs de transmission. Lorsque ce maximum d'erreurs est dépassé, le code correcteur n'est plus suffisant. Ceci peut notamment être le cas si une salve d'erreurs corrompt plusieurs mots contigus. Pour augmenter l'efficacité du code correcteur, on procède à l'entrelacement de plusieurs paquets de données. Cette technique consiste à transmettre successivement des mots issus de paquets différents. En ne transmettant pas chaque paquet d'un seul coup, il est possible de répartir les conséquences d'une salve d'erreurs sur plusieurs paquets, et de rester ainsi dans les limites du code correcteur. L'entrelacement, au niveau de l'organe émetteur, est généralement réalisé en écrivant les données dans une mémoire dans un certain ordre, et en les relisant dans un ordre différent pour la transmission. Le désentrelacement, au niveau du récepteur est réalisé de manière inverse, en écrivant les données dans la mémoire de désentrelacement suivant l'ordre de lecture de la mémoire d'entrelacement, et en relisant les données suivant l'ordre d'écriture dans la mémoire d'entrelacement. Soient à entrelacer P paquets, comprenant chacun L octets. Ces P paquets constituent un bloc B. On dit que l'on réalise un entrelacement de profondeur P en réarrangeant les octets des P paquets de manière à séparer deux octets successifs d'un paquet donné par P-l octets issus des P-l autres paquets. La figure 1 montre une mémoire permettant de réaliser cet entrelacement. Pour simplifier l'exposé de l'art antérieur, cette mémoire comporte P colonnes d'octets. Les adresses vont en s'incrémentant de gauche à droite et de haut en bas, tel que le montre la figure 1. L'écriture dans cette mémoire se fait en écrivant le premier octet du premier paquet à l'adresse 0, le second octet à l'adresse P, et ainsi de suite jusqu'au dernier octet (octet L-1) à l'adresse (L-1)P. Ces adresses correspondent à la première colonne de la mémoire. De la même façon, on écrira le second paquet aux adresses 1, P+1, ... 1)P+1 de la seconde colonne. On procède ainsi jusqu'au dernier paquet et la dernière colonne. L'ordre d'écriture est illustré à la figure 2. En généralisant, on peut dire que l'octet I (avec I E [1,L]) du paquet p (avec p E [1,P]) du bloc b (avec b E [1,B]) s'écrira à l'adresse (b-1 )LP + (p-1 ) + (I-1 )P de la mémoire. La lecture s'effectuera dans l'ordre des adresses, c'est à dire en lisant ligne après ligne (voir figure 3). On lit donc d'abord les premiers octets de tous les paquets, suivis par les seconds octets et ainsi de suite. L'entrelacement est donc bien réalisé. Ce schéma d'écriture-lecture implique qu'il est nécéssaire d'écrire une grande partie des données d'un bloc B avant de pouvoir en lire. Concrètement, on doit avoir écrit E=(L-1)(P-l)+1 octets avant de lire le premier octet à l'adresse O. Si ce critère n'est pas respecté, la lecture se fera à un moment ou à un autre à une adresse non encore balayée par l'écriture. La figure 4 illustre l'évolution de l'adresse d'écriture et de l'adresse de lecture dans le cas où P est pris égal à 3 et L est pris égal à 7. Le temps est représenté en abscisse, tandis que les adresses de la mémoire d'entrelacement sont en ordonnée. T représente un cycle élémentaire d'horloge. On supposera que pour un cycle donné, l'écriture est effectuée avant la lecture. De ce fait, lorsque l'adresse d'écriture est égale à l'adresse de lecture pour un même cycle T, la donnée correspondante est d'abord écrite avant d'être relue pendant le même cycle T. La courbe en dents de scie 1 représente les adresses d'écriture, tandis que la courbe en escalier 2 représente les adresses de lecture. La courbe 1 réalise 6 sauts de 3 adresses à partir de l'adresse 0, ceci correspondant à l'écriture du premier paquet (7 octets) dans la première colonne. L'écriture reprend alors en haut de la seconde colonne, avec l'adresse 1. Au point A, c'est à dire après l'écriture de (L1)(P-1)+1=13 octets, la lecture peut commencer à l'adresse 0, pendant le même cycle qu'est effectuée l'écriture du treizième octet. L'adresse de lecture s'incrémentera d'une unité à chaque cycle d'horloge. On notera qu'au point D, les deux courbes se rejoignent. Si la lecture des données avait été entreprise plus tôt qu'au 13e cycle d'écriture, par exemple au 12e cycle, on aurait tenté de lire à l'adresse 2 avant même d'y avoir écrit une donnée. Au point B, l'écriture du premier bloc de P paquets est achevée, la dernière valeur ayant été écrite à l'adresse (LP-i)=20. L'écriture du prochain bloc commence alors à l'adresse LP=21, comme illustré à la figure 2. En fin de bloc, le saut d'adresse est donc de 1. La taille minimale Delta de la mémoire est égale à la différence maximale entre l'adresse d'écriture et l'adresse de lecture. Sur le schéma de la figure 4, on peut voir que cette différence est maximale au point C. L'adresse d'écriture est LP+(L-1)P. A ce moment LP+L octets ont été écrits. L'adresse de lecture est alors LP+L-E=LP+L-(LP-LP+2) =2L+P-2. On obtient donc Delta = LP + (L-l )P-(2L + P-2) + 1 = 2(L-1 )(Pi)+i. En considérant l'exemple numérique précédent, la taille minimale de la mémoire aurait été de 25 octets. L'invention a pour but de présenter un procédé d'entrelacement permettant de réduire la taille des mémoires nécessaires, tout en simplifiant l'adressage de ces mémoires. L'invention a pour objet un procédé d'entrelacement de blocs de P paquets comportant chacun L mots binaires, I'entrelacement étant réalisé en écrivant les données dans une mémoire d'entrelacement dans un ordre donné et en les relisant dans un ordre correspondant à l'entrelacement, ledit procédé étant caractérisé en ce qu'après avoir lu, à une adresse donnée une donnée correspondant à un bloc b-l, on inscrit à la même adresse une donnée correspondant au bloc b. Ainsi, on remplit la mémoire en inscrivant le bloc suivant au fur et à mesure que l'on lit le bloc précédent. Du fait de l'égalité, à tout moment, des adresses de lecture et d'écriture, l'adressage de la mémoire d'entrelacement est grandement simplifié. La taille de la mémoire nécéssaire n'est alors que de PL mots binaires. Selon un mode de mise en oeuvre particulier, I'entrelacement consiste à réorganiser les mots binaires des P paquets de L mots chacun selon le rang des mots dans chaque paquet, puis pour chaque rang suivant l'ordre des paquets. Selon un mode de mise en oeuvre particulier de l'invention, les adresses de la mémoire d'entrelacement allant de O à LP-1, la progression des adresses de lecture/écriture pour un bloc b est telle que: ab(") (ab("-l)+ (L(b-x))) mod (LP-i) pour ne]O,LP-1[, n entier, avec ab(O)=O ab(LP-1 ) = LP-1 et bE[i,[, b entier x II s'agit là d'une progression des adresses pour un bloc b qui ne nécéssite pas la connaissance des adresses concernant le bloc b-1. II suffit de connaître L, P, b et x. Selon un mode de réalisation particulier, si ab(n) est la suite des adresses de lecture/écriture dans la mémoire d'entrelacement dont les adresses vont de O à LP-1, la relation entre la suite d'adresses du bloc b et la suite d'adresses du bloc b+l est: ab+1(n)=Lx(ab(n)) modulo (LP-1) si ntLP-1, ab + 1 (LP-1 ) = LP-1. Cette relation donne les renseignements nécessaires pour passer des adresses correspondant à un bloc b à celles correspondant au bloc b + i. II suffit de connaître les adresses correspondant au bloc b, et les valeurs de L et P. Bien évidemment, il est possible de passer d'un bloc b à un bloc b+m en appliquant m fois cette relation. Selon un mode de réalisation particulier de l'invention, il n'y a pas de lecture de données pendant l'écriture des données du premier bloc. Les données qui pourraient être lues à ce moment n'ont normalement pas de sens. Selon un mode de réalisation particulier de l'invention, il y a une lecture de données pendant l'écriture du premier bloc, et les résultats de cette lecture ne sont pas utilisés. II n'y a pas alors d'exception quant au traîtement du premier bloc. L'invention a aussi pour objet un dispositif de génération d'adresses d'entrelacement et/ou de désentrelacement de blocs de P paquets, chaque paquet comportant L mots binaires, caractérisé en ce qu'il comprend des moyens de génération, pour un bloc d'ordre b, d'une constante L(b-x) modulo (LP-1) avec b entier et x entier constant inférieur ou égal à b, et des moyens d'addition d'un multiple par m (entier variant de O à LP-1) de ladite constante à une adresse de base, chaque valeur résultante étant prise modulo (LP-1) si ladite valeur est différente de (LP-i) ou strictement supérieure à (LP-1), le résultat de cette addition constituant l'adresse de lecture du bloc b et l'adresse d'écriture du bloc b+l. Selon un mode de réalisation particulier, le dispositif de génération d'adresses est caractérisé en ce qu'il reçoit une horloge à la fréquence des octets à entrelacer, le dispositif comportant un diviseur d'horloge par P recevant l'horloge CO, un diviseur d'horloge par L, recevant en entrée la sortie du diviseur par P, deux additionneurs modulo (LP-1), le second additionneur n'effectuant le calcul modulo que si le résultat de son addition est soit différent, soit strictement supérieur à (LP-1), ainsi qu'un registre tampon, le premier additionneur possédant une entrée horloge recevant le signal de sortie du diviseur par P, les deux entrées de ce premier additionneur recevant respectivement la sortie du même additionneur et la sortie du registre tampon, I'additionneur possédant enfin une entrée de remise à zéro, commandée par le signal issu du diviseur par L ou un signal d'initilisation, la sortie du premier additionneur étant d'autre part reliée à l'entrée dudit registre tampon, ce dernier possédant aussi une entrée SET, reliée au signal d'initialisation et permettant de le mettre à la valeur 1, ainsi qu'une entrée d'horloge, reliée au signal issu du diviseur par L, la sortie du registre tampon étant reliée à une entrée de chacun des deux additionneurs, le second additionneur recevant sur son autre entrée sa propre sortie, qui constitue aussi la sortie du dispositif et fournit les adresses de lecture/écriture, l'entrée d'horloge du second additionneur étant reliée au signal CO, L'entrée de remise à zéro du second additionneur étant reliée à un OU logique à deux entrées, qui reçoit la sortie du diviseur par L et le signal d'initialisation. D'autres avantages et caractéristiques de l'invention apparaîtront à travers la description d'un mode de réalisation particulier de l'invention, illustré par les figures jointes, parmi lesquelles: -la figure 1, déjà décrite, représente le schéma d'adressage d'une mémoire d'entrelacement -la figure 2, déjà décrite, représente un schéma d'écriture de données connu dans ladite mémoire, -la figure 3, déjà décrite, représente un schéma de lecture de données connue de ladite mémoire, -la figure 4, déjà décrite, représente un diagramme d'évolution simultané des adresses de lecture et d'écriture, -la figure 5 représente un diagramme d'évolution des adresses d'écriture et de lecture dans une autre mémoire d'entrelacement, ladite évolution étant en accord avec un exemple de mise en oeuvre de la méthode inventive, -la figure 6 représente un exemple de réalisation d'un dispositif de mise en oeuvre de l'invention. Selon le présent mode de réalisation de l'invention, on cherche à réaliser l'entrelacement, de profondeur P, de groupes de P paquets de L octets en blocs B de PL octets chacun. Conformément à l'invention, on utilisera une mémoire d'entrelacement de PL octets. Pour simplifier les explications, cette mémoire organisée en matrice de P colonnes de L octets, les espaces mémoire étant adressés de O à PL-1 en balayant la mémoire ligne par ligne, du haut à gauche vers le bas à droite. La figure 5 donne l'évolution des adresses d'écriture et de lecture conformément au présent exemple de réalisation. P et L sont pris respectivement égaux à 3 et 7. La mémoire comporte donc 21 cases, d'adresses O à 20, données en ordonnée. Le temps figure en abscisse. La première étape à entreprendre consiste à écrire le premier bloc (bloc b=l). Pour ce premier bloc, aucune lecture n'est effectuée. Pour prendre un exemple simple de progression des adresses d'écriture de ce premier bloc, on choisit une incrémentation d'une adresse à chaque écriture de donnée, en partant de l'adresse 0. Le diagramme de l'évolution des adresses d'écriture du premier bloc est donné dans la première colonne de la figure 5. La seconde étape consiste à lire les données écrites pendant la période d'écriture du bloc précédent, dans un ordre correspondant à l'entrelacement. Les adresses de lecture sont calculées à partir des adresses d'écriture du premier bloc. Dans le présent exemple, les adresses se confondent avec l'ordre d'écriture. Si les P paquets sont écrits consécutivemment dans la mémoire, il faudra lire les octets toutes les L adresses, en partant de l'adresse O (on lit tout d'abord les premiers octets des P paquets, puis les seconds octets etc..). La fonction donnant les adresses dans ce cas est: f(X)=LX modulo (LP-1) lorsque LXwLP-1 f(X) = LP-1 lorsque LX = LP-1 avec X variant de O à LP-1. On notera que, lorsque LX est égal à LP-1, on utilise la valeur LP-1 et non la valeur 0. Conformément à l'invention, lorsque l'on lit les données du premier bloc, on écrit, aux adresses de lecture, les données correspondant au second bloc. Cette écriture est effectuée dans le même ordre que précédemment, c'est à dire que l'écriture se fait paquet par paquet, en partant du premier octet du premier paquet. Les adresses de lecture/écriture sont bien évidemment choisies de façon à réaliser l'entrelacement, et sont calculées en utilisant la fonction f. Les adresses de lecture du second bloc sont définies en appliquant f2 au lieu de f, et ainsi de suite pour les blocs suivants. On obtient ainsi le tableau d'adresses de lecture/écriture suivant: O 1 2 3 4 5 6 7 1 8 9 10 il 12 13 14 15 16 17 18 19 20 O 7 14 1 8 15 2 9 16 3 10 17 4 il 18 5 12 19 6 13 20 O 9 18 7 16 5 14 3 12 1 10 19 8 17 6 15 4 13 2 il 20 0 3 6 9 12 15 18 1 4 7 10 13 16 19 2 5 8 il 14 17 20 0 1 2 3 4 5 6 7 8 9 10 il 12 13 14 15 16 17 18 19 20 La première ligne correspond aux adresses d'écriture du premier bloc, la seconde aux adresses de lecture du premier bloc et aux adresses d'écriture du second bloc, et ainsi de suite. Le passage d'une ligne à la ligne suivante dans une même colonne se fait par application de la fonction f. On notera que les première et cinquième lignes sont identiques, dans le cadre de l'exemple numérique utilisé. Cette périodicité peut être utilisée pour faciliter les calculs des adresses, ou leur mémorisation en mémoire morte. La figure 5 donne l'équivalent graphique du tableau ci-dessus. II est à noter que le désentrelacement peut se faire en appliquant soit le procédé inventif, soit tout autre procédé de désentrelacement, le flux de données entrelacées émis par le dispositif d'entrelacement inventif ne se distinguant pas du flux crée par un autre dispositif d'entrelacement. Selon une variante de ce mode de réalisation, et dans le but de simplifier les circuits, on effectue une lecture de la manière décrite aussi pendant l'écriture de premier bloc. Simplement on ne tiendra pas compte des résultats de cette première lecture. La figure 6 représente schématiquement un exemple de réalisation d'un circuit séquenceur d'adresses mettant en oeuvre l'invention. A la base de ce circuit est la caractéristique selon laquelle, pour un bloc donné, le passage d'une adresse à la suivante se fait par addition d'une constante, le résultat étant pris modulo la taille de la mémoire moins 1 au cas où ce résultat dépasse l'adresse maximale de la mémoire. Par exemple, pour la première ligne du tableau ci-dessus, la constante est de 1, pour la seconde ligne, elle est de 7 (7 étant inférieur ou égal à 20, adresse maximale), pour la troisième, elle est de 9 (72 modulo 20), pour la quatrième, elle est de 3 (73 modulo 20). Pour la dernière ligne, on retombe sur une constante de 1 (7 puissance 4 modulo 20). Les puissances correspondent aux puissances de la fonction f. Le circuit de la figure 6 comporte une entrée 1 recevant un signal d'horloge (CO) à la fréquence des octets à entrelacer, un diviseur d'horloge par P (2) recevant l'horloge CO, ainsi qu'un diviseur d'horloge par L (3), recevant en entrée la sortie du diviseur par P (2). On a donc à disposition trois horloges, donnant une impulsion respectivement pour tous les octets, tous les P octets et tous les blocs (de PL octets). Le circuit séquenceur comporte en outre deux additionneurs modulo (LP-1) 4 et 5, ainsi qu'un registre tampon (ou "latch") 6. Le rôle du premier additionneur 4 est de calculer la constante mentionnée cidessus, celle-ci changeant tous les PL octets. Le latch 6 mémorisé cette valeur, qui est utilisée par le second additionneur 5 pour calculer les adresses de lecture/écriture proprement dites. L'additionneur 4 possède une entrée horloge recevant le signal de sortie du diviseur par P 2. Les deux entrées de cet additionneur recoivent respectivement la sortie du même additionneur 4 et la sortie du registre tampon 6. L'additionneur 4 possède enfin une entrée d'initialisation RESET, qui permet la remise à zéro et qui est commandée par le signal issu du diviseur par L 3 ou par le signal d'initialisation INIT. La sortie de l'additionneur 4 est reliée à l'entrée du registre tampon 6. Ce dernier possède aussi une entrée SET, reliée à un signal d'initialisation INIT et permettant de le mettre à la valeur 1, ainsi qu'une entrée d'horloge, reliée au signal issu du diviseur par L 3. La sortie du registre tampon 6 est reliée à une entrée de chacun des additionneurs 4 et 6. L'additionneur 5 reçoit sur son autre entrée sa propre sortie, qui constitue aussi la sortie du circuit séquenceur et fournit les adresses de lecture/écriture. Son entrée d'horloge est reliée au signal CO. L'entrée RESET de l'additionneur est reliée à un OU logique 7 à deux entrées, qui reçoivent la sortie du diviseur par L 3 et au signal d'initialisation INIT. Le fonctionnement du circuit séquenceur est le suivant: on envoie une impulsion INIT aux entrées mentionnées ci-haut. Les sorties des deux additionneurs sont alors à zéro, tandis que la sortie du registre tampon est à 1. La sortie du circuit indique donc l'adresse 0. Pour un cycle de l'horloge CO, on effectue d'abord la lecture de la donnée du bloc précédent à l'adresse indiquée par la sortie du circuit, puis l'écriture de la donnée du bloc présent à cette même adresse de la mémoire. II conviendra de faire attention à ce que l'adresse en sortie du circuit séquenceur reste stable pendant les cycles de lecture/écriture, le résultat de l'addition constituant l'adresse de l'octet suivant ne devant apparaître qu'une fois ces cycles terminés. On utilisera par exemple un registre tampon (non illustré) recevant la sortie du circuit séquenceur et commandé par une horloge dérivée de CO. La première impulsion sur CO, annonçant par son front montant la stabilisation du premier octet à écrire sur le bus de données de la mémoire d'entrelacement commande l'additionneur 5, qui additionne les valeurs présentes à ses entrées. Dans le présent cas, un 1 apparaît à la sortie, après le front montant de la première impulsion sur CO. II en va de même à chacune des impulsions suivantes sur CO. L'additionneur 5 s'incrémente donc de O jusqu'à LP-1, valeur après laquelle il est remis à zéro par le diviseur par L 3. Les adresses progressent donc de la façon indiquée sur la figure 5 pour le bloc 1. Pendant ce temps, I'additionneur 4 compte une impulsion de CO sur P impulsions, son entrée reliée au registre 6 étant égale à 1. Au bout de LP impulsions sur CO, la sortie de l'additionneur présente la valeur L, mémorisée par le registre tampon 6 qui est commandé par l'impulsion issue du diviseur par L 3 à ce moment. II conviendra de faire attention à ce que la valeur L à la sortie de l'additionneur 4 soit stabilisée avant le transfert vers le registre tampon 6. Pour l'écriture du second bloc (et la lecture du premier), la progression des adresses se fera de L en L emplacements mémoire, comme indiquée par la valeur mémorisée par le registre tampon 6. C'est ici que la fonction modulo de l'additionneur 5 entre en jeu, de façon à ce que les adresses ne dépassent jamais l'adresse maximale de la mémoire. Pendant ce temps, I'additionneur 4, préalablement remis à zéro, ajoute L fois L, obtenant L2 modulo LP-1. Le modulo est pris après chaque addition, ce qui réduit la taille du registre accumulateur de l'additionneur. Enfin, la valeur L2 mod LP-1 est mémorisée dans le registre tampon 6. Le fonctionnement est alors identique pour tous les blocs suivants. Selon l'exemple pris, le registre tampon 6 est initialisé à 1. II est bien sûr possible, selon d'autres modes de réalisation, de l'initialiser à une autre des valeurs L2 mod LP-1, L3 mod LP-1 ou L puissance 4 mod LP-i. La partie de calcul modulo de l'additionneurs 5 est telle que le modulo n'entre en jeu que lorsque le résultat de l'addition est strictement supérieur à LP-1. En effet, étant donné les conventions prises pour l'adressage de la mémoire d'entrelacement, on n'obtiendrait jamais l'adresse LP-1 si cette précaution n'était pas prise. Ceci est équivalent à dire que le modulo n'est mis en jeu que lorsque le résultat est différent de LP-1, étant donné que pour des valeurs strictement inférieures, le modulo ne change pas le résultat de l'addition. On utilisera par exemple un comparateur de type connu pour comparer le résultat de l'addition à LP-1. Dans le cas où la comparaison montre que le résultat de l'addition est égal à LP-1, ou selon une variante, qu'il est inférieur ou égal, ce résultat est utilisé directement, sans qu'on en prenne le modulo. La réalisation d'un tel circuit est à la portée d'un homme de l'art. On dispose ainsi d'un dispositif générateur d'adresse, ainsi que d'une horloge CO à la fréquence des octets. Selon un exemple de réalisation non illustré, on dispose d'une horloge à la fréquence 2xCO, un diviseur de fréquences par deux créant l'horloge CO, cette horloge double étant utilisée pour tout d'abord lire la donnée à l'adresse indiquée par le dispositif générateur, puis pour écrire la donnée du bloc suivant à cette même adresse. Les circuits d'interfaçage avec la mémoire ainsi que les bus de données sont facilement adaptables par l'homme du métier. Bien que dans le présent mode de réalisation particulier, les données sont représentées sous la forme d'octets, d'autres formats sont bien évidemment possibles. D'autre part, le mode de réalisation particulier ci-dessus procède à un entrelacement consistant à choisir un octet à tour de rôle dans chaque paquet. L'invention est facilement adaptable à d'autres formes d'entrelacement. REVENDICATIONS 1. Procédé d'entrelacement de blocs de P paquets comportant chacun L mots binaires, I'entrelacement étant réalisé en écrivant les données dans une mémoire d'entrelacement dans un ordre donné et en les relisant dans un ordre correspondant à l'entrelacement, ledit procédé étant caractérisé en ce qu'après avoir lu, à une adresse donnée une donnée correspondant à un bloc b-l, on inscrit à la même adresse une donnée correspondant au bloc b. 2. Procédé selon la revendication 1, caractérisé en ce que l'entrelacement consiste à réorganiser les mots binaires des P paquets de L mots chacun selon le rang des mots dans chaque paquet, puis pour chaque rang suivant l'ordre des paquets. 3. Procédé selon l'une des revendications précédentes, caractérisé en ce que les adresses de la mémoire d'entrelacement allant de O à LP-1, la progression des adresses de lecture/écriture pour un bloc b est telle que: ab(") (ab("-1)+(L(b-x))) mod (LP-1) pour ns]O,LP-1[, n entier, avec ab(O)=O ab(LP-?) = LP-1 et bs[1,[, b entier x 4. Procède selon l'une des revendications précédentes, caractérisé en ce que si ab(n) est la suite des adresses de lecture/écriture dans la mémoire d'entrelacement dont les adresses vont de O à LP-1, la relation entre la suite d'adresses du bloc b et la suite d'adresses du bloc b+l est: ab + 1 (n) = Lx(ab(n)) modulo (LP-i) si nwLP-1, ab + 1(LP-1) = LP-1 . 5. Procédé selon l'une des revendications précédentes, caractérisé en ce qu'il n'y a pas de lecture de données pendant l'écriture des données du premier bloc. 6. Dispositif de génération d'adresses d'entrelacement et/ou de désentrelacement de blocs de P paquets, chaque paquet comportant L mots binaires, caractérisé en ce qu'il comprend des moyens de génération (4,6), pour un bloc d'ordre b, d'une constante L(b-x) modulo (LP-1) avec b entier et x entier constant inférieur ou égal à b, et des moyens d'addition (5) d'un multiple par m (entier variant de O à LP-i) de ladite constante à une adresse de base (ab(O)), chaque valeur résultante étant prise modulo (LP-1) si ladite valeur est soit différente de (LP-1), soit strictement supérieure à (LP-1), le résultat de cette addition constituant l'adresse de lecture du bloc b et l'adresse d'écriture du bloc b+i. 7. Dispositif de génération d'adresses selon la revendication 6 caractérisé en ce qu'il reçoit une horloge (CO) à la fréquence des octets à entrelacer, le dispositif comportant un diviseur d'horloge par P (2) recevant l'horloge CO, un diviseur d'horloge par L (3), recevant en entrée la sortie du diviseur par P (2), deux additionneurs (4,5) modulo (LP-1), le second additionneur n'effectuant le calcul modulo que si le résultat de son addition est soit différent, soit strictement supérieur à (LP-1), ainsi qu'un registre tampon (6), le premier additionneur (4) possédant une entrée horloge recevant le signal de sortie du diviseur par P (2), les deux entrées de ce premier additionneur (4) recevant respectivement la sortie du même additionneur (4) et la sortie du registre tampon (6), I'additionneur (4) possédant enfin une entrée de remise à zéro, commandée par le signal issu du diviseur par L (3) ou un signal d'initialisation (INIT), la sortie du premier additionneur (4) étant d'autre part reliée à l'entrée dudit registre tampon (6), ce dernier possédant aussi une entrée SET, reliée au signal d'initialisation (INIT) et permettant de le mettre à la valeur 1, ainsi qu'une entrée d'horloge, reliée au signal issu du diviseur par L (3), la sortie du registre tampon (6) étant reliée à une entrée de chacun des deux additionneurs (4,5), le second additionneur (5) recevant sur son autre entrée sa propre sortie, qui constitue aussi la sortie du dispositif et fournit les adresses de lecture/écriture, L'entrée d'horloge du second additionneur (5) étant reliée au signal CO, L'entrée de remise à zéro (RESET) du second l'additionneur (5) étant reliée à un OU logique (7) à deux entrées, qui reçoit la sortie du diviseur par L (3) et le signal d'initialisation (INIT). 8. Dispositif selon l'une des revendications 6 ou 7, caractérisé en ce qu'il met en oeuvre le procédé selon l'une des revendications 1 à 5.