Brevet FR2713415A1 — publié le 19950609

PROCÉDÉ ET DISPOSITIF POUR LA VALIDATION D'ÉLÉMENTS D'UNE BOUCLE À BLOCAGE DE PHASE La présente invention concerne, de façon globale, les émetteurs/récepteurs de communication radio et, plus particulièrement, un dispositif et un procédé pour la validation (mise en fonction) d'éléments d'une boucle à blocage de phase dans un émetteur/récepteur de communication radio. La Figure 1 illustre, à titre d'exemple, un synoptique d'un émetteur/récepteur de communication radio 100 usuel (référencé ci-après par "émetteur/récepteur"). L'émetteur/récepteur 100 permet à une unité de souscripteur mobile ou portable de communiquer avec un poste de base (non illustré), par exemple sur des canaux de fréquence radio (R.F.) dans un système de communication radio (non illustré). Le poste de base assure ensuite les communications avec un système téléphonique câblé (non illustré) et d'autres unités de souscripteur. Un exemple d'une unité de souscripteur possédant l'émetteur/récepteur 100 est un radiotéléphone cellulaire. L'émetteur/récepteur 100 de la Figure 1 comprend, de façon globale, une antenne 101, un 102, un récepteur 103, un émetteur 105, une source de signal de fréquence de référence 107, un synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx)108, un synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109, un processeur 110, une source d'information 106 et un collecteur d'information 104. Le raccordement des blocs de l'émetteur/récepteur de communication radio 100 et leur fonctionnement sont décrits comme suit. L'antenne 101 reçoit un signal R.F. 119 du poste de base pour un filtrage par le filtre en duplex 102 afin de produire un signal R.F. reçu sur la ligne 111. Le filtre en duplex 102 assure une sélectivité en fréquence pour séparer le signal R.F. reçu sur la ligne 111 et le signal R.F. émis sur la ligne 113. Le récepteur 103 est couplé pour recevoir le signal R.F. reçu sur la ligne 111 et pour produire un signal reçu de bande de base sur la ligne 112 pour le collecteur d'information 104. La source de signal de fréquence de référence 107 fournit un signal de fréquence de référence sur la ligne 115. Le synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx) 108 est couplé pour recevoir le signal de fréquence de référence sur la ligne 115 et une information sur un bus de données 118 et est prévu pour produire un signal d'accord de récepteur sur la ligne 116 pour accorder le récepteur 103 à un canal R.F. particulier. De la même façon, le synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109 est couplé pour recevoir le signal de fréquence de référence sur la ligne 115 et une information sur le bus de données 118 et est prévu pour produire un signal d'accord d'émetteur sur la ligne 117 pour accorder l'émetteur 105 à un canal R.F. particulier. Le processeur 110 commande le fonctionnement du synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx) 108, du synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109, du récepteur 103 et de l'émetteur 105 via le bus de données 118. La source d'information 106 produit un signal émis de bande de base sur la ligne 114. L'émetteur 105 est couplé pour recevoir le signal émis de bande de base sur la ligne 114 et est prévu pour produire le signal R.F. émis sur la ligne 113. Le filtre en duplex 102 filtre le signal R.F. émis sur la ligne 113 pour une émission par l'antenne 101 en tant que signal R.F. 120. Les canaux R.F. dans un système de radiotéléphone cellulaire comprennent, par exemple, des canaux de voix et de transmission pour émettre et recevoir (référencés ci après par une "émission/réception") une information entre le poste de base et les unités de souscripteur. Les canaux de voix reçoivent une information de voix d'émission/réception. Les canaux de transmission, référencés de même comme canaux de commande, reçoivent des données d'émission/réception et une information de transmission. Via ces canaux de transmission, les unités de souscripteur ont accès au système de radiotéléphone cellulaire et reçoivent un canal de voix pour une communication ultérieure avec le système téléphonique câblé. Dans les systèmes de radiotéléphone cellulaire pouvant émettre/recevoir des données de large bande sur les canaux de transmission, l'espacement en fréquence des canaux de transmission est un multiple de l'espacement en fréquence des canaux de voix. Dans certains systèmes de radiotéléphone cellulaire, l'émetteur/récepteur de communication radio 100 et le poste de base émettent/reçoivent, de façon intermittente, une information sur le canal de transmission. Dans un tel système, un procédé de transmission entrelacée des données synchronise par exemple l'information intermittente. Dans ce type de système le maintien de l'émetteur/récepteur de communication radio 100 à pleine puissance pendant tout le temps de l'accord de l'émetteur/récepteur de communication radio 100 au canal de transmission tire, de façon inutile, sur la batterie de l'émetteur/récepteur de communication radio 100 pendant les périodes où l'information n'est pas reçue. Par conséquent, des parties de l'émetteur/récepteur de communication radio 100 peuvent être coupées afin de prolonger la durée de vie de la batterie lorsque l'émetteur/récepteur de communication radio 100 n'émet/reçoit pas d'information. De plus, des parties de l'émetteur/récepteur de communication radio 100 peuvent être coupées pour prolonger la durée de vie de la batterie lorsque la qualité du signal est assez bonne pour ne pas nécessiter une répétition ultérieure de la même information. Une alimentation et une coupure intermittentes, c'est-à-dire activant et désactivant l'émetteur/récepteur de communication radio 100 lors de cette opération de réception est appelée un mode de fonctionnement en réception discontinue (DRX). Dans le mode de fonctionnement DRX, une activation et une désactivation rapide des parties de l'émetteur/récepteur de communication radio 100 augmentent les économies de batterie. La Figure 2 illustre, à titre d'exemple, un synoptique d'un synthétiseur de fréquence usuelle de boucle à blocage de phase (PLL) pour l'émetteur/récepteur de communication radio 100 de la Figure 1. La structure générale du synthétiseur de fréquence de PLL de la Figure 2 est la même, à la fois, pour le synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx) 108 et pour le synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109. Le synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 de la Figure 2 comprend, de façon globale, un diviseur de référence 201 à des fins de description et une PLL 212. La PLL 212 comprend, de façon globale, un détecteur de phase 202, un filtre de boucle 203, un oscillateur commandé en tension 204 et un diviseur de boucle 205. Le diviseur de référence 201 reçoit un signal de fréquence de référence sur la ligne 115. Le raccordement des blocs du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 de la Figure 2 est décrit ci-dessous. Le diviseur de référence 201 est couplé pour recevoir le signal de référence sur la ligne 115 et le bus de données 118 et est prévu pour produire un signal de fréquence de référence divisée sur la ligne 206. Le détecteur de phase 202 est couplé pour recevoir un signal de fréquence de référence divisé sur la ligne 206 et un signal de rétroaction sur la ligne 209 et est prévu pour produire un signal d'erreur de phase sur la ligne 207. Le filtre de boucle 203 est couplé pour recevoir le signal d'erreur de phase 207 et est prévu pour produire un signal filtré sur la ligne 208. L'oscillateur commandé en tension 204 est couplé pour recevoir le signal filtré sur la ligne 208 et est prévu pour produire un signal de fréquence de sortie sur la ligne 116 ou 117. Le diviseur de boucle 205 est couplé pour recevoir le signal de fréquence de sortie sur la ligne 116 ou 117 et est prévu pour produire le signal de rétroaction sur la ligne 209. Le diviseur de boucle 205 et le diviseur de référence 201 sont couplés pour recevoir une information de programmation sur le bus de données 118. Le fonctionnement du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 de la Figure 2 est décrit ci-dessous. La PLL 212 est un circuit produisant le signal de fréquence de sortie sur la ligne 116 ou 117 synchronisé avec le signal de fréquence de référence sur la ligne 115. Le signal de fréquence de sortie sur la ligne 116 ou 117 est synchronisé ou "verrouillé" sur le signal de fréquence de référence sur la ligne 115 lorsque la fréquence du signal de fréquence de sortie sur la ligne 116 ou 117 présente une relation prédéterminée avec celle du signal de fréquence de référence sur la ligne 115. Dans des conditions de verrouillage, la PLL 212 assure, de façon usuelle, une différence de phase constante entre le signal de fréquence de référence sur la ligne 115 et le signal de fréquence de sortie sur la ligne 116 ou 117. La différence de phase constante peut prendre une quelconque valeur désirée incluant une valeur nulle. Si un écart dans la différence de phase désirée de tels signaux se développe, c'est-à-dire si une erreur de phase sur la ligne 207 se développe à cause, par exemple, d'une variation soit de la fréquence du signal de fréquence de référence sur la ligne 115, soit des paramètres programmables de la PLL via le bus de données 118, la PLL règle la fréquence du signal de fréquence de sortie sur la ligne 116 ou 117 pour piloter l'erreur de phase sur la ligne 207 vers la valeur de la différence de phase constante. Un problème est soulevé lorsqu'un synthétiseur en fréquence de PLL est revalidé après une période d'invalidation (mise hors fonction) comme dans le mode DRX. Considérons, de façon idéale, que la tension sur la ligne de commande en fréquence du VC0 a conservé une valeur constante sur toute une séquence d'invalidation/ revalidation (remise en fonction). Même dans ce cas, la fréquence du VCO, lorsqu'il est revalidé, peut être momentanément différente de celle sur laquelle il se trouvait juste avant l'invalidation. Cette différence temporaire dure tant que cela est requis pour le VCO et pour la stabilisation de son circuit de polarisation. Le VCO est d'ordinaire très sensible au bruit d'alimentation de puissance et aux signaux parasites et par conséquent, utilise souvent un superfiltre ou un filtrage capacitif important dans son raccordement à l'alimentation de puissance. Une part importante du temps peut être requise pour la condition de polarisation du VCO afin de prendre sa valeur de régime permanent. Pendant ce temps, la PLL détectera l'erreur de phase et de fréquence et pilotera la ligne de commande pour corriger l'erreur. Cette correction amènera le VCO à dépasser sa fréquence avant invalidation même après l'atteinte par la condition de polarisation du VCO de l'état permanent. Le dépassement résultant prend du temps pour s'établir et plus de temps est nécessaire pour le blocage de la boucle que si la correction erronée était évitée. Une solution fournie par l'art antérieur est de minimiser le temps de reblocage dans le mode DRX en maintenant la partie de VCO de la PLL validée en continu tout en invalidant le reste de la PLL. Cependant, un inconvénient de cette solution est que le VCO tire une part importante du drainage de courant de la PLL et les économies de courant dans le mode DRX sont réduites. Une autre solution prévue par l'art antérieur est de faire fonctionner le VCO en mode discontinu. Cependant, un inconvénient de cette solution est que le temps fini d'activation du superfiltre de VCO et/ou du courant de polarisation est ignoré dans le schéma de récupération d'activation de la PLL. De plus, cette solution provoque un bruit d'alimentation de puissance et des signaux parasites en couplage avec la sortie de la PLL. Ainsi, on recherche un dispositif et un procédé pour la validation d'éléments d'une boucle à blocage de phase entraînant un temps de blocage rapide pour la boucle à blocage de phase. La Figure 1 illustre un synoptique d'un émetteur/récepteur de communication radio usuel; la Figure 2 illustre un synoptique d'un synthétiseur en fréquence usuel de boucle à blocage de phase pour l'émetteur/récepteur de communication radio de la Figure 1; la Figure 3 illustre un synoptique d'une boucle à blocage de phase pour l'émetteur/récepteur de communication radio de la Figure 1 selon la présente invention; la Figure 4 illustre un premier graphe représentant un signal de fréquence de sortie en fonction du temps et un second graphe représentant un signal de tension de sortie en fonction du temps, chaque signal étant représenté dans la boucle à blocage de phase de la Figure 3 selon la présente invention; et la Figure 5 illustre un organigramme décrivant les étapes de validation des éléments de la boucle à blocage de phase de la Figure 3. Selon la présente invention, le but précédent est pratiquement atteint à l'aide d'un dispositif et d'un procédé pour la validation d'éléments d'une boucle à blocage de phase (PLL). Selon la présente invention, la PLL comprend une pluralité d'éléments. Chaque élément peut être validé et invalidé selon un signal de commande. Chaque élément produit un signal de sortie. Chaque élément possède un temps de réponse défini par la différence entre un premier instant où l'élément est validé et un second instant, survenant après le premier instant, où le signal de sortie de l'élément atteint un état de régime permanent. Un premier élément de la pluralité d'élément possédant un premier temps de réponse est validé au premier instant selon un premier signal de commande. Un second élément de la pluralité d'éléments possédant un second temps de réponse inférieur au premier temps de réponse, est validé selon le premier temps de réponse et un second signal de commande. La présente invention assure, de façon avantageuse, un temps de blocage rapide de la PLL. La présente invention sera plus complètement décrite en référence aux Figures 3 à 5 où la Figure 3 illustre un synoptique d'une boucle à blocage de phase pour l'émetteur/récepteur de communication radio de la Figure 1 selon la présente invention. La structure et le fonctionnement global de la PLL 300 sont similaires à la PLL usuelle 212 de la Figure 3 à l'exception de l'addition d'un élément de commande 301. L'élément de commande 301 est couplé pour recevoir un signal de commande d'état de PLL sur le bus de données 118 et est prévu pour produire un premier signal de commande sur une ligne 302 et un second signal de commande sur une ligne 303. L'élément de commande 301 valide un premier élément de la pluralité d'éléments possédant un premier temps de réponse au premier instant selon le premier signal de commande sur la ligne 302 et valide un second élément de la pluralité d'éléments possédant un second temps de réponse inférieur au premier temps de réponse selon le premier temps de réponse et le second signal de commande. Selon un mode de mise en oeuvre préféré de la présente invention, le premier élément de la pluralité d'éléments est un oscillateur commandé en tension. Selon le mode de mise en oeuvre préféré de la présente invention, le second élément de la pluralité d'éléments est un diviseur de boucle. En option, le second élément de la pluralité d'éléments peut être le détecteur de phase 205 ou le filtre de boucle 203. Selon le mode de mise en oeuvre préféré de la présente invention, le premier temps de réponse est fixé. En option, le premier temps de réponse peut être de même variable. L'élément de commande 301 est couplé pour recevoir une indication du premier temps de réponse sur la ligne 304 et est prévu pour commander le second signal de commande sur la ligne 303 selon l'indication du premier temps de réponse. La Figure 4 illustre un premier graphe 400 représentant un signal de fréquence de sortie 116 ou 117 en fonction du temps et un second graphe 401 représentant un signal de tension de sortie de filtre de boucle 208 en fonction du temps. Les courbes 403 et 405 représentent la réponse de l'art antérieur lorsque la PLL 212 est validée. Les courbes 402 et 404 représentent la réponse de la PLL 300 lorsqu'elle est validée avec des signaux de commande 302 et 303 selon la présente invention. Le premier graphe 400 illustre le signal de fréquence de sortie 116 ou 117 du VCO 204 en fonction du temps. Le second graphe 401 représente le signal de tension de sortie sur la ligne 208 du filtre de boucle 203 en fonction du temps. L'axe de temps comprend les instants tl à t4 correspondant entre le premier graphe 400 et le second graphe 401. A l'instant tl, la PLL 212 et la PLL 300 sont toutes deux invalidées. Le signal de fréquence de sortie 116 ou 117 suit la courbe 406 est la fréquence du signal de fréquence de sortie 116 ou 117 de VCO diminue avec une augmentation du temps jusqu'à ce que la fréquence atteigne zéro entre tl et t2. La courbe 406 est identique pour la PLL 212 et la PLL 300 car le VCO 204 est invalidé dans chacune des PLLs à l'instant tl. Entre l'instant tl et l'instant t2, le signal de tension de sortie de filtre de boucle 208 est maintenu constant par la capacitance du filtre de boucle 203, comme indiqué par la courbe 404 entre les instants tl et t2. Les courbes 402 et 403, commençant chacune à l'instant t2, sont obtenues comme suit. Pour produire la courbe 403, le synthétiseur en fréquence de PLL 300 est validé à l'instant t2 selon l'art antérieur. L'art antérieur présente le détecteur de phase 205, le VCO 204, le filtre de boucle 203 et le détecteur de phase 202 validés au même instant. Le détecteur de phase 202 détecterait presque instantanément à l'instant t2 le fait que la fréquence du signal de fréquence de sortie 204 est inférieure à la fréquence correspondante à la courbe 407. Un signal d'erreur de phase 207 illustré par la courbe 405 sur le second graphe 401, serait produit pour essayer de corriger la fréquence du signal de fréquence de sortie 204. Le résultat serait que la fréquence du signal de fréquence de sortie 204 suive la courbe 403 qui dépasse la fréquence illustrée par la courbe 407. Le dépassement existe car l'action de correction de la PLL surcompense le temps de réponse lent du signal de fréquence de sortie 204. La fréquence du signal de fréquence de sortie 204 selon le procédé de l'art antérieur suit la courbe 403 et ne se place pas sur sa valeur finale avant l'instant t4. La nouvelle PLL 300 ne valide le VCO 204 qu'à l'instant t2 à l'aide du signal de commande 302. Le signal de commande 303 maintient les autres éléments de la PLL 300 hors fonction. Dans la nouvelle PLL 300, le détecteur de phase 202 ne produit pas de signal d'erreur de phase sur la ligne 207, comme illustré par la courbe 404 sur le second graphe 401. Le résultat est que la fréquence du signal de fréquence de sortie 204 suit la courbe 402 du premier graphe 400. Dans la nouvelle PLL 300, la courbe 402 n'est pas dépassée et atteint sa valeur finale de fréquence à environ t3, ce qui correspond à la même valeur de fréquence que la courbe 407. Dans la nouvelle PLL 300, les autres éléments de la PLL 300 sont invalidés à t3. Le détecteur de phase 202 ne produit pas un grand signal d'erreur de phase 207 et la fréquence du signal de fréquence de sortie 204 se stabilise un temps très court avant l'instant t3. A l'inverse, la PLL 212 de l'art antérieur nécessite de stabiliser sa fréquence de sortie jusqu'à l'instant t4, comme illustré par la courbe 403. Le temps de blocage de la PLL 300 est raccourci par rapport à l'art antérieur de la différence de temps représentée par la valeur t4 - t3. La Figure 5 illustre un organigramme décrivant les étapes de validation des éléments de la boucle à blocage de phase de la Figure 3. L'organigramme débute à l'étape 500. A l'étape 501, un signal de fréquence radio est reçu pour produire un signal reçu. A l'étape 502, un récepteur de fréquence radio est validé selon le signal reçu. L'organigramme se termine à l'étape 506. L'étape 502 de validation du récepteur de fréquence radio comprend les étapes 503 à 505. A l'étape 503, les éléments du synthétiseur en fréquence de boucle à blocage de phase PLL sont validés. A l'étape 504, un premier élément de la pluralité d'éléments possédant un premier temps de réponse est validé à un premier instant selon un premier signal de commande. A l'étape 505, un second élément de la pluralité d'éléments possédant un second temps de réponse inférieur au premier temps de réponse, est validé selon le premier temps de réponse et un second signal de commande. L'étape 503 de la Figure 5 valide les éléments du synthétiseur en fréquence de boucle à blocage de phase PLL d'une façon unique décrite par les étapes 504 et 505. A l'étape 504, l'élément du synthétiseur en fréquence de boucle à blocage de phase PLL avec le plus lent temps de réponse est tout d'abord validé. Dans le mode de mise en oeuvre préféré, le VCO possède le plus long temps de réponse et c'est la raison pour laquelle il est validé en premier par le premier signal de commande correspondant au signal de commande 302. A l'étape 505, le second élément ayant un temps de réponse inferieur au VCO 204 est validé. Dans le mode de mise en oeuvre préféré, le second élément est le détecteur de phase 205. Le signal de commande 303 valide le détecteur de phase 205 selon le premier temps de réponse ce qui signifie que le signal de commande 303 est retardé jusqu'à ce que le VCO 204 ait pratiquement atteint une fréquence en régime permanent avant la validation du détecteur de phase 205. Par validation du VCO 204 en premier et en attendant de valider les autres éléments de la PLL 300, la fréquence du signal de fréquence de sortie 116 ou 117 ne peut être dépassée, réduisant ainsi le temps de blocage de la PLL 300. Selon la présente invention, le but précédent est pratiquement atteint par un dispositif et un procédé pour la validation des éléments d'une boucle à blocage de phase (PLL). Selon la présente invention, la PLL comprend une pluralité d'éléments. Chaque élément peut être validé et invalidé selon un signal de commande. Chaque élément produit un signal de sortie. Chaque élément possède un temps de réponse défini par la différence entre un premier instant où l'élément est validé et un second instant, survenant après le premier instant, où le signal de sortie de l'élément atteint un état de régime permanent. Un premier élément de la pluralité d'élément possédant un premier temps de réponse est validé au premier instant selon un premier signal de commande. Un second élément de la pluralité d'éléments possédant un second temps de réponse inférieur au premier temps de réponse, est validé selon le premier temps de réponse et un second signal de commande. La présente invention assure, de façon avantageuse, un temps de blocage rapide de la PLL. Tandis que la présente invention a été décrite en référence à ses modes de mise en oeuvre à titre illustratif, il n'est pas prévu que l'invention soit limitée à ces modes de mise en oeuvre spécifiques. L'homme de l'art constatera que des variantes et des modifications peuvent être apportées sans sortir de l'esprit et du cadre de l'invention tels qu'établis dans les revendications annexées REVENDICATIONS 1. Procédé pour la validation de la pluralité d'éléments (202, 203, 204, 205) dans une boucle à blocage de phase (PLL) (300) comprenant une pluralité d'éléments (202, 203, 204, 205), chaque élément produisant un signal de sortie (207, 208, 116, 209), chaque élément ayant un temps de réponse défini par la différence entre un premier instant (t2) où l'élément est validé et un second instant (t3) survenant après le premier instant où le signal de sortie (207, 208, 116, 209) de l'élément atteint un état de régime permanent, procédé caractérisé par les étapes suivantes - la validation (504) d'un premier élément de la pluralité d'éléments (202, 203, 204, 205) possédant un premier temps de réponse au premier instant (t2) selon un premier signal de commande (302); et - la validation (505) d'un second élément de la pluralité d'éléments (202, 203, 204, 205) ayant un second temps de réponse inférieur au premier temps de réponse selon le premier temps de réponse et un second signal de commande (303). 2. Procédé selon la revendication 1, caractérisé en ce que le premier élément de la pluralité d'éléments est un oscillateur commandé en tension (204). 3. Procédé selon la revendication 1, caractérisé en ce que le second élément de la pluralité d'éléments est un diviseur de boucle (205). 4. Procédé selon la revendication 1, caractérisé en ce que le second élément de la pluralité d'éléments est un détecteur de phase (202). 5. Procédé selon la revendication 1, caractérisé en ce que le second élément de la pluralité d'éléments est un filtre de boucle (203). 6. Procédé selon la revendication 1, caractérisé en ce que le premier temps de réponse est fixé. 7. Procédé selon la revendication 1, caractérisé en ce que le premier temps de réponse est variable. 8. Procédé selon la revendication 1, caractérisé par les étapes supplémentaires suivantes - le contrôle d'une indication du premier temps de réponse (304); et - la commande du second signal de commande selon l'indication contrôlée du premier temps de réponse (304). 9. Dispositif pour la validation de la pluralité d'éléments (202, 203, 204, 205) dans une boucle à commande de phase (PLL) (300) possédant un état validé et un état invalidé selon un signal de commande d'état de PLL (118), la PLL (300) comprenant une pluralité d'éléments (202, 203, 204, 205), chaque élément produisant un signal de sortie (207, 208, 116, 209), chaque élément ayant un temps de réponse défini par la différence entre un premier instant (t2) où l'élément est validé et un second instant (t3) survenant après le premier instant où le signal de sortie de l'élément (207, 208, 116, 209) atteint un état de régime permanent, dispositif caractérisé par un élément de commande (301) couplé pour recevoir le signal de commande d'état de PLL (118) et prévu pour produire un premier (302) et un second (303) signal de commande et en ce que l'élément de commande (301) valide un premier élément de la pluralité d'éléments (202, 203, 204, 205) ayant un premier temps de réponse au premier instant (t2) selon le premier signal de commande (302) et valide un second élément de la pluralité d'éléments (202, 203, 204, 205) ayant un second temps de réponse inférieur au premier temps de réponse selon le premier temps de réponse et le second signal de commande (303). 10. Dispositif selon la revendication 9, caractérisé en ce que l'élément de commande (301) est couplé pour recevoir une indication du premier temps de réponse (304) et est prévu pour commander le second signal de commande (303) selon l'indication du premier temps de réponse.