Brevet FR2714747A1 — publié le 19950707

La présente invention concerne un dispositif incorporé dans une architecture d'ordinateur consistant en un processeur de commande, un ou plusieurs coprocesseurs et une mémoire de données partagée, et elle concerne plus particulièrement un dispositif dans un tel système qui est destiné à permettre au processeur de commande de continuer à prélever des instructions dans une mémoire de commande pendant que d'autres coprocesseurs sont autorisés à accéder à la mémoire partagée, et encore plus particuliè- rement un dispositif de ce type qui permet au processeur de commande de partager la mémoire de données avec les coprocesseurs sans gêner notablement l'exécution d'un programme de commande par le processeur de commande. Des microprocesseurs de l'art antérieur du type correspondant à ce que l'on appelle des architectures de Von Neumann, ont un seul bus pour la connexion à des mémoires de tous types, comprenant une mémoire vive (ou RAM), une mémoire morte (ou ROM), une mémoire morte programmable (ou PROM), une mémoire morte programmable de façon électronique (ou EPROM) et une mémoire morte effaça- ble et reprogrammable de façon électronique (ou EEPROM). Les mémoires ROM, PROM et EPROM sont générale- ment utilisées pour enregistrer des instructions de programme, du fait que les mémoires de ces types sont "non volatiles". Ceci signifie qu'elles ne perdent pas leur contenu programmé au moment de la coupure de l'alimenta- tion. Ceci est important pour un équipement alimenté sur batterie qui peut être mis temporairement hors tension pour économiser l'énergie de la batterie. D'autre part, les mémoires RAM et EEPROM sont utilisées pour enregistrer des variables de travail tempo- raires (RAM) ou des données que l'ordinateur peut désirer changer sous l'effet de l'exécution d'un programme, mais qui doivent être préservées pendant une période d'inter- ruption de l'alimentation (EEPROM). Dans l'architecture de Von Neumann, les divers modules de mémoire sont tous couplés au même bus électro- nique d'adresse et de données, ce qui fait que l'opérateur peut seulement accéder soit à la mémoire de programme, soit à la mémoire de données, mais non aux deux simulta- nément. Le fait d'avoir un seul bus signifie également que des variables de données fixes peuvent être enregistrées dans la ROM de programme, et que des instructions de programme peuvent être exécutées à partir de la RAM de données, si on le désire. Des exemples d'architectures de Von Neumann de l'art antérieur comprennent le microprocesseur INTEL 8085 et les microprocesseurs de la série IBM PC 8088, 8086, 80186, 286, 386, 486; le microprocesseur ZILOG Z80 et les microprocesseurs de la série MOTOROLA 6800, 6801, 6802, 6803,... 6809 et 68000. En prenant en considération l'utilisation d'un type de mémoire pour des instructions de programme et d'un autre type de mémoire pour enregistrer des données qui changent de façon dynamique, on utilise souvent une autre architecture qui est appelée dans l'art antérieur l'archi- tecture de Harvard. L'architecture de Harvard est caracté- risée par l'existence de bus séparés pour la mémoire de programme et la mémoire de données, ce qui fait que des instructions de programme ne peuvent pas être exécutées à partir de la mémoire de données et éventuellement, en fonction de la forme de réalisation, des données ne peuvent pas être écrites dans la mémoire de programme. Les deux architectures, c'est-à-dire celles de Harvard et de Von Neumann, permettent généralement de lire des constantes dans la mémoire de programme, ce qui est un mode souvent appelé adressage direct, du fait que sinon il n'y aurait aucun moyen pour initialiser une mémoire vive de données qui est initialement vide. Les architectures de Harvard peuvent permettre d'augmenter la vitesse de traitement sans entrave due au phénomène de goulot d'étranglement bien connu qui est dû à l'accès en mémoire, en permettant de manipuler des données dans la mémoire vive en même temps que le processeur prélève son instruction suivante dans la mémoire morte de programme. Ce traitement en chevauchement est connu sous l'appellation de traitement pipeline. Cependant, toutes les architectures de Harvard n'emploient pas le traitement pipeline. On peut citer à titre d'exemples d'architectures de Harvard des puces de processeur de signal numérique telles que la série TMS320 de Texas Instruments et la série ADSP2100 d'ANALOG DEVICES, qui emploient effective- ment le traitement pipeline. Des architectures de Harvard peuvent également être incorporées dans une architecture n'ayant qu'un seul bus pour l'adressage et le transfert de données entre l'ordinateur et les deux types de mémoire, pour les programmes et les données. Dans ce cas, on distingue les différents types de transfert (c'est-à-dire les instruc- tions de programme ou les données) en ayant des signaux de Lecture, d'Ecriture ou de Commande séparés pour les diffé- rents types de mémoire. Ces architectures ne peuvent pas employer le traitement pipeline. On peut citer à titre d'exemples de cette architecture les microcontrôleurs de la série 8048, 8049, 8051 d'INTEL. Bien entendu, l'avan- tage de vitesse de l'architecture de Harvard est sacrifié dans ces composants, dans le but d'obtenir une réduction du nombre de broches sur le circuit intégré. L'avantage de mémoires de programme et de données séparées consiste cependant dans ce cas dans le fait qu'un seul bus d'adres- se à 16 bits peut adresser non seulement 65536 octets de données, mais également 65636 octets d'instructions de programme. Ceci diffère considérablement d'une architec- ture de Von Neumann, comme celle du Z80 ou du 8085, qui a un bus d'adresse à 16 bits pouvant seulement adresser 65536 octets au total, devant être partagés entre des instructions de programme et des données, soit par exemple 56K de programme et 8K de données, ou 32K de programme et 32K de données. Une autre technique de l'art antérieur pour accélérer la vitesse de traitement d'un système informa- tique est ce que l'on appelle l'accès direct en mémoire (ou DMA). L'accès direct en mémoire est une technique qui a été imaginée pour permettre à des dispositifs périphé- riques tels que des unités de disque, des lecteurs de bande magnétique, des modems de communication, etc., d'extraire des données dans la mémoire de données de l'ordinateur pour la transmission ou l'enregistrement dans des supports périphériques, ou inversement pour placer directement dans la mémoire de l'ordinateur des données qui sont prélevées dans des dispositifs de mémoire ou qui sont reçues par un modem de communication, sans ralentir de façon significative l'exécution de l'ordinateur qui utilise la même mémoire. Ceci n'est évidemment utile que dans ce que l'on appelle des applications de multiprogram- mation, dans lesquelles il existe d'autres travaux que l'ordinateur peut exécuter utilement pendant qu'un premier travail attend l'achèvement de l'opération d'accès direct en mémoire. L'accès direct en mémoire est une technique d'Entrée/Sortie (E/S) qui est une solution de remplacement à l'exécution d'instructions d'ordinateur qui introduisent des octets de données dans la mémoire ou qui émettent des octets de données qui sont prélevés dans la mémoire. Ainsi, l'ordinateur n'est pas occupé par des opérations d'E/S, qui sont accomplies de façon autonome par des circuits de commande d'accès direct en mémoire. L'ordina- teur initialise simplement une unité de commande d'accès direct en mémoire pour qu'elle prélève ou place un nombre déterminé d'octets, N, dans la mémoire, en commençant à une position déterminée. L'ordinateur suspend ensuite toute tâche qu'il ne peut pas reprendre avant que l'opéra- tion d'accès direct en mémoire ne soit achevée, et il poursuit l'exécution de la tâche ayant la priorité immé- diatement inférieure. A l'achèvement de l'accès direct en mémoire, l'unité de commande d'accès direct en mémoire génère une interruption pour signaler à l'ordinateur que l'opération d'accès direct en mémoire est terminée. En réponse, l'ordinateur suspend la tâche courante et il reprend la tâche qui a demandé initialement l'accès direct en mémoire. Si la tâche reprise est maintenant terminée, la tâche suspendue ou une tâche de priorité supérieure peut être reprise. Un autre procédé pour mettre fin à une opération d'accès direct en mémoire ou à une opération d'E/S quelconque consiste à programmer l'unité de commande d'accès direct en mémoire ou d'E/S de façon à détecter une configuration de données particulière comme étant la dernière dans le transfert, comme par exemple un caractère de fin de fichier (ou EOF) ou de fin de transfert (ou EOT). Bien que des techniques d'E/S avec accès direct en mémoire de l'art antérieur permettent à l'ordinateur d'effectuer d'autres tâches pendant qu'il attend l'achève- ment de l'opération d'E/S, ces autres tâches ne se poursuivent pas nécessairement avec la même vitesse d'exécution qu'en cas d'absence d'une opération d'accès direct en mémoire active, à cause du conflit pour l'accès à la même mémoire. Si la mémoire à laquelle l'ordinateur comme l'unité de DMA peuvent tenter d'accéder est au moins deux fois plus rapide qu'il n'est nécessaire pour un seul accès, elle peut être utilisée en temps partagé entre des accès de DMA et d'ordinateur, de façon qu'aucun d'eux ne subisse un retard. Si au contraire la vitesse est limitée par le temps d'accès en mémoire, alors des techniques de l'art antérieur exigent qu'un processus ou l'autre, c'est- à-dire le calcul ou l'opération d'E/S, soit mis en attente pour permettre le déroulement de l'autre processus. Ceci a l'inconvénient qui consiste en ce que l'on ne peut pas être absolument sûr de la durée exacte que prendra l'exécution d'un programme donné si des opérations de DMA peuvent voler des cycles d'accès à la mémoire vive à des moments arbitraires. Dans des applications en temps réel, comme la commande de la synchronisation d'opérations dans un dispositif de radiocommunication à Accès Multiple par Répartition dans le Temps, il est important de maintenir une synchronisation précise. Il est donc souhaitable de procurer une unité de commande d'accès direct en mémoire, ou DMA, perfectionnée qui permette à des unités de commande de dispositifs périphériques ou à des coprocesseurs spécialisés d'accéder à une mémoire vive de données d'un microprocesseur univer- sel d'une manière exempte de conflits, pour éviter ainsi une perturbation des conditions temporelles de l'exécution d'un programme. La connexion de coprocesseurs spécialisés en association avec des microprocesseurs universels est également connue dans l'art antérieur. Certains proces- seurs de signal numérique modernes adaptés pour effectuer des opérations arithmétiques rapides en virgule fixe ou flottante, comprennent ce que l'on appelle un port de dispositif hôte. Un port de dispositif hôte est un jeu de broches de connexion pour connecter un microprocesseur universel qui coordonnera l'activité du processeur de signal. Cependant, la nature de cette connexion de port hôte ne permet pas au coprocesseur d'accéder directement à la mémoire de données du microprocesseur, même si le dispositif hôte peut au contraire accéder directement à la mémoire du coprocesseur. Cette dernière opération est moins sujette à conflit, du fait que des coprocesseurs ont généralement une vitesse supérieure d'un ordre de grandeur à celle du processeur hôte universel, ceci s'appliquant également à leur vitesse de mémoire interne. Il est donc impossible que le processeur hôte universel retarde notablement un coprocesseur rapide, mais un coprocesseur pourrait au contraire retarder notablement le fonctionne- ment du dispositif hôte. De tels exemples d'accès direct en mémoire par des coprocesseurs dans des processeurs hôtes que l'on rencontre dans l'art antérieur, sont du type d'accès direct en mémoire connu qui permet d'accéder à la mémoire par arbitrage entre des demandes en conflit de processeur principal et de coprocesseur, tandis que l'opération inverse, c'est-à- dire l'accès du processeur hôte à une mémoire de coprocesseur, est réalisée par vol de cycle. Il est donc souhaitable de procurer un dispositif qui permet- te à un ou plusieurs coprocesseurs d'accéder sans conflit à la mémoire vive du processeur hôte. Un but de la présente invention est donc de procurer une unité de commande d'accès direct en mémoire perfectionnée qui permette à des unités de commande de dispositifs périphériques ou à des coprocesseurs spéciali- sés d'accéder à la mémoire vive de données d'un micropro- cesseur universel, d'une manière exempte de conflit, pour éviter ainsi de perturber la synchronisation. Un autre but de la présente invention est de procurer un dispositif qui permette à un microprocesseur universel de continuer à prélever des instructions dans une mémoire de programme, tout en permettant simultanément à des unités de commande de dispositifs périphériques ou à des coprocesseurs spécialisés d'accéder à la mémoire vive de données du microprocesseur universel. Un autre but encore de la présente invention est de procurer un dispositif ayant les caractéristiques ci- dessus et qui travaille en association avec un micro- processeur universel ayant une architecture de Von Neumann. La présente invention fonctionne dans un système dans lequel un microprocesseur de commande exécute un programme de commande qui est enregistré dans une mémoire morte (ou ROM). Souvent, mais pas toujours, les instruc- tions du programme de commande lisent des données ou écrivent des données dans une mémoire vive (ou RAM) qui remplit la fonction d'une mémoire de données. Par consé- quent, le processeur de commande n'accède pas à la mémoire de données lorsqu'il lit des instructions dans la mémoire morte, et il n'y accède également pas pour une certaine proportion des instructions pendant l'exécution des instructions. Cependant, pendant que le processeur de commande prélève son instruction suivante dans la mémoire morte, un accès simultané à la mémoire de données par une autre entité serait normalement impossible, du fait que des microprocesseurs utilisent généralement le même bus d'adresse et de données pour la connexion à tous les types de mémoire, qu'il s'agisse de la mémoire de commande (ROM) ou de la mémoire de données (RAM). Cependant, la présente invention crée un bus séparé pour la mémoire morte et pour la mémoire de données, en utilisant un élément de commuta- tion pour isoler la mémoire de données vis-à-vis du processeur de commande au moins chaque fois que le proces- seur de commande lit une instruction dans la mémoire morte. L'élément de commutation peut être actionné par un signal de commande qui est produit par le microprocesseur et qui signifie qu'une opération de "prélèvement d'ins- truction" a lieu. La logique d'arbitrage du bus de mémoire vive utilise ce signal ainsi que d'autres pour déterminer le moment auquel le bus de la mémoire vive peut être alloué à d'autres processeurs. Selon une variante, des moyens de détection peuvent être incorporés pour détecter si le processeur de commande tente d'accéder à une adresse qui ne correspond pas à une région d'adresse associée à la mémoire de données. En fonction de la vitesse relative de la mémoire de données et de la mémoire morte, le temps pendant lequel le processeur de commande effectue un prélèvement d'ins- truction peut permettre un ou plusieurs accès à la mémoire de données pour satisfaire les besoins de coprocesseurs. Après qu'un ordonnanceur d'accès direct en mémoire a effectué ce nombre d'accès à la mémoire de données, il cesse d'accéder à la mémoire de données à temps pour que le processeur de commande active, si nécessaire, le signal de commande d'élément de commutation qui reconnecte le bus de mémoire vive au processeur de commande. L'exécution du programme du processeur de commande n'est donc absolument pas ralentie par de tels accès effectués par d'autres processeurs. Conformément à une autre caractéristique de la présente invention, une exception permet à des demandes de priorité élevée, portant sur le bus de mémoire vive, d'avoir priorité sur le processeur de commande. Une priorité élevée peut par exemple être activée lorsqu'une file d'attente pour des accès à la mémoire de données qui est entretenue par un ordonnanceur d'accès direct en mémoire a atteint une longueur autorisée maximale pour la file d'attente, et à ce point l'ordonnanceur reçoit l'autorisation d'utiliser la mémoire de données de façon prolongée, jusqu'à ce qu'il ait vidé la file d'attente considérée, et un signal ATTENTE est émis vers le proces- seur de commande dans le cas o celui-ci tente d'accéder à la mémoire de données pendant ce temps. Ainsi, conformément à un aspect de l'invention, un dispositif pour la commande de l'accès à la mémoire de données comprend des moyens d'interface de processeur de commande pour la connexion au processeur de commande; des moyens d'interface de coprocesseur pour la connexion au coprocesseur; des moyens de détection, connectés aux moyens d'interface de processeur de commande, pour détec- ter le moment auquel le processeur de commande demande l'accès à la mémoire de programme, et pour générer en réponse un premier signal de commande d'accès; des moyens d'ordonnancement, connectés aux moyens d'interface de coprocesseur, pour détecter le moment auquel le coproces- seur demande l'accès à la mémoire de données, et pour générer en réponse un second signal de commande d'accès; un élément de commutation, comportant des moyens d'entrée de commande d'élément de commutation, des premiers moyens d'interface pour le couplage à des signaux d'adresse de mémoire, de données de mémoire, et de commande de mémoire qui sont associés au processeur de commande, des seconds moyens d'interface pour le couplage à des signaux d'adres- se de mémoire, de données de mémoire et de commande de mémoire qui sont associés au coprocesseur, et des moyens d'interface de mémoire de données pour le couplage à la mémoire de données, cet élément de commutation connectant alternativement les premiers moyens d'interface et les seconds moyens d'interface aux moyens d'interface de mémoire de données sous la dépendance d'un signal de commande d'élément de commutation qui est reçu à partir des moyens d'entrée de commande; et des moyens d'arbi- trage, connectés aux moyens de détection, aux moyens d'ordonnancement et à l'élément de commutation, pour générer un signal de commande d'élément de commutation sous l'effet des premier et second signaux de commande d'accès. On pourra mieux comprendre ces caractéristiques, buts et avantages de l'invention, ainsi que d'autres, en lisant la description détaillée qui suit et en se référant conjointement aux dessins dans lesquels: La figure 1 est un schéma synoptique d'un poste téléphonique cellulaire portable numérique du type à Accès Multiple par Répartition dans le Temps (AMRT) dans lequel sont incorporées des caractéristiques de la présente invention; La figure 2 est un schéma synoptique d'une unité de commande d'accès direct en mémoire (ou DMA) conforme à la présente invention; La figure 3 est un schéma synoptique d'une unité de commande de canal d'accès direct en mémoire conforme à la présente invention; La figure 4 est un schéma synoptique d'une structure pour des compteurs d'accès direct en mémoire conforme à la présente invention; Les figures 5-9 illustrent divers exemples de conditions temporelles en association avec des techniques de priorité d'accès direct en mémoire conformes à la présente invention. La présente invention concerne des architectures d'ordinateur spécialisées et rapides, telles que celles que l'on peut utiliser pour traiter des données acousti- ques, de radiocommunication ou de radar pour l'émission ou la réception, ou pour les deux simultanément. Une telle architecture d'ordinateur comprend de façon caractéristi- que un processeur de commande, tel qu'une puce de micro- processeur universel, qui est utilisé pour coordonner les activités d'une ou de plusieurs puces de processeur de signal spécialisé. La présente invention permet à tous les processeurs de partager une puce de mémoire vive (RAM) commune, de façon que la puce de mémoire vive puisse être utilisée comme le moyen par lequel des données qui ont déjà été traitées par une puce d'une certaine manière, sont ensuite fournies à une autre puce pour être traitées d'une autre manière. Une caractéristique de la présente invention comprend la création d'un bus de données séparé pour la connexion du processeur principal à sa mémoire vive de données, même lorsque ce processeur est du type de Von Neumann, comme le Z80, qui ne comporte en lui-même qu'un seul bus de données. Un élément de commutation est incor- poré pour connecter à la mémoire vive de données le bus de l'ordinateur de Von Neumann Z80, pris à titre d'exemple, lorsqu'une opération d'accès à cette mémoire vive de données est demandée, et pour le déconnecter dans le cas contraire, afin de permettre l'accès par des coproces- seurs. Contrairement à l'art antérieur, l'ordinateur ne se voit jamais refuser (au moins dans des circonstances normales) l'accès à la mémoire vive de données lorsqu'un tel accès est nécessaire, ce qui fait qu'aucun ralentis- sement de l'exécution du programme n'a lieu. Ceci est possible du fait que l'unité de commande d'accès direct en mémoire de l'invention dispose d'amples opportunités pour effectuer ses accès à la mémoire vive de données sans voler des cycles d'ordinateur. L'ordinateur de Von Neumann Z80, pris à titre d'exemple, doit régulièrement rechercher son instruction de programme suivante dans la mémoire de programme (par exemple la mémoire morte), et son architec- ture de Von Neumann qui est de façon inhérente du type à un seul bus ne peut pas demander simultanément un accès à la mémoire vive. Par conséquent, chaque cycle d'exécution d'instruction de l'ordinateur procure une période au cours de laquelle l'ordinateur n'accède pas à la mémoire vive, du fait que pendant ce temps l'ordinateur prélève une instruction dans la mémoire morte. Conformément à la présente invention, l'appari- tion d'un cycle de "prélèvement d'instruction" de l'ordi- nateur est détectée dans le but de commander le fonction- nement d'un élément de commutation qui isole la mémoire vive de données vis-à-vis du bus de Von Neumann de l'ordinateur, et qui la connecte à la place au bus d'unité de commande d'accès direct en mémoire, par l'intermédiaire duquel d'autres dispositifs, tels que des unités de commande de périphériques ou des coprocesseurs, peuvent accéder à la mémoire. De nombreux ordinateurs fournissent un signal d'indication de "prélèvement d'instruction" que l'on peut utiliser dans ce but dans la présente invention. Par exemple, le processeur Z80 fournit un signal appelé M1 qui indique l'apparition d'un cycle de prélèvement d'instruction. D'autres processeurs fournissent également de tels signaux, mais éventuellement sous une forme diffé- rente, comme c'est le cas pour les signaux de mode SO, Sl du 8085. Selon une variante, le fonctionnement de l'élé- ment de commutation peut être commandé par un signal qui est élaboré sur la base de la détection du fait que le processeur tente d'accéder à une adresse de mémoire qui se trouve dans une plage associée à la mémoire vive de don- nées. La non-activation d'un tel signal indiquerait que la mémoire vive de données peut être isolée du bus de Von Neumann de l'ordinateur, et peut être connectée à la place au bus de l'unité de commande d'accès direct en mémoire. On décrira ceci ci-dessous de façon plus détaillée. L'unité de commande d'accès direct en mémoire de l'invention est donc synchronisée pour accorder l'accès à la mémoire vive de données à des dispositifs d'accès direct en mémoire, au moyen d'un signal de commande de prélèvement d'instruction qui provient du processeur hôte. Selon un autre aspect de la présente invention, l'unité de commande d'accès direct en mémoire comprend des moyens destinés à former une file d'attente d'accès directs en mémoire qui sont demandés par des coprocesseurs, sur une base "premier arrivé, premier servi". L'unité de commande d'accès direct en mémoire peut en outre comprendre des moyens pour former plusieurs files d'attente de demandes d'accès de même priorité, les différentes files d'attente ayant des priorités différentes. Une file d'attente de priorité inférieure ne reçoit des autorisations d'accès que lorsque toutes les files d'attente de priorité supé- rieure sont vides. Selon une variante,un ordonnanceur peut accorder à tour de rôle des opportunités d'accès à des files d'attente linéaires séparées ayant des priorités égales. De façon générale, on peut supposer que le nombre moyen d'opportunités d'accès direct en mémoire disponibles est suffisant pour accepter aisément la cadence moyenne de demandes d'accès direct en mémoire. Comme expliqué ci-dessus, une opportunité d'accès direct en mémoire se présente chaque fois que l'ordinateur exécute une instruction, et ceci a lieu de façon caracté- ristique à une cadence d'au moins 1 million par seconde. Il existe donc habituellement une capacité de 1 méga-octet par seconde d'accès direct en mémoire, sans ralentir le microprocesseur. Il est même possible que deux accès directs en mémoire puissent être effectués dans l'espace d'un prélèvement d'instruction, ce qui procure 2 méga- octets/seconde de capacité d'accès direct en mémoire. De plus, il peut apparaître qu'une proportion d'instructions font intervenir chacune le prelèvement de deux ou trois octets dans la mémoire morte, ce qui donne du temps pour plusieurs accès directs en mémoire succes- sifs dans la mémoire vive. De plus, une proportion d'instructions peuvent ne pas adresser du tout la mémoire vive, mais faire intervenir à la place des accès portant seulement sur la mémoire ROM, la mémoire EEPROM, des registres internes ou des ports d'E/S. Ainsi, un proces- seur universel de type caractéristique n'utilise pas plus, en moyenne, qu'une fraction de la largeur de bande dispo- nible du bus de mémoire vive, même lorsqu'il fonctionne à pleine vitesse, ce qui fait qu'une proportion élevée de la largeur de bande du bus de mémoire vive est disponible pour l'utilisation par des coprocesseurs au moyen de l'unité de commande d'accès direct en mémoire de l'inven- tion. En moyenne, 2 à 4 méga-octets par seconde d'accès direct en mémoire sont plus que suffisants pour permettre la prise en charge de nombreuxdispositifs périphériques rapides ou coprocesseurs, comme des dispositifs d'E/S de parole en temps réel, comme ceux qui sont incorporés dans l'exemple de mode de réalisation de poste téléphonique cellulaire portable avec accès multiple par répartition dans le temps (AMRT) de type numérique. De tels coproces- seurs lisent de façon caractéristique un nombre limité d'octets de données, et ils utilisent ensuite ces octets de données dans l'accomplissement d'un grand nombre d'opérations mathématiques ou logiques, pour donner un nombre limité de résultats qui sont ensuite réenregistrés dans la mémoire vive de données par une opération d'accès direct en mémoire. Si de façon caractéristique quarante opérations mathématiques étaient effectuées sur chaque octet transmis par accès direct en mémoire, alors 1 méga- octet/seconde d'accès direct en mémoire pourrait satis- faire les besoins d'un coprocesseur fonctionnant à une vitesse de 40 millions d'instructions par seconde (MIPS). Cependant, il existe en général la possibilité qu'un certain nombre de coprocesseurs puissent générer des groupes de demandes d'accès direct en mémoire à des instants très rapprochés, remplissant ainsi l'espace disponible dans les files d'attente dans l'unité de com- mande d'accès direct en mémoire. L'unité de commande d'accès direct en mémoire de l'invention réalise de façon caractéristique des files d'attente en utilisant une mémoire Premier Entré, Premier Sorti (PEPS). La taille de la mémoire PEPS définit le nombre maximal de demandes reçues de façon quasi-simultanée qui peuvent être mises en file d'attente sans dépassement de capacité. Dans l'exem- ple de poste téléphonique cellulaire AMRT numérique, une longueur de PEPS de seize articles d'un octet donne un lissage approprié de l'activité d'accès direct en mémoire. Cependant, l'homme de l'art notera que la sélection d'une taille de mémoire PEPS appropriée dépend de l'application, et peut donc être différente de celle de l'exemple présent. Pour procurer plus de souplesse de façon à traiter plus efficacement des demandes d'accès direct en mémoire groupées, l'unité de commande d'accès direct en mémoire de l'invention peut également comprendre des moyens conçus pour violer la règle de non-conflit, de façon à traiter une file d'attente d'accès direct en mémoire de priorité élevée dont la mémoire PEPS est devenue pleine. Lorsqu'un signal d'indication "PEPS PLEINE" est produit pour une telle file d'attente, l'unité de commande d'accès direct en mémoire peut recevoir une priorité supérieure à celle de l'ordinateur pour des accès à la mémoire vive de données. Un accès à la mémoire vive de la part du microprocesseur qui a déjà commencé peut tout d'abord se dérouler jusqu'à son achèvement, cet achèvement étant indiqué par exemple par la disparition d'un signal de lecture ou d'écriture que l'ordinateur applique à la mémoire vive. Puis, si l'ordinateur effectue ensuite un prélèvement d'instruction dans la mémoire morte, le bus de mémoire vive est libéré et l'unité de commande d'accès direct en mémoire reçoit l'autorisation d'accès à la mémoire vive. L'unité de commande d'accès direct en mémoire conserve l'accès jusqu'à ce que la file d'attente soit entièrement traitée et qu'un signal PEPS VIDE soit généré pour la file d'attente. Cependant, si le microprocesseur demande un autre accès à la mémoire de données, au lieu d'effectuer un prélèvement d'instruction dans la mémoire morte, la demande est placée en attente, par l'activation d'un signal ATTENTE appliqué à l'ordina- teur, jusqu'à ce que le signal PEPS VIDE soit activé. Si lorsque le signal PEPS PLEINE a été généré, l'ordinateur n'était pas en train d'adresser la mémoire vive, la file d'attente d'accès direct en mémoire se voit accorder l'accès immédiat et elle conserve l'accès jusqu'à ce que la file d'attente soit vide. Si l'ordinateur était en train d'adresser la mémoire vive lorsque le signal PEPS PLEINE a été généré, l'opération de l'ordinateur est autorisée à se poursuivre jusqu'à son achèvement, et ensuite si la demande d'accès suivante de l'ordinateur porte également sur la mémoire vive, elle est refusée et l'ordinateur est placé en attente pour donner à la file d'attente d'accès direct en mémoire le temps de se vider. A titre de variante aux moyens ci-dessus conçus pour violer la stratégie de non-conflit de façon à traiter un groupe urgent de demandes d'accès direct en mémoire, on peut employer une stratégie "d'entrelacement" dans laquel- le l'unité de commande d'accès direct en mémoire se voit allouer des accès à la mémoire vive en alternance avec l'ordinateur, chaque fois que les deux demandent une série d'accès successifs. L'effet de cette technique d'entrela- cement est de ralentir à la fois l'ordinateur et l'unité de commande d'accès direct en mémoire, au lieu de retarder totalement l'ordinateur jusqu'à ce que la file d'attente d'accès direct en mémoire soit vide. Le fait qu'une file d'attente d'accès direct en mémoire ne reçoive aucun traitement privilégié, une priorité totale sur l'ordinateur si un signal PEPS PLEINE est généré, ou une priorité alternée avec des demandes concurrentes d'accès à la mémoire vive de la part de l'ordinateur, lorsque le signal PEPS PLEINE a été généré, dépend du niveau de priorité qui est attribué à la file d'attente d'accès direct en mémoire. Le niveau de priorité peut être fixé (câblé), ou bien il peut être programmé par l'ordinateur lui-même au moment de l'établissement des conditions de fonctionnement ou ultérieurement. En rendant le niveau de priorité programmable, on peut obtenir une grande souplesse pour changer de façon dynamique des priorités d'accès direct en mémoire, conformément à l'application ou au mode de fonctionnement courant dans une application. Selon un autre aspect de l'invention, le niveau de priorité de la file d'attente d'accès direct en mémoire peut également déterminer la priorité de demandes d'accès à la mémoire vive d'un dispositif d'accès direct en mémoire, par rapport à d'autres demandes d'accès direct en mémoire, en plus de la détermination de la priorité vis-à- vis de demandes effectuées par le processeur. De telles priorités à plusieurs étages sont connues dans l'art antérieur dans le contexte de l'établissement de priorités d'interruption pour permettre à des dispositifs périphé- riques d'interrompre un programme d'ordinateur en cours, pour recevoir une attention spéciale. Cependant, des interruptions avec priorité ne sont jamais autorisées à interrompre une instruction en cours d'exécution, comme dans l'unité de commande d'accès direct en mémoire de l'invention, et elles ne produisent également jamais une interruption dans le but de recevoir l'autorisation d'accès direct à la mémoire. Au contraire, des dispositifs dans l'art antérieur qui demandent l'accès direct à la mémoire interrompent effectivement l'exécution du program- me du processeur. Ceci est effectué de façon caractéristi- que en activant tout d'abord un signal"DEMANDE D'UTILISA- TION DU BUS" qui est dirigé vers le microprocesseur, et en attendant ensuite jusqu'à ce que le microprocesseur réponde avec un signal "AUTORISATION D'UTILISATION DU BUS". L'exécution du programme du microprocesseur dans ce procédé de l'art antérieur est suspendue jusqu'à ce que le signal DEMANDE D'UTILISATION DU BUS soit supprimé. La figure 1 représente un exemple d'application de la présente invention sous la forme d'un poste télé- phonique cellulaire portable numérique utilisant la technique d'Accès Multiple par Répartition dans le Temps (AMRT). L'homme de l'art notera cependant aisément que les divers aspects de la présente invention peuvent être employés dans n'importe quelle architecture d'ordinateur dans laquelle une mémoire vive de données doit être partagée par un microprocesseur et un ou plusieurs copro- cesseurs, le microprocesseur utilisant une source de mémoire différente pour ses instructions de programme. Une description complète du fonctionnement d'un poste télé- phonique cellulaire portable numérique AMRT n'est pas donc essentielle pour parvenir à une compréhension approfondie de la présente invention. A la place, on présente ci- dessous un aperçu du fonctionnement d'un tel poste télé- phonique dans le but essentiel d'illustrer la manière selon laquelle les divers aspects de la présente invention peuvent faciliter l'interaction entre un processeur de commande, un certain nombre de coprocesseurs et une mémoire de données partagée. En se référant maintenant à la figure 1, on note que le poste téléphonique cellulaire portable numérique AMRT qui est représenté a deux modes de fonctionnement de base: au repos et en conversation. Dans le mode de repos, le poste téléphonique fonctionne en écoute sur un canal d'appel ou de recherche de personne qui est diffusé par un réseau cellulaire (non représenté), mais il n'émet pas. L'activité de traitement de signal est donc faible pendant le mode de repos, et le nombre de demandes d'accès direct en mémoire par seconde est faible. Dans le mode de conversation, le poste télépho- nique reçoit des salves de signaux AMRT qui acheminent une information de parole numérisée et codée, provenant du réseau cellulaire par l'intermédiaire de l'antenne 1 et du récepteur 2. Le poste téléphonique doit enregistrer en tampon l'information de parole numérisée, la démoduler, la décoder et la convertir en une forme d'onde de parole continue. Plus ou moins en même temps, au moins du point de vue de la perception par l'utilisateur, la parole de ce dernier est introduite par le microphone 17, numérisée, codée et émise sous la forme de salves de données dans un créneau temporel d'émission alloué. Des créneaux temporels d'émission et des créneaux temporels de réception sont entrelacés de façon que le poste téléphonique n'ait pas besoin d'émettre et de recevoir en même temps, ce qui facilite l'utilisation de la même antenne 1. Par consé- quent, pendant une période de trame AMRT, un certain nombre d'opérations doivent être effectuées, comme indiqué ci-dessous: 1. Utiliser le commutateur d'émission/réception (E/R) 4 pour commuter l'antenne 1 vers le récepteur 2 et mettre sous tension le récepteur. 2. Recevoir une salve de signal analogique dans le récepteur 2, utiliser le convertisseur analogique- numérique (A/N) 9 pour numériser le signal numérique, et transférer le signal numérisé, par l'intermédiaire de l'unité de commande d'accès direct en mémoire 6, vers une zone tampon de la mémoire de données 8, puis commuter l'antenne 1 vers l'émetteur 3 et mettre le récepteur hors tension. 3. Activer un coprocesseur de démodulation de salve 11 pour démoduler la salve qui est enregistrée dans la zone tampon de la mémoire de données 8, et retourner les résultats démodulés à la mémoire de données 8. 4. Activer une unité de cryptage/décryptage 12 pour prélever dans la mémoire de données 8 la salve suivante à émettre, en séquence, crypter cette salve et réenregistrer les données cryptées dans la mémoire 8. 5. Activer l'émetteur 3 pour émettre la salve de données cryptées suivante en séquence. Les données pour cette salve de données sont prélevées dans la mémoire de données 8, et elles sont converties sous forme analogique avant l'émission, au moyen du convertisseur numérique- analogique (N/A) 10. 6. Après chaque exécution de l'étape 3, activer le coprocesseur de cryptage/décryptage 12 pour décrypter la parole numérique codée. 7. Après que quatre opérations de l'étape 6 ont été accomplies, activer un coprocesseur de décodeur de correction d'erreur 13, pour désentrelacer et décoder les résultats décryptés, pour produire des données vocales ou des données de commande décodées. 8. Après chaque achèvement de l'étape 7, activer un décodeur de données vocales 14 pour convertir des données vocales décodées en un certain nombre d'échantil- lons de forme d'onde en modulation par impulsions et codage (MIC), et placer les échantillons dans un tampon circulaire dans la mémoire de données 8. 9. Pendant ce temps, toutes les 125 ps, extraire de la mémoire de données 8 un échantillon MIC enregistré * précédemment, convertir cet échantillon de la forme numé- rique à la forme analogique au moyen du convertisseur N/A 10, et attaquer l'écouteur 8 avec la forme d'onde de parole analogique; toutes les 125 ps également, convertir sous une forme numérique un échantillon de forme d'onde analogique provenant du microphone 17, au moyen du conver- tisseur A/N 9, et l'enregistrer dans le tampon circulaire de parole d'émission qui se trouve dans la mémoire de données 8. 10. Toutes les 20 ps, traiter 160 échantillons MIC provenant du tampon de parole d'émission, pour géné- rer des données vocales, et placer les données vocales en mémoire. 11. A la suite de chaque exécution de l'étape 10, activer un codeur de canal 16 pour effectuer un codage de correction d'erreur des données vocales, et entrelacer les données codées sur un certain nombre de salves AMRT, et assembler les salves en séquence dans la mémoire de données 8. On peut voir d'après ce qui précède qu'un certain nombre de coprocesseurs 19 doivent être activés à différents moments, et que certains processus sont quasi- simultanés ou ont des caractéristiques temporelles incer- taines. Du fait que ces processus asynchrones peuvent générer un grand nombre de demandes d'accès dirigées vers la même mémoire, l'unité de commande d'accès direct en mémoire 6 peut avoir à entrelacer les réponses à de telles demandes conformément à la priorité du canal d'accès direct en mémoire particulier. Par exemple, l'unité de commande d'accès direct en mémoire 6 peut avoir à mainte- nir un régime dans lequel des canaux d'accès direct en mémoire de la priorité la plus élevée qui effectuent des demandes d'accès à la mémoire de données 8, sont traités avant les demandes d'accès effectuées par des canaux de priorité inférieure et le processeur de commande 5, et dans lequel les demandes qui sont effectuées par des canaux d'accès direct en mémoire ayant une priorité égale sont entrelacées à tour de rôle parmi les opportunités d'accès direct en mémoire qui sont allouées à ces demandes. Dans ce dernier cas, les opportunités d'accès direct en mémoire peuvent être accordées de manière prioritaire par rapport à des demandes effectuées par le processeur de commande 5 (lorsque chacun des canaux d'accès direct en mémoire a une priorité élevée), ou bien elles peuvent être accordées en alternance avec des demandes effectuées par le processeur de commande 5 (lors- que chacun des canaux d'accès direct en mémoire a une priorité moyenne). Certains processus ne sont déclenchés que sous la dépendance d'ordres, ou lorsqu'un nombre défini d'autres opérations ont été achevées. Cette coordination est la fonction de l'ordinateur principal ou du proces- seur de commande 5. Le processeur de commande 5 active l'unité de commande d'accès direct en mémoire 6 de façon qu'elle fournisse à l'un des coprocesseurs 19 ou qu'elle reçoive de ce dernier un nombre d'octets défini qui proviennent de la mémoire de données 8 ou qui sont dirigés vers cette dernière, et il active également le coproces- seur pour effectuer l'opération désirée. Le processeur de commande 5 reçoit une interruption provenant de l'unité de commande d'accès direct en mémoire 6 lorsqu'une opération est terminée. Le processeur de commande 5 détermine ensuite si ceci doit déclencher l'activation d'un autre coprocesseur et l'activité d'accès direct en mémoire. Bien que l'unité de commande d'accès direct en mémoire 6 et le coprocesseur fonctionnent de façon autonome, le processeur de commande 5 prend en charge des tâches lentes, de priorité inférieure, comme l'actualisation de la visuali- sation d'utilisateur et la scrutation du clavier d'utili- sateur, que l'on appelle conjointement l'Interface Homme- Machine (non représentée). La présente invention convient de façon idéale pour réaliser un système tel que celui qui a été décrit ci-dessus. On va maintenant décrire de façon plus détail- lée l'exemple d'application qui est illustré sur la figure 1. Une antenne 1 est connectée à un émetteur 3 ou à un récepteur 2 au moyen d'un commutateur d'émission/ réception (E/R) 4, qui est commandé par le processeur de commande 5. Le processeur de commande 5 est également capable de valider le récepteur 2 et le convertisseur A/N 9 pour recevoir une salve de signal AMRT, numériser celle- ci, de préférence en utilisant la technique log-polaire qui est décrite dans le brevet des E.U.A. n 5 048 059, et valider une unité de commande d'accès direct en mémoire 6, construite conformément à la présente invention de façon à diriger les données de réception numérisées vers la mémoire vive de données 8. Le convertisseur A/N 9 est également connecté à un microphone 17 dans le but de numériser des signaux de microphone qui sont également dirigés par l'intermédiaire de l'unité de commande d'accès direct en mémoire 6 vers la mémoire de données 8. Le processeur de commande 5 peut également programmer l'unité de commande d'accès direct en mémoire 6 de façon qu'elle génère une interruption après qu'un certain nombre d'échantillons de données de réception ont été collectés, et à ce point le processeur de commande 5 réactive un coprocesseur de démodulation 11 pour relire de façon autonome les données reçues dans la mémoire de données 8, avec l'aide de l'unité de commande d'accès direct en mémoire 6 de l'invention, pour traiter ces données à sa propre vitesse, et pour réenregistrer les résultats traités dans la mémoire de données 8 avec l'aide de l'unité de commande d'accès direct en mémoire 6. Le processeur de commande 5 peut programmer l'unité de com- mande d'accès direct en mémoire 6 de façon à générer une interruption après que le nombre attendu de résultats traités provenant du coprocesseur de démodulation 11 ont été transférés en mémoire par l'opération d'accès direct en mémoire. Le processeur de commande 5 peut ensuite activer le coprocesseur de cryptage/décryptage 12 pour relire de façon similaire des résultats dans la mémoire de données 8, pour les décrypter et pour retourner des résultats décryptés à la mémoire de données 8. Dans une forme de réalisation préférée, l'opération de décryptage est effectuée au vol, entre les résultats qui sont émis par le coprocesseur de démodulation 11 et l'unité de commande d'accès direct en mémoire 6, pour éviter un nombre excessif d'opérations de lecture et de réécriture en mémoire. Dans une telle forme de réalisation, le coprocesseur de cryptage/décryptage 12 ferait partie de l'unité de commande d'accès direct en mémoire 6, ce qui fait qu'il pourrait travailler sur des données provenant du coprocesseur de démodulation 11 avant que celles-ci ne soient réenregistrées dans la mémoire de données 8, évitant ainsi d'évoir à écrire ces données dans la mémoire de données 8, à les relire et à les réécrire ensuite. Dans un autre mode de réalisation, le processeur de commande 5 exécute à la place un algorithme de décryp- tage par logiciel qui travaille directement sur des résul- tats enregistrés dans la mémoire de données 8, pour les décrypter. Ces choix dépendent du choix de l'algorithme de cryptage. En outre, l'unité de commande d'accès direct en mémoire 6 de la présente invention est également capable d'être reprogrammée par le processeur de commande 5, pour diriger des données conformément à l'une ou l'autre des techniques de décryptage décrites ci-dessus, permettant ainsi au même matériel de mettre en oeuvre un mode de décryptage ou l'autre en fonction des circonstances. Après l'opération de décryptage, l'unité de commande d'accès direct en mémoire 6 peut être pré- programmée de façon à générer une interruption dirigée vers le processeur de commande 5, indiquant qu'un nouveau bloc de données décryptées a été enregistré en mémoire. Le processeur de commande 5 peut ensuite incrémenter un nombre de blocs traités et déterminer si le temps est venu d'activer le coprocesseur de décodage de correction d'erreur 13, pour effectuer conjointement un désentrelace- ment et un décodage des blocs. Dans l'affirmative, l'unité de commande d'accès direct en mémoire 6 est activée pour fournir des données pour le décodage au coprocesseur de décodage de correction d'erreur 13, et pour recevoir un nombre attendu de résultats décodés à partir de ce copro- cesseur, pour les renvoyer vers la mémoire de données 8. L'unité de commande d'accès direct en mémoire 6 peut être conditionnée de façon à interrompre le processeur de commande 5 lorsque le nombre attendu de résultats ont été traités et enregistrés dans la mémoire de données 8. Des opérations qui sont analogues à l'inverse des procédures décrites ci-dessus sont accomplies lors- qu'il est nécessaire de produire un signal qui doit être émis par l'exemple de poste téléphonique cellulaire portable numérique AMRT. Il faut cependant noter que dans le mode de réalisation dans lequel le coprocesseur de cryptage/décryptage est placé à l'intérieur de l'unité de commande d'accès direct en mémoire 6, le coprocesseur de cryptage/décryptage obtient de préférence des données à crypter à partir d'un second coprocesseur que l'on appelle le "constructeur de salve" (non représenté), qui assemble des données cryptées avec des mots de synchronisation et d'autres bits de commande pour donner le format de trans- mission défini, convertit la salve assemblée en une forme d'onde modulante représentée par une séquence d'échantil- lons numériques, et émet ensuite ces échantillons vers le convertisseur N/A 10, pour moduler ensuite l'émetteur 3. Un constructeur de salve interne tel que celui qui est envisagé devrait comprendre un générateur d'adresse d'accès direct en mémoire capable de prélever des données dans des positions selon une séquence définie par un géné- rateur de format d'entrelacement. On ne poursuivra pas plus loin la description du fonctionnement, du fait qu'il doit maintenant apparaître clairement comment le processeur de commande hôte 5 peut utiliser l'unité de commande d'accès direct en mémoire 6 pour coordonner l'activité des processeurs, sous la dépen- dance d'autres activités des coprocesseurs, ou indépen- demment de celles-ci, et pour acheminer entre des copro- cesseurs des résultats intermédiaires désirés quelconques, simplement en programmant des adresses de début de mémoire auxquelles se trouveront des données à traiter, ou auxquelles des données seront placées après traitement. Il faut noter que le processeur de commande 5, qui est par exemple un ZILOG Z80 ayant une architecture du type Von Neumann, comporte une connexion avec l'unité de commande d'accès direct en mémoire 6 qui comprend un seul bus d'adresse et un bus de données bidirectionnel. L'unité de commande d'accès direct en mémoire 6 de l'invention comprend des moyens pour connecter les bus du processeur de commande à la mémoire morte 7, qui contient la séquence d'instructions de programme qu'exécute le processeur de commande 5. L'unité de commande d'accès direct en mémoire 6 comprend également des moyens pour connecter les bus de données et d'adresse de la mémoire de données 8 à l'un ou l'autre des coprocesseurs 19 lorsque le processeur de commande 5 accède à la mémoire morte 7, et des moyens pour connecter les bus de la mémoire de données 8 aux bus du processeur de commande 5 lorsque le processeur de commande 5 le demande. Une telle demande est indiquée si une adresse sur le bus d'adresse du processeur de commande 5 correspond à la région d'adresses qui est associée à la mémoire de données 8. La région d'adresses de la mémoire de données peut être par exemple la plage d'adresses 32768-65535, la plage d'adresses 0 à 327667 correspondant à des adresses qui sont occupées par la mémoire morte 7. Pour permettre d'enregistrer plus de 32 Ko de programme dans la mémoire morte 7, l'unité de commande d'accès direct en mémoire 6 peut comprendre une unité de gestion de mémoire (ou MMU pour "Memory Management Unit") qui est un registre d'extension d'adresse de mémoire d'un octet. Un octet peut être écrit dans ce registre par une instruc- tion d'E/S ou une instruction d'E/S projetée dans l'espace d'adresse de mémoire, qui est exécutée par le processeur de commande 5 de façon à sélectionner un segment quelcon- que de 16 Ko de mémoire morte, parmi un nombre de segments possibles s'élevant jusqu'à 256, pour la projection dans la moitié supérieure de la plage d'adresse de la mémoire de programme, c'est-à-dire dans la plage 16384-32767, tandis que le même segment de 16 Ko de la mémoire morte est toujours projeté dans la moitié inférieure de la plage de mémoire de programme, c'est-à-dire 0-16383. La raison de l'utilisation de cette partie projetée de façon perma- nente, que l'on appelle la mémoire morte racine, consiste en ce que cette partie contient le sous-programme de démarrage à la mise sous tension qui peut ainsi fonction- ner indépendamment du contenu du registre d'unité de gestion de mémoire, qui est arbitraire au moment de la mise sous tension. En outre, la mémoire morte racine peut contenir le code permanent qui est nécessaire pour effec- tuer des sauts de segments entre des segments de mémoire morte de 16 Ko, par manipulation de l'unité de gestion de mémoire. Une telle unité de gestion de mémoire est connue dans l'art antérieur et elle est contenue dans le proces- seur commercialisé connu sous la désignation 64180, qui est vendu par HITACHI. On va maintenant décrire des détails internes de l'unité de commande d'accès direct en mémoire de l'inven- tion en se référant à la figure 2. Un décodeur d'adresse 20 détecte l'apparition d'adresses ou de plages d'adresses spéciales sur le bus d'adresse de processeur à 16 bits. La détection d'adresse peut être synchronisée par un signal de processeur tel que le signal "MREQ" (lorsqu'un microprocesseur Z80 est présent) ou "ALE" (lorsqu'un processeur 8085 est présent). Une adresse spéciale est par exemple une adresse d'E/S qui est allouée à un registre à 8 bits (non représenté) qui est contenu dans l'unité de gestion de mémoire 21. Lorsque cette adresse d'E/S est détectée sur le bus d'adresse conjointement à la présence d'un signal de commande prove- nant du processeur de commande 5 et indiquant une opéra- tion d'E/S, une valeur de données à 8 bits est transférée du processeur de commande 5 vers le registre d'unité de gestion de mémoire, pour être utilisée dans la formation des bits de plus fort poids de l'adresse demémoire morte. Dans le cas de la détection du fait que les bits d'adresse provenant du processeur de commande 5 se trouvent dans la plage d'adresses de mémoire morte (par exemple les 32 K inférieurs de l'espace d'adresse défini par le bus d'adresse du processeur de commande 5), conjointement à la présence d'un signal de commande LECTURE provenant du processeur de commande 5, les bits d'adresse du processeur de commande (par exemple les 15 bits de moindre poids, au moins, dans le cas envisagé à titre d'exemple) sont combinés avec les 8 bits qui sont émis par l'unité de gestion de mémoire 21, pour former une adresse étendue qui peut avoir une largeur comprise entre et 24 bits, en fonction de la forme de réalisation, ce qui permet d'adresser au moins 1 méga-octet de mémoire morte. Tout signal de commande pouvant être nécessaire, comme un signal VALIDATION DE PUCE est inclus dans les -24 broches qui doivent être connectées de l'unité de gestion de mémoire 21 à la mémoire morte 7. Dans le cas de la détection du fait que le processeur de commande 5 adresse la mémoire morte 7, le signal PLAGE D'ADRESSE DE RAM/ROM/ES qui est dirigé vers la logique d'arbitrage du bus de mémoire vive 24 n'est pas actif. La logique d'arbitrage du bus de mémoire vive 24 peut alors accorder à l'ordonnanceur d'accès direct en mémoire 25 l'accès au bus de mémoire vive 36, en commutant l'élément de commutation de bus 23 pour connecter à la mémoire de données 8 les bus d'adresse et de données d'accès direct en mémoire et des signaux de commande de lecture/écriture (qui sont tous associés à des accès à la mémoire de données effectués par l'un des coprocesseurs 19). Cependant, dans le cas de la détection du fait que l'adresse du processeur est dans la plage associée à la mémoire de données 8, et si des signaux de commande prove- nant du processeur indiquent qu'un accès de lecture ou d'écriture est imminent, alors le comportement de la logique d'arbitrage de bus de mémoire vive 24 dépend de signaux de priorité qui sont reçus à partir de l'ordonnan- ceur d'accès direct en mémoire 25 et de l'état courant de la séquence de fonctionnement. Ainsi, tout accès à la mémoire de données par le processeur de commande qui a déjà commencé a toujours l'autorisation d'achever un accès portant sur un octet, mais il peut être mis en attente pour un accès immédiatement suivant si l'ordonnanceur d'accès direct en mémoire 25 indique qu'une demande d'accès direct en mémoire de priorité appropriée est en attente. Des processeurs de commande sont de façon carac- téristique capables d'accepter un signal ATTENTE qui leur est appliqué dans ce but. Les files d'attente d'accès direct en mémoire (mémoires PEPS) (décrites ci-dessous) font partie d'unités de commande de canal d'accès direct en mémoire 26, 27, 29. Chacune des unités de commande de canal 26, 27, 29 est connectée par l'intermédiaire d'un multiplexeur 28, qui consiste en un ensemble de commutateurs adressables, au bus de mémoire vive 36. Le multiplexeur 28 fonctionne sous la commande de l'ordonnanceur d'accès direct en mémoire 25 pour connecter l'une sélectionnée des unités de commande de canal d'accès direct en mémoire 26, 27, 29 à l'élément de commutation de bus de mémoire vive 23. La connexion à 25 lignes 37 qui est indiquée sur la figure 2 comprend de façon caractéristique un bus d'adresse à 15 bits, un bus de données bidirectionnel à 8 bits et des signaux de commande pour indiquer la lecture ou l'écriture. Des signaux de priorité peuvent être inclus si la priorité associée à chaque unité de commande d'accès direct en mémoire n'est pas fixée mais au contraire reçue à partir de l'un associé des coprocesseurs 19. L'unité de commande d'accès direct en mémoire 6 est de préférence réalisée sur la même puce que le proces- seur de commande 5, dans le but de réduire le nombre de broches et la puissance consommée. La mémoire morte 7 et la mémoire de données 8 sont de façon caractéristique externes à cette puce, mais, facultativement, une partie de la mémoire de données 8 qui est essentiellement adres- sée par des opérations d'accès direct en mémoire peut avantageusement être incluse sur la même puce pour réduire les accès externes. Facultativement, l'élément de commuta- tion 33 peut être inclus sur la puce pour éviter le basculement du bus de données de mémoire morte lorsque le bus du microprocesseur est commuté par l'élément de commu- tation de bus de mémoire vive 23 de façon à adresser la mémoire vive 8. L'unité de gestion de mémoire 21 peut être conçue de façon à éviter le basculement des lignes d'adresse de mémoire morte lorsque le processeur de com- mande 5 adresse la mémoire de données 8. Le fait d'éviter le basculement inutile de ces lignes réduit la puissance consommée, ce qui est un avantage de la séparation des bus de mémoire vive et de mémoire morte que procure l'inven- tion. Lorsque de nombreux coprocesseurs externes doivent être connectés à la puce, il est également souhai- table de minimiser le nombre de broches par l'utilisation d'interfaces fonctionnant en série par bit. De nombreux coprocesseurs disponibles dans le commerce, comme les dispositifs Texas Instruments TMS320-C53 ou ANALOG DEVICES ADSP2101, comportent des interfaces série appropriées. Ces interfaces transfèrent des mots de 16 bits vers la puce de l'invention et à partir de celle-ci en utilisant des lignes de données série. Le transfert de bits est synchro- nisé avec une ligne d'horloge et des frontières de mots sont indiquées par une ligne d'échantillonnage. Une puce réalisée conformément à la présente invention peut comprendre de façon appropriée des circuits d'interface de conversion série-parallèle (circuits d'I/F série) 30, 31, 32, pour effectuer la conversion entre le protocole de telles interfaces série et une interface de mot parallèle à 16 bits avec l'unité de commande de canal d'accès direct en mémoire 26, 27, 29 associée. L'unité de commande de canal effectue une conversion entre un transfert de coprocesseur à 16 bits et des accès directs en mémoire à 8 bits, c'est-à-dire qu'un transfert à 16 bits est traité comme deux transferts d'un octet vers la mémoire de don- nées 8 ou à partir de celle-ci. Bien entendu, la longueur de mot de 16 bits et la largeur de données de 8 bits de la mémoire de données sont simplement des exemples et n'ont aucune valeur restrictive. Les circuits d'I/F série 30, 31, 32 sont conçus pour accomplir des opérations de sortie ou d'entrée. Dans un cas comme dans l'autre, l'horloge de bit qui accompagne le transfert de données peut être dirigée de l'un corres- pondant des coprocesseurs 19 vers l'un respectif des circuits d'I/F série 30, 31 ou 32, ou inversement. De façon similaire, l'information d'échantillonnage de mot peut circuler dans une direction ou dans l'autre. Les directions d'horloge et d'information d'échantillonnage peuvent avantageusement être rendues programmables, de façon qu'un circuit d'I/F série ait une utilité aussi générale que possible pour réaliser la fonction d'inter- face avec une gamme de coprocesseurs. Le circuit d'I/F série 30 de la figure 2 est représenté sous la forme d'un circuit de sortie série, et ce circuit d'I/F est la source de l'horloge et de l'information d'échantillonnage. Ceci signifie que l'unité de commande d'accès direct en mémoire 6 commande l'interface pour déterminer le moment auquel le coprocesseur associé parmi les coprocesseurs 19 recevra et acceptera un transfert de mot série. D'autre part, le circuit d'I/F série 31 est représenté sous la forme d'un circuit d'entrée. Cependant, l'horloge est fournie par la puce de l'invention à l'un correspondant des coprocesseurs 19, mais le coprocesseur est maintenant la source de l'information d'échantillonnage. La ligne d'échantillon- nage est basculée par exemple du niveau bas au niveau haut, pour indiquer que le coprocesseur demande un trans- fert. Si l'unité de commande de canal d'accès direct en mémoire 27 correspondante peut accepter le transfert (c'est-à-dire si la mémoire PEPS n'est pas pleine), elle permet à l'interface série d'émettre un signal d'horloge vers le coprocesseur qui émet alors 16 bits de données sous la dépendance de l'horloge et qui fait ensuite passer la ligne de validation à l'état bas. Dans ce cas, le coprocesseur détermine le moment auquel il a fini un calcul et désire transférer le résultat vers la mémoire, mais l'unité de commande d'accès direct en mémoire 6 n'est pas obligée de l'accepter immédiatement s'il y a un goulot d'étranglement pour l'accès à la mémoire de données 8. Cependant, l'intention globale de la structure de l'inven- tion est de faire en sorte que de tels goulots d'étrangle- ment n'apparaissent pas, dans toute la mesure du possible, et que même si un goulot d'étranglement pour la mémoire de données apparaît, il ne soit pas nécessaire de retarder l'activité du coprocesseur, sauf si la mémoire tampon PEPS est également pleine. Le circuit d'I/F série 32 illustre un troisième type d'interface. Il s'agit d'un circuit de sortie mais l'information d'échantillonnage est dirigée du coproces- seur vers la puce de l'invention, tandis que l'horloge circule dans la direction inverse. Ceci permet au copro- cesseur de demander une opération de sortie, mais permet à l'unité de commande de canal d'accès direct en mémoire 6 de retarder l'opération de sortie si elle n'est pas immédiatement disponible, en retardant l'émission de l'horloge vers le coprocesseur. Si un coprocesseur tel que le coprocesseur interne 34 est inclus sur la puce, ce qui peut être le cas par exemple pour la logique de cryptage/décryptage, aucune interface série n'est exigée. Une interface paral- lèle peut être incorporée sur la puce et elle peut égale- ment permettre à la fois des opérations de lecture et d'écriture dans la mémoire de données 8. On va maintenant présenter en se référant aux figures 3 et 4 une description plus détaillée d'une unité de commande de canal d'accès direct en mémoire appropriée et d'éléments associés. Comme mentionné précédemment, le processeur de commande 5 coordonne le transfert de données d'un coprocesseur vers un autre en établissant des adres- ses de mémoire de données à partir desquelles les copro- cesseurs prélèveront des données à traiter ou auxquelles ils fourniront des résultats traités. L'adresse de départ de la mémoire de données, qui peut être traitée de façon caractéristique comme une quantité à 16 bits même si 15 seulement des bits acheminent une information significa- tive, est écrite dans un compteur à 16 bits par une opéra- tion d'E/S à deux octets du microprocesseur de commande. Comme représenté sur la figure 4, de tels compteurs pour plusieurs unités de commande de canal d'accès direct en mémoire 26, 27, 29 peuvent avantageusement être rassemblés dans une petite mémoire vive 40 incorporée sur la puce, du fait que ceci est une solution efficace en ce qui concerne l'aire de silicium qui est utilisée. La mémoire vive 40 peut avantageusement être réalisée sous la forme d'une partie du multiplexeur 28, de façon que l'interface entre le multiplexeur 28 et chacune des unités de commande de canal d'accès direct en mémoire 26, 27, 29 puisse être réduite des vingt-cinq lignes représentées sur la figure 2 à seulement huit lignes acheminant des données. L'informa- tion d'adresse restante pour le placement éventuel sur le bus de mémoire vive 36 provient de la mémoire vive 40. Le fonctionnement en compteur (incrémentation ou décrémentation) de la mémoire vive 40 peut être réalisé par un cycle de lecture/modification et réécriture de la mémoire vive, utilisant la logique de modification 41 et le séquenceur 44 pour générer des signaux de commande appropriés. La logique de modification 41 peut contenir un détecteur de fin de comptage qui peut être de l'un de trois types: (1) il peut être programmé de façon à détec- ter une certaine adresse à 16 bits provenant de la mémoire vive 40 incorporée sur la puce, (2) la largeur de la mémoire vive 40 incorporée sur la puce peut être étendue pour inclure un compteur qui est prépositionné à un nombre d'octets à transférer, et qui est toujours décrémenté par la logique de modification 41, ou (3) il peut inclure la détection d'une configuration de données spécifique qui est transférée à partir du circuit d'interface série 32 et qui signale la fin de transfert. Dans tous les cas, lors- que la fin de comptage ou la fin de transfert est détec- tée, elle est transmise à l'ordonnanceur d'accès direct en mémoire 25 qui fait passer le canal d'accès direct en mémoire à l'état inactif jusqu'à ce qu'il soit réactivé, et qui génère également, si cette fonction est sélection- née, une interruption qui est dirigée vers le processeur de commande 5 par l'intermédiaire de l'unité de commande d'interruption 35 (voir la figure 2). La séquence de lecture/modification/réécriture est déclenchée par la réception d'un signal de lecture quelconque provenant de l'ordonnanceur d'accès direct en mémoire 25 et dirigé vers le séquenceur 44, indiquant qu'un accès direct en mémoire pour la mémoire de données 8 a été accordé. Il est évident et bien connu de l'homme de l'art que la réalisation de circuits logiques complexes et rapides bénéficie de l'utilisation d'une horloge mère pour séquencer et synchroniser des opérations dans diverses parties du circuit. Il est difficile en pratique de décrire chaque détail logique d'une puce ayant un nombre de portes logiques s'approchant de 100 000, mais on peut supposer que le séquenceur 44 tient compte de toutes les exigences de définition de séquence et de conditions temporelles qui découlent d'une horloge mère à 13 MHz. Le canal d'accès direct en mémoire auquel l'accès a été accordé reçoit également le signal de lecture dirigé vers sa mémoire PEPS 42 (figure 3) qui émet l'octet suivant en séquence et le teste pour voir s'il est maintenant vide. Un signal VIDE supprimera ce canal de la liste que l'ordonnanceur d'accès direct en mémoire 25 tente de traiter, et aucun signal de lecture ultérieur dirigé vers la mémoire PEPS 42 ne sera reçu jusqu'à ce que le signal VIDE disparaisse, du fait de l'application d'un signal série supplémentaire par l'intermédiaire du circuit d'entrée série 31. L'apparition du signal VIDE restaurerait également toute priorité ayant pu être accordée précédemment au canal d'accès direct en mémoire à cause de la génération du signal PLEIN. D'autre part, l'ordonnanceur d'accès direct en mémoire 25 peut utiliser la non-activation du signal VIDE à titre d'indication du fait qu'une demande de bus est présente. Un certain nombre de priorités d'accès direct en mémoire concevables ont déjà été mentionnées, et elles sont répétées ci-dessous dans une liste qui n'est pas nécessairement exhaustive. 1) Le signal de commande de priorité "FILE D'ATTENTE PLEINE" POUR DMA, PRIORITE ELEVEE donne la priorité absolue à l'unité de commande d'accès direct en mémoire 6, vis-à-vis d'accès à la mémoire de données du proces- seur de commande et d'opérations d'accès direct en mémoire de priorité inférieure, jusqu'à ce que le signal de commande de priorité "FILE D'ATTENTE VIDE" soit généré par l'unité de commande de canal d'accès direct en mémoire. 2) Le signal "FILE D'ATTENTE PLEINE" POUR DMA, PRIORITE MOYENNE donne une priorité alternée avec des accès du bus de processeur de commande ou des accès directs en mémoire de priorité supérieure qui ne sont pas dans la condition "FILE D'ATTENTE PLEINE", jusqu'à ce que le signal FILE D'ATTENTE VIDE soit généré. Des accès du bus du processeur de commande ne sont entrelacés avec des accès directs en mémoire que s'ils sont nécessai- res; dans le cas contraire, la fonction d'accès direct en mémoire obtient des accès successifs avec priorité sur tout sauf des autres accès directs en mémoire de priorité supérieure du type (1). 3) La condition FILE D'ATTENTE PLEINE POUR DMA, PRIORITE FAIBLE reçoit l'accès au bus de mémoire vive 36 en alternance avec des accès du bus de processeur de com- mande ou des accès directs en mémoire de priorité supérieure dont les files d'attente ne sont pas pleines, à tour de rôle. 4) FILE D'ATTENTE PLEINE POUR DMA, PRIORITE LA PLUS FAIBLE ne reçoit pas une priorité supérieure mais provoque à la place l'émission d'un signal ATTENTE vers l'unité de commande de canal d'accès direct en mémoire associée qui, si nécessaire, relaie ce signal vers le coproces- seur associé, pour interdire l'introduction d'articles supplémentaires dans la mémoire PEPS de file d'attente. On va maintenant décrire, en se référant aux figures 5-9, les conditions temporelles qui sont associées à des techniques de priorité d'accès direct en mémoire conformes à la présente invention. La figure 5 montre des accès directs en mémoire qui sont accordés dans le cas o la fonction d'accès direct en mémoire a une priorité normale, c'est-à- dire dans des cas dans lesquels le signal MEMOIRE PEPS PLEINE n'a pas été activé. Au point 501, la mémoire PEPS contient une file d'attente de six demandes d'accès en attente de traitement. Les six demandes d'accès peuvent être des demandes qui viennent juste d'arriver de façon groupée à partir d'un ou de plusieurs coprocesseurs, ou elles ont pu être accumulées dans la mémoire PEPS pendant le temps au cours duquel le processeur de commande utilisait la mémoire de données 8. Cependant, au point 501, un premier accès direct en mémoire est accordé. Ceci peut être dû à un multiplexage autorisé d'accès du proces- seur et d'accès directs en mémoire, ou peut être dû au début d'un nouveau cycle de prélèvement d'instruction du processeur. Les diagrammes temporels de la figure 5 montrent que des accès directs en mémoire commencent juste avant le signal de prélèvement d'instruction, ce qui indique que l'accès qui commence au point 501 résulte d'un multiplexage d'accès directs en mémoire avec une série antérieure d'accès à la mémoire de données 8 par le processeur de commande 5. Cependant, au point 503, l'activation du signal de prélèvement d'instruction indique que la fonction d'accès direct en mémoire peut avoir un accès continu à la mémoire de données 8, si nécessaire, sans multiplexage avec des accès du processeur de commande. Si le processeur de commande 5 a l'autorisa- tion de prélever des instructions dans la mémoire de données 8 (selon l'architecture et des restrictions qui ont pu être imposées à des programmeurs), le signal "Adresse de RAM détectée" doit être également à l'état bas, tandis que le signal "Prélèvement d'instruction" doit être à l'état haut (fonction ET) pour terminer le multi- plexage. Dans l'exemple qui est illustré sur la figure 5, la longueur de la file d'attente a augmenté entre temps jusqu'à sept au point 503, du fait que des demandes d'accès direct en mémoire s'accumulent plus rapidement qu'elles ne peuvent être traitées. Cependant, la mémoire PEPS n'est pas devenue pleine, comme l'indique l'état bas prolongé du signal PEPS PLEINE. Au point 503, la fonction d'accès direct en mémoire reçoit des autorisations d'accès continu et la longueur de la file d'attente de la mémoire PEPS diminue rapidement de sept à six, puis cinq, quatre et trois. Ensuite, au point 505, on détecte que le proces- seur génère une adresse de mémoire de données pendant l'exécution d'une instruction (on notera que le signal Prélèvement d'Instruction du Processeur n'a pas été activé). Du fait que la mémoire PEPS n'a pas été pleine depuis la génération du dernier signal VIDE, le processeur reçoit la priorité par rapport à des accès directs en mémoire au point 505, et il génère un signal LECTURE ou ECRITURE. Ensuite, au point 507, la fonction d'accès direct en mémoire reçoit une autorisation d'accès en multiplex. Le prélèvement d'instruction reprend juste avant le point 509, ce qui autorise le traitement des demandes d'accès direct en mémoire qui restent dans la file d'attente. Ceci fait apparaître le signal PEPS VIDE au point 509. Bien que l'accès à la mémoire de données 8 soit disponible à ce point pour la fonction d'accès direct en mémoire, du fait qu'un prélèvement d'instruction est en cours, il n'y pas à ce moment de demandes d'accès direct en mémoire dans la file d'attente. La figure 6 montre les conditions temporelles dans le cas o la mémoire PEPS devient pleine, mais du fait que l'exécution d'une instruction du processeur de commande n'adresse pas la mémoire de données, la mémoire PEPS peut être vidée sans la nécessité de placer temporai- rement le processeur dans un état ATTENTE. Au point 601, neuf demandes d'accès sont en attente et l'opération d'accès direct en mémoire commence. Du fait de l'accumulation d'un plus grand nombre de demandes d'accès direct en mémoire après qu'un accès a été accordé, il y a maintenant dix demandes d'accès en attente au point 603 et le signal PEPS PLEINE est généré. Cepen- dant, du fait que le processeur de commande 5 n'adresse absolument pas la mémoire de données 8 pendant des pério- des d'exécution d'instruction ou la période de prélèvement entre les points 605 et 607, la fonction d'accès direct en mémoire se voit accorder des accès continus à la mémoire de données 8, ce qui permet de traiter complètement la file d'attente jusqu'à ce que le signal VIDE apparaisse au point 607. L'activation du signal VIDE au point 607 met fin à des accès directs en mémoire. On peut voir que le processeur de commande 5 n'a absolument pas été ralenti pendant ce temps, du fait qu'il n'y a pas eu de conflit pour l'accès à la mémoire de données 8. La figure 7 montre les conditions temporelles qui existent lorsqu'une demande d'accès direct en mémoire de priorité élevée, occasionnée par une condition PEPS PLEINE, entre en conflit avec des accès à la mémoire de données 8 par le processeur de commande. Au point 701, la mémoire PEPS est devenue pleine, mais immédiatement après, au point 703, la fonction d'accès direct en mémoire commence à recevoir des autorisations d'accès du fait de l'exécution par le processeur de commande 5 d'un prélève- ment d'instruction (ce qui est indiqué par l'activation du signal Prélèvement d'Instruction). Si en fait le proces- seur de commande 5 avait été en train d'adresser la mémoire de données 8 au point 703, l'accès du processeur de commande aurait eu l'autorisation de se terminer, mais un accès suivant à la mémoire de données 8 par le proces- seur de commande 5 aurait été refusé au bénéfice de la fonction d'accès direct en mémoire, qui aurait alors eu priorité dans tous les cas au point 703. Après que le premier accès a été accordé (c'est-à-dire lorsque dix demandes sont en file d'attente dans la mémoire PEPS), la mémoire PEPS n'est plus pleine mais elle n'est toujours pas vide. Par conséquent, des accès directs en mémoire se poursuivent. Lorsque le processeur tente d'accéder à la mémoire de données 8 au point 705, la fonction d'accès direct en mémoire conserve la priorité et le signal ATTENTE est généré pour être appliqué au processeur de commande 5, ce qui a pour effet de prolonger ou de retar- der ses signaux d'adresse et de commande (c'est-à-dire LECTURE ou ECRITURE), jusqu'à ce que toutes les demandes d'accès direct en mémoire aient été traitées. Finalement, la mémoire PEPS devient vide, et le signal VIDE est généré au point 709. En réponse, le signal ATTENTE est restauré, ce qui autorise le déroulement des accès à la mémoire de données du processeur de commande qui ont été retardés. Au point 711, davantage de demandes d'accès direct en mémoire ont été reçues après que la mémoire PEPS a été vidée pour la dernière fois, ce qui fait que le signal VIDE disparaît. Cependant, du fait que la priorité d'accès direct en mémoire a été rétablie à la normale, la fonction d'accès direct en mémoire n'a pas priorité sur des accès à la mémoire de données par le processeur de commande 5, et un nouvel accès direct en mémoire n'est pas accordé jusqu'au point 713, après qu'un accès à la mémoire de données par le processeur de commande est achevé. Ceci est un accès "en multiplex" qui est autorisé du fait que la mémoire de données 8 est suffisamment rapide pour alterner entre des demande d'accès direct en mémoire et des demandes du processeur de commande. Si la mémoire de données 8 n'est pas suffisamment rapide pour permettre un tel multiplexage, le nouvel accès direct en mémoire doit attendre le commencement du prélèvement d'instruction par le processeur. Cependant, les nouveaux accès directs en mémoire sont rapidement accomplis et le signal VIDE apparaît à nouveau au point 715, ce qui termine l'accès direct en mémoire. On peut voir dans les diagrammes temporels des figures 5 et 6 que la présente invention procure une capacité d'accès direct en mémoire notable, sans jamais ralentir le processeur. Le diagramme temporel qui est représenté sur la figure 7 illustre comment la présente invention traite un grand groupe de demandes d'accès direct en mémoire quasi-simultanées, en ne ralentissant que modérément (par exemple un seul état ATTENTE) le processeur de commande 5. Cependant, une fois que l'accès direct en mémoire a obtenu la priorité, le fait qu'il la conserve jusqu'à ce que la mémoire PEPS soit vide garantit que le processeur ne devra probablement pas attendre à nouveau pendant un certain temps, c'est-à-dire jusqu'à ce qu'un grand nombre de demandes d'accès direct en mémoire soient apparues à nouveau de façon quasi- simultanée et plus rapidement que des opportunités d'autorisation d'accès direct en mémoire n'apparaissent naturellement. Un but de l'invention est de minimiser la probabilité de tels événements, de façon que les besoins de la fonction d'accès direct en mémoire et du processeur soient satis- faits sans ralentissement mutuel. Pour mieux illustrer l'utilisation des signaux de commande et de priorité d'accès, on va considérer en outre le cas dans lequel la vitesse de la mémoire de données 8 est pleinement utilisée, ce qui fait que le multiplexage d'accès alternés du processeur de commande et de la fonction d'accès direct en mémoire n'est pas possi- ble sans perte de vitesse. Dans ce cas, la fonction d'accès direct en mémoire commence à recevoir des autori- sations d'accès, si la file d'attente de la mémoire PEPS n'est pas vide, normalement au moment o le signal de prélèvement d'instruction du processeur est détecté, comme représenté au point 801 sur la figure 8. Trois accès directs en mémoire sont effectués avant que le processeur n'adresse la mémoire de données 8 au point 803. Le proces- seur de commande 5 reçoit alors la priorité et il conserve la priorité pour deux accès successifs à la mémoire de données, ou autant d'accès qu'il est nécessaire, la priorité du processeur de commande étant seulement réta- blie par le signal de prélèvement d'instruction suivant, ou bien la priorité du processeur de commande étant * refusée du fait de l'apparition d'un signal PEPS PLEINE. Si cette dernière condition apparaît, d'autres types de priorité d'accès direct en mémoire peuvent être accordés, comme décrit ci-dessus. La priorité d'accès direct en mémoire la plus élevée est celle qui reçoit tous les accès à la mémoire de données jusqu'à ce que le signal PEPS VIDE apparaisse. D'autre part, un canal ayant une priorité d'accès direct en mémoire légèrement inférieure peut recevoir des autorisations d'accès alternées avec le processeur de commande 5 jusqu'à ce que son signal PEPS VIDE apparaisse. Ce cas est représenté sur la figure 9. Au point 901, la fonction d'accès direct en mémoire reçoit l'autorisation d'accès pour traiter sa file d'attente de neuf demandes d'accès en attente. Cependant, des demandes d'accès direct en mémoire supplémentaires sont reçues, ce qui fait qu'au point 903 le signal PEPS PLEINE est généré. Malgré ceci, le processeur de commande reçoit l'autorisation d'accès à la mémoire de données au point 905 du fait que la fonction d'accès direct en mémoire vient juste d'avoir son tour. Cependant, après la paire d'accès du processeur de commande qui interviennent dans l'exécution de l'instruction, la fonction d'accès direct en mémoire reçoit l'autorisation d'effectuer un autre accès au point 907, et un signal ATTENTE est généré pour le processeur. Bien que le signal PEPS VIDE ne soit pas encore apparu pour rétablir à la normale la priorité d'accès direct en mémoire, le processeur de commande 5 se voit attribuer l'accès suivant à la mémoire de données 8 au point 909, du fait que la fonction d'accès direct en mémoire vient juste d'avoir son tour. Ce fonctionnement avec l'alternance processeur/accès direct en mémoire caractérise ce type de priorité d'accès direct en mémoire. Au point 911, la fonction d'accès direct en mémoire se voit accorder l'accès pour une raison différente, c'est-à- dire que le processeur de commande 5 accomplit un prélève- ment d'instruction dans la mémoire morte 7, ce qui fait que le bus de mémoire vive 36 est libre. Si ceci ne permet pas de vider la file d'attente d'accès direct en mémoire avant que le processeur de commande 5 demande ensuite l'accès à la mémoire de données 8, le processeur de commande 5 se verra une fois de plus accorder des accès à la mémoire de données en alternance avec des accès de la fonction d'accès direct en mémoire, jusqu'à ce que le signal PEPS VIDE rétablisse à la normale la priorité d'accès direct en mémoire. On a décrit l'invention en se référant à un mode de réalisation particulier. Il apparaîtra cependant aisément à l'homme de l'art qu'il est possible de mettre en oeuvre l'invention sous des formes spécifiques autres que celles du mode de réalisation préféré décrit ci- dessus. Ceci peut être fait sans sortir de l'esprit de l'invention. Le mode de réalisation préféré est simplement illustratif et ne doit être considéré en aucune manière comme restrictif. Le cadre de l'invention est défini par les revendications annexées plutôt que par la description précédente, et il englobe tous les équivalents ou les variantes qui entrent dans le champ des revendications. REVENDICATIONS 1. Dispositif pour commander l'accès à une mémoire de données (8), dans un système comprenant un processeur de commande (5), un coprocesseur (19), une mémoire de programme (7) et une mémoire de données (8), le processeur de commande (5) accédant à la mémoire de programme (7) pendant un cycle de prélèvement d'instruc- tion et à la mémoire de données (8) pendant un cycle d'exécution d'instruction, caractérisé en ce qu'il com- prend: des moyens d'interface de processeur de commande pour la connexion au processeur de commande (5); des moyens d'interface de coprocesseur pour la connexion au coprocesseur (19); des moyens de détection (20), connectés aux moyens d'interface de processeur de commande, pour détecter le moment auquel le processeur de commande (5) demande l'accès à la mémoire de programme (7), et pour générer en réponse un premier signal de commande d'accès; des moyens d'ordonnancement (25), connectés aux moyens d'interface de coprocesseur, pour détecter le moment auquel le coprocesseur (19) demande l'accès à la mémoire de données (8), et pour générer en réponse un second signal de commande d'accès; un élément de commutation (23), comportant des moyens d'entrée de commande d'élément de commutation, des premiers moyens d'interface pour le couplage à des signaux d'adresse de mémoire, de données de mémoire et de commande de mémoire qui sont associés au processeur de commande (5), des seconds moyens d'interface pour le couplage à des signaux d'adresse de mémoire, de données de mémoire et de commande de mémoire qui sont associés au coprocesseur (19), et des moyens d'interface de mémoire de données pour le couplage à la mémoire de données (8), cet élément de commutation (23) connectant alternativement les premiers moyens d'interface et les seconds moyens d'interface aux moyens d'interface de mémoire de données sous la dépendance d'un signal de commande d'élément de commutation qui est reçu à partir des moyens d'entrée de commande; et des moyens d'arbitrage (24), connectés aux moyens de détection (20), aux moyens d'ordonnancement (25) et à l'élément de commutation (23), pour générer un signal de commande d'élément de commuta- tion sous l'effet des premier et second signaux de com- mande d'accès. 2. Dispositif selon la revendication 1, caracté- risé en ce que les moyens d'interface de processeur de commande comprennent une interface pour un signal d'adres- se de mémoire qui est généré par le processeur de commande (5), et en ce que les moyens de détection (20) génèrent le premier signal d'accès sous l'effet de la désignation par le signal d'adresse de mémoire d'une adresse de mémoire qui n'est pas comprise dans une plage d'adresses de mémoire associée à la mémoire de données (8). 3. Dispositif selon la revendication 1, caracté- risé en ce que les moyens d'interface de processeur de commande comprennent une interface pour un signal d'état de processeur de commande qui est généré par le processeur de commande (5), et en ce que les moyens de détection génèrent le premier signal d'accès sous l'effet de la désignation par le signal d'état de processeur de commande d'une opération de prélèvement d'instruction par le processeur de commande (5). 4. Dispositif pour commander l'accès à une mémoire de données (8), dans un système comprenant un processeur de commande (5), un coprocesseur (19), une mémoire de programme (7) et une mémoire de données (8), le processeur de commande (5) accédant à la mémoire de programme (7) pendant un cycle de prélèvement d'instruc- tion et à la mémoire de données (8) pendant un cycle d'exécution d'instruction, caractérisé en ce qu'il com- prend: des moyens d'interface de processeur de commande pour la connexion au processeur de commande (5); des moyens d'interface de coprocesseur pour la connexion au coprocesseur (19); des moyens de commande de canal (26, 27, 29), connectés aux moyens d'interface de coprocesseur, et comprenant des moyens de mémoire du type premier entré- premier sorti (PEPS) (12), les moyens de commande de canal (26, 27, 29) enregistrant dans les moyens de mémoire PEPS (42) des données associées à une demande de coprocesseur pour l'accès à la mémoire de données (8), et activant un signal d'état plein des moyens de mémoire PEPS lorsque les moyens de mémoire PEPS sont pleins; des moyens de détection (20), connectés aux moyens d'interface de processeur de commande, pour détecter le moment auquel le processeur de commande (5) demande l'accès à la mémoire de programme (7), et pour générer en réponse un premier signal de commande d'accès; des moyens d'ordonnancement (25), connectés aux moyens de commande de canal (26, 27, 29), pour générer un second signal de commande d'accès en réponse à une demande du coprocesseur pour accéder à la mémoire de données (8), et pour générer un signal de priorité en réponse à l'activation du signal d'état plein des moyens de mémoire PEPS; un élément de commutation (23), comportant des moyens d'entrée de commande d'élément de commutation, des premiers moyens d'interface pour le couplage à des signaux d'adresse de mémoire, de données de mémoire et de commande de mémoire qui sont associés au processeur de commande (5), des seconds moyens d'interface pour le couplage à des signaux d'adresse de mémoire, de données de mémoire et de commande de mémoire qui sont associés au coprocesseur (19), et des moyens d'interface de mémoire de données pour le couplage à la mémoire de données, cet élément de commutation (23) connectant alternativement les premiers moyens d'interface et les seconds moyens d'interface aux moyens d'interface de mémoire de données sous la dépendance d'un signal de commande d'élément de commutation qui est reçu à partir des moyens d'entrée de commande; et des moyens d'arbitrage (24), connectés aux moyens de détection (20), aux moyens d'ordonnancement (25) et à l'élément de commutation (23), pour générer un signal de commande d'élément de commuta- tion sous l'effet des premier et second signaux de com- mande d'accès et du signal de priorité. 5. Dispositif selon la revendication 4, caracté- risé en ce que les moyens d'interface de processeur de commande comprennent une interface pour un signal d'adres- se de mémoire qui est généré par le processeur de commande (5), et en ce que les moyens de détection (20) génèrent le premier signal d'accès sous l'effet de la désignation par le premier signal d'adresse de mémoire d'une adresse qui n'est pas comprise dans une plage d'adresses de mémoire associée à la mémoire de données (8). 6. Dispositif selon la revendication 4, caracté- risé en ce que les moyens d'interface de processeur de commande comprennent une interface pour un signal d'état de processeur de commande qui est généré par le processeur de commande (5), et en ce que les moyens de détection génèrent le premier signal d'accès sous l'effet de la désignation par le signal d'état de processeur de commande d'une opération de prélèvement d'instruction par le processeur de commande (5). 7. Dispositif selon la revendication 4, caracté- risé en ce que les moyens d'ordonnancement (25) génèrent le second signal de commande d'accès sous l'effet d'un signal indiquant que les moyens de mémoire PEPS ne sont pas vides. 8. Dispositif selon la revendication 4, caracté- risé en ce que le signal de priorité désignel'un de pluaeuis niveaux de priorité, ces niveaux de priorité comprenant un niveau de priorité élevée, et en ce que les moyens d'ordonnancement (25) génèrent un signal de priorité désignant le niveau de priorité élevé lorsque le signal d'état plein des moyens de mémoire PEPS est activé. 9. Dispositif selon la revendication 8, caracté- risé en ce que, lorsque le signal de priorité est un signal de priorité élevée, le signal de commande d'élément de commutation qui est généré commande à l'élément de commutation (23) de connecter les seconds moyens d'inter- face aux moyens d'interface de mémoire de données, indé- pendamment du fait que le premier signal de commande d'accès soit activé ou non. 10. Dispositif selon la revendication 8, caracté- risé en ce que les moyens d'arbitrage (24) réagissent au fait que le signal de priorité est un signal de priorité élevée en générant un signal de commande d'élément de commutation pour la sélection du coprocesseur, sous l'effet duquel l'élément de commutation (23) connecte les seconds moyens d'interface aux moyens d'interface de mémoire de données indépendamment du fait que le premier signal de commande d'accès soit activé ou non, et ils continuent ensuite à générer le signal de commande d'élément de commutation pour la sélection du coprocesseur jusqu'à la détection d'un signal indiquant que les moyens de mémoire PEPS sont vides. 11. Dispositif pour commander l'accès à une mémoire de données (8), dans un système comprenant un processeur de commande (5), un coprocesseur (19), une mémoire de programme (7) et une mémoire de données (8), le processeur de commande (5) accédant à la mémoire de programme (7) pendant un cycle de prélèvement d'instruc- tion et à la mémoire de données (8) pendant un cycle d'exécution d'instruction, caractérisé en ce qu'il com- prend: des moyens d'interface de coprocesseur pour la connexion au processeur de commande (5); des moyens d'interface de coprocesseur pour la connexion au coproces- seur (19); des moyens de commande de canal (26, 27, 29), connectés aux moyens d'interface de coprocesseur, et comprenant des moyens de mémoire du type premier entré, premier sorti (PEPS) (42), ces moyens de commande de canal (26, 27, 29) enregistrant dans les moyens de mémoire PEPS (42) des données associées à une demande de coprocesseur pour l'accès à la mémoire de données (8), et activant un signal d'état plein des moyens de mémoire PEPS lorsque les moyens de mémoire PEPS sont pleins; des moyens de détection (20), connectés aux moyens d'interface de processeur de commande, pour détecter le moment auquel le processeur de commande (5) demande l'accès à la mémoire de programme (7), et pour générer en réponse un premier signal de commande d'accès; des moyens d'ordonnancement (25), connectés aux moyens de commande de canal, pour générer un signal de priorité sous l'effet de l'activation du signal d'état plein des moyens de mémoire PEPS; un élément de commutation (23), comportant des moyens d'entrée de commande d'élément de commutation, des premiers moyens d'interface pour le couplage à des signaux d'adresse de mémoire, de données de mémoire et de commande de mémoire qui sont associés au processeur de commande (5), des seconds moyens d'interface pour le couplage à des signaux d'adresse de mémoire, de données de mémoire et de commande de mémoire qui sont associés au coprocesseur (19), et des moyens d'interface de mémoire de données pour le couplage à la mémoire de données, cet élément de commutation (23) connectant alternativement les premiers moyens d'interface et les seconds moyens d'interface aux moyens d'interface de mémoire de données sous la dépen- dance d'un signal de commande d'élément de commutation qui est reçu à partir des moyens d'entrée de commande; et des moyens d'arbitrage (24), connectés aux moyens de détection (20), aux moyens d'ordonnancement (25) et à l'élément de commutation (23), pour générer un signal de commande d'élément de commutation en réponse au premier signal de commande d'accès et au signal de priorité. 12. Dispositif selon la revendication 11, carac- térisé en ce que les moyens d'interface de processeur de commande comprennent une interface pour un signal d'adres- se de mémoire qui est généré par le processeur de commande (5), et en ce que les moyens de détection (20) génèrent un premier signal d'accès sous l'effet de la désignation par le signal d'adresse de mémoire d'une adresse de mémoire qui se trouve dans une plage d'adresses de mémoire associée à la mémoire de données (8). 13. Dispositif selon la revendication 11, carac- térisé en ce que les moyens d'interface de processeur de commande comprennent une interface pour un signal d'état de processeur de commande qui est généré par le processeur de commande (5), et en ce que les moyens de détection génèrent le premier signal d'accès sous l'effet de la désignation par le premier signal d'état de processeur de commande d'une opération de prélèvement d'instruction par le processeur de commande (5). 14. Dispositif selon la revendication 11, carac- térisé en ce que les moyens d'ordonnancement (25) génèrent le signal de priorité en réponse à un signal qui indique que les moyens de mémoire PEPS ne sont pas vides. 15. Dispositif selon la revendication 11, carac- térisé en ce que le signal de priorité désigne un niveau parmi un ensemble de niveaux de priorité, ces niveaux de priorité comprenant un niveau de priorité élevée, et en ce que les moyens d'ordonnancement (25) génèrent un signal de priorité qui désigne ce niveau de priorité élevé en réponse à l'activation du signal d'état plein des moyens de mémoire PEPS. 16. Dispositif selon la revendication 15, carac- térisé en ce que dans le cas o le signal de priorité est un signal de priorité élevée, le signal de commande d'élément de commutation qui est généré commande à l'élé- ment de commutation (23) de connecter les seconds moyens d'interface aux moyens d'interface de mémoire de données, indépendamment du fait que le premier signal de commande d'accès soit activé ou non. 17. Dispositif selon la revendication 15, carac- térisé en ce que les moyens d'arbitrage (24) réagissent au fait que le signal de priorité est un signal de priorité élevée en générant un signal de commande d'élément de commutation pour la sélection du coprocesseur, sous l'effet duquel l'élément de commutation (23) connecte les seconds moyens d'interface aux moyens d'interface de mémoire de données, indépendamment du fait que le premier signal de commande d'accès soit activé ou non, et ils continuent ensuite à générer le signal de commande d'élément de commutation pour la sélection du coprocesseur jusqu'à la détection d'un signal indiquant que les moyens de mémoire PEPS (42) sont vides. 18. Dispositif pour commander l'accès à une mémoire de données (8), dans un système comprenant un processeur de commande (5), un premier coprocesseur (11- 16), un second coprocesseur (11-16), une mémoire de programme (7) et une mémoire de données (8), le processeur de commande (5) accédant à la mémoire de programme pendant un cycle de prélèvement d'instruction et à la mémoire de données pendant un cycle d'exécution d'instruc- tion, caractérisé en ce qu'il comprend: des moyens d'interface de processeur de commande pour la connexion au processeur de commande (5); des premiers moyens d'inter- face de coprocesseur pour la connexion au premier copro- cesseur (11-16); des seconds moyens d'interface de copro- cesseur pour la connexion au second coprocesseur (11-16); des premiers et seconds moyens de commande de canal (26, 27, 29), connectés respectivement aux premiers et seconds moyens d'interface de coprocesseur, et comprenant chacun des moyens de mémoire du type premier entré, premier sorti (PEPS) (42), chacun des premiers et seconds moyens de commande de canal enregistrant dans les moyens de mémoire PEPS (42) des données associées à une demande qui provient d'un coprocesseur correspondant, pour l'accès à la mémoire de données (8), et activant un signal d'état plein des moyens de mémoire PEPS, lorsque les moyens de mémoire PEPS sont pleins; des moyens de détection (20), connectés aux moyens d'interface de processeur de commande, pour détec- ter le moment auquel le processeur de commande (5) demande l'accès à la mémoire de programme (8), et pour générer en réponse un premier signal de commande d'accès; un multi- plexeur (28) ayant des premières et secondes entrées qui sont couplées à des signaux de commande d'adresse de mémoire,de données de mémoire et de commande de mémoire associés aux premier et second coprocesseurs respectifs (11-16); des moyens d'ordonnancement (25), connectés aux premiers et seconds moyens de commande de canal (26, 27, 29) et au multiplexeur (28), pour générer un signal de priorité sous la dépendance du fait que le signal d'état plein des moyens de mémoire PEPS est activé par l'un au moins des premiers et seconds moyens de commande de canal, et pour générer un signal de commande de multiplexeur; un élément de commutation (23) ayant des moyens d'entrée de commande d'élément de commutation, des premiers moyens d'interface pour le couplage à des signaux d'adresse de mémoire, de données de mémoire et de commande de mémoire qui sont associés au processeur de commande (5), des seconds moyens d'interface pour le couplage à des signaux d'adresse de mémoire, de données de mémoire et de commande de mémoire qui sont associés à une sortie du multiplexeur (28), et des moyens d'interface de mémoire pour le couplage à la mémoire de données, l'élément de commutation (23) connectant alternativement les premiers moyens d'interface et les seconds moyens d'interface aux moyens d'interface de mémoire de données, sous la dépendance d'un signal de commande d'élément de commutation qui est reçu à partir des moyens d'entrée de commande; et des moyens d'arbitrage (24), connectés aux moyens de détection (20), aux moyens d'ordonnancement (25) et à l'élément de commu- tation (23), pour générer un signal de commande d'élément de commutation en réponse au premier signal de commande d'accès et au signal de priorité. 19. Dispositif selon la revendication 18, carac- térisé en ce que les moyens d'ordonnancement (25) génèrent un signal de priorité ayant une première valeur sous l'effet de l'activation du signal d'état plein des moyens de mémoire PEPS par les premiers moyens de commande de canal (26, 27, 29), le signal de priorité ayant une seconde valeur sous l'effet de l'activation du signal d'état plein des moyens de mémoire PEPS par les seconds moyens de commande de canal (26, 27, 29), et le signal de priorité ayant la première valeur sous l'effet de l'acti- vation des signaux d'état plein des moyens de mémoire PEPS (42) à la fois par les premiers et seconds moyens de commande de canal (26, 27, 29). 20. Dispositif selon la revendication 19, caractérisé en ce que les moyens d'ordonnancement (25) génèrent un signal de commande de multiplexeur qui sélec- tionne la première entrée du multiplexeur (28) sous l'effet de l'activation des signaux d'état plein des moyens de mémoire PEPS (42) à la fois par les premiers et seconds moyens de commande de canal (26, 27, 29). 21. Dispositif selon la revendication 20, carac- térisé en ce que le signal de priorité désigne un niveau parmi un ensemble de niveaux de priorité, ces niveaux de priorité comprenant un niveau de priorité élevé, et en ce que les moyens d'ordonnancement (25) génèrent un signal de priorité désignant le niveau de priorité élevé sous l'effet de l'activation de l'un quelconque des signaux d'état plein des moyens de mémoire PEPS (42). 22. Dispositif selon la revendication 21, caractérisé en ce que, en réponse au fait que le signal de priorité est un signal de priorité élevée, le signal de commande d'élément de commutation qui est généré commande à l'élément de commutation (23) de connecter les seconds moyens d'interface aux moyens d'interface de mémoire de données, indépendamment du fait que le premier signal de commande d'accès soit activé ou non. 23. Dispositif selon la revendication 19, carac- térisé en ce que, en réponse au fait que le signal de priorité ala seconde valeur, le signal de commande d'élé- ment de commutation qui est généré commande à l'élément de commutation (23) d'entrelacer des accès à la mémoire de données (8) entre le processeur de commande (5) et le multiplexeur (28). 24. Dispositif selon la revendication 18, carac- térisé en ce qu'il comprend en outre des moyens de comptage d'accès direct en mémoire (ou DMA) comprenant: une mémoire vive (40) ayant des positions de mémoire en correspondance avec les premier et second coprocesseurs (11-16); des premiers moyens, connectés aux premiers et seconds moyens de commande de canal (26, 27, 29), pour déterminer lequel des premier et second coprocesseurs a une demande de priorité supérieure pour un accès à la mémoire de données, et pour générer un signal de demande de bus; des seconds moyens, connectés aux premiers moyens et aux moyens d'interface de processeur de commande, pour générer un signal d'autorisation d'utilisation du bus en réponse au signal de demande de bus, sous la dépendance de signaux de prélèvement d'instruction et d'adresse provenant du processeur de commande (5); des troisièmes moyens, connectés aux premiers moyens, aux seconds moyens et à la mémoire vive (40), pour lire une valeur dans la mémoire vive en réponse au signal d'autorisation d'utili- sation du bus, cette valeur étant lue dans une position de mémoire qui correspond au coprocesseur qui a été déterminé comme ayant la demande de priorité supérieure; et des quatrièmes moyens pour fournir la valeur précitée sous la forme d'une partie au moins des signaux d'adresse de mémoire qui sont utilisés pour adresser la mémoire de données (8), et pour modifier ensuite cette valeur et enregistrer la valeur modifiée dans la mémoire vive (40) à la position de mémoire correspondant au coprocesseur qui a été déterminé comme ayant la demande de priorité supé- rieure. 25. Moyens de comptage d'accès direct en mémoire (ou DMA), dans un système comprenant un processeur de commande (5), un ensemble de coprocesseurs (11-16) et une mémoire de données (8), caractérisés en ce qu'ils compren- nent: des moyens d'interface de processeur de commande pour la connexion au processeur de commande (5); un ensemble de moyens d'entrée de coprocesseurs (30, 31, 32) pour le couplage à des coprocesseurs correspondants de l'ensemble de coprocesseurs (11-16); une mémoire vive (40) ayant des positions de mémoire en correspondance avec l'ensemble de coprocesseurs (11-16); des premiers moyens, connectés à l'ensemble de moyens d'entrée, pour déterminer lequel des coprocesseurs de l'ensemble de coprocesseurs a une demande de priorité supérieure pour un accès à la mémoire de données (8), et pour générer un signal de demande de bus; des seconds moyens, connectés aux premiers moyens et aux moyens d'interface de processeur de com- mande, pour générer un signal d'autorisation d'utilisation du bus en réponse au signal de demande de bus, sous la dépendance de signaux de prélèvement d'instruction et d'adresse provenant du processeur de commande (5); des troisièmes moyens, connectés aux premiers moyens, aux seconds moyens et à la mémoire vive (40), pour lire une valeur dans la mémoire vive en réponse à un signal d'autorisation d'utilisation du bus, cette valeur étant lue dans une position de mémoire qui correspond au coprocesseur qui a été déterminé comme ayant la demande de priorité supérieure; et des quatrièmes moyens pour fournir la valeur précitée, sous la forme d'au moins une partie de signaux d'adresse de mémoire qui sont appliqués à la mémoire de données (8) pendant un accès en mémoire, et pour modifier ensuite cette valeur et enregistrer la valeur modifiée dans la mémoire vive (40) à la position de mémoire qui correspond au coprocesseur qui a été déterminé comme ayant la demande de priorité supérieure.