Brevet FR2712441A1 — publié le 19950519

Circuit de synchronisation de phase et méthode subséquente pour une boucle à verrouillage de phase Domaine de l'invention La présente invention se rapporte de manière générale aux transducteurs de communication radio et, plus particulièrement, à un circuit de synchronisation de phase et à la méthode subséquente pour une boucle à verrouillage de phase dans un transducteur de communication radio. Arrière-plan technologique de l'invention La figure 1 montre, à titre d'exemple, un bloc- diagramme d'un transducteur classique de communication radio, le transducteur 100 (désigné ci-après par le terme de "transducteur"). Le transducteur 100 permet à une unité abonnée mobile ou portable de communiquer avec une station de base (non représentée) au moyen, par exemple, de canaux radio-fréquence (RF) dans un système de radio- communication (non représenté). La station de base fournit "A 2712441 ainsi des communications avec un système de téléphone câblé (non représenté) et d'autres unités abonnées. Un exemple pour une unité abonnée dotée d'un transducteur 100 est un radio-téléphone cellulaire. Le transducteur 100 de la figure 1 comprend en général une antenne 101, un filtre duplex 102, un récepteur 103, un émetteur 105, une source de signal référentiel de fréquence 107, un synthétiseur fréquentiel à boucle à verrouillage de phase (PLL) en réception (Rx) 108, un synthétiseur fréquentiel à PLL en émission (Tx) 109, un processeur 110, une source d'information 106 et une voie d'évacuation de l'information 104. L'interconnexion des blocs du transducteur 100 et leurs modes de fonctionnement sont décrits dans ce qui suit. L'antenne 101 reçoit un signal RF 119 de la station de base pour filtrage par le filtre duplex 102 qui produit un signal RF reçu sur la ligne 111. Le filtre duplex 102 opère une sélection en fréquence afin de séparer le signal RF reçu sur la ligne 111 du signal RF émis sur la ligne 113. Le récepteur 103 est couplé pour recevoir le signal RF sur la ligne 111 et est actif de manière à produire un signal de bande passante finie reçu sur la ligne 112 et destiné à la voie d'évacuation de l'information 104. La source de signal référentiel de fréquence 107 fournit un signal référentiel de fréquence sur la ligne 115. Le synthétiseur fréquentiel à PLL Rx 108 est couplé pour recevoir le signal référentiel de fréquence sur la ligne et l'information issue d'un bus de données 118 et est actif de manière à produire un signal modulable en réception sur la ligne 116 afin de régler le récepteur 103 sur un canal RF particulier. De même, le synthétiseur fréquentiel à PLL Ex 109 est couplé pour recevoir le signal référentiel de fréquence sur la ligne 115 et l'information issue du bus de données 118 et est actif de manière à produire un signal modulable en émission sur la ligne 117 afin de régler l'émetteur 105 sur un canal RF particulier. Le processeur 110 contrôle le fonctionnement du synthétiseur fréquentiel à PLL Rx 108, du synthétiseur fréquentiel à PLL Ex 109, du récepteur 103 et de l'émetteur 105 via le bus de données 118. La source d'information 106 produit un signal de bande passante finie en émission sur la ligne 114. L'émetteur 105 est couplé pour recevoir le signal de bande passante finie émis sur la ligne 114 et est actif de manière à produire le signal RF émis sur la ligne 113. Le filtre duplex 102 filtre le signal RF émis sur la ligne 113 pour être émis par l'antenne 101 sous la forme d'un signal RF 120. Les canaux RF dans un système de radio-téléphone cellulaire, par exemple, comprennent la voix et des canaux de signaux pour l'émission et la réception (phénomènes désignés ci-après par le terme "transduction") de l'information entre la station de base et les unités abonnées. Les canaux de la voix sont alloués pour la transduction de l'information vocale. Les canaux affectés aux signaux, désignés également par les termes de canaux de contrôle, sont alloués pour la retransduction des données et de l'information contenue dans les signaux. C'est au travers de ces canaux de signaux que les unités abonnées ont accès au système de radio-téléphone cellulaire et se voient assignées un canal vocal destiné à la communication avec le système téléphonique câblé. Dans les systèmes de radio-téléphone cellulaire capables d'une transduction large bande de données sur les canaux de signaux, l'espacement fréquentiel des canaux de signaux peut être un multiple de l'espacement fréquentiel des canaux vocaux. Dans certains systèmes de radio-téléphone cellulaire, le transducteur 100 et la station de base reçoivent et émettent de manière intermittente de l'information sur le canal des signaux. Un tel système est obtenu, par exemple, en utilisant une méthode signalant les données intercalées afin de synchroniser l'information intermittente. Dans ce type de système, le fait de maintenir le transducteur 100 à pleine puissance pendant toute la période o le transducteur 100 est amené sur le canal des signaux épuise inutilement les batteries du transducteur pendant les moments o il n'y a pas réception d'information. Par conséquent, certaines parties du transducteur 100 peuvent ne pas être alimentées quand le transducteur n'émet ou ne reçoit pas d'information, ceci afin de prolonger la durée de vie des batteries. De plus, certaines parties du transducteur 100 peuvent ne pas être alimentées quand la qualité du signal est suffisamment bonne pour ne pas nécessiter de répétition supplémentaire de la même information, ceci afin de prolonger la durée de vie des batteries. Établir ou couper de manière intermittente l'alimentation, c'est-à-dire permettre ou interdire l'échange, pour le transducteur 100 pendant son fonctionnement en réception, est appelé mode de fonctionnement en réception discontinue (DRX). Dans le mode de fonctionnement DRX, permettre ou interdire rapidement le fonctionnement des parties du transducteur augmente les économies réalisables sur la durée de vie des batteries. La figure 2 montre, à titre d'exemple, un bloc- diagramme d'un synthétiseur fréquentiel classique à boucle à verrouillage de phase (PLL) utilisé dans le transducteur de la figure 1. La structure générale du synthétiseur fréquentiel à PLL de la figure 2 est la même, aussi bien pour le synthétiseur fréquentiel à PLL Rx 108 que pour le synthétiseur fréquentiel à PLL Tx 109. Le synthétiseur fréquentiel à PLL 108 ou 109 de la figure 2 comprend généralement un diviseur de référence 201, à fin de communication et une BVP 212. La PLL 212 comprend généralement un détecteur de phase 202, un filtre de boucle 203, un oscillateur contrôlé par la tension (OCT) 204 et un diviseur de boucle 205. Le diviseur de référence 201 reçoit un signal référentiel de fréquence sur la ligne 115. L'interconnexion des blocs du synthétiseur fréquentiel à PLL 108 ou 109 est décrite dans ce qui suit. Le diviseur de référence 201 est couplé pour recevoir le signal référentiel de fréquence sur la ligne 115 et le bus de données 118 et est actif de manière à produire un signal comportant la fréquence de référence divisée sur la ligne 206. Le détecteur de phase 202 est couplé pour recevoir un signal comportant la fréquence de référence divisée sur la ligne 206 et un signal de contre-réaction sur la ligne 209 et est actif de manière à produire un signal d'erreur de phase sur la ligne 207. Le filtre de boucle 203 est couplé pour recevoir le signal d'erreur de phase sur la ligne 207 et est actif de manière à produire un signal filtré sur la ligne 208. L'oscillateur commandé en tension 204 est couplé pour recevoir le signal filtré sur la ligne 208 et est actif de manière à produire un signal comportant la fréquence de sortie sur la ligne 116 ou 117. Le diviseur de boucle 205 est couplé pour recevoir le signal comportant la fréquence de sortie sur la ligne 116 ou 117 et est actif de manière à produire le signal de contre-réaction sur la ligne 209. Le diviseur de boucle 205 et le diviseur de référence 201 sont couplés pour recevoir de l'information programmée sur le bus de données 118. Le mode de fonctionnement du synthétiseur fréquentiel à PLL 108 ou 109 de la figure 2 est décrit dans ce qui suit. La PLL 212 est un circuit qui produit le signal comportant la fréquence de sortie sur la ligne 116 ou 117 synchronisé sur le signal référentiel de fréquence de la ligne 115. Le signal comportant la fréquence de sortie sur la ligne 116 ou 117 est synchronisé ou "verrouillé" au signal référentiel de fréquence de la ligne 115 quand la fréquence du signal comportant la fréquence de sortie sur la ligne 116 ou 117 comporte un lien fréquentiel prédéterminé avec la fréquence du signal référentiel de fréquence de la ligne 115. En conditions de verrouillage, la PLL 212 fournit généralement une différence de phase constante entre le signal référentiel de fréquence de la ligne 115 et le signal comportant la fréquence de sortie sur la ligne 116 ou 117. La différence de phase constante peut revêtir n'importe quelle valeur souhaitée, y compris zéro. Si une dérive dans la différence de phase désirée de tels signaux se produit, c'est-à-dire si une erreur de phase sur la ligne 207 se produit du fait, par exemple, d'une variation soit dans la fréquence du signal référentiel de fréquence de la ligne 115, soit dans des paramètres programmables de la PLL via le bus de données 118, la BVP module la fréquence du signal comportant la fréquence de sortie sur la ligne 116 ou 117 afin d'amener l'erreur de phase sur la ligne 207 vers la valeur de la différence de phase constante. Le synthétiseur fréquentiel 'à PLL 108 ou 109 peut être considéré comme appartenant à une d'au moins deux catégories fondées sur la relation fréquentielle prédéterminée entre la fréquence du signal de sortie sur la ligne 116 ou 117 et la fréquence du signal référentiel de fréquence de la ligne 115. La première catégorie est considérée comme relevant d'un synthétiseur fréquentiel à PLL à "division entière" o la relation entre le signal comportant la fréquence de sortie sur la ligne 116 ou 117 et le signal référentiel de fréquence de la ligne 115 est fondée sur un nombre entier. La seconde catégorie est considérée comme relevant d'un synthétiseur fréquentiel à BVP à "division fractionnelle" o la relation entre le signal comportant la fréquence de sortie sur la ligne 116 ou 117 et le signal référentiel de fréquence de la ligne est fondée sur un nombre rationnel, non-entier, composé d'un entier et d'une fraction. Les PLL sont caractérisées par une largeur de bande en boucle. Pour quelques applications, il est préférable de faire varier la largeur de bande en boucle de la PLL sous certaines conditions comme, par exemple, quand la fréquence du signal référentiel de fréquence de la ligne change ou quand les paramètres programmables de la BVP via le bus de données 118 changent. Faire varier la largeur de bande en boucle de manière appropriée permet d'accéder avantageusement à des temps de verrouillage plus courts, un bruit amélioré et des signaux factices moindres. Il y a un problème dû à la dérive de phase quand le synthétiseur fréquentiel à BVP est utilisé dans le mode DRX. Comme la PLL n'est pas active pendant la partie du mode DRX o le système est hors d'action, la phase de la VCO peut dériver vis-à-vis de la phase de la source de signal référentiel de fréquence. Quand la PLL est à nouveau activée, cette dérive de phase va se traduire, par l'action de la BVP, par un changement de la fréquence de la VCO afin de fournir l'ajustement de phase nécessaire. Un délai supplémentaire sera nécessaire à la PLL pour lui permettre de se verrouiller parce que l'erreur de fréquence induite devra également être en définitive éliminée par l'action de la PLL avant que le verrouillage ne puisse se produire. Si la PLL n'est pas verrouillée, aucune donnée ne peut être reçue par le transducteur. Pour s'assurer que la PLL est verrouillée au moment o les données sont présentes, le transducteur devra laisser un délai supplémentaire à la PLL pour lui permettre de se verrouiller au moyen d'une activation précoce de la PLL. Toutefois, la PLL devra alors être activée, et ainsi consommer de la puissance qui va diminuer la durée de vie des batteries, avant que quelque donnée soit présente, prête à être reçue. Une solution, fournie par l'art antérieur de la technique, est de minimiser la dérive de phase en utilisant deux boucles à verrouillage de phase. Après avoir activé les blocs fonctionnels de la PLL principale, mais avant de fermer la boucle dans la PLL principale, a été activée une PLL secondaire dont la phase a verrouillé la source de signal référentiel de fréquence à la VCO de la PLL principale. Une fois que la source de signal référentiel de fréquence a été verrouillée sur la VCO de la PLL principale, la seconde PLL a été déconnectée et la boucle dans la PLL principale refermée. Cette solution fournit un verrouillage rapide pour la PLL principale; toutefois, un désavantage de cette solution réside dans l'apport additionnel significatif de matériel afin de permettre à la seconde PLL de verrouiller en phase la source de signal référentiel de fréquence sur la VCO de la PLL principale. De plus, les caractéristiques de phase des deux boucles doivent être identiques ou alors une erreur de phase risque de subsister dans la PLL principale au moment o sa boucle est refermée. Une autre solution, fournie par l'art antérieur de la technique, est de modifier la valeur du diviseur de boucle pendant son premier cycle complet de division après qu'il a été réactivé. Le deuxième cycle de division et ceux qui suivront utilisent la valeur nominale de division. Un désavantage de cette solution est qu'elle requiert un processeur de contre-réaction indépendant afin d'ajuster la valeur de division du premier cycle quand les conditions de l'environnement changent car une valeur ne sera jamais optimale pour toutes les conditions d'alimentation et de température. Une autre solution encore, fournie par l'art antérieur de la technique, est de réajuster le diviseur de référence et le diviseur de boucle après qu'ils ont été réactivés mais avant la fermeture de la boucle dans la PLL. Un désavantage de cette solution est qu'elle ne permet pas une correction précise de la dérive de phase de la VCO vis-à- vis de la source de signal référentiel de fréquence quand la PLL est désactivée. Par conséquent, cela demandera à la PLL un délai supplémentaire pour se verrouiller du fait de la correction de phase imprécise. Une autre solution encore, fournie par l'art antérieur de la technique, est d'utiliser la sortie du détecteur de phase pour fournir une indication de l'erreur de phase de la PLL quand la PLL est réactivée et avant la fermeture de la boucle dans la PLL. La boucle de la PLL est fermée généralement avec un interrupteur disposé entre le détecteur de phase et le filtre de boucle. L'indication d'erreur de phase est utilisée pour amener les signaux d'horloge sur le diviseur de la fréquence de référence et un diviseur (en boucle) de fréquence variable est utilisé pour verrouiller initialement en phase la PLL. Toutefois, un désavantage de cette solution est la durée requise pour l'ajustement initial de la phase des signaux d'horloge du diviseur de la fréquence de référence et du diviseur (en boucle) de fréquence variable. Un désavantage supplémentaire de cette solution est que, après que l'ajustement initial de la phase est intervenu, une erreur de phase est introduite dans la PLL au moment o la boucle dans la PLL est refermée en utilisant l'interrupteur. En conséquence, il existe un besoin d'un circuit amélioré de synchronisation de phase et pour une méthode subséquente pour une PLL qui présenterait un ajustement de phase rapide et précis de la PLL avec un minimum de matériel et avec une introduction minimale d'erreur de phase dans la PLL. Brève description des dessins La figure 1 montre un bloc-diagramme d'un transducteur classique de communication radio. La figure 2 montre un bloc-diagramme d'un synthétiseur fréquentiel classique à boucle à verrouillage de phase comme il est utilisé dans le transducteur de communication radio de la figure 1. La figure 3 montre un bloc-diagramme d'un synthétiseur fréquentiel à boucle à verrouillage de phase (PLL) comme il est utilisé dans le transducteur de communication radio de la figure 1 selon les principes de la présente invention. La figure 4 est un chronogramme illustrant les signaux digitaux présents dans un circuit de synchronisation de phase au sein du synthétiseur fréquentiel à PLL de la figure 3 selon les principes de la présente invention. La figure 5 illustre un organigramme décrivant les étapes de la synchronisation du synthétiseur fréquentiel à PLL de la figure 3 selon la présente invention. La figure 6 illustre une mise en ouvre en circuit du circuit de synchronisation de phase contenu dans le synthétiseur fréquentiel à PLL de la figure 3 selon la présente invention. Description détaillée d'un mode de réalisation préféré Selon la présente invention, le besoin actuel est en grande partie satisfait par un circuit de synchronisation de phase amélioré et par une méthode subséquente pour une boucle à verrouillage de phase. Aussi bien le signal comportant la fréquence de référence divisée que le signal de contre-réaction sont maintenus dans un état prédéterminé. Le signal comportant la fréquence de référence divisée est activé en réaction à la phase d'un signal référentiel de fréquence. Une relation de phase est déterminée entre le signal référentiel de fréquence et le signal comportant la fréquence de sortie. Le signal de contre-réaction est alors activé en réaction à l'activation du signal comportant la fréquence de référence divisée et à la relation de phase déterminée. La présente invention fournit avantageusement une synchronisation de phase rapide et précise pour la PLL avec un minimum de matériel supplémentaire et sans introduire d'erreurs de phase dans la PLL. La présente invention peut être plus complètement décrite en référence aux figures 3 à 6, o la figure 3 montre un bloc-diagramme d'un synthétiseur fréquentiel à boucle à verrouillage de phase (PLL) pour une utilisation dans le transducteur de communication radio de la figure 1 selon les principes de la présente invention. La PLL 300 de la figure 3 a en grande partie la même structure et fonctionne de la même manière que la PLL 212 présente dans l'état antérieur de la technique, à l'exception d'un nouvel appareil 301 et de la méthode subséquente qui lui est associée. Ainsi, dans la représentation préférée de la présente invention, la nouvelle PLL 300 est substituée à la PLL 212, présente dans l'état antérieur de la technique, comme il est utilisé dans le synthétiseur fréquentiel à PLL Rx 108 ou dans le synthétiseur fréquentiel à PLL Rx 109 du transducteur 100 de la figure 1. Un spécialiste de la technique familiarisé avec la conception et l'utilisation des PLL pourra trouver d'autres applications pour la nouvelle PLL 300 aussi bien dans le domaine des communications radio qu'ailleurs. Le circuit de la nouvelle PLL 300 comprend généralement un détecteur de phase 202, un filtre de boucle 203, un oscillateur contrôlé par la tension (VCO) 204, un diviseur de boucle 205 et un nouveau circuit de synchronisation de phase 301. Individuellement, le détecteur de phase 202, le filtre de boucle 203, la VCO 204 et le diviseur de boucle 205 sont généralement bien connus de la technique; c'est pourquoi on n'en discutera pas plus avant, sauf pour faciliter la compréhension de la présente invention. Le nouveau circuit de synchronisation de phase 301 sera décrit et illustré plus loin en référence aux figures 3 à 6 et selon les principes de la présente invention. La nouvelle PLL 300, à l'exception du nouveau circuit de synchronisation de phase 301, peut être mise en oeuvre en utilisant par exemple un synthétiseur fréquentiel à PLL Motorola MC145170 et un oscillateur contrôlé par la tension Motorola MC1648. Le filtre de boucle 205 peut être mis en oeuvre avec par exemple des résistances et des capacités standards selon les techniques bien connues de conception des filtres. Généralement, la nouvelle PLL 300 fonctionne comme suit. La nouvelle PLL 300 génère un signal comportant la fréquence de sortie 116 ou 117 en réaction au signal référentiel de fréquence 115. Le signal comportant la fréquence de sortie 116 ou 117 et le signal référentiel de fréquence 115 sont chacun caractérisés en fréquence et en phase. Le signal comportant la fréquence de sortie 116 ou 117 a une fréquence plus élevée que le signal référentiel de fréquence 115. La fréquence du signal référentiel de fréquence 115 est divisée pour produire le signal comportant la fréquence de référence divisée 206 et la fréquence du signal comportant la fréquence de sortie 116 ou 117 est divisée pour produire le signal de contre- réaction 209. Une erreur de phase donne une indication de la différence entre la phase du signal référentiel de fréquence 115 et la phase du signal comportant la fréquence de sortie 116 ou 117. La PLL 300 est active de manière à réduire l'erreur de phase apportée par l'indication périodique de l'erreur de phase 207. La PLL 300 comporte un premier et un deuxième état, chacun étant activé en réaction au signal de commande 302. L'apparition du signal de commande 302 n'est pas synchronisée temporellement avec l'indication périodique de l'erreur de phase 207. L'indication de l'erreur de phase 207 donne une indication de la différence entre la phase du signal référentiel de fréquence 115 et la phase du signal comportant la fréquence de sortie 116 ou 117. L'indication de l'erreur de phase 207 peut être produite par le détecteur de phase 202 et peut prendre la forme d'un signal digital comportant une impulsion de largeur modulable. L'indication périodique de l'erreur de phase 207 se produit, en moyenne, avec une fréquence d'apparition identique à celle du signal comportant la fréquence de référence divisée 206. Quand l'indication périodique de l'erreur de phase 207 apparaît, l'information d'erreur de phase est couplée au filtre de boucle 203. Dans le mode de réalisation préféré du circuit, le premier et le deuxième état de la PLL 300 sont respectivement l'état activé et désactivé de la PLL 300. Dans la représentation privilégiée, le signal de commande 302 est produit par le processeur 110 afin d'indiquer quel état de la PLL est souhaitable pour le fonctionnement du transducteur radio 100. Le signal de commande 302 peut survenir à n'importe quel moment durant le fonctionnement de la PLL 300, y compris quand l'indication d'erreur de phase 207 est active. Les interconnexions présentes entre le nouveau circuit de synchronisation de phase 301 et la PLL classique 212 pour former la nouvelle PLL 300 sont réalisées comme suit. Le circuit de synchronisation de phase 301 est couplé pour recevoir le signal comportant la fréquence de référence divisée sur la ligne 206, le signal de contre-réaction sur la ligne 209, le signal fréquentiel de sortie sur la ligne 116 ou 117, le signal référentiel de fréquence sur la ligne 115, le signal d'indication d'erreur de phase sur la ligne 207 et le signal de commande sur la ligne 302. Le nouveau circuit de synchronisation de phase 301 produit un signal de contrôle d'état de la PLL sur la ligne 309, un signal comportant la fréquence de référence divisée et synchronisée sur la ligne 303 et un signal de contre-réaction synchronisée sur la ligne 304. Le circuit de synchronisation de phase 301 comprend en plus un circuit de contrôle d'état de la PLL 305, un détecteur de signal 307, un circuit de contrôle de changement de cycle 308, un circuit logique 316 et un circuit de réactivation 306. Individuellement, le circuit de contrôle d'état de la PLL 305, le détecteur de signal 307, le circuit de contrôle de changement de cycle 308, le circuit logique 316 et le circuit de réactivation 306 sont bien connus de la technique, aucune description supplémentaire n'en sera fournie ici, sauf si cela s'avère nécessaire pour faciliter la compréhension de la présente invention. La combinaison du circuit de contrôle d'état de la PLL 305, du détecteur de signal 307, du circuit de contrôle de changement de cycle 308, du circuit logique o0 316 et du circuit de réactivation 306 est considérée comme l'élément novateur de la présente invention et sera décrite plus en détails ci-après. Le circuit de contrôle d'état 305 de la PLL, le détecteur de signal 307, le circuit de contrôle de changement de cycle 308, le circuit logique 316 et le circuit de réactivation 306 peuvent être mis en oeuvre en utilisant, par exemple, des éléments logiques usuels. De tels éléments logiques peuvent comprendre, par exemple, des portes NAND comme l'élément Motorola MC74HC00, des portes NOR comme l'élément Motorola MC74HC02 et des flips- flops de type D comme l'élément Motorola MC74HC74, ceci suivant les techniques bien connues de conception des circuits logiques. La figure 6 nous montre, par exemple, la mise en oeuvre du circuit de synchronisation de phase 301 dans la PLL 300 de la figure 3 selon le mode de réalisation préféré de la présente invention. Les interconnexions entre les blocs du nouveau circuit de synchronisation de phase 301 sont réalisées comme suit. Le circuit de contrôle d'état de la PLL 305 est couplé pour recevoir un signal de commande 302, une indication de l'erreur de phase 207 et un premier signal de réactivation 311 et est activé de manière à fournir un signal d'activation 310 et un signal de contrôle d'état de la PLL 309. Le signal de contrôle d'état de la PLL 309 contrôle un premier et un deuxième état de la PLL. Le détecteur de signal 307 est couplé pour recevoir le signal de commande 302, le signal comportant la fréquence de sortie 116 ou 117, le signal référentiel de fréquence 115 et le signal d'activation 310 et est activé pour fournir un deuxième et troisième signal de réactivation, soit, respectivement, 314 et 315. Le signal d'activation 310 prépare le détecteur de signal 307 à détecter un premier état du signal de commande 302. Le circuit de contrôle de changement de cycle 308 est couplé pour recevoir les deuxième et troisième signaux de réactivation 314 et 315 respectivement, et le signal d'activation 310, et est activé pour fournir un premier et un deuxième signal de contrôle de changement de cycle, 312 et 313 respectivement. Le signal d'activation 310 tient aussi bien le premier que le deuxième signal de contrôle de changement de cycle, 312 et 313 respectivement, dans un état prédéterminé, alors que les deuxième et troisième signaux de réactivation, 314 et 315 respectivement, libèrent les premier et deuxième signaux de contrôle de changement de cycle, 312 et 313 respectivement, de leur états prédéterminés respectifs. Le circuit de réactivation 306 est couplé pour recevoir le signal de commande 302 et les premier et deuxième signaux de contrôle de changement de cycle, 312 et 313 respectivement et est activé pour fournir le premier signal de réactivation 311. Le premier signal de réactivation 311 préparele circuit de contrôle d'état de la PLL 305 à détecter un deuxième état du signal de commande 302. Le circuit logique 316 est couplé pour recevoir les premier et deuxième signaux de contrôle de changement de cycle, 312 et 313 respectivement, le signal comportant la fréquence de référence divisée 206 et le signal de contre- réaction 209 et est activé pour fournir un signal comportant la fréquence de référence divisée et synchronisée 303 et un signal de contre-réaction synchronisée 304. Le premier signal de contrôle de changement de cycle 312 et le signal comportant la fréquence de référence divisée 206 sont combinés pour produire le signal comportant la fréquence de référence divisée et synchronisée 303. Le deuxième signal de contrôle de changement de cycle 313 et le signal de contre-réaction 209 sont combinés pour produire le signal de contre-réaction synchronisée 304. Le fonctionnement général du nouveau circuit de synchronisation de phase 301 est réalisé comme suit. Selon la présente invention, le circuit de contrôle d'état de la PLL 305, le circuit logique 316, le circuit de réactivation 306 et la méthode subséquente qui leur est associée contrôlent l'état de la PLL et maintiennent le signal comportant la fréquence de référence divisée 206 et le signal de contre-réaction 209 dans un état prédéterminé. Le circuit de contrôle de changement de cycle 308, le détecteur de signal 307, le circuit logique 316 et la méthode subséquente qui leur est associée fournissent le contrôle de changement de cycle nécessaire au signal comportant la fréquence de référence divisée 206. Le détecteur de signal 307 et la méthode subséquente qui lui est associée déterminent la phase relative du signal référentiel de fréquence et du signal comportant la fréquence de sortie 116 ou 117. Le circuit de contrôle de changement de cycle 308, le détecteur de signal 307, le circuit logique 316 et la méthode subséquente qui leur est associée fournissent le contrôle de changement de cycle nécessaire au signal de contre-réaction 209. Une description plus détaillée du fonctionnement du nouveau circuit de synchronisation de phase 301 est fournie ci- après en référence aux figures 4 et 5. Le but du nouveau circuit de synchronisation de phase 301 est de minimiser l'erreur introduite dans la PLL quand elle fonctionne entre le premier et le deuxième état. Le nouveau circuit de synchronisation de phase 301 synchronise avantageusement la phase du signal comportant la fréquence de référence divisée 206 et celle du signal de contre-réaction 209, de telle manière que l'intervalle de temps requis par la PLL 300 pour atteindre un état de verrouillage est minimisé après que la PLL 300 a commuté du deuxième au premier état. Le nouveau circuit de synchronisation de phase 301 minimise avantageusement l'erreur de phase introduite dans la PLL par l'élimination d'un interrupteur présent dans l'art antérieur de la technique entre le détecteur de phase et le filtre de boucle et par l'utilisation du circuit de contrôle d'état de la PLL 305 qui contrôle le moment choisi pour la transition d'état de la PLL. De plus, le nouveau circuit de synchronisation de phase 301 minimise avantageusement l'intervalle de temps requis par la PLL 300 pour atteindre un état de verrouillage en ajustant les phases initiales du signal comportant la fréquence de référence divisée 206 et du signal de contre- réaction 209 de telle manière qu'une mesure précise de l'erreur de phase peut être effectuée dès que la PLL 300 fonctionne dans le premier état. L'ajustement initial de phase permet de se replacer dans la séquence des événements qui épouse le comportement naturel du signal comportant la fréquence de référence divisée 206 et du signal de contre-réaction 209 quand la PLL 300 se trouve verrouillée. Dans le domaine couvert par la présente invention, des interconnexions alternatives entre le nouveau circuit de synchronisation de phase 301 et la PLL classique 212 peuvent être mises en oeuvre pour aboutir à la nouvelle PLL 300. Le circuit de contrôle d'état de la PLL 305 peut I5 alternativement être couplé pour recevoir le signal comportant la fréquence de référence divisée 206 et le signal de contre-réaction 209 à la place de l'indication d'erreur de phase 207 pour aboutir à une autre forme de l'indication d'erreur de phase. Le signal de contrôle d'état de la PLL 309 peut alternativement être couplé à d'autres éléments de la PLL 300 afin de contrôler la PLL 300, ceci conformément à des techniques de conception bien connues. Par exemple, le signal de contrôle d'état de la PLL 309 peut également contrôler un élément de pré- proportionnalisation (non représenté). La PLL 300 de la figure 3 peut également comprendre une pompe de charge et un élément de pré- proportionnalisation (tous deux non représentés), comme cela est bien connu dans la technique. L'élément de pré- proportionnalisation serait utilisé entre la VCO 204 et le diviseur de boucle 205 dans le chemin de contre-réaction des lignes 116 ou 117 afin d'autoriser de manière plus large le diviseur de boucle 205 à accepter des fréquences d'entrée plus élevées venant de la VCO 204. La pompe de charge serait utilisée à la sortie du détecteur de phase 202 afin de fournir un gain de boucle plus élevé en continu à la PLL 300. Selon le mode de réalisation préféré de la présente invention, l'état de la PLL est contrôlé par le circuit de contrôle d'état de la PLL 305, le circuit logique 316 et o10 le circuit de réactivation 306. Le signal d'activation 310 prépare le détecteur de signal 307 et le circuit de contrôle de changement de cycle 308 à une action ultérieure dès que le signal de commande change d'état. De plus, le premier signal de réactivation 311 et le signal d'activation 310 transmettent le statut opérationnel des éléments contenus dans le circuit de synchronisation de phase 301. L'état opérationnel des éléments à l'intérieur du circuit de synchronisation de phase 301 et l'indication d'erreur de phase 207 fournissent avantageusement le contrôle du moment choisi par le signal de contrôle d'état de la PLL pour permettre à la PLL 300 de commuter entre les premier et deuxième états sans pour autant introduire d'erreurs de phase dans la PLL 300. Selon le mode de réalisation préféré de la présente invention, la détection et l'ajustement de la phase relative du signal référentiel de fréquence 115 et du signal comportant la fréquence de sortie 116 ou 117 sont accomplis très rapidement par le détecteur de signal 307, le circuit de contrôle de changement de cycle 308 et le circuit logique 316. Après que le signal référentiel de fréquence 115 et le signal comportant la fréquence de sortie 116 ou 117 ont été tous deux détectés, le détecteur de signal 307 détecte de manière favorable la phase du signal référentiel de fréquence et détermine la phase relative du signal référentiel de fréquence 115 et du signal comportant la fréquence de sortie 116 ou 117 en moins d'une demi-période temporelle du signal comportant la fréquence de sortie 116 ou 117. Le diviseur de boucle 205 et le diviseur de référence 201 tous deux sont activés en moins d'une période du signal référentiel de fréquence 115 après que la détermination de la phase relative est intervenue. Un avantage supplémentaire est que les deuxième et troisième signaux de réactivation 314 et 315 modulent finement les phases initiales et respectives du signal comportant la fréquence de référence divisée et s15synchronisée 303 et du signal de contre-réaction synchronisée 304, respectivement, à l'intérieur du circuit de contrôle de changement de cycle 308 afin de fournir une indication précise de l'erreur de phase utilisée dans le fonctionnement ultérieur de la PLL. Selon le mode de réalisation préféré de la présente invention, le contrôle du moment choisi du changement du signal comportant la fréquence de référence divisée et synchronisée 303 et du signal de contre-réaction synchronisée 304 est fourni par le circuit de contrôle de changement de cycle 308. Le premier signal de contrôle de changement de cycle 312 est activé par le signal d'activation 310 et désactivé par le deuxième signal de désactivation 314. Le deuxième signal de contrôle de changement de cycle 313 est activé par le signal d'activation 310 et désactivé par le troisième signal de désactivation 315. Le circuit de contrôle de changement de cycle 308 conserve avantageusement une séparation entre l'information de phase destinée au signal comportant la fréquence de référence divisée et synchronisée 303 et celle destinée au signal de contre-réaction synchronisée 304. La figure 4 est un chronogramme qui montre les signaux digitaux d'un circuit de synchronisation de la phase présent dans le synthétiseur fréquentiel à PLL de la figure 3 suivant la présente invention. Le chronogramme comprend l'indication d'erreur de phase 207, le signal de commande 302, le signal de contrôle d'état de la PLL 309, le signal référentiel de fréquence 115, le signal comportant la fréquence de référence divisée 206, le signal comportant la fréquence de référence divisée et synchronisée 303, le signal comportant la fréquence de sortie 116 ou 117, le signal de contre-réaction 209 et le signal de contre-réaction synchronisée 304. Le signal de commande 302 comporte un front montant 401 et un front descendant 406. Le signal de contrôle d'état de la PLL 309 comporte un front montant 404 et un front descendant 405. Le signal référentiel de fréquence comporte les fronts montants 408 et 409. Le signal comportant la fréquence de référence divisée 206 comporte un front montant 402. Le signal comportant la fréquence de référence divisée et synchronisée 303 comporte un front montant 414 et un front descendant 412. Le signal comportant la fréquence de sortie 116 ou 117 comporte les fronts montants 407, 410 et 411. Le signal de contre- réaction 209 comporte un front montant 403. Le signal de contre- réaction synchronisée 304 comporte un front montant 415 et un front descendant 413. Quand l'indication d'erreur de phase 207 est en position haute, la PLL 300 réagit par un ajustement de l'erreur de phase. Quand le signal de commande 302 est en position basse, la PLL 300 demande à se placer dans le mode activé. Quand le signal de commande 302 est en position haute, la PLL 300 demande à se placer dans le mode inactivé. Quand le signal de contrôle d'état de la PLL 309 est en position basse, la PLL 300 se trouve dans le mode activé. Quand le signal de contrôle d'état de la PLL 309 est en position haute, la PLL 300 se trouve dans le mode inactive. Quand le signal comportant la fréquence de référence divisée et synchronisée 303 est en position haute, le diviseur de référence 201 se trouve dans l'état de désactivation. Quand le signal comportant la fréquence de référence divisée et synchronisée 303 est en position basse, le diviseur de référence 201 est activé. Quand le signal de contre-réaction synchronisée 304 est en position haute, le diviseur de boucle 205 se trouve dans l'état de désactivation. Quand le signal de contre-réaction synchronisée 304 est en position basse, le diviseur de boucle 205 est activé. Au temps tO, le signal de commande 302 est en position basse et la PLL 300 se trouve dans le mode activé. Au temps tl, le signal de commande 302 commute en position haute. Comme le front montant 401 apparaît au moment o l'erreur d'indication de phase 207 est en position basse, le circuit de contrôle d'état de la PLL 305 désactive la PLL 300 sur le front montant 404. Au temps t2, la PLL 300 se trouve dans le mode inactivé après que sont intervenus les fronts montants 402 et 403. Le signal comportant la fréquence de référence divisée et synchronisée 303 et le signal de contre- réaction synchronisée 304 sont tous deux maintenus dans un état haut et le signal comportant la fréquence de sortie 116 ou 117 est éteint après t2. Au temps t3, le circuit de contrôle d'état de la PLL 305 active la PLL sur le front descendant 405 résultant du front descendant 406. Après avoir détecté le front montant 407, le détecteur de signal 307 détecte alors le front montant 408. Au temps t4, la détection du front montant 408 permet au diviseur de référence 201 d'être activé sur le front montant 409 au temps t6. Après la détection du front montant 408, le détecteur de signal 307 cherche également le plus proche front montant du signal comportant la fréquence de sortie 116 ou 117 et permet au diviseur de boucle 205 d'être activé sur le prochain front montant du signal comportant la fréquence de sortie 116 ou 117. Dans le chronogramme présenté, le plus proche front montant du signal comportant la fréquence de sortie 116 ou 117 est le front montant 410. Ainsi, le diviseur de boucle 205 est activé sur le front montant 411. Au temps t5, le diviseur de boucle 205 est activé. Le front descendant 413 est présent en réaction au front montant 411. La PLL suit son mode normal de fonctionnement activé après qu'aussi bien le diviseur de référence 201 et le diviseur de boucle 205 ont été activés. Au temps t6, le diviseur de référence est activé. Le front descendant 412 est présent en réaction au front montant 409. L'intervalle de temps entre t5 et t6 ressemble de très près à l'intervalle de temps entre l'activation du diviseur de boucle 205 et l'activation du diviseur de référence 201 quand la PLL 300 est verrouillée durant le fonctionnement normal de la PLL. Ainsi, l'erreur de phase est mesurée précisément par la différence des temps d'arrivée du signal comportant la fréquence de référence divisée 206 et du signal de contre-réaction 209 au temps t7. Au temps t7, on voit que le front montant 414 est arrivé plus tôt que le front montant 415, indiquant une erreur de phase. L'indication d'erreur de phase 207 est en position haute entre le temps t7 et le temps t8 afin d'indiquer l'erreur de phase. Si le signal de commande se trouve en position haute entre le temps t7 et le temps t8, il sera ignoré jusqu'à ce que le temps t8 a été dépassé. Au temps t8, l'indication d'erreur de phase 207 passe en position basse. La figure 5 montre un organigramme décrivant les étapes de synchronisation du synthétiseur de fréquence à PLL de la figure 3 suivant la présente invention. L'organigramme commence à l'étape 501. À l'étape 502, le circuit de contrôle d'état de la PLL 305 détecte l'état du signal de commande. Si la position du signal de commande est haute, l'organigramme passe à l'étape 503. À l'étape 503, le circuit de contrôle d'état de la PLL 305 et le circuit logique 316 maintiennent dans un état prédéterminé le signal comportant la fréquence de référence divisée 206 et le signal de contre-réaction 209. Le signal comportant la fréquence de référence divisée 206 et le signal de contre-réaction 209 seront maintenus dans l'état prédéterminé jusqu'à ce que la position du signal de commande devienne basse. Si la position du signal de commande est basse, l'organigramme passe à l'étape 504. À l'étape 504, le signal comportant la fréquence de référence divisée 206 est activé en réaction à la phase du signal référentiel de fréquence 115. À l'étape 505, une relation de phase entre le signal référentiel de fréquence 115 et le signal comportant la fréquence de sortie 116 ou 117 est déterminée. À l'étape 506, le signal de contre-réaction 209 est o10 activé par le circuit de contrôle de changement de cycle 308 et le circuit logique 316, en réaction à l'activation du signal comportant la fréquence de référence divisée 206 et à la relation de phase déterminée. Ainsi, la présente invention fournit un circuit de synchronisation de phase et la méthode subséquente pour une boucle à verrouillage de phase 300. La présente invention minimise avantageusement l'erreur de phase introduite dans la PLL 300 quand elle commute entre les différents états par l'élimination d'un interrupteur présent dans l'art antérieur de la technique entre le détecteur de phase et le filtre de boucle. Le circuit de contrôle d'état de la PLL 305 et le circuit de réactivation 306 contrôlent le moment choisi pour la transition d'état de la PLL. De plus, le nouveau circuit de synchronisation de phase 301 minimise avantageusement l'intervalle de temps requis par la PLL 300 pour atteindre un état de verrouillage en synchronisant les phases initiales du signal comportant la fréquence de référence divisée 206 et du signal de contre-réaction 209. Ainsi, une détermination précise de l'erreur de phase est accomplie dès que la PLL 300 est activée. Avec la présente invention, les problèmes d'ajustement imprécis de la phase, de génération d'erreur de phase à l'intérieur de la PLL 300 au moyen d'un commutateur de boucle, et d'ajout significatif de matériel présent dans l'art antérieur de la technique sont en grande partie résolus. Même si la présente invention a été décrite en référence aux pièces présentes et illustrées, l'intention n'est pas de limiter la présente invention à ces modes de réalisation spécifiques. Les spécialistes de la technique10 reconnaîtront que des variations et des modifications peuvent être réalisées sans pour autant s'éloigner de l'esprit et de l'objectif de l'invention telle qu'elle a été détaillée dans les revendications jointes. Revendications 1. Circuit amélioré de synchronisation de la phase (301) pour une boucle à verrouillage de phase (PLL) qui génère un signal comportant la fréquence de sortie (116) en réaction à un signal référentiel de fréquence, le signal comportant la fréquence de sortie (116) et le signal référentiel de fréquence (115) sont chacun caractérisés en fréquence et en phase, la fréquence du signal référentiel de fréquence (115) est divisée pour produire un signal comportant la fréquence de référence divisée (206), le signal comportant la fréquence de sortie (116) est divisé pour produire un signal de contre-réaction (209), une erreur de phase donne une indication de la différence entre la phase du signal référentiel de fréquence (115) et la phase du signal comportant la fréquence de sortie (116), la PLL (300) est active afin de réduire l'erreur de phase présente en réaction à une indication périodique de l'erreur de phase (207), la PLL (300) comporte un premier et un deuxième état présents en réaction à un signal de commande (302), l'apparition du signal de commande (302) n'est pas synchronisée temporellement avec l'indication périodique de l'erreur de phase (207), le circuit de synchronisation de la phase (301) pour la PLL est caractérisé par: un circuit de contrôle d'état de la PLL (305) couplé pour recevoir le signal de commande (302), l'indication périodique de l'erreur de phase (207) et un premier signal de réactivation (311), et actif de manière à produire un signal de déclenchement (310) et un signal de contrôle d'état de la PLL (309); un détecteur de signal (307) couplé pour recevoir le signal de commande (302), le signal comportant la fréquence de sortie (116), le signal référentiel de fréquence (115) et le signal d'activation (310), et actif de manière à produire un deuxième (314) et troisième (315) signal de réactivation; un circuit de contrôle de changement de cycle (308) couplé pour recevoir le deuxième (314) et troisième (315) signal de réactivation et le signal d'activation (310), et actif de manière à produire un premier (312) et deuxième (313) signal de contrôle de changement de cycle; un circuit de réactivation (306) couplé pour recevoir le signal de commande (302) et le premier (312) et deuxième (313) signal de contrôle de changement de cycle, et actif de manière à produire le premier signal de réactivation (311); et un circuit logique (316) couplé pour recevoir le premier (312) et deuxième (313) signal de contrôle de changement de cycle, le signal comportant la fréquence de référence divisée (206) et le signal de contre-réaction (209), et actif de manière à produire un signal comportant la fréquence de référence divisée et synchronisée (303) et un signal de contre-réaction synchronisée (304). 2. Circuit de synchronisation de la phase (301) selon la revendication 1 o le signal de contrôle d'état de la PLL (309) contrôle les premier et deuxième états de la PLL (300). 3. Circuit de synchronisation de la phase (301) selon la revendication 1 o le signal d'activation (310) prépare le * 2712441 détecteur de signal (307) à détecter un premier état du signal de commande (302). 4. Circuit de synchronisation de la phase (301) selon la revendication 1 o le signal d'activation (310) maintient et le premier (312) et le deuxième (313) signal de contrôle de changement de cycle dans un état prédéterminé et o le deuxième (314) et troisième (315) signal de réactivation libèrent respectivement les premier (312) et deuxième (313) signaux de contrôle de changement de cycle de leur états prédéterminés respectifs. 5. Circuit de synchronisation de la phase (301) selon la revendication 1 o le premier signal de réactivation (311) i5 prépare le circuit de contrôle d'état de la PLL (305) à détecter un deuxième état du signal de commande (302). 6. Circuit de synchronisation de la phase (301) selon la revendication 1 o le premier état du signal de commande (302) et le signal comportant la fréquence de référence divisée (206) sont combinés pour produire le signal comportant la fréquence de référence divisée et synchronisée (303) et o le deuxième signal de contrôle de changement de cycle (313) et le signal de contre-réaction (209) sont combinés pour produire le signal de contre- réaction synchronisée (304). 7. Dans une boucle à verrouillage de phase (PLL) (300) qui génère un signal comportant la fréquence de sortie (116) en réaction à un signal référentiel de fréquence (115), le signal comportant la fréquence de sortie (116) et le signal référentiel de fréquence (115) sont chacun caractérisés en fréquence et en phase, le signal comportant la fréquence de sortie (116) est de fréquence plus élevée que le signal référentiel de fréquence (115), la fréquence du signal référentiel de fréquence (115) est divisée pour produire un signal comportant la fréquence de référence divisée (206), la fréquence du signal comportant la fréquence de sortie (116) est divisée pour produire un signal de contre-réaction (209), une méthode pour synchroniser la phase du signal comportant la fréquence de référence divisée (206) et la phase du signal de contre- réaction (209) caractérisée par les étapes consistant à: (a) maintenir (503) aussi bien le signal comportant la fréquence de référence divisée (206) que le signal de contre-réaction (209) dans un état prédéterminé; (b) activer (504) le signal comportant la fréquence de référence divisée (206) en réaction à la phase du signal référentiel de fréquence (115); (c) déterminer (505) une relation de phase entre le signal référentiel de fréquence (115) et le signal comportant la fréquence de sortie (116); et (d) permettre (506) le signal de contre-réaction (209) en réaction à l'activation du signal comportant la fréquence de référence divisée (206) et à la relation de phase déterminée. 8. Méthode selon la revendication 7 o la méthode accomplit l'étape (a) quand la PLL (300) est dans un premier état et accomplit les étapes (b), (c) et (d) quand la PLL (300) est dans un deuxième état.