Brevet FR2712720A1 — publié le 19950524

" Circuit de test multibit pour dispositif de mémoire à se- mi-conducteurs " DOMAINE DE L'INVENTION La présente invention concerne un dispositif de mémoire à semiconducteurs et, plus particulièrement, un circuit de test multibit capable de tester une opération d'accès aux données d'une pluralité de cellules de mémoire en même temps. CONTEXTE DE L'INVENTION Généralement, dans un dispositif de mémoire des- tiné à stocker et à lire des données, comme par exemple un dispositif de mémoire vive dynamique, on monte un circuit destiné à tester une opération d'accès aux données d'une cellule de mémoire. Comme le temps pris pour tester l'opé- ration d'accès aux données augmente de plus en plus du fait que le dispositif de mémoire présente une grande et haute intégration un circuit de test multibit est nécessaire pour tester une pluralité de cellules de mémoire en même temps. Une technique conventionnelle relative à un tel circuit de test multibit est décrite dans ISSCC (IEEE Journal of Solid State Circuits), Vol. 22, pp 647, 1987. La figure 1 est un schéma par blocs représentant la partie d'entrée/sortie de données du circuit de test multibit selon la présente invention. En se référant à la figure 1, n bus de données D1-Dn sont branchés en commun à un multiplexeur MUX 12 et à un comparateur 14, tandis qu'un contrôleur de test 10 est utilisé pour commander le MUX 12 et le comparateur 14. Le contrôleur de test 10 est déclenché par un signal de dé- clenchement de test 0 FTE. Le MUX 12 est actionné lorsqu'un signal d'écriture ECRITURE destiné à désigner une opération d'écriture de données est appliqué comme niveau logique "haut", tandis que le comparateur 14 est actionné lorsqu'un signal de lecture LECTURE destiné à désigner une opération de lecture de données est appliqué comme niveau logique "haut". Le MUX 12 et le comparateur 14 sont communément branchés aux bornes d'entrée/sortie de données. Le MUX 12 transmet les données introduites, à chacun des bus de don- nées D1-Dn. Le comparateur 14 compare chaque niveau logique de données fourni en sortie par l'intermédiaire des bus de données D1-Dn, puis détermine si tous les niveaux logiques sont les mêmes, ce qui lui permet ainsi de fournir en sor- tie les résultats déterminés sous la forme d'une signalisa- tion d'erreur. Des circuits de lecture et d'écriture branchés à la ligne d'entrée/sortie de données d'un réseau de cellules de mémoire, sont prévus pour chacun des bus de données D1-Dn. La figure 2 est un schéma de circuit illustrant des circuits conventionnels de lecture et d'écriture. Le bus de données Di (dans lequel i = 1, 2,... n) est commu- nément branché à une paire de lignes d'entrée/sortie E/S de données E/S1 et E/S2. Chaque ligne d'entrée/sortie de don- nées est branchée au bus de données Di par un chemin de lecture et un chemin de lecture branchés en parallèle l'un à l'autre. Le chemin d'écriture consiste en une mémoire tampon à un seul sens 16 et un transistor de passage 18 pour transmettre les données provenant de la ligne d'en- trée/sortie de données, vers le bus de données Di. Pendant ce temps, le chemin d'écriture consiste en une mémoire tam- pon à un seul sens 20 et un transistor de passage 22 pour transmettre les données provenant du bus de données Di, vers la ligne d'entrée/sortie de données. La borne de grille du transistor de passage 18 monté sur le chemin de lecture de la ligne E/S1 de données, est commandée par un signal de sortie provenant d'une porte ET 24 qui reçoit le signal de lecture LECTURE et un signal d'adresse de colonne décodé complémentaire DAK. Pendant ce temps, la borne de grille du transistor de passage 18 monté sur le chemin de lecture de la ligne E/S2 de données, est commandée par un signal de sortie provenant d'une porte ET 26 qui reçoit le signal de lecture LECTURE et le signal d'adresse de colonne décodé DAK. Par suite, lorsque le signal de lecture LECTURE est appliqué au niveau "haut", l'une d'une paire de lignes E/Sl et S/S2 de données est branchée au bus de données Di suivant le niveau logique du signal d'adresse de colonne décodé DAK. De plus, la borne de grille du transistor de pas- sage 22 monté sur le chemin d'écriture de la ligne E/S1 de données est commandée par un signal de sortie provenant d'une porte ET 28 qui reçoit le signal d'écriture ECRITURE et le signal d'adresse de colonne décodé complémentaire DAK. Pendant ce temps, la borne de grille du transistor de passage 22 monté sur le chemin d'écriture de la ligne E/S2 de données, est commandée par un signal de sortie d'une porte ET 30 qui reçoit un signal d'écriture ECRITURE et le signal d'adresse de colonne décodé DAK. Par suite, lorsque le signal d'écriture ECRITURE est appliqué au ni- veau "haut", l'une d'une paire de lignes E/S1 et E/S2 de données est branchée au bus de données Di suivant le niveau logique du signal d'adresse de colonne décodé DAK. Lors- que l'un des signaux du signal d'écriture ECRITURE et du signal de lecture LECTURE se trouve dans un état actif, l'autre de ces deux signaux se trouve dans un état non- actif. Une explication d'une opération de test multibit conventionnelle sera donnée ci-après en se référant aux fi- gures i et 2. En se référant à la figure 1, le signal de déclenchement de test 0 FTE destiné à désigner un mode de test, est appliqué comme le niveau "haut", le signal d'écriture ECRITURE est appliqué comme le niveau "haut", et le signal de lecture LECTURE est appliqué comme le niveau "bas". Ainsi, le multiplexeur MUX 12 est activé et le com- parateur 14 n'est pas activé. A ce moment, si une donnée du niveau "haut" par exemple est introduite dans le multi- plexeur MUX 12, ce multiplexeur MUX 12 règle les bus de données D1-Dn au niveau "haut". En se référant à la figure 2, lorsque le signal de lecture LECTURE se trouve au niveau "bas", tous les transistors de passage 18 montés sur les chemins de lecture des lignes E/Sl et E/S2 de données sont coupés, tandis que lorsque le signal d'écriture ECRITURE se trouve au niveau "haut", l'un des transistors de passage 22 montés sur les chemins d'écriture des lignes E/Sl et E/S2 de données, est allumé suivant le niveau logique du signal d'adresse de colonne décodé DAK. Par exemple, si le signal DAK est au niveau "bas" à ce moment, la ligne E/S1 de données est branchée au bus de données Di. Par suite, la donnée se trouvant au niveau "haut" dans le bus de données Di est transmise à la ligne E/S1 de données par l'intermédiaire de la mémoire tampon à un seul sens 20 et du transistor de passage 22, de sorte que la donnée au niveau "haut" est introduite dans une li- gne de bits BL1 branchée à la ligne E/Si de données. Au contraire, si le signal DAK est changé du niveau "bas" au niveau "haut", la donnée au niveau "haut" est introduite dans une cellule de mémoire désignée par une ligne de mots correspondante par l'intermédiaire d'une ligne de bits BL2 branchée à la ligne E/S2 de données, par le même processus que pour la ligne E/Sl de données indiquée ci-dessus. Comme une telle opération d'écriture est effectuée dans les cir- cuits de lecture et d'écriture respectivement branchés au bus de données D1-Dn, la donnée du niveau "haut" est trans- mise à toutes les n lignes de bits, ce qui permet ainsi d'effectuer l'opération d'écriture en même temps dans les n cellules de mémoire. Après l'écoulement d'un temps prédéterminé, lors- qu'on effectue l'opération de lecture, le signal d'écriture ECRITURE est changé au niveau "bas" et, en même temps, le signal de lecture LECTURE est changé au niveau "haut". Par suite, le MUX 12 n'est pas activé et le comparateur 14 est activé. En revenant à la figure 2, les transistors de pas- sage 22 montés sur le chemin d'écriture des lignes E/S1 et E/S2 de données, sont coupés. L'un quelconque des transis- tors de passage 18 montés sur le chemin de lecture des li- gnes E/S1 et E/S2 de donnés, qui reçoit les signaux DAK ou DAK se trouvant au niveau "haut", est allumé en permet- tant ainsi à l'une des lignes E/S1 et E/S2 de données d'être branchée à la ligne de données Di. A ce moment, la ligne de données Di est déchargée ou préchargée à un poten- tiel prédéterminé. La donnée de cellule de mémoire lue dans la ligne de bits est transmise aux lignes E/Sl ou E/S2 de données, et se trouve ensuite transmise au bus de données Di par l'intermédiaire du chemin de lecture. Ensuite, le comparateur 14 compare le niveau logique des données et fournit les résultats en sortie à la signalisation d'er- reur. Comme toutes les opérations de lecture sont effec- tuées dans les bus de données D1-Dn, le nombre de données introduites dans le comparateur 14 est de n, ce nombre étant lu dans les n cellules de mémoire. Par suite, l'opé- ration de lecture et d'écriture de données peut être effec- tuée à partir ou dans les n cellules de mémoire en même temps. D'après le standard JEDEC, le nombre de données à tester en même temps dans, par exemple, une 64M DRAM, est réglé à 32 bits. Cependant, il existe un cas o une opération de test est nécessaire pour un grand nombre de bits en même temps, de manière à répondre à l'exigence de diminution du temps mis pour tester l'opération d'accès aux données après la fabrication du dispositif de mémoire. En d'autres ter- mes, si un utilisateur doit tester des données de 32 bits ou 64 bits en même temps, il existe l'inconvénient que la technique conventionnelle de la figure 2 ne permet pas d'effectuer une opération de test pour le nombre de ces bits de données. RESUME DE L'INVENTION L'objet de la présente invention est de créer un circuit de test multibit qui permet d'effectuer des opéra- tions de test d'un premier nombre de bits et d'un second nombre de bits ayant plus de bits que le premier nombre. Selon un aspect de la présente invention, on crée un circuit de test multibit pour un dispositif de mémoire à semi-conducteurs, qui est capable de tester une opération d'accès aux données d'une pluralité de cellules de mémoire en même temps. Un circuit de test multibit pour un disposi- tif de mémoire à semi-conducteurs selon la présente inven- tion, comprend un multiplexeur pour fournir en sortie des données ayant le même niveau logique, à une pluralité de bus de données en même temps, un premier comparateur pour déterminer si la donnée introduite, provenant des bus de données, a le même niveau logique, un contrôleur de test pour activer de façon complémentaire le multiplexeur et le premier comparateur en combinant un signal de déclenchement de test et des signaux de lecture/écriture, une pluralité de lignes d'entrée/sortie de données communément branchées à l'un des bus de données par l'intermédiaire d'un chemin d'écriture et d'un chemin de lecture, un second comparateur pour recevoir les niveaux logiques des lignes d'en- trée/sortie de données, et un contrôleur d'entrée/sortie de données pour connecter l'un ou l'autre du chemin d'écriture et du chemin de lecture des lignes d'entrée/sortie de don- nées, aux bus de données dans un premier mode de fonction- nement, et pour transmettre le signal de sortie du second comparateur aux bus de données dans un second mode de fonc- tionnement. Suivant une autre caractéristique de I'invention, le second mode de fonctionnement effectue une opération d'entrée/sortie pour des bits deux fois plus nombreux que dans le premier mode de fonctionnement. BREVE DESCRIPTION DES DESSINS La présente invention sera décrite ci-après de manière plus détaillée à l'aide d'un mode de réalisation représenté sur les dessins annexés dans lesquels: - la figure 1 est un schéma par blocs représen- tant les bornes d'entrée/sortie de données du circuit de test multibit selon la présente invention; - la figure 2 est un schéma de circuit détaillé illustrant un circuit de test multibit conventionnel; - la figure 3 est un schéma de circuit détaillé illustrant le circuit de test multibit selon la présente invention; et - la figure 4 est un schéma de circuit de com- mande dans lequel tous les signaux d'adresse de colonne dé- codés sont fournis en sortie à un niveau "haut" selon la présente invention. DESCRIPTION DETAILLEE DES FORMES PREFEREES DE REALISATION La figure 3 est un schéma de circuit détaillé il- lustrant les circuits d'écriture et de lecture du circuit de test multibit selon la présente invention, dans lequel on décrit respectivement une paire de lignes d'en- trée/sortie de données E/Sl et E/S2 branchées à une paire de lignes de bits BL1 et BL2 d'un réseau de cellules de mé- moire. La paire de lignes d'entrée/sortie de données E/Sl et E/S2 sont communément branchées au bus de données Di, la ligne E/S1 de données étant connectée par un chemin d'écriture 301 et un chemin de lecture 302 branchés mutuel- lement en parallèle, tandis que la ligne E/S2 de données est connectée par un chemin d'écriture 303 et un chemin de lecture 304 branchés mutuellement en parallèle. Le chemin d'écriture 301 de la ligne E/Sl de données est constitué d'une mémoire tampon à un seul sens 305 qui transmet les données sur le bus de données Di à la ligne E/Si de don- nées, et d'un transistor de passage 306 dont la grille est commandée par un ET logique d'un signal d'écriture ECRITURE et d'un signal d'adresse de colonne décodé complémentaire DAK. D'autre part, le chemin d'écriture 303 de la ligne E/S2 de données est constitué d'une mémoire tampon à un seul sens 307 qui transmet les données sur le bus de don- nées Di à la ligne E/S2 de données, et d'un transistor de passage 308 dont la grille est commandée par un ET logique du signal d'écriture ECRITURE et d'un signal d'adresse de colonne décodé DAK Par suite, si le signal d'écriture ECRITURE est appliqué au niveau "haut", les transistors de passage 306 et 308 sont allumés de manière complémentaire suivant le niveau logique du signal d'adresse de colonne décodé DAK. Ainsi, l'une des lignes E/S1 et E/S2 de données reçoit les données du bus de données Di. Pendant ce temps, le chemin de lecture 302 de la ligne E/Sl de données est constitué d'une mémoire tampon à un seul sens 309 qui transmet les données sur la ligne E/S1 de données au bus de données Di, et d'un transistor de pas- sage 311 dont la grille est commandée par la sortie d'une porte ET 310 comportant trois lignes d'entrée. D'autre part, le chemin de lecture 304 de la ligne E/S2 de données est constitué d'une mémoire tampon à un seul sens 312 qui transmet les données sur la ligne E/S2 de données au bus de données Di, et d'un transistor de passage 314 dont la grille est commandée par la sortie d'une porte ET 313 ayant trois lignes d'entrée. La porte ET 310 reçoit le signal de lecture LECTURE, le signal d'adresse de colonne décodé com- plémentaire DAK et un signal de désignation de mode de test 2N inversé *2N La porte ET 313 reçoit le signal de lecture LECTURE, le signal d'adresse de colonne décodé DAK, et le signal de désignation de mode de test 2 N inversé. *2N Ainsi, si le signal de lecture LECTURE et un signal *2N de désignation de mode de test 2N sont appliqués au ni- veau "bas", les transistors de passage 311 et 314 sont al- lumés de manière complémentaire suivant le niveau logique du signal d'adresse de colonne décodé DAK. Par suite, l'une des lignes E/S1 et E/S2 de données transmet les données au bus de données Di. Pendant ce temps, on trouve sur la figure une porte NON-OU exclusive 315 destinée à recevoir des données sur les lignes E/Sl et E/S2 de données, et un transistor de passage 317 branché entre la sortie de la porte NON-OU ex- clusive 315 et le bus de données Di, et dont la borne de grille est commandée par le ET logique du signal de lecture LECTURE et du signal 02N de désignation de mode de test 2N La porte NON-OU exclusive 315 sert de comparateur qui com- pare les niveaux logiques des données introduites. Si le signal 02N de désignation de mode de test 2N est au niveau "haut", et si le signal de lecture LECTURE est également au niveau "haut", le transistor de passage 317 est allumé et le signal de sortie de la porte NON-OU exclusive 315 est ensuite transmis au bus de données Di. On décrira ci-après le fonctionnement d'ensemble de la figure 3. Tout d'abord, si le signal *2N de désigna- tion de mode de test 2N est au niveau "bas", la sortie de la porte ET 316 est au niveau "bas", ce qui déclenche la coupure du transistor de passage 317. Ensuite, la sortie de la porte NON-OU exclusive 315 est coupée. De plus, le si- gnal de désignation de mode de test 2N inversé *2N généré par l'inverseur 318 passe au niveau "haut". A ce moment, le mode de test multibit est effectué de la même manière qu'à la figure 2. Par suite, on peut déterminer si une opération d'accès normale aux données est effectuée par la dernière signalisation d'erreur fournie en sortie par le comparateur 14 représenté à la figure 1. D'autre part, si le signal 02N de désignation de mode de test 2N est au niveau "haut", la sortie de la porte ET 316 est au niveau "haut", ce qui permet au transistor de passage 317 d'être allumé. Ensuite, la sortie de la porte NON-OU exclusive 315 est transmise au bus de données Di. De plus, lorsque le signal *2N de désignation de mode de test 2N inversé généré par l'inverseur 318 passe au niveau "bas", les transistors de passage 311 et 314 qui commandent le bus de données Di et les chemins de lecture des lignes E/S1 et E/S2 de données, sont coupés. Pendant qu'on effec- tue l'opération de test, une donnée spécifique telle que par exemple la donnée du niveau "haut" est transmise sur le bus de données Di, et le signal d'écriture ECRITURE est ap- pliqué au niveau "haut". A ce moment, comme les signaux d'adresse de colonne décodés DAK et DAK sont au niveau "haut", comme représenté à la figure 4, la donnée du niveau "haut" est simultanément transmise aux lignes E/S1 et E/S2 de données, puis introduite à l'entrée de la cellule de mé- moire correspondante par l'intermédiaire de la ligne de bits. Après l'écoulement d'un temps prédéterminé, le signal d'écriture ECRITURE est changé au niveau "bas" et, simulta- nément, le signal de lecture LECTURE est changé au niveau "haut". Ainsi, la sortie de la porte ET 316 qui effectue le ET logique du signal *2N de désignation de mode de test ap- pliqué au niveau "haut", et le signal de lecture LECTURE, se trouvent au niveau "haut", ce qui permet au transistor de passage 317 d'être allumé. A ce moment, les données lues dans les cellules de mémoire sont transmises sur les lignes E/S1 et E/S2 de données, et la porte NON-OU exclusive 315 compare les données. Si les niveaux logiques des données sont les mêmes, la sortie de la porte NON-OU exclusive 315 l1 est au niveau "haut" puis se trouve ensuite transmise au bus de données Di. En revenant maintenant à la figure 1, la donnée transmise sur chaque bus de données est comparée dans le comparateur 14 activé par le signal de lecture LECTURE, puis on détermine si la donnée est au même niveau ou n'est pas au même niveau du fait d'un défaut de l'opération d'ac- cès aux données. A ce moment, comme la donnée transmise sur chaque bus de données résulte de la donnée se trouvant sur les lignes E/S1 et E/S2 de données, et comme le nombre to- tal de bus de données est n, on remarque en conséquence que la sortie du comparateur résulte de la compression d'une donnée de 2N bits. Par suite, le test multibit de N bits ou 2N bits est désigné par le signal *2N de désignation de mode de test 2N, dans lequel un utilisateur peut librement choisir l'un quelconque des deux modes de test. Dans la forme préférée de réalisation de la fi- gure 3 et dans le mode d'écriture, pour ne pas avoir à se préoccuper de l'effet du signal d'adresse de colonne décodé DAK, on décrit à la figure 4 un circuit de commande tel que la sortie de tous les signaux d'adresse de colonne décodés DAK, vienne au niveau "haut". En se référant à la figure 4, une porte OU 401 fournissant en sortie le signal d'adresse de colonne décodé DAK, reçoit un signal d'adresse de co- lonne Ak et le signal $2N de désignation de mode de test 2N tandis qu'une porte OU 403 fournissant en sortie le signal d'adresse de colonne décodé inversé DAK, reçoit le signal d'adresse de colonne Ak et le signal *2N de dé- signation de mode de test 2N.Par suite, lorsque le signal *2N de désignation de mode de test 2N est appliqué au ni- veau "haut", les sorties des signaux DAK et DAK sont au niveau "haut". Comme décrit ci-dessus, un circuit de test multi- bit selon la présente invention permet d'effectuer des opé- rations de test d'un premier nombre de bits et d'un second nombre de bits comportant plus de bits que le premier nom- bre de bits. R E'V E N D I C A T I 0 N S 1. Circuit de test multibit pour un dispositif de mémoire à semiconducteurs, circuit de test caractérisé en ce qu'il comprend: un multiplexeur pour fournir en sortie des don- nées ayant le même niveau logique, à une pluralité de bus de données (Di) en même temps; un premier comparateur pour déterminer si la don- née introduite, provenant des bus de données, a le même ni- veau logique; un contrôleur de test 02N pour activer de façon complémentaire le multiplexeur et le premier comparateur en combinant un signal de déclenchement de test et des signaux de lecture/écriture; une pluralité de lignes d'entrée/sortie de don- nées E/S communément branchées à l'un des bus de données par l'intermédiaire d'un chemin d'écriture et d'un chemin de lecture; un second comparateur (316) pour recevoir des ni- veaux logiques des lignes d'entrée/sortie de données; et un contrôleur d'entrée/sortie de données pour connecter l'un ou l'autre du chemin d'écriture et du chemin de lecture des lignes d'entrée/sortie de données, aux bus de données dans un premier mode de fonctionnement, et pour transmettre le signal de sortie du second comparateur aux bus de données dans un second mode de fonctionnement. 2. Circuit de test multibit selon la revendica- tion 1, caractérisé en ce que le second mode de fonctionne- ment effectue une opération d'entrée/sortie pour des bits deux fois plus nombreux que dans le premier mode de fonc- tionnement.