Brevet FR2718261A1 — publié le 19951006

CIRCUIT DE DETECTION DE CONFIGURATION ARRIERE-PLAN DE L'INVENTION La présente invention concerne un circuit de détection de configuration qui détecte une configuration de détection de trame contenue dans des données parallèles multiples, de manière à trier les données parallèles multiples selon un ordre désiré. De manière générale, une chaîne de données à vitesse élevée est divisée en données parallèles multiples, de telle sorte que le système de traitement parallèle traite ces données parallèles afin de traiter de manière éventuelle la chaîne de données à vitesse élevée à une vitesse faible. Dans le cas d'un tel traitement en parallèle, la relation positionnelle entre les données parallèles dépend des instants de division de la chaîne de données à vitesse élevée. Les figures 3A à 3C représentent des exemples d'agencement pour des données parallèles DO à Dn, dont chacune constitue en une séquence de codes. Ici, une chaîne de données à vitesse élevée, représentée par les codes 1, 2, 3,..., n,..., est divisée en "n" données parallèles. Un premier exemple, sur la figure 3A, montre qu'un premier code "1" est alloué aux données parallèles DO; un deuxième exemple sur la figure 3B montre que le premier code "1" est alloué aux données parallèles D1; et un troisième exemple sur la figure 3N montre que le premier code "1" est alloué aux données parallèles Dn. Par conséquent, il est possible d'envisager "n" modes d'agencement pour les données parallèles DO à Dn. Après division de la chaîne de données à vitesse élevée en données parallèles multiples, il est nécessaire de détecter une relation positionnelle parmi les données parallèles multiples. De plus, il est nécessaire de les trier selon un agencement voulu, par exemple, selon l'agencement représenté sur la figure 3A. La figure 4 représente un exemple de circuit de détection de configuration. Ce circuit de détection de configuration est constitué d'une bascule 1 bistable du type D ("DFF" sur la figure 4), d'un circuit de comparaison 11, d'un circuit de codage 3, d'un circuit de sélection 4 et d'un circuit ET 12. En outre, sont prévues une borne d'entrée de données 6, une borne d'entrée d'horloge 7, une borne de sortie de données 8, une borne de remise à zéro 10 et une borne 13 de sortie de signal de détection. Par la suite, le circuit de détection de configuration va être décrit en se reportant à une opération spécifique au cours de laquelle un signal, comportant 32 bits (c'est-à-dire, 4 octets) de configuration de détection de trame, est divisé en "32" données parallèles de telle sorte qu'une relation positionnelle soit détectée en ce qui concerne ces données parallèles. D'abord, "32" données parallèles, représentées par la référence alphanumérique "6A", sont envoyées sur la borne d'entrée de données 6 et sont répercutées sur le circuit DFF 1. Dans le circuit DFF 1, les 32 données parallèles 6A sont soumises à des opérations de re-synchronisation en utilisant un signal d'horloge 7A, de telle sorte que des données parallèles retardées "1A" soient émises. Si les 32 données parallèles 6A sont représentées par Ql(t), Q2(t), Q3 (t), Q4(t),..., Q32 (t), les données parallèles retardées 1A sont représentées par Ql(t-1), Q2(t-1), Q3(t- 1), Q4(t-1), Q32(t-1). Le circuit de comparaison 11 reçoit en entrée les données parallèles 6A en provenance de la borne d'entrée de données 6 et les données parallèles retardées 1A émises à partir du circuit DFF 1; en d'autres termes, le circuit de comparaison 11 reçoit un ensemble de données parallèles Ql(t), Q2(t),..., Q31(t) et un ensemble de données parallèles retardées Ql(t-1), Q2(t- 1),..., Q32(t-1). Ensuite, le circuit de comparaison 11 compare chacune des données "Ql(t-1) à Q32(t-l)", "Q2(t- 1) à Qi(t)",..., Q32(t-1) à Q31 (t)" avec la configuration de détection de trame de 32 bits, de telle sorte que "1132"11 données 11A sont obtenues en sortie en tant que résultats de la comparaison. Le circuit de codage 3 reçoit et code les 32 données 11A de manière à obtenir des positions détectées, qui sont délivrées en sortie en tant que signal de codage 3A. Lorsqu'un signal à détecter apparaît sur les "32" données 11A, le circuit de codage 3 mémorise le signal de codage 3A et retient ce dernier jusqu'à ce qu'un signal de remise à zéro O10A soit envoyé vers celui-ci à partir de la borne de remise à zéro 10. Le circuit de sélection 4 reçoit le signal de codage. 3A en tant que signal de commande. De plus, le circuit de sélection 4 reçoit les données parallèles 6A, c'est-à-dire les données Ql(t), Q2(t),..., Q31(t), ainsi que les données parallèles retardées 1A, c'est-à-dire les données Ql(t-1), Q2(t-1),..., Q32(t-1). Ensuite, le circuit de sélection 4 permute ses entrées, afin de délivrer des données 4A, d'une manière telle que ses sorties soient agencées selon un certain ordre commençant à partir d'un octet supérieur de la configuration de détection de trame détectée par le circuit de comparaison 11. Lorsque le signal de détection apparaît sur l'une quelconque des sorties 11A du circuit de comparaison 11, le circuit ET 12 délivre en sortie un signal de détection de trame 12A. La figure 5 représente un exemple de configuration du circuit de comparaison 11 à 32 bits. Sur la figure 5, le circuit de comparaison est constitué d'un circuit OU exclusif 111 et d'un circuit OU 112. Lorsque des données de référence 113, utilisées dans le cadre de la comparaison, coïncident avec les données 114, qui constituent un objet à comparer, chaque sortie du circuit OU exclusif 111 est au niveau "BAS". La sortie 115 du circuit OU 112 passe à un niveau "BAS" lorsque toutes les sorties du circuit OU exclusif 111 sont au niveau "BAS". Afin de détecter "32" modes d'agencement de données, le circuit de comparaison 11 de la figure 4 est réalisé en utilisant "32" ensembles constitués du circuit de la figure 5. Ensuite, la figure 6 représente un exemple de configuration de circuit de codage 3. Ce circuit de codage 3 est constitué d'un codeur 33, d'un circuit de maintien 34 et d'un circuit ET 35. Sur la figure 6 sont agencées une borne d'entrée 30, une borne de sortie 31 et une borne de remise à zéro 32. Lorsqu'on utilise le circuit de comparaison 11 à 32 bits ayant la configuration de la figure 5, le circuit de comparaison 11 fournit 32 modes de sortie; par conséquent, sur la figure 4, "32" ensembles de circuit de codage sont utilisés. En d'autres termes, "32" bornes d'entrée sont prévues pour le circuit de codage 3 du circuit de détection de configuration de la figure 4. Le codeur 33 reçoit les signaux d'entrée 30A, de manière à délivrer en sortie un code binaire 33A. Le circuit ET 35 délivre en sortie un signal de détection 35A s'il existe un signal à détecter parmi les signaux d'entrée 30A. Le circuit de maintien 34 retient le code binaire 33A à l'aide du signal de détection 35A, de manière à délivrer en sortie les données retenues 34A. Les données retenues 34A sont retenues jusqu'à ce que le circuit de maintien 34 reçoive un signal de remise à zéro 32A en provenance de la borne de remise à zéro 32. Ensuite, on va décrire les opérations du circuit de détection de configuration de la figure 4 en se reportant au chronogrammne de la figure 7. La figure 7 représente une forme d'onde de train d'impulsions du signal d'horloge 7A, un agencement de données pour les données parallèles 6A, un agencement de données pour les données parallèles retardées 1A, délivrées à partir du circuit DFF 1, la sortie 11A du circuit de comparaison 11, la sortie 12A du circuit ET 12, le signal de remise à zéro 10A, la sortie 3A du circuit de codage 3 et les sorties 4A du circuit de sélection 4. A un instant "A", le circuit de codage 3 reçoit en entrée le signal de remise à zéro 10A en provenance de la borne de remise à zéro 10, de telle sorte que le circuit de codage 3 est initialisé. A cet instant, la sortie 3A du circuit de codage 3 est à un niveau "BAS", de telle sorte qu'un état d'attente est établi pour les données 11A, qui constituent le résultat de la détection du circuit de comparaison 11. Si les données parallèles 6A contiennent la configuration de détection de trame constituée des bits 1,..., n, n+l,..., 32 aux instants "B" et "C", le circuit DFF 1 retarde les données parallèles 6A d'une impulsion d'horloge du signal d'horloge 7A, de manière à délivrer en sortie les données 1A. Le circuit de comparaison 11, qui surveille les états des données 6A et 1A, détecte la configuration de détection de trame (1 à 32) à l'instant C, l'une des "32" données de sortie 11A est utilisée en tant que signal de détection qui est établi à un niveau "BAS". Du fait que l'une des "32" données de sortie 11A est établie à un niveau "BAS", le circuit ET 12 établit le signal de détection de trame 12A à un niveau "BAS". A la réception des données 11A, le circuit de codage 3 délivre en sortie le signal de codage 3A qui est retenu pendant un instant. Le circuit de sélection 4 envoie les données 4A vers la borne de sortie de données 8, o la configuration de détection de trame (1 à 32) est soumise à une opération de triage. Le circuit de détection de configuration de la figure 4 pose un problème en ce sens que l'échelle du circuit doit être augmentée en proportion du nombre de données parallèles. Par exemple, si le circuit de détection de configuration de la figure 4 utilise une configuration de détection de trame de 32 bits, il est nécessaire de fournir "32" ensembles de circuit de comparaison 32 à 32 bits. Par conséquent, le nombre de circuits OU exclusif nécessaires dans un tel circuit de comparaison grande échelle est calculé comme suit: 32 x 32 = 1024. Cette tendance devient remarquable lorsque 1 'on augmente la vitesse de division de la chaîne de données transmises à vitesse élevée afin de réduire la vitesse de traitement des données, de telle sorte que le nombre de données parallèles admises en entrée soit augmenté. Dans ce cas, l'échelle du circuit doit être augmentée de manière remarquable. RESUME DE L'INVENTION Un but de la présente invention consiste à fournir un circuit de détection de configuration dont l'échelle peut être réduite même si le nombre de données parallèles admises en entrée est augmenté. La présente invention concerne un circuit de détection de configuration utilisé par le système de traitement parallèle dans lequel une chaîne de données à vitesse élevée est divisée en données parallèles multiples de telle sorte que les données parallèles multiples soient traitées à faible vitesse. Le circuit de détection de configuration détecte une configuration de détection de trame qui représente une relation positionnelle parmi les données parallèles multiples. Ici, les données parallèles multiples revues en entrée sont retardées d'une période d'horloge ou analogue; et ensuite, un premier circuit de comparaison compare les données parallèles reçues avec les données parallèles retardées de manière à détecter une partie initiale (par exemple, un octet supérieur) de la configuration de détection de trame. Ensuite, les données parallèles multiples retardées sont triées selon un ordre défini par la configuration de détection de trame détectée. Un second circuit de comparaison compare les données parallèles multiples triées les unes avec les autres de manière à détecter une partie restante de la configuration de détection de trame. Un signal de détection, correspondant à la détection de la configuration de détection de trame, est en outre créé sur la base des sorties des circuits de comparaison. Du fait que la présente invention fournit deux circuits de comparaison, chacun d'eux peut être constitué d'un nombre relativement faible de circuits OU exclusif. Ainsi, l'échelle du circuit de détection de configuration globalement peut être réduite. BREVE DESCRIPTION DES DESSINS Ces buts, et d'autres buts de la présente invention apparaîtront plus clairement à la lecture de la description qui va suivre, faite en référence aux dessins annexés sur lesquels: - la figure 1 est un schéma fonctionnel représentant une configuration d'un circuit de détection de configuration selon un mode de réalisation de la présente invention, - la figure 2 est un chronogramme représentant une diversité de données et de signaux utilisés par le circuit de détection de configuration de la figure 1, - les figures 3A à 3C représentent des séquences d'agencement pour les données parallèles qui sont obtenues par division de la chaîne de données à vitesse élevée, - la figure 4 est un schéma fonctionnel représentant un exemple de circuit de détection de configuration, - la figure 5 est un schéma fonctionnel représentant une configuration détaillée du circuit de comparaison de la figure 4, - la figure 6 est un schéma fonctionnel représentant une configuration détaillée du circuit de codage représenté sur la figure 4, et - la figure 7 est un chronogramme représentant une diversité de signaux et de données utilisés par le circuit de détection de configuration de la figure 4. DESCRIPTION DU MODE DE REALISATION PREFERE La figure 1 représente un circuit de détection de configuration selon un mode de réalisation de la présente invention. Ce circuit de détection de configuration est constitué du circuit 1 à bascule bistable du type D, d'un circuit de comparaison 2, du circuit de codage 3, du circuit de sélection 4, d'un circuit de comparaison 5, du circuit ET 12 et d'un circuit OU 14. De plus, sont agencées la borne d'entrée de données 6, la borne d'entrée d'horloge 7, la borne de sortie de données 8, une borne 9 de sortie de signal de détection et la borne de remise à zéro 10. Le présent mode de réalisation de la figure 1 indique un exemple de circuit de détection de configuration qui détecte les positions propres à la configuration des "32" données parallèles qui sont obtenues en divisant le signal, ayant la configuration de détection de trame de 32 bits (c'est-à-dire, 4 octets), par un facteur "32". Sur la figure 1, le circuit DFF 1, le circuit de codage 3, le circuit de sélection 4 et le circuit ET 12 sont tous équivalents à ceux représentés sur la figure 4; par conséquent, une description détaillée de ceux-ci ne sera pas effectuée. Les "32" données parallèles 6A, envoyées vers la borne d'entrée de données 6, sont délivrées au circuit DFF 1. Dans le circuit DFF 1, ces données parallèles 6A sont soumrises à des opérations de re- synchronisation en utilisant le signal d'horloge 7A, de telle sorte que les "32" données parallèles retardées 1A soient délivrées en sortie. Ici, les "32" données parallèles envoyées vers la borne d'entrée de données 6 sont représentées par Ql(t), Q2(t), Q3(t), Q4(t),..., Q32(t), alors que les "32" données parallèles retardées 1A, qui ont été soumises à des opérations de re-synchronisation dans le circuit DFF 1, sont représentées par Ql(t-1), Q2(t-1), Q3(t-1), Q4(t- 1),..., Q32(t-1). Le circuit de comparaison 2 reçoit en entrée certaines des données parallèles 6A, ainsi que les données parallèles retardées 1A; en d'autres termes, le circuit de comparaison 2 reçoit les données Ql(t), Q2(t), Q7(t), ainsi que les données Ql(t-1), Q2(t-1),..., Q32(t-1). Le circuit de comparaison 2 compare les données constituées de 8 bits (c'est-à-dire, 1 octet), correspondant à chacune des données "Ql(t-1) à Q8(t- 1)","Q2(t-1) à Q9(t-1)",..., "Q32(t-1) à Q7(t)", avec l'octet supérieur de la configuration de détection de trame de manière à produire "32" données 2A en résultat de la comparaison. Le circuit de codage 3 reçoit en entrée les "32" données 2A, de manière à délivrer en sortie le signal de codage 3A qui constitue le signal de commande du circuit de sélection 4. Jusqu'à la réception du signal de remise à zéro 10A en provenance de la borne de remise à zéro 10, le circuit de codage 3 retient le signal de codage 3A mentionné ci-dessus. Le circuit de sélection 4 reçoit le signal de codage 3A et reçoit aussi les données parallèles 6A et les données parallèles retardées 1A, c'est-à-dire, les données Ql(t), Ql(t),..., Q31(t) et les données Ql(t1), Q2(t-1),..., Q32(t-1). Le circuit de sélection 4 change en fonction de ces entrées d'une manière telle que l'agencement de ses sorties commence à partir de l'octet supérieur détecté par le circuit de comparaison 2, délivrant ainsi en sortie les données 4A. Si les données 4A délivrées en sortie par le circuit de sélection 4 sont représentées par Q'l(t-1), Q'2(t-1), Q(3(t-1), Q'4(t-1), Q'32(t-1), l'ensemble de données Q'l(t-1) à Q'8(t-1) correspond à l'octet supérieur de la configuration de détection de trame qui est appelée "configuration supérieure de trame". Ensuite, afin d'examiner si oui ou non l'ensemble constitué des données Q'9(t-1) à Q'32(t-1) est équivalent aux 3 octets restants de la configuration de détection de trame qui sont agencés à la suite de la configuration supérieure de trame, ces données sont envoyées vers le circuit de comparaison 5. Le circuit de comparaison 5 effectue une comparaison sur les "24" données Q'9(t-1) à Q'32(t-1), contenues dans les données 4A délivrées à partir du circuit de sélection 4, de manière à fournir en sortie un signal de détection 5A. Le circuit ET 12 envoie le signal 12A de détection de trame lorsque le signal de détection apparaît dans l'une quelconque des données 2A émises à partir du circuit de comparaison 2. Ce signal 12A de détection de trame, ainsi que le signal de détection 5A du circuit de comparaison 5, sont soumis à une opération logique OU par l'intermédiaire du circuit OU 14. Le circuit OU 14 ne produit un signal 14A de détection de trame que lorsque les circuits de comparaison 2 et 5 détectent de manière simultanée la configuration de détection de trame. Comme décrit précédemment, le circuit de comparaison 11, agencé dans le circuit de détection de configuration de la figure 4, est constitué de "32" ensembles constitués du circuit de comparaison à 32 bits, de sorte que chaque ensemble de circuit de comparaison à 32 bits est constitué de "32" circuits OU exclusif. Au contraire, le circuit de détection de configuration du présent mode de réalisation est conçu de telle sorte que le circuit de comparaison 2 soit constitué de "32" ensembles constitués du circuit de comparaison à 8 bits, de sorte que chaque ensemble constitué du circuit de comparaison à 8 bits soit constitué de "8" circuits OU exclusif. De plus, le circuit de comparaison 5 est constitué d'un seul circuit de comparaison à 24 bits qui est constitué de "24" circuits OU exclusif. Ensuite, les opérations du circuit de détection de configuration du présent mode de réalisation vont être décrites en détail en référence au chronogramme de la figure 2. La figure 2 représente la forme d'onde du train d'impulsions du signal d'horloge 7A, l'agencement des données 6A, l'agencement des données 1A, les données de sorties 2A du circuit de comparaison 2, le signal de remise à zéro 10A, le signal de codage 3A, l'agencement des données 4A délivrées en sortie à partir du circuit de sélection 4, le signal de détection 5A du circuit de comparaison 5, le signal 12A de détection de trame délivré en sortie à partir du circuit ET 12 et le signal 14A de détection de trame délivré en sortie à partir du circuit OU 14. D'abord, à l'instant A, le circuit de codage 3 reçoit le signal de remise à zéro 10A en provenance de la borne de remise à zéro 10 de telle sorte que le circuit de codage 3 soit initialisé. Par conséquent, le signal de codage 3A est établi à un niveau "BAS", de telle sorte que le circuit de codage 3 soit mis dans un état d'attente pendant lequel le circuit de codage 3 attend les données 2A délivrées à partir du circuit de comparaison 2. Aux instants B et C, si les données parallèles 6A reçues en entrée contiennent la configuration de détection de trame constituée des bits 1,..., n, n+1,..., 32, le circuit DFF 1 retarde les données parallèles 6A d'une impulsion d'horloge, de manière à délivrer les données parallèles retardées 1A. Entre-temps, le circuit de comparaison 2 surveille les états des données 6A et 1A. A l'instant C, le circuit de comparaison 2 détecte la configuration de détection de trame constituée des bits 1 à 8, de manière à ce que l'une des "32" données 2A émise à partir du circuit de comparaison 2 soit établie à un niveau "BAS" et soit envoyée en tant que signal de détection. Du fait que l'une des "32" données 2A est établie au niveau "BAS", le circuit ET 12 établit le signal 12A de détection de trame au niveau "BAS". A la réception des données 2A, le circuit de codage 3 envoie en sortie le signal de codage 3A qui est retenu. Du fait du signal de codage 3A, le circuit de sélection 4 agence les données 4A selon un ordre de Q'1 à Q'8 sur la base de la configuration de détection de trame des bits 1 à 8. A cet instant, lorsque les données Q'9 à Q'32, contenues dans les données 4A délivrées en sortie par le circuit de sélection 4, sont équivalentes aux 3 octets restants de la configuration de détection de trame, le circuit de comparaison 5 établit le signal de détection 5A au niveau "BAS". Si le signal 12A de détection de trame et le signal de détection 5A sont à un niveau "BAS", le signal 14A de détection de trame envoyé à partir du circuit OU 14 est établi au niveau "BAS". Ainsi, le signal 14A de détection de trame délivré en sortie par le circuit OU 14 est utilisé pour déterminer si oui ou non les résultats des comparaisons des circuits de comparaison 2 et 5 sont obtenus de manière simultanée. Par conséquent, il est possible de déterminer si oui ou non la détection de configuration est effectuée avec précision. Dans le circuit de détection de configuration du présent mode de réalisation décrit cidessus, "32" ensembles constitués du circuit de comparaison à 8 bits sont nécessaires pour le circuit de comparaison 2, alors qu'un seul circuit de comparaison à 24 bits est nécessaire pour le circuit de comparaison 5. Par conséquent, le nombre total de circuits OU exclusif requis dans ces circuits de comparaison est calculé de la manière suivante: 8 x 32 + 24 x i = 280. En bref, le présent mode de réalisation peut être réalisé en ayant une petite échelle de circuit dans lequel le nombre de circuits OU exclusif nécessaires est de l'ordre d'un quart du nombre de circuits OU exclusif nécessaires dans le circuit de détection de configuration mentionné précédemment. En d'autres termes, si la configuration de détection de trame est constituée de "n" octets et le nombre de données parallèles reçues en entrée est représenté par "m", le circuit de comparaison de la technique habituelle nécessite un nombre important de circuits OU exclusif, représenté par "n x 8 x m", tandis que les circuits de comparaison de la présente invention ne nécessitent qu'un petit nombre de circuits OU exclusif, représenté par "8 x m + (n-1) x 8". Par conséquent, il est possible de réaliser le circuit de détection de configuration en ayant une petite échelle de circuit. Enfin, la configuration et l'agencement des éléments du circuit que l'on peut appliquer à la présente invention ne sont pas limités à ceux du mode de réalisation de la figure 1. Puisque la présente invention peut être réalisée sous plusieurs formes sans s'écarter de l'esprit de ses caractéristiques essentielles, le présent mode de réalisation est, par conséquent, illustratif et n'est nullement restrictif, du fait que la portée de la présente invention est définie par les revendications annexées plutôt que par la description qui les précède, et toute modification satisfaisant aux revendications et limitée par ces dernières, ou équivalence, sont par conséquent prévues pour être recouvertes par les revendications. REVENDICATIONS 1. Circuit de détection de configuration caractérisé en ce qu'il comporte des moyens d'entrée (6) pour recevoir une pluralité de premières données parallèles (6A) qui sont créées par division d'une chaîne de données à vitesse élevée, des moyens de retard (1) pour retarder la pluralité de premières données parallèles de manière à produire une pluralité de deuxièmes données parallèles (1A), des premiers moyens de détection (2) pour comparer les premières données parallèles avec les deuxièmes données parallèles respectivement, de manière à détecter une partie initiale d'une configuration de détection de trame à l'intérieur de la pluralité de premières données parallèles, des moyens de triage (3, 4) pour trier la pluralité de deuxièmes données parallèles selon un ordre défini par la configuration de détection de trame de manière à produire une pluralité de troisièmes données parallèles (4A), et des seconds moyens de détection (5) pour détecter une partie restante de la configuration de détection de trame à l'intérieur de la pluralité de troisièmes données parallèles. 2. Circuit de détection de configuration selon la revendication 1, caractérisé en ce qu'il comporte en outre des moyens (12, 14) de production de signal de détection pour produire un signal de détection, qui est sensible à la détection de la configuration de détection de trame, des résultats de la détection effectuée par les premiers et seconds moyens de détection, respectivement. 3. Circuit de détection de configuration selon la revendication 1, caractérisé en ce que les moyens de retard (1) sont constitués d'une bascule bistable du type D. 4. Circuit de détection de configuration selon la revendication 1, caractérisé en ce que les premiers moyens de détection (2) sont constitués d'un circuit de comparaison qui compare les premières données parallèles avec les deuxièmes données parallèles, respectivement, alors que les seconds moyens de détection (5) sont constitués d'un circuit de comparaison qui compare les plusieurs troisièmes données parallèles les unes aux autres de manière à détecter la partie restante de la configuration de détection de trame. 5. Circuit de détection de configuration selon la revendication 1, caractérisé en ce que la configuration de détection de trame est constituée de données de 32 bits, de telle sorte que le nombre de pluralité de premières données parallèles (6A) est égal à 32. 6. Circuit de détection de configuration selon la revendication 1, caractérisé en ce que la configuration de détection de trame est constituée de données de 4 octets, de telle sorte que la partie initiale de celle-ci est constituée du premier octet des données et la partie restante de celle-ci est constituée des deuxième à quatrième octets des données.