Brevet FR2715258A1 — publié le 19950721

La présente invention concerne des dispositifs de tri de données et un dispositif de contrôle de débit de cellules et/ou d'espacement entre cellules consécutives d'un canal de transmission d'un système de transmission numérique par cellules utilisant un tel dispositif de tri. Un dispositif de tri selon l'invention est du type qui effectue des tris sur des données & partir de critères de comparaison prédéterminés concernant lesdites données. De tels dispositifs de tri utilisent généralement des algorithmes qui effectuent le tri sur des valeurs qui sont stokées dans une liste ou plusieurs listes qui ne peuvent être modifiées sans que cela introduise une erreur, voire une impossibilité, dans le tri. Par ailleurs, selon ces méthodes connues, le résultat du tri n'est disponible qu'une fois la mise en oeuvre complète du tri complètement effectuée. Ces dispositifs de tri ne sont donc adaptés que pour obtenir un résultat global. Il peut s'avérer intéressant, dans certains cas conmme dans le cas d'un dispositif de contrôle de débit et d'espacement, de disposer d'un dispositif de tri qui fonctionne de manière dynamique, c'est-à- dire dont l'opération de tri est réalisée sur une ou plusieurs listes de valeurs qui peuvent être modifiées & tout moment. Le but de l'invention est donc de proposer un tel dispositif de tri de données. A cet effet, un dispositif de tri selon l'invention est constitué de deux ensembles identiques de moyens de mémorisation, un moyen de mémorisation d'un ensemble étant en relation biunivoque avec un moyen de mémorisation de l'autre ensemble, chaque moyen de mémorisation étant prévu pour stocker une donnée, dans le premier ensemble, l'entrée d'un moyen de mémorisation étant reliée à la sortie du moyen de mémorisation suivant et l'entrée du premier moyen de mémorisation constituant l'entrée dudit dispositif de tri, et dans le second ensemble, l'entrée d'un moyen de mémorisation étant reliée & la sortie du moyen de mémorisation précédent et la sortie du premier moyen de mémorisation constituant la sortie dudit dispositif de tri, des moyens d'échange pour échanger la donnée contenue dans l'un des moyens de mémorisation du premier ensemble avec la donnée contenue dans le moyen de mémorisation correspondant du second ensemble uniquement lorsqu'un critère prédéterminé appliqué aux données respectivement contenues dans lesdits moyens de mémorisation est vérifié, des moyens pour décaler la donnée stockée dans un moyen de mémorisation du premier ensemble vers le moyen de mémorisation suivant du premier ensemble lorsqu'une nouvelle donnée est introduite dans le premier moyen de mémorisation du premier ensemble, et des moyens pour décaler la donnée stockée dans un moyen de mémorisation du second ensemble vers le moyen de mémorisation précédent du second ensemble lorsqu'une donnée est extraite du premier moyen de mémorisation du second ensemble pour être délivrée sur la sortie dudit dispositif de tri. Selon une autre caractéristique de l'invention, lesdites données comportent au moins un champ constitué d'une valeur numérique et ledit critère prédéterminé est un critère de comparaison entre les valeurs numériques respectivement contenues dans un moyen de mémorisation du premier ensemble et dans le moyen de mémorisation correspondant du second ensemble. Selon une autre caractéristique de l'invention, les opérations d'échange effectuées par lesdits moyens d'échange et les opérations de décalage effectuées par lesdits moyens de décalage sont effectuées simultanément. Selon un autre mode de réalisation, un dispositif de tri selon l'invention est constitué d'une pluralité de modules comportant une première et une seconde entrées de données et une première et une seconde sorties de données, la première entrée d'un module étant reliée & la première sortie du module suivant et la première entrée du premier module constituant l'entrée dudit dispositif de tri, la seconde entrée d'un module étant reliée à la seconde sortie du module précédent et la seconde sortie du premier module constituant la sortie dudit dispositif de tri, chaque module comportant: un premier et un second registres de mémorisation prévus pour stocker des données, un premier multiplexeur à deux entrées dont la sortie est reliée à l'entrée dudit premier registre, la première entrée dudit multiplexeur étant reliée à la première entrée dudit module et la seconde entrée dudit multiplexeur étant reliée à la sortie dudit second registre dudit module, un second multiplexeur à deux entrées dont la sortie est reliée à l'entrée dudit second registre, la première entrée dudit second multiplexeur étant reliée à la seconde entrée dudit module et la seconde entrée dudit multiplexeur étant reliée à la sortie du premier registre dudit module, un troisième multiplexeur à deux entrées dont la première entrée est reliée à la sortie du premier registre et dont la seconde entrée est reliée à la sortie du second registre, la sortie dudit troisième multiplexeur étant reliée à la première sortie dudit module, un quatrième multiplexeur à deux entrées dont la première entrée est reliée à la sortie du second registre et dont la seconde entrée est reliée à la sortie du premier registre, la sortie dudit quatrième multiplexeur étant reliée à la seconde sortie dudit module, et des moyens de commande prévus pour commander les multiplexeurs et lesdits registres de manière que: sous la commande d'un signal de validation en écriture, le premier multiplexeur relie la première entrée du module à l'entrée du premier registre et, si un critère prédéterminé appliqué aux données respectivement contenues dans le premier et le second registres est vérifié, la sortie du premier registre est reliée à la première sortie dudit module, sinon, la sortie du premier registre est reliée à l'entrée du second registre et la sortie du second registre est reliée à la première sortie dudit module, ledit ou chacun desdits registres étant alors commandé de manière à ce que la donnée présente sur son entrée soit stockée dans ledit registre et celle qui était stockée soit délivrée sur sa sortie, et de manière que: sous la commande d'un signal de validation en lecture, le second multiplexeur relie la seconde entrée du module & l'entrée du second registre et, si un critère prédéterminé appliqué aux données respectivement contenues dans le premier et le second registres est vérifié, la sortie du second registre est reliée à la seconde sortie dudit module, sinon, la sortie du second registre est reliée à l'entrée du premier registre et la sortie du premier registre est reliée & la première sortie dudit module, ledit ou chacun desdits registres étant alors commandé de manière à ce que la donnée présente sur son entrée soit stockée dans ledit registre et celle qui était stockée soit délivrée sur sa sortie. Selon une autre caractéristique de l'invention, lesdites données comportent au moins un champ constitué d'une valeur numérique et ledit critère prédéterminé est un critère de comparaison entre les valeurs numériques respectivement contenues dans un registre et dans le registre du même module. Selon une autre caractéristique de l'invention, lesdits moyens de commande comprennent: un comparateur dont une première entrée est reliée à la sortie du premier registre et dont une seconde entrée est reliée & la sortie du second registre, la sortie dudit comparateur étant reliée aux premières entrées d'une première et d'une seconde portes de type ET dont les secondes entrées sont respectivement prévues pour recevoir les signaux de validation en écriture et en lecture, la sortie de la première porte de type ET étant reliée aux entrées de commande des second et troisième multiplexeurs ainsi qu'à la première entrée d'une première porte de type OU dont la seconde entrée est prévue pour recevoir le signal de validation en lecture, la sortie de ladite première porte OU étant reliée & l'entrée de commande dudit second registre, la sortie de la seconde porte de type ET étant reliée aux entrées de commande des premier et quatrième multiplexeurs ainsi qu'à la première entrée d'une seconde porte de type OU dont la seconde entrée est prévue pour recevoir le signal de validation en écriture, la sortie de ladite seconde porte OU étant reliée à l'entrée de commande dudit premier registre. La présente invention concerne également un dispositif de contrôle de débit de cellules et/ou d'espacement entre cellules consécutives d'un canal de transmission d'un système de transmission numérique par cellules. Dans les dispositifs de contrôle connus, il s'agit d'émettre les cellules entrantes dans l'ordre croissant de leur heure théorique d'émission, heure qui leur est attribuée par un circuit de détermination d'heure d'émission selon des critères tels que le type de messages transmis, l'heure d'émission de la cellule précédente d'une même communication et/ou selon la priorité accordée à tel ou tel type de cellules. On connaît déjà de tels dispositifs et on se reportera utilement aux documents de brevet FR-A-2 657 482, FR-A-2 668 324 et FR- A-2 686 205. Généralement, un tel dispositif est constitué d'un circuit de détermination d'heure d'émission de cellules qui est prévu pour délivrer un signal d'heure d'émission lorsqu'une cellule est présente sur un multiplex entrant, d'une mémoire tampon comportant une pluralité de cases dans lesquelles peuvent être stockées des cellules. Une cellule présente sur ledit multiplex entrant est stockée dans une case de ladite mémoire tampon lorsqu'un signal d'adressage en écriture qui est en relation avec un signal d'heure d'émission délivré par ledit circuit de détermination d'heure d'émission est fourni à l'entrée d'adressage en écriture de ladite mémoire tampon. De même, une cellule est extraite de ladite mémoire tampon en vue de son émission sur un multiplex sortant lorsqu'un signal d'adressage en lecture est fourni à l'entrée d'adressage en lecture de ladite mémoire tampon. Généralement, l'adresse de stockage d'une cellule dans la mémoire tampon est déterminée par le circuit de détermination d'heure d'émission en fonction notamment du numéro de circuit virtuel auquel appartient ladite cellule et de paramètres du système de communication. Une case de la mémoire tampon dont l'adresse correspond à l'heure locale du moment est lue et la cellule qui y est stockée est émise sur un multiplex sortant. Ainsi, avec de tels dispositifs, une cellule entrante sera émise sur le multiplex sortant à l'heure qui lui a été attribuée par le circuit de détermination d'heure d'émission. Il peut néanmoins arriver des conflits entre les émissions de cellules lorsque deux cellules ou plus sont affectées, par le dispositif de détermination, à une même heure d'émission. En conséquence, on prévoit des circuits qui permettent de résoudre ces conflits. Il peut s'agir par exemple, comme cela est décrit dans les documents de brevet FR-A-2 657 482 et FR-A-2 668 324, d'une mémoire dite mémoire d'adresse disponible qui attribue à une cellule une adresse de la mémoire tampon qui n'est pas déjà occupée par une autre cellule. Cependant, avec un tel dispositif, il est possible que les priorités ne soient pas respectées et que l'ordre d'émission des cellules ne soit pas celui qui aurait résulté de la mise en oeuvre des heures d'émission attribuées par le circuit de détermination d'heure d'émission. Par ailleurs, un tel dispositif s'avère être peu adapté à la gestion des files d'attente dans des commutateurs de cellules rapides ou du type ATM. Le but de l'invention est donc de proposer un dispositif de contrôle de débits de cellules et/ou de l'espacement entre cellules consécutives d'un canal de transmission d'un système de communication numérique qui ne présente pas les inconvénients des dispositifs de l'art antérieur de la technique. A cet effet, un dispositif de contrôle selon l'invention est caractérisé en ce qu'il comporte un dispositif de tri tel que ceux qui viennent d'être décrits. L'entrée dudit dispositif de tri est reliée audit circuit de détermination d'heure d'émission pour y recevoir le signal d'heure d'émission lorsqu'une cellule est présente sur le multiplex entrant ainsi que le signal d'adressage en écriture qui est en même temps appliqué à l'entrée d'adressage en écriture de la mémoire tampon et sa sortie délivre, à des temps prédéterminés, à l'entrée d'adressage en lecture de ladite mémoire tampon le signal d'adressage en lecture qui est en relation avec le signal d'heure d'émission qui a la valeur la plus petite parmi toutes les valeurs des signaux d'heure d'émission qui ont déjà été mémorisés par ledit dispositif de tri mais dont le signal d'adressage en lecture n'a pas encore été délivré. Selon une autre caractéristique de l'invention, un signal d'adressage en lecture est délivré par ledit dispositif de tri à chaque temps élémentaire d'un signal d'heure locale délivré par une base de temps. Selon une autre caractéristique de l'invention, ledit dispositif de tri délivre, en même temps qu'un signal d'adressage en lecture, le signal d'heure d'émission qui est associé audit signal d'adressage en lecture, ledit signal d'heure d'émission étant fourni à la première entrée d'un comparateur dont la seconde entrée reçoit un signal d'heure locale délivré par une base de temps, ledit comparateur commandant ledit dispositif de tri pour qu'il délivre sur sa sortie un nouveau signal d'adressage en lecture et le signal d'heure d'émission associé. Selon une autre caractéristique de l'invention, ledit signal d'adressage en écriture et ledit signal d'heure d'émission sont un même et unique signal. Selon une autre caractéristique de l'invention, il comporte une mémoire d'adresses disponibles prévue pour délivrer ledit signal d'adressage en écriture, ladite mémoire étant reliée à la sortie dudit dispositif de tri pour mémoriser le signal d'adressage en lecture que celui-ci délivre. Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaitront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un schéma synoptique d'un dispositif de tri selon l'invention, la Fig. 2 est un schéma synoptique d'un module d'un dispositif de tri selon l'invention, la Fig. 3 est un diagramme des temps montrant les différents signaux qui sont présents dans un module d'un dispositif de tri selon l'invention, ceci en fonction du temps, la Fig. 4 est un schéma explicatif du fonctionnement d'un dispositif de tri selon l'invention, la Fig. 5 est un schéma synoptique d'un dispositif de contrôle de débit et/ou d'espacement selon l'invention et selon un mode préféré de réalisation, la Fig. 6 est une première variante de réalisation d'un dispositif de contrôle de débit et/ou d'espacement selon l'invention, et la Fig. 7 est une seconde variante de réalisation d'un dispositif de contrôle de débit et/ou d'espacement selon l'invention. Le dispositif de tri représenté à la Fig. 1 est constitué d'une pluralité de modules Mo à M, reliés entre eux. Un module Mi (i pouvant prendre une valeur entière comprise entre 1 et n) comporte une première entrée EAj et une première sortie associée SAi ainsi qu'une seconde entrée EBj et une seconde sortie associée SBi. La sortie SAj du module Mi de rang i est reliée à l'entrée EAi,+ 1 du module suivant Mi + 1 de rang i + 1 formant ainsi une première colonne qui est dite colonne descendante A. La sortie SBi du module Mi de rang i est reliée à l'entrée EBj - 1 du module précédent Mi 1 de rang i - 1 formant une seconde colonne qui est dite colonne montante B. L'entrée E% du module M0 est prévue pour recevoir les données à trier alors que la sortie SBO du même module Mo est prévue pour sortir les données qui sont triées. Chaque module Mi (i = 1,., i., n) comporte une entrée H pour recevoir un signal de cadencement Sc (pour faciliter la compréhension, on a préféré représenter une entrée H pour chaque colonne) et, d'une part, une entrée de validation EA associée à la colonne descendante A et portant un signal de validation ValA et, d'autre part, une entrée de validation EB associée à la colonne montante B et portant un signal de validation ValB. Un module Mi est représenté à la Fig. 2 dans laquelle on peut voir les entrées EAi et EBi, les sorties SAi et SBi, les entrées de validation EA et EB ainsi que les deux entrées H. Ce module Mi est constitué de deux registres RAi et RBi dont les entrées sont respectivement reliées aux sorties de deux multiplexeurs MXlAi et MXlBi et dont les sorties sont respectivement reliées à des premières entrées de deux autres multiplexeurs MX2Ai et MX2Bi. Les multiplexeurs MXlAi et MXlBj sont des multiplexeurs & deux entrées. Le multiplexeur MXlAi a sa première entrée qui est reliée à l'entrée EAi du module Mi et sa seconde entrée qui est reliée à la sortie du registre RBi. Le multiplexeur MXlBi a sa première entrée qui est reliée à l'entrée EBi du module Mi et a sa seconde entrée qui est reliée à la sortie du registre RAi. Les multiplexeurs MX2Ai et MX2Bi sont des multiplexeurs à deux entrées. Comme il a déjà été mentionné ci-dessus, la première entrée de chacun d'eux est reliée à la sortie du registre RAi ou RBi correspondant. La seconde entrée du multiplexeur MX2Ai est reliée à la sortie du registre RBj et la seconde entrée du multiplexeur MX2Bj est reliée à la sortie du registre RA1. Les sorties des multiplexeurs MX2Ai et MX2Bi sont respectivement reliées aux sorties SAi et SBi du module HMi. Chacun des deux registres RAi et RBi a une entrée d'horloge qui est reliée à l'entrée H du module M, afin de pouvoir y recevoir le signal de cadencement Sc. Le registre RAi comporte une entrée de commande qui est reliée à la sortie d'une porte OUAi de type OU dont une première entrée est reliée à l'entrée EA du module pour y recevoir le signal ValA et dont une seconde entrée est réliée à la sortie d'une porte ETBi de type ET prévue pour délivrer un signal de commande ScB. Le registre RBi comporte une entrée de commande qui est reliée à la sortie d'une porte OUBi de type OU dont une première entrée est reliée & l'entrée EB du module pour y recevoir le signal ValB et dont une seconde entrée est reliée à la sortie d'une porte ETAi de type ET prévue pour délivrer un signal de commande ScA. Le module Mi représenté comporte encore un comparateur CMPi qui est pourvu de deux entrées respectivement reliées à la sortie du registre RAi et à la sortie du registre RBi. La sortie du comparateur CMPi est reliée aux premières entrées des deux portes ETAi et ETBi dont les secondes entrées sont respectivement reliées aux entrées EA et EB du module Mi. La sortie de la porte ETAi est encore reliée à l'entrée de commande du multiplexeur MX2Ai et & l'entrée de commande du multiplexeur MXlBi. De même, la sortie de la porte ETBi est encore reliée & l'entrée de commande du multiplexeur MX2Bi et & l'entrée de commande du multiplexeur MXlAi. Les données qui circulent dans un module Mi, c'est-à-dire qui sont aiguillées par les multiplexeurs MX ou stockées dans les registres RAi et RBi sont des données qui comprennent au moins un champ numérique représentatif d'une valeur numérique. Le comparateur CMPi est prévu pour comparer les valeurs numériques contenues dans le champ des données respectivement stockées dans les registres RAi et RBi. Le fonctionnement d'un module est le suivant. Lorsqu'aucune donnée n'est présente ni sur l'entrée E% du module M0 ni sur l'entrée EB, du module Mn, les signaux de validation ValA et ValB prennent la valeur zéro, comme cela est indiqué dans la partie marquée I sur le diagramme de la Fig. 3. Les signaux ScA et ScB en sortie des portes ETAi et ETBi de chaque module Mi (i = 0, 1, ) sont à zéro et les registres RAi et RBi ne sont pas commandés. Le dispositif de tri peut être considéré came étant au repos. Considérons maintenant qu'une nouvelle donnée à trier est présente sur l'entrée EA0 du premier module Mo. Le signal ValA passe à un (partie marquée II sur le diagramme de la Fig. 3). Le signal ValB quant à lui reste à zéro. Dans chaque module Mi, le signal ScB à la sortie de la porte ETBi est à zéro. Il s'ensuit que le multiplexeur MXlAi délivre sur sa sortie le signal présent sur l'entrée EAi du module Mi et que le signal présent à la sortie du multiplexeur MX2Bi est le signal délivré par le registre RBi. Quant au signal ScA présent sur la sortie de la porte ETAj, il recopie le signal en sortie du comparateur CMPj. On notera qu'à la Fig. 3, les hachures représentent un niveau qui est déterminé, mais qui peut être aussi bien à zéro qu'à un. l1 Supposons que la valeur numérique A représentée par le champ numérique de la donnée stockée dans le registre RAI soit supérieure ou égale à celle B qui est stockée dans le registre RBi (A>B ou si l'on préfère B est présent sur l'entrée EBi du module Mi. Il est aisé de constater que le signal de commande ScRA du registre RAi en sortie de la porte OUAi est à un. Il en résulte que, sur le front montant du signal d'horloge H (voir diagramme Fig. 3), le signal présent sur l'entrée EAi du module Mi est recopié dans le registre RAI alors que le signal en sortie du méme registre RAj est délivré sur la sortie SAj du module Mi. Le signal de commande du registre RBi qui est présent sur la sortie de la porte OUBi est quant à lui & zéro. Le registre RBi n'est donc pas commandé. Supposons maintenant que la valeur numérique A représentée par le champ numérique de la donnée stockée dans le registre RAi soit inférieure ou égale à celle B qui est stockée dans le registre RBj (B>A ou si l'on préfère A(B) si bien que la sortie du comparateur CMPi porte la valeur un. Il en résulte que le signal ScA est également à un. En conséquence, le multiplexeur MX2Ai délivre le signal présent sur la sortie du registre RBj et le multiplexeur MXlBi délivre le signal qui est présent sur la sortie du registre RAj. Il est aisé de constater que le signal de commande ScRA du registre RAj en sortie de la porte OUAj est à un. Il en résulte que, sur le front montant du signal d'horloge H (voir diagramme Fig. 3), le signal présent sur l'entrée EAi du module Mi est recopié dans le registre RAi alors que le signal en sortie du même registre RAj est délivré sur l'entrée du registre RBj. Le signal de commande ScRB du registre RBj qui est présent sur la sortie de la porte OUBi est lui aussi à un. Il en résulte que le signal présent sur l'entrée du registre RBj (signal fourni par le registre RAi) est stocké dans le registre RBj et que le signal en sortie du registre RBi est délivré sur la sortie SAj du module Mi. Ainsi, dans un module Mi, si B se retrouve sur la sortie SAi du module Mi. Par contre, si B>A, la valeur sur l'entrée EAi est recopiée dans le registre RAi, l'ancienne valeur contenue dans RAj est recopiée dans le registre RBi et l'ancienne valeur contenue dans le registre RBi se retrouve & la sortie SAi du module Mi. On remarquera que, dans ce dernier cas, tout se passe comme si les valeurs contenues respectivement dans les registres RAI et RBi avaient été échangées puis décalées comme dans le cas précédent, c'est-à- dire avec recopie dans le registre RAi de la valeur présente sur l'entrée EAi et délivrance de l'ancienne valeur contenue dans RAi sur la sortie SAi. Une fois ces opérations de décalage effectuées, le signal ValA repasse à zéro si bien que le système revient dans son état de repos (partie III du diagramme de la Fig. 3). Considérons maintenant qu'une donnée triée soit à délivrer sur la sortie SB0 du module Mo. Le signal ValB passe & un (partie IV du diagramme de la Fig. 3). On comprendra que, du fait de la symétrie dans les modules Mi des éléments MXlBi, RBi, MX2Bi et ETBi par rapport aux éléments MXlAi, RAi, MX2Ai et ETAi, le fonctionnement du module Mi est sensiblement le même que précédemment à la différence que le raisonnement doit être fait en remplaçant les indices A par B et vice et versa. En conséquence, dans chaque module Mi, si B sortie SBi du module Mi. On a représenté sur la Fig. 4 un tableau qui montre schématiquement les valeurs contenues dans les registres RAi et RBi (i = 1, 2, 3) pour trois modules M1, M2 et M3 et ce dans huit états différents E0 à E7. La valeur maximale est 10. On a représenté par des flèches les décalages des valeurs dans les différents registres des modules M1 à M3. Les schémas de la Fig. 4 se passent de commentaires dans la mesure o ils explicitent complètement le processus de tri mis en oeuvre. On remarquera juste que les valeurs sorties sont dans l'ordre du moment: 1, 2, 3, 3 alors que les valeurs 4 et 7 qui ne sont pas sorties sont présentes dès l'état BOE0. En lecture des valeurs dans le registre RB0, comme aux états E2, E4, E5 et E7, le registre RB3 est chargé avec la valeur maximale à trier, ici 10. De manière générale, dans un réseau de n modules Mi, le registre RBn est chargé avec une donnée dont la valeur du champ numérique est égale à la valeur maximale du système. Par exemple, si ce champ comporte k bits, la valeur maximale sera de 2. On remarquera que si le dispositif de tri comporte n modules, il peut stocker 2 x n données. Il agit comme une file d'attente à 2 x n cases. Il peut être nécessaire de prévoir un mécanisme de manière qu'une nouvelle donnée ne puisse être acceptée lorsque le registre RAn est non vide, ceci afin de sauvegarder la donnée contenue dans le registre RAn. On notera que le fait que le dispositif de tri selon l'invention est constitué d'une pluralité de module Mi présente l'avantage que, pour son intégration, il suffit de mettre au point un module, unité relativement simple par rapport à l'ensemble du dispositif de tri, et de répéter le module de base n fois. Un perfectionnement du dispositif de tri décrit consiste à prévoir les registres RAj et RBj de manière qu'ils puissent stocker, en plus des données telles que définies ci-dessus, un bit supplémentaire P. Ce bit P est décalé d'un registre à un autre en même temps que les données. Le bit P du registre RAO est positionné à un lorsqu'une nouvelle donnée estintroduite dans le registre RAO et le bit P du registre RBn est positionné à zéro lorsqu'une donnée est lue dans le registre RB0. Le mécanisme de ce perfectionnement est mis en oeuvre de la manière suivante. Dans chacun des modules Mi, si le bit P dans le registre RAi est à zéro, l'inversion est inhibée. Si le bit P dans le registre RBi est & zéro et que le bit P dans le registre RAi est & un, l'inversion est automatiquement réalisée. Ce mécanisme permet de s'affranchir de devoir stocker dans le registre RBn une donnée dont le champ numérique ait une valeur la plus élevée possible. En effet, il permet de transférer les données du registre RAn au registre RBn. On notera que le dispositif de tri qui a été décrit est prévu pour fonctionner avec des données comportant au moins un champ contenant des valeurs numériques et que le tri est réalisé selon une critère de comparaison numérique qui porte sur des valeurs numériques. Néanmoins, on comprendra que tout critère de tri de données peut être envisagé sans pour cela entrainer des modifications de l'invention. Il pourrait ainsi notamment s'agir d'un critère de comparaison selon une relation d'ordre donnée, par exemple un critère de comparaison de valeurs alphanumériques dans un ordre donné. On a représenté à la Fig. 5 un dispositif de contrôle de débits des cellules et d'espacement entre cellules consécutives d'un système de transmission de type asynchrone. On pourra se reporter au document de brevet EP-A-108 028 pour des précisions quant à la structure des cellules qui portent les messages à transmettre et, en particulier, aux documents de brevet FR-A-2 657 482, FR-A-2 668 324 et FR- A-2 686 205 qui décrivent des méthodes et dispositifs de contrôle de débits de communications temporelles asynchrones. Une tel dispositif de contrôle comprend essentiellement une file d'entrée Fifo à l'entrée de laquelle est appliqué un multiplex entrant XE portant des cellules constituées chacunes d'une partie étiquette Et et d'une partie message. L'étiquette Et porte entre autres informations le numéro de circuit virtuel auquel appartient la cellule considérée. Une telle file est par exemple du type qui est décrit dans le document de brevet EP-A-113 307 et son rôle est de rendre synchrone avec un signal de synchronisation t délivré par une base de temps BT la sortie des cellules de la file Fifo. Il comprend encore une mémoire tampon MT dont l'entrée de données Ed est reliée à la sortie de la file Fifo et dont la sortie de données Sd est reliée à un multiplex sortant XS. La mémoire MT est par exemple une mémoire à accès aléatoire dont chacune des cases est prévue pour stocker l'ensemble des bits qui constituent une cellule. Il comprend encore un circuit de détermination d'heure d'émission CDHE qui est prévu pour délivrer sur sa sortie Sh l'heure d'émission He sur le multiplex sortant XS de la cellule actuellement présente en sortie de la file Fifo et dont l'étiquette Et est présente sur son entrée Ee. En même temps que le circuit CDHE délivre une heure d'émission He, il délivre un signal de validation ValA sur sa sortie Sv. Il comprend encore une mémoire d'adresses disponibles MADD qui est prévue pour stocker les adresses des cases de la mémoire MT dans lesquelles aucune cellule n'est stockée. Elle a son entrée de commande en lecture Ecl qui est reliée à la sortie Sv du circuit de détermination d'heure d'émission CDHE pour y recevoir le signal de validation ValA et pour délivrer sur sa sortie, lorsque ce signal de validation ValA est actif, une adresse disponible Add. L'entrée d'adressage en écriture Eae de la mémoire MT est reliée à la sortie de la mémoire MADD pour y recevoir l'adresse Add. L'entrée de commande en écriture Ece de la mémoire HT est également reliée à la sortie Sv du circuit CDHE pour y recevoir le signal ValA. Il comprend encore un dispositif de tri DT qui est prévu pour recevoir, sur son entrée EA0, le signal d'heure d'émission He lorsqu'une cellule est présente sur le multiplex entrant Xe ainsi que le signal d'adressage en écriture Add qui est en même temps appliqué à l'entrée d'adressage en écriture Eae de la mémoire tampon HT, et pour délivrer, sur sa sortie SAO, à des temps prédéterminés, le signal d'adressage en lecture Adds qui est en relation avec le signal d'heure d'émission Het qui a la valeur la plus petite parmi toutes les valeurs des signaux d'heure d'émission He qui ont déjà été mémorisés par ledit dispositif de tri DT mais dont le signal d'adressage en lecture Adds n'a pas encore été délivré. Un tel dispositif de tri DT est par exemple du type qui a été décrit précédemment. Il reçoit sur son entrée EA le signal ValA délivré par le circuit CDHE et sur son entrée EB le signal ValB qui est délivré par un comparateur CMP. Il est également relié à la base de temps BT pour y recevoir le signal de cadencement Sc délivré également par la base de temps BT. Son entrée EAO reçoit une donnée qui est la concaténation de l'heure d'émission He délivrée par le circuit CDHE et de l'adresse disponible Add délivrée par la mémoire MADD. L'heure d'émission He constitue le champ numérique sur lequel le tri est effectué dans le dispositif de tri conformément à ce qui a été dit précédemment. La sortie SA0 du dispositif de tri DT délivre un signal qui est la concaténation d'une heure d'émission triée Het et d'une adresse Adds, adresse qui a été mise en relation avec l'heure Het au moment de l'entrée de cette heure dans le dispositif de tri DT. Le signal d'heure d'émission triée Hte est appliqué à une première entrée d'un comparateur CMP dont l'autre entrée reçoit un signal d'heure locale Hloc délivré par la base de temps BT. Lorsque l'heure d'émission triée Het est égale ou inférieure & l'heure locale Hloc délivrée par la base de temps BT, le comparateur CMP délivre sur sa sortie le signal de validation ValB. La partie de la sortie SAO qui porte le signal d'adresse Adds est reliée à l'entrée d'adressage en lecture Eal de la mémoire MT ainsi qu'à l'entrée d'écriture de la mémoire MADD. La sortie du comparateur CMP qui porte le signal ValB est reliée à l'entrée de commande en lecture Ecl de la mémoire MT et à l'entrée de commande en écriture Ece de la mémoire MADD. Le fonctionnement du dispositif représenté à la Fig. 5 est le suivant. Lorsqu'une cellule est délivrée par la file Fifo, le circuit de détermination d'heure d'émission CDHE détermine l'heure d'émission He en même temps qu'il délivre une impulsion de commande ValA qui est appliquée à l'entrée EA du dispositif de tri DT, à l'entrée de commande en lecture Ecl de la mémoire NADD et à l'entrée de commande en écriture de la mémoire MT. La mémoire MADD délivre donc à ce moment un signal d'adresse Add, dite adresse disponible car la case de la mémoire MT qui possède cette adresse Add ne contient pas de cellules. Ce signal d'adresse est délivré à l'entrée d'adressage en écriture de la mémoire MT qui, commandée en écriture Eae par le signal ValA, stocke, à l' adresse Add, la cellule qui est présente & la sortie de la file Fifo. L'adresse Add est en même temps délivrée à l'entrée EAO du dispositif de tri DT qui introduit alors, selon le processus vu ci- dessus, la donnée résultant de la concaténation de l'heure He et de l'adresse Add dans son premier registre, soit RA. Ce processus se répète à chaque délivrance de cellules par la file Fifo. Lorsque l'heure d'émission triée Het en sortie du dispositif de tri DT est égale à l'heure locale Hloc, le comparateur CMP délivre le signal ValB qui est appliqué à l'entrée de commande en lecture Ecl de la mémoire MT, à l'entrée de commande en écriture Ece de la mémoire MADD et à l'entrée EB du dispositif de tri DT. Le dispositif de tri DT délivre sur sa sortie SAO l'adresse Adds qui est transmise à l'entrée d'adressage en lecture Eal de la mémoire MT. Celle-ci délivre donc sur sa sortie Sd la cellule qui est contenue dans la case de la mémoire MT qui possède l'adresse Adds. L'adresse Adds est stockée dans la mémoire MADD pour indiquer que la case de la mémoire MT qui possède l'adresse Adds est disponible pour un nouveau stockage d'une cellule tandis que la commande par l'entrée EB du dispositif de tri DT fait qu'une nouvelle valeur Het concaténée avec une nouvelle adresse Adds est présente sur la sortie SA0. Le dispositif de tri DT permet donc de mettre en oeuvre l'affectation d'une heure d'émission à la cellule présente en sortie de la file Fifo et de contrôler cette émission sans interférence entre cellules. Selon le processus qui vient d'être exposé, la cellule qui est émise l'est à l'heure qui a été déterminée par le circuit CDHE. Cependant, il peut arriver que les émissions de cellules prennent du retard, c'est-à-dire que l'heure Het sur la sortie SAO soit inférieure à l'heure locale Hloc. Dans ce cas, à chaque incrémentation de l'horloge BT, une émission de cellules est commandée. Mais, ce qui est important c'est de considérer que les cellules seront émises dans l'ordre prévu par le circuit de détermination CDHE. Par ailleurs, on remarquera que si, à deux cellules, est affectée la même heure d'émission He, la cellule dont l'adresse Adds est délivrée la seconde sera émise avec un temps de retard par rapport & l'autre cellule. On constate que le dispositif de tri DT permet d'éviter tout conflit dans l'émission de cellules par le tri des heures d'émission qu'il réalise. La base de temps BT est réalisée autour d'un compteur numérique dont la sortie délivre un signal & plusieurs bits qui est incrémenté & chaque impulsion. Lorsque ce signal passe & zéro, le résultat de la comparaison effectuée par le comparateur CMP peut s'avérer faux. Il est donc nécessaire de prévoir un mécanisme qui résout ce problème. Un tel mécanisme est par exemple celui qui est décrit dans la demande de brevet n 92 00 430 en relation avec la Fig. 4a de cette demande. On notera que d'autres modes de réalisation peuvent être envisagés pour le dispositif de contrôle selon l'invention. On a représenté des exemples de variantes de réalisation aux Figs. 6 et 7. Dans ces Figs., les mêmes éléments que ceux déjà décrits en relation avec la Fig. 5 portent les mêmes références. Ils ne sont pas décrits de nouveau. A la Fig. 6, la base de temps BT délivre directement le signal ValB, par exemple à chaque temps élémentaire de la base de temps BT, afin de commander la lecture du dispositif de tri DT ainsi que la lecture de la mémoire tampon MT. Dans ce mode de réalisation, la sortie Het n'est pas reliée, tout au moins à la base de temps BT. A la Fig. 7, le même mécanisme que celui du dispositif décrit en relation avec la Fig. 6 est mis en oeuvre pour la commande de la lecture du dispositif de tri DT et de la mémoire tampon NT. Là, la mémoire tampon MT est directement adressée en écriture par le signal d'heure d'émission He et le dispositif de tri DT stocke le signal He en tant que seule donnée à trier. La lecture du dispositif de tri délivre le signal d'heure d'émission triée Het qui sert directement à l'adressage en lecture de la mémoire tampon HT. REVENDICATIONS l) Dispositif de tri de données, caractérisé en ce qu'il est constitué de deux ensembles identiques de moyens de mémorisation (RA0 à RAn, RBo à RBn), un moyen de mémorisation (RAI, i = 0,., n) d'un ensemble étant en relation biunivoque avec un moyen de mémorisation (RBi) de l'autre ensemble, chaque moyen de mémorisation (RAi, RBi) étant prévu pour stocker une donnée, dans le premier ensemble (RA0 à RAn), l'entrée (EAI) d'un moyen de mémorisation (RAj) étant reliée à la sortie (SAj - 1) du moyen de mémorisation précédent (RAi - 1) et l'entrée (EA%) du premier moyen de mémorisation (RAo) constituant l'entrée (EA0) dudit dispositif de tri, et dans le second ensemble (RB0 à RBn), l'entrée (EBi) d'un moyen de mémorisation (RBi) étant reliée à la sortie (SAi, 1) du moyen de mémorisation suivant (RBj, 1) et la sortie (SBo0) du premier moyen de mémorisation (RB0) constituant la sortie (SAO) dudit dispositif de tri, des moyens d'échange pour échanger la donnée contenue dans l'un (RA1) des moyens de mémorisation du premier ensemble (RAO à RAn) avec la donnée contenue dans le moyen de mémorisation (RBi) correspondant du second ensemble (RB0 à RBn) uniquement lorsqu'un critère prédéterminé appliqué aux données respectivement contenues dans lesdits moyens de mémorisation est vérifié, des moyens pour décaler la donnée stockée dans un moyen de mémorisation (RAi) du premier ensemble (RAo à RAn) vers le moyen de mémorisation suivant (RAi1 * 1) du premier ensemble (RA0 à RAn) lorsqu'une nouvelle donnée est introduite dans le premier moyen de mémorisation (RAo) du premier ensemble (RA0 à RAn), et des moyens pour décaler la donnée stockée dans un moyen de mémorisation (RBi) du second ensemble (RS0 à RBn) vers le moyen de mémorisation précédent (RBi - 1) du second ensemble (RB0 à RBS) lorsqu'une donnée est extraite du premier moyen de mémorisation (RB0) du second ensemble (RB0 à RBn) pour être délivrée sur la sortie (SAO) dudit dispositif de tri. 2) Dispositif de tri selon la revendication 1, caractérisé en ce que lesdites données comportent au moins un champ constitué d'une valeur numérique et en ce que ledit critère prédéterminé est un critère de comparaison entre les valeurs numériques respectivement contenues dans un moyen de mémorisation (RAj) du premier ensemble et dans le moyen de mémorisation (RBi) correspondant au second ensemble. 3) Dispositif de tri selon la revendication 1 ou 2, caractérisé en ce que les opérations d'échange effectuées par lesdits moyens d'échange et les opérations de décalage effectuées par lesdits moyens de décalage sont effectuées simultanément. 4) Dispositif de tri de données, caractérisé en ce qu'il est constitué d'une pluralité de modules (Mi, i = 1 & n) comportant une première et une seconde entrées de données (EAi et EBj) et une première et une seconde sorties de données (SAi et SBj), la première entrée (EAj) d'un module (Mi) étant reliée & la première sortie (SAi - 1) du module précédent (Mj - 1) et la première entrée (EAO) du premier module (M0o) constituant l'entrée (EA0) dudit dispositif de tri, la seconde entrée (EBi) d'un module (Mi) étant reliée & la seconde sortie (SBi, 1) du module suivant (Mi + 1) et la seconde sortie (SB0) du premier module (M0) constituant la sortie (SB0) dudit dispositif de tri, chaque module (MI) comportant: un premier et un second registres de mémorisation (RAi et RBi) prévus pour stocker des données, un premier multiplexeur (MXlAi) à deux entrées dont la sortie est reliée à l'entrée dudit premier registre (RAI), la première entrée dudit multiplexeur (MXlAi) étant reliée à la première entrée (EAi) dudit module (Mi) et la seconde entrée dudit multiplexeur (MXlAi) étant reliée à la sortie dudit second registre (RBi) dudit module (Mi), un second multiplexeur (MXlBi) à deux entrées dont la sortie est reliée à l'entrée dudit second registre (RBj), la première entrée dudit second multiplexeur (MXlBi) étant reliée à la seconde entrée (EBi) dudit module (Mi) et la seconde entrée dudit multiplexeur (MXlbi) étant reliée à la sortie du premier registre (RAI) dudit module (Mi), un troisième multiplexeur (MX2Ai) à deux entrées dont la première entrée est reliée à la sortie du premier registre (RAI) et dont la seconde entrée est reliée à la sortie du second registre (RBi), la sortie dudit troisième multiplexeur (MX2Ai) étant reliée & la première sortie (SAi) dudit module (Mi), un quatrième multiplexeur (MX2Bi) à deux entrées dont la première entrée est reliée & la sortie du second registre (RBi) et dont la seconde entrée est reliée à la sortie du premier registre (RAI), la sortie dudit quatrième multiplexeur (MX2Bi) étant reliée & la seconde sortie (SBi) dudit module (Mi), et des moyens de commande prévus pour commander les multiplexeurs (MXlAi, MXlBi, MX2Ai et MX2Bi) et lesdits registres (RAi et RBi) de manière que: sous la commande d'un signal de validation en écriture (ValA), le premier multiplexeur (MXlaj) relie la première entrée (EAj) du module (MI) à l'entrée du premier registre (RAI) et, si un critère prédéterminé appliqué aux données respectivement contenues dans le premier registre (RAI) et le second registre (RBi) est vérifié, la sortie du premier registre (RAI) est reliée à la première sortie (SAi) dudit module (MI), sinon, la sortie du premier registre (RAI) est reliée à l'entrée du second registre (RBi) et la sortie du second registre (Rbi) est reliée à la première sortie (SAi) dudit module (Mi), ledit ou chacun desdits registres (RAj ou RAI, RBi) étant alors commandé de manière à ce que la donnée présente sur son entrée soit stockée dans ledit registre et celle qui était stockée soit délivrée sur sa sortie, et de manière que sous la commande d'un signal de validation en lecture (ValB), le second multiplexeur (MXlBi) relie la seconde entrée (EBi) du module (Mi) à l'entrée du second registre (RBj) et, si un critère prédéterminé appliqué aux données respectivement contenues dans le premier registre (RAj) et le second registre (RBj) est vérifié, la sortie du second registre (RBj) est reliée à la seconde sortie (SBj) dudit module (Mi), sinon, la sortie du second registre (RBi) est reliée à l'entrée du premier registre (RAI) et la sortie du premier registre (RAj) est reliée à la seconde sortie (SAj) dudit module (M sur sa sortie. ) Dispositif de tri selon la revendication 4, caractérisé en ce que lesdites données comportent au moins un champ constitué d'une valeur numérique et en ce que ledit critère prédéterminé est un critère de comparaison entre les valeurs numériques respectivement contenues dans un registre de mémorisation (RAi) et dans le registre de mémorisation (RBi) du même module (Mi). 6) Dispositif de tri selon la revendication 5, caractérisé en ce que lesdits moyens de commande comprennent: un comparateur (CMPj) dont une première entrée est reliée à la sortie du premier registre (RAi) et dont une seconde entrée est reliée & la sortie du second registre (RBj), la sortie dudit comparateur (CMPj) étant reliée aux premières entrées d'une première et d'une seconde portes de type ET (ETAj et ETBi) dont les secondes entrées sont respectivement prévues pour recevoir les signaux de validation en écriture et en lecture (ValA et ValB), la sortie de la première porte de type ET (ETAj) étant reliée aux entrées de commande des second et troisième multiplexeurs (MXlBj et MX2Aj) ainsi qu'à la première entrée d'une première porte de type OU (OUBi) dont la seconde entrée est prévue pour recevoir le signal de validation en lecture (ValB), la sortie de ladite première porte OU (OUBi) étant reliée & l'entrée de commande dudit second registre (RBi), la sortie de la seconde porte de type ET (ETBi) étant reliée aux entrées de commande des premier et quatrième multiplexeurs (MXlAi et MX2Bj) ainsi qu'à la première entrée d'une seconde porte de type OU (OUA*) dont la seconde entrée est prévue pour recevoir le signal de validation en écriture (ValA), la sortie de ladite seconde porte OU (OUAj) étant reliée à l'entrée de commande dudit premier registre (RAi). 7) Dispositif de contrôle de débits de cellules et/ou de l'espacement entre cellules consécutives d'un canal de transmission d'un système de communication numérique, dispositif constitué: d'un circuit de détermination d'heure d'émission de cellules (CDHE) qui est prévu pour délivrer un signal d'heure d'émission (He) lorsqu'une cellule est présente sur un multiplex entrant (Xe), d'une mémoire tampon (MT) comportant une pluralité de cases dans lesquelles peuvent être stockées des cellules, une cellule présente sur ledit multiplex entrant (Xe) étant stockée dans une case de ladite mémoire tampon (MT) lorsqu'un signal d'adressage en écriture (Add) qui est en relation avec un signal d'heure d'émission (He) délivré par ledit circuit de détermination d'heure d'émission (CDHE) est fourni à l'entrée d'adressage en écriture (Eae) de ladite mémoire tampon (MT), une cellule étant extraite de ladite mémoire tampon (MT) en vue de son émission sur un multiplex sortant (Xs) lorsqu'un signal d'adressage en lecture (Adds) est fourni & l'entrée d'adressage en lecture (Eal) de ladite mémoire tampon (NT), caractérisé en ce qu'il comporte un dispositif de tri (DT) tel qu'un dispositif de tri selon une des revendications précédentes, l'entrée (EAO) dudit dispositif de tri (DT) étant reliée audit circuit de détermination d'heure d'émission (CDHE) pour y recevoir le signal d'heure d'émission (He) lorsqu'une cellule est présente sur le multiplex entrant (Xe) ainsi que le signal d'adressage en écriture (Add) qui est en même temps appliqué & l'entrée d'adressage en écriture (Eae) de la mémoire tampon (MT), et la sortie (SA0) dudit dispositif de tri (DT) délivre, à des temps prédéterminés, à l'entrée d'adressage en lecture (Eal) de ladite mémoire tampon (MT) le signal d'adressage en lecture (Adds) qui est en relation avec le signal d'heure d'émission (Het) qui a la valeur la plus petite parmi toutes les valeurs des signaux d'heure d'émission (He) qui ont déjà été mémorisés par ledit dispositif de tri (DT) mais dont le signal d'adressage en lecture (Adds) n'a pas encore été délivré. 8) Dispositif de contrôle selon la revendication 7, caractérisé en ce qu'un signal d'adressage en lecture (Adds) est délivré par ledit dispositif de tri (DT) à chaque temps élémentaire d'un signal d'heure locale (Hloc) délivré par une base de temps (BT). 9) Dispositif de contrôle selon la revendication 7, caractérisé en ce que ledit dispositif de tri (DT) délivre, en même temps qu'un signal d'adressage en lecture (Adds), le signal d'heure d'émission (Het) qui est associé audit signal d'adressage en lecture (Adds), ledit signal d'heure d'émission (Het) étant fourni & la première entrée d'un comparateur (CMP) dont la seconde entrée reçoit un signal d'heure locale (Hloc) délivré par une base de temps (BT), ledit comparateur (CMP) commandant ledit dispositif de tri (DT) pour qu'il délivre sur sa sortie un nouveau signal d'adressage en lecture (Adds) et le signal d'heure d'émission (Het) associé. ) Dispositif de contrôle selon une des revendications 7 & 9, caractérisé en ce que ledit signal d'adresse en écriture (Add) et ledit signal d'heure d'émission (He) sont un même et unique signal. 11) Dispositif de contrôle selon une des revendications 7 & 9, caractérisé en ce qu'il comporte une mémoire d'adresses disponibles (MADD) prévue pour délivrer ledit signal d'adressage en écriture (Add), ladite mémoire (MADD) étant reliée & la sortie dudit dispositif de tri (DT) pour mémoriser le signal d'adressage en lecture (Adds) que celui-ci délivre.