Brevet FR2721416A1 — publié le 19951222

DISPOSITIF D'ACHEMINEMENT DE CELLULES DE DONNEES A MODE DE TRANSFERT ASYNCHRONE La présente invention concerne le domaine des communications à mode de transfert asynchrone (ATM). Elle concerne plus particulièrement l'utilisation de réseaux de type Oméga inversé dans des commutateurs de paquets (ou cellules) de données binaires de type ATM. Les techniques ATM sont envisagées pour les réseaux à intégration de services à large bande, les données portées par les cellules pouvant représenter des données audio, vidéo, des données informatiques ou autres. Par "bits d'informations des cellules" ou entend ici aussi bien les bits représentant les informations utilisateur, que ceux représentant les informations réseau (en-têtes des cellules ATM) Un réseau Oméga inversé à 2' entrées et L étages (L aval vers la colonne suivante. L'élément binaire de commutation 15 est par exemple conforme au schéma de la figure 1. Les entrées inférieure IN0 et supérieure IN1 sont chacune reliées à une entrée de deux portes ET respectives 16,17 et 18, 19. Une porte OU 20 a deux entrées respectivement reliées aux sorties des portes ET 16 et 18 et une sortie constituant la sortie inférieure SS0 de l'élément 15. Une porte OU 21 a deux entrées respectivement reliées aux sorties des portes ET 17 et 19, et une sortie constituant la sortie supérieure SS1 de l'élément 15. L'élément 15 comporte en outre une bascule D 22 cadencée par un signal Hg, dont l'entrée D est reliée à l'entrée supérieure IN1 de l'élément 15. Les secondes entrées des portes ET 16 et 19 sont chacune reliées à la sortie Q de la bascule 22, et les secondes entrées des portes ET 17 et 18 sont chacune reliées à la sortie inversée Q de la bascule 22. A titre d'exemple, la figure 2 montre un réseau de commutation constitué par un réseau Oméga inversé 24 à 32 entrées et 5 étages (N=L=5) composé d'éléments binaires de commutation 15 du type illustré sur la figure 1. La figure 3 montre un réseau de commutation comprenant un réseau Oméga inversé 25 à 32 entrées et 4 étages (N=5,L=4) complété par un étage de concentration 26. La figure 4 montre un réseau de commutation comprenant un réseau Oméga inversé 28 à 32 entrées et 2 étages (N=5,L=2 ccmplété par trois étages de concentration successifs 29,30 et 31. Dans les réseaux des figures 3 et 4, o il y a N-L étages de concentration successifs ayant chacun un rapport de concentration de 2/1 (de sorte que le réseau global est à 2N entrées et 2L sorties), le k-ième étage de concentration se compose de 2N-k portes OU 33 agencées en colonne. Chaque porte OU 33 a deux entrées respectivement reliées à deux sorties consécutives de l'étage précédent (étage de concentration ou dernier étage du réseau Oméga inversé). En d'autres termes, la sortie i du k-ième étage de concentration (1 avec des bits d'acheminement b(j) identiques. Il est souhaitable de générer les bits d'acheminement b(j) pour les différentes cellules de manière à éviter que de tels conflits apparaissent. Les réseaux Oméga in-versés onrt la propriété d'être auto-acheminants. Dans le cas de la figure 2, o N=L, ceci signifie que les bits d'acheminement biN-l),...,b(l),b(0) inclus dans l'en-tête de chaque cellule et considérés dans l'ordre inverse des colonnes sont la représentation binaire de l'adresse de sortie, c'est-à-dire du numéro de la sortie du réseau Oméga inversé vers laquelle la cellule sera acheminée. Cette propriété d'auto-acheminement est généralisable au cas o L cellule sera acheminée. Un algorithme d'acheminement éliminant les conflits dans un réseau de commutation tel que représenté sur la fi- gure 2, 3 ou 4 a été exposé dans le document FR-A-2 678 794. Cet algorithme consiste à attribuer aux cellules libres ou vides une adresse de sortie résultant de la décrémentation d'une première variable de comptage à l'arrivée de chaque cellule libre, et à attribuer aux cellules occupées une adresse de sortie résultant de l'incrémentation d'une seconde variable de comptage à i'arrivée de chaque cellule occupée. Ceci assure un acheminement des cellules libres dans le sens circulaire descendant des sorties, et un acheminement des cellules occupées dans le sens circulaire montant des sorties, sans risque de conflit dans le réseau Oméga inverse. Lorsque L pages 1274-1283). A chaque temps de cellule, l'algorithme ci-dessus implique le calcul de 2; adresses de L bits et leur insertion en-tête des 2N; cellules, libres ou occupées, qui sont à adresser simultanément aux 2 entrées du réseau de commutation. Une implémentation logicielle nécessiterait des calculs et des insertions séquentiels qui introduiraient d'importants retards de transmission des cellules. La même difficulté est rencontrée dans le cas d'une implémentation matérielle. Un but de l'invention est d'associer un réseau de commutation comprenant un réseau Oméga inversé à un générateur de bits d'acheminement qui évite les conflits entre cellules sans retarder excessivement leur transmission. L'invention propose ainsi un dispositif d'acheminement de cellules de données à mode de transfert asynchrone, comprenant au moins un réseau Oméga inversé à L étages et 2N entrées recevant des cellules synchronisées, L et N étant deux nombres entiers tels que L moyens d'insertion des bits d'acheminement recevant succes- sivement L ensembles de 2N bits d'adresse depuis le L-ième registre d'adressage en mode de transfert en parallèle, pour insérer en tête de chaque cellule adressée à une entrée du réseau des bits d'acheminement comprenant L bits d'adresse reçus successivement depuis l'un des emplacements du L-ième registre d'adressage en mode de transfert en parallèle. Le dispositif d'acheminement fonctionne de la façon suivante. Pour chaque groupe de 2N cellules à présenter aux entrées du réseau Oméga inversé, le registre d'état reçoit d'abord en parallèle les 2N bits d'état correspondants. Ensuite, les registres d'état et d'adressage sont mis en mode de décalage en série pour effectuer 2N opérations de décalage pendant lesquelles les adresses des 2N cellules sont successivement calculées par l'un ou l'autre des deux compteurs et chargées bit par bit dans les L registres d'adressage. Une fois que les 2N adresses ont ainsi été chargées, elles sont transférées en parallèle et insérées en tête des cellules correspondantes. L'ensemble de ce processus ne requiert donc que de l'ordre de l+2%+L cycles d'horloge du générateur de bits d'acheminement. Le générateur garantit en outre l'absence de conflit dans le réseau Oméga inversé. Lorsque L laquelle le bit d'état filtré indique une cellule libre. Ceci empêche les collisions dans les étages de concentration, puisque les cellules occupées en excès de 2L ainsi que toutes les cellules libres sont alors mises à zéro. Lorsque L=N, la ligne de rebouclage peut relier directement la sortie série du registre d'état à son entrée série, puisqu'aucun débordement de capacité ne peut intervenir dans le réseau Oméga inversé. Une autre propriété du dispositif d'acheminement selon l'invention est qu'il assure une égalisation de charge en sortie. En d'autres termes, quelle que soit la distribution des cellules occupées sur les 2N lignes d'entrée, les cellules occupées sont statistiquement réparties de manière uniforme sur les 2L sorties du réseau de commutation (L On peut en outre faire fonctionner le dispositif selon l'invention en multiplexeur 2N par 1. Dans ce cas, les moyens d'insertion des bits d'acheminement sont agencés pour insérer, en tête de chaque cellule et après les L bits d'adresse, le bit d'état filtré (L invention apparaîtront dans la description ci-après d'exemples de réalisation préférés mais non limitatifs, en référence aux dessins annexés, dans lesquels: - la figure 1, précédemment commentée, est un schéma d'un élément binaire de commutation utilisable dans un réseau Oméga inversé; - les figures 2 à 4, précédemment commentées, sont des schémas de trois réseaux de commutation incluant chacun un réseau Oméga inversé; - la figure 5 est un schéma synoptique d'ensemble d'un dispositif d'acheminement selon l'invention fonctionnant en multiplexeur 2N par 1; la figure 6 est un schéma d'un générateur de bits d'acheminement utilisable dans le dispositif de la figure lorsque N=5 et L=4; - la figure 7 est un schéma plus détaillé de registres faisant partie du générateur de la figure 6; - la figure 8 est un schéma d'un élément de mémorisation d'un bit dans un registre selon la figure 7; - la figure 9 est un schéma d'un multiplexeur des moyens d'insertion des bits d'acheminement dans le dispositif de la figure 5; - la figure 10 montre des chronogrammes expliquant l'insertion des bits d'acheminement en tête des cellules; et la figure 11 est un schéma d'un générateur de bits d'acheminement utilisable dans le dispositif de la figure 5 lorsque N=L=5. Le dispositif représenté sur la figure 5 traite des ensembles de 2N cellules ATM qui lui parviennent de façon synchronisée sur 2N entrées I(0),..., I(2N- 1). Conformément aux recommandations du CCITT, chaque cellule est par exemple constituée de 53 octets de 8 bits. Comme l'illustre la figure 5, huit réseaux de commutation identiques R0 à R7 à 2N entrées E(0),..., E(2N-1) et 2L sorties S(0),.... S(2L-1) peuvent être prévus pour acheminer en parallèle les huit bits de chaque octet, les huit bits d'un même octet étant adressés à des entrées de même rang des réseau R0 à R7 et étant acheminés vers des sorties de même rang de ces réseaux. Un tel parallélisme, permettant de réduire les vitesses de traitement à débit d'information donné, est optionnel et peut d'ailleurs être implémenté de manière différente. Les réseaux de commutation R0 à R7 sont par exemple conformes à l'une des figures 2 à 4, avec un réseau Oméga inversé à 2N entrées et L étages suivi, si L .,b(L-1) sont utilisés pour commander la commutation dans les colonnes 0,...,L-1 du réseau Oméga inversé. Les L+1 bits d'acheminement sont les mêmes pour chacune des huit voies de traitement parallèles relatives à une même entrée I(0),...,I(2N-1) du dispositif. Les bits d'acheminement sont reçus du générateur 42 sous la forme de L+l ensembles successifs de 2N bits relatifs chacun à l'une des entrées du dispositif. L'équipement situé en amont délivre, outre les bits d'information des 2N cellules entrantes 2N bits d'état CA(0),..., CA(2N-1) indiquant chacun si l'une des cellules présentée à une entrée I(i) (0 Un générateur de bits d'acheminement 42 utilisable lorsque N=5 et L=4 est représenté sur la figure 6, les réseaux R0 à R7 étant alors conformes à la figure 3. Le générateur 42 comporte L+1=5 registres SRE, SR0 à SR3 de 2N=32 bits chacun. Chacun de ces registres a un mode de transfert en parallèle et un mode de décalage en série. Les registres SRE, SR3, SR2, SR1 et SR0 sont agencés en cascade de façon qu'en mode de transfert en parallèle, le (i+l)ième registre d'adressage SR(L-l-i) (1 entrée série ESE. l1 La structure des registres à décalage est détaillée sur les figures 7 et 8. Chaque registre se compose de 2N=32 éléments de sélection et de mémorisation 52 ayant chacun une entrée parallèle DO, une entrée série Dl, une entrée de sélection de mode SE, une entrée d'horloge C et une sortie OP. Toutes les entrées SE reçoivent un signal SHLD de sélection de mode, le mode de décalage en série correspondant à SHLD=l et le mode de transfert en parallèle à SHLD=0. Les entrées d'horloge C reçoivent toutes un signal CK de cadencement des transferts (horloge bit). Les signaux SHLD et CK sont fournis par une base de temps, non représentée, du dispositif. L'élément 52 (figure 8) comporte une bascule D 54, cadencée par le signal reçu sur l'entrée d'horloge C, dont la sortie Q constitue la sortie OP de l'élément 52. L'entrée D de la bascule 54 est reliée à la sortie d'une porte OU 55 dont les deux entrées sont respectivement reliées aux sorties de deux portes ET 56,57. La porte ET 56 a deux entrées reliées aux entrées D1 et SE de l'élément 52. La porte ET 57 a une entrée reliée à l'entrée DO de l'élément 52 et une entrée inverseuse reliée à l'entrée SE. Ainsi, lorsque SHLD=1, l'entrée série D1 est sélectionnée pour mémoriser un bit dans la bascule 54, tandis que l'entrée parallèle DO est sélectionnée lorsque SHLD=0. Les entrées parallèles DO du registre d'état SRE sont reliées aux 32 lignes de l'entrée 43 pour recevoir les bits d'état CA(i) en mode de transfert en parallèle (SHLD=0). Pour agencer en cascade deux registres successifs, les sorties OP des éléments 52 du premier registre sont reliées aux entrées parallèles DO des éléments correspondants 52 du second registre. L'entrée série ESE, ES3 d'un registre est constituée par l'entrée série D1 du premier élément 52 de ce registre (par exemple celui correspondant au bit d'état CA(31) comme le montre la figure 7). Ensuite, le i-ième élément 52 du registre (2 dernier élément 52 de ce registre. La ligne de rebouclage 45 comporte des moyens de filtrage constitués, dans l'exemple représenté sur la figure 6, par une porte ET 58 et un compteur 59 sur L+l=5 bits. La sortie de la porte ET 58 est reliée d'une part à l'entrée série ESE du registre d'état SRE, et d'autre part à l'entrée d'incrémentation du compteur 59. Une entrée de la porte ET 58 est reliée à la sortie série SSE du registre d'état, et ses deux autres entrées reçoivent respectivement le signal de sélection de mode SHLD et le complément logique du bit de poids de plus fort MSB du compteur 59. Avant l'arrivée de chaque ensemble de 32 bits d'état CA(i), le compteur 59 est initialisé à zéro. Une fois que les 2N=32 bits d'état CA(O),...,CA(31) ont été chargés en parallèle dans le registre d'état SRE (SHLD=0), le générateur 42 exécute 32 cycles de décalage en série (SHLD=1) au cours desquels les adresses d'acheminement des cellules sont calculées. Le générateur 42 comprend à cette fin deux compteurs 47,48 sur L=4 bits. Le compteur 47 a une entrée d'incrémentation reliée à la sortie de la porte ET 58, de sorte que sa valeur de comptage CO est incrémentée d'une unité lorsque le bit d'état filtré FCA(i) transmis par la ligne de rebouclage 45 en mode de décalage en série vaut 1 (cellule occupée). Le compteur 48 a une entrée de décrémentation reliée à la sortie de la porte ET 58 par l'intermédiaire d'un inverseur 49, de sorte que sa valeur de comptage CL est décrémentée d'une unité lorsque le bit d'état filtré FCA(i) transmis par la ligne de rebouclage 45 vaut 0 (cellule libre). Un multiplexeur 50 a deux entrées sur L=4 bits recevant respectivement les valeurs de comptage CO et CL fournies par les compteurs 47 et 48. Les L=4 bits de sortie du multiplexeur 50 sont respectivement adressés aux entrées série ES0 à ES3 des registres d'adressage SR0 à SR3. La sélection des entrées du multiplexeur 50 s'opère en fonction du bit d'état filtré FCA(i) transmis par la ligne de rebouclage en mode de décalage en série: la valeur CO est sélectionnée lorsque FCA(i)=l (cellule occupée), et la valeur CL est sélectionnée lorsque FCA(i) =0 (cellule libre). Au démarrage, les compteurs 47 et 48 sont initialisés à des valeurs CO et CL telles que CL=CO-1. Cette condition d'initialisation évite qu'une même adresse puisse être affectée à la fois à une cellule libre et à une cellule occupée dans un ensemble de 2N=32 cellules à acheminer simultanément. Pour un ensemble donné de 2N=32 bits d'état, tant que le nombre de bits d'état CA(i) qui valent 1 (cellule occupée) ne dépasse pas 2 =16, le bit de poids le plus fort MSB du compteur 59 reste à 0 et la ligne de rebouclage 45 transmet simplement le bit d'état: FCA(i)=CA(i). Dès qu'il y a eu plus de 16 cellules occupées, le bit MSB prend la valeur 1 et bloque la porte ET 58. La ligne de rebouclage 45 transmet alors la valeur FCA(i)=0, ce qui limite à 2L=16 le nombre de cellules occupées simultanément acheminées. Les bits d'adresse bi(0),.....bi(3) relatifs à la cellule i adressée à l'entrée I(i) du réseau (0 dans le réseau Oméga inversé. Après les 32 cycles de décalage en série, les 32 adresses sont présentes dans les registres SR0 à SR3, et les bits d'état filtrés FCA(i) sont présents aux emplacements correspondants dans le registre SRE. Le générateur 42 exécute alors L+l=5 cycles de transfert en parallèle (SHLD=0) pour envoyer successivement aux moyens d'insertion les L=4 ensembles de 2N=32 bits d'adresse puis l'ensemble de 2N=32 bits d'état filtrés. Le générateur 42 est alors prêt à recevoir et traiter les bits d'état relatifs au prochain ensemble de cellules entrantes. La figure 9 montre un multiplexeur 60 des moyens d'insertion 40 servant à insérer les bits d'adresse et d'état en tête d'une cellule. Une entrée B est reliée à la sortie de l'emplacement relatif à cette cellule du dernier registre d'adressage SR0 du générateur 42. Les bits d'adresse b(0) à b(3) et le bit d'état filtré FCA sont reçus successivement sur cette entrée comme illustré sur la seconde ligne de la figure 10. L'entrée B du multiplexeur est reliée à l'entrée D d'une bascule D 61 cadencée par l'horloge bit CK et activée par un signal SELD produit par la base de temps de façon que SELD=l (bascule activée) pendant l'arrivée des bits b(0) à b(3) et FCA (troisième ligne de la figure 10). Le signal SELD revient ensuite à 0 de sorte que le bit FCA reste mémorisé dans la bascule 61 (quatrième ligne de la figure 10). L'insertion est commandée par un signal de sélection SELM correspondant par exemple au signal SELD retardé d'un cycle d'horloge par une bascule D 62 (cinquième ligne de la figure 10) ou produit de manière analogue par la base de temps. Une entrée A sur 8 bits du multiplexeur 60 reçoit les bits d'information provenant d'une des entrées I(i) du dispositif. L'information utile d'une cellule (53 bits par ligne) est formatée de manière à parvenir entre deux impulsions du signal SELM, le flux d'information étant interrompu lorsque SELM=l comme le montre la sixième ligne de la figure 10. Le multiplexeur 60 comporte une porte ET 64 dont les deux entrées sont respectivement reliées aux sorties Q des bascules 61 et 62. Une autre porte ET 65 a une entrée reliée à la sortie Q de la bascule 61 et une entrée inverseuse reliée à la sortie Q de la bascule 62. Pour chaque ligne binaire relative à l'entrée A, le multiplexeur 60 comporte une porte ET 66 et une porte OU 67 dont une entrée est reliée à la sortie de ladite porte ET 66. L'autre entrée de la porte OU 67 est reliée à la sortie de la porte ET 64. Les entrées de la porte ET 66 sont respectivement reliées à la sortie de la porte ET 65 et à ladite ligne binaire. La sortie sur 8 bits du multiplexeur 60 est constituée par les huit sorties des portes OU 67 qui fournissent les flux binaires adressés à des entrées de même rang des réseaux de commutation R0 à R7. Les signaux transmis aux entrées de même rang des réseaux R0 à R7 sont illustrés par les deux dernières lignes de la figure 10. Les bitsd'acheminement sont insérés en tête de la cellule par l'intermédiaire de la porte ET 64 et des portes OU 67 pendant que SELM=1. Si le bit d'état filtré FCA relatif à la cellule vaut 1 (cellule occupée), les bits d'information de la cellule sont ensuite transmis par l'intermédiaire de la porte ET 65, des portes ET 66 et des portes OU 67 (avant-dernière ligne de la figure 10). Si la cellule est libre ou à libérer (FCA=0), la porte ET 65 reste bloquée pendant la durée du champ d'information, et les bits d'information sont mis à zéro comme l'indique la dernière ligne de la figure 10. Cette mise à zéro élimine les risques de collision dans les étages de concentration des réseaux. Dans le mode de réalisation illustré sur la figure 5, le dispositif d'acheminement selon l'invention fonctionne en multiplexeur de voies 2N par 1. Chaque réseau de commutation RO,...,R7 est associé à un groupement GO,...,G7 de 2L files d'attente de sortie F(O),...,.F(2L-1). Chaque sortie S(O),...,S(2-1) d'un réseau, constituée par une sortie du (N-L)-ième étage de concentration de ce réseau, est reliée à une file d'attente F(O),...,F(2L-1) constituée par une mémoire de type FIF0. Lorsque le bit d'état filtré FCA relatif à une cellule acheminée vers huit sorties de même rang des réseaux R0 à R7 vaut 1, une écriture des bits d'information qui suivent est commandée dans les huit files d'attente correspondantes. Si FCA=0, aucune écriture n'est effectuée. Ainsi, les écritures dans les files d'attente sont conditionnées par des signaux (les bits d'état filtrés) transmis selon le même chemin que les bits d'information, et automatiquement synchronisés. La lecture des files d'attente vers la sortie 70 du dispositif s'effectue de façon cyclique sous le contrôle d'un compteur 72 sur L bits. Le compteur 72 est incrémenté d'une unité à chaque temps de réémission de cellule, et délivre une adresse de lecture sur L bits aux groupements GO à G7 de files d'attente. Cette adresse pointe les files d'attente dans lesquelles doit être lue la cellule à émettre. Les groupements GO à G7 délivrent huit bits qui sont regroupés pour restituer les octets sur la sortie 70. S'il ne reste pas de cellule occupée en attente dans les groupements GO à G7, le compteur 72 n'est pas incrémenté et aucune lecture n'est effectuée. Le mode d'acheminement dans les réseaux de commutation et cette gestion des files d'attente préservent sur la sortie l'ordre d'arrivée des cellules occupées. Le dispositif ci-dessus décrit avec L d'acheminement défini par le générateur 42. Lorsque L=N, le générateur 42 des bits d'achemi- nement peut être conforme au schéma de la figure 11, établi pour L=N=5, les réseaux de commutation RO à R7 étant alors tels que celui de la figure 2. Ce schéma est semblable à celui de la figure 6, avec un registre d'adressage supplé- mentaire SR4 pour les cinquièmes bits d'adresse b(4), les compteurs 47, 48 et le multiplexeur 50 fonctionnant sur 5 bits. Lorsque L=N, la ligne de rebouclage 46 relie direc- tement la sortie série SSE du registre d'état à son entrée série, les moyens de filtrage 58, 59 étant inutiles puisqu'aucun débordement de capacité ne peut survenir dans les réseaux Oméga inversés R0 à R7. Le fonctionnement du dispositif lorsque L=N est identique à celui décrit précé- demment. Toutefois, il n'est pas nécessaire de forcer à zéro des cellules en excès puisqu'il n'y a pas d'étage de concen- tration et puisque les cellules repérées libres (CA=0) ne sont pas enregistrées dans les files d'attente de sortie. En d'autres termes, dans les multiplexeurs 60 des moyens d'insertion (figure 9), on peut se dispenser des portes ET en adressant directement le complément logique du signal SELM aux entrées des portes ET 66. Si, lorsque L=N, on supprime les groupements G0 à G7 de files d'attentes de sortie, le dispositif fonctionne comme un égaliseur de charges à 2N voies. Dans ce cas, il n'est pas indispensable d'insérer les bits d'état CA en tête des cellules, c'est-à-dire que le registre d'état SRE peut ne pas être agencé en cascade avec les registres d'adressage SR4,... ,SR0 (figure 11), que l'entrée série ESE du registre d'état peut ne pas être reliée à sa sortie série SSE, et que les multiplexeurs 60 peuvent être commandés par le signal SELD de manière à insérer seulement les L bits d'adresse en tête de chaque cellule (figures 9 et 10). REVENDICATIONS 1. Dispositif d'acheminement de cellules de données à mode de transfert asynchrone, comprenant au moins un réseau Oméga inversé (24;25;28) à L étages et 2N entrées recevant des cellules synchronisées, L et N étant deux nom- bres entiers tels que L - un multiplexeur (50) ayant L bits de sortie res- pectivement adressés aux entrées série (ES0, ES1...) des L registres d'adressage, une première entrée sur L bits reliée à la sortie du premier compteur sur L bits (47) et sélec- tionnée lorsque le bit d'état (FCA;CA) obtenu à partir de la sortie série du registre d'état en mode de décalage en série indique une cellule occupée, et une seconde entrée sur L bits reliée à la sortie du second compteur sur L bits (48) et sélectionnée lorsque le bit d'état (FCA;CA) obtenu à partir de la sortie série du registre d'état en mode de décalage en série indique une cellule libre, le dispositif d'acheminement comprenant en outre des moyens (40) d'insertion des bits d'acheminement recevant successivement L ensembles de 2N bits d'adresse depuis le L-ième registre d'adressage (SRO) en mode de transfert en parallèle, pour insérer en tête de chaque cellule adressée à une entrée du réseau des bits d'acheminement comprenant L bits d'adresse (b(0), b(l),....) reçus successivement depuis l'un des emplacements du L-ième registre d'adressage en mode de transfert en parallèle. 2. Dispositif selon la revendication 1, fonctionnant en multiplexeur 2N par 1, caractérisé en ce que L = N, en ce qu'une ligne de rebouclage (46) relie directement la sortie série (SSE) du registre d'état (SRE) à son entrée série (ESE), en ce que le registre d'état est agencé en cascade avec les N registres d'adressage (SRO à SR4) de façon que le premier registre d'adressage (SR4) reçoive le contenu du registre d'état en mode de transfert en parallèle, en ce que les moyens (40) d'insertion des bits d'acheminement reçoi- vent les 2N bits d'état depuis le N-ième registre d'adres- sage (SRO) après les N ensembles de 2N bits d'adresse, et sont agencés pour insérer, en tête de chaque cellule et après les N bits d'adresse, le bit d'état (CA) correspondant à cette cellule, et en ce que chacune des 2N sorties (S(0), S(1),....) du réseau Oméga inversé (RO- R7) est reliée à une file d'attente de sortie (F(0), F(1),....) dans laquelle l'écriture des données d'une cellule n'est effectuée que si le bit d'état inséré en tête de cette cellule indique une cellule occupée, les 2N files d'attente étant lues cycliquement vers la sortie (70) du dispositif. 3. Dispositif selon la revendication 1, caractérisé en ce que L les L registres d'adressage (SRO à SR3) de façon que le pre- mier registre d'adressage (SR3) reçoive le contenu du regis- tre d'état en mode de transfert en parallèle, et en ce que les moyens (40) d'insertion des bits d'acheminement reçoi- vent du L-ième registre d'adressage (SRO), après les L en- sembles de 2N bits d'adresse, les 2N bits d'état filtrés par les moyens de filtrage, et sont agencés pour mettre à zéro les bits d'information de toute cellule pour laquelle le bit d'état filtré (FCA) indique une cellule libre. 4. Dispositif selon la revendication 3, fonctionnant en multiplexeur 2N par 1, caractérisé en ce que les moyens (40) d'insertion des bits d'acheminement sont agencés pour insérer, en tête de chaque cellule et après les L bits d'adresse, le bit d'état filtré (FCA) correspondant à cette cellule, et en ce que chacune des 2L sorties du (N-L)-ième étage de concentration est reliée à une file d'attente de sortie (F(0),...,F(2L-1)) dans laquelle l'écriture des don- nées d'une cellule n'est effectuée que si le bit d'état filtré inséré en tête de cette cellule indique une cellule occupée, les 2L files d'attente étant lues cycliquement vers la sortie (70) du dispositif.