Brevet FR2700899A1 — publié le 19940729

PROCÉDÉ ET DISPOSITIF DE COMPRESSION/DÉCCMPRESSION D'INFORMATIONS TRANSMISES SUR UNE LIGNE SÉRIE MULTIPLEXÉE La présente invention concerne le multiplexage et le démultiplexage d'une pluralité de lignes série asynchrones pouvant fonctionner chacune à l'une ou l'autre d'une pluralité de vitesses de transmission inférieures à une vitesse maximale. La présente invention concerne plus particulièrement la compression des informations multiplexées. Il est souvent nécessaire, pour deux systèmes informa- tiques, de communiquer par une pluralité de lignes série Si les deux systèmes informatiques sont distants, on veut limiter le nombre de lignes qui les relient et on est amené à multiplexer les lignes série sur une seule ligne série rapide. Pour assurer une reconstruction des signaux série avec une distorsion acceptable, il faut, avant multiplexage, échan- tillonner un nombre minimal de fois chaque bit émis On appelle15 résolution, notée q, ce nombre d'échantillons Ainsi, la fré- quence d'échantillonnage d'une ligne doit être égale à q fois sa vitesse de fonctionnement Même si les lignes série à multiple- xer peuvent fonctionner à des vitesses différentes, on préfère, pour des raisons de simplicité, échantillonner toutes ces lignes20 à une seule fréquence égale à q fois la vitesse de la ligne la plus rapide Le choix q= 8 fournit un bon compromis entre la quantité d'informations à transmettre sur la ligne rapide et la distorsion du signal reconstruit. Par conséquent, s' il faut multiplexer N lignes série pouvant avoir des vitesses de transmission différentes infé- rieures ou égales à une vitesse maximale, la ligne série rapide doit supporter la vitesse maximale multipliée par qn La vitesse supportable par une ligne série rapide étant limitée, la capa- cité de multiplexage, c'est-à-dire le nombre N de lignes série ou la vitesse de transmission maximale de ces lignes, est limitée. La demande de brevet français 86/08304 décrit un système de multiplexage/démultiplexage o les informations à transmettre sur la ligne série rapide subissent une compres- sion Le procédé de compression est basé sur l'observation de chaque signal à multiplexer dans des fenêtres successives de la largeur d'un bit transmis à la vitesse maximale possible Chaque fenêtre est divisée en q= 8 subdivisions, et l'on envoie sur la ligne série rapide m= 3 bits indiquant la position d'une transi- tion du signal dans cette fenêtre et un bit indiquant la polari- té de la transition Le taux de compression obtenu est constant et égal à q/(m+l) (on envoie seulement m bits de position et 1 bit de polarité à la place des q bits envoyés normalement). Un objet de la présente invention est de prévoir un procédé de compression des informations transmises sur une ligne série multiplexée, qui présente un taux de compression constant supérieur à q/(m-l), o q= 2 m est la résolution souhaitée. Un autre objet de la présente invention est de prévoir un tel procédé de compression qui puisse être mis en oeuvre par un circuit simple. Ces objets sont atteints grâce à un procédé de com- pression de la quantité d'informations transmises sur une ligne série rapide sur laquelle sont multiplexés une pluralité de signaux logiques pouvant avoir l'une ou l'autre de plusieurs vitesses discrètes ne dépassant pas une vitesse maximale, le rapport entre cette vitesse maximale et la vitesse immédiatement inférieure étant égal à 2, et chaque bit transmis par un signal série étant, avant multiplexage, échantillonné au mins q fois. Selon l'invention, le procédé comprend les étapes suivantes pour chaque signal logique: initialiser périodiquement un premier compteur à une fréquence F voisine de la moitié de la vitesse maximale, ce compteur étant incrémenté à une fréquence 2 q F; détecter une première transition du signal logique dans la période courante, relever le contenu du premier compteur au maoent de cette transition, et marquer un premier bit par un état actif si cette transition est montante; détecter une éven- tuelle deuxième transition du signal logique dans la période courante, et marquer un deuxième bit par un état actif si ètte deuxième transition survient effectivement; et transmettre sur la ligne série rapide le contenu du compteur, et le premier et deuxième bits. La présente invention associe au procédé de caopres- sion susmentionné un procédé de décompression comprenant les étapes suivantes: mémoriser les bits arrivant sur la ligne série rapide, ces bits correspondant au contenu du premier comp- teur et auxdits premier et deuxième bits; initialiser périodi- quement un deuxième compteur à ladite fréquence F, ce compteur étant incrémenté à une fréquence 2 q F; comparer le contenu du deuxième compteur au contenu du premier et, en cas d'égalité, mettre un signal de sortie à un état correspondant à l'état dudit premier bit; et comparer le contenu du deuxième compteur au contenu du premier augmenté de q et, en cas d'égalité, basculer l'état dudit signal de sortie si ledit deuxième bit est à un état actif. Selon un mode de réalisation de la présente invention, le procédé de compression comprend en outre les étapes suivan- tes: initialiser un troisième compteur à la survenue de la première transition du signal logique, ce compteur étant cadencé à la fréquence 2 q F; et marquer ledit deuxième bit par son état actif seulement si la deuxième transition du signal logique survient tandis que le contenu du troisième compteur est infé- rieur à une valeur maximale correspondant à la durée maximale d'un bit transmis à la vitesse maximale. Selon un mode de réalisation de la présente invention, le procédé de compression canprend l'étape consistant à retarder jusqu'au début de la période suivante une éventuelle troisième transition survenant dans la période courante, ou une deuxième transition survenant dans la période courante après que le troi- sième compteur a atteint ladite valeur maximale. Selon un mode de réalisation de la présente invention, le premier compteur est un compteur à k bits et q= 2 k-1. La présente invention vise également un dispositif de compression de la quantité d'informations transmises sur une ligne série rapide sur laquelle sont multiplexés une pluralité de signaux logiques pouvant avoir l'une ou l'autre de plusieurs15 vitesses discrètes ne dépassant pas une vitesse maximale, le rapport entre cette vitesse maximale et la vitesse immédiatement inférieure étant égal à 2, et chaque bit transmis par un signal série étant, avant multiplexage, échantillonné au moins q fois, caractérisé en ce qu'il comprend pour chaque signal logique: un premier compteur initialisé périodiquement à une fréquence F voisine de la moitié de la vitesse maximale, oe compteur étant incrémenté à une fréquence 2 q F; un circuit de détection de transition fournissant une impulsion à chaque transition du signal logique; un moyen de comptage du nombre de transitions25 du signal logique survenant dans chaque période 1/F de la fré- quence F; un premier circuit de mémorisation validé par le moyen de comptage de transitions lors de l'arrivée d'une pre- mière transition dans une période 1/F, pour mémoriser les bits du compteur et un premier bit égal à l'état du signal logique30 après la première transition; un deuxième circuit de mémorisa- tion d'un deuxième bit fourni par le moyen de comptage de tran- sitions, validé par les impulsions fournies par le circuit de détection de transition, et remis à zéro à la fréquence F; et des moyens pour transmettre sur la ligne série rapide le contenu desdits circuits de mémorisation. La présente invention associe au dispositif de coml- pression susmentionné un dispositif de décanpression compre- nant:un circuit de sénorisation des bits arrivant sur la ligne série rapide, ces bits correspondant au contenu du premier caiipteur et auxdits premier et deuxième bits; un deuxième comp- teur initialisé à la fréquence F, et incrémenté à la fréquence 2 q F; un premier comparateur cauparant le contenu du premier ccmpteur au contenu du deuxième, et fournissant un signal actif en cas d' égalité; un deuxième comparateur recevant le contenu du deuxième canpteur et le contenu du premier compteur par l' in- termédiaire d'un additionneur de q, et fournissant un signal actif en cas d'égalité; et une bascule mise à un état corres- pondant à celui du premier bit lorsque le signal fourni par le premier comparateur est activé, et basculée lorsque le signal fourni par le deuxième comparateur est activé et que le deuxième bit est à un état actif Selon un mode de réalisation de la présente invention, le dispositif de compression comprend un troisième compteur incrémenté à la fréquence 2 q F et initialisé au premier change- ment d'état du moyen de camptage de transitions; un troisième canparateur recevant le contenu du troisième compteur et une valeur correspondant à la durée maximale d'un bit transmis à la vitesse maximale, et fournissant un signal actif si le contenu du troisième compteur est inférieur à cette valeur; et des moyens pour verrouiller l'létat du signal logique tandis que le signal fourni par le troisième comparateur est inactif ou tandis que le moyen de comptage de transitions indique la survenue d 'une deuxième transition du signal logique. Ces objets, caractéristiques et avantages ainsi que d 'autres de la présente invention seront décrits en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles la figure 1 est destinée à illustrer le procédé selon l'invention à l'aide d'exemples de signaux série les figures 2 A et 2 B représentent respectivement un mode de réalisation d'un circuit permettant de mettre en oeuvre le procédé de compression selon l'invention et un chronogramme du fonctionnement de ce circuit; la figure 3 représente des cas de fluctuation autour d'une valeur nominale de la largeur d'un bit à transmettre; les figures 4 A, 4 B et 4 C représentent respectivement un mode de réalisation de circuit de compression selon l'inven- tion permettant de prendre en compte des fluctuations du type de la figure 3, un élément du circuit de la figure 4 A, et un chro- nogramme du fonctionnement du circuit de la figure 4 A; la figure 5 représente un mode de réalisation de cir- cuit de décompression selon l'invention; et la figure 6 sert à illustrer comment le circuit de la figure 5 lève une ambiguité de codage d'information comprimée. Le procédé selon l'invention s'applique au cas o le rapport entre la vitesse maximale des lignes à multiplexer et la vitesse immédiatement inférieure est égal à 2 Le procédé s'applique donc, sauf exèption rare, à toute liaison série standard. Le procédé selon l'invention consiste à vérifier, dans des fenêtres successives du double de la largeur d'un bit trans- mis à une vitesse maximale possible, à quelle position dans une fenêtre survient une transition du signal à transmettre, et à vérifier s'il survient une deuxième transition du signal dans la fenêtre Ensuite, on envoie sur une ligne série rapide, à la plaoe des échantillons successifs fournis par un procédé de multiplexage classique, un ensemble de bits indiquant la posi- tion de la transition, un bit indiquant la polarité de la tran- sition (front montant ou front descendant), et un bit supplémen- taire indiquant si une deuxième transition est survenue ou non dans la fenêtre Le nombre de positions possibles que l'on détecte dans une demifenêtre, correspondant à un bit transmis à vitesse maximale, détermine la résolution du signal reconstruit. Ainsi, si q= 2 m est la résolution souhaitée, on trans- met sur la ligne série rapide seulement m+ 2 bits (m bits de position, 1 bit de polarité, et 1 bit pour coder une éventuelle deuxième transition) sur les 2 q bits (deux bits sucèssifs à vitesse maximale sont transmis dans une fenêtre) qui seraient transmis classiquement Le taux de compression obtenu est égal à 2 q/(m-2) et est strictement supérieur au taux q/(m+l) obtenu par le procédé de la demande de brevet 86/08304 susmentionnée. Un aspect important de la présente invention, permet- tant d'obtenir ce taux de compression élevé, est le codage d'une deuxième transition sur un seul bit au lieu de coder sa position sur plusieurs bits comme pour la première transition. Le codage d'une éventuelle deuxième transition à l'aide d'un seul bit est possible grâce au fait que l'on sait, lorsque cette transition survient effectivement, que le signal est à sa vitesse de transmission maximale et que, en principe, la durée séparant cette deuxième transition de la première est égale à la moitié de la largeur de la fenêtre en cours, c'est- à-dire que la deuxième transition se trouve q subdivisions après la première. La figure 1 illustre six allures possibles Txl à Tx 6 d'un signal série à l'intérieur d'une fenêtre W dont la largeur est èlle de deux bits à la vitesse maximale de transmission du signal série considéré La fenêtre W est divisée en 2 q= 16 inter- valles, ou subdivisions, numérotés de O à 15 A côté de chaque signal Tx, on a représenté un codage comprenant 4 bits de posi- tion P( 3:0) indiquant dans quelle subdivision de la fenêtre W survient une transition du signal Tx, un bit PT 1 de polarité de transition indiquant si cette transition est montante ou descen- dante, et un bit T 2 d'existence de deuxième transition indiquant s'il survient ou non une deuxième transition dans la fenêtre W. Les signaux Txl et Tx 2 présentent une seule transition dans la fenêtre W; les bits T 2 correspondants sont à O pour indiquer l'absence d'une deuxième transition La transition du signal Txl est montante et survient dans la subdivision 5; les bits P( 3:0) définissent la valeur 5 en binaire et le bit PT 1 est à 1 pour indiquer une transition montante La transition du signal Tx 2 est descendante et survient dans la subdivision 9; les bits P( 3:0) définissent la valeur 9 et le bit PT 1 est à O pour indiquer une transition descendante. Les signaux Tx 3 et Tx 4 présentent chacun deux transi- tions dans la fenêtre W; les bits T 2 correspondants sont à 1 pour indiquer qu'il s'est produit deux transitions dans la fenêtre W La première transition du signal Tx 3 est montante et survient dans la subdivision 4; les bits P( 3:0) définissent la valeur 4 et le bit PT 1 est à 1 pour indiquer que la première transition est montante La première transition du signal Tx 4 est descendante et survient dans la subdivision 6 de la fenêtre W; les bits P( 3:0) définissent la valeur 6 et le bit PT 1 est à 0 pour indiquer que la première transition est descendante. Les signaux Tx 5 et Tx 6 sont à un niveau constant, respectivement 1 et O Les bits T 2 correspondants sont à O indi- quant une absence de deuxième transition et les bits P( 3:0) correspondants indiquent une transition à la dernière subdi- vision 15 Le bit PT 1 pour le signal Tx 5 est à 1, indiquant une transition montante, et le bit PT 1 pour le signal Tx 6 est à O indiquant une transition desoendante Ces codages des signaux Tx 5 et Tx 6 pourraient être confondus respectivement avec èlui d'un signal présentant une première transition montante dans la subdivision 15 et avec celui d'un signal présentant une première transition descendante dans la subdivision 15 Comme on le verra ultérieurement en relation avec la figure 6, ètte ambiguité est levée au niveau de la décompression (du décodage), car le procédé de décompression tient compte de l'état antérieur à une transition d'un signal en cours de reconstruction Le procédé de décompression selon l'invention sera décrit plus en détail ultérieurement. Dans les exemples ci- dessus (avec q= 8) on obtient un taux de compression constant de 2,67. Les figures 2 A et 2 B représentent respectivement un mode de réalisation de circuit de compression mettant en oeuvre le procédé de l'invention et un chronogramme décrivant le fonc- tionnant de ce circuit.10 Chaque signal série Tx à multiplexer est associé à un circuit du type de èlui de la figure 2 A Le signal Tx est fourni à l'entrée d'un détecteur de transition 10 et à l'entrée de donnée d'une bascule 12 de type D A chaque transition, montante ou descendante, du signal Tx, le circuit 10 fournit une15 impulsion E à une entrée d'horloge inverse de deux bascules 14 et 16 de type D (les bascules 14 et 16 sont déclenchées par les fronts descendants des impulsions E) La bascule 14 est confi- gurée en diviseur par 2, c'està-dire que sa sortie inversée Q* est rebouclée sur son entrée de donnée D Les bascules 14 et 1620 sont remises à zéro par des impulsions F se succédant à une fréquence moitié de la vitesse maximale du signal Tx (c'est- à-dire que la largeur d'une fenêtre W est égale à la largeur de deux bits transmis à vitesse maximale) La bascule 14 fournit un signal l E qui indique, lorsqu'il bascule à 1, qu'il s'est produit une seule transition du signal Tx depuis la dernière impulsion F Le signal l E est fourni à l'entrée d'horloge de la bascule 12, à l'entrée de donnée de la bascule 16, et à l'entrée de validation d'une bascule 18 de type D La bascule 18 reçoit sur quatre lignes le contenu Pl d'un compteur 20 cadencé par un30 signal 16 F à 16 fois la fréquence des impulsions F Le compteur est remis à zéro par les impulsions F Les sorties des bascules 12, 16 et 18 sont fournies à une bascule à transparence contrôlée 22 validée par les impulsions F Les bascules 12, 16 et 18 fournissent respectivement le bit PT 1 de polarité de première transition, le bit T 2 d'existence de deuxième transi- tion, et la donnée P( 3:0) de position de la première transition dans une fenêtre. La figure 2 B représente un chronogramme du fonctionne- ment du circuit de la figure 2 A pour un exemple d'allure du signal Tx On y a représenté une fenêtre de mesure W divisée en 16 subdivisions O à 15 débutant à des instants to à t 15 Chacun des instants to à t 15 correspond au front montant d'une impul- sion d'horloge 16 F qui incrémente le compteur 20 L'instant to correspond au front montant d'une impulsion F; une fenêtre W débute ainsi à chaque impulsion F. A l'instant to survient une première impulsion F qui remet à zéro les bascules 14, 16, et le compteur 20, et trans- fère dans la bascule 22 les données PT 1, T 2 et P( 3:0) trouvées dans la fenêtre précédente Les signaux Tx, E, l E et T 2 sont à 0 Le signal PT 1 et la valeur P( 3:0) sont à des états quelcon- ques, pris au cours de la fenêtre W précédente. A l'instant t 4 survient une première transition mon- tante du signal Tx, qui déclenche une première impulsion E La largeur des impulsions E est inférieure à la période du signal 16 F, égale à une demi-période du signal 16 F, par exemple. Le front descendant de l'impulsion E déclenche les bascules 14 et 16; le signal l E, délivré par la bascule 14, passe à 1, ce qui indique qu'il s'est produit une première tran-25 sition dans la fenêtre W; et l'état antérieur, 0, du signal l E est transféré sur la sortie T 2 de la bascule 16 Dans ce cas, le signal T 2 garde son état 0. Le front montant du signal l E valide la bascule 18 qui mémorise le contenu Pl du compteur 20, alors égal à 4; la donnée P( 3:0) passe à 4 Le front montant du signal l E déclenche la bascule 12 qui mémorise l'état courant, 1, du signal Tx; la donnée PT 1 passe à 1 ou reste à 1 selon son état précédent. A l'instant t 12 survient une deuxième transition, descendante, du signal Tx qui déclenche une nouvelle impulsion il E Le front desèndant de l'impulsion E déclenche de nouveau les bascules 14 et 16; le signal l E bascule à O et son état anté- rieur, 1, est mémorisé dans la bascule 16 Le signal T 2 passe donc à 1 pour indiquer la survenue d'une deuxième transition 5 dans la fenêtre W. Le prochain front montant du signal F (au début to de la fenêtre W suivante) transfère dans la bascule 22 les valeurs PT 1, T 2, et P( 3:0) trouvées dans la fenêtre W courante et remet à zéro les états l E, T 2, et Pl des bascules 14, 16 et du comp- teur 20, respectivement. Si les transitions du signal Tx aux instants t 4 et t 12 sont respectivement desèndante et montante, les signaux E, l E, P( 3:0), et T 2 sont identiques, mais le signal PT 1 passe à O au lieu de 1 dans la subdivision 4. A chaque début de fenêtre, les bits que l'on vient de mémoriser dans la bascule 22 sont traités canoe les échantillons sucèssifs dans un procédé de multiplexage classique Toutefois, au lieu d'avoir 16 échantillons à transmettre sur une fenêtre, on n'a que 6 bits à transmettre Les bascules 22 associées aux20 signaux à multiplexer pourront être, par exemple, des registres à décalage dont les derniers bits sont lus séquentiellement à une cadenoe de 6 n F pour être transférés sur une ligne série rapide. Jusqu'ici, on a considéré le cas théorique o la largeur d'un bit transmis à vitesse maximale était égale à l'inverse de ètte vitesse Or, la largeur d'un bit peut fluctuer dans une plage de 33 % de sa valeur nominale Cette fluctuation peut, pour les deux vitesses de transmission les plus élevées, conduire à des erreurs de codage Un aspect de l'invention est de corriger ces erreurs. La figure 3 représente trois exemples de signaux série Txl, Txel, et Txe 2 associés à des plages de fluctuation Deux signaux, Txel et Txe 2, peuvent conduire à un codage erroné. Chacun des signaux présente une transition, par exemple mon- tante, dans la subdivision O d'une fenêtre Wl et on indique en pointillés des zones o des transitions ultérieures de ès signaux peuvent survenir. Le signal Txl correspond à un bit à 1 suivi d'un bit à O transmis à la vitesse maximale Nominalement, la transition desoendante du signal Txl survient dans la subdivision 8 de la fenêtre Wl Une fluctuation de 33 % entraîne que ètte deuxième transition peut survenir entre la subdivision 5 et la subdi- vision 11, approximativement Quelle que soit la position de la10 deuxième transition, le cas du signal Txl n'entraîne pas d'erreur, c'est-à-dire que le procédé de décompression, canme on le verra ultérieurement, reconstruit effectivement un signal correspondant à la transmission d'un bit à 1 à la vitesse maxi- male. 15 Le signal Txel correspond à la transmission succes- sive à la vitesse maximale de bits 1,1, et 0 Etant donné que la vitesse de transmission est en principe respectée avec précision (à 2 % près), une erreur de largeur du premier bit transmis ne s'ajoute pas à une erreur du deuxième La deuxième transition du signal Txel peut se produire entre la subdivision 13 de la fenêtre Wl et la subdivision 3 de la fenêtre W 2 suivante Si la deuxième transition se produit entre les subdivisions O et 3 de la fenêtre W 2, le signal Txel reconstruit aura la même allure que le signal Txel d'origine; aucune erreur ne se produit. Toutefois, si la deuxième transition se produit dans l'une des subdivisions 13 à 15 de la fenêtre Wl, le signal Txel est codé de la même manière que le signal Txl, ce qui entraîne un signal reconstruit présentant un deuxième bit à O au lieu de 1. Le signal Txel pourrait aussi correspondre à la trans- mission d'un bit à 1 à la vitesse moitié de la vitesse maxi- male La plage de fluctuation est alors le double de èlle représentée et le signal reconstruit risque, si le bit initial est à sa largeur la plus faible, de présenter un bit correspon- dant deux fois moins large qu'il devrait l'être, mais ce bit sera quand même généralement interprété comme un bit à 1 par un circuit de réception du signal reconstruit Ce problème ne se pose pas si la fluctuation admise est inférieure à 25 %. Le signal Txe 2 correspond à la transmission successive à la vitesse maximale de bits 1, O et 1 La deuxième transition du signal Txe 2, canme pour le signal Txl, peut se produire entre la subdivision 5 et la subdivision 11 de la fenêtre Wl Une éventuelle troisième transition correspondant à un troisième bit à 1 transmis peut se produire entre la subdivision 13 de la fenêtre Wl et la subdivision 3 de la fenêtre W 2 La reconstruc- tion du signal correspondant à la fenêtre Wl est effectuée sans erreur, toutefois il n'est pas prévu dans le procédé de l'inven- tion, pour des raisons de simplicité du circuit, de détecter une troisième transition dans une fenêtre Ainsi, si cette troisième transition se produit dans l'une des subdivisions 13 à 15 de la fenêtre Wl, on ne la détecte pas mais elle produit quand même des effets qui sont la mise à 1 du signal l E et un nouveau transfert du contenu du compteur 20 dans la bascule 18, donnant alors une valeur P( 3:0) erronée comptabilisée à la fin de la fenêtre Wl. Un aspect de l'invention est de corriger ces possibles erreurs en retardant jusqu'au début de la fenêtre suivante une deuxième transition trop tardive ou une troisième transition, arrivant dans la fenêtre courante Pour cela, on compare le temps écoulé depuis la première transition à une durée maximale correspondant à la largeur maximale admise d'un bit transmis à la vitesse maximale ( 11 subdivisions d'une fenêtre W) Tant que la durée maximale n'est pas atteinte, on admet la survenue d'une deuxième transition A partir de la durée maximale, toute survenue d'une transition est retardée jusqu'au début de la fenêtre suivante. La figure 4 A représente le circuit de la figure 2 A modifié pour corriger les éventuelles erreurs susmentionnées. Les éléments déjà représentés en figure 2 A sont désignés par des mêmes références Le détecteur de transition 10 reçoit un signal Tx' correspondant au signal Tx traité par un circuit correcteur 40 Un comparateur 42 reçoit sur une entrée A le contenu d'un compteur 44 à 4 bits, et sur une entrée B la valeur 11 en binaire Le compteur 44 est cadencé par le signal d'horloge 16 F et est remis à zéro par les fronts descendants du signal ME Le comparateur 42 fournit sur sa sortie A donnée d'une bascule à transparence contrôlée 46 par l'intermé- diaire d'un circuit anti-rebond 48 piloté par le signal 16 F Le signal Tx' est délivré par la sortie Q de la bascule 46 Les signaux T 2 et P 20 K sont fournis respectivement à une entrée directe et à une entrée inverse d'une porte NON OU 50 fournis- sant un signal DE de retard de transition à l'entrée de vali- dation de la bascule 46. Le circuit anti-rebond 48 est un circuit classique permettant d'ignorer toute impulsion du signal Tx de durée infé- rieure à un nombre choisi (par exemple 1) de périodes de son signal d'horloge 16 F. La figure 4 C illustre un chronogramme de fonction- nement du circuit des figures 4 A et 4 B pour un signal Tx présen- tant une deuxième transition tardive dans une fenêtre W On a30 reporté sur la figure 4 C les allures correspondantes des signaux 16 F, Tx, E, l E, P 20 K, T 2, DE, Tx', et les états correspondants P 2 du compteur 44. Une première transition, montante, du signal Tx arrive à un instant t 2, au début de la subdivision 2 de la fenêtre W. (Les transitions du signal Tx sont synchronisées sur i l'horloge 16 F, ce qui est généralement obtenu par un circuit anti-rebond) Le signal P 20 K et le signal T 2 sont respectivement à 1 et à O et le signal DE est, en conséquence, à 1 La bascule 46 transmet le signal Tx en tant que signal Tx' tant que son signal de valida- tion DE est à 1 Il en résulte une transition montante du signal Tx' à l'instant t 2 qui déclenche une impulsion E Le front des- cendant de 1 'impulsion E entraîne le basculement à 1 du signal l E Ce front montant du signal l E, dans la subdivision 2, libère le compteur 44 qui commence à compter au rythme du signal 16 F. Le compteur 44 passe à 1 dès le début de la subdivision 3. A l'instant t 13 la deuxième transition du signal Tx n'est pas encore survenue alors que 1 'état du compteur 44 atteint la valeur 11 Le comparateur 42 met à O le signal P 20 K, ce qui entraîne la mise à O du signal DE Le contenu de la bas- cule 46 est verrouillé et le signal Tx' ne change plus d'état quel que soit le comportement du signal Tx. A un instant t 15 survient la deuxième transition, descendante, du signal Tx Cette transition n'a aucun effet sur le signal Tx' puisque la bascule 46 est verrouillée Le signal Tx' ne changeant pas d'état à l'instant t 15 de la deuxième tran- sition du signal Tx, une impulsion E n'est pas générée et l'état T 2 de la bascule 16 reste inchangé. Au début to de la fenêtre suivante, le compteur 44 est remis à zéro, ce qui entraîne la mise à 1 du signal P 20 K, qui entraîne à son tour la mise à 1 du signal DE L'état 1 du signal DE rend la bascule 46 passante et le signal Tx' prend l'état courant O du signal Tx La transition descendante qui en résulte du signal Tx' est prise en compte comme une première transition dans la fenêtre par le déclenchement d'une impulsion E. On a représenté en pointillés l'allure des signaux lorsque la deuxième transition du signal Tx survient à l'instant tg, par exemple La bascule 46, étant encore passante à l'instant tg (le contenu P 2 du compteur 44 n'a pas atteint la valeur 11), le signal Tx' passe à O en même temps que le signal Tx Une impulsion E est déclenchée par cette transition du signal Tx' et son front descendant fait basculer le signal l E à 0 Le signal T 2 passe alors à 1 en provoquant la mise à O du signal DE et donc le verrouillage de la bascule 46 Ainsi, une éventuelle troisième transition du signal Tx n'est comptabilisée que lorsque la bascule 46 est rendue de nouveau passante, c'est-à-dire au début to de la fenêtre suivante lorsque le signal T 2 est remis à O par une impulsion F. La figure 5 représente un mode de réalisation de circuit de décompression d'un signal comprimé selon le procédé de l'invention Ce circuit comprend une bascule à transparence contrôlée 52 validée par un signal F' de même fréquence que le signal F susmentionné Les périodes successives du signal F' correspondent à des fenêtres successives W Dans la bascule 42 sont transférés les bits arrivant sur la ligne série multi- plexée, ces bits correspondant à la valeur P( 3:0), et aux bits PT 1 et T 2 fournis par les circuits des figures 2 A et 4 A Ces bits sont obtenus à partir de la ligne multiplexée par un pro- cédé de démultiplexage classique et de conversion série- parallèle La valeur P( 3:0) est fournie à une entrée A d'un comparateur 54 dont une entrée B reçoit le contenu d'un compteur 56 à 4 bits cadencé par un signal 16 F' de même fréquence que le signal 16 F susmentionné Le compteur 56 est remis à zéro pério- diquement par les impulsions du signal F' Le comparateur 54 fournit sur une sortie A=B un signal de validation PTIEN actif si le contenu du compteur 56 est égal à la valeur P( 3:0) La somme de la valeur P( 3:0) et de la valeur binaire 8 (la réso- lution) est fournie par un additionneur 58, sur cinq lignes, à une entrée A d'un comparateur 60 Le contenu du compteur 56 est fourni sur quatre lignes de poids faible à une entrée B du comparateur 60, la cinquième ligne de poids fort de cette entrée B étant reliée à un niveau 0. Le comparateur 60 fournit sur une sortie A=B un signal de validation T 2 EN actif lorsque le contenu du compteur 56 est égal à la somme P( 3:0)+ 8 La sortie du comparateur 54 est fournie à une première entrée de deux portes ET 62 et 63 La sortie du comparateur 60 est fournie à une première entrée de deux portes ET 64 et 65 Le bit T 2 mémorisé dans la bascule 52 est fourni à une deuxième entrée des portes 64 et 65 Le bit PT 1 mémorisé dans la bascule 52 est fourni à une entrée inverse de la porte 62 et à une entrée directe de la porte 63 Les sorties des portes 62 et 63 sont respectivement reliées à une première entrée de deux portes OU 67 et 69 Les sorties des portes 64 et sont respectivement reliées à une deuxième entrée des portes 67 et 69 La sortie de la porte 67 est reliée à une entrée R de mise à O d'une bascule 72 de type RS La sortie de la porte 69 est reliée à une entrée S de mise à 1 de la bascule 72 La sor- tie Q de la bascule 72 fournit le signal Tx reconstruit et est reliée à une troisième entrée de la porte 64 et à une troisième entrée inverse de la porte 65. Le fonctionnement de ce circuit est le suivant Lors d'une première impulsion F', marquant le début d'une période ou d'une fenêtre W, le compteur 56 est remis à zéro et les valeurs P( 3:0), T 2 et PT 1 sont validées dans la bascule 52 Le compteur 56 se met à compter au rythme des impulsions 16 F' et son contenu atteint la valeur P( 3:0) à un instant donné Alors, le signal P Tl EN est activé ce qui entraîne, soit la mise à 1 de la bascule 72 si le bit PT 1 est à 1, soit la mise à O de cette bascule 72 si le bit PT 1 est à O La première transition du signal Tx est ainsi reconstruite. Le compteur 56 continue à compter et atteint éventuel- lement la somme P( 3:0)+ 8 Si cette somme n'est pas atteinte avant la prochaine impulsion F', la première transition du signal Tx originel s'est produite dans la deuxième moitié d'une fenêtre; on a terminé de reconstruire la portion du signal Tx correspondant à la fenêtre W en cours Si la somme est atteinte, le signal T 2 EN est activé par le comparateur 60 Alors, si le bit T 2 est à 0, ce qui veut dire qu'il s'est produit une seule transition du signal Tx originel, le signal Tx reste inchangé. Si le bit T 2 est à 1, le contenu de la bascule 72 est inversé, c'est-àdire qu'il est mis à O par l'intermédiaire des portes 67 et 64 S 'il était initialement à 1, ou mis à 1 par l'intermé- diaire des portes 69 et 65 s'il était initialement à O On a alors reconstruit le deuxième front du signal Tx Ce procédé de décompression est réitéré à chaque impulsion du signal F' par la10 remise à zéro du compteur 56 et la validation de la bascule 52. La figure 6 illustre la reconstruction de deux signaux Txl et Tx 2 différents à partir d'un même contenu de la bascule 52, ou même codage Cette figure montre comment le circuit de décompression de la figure 5 lève une ambiguité qui a été évo- quée en relation avec la figure 1 lorsque les valeurs des bits P( 3:0), PT 1 et T 2 sont 1111 10 ou 1111 00 La figure 6 montre seulement le cas pour la valeur 1111 10, l'ambigiiité pour l'autre valeur étant levée de la même manière. Le signal Txl est à 1 à l'instant to de début d'une fenêtre W Le compteur 56 atteint la valeur 1111 à l'instant t 15 Le signal PT 1 EN est activé et, le bit PT 1 étant à 1, la bascule 72 est mise à 1, le signal Txl reste donc constamment à la valeur 1. L'état à 1 ' instant to du signal Tx 2 est O A 1 ' instant t 15, le compteur 56 atteint la valeur 1111, le signal PT 1 EN est activé et la bascule 72 est mise à 1 puisque le bit PT 1 est à 1 Le signal Tx 2 passe à 1 à l'instant t 15. Ainsi, la figure 6 montre que l'ambiguité liée à la valeur 1111 des bits P( 3:0) est levée par l'état au début de la fenêtre considérée, qui est l'état trouvé correctement à la fenêtre précédente. Les circuits de compression et de décompression selon 1 'invention utilisent des éléments classiques en faible quantité; ils sont peu complexes et économiques. De nombreuses variantes et modifications de la pré- sente invention apparaîtront à l'homme du métier notamment en ce qui concerne la mise en oeuvre du procédé selon l'invention grâce à des circuits logiques. REVENDICATIONS 1 Procédé de compression de la quantité d' informa- tions transmises sur une ligne série rapide sur laquelle sont multiplexés une pluralité de signaux logiques (Tx) pouvant avoir l'une ou l'autre de plusieurs vitesses discrètes ne dépassant 5 pas une vitesse maximale, le rapport entre ètte vitesse maxi- male et la vitesse immédiatement inférieure étant égal à 2, et chaque bit transmis par un signal série étant, avant multi- plexage, échantillonné au moins q fois, caractérisé en ce qu'il comprend les étapes suivantes pour chaque signal logique:10 initialiser périodiquement un premier compteur à une fréquence F voisine de la moitié de la vitesse maximale, ce compteur étant incrémenté à une fréquenoe 2 q F; détecter une première transition du signal logique dans la période courante, relever le contenu (P) du premier compteur au moment de cette transition, et marquer un premier bit (PT 1) par un état actif ( 1) si ètte transition est montante; détecter une éventuelle deuxième transition du signal logique dans la période courante, et marquer un deuxième bit (T 2) par un état actif ( 1) si ètte deuxième transition survient effectivement; et transmettre sur la ligne série rapide le contenu (P) du compteur, et le premier et deuxième bits (PT 1, T 2). 2 Procédé de décompression d'informations comprimées selon le procédé de la revendication 1, caractérisé en ce qu'il comprend les étapes suivantes: mémoriser les bits arrivant sur la ligne série rapide, ès bits correspondant au contenu (P) du premier compteur et auxdits premier et deuxième bits (PT 1, T 2); initialiser périodiquement un deuxième compteur à ladite fréquence F, ce compteur étant incrémenté à une fréquence 2 q F; comparer le contenu du deuxième compteur au contenu (P) du premier et, en cas d'égalité, mettre un signal de sortie à un état correspondant à l'état dudit premier bit (PT 1); et comparer le contenu du deuxième compteur au contenu (P) du premier augmenté de q et, en cas d'égalité, basculer l'état dudit signal de sortie si ledit deuxième bit (T 2) est à un état actif. 3 Procédé de compression selon la revendication 1, caractérisé en ce qu'il comprend en outre les étapes suivantes: initialiser un troisième compteur à la survenue de la première transition du signal logique, ce compteur étant cadencé à la fréquence 2 q F; et marquer ledit deuxième bit (T 2) par son état actif seulement si la deuxième transition du signal logique survient tandis que le contenu du troisième compteur est inférieur à une valeur maximale ( 11) correspondant à la durée maximale d'un bit transmis à la vitesse maximale. 4 Procédé de compression selon la revendication 3, caractérisé en ce qu'il comprend l'étape consistant à retarder jusqu'au début de la période suivante une éventuelle troisième transition survenant dans la période courante, ou une deuxième transition survenant dans la période courante après que le troisième compteur a atteint ladite valeur maximale. Procédé de compression selon la revendication 1, caractérisé en ce que le premier compteur est un compteur à k bits et en ce que q= 2 k-1. 6 Dispositif de compression de la quantité d'informa- tions transmises sur une ligne série rapide sur laquelle sont multiplexés une pluralité de signaux logiques pouvant avoir30 l'une ou l'autre de plusieurs vitesses discrètes ne dépassant pas une vitesse maximale, le rapport entre ètte vitesse maxi- male et la vitesse immédiatement inférieure étant égal à 2, et chaque bit transmis par un signal série étant, avant multi- plexage, échantillonné au moins q fois, caractérisé en ce qu'il35 comprend pour chaque signal logique (Tx): un premier compteur ( 20) initialisé périodiquement à une fréquence F voisine de la moitié de la vitesse maximale, ce compteur étant incrémenté à une fréquenoe 2 q F; un circuit de détection de transition ( 10) fournis- sant une impulsion (E) à chaque transition du signal logique; un moyen de comptage ( 14) du nombre de transitions du signal logique survenant dans chaque période 1/F de la fré- quence F; un premier circuit de mémorisation ( 12, 18) validé par le moyen de comptage de transitions ( 14) lors de l'arrivée d'une première transition dans une période 1/F, pour mémoriser les bits (P) du compteur ( 20) et un premier bit (PT 1) égal à l'état du signal logique (Tx) après la première transition; un deuxième circuit de mémorisation ( 16) d'un deu- xième bit (T 2) fourni par le moyen de comptage de transitions ( 14), validé par les impulsions (E) fournies par le circuit de détection de transition, et remis à zéro à la fréquence F; et des moyens pour transmettre sur la ligne série rapide le contenu desdits circuits de mémorisation. 7 Dispositif de décompression d'informations compri- mées par un circuit de compression selon la revendication 6, caractérisé en c qu'il comprend: un circuit de mémorisation ( 52) des bits arrivant sur la ligne série rapide, ès bits correspondant au contenu (P) du premier compteur et auxdits premier et deuxième bits (PT 1, T 2); un deuxième compteur ( 56) initialisé à la fréquence F, et incrémenté à la fréquenoe 2 q F; un premier comparateur ( 54) comparant le contenu (P) du premier compteur au contenu du deuxième, et fournissant un signal (PT 1 EN) actif en cas d'égalité; un deuxième comparateur ( 60) reèvant le contenu du deuxième compteur et le contenu (P) du premier compteur par l'intermédiaire d'un additionneur ( 58) de q, et fournissant un signal (T 2 EN) actif en cas d'égalité; et une bascule ( 72) mise à un état correspondant à celui du premier bit (PT 1) lorsque le signal (PT 1 EN) fourni par le premier comparateur est activé, et basculée lorsque le signal (T 2 EN) fourni par le deuxième comparateur est activé et que le deuxième bit (T 2) est à un état actif. 8 Dispositif de compression selon la revendication 6, caractérisé en ce qu'il comprend: un troisième compteur ( 44) incrémenté à la fréquence 2 q F et initialisé au premier changement d'état du moyen de comp- tage de transitions ( 14); un troisième comparateur ( 42) recevant le contenu (P 2) du troisième compteur et une valeur ( 11) correspondant à la durée maximale d'un bit transmis à la vitesse maximale, et four- nissant un signal (P 20 K) actif si le contenu (P 2) du troisième compteur est inférieur à cette valeur; et des moyens ( 46, 50) pour verrouiller l'état du signal logique (Tx') tandis que le signal fourni par le troi- sième comparateur est inactif ou tandis que le moyen de comptage de transitions ( 14) indique la survenue d'une deuxième transi- tion du signal logique.