Brevet FR2706065A1 — publié le 19941209

GENERATEUR D'ADRESSES A BALAYAGE ZIGZAG Arrière-plan de l'invention La présente invention se rapporte à un générateur d'adresses, et plus particulièrement, à un générateur d'adresses à balayage zigzag destiné à balayer selon un motif zigzag. Un procédé de balayage d'adresses zigzag peut être adapté aux codeurs vidéo pour être utilisé sur un appareil de vidéophone ou de vidéoconférence ou sur n'importe quel équipement vidéo ordinaire destiné àréaliser une image de haute qualité. En particulier, le procédé peut être adapté à un procédé de compression vidéo destiné aux systèmes de télévision à haute définition (TVHD) utilisant les techniques de compression numérique de la prochaine génération. Par exemple, lors d'une transmission de données, la compression de données vidéo s'effectue par une opération de transformée cosinus discrète (TCD), en utilisant une quantification ou un codage de longueur variable. Avec ces derniers procédés, les coefficients TCD sont généralement concentrés dans une zone à basse fréquence après exécution de l'opération de TCD et de la quantification. Par conséquent, lorsque les coefficients sont disposés séquentiellement d'une zone à basse fréquence à une zone à haute fréquence, une disposition irrégulière en résulte, c'est-à-dire que les coefficients à plus grandes valeurs se trouvent dans la zone à basse fréquence et les coefficients à plus faibles valeurs (proches de zéro), dans la zone à haute fréquence. Le procédé mentionné ci-dessus destiné à disposer séquentiellement les coefficients de quantification peut en outre être classifié selon un procédé de balayage orthogonal ou un procédé de balayage zigzag. Bien que les coefficients DCT soient concentrés dans la zone à basse fréquence, comme décrit ci-dessus, le procédé de balayage orthogonal par lequel le balayage séquentiel est exécuté de la zone à basse fréquence à la zone à haute fréquence, effectue la compression de façon inefficace. A l'opposé, le procédé de balayage zigzag par lequel le balayage est exécuté selon un motif zigzag commençant par la zone àbasse fréquence dans laquelle les coefficients à plus grandes valeurs sont concentrés, transmet intégralement les coefficients à plus grandes valeurs mais omet les zéros de la zone à haute fréquence (dans laquelle les les zéros sont fréquemment générés) et transmet uniquement le nombre de zéros successifs, effectuant ainsi une compression des données plus efficace. C'est pour cette raison que le procédé de balayage zigzag a été reconnu comme technique normalisée àl'échelle internationale destinée à la compression numérique vidéo (par exemple, les procédés JPEG ou H.261). Toutefois, en dépit de ses avantages, le procédé de balayage zigzag ne fait pas encore l'objet d'un emploi généralisé en raison des inconvénients liés à son implantation. Résumé de l'invention Un objet de la présente invention est de réaliser un générateur d'adresses à balayage zigzag destiné à un balayage zigzag grâce auquel une compression et une restauration de signal sont effectuées en réponse à un signal vidéo numérique quantifié et à un signal vidéo décodé à longueur variable. Un autre objet de la présente invention est de réaliser un générateur d'adresses à balayage zigzag qui simplifie la configuration de circuit. Pour accomplir l'objet ci-dessus de la présente invention, le générateur d'adresses à balayage zigzag comprend un générateur d'adresses de lignes destiné àgénérer un signal d'adresses de lignes qui arrête, accroit ou diminue un état présent en réponse à un signal de validation, et un générateur d'adresses de colonnes destiné à générer un signal d'adresses de colonnes qui arrête, accroît ou diminue un état présent en réponse au signal de validation. Brève description des dessins Les objets et avantages ci-dessus de la présente invention apparaîtront plus clairement gràce à la description détaillée d'une réalisation préférée de la présente invention et en se référant aux dessins d'accompagnement, dans lesquels: la figure 1 montre un procédé conventionnel destiné àgénérer des adresses à balayage zigzag; la figure 2A est un diagramme d'états montrant la conversion d'état des adresses de lignes du tableau 1; la figure 2B est un diagramme d'états montrant la conversion d'état des adresses de colonnes du tableau 1; la figure 3 est un bloc- diagramme du générateur d'adresses à balayage zigzag selon la présente invention; et la figure 4 est un schéma de circuit d'une réalisation préférée du générateur d'adresses à balayage zigzag selon la présente invention. Description détaillée de l'invention Sur la figure 1, les 2nx2n données vidéo sur écran sont balayées dans l'ordre numérique, c'est-à-dire dans l'ordre qui suit la flèche marquée en ligne pointillée. Autrement dit, lorsque les données sont enregistrées sur, ou lues à partir de, la mémoire dans laquelle les 2nx2n données vidéo sur écran sont mémorisées, les données sont balayées selon un ordre zigzag. Lorsque les données sont enregistrées sur, ou lues à partir de, la mémoire, le compteur d'adresses à accroissement séquentiel utilisé dans une mémoire conventionnelle ne peut pas effectuer de balayage zigzag. Le tableau 1 illustre la génération d'adresses àbalayage zigzag selon la présente invention. TABLEAU 1 ordre adresse adresse de ligne de colonne 1 0 0 2 O 1 3 1 0 4 2 0 1 1 2nx2n-1 2n-1 2n-2 2nx2n 2n-1 2n-l Dans le tableau 1, la lère adresse de la figure 1 correspond à l'adresse de ligne O et à l'adresse de colonne O. En outre, la 2nde adresse correspond àl'adresse de ligne O et à l'adresse de colonne 1, puis continue de cette façon, de sorte que, finalement, la 2nx2n ième adresse correspond à l'adresse de ligne 2n-1 et à l'adresse de colonne 2n-1. Ici, l'adresse de ligne d'une adresse est le binaire supérieur et l'adresse de colonne, le binaire inférieur. La figure 2A est un diagramme d'états des adresses de lignes du tableau 1. Dans le diagramme d'états de la figure 2A, un non changement d'adresse à l'état suivant est représenté par un état d'arrêt 41, un accroissement d'adresse à l'état suivant est représenté par un état d'accroissement 42, et une diminution d'adresse à l'état suivant est représentée par un état de diminution 43. En d'autres termes, en se référant au tableau 1, puisqu'il n' y pas de changement d'adresse quand on passe de la lère adresse à la 2nde adresse par rapport à la ligne (binaire supérieur), cette condition est dénommée un état d'arrêt. Toutefois, l'adresse s'accroissant d'une unité de la 2nde adresse àla 3ème adresse, il y a état d'accroissement, et l'adresse diminuant d'une unité de la 4ème adresse à la 5ème adresse, il y a état de diminution. Ceci revient à dire que, lorsque la condition RSO est satisfaite, c'està-dire que l'adresse de ligne est O ou l'adresse de colonne est 2n-2, l'adresse subit un accroissement d'état, ce qui est représenté par la transition RSO depuis l'état d'arrêt 41 à l'état d'accroissement 42. Lorsque la condition RSO n'est pas satisfaite, l'adresse subit une diminution d'état, ce qui est représenté par la transition RSO depuis l'état d'arrêt 41 à l'état de diminution 43. Lorsque la condition RSl, c'est-à-dire que l'adresse de ligne est 2n-2 ou 2n-l, n'est pas satisfaite, l'adresse s'arrête de s'accroître, ce qui est représenté par la transition RSl de l'état d'accroissement 42 à l'état d'arrêt 41. Lorsque la condition RS2 est satisfaite, c'est-à-dire que l'adresse de colonne est 0, l'adresse devient un état de diminution 43 à partir d'un état d'accroissement 42, ce qui est représenté par une transition RS2. Lorsque ni la condition RS1 ni la condition RS2 sont satisfaites (RS1.RS2), l'adresse est maintenue à un état d'accroissement 42, comme indiqué par la flèche courbe. Lorsque la condition RS3 est satisfaite, c'est-à-dire que l'adresse de ligne est 1 1, l'adresse s'arrête de diminuer, ce qui est représenté par la transition RS3 de l'état de diminution 43 à l'état d'arrêt 41. Lorsque la condition RS4 est satisfaite, c'est-à-dire que l'adresse de colonne est 2n-2 ou 2n-l, l'adresse devient un état d'accroissement 42 à partir d'un état de diminution 43, ce qui est représenté par une transition RS4 de l'état de diminution à l'état d'accroissement. Lorsque ni la condition RS3 ni la condition RS4 sont satisfaites (RS3, RS4), l'adresse est maintenue à un état de diminution 43, comme indiqué par la flèche courbe. La figure 2B est un diagramme d'états illustrant la conversion d'état des adresses de colonnes du tableau 1. Dans le diagramme d'états de la figure 2B, un non changement d'adresse à l'état suivant est représenté par un état d'arrêt 51, un accroissement d'adresse à l'état suivant est représenté par un état d'accroissement 52, et une diminution d'adresse à l'état suivant est représentée par un état de diminution 53. En d'autres termes, en se référant au tableau 1, puisque l'adresse s'accroit d'une unité de la lère adresse à la 2nde adresse, il y a état d'accroissement, et l'adresse diminuant d'une unité de la 2nde adresse à la 3ème adresse, il y a état de diminution. Toutefois, puisqu'il n'y pas de changement d'adresse quand on passe de la 3ème adresse à la 4ème adresse par rapport à la colonne (binaire inférieur), cette condition est dénommée un état d'arrêt. Ceci revient à dire que, lorsque la condition CSO est satisfaite, c'està-dire que l'adresse de colonne est O, l'adresse subit un accroissement d'état, ce qui est représenté par la transition CSO depuis l'état d'arrêt 51 à l'état d'accroissement 52. Lorsque la condition CSO n'est pas satisfaite, l'adresse subit une diminution d'état, ce qui est représenté par la transition CSO depuis l'état d'arrêt 51 à l'état de diminution 53. Lorsque la condition CS1 est satisfaite, c'est-à-dire que l'adresse de colonne est 2n-2 et que l'adresse de ligne n'est ni O ni 2n-l, l'adresse s'arrête de s'accroitre, ce qui est représenté par la transition CSl de l'état d'accroissement 52 à l'état d'arrêt 51. Lorsque la condition CS2 est satisfaite, c'est-à-dire que l'adresse de colonne est O, l'adresse devient un état de diminution 53 à partir d'un état d'accroissement 52, ce qui est représenté par une transition CS2 de l'état d'accroissement à l'état de diminution. Lorsque ni la condition CS1 ni la condition CS2 sont satisfaites (CSl.CS2), l'adresse est maintenue à un état d'accroissement 52, comme indiqué par la flèche courbe. Lorsque la condition CS3 est satisfaite, c'est-à-dire que l'adresse de colonne est 1 et que l'adresse de ligne n'est pas 2n-2, l'adresse s'arrête de diminuer, ce qui est représenté par la transition CS3 de l'état de diminution 53 à l'état d'arrêt 51. Lorsque la condition CS4 est satisfaite, c'est-à-dire que l'adresse de ligne est 2n-2, l'adresse devient un état d'accroissement 52 à partir d'un état de diminution 53, ce qui est représenté par une transition CS4 de l'état de diminution à l'état d'accroissement. Lorsque ni la condition CS3 ni la condition CS4 sont satisfaites (CS3. CS4), l'adresse est maintenue à un état de diminution 53, comme indiqué par la flèche courbe. Le tableau 2A est un tableau de transition d'état des adresses de lignes selon le diagramme d'états de la figure 2A. TABLEAU 2A Etat présent RS0 RS1 RS2 RS3 RS4 Etat suivant 0 0 1 X X X X 1 0 00 0 X X X X 1o X 0 0 X X 10 X 1 O X X 0 0 1 0 X O 1 X X Ol1 01 X X X 1 0 0 0 01 X X X 0 1 10 Note: X est la condition *sans importance* Dans le tableau 2A, pour un état présent "0 0" et étant donné que RSO est 1 et que RS1, RS2, RS3 et RS4 sont toutes des X, l'adresse de ligne s'accroit d'une unité pour devenir "1 O" puisque l'adresse fait la transition d'un état d'arrêt 41 à un état d'accroissement 42, comme on peut le voir sur le diagramme d'états de la figure 2A. En se référant en outre au tableau 2A, pour un état présent "1 0" et étant donné que RSl et RS2 sont toutes les deux des 0 et que RS3, RS4 et RS5 sont toutes des X, l'état original est maintenu, c'est-à-dire qu'il demeure à "1 0" puisque l'état d'adresse est maintenu àun état d'accroissement 42. De la même façon, pour un état présent "O 1" et étant donné que RSO, RS1 et RS2 sont toutes des X et que RS3 et RS4 sont toutes les deux des 0, l'état original est maintenu puisque l'état d'adresse est maintenu à un état de diminution 43. Ceci revient à dire que l'état suivant est encore 0 1". Le tableau 2B est un tableau de transition d'état des adresses de colonnes selon le diagramme d'états de la figure 2B. TABLEAU 2R Etat présent CSO CS1 CS2 CS3 CS4 Etat suivant 0 0 1 X X X X 1 0 00 0 X X X X 0 1 X 0 O X X 10 X 1 O X X 0 0O X O 1 X X 0 1 0 1 X X X O O 0 1 I ol I xlxlxlo o oo 0 1 X X X 1 X O 0 Gil x lx lx i o o 01 X X X O 1 10 Note: X est la condition %sans importance Dans le tableau 2B, pour un état présent "O 0O et étant donné que CSO est 1 et que CS1, CS2, CS3 et CS4 sont toutes des X, l'adresse de colonne s'accroit d'une unité puisque l'adresse fait la transition d'un état d'arrêt 51 à un état d'accroissement 52, comme on peut le voir sur le diagramme d'états de la figure 2B, et l'état suivant devient "1 O". En se référant en outre au tableau 2B, pour un état présent "1 0O et étant donné que CS1 et CS2 sont toutes les deux des 0 et que CS3, CS4 et CS5 sont toutes des X, l'état original est maintenu, c'est-à-dire qu'il demeure à "1 Ou puisque l'état d'adresse est maintenu à un état d'accroissement 52. De la même façon, pour un état présent "O 1" et étant donné que CS0, CS1 et CS2 sont toutes des X et que CS3 et CS4 sont toutes les deux des 0, l'état original est maintenu puisque l'état d'adresse est maintenu à un état de diminution 53. Ceci revient à dire que l'état suivant est encore "0 1". La figure 3 est un bloc-diagramme du générateur d'adresses à balayage zigzag selon la présente invention. Sur la figure 3, le générateur d'adresses à balayage zigzag est composé d'un générateur d'adresses de lignes 100 validé par un signal de validation EN, destiné à générer des adresses de lignes, et un générateur d'adresses de colonnes 200, également validé par un signal de validation EN, destiné à valider des adresses de colonnes. Ici, le générateur d'adresses de lignes 100 est constitué d'un décodeur registre d'états de lignes 110, d'un générateur d'états de lignes suivants 130 et d'un premier compteur/décompteur 120, et le générateur d'adresses de colonnes 200 est constitué d'un décodeur registre d'états de colonnes 210, d'un générateur d'états de colonnes suivants 230 et d'un second compteur/décompteur 220. Le décodeur registre d'états de lignes 110 reçoit le signal de validation prédéterminé comme étant son entrée, afin de commencer ainsi la compression ou la restauration des données, et délivre les signaux de commande des états d'arrêt, d'accroissement et de diminution destinés au générateur d'états de lignes suivants 130 et au premier compteur/décompteur 120 àl'aide d'un registre interne à deux binaires. Le premier compteur/décompteur 120 maintient sa valeur comptée lorsque le signal d'état de lignes présent indique un état d'arrêt, accroit sa valeur comptée d'une unité lorsqu'un signal d'état d'accroissement valide est reçu et diminue la valeur comptée d'une unité lorsqu'un signal d'état de diminution valide est reçu. Egalement, les données à trois binaires générées dans le premier compteur/décompteur 120 sont utilisées par l'adresse de mémoire et sont transmises au générateur d'états de lignes suivants 130 pour générer l'état de lignes suivant. Le générateur d'états de lignes suivant 130 reçoit un signal d'état de lignes présent et les signaux de sortie des premier et second compteurs/décompteurs 120 et 220 comme entrées, afin de générer ainsi l'état de ligne suivant en fonction de la condition de transition telle que décrite ci-dessus. Le fonctionnement du générateur d'adresses de colonnes 200 est le même que celui du générateur d'adresses de lignes 100. Comme décrit ci-dessus, Les adresses à 2n binaires ADDR{R[n], C[n]} peuvent être générées en fixant respectivement l'adresse R[n] de ligne à n binaires comme binaires supérieurs et l'adresse C[n] de colonne à n binaires comme binaires inférieurs. La figure 4 est un schéma de circuit détaillé d'une réalisation préférée du générateur d'adresses à balayage zigzag selon la présente invention. Sur la figure 4, le décodeur registre d'états de lignes 110 comprend des bascules RS 11Od et 110e, chacune ayant une borne de réinitialisation R à laquelle un signal de validation EN est appliqué et une borne d'initialisation S connectée à la masse, une porte ET 110a destinée à effectuer une opération ET en fonction des sorties inversées (Q) des bascules RS 110d et 110e, une porte ET 11Ob destinée à effectuer une opération ET en fonction de la sortie Q de la bascule RS 11Od et de la sortie inversée (Q) de la bascule RS e, et une porte ET 11Oc destinée à effectuer une opération ET en fonction de la sortie inversée (Q) de la bascule RS 110d et de la sortie (Q) de la bascule RS e. Le décodeur registre d'états de colonnes 210 comprend une bascule RS 210d dont la borne d'initialisation S reçoit un signal de validation EN et dont la borne de réinitialisation R est connectée à la masse, une bascule RS 210e dont la borne de réinitialisation R reçoit un signal de validation EN et dont la borne d'initialisation S est connectée à la masse, une porte ET 210a destinée à effectuer une opération ET en fonction des sorties inversées (Q) des bascules RS 210d et 210e, une porte ET 210b destinée àeffectuer une opération ET en fonction de la sortie (Q) de la bascule RS 210d et de la sortie inversée (Q) de la bascule RS 210e, et une porte ET 210c destinée àeffectuer une opération ET en fonction de la sortie inversée (Q) de la bascule RS 210d et de la sortie (Q) de la bascule RS 210e. Le premier compteur/décompteur 120 comprend un compteur/décompteur 120a destiné à générer des adresses de lignes à trois binaires en utilisant un accès de maintien MAINTIEN auquel la sortie de la porte ET 110a est appliquée et un accès COMPTAGE/DECOMPTAGE de commande de coefficient de comptage/décomptage auquel la sortie de la porte ET 11Ob est appliquée, et un décodeur 120b destiné à décoder le signal de sortie du compteur/décompteur 120a. Le second compteur/décompteur 220 comprend un compteur/décompteur 220a destiné à générer des adresses de colonnes à trois binaires en utilisant un accès de maintien MAINTIEN auquel la sortie de la porte ET 210a est appliquée et un accès COMPTAGE/DECOMPTAGE de commande de coefficient de comptage/décomptage auquel la sortie de la porte ET 210b est appliquée, et un décodeur 220b destiné à décoder le signal de sortie du compteur/décompteur 220a. Le générateur d'états de lignes suivant 130 comprend des inverseurs 130a, 130b, 130c et 130d destinés à inverser respectivement les huitième, septième, second et premier signaux de sortie du décodeur 120B, une porte OU 130e destinée à effectuer une opération OU en fonction du premier signal de sortie du décodeur 120b et du septième signal de sortie du décodeur 220b, une porte ET 130f destinée à effectuer une opération ET en fonction des sorties de la porte OU 130e et de la porte ET 110a, une porte ET g destinée à effectuer une opération ET en fonction des sorties de la porte ET 110b et des inverseurs 130a et 130b et du signal inversé du premier signal de sortie du décodeur 220b, une porte ET 130h destinée à effectuer une opération ET en fonction de la sortie de la porte ET llOc et du huitième signal de sortie du décodeur 220b, une porte ET 130i destinée àeffectuer une opération ET en fonction des signaux de sortie de la porte ET 110a et des inverseurs 130d et 230b, une porte ET 130j destinée à effectuer une opération ET en fonction du signal de sortie de la porte ET 110b et du premier signal de sortie du décodeur 220b, une porte ET 130k destinée à effectuer une opération ET en fonction des signaux de sortie de la porte ET ll0c, de l'inverseur 130c et du signal inversé du huitième signal de sortie du décodeur 220b, une porte ET 1301 destinée àeffectuer une opération ET en fonction des signaux de sortie des portes ET 130f, 130g et 130h, et une porte ET 130m destinée à effectuer une opération ET en fonction des signaux de sortie des portes 130i, 130j et 130k. Le générateur d'états de colonnes suivant 230 comprend une porte ET 230e destinée à effectuer une opération ET en fonction des signaux de sortie de la porte ET 210b et de l'inverseur 130d et du huitième signal de sortie du décodeur 120b, une porte ET 230f destinée à effectuer une opération ET en fonction des signaux de sortie de la porte ET 210b et de l'inverseur d, une porte ET 230g destinée à effectuer une opération ET en fonction du premier signal de sortie du décodeur 120b et du signal de sortie de la porte ET 210a, une porte OU 230h destinée à effectuer une opération OU en fonction des signaux de sortie des portes ET 230e et 230f, une porte ET 230i destinée à effectuer une opération ET en fonction du premier signal de sortie de la porte ET 210C et des septièmes signaux de sortie du décodeur 120b, une porte ET 230j destinée à effectuer une opération ET en fonction du signal de sortie de la porte ET 210a et des seconds signaux de sortie du décodeur 220b, une porte ET 230k destinée effectuer àune opération ET en fonction du signal de sortie de la porte ET 210b et du premier signal de sortie du décodeur 120b, une porte ET 2301 destinée à une opération ET en fonction des signaux de sortie de la porte ET 210c, de l'inverseur 130b et de l'inverseur 230c, une porte ET 230m destinée à effectuer une opération ET en fonction des signaux de sortie des portes ET 230g et 230i et de la porte OU 230h, et une porte ET 230n destinée à effectuer une opération ET en fonction des signaux de sortie des portes ET 230j, 230k et 2301. Le fonctionnement du générateur d'adresses à balayage zigzag selon la configuration ci-dessus, va à présent être décrit. Avec l'entrée d'un signal de validation logique "haut" EN, les états de sortie des bascules D 11Od et e deviennent "00" et les états de sortie des bascules D 210d et 210e deviennent "10". C'est-à-direque l'état de ligne devient un état "ARRET" comme représenté sur la figure 2A, et l'état de colonne devient un état ACCROISSEMENTS comme représenté sur la figure 2B. A ce moment les sorties des premier et second compteur/décompteur 120 et 220 sont réinitialisées, et les sorties 01 des décodeurs 120b et 220b sont toutes deux à "1u, tandis que les autres sorties sont toutes à "0". Les sorties adresse résultante R(n) et C(n) deviennent "000 000". Alors les sorties des portes OU 130. et 130m sont "1" et "O" respectivement, et les sorties des portes OU 230m et 230n sont "0" et u"1", respectivement. Ensuite, avec l'entrée d'un signal de validation logique "haut" EN, les états de sortie des bascules 110d et 110e deviennent "10" et ies états de sortie des bascules 210d et 210e deviennent "01". C'est-à-dire que l'état de ligne devient un état ACCROISSEMENT" comme représenté sur la figure 2A et l'état de colonne devient un état "DIMINUTION" comme représenté sur la figure 2B. A ce moment la sortie du compteur 120a est maintenue, la sortie du compteur 220a devient "001" et la sortie 02 du décodeur 220a devient "1", tandis que les autres sorties du décodeur 220a sont toutes "0". Les sorties adresse résultante R(n) et C(n) deviennent "*000 001". Ainsi les sorties des portes OU 1304 et 130m deviennent "1" et "0o", respectivement, et les sorties des portes OU 210d et 210e deviennent "0" et "0", respectivement. Ensuite, avec l'entrée d'un signal de validation logique "haut" EN, les états de sortie des bascules 110d et 110e deviennent "10" et les états de sortie des bascules 210d et 210e deviennent "00". C'est-à-dire que l'état de ligne devient un état "ACCROISSEMENT" comme représenté sur la figure 2A, et l'état colonne devient un état "ARRET" comme représenté sur la figure 2B. Ainsi la sortie du compteur 120a devient "001" et la sortie du compteur 220a devient OOO. C'est-à-dire que la sortie adresse résultante devient 001 000". Dans la présente invention, n représente le nombre de binaires et, dans la réalisation ci-dessus, n est égal àtrois. Toutefois, pour les valeurs supérieures de n, une configuration de circuit identique est possible en ajoutant simplement le registre correspondant. Dans la procédure opératoire, les états font la transition selon les tableaux d'états de lignes et de colonnes. Les adresses de lignes et de colonnes ont un nouvel état- ou maintiennent l'état précédent à chaque impulsion d'horloge suivant les diagrammes des figures 2A et 2B. Il est évident pour une personne versée dans l'art que d'autres réalisations de la présente invention peuvent être accomplies en balayant les données à partir d'une mémoire à l'aide d'un procédé de balayage zigzag lors du décodage des données, comme c'est le cas avec le procédé décrit ci-dessus. REVENDICATIONS 1. Générateur d'adresses à balayage zigzag comprenant: des moyens de génération d'adresses de lignes (100) destinés à générer un signal d'adresses de lignes qui arrête, accroit ou diminue un état présent en réponse à un signal de validation (EN); des moyens de génération d'adresses de colonnes (200) destinés à générer un signal d'adresses de colonnes qui arrête, accroit ou diminue un état présent en réponse audit signal de validation (EN). 2. Générateur d'adresses à balayage zigzag selon la revendication 1, dans lequel lesdits moyens (100) de génération d'adresses de lignes (100) comprennent: des moyens de mémorisation et de décodage d'états de lignes (110) destinés à répondre à un signal de validation en recevant un signal d'état de lignes suivant et en décodant ainsi ledit signal d'état de lignes suivant; des premiers moyens de comptage/décomptage (120) destinés acompter/décompter le signal de sortie desdits moyens de mémorisation et de décodage d'états de lignes en réponse & ces derniers, et à générer un signal d'adresses de colonnes; et des moyens de génération d'états de lignes suivants (130) destinées à générer un signal d'état de lignes suivant en recevant des signaux de sortie desdits moyens de mémorisation et de décodage d'états de lignes, les signaux de sortie desdits premiers moyens de comptage/décomptage et les signaux d'adresses de colonnes. 3. Générateur d'adresses à balayage zigzag selon la revendication 2, dans lequel lesdits moyens de mémorisation et de décodage d'états de lignes comprennent: des première et seconde bascules ayant un accès d'entrée d'initialisation initialisé par ledit signal de validation et un accès de réinitialisation connecté à la masse, destinées respectivement à recevoir le signal de sortie dudit générateur d'états de lignes suivants à ses accès d'entrée de données; des premiers moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie inversés desdites première et seconde bascules; des seconds moyens d'opération ET destinés àeffectuer une opération ET en fonction du signal de sortie de ladite première bascule et du signal de sortie inversé de ladite seconde bascule; et des troisièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction du signal de sortie inversé de ladite première bascule et du signal de sortie de ladite seconde bascule. 4. Générateur d'adresses à balayage zigzag selon la revendication 3, dans lequel lesdits premiers moyens de comptage/décomptage comprennent: un premier compteur/décompteur ayant un accès de maintien qui reçoit le signal de sortie desdits premiers moyens d'opération ET et un accès de comptage/décomptage qui reçoit le signal de sortie desdits seconds moyens d'opération ET, destiné à compter en réponse au signal de sortie desdits seconds moyens d'opération ET, afin de générer ainsi un signal d'adresses de lignes à trois binaires; et un premier décodeur destiné à décoder le signal de sortie dudit premier compteur/décompteur. 5. Générateur d'adresses à balayage zigzag selon la revendication 1, dans lequel lesdits moyens de génération d'adresses de colonnes (200) comprennent: des moyens de mémorisation et de décodage d'états de colonnes (210) destinés à répondre à un signal de validation en recevant un signal d'état de colonnes suivant et en décodant ainsi ledit signal d'état de colonnes suivant; des seconds moyens de comptage/décomptage (220) destinés àcompter/décompter en réponse au signal de sortie desdits moyens de mémorisation et de décodage d'états de colonnes, et à générer un signal d'adresses de colonnes; et des moyens de génération d'états de colonnes suivants (230) destinés à générer un signal d'état de colonnes suivant en recevant le signal de sortie desdits des moyens de mémorisation et de décodage d'états de colonnes, et les signaux de sortie desdits seconds moyens de comptage/décomptage et les signaux d'adresses de colonnes. 6. Générateur d'adresses à balayage zigzag selon la revendication 5, dans lequel lesdits moyens de mémorisation et de décodage d'états de colonnes comprennent: une troisième bascule destinée à recevoir un premier signal de sortie dudit générateur d'états de lignes suivants à son accès d'entrée de données, son accès d'entrée d'initialisation étant initialisé par ledit signal de validation et son accès de réinitialisation étant connecté à la masse; une quatrième bascule destinée à recevoir un second signal de sortie dudit générateur d'états de lignes suivants à son accès d'entrée de données, son accès d'entrée de réinitialisation étant réinitialisé par ledit signal de validation et son accès d'initialisation étant à la masse; des quatrièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie inversés desdites troisième et.quatrième bascules; des cinquièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction du signal de sortie de ladite troisième bascule et du signal de sortie inversé de ladite quatrième bascule; et des sixièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction du signal de sortie inversé de ladite troisième bascule et du signal de sortie de ladite quatrième bascule. 7. Générateur d'adresses à balayage zigzag selon la revendication 6, dans lequel lesdits seconds moyens de comptage/décomptage comprennent: un second compteur/décompteur ayant un accès de maintien qui reçoit le signal de sortie desdits premiers moyens d'opération ET et un accès de comptage/décomptage qui reçoit le signal de sortie desdits seconds moyens d'opération ET, destiné à compter en réponse au signal de sortie desdits seconds moyens d'opération ET, afin de générer ainsi un signal d'adresses de colonnes à trois binaires; et un second décodeur destiné à décoder le signal de sortie dudit second compteur/décompteur. 8. Générateur d'adresses à balayage zigzag selon la revendication 4 ou 7, dans lequel lesdits moyens de génération d'états de lignes suivants comprennent: des premier, second, troisième et quatrième inverseurs destinés à inverser respectivement les huitième, septième, second et premier signaux de sortie dudit premier décodeur; des premiers moyens d'opération OU destinés àeffectuer une opération OU en fonction du premier signal de sortie dudit premier décodeur et du septième signal de sortie dudit second décodeur; des septièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction du signal de sortie desdits premiers moyens d'opération OU et du signal de sortie desdits premiers moyens d'opération ET; des huitièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie desdits seconds moyens d'opération ET et desdits premier et second inverseurs et du signal inversé du premier signal de sortie dudit second décodeur; des neuvièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction du signal de sortie desdits troisièmes moyens d'opération ET et du huitième signal de sortie dudit second décodeur; des dixièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie desdits premiers moyens d'opération ET et dudit quatrième inverseur et du septième signal de sortie inversé dudit second décodeur; des onzièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction desdits seconds moyens d'opération ET et du premier signal de sortie dudit second décodeur; des douzièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie desdits troisièmes moyens d'opération ET et dudit troisième inverseur et du huitième signal de sortie inversé dudit second décodeur; des treizièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie desdits septièmes, huitièmes et neuvièmes moyens d'opération ET; et des quatorzièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie desdits dixièmes, onzièmes et douzièmes moyens d'opération ET. 9. Générateur d'adresses à balayage zigzag selon la revendication 4 ou 6, dans lequel lesdits moyens de génération d'états de colonnes suivants comprennent: des quinzièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie desdits cinquièmes moyens d'opération ET et dudit quatrième inverseur et du huitième signal de sortie dudit premier décodeur; des seizièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie desdits cinquièmes moyens d'opération ET et dudit quatrième inverseur; des septièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction du premier signal de sortie dudit premier décodeur et du signal de sortie desdits quatrièmes moyens d'opération ET; des seconds moyens d'opération OU destinés àeffectuer une opération OU en fonction des signaux de sortie desdits quinzièmes et seizièmes moyens d'opération ET; des dix-huitièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction du signal de sortie desdits sixièmes moyens d'opération ET et du septième signal de sortie dudit premier décodeur; des dix-neuvièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction du signal de sortie desdits quatrièmes moyens d'opération ET et du second signal de sortie dudit second décodeur; des vingtièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction du signal de sortie desdits cinquièmes moyens d'opération ET et du premier signal de sortie dudit premier décodeur; des vingt-et-unièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie desdits sixièmes moyens d'opération ET, desdits second et septième inverseurs; des vingt-deuxièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie desdits dix-septièmes et dix-huitièmes moyens d'opération ET et desdits seconds moyens d'opération OU; et des vingt-troisièmes moyens d'opération ET destinés àeffectuer une opération ET en fonction des signaux de sortie desdits dix-neuvièmes, vingtièmes et vingt-et- unièmes moyens d'opération ET.