Brevet FR2701127A1 — publié le 19940805

La présente invention concerne les circuits destinés à piloter des horloges, par exemple des horloges électroniques à quartz Le circuit sur lequel repose l'invention est né de l'exigence de pouvoir disposer d'un circuit qui soit en mesure de produire une séquence d'impulsions permettant de piloter le moteur d'une horloge à quartz à lecture analogique de l'heure (à aiguilles). Les moteurs utilisés pour réaliser ces horloges sont susceptibles d'opérer un déplacement à chaque fois que le flux de courant traversant un enroulement est inversé. La figure 1 représente un schéma de connexion typique, destiné à un de ces moteurs, qui utilise des transistors du type MOS (métal-oxyde- semiconducteur). Sur la figure 2, sont présentées les formes d'onde nécessaires à un fonctionnement correct, dans le cas o on envisage le pilotage du mouvement des aiguilles des minutes Les formes d'onde sont données au moyen de deux signaux logiques SN 1 et SN 2 Comme on peut le voir, les deux signaux SN 1 et SN 2 comportent des impulsions tl en onde carrée, de niveau logique haut (" 1 "), qui possèdent une durée de 125 ms et sont séparés par un intervalle t 2, de niveau logique bas (" O "), d'une durée de 30 s Les deux signaux SN 1 et SN 2 sont respec- tivement envoyés à deux bornes de contrôle SN 1 et SN 2 Comme on peut le noter, l'inversion du sens du courant se produit toutes les 60 s, et, plus particulièrement: 51 = O et 52 = 0, alors l'enroulement est en court-circuit et aucun mouvement n'est possible; 51 = 1 et 52 = 0, alors une diagonale est activée, puis l'avance de 1 min est préparée; 51 = O et 52 = 1, alors la seconde diagonale est activée, ce qui entraîne l'inversion du courant dans l'enroulement, après quoi l'avance d'une nouvelle minute est possible. La présence de la double impulsion est nécessaire dans les applications du type automobile pour garantir le mouvement de l'aiguille dans les conditions de basse tension d'alimentation qui sont typiques de la phase de démarrage d'une automobile. Dans les conditions de fonctionnement normal, la deuxième impulsion ne produit aucun mouvement, car il n'y a pas inversion du sens du courant; inversement, la deuxième impulsion se substitue à la première dans les conditions ci-dessus exposées de la basse tension. La remise à l'heure du type "impulsion unique" est réalisée par action- nement d'un poussoir (non représenté); à chaque pression sur le poussoir, laquelle provoque un niveau logique bas sur une entrée PULSE (PULSE = 0), on doit garantir l'inversion du flux du courant dans l'enroulement de façon à faire avancer l'aiguille de 1 min Si l'action du poussoir dure plus de 1 s, on passe dans la phase de remise à l'heure rapide, ce qui valide sur les sorties un train d'impulsions de période 100 ms. Sur la figure 3, sont présentées les formes d'onde relatives à la phase de remise à l'heure Si l'on suppose que la dernière impulsion ayant lieu pendant le fonctionnement normal a été envoyée sur la sortie 52, l'action exercée sur le poussoir provoquera l'activation de la sortie 51. Dans la technique antérieure, les circuits utilisés pour résoudre les problèmes ci-dessus exposés comprennent des compteurs connectés entre eux; la mise en oeuvre se fait à partir des tables de vérité respectivement relatives à toutes les fonctions particulières que l'on veut obtenir Si l'on doit obtenir quatre impulsions d'une durée de 125 ms séparées de 30 S à partir d'un signal d'horloge de 32 Hz, il faut réaliser les opérations suivantes: compter 960 périodes du signal d'horloge pendant les 30 premières secondes; compter 1920 périodes d'horloge pendant un intervalle de temps de 60 S à partir de la première impulsion; remettre à zéro et compter de nouveau jusqu'à 960 et 1 920, en considérant que les deux impulsions suivantes devront être envoyées sur l'autre sortie. Pour la phase de remise à l'heure, on a recours à un compteur ayant pour fonction de contrôler la durée de l'action exercée sur le poussoir et à deux compteurs qui sont respectivement conçus pour produire les impulsions uniques associées à la remise à l'heure "lente" et le train d'impulsions associé à la phase de remise à l'heure rapide. L'invention se donne pour but de réaliser un circuit susceptible de produire la séquence d'impulsions de commande pendant les diverses phases de fonctionnement, comme représenté sur les figures 2 et 3, en n'employant qu'un seul compteur, ce qui permet de réduire la complexité et le coût du circuit. Selon l'invention, on réalise le but énoncé grâce à un circuit ayant les caractéristiques suivantes. Selon un aspect principal, le circuit électronique de l'invention, destiné à piloter sélectivement sur des sorties respectives l'inversion du sens du courant dans le moteur d'actionnement d'une horloge, comprend: des premiers moyens compteurs servant à envoyer sur lesdites sorties des premiers signaux de commande de l'inversion du sens dudit courant à une première fréquence, correspondant à la cadence normale de fonctionnement de ladite horloge; des deuxièmes moyens compteurs servant à envoyer sur lesdites sorties des deuxièmes signaux de commande de l'inversion du sens dudit courant à une deuxième fréquence, supérieure à ladite première fréquence, pour effectuer le réglage rapide de l'heure de ladite horloge; un multiplexeur placé entre lesdits premiers et deuxièmes moyens compteurs et lesdites sorties et pouvant être sélectivement activé afin de transférer auxdites sorties lesdits deuxièmes signaux de commande à la place desdits premiers signaux de commande pour effectuer le réglage de l'heure de ladite horloge. Selon un deuxième aspect le circuit de l'invention, comprend des moyens générateurs de signaux d'impulsions servant à produire au moins un signal de comptage de fréquence déterminée, et en ce que lesdits premiers moyens compteurs comprennent un compteur synchrone sur un nombre de bits donné, ayant un cycle de fonctionnement de longueur donnée et réagissant audit signal de comptage, configuré pour produire: un premier signal de base servant à la production desdits premiers signaux de commande, qui prend une première valeur logique active respective à des premiers intervalles de durée donnée à partir du début dudit cycle, un deuxième signal qui prend une deuxième valeur logique active respective dans un deuxième intervalle déterminé après le début dudit cycle, pour activer ledit réglage rapide de l'heure de l'horloge, un troisième signal qui prend une troisième valeur logique active respective au début dudit cycle afin d'empêcher la commutation dudit multiplexeur vers la position dans laquelle lesdits deuxièmes signaux de commande sont transférés auxdites sorties pendant l'émission desdits premiers signaux de commande, un quatrième signal qui prend un quatrième niveau logique actif respectif au début dudit cycle pour remettre à jour l'affectation desdits premiers signaux de commande sur lesdites sorties. Selon un troisième aspect, dans le circuit de l'invention, lesdits deuxième moyens compteurs comprennent: un autre compteur qui est susceptible de produire, à partir dudit signal, ou desdits signaux, de comptage, un deuxième signal de base, et un autre multiplexeur qui est susceptible de produire lesdits deuxièmes signaux de commande, à partir desdits deuxièmes signaux de base, en faisant alterner ledit signal de base sur deux sorties desdits deuxièmes moyens compteurs, et de produire un signal de sélection indicatif de l'autre desdites sorties qui est utilisée. Selon un quatrième aspect, dans le circuit de l'invention, lesdits premiers compteurs reçoivent en entrée un signal d'entrée indicatif de la pression exercée, par un utilisateur, sur un poussoir servant au réglage de l'heure, et comprennent des moyens de distinction qui sont susceptibles d'activer sélectivement ledit réglage de l'heure suivant au moins deux modes distincts: un mode plus lent, activé par la pression dudit poussoir, et un mode plus rapide, activé par le dépassement d'un premier intervalle prédéterminé de temps par l'application d'une pression continue sur ledit poussoir. Selon un cinquième aspect, dans le circuit de l'invention, lesdits premiers moyens compteurs comprennent des moyens logiques, séquentiels qui sont susceptibles de produire, dans le cas o ledit troisième signal possède une valeur logique non active: un cinquième signal qui prend un cinquième niveau logique actif bas pendant un deuxième intervalle de temps prédéterminé si ledit poussoir a été enfoncé pendant au moins un troisième intervalle de temps prédéterminé, et un sixième signal qui prend un sixième niveau logique actif bas en même temps que ledit cinquième signal et le maintient pendant toute la durée de la pression exercée sur ledit poussoir. Selon un sixième aspect, dans le circuit de l'invention, lesdits moyens de distinction sont susceptibles de produire un septième signal qui prend une septième valeur logique active basse en cas de dépassement, par la pression continue exercée sur ledit poussoir, dudit premier intervalle de temps prédéterminé, et un huitième signal qui prend une huitième valeur logique active basse pendant un intervalle de temps compris entre le retour à une valeur logique haute dudit sixième signal et le retour à une valeur logique basse dudit septième signal. Selon un septième aspect, dans le circuit de l'invention, lesdits premiers moyens compteurs comprennent des premiers moyens logiques de combinaison qui sont susceptibles d'appliquer ledit premier signal de base sur une des deux sorties en fonction: dudit signal de sélection, dudit huitième signal, et dudit quatrième signal. Selon un huitième aspect, dans le circuit de l'invention, lesdits premiers moyens compteurs comprennent des deuxièmes moyens logiques de combinaison configurés pour produire un neuvième signal qui peut réinitialiser ledit compteur synchrone en fonction: d'un signal d'initialisation qui est dû à l'alimentation dudit circuit, dudit cinquième signal, dudit huitième signal, et dudit signal d'entrée. Selon un neuvième aspect, dans le circuit de l'invention, ledit compteur synchrone est un compteur à 11 bits. Selon un dixième aspect, dans le circuit de l'invention, ledit premier signal de base prend ladite première valeur logique active, pendant un bref intervalle de temps prédétermnniné, toutes les 30 s. Selon un onzième aspect, dans le circuit de l'invention, lesdits deuxièmes moyens logiques de combinaison comprennent une porte logique du type ET ayant quatre entrées: ledit signal d'initialisation, ledit cinquième signal, ledit huitième signal, et ledit signal d'entrée. Selon un douzième aspect, dans le circuit de l'invention, ledit compteur à 11 bits produit une impulsion, sur ledit premier signal de base, toutes les 960 périodes dudit signal, ou desdits signaux, de comptage. Selon un treizième aspect, dans le circuit de l'invention, au moment de la réinitialisation dudit compteur à 11 bits, ses sorties prennent la configuration suivante: Q 10 Q 9 Q 8 Q 7 Q 6 Q 5 Q 4 Q 3 Q 2 Q 1 QO 0 O O O O O O O O 1 1 o Q 1 o est le bit le plus significatif et Qo est le bit le moins significatif, et à partir de ladite configuration ci-dessus, ledit compteur produit lesdites impulsions à l'arrivée des configurations suivantes: Q 10 Q 9 Q 8 Q 7 Q 6 Q 5 Q 4 Q 3 Q 2 Q 1 QO a) O O O O O O O O 1 O O SN 2 b) O 1 1 1 1 O O O 1 O O SN 1 c) 1 1 1 1 O O O O O O O AGG d) O O O O O O O O 1 1 O SN 2 à l'arrivée de la configuration c), la sélection de la sortie vers laquelle sont envoyées lesdites impulsions est modifiée par l'intermédiaire dudit quatrième signal, et ledit compteur à 11 bits est remis à zéro. Selon un quatorzième aspect, dans le circuit de l'invention, ledit deuxième signal est produit selon la deuxième fonction logique suivante: SEC=(Q 1 O Q 9 Q 8) -(Q 7 Q 6 Q 5)- Selon un quinzième aspect, dans le circuit de l'invention, ledit troisième signal est produit selon la fonction suivante: RNIB =(Q 10 Q 9 * Q 8 Q 7) * (Q 6 Q 5 * Q 4 * Q 3)- Selon un seizième aspect, dans le circuit de l'invention, ledit quatrième signal est produit selon la fonction suivante: AGG = Q 7 Q 8 Q 9 Q 1 o- Selon un dix-septième aspect, dans le circuit de l'invention, lesdits premiers moyens logiques de combinaison appliquent ledit premier signal de base sur une desdites deux sorties selon le schéma suivant: Etat AGG = 0 AGG = O présent Q-n Qn 1 OUI Qn I+ 1 OUT o i i o o 1 o o 1 Qn étant la sortie courante desdits premiers moyens logiques de combinaison et Qn+l, qui coïncide avec OUT, étant la sortie future. En particulier, la solution proposée selon l'invention optimise l'encom- brement des bornes des aires de silicium, sur le circuit intégré, en utilisant un unique compteur de 11 bits pour la phase de fonctionnement normal aussi bien que pour la phase de remise à l'heure à impulsion unique, et, de plus, on a trouvé une solution pour la fonction consistant à contrôler la durée de l'action exercée sur le poussoir. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: les figures 1, 2 et 3 ont déjà été décrites en relation avec la technique antérieure, la figure 4 est une représentation simplifiée, sous forme de schéma fonctionnel, d'une forme de réalisation du circuit selon l'invention, et la figure 5 est une représentation simplifiée, sous forme de schéma fonctionnel, d'une partie du circuit représenté sur la figure 4. On va maintenant décrire une forme de réalisation du circuit selon l'invention, en relation avec les figures 4 et 5. Le circuit reçoit en entrée trois signaux: un signal d'horloge CLOCK, ayant par exemple une fréquence de 4 M Hz, un signal de repositionnement RESET, et un signal d'impulsion PULSE. Le signal d'horloge CLOCK va à un module, appelé FREQ-DIV, qui est un diviseur de fréquence asynchrone, lequel, à partir de la fréquence du signal CLOCK produite par un oscillateur à quartz externe, par exemple de 222 Hz ( 4, 194812 M Hz), produit de signaux de fréquences respectives 1 024 Hz et 32 Hz, qui sont utilisés dans d'autres parties du circuit. Le module appelé COUNTER-50 M comprend un compteur synchrone, appelé COUNTER, qui est synchronisé sur le flanc descendant du signal à 1 024 Hz, qui possède un cycle permanent de 51 périodes Celui-ci produit un signal, indiqué par SX, qui se trouve à la valeur logique haute pendant ms ( 50/1 024 s) et à la valeur logique basse pendant 1 ms ( 1/1 024 s) et qui représente le signal de base pour les impulsions de remise à l'heure rapide A l'intérieur du module, se trouve en outre un multiplexeur MUX qui envoie le signal SX alternativement sur la sortie SX 1 ou SX 2. Un signal désigné par QSX est produit par le multiplexeur MIUX, et sa valeur logique est déterminée par la sortie SX 1 ou SX 2 précédemment activée; cette information est utilisée pour mettre à jour une machine à états finis, appelée SELECI-OUT 125, qui sera décrite ultérieurement. Un module appelé OUTPUT-MUX est un multiplexeur qui, en fonction d'un signal SECS, dirige sur les deux sorties Si ou 52 du circuit ou bien les signaux de remise à l'heure rapide SX ( 50 ms), ou bien les signaux de fonctionnement normal ou de remise à l'heure lente SN ( 125 ms). Le module COUNTER-li Bit, qui reçoit en entrée les signaux PULSE, RESET, QSX, et le signal à 32 Hz, déjà décrits précédemment, comprend de plus un certain nombre de sous-modules et va maintenant être décrit de façon plus détaillée en relation avec la figure 5. Le sous-module désigné par CNT-ll Bit est un compteur synchrone doté d'un cycle de 60 S qui fonctionne sur la base du signal à 32 Hz Celui- ci produit les signaux suivants: le signal SN, actif à la valeur logique haute pendant 125 ms ( 4/32 s) toutes les 30 s, 4/32 S et ( 4/32 + 30) secondes à partir du début du cycle de 60 s; c'est un signal de base pour les impulsions de 125 ms, soit pendant le fonctionne- ment normal, soit pendant la remise à l'heure lente, le signal SEC, actif à la valeur logique basse, entre 1 S et 2 S après le début du cycle; c'est un signal qui donne l'information nécessaire pour passer à la remise à l'heure rapide, le signal INIB, actif à la valeur logique basse, pendant les premiers temps, à savoir 7/32 s, du cycle; il sert à empêcher qu'un actionnement du poussoir de remise à l'heure n'agisse sur le multiplexage des sorties pendant qu'une commande SN est en cours, et le signal AGG, actif à la valeur logique basse, pendant les premiers temps ( 1/32 s) du cycle; il permet de remettre à jour l'affectation du signal SN aux sorties Si et 52 pendant le fonctionnement normal. Le sous-module PULSE-RH est une machine à états finis synchro- nisée sur le flanc descendant du signal à 32 Hz, qui, à partir de l'actionnement du poussoir de remise à l'heure (signal PULSE porté à la valeur logique basse), à condition que le signal INIB ne soit pas actif, produit les signaux suivants: le signal IMP actif à la valeur logique basse, pendant 31,25 ms ( 1/32 s) quand l'action sur le poussoir est confirmée pendant les 62,5 ms faisant suite au relèvement par l'intermédiaire du flanc descendant du signal à 32 Hz; ce signal est une des composantes qui réinitialise le sous-module CNT-ll Bit, le signal PTEMP, porté à la valeur logique basse en même temps que le signal IMP; il reste à zéro pendant toute la durée de la pression exercée sur le poussoir. Le relâchement du poussoir entraîne la réinitialisation du sous-module PULSE-RH. Le sous-module ABILIT-50 M, en fonction des signaux SEC, PTEMP et du flanc descendant du signal SX, produit les signaux suivants: le signal SECS, actif à la valeur logique haute en correspondance avec le flanc descendant du signal SX quand le poussoir est actionné pendant plus de 1 S; c'est le signal qui permet de valider les impulsions du signal SX ( 50 ms) sur le multiplexeur de sortie OUTPUT-MUX, les sorties SX 1 et SX 2, le signal RFROV, actif à la valeur logique basse, entre le moment o le signal PTEMP passe à la valeur logique haute et le moment o le signal SECS revient à la valeur logique basse; le signal RFROV (repositionnement associé à la remise à l'heure rapide) est une des composantes du signal de réinitialisation du sous-module CNT-ll Bit Ce signal contribue à la remise à jour de l'affectation, sur les signaux SN 1 ou SN 2, de l'impulsion SN. L'impulsion SN sera appelée par la suite SN 1 ou SN 2 selon qu'elle aura été envoyée, respectivement, sur le signal (ou sur la sortie) SN 1 ou SN 2. Le sous-module SELECT-OUT 125, en fonction des signaux QSX, RFROV, AGG, dirige le signal SN sur la sortie correcte (SN 1 ou SN 2) Le multi- plexage est synchronisé par le flanc descendant du signal à 32 Hz qui voit tous les signaux de commande précédents être devenus stables. Un sous-module RESET-ll Bit est une porte ET à quatre entrées: RESET (repositionnement pour l'allumage du circuit, mise sous tension), IMP (repositionnement pour une remise à l'heure lente), RFROV (repositionnement associé à la remise à l'heure rapide), et PULSE. A la sortie, il y a un signal, R-ll Bit, de réinitialisation du sous- module CNT-ll Bit. En relation avec ce qui vient d'être dit, le sous-module CNT-ll Bit possède un cycle de 60 S à partir du signal à 32 Hz (T = 31,25 ms), durant lequel est produite une impulsion (dans le signal SN) de durée 125 ms chaque 30 S et, avant le début du cycle suivant, est produit un signal AGG, qui remet à jour I'affectation du signal SN sur la sortie 51 ou 52. Tout cela se traduit en pratique par le fait qu'il y a un compteur de 11 bits qui, au lieu de compter jusqu'à 2048, compte jusqu'à ce qu'il atteigne 1 920 transitions positives du signal de synchronisme à 32 Hz ( 60 s/31,25 ms) La production des impulsions se fait en correspondance avec le début du cycle et après qu'ont été comptées 960 transitions du signal de synchronisme ( 30 s/31,25 ms) L'impulsion relative aux 60 S correspond à la première impulsion du cycle suivant. On va maintenant décrire le décodage des sorties en vue de la produc- tion des impulsions SN, o SN 2 indique l'impulsion produite en correspondance avec la phase initiale du cycle et SN 1 l'impulsion relative aux 30 S écoulées depuis le début du cercle Pour optimiser la structure logique qui réalise cette fonction, S(o+ +,/,) e S - 0 O O 1 O O i i T T O I I 1 0 0 0 1 1 1 1 O O I I O O O I I T I O I O O O O O I 1 1 I O O O I O O O I I I I O il O O O I O O O O O O O I I O O O O O O O O O I T O O O O O O O O T O T O -O O O O O O O o O T O O O O O O O O T O O O O O O O O O i I 0 0 0 0 0 0 0 0 0 bi u ô nb 1 u ô 'o 9 b ' b S' 6 b b À uiouuuoplisodol np îuoîouî ne sol Ios so p u I uoisuol snos ostm -I ap Iu Qm IU Quog isodoi nt oioz op znodmoo ol zid oz m sed au ap Dluulzod um Dso a luo ZZT TOZZO /.UI T 0/ U DibSb Sb Lb ( 9 ôSb,ôrô)zô = N s Q.o Qg 1 1 t 0 O 0 O 0 O 0 O o O 0 O Q 8 i O O O O O O Q 7Q 6 QS Q 4Q 3 Q 2 QI Qo i O O O O O OO O = AGG ( 1920) O O O O O 0 O 1 0 o 0 O O Oi O O O O O O 0 i 1 O O O O O I O O O -0 O O O 1 O '. Slv, 4/32 s O O O O O 1 1 O O O O O O 1 1 1 0 O O 0 1 O O O Le décodage du signal AGG, qui est le signal permettant de remettre à jour l'affectation de l'impulsion SN sur la sortie SN 1 ou SN 2, montre comment celui-ci n'est actif que pendant le fonctionnement normal En effet, si une pression exercée sur le poussoir de remise à l'heure entraîne la réinitialisation du sous- module CNT-ll Bit, ceci faussera la configuration de décodage du signal AGG (voir l'état des sorties au repositionnement de mise sous tension) Dans un tel cas, le signal qui envoie SN sur la bonne sortie est QSX. Le signal SEC, de valeur logique basse entre 1 et 2 S depuis le début du cycle, est le signal qui donne l'indication qu'il faut passer à la remise à l'heure rapide Le décodage est donné à partir de la relation suivante: s EC = ( Q (C i * ' i O 19 8 ' a qui correspond à l'état des sorties lorsque le sous-module CNT-11 Bit a compté 32 transitions du signal de synchronisme. Q 11 Q 10 Q 9 Q 8 Q 7 Q 6 Q 5 Q 4 Q 3 Q 2 Q 1 Q O 0 O O O 0 O 1 O O O O O L'activation du signal SEC se produit en correspondance avec la commutation de la sortie Q 5 qui correspond à une fréquence de 0,5 Hz; on notera que, pendant le fonctionnement normal, le signal SEC passe à la valeur logique basse avec une avance de 125 ms par rapport à 1 S effective en ce que, au repo- sitionnement, le compteur est initialisé à 00000000011 au lieu 00000000000 Tout cela n'a pas d'importance dans la mesure o le signal SEC agit dans le cadre de la remise à l'heure alors que l'instant qui indique le début du comptage de la "seconde" coïncide avec l'instant auquel on enfonce le poussoir. Le signal INIB est actif à la valeur logique basse pendant les premiers temps ( 7/32 s) du cycle pour ensuite passer à la valeur logique haute en correspon- dance avec la huitième transition du signal de synchronisme ( 00000000100), ce dont on déduit: I Ni B Q 9 c 7 ( 6 Q U 4 Pour réaliser cette fonction sous forme de circuit, il suffit d'une porte NON-ET à deux entrées dans la mesure o le décodage utilise les sorties de deux portes ET à quatre entrées, qui sont déjà utilisées pour produire les impulsions SN 1 et SN 2. Ce signal a pour fonction d'invalider l'éventuelle action exercée sur le poussoir de remise à l'heure dans le cas o celui-ci serait enfoncé en correspon- dance avec le moment qui part de l'instant o le signal AGG est actif (trois périodes avant le début du nouveau cycle) et va jusqu'à l'instant o l'impulsion SN faisant suite au signal AGG se termine Cette opération est rendue nécessaire dans la mesure o l'action exercée sur le poussoir entraîne la réinitialisation du sous- module CNT-ll Bit et la remise à jour de l'affectation de l'impulsion SN; si cela se produisait à la suite de l'action de remise à jour du signal AGG, il y aurait une remise à jour supplémentaire qui ramènerait le multiplexeur dans l'état précédent le signal AGG, et l'impulsion serait envoyée sur la mauvaise sortie. Le sous-module SELECT-OUT 125 joue le rôle d'un multiplexeur qui envoie le signal SN en alternance sur les sorties SN 1 et SN 2 Le signal obtenu de la sortie QMUX, dont la valeur est caractérisée par la sortie SN 1 ou SN 2 précédem- ment activée, est synchronisé avec le flanc montant du signal à 32 Hz Pour la réalisation de ce sous-module, on adopte la table logique suivante: Etat présent AGG = O AGG 1 Q Qn + 1 OUT Q" + 1 OUT o 1 O O à partir duquel on obtient: D = A Q + AGG X N n D = G e AGG n Pendant le fonctionnement normal, les impulsions SN de 125 ms sont envoyées sur la sortie appropriée du multiplexeur, lequel, également pendant la phase de remise à l'heure rapide, est remis à jour par le signal QSX de façon que soit envoyée sur la bonne sortie l'impulsion SN existant lorsque le signal RFROV réinitialise le sous-module CNT-ll Bit à l'issue d'une remise à l'heure "rapide". De plus, si, par exemple, la dernière impulsion, à l'issue d'une remise à l'heure "rapide", a été envoyée sur la sortie 51 (QSX = 1), l'impulsion qui sera obtenue en correspondance avec la réinitialisation du sous-module CNT-1 l Bit devra être envoyée sur la sortie SN 1. A cet effet, sont présentés des circuits logiques qui, en agissant sur le positionnement et le repositionnement d'une bascule qui réalise la fonction considérée, en remettent à jour la sortie pendant la phase de remise à l'heure "rapide" La fonction réalisée est représentée dans le tableau suivant: RFROV QSX RMUX PRMUX à partir duquel on obtient: RMUX = GSX R 5 ets PRMUX = QSX Reset o QSX est le train d'impulsions utilisé pendant la phase de remise à l'heure rapide, tandis que le signal RFROV est le signal qui réinitialise le sous-module CNT-ll Bit à l'issue d'une remise à l'heure rapide. Le sous-module ABILIT-50 M est sensiblement une machine à états finis Ce sous-module valide les impulsions SX 1 et SX 2, en fonction des signaux SEC, PTEMP (pression du poussoir "temporisée" par l'antirebond) et par le flanc descendant de SX Si on enfonce le poussoir de remise à l'heure pendant plus de 1 s, est produit le signal SECS, actif à la valeur logique 1, qui permet au dispositif de fonctionner dans les conditions de la remise à l'heure rapide (un train d'impulsions de 50 ms sur les sorties). Lorsque le poussoir a été relaché, est produit le signal RFROV actif, à la valeur logique basse, entre l'instant o le signal PTEMP passe à la valeur logique haute et l'instant o le signal SECS revient à la valeur logique basse Ces deux évènements sont tous deux consécutifs au relâchement du poussoir, mais le premier est synchronisé par le flanc descendant du signal à 32 Hz (lequel, à son tour, provient d'un flanc descendant du signal à 1 024 Hz), alors que le deuxième, qui en est la conséquence, est synchronisé par le flanc descendant du signal à 1 024 HZ; de la sorte, onévite d'éventuelles "pointes temporaires" qui, si l'on considère que le signal RFROV est l'une des composantes du signal réinitialisant le compteur principal du sous-module CNT-11 Bit, pourraient compromettre le fonctionnement correct du circuit. On va maintenant décrire la "table des états" et l'équation logique qui réalisent la fonction ci-dessus décrite. Condition du fonctionnement normal: PTEMP = 1 SEC = O PTEMP = 1 SECS = O SEC= 1 PTEMP = 1 SECS = O Condition correspondant au poussoir enfoncé: PTEMP = O SEC= 1 PTEMP = 0 SECS = 1 SEC = 0 PTEMP = 0 SECS = 1 Etat P= O S= O P=O S= 1 P= 1 S= 1 P= 1 S= O présent Qn Qn + 1 D Qn+ 1 D Qn + 1 D Qn + 1 D 0 O O 1 1 O O O O 1 1 1 1 1 O O O O Le sous-module PULSE-RH est une machine à états finis, synchronisée avec le flanc descendant du signal à 32 Hz Ce sous-module gère les signaux IMP et PTEMP en fonction de l'état du poussoir de remise à l'heure (PULSE) et du signal INB. A partir de l'action exercée sur le poussoir de remise à l'heure (PULSE = 0), si celle-ci est présente pendant une durée comprise entre 62,5 et 93,75 ms (durée d'antirebondissement du poussoir), et à condition que le signal INIB ne soit pas actif, est produit le signal PTEMP (poussoir "temporisé") qui donne confirmation de l'action exercée sur le poussoir après la durée d'anti- rebondissement; ce signal garde la valeur logique basse jusqu'à ce qu'on relâche le poussoir. En même temps que le signal PTEMP, est produit le signal IMP, qui possède normalement la valeur logique haute, alors que, pendant cette phase, il est porté à la valeur logique basse pendant 31, 25 ms, ce qui réinitialise de cette façon le sous-module CNT-ll Bit en entraînant ainsi l'activation d'une impulsion SN qui fait avancer l'aiguille de 1 min. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du circuit dont la description vient d'être donnée à titre purement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1 Circuit électronique destiné à piloter sélectivement sur des sorties respectives ( 51, 52) l'inversion du sens du courant dans le moteur d'actionnement d'une horloge, caractérisé en ce qu'il comprend: des premiers moyens compteurs (COUNTER-ll Bit) servant à envoyer sur lesdites sorties ( 51, 52) des premiers signaux de commande (SN 1, SN 2) de l'inversion du sens dudit courant à une première fréquence, correspondant à la cadence normale de fonctionnement de ladite horloge; des deuxièmes moyens compteurs (COUNTER-50 M) servant à envoyer sur lesdites sorties ( 51, 52) des deuxièmes signaux de commande (SX 1, SX 2) de l'inversion du sens dudit courant à une deuxième fréquence, supérieure à ladite première fréquence, pour effectuer le réglage rapide de l'heure de ladite horloge; un multiplexeur (OUTPUT-MUX) placé entre lesdits premiers et deuxièmes moyens compteurs et lesdites sorties ( 51, 52) et pouvant être sélecti- vement activé afin de transférer auxdites sorties ( 51, 52) lesdits deuxièmes signaux de commande (SX 1, SX 2) à la place desdits premiers signaux de commande (SN 1, SN 2) pour effectuer le réglage de l'heure de ladite horloge. 2 Circuit selon la revendication 1, caractérisé en ce qu'il comprend des moyens générateurs de signaux d'impulsions (FREQ-DIV) servant à produire au moins un signal de comptage ( 1024 Hz, 32 Hz) de fréquence déterminée, et en ce que lesdits premiers moyens compteurs (COUNTER-ll Bit) comprennent un compteur synchrone (CNT-ll Bit) sur un nombre de bits donné, ayant un cycle de fonctionnement de longueur donnée et réagissant audit signal de comptage ( 32 Hz), configuré pour produire: un premier signal de base (SN) servant à la production desdits premiers signaux de commande (SN 1, SN 2), qui prend une première valeur logique active respective à des premiers intervalles de durée donnée à partir du début dudit cycle; un deuxième signal (SEC) qui prend une deuxième valeur logique active respective dans un deuxième intervalle déterminé après le début dudit cycle, pour activer ledit réglage rapide de l'heure de l'horloge, un troisième signal (INIB) qui prend une troisième valeur logique active respective au début dudit cycle afin d'empêcher la commutation dudit multiplexeur (OUTPUT-MUX) vers la position dans laquelle lesdits deuxièmes signaux de commande (SX 1, SX 2) sont transférés auxdites sorties ( 51, 52) pendant l'émission desdits premiers signaux de commande (SN 1, SN 2), un quatrième signal (AGG) qui prend un quatrième niveau logique actif respectif au début dudit cycle pour remettre à jour l'affectation desdits premiers signaux de commande (SN 1, SN 2) sur lesdites sorties (Si, 52). 3 Circuit selon la revendication 1, caractérisé en ce que lesdits deuxième moyens compteurs (COUNTER-50 M) comprennent: un autre compteur (COUNTER) qui est susceptible de produire, à partir dudit signal, ou desdits signaux, de comptage ( 1024 Hz), un deuxième signal de base (SX), et un autre multiplexeur (Ml UX) qui est susceptible de produire lesdits deuxièmes signaux de commande (SX 1, SX 2), à partir desdits deuxièmes signaux de base (SX), en faisant alterner ledit signal de base (SX) sur deux sorties (SX 1, SX 2) desdits deuxièmes moyens compteurs (COUNTER-50 M), et de produire un signal de sélection (QSX) indicatif de l'autre desdites sorties (SX 1, SX 2) qui est utilisé. 4 Circuit selon la revendication 1 ou la revendication 2, caractérisé en ce que lesdits premiers compteurs (COUNTER-11 Bit) reçoivent en entrée un signal d'entrée (PULSE) indicatif de la pression exercée, par un utilisateur, sur un poussoir servant au réglage de l'heure, et comprennent des moyens de distinction (ABILIT-SOM) qui sont susceptibles d'activer sélectivement ledit réglage de l'heure suivant au moins deux modes distincts: un mode plus lent, activé par la pression dudit poussoir, et un mode plus rapide, activé par le dépassement d'un premier intervalle prédéterminé de temps par l'application d'une pression continue sur ledit poussoir. 5 Circuit selon la revendication 1 et la revendication 2, caractérisé en ce que lesdits premiers moyens compteurs (COUNTER-ll Bit) comprennent des moyens logiques, séquentiels (PULSE-RH) qui sont susceptibles de produire, dans le cas o ledit troisième signal (INIB) possède une valeur logique non active: un cinquième signal (IMP) qui prend un cinquième niveau logique actif bas pendant un deuxième intervalle de temps prédéterminé si ledit poussoir a été enfoncé pendant au moins un troisième intervalle de temps prédéterminé, et un sixième signal (PTEMP) qui prend un sixième niveau logique actif bas en même temps que ledit cinquième signal (IMP) et le maintient pendant toute la durée de la pression exercée sur ledit poussoir. 6 Circuit selon la revendication 4, caractérisé en ce que lesdits moyens de distinction (ABILIT-50 M) sont susceptibles de produire: un septième signal (SECS) qui prend une septième valeur logique active basse en cas de dépassement, par la pression continue exercée sur ledit poussoir, dudit premier intervalle de temps prédéterminé, et un huitième signal (RFROV) qui prend une huitième valeur logique active basse pendant un intervalle de temps compris entre le retour à une valeur logique haute dudit sixième signal (PTEMP) et le retour à une valeur logique basse dudit septième signal (SECS). 7 Circuit selon la revendication 1 et la revendication 2, caractérisé en ce que lesdits premiers moyens compteurs (COUNTER-11 Bit) comprennent des premiers moyens logiques de combinaison (SELECT-OUT 125) qui sont susceptibles d'appliquer ledit premier signal de base (SN) sur une des deux sorties (SN 1, SN 2) en fonction: dudit signal de sélection (QSX), dudit huitième signal (RFROV), et dudit quatrième signal (AGG). 8 Circuit selon la revendication 1 et la revendication 2, caractérisé en ce que lesdits premiers moyens compteurs (COUNTER-11 Bit) comprennent des deuxième moyens logiques de combinaison (RESET-ll Bit) configurés pour produire un neuvième signal (R-11 Bit) qui peut réinitialiser ledit compteur synchrone (CNT-ll Bit) en fonction: d'un signal d'initialisation (RESET) qui est dû à l'alimentation dudit circuit, dudit cinquième signal (IMP), dudit huitième signal (RFROV), et dudit signal d'entrée (PULSE). 9 Circuit selon la revendication 2, caractérisé en ce que ledit compteur synchrone (CNT-11 Bit) est un compteur à 11 bits. Circuit selon la revendication 2, caractérisé en ce que ledit premier signal de base (SN) prend ladite première valeur logique active, pendant un bref intervalle de temps prédéterminé, toutes les 30 s. 11 Circuit selon la revendication 8, caractérisé en ce que lesdits deuxièmes moyens logiques de combinaison (RESET-11 Bit) comprennent une porte logique du type ET ayant quatre entrées: ledit signal d'initialisation (RESET), ledit cinquième signal (IMP), ledit huitième signal (RFROV), et ledit signal d'entrée (PULSE). 12 Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que ledit compteur à 11 bits (CNT-ll Bit) produit une impulsion (SN 1, SN 2), sur ledit premier signal de base (SN), toutes les 960 périodes dudit signal, ou desdits signaux, de comptage ( 1024 Hz). 13 Circuit selon la revendication 9, caractérisé en ce que: au moment de la réinitialisation dudit compteur à 11 bits (CNT- li Bit), ses sorties prennent la configuration suivante: Q 10 Q 9 Q 8 Q 7 Q 6 Q 5 Q 4 Q 3 Q 2 Q 1 Q O 0 O O O O O O O O 1 1 o Qjo est le bit le plus significatif et Qo est le bit le moins significatif, et à partir de ladite configuration ci-dessus, ledit compteur (CNT-ll Bit) produit lesdites impulsions (SN 1, SN 2) à l'arrivée des configurations suivantes: Q 10 Q 9 Q 8 Q 7 Q 6 Q 5 Q 4 Q 3 Q 2 Q 1 Q O a) O O O O O O O O 1 O O SN 2 b) O 1 1 1 1 O O O 1 O O SN 1 c) 1 1 1 1 O O O O O O O AGG d) O O O O O O O O 1 1 O SN 2 à l'arrivée de la configuration c), la sélection de la sortie (SN 1, SN 2) vers laquelle sont envoyées lesdites impulsions (SN 1, SN 2), est modifiée par l'intermédiaire dudit quatrième signal (AGG), et ledit compteur à 11 bits (CNT-ll Bit) est remis à zéro. 14 Circuit selon la revendication 2 et la revendication 13, caractérisé en ce que ledit deuxième signal (SEC) est produit selon la deuxième fonction logique suivante: SEC=(Q 10 Q 9 Q 8) (Q 7 Q 6 Q 5). Circuit selon la revendication 2 et la revendication 13, caractérisé en ce que ledit troisième signal (INIB) est produit selon la fonction suivante: INIB =(Qo 10 Q 9 Q 8 Q 7) À (Q 6 Q 5 Q 4 Q 3). 16 Circuit selon la revendication 2 et la revendication 13, caractérisé en ce que ledit quatrième signal (AGG) est produit selon la fonction suivante: AGG=Q 7 Q 8 Q 9 Q 10 o 17 Circuit selon la revendication 7, caractérisé en ce que lesdits premiers moyens logiques de combinaison (SELECT-OUT 125) appliquent ledit premier signal de base (SN) sur une desdites deux sorties (SN 1, SN 2) selon le schéma suivant: Qn étant la sortie courante desdits premiers moyens logiques de combinaison (SELECT-OUT 125) et Qn+l, qui coïncide avec OUT, étant la sortie future. Etat AGG = O AGG = O présent Qn Qn + 1 OUT Qn + 1 OUT 0 1 1 O O 1 O O 1 1