Brevet FR2709359A1 — publié le 19950303

PROCEDE DE COMMANDE D'UN CIRCUIT DU TYPE PREMIER ENTRE - PREMIER SORTI La présente invention concerne un procédé de commande d'un circuit du type premier entré - premier sorti, plus particulièrement connu sous le terme "circuit FIFO" (pour First in, First out en langue anglaise), ce circuit FIFO permettant de gérer un nombre important de données. Le procédé de commande du circuit FIFO conforme à la présente io invention a été développé pour gérer un circuit permettant de stocker une ligne complète d'un signal vidéo dans le cadre d'un signal HD MAC. Toutefois, il est évident pour l'homme de l'art que ce circuit FIFO peut être utilisé dans d'autres applications. Ainsi, dans le cadre d'une image HD MAC, une ligne vidéo comporte en général 1 296 mots de 9 bits qui doivent être sur-échantillonnés de manière à respecter le théorème de Shanon. En conséquence, pour traiter une ligne vidéo HD MAC, il faut pouvoir stocker au moins 2 592 mots de 9 bits dans un circuit qui doit être écrit à 40,5 MHz. D'autre part, pour effectuer un certain nombre de traitements ou de corrections sur le signal vidéo ainsi stocké, il est nécessaire de l'envoyer vers un micro-contrôleur externe. Cet envoi se fait en général par l'intermédiaire d'un bus dont la vitesse d'échange de données est comprise entre 100 K bits par seconde et 400 K bits par seconde pour les plus rapides. La lecture s'effectue donc à une vitesse bien plus lente que l'écriture. Dans ce cas, différents circuits peuvent être utilisés pour stocker la ligne vidéo. Notamment, on peut utiliser un circuit mémoire de type RAM avec des entrées démultiplexées et des sorties multiplexées de manière à obtenir une écriture à 40,5 MHz. Toutefois, la gestion des entrées multiplexées et des sorties démultiplexées est complexe et nécessite l'utilisation de plusieurs signaux d'horloge différents. De plus, cette partie nécessite, pour sa réalisation, un nombre important de transistors. En conséquence, pour stocker une ligne vidéo de type HD MAC, l'on a pensé à utiliser un circuit de type premier entré - premier sorti réalisé par des registres à décalage. Toutefois, l'utilisation de registres à décalage comme circuit de mémorisation nécessite l'emploi de deux étages pour une information à stocker de manière à ne pas perdre cette information. Il faut donc doubler la capacité du registre à décalage. La présente invention a pour but de remédier à cet inconvénient en proposant un procédé de commande particulier pour un circuit du type premier entré - premier sorti constitué par des registres à décalage 1o permettant de stocker un nombre important de mots avec une vitesse d'accès très rapide et une lecture plus lente. En conséquence, la présente invention a pour objet un procédé de commande d'un circuit du type premier entré - premier sorti permettant de gérer m mots de n bits (m grand et n > 1), ledit circuit étant constitué par n registres à décalage à m étages en série, les étages pairs étant commandés par un premier signal d'horloge et les étages impairs par un second signal d'horloge, les signaux d'horloge ne se chevauchant pas, le procédé étant caractérisé en ce qu'il comporte: - une première étape d'écriture dans laquelle chaque mot est écrit, 2o en fonction des signaux d'horloge, dans deux étages successifs, cette première étape se terminant lorsque m/2 mots sont écrits; - une deuxième étape d'écriture dans laquelle à chaque signal d'horloge, on interdit successivement l'écriture dans le mième étage jusque dans le premier étage, l'écriture étant réalisée selon la première étape dans les étages non encore interdits, et - une étape de lecture consistant à décaler successivement les mots d'un étage dans l'autre à chaque signal d'horloge, la lecture d'un mot étant réalisée à la fin du décalage. Dans ce cas on obtient donc une lecture à une vitesse plus lente que la vitesse d'écriture dans le registre à décalage. La présente invention a aussi pour objet un procédé de commande d'un circuit du type premier entré - premier sorti permettant de gérer m mots de n bits (m grand et n > 1), utilisant un circuit tel que décrit ci- dessus dans lequel les deux étapes d'écriture sont identiques aux étapes d'écriture décrites ci-dessus, mais dans lequel l'étape de lecture consiste à décaler successivement les mots d'un étage dans l'autre à chaque signal d'horloge, la lecture étant réalisée sur l'étage de sortie tous les deux signaux d'horloge. Ceci permet de réaliser une lecture à la même vitesse que o l'écriture dans le circuit de type premier entré - premier sorti. De préférence, le premier et le second signal d'horloge correspondent aux deux phases d'un même signal d'horloge, ces deux phases ne se chevauchant pas et le signal d'horloge a en général une fréquence supérieure au MHz, de préférence une fréquence de 40,5 MHz. Selon une autre caractéristique de la présente invention, durant une étape de lecture, les étapes d'écriture ne sont pas autorisées. De préférence, les étapes d'écriture et de lecture sont séparées dans le temps. Toutefois, l'étape de lecture peut être initialisée pendant la seconde étape d'écriture. Selon un mode de réalisation préférentiel de la présente invention, l'autorisation d'écriture dans un étage du registre à décalage est donnée par la formule suivante: L = 1 si 0. (Suiv + W0)=1 dans laquelle L représente la valeur d'un circuit "LATCH", 0 représente les phases 01 ou 02 du signal d'horloge selon qu'il s'agit d'un étage pair ou impair, W0 l'impulsion de validation d'écriture pendant la première étape d'écriture, Suiv le signal d'autorisation de l'étage suivant et. et + les opérations logiques, le dernier étage étant initialisé par la valeur W0 + R = 1 o R représente le signal de lecture. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description détaillée faite ci-après d'un mode de réalisation, cette description étant faite avec référence aux dessins ci- annexés dans lesquels: - la figure 1 est une vue schématique représentant, en fonction du signal d'horloge, la première étape d'écriture dans un registre à décalage réalisant un circuit FIFO conformément à la présente invention, - la figure 2 est une vue schématique identique à celle de la figure 1 représentant la seconde étape d'écriture, - la figure 3 est une vue schématique identique à celle de la figure 1 représentant une étape de lecture, - la figure 4 est un schéma électrique simplifié d'un mode de réalisation du circuit de commande permettant la mise en oeuvre du procédé, et - la figure 5 est un schéma électrique simplifié d'un étage du circuit de commande. La présente invention sera décrite en se référant au stockage d'une ligne vidéo HD MAC suréchantillonnée comportant 2 592 mots de 9 bits. Pour stocker cette ligne vidéo, on utilise, dans le cadre de la présente invention, un circuit de type premier entré - premier sorti ou circuit FIFO permettant de stocker m mots de n bits dans laquelle m = 2 592 et n = 9. Dans le cadre de la présente invention, le circuit FIFO est un circuit constitué par des registres à décalage comportant m étages, n registres à décalages étant montés en parallèle et recevant les mêmes signaux d'horloge, comme cela sera expliqué ci-après. De ce fait, le circuit FIFO comporte m x n points- mémoire statiques. Le procédé de commande de ce circuit du type premier entré - premier sorti sera décrit en se référant aux figures 1 à 3. Sur ces figures, les m carrés référencés Ei, Ep (i = impair, p = pair); Em.3, Em.2, Em_1, Em, dans le sens horizontal représentent les m étages appelés aussi points-mémoire d'un registre à décalage tandis que les carrés dans le sens vertical représentent l'évolution du registre à décalage en fonction des m phases d'horloge nécessaires à l'écriture des m étages du registre à décalage. Dans le cadre de la présente invention, les étages impairs sont validés lors du signal d'horloge 0 1 tandis que les étages pairs sont validés lors du signal d'horloge 0 2. En fait, les signaux d'horloge 0 1 et 0 2 représentent les deux phases d'un même signal d'horloge qui, dans le cas du traitement d'un signal vidéo de type HD MAC, est un signal à 40,5 MHz. Dans le cadre de la présente invention, les phases 0 1 et 0 2 ne se recouvrent pas et elles sont appliquées sur les registres montés en parallèle. On expliquera tout d'abord en se référant à la figure 1, le mode de fonctionnement de la première étape d'écriture. Cette étape d'écriture est de type classique et utilise pour son fonctionnement deux étages du registre à décalage pour écrire 1 bit de données. Ainsi, pour écrire les n bits du premier mot référencé in 1 dans le premier étage des n registres à décalage connectés en parallèle lors de la phase 0 1, on ouvre l'ensemble des étages impairs référencés Ei, comme représenté sur la ligne 1, ce qui permet donc d'entrer l'information in1 dans le premier étage des n registres en parallèle. Puis lors de la phase 0 2 du signal d'horloge, les étages pairs référencés Ep des registres à décalage sont ouverts avec l'impulsion 1' et l'information in1 est transférée du premier étage impair Ei dans l'étage pair Ep suivant, tout en restant dans l'étage impair précédent comme représenté sur la ligne 2 de la figure 1. Lors de la phase d'horloge 0 1 suivante, les étages impairs sont à nouveau ouverts entraînant l'écriture de l'information in1 dans l'étage impair suivant et l'écriture de l'information in2 dans le premier étage impair Ei, comme représenté sur la ligne 3 de la figure 1. L'écriture se continue de la même manière en fonction des phases 0 2 puis 0 1 du signal d'horloge. Cette opération est répétée jusqu'à ce que l'information inl - 1 correspondant aux I - 1 ième mot soit écrite dans le premier étage impair et le premier étage pair comme représenté sur la ligne m de la figure 1. Dans ce cas, I - 1 correspond à m/2, m représentant le nombre de mots à écrire soit 2 592 dans le cadre de la présente invention. De ce fait, le dernier étage du registre à décalage, à savoir l'étage Em est écrit avec le bit correspondant au premier mot, à savoir, le bit in 1, l'étage Em - 1 est lui aussi écrit avec le bit in1 tandis que les étages Em - 2 et Em - 3 sont écrits avec le bit in2 et ainsi de suite comme représenté sur la ligne m. Suite à cette première étape d'écriture, on a donc stocké dans le circuit FIFO considéré m/2 x n bits, soit 1 296 mots de 9 bits dans le cadre d'un signal vidéo de type HD MAC. On remarque donc que le premier mot entré se trouve alors stocké dans les deux derniers étages du circuit de type lo FIFO, le second mot dans les deux étages précédents, etc. comme expliqué ci-dessus. Suite à cette étape d'écriture, on réalise une seconde étape d'écriture permettant de comprimer l'ensemble des données déjà écrites dans les registres à décalage et d'écrire les mots suivants. Cette deuxième étape est représentée schématiquement à la figure 2. Cette seconde étape consiste principalement à interdire l'écriture au niveau du dernier étage écrit dans le circuit de type FIFO. Ainsi, comme représenté sur la figure 2, on commence tout d'abord par interdire l'écriture dans le dernier étage du registre à décalage, à savoir l'étage Em qui contient l'information in 1. Ainsi, à la première phase 0 1 du signal d'horloge lors de la deuxième étape d'écriture, le dernier étage Em est interdit, mais l'étage Em_1 est validé par l'impulsion I et on y écrit l'information du mot précédent in2. Cette opération d'écriture est aussi réalisée dans tous les étages de même rang antérieurs. De plus, le premier étage reçoit l'information inl, comme représenté sur la ligne 1' de la figure 2. Ainsi, seul l'étage Em est interdit, I'écriture dans les autres étages étant réalisée comme dans la première étape d'écriture. Lors de la phase 0 2 suivante, on interdit l'écriture dans l'étage Em - 1 qui contient l'information in2, mais on écrit dans l'étage Em - 2 I'information du mot précédent, à savoir l'information in3, comme représenté sur la ligne 2' et ainsi de suite pour tous les étages de même rang, I'information inI étant maintenue dans le premier étage et écrite dans l'étage suivant. Lors de la phase 0 1 suivante, I'étage Em - 2 est interdit, les étages Em - 1 et Em restant eux aussi interdits. Les étages précédants sont écrits conformément au procédé de la première étape d'écriture et le premier étage reçoit l'information du mot suivant inI + 1 et ainsi de suite. De la même manière, on interdit, phase d'horloge après phase d'horloge, I'écriture dans les différents étages des registres à décalage jusqu'au premier étage E1 qui, à ce moment, contient l'information inm. De ce fait, lorsqu'on se trouve sur la ligne référencée m', m' correspondant à m, chaque étage du registre à décalage comporte une information correspondant à un des m mots à stocker. Ce procédé particulier d'écriture permet d'utiliser des registres à décalage comportant un nombre d'étages égal au nombre de mots à écrire, c'est à dire un circuit de type FIFO ayant une capacité de stockage de 1 point mémoire io par bit. Ceci est particulièrement intéressant lorsque le nombre de mots à stocker est très important, comme dans le cas d'une ligne vidéo du type HD MAC. Bien entendu, dans le cas du circuit décrit ci-dessus, il est évident pour l'homme de l'art que le système doit comporter un signal indiquant que la moitié des mots a été écrite dans le circuit de type FIFO. Si ce type de signal n'existe pas, on peut utiliser pour la première étape d'écriture un signal d'autorisation d'écriture des mots d'un étage dans l'autre, phase après phase du signal d'horloge, qui commencerait avec le premier mot pour se terminer avec le dernier mot. On décrira maintenant, avec référence plus particulièrement à la figure 3, un premier mode de réalisation de l'étape de lecture. Comme représenté sur la figure 2, on voit qu'à la fin de la seconde étape d'écriture le dernier étage du registre à décalage comporte le premier mot stocké, à savoir l'information in1. Ce mot est donc directement lisible en sortie. Lorsque ce mot est lu, il faut alors amener dans l'étage Em, le mot précédent, à savoir l'information in2. Pour ce faire, il faut décaler le contenu de l'avant dernier étage, à savoir l'étage Em - 1, dans le dernier étage Em. Pour obtenir ce décalage, on ouvre puis l'on ferme un par un tous les étages du registre à décalage de l'étage Em jusqu'à l'étage E.1 Cette opération est réalisée à chaque phase d'horloge. Ainsi, lors de la première phase 0 1, l'étage Em - 1 est ouvert, puis à la phase 0 2 suivante l'étage Em - 2 est ouvert et ainsi de suite jusqu'au premier étage. L'ouverture d'un étage est réalisée lorsqu'il reçoit l'impulsion 1". Lorsque les m cycles ont été exécutés, l'étage Em contient l'information in2, à savoir l'information correspondant au deuxième mot qui peut être lu et les étages précédents contiennent les informations in3 à inm correctement décalées. Dans ce cas, la lecture est réalisée à une vitesse bien plus lente que l'écriture. Toutefois, si l'on examine la figure 3, on s'aperçoit qu'à la phase d'horloge 0 2 correspondant à la ligne 3, on a déjà dans l'étage Em de sortie l'information in 2 et qu'il est possible, à ce moment là, de réaliser une lecture du deuxième mot stocké. En conséquence, il est possible toutes les deux phases d'horloge de recommencer à lire l'information sur le dernier étage du circuit de type FIFO. De ce fait, selon une variante de réalisation de la 1o présente invention, il est possible de réaliser une lecture tous les cycles, ce qui permet d'accélérer la vitesse de lecture. On décrira maintenant, avec référence aux figures 4 et 5, un mode de réalisation possible pour les différents circuits permettant la mise en oeuvre du procédé de commande conforme à la présente invention. Comme représenté sur la figure 5 qui concerne un étage d'un registre à décalage à m étages, le décalage de l'information d'un étage dans l'étage suivant symbolisé par les flèches in [n-1; 0] et out [n-1; 0] est autorisé par une impulsion "OPEN". Lorsque cette impulsion est à 0, chaque étage garde son information, cela correspond à une interdiction d'écriture et lorsque cette impulsion est à 1, l'étage prend la valeur de l'étage précédent, ce qui correspond à une autorisation d'écriture. Comme représenté sur la figure 4, un registre à décalage R pour la mise en oeuvre du procédé de la présente invention comporte m étages E1 à Em en série. Ces étages reçoivent, sur des premières et secondes entrées, les impulsions d'horloge 0 1, 0 2. Comme représenté sur la figure 4, les étages impairs E1, E3, et les étages pairs E2, Em sont connectés aux phases 0 1 et 0 2 de telle sorte que les étages impairs reçoivent 0 1 sur leur première entrée et 0 2 sur leur deuxième entrée, tandis que les étages pairs reçoivent 0 2 sur leur première entrée et 0 1 sur leur deuxième entrée. Comme représenté sur la figure 4, les phases 0 1 et 0 2 sont entrées sur les différents étages du registre à décalage par l'intermédiaire des inverseurs en série 11 et 12 et respectivement 13 et 14. D'autre part, les étages impairs reçoivent un signal W0 0 1 inversé par l'inverseur 15, tandis ce que les étages pairs reçoivent un signal Wo 0 2 inversé par l'inverseur 16, le signal W0 validant la première étape d'écriture. Wo 0 1 et Wo 0 2 sont identiques fonctionnelllement à W0 mais décalés d'une phase l'un par rapport à l'autre. De plus, un signal R valide l'étape de lecture. Ce signal R est envoyé dans un inverseur 17 dont la sortie est envoyée en entrée d'une porte NAND N1 dont l'autre entrée reçoit le signal Wo 0 2 inversé. La sortie de la porte NAND N1 est envoyée sur l'inverseur 18 dont la sortie est envoyée en entrée du dernier étage Em des registres à décalage. Cette impulsion de lecture se propage du dernier étage Em des registres à décalage vers le premier étage E1 des registres à io décalage comme représenté par le flèche f, tandis que les données rentrées dans le premier étage des registres à décalage se propagent vers le dernier étage Em des registres à décalage comme représenté par la flèche f. On décrira maintenant, avec référence à la figure 5, un mode de réalisation particulier du circuit de commande associé à chaque étage d'un registre à décalage. Le circuit de commande associé à chaque étage d'un registre à décalage permet d'obtenir l'impulsion "OPEN", cette impulsion étant à 0 dans le cas d'une interdiction d'écriture et à 1 dans le cas d'une autorisation d'écriture. Comme représenté sur la figure 5, le circuit de commande associé à chaque étage ou point mémoire comporte tout d'abord un NAND N2 qui reçoit sur une entrée l'impulsion de lecture Suiv n issue de l'étage suivant et sur son autre entrée l'impulsion n W0 qui correspond soit à Wo 0 1 ou Wo 0 2 suivant que l'étage est pair ou impair, W0 étant l'impulsion qui valide la première phase d'écriture dans le circuit de type FIFO. La sortie de NAND N2 est envoyée à l'entrée du circuit "LATCH" L. L'horloge du "LATCH" L est connectée aux impulsions de commande 0 1 ou 0 2 selon que l'étage est pair ou impair, comme représenté sur la figure 5, le circuit "LATCH" L comporte un transistor T1 de type MOS recevant sur sa grille soit l'impulsion 0 1, soit l'impulsion 0 2 et un premier inverseur 19 sur lequel est rebouclé un second inverseur 110. La sortie du circuit "LATCH" L est envoyée respectivement soit vers l'étage précèdent o il fournit une impulsion référencée ACTN fonction de l'impulsion de lecture soit en entrée d'un inverseur Il 1. La sortie de l'inverseur est envoyée sur une entrée d'un circuit NAND N3 qui reçoit sur son autre entrée soit l'impulsion 0 1 soit l'impulsion 0 2 selon que l'étage est pair ou impair. La sortie du circuit NAND N3 est envoyée sur un inverseur 112 dont la sortie donne l'impulsion "OPEN" autorisant ou interdisant l'écriture dans l'étage correspondant du registre à décalage. Dans ce circuit, la valeur du "LATCH" L indique si l'on écrit le mot de stockage précédent dans l'étage courant à la prochaine phase d'horloge. Le "LATCH" prend la valeur 1 si: - on se trouve dans la première étape d'écriture pour laquelle l'impulsion W0 = 1 et W = 1, W signifiant que l'écriture est autorisée dans tous les cas; - on se trouve dans la seconde phase d'écriture pour laquelle W = 1 et W0 = O, de plus le "LATCH" L de l'étage suivant est à 1. (Ceci signifie que l'écriture est autorisée si l'étage suivant n'est pas déjà interdit d'écriture); - on ne se trouve pas dans une étape d'écriture et le "LATCH" L de l'étage suivant est à 1, ce qui correspond à une lecture déjà effectuée. Les conditions ci-dessus peuvent être symbolisées par l'équation suivante: L = 1 si 0.(W.W0/W.W0suiv/.W.suiv) = 1 dans laquelle: 0 représente suivant que l'étage est pair ou impair l'impulsion 0 1 ou 0 2 W représente les deux phases d'écriture W0 représente la première phase d'écriture W.W0 = W0 représente la première phase d'écriture W.W0 représente la deuxième phase d'écriture suiv représente l'impulsion issue de l'étage suivant, W représente la phase de non écriture (lecture possible) W.suiv représente donc une lecture. le point représente la multiplication logique et la barre oblique un OU logique. L'équation ci-dessus peut-être simplifiée de la manière suivante: L = 1 si 0. (suiv / W. WO) = 1 Soit encore, L = 1 si 0. (suiv/Wo), car Wo.W = Wo. Le circuit de commande tel que représenté à la figure 5 permettant la mise en oeuvre de l'équation ci-dessus a l'avantage de pouvoir être réalisé avec 17 transistors. Ceci permet d'obtenir un circuit de commande de structure moins complexe que dans le cas de l'utilisation d'un circuit RAM avec des entrées et des sorties mutiplexées et démultiplexées. On expliquera maintenant, de manière plus détaillée, le fonctionnement du circuit de la figure 5 lors des différentes étapes d'écriture et de lecture. Au début de la première étape d'écriture, I'impulsion W0 passe à 1 de telle sorte qu'à chaque impulsion 0 1, W0 0 1 passe à 1 et à chaque io impulsion 0 2, Wo 0 2 passe à 1. A ce moment les différentes valeurs stockées dans les étages des registres à décalage peuvent se propager de la manière représentée dans le tableau A ci-après. TABLEAU A L1 L2 L3 4 Lm-2 Lm-1 Lm o (X) o (X) O (X) O(X) O(X) O (X) O(X) 01 Wo=O O(X) O(X) O (X) 0 (X) 0 (X) 0 (X) 0 (X) 0 2. Wo = 0 o (X) O(X) O (X) O(X) O(X) O (X) O(X) 0 1.Wo= 1 1 (X) 0 (X) 1 (X) 0 (X) 0 (X) 1 (X) 0 (X) 02. W0 = 1 Wo 0 2 passe à 1 1 (in1) 1 (X) 1 (X) 1 (X) 1 (X) 1 (X) 1 (X) 01 Wo = 1 1 (in1) 1 (in1) 1 (X) 1 (X) 1 (X) 1 (X) 1 (X) 0 2. Wo = 1 1 (in2) 1 (in1) 1 (in1) 1 (X) 1 (X) 1 (X) 1 (X) 0 1. W0 = 1 1 (in2) I (in2) 1 (in1) 1 (in1) 1 (X) 1 (X) 1 (X) 0 2 W0 = 1 I (in1-2) 1 (in1_3) 1 (in1_3) 1 (in1_4) 1 (X) 1 (X) 1 (X) 0 1. WO0= 1 1 (in1-2) 1 (in1-2) 1 (in1_3) 1 (in1_3) 1 (in1) 1 (X) 1 (X) 0 2. Wo = 1 1 (in1j-1) 1 (in1-2) 1 (in1-2) 1 (in1_3) 1 (in1) 1 (in1) 1(X) 01 W. 0= 1 1 (in1-1) 1 (in1-1) 1 (in1-2) 1 (in1j2) 1 (in2) 1 (in1) (n) 02. WO=O Wo 0 2 passe à 0 Dans ce tableau _1i; L2; L3: L4 Lm-2; Lm-1; Lm; représente la valeur du latch dans le circuit 5, cette valeur étant en gras lorsque le circuit est actif, c'est-à-dire que l'impulsion "OPEN" est à 1. Dans cette phase d'écriture, I'impulsion R est à 0. De plus, entre parenthèses, on trouve la valeur du mot contenu dans le registre correspondant. A la fin de cette première étape d'écriture, I'impulsion W0 passe alors à 0 de telle sorte qu'à l'impulsion 0 2 suivante, WO0 0 2 passe à 0 et à l'impulsion 0 1 suivante, Wo 0 1 passe à 0. On se trouve alors en début de phase de compression, cette phase de compression se terminera dès que le "LATCH" L du premier étage aura pris la valeur 0. Le début de la seconde étape d'écriture est représentée dans le tableau B ci-après TABLEAU B 1o DEBUT DE COMPRESSION L1 L2 L3 L4 Lm- 2 Lm-1 Lm 1 (inl) 1 (inl-1) 1 (ini-1) 1 (inl 2) 1 (in2) 1 (in2) 0 (in1) 01. W0 = 0 Wo 0 1 passe à 0 i (inl) 1 (inl) 1 (inl- 1) 1 (inl_2) 1 (in3) 0 (in2) 0 (in1) 0 2. W0 = 0 1 (inl+1) 1 (inl) I (inl) 1 (in!_1) 0 (in3) 0 (in2) 0 (in1) 01. WO = 0 1 (inl+1) 1 (inl+l) 1 (inl) 1 (inl) 0 (in3) 0 (in2) 0 (in1) 0 2. Wo = 0 La fin de cette étape d'écriture est représentée par le tableau C. TABLEAU C L 1 L2 L3 L4 Lm-2 Lm-1 Lm 1 (inm-1) 1 (inm-2) 1 (inm-2) 0 (inm_3) 0 (in3) 0 (in2) 0 (in1) 0 1. W0 = 0 1 (inm-1) 1 (inm-1) 0 (inm_2) 0 (inm_3) 0 (in3) 0 (in2) 0 (in1) 0 2. W0 = 0 1 (inm) 0 (int-1) 0 (inm-2) 0 (inm_3) 0 (in3) 0 (in2) 0 (in1) 0 1. W0 = 0 0 (inm) 0 (inm-1) 0 (inm-2) 0 (inm_3) 0 (in3) 0 (in2) 0 (in1) 0 2. W0 = 0 L'ensemble des phases d'écriture est donc terminé et l'on retrouve bien une information correspondant à un mot dans chaque étage du registre à décalage. Dans le cadre de l'étape de lecture l'impulsion W0 est égale à 0, mais une impulsion de lecture R est envoyée sur le dernier étage Em, de manière à lire l'information dans cet étage lorsque 0 1 R = 1. Dans ce cas, on lit un mot isolé, puis l'on décale les informations contenus dans chaque étage du registre comme représenté sur le tableau D ci-après. TABLEAU D L1 L2 L3 L4 Lm-2 Lm-1 Lm O (inm) O (inm-1) O (inm-2) 0 (inm_3) 0 (in3) 0 (in2) 0 (in1) 0 1. R = 0 0 (inm) O (inm1) O (inm-2) 0 (inm_3) 0 (in3) 0 (in2) 0 (in1) 0 2. R = O O (inm) O (inm_1) 0(n) (inm_ 3) 0 (in3) 0 (in2) 1 (in1) 0 1.R = 1 0 (inm) O (inm1) O (inm-2) 0 (inm_3) 0 (in3) 1 (in2) I (in2) 0 2 R = O O (inm) 0 (inm_1) 0 (inm-2) 0 (inm_3) 1 (in3) I (in3) 0 (in2) 01.R = O O (inm) O (inm1) O (inm-2) 0 (inmt3) 1 (in4) 0 (in3) 0 (in2) O 2 R = O O (inm) O (inm_1) O (inm- 2) 1 (inm_3) 0 (in4) 0 (in3) 0 (in2) 0 1. R = O O (inm) O (inmt1) 1 (inmt2) I (inm_2) 0 (in4) 0 (in3) 0 (in2) 0 2 R = O O (inm) 1 (inm_1) 1 (inm_1) 0 (inm_2) 0 (in4) 0 (in3) 0 (in2) 0. R = O 1 (inm) I (inm) 0O (inmt1) O (inmt2) 0 (in4) 0 (in3) 0 (in2) 0 2. R = O 1 (X) 0 (inm) O (inom1) 0 (inm_2) 0 (in4) 0 (in3) 0 (in2) 0 1. R=O O (X) 0 (inm) 0 (inm-1) O (inmt2) 0 (in4) 0 (in3) 0 (in2) 0 2. R = O Une fois l'ensemble des opérations éffectué, on peut lire le mot in2 sur le dernier étage. Selon une variante, on peut aussi lire le mot suivant chaque cycle d'horloge (40,5 MHz), 0 1. R étant positionné à 1 et ainsi de suite pour les mots suivants. On a décrit ci-dessus un mode d'implémentation possible du procédé de la présente invention permettant entre autre d'utiliser un nombre réduit de transistors au niveau du circuit de commande. REVENDICATIONS 1. Procédé de commande d'un circuit du type premier entré - premier sorti permettant de gérer m mots de n bits (m grand et n > 1), ledit circuit étant constitué par n registres à décalage à m étages en série, les étages pairs étant commandés par un premier signal d'horloge et les étages impairs par un second signal d'horloge, les signaux d'horloge ne se chevauchant pas, le procédé étant caractérisé en ce qu'il comporte: - une première étape d'écriture dans laquelle chaque mot est écrit, en fonction des signaux d'horloge, dans deux étages successifs, cette première étape se terminant lorsque m/2 mots sont écrits; - une deuxième étape d'écriture dans laquelle à chaque signal d'horloge, on interdit successivement l'écriture dans le mième étage jusque dans le premier étage, I'écriture étant réalisée selon la première étape dans les étages non encore interdits, et - une étape de lecture consistant à décaler successivement les mots d'un étage dans l'autre à chaque signal d'horloge, la lecture d'un mot 2 o étant réalisée à la fin du décalage. 2. Procédé de commande d'un circuit du type premier entré - premier sorti permettant de gérer m mots de n bits (m grand et n > 1), ledit circuit étant constitué par n registres à décalage à m étages en série, les étages pairs étant commandés par un premier signal d'horloge et les étages 2 5 impairs par un second signal d'horloge, les signaux d'horloge ne se chevauchant pas, le procédé étant caractérisé en ce qu'il comporte: - une première étape d'écriture dans laquelle chaque mot est écrit, en fonction des signaux d'horloge, dans deux étages successifs, cette première étape se terminant lorsque m/2 mots sont écrits; - une deuxième étape d'écriture dans laquelle à chaque signal d'horloge, on interdit successivement l'écriture dans le mième étage jusque dans le premier étage, I'écriture étant réalisée selon la première étape dans les étages non encore interdits, et - une étape de lecture consistant à décaler successivement les mots d'un étage dans l'autre à chaque signal d'horloge, la lecture étant réalisée sur l'étage de sortie tous les deux signaux d'horloge. 3. Procédé selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le premier et le second signal d'horloge correspondent lo aux deux phases d'un même signal d'horloge. 4. Procédé selon la revendication 3, caractérisé en ce que le signal d'horloge a une fréquence supérieure au MHz, de préférence une fréquence de 40,5 MHz. 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que, durant une étape de lecture, les étapes d'écriture ne sont pas autorisées. 6. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce que les étapes d'écriture et de lecture sont séparées dans le temps. 7. Procédé selon l'une quelconque des revendications 2 à 5, caractérisé en ce que l'étape de lecture est initialisée pendant la seconde étape d'écriture. 8. Procédé selon l'une quelconque des revendications 1 à 7, caractérisé en ce que l'autorisation d'écriture "OPEN" dans un étage du registre à décalage est donnée par la formule suivante: L = 1 si 0. (Suiv + Wo)=l 1 dans laquelle L représente la valeur d'un circuit "LATCH", 0 représente les phases 01 ou 02 du signal d'horloge selon qu'il s'agit d'un étage pair ou impair, Wo l'impulsion de validation d'écriture pendant la première étape d'écriture, Suiv le signal d'autorisation de l'étage suivant et. et + les opérations logiques, le dernier étage étant initialisé par la valeur Wo + R = 1 o R représente le signal de lecture.