Brevet FR2700431A1 — publié le 19940713

DISPOSITIF D'ENTREE/SORTIE BIFILAIRE AVEC DETECTION D'ANOMALIE La présente invention concerne des dispositifs d'entrée/sortie bifilaires, et en particulier un émetteur- récepteur de réseau local qui est destiné à émettre/ recevoir sur des lignes de transmission de réseau local. La figure 40 est un schéma synoptique d'un dispositif émetteur-récepteur 1 classique Un bus BUS qui est rappelé à un potentiel haut VD et un bus BUS+, qui est rappelé à un potentiel bas, VS, qui forment une paire constituant une ligne de transmission de réseau local 300, sont connectés au dispositif émetteur-récepteur 1 par l'intermédiaire de bornes respectives 14 et 13 Le dispo- sitif émetteur-récepteur 1 comporte également une borne 9 par laquelle des données d'entrée TX sont appliquées aux bus BUS+ et BUS-, une borne 10 pour émettre une informa- tion signalant des anomalies dans les bus BUS+ et BUS-, et une borne Il pour émettre des données qui ont été appli- quées aux bus BUS+ et BUS-. Un circuit d'attaque 2 est connecté aux bornes 13 et 14 pour appliquer des données d'entrée à la ligne de transmission de réseau local 300 (le BUS+ et le BUS-). Un circuit de commande de sortie 3 est connecté à la borne 9, et il commande l'activation du circuit d'attaque 2 conformément aux données d'entrée TX Un circuit d'entrée de bus 4 est connecté aux bornes 13 et 14, qui émettent e vers la borne 11, par l'intermédiaire d'un circuit de sélection d'entrée 6, les données qui sont appliquées aux bus BUS+ et BUS-. Les données qui sont appliquées aux bus BUS+ et BUS sont converties en signaux VO, VM, VP dans le circuit d'entrée de bus 4, et elles sont appliquées à un circuit de détection d'anomalie 5 qui est connecté à la borne 10, ainsi qu'à un circuit de restauration 8 Si une anomalie se produit sur les bus BUS+ et BUS-, le circuit de détec- tion d'anomalie 5 émet l'information d'anomalie vers la borne 10 Cependant, dans des cas normaux, un signal indiquant une anomalie n'est pas appliqué à la borne 10, du fait que le circuit de restauration 8 continue à restaurer le circuit de détection d'anomalie 5. Si une anomalie se produit sur l'une des lignes de transmission de réseau local, c'est-à-dire l'une des bus BUS+ et BUS-, le circuit de sélection d'entrée 6 sélectionne et émet des données de sortie qui sont appli- quées à un bus qui fonctionne normalement Dans ce but, le circuit de sélection d'entrée 6 est également connecté au circuit de détection d'anomalie 5. La figure 41 est un schéma de circuit montrant une configuration de circuit spécifique d'une partie du dispositif émetteur-récepteur 1 représenté sur la figure 40, c'est-à-dire le circuit d'attaque 2, le circuit de commande de sortie 3, le circuit d'entrée de bus 4, le circuit de détection d'anomalie 5 et le circuit de restau- ration 8. Le circuit de commande de sortie 3 comprend une bascule FI et des portes Gi et G 3 La porte Gi, qui est commandée par un signal d'attente STB qui est émis par un circuit de commande d'attente 7, reçoit des données d'entrée TX qui sont appliquées à la borne 9 Sous l'effet de la réception des données d'entrée TX, le circuit de commande de sortie 3 active le circuit d'attaque 2, et un signal correspondant aux données d'entrée TX est émis vers les bus BUS+ et BUS-, par l'intermédiaire des bornes 13 et 14. Le circuit d'attaque 2 comprend un transistor PMOS Pi, un transistor NMOS Ni et un inverseur Il Le potentiel VD est appliqué à la source du transistor PMOS Pi, dont le drain est connecté à la borne 13 De plus, le potentiel VS est appliqué à la source du transistor NMOS Ni, dont le drain est connecté à la borne 14 Par consé- quent, le transistor PMOS Pl active le bus BUS+ de façon qu'il soit dans la même phase que les données d'entrée TX, et le transistor NMOS Ni active le bus BUS avec la phase opposée à celle des données d'entrée TX. Le circuit d'entrée de bus 4 comprend un sépara- teur CP qui est destiné à comparer les données appliquées au bus BUS+ et un potentiel de référence VR, pour obtenir un signal VP, un comparateur CM qui est destiné à comparer les données appliquées au bus BUS et le potentiel de référence VR, pour obtenir un signal VM, et un comparateur CO qui est destiné à obtenir un signal différentiel VO correspondant aux données qui sont appliquées aux bus BUS+ et BUS-. Le potentiel de référence VR est normalement fixé au potentiel (VD + VS)/2 Le signal VP passe au niveau haut ou "H" si le potentiel des données qui sont appliquées au bus BUS+ est supérieur au potentiel de réfé- rence VR, et il passe au niveau bas ou "B" si ce potentiel est supérieur De plus, le signal VO passe au niveau "H" si le potentiel des données qui sont appliquées au bus BUS+ est supérieur au potentiel des données qui sont appliquées au bus BUS-, tandis qu'il passe auniveau "B" si ce potentiel est inférieur Par conséquent, si les bus BUS+ et BUS sont normaux, ces troix signaux VP, VO et VM sont mutuellement en phase. Le circuit de détection d'anomalie 5 comprend des bascules de type T, T Pl et TP 2, pour compter le signal VP, une bascule de type D, DP, pour mémoriser le signal de sortie de la bascule TP 2, des bascules de type T, TM 1 et TM 2, pour compter le signal VM, une bascule de type D, DM, pour mémoriser le signal de sortie de la bascule TM 2, et une porte NON- ET GO pour former une somme logique des signaux de sortie des bascules de type D, DP et DM. Les signaux de sortie des bascules de type D DP et DM sont des signaux DPQ et DMQ qui sont obtenus en mémorisant et en inversant les signaux de sortie des bascules TP 2 et TM 2, respectivement, qui sont émis vers le circuit de sélection d'entrée 6. Bien qu'il ne soit pas représenté en détail, le circuit de sélection d'entrée 6 émet le signal VO vers la borne 11 lorsque les lignes de transmission de réseau local fonctionnent normalement, ou lorsque des données normales sont appliquées aux lignes de transmission de réseau local Si une anomalie se produit, par exemple si l'un des bus BUS+ et BUS est court-circuité au potentiel VS ou VD, le circuit de sélection d'entrée 6 reçoit le signal DPQ, DMQ qui est émis par le circuit de détection d'anomalie 5, et il sélectionne un signal appliqué à un bus normal, et il l'émet vers la borne 11. On va maintenant considérer à titre d'exemple le fonctionnement du circuit de détection d'anomalie 5 au moment auquel le bus BUS+ est court- circuité au potentiel VS Le signal VP tombe à l'état "B" et il est fixé à cet état Du fait que le bus BUS fonctionne normalement, un potentiel normal est appliqué à la borne 14 Cependant, dans le potentiel qui est appliqué à la borne 14, une diminution de tension est normalement occasionnée par la résistance à l'état conducteur du transistor Ni, ce qui fait que ce potentiel ne diminue pas jusqu'au potentiel VS Par conséquent, si le bus BUS+ est court-circuité au potentiel VS, même lorsque le bus BUS prend le niveau "B", le potentiel qui apparaît sur la borne 13 est infé- rieur Il en résulte que le signal de sortie différentiel VO est également fixé au niveau "B". Par conséquent, comme on le décrira ultérieure- ment, le circuit de restauration 8 ne fournit pas le signal de restauration RST au circuit de détection d'anomalie 5 Il en résulte que les bascules TP 1, TP 2, DP, TM 1, TM 2 et DM qui doivent être restaurées par le signal de restauration RST en fonctionnement normal, ne sont pas restaurées, et une opération de comptage par ces bascules est commencée. D'autre part, du fait que le signal VP est fixé au niveau "B", les bascules TP 1, TP 2 et DP ne fonctionnent pas Le signal VM transfère un potentiel correspondant aux données qui sont appliquées au bus BUS-, et sa transition descendante est comptée par TM 1 et TM 2 qui ont commencé à compter Ensuite, à la quatrième transition descendante du signal VM, la bascule DM est actionnée et le signal DMQ atteint le niveau "B" Cette condition est émise vers le circuit de sélection d'entrée 6 pour émettre une informa- tion d'anomalie sur le bus BUS+. De la même manière, le signal DPQ atteint le niveau "B" si une anomalie se produit sur le bus BUS-, et l'information d'anomalie est émise vers le circuit de sélection d'entrée 6 L'inverse de la somme logique des signaux DPQ et DMQ est émis par la porte GO, sous la forme d'un signal ERR, et le signal ERR est émis vers la borne et le circuit de commande de sortie 3 Dans le circuit de commande de sortie 3, lorsque le signal d'erreur ERR atteint le niveau "B", la bascule Fl est restaurée Il en résulte que le signal de sortie de la porte G 3 atteint le niveau "H", et le circuit d'attaque 2 est désactivé. Le circuit de restauration 8 comprend des inver- seurs I 2-I 4 qui sont destinés à générer un signal de restauration RST qui consiste en une impulsion négative accompagnant une transition descendante du signal VO, une porte NON-ET G 4 et un condensateur C Le signal de restau- ration RST est appliqué aux bornes de restauration R des bascules TP 1, TP 2, DP, TM 1, TM 2 et DM qui sont incluses dans le circuit de détection d'anomalie 5, par l'intermé- diaire de la porte ET G 2, et ces bascules sont continuel- lement restaurées aussi longtemps que le signal VO donne des changements de potentiel normaux Cependant, si le potentiel que donne le signal VO est fixe, le signal de restauration RST ne restaure pas ces bascules comme décrit ci-dessus Un circuit de restauration à la mise sous tension ROP est connecté à la porte ET G 2, pour produire également un signal RST au moment de la mise en fonction de l'alimentation. Après que le signal d'erreur ERR a été émis sous la forme d'un niveau "B", si les bus BUS+ et BUS sortent de la condition d'anomalie, et des données normales leur sont appliquées, le signal de sortie différentiel VO quitte l'état fixe Ainsi, le signal de restauration RST est appliqué aux bornes de restauration R des bascules TP 1, TP 2, DP, T Ml, TM 2 et DM dans le circuit de détection d'anomalie 5 Dans ces conditions, le signal de restaura- tion RST est émis à la première transition montante du signal VO, et toutes les bascules dans le circuit de détection d'anomalie 5 sont restaurées Par conséquent, le signal d'erreur ERR passe également au niveau "H". Lorsque le signal d'erreur ERR passe au niveau "H", la bascule Fl du circuit de commande de sortie 3 passe de l'état restauré à l'état de fonctionnement, et-la porte G 3 s'ouvre sous l'effet d'une transition montante des données d'entrée qui sont appliquées à la borne 9 ou autre Ensuite, le circuit d'attaque 2 fonctionne en correspondance avec les données d'entrée. Dans la technique classique, si une anomalie se produit seulement sur une ligne d'une paire de lignes de transmission, les données qui sont appliquées à l'autre ligne de transmission, qui est normale, sont présentées à l'entrée du dispositif émetteur-récepteur, mais les données d'entrée ne peuvent pas être appliquées, même à l'autre ligne de transmission, du fait que le circuit d'attaque est désactivé Par conséquent, lorsqu'on a réalisé un réseau avec un ensemble d'unités connectées par l'intermédiaire de la paire de lignes de transmission, il est apparu le premier problème consistant en ce que toutes les unités sont désactivées si une anomalie se produit sur une ligne de la paire de lignes de transmission, ce qui fait que les communications mutuelles deviennent impossi- bles. En outre, lorsque les communications mutuelles sont devenues impossibles, du fait qu'aucune unité ne fournit des données aux lignes de transmission, des traitements relatifs à l'erreur qui est appliquée au circuit de commande de sortie ne sont pas annulés, même si la condition d'anomalie de la ligne de transmission a été supprimée Par conséquent, il est apparu le second problème consistant en ce que l'alimentation doit être remise en fonction pour que le circuit d'attaque retourne au fonctionnement normal. De plus, dans le circuit de détection d'anomalie classique ayant la structure décrite ci-dessus, lorsqu'une anomalie se produit sur une ligne de la paire de lignes de transmission, l'anomalie n'est pas reconnue avant qu'une impulsion n'arrive quatre fois, ou plus, à l'autre ligne de transmission, qui est normale Par conséquent, il est apparu le troisième problème qui consiste en ce que la première partie des données n'est pas transférée de façon normale, même après que la ligne de transmission a retrouvé la condition normale Ceci peut occasionner un problème dans certaines spécifications de système. Un premier aspect de la présente invention porte sur un dispositif d'entrée/sortie bifilaire connecté à des première et seconde lignes de transmission sur lesquelles sont respectivement transmis des premier et second signaux ayant des phases mutuellement opposées, comprenant: (a) des premier et second circuits d'attaque pour appliquer les premier et second signaux respectivement aux première et seconde lignes de transmission; (b) un circuit d'entrée recevant les premier et second signaux, pour produire un premier signal de comparaison qui est obtenu en comparant le premier signal et un potentiel prédéterminé, un second signal de comparaison qui est obtenu en comparant le second signal et le potentiel prédéterminé, et un troisième signal de comparaison qui est obtenu en compa- rant le premier signal et le second signal; (c) un circuit de restauration recevant le troisième signal de comparai- son pour produire un signal de restauration qui est activé lorsque les première et seconde lignes de transmission sont normales; (d) un circuit de détection d'anomalie, recevant les premier et second signaux de comparaison et le signal de restauration, pour produire des premier et second signaux d'erreur qui sont activés lorsqu'une anomalie se produit sur l'une des première et seconde lignes de transmission, respectivement; et (e) un circuit de commande de sortie recevant des données d'entrée sur lesquelles les premier et second signaux sont basés, et les premier et second signaux d'erreur, pour arrêter l'activation des premier et second circuits d'attaque, respectivement, lorsque l'un des premier et second signaux d'erreur est actif, et pour activer les premier et second circuits d'attaque conformément aux données d'entrée lorsque les premier et second signaux d'erreur sont inactifs. Il est préférable que le circuit de restauration produise en outre (c-1) un signal de restauration auxi- liaire qui n'est pas lié au troisième signal de compa- raison, et que le circuit de détection d'anomalie compren- ne (d-1) un premier compteur qui compte le premier signal de comparaison et qui est restauré par le signal de restauration, (d-2) une première bascule de type D qui reçoit un signal de sortie du premier compteur à titre de signal de déclenchement, et qui est restaurée par le signal de restauration auxiliaire, (d-3) un second compteur qui compte le second signal de comparaison et qui est restauré par le signal de restauration, et (d-4) une seconde bascule de type D qui reçoit un signal de sortie du second compteur à titre de signal de déclenchement, et qui est restaurée par le signal de restauration auxi- liaire. Il est préférable que le circuit de restauration comprenne (c-2) un circuit de restauration à la mise en fonction de l'alimentation qui effectue une restauration en relation avec l'alimentation et qui produit le signal de restauration auxiliaire. Il est préférable que le circuit de restauration comprenne en outre une porte pour la restauration qui est destinée à produire le signal de restauration auxiliaire en formant la combinaison ET d'un signal de restauration externe fourni à partir de l'extérieur du circuit de restauration, et d'un signal de sortie du circuit de restauration à la mise en fonction de l'alimentation. Il est préférable que le circuit de détection d'anomalie comprenne (d-5) une porte pour un signal d'erreur, destinée à produire un troisième signal d'erreur en formant la combinaison OU des premier et second signaux d'erreur, et (d-6) un circuit de mémorisation destiné à mémoriser le troisième signal d'erreur et à produire un quatrième signal d'erreur. Selon un second aspect de la présente invention, un dispositif d'entrée/sortie bifilaire connecté à des première et seconde lignes de transmission sur lesquelles sont respectivement transmis des premier et second signaux ayant des phases mutuellement opposées, comprend: (a) un circuit d'attaque destiné à appliquer les premier et second signaux respectivement aux première et seconde lignes de transmission, (b) un circuit d'entrée destiné à recevoir les premier et second signaux pour produire un premier signal de comparaison qui est obtenu en comparant le premier signal et un potentiel prédéterminé, un second signal de comparaison qui est obtenu en comparant le second signal et le potentiel prédéterminé, et un troisième signal de comparaison qui est obtenu en compa- rant le premier signal et le second signal; (c) un circuit de restauration qui reçoit le troisième signal de compa- raison pour produire un signal de restauration qui est activé lorsque les première et seconde lignes de transmis- sion sont normales; (d) un circuit de détection d'anomalie recevant les premier et second signaux de comparaison et le signal de restauration, pour produire un signal d'erreur qui est activé lorsqu'une anomalie se produit sur l'une des première et seconde lignes de transmission, respectivement; (e) un circuit de commande de sortie recevant des données d'entrée sur lesquelles les premier et second signaux sont basés, et le signal d'erreur, pour arrêter l'activation du circuit d'attaque en principe lorsque le signal d'erreur est actif, et pour activer le circuit d'attaque conformément aux données d'entrée lorsque le signal d'erreur est inactif; et (f) un tempori- sateur recevant le signal d'erreur de façon à faire démar- rer son activation pour fournir au circuit de commande de sortie un signal d'attaque spécial au bout d'une certaine durée à la suite de l'activation du signal d'erreur, pour faire en sorte que le circuit de commande de sortie active le circuit d'attaque de manière exceptionnelle, même si le signal d'erreur est actif. Il est préférable que le signal d'erreur soit il unique, que le temporisateur soit unique et que le signal d'attaque spécial soit unique. Il est préférable que le signal d'erreur forme une paire, que le temporisateur forme une paire et qu'il applique une paire des signaux d'attaque spéciaux au circuit de commande de sortie, et que le circuit de restauration reçoive en outre des premier et second signaux de comparaison et que, sur la base de chacun d'eux, il émette respectivement des premier et second signaux de restauration auxiliaires pour restaurer la paire de temporisateurs, conjointement à la paire de signaux d'erreur. Il est préférable que le signal d'erreur forme une paire, que le temporisateur forme un trio et qu'il applique un trio des signaux d'attaque spéciaux au circuit de commande de sortie, et que le circuit de restauration reçoive en outre les premier et second signaux de compa- raison et que, sur la base de ceux-ci, il émette respecti- vement des premier et second signaux de restauration auxiliaires, pour restaurer le trio de temporisateurs conjointement à la paire de signaux d'erreur. Selon un troisième aspect de la présente inven- tion, un dispositif d'entrée/sortie bifilaire connecté à des première et seconde lignes de transmission sur lesquelles sont respectivement transmis des premier et second signaux ayant des phases mutuellement opposées, comprend: (a) des premier et second circuits d'attaque pour appliquer les premier et second signaux respective- ment aux première et seconde lignes de transmission; (b) un circuit d'entrée recevant les premier et second signaux pour produire un premier signal de comparaison qui est obtenu en comparant le premier signal et un potentiel prédéterminé, et un second signal de comparaison qui est obtenu en comparant le second signal et le potentiel prédéterminé, et un troisième signal de comparaison qui résulte de la comparaison entre le premier signal et le second signal; (c) un circuit de restauration recevant le troisième signal de comparaison pour produire un signal de restauration qui est activé lorsque les première et seconde lignes de transmission sont normales; (d) un circuit de détection d'anomalie comprenant: (d-1) un premier compteur qui est restauré par le signal de restau- ration et qui compte le second signal de comparaison de façon à émettre un premier signal de sortie de comptage, (d-2) une première bascule de type D qui reçoit le premier signal de sortie de comptage à titre de signal de déclen- chement, et qui est restaurée par le signal de restaura- tion pour produire un premier signal d'erreur qui est activé lorsqu'une anomalie se produit sur la première ligne de transmission, (d-3) un second compteur qui est restauré par le signal de restauration pour compter le premier signal de comparaison, de façon à émettre un second signal de sortie de comptage, (d-4) une seconde bascule de type D qui reçoit le second signal de sortie de comptage à titre de signal de déclenchement, et qui est restaurée par le signal de restauration de façon à produire un second signal d'erreur qui est activé lors- qu'une anomalie se produit sur la seconde ligne de trans- mission; et (e) un circuit de commande de sortie (e-1), recevant des données d'entrée sur lesquelles les premier et second signaux sont basés, et les premier et second signaux d'erreur (e-2), pour activer le circuit d'attaque conformément aux données d'entrée, lorsque les premier et second signaux d'erreur sont inactifs, et (e-3) pour arrêter l'activation des premier et second circuits d'attaque, en principe, lorsque l'un des premier et second signaux d'erreur, respectivement, est inactif, et pour activer les premier et second circuits d'attaque à titre d'exception lorsque le premier signal de sortie de comp- tage et le second signal de sortie de comptage atteignent respectivement des valeurs prédéterminées. Il est préférable que le circuit de détection d'anomalie comprenne en outre (d-5) une porte pour un signal d'erreur, destinée à produire un troisième signal d'erreur en formant la combinaison OU des premier et second signaux d'erreur, et que le circuit de restauration reçoive en outre le troisième signal d'erreur et comporte un compteur pour la restauration, qui compte le troisième signal de comparaison à titre de signal de déclenchement et qui est restauré par le troisième signal d'erreur. Selon un quatrième aspect de la présente inven- tion, un dispositif d'entrée/sortie bifilaire connecté à des première et seconde lignes de transmission sur lesquelles sont respectivement transmis des premier et second signaux ayant des phases mutuellement opposées, comprend: (a) un circuit d'attaque destiné à appliquer les premier et second signaux respectivement aux première et seconde lignes de transmission; (b) un circuit d'entrée recevant les premier et second signaux pour produire respectivement des premier et second signaux de référence indiquant si les premier et second signaux sont normaux ou non; (c) un circuit de détection d'anomalie recevant les premier et second signaux de référence pour produire un signal d'erreur qui est activé lorsqu'une anomalie se produit sur l'une des première et seconde lignes de trans- mission; (d) un circuit de commande de sortie recevant des données d'entrée sur lesquelles les premier et second signaux sont basés, et le signal d'erreur, pour arrêter l'activation du circuit d'attaque lorsque le signal d'erreur est actif, et pour activer le circuit d'attaque conformément aux données d'entrée lorsque le signal d'erreur est inactif; et le circuit de détection d'anoma- lie comportant (c-1) un circuit de détection de coinci- dence qui est destiné à produire un signal de détection de coîncidence qui est activé lorsque les premier et second signaux de référence coïncident mutuellement, et (c-2) un circuit de maintien de détection de coïncidence pour maintenir le signal de détection de coïncidence et pour produire le signal d'erreur. Selon un cinquième aspect de la présente inven- tion, un dispositif d'entrée/sortie bifilaire connecté à des première et seconde lignes de transmission sur lesquelles sont respectivement transmis des premier et second signaux ayant des phases mutuellement opposées, comprend: (a) un circuit d'attaque destiné à appliquer les premier et second signaux respectivement aux première et seconde lignes de transmission; (b) un circuit d'entrée recevant les premier et second signaux pour produire respectivement des premier et second signaux de référence indiquant si les premier et second signaux sont normaux ou non; (c) un circuit de détection d'anomalie recevant les premier et second signaux de référence pour produire un signal d'erreur qui est activé lorsqu'une anomalie se produit sur l'une des première et seconde lignes de trans- mission; et (d) un circuit de commande de sortie recevant des données d'entrée sur lesquelles les premier et second signaux sont basés, et le signal d'erreur, pour arrêter l'activation du circuit d'attaque lorsque le signal d'erreur est actif et pour activer le circuit d'attaque conformément aux données d'entrée lorsque le signal d'erreur est inactif; et le circuit de détection d'anoma- lie comprenant: (c-1) un premier multivibrateur monosta- ble recevant le premier signal de référence à titre de signal de déclenchement et émettant un signal sous la - forme d'une impulsion, (c-2) un second multivibrateur monostable recevant, à titre de signal de déclenchement, un signal qui est obtenu en inversant le premier signal de référence, et émettant un signal de sortie sous la forme d'une impulsion, (c-3) un troisième multivibrateur mono- stable recevant à titre de signal de déclenchement le second signal de référence, et émettant un signal sous la forme d'une impulsion, (c-4) un quatrième multivibrateur monostable recevant à titre de signal de déclenchement un signal qui est obtenu en inversant le second signal de référence, et émettant un signal sous la forme d'une impulsion, et (c-5) une porte pour la détection d'anoma- lie, qui forme la combinaison OU des signaux de sortie des premier à quatrième multivibrateurs monostables, pour produire le signal d'erreur. Selon le premier aspect de la présente inven- tion, lorsqu'une anomalie se produit sur la première ligne de transmission, l'activation du premier circuit d'attaque correspondant à cette ligne est arrêtée, et la destruction du premier circuit d'attaque est évitée Au contraire, l'activation du second circuit d'attaque correspondant à la seconde ligne de transmission normale n'est pas arrêtée, et des données sont appliquées à la seconde ligne de transmission. Selon le second aspect de la présente invention, si une anomalie se produit sur une ligne de transmission, l'activation du circuit d'attaque est tout d'abord arrêtée Après l'arrêt de l'activation du circuit d'atta- que, l'activation du circuit d'attaque est reprise tempo- rairement au bout d'une durée prédéterminée qui est définie par un temporisateur Par conséquent, si l'anoma- lie de la ligne de transmission a disparu, des données sont appliquées à la ligne de transmission. Selon le troisième aspect de la présente inven- tion, si une anomalie se produit sur une ligne de trans- mission, l'activation du circuit d'attaque est tout d'abord arrêtée Après l'arrêt de l'activation du circuit d'attaque, l'activation du circuit d'attaque est reprise temporairement lorsque les données d'entrée ont été comptées un nombre de fois prédéterminé Par conséquent, si l'anomalie de la ligne de transmission a disparu, des données sont appliquées à la ligne de transmission. Selon le quatrième aspect de la présente inven- tion, un circuit de détection de coïncidence détecte un cas dans lequel les premier et second signaux de référence ne coïncident pas mutuellement, et le circuit de maintien de détection de coïncidence maintient le résultat. Selon le cinquième aspect de la présente inven- tion, la combinaison OU des signaux de sortie des premier et second multivibrateurs monostables donne deux valeurs logiques différentes lorsque le premier signal est normal et lorsqu'il n'est pas normal De plus, la combinaison OU des signaux de sortie des troisième et quatrième multi- vibrateurs monostables donne deux valeurs logiques diffé- rentes lorsque le second signal est normal et lorsqu'il n'est pas normal. Ainsi, conformément au premier aspect de la présente invention, on évite l'absence de données sur la seconde ligne de transmission, qui est normale, et il est possible de détecter le fait que la première ligne de transmission, sur laquelle une anomalie était présente, est retournée à l'état normal On peut ainsi faire redémarrer l'activation du premier circuit d'attaque. Conformément aux second et troisième aspects de la présente invention, on évite l'absence de données sur une ligne de transmission qui est retournée à l'état normal, et on détecte la disparition de l'anomalie sur la ligne de transmission On peut donc faire redémarrer l'activation du circuit d'attaque. Conformément aux quatrième et cinquième aspects de la présente invention, on peut améliorer la fiabilité du fait qu'il est possible de détecter une anomalie à un stade précoce sur une ligne de transmission. Le premier but de la présente invention est donc de procurer un dispositif d'entrée/sortie bifilaire capable d'éviter que la communication ne devienne impos- sible, même lorsqu'une anomalie se produit sur une ligne d'une paire de lignes de transmission, en appliquant des données d'entrée à l'autre ligne de transmission, qui est normale. Le second but de la présente invention est de procurer un dispositif d'entrée/sortie bifilaire permet- tant une amélioration de la fiabilité, en remettant automatiquement en fonction un circuit d'attaque, sans qu'il ne soit nécessaire de remettre en fonction une alimentation, lorsqu'une anomalie se produit initialement sur une ligne de transmission et la ligne de transmission retourne ensuite à l'état normal. Le troisième but de la présente invention est de procurer un dispositif d'entrée/sortie bifilaire capable de détecter une anomalie, si une anomalie se produit sur une ligne d'une paire de lignes de transmission, lors- qu'une impulsion de l'autre ligne de transmission, qui est normale, apparaît une seule fois. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs La suite de la descrip- tion se réfère aux dessins annexés, dans lesquels: Les figures 1 et 2 sont des schémas synoptiques destinés à décrire le premier mode de réalisation préféré de la présente invention. La figure 3 est une représentation de principe pour la description du premier mode de réalisation préféré de la présente invention. La figure 4 est un schéma de circuit pour la description du premier mode de réalisation préféré de la présente invention. La figure 5 est un schéma synoptique pour la description de la première structure spécifique du second mode de réalisation préféré de la présente invention. La figure 6 est un schéma de circuit pour la description de la première structure spécifique du second mode de réalisation préféré de la présente invention. La figure 7 est un schéma de circuit pour la description de la seconde structure spécifique du second mode de réalisation préféré de la présente invention. La figure 8 est un schéma de circuit pour la description de la troisième structure spécifique du second mode de réalisation préféré de la présente invention. La figure 9 est un schéma synoptique pour la description de la troisième structure spécifique du second mode de réalisation préféré de la présente invention. La figure 10 est un schéma de circuit pour la description du troisième mode de réalisation préféré de la présente invention. La figure Il est un schéma synoptique pour la description de la première structure spécifique du quatrième mode de réalisation préféré de la présente invention. La figure 12 est un schéma de circuit pour la description de la première structure spécifique du quatrième mode de réalisation préféré de la présente invention. Les figures 13 et 14 sont des diagrammes tempo- rels pour la description du fonctionnement de la première structure spécifique du quatrième mode de réalisation préféré de la présente invention. La figure 15 est un schéma pour la description du fonctionnement de la première structure spécifique du quatrième mode de réalisation préféré de la présente invention. La figure 16 est un schéma synoptique pour la description de la seconde structure spécifique du quatrième mode de réalisation préféré de la présente invention. La figure 17 est un schéma de circuit pour la description de la seconde structure spécifique du quatrième mode de réalisation préféré de la présente invention. Les figures 18 et 19 sont des diagrammes tempo- rels pour la description du fonctionnement de la seconde structure spécifique du quatrième mode de réalisation préféré de la présente invention. La figure 20 est un schéma synoptique pour la description de la troisième structure spécifique du quatrième mode de réalisation préféré de la présente invention. La figure 21 est un schéma synoptique pour la description de la première structure spécifique du cinquième mode de réalisation préféré de la présente invention. La figure 22 est un schéma de circuit pour la description de la première structure spécifique du cinquième mode de réalisation préféré de la présente invention. * Les figures 23 et 24 sont des diagrammes tempo- rels pour la description du fonctionnement de la première structure spécifique du cinquième mode de réalisation préféré de la présente invention. La figure 25 est un schéma de circuit pour la description de la seconde structure spécifique du cinquième mode de réalisation préféré de la présente invention. Les figures 26 et 27 sont des diagrammes tempo- rels pour la description du fonctionnement de la seconde structure spécifique du cinquième mode de réalisation préféré de la présente invention. La figure 28 est un schéma de circuit pour la description de la troisième structure spécifique du cinquième mode de réalisation préféré de la présente invention. Les figures 29 et 30 sont des diagrammes tempo- rels pour la description du fonctionnement de la troisième structure spécifique du cinquième mode de réalisation préféré de la présente invention. La figure 31 est un schéma de circuit pour la description de la première structure spécifique du sixième mode de réalisation préféré de la présente invention. La figure 32 est un diagramme temporel pour la description du fonctionnement de la première structure spécifique du sixième mode de réalisation préféré de la présente invention. La figure 33 est un schéma de circuit pour la description de la seconde structure spécifique du sixième mode de réalisation préféré de la présente invention. La figure 34 est un schéma de circuit pour la description de la troisième structure spécifique du sixième mode de réalisation préféré de la présente inven- tion. La figure 35 est un diagramme temporel pour la description du fonctionnement de la troisième structure spécifique du sixième mode de réalisation préféré de la présente invention. La figure 36 est un schéma de circuit pour la description de la quatrième structure spécifique du sixième mode de réalisation préféré de la présente inven- tion. La figure 37 est un diagramme temporel pour la description de la quatrième structure spécifique du sixième-mode de réalisation préféré de la présente inven- tion. La figure 38 est un schéma de circuit pour la description de la cinquième structure spécifique du sixième mode de réalisation préféré de la présente inven- tion. La figure 39 est un diagramme temporel pour la description du fonctionnement de la cinquième structure spécifique du sixième mode de réalisation préféré de la présente invention. La figure 40 est un schéma synoptique pour la description de l'art antérieur. La figure 41 est un schéma synoptique pour la description de l'art antérieur. (A) Premier mode de réalisation préféré: (A-1) Structure fondamentale: La figure 1 est un schéma synoptique montrant la configuration d'un dispositif émetteur-récepteur 100 conforme au premier mode de réalisation préféré de la présente invention Le dispositif émetteur-récepteur 100 est un élément constitutif d'une unité qui est connectée à une paire de lignes de transmission, par exemple des lignes de transmission de réseau local prévues pour l'ins- tallation dans une automobile, qui comporte des bornes 13 et 14 devant être connectées aux lignes de transmission A titre de mesure pour combattre le bruit, on transmet de façon générale sur la paire de lignes de transmission des signaux ayant des phases mutuellement opposées. La figure 2 est un schéma synoptique dans lequel des unités 200 a, 200 b, comportant chacune le dispo- sitif émetteur-récepteur 100, sont connectées à des bus BUS+, BUS constituant la ligne de transmission de réseau local 300 La borne 13 est connectée au bus BUS+ qui est rappelé à un potentiel bas VS La borne 14 est connectée au bus BUS-, qui est rappelée à un potentiel haut VD Dans chaque unité 200 a, 200 b, le dispositif émetteur- récepteur 100 est connecté à un dispositif de commande , et il fonctionne sous la commande de ce dernier Un élément périphérique 120 est également connecté au dispo- sitif de commande 110 L'élément périphérique 120 repré- sente des lampes, des capteurs, etc, de l'automobile. La figure 3 est une représentation imagée montrant les unités 200 a, 200 b, connectées à la ligne de transmission de réseau local 300 dans une automobile 1000 Les unités 200 a, 200 b, qui sont connectées les unes aux autres par l'intermédiaire de la ligne de trans- mission de réseau local 300, comme représenté sur la figure, émettent/reçoivent des données entre elles par l'intermédiaire du dispositif émetteur-récepteur 100 qui est incorporé dans chacune d'elles. On décrira la structure du dispositif émetteur- récepteur 100 en retournant à la figure 1 En comparaison avec le dispositif émetteur-récepteur classique 1, le dispositif émetteurrécepteur 100 comporte un circuit de commande de sortie 30 à la place du circuit de commande de sortie 3, et des circuits d'attaque 21 et 22 à la place du circuit d'attaque 2. Des données d'entrée TX devant être fournies aux bus BUS+, BUS-, sont appliquées à une borne 9 Un signal d'erreur ERR indiquant une anomalie dans les bus BUS+, BUS-, est appliqué à une borne 10 à partir d'un circuit de détection d'anomalie 15 Les données qui sont appliquées aux bus BUS+, BUS sont appliquées à une borne 11. Les bornes 13 et 14 reçoivent des signaux de sortie des circuits d'attaque 21 et 22 pour activer chacun des bus BUS+, BUS- Le circuit de commande de sortie 30, connecté à la borne 9, commande les activations des cir- cuits d'attaque 21 et 22 conformément aux données d'entrée TX Un circuit d'entrée de bus 4 est connecté aux bornes 13 et 14 et il émet vers la borne 11; par l'intermédiaire d'un circuit de sélection d'entrée 6, les données qui sont appliquées aux bus BUS+, BUS-. Un circuit de commande d'attente 7 reçoit par l'intermédiaire de la borne 12 une information qui indique si un mode d'attente doit être mis en oeuvre ou non, et ce circuit émet un signal d'attente STB pour commander sélectivement la mise en oeuvre d'un mode à faible consom- mation de courant, laissant des fonctions exigées et mini- males pour les circuits d'attaque 21, 22 et le circuit d'entrée de bus 4. Les données qui sont appliquées aux bus BUS+, BUS sont converties en signaux VP, VM, VO dans le circuit d'entrée de bus 4 Ces signaux sont des signaux ayant la même phase que les données qui sont appliquées au bus BUS+ lorsque aucune anomalie n'apparaît sur les bus BUS+, BUS-. Les signaux VP et VM sont appliqués au circuit de détec- tion d'anomalie 5, et le signal VO est appliqué au circuit de restauration 8 Le circuit de restauration 8 produit un signal de restauration RST à partir du signal VO. Si une anomalie apparaît sur les bus BUS+, BUS-, le circuit de détection d'anomalie 5 active un signal d'erreur ERR qui est produit à partir des signaux VP, VM et du signal de restauration RST Lorsque les bus BUS+, BUS sont normaux, le circuit de restauration 8 applique continuellement un signal de restauration RST au circuit de détection d'anomalie 5, de façon que le signal ERR devienne inactif. Le circuit de détection d'anomalie 5 produit des signaux DPQ, DMQ à partir des signaux VP, VM et du signal de restauration RST, et il les émet vers le circuit de sélection d'entrée 6 Le signal DPQ est activé lorsqu'une anomalie se produit sur le bus BUS-, et le signal DMQ est activé lorsqu'une anomalie se produit sur le bus BUS+. Lorsqu'une anomalie se produit sur l'un des bus BUS+, BUS-, le circuit de sélection d'entrée 6 sélectionne et émet l'un des signaux VM, VP qui correspond à des données appliquées à un bus fonctionnant normalement, sous la commande des signaux DPQ, DMQ. Le dispositif envisagé diffère de l'art anté- rieur par le fait que le circuit de commande de sortie 30 ne reçoit pas le signal d'erreur ERR provenant du circuit de détection d'anomalie 5 A la place, non seulement le circuit de sélection d'entrée 6, mais également le circuit de commande de sortie 30, reçoivent les signaux DPQ, DMQ. Les activations des circuits d'attaque 21 et 22 sont commandées sur la base de ces signaux. (A-2) Structure spécifique: La figure 4 est un schéma de circuit montrant les structures spécifiques du circuit de commande de sortie 30 et des circuits d'attaque 21 et 22 dans le mode de réalisation préféré qui est décrit ci-dessus Le cir- cuit de commande de sortie 30 comprend une porte ET Gi qui forme le produit logique des données d'entrée provenant de la borne 9 et du signal d'attente STB provenant du circuit de commande d'attente 7, et qui fournit le signal résul- tant Il est donc également possible de désactiver les circuits d'attaque 21 et 22 avec le signal d'attente STB. Le circuit de commande de sortie 30 comporte également des bascules de type D, Fll et F 12 Le signal de sortie de la porte Gi est appliqué à des entrées d'horloge T de ces bascules La bascule Fll est restaurée par le signal DMQ et la bascule F 12 est restaurée par le signal DPQ. Le circuit de commande de sortie 30 comporte également des portes NON-ET, G 31 et G 32 La porte G 31 inverse le produit logique du signal de sortie de la porte Gi et d'un signal qui est appliqué à la borne de sortie Q de la bascule de type D Fll, de façon à émettre un signal TXP La porte G 32 inverse le produit logique du signal de sortie de la porte Gi et d'un signal qui est appliqué à la borne de sortie Q de la bascule de type D F 12, et elle émet un signal TXN. Le circuit d'attaque 21 comprend un transistor PMOS Pl dont la source reçoit le potentiel VD et dont la grille reçoit le signal TXP, tandis que son drain est connecté à la borne 13 Le circuit d'attaque 22 comprend un transistor NMOS Ni dont la source reçoit le potentiel VS et dont le drain est connecté à la borne 14 Le circuit d'attaque 22 comprend en outre un inverseur Il, qui inverse le signal TXN et qui applique le signal résultant à la grille du transistor NMOS Ni. Lorsque les deux bus BUS+ et BUS fonctionnent normalement, le circuit de commande de sortie 30 attaque respectivement les circuits d'entrée 21 et 22 conformément aux données d'entrée TX qui sont introduites par la borne 9 Par conséquent, des potentiels correspondant aux données d'entrée TX sont appliqués aux bornes 13 et 14 Le bus BUS+ est rappelé au potentiel bas VS et le bus BUS- est rappelé au potentiel haut VD pendant l'utilisation, ce qui fait qu'un signal ayant la même phase que les données d'entrée TX est émis vers le bus BUS+, et un signal ayant la phase opposée est émis vers le bus BUS-. On suppose maintenant qu'il se produit une anomalie telle qu'un court-circuit du bus BUS+ au poten- tiel VS Dans un tel cas, les signaux DMQ, DPQ que le circuit de commande de sortie 30 reçoit à partir du cir- cuit de détection d'anomalie 5, prennent respectivement les niveaux "B" (bas) et "H" (haut) La bascule Fil est donc restaurée, le signal TXP prend le niveau 'H", et le transistor PMOS Pl dans le circuit d'attaque 21 se bloque. Il en résulte que même si le bus BUS+ est court-circuité au potentiel VS, un courant excessivement élevé ne peut pas circuler vers le transistor PMOS Pi. D'autre part, du fait que le signal DPQ est au niveau "H", la bascule F 12 n'est pas restaurée, et les données d'entrée TX sont converties en un signal TXN et elles sont émises vers le circuit d'attaque 22 pour débloquer/bloquer le transistor NMOS Ni Autrement dit, les données d'entrée TX peuvent être émises vers le bus BUS-. Ceci s'applique également au cas dans lequel une anomalie se produit sur le bus BUS- Le signal DPQ que le circuit de commande de sortie 30 reçoit à partir du cir- cuit de détection d'anomalie 5 prend le niveau "B", et la bascule F 12 est restaurée Le transistor NMOS Ni dans le circuit d'attaque 22 se bloque donc de façon à empêcher la circulation d'un courant excessivement élevé. D'autre part, du fait que le signal DMQ est au niveau "H", la bascule Fll n'est pas restaurée, et les données d'entrée TX sont converties en un signal TXP et elles sont émises vers le circuit d'attaque 21 pour débloquer/bloquer le transistor PMOS Pi Autrement dit, les données d'entrée TX peuvent être émises vers le bus BUS+. Comme décrit ci-dessus, lorsqu'une anomalie se produit sur l'une des lignes de transmission de réseau local 300, le circuit d'attaque pour le bus ayant l'anoma- lie est désactivé, et des données sont émises sur l'autre bus, qui est normal, de façon que la communication ne devienne pas impossible si une anomalie se produit. On suppose ensuite que la ligne de transmission de réseau local 300 est retournée à l'état normal Le circuit d'entrée de bus 4 fonctionne indépendamment de la présence/absence de l'anomalie, de façon à détecter des données sur les lignes de transmission de réseau local 300 Par conséquent, les signaux DPQ et DMQ qui sont émis par le circuit de détection d'anomalie 5 sont tous deux au niveau "H" dans ce cas Il en résulte que les bascules F 1 l et F 12 du circuit de commande de sortie 30 peuvent fonc- tionner Si des données d'entrée arrivent dans cette situation, les données d'entrée TX sont converties en signaux TXP, TXN, et elles sont émises respectivement vers les circuits d'attaque 21 et 22, et le fonctionnement retourne à la configuration du système bifilaire. Comme décrit ci-dessus, conformément au premier mode de réalisation préféré, même si une anomalie se produit sur l'une des lignes d'une paire de lignes de transmission, la communication reste possible, du fait que des données sont émises en utilisant l'autre ligne de transmission, qui est normale En outre, lorsque la ligne de transmission retourne à l'état normal, les signaux DPQ et DMQ passent au niveau "H", et le circuit d'attaque dont l'activation a été arrêtée est ainsi remis en fonction, et le fonctionnement retourne automatiquement à la configura- tion du système bifilaire. (B) Second mode de réalisation préféré Aussi bien dans le cas classique que dans le premier mode de réalisation préféré, la commande de l'arrêt de l'activation des bus BUS+, BUS est basée sur les signaux DMQ et DPQ qui sont émis par le circuit de détection d'anomalie 5 On note que les valeurs logiques des signaux DMQ et DPQ sont influencées par le signal VO qui est émis par le circuit d'entrée de bus 4 Cependant, l'apparition de bruit sur les bus BUS+, BUS peut faire apparaître du bruit dans le signal VO Dans un tel cas, le signal de restauration RST peut être activé même si une anomalie se produit sur une ligne de transmission, ce qui a pour effet d'activer les bus BUS+, BUS (annulation d'erreur), ce qui n'est pas souhaitable. Pour éviter un tel problème, on évite une annu- lation d'erreur due à une condition erronée du signal VO, en attaquant les entrées de restauration des bascules DP et DM avec le signal d'attente STB. (B-1) Première structure spécifique La figure 5 est un schéma synoptique montrant la structure d'un dispositif émetteur-récepteur 101 conforme au second mode de réalisation préféré En comparaison avec le premier mode de réalisation préféré, un circuit de commande de sortie 31 est incorporé à la place du circuit de commande de sortie 30, un circuit de détection d'anoma- lie 51 est incorporé à la place du circuit de détection d'anomalie 5, et un circuit de restauration 81 est incor- poré à la place du circuit de restauration 8. La figure 6 est un schéma de circuit montrant la structure spécifique d'une partie du dispositif émetteur- récepteur 101 qui diffère de l'art antérieur, c'est-à-dire les circuits d'attaque 21 et 22, le circuit de commande de sortie 31, le circuit de détection d'anomalie 51 et le circuit de restauration 81. Dans le circuit de commande de sortie 31, on ne trouve pas les bascules F 1 l et F 12, à la différence du circuit de commande de sortie 30 du premier mode de réali- sation préféré Les portes G 31 et G 32 reçoivent maintenant directement les signaux DPQ et DMQ. Le circuit de restauration 81 comprend une porte G 21 en plus du circuit de restauration classique 8 La porte G 21 forme le produit logique d'un signal de sortie de restauration à la mise en fonction de l'alimentation, ROP, qui concerne la restauration à la mise en fonction de l'alimentation, et d'un signal d'attente STB, pour produire un signal de restauration RST 2, et elle émet ce signal vers la porte G 2 Le circuit de restauration 81 applique les deux signaux de restauration RST et RST 2 au circuit de détection d'anomalie 51. Dans le circuit de détection d'anomalie 51, la restauration des bascule DP et DM n'est pas accomplie par le signal de restauration RST, mais par le signal de restauration RST 2, ce qui diffère du circuit de détection d'anomalie classique 5 Par conséquent, en faisant passer le signal d'attente STB au niveau "B", on rend inactifs- les signaux DPQ, DMQ. Comme décrit ci-dessus, même si le signal VO est erroné à cause de l'influence de bruits sur le bus, le fonctionnement du circuit de détection d'anomalie 51 n'est pas influencé par le caractère erroné du signal VO, et il reste stable du fait que la génération des signaux DPQ, DMQ est commandée par le signal de restauration RST 2 qui n'est pas soumis à leur influence. (B-2) Seconde structure spécifique Si le signal de restauration RST 2 est produit par la restauration à la mise en fonction de l'alimenta- tion, pour restaurer les bascules de type D, DP, DM du circuit de détection d'anomalie 51, il a également des effets similaires La figure 7 est un schéma de circuit montrant une configuration spécifique d'un circuit de restauration 82 Un signal de sortie du circuit de restau- ration à la mise en fonction de l'alimentation, ROP, dans le circuit de restauration classique 9, est directement émis sous la forme d'un signal de restauration RST 2 En substituant le circuit de restauration 82 au circuit de restauration 81 qui est représenté sur les figures 5 et 6, on peut également obtenir l'effet décrit ci-dessus. (B-3) Troisième structure spécifique On peut également produire le signal de restau- ration RST 2 en recevant un signal de restauration à partir de l'extérieur La figure 8 est un schéma de circuit montrant une configuration spécifique d'un circuit de restauration 83 Dans cette structure, un signal de restauration externe EXT est reçu à la place d'un signal d'attente STB qui est appliqué au circuit de restauration 81 La figure 9 est un schéma synoptique montrant la structure d'un dispositif émetteur-récepteur 102 En comparaison avec le dispositif émetteur-récepteur 101, une borne REXT qui est prévue pour recevoir à partir de l'extérieur le signal de restauration externe EXT, est nouvellement incorporée, et le circuit de restauration 83 qui est représenté sur la figure 8 est utilisé à titre de circuit de restauration Par conséquent, l'effet consis- tant à éviter l'influence d'un caractère erroné du signal VO peut également être obtenu dans le dispositif émetteur- récepteur 102. (C) Troisième mode de réalisation préféré Dans les structures des premier et second modes de réalisation préférés, le signal d'erreur ERR est annulé lorsqu'un bus retourne aux conditions normales Ceci ne soulève aucun problème dans l'utilisation ordinaire. Cependant, il est nécessaire d'effectuer une inspection et une réparation rapides lorsqu'une anomalie se produit, dans le cas d'un réseau local destiné à être incorporé dans une automobile, par exemple, qui exige spécialement une bonoe fiabilité Par conséquent, une telle structure dans laquelle le signal d'erreur ERR est annulé sous l'effet du retour des bus aux conditions normales, commedans les modes de réalisation décrits ci-dessus, peut ne pas être souhaitable du fait qu'une erreur peut passer inaperçue dans certains systèmes. Il est donc préférable de prévoir une structure dans laquelle si une anomalie se produit et un signal d'erreur ERR est généré, une autre sortie conserve un historique de cette anomalie. La figure 10 est un schéma de circuit montrant la structure spécifique d'un circuit de détection d'anoma- lie 52 et d'un circuit de restauration 84 qui sont employés dans le troisième mode de réalisation préféré En comparaison avec le circuit de détection d'anomalie 51 qui est représenté sur la figure 6, le circuit de détection d'anomalie 52 comporte maintenant une bascule de type D, DE La bascule de type D, DE, émet un signal ERR 2 sur une transition descendante du signal d'erreur ERR Ce signal est maintenu jusqu'à ce que la bascule DE soit restaurée. Le circuit de restauration 84 fournit directe- ment à l'extérieur un signal de sortie du circuit de restauration à la mise en fonction de l'alimentation, ROP, qui fait partie du circuit de restauration 81 représenté sur la figure 6 La bascule DE est restaurée par le signal de sortie du circuit de restauration à la mise en fonction de l'alimentation, ROP, de façon que l'historique de présence/absence d'une transition descendante du signal d'erreur ERR soit conservé jusqu'à ce que l'alimentation soit mise hors fonction. (D) Quatrième mode de réalisation préféré Habituellement, l'alimentation doit être remise en fonction pour ramener le circuit d'attaque 2 en fonc- tionnement normal, même si la ligne de transmission 300 est retournée à l'état normal après une anomalie, du fait qu'aucune unité ne fournit des données à la ligne de transmission 300 Dans le quatrième mode de réalisation, indépendamment de l'absence/présence du retour à l'état normal de la ligne de transmission 300, l'un au moins des circuits d'attaque d'unités qui sont connectées à la ligne de transmission 300 est activé de manière forcée pour fournir des données à la ligne de transmission 300. En procédant ainsi, si la ligne de transmission 300 est retournée à l'état normal, le circuit de restaura- tion active le signal de restauration RST pour annuler l'interruption de l'activation du circuit d'attaque, et les communications entre unités peuvent avoir lieu. (D-1) Première structure spécifique: La figure Il est un schéma synoptique montrant la structure d'un dispositif émetteur-récepteur 103 conforme au quatrième mode de réalisation préféré En comparaison avec le dispositif émetteur-récepteur classi- que 1 qui est représenté sur la figure 40, un temporisa- teur 15 est ajouté, et le circuit de commande de sortie 3 est remplacé par un circuit de commande de sortie 31 et le circuit de restauration 8 est remplacé par un circuit de restauration 80 Le temporisateur 15 est connecté au circuit de détection d'anomalie 5 et au circuit de com- mande de sortie 31 Le circuit d'attaque 2 reçoit les signaux TXN, TXP, pour attaquer les bus BUS+, BUS par l'intermédiaire des bornes 13 et 14 Cependant, les signaux TXN, TXP sont les mêmes ici. Les opérations qui ont lieu en cas d'apparition d'une anomalie sur un bus sont les mêmes que les opéra- tions habituelles Autrement dit, le circuit d'attaque 2 commandé par le circuit de commande de sortie 31, cesse d'activer les deux bus BUS+, BUS-. Un signal d'erreur ERR qui est émis par le circuit de détection d'anomalie 5 est ensuite appliqué au temporisateur 15 Le circuit de commande de sortie 31 supprime alors temporairement l'arrêt des activations des deux bus BUS+, BUS par le circuit d'attaque 2, au bout d'une durée prédéterminée qui est définie par le tempori- sateur 15, déclenché par le signal d'erreur ERR Du fait que la durée de suppression est fixée de façon à être relativement courte, même si le bus n'est pas retourné à l'état normal après l'anomalie, il est possible d'éviter un endommagement sous l'effet de la circulation d'un courant élevé vers le circuit d'attaque 2. Lorsque le bus est retourné à l'état normal, le circuit de restauration 80 émet un signal de restauration RST pour restaurer le circuit de détection d'anomalie 5. Ceci désactive le signal d'erreur ERR, et le circuit d'attaque 2 attaque à nouveau le système bifilaire A ce moment, le temporisateur 15 est restauré simultanément. Cependant, si le bus est toujours dans la condi- tion anormale, le circuit de restauration 80 ne fonctionne pas, ce qui fait que le circuit d'attaque 2 arrête conti- nuellement l'activation des bus BUS+, BUS- Ensuite, au *bout d'une durée prédéterminée, l'arrêt de l'activation du circuit d'attaque 2 est à nouveau supprimé temporairement. Avec la répétition de ceci, lorsque le bus est retourné à l'état normal après l'anomalie, la communication conformé- ment au système bifilaire peut avoir lieu sans la néces- sité de remettre l'alimentation en fonction. La figure 12 est un schéma de circuit montrant la structure interne et les interconnexions entre le temporisateur 15, le circuit de commande de sortie 31, le circuit de détection d'anomalie 5 et le circuit de restau- ration 80 Le circuit de restauration 80 a une structure similaire à celle du circuit de restauration 8, qui reçoit un signal VO et qui applique un signal de restauration RST à une borne de restauration R du circuit de détection d'anomalie 5 Le circuit de détection d'anomalie 5 reçoit en outre les signaux VP et VM et il émet un signal d'erreur ERR, comme décrit ci-dessus. Le temporisateur 15 comporte un comparateur CMP, un amplificateurséparateur BI, des transistors NMOS Trl, Tr 2 et un circuit CR Une borne d'entrée de l'amplifica- teur-séparateur Bl est connectée à une borne de sortie du comparateur CMP, à partir de laquelle un signal VT est appliqué au circuit de commande de sortie 31. Les drains des transistors Trl et Tr 2 sont connectés en commun à une borne d'entrée positive du comparateur CMP Les sources des transistors Tri et Tr 2 sont connectées en commun à la masse Une forme inversée du signal d'erreur ERR qui est appliqué à la borne d'entrée de signal d'erreur RT, est appliquée à la grille du transistor Tri, et une borne de sortie de l'amplifica- teur-séparateur Bl est connectée à la grille du transistor Tr 2 Une résistance Ri est connectée entre la borne d'entrée positive du comparateur CMP et une alimentation fournissant un potentiel haut, et un condensateur Cl est connecté entre la borne d'entrée positive du comparateur CMP et la masse Un potentiel de référence Vref est appli- qué à la borne d'entrée négative du comparateur CMP. Le circuit de commande de sortie 31 comporte une porte ET G 311 et une porte NON-OU G 312 Les données d'entrée TX, le signal d'attente STB et l'inverse logique du signal d'erreur ERR sont appliqués à la porte G 311 La porte G 312 fournit au circuit d'attaque 2 un signal TXP(TXN), qui est l'inverse de la somme logique du signal de sortie de la porte G 311 et du signal VT. La figure 13 est un diagramme temporel montrant le fonctionnement dans le cas o le bus BUS est court- circuité au potentiel VD Lorsqu'un tel défaut se produit, les deux signaux VM et VO passent au niveau "B" Par conséquent, le signal de restauration RST devient inactif, un nombre prédéterminé de signaux VP sont comptés dans le circuit de détection d'anomalie 5, et le signal d'erreur ERR est activé Il en résulte que la porte G 311 est fermée et le signal TXP(TXN) prend le niveau "B", ce qui fait que des données ne sont pas émises vers la ligne de transmis- sion de réseau local 300. D'autre part, du fait que le signal d'erreur ERR est activé, le transistor Trl se bloque et le condensateur Cl se charge par la résistance Rl, ce qui fait que le potentiel VC sur la borne d'entrée positive du comparateur CMP s'élève Lorsque le potentiel VC dépasse le potentiel de référence Vref, le potentiel sur la borne de sortie du comparateur CMP s'élève, le transistor Tr 2 devient conduc- teur et le condensateur Cl se décharge, ce qui fait que le potentiel VC sur la borne d'entrée positive du comparateur CMP descend A partir du moment auquel le potentiel sur la borne de sortie du comparateur CMP s'élève, et jusqu'au moment auquel le potentiel VC descend, le signal VT qui est l'inverse logique du signal présent sur la borne de sortie du comparateur CMP, est au niveau "H" La porte G 312 inverse l'impulsion du signal VT et elle fournit en sortie le signal obtenu, sous la forme du signal TXP(TXN), et par conséquent des données sous la forme d'une impul- sion sont appliquées à la ligne de transmission de réseau local 300. Même si le bus BUS n'est pas encore retourné à l'état normal, un signal représentant le signal VT est présent sur le bus BUS+, et le signal VP prend le niveau "H", sous la forme d'une impulsion Cependant, du fait que les signaux VM et VO sont toujours au niveau "B", le fonctionnement du temporisateur 15 se répète. Si après ceci le bus BUS est retourné à l'état normal, non seulement le signal VP, mais également les signaux VM et VO, prennent le niveau "H", sur la base du signal VT Par conséquent, les signaux VP, VM, VO sont en phase, et le signal de restauration RST est activé Il en résulte que le signal d'erreur ERR prend le niveau "B", ce qui fait que le temporisateur 15 cesse de fonctionner et le circuit d'attaque 2 fonctionne à nouveau normalement. La figure 14 est un diagramme temporel montrant le fonctionnement dans le cas o le bus BUS est court- circuité au potentiel VS Lorsqu'un tel défaut se produit, les deux signaux VM et VO prennent le niveau "H" Par conséquent, le signal de restauration RST devient inactif, un nombre prédéterminé de signaux VP sont comptés dans le circuit de détection d'anomalie 5 et le signal d'erreur ERR est activé Il en résulte que la porte G 311 est fermée et le signal TXP(TXN) passe au niveau "B", ce qui fait qu'aucune donnée n'est émise vers la ligne de transmission de réseau local 300. Le temporisateur 15 fonctionne d'une manière similaire à celle représentée sur la figure 13, et un signal VT est obtenu Lorsque le défaut est réparé, les signaux VM et VO prennent le niveau "B", les signaux VP, VM et VO prennent la même phase sur la base du signal VP, le signal de restauration RST est activé, et le signal d'erreur ERR prend le niveau "B", ce qui fait que le * circuit d'attaque 2 fonctionne normalement. De plus, lorsqu'un défaut se produit sur le bus BUS+ et est réparé, la communication conformément au système bifilaire est automatiquement rétablie de la même manière. On note que bien qu'un signal TX ne soit pas appliqué pendant la période d'existence du défaut sur les figures 13 et 14, si le signal TX est appliqué pendant la période de défaut, il ne peut pas traverser la porte G 311, et par conséquent il n'y a aucune différence dans le fonc- tionnement du circuit de commande de sortie 31. Il faut noter que le cycle du temporisateur est limité à cause d'un procédé de commande pour la ligne de transmission de réseau local, d'un protocole de communi- cation, etc La figure 15 est un schéma montrant en détail des données pour une trame La trame comprend son en-tête SOF, l'information à transmettre DONNEES, et une marque de fin de trame EOF La marque de fin de trame EOF est placée derrière la marque de fin EOD de l'information DONNEES, et le longueur de la marque de fin de trame EOF est par exemple de trois bits dont la valeur est toujours mainte- nue au niveau "Bn. Le temporisateur n'émet jamais un signal VT du fait qu'il est continuellement restauré lorsque des données sont présentes sur la ligne de transmission de réseau local 300 dans un condition normale Cependant, si ce n'est pas le cas, du fait qu'une tentative est faite pour appliquer une impulsion sur la ligne de transmission de réseau local 300 au bout d'une période prédéterminée après l'apparition d'un défaut, la trame suivante peut chevaucher une période au cours de laquelle est présent le marqueur de fin de trame EOF d'une certaine trame, si le cycle du temporisateur est inférieur à la longueur du marqueur de fin de trame EOF Ceci crée un dérangement dans le protocole de communication, ce qui fait que la valeur minimale du cycle du temporisateur doit être supé- rieure à la longueur du marqueur de fin de trame EOF. D'autre part, divers traitements concernant des erreurs sont effectués dans le système de communication, et la valeur maximale de la période du temporisateur doit être déterminée en conformité avec ces traitements On propose pour la valeur maximale une valeur de l'ordre de quelques millisecondes à quelques dizaines de millise- condes, mais il ne peut pas s'agir d'une valeur absolue du fait que la valeur diffère en fonction du format de don- nées, du protocole de communication, etc. De façon représentative, on sélectionne pour le cycle du temporisateur une valeur ne dépassant pas 100 ps, qui peut être par exemple de 48 jus, et on sélectionne une valeur de 12 ps pour la largeur d'impulsion du signal VT. (D-2) Seconde structure spécifique: Comme représenté dans le premier mode de réali- sation préféré, ce mode de réalisation peut également être appliqué à un dispositif émetteur-récepteur avec lequel il est possible de communiquer en désactivant seulement un bus ayant une anomalie, et en utilisant l'autre bus, qui est normal. La figure 16 est un schéma synoptique montrant la structure d'un dispositif émetteur-récepteur 104 dans lequel ce mode de réalisation est appliqué à un dispositif émetteur-récepteur qui permet de communiquer en désacti- vant seulement un circuit d'attaque qui attaque un bus ayant une anomalie, et en utilisant l'autre bus, qui est normal Un circuit d'attaque 24 comprend des circuits d'attaque 21 et 22 destinés à attaquer les bus BUS+, BUS- par l'intermédiaire des bornes respectives 13 et 14 Une paire de temporisateurs 16 et 17 sont incorporés à la place du temporisateur 15 dans le dispositif émetteur- récepteur 103 qui est représenté sur la figure 11 De plus, un circuit de commande de sortie 32 et un circuit de restauration 84 sont respectivement incorporés à la place du circuit de commande de sortie 31 et du circuit de restauration 80. Un signal DMQ indiquant une anomalie sur le bus BUS+, provenant du circuit de détection d'anomalie 5, et un signal RP provenant du circuit de restauration 84, sont respectivement appliqués au temporisateur 16 Un signal DPQ indiquant une anomalie sur le bus BUS est appliqué au temporisateur 17 par le circuit de détection d'anomalie 5, et un signal RM est appliqué au temporisateur 17 par le circuit de restauration 84 Les deux signaux DMQ et DPQ sont appliqués au circuit de commande de sortie 32, en plus des données d'entrée TX. Lorsqu'une anomalie se produit sur le bus BUS-, le circuit de commande de sortie 32 arrête l'activation du circuit d'attaque 22, avec le signal DPQ provenant du circuit de détection d'anomalie 5 Le temporisateur 16 est déclenché par le signal DPQ De façon similaire au tempo- risateur 15 qui est décrit dans la seconde structure spécifique, le temporisateur 16 active temporairement le circuit d'attaque 22 lorsqu'une durée prédéterminée s'est écoulée De cette manière, si les données de sortie qui sont appliquées au circuit d'entrée de bus 4 sont normales, le signal DPQ du circuit de détection d'anomalie est rendu inactif par le signal de restauration RM qui qui est émis par le circuit de restauration 84, et l'acti- vation du circuit d'attaque 22 est rétablie par l'intermé- diaire du circuit de commande de sortie 32. Si les données de sortie qui sont appliquées au circuit d'entrée de bus 4 ne sont pas normales, le tempo- risateur 16 fonctionne à nouveau de façon à répéter la commande décrite ci-dessus. La figure 17 est un schéma de circuit montrant la structure interne des temporisateurs 16, 17, du circuit de commande de sortie 32 et du circuit de restauration 84, ainsi que les interconnexions entre eux, ou les connexions entre eux et le circuit de détection d'anomalie 5 I Le circuit de restauration 84 comporte trois ensembles de structures correspondant au circuit de restaurstion 80 Il reçoit un signal VO et il émet un signal de restauration RST, de façon simi- laire au circuit de restauration 80 De plus, il reçoit les signaux VP, VM et il émet de façon correspondante des signaux de restauration respectifs RP et RM Le circuit de détection d'anomalie 5 reçoit le signal de restauration RST sur sa borne de restauration, et il émet les signaux DPQ et DMQ, comme représenté dans le second mode de réali- sation préféré. Le temporisateur 16 comporte le temporisateur 15 représenté sur la figure 12 et une porte ET G 161 dont la borne de sortie est connectée à la borne d'entrée de signal d'erreur RT du temporisateur 15 La porte G 161 forme le produit logique du signal de restauration RM et de l'inverse du signal DPQ (signal DPQ) Par conséquent, pendant que le signal de restauration RM est actif, le temporisateur 16 est continuellement restauré et il n'est pas affecté par le signal DPQ. Le temporisateur 17 a une structure similaire à celle du temporisateur 16, et il comprend une porte ET G 171 qui forme le produit logique du signal de restaura- tion RP et de l'inverse du signal DMQ (signal DMQ) Ainsi, pendant que le signal de restauration RP est actif, le temporisateur 15 est continuellement restauré et il n'est pas affecté par le signal DMQ. D'autre part, le circuit de commande de sortie 32 comporte des portes ET G 321-G 323, G 325-G 327, et des portes NON-OU G 324, G 328 La porte G 321 forme le produit logique du signal VT 2 qui est émis par le temporisateur 16 et des données d'entrée TX, et la porte G 325 forme le produit logique du signal VT 1 qui est émis par le tempori- sateur 17 et des données d'entrée TX La porte G 322 forme le produit logique d'un signal d'attente STB, des données d'entrée TX et du signal DPQ, et la porte G 322 forme le produit logique du signal d'attente STB, des données d'entrée TX et du signal DMQ La porte G 323 forme le produit logique du signal de sortie de la porte G 321 et de l'inverse du signal DPQ (signal DPQ), et la porte G 326 forme le produit logique du signal de sortie de la porte G 25 et de l'inverse du signal DMQ (signal DMQ) La porte G 324 émet sous la forme d'un signal TXN l'inverse de la somme logique du signal de sortie de la porte G 322 et du signal de sortie de la porte G 323 La porte G 328 émet sous la forme d'un signal TXP l'inverse de la somme logique du signal de sortie de la porte G 326 et du signal de sortie de la porte G 327. La figure 18 est un diagramme temporel qui montre le fonctionnement dans le cas dans lequel le bus BUS est court-circuité au potentiel VD Lorsqu'un tel défaut se produit, les deux signaux VM et VO passent au niveau "B" Par conséquent, le signal de restauration RST devient inactif, un nombre prédéterminé de signaux VP sont comptés dans le circuit de détection d'anomalie 5 et le signal DPQ est activé (il passe au niveau "B") Il en résulte que le signal de sortie de la porte G 322 prend le niveau "B". D'autre part, du fait que le signal VM passe au niveau "B", le signal de restauration RM qui est émis par le circuit de restauration 84 est rendu inactif (il reste au niveau "H") Par conséquent, la porte G 161 est ouverte et le temporisateur 15 est déclenché sous l'effet d'une transition descendante du signal DPQ Il en résulte que le signal VT 2, qui est le signal de sortie du temporisateur 16, émet des impulsions positivesavec un certain cycle, jusqu'à ce que le défaut soit réparé. D'autre part, la porte G 321 s'ouvre pendant la largeur de l'impulsion positive (la période de niveau "H") de ce signal VT 2 Par conséquent, pendant cette période, le signal de sortie de la porte G 323 et le signal TXN représentent la valeur des données d'entrée TX Il en résulte que le circuit d'attaque 22 est activé si les données d'entrée TX sont activées pendant cette période. Cependant, du fait que le bus BUS reste toujours au niveau "B" dans la période de défaut, les données ne sont pas fournies et le fonctionnement du temporisateur 16 se répète. Après le retour du bus BUS à l'état normal, si 4 les données d'entrée TX sont activées au cours d'une période pendant laquelle le signal VT 2 passe au niveau "B", le circuit d'attaque 22 est activé et des données sont appliquées sur le bus BUS- De ce fait, les signaux VM, VP et VO deviennent des signaux en phase et le signal DPQ devient inactif Ceci restaure le temporisateur 16 et le fonctionnement retourne à la communication conformément au système bifilaire. La figure 19 est un diagramme temporel montrant le fonctionnement dans le cas dans lequel le bus BUS est court-circuité au potentiel VS Lorsqu'un tel défaut se produit, les signaux VM, VO passent au niveau "H" Les autres opérations sont les mêmes que celles qui sont représentées sur la figure 18. Si un défaut se produit sur le bus BUS+, le temporisateur 17 agit de façon à retourner à la condition de communication correspondant au système bifilaire après la suppression du défaut, d'une manière similaire aux opérations décrites ci-dessus. Par conséquent, dans le dispositif émetteur- récepteur permettant la communication avec une seule ligne de transmission, il est également possible de retourner automatiquement à la condition de communication correspon- dant au système bifilaire, sans remettre en fonction l'alimentation, du fait que le retour de la ligne de transmission à l'état normal est contrôlé lorsqu'une durée prédéterminée s'est écoulée. On peut obtenir les mêmes effets en utilisant un multivibrateur monostable à la place des temporisateurs 16 et 17. (D-3) Troisième structure spécifique En outre, si des anomalies se produisent simul- tanément sur les deux lignes de transmission, il est possible de commander le circuit d'attaque 24 de façon que la communication correspondant au système monofilaire soit effectuée lorsque l'une des lignes de transmission retourne à l'état normal La figure 20 représente sous forme de schéma synoptique la structure d'un dispositif émetteur-récepteur 105 Dans cette structure, un tempori- sateur 18 est ajouté au dispositif émetteur-récepteur 104 qui est représenté sur la figure 6 De plus, le circuit de commande de sortie 30 est remplacé par un circuit de commande de sortie 33. Les deux signaux DMQ, DPQ sont appliqués au temporisateur 18 qui fonctionne lorsque des anomalies se produisent sur les deux bus BUS+, BUS-, de façon à émet- tre un signal VT 3 Il active alors temporairement les deux signaux d'attaque 21 et 22 lorsqu'une durée prédéterminée s'est écoulée En procédant ainsi, si l'un ou l'autre des bus BUS+, BUS retourne à l'état normal, il est possible d'effectuer une commande pour établir la communication conformément au système monofilaire. Lorsqu'on active temporairement un circuit d'attaque qui est désactivé, il est possible d'améliorer la fiabilité de la détection du retour à l'état normal en introduisant un fonctionnement dans lequel le circuit d'attaque est mis en fonction et hors fonction deux fois, ou plus, au cours d'une durée prédéterminée, et le signal d'erreur ERR et les signaux DMQ, DPQ sont désactivés lors- qu'on détermine que des signaux normaux sont émis deux fois ou plus. De plus, il est possible de faire en sorte que les temporisateurs 15, 16 et 17 soient programmables, pour permettre un réglage de temps à partir de l'extérieur et pour changer les périodes des temporisateurs pour chaque unité. (E) Cinquième mode de réalisation préféré Il est possible de faire en sorte que le circuit d'attaque retourne automatiquement en fonctionnement normal, sans incorporer spécialement des temporisateurs qui font partie du quatrième mode de réalisation préféré. Des signaux placés sur un bus ne présentant pas de défaut sont comptés, et lorsqu'un nombre prédéterminé est compté, des signaux sont placés de manière forcée sur le bus BUS+ ou BUS qui présente un défaut. (E-1) Première structure spécifique La figure 21 est un schéma synoptique montrant la structure d'un dispositif émetteur-récepteur 90 compor- tant un circuit de commande de sortie 34 et un circuit de détection d'anomalie 52, et ayant une fonction de retour automatique au fonctionnement normal. Même lorsqu'une anomalie se produit sur l'un des bus, le circuit de commande de sortie 34 compte des signaux qui sont appliqués à un bus fonctionnant normale- ment, sur la base des données d'entrée TX, il décode son signal de sortie et il active à certains intervalles une partie du circuit d'attaque 24 correspondant au bus ayant l'anomalie (circuit d'attaque 21 ou 22). Lorsque le bus retourne à l'état normal, le compteur est restauré et le traitement concernant l'état anormal est annulé On note que lorsqu'un bus présente un anomalie, un courant excessivement élevé circule vers la sortie, mais on peut éviter que ceci ne produise une panne, en donnant une valeur suffisamment longue aux intervalles d'activation du circuit d'attaque 24. La figure 22 montre les structures internes du circuit de détection d'anomalie 52 et du circuit de com- mande de sortie 54, ainsi que les interconnexions entre eux De façon similaire au circuit de détection d'anomalie 5, le circuit de détection d'anomalie 52 comporte des bascules de type T, TP 1, TP 2, pour compter le signal VP, une bascule de type D, DP, pour mémoriser le signal de sortie de la bascule TP 2, des bascules de type T, TM 1, TM 2, pour compter le signal VM, une bascule de type D, DM, pour mémoriser le signal de sortie de la bascule TM 2, et une porte NON-ET GO pour former la somme logique des signaux de sortie des bascules de type D, DP, DM, et pour fournir en sortie un signal d'erreur ERR Le circuit de détection d'anomalie 52 diffère du circuit de détection d'anomalie 5 dans la mesure o il fournit en sortie des signaux QP 1, QP 2, DPQ, QM 1, QM 2, DMQ qui proviennent respectivement des bascules TP 1, TP 2, DP, TM 1, TM 2 et DM. Ces six signaux sont appliqués au circuit de commande de sortie 34. Le circuit de commande de sortie 34 comporte des portes ET G 341, G 344, des portes OU G 342, G 345 et des portes NON-ET G 343, G 346 Deux signaux Q Pl et QP 2 sont appliqués à la porte G 341, le signal de sortie de la porte G 341 et un signal DPQ sont appliqués à la porte G 342, et le signal de sortie de la porte G 342 et les données d'entrée TX sont appliqués à la porte G 343 Un signal TXN est émis par la porte G 343 et il est dirigé vers le cir- cuit d'attaque 24 (plus précisément vers le circuit d'attaque 22 dans celui-ci) De façon similaire, deux signaux QM 1, QM 2 sont appliqués à la porte G 344, le signal de sortie de la porte G 344 et un signal DMQ sont appliqués à la porte G 345, et le signal de sortie de la porte G 345 et les données d'entrée TX sont appliqués à la porte G 346. Un signal TXP est émis par la porte G 346, et ce signal est dirigé vers le circuit d'attaque 24 (plus précisément vers le circuit d'attaque 21 dans celui-ci). La figure 23 est un diagramme temporel montrant le fonctionnement dans le cas dans lequel le bus BUS est court-circuité au potentiel VD Lorsqu'un tel défaut se produit, le signal de restauration RST n'est pas activé et le signal VP est compté, ce qui fait que les formes d'onde des signaux QP 1, QP 2, DPQ sont celles qui sont représen- tées sur la figure 23 Le circuit de commande de sortie 34 décode les signaux Q Pl et QP 2, et il active le signal TXN en un cycle correspondant à quatre fois la période des données d'entrée TX. Lorsque le bus BUS n'est pas retourné à l'état normal, le signal TXN est activé périodiquement (en correspondance avec le changement des données d'entrée TX), mais lorsque le bus BUS est retourné à l'état normal, le signal de restauration RST est activé, et le comptage du signal VP et le décodage des signaux QP 1, QP 2 et DPQ n'ont aucune signification Par conséquent, le signal TXN a une valeur représentant les données d'entrée TX, et la communication conformément au système bifilaîre est rétablie. La figure 24 est un diagramme temporel montrant le fonctionnement dans le cas o le bus BUS est court- circuité au potentiel VS De façon similaire à la figure 23, le signal TXN est activé périodiquement (en correspon- dance avec le changement des données d'entrée TX), avant le retour à l'état normal, et la communication conformé- ment au système bifilaire est automatiquement rétablie après le retour à l'état normal. Le circuit de commande de sortie 34 peut comprendre par exemple un multivibrateur monostable. Lorsqu'une anomalie se produit sur un bus, le signal de sortie erroné est distribué de façon que seul un circuit d'attaque situé du côté o se trouve l'erreur soit désac- tivé (la communication est possible du fait que l'autre fonctionne normalemennt) Ensuite, si les données d'entrée TX sont actives, le multivibrateur monostable est déclen- ché par un signal sur le bus qui fonctionne normalement. Après le comptage d'un nombre prédéterminé, le circuit d'attaque du côté o se trouve l'erreur est activé en synchronisme avec l'application des données en entrée. Dans le cas o le retour à l'état normal n'a pas lieu, le multivibrateur monostable est déclenché à nouveau, et si le bus retourne à l'état normal le compteur est restauré et le signal de sortie d'erreur est supprimé Bien qu'un courant excessivement élevé circule lorsqu'une anomalie se produit, ce courant n'occasionne pas une panne si l'inter- valle entre ses apparitions (valeur jusqu'à laquelle le comptage doit avoir lieu) est choisi suffisamment grand. (E-2) Seconde structure spécifique En outre, en fixant à une valeur supérieure les intervalles d'activation du circuit d'attaque lorsqu'une anomalie se produit, par l'augmentation d'une unité du nombre d'étages de compteurs, il est possible d'éviter qu'un courant excessivemennt élevé ne circule vers le circuit d'attaque. La figure 25 montre la structure interne d'un circuit de détection d'anomalie 53 et d'un circuit de commande de sortie 36, ainsi que les interconnexions entre eux Le circuit de détection d'anomalie 53 et le circuit de commande de sortie 36 sont incorporés à la place du circuit de détection d'anomalie 51 et du circuit de com- mande de sortie 34 dans le dispositif émetteur-récepteur correspondant à la première structure spécifique qui est représentée sur la figure 21. Le circuit de détection d'anomalie 53 a une structure dans laquelle des bascules TP 3, TM 3 pour comp- ter les signaux VM, VP sont ajoutées au circuit de détec- tion d'anomalie 52 La bascule TP 3 reçoit à titre de signal de déclenchement un signal QP 2 qui est un signal de sortie non inversé de la bascule TP 2, et elle émet un signal QP 3 qui est un signal de sortie inversé De façon similaire, la bascule TM 3 reçoit à titre de signal de déclenchement un signal QM 2 qui est un signal de sortie non inversé de la bascule TM 2, et elle émet un signal QM 3 qui est un signal de sortie inversé Les bascules DM, DP reçoivent respectivement des signaux QM 2, QP 2 à titre de signaux de déclenchement, de façon similaire au circuit de détection d'anomalie 52. Le circuit de commande de sortie 36 comporte des portes ET G 361, G 364, des portes OU G 362, G 365 et des portes NON-ET G 363, G 366 Les signaux QM 1, QM 2, QM 3 sont appliqués à la porte G 361, le signal de sortie de la porte G 361 et le signal DMQ sont appliqués à la porte G 362, et les données d'entrée TX et le signal de sortie de la porte G 362 sont appliqués à la porte G 363 La porte G 363 émet un signal TXP De façon similaire, les signaux QP 1, QP 2, QP 3 sont appliqués à la porte G 364, le signal de sortie de la porte G 364 et un signal DPQ sont appliqués à la porte G 365, et les données d'entrée TX et le signal de sortie de la porte G 365 sont appliqués à la porte G 366 La porte G 366 émet un signal TXN. La figure 26 est un diagramme temporel montrant le fonctionnement dans le cas o le bus BUS est court- circuité au potentiel VD Lorsqu'un tel défaut se produit, le signal VP est compté et les formes d'onde des signaux QP 1, QP 2, QP 3, DPQ et du signal de sortie de la porte G 364 (Q Pl QP 2 QP 3) sont celles qui sont respectivement représentées sur la figure 26 Ainsi, le circuit de commande de sortie 36 active le signal TXN dans un cycle correspondant à huit fois la période des données d'entrée TX On peut donc éviter qu'un courant excessivement élevé ne circule lorsque le circuit d'attaque est activé de manière forcée, lorsqu'il existe un défaut sur le bus BUS-. La figure 27 est un diagramme temporel montrant le fonctionnement dans le cas dans lequel le bus BUS est court-circuité au potentiel VS De façon similaire à la figure 26, le signal TXN est activé de façon cyclique (en correspondance avec le changement des données d'entrée TX) avant le retour à l'état normal, et la communication conformément au système bifilaire est automatiquement rétablie après le retour à l'état normal. (E-3) Troisième structure spécifique: En outre, on peut obtenir une confirmation plus fiable du retour des bus à l'état normal en activant N fois ou plus le circuit d'attaque correspondant au bus qui présente l'anomalie, et en annulant le traitement relatif à l'erreur si le bus ayant l'anomalie est retourné conti- nuellement M fois à l'état normal (N: M). La figure 28 représente les structures internes d'un circuit de détection d'anomalie 52, d'un circuit de commande de sortie 35 et d'un circuit de restauration 85, ainsi que les interconnexions entre eux Le circuit de commande de sortie 35 et le circuit de restauration 85 remplacent respectivement le circuit de commande de sortie 34 et le circuit de restauration 8 dans le dispositif émetteur-récepteur 90 ayant la première structure spéci- fique, qui est représenté sur la figure 21. Le circuit de commande de sortie 35 comporte des portes ET G 351, G 355, G 356, G 360, des portes OU G 353, G 354, G 358, G 359 et des portes NON- ET G 352, G 357 Les signaux QP 1, QP 2 sont appliqués aux portes G 351, G 352, les signaux de sortie des portes G 351, G 352 sont appliqués à la porte G 353, le signal de sortie de la porte G 353 et un signal DPQ sont appliqués à la porte G 354, et les données d'entrée TX et le signal de sortie de la porte G 354 sont appliqués à la porte G 355 La porte G 355 fournit en sortie un signal TXN De façon similaire, les signaux QM 1, QM 2 sont appliqués aux portes G 356, G 357, les signaux de sortie des portes G 356, G 357 sont appliqués à la porte G 358, le signal de sortie de la porte G 358 et un signal DMQ sont appliqués à la porte G 359, et les données d'entrée TX et le signal de sortie de la porte G 359 sont appliqués à la porte G 360 La porte G 360 fournit en sortie un signal TXP. La figure 29 est un diagramme temporel montrant le fonctionnement dans le cas dans lequel le bus BUS est court-circuité au potentiel VD Lorsqu'une telle anomalie se produit, les signaux VM, VO passent au niveau "B", le signal de restauration RST n'est pas activé et le comptage du signal VP est commencé Dans le circuit de commande de sortie 35, qui diffère du circuit de commande de sortie 34, le signal VM est compté un nombre de fois prédéterminé (quatre fois ici), et ensuite il active deux fois le signal TXN correspondant aux données d'entrée TX. En retournant à la figure 28, on note que le circuit de restauration 85 comporte des bascules de type T, DR 1 et DR 2 La bascule DR 1 émet un signal QR 1 lors- qu'elle est déclenchée par le signal VO La bascule DR 2 émet un signal QR 2 lorsqu'elle est déclenchée par le signal QR 1 Les bascules DR 1, DR 2 sont restaurées par le signal d'erreur ERR, et les bascules DR 1 et DR 2 commencent à compter le signal VO lorsqu'un défaut se produit Lors- que le défaut est corrigé et le signal VO est compté deux fois, le signal QR 2 est activé et le signal de restaura- tion RST devient actif Ceci fait passer au niveau "B" le signal d'erreur ERR, et les bascules DR 1, DR 2 sont restaurées. Ainsi, dans la seconde structure spécifique, le circuit d'attaque correspondant au bus présentant une anomalie est activé deux fois, et si l'on vérifie que le bus est retourné deux fois à l'état normal, le traitement d'erreur est annulé Le retour des bus à l'état normal peut ainsi être vérifié de façon plus fiable. La figure 30 est un diagramme temporel montrant le fonctionnement dans le cas dans lequel le bus BUS est court-circuité au potentiel VS De façon similaire à la figure 26, le retour des bus à l'état normal peut être vérifié avec une meilleure fiabilité. (F) Sixième mode de réalisation préféré (F-1) Première structure spécifique: Le sixième mode de réalisation préféré vise à résoudre le troisième problème La figure 31 est un schéma de circuit montrant la structure d'un circuit de détection d'anomalie 54 et d'un circuit d'entrée de bus 4 conforme à la présente invention La figure 32 est un diagramme temporel montrant des formes d'onde de signaux respectifs. Le circuit de détection d'anomalie 54 comporte une porte NON-OU- EXCLUSIF G 5, un multivibrateur monostable MI, et des bascules de type D, F 3 et F 4 La porte G 5 reçoit les signaux VP et VM provenant du circuit d'entrée de bus 4, et elle émet un signal VE Le multivibrateur monostable Ml reçoit un signal VE et il génère sur son front descendant un signal VQ ayant une impulsion d'une largeur prédéterminée La bascule F 3 mémorise le signal VE lorsqu'elle est déclenchée par une transition descendante du signal VQ, et la bascule F 4 mémorise le signal de sortie de la bascule F 3. Lorsque les bus BUS+ et BUS sont normaux, des signaux ayant des phases qui diffèrent mutuellement de 1800 sont émis sur les bus BUS+, BUS-, ce qui fait que les signaux VP, VM sont en phase Le signal VE est généré en formant l'inverse de la combinaison OU-EXCLUSIF de ces signaux, dans la porte G 5 Par conséquent, le signal de sortie de la porte G 5 est en principe au niveau "H" dans les conditions normales. Cependant, si le bus BUS est court-circuité au potentiel VD, le signal VM est toujours au niveau "H" Par conséquent, le signal VE devient un signal ayant une phase opposée à celle du signal VP, et le multivibrateur mono- stable Ml est actionné à chaque transition descendante de ce signal D'autre part, la largeur d'impulsion du signal VQ qui est émis par le multivibrateur monostable Ml est fixée de façon à être plus courte que le cycle d'impulsion des signaux VP, VM De cette manière, lorsque le front descendant du signal VQ arrive sur une borne d'entrée T de la bascule F 3, le signal VE qui arrive sur une borne d'entrée D de la bascule F 3 est à l'état "B", ce qui fait que le signal d'erreur ERR prend le niveau "H" L'appari- tion d'une anomalie est ainsi détectée. Cependant, en pratique, une impulsion parasite apparait dans le signal VE à cause du retard des signaux VP et VM Le multivibrateur monostable Ml est activé sur un front descendant de l'impulsion parasite, ce qui fait que le signal VQ présente des impulsions même lorsque aucune anomalie ne se produit sur les bus Cependant, si la largeur d'impulsion du signal VQ est fixée de façon à être supérieure à la largeur de l'impulsion parasite, le signal VE qui arrive sur la borne d'entrée D de la bascule F 3 est au niveau "H" lorsque le front montant du signal VQ arrive sur la borne d'entrée T de la bascule F 3 Par conséquent, on peut éviter un fonctionnement défectueux dans la détection d'erreur. Avec le circuit de détection d'anomalie 54 ayant une telle structure, si une anomalie se produit sur l'un des bus, il n'est pas nécessaire d'attendre que des transitions de signaux sur l'autre bus se produisent un grand nombre de fois, ce qui permet de détecter rapidement l'anomalie. La restauration du multivibrateur monostable MI et de la bascule F 3 qui font partie du circuit de détec- tion d'anomalie 54 peut être effectuée avec le circuit de restauration à la mise en fonction de l'alimentation, ROP. (F-2) Seconde structure spécifique: La figure 3 est un schéma de circuit montrant la structure spécifique d'un circuit d'entrée de bus 41 ainsi que du circuit de détection d'anomalie 54 Dans la struc- ture du circuit d'entrée de bus 41, les comparateurs CP, CM dans le circuit d'entrée de bus 4 sont respectivement remplacés par un inverseur CMOS, GP, et par un amplifica- teur-séparateur CMOS, GM Les valeurs de seuil de l'inver- seur CMOS et de l'amplificateur-séparateur CMOS peuvent être fixées à environ (VD + VS)/2, ce qui est égal au potentiel de référence VR Par conséquent, les signaux de sortie de ces éléments remplissent également la fonction des signaux VP, VM. (F-3) Troisième structure spécifique Il est également possible d'utiliser un filtre pour éliminer une impulsion parasite du signal VE La figure 34 est un schéma de circuit montrant la structure d'un circuit de détection d'anomalie 55 La figure 35 est un diagramme temporel montrant des formes d'onde de signaux dans des parties respectives. Dans le circuit de détection d'anomalie 55, à la différence du circuit de détection d'anomalie 54 qui est représenté sur la figure 31, le potentiel VD est appliqué à la borne d'entrée de la bascule F 3, et un filtre FL est incorporé à la place du multivibrateur monostable Ml, et la bascule F 4 n'est pas utilisée. Le filtre FL est incorporé entre la porte G 5 et la borne d'entrée T de la bascule F 3 Il élimine une impulsion parasite du signal VE qui est émis par la porte G 5, pour produire un signal VE 2 qui est émis vers la borne d'entrée T de la bascule F 3. Lorsqu'il n'y a pas d'anomalie sur les lignes de transmission, le signal VE 2 est fixé au niveau "H" La bascule de type D F 3 est restaurée à l'avance par le circuit de restauration à la mise en fonction de l'alimen- tation, ROP Le signal d'erreur ERR est donc au niveau Lorsqu'une anomalie se produit sur l'un des bus, des impulsions arrivent en synchronisme avec les données de sortie qui sont appliquées au bus Le signal VE 2 descend du niveau "H" au niveau "B", et la bascule F 3 inverse le niveau logique qui est appliqué à la borne d'entrée D, et elle le transmet à la borne de sortie Q Le signal qui est fourni par la borne de sortie Q est un signal d'erreur ERR, et le potentiel VD correspondant au niveau "H" est appliqué à la borne d'entrée D, ce qui fait que le signal d'erreur ERR est au niveau "H", c'est-à-dire que le signal d'erreur est activé. (F-4) Quatrième structure spécifique: La figure 36 est un schéma de circuit montrant la structure spécifique d'un circuit de détection d'anoma- lie 56, ainsi que du circuit d'entrée de bus 4 La figure 37 est un diagramme temporel montrant des formes d'onde de signaux dans des parties respectives. L'impulsion parasite du signal VE qui est le signal de sortie d'une porte NON-OU-EXCLUSIF G 5 recevant les signaux VP, VM à partir du circuit d'entrée de bus 4, est éliminée par un filtre FL, pour donner un signal VE 2. Le signal VE 2 est appliqué à un multivibrateur monostable M 2 Le multivibrateur monostable M 2 émet un signal au niveau "H' lorsqu'un signal qui lui est appliqué reste au niveau H" au moins pendant une durée prédéterminée. La porte G 6 applique à la borne d'entrée D de la bascule F 3 le produit logique du signal de sortie du multivibrateur monostable M 2 et du signal VE 2 dépourvu d'impulsion parasite. Un oscillateur OSC est connecté à la borne d'entrée T de la bascule F 3 La fréquence de sortie de l'oscillateur OSC est suffisamment supérieure à la fréquence des signaux VP; VM, c'est-à-dire à la fréquence des signaux qui sont transmis sur les bus BUS+, BUS- La porte G 6, le multivibrateur monostable M 2 et la bascule F 3 constituent un circuit de mémorisation. Lorsqu'une anomalie se produit sur le bus BUS-, le signal VE 2 tombe au niveau "B" Par conséquent, le signal de sortie de la porte G 6 passe également au niveau "B", et le niveau "B" est appliqué à la borne d'entrée D de la bascule F 3 D'autre part, des impulsions d'horloge ayant une largeur suffisamment inférieure à la largeur d'impulsion des signaux transmis, sont appliquées par l'oscillateur OSC à la borne d'entrée T de la bascule F 3. Il en résulte qu'un niveau "B'f est appliqué à la borne de sortie Q de la bascule F 3, dont le signal est également appliqué à l'entrée de la porte G 6, et le niveau "B" est maintenu sur la borne de sortie Q de la bascule F 3 Le signal d'erreur ERR est donc maintenu au niveau "H". Si le bus retourne ensuite à l'état normal, le signal VE 2 passe au niveau "H" Lorsque le multivibrateur monostable M 2 détecte le niveau "H" du signal VE 2 pendant une durée prédéterminée, il fait passer temporairement la sortie de la bascule F 3 au niveau "H" Par conséquent, la bascule F 3 continue à maintenir le signal d'erreur ERR au niveau "B" (inactif). (F-5) Cinquième structure spécifique La figure 38 est un schéma de circuit montrant la structure spécifique d'un circuit de détection d'anoma- lie 57 La figure 39 est un diagramme temporel montrant des formes d'onde de signaux dans des parties respectives. Le circuit de détection d'anomalie 57 comporte des inverseurs 15, 16, des portes OU G 7, G 8, G 9 et des multivibrateurs monostables M 3, M 4, M 5, M 6. Un signal VP est appliqué au multivibrateur monostable M 3, et un signal qui est obtenu en inversant le signal VP au moyen de l'inverseur 15 est appliqué au multivibrateur monostable M 4 De plus, le signal VM est appliqué au multivibrateur monostable M 5 et un signal qui est obtenu en inversant le signal VM au moyen de l'inver- seur 16 est appliqué au multivibrateur monostable M 6 Dans les multivibrateurs monostables M 3, M 4, M 5, M 6, des signaux au niveau "H" sont émis lorsque les signaux d'entrée restent au niveau "H" au moins pendant une durée prédéterminée. Un signal VP 2, qui est le signal de sortie de la porte G 7, est une somme logique des signaux de sortie des multivibrateurs monostables M 3, M 4, et le signal VP 2 est appliqué à une entrée de la porte G 9 De plus, la porte G 8 forme la somme logique des signaux de sortie des multivibrateurs monostables M 5, M 6, et un signal VM 2 est appliqué à l'autre entrée de la porte G 9. On va maintenant décrire le fonctionnement S'il n'y a pas d'anomalie sur les bus et si des signaux normaux sont transmis, des impulsions en synchronisme avec les signaux sur les bus sont émises dans les signaux VP, VM qui sont obtenus à partir du circuit d'entrée de bus 4. Si maintenant une anomalie se produit sur le bus BUS-, par exemple s'il est court-circuité au potentiel VD ou au potentiel VS, le signal d'entrée de l'un des multi- vibrateurs monostables M 5, M 6 est fixé au niveau "H' Par * conséquent, le signal de sortie de l'un des multivibra- teurs monostables M 5, M 6 passe au niveau "H", et le signal VM 2 passe également au niveau "H" Par conséquent, le signal d'erreur ERR, qui est émis par la porte G 9, passe au niveau 'H", et l'anomalie est détectée On peut égale- ment appliquer ceci à l'apparition d'une anomalie sur le bus BUS+. En ce qui concerne les multivibrateurs monosta- bles M 3, M 4, M 5, M 6, on peut utiliser des dispositifs dans lesquels des signaux de niveau "H" sont émis lorsque le signal d'entrée reste au niveau "H" au moins pendant une durée prédéterminée De plus, on peut utiliser des dispo- sitifs qui produisent un signal de sortie de niveau "B" lorsque le signal d'entrée est au niveau "H", des dispo- sitifs qui produisent un signal de sortie de niveau "H" lorsque le signal d'entrée est au niveau "B", et des dispositifs qui produisent un signal de sortie de niveau "B" lorsque le signal d'entrée est au niveau "B". Cependant, dans ces cas, il est nécessaire de changer les circuits logiques de chaque porte. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1 Dispositif d'entrée/sortie bifilaire connecté à des première et seconde lignes de transmission (BUS+, BUS-) sur lesquelles sont respectivement transmis des premier et second signaux ayant des phases mutuellement opposées, caractérisé en ce qu'il comprend: (a) des premier et second circuits d'attaque ( 21, 22) pour appli- quer les premier et second signaux respectivement aux première et seconde lignes de transmission; (b) un circuit d'entrée ( 4) recevant les premier et second signaux pour produire un premier signal de comparaison (VP) qui est obtenu en comparant le premier signal et un potentiel prédéterminé (VR), un second signal de comparaison (VM) qui est obtenu en comparant le second signal et le poten- tiel prédéterminé (VR) et un troisième signal de comparai- son (VO) qui est obtenu en comparant le premier signal et le second signal; (c) un circuit de restauration ( 8) qui reçoit le troisième signal de comparaison (VO) pour produire un signal de restauration (RST) qui est activé lorsque les première et seconde lignes de transmission (BUS+, BUS-) sont normales; (d) un circuit de détection d'anomalie ( 5) recevant les premier et second signaux de comparaison et le signal de restauration (RST) pour produire des premier et second signaux d'erreur (DMQ, DPQ) qui sont activés lorsqu'une anomalie se produit respecti- vement sur l'une des première et seconde lignes de trans- mission (BUS+, BUS-); et (e) un circuit de commande de sortie ( 30) recevant des données d'entrée (TX) sur lesquelles les premier et second signaux sont basés et les premier et second signaux d'erreur (DMQ, DPQ), pour arrêter l'activation des premier et second circuits d'attaque ( 21, 22), respectivement, lorsque l'un des premier et second signaux d'erreur (DMQ, DPQ) est actif, et pour activer les premier et second circuits d'attaque ( 21, 22) conformément aux données d'entrée (TX) lorsque les premier et second signaux d'erreur (DMQ, DPQ) sont inactifs. 2 Le dispositif d'entrée/sortie bifilaire selon la revendication 1, caractérisé en ce que le circuit de commande de sortie comprend: (e- 1) une première bascule de type T (F 11) recevant le premier signal d'erreur (DMQ) pour être restaurée, et recevant les données d'entrée (TX) à titre de signal de déclenchement, (e-2) une seconde bascule de type T (F 12) recevant le second signal d'erreur (DPQ) pour être restaurée, et recevant les données d'entrée (TX) à titre de signal de déclenchement, (e-3) une première porte (G 31) destinée à appliquer au premier circuit d'attaque ( 21) un signal (TXP) qui est une forme inversée du produit logique d'un signal de sortie de la première bascule de type T (F 11) et des données d'entrée (TX), et (e-4) une seconde porte (G 32) destinée à appli- quer au second circuit d'attaque ( 22) un signal (TXN) qui est une forme inversée du produit logique d'un signal de sortie de la seconde bascule de type T (F 12) et des données d'entrée (TX). 3 Le dispositif d'entrée/sortie bifilaire selon la revendication 2, caractérisé en ce que le premier circuit d'attaque ( 21) comprend: (a-1) un premier point de potentiel (VD), et (a-2) un premier transistor ayant une première électrode de circulation de courant connecté au premier point de potentiel (VD), une seconde électrode de circulation de courant connectée à la première ligne de transmission (BUS+) et une électrode de commande connectée au circuit de commande de sortie ( 30); et le second circuit d'attaque ( 22) comprend: (a-3) un second point de potentiel (VS), et (a-4) un second transistor ayant une première électrode de circulation de courant connectée au second point de potentiel (VS), une seconde électrode de circulation de courant connectée à la première ligne de transmission (BUS-) et une électrode de commande connectée au circuit de commande de sortie ( 30). 4 Le dispositif d'entrée/sortie bifilaire selon la revendication 1, caractérisé en ce que le circuit de restauration ( 81, 82) produit en outre (c-l) un signal de restauration auxiliaire (RST 2) qui n'est pas lié au troisième signal de comparaison (VO), et le circuit de détection d'anomalie ( 5) comprend: (d-1) un premier compteur (TP 1, TP 2) qui compte le premier signal de compa- raison (VP) et qui est restauré par le signal de restaura- tion (RST), (d-2) une première bascule de type D (DP) qui reçoit en entrée un signal de sortie du premier compteur (TP 1, TP 2), à titre de signal de déclenchement, et qui est restaurée par le signal de restauration auxiliaire (RST), (d-3) un second compteur (TM 1, TM 2) qui compte le second signal de comparaison (VM) et qui est restauré par le signal de restauration (RST), et (d-4) une seconde bascule de type D (DM) qui reçoit en entrée un signal de sortie du second compteur (TM 1, TM 2) à titre de signal de déclenche- ment, et qui est restaurée par le signal de restauration auxiliaire (RST 2). Le dispositif d'entrée/sortie bifilaire selon la revendication 4, caractérisé en ce que le circuit de restauration ( 81, 82) comprend (c-2) un circuit de restau- ration à la mise en fonction de l'alimentation (ROP) qui fonctionne en relation avec la restauration concernant une alimentation, et qui produit le signal de restauration auxiliaire (RST 2). 6 Le dispositif d'entrée/sortie bifilaire selon la revendication 5, caractérisé en ce que le circuit de restauration ( 83) comprend en outre: (c-3) une porte pour la restauration, qui forme le produit logique d'un signal de restauration externe (EXT) qui est fourni à partir de l'extérieur du circuit de restauration ( 83), et d'un signal de sortie du circuit de restauration à la mise en fonction de l'alimentation (ROP), pour produire le signal de restauration auxiliaire (RST 2). 7 Dispositif d'entrée/sortie bifilaire selon la revendication 1, caractérisé en ce que le circuit de détection d'anomalie ( 52) comprend: (d-5) une porte de signal d'erreur (GO) destinée à former la somme logique des premier et second signaux d'erreur (DMQ, DPQ) pour produire un troisième signal d'erreur (ERR), et (d-6) un circuit de mémorisation (DE) destiné à mémoriser le troisième signal d'erreur (ERR) et à produire un quatrième signal d'erreur (ERR 2). 8 Dispositif d'entrée/sortie bifilaire selon la revendication 7, caractérisé en ce que le circuit de mémo- risation (DE) comprend une bascule de type D ayant une borne d'entrée D fixée à un potentiel correspondant à un niveau logique prédéterminé, une borne d'entrée T pour recevoir le troisième signal d'erreur (ERR) et une borne de sortie inversée pour émettre le quatrième signal d'erreur (ERR 2). 9 Dispositif d'entrée/sortie bifilaire connecté à des première et seconde lignes de transmission (BUS+, BUS-) sur lesquelles sont respectivement transmis des premier et second signaux ayant des phases mutuellement opposées, caractérisé en ce qu'il comprend (a) un circuit d'attaque ( 2 ou une paire 21 et 22) pour appliquer respec- tivement les premier et second signaux aux première et seconde lignes de transmission; (b) un circuit d'entrée ( 4) recevant les premier et second signaux pour produire un premier signal de comparaison (VP) qui est obtenu en comparant le premier signal et un potentiel prédéterminé (VR), un second signal de comparaison (VM) qui est obtenu en comparant le second signal et le potentiel prédéterminé (VR) et un troisième signal de comparaison (VO) qui est obtenu en comparant le premier signal et le second signal; (c) un circuit de restauration ( 8, 84) recevant le troisième signal de comparaison (VO) pour produire un signal de restauration (RST) qui est activé lorsque les première et seconde lignes de transmission (BUS+, BUS-) sont normales; (d) un circuit de détection d'anomalie ( 5) recevant les premier et second signaux de comparaison (VP, VM) et le signal de restauration (RST) pour produire un signal d'erreur (ERR ou une paire DMQ et DPQ)) qui est activé lorsqu'une anomalie se produit sur l'une respective des première et seconde lignes de transmission (BUS+, BUS-); (e) un circuit de commande de sortie ( 31, 32, 33) recevant des données d'entrée (TX) sur lesquelles sont basés les premier et second signaux, et le signal d'erreur (ERR ou la paire DMQ et DPQ), pour arrêter l'activation du circuit d'attaque ( 2 ou la paire 21 et 22), en principe, lorsque le signal d'erreur (ERR ou la paire DMQ et DPQ) est actif, et pour activer le circuit d'attaque ( 2 ou la paire 21 et 22) conformément aux données d'entrée (TX) lorsque le signal d'erreur (ERR ou la paire DMQ et DPQ) est inactif; et (f) un temporisateur ( 15 ou une paire 16, 17, ou un trio 16, 17 et 18) recevant le signal d'erreur (ERR ou la paire DMQ et DPQ), pour être déclenché sous l'effet de l'activation du signal d'erreur, de façon à appliquer au circuit de commande de sortie ( 31, 32, 33) un signal d'attaque spécial (VT ou une paire VT 1 et VT 2, ou un trio VT 1, VT 2 et VT 3) au bout d'une certaine période après l'activation du signal d'erreur, pour faire en sorte que le circuit de commande de sortie ( 31) active le circuit d'attaque ( 2 ou la paire 21 et 22), à titre d'exception, même si le signal d'erreur (ERR ou la paire DMQ et DPQ) est actif. 10 Dispositif d'entrée/sortie bifilaire selon la revendication 2, caractérisé en ce que le temporisateur est un temporisateur programmable. 11 Dispositif d'entrée/sortie bifilaire selon la revendication 9, caractérisé en ce que le signal d'erreur est unique, le temporisateur est unique ( 15), et le signal d'attaque spécial est unique (VT). 12 Dispositif d'entrée/sortie bifilaire selon la revendication 11, caractérisé en ce que le circuit de commande de sortie ( 31) comprend: (e-1) une première porte de sortie (G 311) pour former le produit logique d'une forme inversée du signal d'erreur (ERR) et des données d'entrée (TX), et (e-2) une seconde porte de sortie (G 312) pour former l'inverse de la somme logique du signal de sortie de la première porte (G 311) et du signal d'attaque spécial (VT), et pour l'appliquer au circuit d'attaque ( 2). 13 Dispositif d'entrée/sortie bifilaire selon la revendication 9, caractérisé en ce que le signal d'erreur forme une paire (DMQ, DPQ), le temporisateur forme une paire ( 16, 17) et il applique une paire de signaux d'attaque spéciaux (VT 1, VT 2) au circuit de com- mande de sortie ( 32), et le circuit de restauration ( 84) reçoit en outre les premier et second signaux de compa- raison (VP, VM) et sur la base de chacun d'eux, il émet respectivement des premier et second signaux de restaura- tion auxiliaires (RP, RM) pour restaurer la paire de temporisateurs ( 16, 17), conjointement à la paire de signaux d'erreur (DMQ, DPQ). 14 Dispositif d'entrée/sortie bifilaire selon la revendication 13, caractérisé en ce que l'un des tempo- risateurs ( 16) comprend: (f-1) une première porte de temporisateur (G 161) pour émettre le produit logique de l'un des signaux d'attaque spéciaux (RM) et de l'inverse logique de l'un des signaux d'erreur (DPQ), et (f-2) un premier élément temporisateur ( 15) qui est restauré par le signal de sortie de la première porte de temporisateur (G 161) pour émettre l'un des signaux d'attaque spéciaux (VT 2), et l'autre temporisateur comprend: (f-3) une seconde porte de temporisateur (G 171) pour émettre le produit logique de l'autre signal d'attaque spécial (RP) et de l'inverse logique de l'autre signal d'erreur (DMQ), et (f-4) un second élément temporisateur ( 15) qui est restauré par le signal de sortie de la seconde porte de temporisateur (G 171) pour émettre l'autre signal d'attaque spécial (VT 1). Dispositif d'entrée/sortie bifilaire selon la revendication 9, caractérisé en ce que le signal d'erreur forme une paire (DMQ, DPQ), le temporisateur forme un trio ( 16, 17, 18) et il applique un trio des signaux d'attaque spéciaux (VT 1, VT 2, VT 3) au circuit de commande de sortie ( 33), et le circuit de restauration ( 84) reçoit en outre les premier et second signaux de comparaison (VP, VM) et, sur la base de ceux-ci, il émet respectivement des premier et second signaux de restaura- tion auxilaires (lRP, RM) pour restaurer le trio de tempo- risateurs ( 16, 17, 18), conjointement à la paire de signaux d'erreur (UDMQ, DPQ). 16 Dispositif d'entrée/sortie bifilaire connec- té à des première et seconde lignes de transmission (BUS+, BUS-) sur lesquelles sont respectivement transmis des premier et second signaux ayant des phases mutuellement opposées, caractérisé en ce qu'il comprend: (a) des premier et second circuits d'attaque ( 21, 22) destinés à appliquer respectivement les premier et second signaux aux première et seconde lignes de transmission; (b) un circuit d'entrée ( 4) recevant les premier et second signaux pour produire un premier signal de comparaison (VP) qui est obtenu en comparant le premier signal et un potentiel prédéterminé (VR), un second signal de comparaison (VM) qui est obtenu en comparant le second signal et le potentiel prédéterminé (VR) et un troisième signal de comparaison (VO) qui est obtenu en comparant le premier signal et le second signal; (c) un circuit de restauration ( 8) recevant le troisième signal de comparaison (VO) pour produire un signal de restauration (RST) qui est activé lorsque les première et seconde lignes de transmission (BUS+, BUS-) sont normales; (d) un circuit de détection d'anomalie ( 52, 53) comportant: (d-l) un premier compteur TM 1, TM 2, TM 3) qui est restauré par le signal de restau- ration (RST) et qui compte le second signal de comparaison (VM) pour émettre un premier signal de sortie de comptage (QM 1, QM 2, QM 3), (d- 2) une première bascule de type D (DM) qui reçoit en entrée le premier signal de sortie de comptage (QM 1, QM 2, QM 3), à titre de signal de déclenche- ment, et qui est restaurée par le signal de restauration (RST) pour produire un premier signal d'erreur (DMQ) qui est activé lorsqu'une anomalie se produit sur la première ligne de transmision (BUS+), (d-3) un second compteur (TP 1, TP 2, TP 3) qui est restauré par le signal de restau- ration (RST) et qui compte le premier signal de comparai- son (VP) pour émettre un second signal de sortie de comptage (QP 1, QP 2, QP 3), et (d-4) une seconde bascule de type D (DP) qui reçoit en entrée le second signal de sortie de comptage (QP 1, QP 2, QP 3) à titre de signal de déclenchement et qui est restaurée par le signal de restauration (RST) pour produire un second signal d'erreur (DPQ) qui est activé lorsqu'une anomalie se produit sur la seconde ligne de transmission (BUS-); et (e) un circuit de commande de sortie ( 34), (e- l) recevant les données d'entrée (TX) sur lesquelles les premier et second signaux sont basés, et les premier et second signaux d'erreur (DMQ, DPQ), (e-2) pour activer le circuit d'attaque ( 21, 22) conformément aux données d'entrée (TX) lorsque les premier et second signaux d'erreur (DMQ, DPQ) sont inactifs, et (e-3) pour arrêter l'activation des premier et second circuits d'attaque ( 21, 22), en principe, lorsque l'un respectif des premier et second signaux d'erreur (DMQ, DPQ) est actif, et pour activer les premier et second circuits d'attaque ( 21, 22), à titre d'excep- tion, lorsque le premier signal de sortie de comptage (QM 1, QM 2, QM 3) et le second signal de sortie de comptage (QP 1, QP 2, QP 3) prennent respectivement une valeur prédé- terminée. 17 Dispositif d'entrée/sortie bifilaire selon la revendication 16, caractérisé en ce que dans le circuit de détection d'anomalie ( 52), les premier et second compteurs comprennent deux bascules de type T (TP 1, TP 2, TM 1, TM 2) respectivement connectées en série. 18 Dispositif d'entrée/sortie bifilaire selon la revendication 16, caractérisé en ce que les premier et second compteurs dans le circuit de détection d'anomalie ( 53) comprennent trois bascules de type T (TP 1, TP 2, TP 3, TM 1, TM 2, TM 3) respectivement connectées en série. 19 Dispositif d'entrée/sortie bifilaire selon la revendication 16, caractérisé en ce que le circuit de détection d'anomalie ( 52) comprend en outre (d-5) une porte de signal d'erreur (GO) qui est destinée à produire un troisième signal d'erreur en formant la somme logique des premier et second signaux d'erreur (DMQ, DPQ), et le circuit de restauration ( 85) reçoit en outre le troisième signal d'erreur (ERR) et il comprend (c-1) un compteur de restauration qui compte le troisième signal de comparaison (VO) qu'il reçoit à titre de signal de déclenchement et qui est restauré par le troisième signal d'erreur (ERR). 20 Dispositif d'entrée/sortie bifilaire connec- té à des première et seconde lignes de transmission sur lesquelles sont respectivement transmis des premier et second signaux ayant des phases mutuellement opposées, caractérisé en ce qu'il comprend: (a) un circuit d'atta- que ( 2) destiné à appliquer respectivement les premier et second signaux aux première et seconde lignes de trans- mission; (b) un circuit d'entrée ( 4) recevant les premier et second signaux pour produire des premier et second signaux de référence (VP, VM) indiquant respectivement si les premier et second signaux sont normaux ou non; (c) un circuit de détection d'anomalie ( 54, 55, 56) recevant les premier et second signaux de référence (VP, VM) pour produire un signal d'erreur (ERR) qui est activé lors- qu'une anomalie se produit sur l'une des premier et seconde lignes de transmission (BUS+, BUS-); et (d) un circuit de commande de sortie ( 3) recevant des données d'entrée (TX) sur lesquelles les premier et second signaux sont basés et le signal d'erreur (ERR), pour arrêter l'activation du circuit d'attaque ( 2) lorsque le signal d'erreur (ERR) est actif, et pour activer le circuit d'attaque ( 2) conformément aux données d'entrée (TX) lorsque le signal d'erreur (ERR) est inactif; et le circuit de détection d'anomalie ( 54, 55, 56) comprenant: (c-1) un circuit de détection de coincidence (G 5) pour produire un signal de détection de coincidence (VE) qui est activé lorsque les premier et second signaux de réfé- rence (VP, VM) ne coincident pas mutuellement, et (c-2) un circuit de maintien de détection de coïncidence (M 1, M 2, F 3, F 4, FL, G 6) pour maintenir le signal de détection de coïncidence (VE) et pour produire le signal d'erreur (ERR). 21 Dispositif d'entrée/sortie bifilaire selon la revendication 20, caractérisé en ce que le circuit d'entrée ( 4) comprend: (b-1) un point de potentiel de référence pour fournir un potentiel prédéterminé (VR), (b-2) un premier comparateur pour comparer le premier signal et le potentiel prédéterminé (VR), pour obtenir le premier signal de référence (VP), et (b-3) un second comparateur pour comparer le second signal et le potentiel prédéterminé (VR), pour obtenir le second signal de réfé- rence (VM). 22 Dispositif d'entrée/sortie bifilaire selon la revendication 21, caractérisé en ce que le circuit de détection de coïncidence (G 5) comprend (c-l-1) une porte de détection d'anomalie qui est destinée à émettre l'inverse de la somme logique exclusive des premier et second signaux de référence (VP, VM). 23 Dispositif d'entrée/sortie bifilaire selon la revendication 22, caractérisé en ce que le circuit de maintien de détection de coïncidence (Ml, F 3, F 4) com- prend: (c-2-1) un multivibrateur monostable (Ml) qui reçoit le signal de détection de coïncidence (VE) à titre de signal de déclenchement, pour émettre un signal sous forme d'impulsion (VQ), (c-2-2) une première bascule de type D (F 3) ayant une borne d'entrée D qui reçoit le signal de détection de coïncidence (VE), une borne d'entrée de déclenchement qui reçoit le signal sous forme d'impulsion (VQ), et une borne de sortie non inversée, et (c-2-3) une seconde bascule de type D (F 4) ayant une borne d'entrée D qui reçoit un potentiel correspondant à un niveau logique prédéterminé, une borne d'entrée de déclen- chement qui est connectée à la borne de sortie non inver- sée de la première bascule de type D (F 3), et une borne de sortie non inversée pour émettre le signal d'erreur (ERR). 24 Dispositif d'entrée/sortie bifilaire selon la revendication 21, caractérisé en ce que le circuit de maintien de détection de coïncidence (FL, F 3) comprend: (c-2-4) un filtre (FL) recevant le signal de détection de coïncidence (VE) pour émettre un signal de détection de coïncidence corrigé (VE 2), en éliminant du signal de détection de coïncidence une composante de fréquence supé- rieure à la fréquence de base des premier et second signaux de référence, et (c-2-5) une bascule de type D (F 3) ayant une borne d'entrée D qui reçoit un potentiel correspondant à un niveau logique prédéterminé, une borne d'entrée de déclenchement qui reçoit le signal de détec- tion de coïncidence corrigé (VE 2), et une borne de sortie non inversée pour émettre le signal d'erreur (ERR). Dispositif d'entrée/sortie bifilaire selon la revendication 2, caractérisé en ce que le circuit de maintien de détection de coïncidence (FL, F 3, F 4, M 2) comprend: (c-2-6) un filtre (FL) recevant le signal de détection de coïncidence (VE) et émettant un signal de détection de coïncidence corrigé (VE 2) en éliminant du signal de détection de coïncidence une composante de fréquence supérieure à la fréquence de base des premier et second signaux de référence, (c-2-7) un multivibrateur monostable (M 2) qui reçoit à titre de signal de déclenche- ment le signal de détection de coïncidence corrigé (VE 2), et qui a une borne de sortie pour émettre un signal sous forme d'impulsion (VQ), (c-2-8) une porte de détection d'anomalie (G 6) pour émettre le produit logique du signal de sortie du multivibrateur monostable (M 2) et du signal de détection de coïncidence corrigé (VE 2), (c-2-9) un oscillateur (OSC) pour émettre un signal d'oscillation ayant une fréquence de base supérieure à la fréquence de base des premier et second signaux de référence (VP, VM), (c-2-1 O) une première bascule de type D (F 3) ayant une borne d'entrée D qui reçoit le signal de sortie de la porte de détection d'anomalie (G 6), une borne d'entrée de déclenchement qui reçoit le signal d'oscillation et une borne de sortie non inversée, et (c-2-11) une seconde bascule de type D (F 4) ayant une borne d'entrée D qui reçoit un potentiel correspondant à un niveau logique prédéterminé, une borne d'entrée de déclenchement qui est connectée en commun à la borne de sortie du multivibrateur monostable (M 2) et à la borne de sortie non inversée de la première bascule de type D (F 3) et une borne de sortie inversée pour émettre le signal d'erreur (ERR). 26 Dispositif d'entrée/sortie bifilaire selon la revendication 20, caractérisé en ce que le circuit d'entrée ( 4) comprend: (b-4) une première porte pour inverser le premier signal de façon à obtenir le premier signal de référence (VP), et (b-5) une seconde porte pour maintenir le niveau logique du second signal et pour obtenir le second signal de référence (VM). 27 Dispositif d'entrée/sortie bifilaire selon la revendication 26, caractérisé en ce que le circuit de maintien de détection de coïncidence (MI, F 3, F 4) com- prend: (c-2-12) un multivibrateur monostable (MI) qui reçoit à titre de signal de déclenchement le signal de détection de coïncidence (VE), pour émettre un signal sous forme d'impulsion (VQ), (c-2-13) une première bascule de type D (F 3) ayant une borne d'entrée D qui reçoit le signal de détection de coïncidence (VE) et une borne d'entrée de déclenchement qui reçoit le signal sous forme d'impulsion (VQ), et (c-2- 14) une seconde bascule de type D (F 4) ayant une borne d'entrée D qui reçoit un potentiel correspondant à un niveau logique prédéterminé, et une borne d'entrée de déclenchement qui reçoit le signal de sortie de la première bascule de type D (F 3) pour émettre le signal d'erreur (ERR). 28 Dispositif d'entrée/sortie bifilaire connec- té à des première et seconde lignes de transmission (BUS+, BUS-) sur lesquelles sont respectivement transmis des premier et second signaux ayant des phases mutuellement opposées, caractérisé en ce qu'il comprend: (a) un circuit d'attaque ( 2) destiné à appliquer respectivement les premier et second signaux aux première et seconde lignes de transmission (BUS+, BUS-); (b) un circuit d'entrée ( 4) recevant les premier et second signaux pour produire des premier et second signaux de référence (VP, VM) indiquant respectivement si les premier et second signaux sont normaux ou non; (c) un circuit de détection d'anomalie ( 57) recevant les premier et second signaux de référence (VP, VM) pour produire un signal d'erreur (ERR) qui est activé lorsqu'une anomalie se produit sur l'une des premier et seconde lignes de transmission (BUS+, BUS-); et (d) un circuit de commande de sortie ( 3) recevant des données d'entrée (TX) sur lesquelles les premier et second signaux sont basés et le signal d'erreur (ERR), pour arrêter l'activation du circuit d'attaque ( 2) lorsque le signal d'erreur (ERR) est actif, et pour activer le circuit d'attaque ( 2) conformément aux données d'entrée (TX) lorsque le signal d'erreur (ERR) est inactif; et le circuit de détection d'anomalie ( 57) comprenant: (c-1) un premier multivibrateur monostable (M 3) recevant le premier signal de référence (VP) à titre de signal de déclenchement, et émettant un signal sous la forme d'une impulsion (c-2) un second multivibrateur mono- stable (M 4) recevant à titre de signal de déclenchement un signal qui est obtenu en inversant le premier signal de référence (VP), et émettant un signal sous la forme d'une impulsion, (c-3) un troisième multivibrateur monostable (M 5) recevant le second signal de référence (VM) à titre de signal de déclenchement, et émettant un signal sous la forme d'une impulsion, (c-4) un quatrième multivibrateur monostable (M 6) recevant à titre de signal de déclenche- ment un signal qui est obtenu en inversant le second signal de référence (VM), et émettant un signal sous la forme d'une impulsion, et (c-5) une porte de détection d'anomalie (G 7, G 8, G 9) destinée à former la somme logique des signaux de sortie des premier à quatrième multivibra- teurs monostables (M 3-M 6), pour produire le signal d'erreur. 29 Dispositif d'entrée/sortie bifilaire selon la revendication 28, caractérisé en ce que le circuit d'entrée ( 4) comprend: (b-1) un point de potentiel de référence destiné à fournir un potentiel prédéterminé (VR), (b-2) un premier comparateur pour comparer le premier signal et le potentiel prédéterminé (VR) pour obtenir le premier signal de référence (VP), et (b-3) un second comparateur pour comparer le second signal et le potentiel prédéterminé (VR), pour obtenir le second signal de référence (VM).