Brevet FR2705173A1 — publié le 19941118

COMPOSANT LIMITEUR DE COURANT SERIE La présente invention concerne un circuit limiteur de courant. On utilise généralement deux types de circuits de protection contre des surintensités dans une charge. Le mode de protection le plus courant consiste à disposer un circuit de limitation de tension à écrêtage ou à retournement en parallèle sur la charge. Toutefois, dans certains cas, des circuits série sont souhaitables. Ces circuits sont peu usuels car, quand ils sont réalisés sous forme de composants semiconducteurs, ils nécessitent généralement une détection de courant ou de tension et une commande. Il s'agit donc de dispositifs munis d'une borne de commande qui doivent être associés à des circuits de commande plus ou moins complexes. Par ailleurs, comme composants série de type dipôle, on utilise essentiellement des fusibles ou des varistances. Les fusibles présentent l'inconvénient de devoir être réamorcés après une surcharge. Les varistances sont actuel- lement des composants coûteux dont le seuil n'est pas toujours déterminé avec précision et dépend de 1 'environnement (en parti- culier de la température). De plus, une varistance présente iné- vitablement une inertie thermique et, par exemple, n'assure pas de protection contre des surintensités rapprochées. La présente invention vise plus particulièrement un composant de protection série destiné à une protection non pas contre un court-circuit dans une charge mais contre des sur- intensités temporaires, par exemple des surintensités qui se produisent lors de l'allumage d'un tube fluorescent. On vise également le cas o le seuil de protection peut être compris dans une très large gamme, par exemple entre quelques dizaines de milliampères et plusieurs amperes. Le schéma normal d'un circuit de limitation de courant dans une charge est illustré en figure 1, il consiste simplement à placer en série avec une charge L un composant limiteur de courant 1. On souhaite également bien entendu que, dans le cas o le courant dans la charge L a une valeur normale, ce compo- sant de limitation de courant présente une impédance aussi faible que possible. Pour atteindre ces objets, la présente invention pré- voit d'utiliser un transistor MOS ou IGBT vertical à déplétion à grille et source interconnectées en tant que dispositif de limi- tation de courant série. Plus particulièrement, la présente invention prévoit un composant dipôle limiteur de courant, caomprenant un substrat d'un premier type de conductivité; des caissons disjoints du deuxième type de conductivité formés dans la surface supérieure du substrat; une première région annulaire du premier type de conductivité à fort niveau de dopage dans chaque caisson; une deuxième région annulaire du premier type de conductivité à faible niveau de dopage et de faible profondeur entre la péri- phérie externe de chaque première région annulaire et la péri- phérie de chaque caisson; une couche isolante sur la deuxième région annulaire et les affleurements du substrat entre les caissons; une première métallisation revêtant la surface supé- rieure du composant; et une deuxième métallisation recouvrant la surface inférieure du composant. Selon un mode de réalisation de la présente invention, le composant dipôle comprend en outre une première région péri- phérique du premier type de conductivité à fort niveau de dopage et une deuxième région périphérique interne, séparée de la pre- mière région périphérique par une zone du substrat, cette deu- xième région périphérique étant du deuxième type de conductivité à faible niveau de dopage. Selon un mode de réalisation de la présente invention, le composant dipôle comprend une région centrale du deuxième type de conductivité à fort niveau de dopage. Selon un mode de réalisation de la présente invention, la région centrale de chacun des caissons disjoints est plus fortement dopée que la partie périphérique. Selon un mode de réalisation de la présente invention, le composant est brasé entre deux répartiteurs thermiques. La présente invention vise également un procédé de fabrication du composant dipôle susmentionné. Plus généralement, la présente invention vise un cir- cuit électronique comprenant en série avec une source éventuelle de surintensités un transistor MOS ou IGBT vertical à déplétion à source et grille interconnectées. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles: la figure 1, décrite précédemment, illustre le montage classique d'un composant de limitation de courant série; la figure 2 représente un circuit comprenant un compo- sant de limitation de courant selon la présente invention; la figure 3 représente la caractéristique courant- tension d'un composant selon la présente invention; les figures 4A à 4I représentent des vues en coupe partielle d'un composant selon la présente invention à divers stades de fabrication; la figure 5 représente une vue de dessus partielle d'un composant selon la présente invention; la figure 6 représente un exemple d'application d'un composant selon la présente invention; et la figure 7 représente des chronogrammes de courant utiles à l'explication du fonctionnement du circuit de la figure 6. Comme cela est usuel dans le domaine de la représenta- tion des composants semiconducteurs, les diverses vues ne sont pas à l'échelle et, en particulier dans les vues en coupe, les épaisseurs des diverses couches ont été tracées arbitrairement pour faciliter la représentation. De même, dans les vues en cou- pe, les formes des zones diffusées sont fortement schématiques. Comme le représente la figure 2, la présente invention propose un circuit incluant une charge L et un composant limi- teur de courant 10. Le composant 10 est simplement un transistor MOS à déplétion ayant sa grille reliée de façon permanente à sa source. Un transistor MOS à déplétion est un composant connu dont la caractéristique de courant drain-source en fonction de la tension drain- source est illustrée en figure 3. Toutefois, dans le montage classique, ce composant est utilisé comme tripôle, la borne de grille étant utilisée pour commuter ce transistor de l'état passant à l'état bloqué. La modification de ce composant pour qu'il ne comprenne que deux bornes, une borne grille-source et une borne de drain et son utilisation comme limiteur de courant n'ont à la connaissance de la demanderesse jamais été proposées. Et pourtant, quand on regarde la carac- téristique de la figure 3, qui correspond à une tension grille- source nulle, c'est-à-dire à une connexion entre la grille et la source, le composant 10 satisfait parfaitement à la fonction de limitation de courant. Tant que le courant qui le traverse reste inférieur à une valeur Im, la chute de tension à ses bornes reste inférieure à une valeur Vm faible, c'est-à-dire que la résistance du composant reste faible. Par contre, si la tension V aux bornes du circuit de la figure 2 augmente de sorte que le courant dans la charge aurait tendance à dépasser la valeur Ir, ce courant est maintenu à cette valeur par le composant dont la tension aux bornes croit en conséquence. L'excès d'énergie sera donc absorbé par le composant 10. Bien entendu, il convient que la tension aux bornes du composant ne dépasse pas une valeur correspondant à une tension d'avalanche VM. En effet, si la ten- sion aux bornes du composant dépasse cette valeur VM, le courant qui le traverse commence à croître à nouveau et le composant entre dans un mode d'avalanche susceptible d'être destructif. Ainsi, le composant selon l'invention est adapté à fonctionner comme limiteur de courant dans des applications o la charge L est susceptible de recevoir, ou de produire, des surcharges temporelles, surcharges qui sont absorbées par le composant 10. C'est par exemple le cas, comme cela a été indiqué précédemment, d'un circuit de ballast de lampe fluorescente qui tend à produire des surintensités à 1 'allumage. La présente invention vise aussi un procédé de fabri- cation et une structure spécifique de transistor MOS ou IGBT, de type vertical double diffusé (VDMOS) à déplétion à grille et source interconnectées. Comme le représente la figure 4A, le composant selon la présente invention est formé à partir d'une tranche de sili- cium comprenant une couche 11 faiblement dopée formée sur un substrat 12 plus fortement dopé du même type de conductivité, ici une couche épitaxiée N sur un substrat N+. La face supérieu- re de la couche 11 est revêtue d'une couche isolante, classique- ment une couche d'oxyde 14, ayant par exemple une épaisseur d'un micromètre dans laquelle sont ouvertes des fenêtres 15. Ensuite, la surface supérieure est soumise à une implantation ionique de dopants propres à conférer aux zones implantées du substrat le type de conductivité P avec un fort niveau de dopage (P+). Cette implantation est désignée par les flèches 16 et correspond par exemple à une implantation de bore de quelques 1015 at./cm2 sous keV. Bien entendu, l'épaisseur de la couche d'oxyde 14 (envi- ron 1 micromètre) est suffisante pour protéger les parties sous-jacentes de la couche 11 des effets de 1 'implantation. 5 Dans une étape suivante, illustrée en figure 4B, une nouvelle étape de masquage et de photolithographie est réalisée pour élargir les fenêtres 15 et une implantation de type P dési- gnée par les flèches 17 est réalisée. Cette implantation de type P est similaire à 1 'implantation de type P+ de la figure 4A mais10 à une plus faible dose et correspond par exemple à une implan- tation de bore de quelques 1014 at./cm2 sous 50 keV. A l'étape de la figure 4C, on ouvre à nouveau la cou- che d'oxyde 14 vers la périphérie du composant, on procède à une oxydation de préimplantation pour former une mince couche d'oxyde 20, ayant par exemple une épaisseur de l'ordre de 0,03 à 0,05 pm, et on réalise une implantation de type P-, c'est-à-dire identique à celle des figures 4A et 4B mais avec une plus faible dose, comme cela est indiqué par les flèches 18, qui correspond par exemple à une implantation de bore de quelques 1012 at./cm2 sous 50 keV. A 1 'étape suivante illustrée en figure 4D, on procède à un recuit en atmosphère neutre pour faire diffuser les dopants implantés. On obtient ainsi des caissons de type P séparés les uns des autres et comprenant une région centrale 21 de type P+ fortement dopée et une région périphérique 22 de type P plus faiblement dopée. Ces régions ont par exemple des niveaux de dopage respectifs en surface de 1019 at./cm3 et 1017 at./cm3. On a également représenté une région de type P- 24 correspondant à 1 'implantation de la figure 4C. Cette région s'étend comme on le verra ci-après à la périphérie du dispositif et est destinée à assurer l'étalement des lignes de champ et la tenue en tension du dispositif. On peut aussi prévoir une région centrale de type P+ 26 pouvant servir comme cela sera indiqué ci-après à une reprise de contact. A l'étape suivante, illustrée en figure 4E, on ouvre dans la couche d'oxyde 14 une fenêtre 28 disposée à la périphé- rie du composant et l'on forme un masque de résine photorésis- tante 29 qui recouvre la couche d'oxyde mince formée au cours de l'étape de la figure 4C pour laisser apparente cette couche d'oxyde mince dans des zones annulaires disposées à la péri- phérie interne de chacun des caissons 21-22. On procède ensuite à une implantation d'un dopant de type N à forte dose comme cela est indiqué par les flèches 30. Cette implantation est réalisée directement dans le substrat dans la zone 28 et à travers la couche mince d'oxyde 20 dans les zones périphériques de chacun des caissons 21-22. A 1 'étape suivante, illustrée en figure 4F, on procède à un recuit en atmosphère oxydante d'o il résulte que la couche d'oxyde 14 s'épaissit et qu'une nouvelle couche d'oxyde 32 se forme au-dessus des régions dénudées ou recouvertes de la couche d'oxyde très mince 20. Cette réoxydation peut être poursuivie jusqu'à atteindre une épaisseur d'oxyde de l'ordre du micromètre pour la couche 32, l'épaississement de la couche d'oxyde 14 1 'amenant alors à une épaisseur de l'ordre de 1,5 pm. On obtient alors la structure illustrée en figure 4F dans laquelle on peut voir, à la surface supérieure de chacun des caissons 21-22, une région annulaire de type N+ 34 (la figure 4F est extrêmement schématique; en particulier on notera que, pendant la diffusion de la région 34, une diffusion du caisson 21-22 se produit éga- lement et que le caisson s'agrandit). On notera que la limite extérieure de chacune des régions annulaires 34 est déterminée par le masque délimité à la figure 4B qui a également servi à délimiter la périphérie extérieure de chacun des caissons 22. Il y a donc bien auto- alignement de la périphérie extérieure de la région annulaire 34 et de la périphérie extérieure du caisson 22. La distance entre ces périphéries extérieures, qui correspond à la région de canal d'un transistor MOS, est donc déterminée avec précision par auto-alignement. Par ailleurs, 1 'implantation N+ formée dans la fenêtre 28 de la figure 4E entraîne la formation d'une région périphéri- que de type N+ 36 qui a la fonction classique d'arrêt de canal. A la fin de l'étape illustrée en figure 4F, on a formé une structure correspondant à la structure semiconductrice d'un transistor MOS vertical double diffusé. Ce transistor est du type normalement bloqué. Comme on l'a indiqué précédemment, la présente invention vise à former un transistor MOS normalement passant, couramment appelé également transistor MOS à déplétion ou transistor MOS à appauvrissement. Pour cela, il faut inverser le type de conductivité de la région superficielle périphérique de chacun des caissons 22. Ceci est réalisé de la façon illustré en figure 4G en ouvrant la couche d'oxyde 14-32 au- dessus de chacune des régions des caissons 22 externe aux régions annu- laires 34. De préférence, on laisse en place des régions d'oxyde 14-1 au milieu des parties du substrat séparant des caissons voisins et on fait croître une couche très mince d'oxyde de pré- implantation 35. On procède alors à une implantation d'un dopant de type N comme cela est indiqué par les flèches 36. La figure 4H montre la structure obtenue après un recuit de redistribution suivi d'une réoxydation. La figure 4H représente une partie agrandie des figures précédentes au voisi- nage d'une cellule de transistor MOS. Cette cellule comprend le caisson 21-22 de type P, la région annulaire 34 de type N+ et une région N- 38 à la surface de la région de canal comprise entre la périphérie de l'anneau 34 et la périphérie du caisson 22. Cette région N- 38 résulte de l'implantation 36 qui a été effectuée selon une dose suffisante pour inverser le type de conductivité de la région 22 et lui conférer un dopage de niveau désiré pour atteindre la valeur de courant de limitation Im souhaitée. En effet, le courant de limitation Im est donrné par la relation suivante: Im = pnCox(Z/L)VTdep o pn désigne la mobilité des électrons, Cox désigne la capacité par unité de surface de la couche d'oxyde de grille 42, Z désigne la largeur de canal, L désigne la longeur de canal, VTdep désigne la tension de seuil de déplétion du transis- tor MOS et est directement liée au niveau de dopage de la région de canal 38. Par exemple, si la concentration de surface de la région 22 était de 1016 à 1017 atomes/cm3, l'implantation 36 est réalisée de façon à conférer à la région 38 un dopage de type N d'environ 3 1016 à 5 1017 atomes/cm3. L'implantation de déplétion de type N déborde dans la région annulaire 34 mais ne change pratiquement pas son niveau de dopage qui était déjà de l'ordre de 1020 at./cm3. Par contre, cette région déborde également dans la partie superficielle de la couche épitaxiée 11 et augmente le dopage de cette couche épitaxiée à la valeur sus-indiquée alors que normalement cette couche épitaxiée a un dopage faible de l'ordre de 1015 at./cm3. Cette région surdopée est désignée par la référence 39 et il demeure sous les parties restantes 14-1 de la couche d'oxyde 14, des régions 40 dans lesquelles le niveau de dopage de la couche épitaxiée reste non modifié. Cette disposition est préférée pour améliorer la tenue en tension du composant qui va être obtenu. Apres les étapes d'implantation et de redistribution, on procède à une oxydation pour développer au-dessus de la région de canal 38 une couche d'oxyde 42 (épaississement de la couche 35) dans des conditions telles que cette couche 42 ait une épaisseur d'isolement de grille choisie. Une étape finale de fabrication est illustrée en fi- gure 4I. Un masquage est réalisé pour ouvrir les couches d'oxyde 14, 32, 42 au-dessus des régions centrales de chacune des cel- lules, pour découvrir la surface supérieure de la région P+ 21 et une partie interne des anneaux N+ 34. Apres quoi, une métal- lisation 44 est formée (éventuellement par une accumulation de plusieurs couches conductrices). Une métallisation similaire non représentée est formée sur la face arrière du composant. On obtient ainsi directement un composant dipôle présentant une métallisation de face avant et une métallisation de face arriè- re, correspondant à un transistor MOS vertical double diffusé normalement conducteur (à déplétion) dans lequel une seule et même métallisation sert à la fois de métallisation de source et de métallisation de grille. Un avantage important de cette structure dont les deux faces sont métallisées est qu'elle permet de monter le composant selon l'invention, par exemple par brasage, entre deux plaques conductrices servant de répartiteurs thermiques. La figure 5 représente une vue de dessus de ce comanpo- sant dont la figure 4I représente une vue en coupe selon les lignes IVIV. Cette vue de dessus ne représente pas les couches d'oxyde et la métallisation. On y voit à la périphérie la région N+ d'arrêt de canal 36, la région 32 d'étalement des lignes de champ de type P-, puis les diverses cellules. Dans cette figure conmme dans la précédente, on a représenté une région centrale 26 qui peut être utilisée pour établir une connexion. Néanmoins, la réalisation de cette région est optionnelle, et ne sera pas utilisée notanmment dans le cas o 1' on monte le composant selon l'invention entre deux répartiteurs thermiques. De même, la prévision de régions 40 à dopage de substrat non modifié entre cellules (figures 4H et 4I) n'est pas indispensable et ne sera réalisée que dans le cas o l 'on souhaite améliorer la tenue en tension du composant. Chacune des cellules représentées en figure 5 peut avoir une dimension de 50 x 50 pm et la distance entre cellules peut également être de l'ordre de 50 pm. La figure 6 représente un exemple d'utilisation d'un composant de limitation de courant selon la présente invention. Dans le schéma représenté, un pont redresseur 50 est alimenté par une source de tension alternative, par exemple à 220 volts, un fusible 51 étant prévu dans le circuit alternatif. Les bornes continues du pont redresseur 50 sont reliées par un circuit d'utilisation en parallèle duquel se trouve un condensateur 52. Le circuit de limitation de courant selon l'invention est disposé entre la borne + du pont redresseur et la borne positive du condensateur 52. Comme le représentent les courbes de la figure 6, normalement, à la mise sous tension, le courant aux bornes du condensateur devrait suivre la courbe 61, c'est-à-dire qu'il augmente rapidement jusqu'à une valeur de 1 'ordre de 40 ampères avant de chuter quand le condensateur 52 s'est chargé. En utilisant le composant 10 selon la présente invention, présen- tant par exemple un courant Im de 1 'ordre de 3 ampères, on obtient une charge régulée selon la courbe 62 et l'on évite un fort appel de courant à l'origine. Dans cette application, le composant 10 voit initialement entre ses bornes pratiquement toute la tension du côté continu du pont redresseur 50, c'est- à-dire que ce composant doit être prévu pour supporter une tension à ses bornes supérieure à 300 volts. On choisira par exemple pour ce composant une valeur VM (voir figure 3) d'envi- ron 400 volts. On notera deux caractéristiques particulières du composant selon la présente invention, à savoir: - un auto-alignement des masques définissant la longueur du canal sur une couche d'oxyde épais alors que dans un transistor MOS classique, les masques d'auto- alignement sont réalisés à partir d'une métallisation de grille ("métallisation" qui est éventuellement un niveau de silicium polycristallin), - l'utilisation d'une seule métallisation de grille et de source alors que dans un transistor MOS classique, deux métallisations distinctes sont utilisées même si le transistor est utilisé dans un montage à grille et source interconnectées. Bien entendu, la présente invention est susceptible de nombreuses variantes qui apparaîtront à 1 'homme de métier, notamment en ce qui concerne la nature des dopants utilisés et des matériaux de métallisation. De même, les niveaux de dopage, 5 les dimensions des cellules et de 1 'ensemble du composant seront choisis en fonction des performances visées. L'hamne de l'art sélectionnera également le type de boîtier à utiliser en fonc- tion des caractéristiques de dissipation thermique visées. Par ailleurs, dans toute la description qui précède, le composant 10 selon la présente invention a été décrit comme un transistor MOS de type VDMOS à grille et source connectées. Canomme cela est connu, un transistor de type IGBT, c'est-à-dire un composant identique dans sa structure à un transistor MOS vertical mais dont la face arrière est fortement dopée de type15 opposé à celui du substrat, obtenu par exemple à partir d'une épitaxie N sur un substrat P+, présente des caractéristiques de fonctionnement similaires à celles d'un transistor MOS vertical. Si les différents niveaux de dopage ainsi que les dimensions de la cellule sont optimisés, on a une caracté-20 ristique courant-tension pour un IGBT très proche de celle obtenue pour un VDMOS mais avec une résistance en fonctionnement normal réduite. Ceci est particulièrement appréciable dans le cas de dispositifs haute tension o la résistance de la couche épitaxiée impose une résistance à l'état passant (pour des valeurs inférieures à la valeur Vm indiquée en figure 3) non négligeable. REVENDICATIONS 1. Utilisation d'un transistor MOS ou IGBT à déplétion à grille et source interconnectées comme limiteur de courant. 2. Circuit électronique, caractérisé en ce qu'il com- prend, en série avec une source éventuelle de surintensité, un transistor MOS ou IGBT à déplétion à source et grille inter- connectées. 3. Circuit électronique selon la revendication 2, caractérisé en ce que le transistor MOS ou IGBT est du type vertical double diffusé (VDMOS). 4. Composant dipole limiteur de courant, comprenant: un substrat (11) d'un premier type de conductivité; des caissons disjoints (21, 22) du deuxième type de conductivité formés dans la surface supérieure du substrat; une première région annulaire (34) du premier type de conductivité à fort niveau de dopage dans chaque caisson; une deuxième région annulaire (38) du premier type de conductivité à faible niveau de dopage et de faible profondeur entre la périphérie externe de chaque première région annulaire et la périphérie de chaque caisson; une couche isolante (42) sur la deuxième région annu- laire et les affleurements du substrat entre les caissons; une première métallisation (44) revêtant la surface supérieure du composant; et une deuxième métallisation recouvrant la surface infé- rieure du composant. 5. Composant dipôle selon la revendication 4, carac- térisé en ce qu'il comprend en outre une première région péri- phérique (36) du premier type de conductivité à fort niveau de dopage et une deuxième région périphérique interne (24), séparée de la première région périphérique par une zone du substrat, cette deuxième région périphérique étant du deuxième type de conductivité à faible niveau de dopage. 6. Composant dipôle selon la revendication 4, carac- térisé en ce qu'il comprend une région centrale (26) du deuxième type de conductivité à fort niveau de dopage. 7. Composant bipôle selon la revendication 3, carac- térisé en ce que la région centrale (21) de chacun des caissons disjoints est plus fortement dopée que la partie périphérique (22). 8. Composant dipôle selon la revendication 4, carac- térisé en ce qu'il est brasé entre deux répartiteurs thermiques. 9. Procédé de fabrication d'un composant dipôle selon la revendication 4, dans un substrat (11) du premier type de conductivité, caractérisé en ce qu'il comprend les étapes sui- vantes, réalisées dans la face avant du substrat: former au moyen d'un premier masque des caissons (21, 22) du deuxième type de conductivité; former dans chacun de ces caissons, en utilisant le premier masque et un masque supplémentaire (29) des régions annulaires (34) du deuxième type de conductivité; implanter un dopant du premier type de conductivité en utilisant un troisième masque laissant découvertes la partie périphérique de chacun des caissons (21-22) entre l'extérieur de ce caisson et la région annulaire (34) pour inverser le type de conductivité de cette région périphérique; faire croitre une couche d'oxyde ayant une épaisseur d'isolement de grille choisie; ouvrir les couches d'oxyde au-dessus des parties cen- trales de chaque caisson, y compris la partie intérieure de chaque région annulaire; former une métallisation (44); et former une métal- lisation sur la face arrière. 10. Procédé selon la revendication 9, caractérisé en ce que le troisième masque comprend des portions (14-1) proté- geant des zones du substrat intermédiaires entre des caissons voisins.