Brevet FR2704669A1 — publié le 19941104

SYSTEME A RESEAU NEURONAL POUR LE TRAITEMENT DE SIGNAUX, NOTAMMENT POUR L'ANALYSE ET LA SYNTHESE D'IMAGES. L'invention concerne un système de traitement de signaux utilisant un réseau d'opérateurs neuronaux. De tels systèmes trouvent actuellement de plus en plus d'applications dans l'ensemble du domaine du traitement de l'information. Ils sont particulièrement bien adaptés pour résoudre des problèmes pour lesquels l'informatique classique est mal adaptée. Comme domaines d'application, on peut citer par exemple la robotique, le pilotage automatique, la recherche moléculaire, la numérisation automatique d'objets, l'analyse et la synthèse sonore. Un domaine d'application particulièrement prometteur pour ce type de système est celui du traitement des images: analyse d'images pour la reconnaissance de formes ou d'objets, codage et décedage d'images en vue de réaliser une compression d'images par exemple pour un système de télévision. A la suite de nombreuses modélisations mathématiques sont apparues quelques réalisations cablées de réseaux neuronaux prévus pour être adaptés à plusieurs applications. On peut citer le "perceptron" qui est constitué d'un ensemble d'unités de traitement, appelés opérateurs neuronaux, disposés en plusieurs couches interconnectées. Les données à traiter sont appliquées à l'entrée de la première couche et le traitement s'effectue à travers les couches successives, le résultat étant affiché en sortie des opérateurs de la dernière couche. La fonction réalisée par un tel réseau est déterminée par le poids des interconnexions reliant les sorties des opérateurs neuronaux d'une couche aux entrées de ceux de la couche suivante. Ces poids, appelés "poids synaptiques" par analogie avec la biologie, sont modifiables par un mécanisme d'apprentissage défini par un algorithme. Cet algorithme suit par exemple la règle dite de HEBB, l'apprentissage pouvant être supervisé ou non. Comme autre règle d'apprentissage, on peut citer également la "propagation rétrograde" ou la "rétropropagation du gradient". Les opérateurs neuronaux peuvent être de type analogique ou numérique et réalisent des opérations relativement simples. Ainsi, les opérateurs analogiques ou numériques sont prévus pour effectuer des fonctions multilinéaires, c'est-à-dire des sommes de produits et éventuellement des opérations de seuillage. Pour les opérateurs binaires, les fonctions reviennent à de simples opérations logiques. En considérant l'ensemble des signaux d'entrée d'un opérateur et l'ensemble de ses poids synaptiques comme un vecteur d'activités d'entrée et un vecteur de coefficients, l'opération de base se ramène par exemple à un produit scalaire de ces deux vecteurs. Le signal de sortie fourni par l'opérateur définit son activité qui peut être interprétée comme une mesure de la conformité des signaux reçus à un état de référence défini après apprentissage par le vecteur de coefficients. Dans le cadre d'une réalisation matérielle à base de composants électroniques, il est clair que le nombre de connexions d'entrée d'un opérateur est nécessairement limité. Il en résulte une limitation du nombre d'opérateurs susceptibles d'influencer un autre opérateur donné. Or, dans les réseaux connus jusqu'à présent, les interconnexions possibles entre opérateurs sont prédéfinis en fonction de l'application considérée. Il en résulte un manque de souplesse dans la configuration du réseau aussi bien à l'initialisation qu'au cours de son fonctionnement. L'invention a pour but de remédier à l'inconvénient précédent, en proposant un système permettant une reconfiguration dynamique des connexions entre les opérateurs du réseau. Plus précisément, l'invention a pour objet un système de traitement de signaux comportant un réseau d'opérateurs neuronaux piloté par une unité de contrôle, chaque opérateur neuronal étant conçu pour effectuer une fonction multilinéaire portant sur au moins un vecteur d'entrée constitué de plusieurs variables d'entrée, ladite fonction définissant une activité dudit opérateur, lesdites variables d'entrée étant représentatives de signaux d'entrée du système ou d'activités d'autres opérateurs du réseau, ledit système étant caractérisé en ce qu'il comporte des moyens de mémorisation adressables par ladite unité de contrôle et organisés en une pluralité d'espaces mémoires associés respectivement auxdits opérateurs, chaque espace mémoire contenant à une adresse donnée, appelée adresse d'activité, une valeur représentative de l'activité de l'opérateur associé et en ce que, pour un sous-ensemble au moins des opérateurs du réseau, lesdits espaces mémoires associés contiennent également les adresses des activités qui constituent les vecteurs d'entrée des opérateurs dudit sous-ensemble. Grâce au mécanisme d'adressage mentionné, cette disposition permet donc de modifier les interconnexions entre opérateurs aussi bien à l'initialisation du système pour l'adapter à des applications différentes qu'en cours de traitement pour modifier dynamiquement la configuration du système. Cette modification peut s'effectuer par un simple changement des valeurs des adresses d'activités. Pour faciliter les opérations d'adressage et pour permettre des opérations en parallèle, l'invention prévoit selon une autre caractéristique que le réseau est organisé en plusieurs niveaux, chaque niveau comportant un groupe d'opérateurs, au moins un module de mémoire affecté aux espaces mémoires des opérateurs dudit groupe et au moins un premier bus de communication reliant lesdits opérateurs audit module de mémoire, ledit réseau comprenant des liaisons permettant la communication entre l'unité de contrôle et chacun desdits premiers bus de communication. Toujours pour augmenter le parallélisme et selon un autre aspect de l'invention, chaque niveau comprend des moyens d'adressage capables d'adresser les activités des opérateurs des autres niveaux après lecture des adresses d'activité contenues dans le module mémoire dudit niveau. Selon un aspect particulier de réalisation, la fonction multilinéaire est le produit scalaire dudit vecteur d'entrée, soit par un vecteur de coefficients associé audit opérateur, soit par un autre vecteur d'entrée. Une propriété importante des réseaux neuronaux est qu'ils peuvent effectuer des traitements différents sur les mêmes signaux d'entrée et établir des corrélations entre ces traitements différents. Aussi, pour bénéficier de cette possibilité, l'invention prévoit en outre que les opérateurs dudit sous-ensemble et appartenant au même niveau sont reliés entre eux. D'autre part, chacun desdits opérateurs prévus pour effectuer le produit scalaire d'un vecteur d'entrée par un vecteur de coefficients comporte des moyens d'apprentissage pour corriger ledit vecteur de coefficients en fonction de son vecteur d'entrée et des activités des autres opérateurs du même niveau. D'autres aspects et détails de réalisation du système selon l'invention apparaîtront dans la suite de la description. Le système qui vient d'être défini peut trouver de nombreuses applications, en particulier pour effectuer des traitements d'images. Aussi,- -l'invention concerne également un système d'analyse d'images utilisant ce système. Selon cette application, les signaux d'entrée du système sont des signaux représentatifs d'une image appliqués à l'entrée des opérateurs du premier niveau, les opérateurs du second niveau étant associés à des espaces mémoires contenant les adresses d'activités d'opérateurs du premier niveau. D'autre part, l'unité de contrôle active les différents niveaux successivement dans l'ordre croissant des niveaux, lesdits moyens d'apprentissage étant activés au cours d'un processus d'apprentissage précédant une analyse dont le résultat est représentable par les valeurs des coefficients des opérateurs de l'un quelconque des niveaux supérieurs à un. Comme nous le verrons en détail ultérieurement, l'adressage relatif des activités d'entrée d'un opérateur associé à l'organisation en plusieurs niveaux du réseau permet d'effectuer des opérations d'analyse d'images animées en vue d'identifier des formes homogènes puis des objets, indépendamment de leurs positions et de leurs mouvements relatifs. Ce système d'analyse d'images sera avantageusement utilisé pendant une phase d'apprentissage en vue de réaliser un système de synthèse d'images. Le même système pourra également intégrer un système d'analyse et de synthèse du son associé aux images. Les aspects intéressants concernant l'application du système au traitement des images seront exposés plus en détails dans la suite de la description en référence aux figures. - La Figure 1 est une représentation d'ensemble d'une réalisation particulière du système selon l'invention. - La Figure 2 est une représentation schématique de l'organisation des opérateurs du réseau selon l'invention. - La Figure 3 représente un mode de réalisation d'un niveau du réseau selon l'invention. - La Figure 4 est un schéma expliquant le mécanisme d'adressage dans l'invention. - La Figure 5 est une représentation fonctionnelle d'un opérateur du réseau. - Les Figures 6 et 7 représentent des modes de réalisation de processeurs d'entrée et de sortie constituant un opérateur du réseau. Le système représenté à titre d'exemple à la figure 1 est composé d'un réseau d'opérateurs neuronaux Hl à H4 coopérant avec une unité de contrôle 1 jouant le rôle de superviseur. Cette unité 1 ainsi que le premier niveau Hi du réseau communiquent avec une mémoire MMU dans laquelle sont mémorisés les signaux à traiter, par exemple les pixels d'une image. Chaque niveau Hi à H4 est organisé autour d'un bus B1 à B4 et comporte un ensemble d'opérateurs HOP1 à HOP4, un module de mémoire MU1 à MU4 et un circuit de contrôle CU1 à CU4 reliés chacun aux bus B1 à B4 du niveau correspondant. Les bus B1 à B4 peuvent être mis-en communication entre eux et avec l'unité de contrôle 1 par l'intermédiaire de liaisons BL1 à BL4 et de contrôleurs de bus BCI à BC4. Cette organisation réalise donc une répartition de la mémoire de traitement par niveaux, ce qui permet une délocalisation de certaines opérations impliquant des accès mémoire pour chaque niveau considéré. Compte tenu de la structure qui a été choisie, le réseau est commandé de façon à activer successivement les opérateurs des différents niveaux par ordre croissant des niveaux et, pour un niveau actif, à activer successivement dans un ordre donné les différents opérateurs de ce niveau. Bien entendu, l'invention pourrait être mise en oeuvre par d'autres structures utilisant d'autres systèmes d'interconnexions physiques entre les opérateurs, notamment ceux qui permettraient un fonctionnement asynchrone et en parallèle d'au moins une partie des opérateurs du réseau. Des explications plus précises concernant le fonctionnement du système seront données en particulier en référence aux figures 3 et 4. Il convient auparavant d'indiquer les conventions de notations qui seront utilisées par la suite. Pour cela, nous pouvons nous reporter à la figure 2 qui représente schématiquement l'organisation des opérateurs du réseau. Selon cette convention, chaque niveau est repéré par un indice v, un niveau considéré en particulier étant repéré par l'indice vc. De façon analogue, les différents opérateurs d'un même niveau sont repérés par un indice de couche r, la couche d'un opérateur particulier étant repérée par l'indice rc. Ainsi, un opérateur appartenant au niveau v et à la couche r sera référencé par OPvr, un opérateur considéré en particulier sera référencé par OPvcrc et un opérateur quelconque d'un niveau particulier vc sera référencé par OPvcr. La figure 3 représente un exemple de réalisation des éléments constitutifs d'un des niveaux Hv du réseau. Nous retrouvons le bus Bv constitué de lignes de données DT, d'adresses AD et de commandes CD permettant la communication entre les unités de ce niveau avec celles des autres niveaux et avec l'unité de contrôle 1. Les opérateurs OPvrc,..., OPvr sont reliés chacun aux lignes de données DT. Ils sont d'autre part reliés entre eux par une seconde liaison b pouvant être également un bus de communication. Le circuit de contrôle CUv est essentiellement composé d'un contrôleur de mémoire MCU et d'un séquenceur MS avantageusement microprogrammable. Le séquenceur MS reçoit des signaux d'initialisation et de commande, tels que des signaux d'horloge, par l'intermédiaire des lignes de commande CD et il fournit à son tour les signaux commandant le contrôleur de mémoire MCU et les opérateurs OPvr. Le contrôleur de mémoire MCU est relié en entrée aux lignes de données DT et en sortie aux lignes d'adresses AD. Il est également relié aux lignes de commande CD en vue de transmettre des signaux de commande de lecture ou d'écriture et d'échanger des signaux de requête et d'acquittement avec le contrôleur de bus BCv lors des opérations d'adressage. Grâce à cette disposition, le contrôleur de mémoire est en mesure d'adresser un module de mémoire du même niveau ou d'un autre niveau. Il peut d'autre part lire une adresse dans le module de mémoire associé MUv et la placer sur les lignes d'adresses AD pour accéder aux données contenues dans des modules de mémoire d'autres niveaux. Cette réalisation permet la mise en oeuvre d'un mécanisme d'indirection essentiel à l'invention. Ce mécanisme est expliqué schématiquement à la figure 4. Sur cette figure, nous considérons l'opérateur OPvcr du niveau vc et de la couche r. Cet opérateur est associé à un espace mémoire du module MUvc qui contient notamment un vecteur de coefficients [Gvr], une adresse Ivr ainsi que la dernière valeur calculée de l'activité Fvcr de l'opérateur. L'adresse Ivr définit un emplacement mémoire d'un module de mémoire d'un autre niveau, par exemple v, contenant un vecteur d'activités [F(Ivr)] dont chaque composante est une valeur d'activité d'opérateur du niveau v et de couche r. Ainsi, conformément à l'invention, le calcul de l'activité de sortie de l'opérateur OPvcr s'effectue d'abord par un adressage du module MUvc pour rechercher l'adresse Ivr. Cette adresse permet d'accéder au vecteur d'activités [F(Ivr)] résultant de calculs effectués par des opérateurs du niveau v. Ce vecteur d'activités ainsi que le vecteur de coefficients [Gvr] sont ensuite appliqués aux entrées de l'opérateur OPvcr. L'opérateur effectue alors le produit scalaire de ces deux vecteurs et le résultat obtenu Fvcr est enfin chargé dans le module MUvc. On pourra vérifier que ces opérations peuvent être exécutées grâce aux moyens décrits à la figure 3, en prévoyant bien entendu un séquencement approprié des commandes. La figure 5 est une représentation fonctionnelle d'un opérateur muni de moyens d'apprentissage et capable de communiquer par le bus b avec d'autres opérateurs du même niveau. Pour faciliter les explications, nous supposons qu'il s'agit de l'opérateur OPvcrc du niveau vc et de couche rc. L'opérateur est constitué d'un processeur d'entrée PE et d'un processeur de sortie PS. Le processeur d'entrée PE est composé de deux modules fonctionnels appelés opérateur d'entrée OE et module d'apprentissage d'entrée AE affectés respectivement aux calculs de l'activité et à la fonction d'apprentissage l1 par modification des coefficients. De la même façon, le processeur de sortie PS est constitué des modules fonctionnels correspondants: un opérateur de sortie OS et un module d'apprentissage de sortie AS. L'opérateur d'entrée OE est relié en entrée aux lignes de données DT de façon à pouvoir charger le vecteur de coefficient [Gvrc] contenu dans le module MUvc ainsi que le vecteur d'activité [F(Ivrc)] correspondant à l'adresse Ivrc contenu dans le module MUvc. L'opérateur d'entrée OE calcule alors l'activité fvcrc et cette activité est transmise aux lignes de données DT en vue d'un chargement dans le module MUvc. Elle est transmise d'autre part au bus b à destination du module d'apprentissage AE et des autres opérateurs du même niveau vc. L'opérateur de sortie OS du processeur de sortie PS est relié en entrée aux lignes de données DT de façon à pouvoir charger son vecteur de coefficients [gvcr]. Une autre de ses entrées est reliée au bus b de façon à recevoir un second vecteur d'activité [fvcr] constitué de l'ensemble des activités des opérateurs d'entrée OE du même niveau vc. L'activité Fvcrc calculée par l'opérateur de sortie OS est transmise aux lignes de données DT en vue d'un chargement dans le module MUvc ainsi qu'au module d'apprentissage AS associé. Le module d'apprentissage AE du processeur d'entrée PE est relié en entrée au bus b pour recevoir le second vecteur d'activité [fvcr]. Il reçoit d'autre part le vecteur d'activité [F(Ivrc)]. En fonction de ces deux vecteurs d'entrée, le module AE calcule la correction [dGvrc] du vecteur de coefficient [Gvrc]. Le module d'apprentissage de sortie AS reçoit le vecteur de coefficient [gvcr] de l'opérateur de sortie OS ainsi que le second vecteur d'activité [fvcr] et fournit la correction [dgvcr] du vecteur de coefficient [gvcr]. Il convient de noter que cette représentation est purement fonctionnelle et que le découpage des processeurs d'entrée et de sortie en opérateurs et modules d'apprentissage ne correspondra pas nécessairement à un découpage physique de circuit d'une réalisation pratique. Néanmoins, cette représentation va nous permettre d'expliquer plus simplement le fonctionnement détaillé de l'opérateur. Rappelons tout d'abord que l'activation d'un niveau donné vc consiste à activer successivement dans un ordre déterminé chacun des opérateurs OPvcr du niveau. Lorsque l'opérateur OPvcrc est activé, le contrôleur de mémoire MCU place à l'entrée de l'opérateur d'entrée OE actif le premier vecteur d'activité [F(I-vrc)]. Le vecteur de coefficient [Gvrc] étant supposé préchargé, l'opérateur OE calcule l'activité fvcrc qui est la composante correspondante du second vecteur d'activité [fvc], et la transmet au bus b. Les opérateurs de sortie et les modules d'apprentissage de chacun des opérateurs du niveau chargent cette valeur. Lorsque tous les opérateurs d'entrée du niveau ont été ainsi successivement activés, le second vecteur d'activité [fvcr] est complètement défini et les opérateurs de sortie des opérateurs du niveau vc calculent les activités Fvcr puis les modules d'apprentissage AS calculent les valeurs de correction [dgvcr] des vecteurs de coefficients des opérateurs de sortie associés. A titre d'illustration, nous pouvons indiquer deux exemples de règles d'apprentissage applicables respectivement aux processeurs d'entrée et de sortie. Pour le processeur d'entrée PE, l'apprentissage consiste à provoquer une correction du vecteur de coefficient [Gvrc] lorsque l'activité Fvcr d'au moins un processeur de sortie PS du même niveau dépasse un seuil déterminé. La correction est alors proportionnelle au vecteur d'activité [F(Ivrc)]. L'apprentissage du processeur de sortie consiste pour chaque composante d'activité fvcr du second vecteur d'activité [fvcr] à définir une composante du vecteur de coefficient comme la probabilité conditionnelle pour que la composante d'activité fvcr et l'activité Fvcrc du processeur de sortie dépassent simultanément chacune un seuil prédeterminé. Bien entendu, d'autres règles d'apprentissage pourront être choisies selon l'application, notamment pour ajuster le type de corrélation souhaitée entre les opérateurs d'un même niveau. Les figures 6 et 7 représentent respectivement les processeurs d'entrée et de sortie réalisés au moyen de circuits microprogrammables intégrant les fonctions de calcul d'activité et d'apprentissage. Ces circuits sont commandés respectivement par des modules de microprogrammes spécifiques exécutables par le microséquenceur MS. Le circuit de la figure 6 représente plus précisément le chemin de données d'un processeur d'entrée PE. Un premier sélecteur bidirectionnel SELl est relié aux lignes de données DT. Les sorties du sélecteurs SELi sont reliées respectivement à deux bancs de registres RA et RB dont les sorties sont reliées à un second sélecteur SEL2. Les deux sorties du second sélecteur SEL2 sont appliquées à l'entrée d'une unité arithmétique et logique ALU dont la sortie est reliée à un troisième sélecteur SEL3 par l'intermédiaire d'un registre. Le sélecteur SEL3 présente une première sortie reliée au bus b et une seconde sortie reliée à une seconde entrée du premier sélecteur SELl. Une troisième entrée du second sélecteur SEL2 est reliée au bus b. L'unité arithmétique et logique ALU est munie des opérateurs classiques d'addition, de multiplication, de décalage et de seuillage de façon à pouvoir réaliser les calculs d'activités et de modifications des coefficients. On pourra facilement vérifier que la structure présentée permet au circuit d'effectuer les opérations de calcul d'activités et de mises à jour des coefficients par un simple séquencement approprié des commandes appliquées aux sélecteurs, aux bancs de registres et à l'unité arithmétique et logique. Pour faciliter la vérification, les différents signaux concernés par le processeur d'entrée ont été représentés en relation avec les liaisons o ces signaux apparaissent. Le processeur de sortie représenté à la figure 7 est constitué des mêmes éléments. Les seules différences par rapport au processeur d'entrée sont l'absence d'une liaison entre le troisième sélecteur SEL3 et le bus b et les signaux impliqués. Comme précédemment, un séquencement approprié des composants du processeur permet de réaliser les fonctions de calcul des activités et des coefficients. Nous allons maintenant expliquer en détail comment le système qui vient d'être décrit peut être utilisé et éventuellement adapté au traitement d'images. Le premier traitement à considérer est évidemment celui de l'analyse d'images destinée à fournir des informations synthétiques, voire abstraites en fonction des pixels constituant l'image à analyser. Un autre traitement est le complémentaire du précédent, c'est-à-dire la synthèse d'une image faite à partir d'informations synthétiques de même nature que celles élaborées par l'analyse. Enfin, à partir d'un système d'analyse et d'un système de synthèse, il est possible de réaliser un système de codage et de décodage d'images pouvant s'appliquer avantageusement à un système de transmission présentant un haut degré de compression. En se reportant à nouveau à la figure 1, la mémoire principale MMU sera utilisée pour mémoriser l'ensemble des pixels de l'image selon un découpage approprié. Les opérateurs HOP1 du premier niveau-H1 sont alors prévus pour effectuer les premiers traitements des signaux d'images. Dans le cas o le système doit effectuer un codage en vue d'une resynthèse de l'image de départ destinée à l'oeil humain, il est judicieux de choisir comme opérateurs du premier niveau des filtres prédéfinis et adaptés à la vision humaine. Avantageusement, ces filtres seront choisis de façon à simuler les filtres biologiques du système visuel humain, tels que ceux qui ont fait l'objet de nombreuses études et publications. Ainsi, l'article "The Laplacian Pyramid as a Compact Image Code", PETER J. BURT & Al (IEEE Transactions on Communications, Vol. Com-31, N 4, Avril 1983 - Pages 532 à 540) décrit l'utilisation de fonctions gaussiennes et laplaciennes selon une organisation multi-échelles permettant de coder une image par renforcement des zones lumineuses et des contours. L'article "Representation issues and local filter models of two-dimensional spatial visual encoding", J.G. DAUGMAN (Models of the Visual Cortex, D. Rose and V.G. Dobson, 1985 John Wiley & Sons Ltd - Pages 096 à 107) décrit l'utilisation de filtres de GABOR généralisés à deux dimensions permettant de renforcer des zones de l'image dans des directions privilégiées. Enfin, l'article "Spatiotemporal Mechanisms in Receptive Fields of Visual Cortical Simple Cells: A Model", FLORENTION WORGOTTER and GARY HOLT (Journal of Neurophysiology, Vol. 65, N 3, March 1991 - Pages 1 à 16) décrit des filtres spatio-temporels permettant de renforcer les parties de l'image présentant des variations brusques dans le temps et vers lesquelles l'oeil humain est particulièrement attiré. L'analyse du premier niveau peut bien entendu être complétée par d'autres familles de filtres tels que ceux sensibles à la couleur, à la texture, aux courbures, etc. Sans entrer dans les détails qui sont exposés dans les références citées ci-dessus, on peut rappeler que les filtres multi- échelles effectuent d'abord des convolutions spatiales et éventuellement temporelles d'une fonction génératrice du filtre (gaussienne, laplacienne) par les pixels appartenant à un sous-ensemble de l'image. Cette convolution s'applique en parallèle sur la totalité des sous-ensembles constituant l'image. Les résultats obtenus forment ce que l'on peut appeler des "hyperpixels" qui constituent une représentation condensée de l'image initiale. Cette représentation peut être interprétée comme une image à une échelle réduite. Les hyperpixels ainsi obtenus sont à nouveau regroupés en sous-ensembles, chaque sous-ensemble subissant une nouvelle convolution par la fonction génératrice de façon à définir un nouvel ensemble d'hyperpixels correspondant à une nouvelle représentation de l'image réduite à une deuxième échelle. Ces opérations pourront être répétées autant de fois que nécessaire de façon à ce que le nombre d'hyperpixels de la dernière échelle soit convenablement réduit pour permettre un traitement par le deuxième niveau. En appliquant ce procédé pour chacune des fonctions génératrices des différents types de filtres, on obtient plusieurs représentations condensées et complémentaires de l'image de départ, et ce sont ces différentes représentations qui vont définir les différentes couches des opérateurs du premier niveau. Ainsi, chaque couche réalise une décomposition de l'image initiale selon une base fonctionnelle permettant une reconstruction par une succession de cumuls de la façon décrite dans le premier article cité en référence. Lorsque le système effectue une analyse d'une image, chaque couche fournit en sortie un ensemble d'activités dont la dimension est fonction du nombre de pixels de l'image et du rapport et du nombre d'échelles utilisées dans les filtres du premier niveau. En vue d'effectuer des regroupements de l'image par zone homogène, l'unité de contrôle effectue périodiquement des regroupements par classes correspondant à des plages adjacentes de valeurs d'activités. Chaque classe est associée à une valeur représentative des activités appartenant à la classe, par exemple en effectuant la moyenne des activités de la classe. Ces valeurs représentatives sont alors ordonnées dans l'ordre décroissant de leurs valeurs puis mémorisées dans l'espace mémoire associé à l'opérateur à une adresse qui est l'adresse d'activité de l'opérateur du second niveau de la même couche. La même opération est effectuée pour chacune des couches du premier niveau. Etant donné que chaque opérateur du second niveau reçoit toujours ses activités d'entrée en fonction de l'adresse d'activité définie précédemment, le fonctionnement du second niveau est rendu pratiquement stable à l'égard des déplacements des zones homogènes de l'image. Bien entendu, cette stabilité sera conservée tant que les mêmes zones se retrouvent dans les images successives présentées à l'entrée du système. En supposant que la condition précédente soit observée, les valeurs des coefficients des opérateurs du second niveau vont se stabiliser. Ces coefficients seront chacun représentatifs d'une zone homogène correspondante. Un tel mécanisme devra être utilisé lors de phases d'apprentissage avant d'effectuer des opérations de synthèse. On peut remarquer que l'apprentissage des coefficients est amélioré grâce à la corrélation entre les activités des différentes couches, c'est-à-dire grâce à l'utilisation des opérateurs d'entrée et de sortie permettant cette corrélation. L'application du système pour effectuer des reconnaissances de formes consistera donc à présenter à l'entrée du système des images contenant les formes que l'on souhaite pouvoir reconnaître et à mémoriser dans l'unité de contrôle les différents profils des vecteurs de coefficients des opérateurs correspondant à ces différentes formes. Dans l'unité de contrôle, chaque profil pourra alors être associé à des codes permettant d'identifier et de faire connaître à l'utilisateur les formes reconnues par le système. L'utilisation du système en synthétiseur d'images consiste à prendre comme valeur représentative d'une classe d'activités des valeurs particulières correspondant aux valeurs que les coefficients prennent lorsque les zones à synthétiser sont contenues dans les images servant à l'apprentissage. Le système peut être utilisé également pour réaliser un codage d'images en associant les fonctions d'analyse et de synthèse permises par le système. Cette association permettra en effet de vérifier à chaque niveau d'analyse la conformité de la synthèse et donc de déterminer jusqu'à quel niveau celle-ci est satisfaisante. Le système de codage précédent permettra donc de réaliser un système de transmission à haut degré de compression en prévoyant au niveau de l'émetteur un système d'analyse et de synthèse et au niveau du récepteur un système de synthèse. La phase d'apprentissage du système d'analyse aura pour effet de fixer les valeurs de coefficients des opérateurs et ces valeurs seront transmises au système de synthèse. En fonctionnement normal, l'émetteur fonctionne en analyseur et transmet au récepteur les valeurs d'activités correspondant aux images analysées. Les valeurs d'activités transmises seront en priorité celles des opérateurs de plus haut niveau puis, en fonction de la qualité recherchée, celles des niveaux inférieurs. Au niveau du récepteur, l'activité reçue d'un opérateur d'une couche donnée permettra de reconstituer les activités des opérateurs de niveaux inférieurs en prenant comme activité les valeurs des coefficients des opérateurs dont l'activité associée reçue est forte. Pour des raisons de simplicité, les explications précédentes ne concernaient que les deux premiers niveaux mais on pourra facilement généraliser le principe de fonctionnement aux niveaux supérieurs. Ainsi, le troisième niveau permettra de coder des objets et le quatrième niveau des prototypes d'objets. Dans la perspective d'une application pour un système de télévision qui implique à la fois des analyses, des transmissions et des synthèses d'images et de sons, le même système pourra être utilisé en prévoyant des couches d'opérateurs spécialisés dans l'analyse et la synthèse du son. REVENDICATIONS 1. Système de traitement de signaux comportant un réseau d'opérateurs neuronaux (OPvr) piloté par une unité de contrôle (1), chaque opérateur neuronal (OPvcr) étant conçu pour effectuer une fonction multilinéaire portant sur au moins un vecteur d'entrée ([F(Ivr)]) constitué de plusieurs variables d'entrée, ladite fonction définissant une activité (Fvcr) dudit opérateur (OPvcr), lesdites variables d'entrée étant représentatives de signaux d'entrée du système ou d'activités d'autres opérateurs du réseau, ledit système étant caractérisé en ce qu'il comporte des moyens de mémorisation (WJ1,..., MU4) adressables par ladite unité de contrôle (1) et organisés en une pluralité d'espaces mémoires associés respectivement auxdits opérateurs (OPvr), chaque espace mémoire contenant à une adresse donnée, appelée adresse d'activité (Ivr), une valeur représentative de l'activité (Fvrc) de l'opérateur associé (OPvrc) et en ce que, pour un sous-ensemble au moins des opérateurs du réseau, lesdits espaces mémoires associés contiennent également les adresses (Ivr) des activités qui constituent les vecteurs d'entrée ([F(Ivr)]) des opérateurs (OPvrc) dudit sous-ensemble. 2. Système selon la revendication 1, caractérisé en ce que ledit réseau est organisé en plusieurs niveaux (Hi,..., H4), chaque niveau (Hv) comportant un groupe (HOPv) d'opérateurs (OPvr), au moins un module de mémoire (MUv) affecté aux espaces mémoires des opérateurs dudit groupe et au moins un premier bus de communication (Bv) reliant lesdits opérateurs (OPvr) audit module de mémoire et en ce que ledit réseau comprend des liaisons (BLI,..., BL4) permettant la communication entre l'unité de contrôle (1) et chacun desdits premiers bus de communication (Bi,..., B4). 3. Système selon la revendication 2, caractérisé en ce que chaque niveau (Hv) comprend des moyens d'adressage (BCv, CUv) capables d'adresser les activités ([F(Ivr)]) des opérateurs (OPvr) des autres niveaux après lecture des adresses d'activité (Ivr) contenues dans le module mémoire( MUv) dudit niveau. 4. Système selon l'une des revendications 2 ou 3, caractérisé en ce que ladite fonction multilinéaire est le produit scalaire dudit vecteur d'entrée ([F(Ivr)]), soit par un vecteur de coefficients ([Gvrc]) associé audit opérateur (OPvrc), soit par un autre vecteur d'entrée. - 5. Système selon la revendication 4, caractérisé en ce que les opérateurs (OPvr) dudit sous-ensemble et appartenant au même niveau (Hv) sont reliés entre eux, en ce que chacun desdits opérateurs (OPvcrc) prévus pour effectuer le produit scalaire d'un vecteur d'entrée par un vecteur de coefficients comporte des moyens d'apprentissage (AE, AS) pour corriger ledit vecteur de coefficients ([Gvrc]) en fonction de son vecteur d'entrée ([F(Ivrc)]) et des activités ([fvcr]) des autres opérateurs (OPvcr) du même niveau. 6. Système selon la revendication 5, caractérisé en ce que des opérateurs dudit sous-ensemble sont constitués d'un processeur d'entrée (PE) et d'un processeur de sortie (PS), en ce que ledit processeur d'entrée (PE) est relié en entrée au premier bus de communication pour calculer son activité définie comme le produit scalaire (fvcrc) d'un vecteur de coefficients ([Gvrc]) par un premier vecteur d'activité ([F(Ivrc)]) formé des activités d'opérateurs de sortie d'autres niveaux et transmettre ledit produit scalaire à un second bus de communication (b), et en ce que ledit processeur de sortie (PS) est relié en entrée au dit second bus de communication (b) pour calculer son activité définie comme le produit scalaire (Fvcrc) d'un vecteur de coefficients ([gvrc]) par un second vecteur d'activité ([fvcr]) formé des activités d'autres processeurs d'entrée (PE) du même niveau et transmettre ladite somme au premier bus. 7. Système selon la revendication 6, caractérisé en ce que l'apprentissage d'un processeur d'entrée (PE) consiste à provoquer une correction ([dGvrc]) de son vecteur de coefficients ([Gvrc] lorsque l'activité (Fvcr) d'au moins un processeur de sortie (PS) du même niveau dépasse un seuil déterminé, ladite correction étant proportionnelle audit premier vecteur d'activité ([F(Ivrc)]). 8. Système selon la revendication 7, caractérisé en ce que l'apprentissage d'un processeur de sortie (PS) consiste pour chaque composante d'activité (fvcr) dudit second vecteur d'activité ([fvcr]) à définir une composante du vecteur de coefficient comme la probabilité conditionnelle pour que ladite composante d'activité (fvcr) et l'activité (Fvcrc) dudit processeur de sortie dépassent simultanément chacune un seuil prédéterminé. 9. Système selon la revendication 8, caractérisé en ce que lesdits moyens d'apprentissage sont des microprogrammes d'apprentissage commandant le fonctionnement desdits processeurs d'entrée et de sortie. 10. Système d'analyse d'images utilisant le système de traitement selon l'une des revendications 5 à 9, caractérisé en ce que lesdits signaux d'entrée du système sont des signaux représentatifs d'une image appliqués à l'entrée des opérateurs du premier niveau (H1I), en ce que les opérateurs du second niveau (H2) sont associés à des espaces mémoires contenant les adresses d'activités d'opérateurs du premier niveau (H1), et en ce que l'unité de contrôle (1) active les différents niveaux successivement dans l'ordre croissant des niveaux, lesdits moyens d'apprentissage étant activés au cours d'un processus d'apprentissage précédant une analyse dont le résultat est représentable par les valeurs des coefficients des opérateurs de l'un quelconque des niveaux supérieurs à un. il. Système selon la revendication 10, caractérisé en ce que chaque niveau (Hv) est subdivisé en plusieurs couches, chaque couche étant représentée par un opérateur associé, en ce que chaque opérateur (OPlr) du premier niveau (H1) d'une couche est formé d'un ensemble de filtres de même type traitant l'ensemble des signaux d'image, chaque filtre effectuant un traitement des signaux d'image représentatifs d'un sous-ensemble de l'image, en ce que pour chaque ensemble de filtres d'une même couche, l'unité de contrôle est prévue pour effectuer périodiquement des regroupements par classes des filtres, lesdites classes correspondant à des plages adjacentes de valeurs de sortie des filtres, chaque classe étant associée à une valeur représentative desdites valeurs de sortie, lesdites valeurs représentatives étant ordonnées dans l'ordre décroissant de leurs valeurs puis mémorisées dans l'espace mémoire à une adresse qui est l'adresse d'activité de l'opérateur du second niveau de la même couche. 12. Système selon la revendication 11, caractérisé en ce que les filtres de couches différentes sont de types différents pour effectuer des traitements complémentaires prédéfinis. 13. Système selon la revendication 12, caractérisé en ce que les différents types de filtres simulent les filtres biologiques du système visuel humain. - 14. Système de synthèse d'image caractérisé en ce qu'il comporte un système d'analyse selon l'une des revendications 10 à 13, utilisé pendant une phase d'apprentissage précédant une synthèse, ladite synthèse consistant ensuite à effectuer une reconstruction des images en fonction des valeurs des coefficients (Gvrc) d'opérateurs sélectionnés.