Brevet FR2702307A1 — publié le 19940909

Le développement des technologies hybrides bipolaires/CMOS est dans de nombreux cas basé sur un procédé CMOS existant; un concept entièrement nouveau de technologie hybride est rare Dans tous les cas, un compromis économique entre les paramètres du rendement du transistor et la complexité du procédé peut être trouvé. Conformément à la multitude d'applications possibles, il existe déjà un large spectre de procédés Bi CMOS, qui, cependant, diffèrent en complexité Par exemple, jusqu'à 25 niveaux de masques peuvent être nécessaires pour mettre en oeuvre des transistors npn et pnp verticaux avec des dispositifs CMOS dans une technologie à polysilicium double. Des essais ont été réalisés pour limiter la complexité du procédé dans les technologies hybrides. Si des régions de collecteur enterrées de faible résistivité sont utilisées, ceci nécessite l'incorporation d'une couche épitaxiale dans le procédé CMOS -une étape du procédé à coût intensif et à réduction du rendement. D'après "New CMOS Technologies", publié dans "Solid-State Devices", 1980, pages 114 à 117, un procédé est connu pour réaliser un circuit intégré monolithique avec au moins une paire de transistors à effet de champ complémentaires à grille Si et au moins un transistor planar bipolaire npn Dans une couche d'oxyde épaisse disposée sur le substrat, des ouvertures sont formées à travers lesquelles, en utilisant un masque contre l'implantation des ions, des ions sont localement implantés pour choisir la tension de seuil des transistors et la tension de seuil de champ entre les transistors En plus des étapes utilisées dans le procédé classique CMOS à grille Si, un autre procédé de masquage et d'implantation est effectué pour doper les régions de base du transistor bipolaire Cette implantation est réalisée à travers une mince couche d'oxyde qui est formée simultanément aux minces couches d'oxyde dans les zones des transistors à effet de champ En ce qui concerne le transistor bipolaire, le procédé connu présente l'inconvénient de présenter un émetteur compensé En outre, le transistor bipolaire prend considérablement plus de place que les transistors à effet de champ. L'exigence d'espace accru est principalement due aux tolérances d'alignement nécessaires A la fois l'alignement de la région de base par rapport au contact de collecteur et celui de la région d'émetteur par rapport à la base sont critiques dans le procédé connu. Le brevet européen O 080 523 décrit un procédé qui est basé sur le procédé ci- dessus et dans lequel une économie d'espace est obtenue en divisant l'ouverture du transistor bipolaire au moyen d'une mince couche d'oxyde en forme de bande Ce dernier procédé présente des avantages car il permet des processus d'auto- alignement et/ou critiques. Un inconvénient du procédé connu est que l'oxyde de grille non passivé est aisément endommagé et contaminé. En outre, des étapes supplémentaires de photomasquage sont nécessaires pour ouvrir les fenêtres du collecteur et de l'émetteur. Par conséquent, le but de l'invention est de fournir un procédé modifié qui ne présente pas les inconvénients ci-dessus. Le but est atteint par les étapes décrites dans la revendication 1 Une autre caractéristique avantageuse de l'invention est caractérisée dans les sous- revendications. Le procédé conforme à l'invention sera expliqué maintenant en se référant à un mode préféré de réalisation illustré dans les dessins annexés, qui représentent des phases individuelles du procédé. A partir d'un substrat 1 en silicium de type p, un puits 2 de type N pour le transistor bipolaire npn est introduit dans une surface d'une manière classique. Cette étape peut être réalisée simultanément à la formation du puits correspondant pour un transistor à effet de champ à canal p Puis, une couche d'oxyde épaisse 3 est produite thermiquement sur la même surface, avec un masque approprié laissant la zone b découverte là o les régions du transistor doivent être formées Simultanément à la formation de l'oxyde de grille pour les transistors à effet de champ, la zone bipolaire-semiconductrice b est recouverte d'une mince couche d'oxyde 4 (voir figure 1). Une mince couche de polysilicium 5 est alors appliquée sur toute la surface Puis, un masque de photorésist 6 est appliqué dans lequel une fenêtre i (zone de base) est ouverte par des moyens classiques, de telle sorte que la couche de polysilicium 'exposée 5 peut alors être retirée par une attaque à sec A travers cette fenêtre i, une dose moyenne de bore (approximativement 1 x 1013/cm 2) est alors implantée à travers le reste de la mince couche d'oxyde 4 dans le puits 2 de type N sous-jacent (voir figure 2). Au cours de l'étape suivante, le masque de photorésist 6 est retiré Puis, au cours d'une nouvelle étape de photomasquage, un nouveau masque est formé, et au cours d'une étape d'attaque à sec, le polysilicium exposé 5 dans les ouvertures 8 et 9 est retiré Puis, la mince couche d'oxyde dans les zones 7, 8, 9 est attaquée par une technique d'attaque à chaud Au cours de la dernière étape de cette phase, le masque de photorésist est retiré Dans la zone du transistor à effet de champ, la couche de polysilicium 5 est laissée non configurée (figure 3). Au cours de l'étape suivante, une couche de polysilicium 10 est déposée sur toute la surface, dopée de type n, et configurée de manière à recouvrir les zones des bords de l'oxyde épais 3 et à recouvrir la surface du substrat à l'exception des zones de transition 13, 14 entre les régions de base et de collecteur dans la partie bipolaire, et à former la grille dans la zone du transistor à effet de champ. Dans le transistor bipolaire, les parties de recouvrement 15 a et 16 a sont ainsi formées La mince couche d'oxyde 4 exposée dans les zones de transition 13, 14 est retirée par une attaque chimique humide La couche de polysilicium 10 sert de source de diffusion d'émetteur et peut être dopée avec de l'arsenic et du phosphore. Simultanément à la diffusion ultérieure de la région d'émetteur 12, une concentration élevée de dopage est aussi obtenue dans les régions 15, 16 de contact de collecteur, de telle sorte qu'un contact de faible résistivité est obtenu Au cours de cette étape du procédé, la région de base Il est aussi formée (voir figure 4). Puis, en utilisant un masque de photorésist 17 configuré de manière appropriée, une dose moyenne de bore ( 1 x 1014/cm 2) est implantée dans la zone du transistor bipolaire et dans la zone du transistor à effet de champ à canal p pour obtenir une concentration supérieure de dopage dans la région de base (figure 5). Au cours de l'étape suivante, après le retrait du masque de photorésist 17, des entretoises en oxyde 18 sont formées dans les emplacements appropriés d'une manière classique. Après le dépôt d'un masque de photorésist configuré de manière appropriée 19, une forte dose d'ions de bore est implantée dans les zones non recouvertes, c'est-à- dire dans les régions de contact de base 20, 21 et dans les régions source/drain du transistor à effet de champ à canal p (figure 6). Après le retrait du masque de photorésist 19, un nouveau masque de photorésist est appliqué qui laisse uniquement la partie à canal N de la zone du transistor à effet de champ ouverte De l'arsenic est implanté, et une étape de recuit est alors effectuée pour définir essentiellement les régions de base et d'émetteur (figure 7). Au cours de la dernière étape, après le retrait de ce masque de photorésist, du siliciure de titane 22 est formé par le procédé classique auto-alignement de siliciure o du silicium et du polysilicium sont exposés, c'est-à-dire à la fois dans la partie bipolaire et dans la partie CMOS (figure 8). Dans la structure obtenue par le procédé conforme à l'invention, les parties de recouvrement 15 a, 16 a de la couche de polysilicium et les entretoises en oxyde 18 de liaison fournissent l'isolation nécessaire entre les régions de contact fortement dopées de collecteur et de base Les parties de recouvrement 15 a, 16 a peuvent être réduites progressivement dans les limites des variations induites par le procédé, et il en résulte un composant bipolaire compact. REVENDICATIONS 1 Procédé de fabrication d'un circuit intégré monolithique avec au moins une paire de transistors à effet de champ CMOS et au moins un transistor bipolaire npn planar, comprenant les étapes suivantes: introduction d'un puits de type N ( 1) pour la partie bipolaire dans le substrat ( 1) de type p, recouvrement de la surface du substrat ( 1) avec une épaisse couche d'oxyde ( 3) et, dans des zones o les régions de transistor actives doivent être formées, avec une mince couche d'oxyde ( 4), dépôt d'une mince couche de polysilicium ( 5) sur les couches d'oxyde ( 3, 4), puis retrait de la couche de polysilicium ( 5) dans la zone de base (i) en utilisant un masque de photorésist ( 6), et implantation de bore à travers la mince couche d'oxyde exposée ( 4), exposition, au cours d'une autre étape de photomasquage, de la zone d'émetteur ( 7) et des zones ( 8, 9), dépôt d'une couche de polysilicium de type n ( 10) sur toute la surface, et configuration ultérieure de ladite couche de polysilicium ( 10), les zones de transition ( 13, 14) entre les régions de base et de collecteur étant exposées, puis implantation de bore pour fournir une connexion de faible résistivité entre les régions de base intrinsèque et extrinsèque, puis formation d'entretoises d'oxyde ( 18) d'une manière classique, puis formation des régions de contact de base ( 20, 21) par implantation de bore, et finalement production d'une couche de titane- siliciure ( 22) o le silicium et le polysilicium sont exposés. 2 Procédé selon la revendication 1, caractérisé en ce que la couche de polysilicium est dopée avec de l'arsenic ou du phosphore.