Brevet FR2699359A1 — publié le 19940617

PROCEDE DE SIMULATION DE TRANSMISSION SUR UN RESEAU DE TRANSMISSION PAR TRANSFERT ASYNCHRONE ET SIMULATEUR DE TRANSMISSION SUR UN TEL RESEAU La présente invention concerne un procédé de simulation de transmission sur un réseau de transmission par transfert asynchrone du type réseau ATM (Asynchro- nous Transfert Mode) Elle concerne également un simu- lateur de transmission sur un tel réseau. On rappelle à ce propos qu'un réseau ATM permet la transmission d'informations numériques ayant des débits variés, pouvant être importants, allant en effet jusqu'à Mbit/s. On rappelle également que la transmission mode ATM se fait par transfert de blocs d'informations de longueur constante La quantité élémentaire d'informa- tions transmises est de 48 octets; le bloc d'informa- tions transmis en ATM est dénommé cellule et est identi- fié par une étiquette de 5 octets, que l'on appelle aussi en-tête La longueur totale d'une cellule est donc de 53 octets. On rappelle aussi que deux autres grandes classes de modes de transmissions numériques existent également à l'heure actuelle Il s'agit du mode circuit à 64 kbit/s et du mode paquet utilisé par exemple par le réseau Transpac. La transmission en mode ATM présente la souplesse de transmission du mode paquet, qui autorise des trans- missions à des débits variés et en même temps la sim- plicité des protocoles du mode circuit. A l'heure actuelle ce mode de transmission n'est pas encore opérationnel et des travaux portant sur l'étude des caractéristiques de ce réseau ont été entrepris par le Déposant afin de mettre au point les sources d'émission-récéption en mode ATM, c'est-à-dire plus précisément les terminaux raccordés à un tel réseau qu'il s'agisse d'un réseau local ou non. Pour résoudre ce problème, le Déposant a eu l'idée de procéder à une simulation du réseau de transmission en mode ATM et notamment, de simuler le raccordement du réseau à de tels terminaux et de simuler une transmis- sion bidirectionnelle en mode ATM entre deux terminaux. La présente invention a plus particulièrement pour objet un procédé de simulation de transmission sur un réseau de transmission par transfert asynchrone, princi- palement caractérisé en ce qu'il consiste à simuler le raccordement à ce réseau, à générer un signal numérique de format et de débit correspondant aux normes de transmission sur le réseau, le signal étant constitué de cellules identifiables par un en-tête, à générer des erreurs et à traiter le signal généré pour y introduire ces erreurs. Selon le procédé, la simulation du raccordement au réseau par un terminal consiste en réception à: adapter le rythme d'arrivée de cellules issues du terminal émetteur au rythme des cellules générées; multiplexer les cellules reçues aux cellules géné- rées pour obtenir le signal numérique de format et de débit correspondant aux normes du réseau. Selon le procédé, la simulation du raccordement au réseau par un terminal, consiste en émission à: identifier dans le signal numérique généré, des cellules destinées à un terminal de réception; transmettre les cellules identifiées à ce terminal au rythme de réception par le terminal. Selon un autre aspect de l'invention, le procédé consiste à simuler la transmission selon les deux sens de transmission d'un terminal A vers un terminal B et inversement. Selon une autre caractéristique de l'invention, la génération d'erreur réseau consiste à générer des erreurs binaires et/ou des erreurs cellules et/ou des écarts variables entre cellules phénomène dénommé "gigue". Selon une autre caractéristique de l'invention, la génération d'erreurs binaires dans le signal numérique incident de format et de débit correspondant aux normes de transmission du réseau comporte les étapes suivantes: enregistrer un ou plusieurs modèles prédéterminés de génération d'erreurs; charger dans des moyens de mémorisation à lecture et écriture le modèle désiré de manière à obtenir un signal numérique de génération d'erreur par lecture de ces moyens de mémorisation, combiner le signal de génération d'erreur au signal incident de manière à introduire des erreurs sur des éléments binaires de ce signal. Selon une autre caractéristique de l'invention, la génération d'erreurs cellules dans le signal numérique incident ayant un format et ayant un débit correspondant aux normes de transmission d'un réseau ATM et comprenant des cellules affectées à une communication, identi- fiables par leur en-tête, comporte les étapes suivantes: enregistrer un ou plusieurs modèles d'erreurs prédéterminés; charger dans des moyens de mémorisation à lecture et écriture le modèle désiré de manière à obtenir un signal numérique de génération d'erreurs par lecture de ces moyens de mémorisation; générer des cellules erronées; remplacer des cellules du signal incident par des cellules erronées en fonction du cadence- ment imposé par le signal de génération d'erreur. Selon une autre caractéristique de l'invention, la génération de gigue cellules dans un signal incident transmis en mode ATM, comprend les étapes suivantes: mémoriser un modèle de consigne de gigue préétabli, déterminer l'écart entre les cellules inci- dentes relatives à une même communication, modifier ou non l'écart entre cellules de cette même communication selon la consigne. L'invention concerne également un simulateur de transmission sur un réseau de transmission par transfert asynchrone principalement caractérisé en ce qu'il comporte des moyens de raccordement, des moyens de génération d'un signal numérique de format et de débit correspondant aux normes de transmission du réseau et des moyens de commande et de traitement. Selon une autre caractéristique de l'invention, les moyens de raccordement comportent des moyens de raccor- dement en réception d'un terminal au réseau et des moyens de raccordement en émission du réseau au termi- nal. Selon une autre caractéristique de l'invention, les moyens de raccordement en réception sont aptes à rece- voir des cellules émises par un terminal A, ces moyens comportent des moyens d'adaptation du rythme d'arrivée de ces cellules aux cellules générées, des moyens de multiplexage pour multiplexer les cellules reçues aux cellules générées de manière à obtenir le signal de format et de débit requis. Selon une autre caractéristique de l'invention, les moyens de raccordement en émission comportent des moyens d'identification des cellules de manière à détecter dans un signal numérique généré, les cellules destinées à un terminal et des moyens de transmission de ces cellules au terminal. Selon une autre caractéristique de l'invention, les moyens de traitement et de commande comportent des moyens de génération d'erreurs sur un signal incident, ce signal étant le signal numérique généré ou le signal obtenu par multiplexage. Selon une autre caractéristique, les moyens de génération d'erreur comportent des moyens de générateur d'erreurs binaires. Selon une autre caractéristique, les moyens de génération d'erreur comportent des moyens de génération d'erreurs de cellules. Selon une autre caractéristique, les moyens de génération d'erreur comportent des moyens de génération de gigue ou d'écart variable entre cellules. Les moyens de génération d'erreurs binaires compor- tent: des premiers moyens de mémorisation dans lesquels sont enregistrés un ou plusieurs modèles prédéterminés de génération d'erreurs, des deuxièmes moyens de mémorisation à lecture et écriture dans lesquels est chargé le modèle désiré de manière à obtenir un signal numérique de génération d'erreur par lecture de ces deuxièmes moyens de mémori- sation, des moyens de commande aptes à commander des opérations de lecture et d'écriture dans un deuxième moyens de mémorisation, des moyens de combinaison du signal incident et du signal de génération d'erreur. Les moyens de génération d'erreurs cellules compor- tent: des premiers moyens de mémorisation dans lesquels sont enregistrés un ou plusieurs modèles prédéter- minés de génération d'erreurs cellule; des deuxièmes moyens de mémorisation à lecture et écriture dans lesquels on charge au moment voulu le modèle désiré de manière à obtenir un signal numérique de génération d'erreurs par lecture de ces deuxièmes moyens de mémorisation, des moyens de commande aptes à commander des opérations de lecture et d'écriture des deuxièmes moyens de mémorisation, des moyens de génération d'erreurs cellules rece- vant le signal numérique de génération d'erreurs et générant des erreurs cellules dans le signal incident en fonction du signal numérique reçu. Les moyens de génération de gigue comportent: des moyens de mémorisation d'une consigne de gigue, préalablement établie; des moyens de mesure de l'écart entre cellules relatives à une même communication; des moyens d'aiguillage des cellules inci- dentes selon qu'elles sont relatives à la même communication ou non; des moyens de commande permettant de modifier ou non l'écart entre cellules relatives à une même communication. D'autres particularités et avantages de l'invention apparaîtront à la lecture de la description détaillée qui est faite à titre illustratif et non-limitatif et en regard des dessins annexés sur lesquels: la figure 1, représente un schéma général du simulateur conforme à l'invention; la figure 2, représente un schéma détaillé des moyens de raccordement réception R et des moyens de raccordement émission E; la figure 3, représente un schéma de réalisation pratique du générateur de cellule selon la figure 2; la figure 4, représente un schéma de réalisation des moyens de génération d'erreurs binaires; la figure 5, représente un schéma général de réalisation des moyens de génération d'erreurs cellules; la figure 6, représente un schéma détaillé de réalisation du dispositif de la figure 5; la figure 7, représente un schéma général de réalisation des moyens de génération de gigue; la figure 8, représente un schéma plus détaillé de réalisation du dispositif de la figure 7; la figure 9, représente un diagramme illustrant le stockage des cellules et le comptage; la figure 10, représente le schéma de déroulement de la génération de gigue selon un exemple de réalisation pratique. Le simulateur conforme à l'invention et qui va être décrit d'une manière fonctionnelle à partir du schéma de principe de la figure 1 et d'une manière plus détaillée à partir de l'ensemble des autres figures, comporte deux parties distinctes, 1) une partie raccordement et 2) une partie traitement. 1) RACCORDEMENT La partie raccordement permet d'assurer le raccor- dement entre un terminal A et le simulateur S et entre un terminal B et ce simulateur. Cette partie raccordement est réalisée par deux ensembles interface se présentant sous la forme de cartes électroniques CA et CB Chaque interface permet des accès dans les deux sens tel que le montrent les flèches, c'est-à-dire du terminal A vers le terminal B et inversement, du terminal B vers le terminal A. 2) TRAITEMENT La partie traitement T comporte principalement des moyens de commande 100 réalisés par une unité centrale de traitement et de commande CPU comprenant un micropro- cesseur muni de tous ses circuits périphériques habi- tuels, interfaces, mémoires RAM, mémoires ROM. Cette partie traitement T comprend en outre des moyens de génération d'erreur réalisés par trois cartes électroniques Cl, C 2, C 3. On a désigné par Ci la carte qui permet de générer des erreurs binaires, par C 2, la carte qui permet de générer des erreurs cellules et par C 3, la carte qui permet de générer des erreurs gigue. Toutes les cartes sont reliées à l'unité 100 par un bus processeur BP et elles sont également reliées entre elles par une liaison type bus correspondant à ce que l'on appellera dans la suite bus ATM Il s'agit du signal généré par les cartes de raccordement CA ou CB, signal qui est multiplexé ou non avec un signal reçu d'un des terminaux A ou B. Le bus ATM traverse chaque carte et les informa- tions qu'il transporte peuvent très bien n'avoir fait l'objet d'aucun traitement à l'intérieur d'une ou de plusieurs cartes de génération d'erreurs sur commande d'inactivation des circuits de ces cartes par l'unité 100. Ainsi, l'unité 100 est apte à fournir un signal d'activation ou d'inactivation des circuits de chaque carte Cl, C 2, C 3 par le bus BP d'adresse, de données et de commande Les informations transportées par le bus ATM sont alors transmises à la carte suivante sans modification. Toutes les cartes sont synchronisées sur une fréquence d'horloge H de 19,44 M Hz soit une fréquence bit pour le bus ATM de 155,52 Hz fournie par une horloge H à l'unité 100. RACCORDEMENT: INTERFACE LIGNE-EMISSION RECEPTION/ADAPTATION DE RYTHME/GENERATEUR DE CELLULES. Sur la figure 2 on a représenté les détails de réalisation d'une carte de raccordement CA ou CB selon l'invention. La carte comporte une partie que l'on qualifiera dans la suite de réception R pour signifier qu'il s'agit du raccordement dans le sens terminal vers simulateur. La partie réception R comporte une interface ligne réception 10 permettant une liaison parallèle sur 8 fils par exemple et classique en soi, suivie d'un adaptateur de rythme ou file d'attente 20 du type pile FIFO pour adapter le rythme des cellules d'informations reçues par l'interface 10 et fournies par un terminal, avec celui du simulateur Pour cela l'écriture dans la pile se fait au rythme de l'horloge interne H. La partie R comporte également un multiplexeur 40 et un générateur 30. Dans le cas ou le simulateur n'est pas en liaison réception avec un terminal le flux sortant S de la partie réception R est fourni uniquement par le généra- teur 30 Dans le cas contraire, le flux sortant résulte d'un multiplexage entre les cellules générées par le générateur et les cellules disponibles dans la file d'attente 20 Dès qu'une cellule complète ( 53 octets) est présente dans la file d'attente 20, elle est aiguil- lée via le multiplexeur sur commande du signal N de remplissage de la file d'attente 20. La partie émission E comporte un circuit 60 de reconnaissance d'en-tête des cellules qu'il reçoit du bus ATM du simulateur destinées au terminal de récep- tion. Le circuit 60 est semblable au circuit 301 qui sera détaillé dans la suite de la description à propos de la figure 6 Une interface ligne émission 50 reçoit les cellules destinées au terminal de réception et les transmet à ce terminal L'interface 50, classique en soi, est apte à transmettre les cellules octets par octets, en parallèle sur 8 fils. On va maintenant détailler un exemple de réalisa- tion préféré pour le générateur de cellule 30 Ce générateur 30 comporte des moyens de mémorisation des cellules à générer Ces moyens sont programmés par l'unité 100 de manière à pouvoir obtenir une séquence d'une taille de 32768 cellules, la séquence pouvant être renouvelée en recommençant des cycles de lecture. De manière préférentielle, pour minimiser la taille mémoire nécessaire, on utilise deux mémoires Une mémoire 34 mémorise le contenu des cellules, soit selon cet exemple, 128 x 53 octets L'autre mémoire 32 contient un ensemble de numéros correspondant à des numéros de cellules que l'on désire générer parmi les 128 cellules mémorisées dans la mémoire 34 La mémoire 32 correspond à une mémoire d'index permettant d'avoir ainsi au moins une séquence de 32768 cellules. il Les mémoires sont pilotées par une base de temps. La base de temps comporte un compteur octet 33 qui est un compteur par 53 et qui adresse les poids faibles Adrf de la mémoire de contenu 34 Cette base de temps com- porte en outre, un compteur cellule 31 qui est un compteur par 32768 incrémenté à chaque cellule par un signal Fc et qui adresse les poids forts Adrf Ce compteur peut ou non être bloqué sur une adresse ADR donnée par la commande de bouclage BCL du bus BP. Lorsqu'il est bloqué à une adresse, c'est la même cellule adressée qui va être mise continuellement jusqu'à interruption de ce signal Lorsque le compteur n'est pas bloqué, l'émission des cellules se fait selon la séquence programmée dans la mémoire d'index 32. L'incrémentation du compteur 31 se fait par une sortie du compteur octet 33 qui indique la fin d'une cellule Fc Le compteur 33 est activé par un signal AC formé par le bus BP pour démarrer une séquence de génération de cellules. TRAITEMENT ERREURS BINAIRES/ERREURS CELLULES/ERREURS GIGUE La suite de la description va porter maintenant sur les différentes cartes de génération d'erreur. Selon l'invention, l'unité 100 est programmée de manière à commander, au moyen de son bus BP d'adresse, de données et de commande, les différents circuits tel que cela a été décrit à propos des cartes CA et CB et tel que cela va être décrit à propos des cartes Cl, C 2, C 3 et ainsi mettre en oeuvre le procédé de simulation décrit. Sur la figure 4, on a représenté un schéma de réalisation de génération d'erreurs binaires tel que réalisée par la carte Ci En pratique, les ensembles 70, , 84 et 85 sont doublés pour pouvoir assurer une simulation de transmission bidirectionnelle De façon pratique également, l'unité de pilotage des moyens 70 est réalisée par l'unité centrale de traitement repré- sentée sur la figure 1, c'est pourquoi elle porte la même référence. Sur la figure 5 (ou 6), on a représenté un schéma de réalisation de génération d'erreurs cellules tel que réalisé par la carte C 2 De la même façon pratique, les ensembles 200 et 300 sont doublés pour les mêmes raisons énoncées précédemment De façon pratique également, l'unité de pilotage des moyens 200 est réalisée par l'unité centrale de traitement représentée sur la figure 1. Le signal incident dans chaque carte est dénommé SI, il s'agit du signal transporté par le bus ATM représenté sur la figure 1. GENERATEUR D'ERREURS BINAIRES La figure 4 représente un schéma de réalisation du dispositif de génération d'erreurs binaires selon l'invention Ce dispositif comporte des moyens de mémorisation 70 commandés en lecture et écriture par l'unité de commande 100 qui comporte de manière plus précise une unité centrale de traitement 101 Cette unité 101 est associée à des moyens de mémorisation de programmes et de données 102 afin d'obtenir la géné- ration d'erreurs binaires comme cela va être décrit dans la suite. Selon l'invention on enregistre au préalable dans ces moyens de mémorisation, un ou plusieurs modèles de génération d'erreurs. Chaque modèle enregistré est défini par une loi mathématique connue On peut citer à ce titre une loi telle que la loi de Poisson Les modèles enregistrés peuvent aussi être le résultat de mesure effectuées lors de transmissions réelles sur les différents réseaux. On dispose ainsi de modèles relatifs au réseau de transmission Pour procéder à la génération d'erreurs binaires sur le signal incident SI de format et de débit correspondant à celui d'une transmission sur un réseau donné, on charge le modèle d'erreurs correspondant à la transmission sur ce réseau dans les moyens de mémorisa- tion 70 Le chargement est réalisé par l'unité centrale de traitement qui commande pour cela l'écriture du modèle dans ces moyens de mémorisation et qui commande ensuite la lecture du modèle enregistré au rythme d'arrivée des données du signal incident. Les données lues dans les moyens de mémorisation, au rythme du signal incident SI, sont combinées de manière à fournir un signal SE reproduisant les carac- téristiques de transmission du réseau choisi. Un tel signal SE permet en effet de simuler une transmission sur ce réseau. La combinaison des deux signaux consiste à inverser des éléments binaires du signal incident SI quand les éléments binaires du signal de génération d'erreurs DM sont actifs. En effet le modèle chargé dans les moyens de mémorisation de génération d'erreurs 70 se présente sous la forme d'éléments binaires se trouvant à l'état logique O ou 1 selon la convention adoptée pour obtenir une erreur ou pas d'erreur sur le signal incident. Selon la convention adoptée dans la réalisation pratique on a choisi de mémoriser un zéro lorsque l'on ne veut pas générer d'erreur et de mémoriser un 1 lorsque l'on veut générer une erreur. On rappelle ici que le taux d'erreurs sur des réseaux de transmission est généralement faible de l'ordre de 10-10 Même dans le cas o l'on prend un taux d'erreur de 10-6, ce qui est considéré comme excessif, cela se traduit par un million de bit à zéro dans la mémoire puis 1 bit à 1 et ainsi de suite si le modèle est récurant La taille mémoire requise peut donc être considérable. Ainsi de façon préférentielle, pour éviter d'avoir à utiliser une mémoire de très grande capacité pour la mémorisation du modèle qui va être lu au rythme du signal incident, on utilise un codage donnant deux types d'informations On a représenté, pour faciliter la compréhension, ces informations par deux zones mémoire distinctes sur la figure 4 Bien entendu, ces informa- tions peuvent être sur un seul composant mémoire. Le premier type d'information est constitué de mots correspondants à des motifs d'erreurs et l'autre à la distance entre les erreurs Ainsi au lieu de stocker un motif d'erreur O ou 1 correspondant à chaque bit du train incident on a choisi de coder le nombre de fois que va être répété un motif d'erreur, le motif d'erreur valant O lorsqu'il n'y a pas d'erreur selon la conven- tion qui a été prise De longues séquences sans erreur peuvent ainsi être codées avec beaucoup moins de bits. Comme cela a été expliqué ci-dessus, les moyens de mémorisation 70 comportent une mémoire 71 comprenant une zone mémoire de motif 72 et une zone mémoire de répéti- tion 73 Ces moyens comportent en outre, un compteur d'adresse 74 prévu pour adresser en lecture les mémoires 72 et 73 par le bus d'adresse AD. Selon un exemple de réalisation pratique les modèles se présentent sous la forme d'un ensemble de motifs d'erreurs correspondant à des mots de 8 bits A chaque motif d'erreur correspond un mot de 16 bits permettant de coder le nombre de fois que le motif associé doit être répété lors de la génération d'er- reurs. Un bus de donnée D permet de charger la mémoire de motifs d'erreurs 72, des données DM et la mémoire de répétition 73 des données issues de la mémoire 102. L'unité centrale donne pour cela un ordre d'écriture dans ces mémoires au moyen du signal de commande W/R. L'adressage des mémoires 72 et 73 pendant l'écriture est réalisé par l'unité centrale au moyen du bus d'adresse AD. En revanche l'adressage des mémoires 72 et 73 pour une lecture est réalisé par le compteur 74 au moyen du bus d'adresse AD sur commande également du signal W/R. Le compteur 74 est piloté par l'horloge H corres- pondant au rythme d'arrivée des données du signal incident SI A l'initialisation le compteur est pointé à la première adresse des mémoires 72 et 73 et est chargé par la valeur contenue à la première adresse de la mémoire de répétition 73 Le compteur reste à cette adresse jusqu'à ce que la valeur chargée dans ce comp- teur revienne par décrémentation à la position initiale du compteur Le compteur passe alors à l'adresse sui- vante. Ainsi, le mot mémorisé à une adresse donnée dans la mémoire 72, est répété autant de fois que l'indique la valeur mémorisée dans la mémoire 73 à l'adresse pointée par le compteur Le compteur passe à l'adresse suivante dès qu'il se retrouve à sa position initiale Les mots DM lus dans la mémoire 72 sont combinés au signal incident SI à la cadence d'arrivée de ce signal et permettent d'obtenir un signal SE ayant les caractéris- tiques d'un signal transmis par un réseau de transmis- sion donné. La combinaison du signal SI et des motifs d'erreur DM est obtenu par une porte logique 80 du type OU exclusif qui permet d'inverser des bits de ce signal quand les bits d'erreur sont actifs. A titre d'exemple, si l'on dispose, pour réaliser les mémoires 72 et 73, d'un composant mémoire organisé en 256 kmots de 4 bits, cela conduit à disposer d'une mémoire d'erreur de 256 kmots de 24 bits, la répétition étant codée sur 16 bits et les motifs d'erreur sur 8 bits. Une telle configuration permet d'atteindre un taux d'erreur minimum de 7,3 10-12 soit une période de répétition de 15 minutes environ et cela dans des conditions optimales c'est à dire pour une seule erreur dans le flux. Pour un modèle d'erreur plus complexe, on peut par exemple envisager un modèle d'erreur avec 1010 bits sans erreur puis 4 erreurs consécutives puis 100 bits cor- rects puis 105 bits avec un taux d'erreur moyen de 10-3. Une telle séquence occupera environ 19300 mots en mémoire sur les 262144 disponibles ( 256 x 1024 mots). Sans codage de la distance entre deux erreurs comme cela vient d'être décrit un tel modèle occuperait environ 1,25 106 octets de mémoire. Ce dispositif permet de générer une séquence d'une taille maximale de 1,37 1011 bits avec une mémoire limitée à 6,3 106 bits de mémoire. On a représenté sur cette même figure en trait pointillé, une variante de réalisation du dispositif conforme à l'invention Cette variante, permet de s'approcher au mieux d'une transmission en mode ATM et permet de ce fait de simuler au mieux une transmission sur réseau ATM. Pour cela, le dispositif comporte en outre, des moyens de génération d'un code correcteur d'erreurs 84 placés en amont des moyens de combinaison 80 et il comporte également des moyens de décodage 85 de ce code de correction d'erreurs placé en aval de ces moyens 80. Ainsi les moyens de génération du code correcteur d'erreurs 84 vont permettre de protéger grâce à ce code les octets de l'en-tête des cellules du signal incident de format ATM tel que préconisé par la norme ATM. Ce code va par conséquent permettre de corriger les erreurs qui peuvent être générées à partir du dispositif sur l'en-tête des cellules. Pour répondre à la norme ATM cette correction n'est faite que sur une seule erreur par en-tête Lorsque plus d'une erreur est détectée par les moyens de décodage du code correcteur d'erreurs la cellule est détruite comme cela est préconisée par la norme ATM. Les circuits utilisés pour réaliser la génération du code correcteur d'erreurs et le décodage de ce code correcteur d'erreurs sont des circuits que l'on peut trouver dans le commerce. A titre d'exemple de réalisation pratique on pourra prendre par exemple un circuit Xilinx ( 3020 PC 68) pour réaliser la génération du code correcteur d'erreur et un circuit Xilinx ( 3042 PG 132) pour réaliser le décodage du code correcteur d'erreurs. A titre d'exemple également les moyens de mémori- sation 10 peuvent être réalisés par une mémoire de type RAM vidéo Le port données parallèles est utilisé par l'unité centrale de traitement pour les accès en écri- ture et le port série est utilisé comme accès en lecture seule pour la sortie des données au rythme du bus ATM. GENERATION D'ERREURS CELLULES La figure 5 représente le schéma de principe du dispositif de génération d'erreur cellules conforme à l'invention Ce dispositif est commandé par l'unité 100, Il comporte une unité programmable de mémorisation du modèle désiré 200 et une unité programmable de généra- tion d'erreurs cellules proprement dite 300. Le signal incident dans lequel des erreurs cellules vont être générées est reçu par le générateur 300, et comporte des cellules affectées à une communication Ces cellules peuvent être des cellules "vides" ou des cellules de données, la différenciation se faisant par leur en-tête. Différents modèles d'erreurs ont été préalablement enregistrés et mémorisés dans l'unité 100 Pour générer des erreurs sur le signal incident, on choisit le modèle que l'on désire utiliser et on le charge dans l'unité de mémorisation 200. Cette unité 200 transmet, au rythme d'arrivée des * cellules du signal incident, un signal numérique indi- quant au générateur 300 si une erreur cellule doit être générée ou non et la nature de l'erreur Les erreurs générées sont de deux types: soit une perte de cellule, soit une insertion. Lors d'une perte de cellules, la communication concernée ne reçoit pas l'information contenue dans la cellule perdue. Lors d'une insertion à tort de cellule, la communi- cation concernée reçoit des données qui ne lui étaient pas destinées. Plus de détails vont être donnés dans la suite sur le procédé conforme à l'invention à partir du schéma de réalisation préférée du dispositif, représenté sur la figure 6. Comme cela a été dit des modèles d'erreurs cellules ont été préalablement enregistrés Ces modèles ont été par exemple obtenus par une loi mathématique connue On peut citer à titre d'exemple une loi telle que la loi de Poisson Les modèles enregistrés peuvent aussi être le résultat de mesure effectuées lors de transmissions réelles sur des réseaux. On dispose ainsi de différents modèles d'erreurs permettant de caractériser une transmission sur un réseau ATM. Pour procéder à la génération d'erreurs cellules sur un signal incident SI de format et de débit corres- pondant à celui d'une transmission sur un réseau ATM, on charge le modèle d'erreurs choisi dans la mémoire d'erreur 201. Il s'agit d'une mémoire programmable à lecture et écriture de type mémoire RAM dynamique. Selon un mode préféré de réalisation, afin d'ob- tenir pour la sortie, des données au rythme de bus ATM, cette mémoire est une mémoire RAM vidéo On lui a associé une circuit de gestion 202 pour gérer ses accès en lecture/écriture On rappelle à ce propos qu'une mémoire RAM vidéo comporte un port parallèle et un port série. Dans cette réalisation, les modèles ont été préala- blement enregistrés dans une mémoire 102 à lecture de type ROM et sont chargés dans la mémoire 201 à partir du port parallèle A de cette mémoire. Les données ainsi mémorisées dans cette mémoire sont lues au rythme du bus ATM et accessibles en sortie sur son port série B. Le circuit 202 de gestion des accès et d'adressage de la mémoire 201 reçoit des signaux de commande d'a- dressage de l'unité centrale de traitement 101, au moment du chargement des modèles, par le bus de don- nées D. La mémoire 201 est chargée de motifs d'erreurs se présentant sous la forme des mots indiquant d'une part la cadence d'apparition des erreurs et d'autre part la nature des erreurs. En pratique, ces mots comportent un bit dont la valeur indique qu'il faut générer une cellule avec ou sans erreur Ce bit vaut par exemple O pour indiquer qu'il n'y a pas d'erreur et 1 pour indiquer qu'il y a une erreur Ces mots comportent en outre 1 bit pour indiquer la nature de l'erreur c'est à dire s'il s'agit d'une insertion ou d'une perte de cellule. Pour obtenir un taux d'erreur de l'ordre de 10-8 avec un débit en ligne de 155 Mbit/s il est nécessaire d'avoir une mémoire d'erreurs d'une capacité de 10 Mega- octets. Pour éviter d'avoir à utiliser une telle capacité mémoire, le procédé consiste à coder le modèle d'erreur sous la forme de motifs d'erreurs auxquels on associe un mot indiquant le nombre de fois que le motif doit être répété, ce mot étant, par conséquent, le facteur de répétition du motif. De longues séquences sans erreur peuvent ainsi être codées avec beaucoup moins de bits. En conséquence la mémoire d'erreurs contient des motifs correspondant à l'information "pas d'erreur" avec associé à ces motifs un facteur de répétition du motif. La mémoire contient également des motifs correspondant à l'information "erreur" avec associé à ces motifs un facteur de répétition du motif. Les facteurs de répétition des motifs sans erreurs ont une valeur qui est très supérieure aux facteurs de répétition des motifs avec erreur On comprend, que le codage du facteur de répétition doit tenir compte de cette contrainte. Selon un exemple de réalisation préféré on a choisi de coder le facteur de répétition sur 14 bits de manière à pouvoir répéter ces motifs de 1 à 16384 fois, ce qui représente un ordre de grandeur acceptable. La mémoire d'erreur 201 permet par conséquent d'obtenir en sortie les motifs d'erreurs DM qui sont appliqués à une entrée du circuit d'erreur 300, ainsi que le facteur de répétition DR lu avec le motif d'er- reur associé et qui est appliqué à l'entrée d'un décomp- teur 203 Pour simplifier la compréhension, on peut dire que ces motifs DM sont mémorisés dans une zone Zl de la mémoire et que les motifs DR sont mémorisés dans une zone Z 2 de cette mémoire. Le décompteur 203 est piloté par une horloge externe Hc correspondant au rythme d'arrivée des cel- lules du signal incident SI. A l'initialisation le compteur est à une valeur qui lui permet d'obtenir la première adresse de la mémoire 201 et de rester à cette adresse jusqu'à ce que la valeur chargée dans ce compteur revienne à la position initiale. Le décompteur 203 passe à l'adresse suivante dès qu'il retrouve sa valeur initiale. La génération d'erreur proprement dite va être détaillée dans ce qui suit. Les modèles qui ont été établis permettent de déterminer à quel moment il faut générer une erreur dans le bus ATM incident et quelle est la nature de l'erreur (perte ou insertion d'une cellule) Le circuit d'erreur 300 permet d'agir sur les cellules incidentes du bus ATM pour y insérer des erreurs lorsque le modèle l'indique. Pour cela, le circuit 300 comprend un circuit de reconnaissance d'en- tête 301, un circuit de génération de cellules de remplacement 302 et un multiplexeur 303. Le circuit 301 filtre les en-têtes de cellules à affecter Le circuit 302 génère un défaut sur les cellules filtrées par le circuit 301 Le défaut consiste à modifier l'en-tête de la cellule filtrée. Le bus ATM transporte des cellules d'information. Dans le cas ou il n'y a pas d'information à transmettre, on utilise des cellules spéciales, appelées cellules vides, identifiées par leur en-tête. Les circuits 301 et 302 comportent des moyens de mémorisation dans lesquels l'en-tête d'une cellule vide et l'en-tête de la communication à affecter sont mémori- sées. Pour générer des pertes de cellules, le circuit 301 filtre l'en-tête de la communication à affecter, et le circuit générateur 302 introduit l'entête d'une cellule vide dans cette cellule Ainsi, une cellule valide est remplacée par une cellule vide, ce qui revient à une perte de cellule pour la communication affectée. Pour générer une insertion de cellule, le circuit 301 filtre l'en-tête d'une cellule vide, le circuit 302 remplace cette en-tête avec celle de la communication à affecter Dans ce cas le circuit 302 remplace une cellule vide par une cellule valide Cependant l'infor- mation contenue dans la cellule reste celle de la cellule vide d'origine. Le multiplexeur 303 permet de sélectionner en sortie soit une cellule incidente présente à l'entrée El soit une cellule générée présente à l'entrée E 2. La sortie du multiplexeur fournit le signal ATM dans lesquels des erreurs cellules ont été générées. A titre d'exemple dans une réalisation pratique de l'invention on a utilisé une mémoire RAM vidéo pour la mémoire 201, un circuit programmable Xilinx pour réali- ser les fonctions de circuits 202 et 203 On a également utilisé deux autres circuits programmables Xilinx pour réaliser les fonctions des circuits 301 et 302. GENERATION GIGUE Une communication en mode ATM consiste à envoyer des cellules dont l'identité est connue, à partir d'un terminal ATM vers un ou plusieurs autres terminaux, éventuellement en recevoir, ceci après échange de signalisation Cette communication se fait au travers d'un réseau constitué d'un ou plusieurs noeuds de commutations propre à l'ATM susceptibles d'être saturés. C'est pourquoi on prévoit des files d'attente à chaque noeud. Le temps mis par une cellule pour traverser le réseau varie en fonction du nombre de noeuds traversés et de la charge de ceux-ci Cette variation du temps de traversée du réseau se traduit par un écart entre les cellules à l'arrivée différent de l'écart origine, c'est ce que l'on entend par gigue, on parlera dans la suite de gigue cellule ou de cellules giguées. En mode ATM, un terminal raccordé au réseau voit arriver un flux de cellules sur le réseau ATM auquel il est raccordé, issues d'une ou plusieurs sources d'émis- sion Ce flux est constitué notamment de cellules destinées à ce terminal Le terminal est apte à sélec- tionner les cellules qui lui sont destinées par lecture de leur en-tête On qualifiera ces cellules dans la suite, de cellules relatives à une même communication. La gigue a donc pour effet de modifier la distribu- tion temporelle des cellules émises au départ d'un terminal d'émission A l'arrivée dans le terminal de réception, l'ordre des cellules est respecté mais n'a plus la même distribution La gigue induit par exemple une rafale de cellules concernant le terminal de récep- tion suivi d'un nombre X de cellules étrangères desti- nées à d'autres terminaux. La gigue a des incidences sur le dimensionnement des terminaux ATM. La figure 7 représente un schéma de principe du dispositif de génération de gigue cellule selon l'in- vention. Dans toute la suite de la description on parlera de cellules giguées que l'on notera G pour les cellules relatives à une même communication Les cellules G seront par conséquent les cellules de la communication affectée par la gigue introduite selon l'invention Les cellules autres seront notées NG pour indiquer qu'il s'agit de cellules appartenant à des communications non affectées par la gigue. Le dispositif comprend une unité de mémorisation 500 qui permet de programmer une consigne de gigue CG préalablement établie à partir soit de mesures effec- tuées sur une liaison de transmission en mode ATM soit à partir d'une loi mathématique donnée reflétant au mieux le phénomène de gigue sur une transmission en mode ATM. Une unité de commande 800 est prévue pour commander la lecture de la consigne dans l'unité 500 et commander la génération d'un signal SG présentant des écarts variables entre cellules ou non selon le signal de la consigne. Le flux de sortie SG du dispositif est identique au flux d'arrivée SI lorsque l'écart entre cellules reste le même en entrée qu'en sortie Le flux de sortie est différent lorsque l'écart entre cellules a été modifié par rapport à l'écart du flux d'entrée. L'écart entre cellules du flux d'arrivée SI est mesuré par une unité 600. Après mesure de cet écart, les cellules G relatives à la communication concernée sont séparées des cellules autres NG Cette séparation ou aiguillage est réalisée par l'unité 700. L'unité de commande 800 permet de piloter l'en- semble des opérations réalisées par les unités 500, 600 et 700 pour ensuite modifier l'écart entre cellules de la communication concernée en réinsérant le même nombre de cellules NG (des communications autres) entre deux cellules G ou un nombre différent de celui-ci. Un exemple de réalisation non limitatif va être décrit dans la suite à partir de la figure 8 Selon cet exemple, l'unité 500 est réalisée par une mémoire à lecture et écriture de type RAM Cette mémoire est donc chargée par un modèle de consigne CG désiré et modi- fiable L'unité 600 est réalisée par un circuit 601 de détection des en-têtes des cellules permettant d'iden- tifier les cellules G relatives à la communication concernée et les autres cellules NG. Cette unité 600 comprend également, associé à ce circuit 601, un circuit 602 de comptage d'écart cellules et une file d'attente 603 réalisée par piles de stockage de type FIFO afin de stocker les écarts obtenus à la sortie du compteur 602. L'unité d'aiguillage 700 comporte, selon cet exemple de réalisation, une file d'attente 701 réalisée par piles de stockage de type pile FIFO permettant de stocker les cellules G relatives à la communication affectée, identifiées par le circuit 601. Cette unité 700 comporte également une file d'at- tente 702 réalisée par piles de stockage de type pile FIFO permettant de stocker les cellules NG de communica- tions autres. L'unité de commande 800 permet de procéder à la génération de gigue suivant les étapes qui vont être décrites dans la suite et sur commande de l'unité 100. L'unité 800 comporte pour cela un multiplexeur 805, une unité arithmétique et logique 802, un séquenceur 803 et une logique de commande 804 de manière à gérer l'adres- sage des piles de stockage, le comptage des écarts et, l'insertion ou la retenue de cellules entre les cellules de la communication affectée par la gigue. Le déroulement de l'ensemble des opérations pilo- tées par l'unité centrale 100 au moyen de l'unité arithmétique et logique 802, du séquenceur 803 et de la logique de commande 804 pour obtenir un cycle de gigue est illustré par l'organigramme de la figure 10. Tous ces ensembles sont synchronisés sur le signal d'horloge H, centré sur l'en-tête des cellules et correspondant au rythme d'arrivée des cellules. Le détecteur d'en-tête 601 est synchronisé sur l'horloge H correspondant au rythme d'arrivée des cel- lules Ce circuit est par exemple réalisé par un circuit programmable Xilinx dans lequel l'en-tête des cellules de la communication affectée a été programmé Ce circuit réalise la comparaison des en-têtes des cellules inci- dentes au rythme de leur arrivée, à l'en-tête programmé et, transmet la cellule à l'ensemble 701 ou 702 selon les résultats de la comparaison. Le compteur 602 est activé par un signal de détec- tion D de cellules délivré par le circuit 601. Le stockage des cellules dans la pile FIFO 701 se fait simultanément au stockage dans la pile 603 de l'écart mesuré associé à chaque cellule tel que cela a été illustré par l'exemple donné sur le diagramme de la figure 9. Sur ce diagramme l'écart entre les cellules Gl et G 2 est égal à 1, cette valeur d'écart " 1 " est affectée à la cellule Gl L'écart entre G 2 et G 3 est 4, 4 est affecté à la cellule G 3 L'écart entre G 3 et G 4 est 0, O est affecté à G 3. La consigne programmée consiste par conséquent à mémoriser des mots indiquant des valeurs d'écart obéis- sant à une loi de programmation donnée. Pour obtenir une cellule de plus entre deux cel- lules G la consigne sera égale à + 1 Pour obtenir une cellule de moins, la consigne sera égale à -1. Pour n'obtenir aucun changement, la consigne sera égale à O. L'unité de séquencement commande la lecture d'une valeur de consigne V Gi puis V Gi+l pour mettre en oeuvre le cycle de génération de gigue sur la cellule Gi puis Gi+l Ainsi, pour giguer les cellules G, le dispositif va insérer un nombre variable de cellules NG entre deux cellules G. On va dans la suite, désigner par VG: la valeur gigue (ou consigne); ECART: l'écart séparant deux cellules G, il repré- sente donc le nombre de cellules non giguées dans le flux d'entrée; DELTA: le reliquat de gigue à terminer sur la cellule suivante dans le cas d'une impossibilité de réalisation du calcul; n NG: le nombre de cellules non giguées NG à envoyer avant de sortir la cellule giguée G faisant l'objet du calcul. L'unité arithmétique réalise le calcul suivant: n NG = ECART + VG + DELTA la valeur DELTA représente une retenue dans le calcul lorsque n NG est négatif. Selon un exemple de réalisation pratique, la valeur maximum du paramètre ECART est fixée à 4095 (cellules). Pour traiter une cellule Gi, on lit les paramètres ECART et V Gi concernant cette cellule, ainsi que le paramètre DELTA résultant du calcul précédent. Si n NG > 0, la gigue est positive, le déroulement du cycle pour la cellule peut commencer Les moyens de commande séquencent la sortie d'un nombre de cellules NG correspondant au nombre n NG puis la sortie de la cellule Gi. Si n NG de suite. Pour éviter d'avoir à lire une pile vide, on prévoit de réaliser un test sur la pile de cellules NG dans la boucle de vidage du nombre n NG de cellules Ce test se déroule immédiatement après l'envoi d'une cellule NG Dans le cas ou la pile NG est vide, on envoie la cellule giguée "en avance" et le nombre de cellules NG restant à sortir est reporté dans la valeur DELTA. L'ensemble des étapes I à X mentionnées sur la figure 10, correspondent aux différentes opérations effectuées pour un cycle de gigue venant d'être dé- taillé. on va maintenant donner, à titre d'exemple, des détails de réalisation pratique. On a choisi pour le circuit 500, une RAM statique de 32 k x 16 permettant de mémoriser des valeurs sur 16 bits, soit + 32767 à 32768 Le cycle recommence iden- tique à lui-même toutes les 32768 cellules giguées. L'unité arithmétique et logique 802 travaille sur 16 bits et forme, avec le séquenceur 803, une unité de séquencement des opérations en synchronisme avec le signal H. Les fonctions des unités 601 et 602 sont intégrées dans un circuit logique de type FPGA (Field Programmable Gate Array). Les piles de stockage 701, 702 ont une capacité de 256 k x 8, car on a fixé l'écart maximum entre deux cellules G égal à 4096 cellules Chaque pile doit avoir au moins une taille de 53 x 4096 octets. Pour avoir cette capacité, les piles sont consti- tuées de RAM statiques associées à une logique classique en soi 804 qui permet de gérer les lectures et écri- tures. On peut écrire dans ces piles un octet au rythme de l'horloge de base soit 19,44 M Hz et simultanément lire un octet Le temps d'accès des mémoires actuelles étant limité on a choisi la structure suivante pour l'écriture et la lecture: En effet, la longueur impaire d'une cellule ATM gêne la gestion par paire d'octets au rythme de 155 Mbit/s Pour gérer de manière plus rapide des écritures en mémoire, d'ordinaire on travaille par paire de valeurs Par exemple si on veut stocker des octets en mémoire de 8 bits à la limite du temps d'accès de ces mémoires, il suffit de mettre deux octets en parallèle dans des mémoires 16 bits On travaille alors à un rythme deux fois plus lent Par contre ceci est impos- sible dans cette réalisation. Ainsi, pour résoudre ce problème, on considère un flux impair d'octets On décompose ce flux en trois flux différents: le flux des octets pairs dans lequel sont rangés les octets de rang 0,2,, 2 i,, etc,. le flux des octets impairs qui comporte les octets 1, 3, 5, 2 i+l), etc, le flux des octets derniers (DER). Cette décomposition permet d'obtenir 2 flux (pair et impair) dont le nombre d'éléments est identique et de plus, ce nombre est pair Le dernier de chaque suite est stocké dans une pile de type FIFO référencée 701 De cette manière, on peut gérer des écritures lectures par paire et traiter le dernier en un seul cycle avec une pile FIFO de capacité déterminée mais de temps d'accès très rapide, la capacité de la FIFO dépend du nombre d'octets que l'on veut stocker en même temps dans la RAM Si cette RAM comporte 2 koctets et si la suite impaire est égale à ( 2 N + 1) octets, la FIFO doit avoir une capacité de 2 k-1 mots de 16 bits. N Les octets pairs et impairs O et 1 sont décrits en même temps puis au tour des octets 2 et 3 etc Quand le dernier arrive, on l'écrit dans la FIFO, DER, 704 réservée au dernier octet de chaque suite. Pour la lecture on adopte le même principe. On a, par conséquent, réalisé un système simple qui permet d'écrire et de lire toute suite impaire d'octets par paire Ce qui permet en plus d'utiliser l'indicateur de file vide de cette pile FIFO comme indicateur général pour cet ensemble de stockage. REVENDICATIONS 1 Procédé de simulation de transmission sur un réseau de transmission par transfert asynchrone, carac- térisé en ce qu'il consiste à simuler le raccordement à ce réseau, à générer un signal numérique de format et de débit correspondant aux normes de transmission sur le réseau, le signal étant constitué de cellules identi- fiables par un en-tête, à générer des erreurs et traiter ce signal pour y introduire ces erreurs. 2 Procédé de simulation selon la revendication 1, caractérisé en ce que la simulation du raccordement au réseau par un terminal consiste en réception à: adapter le rythme d'arrivée de cellules issues du terminal émetteur au rythme des cellules générées; multiplexer les cellules reçues aux cellules générées pour obtenir le signal numérique de format et de débit correspondant aux normes du réseau. 3 Procédé de simulation selon la revendication 1, caractérisé en ce que la simulation du raccordement au réseau par un terminal consiste en émission à: identifier dans le signal numérique généré, des cellules destinées à un terminal de réception; transmettre les cellules identifiées à ce terminal au rythme de réception par le terminal. 4 Procédé de simulation selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il consiste à simuler la transmission selon les deux sens de transmission d'un terminal A vers un terminal B et inversement. Procédé de simulation selon l'une quelconque des revendications précédentes, caractérisé en ce que la génération d'erreur réseau consiste à générer des erreurs binaires et/ou des erreurs cellules et/ou des écarts variables entre cellules phénomène dénommé "gigue". 6 Procédé de simulation selon la revendication 5, caractérisé en ce que la génération d'erreurs binaires dans le signal numérique incident de format et de débit correspondant aux normes de transmission du réseau comporte les étapes suivantes: enregistrer un ou plusieurs modèles prédéterminés de génération d'erreurs; charger dans des moyens de mémorisation à lecture et écriture le modèle désiré de manière à obtenir un signal numérique de génération d'erreur par lecture de ces moyens de mémorisation; combiner le signal de génération d'erreur au signal incident de manière à introduire des erreurs sur des éléments binaires de ce signal. 7 Procédé de simulation selon la revendication 6, caractérisé en ce que la combinaison des deux signaux consiste à inverser des éléments binaires du signal incident par des éléments binaires du signal de généra- tion d'erreur. 8 Procédé de simulation selon la revendication 6, caractérisé en ce que chaque modèle est prédéterminé à partir d'une loi mathématique et/ou à partir de mesures effectuées lors d'une transmission sur ledit réseau. 9 Procédé de simulation selon la revendication 6, caractérisé en ce que le signal numérique de génération d'erreur est constitué des mots correspondant à des motifs d'erreur, et en ce que le chargement dans les moyens de mémorisation consiste d'une part, à charger ces motifs et d'autre part, à charger le nombre de fois que doit être répété chaque motif de l'opération de lecture consistant à lire successivement autant de fois le motif que l'indique le nombre mémorisé pour ce motif. Procédé de simulation selon la revendication 6, caractérisé en ce que les motifs sont des mots de 8 bits et en ce que le nombre de fois que doit être répété un octet est codé sur 16 bits. 11 Procédé de simulation selon l'une quelconque des revendications 6 à 10, caractérisé en ce qu'il consiste en outre à réaliser un codage de correction d'erreur sur le signal incident avant d'opérer la combinaison avec le signal de génération d'erreur, et en ce qu'il consiste à réaliser un décodage de correction d'erreur sur le signal obtenu après combinaison, et en ce que le codage de correction d'erreur et de décodage de correction d'erreur sont réalisés sur les en-têtes de cellules. 12 Procédé de simulation selon la revendication 5, caractérisé en ce que la génération d'erreurs cellules dans le signal numérique incident ayant un format et ayant un débit correspondant aux normes de transmission d'un réseau ATM et comprenant des cellules affectées à une communication, identifiables par leur en-tête, comporte les étapes suivantes: enregistrer un ou plusieurs modèles d'erreurs prédéterminés; charger dans des moyens de mémorisation à lecture et écriture le modèle désiré de manière à obtenir un signal numérique de génération d'erreurs par lecture de ces moyens de mémorisation; générer des cellules erronées; remplacer des cellules du signal incident par des cellules erronées en fonction du cadence- ment imposé par le signal de génération d'erreur. 13 Procédé de simulation selon la revendication 12, caractérisé en ce que le signal numérique de généra- tion d'erreurs est constitué de mots correspondant à des motifs traduisant le cadencement d'apparition d'erreurs et la nature de l'erreur à générer. 14 Procédé de simulation selon la revendication 11 ou 12, caractérisé en ce que le chargement dans les moyens de mémorisation consiste, d'une part, à changer les motifs et, d'autre part, à charger en association à chaque motif, un mot de codage de la distance entre les motifs de manière à obtenir un facteur de répétition pour chaque motif, l'opération de lecture du motif consistant alors à lire successivement autant de fois le motif que l'indique le facteur pour ce motif. Procédé de simulation selon l'une quelconque des revendications 12 à 14, caractérisé en ce que chaque motif comporte un bit dont la valeur traduit l'appari- tion d'une cellule erronée ou l'apparition d'une cellule sans erreur et un bit dont la valeur traduit une perte ou une insertion de cellule. 16 Procédé de simulation selon l'une quelconque des revendications 12 à 15, caractérisé en ce que la génération de cellules erronées consiste: à mémoriser les en- têtes identifiant une cellule vide et une cellule de la communication affectée; à insérer l'en-tête d'une cellule vide dans une cellule valide incidente afin d'obtenir une perte de cellule; ou, à insérer l'en-tête d'une cellule de la communication dans une cellule vide incidente afin d'obtenir une insertion de cellule. 17 procédé de simulation selon l'une quelconque des revendication 12 à 16, caractérisé en ce que chaque modèle est prédéterminé, soit à partir de lois mathéma- tiques, par exemple, la loi de Poisson ou autre, soit à partir de mesures effectuées sur une transmission réelle sur ledit réseau. 18 Procédé de simulation selon la revendication 5, caractérisé en ce que la génération de gigue cellules dans un signal incident transmis en mode ATM, comprend les étapes suivantes: mémoriser un modèle de consigne de gigue prééta- blis, déterminer l'écart entre les cellules incidentes relatives à une même communication, à modifier ou non l'écart entre cellules de cette même communication selon la consigne. 19 Procédé de simulation selon la revendication 18, caractérisé en ce que la modification consiste à enlever ou à insérer un nombre de cellules donné par la consigne entre les cellules d'une même communication. Procédé de simulation selon la revendication 18, caractérisé en ce que la détermination de l'écart entre cellules consiste à l'arrivée de chaque cellule: à identifier la cellule par son en-tête; à compter après identification, le nombre de cellules séparant deux cellules relatives à une même communication. 21 Procédé de simulation selon la revendication , caractérisé en ce que l'identification d'une cellule consiste: au préalable, à enregistrer l'en-tête d'une cellule concernant la communication affectée par la gigue; à comparer les en-têtes des cellules incidentes à cet en-tête; à stocker après comptage l'écart entre les cellules de manière à le modifier ou non selon la consigne. 22 Simulateur de transmission sur un réseau de transmission par transfert asynchrone, caractérisé en ce qu'il comporte des moyens de raccordement (CA, CB), des moyens de génération (CA, CB, Cl, C 2, C 3) d'un signal numérique de format et de débit correspondant aux normes de transmission du réseau et des moyens de commande et de traitement ( 100). 23 Simulateur de transmission selon la revendica- tion 22, caractérisé en ce que les moyens de raccorde- ment comportent des moyens de raccordement en réception (R) d'un terminal au réseau et des moyens de raccorde- ment en émission (E) du réseau au terminal. 24 Simulateur de transmission selon la revendica- tion 23, caractérisé en ce que les moyens de raccorde- ment en réception (R) sont aptes à recevoir des cellules émises par un terminal A, ces moyens comportent une interface ligne réception ( 10), des moyens d'adaptation du rythme ( 20) d'arrivée de ces cellules aux cellules générées, des moyens de multiplexage ( 40) pour multi- plexer les cellules reçues aux cellules générées de manière à obtenir le signal de format et de débit requis. Simulateur de transmission selon la revendica- tion 23, caractérisé en ce que les moyens de raccorde- ment en émission (E) comportent des moyens d'identifi- cation des cellules ( 60) de manière à détecter dans un signal numérique généré, les cellules destinées à un terminal (A) et une interface ligne émission ( 50) pour transmettre ces cellules au terminal. 26 Stimulateur de transmission selon l'une quel- conque des revendications 22 à 25, caractérisé en ce que les moyens de traitement et de commande comportent des moyens de génération d'erreurs sur un signal incident, ce signal étant le signal numérique généré ou le signal obtenu par multiplexage. 27 Simulateur de transmission selon l'une quel- conque des revendications 22 à 26, caractérisé en ce que les moyens de génération d'erreur comportent des moyens de générateur d'erreurs binaires (Ci). 28 Simulateur de transmission selon l'une quel- conque des revendications 22 à 27, caractérisé en ce que les moyens de génération d'erreur comportent des moyens de générateur d'erreurs de cellules (C 2). 29 Simulateur de transmission selon l'une quel- conque des revendications 22 à 28, caractérisé en ce que les moyens de génération d'erreur comportent des moyens de génération de gigue ou d'écart variable entre cel- lules (C 3). 30 Simulateur selon la revendication 27, carac- térisé en ce que les moyens de génération d'erreurs binaires comportent: des premiers moyens ( 102) de mémorisation dans lesquels sont enregistrés un ou plusieurs modèles prédéterminés de génération d'erreurs, des deuxièmes moyens ( 71) de mémorisation à lecture et écriture dans lesquels est chargé le modèle désiré de manière à obtenir un signal numérique de génération d'erreur par lecture de ces deuxièmes moyens de mémorisation, des moyens de commande ( 100) aptes à commander des opérations de lecture et d'écriture dans un deuxième moyens de mémorisation, des moyens de combinaison ( 80) du signal incident et du signal de génération d'erreur. 31 Simulateur selon la revendication 30, caracté- risé en ce que les deuxièmes moyens de mémorisation ( 71) comportent une première et une deuxième zone mémoire, en ce que le signal d'erreur (DM) est constitué de mots correspondant à des motifs d'erreur, ces motifs étant chargés dans la première zone mémoire, la deuxième zone mémoire comportant des mots correspondant au nombre de fois que doit être lu successivement un même motif, et en ce qu'il comporte un compteur d'adresse ( 74) permet- tant d'adresser les mémoires, ce compteur étant incré- menté après attente du nombre de cycle contenu dans la deuxième zone mémoire ( 73). 32 Simulateur selon l'une quelconque des revendi- cations 30 ou 31, caractérisé en ce qu'il comporte en outre, des moyens de codage de correction d'erreur ( 84) placés en amont des moyens de combinaison ( 80) et des moyens de décodage de correction d'erreur ( 85) placés en aval des moyens de combinaison. 33 Simulateur selon l'une quelconque des revendi- cations 30 à 32, caractérisé en ce que les moyens de combinaison sont réalisés par un OU exclusif. 34 Simulateur selon la revendication 28, caracté- risé en ce que les moyens de génération d'erreurs cellules comportent: des premiers moyens ( 100) de mémorisation dans lesquels sont enregistrés un ou plusieurs modèles prédéterminés de génération d'erreurs cellule; des deuxièmes moyens ( 200) de mémorisation à lecture et écriture dans lesquels on charge au moment voulu le modèle désiré de manière à obtenir un signal numérique de génération d'erreurs par lecture de ces deuxièmes moyens de mémorisation, des moyens de commande ( 100) aptes à commander des opérations de lecture et d'écriture des deuxièmes moyens de mémorisation, des moyens de génération d'erreurs cellules ( 300) recevant le signal numérique de génération d'er- reurs et générant des erreurs cellules dans le signal incident en fonction du signal numérique reçu. Simulateur selon la revendication 28 ou 34, caractérisé en ce que les moyens ( 300) de génération d'erreurs de cellules comportent des moyens de recon- naissance d'en- tête ( 301), des moyens de génération d'une cellule de remplacement ( 302), et des moyens de multiplexage ( 303) permettant, sur commande des moyens de reconnaissance d'en-tête, de remplacer une cellule incidente par une cellule de remplacement. 36 Simulateur selon la revendication 34, caracté- risé en ce que les moyens ( 200) de mémorisation compor- tent une mémoire ( 201) ayant une première (Zl) et une deuxième (Z 2) zone de mémoire, le signal numérique de génération d'erreurs est constitué de mots correspondant à des motifs d'erreurs (DM), ces motifs étant chargés dans la première zone mémoire, la deuxième zone mémoire comportant des mots (DR), correspondant aux nombres de fois que doit être lu successivement chaque motif; ces moyens ( 200) comportant en outre un décompteur d'adresse ( 203) permettant d'adresser les zones mémoires, ce décompteur étant réinitialisé par la sortie de la deuxième zone mémoire, les moyens ( 200) comprenant également des moyens ( 202) de gestion d'accès à la mémoire. 37 Simulateur selon la revendication 36, caracté- risé en ce que la mémoire ( 201) est constituée par une mémoire RAM dynamique. 38 Simulateur selon la revendication 36 ou 37, caractérisé en ce que la mémoire ( 201) est une mémoire RAM vidéo. 39 Simulateur selon la revendication 29, caracté- risé en ce que les moyens de gigue comportent: des moyens de mémorisation d'une consigne ( 500) de gigue, préalablement établie; des moyens ( 600) de mesure de l'écart entre cel- lules relatives à une même communication; des moyens d'aiguillage ( 700) des cellules inci- dentes selon qu'elles sont relatives à la même communication ou non; des moyens de commande ( 800) permettant de modifier ou non l'écart entre cellules relatives à une même communication. 40 Simulateur selon la revendication 29 ou 39, caractérisé en ce que les moyens de mesure de l'écart ( 600) comportent: un détecteur d'en- tête des cellules ( 601); un compteur d'écart entre cellules ( 602); un registre de stockage pour stocker la valeur de cet écart ( 603). 41 Simulateur selon la revendication 39, carac- térisé en ce que les moyens d'aiguillage ( 800) compor- tent un premier registre de stockage ( 701) de cellules relatives à la même communication et un deuxième regis- tre de stockage ( 702) de cellules autres. 42 Simulateur selon la revendication 39, caracté- risé en ce qu'il comporte un registre de stockage ( 603) de l'écart entre cellules relatives à la même communi- cation. 43 Simulateur selon la revendication 39, carac- térisé en ce que les moyens d'aiguillage comportent en outre un registre de stockage ( 703) permettant de réaliser des écritures et lectures d'octets par paire, le dernier octet de chaque cellule étant stocké dans ce registre. 44 Simulateur selon la revendication 39, caracté- risé en ce que les moyens de commande ( 800) comportent une unité arithmétique, un séquenceur et une logique d'adressage des registres. Simulateur selon la revendication 39, caracté- risé en ce que les moyens de commande de mémorisation comportent une mémoire ( 500) à lecture et écriture de type RAM statique. 46 Simulateur selon la revendication 39, carac- térisé en ce que les registres de stockage ( 701, 702) sont réalisés par des mémoires RAM statiques.