Brevet FR2703551A1 — publié le 19941007

PROCEDE ET DISPOSITIF DE TRAITEMENT DE DONNEES D'IMAGE POUR ENREGISTREUR VIDEO NUMERIOUE A BANDE. La présente invention concerne un appareil de traitement de données image pour un enregistreur numérique vidéo à bande (ci-après appelé "VTR" numérique) dans lequel des données image peuvent être reproduites en aussi grand nombre que possible à partir d'un moyen d'enregistrement de manière à ce que la qualité image puisse être davantage améliorée L'invention concerne également un procédé pour traiter les données images dans ce dispositif. En général, un VTR numérique servant à enregistrer et reproduire les données image en utilisant une méthode de traitement de signaux numériques classiques présente à l'usage de nombreux avantages variés mais comporte un problème qui consiste en ce que la quantité de données à traiter est considérablement augmentée en comparaison à un VTR analogique de type classique à usage domestique. En conséquence, du fait qu'un VTR numérique à usage domestique doit pouvoir utiliser une bande magnétique pour VTR analogique dont l'usage domestique est très répandu afin d'enregistrer et de reproduire des données image sur la bande magnétique, les données image doivent être compressées de manière à réduire la quantité de données image à traiter. Ainsi, quand les données image sont enregistrées et reproduites, des erreurs interviennent inévitablement Si les données images sont enregistrées et reproduites par compression, des détériorations des images dues à des erreurs apparaissent beaucoup plus sérieuses en comparaison des cas d'enregistrement et de reproduction des données image sans compression. 1 - De ce fait, il est souhaitable que des erreurs engendrées pendant la reproduction de données image soient réduites autant que possible et un tel VTR numérique doit pouvoir reproduire des données image à grande vitesse comme dans un VTR analogique. Les deux problèmes précédemment évoqués peuvent être résolus par un procédé de codage de correction d'erreurs ci-après appelé ("ECC") et par un procédé de formatage de bandes. Dans le procédé ECC, afin de corriger effectivement une erreur aléatoire et des groupes d'erreur engendrés pendant les opérations d'enregistrement et de reproduction, on exécute un procédé ECC externe et un procédé ECC interne de manière à engendrer un code logique de produit et on exécute ensuite un procédé intercalaire utilisant le code logique de produit. En conséquence, l'erreur aléatoire peut être corrigée par les procédés ECC interne et externe et le groupe d'erreurs est converti en une erreur aléatoire et peut alors être corrigée. Egalement, du fait que le procédé intercalaire s'applique à un format de bande dans lequel les données image sont enregistrées sur une bande magnétique ayant une trame prédéterminée, ce format de bande a un effet important sur la qualité image quand une opération de reproduction est réalisée avec un changement de vitesse dans un VTR numérique. La figure 1 est une vue en plan d'une bande montrant un parcours de balayage d'une tête pendant l'opération de reproduction à vitesse double, dans un format de bande dans lequel les données image d'une trame sont divisées et enregistrées en deux pistes, et la figure 2 est une vue en plan d'une bande montrant un parcours de balayage 2 - d'une tête pendant une opération de reproduction de vitesse triple. La tête qui y est utilisée est une tête DA 4. Dans les figures 1 et 2, des portions indiquées en traits interrompus sont celles qui doivent être balayées par la tête et les portions indiquées par les hachures sont celles qui doivent être reproduites par la tête. Une partie des données image reproduites à partir seulement des portions hachurées de chaque piste est considérée à juste raison comme des données correctes. Dans le cas o l'opération de reproduction est réalisée à vitesse normale, les données image enregistrées dans toutes les portions de chaque piste sont reproduites mais dans le cas o l'opération de reproduction est réalisée à vitesse élevée les données image enregistrées dans seulement une portion de chaque piste sont reproduites comme représenté dans la portion hachurée de la figure 2. Comme précédemment décrit, la reproduction d'une partie des données image exerce une mauvaise influence sur la qualité image. En particulier, si les données image reproduites à partir de seulement une partie de chaque piste sont reconstruites dans un VTR numérique domestique capable de comprimer et de reproduire des données image, la perte en données image est considérablement accrue en comparaison d'une reproduction d'une donnée image sans compression. Pour cette raison, même si l'opération de reproduction à haute vitesse est réalisée en utilisant le procédé intercalaire et le procédé de formatage de bandes, on doit considérer que les données image peuvent être reproduites en grande partie à partir d'un moyen 3 - d'enregistrement En outre, même dans un VTR émetteur dans lequel les données image ne sont pas compressées pour être enregistrées et reproduites, les données image sont enregistrées aléatoirement sur plusieurs pistes de bandes magnétiques de manière à ce qu'une bonne qualité d'image peut être obtenue pendant l'opération de reproduction à haute vitesse. Toutefois, dans un VTR domestique dans lequel les données image sont compressées pour être enregistrées et reproduites, les données image sont divisées en une pluralité de segments à enregistrer et à reproduire. Ensuite, les données image beaucoup plus compressées sont enregistrées dans la portion médiane d'une bande d'enregistrement, et les données image enregistrées sont reproduites à partir de la portion médiane pendant l'opération de reproduction à haute vitesse de sorte que la reproduction de données à haute vitesse peut être réalisée. En général, un procédé ECC est utilisé pour corriger les erreurs engendrées pendant l'opération de reproduction et de préférence, un procédé de formatage de bande de type conventionnel tel que décrit ci-dessus consiste à transformer les données image en un code logique de produit qui doit être enregistré sur une bande d'enregistrement aléatoirement ou en segment. Dans ce procédé, des codes externes qui ne sont pas utilisés dans l'opération de reproduction sont encodés par un procédé d'encodage externe pour être transformés en des informations additionnelles. Les informations additionnelles sont encodées par un procédé d'encodage interne pour être transformées en d'autres informations additionnelles. 4 - Les informations obtenues de ce fait sont enregistrées sur la bande d'enregistrement, aléatoirement ou en segment. De ce fait, dans les données image reproduites pendant l'opération de reproduction à haute vitesse des données de décodage externe nécessaires pour exécuter le procédé de décodage externe, sont reproduites en même temps que les données image. Si on reproduit les données de décodage interne nécessaires pour exécuter le procédé de décodage interne à la place des données de décodage externe, la qualité d'image peut être en outre améliorée. La figure 6 représente un format de bande conventionnel, dans lequel des données de champ constituées par une trame sont respectivement enregistrées dans deux pistes Tl et T 2. Un exemple de format de données à enregistrer en accord avec le format de bande conventionnel est illustré dans les figures 3 à 5. Comme on l'a vu précédemment, quand une opération de reproduction à haute vitesse est réalisée, du fait que les données enregistrées dans des portions supérieures et inférieures de chaque piste, excepté la portion médiane de chaque piste, ne sont pas reproduites, et que la tête de reproduction effectue simultanément un balayage le long de deux pistes, les données reproduites amplifiées par un amplificateur ne sont pas exactement reproduites. En conséquence, la présente invention a tout d'abord pour objet un procédé et un appareil de traitement de données image pour un VTR numérique permettant d'améliorer la qualité image même dans une opération de reproduction à haute vitesse. - 6 2703551 L'invention a en outre pour objet un procédé de formatage et d'enregistrement d'une bande qui permet d'améliorer la qualité image pendant une opération de reproduction à grande vitesse. L'invention pourra être mieux comprise de même que son objet et ses avantages apparaîtront plus clairement dans la description ci-après avec référence aux dessins annexés dans lesquels: La figure 1 est un diagramme plan d'une bande montrant un parcours de balayage d'une tête pendant une opération de reproduction à vitesse double; La figure 2 est un diagramme plan d'une bande montrant un parcours de balayage d'une tête pendant une opération de reproduction à vitesse triple; La figure 3 est un diagramme montrant un format de données selon un mode de réalisation de type conventionnel; La figure 4 est un diagramme montrant une structure de données de l'une Tl de deux pistes correspondant à des données image d'une trame dans un format de bande de type conventionnel; La figure 5 est un diagramme montrant une structure de données de l'autre piste T 2, dans un format de bande de type conventionnel; La figure 6 est un diagramme montrant un format de bande de type conventionnel; La figure 7 est un diagramme montrant une structure de données image d'une trame qui doit être réalisée par échantillonnage dans un système de transmission NTSC; 7 2703551 Les figures 8 A et 8 B sont des diagrammes montrant respectivement des structures de données de codes internes et externes selon un mode d'exécution de la présente invention; La figure 9 est un diagramme montrant une structure de données d'un bloc de codage de correction d'erreurs selon un mode d'exécution de la présente invention; La figure 10 est un diagramme montrant une structure par bloc d'une information d'image et d'une information additionnelle d'une trame selon le mode d'exécution de la présente invention; La figure 11 est un diagramme montrant une structure par bloc de l'information d'image d'une trame; La figure 12 est un diagramme montrant une structure par bloc d'une information additionnelle d'une trame; La figure 13 est un diagramme montrant un format de bande selon la présente invention; La figure 14 est un schéma-bloc de circuit montrant la constitution d'un appareil de traitement de données d'image numérique selon un mode d'exécution de la présente invention; La figure 15 est un diagramme temporel montrant la forme de signaux de commande servant à stocker des données image dans une mémoire et destinée à lire à partir de la mémoire; La figure 16 est un diagramme montrant une structure de données d'information d'image d'une trame qui est stockée dans la mémoire; 8 2703551 La figure 17 est un diagramme montrant la structure de données des informations d'image qui sont stockées sur une première piste TM 1 de la bande comme représenté sur la figure 13; La figure 18 est un diagramme montrant la structure de données des informations d'image qui sont stockées sur une seconde piste TM 2 de la bande comme représenté sur la figure 13; La figure 19 est un diagramme montrant une structure de données d'une information additionnelle d'une trame qui est stockée dans la mémoire; Les figures 20 A et 20 B sont des structures de données montrant les informations additionnelles qui sont stockées sur les portions supérieures et inférieures TB 1 et T Ul de la première piste comme représenté sur la figure 13; Les figures 21 A et 21 B sont des structures de données montrant les informations additionnelles qui sont stockées sur les portions supérieures et inférieures TB 2 et TU 2 de la seconde piste; La figure 22 est un diagramme temporel des signaux de commande dans le cas o les informations d'image sont stockées dans la mémoire d'encodage pendant l'opération d'encodage; La figure 23 est un diagramme temporel des signaux de contrôle de commande dans le cas o les informations additionnelles sont stockées dans la mémoire d'encodage pendant l'opération d'encodage; La figure 24 est un diagramme temporel des signaux de commande dans le cas o les informations d'image sont lues à partir de la mémoire d'encodage pendant l'opération d'encodage; La figure 25 est un diagramme temporel des signaux de commande dans le cas o les informations additionnelles sont lues à partir de la mémoire d'encodage pendant l'opération d'encodage; La figure 26 est un diagramme de circuit détaillé montrant un exemple de construction qui comprend la mémoire d'encodage et le contrôleur de mémoire d'encodage dans l'unité d'encodage tel que représenté figure 14, pour stocker et pour extraire les informations d'image dans ladite mémoire; La figure 27 est un diagramme de circuit détaillé montrant un exemple de construction qui comprend la mémoire d'encodage et le contrôleur de mémoire d'encodage dans l'unité d'encodage tel que montré dans la figure 14, pour stocker et pour extraire une information additionnelle dans ladite mémoire; La figure 28 est un diagramme de circuit détaillé montrant un exemple de la construction qui comprend la mémoire de décodage et le contrôleur de mémoire de décodage dans l'unité de décodage tel que représenté figure 14, pour stocker et pour extraire des informations d'image dans ladite mémoire; La figure 29 est un diagramme de circuit détaillé montrant un exemple de construction qui comprend la mémoire de décodage et le contrôleur de mémoire de décodage dans l'unité de décodage représenté figure 14, pour stocker et pour extraire des informations additionnelles de ladite mémoire; _ 9 _ La figure 30 est un diagramme de circuit détaillé du générateur d'adresse d'écriture tel que représenté figure 26; La figure 31 est un diagramme de circuit détaillé du générateur d'adresse de lecture 29 tel que représenté sur la figure 26; La figure 32 est un diagramme de circuit détaillé du générateur d'adresse d'écriture 64 tel que représenté sur la figure 27; La figure 33 est un diagramme de circuit détaillé du générateur d'adresse de lecture 51 tel que représenté figure 27; La figure 34 est un diagramme montrant une structure de données provenant de l'encodeur externe 4 tel que représenté figure 14; La figure 35 est un diagramme temporel de signaux de contrôle dans le cas o les informations d'image sont stockées dans la mémoire de décodage durant l'opération de décodage; La figure 36 est un diagramme temporel des signaux de contrôle dans le cas o les informations additionnelles sont lues dans la mémoire de décodage pendant l'opération de décodage; La figure 37 est un diagramme de circuit détaillé du générateur d'adresse de lecture 103 tel que représenté figure 28; La figure 38 est un diagramme de circuit détaillé du générateur d'adresse d'écriture 102 tel que représenté figure 28; - il - La figure 39 est un diagramme de circuit détaillé du générateur d'adresse d'écriture 118 tel que représenté figure 29; La figure 40 est un diagramme de circuit détaillé du générateur d'adresse de lecture 110 tel que représenté figure 29; La figure 41 est un diagramme temporel de signaux de commande dans le cas o les informations d'image sont stockées dans la mémoire de décodage pendant l'opération de décodage; La figure 42 est un diagramme temporel de signaux de commande dans le cas o les informations additionnelles sont lues dans la mémoire de décodage pendant l'opération de décodage; et La figure 43 est un diagramme montrant les signaux d'adresse à appliquer à la mémoire respective. La figure 7 fait apparaître que, dans un système de transmission NTSC, les données image échantillonnées correspondant à une image sont construites dans une pluralité de blocs, chacun des blocs comportant 16 x 16 pixels agencés dans une direction de lignes et de colonnes. Par exemple, une trame comporte 1350 blocs devant être respectivement comprimés par un compresseur de données. Les données image compressées sont de ce fait, converties en blocs de codage (qui sont représentés figures 8 A et 8 B) au moyen d'un procédé d'encodage externe et un procédé de codage interne Un code externe tel que représenté figure 8 A, est désigné par ( 58, 54), et un code interne tel que représenté figure 8 B est désigné par ( 56, 48). 12 - La figure 9 montre un bloc de codage de produit logique comprenant des codes externes et internes Le bloc de codage de produit logique est un bloc de codage de correction d'erreurs (ci-après dénommé ECC bloc) qui a 54 blocs unitaires et 4 informations additionnelles, chaque bloc unitaire ayant 48 symboles et chaque information additionnelle étant ajoutée à chaque bloc unitaire dans la direction des colonnes de ce dernier par l'encodeur externe Il existe donc 16 blocs ECC correspondant à une trame Dans le bloc de codage ECC, il y a deux types de données dont l'un est une première portion d'informations additionnelles Pl devant être ajoutée à l'information d'image au moyen du procédé d'encodage externe, et dont l'autre est une seconde portion d'informations additionnelles P 2 devant être ajoutée à la première information au moyen du procédé d'encodage interne. Comme précédemment décrit, dans chacun des blocs d'encodage ECC, les deux types d'informations sont représentés comme une carte de la façon représentée figures 11 et 12. Dans la figure 11, une structure bloc de l'information d'image d'une trame est représentée de la façon d'une carte de mémoire, et dans la figure 12 une structure par bloc des informations additionnelles d'une trame sont représentées à la façon d'une carte de la mémoire. Selon la présente invention, les informations additionnelles Pl et P 2 sont enregistrées des deux côtés de chaque piste dans une bande d'enregistrement magnétique. Un exemple de format de bande selon la présente invention est illustré sur la figure 13. Dans la figure 13, les symboles de référence TM 1 et TM 2 indiquent les portions médianes de la bande dans 13 - lesquelles les informations d'image et les secondes informations additionnelles à ajouter aux informations d'image sont enregistrées. Les symboles de référence T Ul et TU 2 indiquent les portions supérieures de la bande dans lesquelles les premières portions d'informations additionnelles et les secondes informations additionnelles à ajouter aux premières informations additionnelles sont enregistrées. Les symboles de référence TB 1 et TB 2 indiquent une portion inférieure de la bande dans laquelle les mêmes informations que les informations à enregistrer dans les portions supérieures PUI et PU 2 sont enregistrées. Par la suite, l'opération de formatage de la bande d'enregistrement sera décrite avec référence aux dessins correspondants. La figure 14 est un schéma montrant le dispositif de traitement des données image selon la présente invention qui est constitué par une unité d'encodage et une unité de décodage. La figure 15 est un diagramme temporel des signaux de commande utilisés pour stocker et lire les données image dans le dispositif de traitement de données image tel que représenté figure 14. Le formatage de bandes selon la présente invention, tel qu'illustré sur la figure 13, est réalisé dans une première mémoire 5 et un premier contrôleur mémoire 6 de l'unité d'encodage, et dans une seconde mémoire 21 et un second contrôleur de mémoire 22 de l'unité de décodage du dispositif. Tout d'abord, on décrira un procédé de traitement de données dans lequel un signal d'image analogique est 14 - encodé afin d'être enregistré dans un moyen d'enregistrement tel qu'une bande magnétique. Sur la figure 14, le signal image analogique provenant d'une borne d'entrée 1 est appliqué à un convertisseur analogique-numérique 2 (ci-après désigné A/D convertisseur) pour être converti en données image numériques. Les données image numériques sont appliquées à un compresseur de données 3 pour être compressées, et ensuite les données image compressées sont appliquées à un encodeur externe 4 Avec l'encodeur externe 4, les données image comprimées sont divisées en une pluralité de codes externes qui sont rajoutés respectivement aux premières informations additionnelles, et ensuite tous les codes externes ajoutés aux premières informations additionnelles sont stockés dans une mémoire intercalaire (non représentée) et une mémoire de formatage (non représentée) qui sont situées dans une mémoire d'encodage 5. La mémoire d'encodage 5 a une capacité de stockage permettant de stocker des données image correspondant à deux trames et actionnée par des signaux de commande par exemple un signal E (ENABLE SIGNAL) d'habilitation de mémoire EME, ensuite des signaux d'habilitation d'écriture mémoire E MWE et /EMWE, d'autres signaux de contrôle ou similaires comme représenté figure 15, figure 22 et figure 23. Dans cette mémoire 5, les données image correspondant à une trame sont divisées en informations image et en informations additionnelles et sont stockées dans une première portion de mémoire (non représentée) de la mémoire d'encodage 5 Les informations image et additionnelle stockées dans la portion de mémoire sont lues par les signaux de commande comme représenté figures - 24 et 25 et quand les données suivantes correspondant à une trame sont stockées dans une seconde portion de mémoire de trame (non représentée) de la mémoire d'encodage 5, les données lues sont appliquées à un générateur de signal de synchronisation et d'identification 7. Dans le générateur 7, les données lues sont divisées en une pluralité d'intercodes et chacun des intercodes est combiné avec des données de synchronisation et d'identification à appliquer à un interencodeur 8. Par l'interencodeur 8, les données combinées provenant du générateur 7 sont encodées par l'interencodeur 8 pour être appliquées à un convertisseur parallèle série 9. Les données encodées à partir de l'encodeur interne 8 sont appliquées au convertisseur 9 en parallèle byte par byte et sont délivrées en série à la sortie pour être enregistrées dans le moyen d'enregistrement 11 à travers un amplificateur d'enregistrement 10. Le procédé pour décoder les données image reproduites à partir du moyen d'enregistrement 11 sera décrit ci-après. Les données image qui sont reproduites à partir du moyen d'enregistrement 11 et qui sont amplifiées par un amplificateur de reproduction 12 sont converties en données parallèles par un convertisseur série parallèle 13 En outre, les données image en série provenant de l'amplificateur 13 sont appliquées à un générateur de signal d'horloge et de synchronisation 12 de manière à engendrer un signal d'horloge et un signal de synchronisation nécessaires pour le décodage dans l'unité de décodage. Les données image converties en parallèle byte par byte au moyen du convertisseur 13 sont appliquées à un correcteur à base de temps 15 qui corrige, en utilisant le signal d'horloge provenant du générateur 14, une erreur de base de temps survenant pendant l'enregistrement et la reproduction des données. Ensuite, un détecteur de signal de synchronisation 16 reçoit les données d'image corrigées provenant du correcteur 15 et détecte des codes internes dans les données image corrigées, de manière à ce que les codes internes détectés de ce fait soient décodés par un décodeur interne 17. Les données image corrigées par le décodeur interne 17 sont appliquées simultanément à un premier circuit de démultiplexage 18 et à un second circuit de démultiplexage 19 qui comprennent respectivement un démultiplexeur ayant une borne d'entrée et deux bornes de sortie Si une erreur intervient dans la plage d'aptitude à corriger de l'appareil pendant le décodage des données reproduites à partir du moyen d'enregistrement 11, après correction des données d'erreur les données d'image corrigées sont engendrées à partir de l'encodeur interne 17. Toutefois, si une erreur survient au-delà du niveau d'aptitude à la correction, l'encodeur interne 17 engendre un signal d'erreur (drapeau) qui indique l'occurrence d'une erreur et fournit un signal d'erreur (drapeau) et les données image aux premiers et seconds circuits de démultiplexage 18 et 19. Ensuite, dans le cas o l'état présent de décodage se situe au cours d'une opération de reproduction à vitesse normale, des données de sortie du circuit de démultiplexage 18 et 19 sont respectivement appliquées à un premier circuit de multiplexage 24 et à un second circuit de multiplexage 25 qui comprennent respectivement 16 - un multiplexeur ayant deux bornes d'entrée et une borne de sortie. Les circuits de multiplexage 24 et 25 sont conçus de manière à sélecter soit des données image reproduites à vitesse normale d'une tête ou des données image reproduites à vitesse élevée de celles-ci. OPERATION DE REPRODUCTION A VITESSE NORMALE Quand les données image sont reproduites à vitesse normale d'une tête, les données de sortie et le signal d'erreurs (drapeau) provenant des circuits de démultiplexage 18 et 19 au moyen d'un second contrôleur de mémoire 22 sont respectivement appliquées à un détecteur de données d'identification 20 et à une mémoire de décodage 21. Dans le détecteur de données d'identification 20, un signal d'identification est extrait des données image fournies par le circuit de démultiplexage 18, et ensuite l'adresse de la mémoire d'encodage 5 dans laquelle les données possédant le signal d'identification extrait sont stockées et détectées de manière à stocker les données images dans une mémoire de décodage en accord avec l'adresse détectée. Ensuite, la mémoire de décodage 21 est actionnée par des signaux de commande comme représenté sur les figures 24 et 35. Si un signal d'erreur (drapeau) indiquant une erreur est engendré dans les données images ajoutées au signal d'identification est 1, les données image ne sont pas stockées dans la mémoire de décodage 21 mais seul le signal d'erreur (drapeau) est stocké dans une mémoire d'erreur (drapeau) non représentée de la mémoire de décodage 21. 17 - 18 - D'une façon similaire à la mémoire d'encodage 5, la mémoire de décodage 21 est capable de stocker les données image correspondant à deux trames et est constituée de deux portions de mémoire de trame dont l'une stocke les informations d'image correspondant à une trame et dont l'autre stocke des informations additionnelles correspondant à une trame. D'autre part, quand des données d'une trame dans les données image reproduites à partir du moyen de reproduction 11 sont stockées dans une seconde portion de mémoire de trame, les données d'une trame précédemment stockées dans une première mémoire de trame sont lues de manière à être appliquées à un décodeur externe 23. Le décodeur externe 23 exécute le décodage des données à partir de la mémoire de décodage 21 en utilisant un signal d'erreur (drapeau). Ensuite, le décodeur externe 23 corrige des erreurs pour engendrer les données corrigées au cas o les données reproduites peuvent être corrigées. Dans le cas o les données reproduites ne peuvent pas être corrigées,données avant d'être corrigées dans le décodeur externe 3 et le signal d'erreur (drapeau) à l'état logique 1 sont appliqués respectivement au circuit de démultiplexage 24 et 25 pour délivrer sélectivement des données en accord avec les modes de la vitesse de reproduction des données image, (une vitesse normale de reproduction et une haute vitesse de reproduction). Par exemple, les données sélectées par le circuit de multiplexage 25 en accord avec les modes de vitesses respectives sont appliquées à un circuit de reconstruction de données 26 et le signal d'erreur (drapeau) est directement appliqué à un circuit de correction d'erreur 27. Ensuite, les données provenant du multiplexeur 24 sont reconstruites avant d'être compressées dans le compresseur de données 3 par le circuit de reconstruction de données 26. Afin de minimiser les altérations d'images dues à une erreur à générer durant l'enregistrement de données d'image sur ou en provenance du moyen d'enregistrement 11, un procédé de correction d'erreur de code de bloc tel que décrit ci-dessus doit être réalisé, mais quand une telle erreur ne peut pas être corrigée par le procédé de correction de code de bloc, l'erreur peut être corrigée dans le circuit de correction d'erreur 27 qui reçoit les données à partir du circuit de reconstruction de données 26 et le signal d'erreur (drapeau) provenant du circuit de multiplexage 25, de sorte que l'on peut éviter l'altération de l'image reproduite en raison de l'erreur. Les données corrigées par le circuit de correction d'erreur 27 sont converties dans un convertisseur numérique-analogique 28 pour être finalement appliquées à un afficheur pour un affichage. OPERATION DE REPRODUCTION A HAUTE VITESSE Dans le cas o une reproduction à haute vitesse est réalisée dans l'appareil, les données sélectées par les circuits de démultiplexage 18 et 19 ne sont pas appliquées à la mémoire de décodage 21 mais les données et le signal d'erreur (drapeau) sont directement appliqués au circuit de multiplexage 24 et 25 respectivement. Ensuite, les données et le signal d'erreur (drapeau) qui sont sélectés par les multiplexeurs 24 et 25 sont 19 - - respectivement appliqués au circuit de reconstruction de données 26 et au circuit de correction 27. L'opération suivante à l'exception de l'opération ci- dessus, est similaire à l'opération de reproduction à vitesse normale. Le fonctionnement détaillé de la reproduction à haute vitesse selon la présente invention sera décrite ci- après. La figure 26 montre un circuit détaillé de réalisation qui comprend la mémoire d'encodage 5 et le contrôleur de mémoire d'encodage 6 dans l'unité d'encodage représentée figure 14 de manière à stocker et extraire seulement l'information d'image des données image La figure 27 montre un diagramme de circuit détaillé de réalisation qui comprend la mémoire d'encodage 5 et le contrôleur de mémoire d'encodage 6 dans l'unité d'encodage représentée figure 14 de manière à stocker et à extraire seulement les informations additionnelles des données image. Sur la figure 26, les informations d'image appliquées à une borne d'entrée 43 sont sélectées par un démultiplexeur 30 par un signal de sélection pour trame FS tel que représenté figure 15, et les informations sélectées sont sélectivement stockées, soit dans une première mémoire d'encodage 33, soit dans une seconde mémoire d'encodage 42 par des bornes de sortie respectives 30 a et 30 b du démultiplexeur 30 Par exemple, quand le signal de sélection de trame FS est 1, les informations d'image appliquées à la borne d'entrée 43 sont stockées dans la première mémoire d'encodage 33 par le démultiplexeur 30. Cependant, quand le signal FS est 0, les informations d'image sont stockées dans la seconde mémoire d'encodage 42. 21 - Comme précédemment mentionné, afin de stocker les informations d'image dans la première mémoire d'encodage 33, une adresse d'écriture qui est engendrée par un premier générateur d'écriture 38 est sélectée par un premier multiplexeur 31 pour être appliquée à une borne d'adresse 33 b de la première mémoire d'encodage 33, et un signal de sortie d'une porte OU 36 qui reçoit un signal d'habilitation d'écriture d'informations image par l'intermédiaire d'un amplificateur inverseur 35 (signal WRITE ENABLE /EMWBE), et un signal d'habilitation de mémoire EME représenté figure 22 est appliqué à une borne d'habilitation d'écriture /WE, 33 c de la première mémoire d'encodage 33. Comme décrit ci-dessus, les informations d'image correspondant à une trame sont stockées dans la première mémoire d'encodage 33 et les informations d'image suivantes correspondant à une trame sont stockées dans la seconde mémoire d'encodage 42 En outre, quand les informations d'image suivantes sont stockées dans la seconde mémoire d'encodage 42, ou quand le signal de sélection de trame FS est 0, les informations d'image précédemment stockées dans la première mémoire d'encodage 33 sont lues simultanément et les informations d'image sélectées par le démultiplexeur 30 sont ensuite appliquées à une borne d'entrée de données 42 a de la seconde mémoire d'encodage 42. De plus, un signal d'adresse provenant du premier générateur d'adresse d'écriture 38 est sélecté par un second multiplexeur 40 et est appliqué à une borne d'adresse 42 b de la seconde mémoire d'encodage 42, et le même signal tel qu'appliqué à la borne d'habilitation 33 c de la première mémoire d'encodage 33 est appliqué à une borne d'habilitation 42 c de la seconde mémoire d'encodage 42, de sorte que l'information d'image sélectée par le 22 - troisième multiplexeur 40 peut être stockée dans la seconde mémoire d'encodage 42. D'autre part, quand le signal de sélection de trame FS est 0, les informations d'image lues à partir de la première mémoire d'encodage 33 sont appliquées à l'une 34 a de deux bornes d'entrée d'un cinquième multiplexeur 34, et ensuite un signal d'adresse engendré à partir d'un premier générateur d'adresse de lecture 29 est appliqué à la borne d'adresse 33 b de la première mémoire d'encodage 33 par l'intermédiaire du premier multiplexeur 31. Ainsi, un signal de sortie d'une porte ET 37 qui reçoit un signal d'habilitation de lecture de mémoire EMRE est un signal de sélection d'informations d'image de piste E_TMS à travers deux bornes d'entrée de celui-ci, est sélecté par un second multiplexeur 32 et appliqué à la borne d'habilitation 33 c de la première mémoire d'encodage 33. De ce fait, la mémoire de stockage des informations d'image de la mémoire d'encodage 5 telle que représentée figure 14 est constituée par les deux mémoires d'encodage 33 et 42 dont chacune peut stocker des informations d'image correspondant à une trame Quand le signal de sélection de trame FS est 1, les informations d'image d'une trame étant présentement entrées, sont stockées dans la première mémoire d'encodage 33 et, au même moment, les informations d'image précédemment stockées dans la seconde mémoire d'encodage 42 sont lues. De plus, quand le signal de sélection de trame FS est 0, les informations d'image sont stockées dans la seconde mémoire d'encodage 42 et en même temps les informations d'image précédemment stockées dans la première mémoire d'encodage 33 sont lues à partir de la première mémoire d'encodage 33. 23 - La figure 27 est un diagramme de circuit détaillé montrant un exemple de réalisation qui comprend la mémoire d'encodage 5 et le contrôleur d'encodage 6 dans l'unité d'encodage telle que représentée figure 14, de manière à stocker et extraire seulement les informations additionnelles dans la mémoire d'encodage 5. Ici, les informations additionnelles sont les informations additionnelles Pl engendrées par l'encodeur externe 4 de la figure 14 qui doivent être additionnées à l'information additionnelle interne P 2 engendrée par l'encodeur interne 8 de la figure 14. Dans la figure 27, les informations additionnelles appliquées par une borne d'entrée 43 ' sont sélectées par un second démultiplexeur 30 ' qui est contrôlé par le signal de sélection de trame FS comme représenté figure pour être stocké dans une troisième mémoire d'encodage 53 ou une quatrième mémoire d'encodage 62. Par exemple, quand le signal de sélection de trame FS est 1, les informations additionnelles sont stockées dans la troisième mémoire d'encodage 53 par l'intermédiaire du second démultiplexeur 30 ', et quand le signal FS est 0, les informations additionnelles sont stockées dans la quatrième mémoire d'encodage 52 par l'intermédiaire du démultiplexeur 30 '. Dans le cas o les informations additionnelles sont stockées dans la troisième mémoire d'encodage 62, un signal d'adresse d'écriture engendré par un second générateur d'adresse d'écriture 64 est sélecté par un sixième multiplexeur 61 et appliqué à une borne d'adresse 53 b de la troisième mémoire d'encodage 53 En outre, une borne d'habilitation d'écriture /WE, 53 c de la troisième mémoire d'encodage 53 un signal de sortie d'une porte OU 56, qui reçoit le signal d'habilitation d'écriture de mémoire d'encodage EMWE et le signal d'habilitation de 24 - mémoire EME tel que représenté sur la figure 23 est appliqué. Comme précédemment mentionné, après le stockage des informations additionnelles correspondant à une trame dans la troisième mémoire d'encodage 53, les informations additionnelles suivantes sont stockées dans la quatrième mémoire d'encodage 62 avec la même méthode de stockage de celle précédemment décrite. D'une façon similaire à la méthode de stockage et d'extraction des informations d'image, les informations additionnelles sont stockées dans la quatrième mémoire d'encodage 62 et au même moment les informations additionnelles précédemment stockées dans la troisième mémoire d'encodage 53 sont lues à partir de la troisième mémoire d'encodage 53. D'une façon plus précise, les informations additionnelles sélectées par le démultiplexeur 30 ' sont appliquées ensuite à une borne d'entrée de données 62 a de la quatrième mémoire d'encodage 62. En outre, un signal d'adresse provenant du second générateur d'adresse d'écriture 64 est sélecté par un huitième multiplexeur 63 et est appliqué à la borne 62 b de la quatrième mémoire d'encodage 62, et le même signal que l'entrée à la borne d'habilitation 53 c de la troisième mémoire d'encodage 53 est appliqué à une borne d'habilitation 62 c de la quatrième mémoire d'encodage 62, de sorte que les informations additionnelles sélectées par le second démultiplexeur 30 ' peuvent être stockées dans la seconde mémoire d'encodage 62. D'autre part, quand le signal de sélection de trame FS est O les informations additionnelles lues à partir de la troisième mémoire d'encodage 53 sont appliquées à l'une 54 a de deux bornes d'entrée d'un dixième multiplexeur 54 2703551 et ensuite un signal d'adresse engendré à partir d'un second générateur d'adresse de lecture 51 est appliqué à la borne d'adresse 53 b de la troisième mémoire d'encodage 53 par l'intermédiaire du sixième multiplexeur 61. De plus, un signal de sortie d'une porte ET 56 qui reçoit le signal d'habilitation de lecture de mémoire d'encodage E_MRE et le signal de sélection d'informations additionnelles EPRE par l'intermédiaire de deux bornes de celles-ci est sélecté par un septième multiplexeur 58 et appliqué à une borne d'habilitation 53 c de la troisième mémoire d'encodage 53. De ce fait, la mémoire de stockage des informations additionnelles de la mémoire d'encodage 5 telle que représentée figure 14 est constituée par les deux mémoires d'encodage 53 et 62 qui peuvent chacune stocker des informations additionnelles correspondant à une trame. Quand le signal de trame FS est 1, les informations additionnelles d'une trame qui sont présentement entrées, sont stockées dans la troisième mémoire d'encodage 53 et en même temps les informations additionnelles précédemment stockées dans la quatrième mémoire d'encodage 62 sont lues. Egalement, quand le signal de sélection de trame FS est 0, les informations additionnelles sont stockées dans la quatrième mémoire d'encodage 62 et en même temps les informations d'image précédemment stockées dans la troisième mémoire d'encodage 53 sont lues à partir de la troisième mémoire d'encodage 53. Par la suite, des opérations et des constructions des générateurs d'adresse de lecture et d'écriture 38 et 29 seront décrites en détail. La figure 39 est un diagramme de circuit détaillé du générateur d'adresse d'écriture 38 tel que représenté figure 26, et la figure 22 est un diagramme temporel montrant l'opération du premier générateur d'adresse d'écriture 38. Les données de sortie provenant de l'encodeur externe 4 ont la structure de données telle que représentée figure 34. Sur cette figure, la structure de données est constituée par 48 symboles agencés en ligne qui doivent être utilisés dans l'encodeur interne 4 et par 54 données d'image ajoutées à 4 informations additionnelles agencées en colonne. Seulement, les 54 informations d'image des données image provenant de l'encodeur externe 4 sont stockées dans la mémoire 33 ou dans la mémoire 42 en accord avec les signaux d'adresse qui doivent être générés par le circuit de la figure 30 en réponse à des signaux de contrôle tels que représentés figure 22 Les informations d'image d'une trame comprennent 768 blocs unitaires Plus précisément, quand les 54 symboles à ranger en série dans un même bloc sont considérés en tant que "blocs unitaires" les informations d'image ont 16 x 48 blocs unitaires dans lesquels 16 blocs unitaires de l'agencement en colonne et 48 blocs unitaires de l'agencement en ligne sont organisés en matrice. Dans la mémoire d'encodage 5 ayant une telle structure de mémoire la génération d'adresse est commandée en accord avec les adresses de ligne respectives des adresses de bloc et les adresses de colonne Quand les informations sont stockées dans la mémoire d'encodage, une adresse de colonne est incrémentée par un entre O et 53 dans l'agencement en colonne tandis que le signal E MWE est 1 pendant la période des 54 symboles. 26 - Si l'adresse de colonne est comptée à 53 en incrémentant l'adresse de colonne, le signal EMWE est 1 pendant la période de 4 symboles. Subséquemment, l'adresse de bloc est incrémentée par 1 entre O et 15 Si l'adresse de bloc est comptée à 15 en incrémentant l'adresse de bloc, alors l'adresse de ligne est incrémentée par 1 entre O et 47. Cette opération de génération d'adresse est répétée périodiquement pour chaque trame, et les données sont stockées dans la mémoire d'encodage quand le signal EME est 0. La figure 30 est un diagramme de circuit détaillé d'un premier générateur d'adresse d'écriture 38. Dans la figure 30, la référence numérique 71 est un générateur d'adresse de ligne dans lequel une adresse de ligne est incrémenté de O à 53 pendant une période de 54 impulsions d'horloge correspondant à l'information d'image d'un bloc de codage qui doit être appliquée à partir de l'encodeur externe 4 et O pendant une période de 4 impulsions d'horloge correspondant à l'information additionnelle. Les horloges CLK qui doivent être utilisées sont appliquées à une borne d'entrée d'horloge 48 en vue d'être appliquées au générateur d'adresse de ligne 71 Le générateur d'adresse de ligne 71 est remis à O par un signal de remise à O RST à chaque trame Dans un générateur d'adresse de bloc 72 de la figure 30, une adresse de bloc est incrémentée par 1 entre O et 15 et le signal d'adresse d'écriture /EMWE appliqué à travers une porte d'inversion 74 est utilisé en tant que signal d'horloge du générateur 72 Le générateur d'adresse de bloc 72 est remis à O par un signal de remise à O RST. 27 - 28 2703551 En outre, un générateur d'adresse de colonne 73 utilise un signal porteur ondulé RCQ provenant du générateur d'adresse de bloc 72 en tant que signal d'horloge de ce dernier, de sorte qu'une adresse de colonne est incrémentée par 1 lorsque le signal porteur ondulé RCO provenant du générateur d'adresse de bloc 72 est engendré et est compté entre O et 47. En utilisant les signaux d'adresse engendrés de ce fait et le signal d'habilitation d'écriture /EMWE, les données présentant une structure telle que représentée figure 16 sont stockées dans la première mémoire d'encodage 33 de la figure 26. Dans la figure 16, les données MPBO-1 à MPBO-54 consistent en une unité de code interne qui doit être fournie à un générateur de signal de synchronisation et d'identification 7 tel que celui représenté figure 14. Le fonctionnement du premier générateur d'adresse de lecture 29 sera décrit ci-après avec référence aux figures 31 et 24 qui montrent respectivement un circuit détaillé et un diagramme temporel de celui-ci. Les données stockées dans la mémoire 5 pour stocker les informations d'image présentent une structure de données telle que représentée figure 16, comportant par exemple 16 blocs de données d'information d'image par trame. Un bloc de données d'information d'image comporte 48 symboles à utiliser pour l'encodeur interne dans la direction des lignes et 54 données image. Les données stockées dans la mémoire de la f açon de la structure de données de la figure 16, sont divisées et enregistrées sur deux pistes dans le moyen d'enregistrement 11. Sur l'une des deux pistes, les données image ayant une structure de données telle que représentée figure 17 sont enregistrées, et sur l'autre des deux pistes les données image ayant une structure de données telle que représentée figure 18 sont enregistrées. Ceci résulte du fait que, comme précédemment exposé en référence à la figure 13, les informations d'image et les informations additionnelles de celles-ci sont enregistrées dans les deux portions médianes TM 1 et TM 2 de deux pistes. L'opération d'enregistrement des opérations sur les deux pistes est réalisée par le signal HTMS comme représenté sur la figure 24. Comme précédemment mentionné, les données stockées dans la mémoire d'encodage comprennent 84 blocs unitaires. Plus précisément, quand 58 symboles à ranger dans la direction des lignes de la structure de données sont considérés en tant que "bloc unitaire" les informations d'image ont 16 x 54 blocs unitaires dans lesquels 16 blocs unitaires agencés en colonne et 54 blocs unitaires agencés en ligne sont organisés en matrice. Dans la mémoire d'encodage 5 ayant une telle structure de mémoire, la génération d'adresse est commandée en accord avec les adresses de ligne respectives, les adresses de *bloc et les adresses de colonne. Quand les données sont lues à partir de la mémoire d'encodage, une adresse de colonne est incrémentée par 1 entre O et 47 dans la direction des colonnes. 29 - - Quand l'adresse de colonne est comptée à 47 en incrémentant les adresses de colonne, l'adresse de blocs est alors incrémentée par 1 entre O et 15. Si l'adresse de bloc est comptée à 15 en incrémentant l'adresse de bloc, alors l'adresse de ligne est incrémentée par 1 entre O et 53. Cette opération de génération d'adresse est répétée périodiquement pour chaque trame. La figure 31 est un diagramme de circuit détaillé du premier générateur d'adresse de lecture 29. Dans la figure 31, la référence numérique 77 est un générateur d'adresse de colonne qui est remis à O par un signal de sortie d'une porte ET pour recevoir un signal de remise à O RST, un signal de commande EMRE pour distinguer les informations d'image et les informations additionnelles, et un signal de commande E TMS pour informer des positions d'enregistrement de l'image et des informations additionnelles sur la piste du moyen d'enregistrement 11 à chaque trame. Dans un générateur d'adresse de bloc 78 de la figure 31, une adresse de bloc est incrémentée par 1 chaque 48 impulsions d'horloge entre O et 15 et le signal d'adresse de lecture EMRE est utilisé en tant que signal d'horloge du générateur d'adresse de bloc 78. Le générateur d'adresse de bloc 78 est remis à O par le signal de remise à O RST à chaque trame. En outre, un générateur d'adresse de ligne 79 utilise un signal porteur ondulé RCO provenant du générateur d'adresse de bloc 78 en tant que signal d'horloge de ce dernier, de sorte qu'une adresse de colonne est incrémentée par 1 quand le signal porteur ondulé RCO 31 - provenant du générateur d'adresse de bloc 78 est engendré, et est compté entre O et 53. En utilisant les signaux d'adresse de lecture engendré de ce fait et le signal d'habilitation de lecture EMRE, les données présentant la structure de données représentée figures 17 et 18 sont lues à partir de la première mémoire d'encodage 33 de la figure 26. Par la suite, l'opération du second générateur d'adresse d'écriture 64 et du second générateur d'adresse de lecture 51 sera décrite en référence à la figure 32 qui montre un circuit détaillé du générateur 64 et un diagramme temporel de ce dernier. Les données provenant de l'encodeur extérieur 4 présentent une structure de données telle que représentée figure 34 et seules les informations additionnelles des données dans la direction de colonne sont sélectivement stockées dans les troisièmes et quatrièmes mémoires d'encodage 53 et 62 par les signaux de contrôle de la figure 23 et un signal d'adresse tel qu'engendré dans le circuit de la figure 32. En outre, l'information d'image d'une trame comprend 68 blocs unitaires, chacun des blocs unitaires ayant 54 symboles. Plus précisément, quand les 54 symboles organisés en bloc sont considérés comme un bloc unitaire, les informations d'image ont 16 x 48 blocs unitaires dans lesquels 16 blocs unitaires de la direction des colonnes et 48 blocs unitaires de la direction de lignes sont à ranger en matrice. Par ailleurs, du fait que chacun des blocs unitaires est additionné à 4 informations additionnelles, les 32 2703551 informations additionnelles d'une trame comprennent 4 x 16 x 48 symboles. Dans la mémoire d'encodage 5 ayant une telle structure de mémoire, la génération d'adresse est commandée en accord avec les adresses de ligne, les adresses de bloc, les adresses de colonne. Quand des données sont stockées dans la mémoire d'encodage, une adresse de ligne est incrémentée par 1 entre O et 3 dans la direction des lignes tandis que le signal d'habilitation mémoire EME est O et le signal d'habilitation d'écriture mémoire EMWE est 0. Si l'adresse de ligne est portée à 3 en incrémentant l'adresse de ligne, une adresse de bloc est incrémentée par 1 entre O et 15. Aussi, si l'adresse de bloc est comptée à 15 en incrémentant l'adresse de bloc, alors une adresse de colonne est incrémentée par 1 entre O et 47. Ces opérations de génération d'adresse sont répétées à chaque trame. La figure 32 est un diagramme de circuit détaillé du second générateur d'adresse d'écriture 64 tel que représenté figure 27. Sur la figure 32, la référence numérique 81 est un générateur d'adresse de ligne dans lequel l'adresse de ligne est incrémentée de O à 3 pendant une période de 54 impulsions d'horloge correspondant à l'information d'image du bloc de codage extérieur et est O pendant la période de 4 impulsions d'horloge correspondant à l'information additionnelle. 33 - Les horloges CLK devant être utilisées, sont appliquées à partir d'une borne d'entrée d'horloge 68 qui doit être appliquée à une borne d'horloge du générateur d'adresse de ligne 81. Le générateur d'adresse de ligne 81 est remis à O par un signal de remise à O RST engendré à chaque trame et le signal d'habilitation d'écriture mémoire /EMWE qui est O pendant une période d'informations image de 54 symboles est 1 pendant une période d'informations additionnelles de 4 symboles. Dans un générateur d'adresse de bloc 82 de la figure 32, une adresse de bloc est incrémentée par 1 entre O et 15, chaque fois que 58 signaux d'horloge sont engendrés et le signal d'adresse d'écriture mémoire /EMWE est utilisé en tant que signal d'horloge du générateur d'horloge 82. Le générateur d'adresse de bloc 82 est remis à O par un signal de remise à O RST engendré à chaque trame. En outre, un générateur d'adresse de colonne 83 utilise un signal porteur ondulé RCO provenant du générateur d'adresse de bloc 82 en tant que signal d'horloge de ce dernier, de sorte qu'une adresse de colonne est incrémentée par 1 chaque fois que le signal porteur ondulé RCO émanant de générateur d'adresse de bloc 82 est engendré, et est compté entre O et 47. En utilisant les signaux d'adresse engendré de ce fait et le signal d'habilitation d'écriture mémoire E MWE, les données ayant la structure représentée figure 19 sont stockées dans la troisième mémoire d'encodage 53 de la figure 26. Sur la figure 19, les symboles de référence PBO_ 1 à PB 15 _ 4 sont une unité de codage interne devant être 34 - fournie à l'encodeur interne 8 comme représenté figure 14. Le fonctionnement du second générateur d'adresse d'écriture 51 sera décrit ci-après avec référence aux figures 33 et 25 montrant un circuit détaillé et un diagramme temporel de ce dernier. Les données stockées dans la mémoire d'encodage 5 pour stocker les informations additionnelles à une structure de données telle que représentée figure 19 Un bloc de données d'information image comprend 48 symboles à utiliser pour l'encodage interne dans la direction des lignes et 4 informations additionnelles. Les données stockées dans la mémoire de la façon des structures de données de la figure 19 sont divisées et enregistrées sur les portions supérieures et inférieures TUI, TB 1, TU 2 et TB 2 de deux pistes de moyens d'enregistrement 11. Les données présentant une structure de données telle celle représentée dans les figures 20 A et 20 B sont enregistrées sur les portions inférieures et supérieures P Ul et TB 1 dans l'une des deux pistes, et les données présentant une structure de données telle que représentée figures 21 A et 21 B sont enregistrées sur les portions supérieures et inférieures dans l'autre piste. Comme représenté figure 13, seules les informations additionnelles sont enregistrées sur les portions supérieures T Ul et TU 2 et les portions inférieures TB 1 et TB 2 de chaque piste et sont divisées en deux pistes. En outre, dans la mémoire d'encodage 5 ayant une telle structure de mémoire, la génération d'adresse est commandée en accord avec les adresses de ligne 2703551 respectives des adresses de bloc et les adresses de colonne. Quand les données sont lues à partir de la mémoire d'encodage, une adresse de colonne est incrémentée par 1 entre O et 47 dans la direction des colonnes Quand l'adresse des colonnes est comptée à 47 en incrémentant les adresses des colonnes, une adresse de bloc est alors incrémentée par 1 entre O et 15. Si l'adresse de bloc est comptée à 15 en incrémentant l'adresse de bloc, l'adresse de ligne est alors incrémentée par 1 entre O et 3. Cette opération de génération d'adresse est répétée pour chaque trame. La figure 33 est un diagramme de circuit détaillé du second générateur d'adresse 51. Dans la figure 33 la référence numérique 85 et un générateur d'adresse de colonne qui est remis à O par un signal de sortie d'une porte ET pour recevoir un signal de remise à O RST généré à chaque trame, un signal de commande EMRE pour distinguer des périodes d'informations additionnelles externes engendrées par l'encodeur externe et par les informations additionnelles externes engendrées par l'encodage interne et un signal de commande EPRE pour informer les positions d'enregistrement de l'image et des informations additionnelles sur la piste des moyens d'enregistrement 11 à chaque trame. Egalement, dans le générateur d'adresse de colonne 85 l'adresse de colonne est incrémentée par 1 entre O et 47 pendant une période de 48 signaux d'horloge correspondant à un bloc de codage interne et est maintenu à O pendant 36 - une période de 8 impulsions d'horloge correspondant aux informations additionnelles internes. Dans un générateur d'adresse de bloc 86 de la figure 33 une adresse de bloc est incrémentée par 1 chaque 56 impulsions d'horloge entre O et 15 et le signal d'habilitation d'écriture mémoire EMRE est utilisé en tant que signal d'horloge du générateur d'adresse de bloc 86. Le générateur d'adresse de bloc 86 est remis à O par le signal de remise à O RST à chaque trame. En outre, dans un générateur d'adresse de ligne 87, une adresse de ligne est incrémentée par 1 entre O et 3 chaque fois que l'adresse de bloc est comptée à 15. Le générateur d'adresse de bloc 87 utilise un signal de commande inversé /E TRE dans lequel le signal E-PRE est inversé par une porte d'inverseur, en tant que signal d'horloge de ce dernier. En utilisant les signaux d'adresse de lecture engendrés de ce fait et le signal d'habilitation de lecture E MRE, les données ayant les structures des données telles que représentées figures 20 et 21 sont lues à partir de la troisième et la quatrième mémoires d'encodage 53 ou 62 de la figure 27. La figure 28 est un diagramme de circuit détaillé montrant un exemple de construction qui comprend la mémoire de décodage 21 et le contrôleur de mémoire de décodage 22 dans l'unité de décodage tel que représenté figure 14, de manière à stocker et à extraire seulement les informations d'image. La figure 35 est un diagramme temporel montrant le stockage de données d'informations d'image dans la 37 - mémoire de décodage 21 et la figure 37 est un diagramme de circuit détaillé d'un troisième générateur d'adresse d'écriture 102 tel que représenté figure 28. Le fonctionnement d'un troisième générateur d'adresse d'écriture 102 sera décrit ci-après avec référence à la figure 28. Quand les données image sont stockées dans la mémoire de décodage 21, les données correspondantes à la longueur de code interne dans la direction de ligne de la matrice de données sont stockées à l'avance et ensuite une adresse de direction de colonne est incrémentée par 1. Par exemple, une adresse de la direction de ligne est engendrée par un générateur d'adresse de colonne 119 dans lequel l'adresse de colonne est incrémentée par 1 entre O et 47. Si l'adresse de colonne est comptée à 47, alors dans un générateur d'adresse 120, une adresse de bloc est incrémentée par 1 entre O et 15. Egalement, si l'adresse de bloc est comptée à 15 dans un générateur d'adresse de ligne 121, une adresse de ligne est incrémentée par 1 entre O et 53. Cette opération de générateur d'adresse est répétée à chaque trame. La structure des données stockées ainsi est similaire à la structure de données représentée figure 16. Subséquemment, quand les données de la trame suivante sont stockées dans la mémoire de décodage 97, en même temps les données précédemment stockées dans la mémoire de décodage 95 sont lues à partir de la mémoire de décodage 95. 38 - La figure 36 est un diagramme temporel montrant que les données d'information d'image sont lues à partir de la mémoire de décodage 21 et la figure 38 est un diagramme de circuit détaillé d'un troisième générateur d'adresse de lecture 103 tel que représenté figure 28. Le fonctionnement du troisième générateur de lecture 103 sera décrit ci-après avec référence à la figure 27. Quand les données image sont lues à partir de la mémoire de décodage 21, un générateur de ligne 123 est actionné en premier Dans le générateur d'adresse de ligne 123, une adresse de ligne est incrémentée par 1 entre O et 53. Si l'adresse de ligne est comptée à 53, alors dans un générateur d'adresse de bloc 124, une adresse de bloc est incrémentée par 1 entre O et 15. Egalement, si l'adresse de bloc est comptée à 15, alors dans un générateur d'adresse de colonne 125 une adresse de colonne est incrémentée par 1 entre O et 47. L'opération de génération de signaux d'adresse est répétée à chaque trame. Le fonctionnement d'un générateur d'adresse d'écriture 118 pour engendrer une adresse d'informations additionnelles d'écriture sera décrit ci-après avec référence à la figure 29. La figure 39 est un diagramme de circuit détaillé du générateur d'écriture 118 tel que représenté figure 29 et la figure 41 est un diagramme temporel montrant que les données d'informations additionnelles sont stockées dans la mémoire de décodage 21. 39 - Dans la figure 39, quand les informations additionnelles sont stockées dans la mémoire de décodage 21, les informations correspondant à la longueur de code interne dans la direction de ligne d'une matrice de données sont précédemment stockées, et ensuite une adresse de la direction de colonne est incrémentée par 1. Par exemple, une adresse de la direction de ligne est engendrée par un générateur d'adresse de colonne 127 dans lequel l'adresse de colonne est incrémentée par 1 entre O et 47. Si 1 ' adresse de colonne est comptée à 47, alors dans un générateur d'adresse de bloc 128 une adresse de bloc est incrémentée par 1 entre O et 15. De plus, si l'adresse de bloc est comptée à 15 dans un générateur d'adresse de ligne 129 une adresse de ligne est incrémentée par 1 entre O et 3 Cette opération de génération d'adresse est répétée à chaque fois. La structure des données stockées ainsi est similaire à la structure de données représentée figure 19. Subséquemment, dans les informations additionnelles précédemment stockées dans la mémoire de décodage, en même temps sont lues à partir de la mémoire de décodage. La figure 42 est un diagramme temporel montrant que les données d'informations additionnelles sont lues à partir de la mémoire de décodage et la figure 40 est un diagramme de circuit détaillé d'un générateur d'adresse de lecture 110 pour engendrer une adresse de lecture d'informations additionnelles représentée figure 29. Quand les informations additionnelles sont lues à partir de la mémoire de décodage, un générateur d'adresse de ligne 130, figure 40, est actionné tout d'abord. - Dans le générateur d'adresse de ligne 130, une adresse de ligne est incrémentée par 1 entre O et 3. Si l'adresse de ligne est comptée à 3, alors dans un générateur d'adresse de bloc 131 une adresse de bloc est incrémentée à 1 entre O et 15. De plus, si l'adresse de bloc est comptée à 15, alors dans un générateur d'adresse de colonne 132 une adresse de colonne est incrémentée par 1 entre O et 47. L'opération de générateur de signaux d'adresse est répétée à chaque trame. Comme précédemment décrit, les données image sont enregistrées sur le moyen d'enregistrement 11 comme format de données tel que représenté figure 13, et les données image enregistrées dans le moyen 11 sont reproduites en tant que format de données original devant être appliquées au décodeur externe 23. L'appareil de traitement de données image selon l'invention peut corriger des erreurs aléatoires et des groupes d'erreurs en utilisant un procédé intermédiaire et un produit logique de codage du procédé pendant des opérations de reproduction à vitesse normale de sorte que le dommage de l'image dû à des erreurs peut être évité. De plus, des données importantes telles que des informations d'image de données d'image sont enregistrées sur la portion médiane de chaque piste dans un moyen d'enregistrement, et les informations additionnelles qui ne doivent pas être utilisées pendant l'opération de reproduction à haute vitesse et d'autres informations additionnelles engendrées par un encodeur interne sont enregistrées sur les portions supérieures et inférieures de chaque piste de manière à ce qu'une perte 41 2703551 d'information importante telle que les informations d'image peuvent être en grande partie évitées dans des données image qui ne doivent pas être reproduites pendant les opérations de reproduction à haute vitesse. Cette quantité d'informations image correspondant à la fois aux informations additionnelles engendrées par le codeur externe et les autres informations additionnelles engendrées par le codeur interne peuvent être en outre reproduites en comparaison avec la technique conventionnelle. De ce fait, selon la présente invention, la qualité d'image peut être améliorée et la perte d'informations d'image de 3712 bytes peut être évitée. Bien entendu, de nombreuses autres modifications pourront être réalisées par l'homme de l'art sans s'écarter de l'invention. 42 - Revendications 1 Procédé pour le traitement de données image dans un enregistreur vidéo à bande numérique dans lequel des données image numériques sont compressées par un procédé intercalaire utilisant un code produit logique, ledit procédé comprenant des étapes de: diviser un bloc de données de trame en un bloc de données d'information image et un premier bloc de données d'informations additionnelles de manière à stocker des blocs de données dans un dispositif de mémoire, ledit bloc de données de trame étant constitué par une pluralité de blocs de données composites dans lesquels le premier bloc de données d'informations additionnelles est ajouté au bloc de données d'informations d'image au moyen d'un encodage externe; lire le bloc de données d'informations image et le premier bloc de données d'informations additionnelles dans l'ordre à partir de la mémoire de manière à ajouter un second bloc de données d'informations additionnelles à chacun des blocs des données d'informations image et le premier bloc de données d'informations additionnelles dans l'ordre au moyen d'un procédé intercalaire interne et enregistrer séparément le bloc de données d'informations image et le premier bloc de données d'informations additionnelles, auquel chacun des seconds blocs de données d'informations additionnelles est ajouté sur les pistes respectives d'une bande. 2 Appareil de traitement de données image pour un enregistreur vidéo à bande digitale ( 11) ayant un encodeur externe ( 4) pour engendrer des données composites dans lesquelles des informations additionnelles sont respectivement ajoutées à chaque 43 - unité de codage externe après que les informations image numériques compressées (compresseur 3) aient été divisées en une pluralité d 'unités de codage; un générateur de signaux de synchronisation et d'identification ( 7) pour ajouter un signal de synchronisation et un signal d'identification à chacune des unités de codage interne après que les informations d'image numériques compressées aient été divisées en une pluralité d'unités de codage interne; un décodeur interne ( 8) pour corriger des erreurs de données reproduites et générer des données reproduites qui ne doivent pas être corrigées et un signal d'erreur (drapeau); les premiers et deuxièmes moyens de multiplexage ( 18, 19-24, 25) pour multiplexer les données reproduites et le signal d'erreur (drapeau) qui doit être appliqué à partir d'un décodeur interne ( 17); et un décodeur externe ( 23) pour corriger les erreurs de données reproduites appliquées au décodeur interne ( 17) qui utilise le signal d'erreur (drapeau), ledit appareil comprenant en outre une mémoire d'encodage ( 5) connectée entre ledit encodeur externe ( 4) et ledit générateur de signal de synchronisation et d'identification ( 7), pour stocker les informations d'image et les informations additionnelles divisées à partir des données composites d'une trame qui doit être appliquée à partir de l'encodeur externe ( 4); un premier contrôleur de mémoire ( 8) pour contrôler les opérations de lecture et d'écriture de ladite mémoire d'encodage ( 5); une mémoire de décodage ( 21) connectée entre lesdits moyens de multiplexage ( 18, 19) et ledit décodeur externe ( 23), pour stocker les informations d'image et les informations additionnelles engendrées par ledit décodeur externe ( 23); et 44 2703551 un second contrôleur de mémoire ( 22) pour contrôler les opérations de lecture et d'écriture de ladite mémoire de décodage ( 21).