Brevet FR2702874A1 — publié le 19940923

CELLULE MEMOIRE INSENSIBLE AUX RAYONNEMENTS La présente invention concerne les cellules mémoire statiques et plus particulièrement des cellules mémoire dont l'état n'est pas modifié par la collision d'un ion lourd sur une zone sensible de la cellule. Des équipements électroniques peuvent, dans certaines conditions, notamment dans 1' espace, être soumis à des bombardements de particules, en particulier des ions lourds. Lorsque la région de drain d'un transistor MOS polarisé d'une manière déterminée est traversée par un ion lourd, le transistor MOS génère une impulsion parasite sur son drain. Un tel phénomène de perturbation, couramment appelé phénomène de 1#upset", peut entraîner des effets gênants, notamment changer l'état de la cellule mémoire par suite de l'action de l'impulsion parasite sur divers transistors de la cellule. La figure 1A illustre une structure de cellule mémoire classique de type différentiel (c'est une cellule qui stocke une donnée sous forme de deux états oerr#plêmentaires). Cette cellule sert à réaliser des bascules de tout type, des registres et des mémoires différentielles statiques (TRAM). Une mémoire statique, à l'opposée d'une mémoire dynamique, est une mémoire qui n'a pas besoin d'un signal de rafraîchissement pour conserver son état. La cellule comprend deux inverseurs connectés têtebêche. Un premier de ces inverseurs comprend un transistor MOS à canal P MPl et un transistor MOS à canal N MN1 dont les drains sont reliés ensemble et constituent la sortie Q de 1 'inverseur. Les sources des transistors MP1 et MNl sont respectivement reliées à un potentiel haut Vdd et à un potentiel bas Vss. Le deuxième inverseur comprend un transistor MOS à canal P MP2 et un transistor MOS à canal N MN2 connectés selon la même configuration respectivement que les transistors MP1 et MN1. Les drains des transistors MP2 et MN2, reliés ensemble, constituent la sortie Q* de ce deuxième inverseur. Les grilles des transistors MP2 et MN2 (l'entrée du deuxième inverseur) sont reliées à la sortie Q du premier inverseur et les grilles des transistors MPl et MN1 (entrée du premier inverseur) sont reliées à la sortie Q* du deuxième inverseur. Un transistor MOS à canal N MN3 relie la sortie Q à une ligne de données D et un transistor MOS à canal N MN4 relie la sortie Q* à une ligne de données D*. Les lignes D et D* véhiculent une donnée différentielle (les états des lignes D et D* sont toujours complémentaires) à lire ou à stocker dans la cellule mémoire. Les grilles des transistors MN3 et MN4 sont commandées par une ligne de lecture/écriture RW. La figure 1B représente la cellule de la figure 1A dans un état initial. On a indiqué par "O" des noeuds dont le potentiel est proche du potentiel bas Vss et par "1" des noeuds dont le potentiel est proche du potentiel haut Vdd. On suppose que la cellule est à un état stable, c'est-à-dire que la ligne de lecture/écriture est à un état inactif, "O". Pour que l'on puisse mieux comprendre le fonctionnement de cette cellule mémoire, un transistor bloqué est laissé en blanc. L'état initial représenté à la figure 1B est tel que les sorties Q et Q* sont respectivement à "1" et à "O". Les transistors MN1, MP2, MN3 et MN4 sont bloqués, et les transistors MP1 et MN2 sont conducteurs. Pour lire l'état de cette cellule, la ligne RW est activée, ce qui rend conducteurs les transistors MN3 et MN4 qui transmettent respectivement l'état "1" de la sortie Q sur la ligne D et l'état "0" de la sortie Q* sur la ligne D*. Pour changer l'état de la cellule, la ligne RW est activée et l'on présente un état "0" sur la ligne D et un état "1" sur la ligne D*. Le "0" présent sur la ligne D force à "0" la sortie Q. L'état "O" de la sortie Q, transmis sur les grilles des transistors MP2 et MN2, bloque le transistor MN2 et rend conducteur le transistor MP2. Ainsi, la sortie Q* passe à "1", ce qui bloque le transistor MP1 et rend conducteur le transistor MN1 qui confirme l'état "0" sur la sortie Q. Un effet symétrique est obtenu par la ligne D* qui forte à "1" la sortie Q*. La cellule mémoire se trouve alors dans un nouvel état stable. On concaoit que les lignes D et D* doivent, lors d'un changement d'état de la cellule, être pilotées avec un courant relativement fort puisque l'on cherche, par exemple, à tirer 1 'état de la sortie Q vers Vss alors que le transistor MP1 tire cet état vers Vdd et que l'on cherche à tirer l'état de la sortie Q* vers Vdd alors que le transistor MN2 tire cet état vers Vss. Il faut donc prévoir, pour l'écriture dans la cellule mémoire, des amplificateurs de courant (buffers) pour imposer les états des sorties Q et Q* malgré la présence de transistors tendant à imposer des états différents. Un amplificateur de courant peut être disposé entre la ligne D et le transistor MN3 et un autre entre la ligne D* et le transistor MN4. En fin de compte, la cellule occupe une surface importante de silicium et consanme un courant relativement élevé à chaque changement d'état. L'inconvénient d'occupation de surface est moins grave si lton constitue une mémoire à l'aide de plusieurs oellules, car on prévoit alors une seule paire d'amplificateurs de courant associés à des lignes D et D* sur lesquelles plusieurs cellules mémoire du type de la figure 1A sont reliées en parallèle. Cet inconvénient est, bien entendu, plus grave si les cellules sont utilisées de façon indépendante, par exemple pour réaliser des bascules ou tout autre circuit à base de bascules (des registres ou des compteurs). Toutefois, comme on le verra cidessous, la cellule de la figure 1A ne peut être utilisée telle quelle dans un milieu soumis à des bombardements d'ions lourds. On appelle ci-après "transistor sensible" un transistor pouvant provoquer un phénomène de perturbation lorsque sa région de drain est traversée par un ion lourd, et on appele "noeud sensible" un noeud relié au drain d'au moins un transistor sensible. Les transistors sensibles sont, de manière générale, les transistors MOS à canal N à l'état bloqué dont le drain est à un potentiel proche du potentiel d'alimentation haut Vdd ("1") et les transistors à canal P à l'état bloqué dont le drain est à un potentiel proche du potentiel d'alimentation bas Vss ("O"). Si un ion lourd traverse le substrat au voisinage de la région de drain d'un transistor MOS à canal P sensible, une impulsion parasite positive est générée sur le drain, c' est-à-dire que le drain est momentanément tiré vers le potentiel haut Vdd. Dans le cas d'un transistor MOS à canal N sensible, c'est une impulsion négative qui est générée sur le drain, c' est-à-dire que le drain est momentanément tiré vers le potentiel bas Vss. Dans le cas de la figure 1B, sont sensibles les transistors MN1 et MP2 et, selon l'état des lignes D et D*, les transistors MN3 et MN4. Il en résulte deux noeuds sensibles Q et Q*. Lors d'un phénomène de perturbation sur le noeud Q, c'està-dire si une impulsion parasite est générée sur ce noeud, due à un ion lourd traversant une région de drain sensible connectée à ce noeud, un "0" apparaît sur le noeud Q. Ce passage à "0" entraîne la commutation des transistors MN2 et MP2, le passage à "1" du noeud Q* et la confirmation de l'état "0" du noeud Q, c 'est-à-dire un changement d'état de la cellule. Un phénomène de perturbation sur le noeud Q* entraîne de même un changement d'état de la cellule. On a déjà cherché dans l'art antérieur à résoudre ce problème et à réaliser des cellules mémoire insensibles aux radiations (durcies). Une première approche est de nature technologique et vise à réaliser des transistors intrinsèquement insensibles aux effets des radiations. Pour cela, on réalise les transistors dans des couches minces (quelques micromètres) de silicium formées sur un substrat isolant. Ce sont les technologies couramment désignées par les sigles SOS (Silicon On Sapphire) ou SOI (Silicon On Insulator). Toutefois, ces technologies sont difficiles à mettre en oeuvre et coûteuses. Une deuxième approche, proposée dans le brevet américain 5 111 429, consiste à utiliser des mémoires redondantes et, par exemple à stocker une donnée dans deux sous-cellules mémoire différentes réalisées, l'une avec des transistors MOS à canal P, et l'autre avec des transistors MOS à canal N. Cette solution engendre une augmentation significative de la surface de silicium et présente le grave inconvénient d'une consommation importante de courant au repos. Une troisième approche consiste à prévoir une architecture telle qu'une perturbation sur un noeud sensible n'entraîne pas de basculement de cette cellule. Dans le cadre de cette troisième approche, il est proposé (voir IEEE Transactions On Nuclear Science, Volume 35, N 6, Décembre 1988, pages 16821687, "An SEU Hardened (MOS Data Latch") d'utiliser une cellule mémoire du type de celle de la figure 1A entourée d'un réseau de transistors MOS à canal P qui a pour rôle de rétablir la donnée modifiée par un phénomène de perturbation. Cette cellule occupe une surface importante de silicium car certains des transistors qui la constituent doivent être choisis grands.Elle présente en outre l'inconvénient, comme la cellule de la figure lA, de consommer un courant important à la commutation et de nécessiter des amplificateurs de courant. Un objet de la présente invention est de prévoir une cellule mémoire durcie présentant une très faible probabilité de corruption lors de bombardements d'ions lourds. Un autre Objet de la présente invention est de prévoir une telle cellule qui soit relativement peu coûteuse en surface de silicium. Un autre Objet de l'invention est de prévoir une telle cellule qui consomme peu lors d'une commutation. Un autre objet de l'invention est de prévoir une telle cellule qui puisse s 'insérer dans une architecture de mémoire SRAM classique. Ces objets sont atteints grâce à une cellule mémoire différentielle pour stocker une donnée différentielle présente sur deux lignes de données lorsqu'une ligne de lecture/écriture est à un état actif, une donnée différentielle stockée dans la cellule étant présente sur deux noeuds de sortie. Selon 1 'inven- tion, la cellule comprend deux ensembles incluant chacun des premier à troisième transistors reliés en série successivement entre des premier et deuxième potentiels d'alimentation, le premier transistor étant de type différent de celui des deuxième et troisième transistors. Chaque noeud de sortie est le point de connexion entre les deuxième et troisième transistors d'un ensemble.L'électrode de oommande du troisième transistor de chaque ensemble est reliée au noeud de sortie de l'autre ensemble, et l'électrode de commande du deuxième transistor de chaque ensemble est reliée à l'électrode de commande du premier transistor de l'autre ensemble. Un quatrième transistor, du même type que le premier, associé à chaque ensemble, est relié entre le premier potentiel et l'électrode de mmmande du premier transistor de l'ensemble, l'électrode de commande de ce quatrième transistor étant reliée à l'électrode de canmande du deuxième transistor du même ensemble.Un cinquième transistor, de type différent de celui du quatrième et de conductivité supérieure, associé à chaque ensemble, est relié entre l'électrode de commande du premier transistor de l'ensemble et le deuxième potentiel, l'électrode de oomnande de ce cinquième transistor étant reliée au noeud de sortie du même ensemble. Selon un mode de réalisation de la présente invention, la cellule comprend un sixième transistor associe à chaque ensemble, relié entre une ligne de donnée et le noeud de sortie de 1 'ensemble, l'électrode de commande du sixième transistor étant reliée à la ligne de lecture/écriture. Ainsi, la présente invention s'inscrit dans le cadre de la troisième approche susmentionnée, mais présente par rapport aux solutions déjà proposées l'avantage d'une meilleure immunité aux phénomènes de perturbation, d'une plus grande simplicité et d'une plus faible consommation à la commutation. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: les figures 1A et lB, précédemment décrites, repré- sentent une structure de cellule mémoire différentielle statique classique ; et les figures 2A à 2B représentent un mode de réalisation d'une cellule mémoire différentielle durcie dans différents états selon l'invention. La figure 2A représente des éléments de la figure lA, désignés par des mêmes référenoes. Les drains des transistors MP1 et MP2, au lieu d'être directement reliés aux noeuds Q et Q*, y sont reliés par des transistors MOS à canal N MN5 et MN6 respectivement. Les grilles des transistors MP1 et MP2, au lieu d'être reliées aux noeuds Q* et Q, sont reliées à un noeud M et à un noeud L respectivement. Les grilles des transistors MN5 et MN6 sont respectivement reliées au noeud L et au noeud M. Le noeud M peut être relié au potentiel haut Vdd par un transistor MOS à canal P MP3 ou au potentiel bas Vss par un transistor MOS à canal N MN7. Il importe, comme on le verra plus loin, que la transconductanoe du transistor MN7 soit supérieure à celle du transistor MP3. Le rapport de largeur de canal entre le transistor MN7 et le transistor MP3 est compris entre 1 et 3, par exemple 2 (le rapport peut être unitaire car un transistor MOS à canal N est plus conducteur qu'un transistor MOS à canal P de même taille). Le noeud L peut être relié au potentiel haut Vdd ou au potentiel bas Vss respectivement par des transistors MP4 et MN8 ayant des caractéristiques identiques aux transistors MP3 et MN7, respectivement. Les grilles des transistors MN7 et MN8 sont respectivement reliées aux noeuds Q et Q*. Les grilles des transistors MP3 et MP4 sont reliées respectivement aux noeuds L et M. La figure 2B représente la cellule mémoire de la figure 2A dans un état initial dans lequel les noeuds Q et Q* sont supposés respectivement à "1" et à "O". Les états correspondants d'autres noeuds sont aussi indiqués par des "1" et des "O". L'état de la ligne de lecture/écriture RW est supposé inactif, à "O". Dans cet état, les transistors MP1, MP4, MN2, MN5 et MN7 sont conducteurs. Les autres transistors, laissés en blanc, sont bloqués. Dans son état stable de la figure 2B, la cellule selon l'invention ne oensomme aucun courant. Pour modifier l'état de la cellule, on doit faire passer l'état du noeud Q à "O" et l'état du noeud Q* à "1". Pour cela, on active la ligne RW en présentant un "0" sur la ligne D et 1' état complémentaire, "1", sur la ligne D*. L'état O de la ligne D force à "O" le noeud Q. Les transistors MN2 et MN7 se bloquent. Les noeuds M et Q* deviennent flottants. Le noeud M conserve son état "0" par effet capacitif mais l'état du noeud Q* est forcé à "1" par la ligne D*. Les transistors MN1 et MN8 deviennent conducteurs. Le transistor MN1 confirme ltétat "0" du noeud Q. Les transistors MP4 et MN8 sont conducteurs et tendent chacun à imposer un état différent au noeud L. Comme on l'a précédemment indiqué, la conductivité du transistor MN8 est plus élevée que celle du transistor MP4 et c'est le transistor MN8 qui impose l'état "0" (Vss) au noeud L. Les transistors MP2 et MP3 deviennent conducteurs et le transistor MN5 se bloque. Le transistor MP3 force à "1" le noeud M, ce qui bloque les transistors MP1 et MP4 et rend conducteur le transistor MN6. Les transistors MP2 et MN6 sont alors conducteurs et confirment 1' état "1" du noeud Q*. On se retrouve dans 1 'état stable symétrique de celui de la figure 2B. Une nouvelle modification de l'état logique de la cellule se produit de manière symétrique de celle qui vient d'être décrite. La commutation d'une cellule selon l'invention se fait avec une plus faible consommation de courant que dans les cellules connues du type de la figure ZA. En effet, dans la figure 2B, la ligne D impose facilement l'état "O" au noeud Q qui est tiré vers le potentiel Vdd par deux transistors reliés en série (MP1 et MN5) ; alors que dans la cellule classique de la figure lB, le noeud Q est tiré vers le potentiel Vdd par un seul transistor, MP1, qui présente une conductivité plus élevée que la connexion en série des transistors MP1 et MN5. La mise à "0" rapide du noeud Q bloque le transistor MN2, ce qui rend le noeud Q* flottant. Le noeud Q* est alors mis à "1" par la ligne D* en consanmant seulement un courant de charge de capacités de drain. On va maintenant considérer, en relation avec la figure 2B, le comportement de la cellule mémoire selon 1 'inven- tion en cas de phénomènes de perturbation. A la figure 2B, on a indiqué par des flèches en zig-zag les noeuds sensibles aux phénomènes de perturbation correspondant à l'état stable représenté de la cellule. Les noeuds sensibles sont L, M et Q. En effet, le noeud L est rendu sensible par le drain du transistor MN8, le noeud M par le drain du transistor MP3 et le noeud Q par les drains des transistors MN1 et MN3. Si un phénomène de perturbation survient sur le noeud L, un "0" apparaît sur les grilles des transistors MP2, MP3 et MN5. Les transistors MP2 et MP3 deviennent conducteurs et le transistor MN5 se bloque. Le blocage du transistor MN5 rend le noeud Q flottant, mais celui-ci conserve son état "1" par effet capacitif. Les transistors MN7 et MP3 sont conducteurs et tendent chacun à imposer un état différent au noeud M. La conductivité du transistor MN7 étant plus élevée que celle du transistor MP3, c'est le transistor MN7 qui continue à imposer ltétat "O" au noeud M. Le fait que le transistor MP2 soit rendu conducteur n'affecte pas le noeud Q* car le transistor MN6 reste bloqué. Le transistor MP4 rappelle rapidement le noeud L vers son état initial "1". Lors d'un phénomène de perturbation sur le noeud M, un "1" apparaît sur les grilles des transistors MP1, MP4 et MN6. Les transistors MPl et MP4 se bloquent et le transistor MN6 devient conducteur. Les noeuds L et Q deviennent flottants mais conservent leur état "1" par effet capacitif. Le fait que le transistor MN6 devienne conducteur n'affecte pas le noeud Q* car le transistor MP2 reste bloqué. Le noeud M est rapidement rappelé vers son état initial " 0" par le transistor MN7. Lors d'un phénomène de perturbation sur le noeud Q, un "0" apparaît sur les grilles des transistors MN2 et MN7 qui se bloquent. Les noeuds Q* et M deviennent flottants mais conservent leur état initial "0". Le noeud Q est rapidement rappelé vers son état initial "1" par les transistors MP1 et MN5. Lors d'un phénomène de perturbation sur les noeuds L et M simultanément, les transistors MP2, MP3 et MN6 deviennent conducteurs et les transistors MP1, MP4 et MN5 se bloquent. Le noeud Q devient flottant et conserve son état "1" par effet capacitif. L'état du noeud Q* est maintenu proche de l'état "O" pourvu que la conductivité du transistor MN2 soit supérieure à la conductivité série des transistors MP2 et MN6. Le noeud L devient flottant et conserve l'état " 0" imposé par le phénomène de perturbation. Les transistors MN7 et MP3 sont conducteurs mais, la conductivité du transistor MN7 étant supérieure à celle du transistor MP3, le transistor MN7 finit par rétablir l'état "0" initial du noeud M.On est alors dans le cas d'un phénomène de perturbation sur le seul noeud L, qui est rétabli comme on l'a précéderrinent décrit. Les phénomènes de perturbation se produisant simultanément sur les noeuds Q et M ou Q et L peuvent entraîner une corruption de l'état de la cellule. Toutefois, la probabilité est infime pour que deux ions lourds heurtent simultanément deux drains sensibles correspondants. Lorsque l'état stable de la cellule mémoire de la figure 2A est tel que les noeuds Q et Q* sont respectivement à "O" et à "1", le comportement de la cellule est symétrique devant les phénomènes de perturbation, les rôles des noeuds Q et Q* étant intervertis ainsi que les rôles des noeuds M et L. De nombreuses variantes et modifications de la présente invention apparaîtront à l'homme du métier, notamment en ce qui concerne le choix des polarités et des tailles des transistors. REVENDICATIONS 1. Cellule mémoire différentielle pour stocker une donnée différentielle présente sur deux lignes de données (D, D*) lorsqu'une ligne de lecture/écriture (RW) est à un état actif, une donnée différentielle stockée dans la cellule étant présente sur deux noeuds de sortie (Q, Q*), caractérisée en ce qu'elle comprend - deux ensembles comprenant chacun des premier à troi siéme transistors (MP1, MN5, MN1 ;MP2, MN6, MN2) reliés en série successivement entre des premier et deuxième potentiels d'alimentation (Vdd, Vss), le premier transistor (MPI, MP2) étant de type différent de celui des deuxième et troisième transistors, et chaque noeud de sortie étant le point de connexion entre les deuxième et troisième transistors d'un ensemble - une liaison entre l'électrode de commande du troisième transistor de chaque ensemble et le noeud de sortie de 1'autre ensemble, et une liaison entre 1' électrode de commande du deuxième transistor de chaque ensemble et l'électrode de commande du premier transistor de l'autre ensemble - un quatrième transistor (MP3, MP4), du même type que le premier, associé à chaque ensemble, relié entre le premier potentiel (Vdd) et l'électrode de commande du premier transistor (MP1, MP2) de l'ensemble, l'électrode de commande de ce quatrième transistor étant reliée à 1 'électrode de commande du deuxième transistor du même ensemble ; et - un cinquième transistor (MN7, MN8), de type différent de celui du quatrième et de conductivité supérieure, associé à chaque ensemble, relié entre l'électrode de canmande du premier transistor de l'ensemble et le deuxième potentiel (Vss), l'électrode de commande de ce cinquième transistor étant reliée au noeud de sortie du même ensemble. 2. Cellule mémoire différentielle selon la revendication 1, caractérisée en ce qu'elle comprend un sixième transistor (MN3, MN4) associé à chaque ensemble, relié entre une ligne de donnée (D, D*) et le noeud de sortie (Q, Q*) de l'ensemble, l'électrode de commande du sixième transistor étant reliée à la ligne de lecture/écriture (RW).