Brevet FR2698486A1 — publié le 19940527

STRUCTURE DE PROTECTION CONTRE LES SURTENSIONS DIRECTES POUR COMPOSANT SEMICONDUCTEUR VERTICAL La présente invention concerne les transistors de puissance verticaux haute tension qui sont des dispositifs réa- lisés verticalement dans une tranche de silicium dont la face arrière est connectée à une haute tension L'invention s'ap- plique à des transistors de puissance verticaux de type MOS ou bipolaire à grille isolée Elle s'applique notamment à des commutateurs de puissance "intelligents" (Smart Power Switch) qui sont des circuits comprenant sur une même puce de silicium des composants de puissance verticaux et des circuits logiques de commande de ces composants. Les transistors de puissance sont conçus pour suppor- ter une tension directe définie (par exemple 400 volts) Si le circuit externe applique une tension plus importante au dispo- sitif, celui-ci entre dans un mode de claquage susceptible de l'endommager Par exemple, la commutation d'une charge inductive produit une surtension avec une certaine quantité d'énergie à dissiper Cette surtension est appliquée sur le commutateur de puissance qui est à l'état bloqué ou dans une phase transitoire de passage à l'état bloqué L'une des solutions pour protéger le20 transistor consiste à envoyer un signal sur son électrode de commande pour l'amener brièvement dans un état conducteur pendant la durée nécessaire pour écouler l'énergie excessive. On cherche donc à prévoir un dispositif qui entre en conduction pour une valeur un peu inférieure à la tension de claquage du ou des transistors de puissance pour, par exemple, déclencher la mise en conduction de ces transistors avant leur seuil de claquage et éviter ainsi tout endommagement. Dans ce qui suit, on se référera toujours à des tran- sistors de puissance de type MOS Toutefois, il sera clair que tout ce qui est énoncé à propos de ces transistors s'applique également à des transistors bipolaires à grille isolée (IGBT) qui sont structurellement sensiblement identiques à l' exception du fait qu'ils comprennent du côté de leur face arrière une couche de type de conductivité opposé à celui de la couche constituant la face arrière d'un transistor MOS de puissance. Pour mieux faire comprendre le problème que vise à résoudre la présente invention, la figure 1 représente en coupe un exemple de structure mixte classique comprenant un transistor MOS de puissance vertical TP de type diffusé (VDMOS), dont deux cellules sont représentées, ce transistor étant associé à des circuits logiques dont un transistor MOS à canal N TL est illustré Le transistor MOS vertical est constitué d'un grand nombre de cellules identiques en parallèle, par exemple 10 000. La structure est réalisée dans un substrat O d'un premier type de conductivité, par exemple de type N Une cellule du transistor MOS de puissance TP comprend un caisson 1 ( 1-1, 1-2) constitué d'une diffusion de type P Dans chaque caisson 1-1, 1-2 est réalisée une diffusion annulaire 2 de type N+ qui constitue un élément de la source du transistor de puissance. Les diffusions 2 sont connectées entre elles par une couche conductrice 3 qui est par exemple réalisée en aluminium Les zones périphériques superficielles des régions 1 constituent une région de canal 4 du transistor de puissance De plus, chaque caisson 1 comprend généralement une partie centrale plus profonde et plus dopée 5 ( 5-1, 5-2). Chaque èllule du transistor MOS de puissance TP comprend une grille 6 formée par une couche de silicium poly- cristallin Cette grille 6 est séparée du substrat 1 par une couche d'oxyde 7 Toutes les grilles 6 sont interconnectées. La face arrière 10 du substrat 1 comprend une couche surdopée Il revêtue d'une métallisation de drain 12. Le transistor MOS TL de la partie logique est formé dans un caisson 14 de type P Ce caisson 14 comporte deux zones diffusées de type N+, la première constituant la souroe 15 et la seconde constituant le drain 16 du transistor TL Ce transistor comprend une grille 18 constituée par une couche de silicium polycristallin La grille 18 est séparée du caisson 14 par une couche d'oxyde 19 Les zones diffusées constituant la source 15 et le drain 16 sont chacune connectée à une ligne conductrice désignée par 20, 21, respectivement Les lignes conductrioes 20, 21 sont par exemple en aluminium. De façon classique, on prévoit dans le caisson 14 une zone 23 de type P+ connectée à une couche conductrioe 24 La zone 23 et la couche conductrice 24 permettent la mise à la masse du caisson 14. En fonctionnement normal, la métallisation de face arrière 12 est connectée à un potentiel positif et les métalli- sations de face avant 3 du transistor de puissanoe sont connec- tées à un potentiel négatif par rapport à ce potentiel positif, par exemple un potentiel voisin du potentiel de la masse. Le problème que l'on veut résoudre est d'éviter la mise en conduction par claquage du transistor de puissanoe, c'est-à-dire de la jonction entre le substrat O et les caissons P ( 1-1, 5-1; 1-2, 5-2) quand la tension de drain croît alors30 que le transistor est à l'état bloqué Cette mise en conduction est indésirable car elle peut provoquer un échauffement de la zone o se crée l'avalanche en raison d'une circulation de courant excessive et cet échauffement peut être destructif On notera qu'il y a aussi, dans le cas représenté d'un circuit intégré comprenant une partie logique, un risque de claquage de la jonction entre le substrat et les caissons dans lesquels sont disposés les composants logiques Classiquement, la structure est conçue pour que cette dernière jonction claque après oelle des cellules des transistors de puissanoe. Une diode à avalanche ayant un seuil de déclenchement inférieur à celui des cellules du transistor MOS de puissance peut être utilisée de façon classique, par exemple comme cela est illustré en figure 2 o est représenté le transistor de puissanoe TP avec ses bornes de drain D, de souroe S et de grille G Ce transistor comprend une diode de conduction inverse Une diode à avalanche 31 peut être connectée entre le drain et la grille avec de préférence interposition d'une diode di- recte série 32 pour éviter toute dérivation des signaux normaux de canmande de grille Le circuit de la figure 2 n'est repré- senté qu'à titre d'exemple car de nombreux autres montages de déclenchement d'un transistor principal après déclenchement d'une diode à avalanche de détection sont connus On notera que, dans la plupart de oes montages, canne oela est illustré en figure 2, la cathode de la diode à avalanche est connectée au drain du transistor de puissanoe Cette cathode ou ce drain correspond à la borne commune 12 de la figure 1. Une approche différente est décrite dans la demande de brevet européen O 416 805 dans laquelle chaque cellule d'un transistor MOS de puissance est dessinée de façon spécifique avec une diode à avalanche centrale qui entre dans le mode d'avalanche un peu avant les cellules du transistor de puis- sance Cette structure présente deux inconvénients Le premier est qu'elle nécessite une reconception, un redessin, de toutes les cellules d'un transistor MOS de puissance alors que, norma- lement, les fabricants de transistors MOS de puissance ont déjà réalisé pour des produits antérieurs des cellules optimisées. Cette reconception nécessite un important travail de redessin sans bénéficier des travaux antérieurs déjà réalisés par le fabricant Le deuxième inconvénient est que des travaux d'ajus- tement importants sont néoessaires pour concevoir la forme de la diode à avalanche pour que son seuil de déclenchement soit bien déterminé par rapport au seuil de déclenchement en avalanche des cellules du transistor de puissanè. Ainsi, un objet de la présente invention est de pré- voir dans un transistor de puissance de type vertical, une structure de protection contre les surtensions directes qui puisse être réalisée dans une plaquette semiconductrice conte-10 nant un composant semiconducteur de puissance sans nécessiter une modification de la structure (du dessin) des èllules du transistor de puissanè. Un autre objet de la présente invention est de prévoir une telle structure de protection dont le seuil de déclenchement soit déterminé avec précision par rapport au seuil de déclenche- ment en avalanche des cellules du transistor de puissanè. Un autre objet de la présente invention est de prévoir une telle structure de protection qui puisse être réalisée sans modifier le procédé de fabrication du composant comprenant un ou plusieurs transistors de puissance et éventuellement un circuit logique de commande. Pour atteindre ès objets, la présente invention pré- voit un transistor de puissanoe vertical de type MOS ou IGBT dont la face arrière constitue une première électrode principale25 et dont la faoe avant comporte un grand nombre de cellules iden- tiques connectées en parallèle à une deuxième électrode princi- pale et à une électrode de commande, ce transistor comprenant en outre au moins une èllule supplémentaire formée dans la face avant avec la même forme mais de plus petites dimensions latéra- les que lesdites cellules identiques, et des moyens pour mettre en conduction le transistor de puissance quand la èllule supplémentaire entre en avalanche. En d' autres termes, la présente invention prévoit un transistor de puissance vertical de type MOS ou IGBT constitué d'une pluralité de cellules actives identiques dont chacune comprend du côté de la face supérieure d'un substrat d'un premier type de conductivité un caisson du deuxième type de conductivité à faible niveau de dopage dont la partie centrale est plus profonde et plus dopée, une région sensiblement péri- phérique et supérieure de chaque caisson ayant un fort niveau de dopage du premier type de conductivité, une première électrode principale étant en contact avec la surface supérieure de la région centrale et de la région périphérique, une électrode de commande étant disposée, avec interposition d'une couche iso- lante, au-dessus de la périphérie de chaque caisson, une deu- xième électrode principale étant formée sur la face inférieure du substrat, ce transistor comprenant au moins une cellule supplémentaire fabriquée selon les mêmes étapes technologiques que les cellules actives et disposée parmi elles, chaque cellule supplémentaire étant de plus petites dimensions latérales, au moins en ce qui concerne sa partie plus profonde et plus dopée que les autres cellules et sa première électrode principale étant reliée à un circuit de commande de mise en conduction du transistor de puissance. Selon un mode de réalisation de la présente invention, les celllules du transistor de puissance sont disposées en ran- gées et colonnes et les cellules supplémentaires sont disposées selon une rangée placée parmi les rangées de cellules du tran- sistor de puissance. Du fait que la structure de protection selon la présente invention utilise comme élément détecteur une cellule identique à celles du transistor de puissance, mais seulement de plus petite dimension, le seuil de déclenchement de cette cel- lule est déterminé de façon fiable et reproductible par rapport au seuil de déclenchement en avalanche directe des cellules du transistor de puissance Notamment, si l'un quelconque des para- mètres de fabrication dérive, la dérive sera identique pour les cellules de détection et pour les cellules du transistor de puissance et la différence de seuil de déclenchement restera sensiblement la même. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles: la figure 1 représente une vue en coupe partielle d'un composant incluant un transistor VDMOS et des composants logiques; la figure 2 représente un circuit de protection contre des surtensions directes d'un transistor MOS de puissance; la figure 3 représente une vue en coupe partielle d'un transistor VDMOS muni d'un élément détecteur de surtension selon la présente invention; la figure 4 est un graphique illustrant la tension de claquage d'une èllule en fonction de sa dimension; et la figure 5 représente une vue en coupe partielle d'un transistor VD Mq OS muni d'une variante d'un élément détecteur de surtension selon la présente invention. La figure 3 représente une vue en coupe partielle d'un transistor MOS de puissanoe de type VDMOS incluant un élément détecteur de surtension selon la présente invention Dans oette figure, des éléments identiques à ceux de la figure 1 sont dési- gnés par des mêmes références numériques Ainsi, les èllules du transistor de puissance sont formées dans un substrat O dont la face arrière comprend une région N+ 11 et est revêtue d'une métallisation 12 qui correspondra à la métallisation de drain du transistor MOS Dans la face avant de la èllule sont formés des caissons 1 de type P comprenant une zone èntrale 5 surdopée de type P+ Des diffusions de source 2 de forme annulaire sont for- mées dans chaque caisson et délimitent latéralement une zone de canal 4 surmontée d'une région de grille 6, avec interposition d'une couche isolante 7, couramment une couche d'oxyde On a en outre représenté une couche d'un isolant, par exemple d'oxyde de silicium 8 entourant la grille 6 pour isoler ètte grille de la métallisation de souroe 3 Cette métallisation de source 3 est, comme on l'a indiqué précédemment, en contact d'une part avec la surface supérieure èntrale du caisson 1, d'autre part avec les régions 2 de type N+. La présente invention prévoit d'ajouter à une telle structure au moins une cellule supplémentaire dont les éléments 41 à 48 correspondent respectivement aux éléments 1 à 8 de la cellule d'un transistor MOS de puissanoe La seule différence est que tous les éléments de la èllule supplémentaire sont réduits en dimensions latérales par rapport aux éléments de la cellule du transistor MOS de puissance. On a également représenté en pointillés l'allure des lignes équipotentielles existant dans le substrat O quand le drain 12 est soumis à un potentiel relativement élevé par rapport aux métallisations de source 3, alors que le composant n'est pas mis à l'état conducteur, cette tension relativement élevée étant inférieure à la tension de claquage entre la région N du substrat et les régions P+ des diverses èllules On note que, en raison de la dimension plus petite des èllules supplé- mentaires, la courbure des lignes de champ est plus accentuée au voisinage de ces èllules Il en résulte, d'une façon connue de l'hanme de métier, que, quand le potentiel de drain continue à augmenter par rapport au potentiel de source, le claquage aura lieu d'abord aux emplacements o les lignes de champ sont le plus courbées, c'est-à-dire au niveau des èllules supplémen- taires de plus petite dimension On a donc ainsi constitué par ces cellules supplémentaires de plus petite dimension une diode de détection qui claquera un peu avant les cellules du transis- tor de puissance. Etant donné que les cellules supplémentaires ont exac- tement la même forme mais seulement une plus petite dimension que les cellules du transistor de puissanoe, la différence entre les tensions de claquage de ces cellules supplémentaires et des 5 cellules du transistor de puissance est bien déterminée et dépend seulement du rapport dimensionnel entre les cellules supplémentaires et les cellules du transistor de puissance. La figure 4 représente la valeur de la tension de claquage BV en fonction de la dimension totale des cellules du transistor de puissance qui, dans cet exemple, sont supposées carrées en vue de dessus On suppose que la dimension des cel- lules actives correspond à une valeur SO et celle de la cellule supplémentaire à une valeur Sx Un écart dimensionnel de quel- ques micromètres entraîne des variations de tension de claquage15 de l'ordre de 20 % L'exemple de la figure 4 correspond à des niveaux de claquage pour un composant de puissance, dans lequel les niveaux de dopage des diverses couches sont par exemple les suivants région 11: > 2 à 5 1018 atames/cm 3, substrat O: 2 à 8 1014 atomes/cm 3, régions P+ 5 et 45: 2 à 4 1018 atomes/cm 3, caissons P 1 et 41: 2 à 4 1017 atanes/cm 3, régions NI 2 et 42: 2 à 4 1019 atames/cm 3. On pourra selon la présente invention utiliser une ou plusieurs cellules supplémentaires de détection du type de celle illustrée en figure 3 La position de ces cellules par rapport aux cellules du transistor de puissance étant choisie par le concepteur du circuit pour réduire au maximum les différences entre un composant classique et un composant selon la présente invention incluant des diodes supplémentaires de détection Les cellules supplémentaires pourront par exemple constituer une rangée de cellules intercalée parmi les nombreuses rangées de cellules du composant de puissance Toutes les métallisations 43 des cellules supplémentaires sont reliées à une même borne 50 et les diodes supplémentaires selon la présente invention seront par exemple connectées dans un montage du type de celui de la figure 2 pour, après apparition d'une surtension ayant provoqué un claquage des diodes supplémentaires, entrainer une mise en conduction momentanée du transistor de puissance TP. La présente invention est susceptible de nombreuses variantes et modifications qui apparaîtront à l'homme de métier, notamment en ce qui conoerne le nombre et la disposition des cellules supplémentaires selon la présente invention et l'utili-10 sation des diodes de détection constituées par ès èllules dans un circuit de mise en conduction d'un transistor principal qui peut être, comme cela a été indiqué précédemment, un transistor de type VDMOS, un transistor bipolaire à grille isolée (IGBT) ou tout composant analogue dans son fonctionnement et sa structure.15 Selon une autre variante de l'invention, on pourrait supprimer les zones Ns 42 des èllules supplémentaires puisque, dans ces èllules supplémentaires, ès zones n'ont pas de rôle fonctionnel La figure 5 représente de façon similaire à la figure 3 un mode de réalisation de l'invention dans lequel ès zones 42 ont été supprimées dans les cellules supplémentaires. il REVENDICATIONS 1 Transistor de puissance vertical de type MOS ou IGBT dont la face arrière constitue une première électrode prin- cipale ( 12) et dont la face avant comporte un grand nombre de cellules actives identiques connectées en parallèle à une deu- 5 xième électrode principale ( 3) et à une électrode de commande ( 6), caractérisé en ce qu'il comprend en outre: au moins une cellule supplémentaire ( 41-45) formée dans la face avant avec la même forme mais de plus petites dimensions latérales que lesdites cellules actives, et10 des moyens pour mettre en conduction le transistor de puissance quand la cellule supplémentaire entre en avalanche. 2 Transistor de puissance vertical de type MOS ou IGBT constitué d'une pluralité de cellules actives identiques dont chacune comprend du côté de la face supérieure d'un subs- trat d'un premier type de conductivité un caisson ( 1) du deuxième type de conductivité à faible niveau de dopage dont la partie centrale ( 5) est plus profonde et plus dopée, une région sensiblement périphérique et supérieure ( 2) de chaque caisson ayant un fort niveau de dopage du premier type de conductivité,20 une première électrode principale ( 3) étant en contact avec la surface supérieure de la région centrale et de la région péri- phérique, une électrode de commande ( 6) étant disposée, avec interposition d'une couche isolante ( 7), au-dessus de la péri- phérie de chaque caisson, une deuxième électrode principale ( 12) étant formée sur la face inférieure du substrat, caractérisé en ce qu'il comprend au moins une èllule supplémentaire ( 41, 45) fabriquée selon les mêmes étapes technologiques que lesdites cellules actives et disposée parmi elles, chaque cellule supplémentaire étant de plus petites dimensions latérales, au30 moins en ce qui conerne sa partie plus profonde et plus dopée que les autres cellules et sa première électrode principale étant reliée à un circuit de commande de mise en conduction du transistor de puissance. 3 Transistor de puissance selon l'une des revendica- tions 1 ou 2, caractérisé en ce que les oelllules du transistor de puissanoe sont disposées en rangées et colonnes et en oe que les èllules supplémentaires sont disposées selon une rangée placée parmi les rangées de cellules du transistor de puissance.