Brevet FR2707022A1 — publié le 19941230

La présente invention concerne une mémoire associative ainsi qu'un dispositif de temporisation multiple formant application de ladite mémoire associative. Une mémoire associative est une mémoire dans laquelle peuvent être stockées ou lues des données à des adresses qui sont déterminées par un circuit interne de gestion des adresses selon leur contenu. Généralement, lorsqu'on se sert de mémoires associatives, on commence par tester et/ou remplir les cases dans l'ordre croissant à partir de la première et il peut arriver alors que l'on transcrive une meme information dans plusieurs cases qui ne se suivent pas. En lecture, les cases sont sélectionnées d'après leur contenu et il peut arriver que plusieurs cases soient sélectionnées en même temps. En réalité, c'est généralement l'adresse de la première case sélectionnée, à partir de la première adresse, qui est fournie. Des dispositifs, tels que le circuit pour mémoriser des états de disponibilites de ressources logiques qui est décrit dans le document de brevet FR-A-2 617 302, peuvent être mis en oeuvre pour résoudre ces problèmes, mais cela s'avère difficile car ils doivent être montés de manière périphérique et ils nécessitent alors un nombre important de connexions avec la mémoire. Le but de l'invention est de proposer une mémoire associative qui dispose d'un circuit de gestion des adresses à la fois selon leur contenu mais aussi selon leur disponibilité et qui soit d'une structure telle qu'elle puisse être intégrée dans un seul boîtier. A cet effet, une mémoire selon l'invention comprend une pluralité de cases de mémorisation dont chacune est divisée en au moins un premier champ destiné à contenir une valeur et un second champ contenant un élément binaire de comparaison représentatif du résultat de la comparaison entre la valeur contenue dans le premier champ et la valeur qui est présente sur une entrée dite de recherche de ladite mémoire, un codeur dont les entres sont respectivement reliées aux éléments binaires de comparaison des cases de mémorisation et qui calcule la première adresse, en partant de sa première entrée, de l'entrée qui reçoit une valeur égale à un état binaire donné et la délivre en sortie en tant que première adresse de la case de la mémoire dont le premier champ contient une valeur égale à celle qui est présente sur son entrée de recherche. Selon une autre caractéristique de l'invention, chaque case est en outre subdivisée en un troisième champ qui comporte un élément binaire d'occupation qui est représentatif de l'état d'occupation de ladite case et qui peut être positionné par un signal sur une entrée de ladite mémoire, ladite mémoire comprenant encore un multiplexeur comportant deux groupes d'entrées respectivement reliées aux éléments binaires de comparaison des seconds champs des cases de la mémoire et aux éléments binaires de disponibilité des troisièmes champs des cases de la mémoire et des sorties qui sont respectivement reliées aux entrées dudit codeur et qui, en fonction d'un signal de commande présent sur une entrée de commande, prennent respectivement soit les valeurs des éléments binaires de comparaison, ladite mémoire pouvant alors délivrer la première adresse de la case dont le contenu est égal à celui qui est présent sur son entrée de recherche, soit les valeurs des éléments binaires d'occupation, ladite mémoire pouvant alors délivrer la première adresse de la case dont le troisième champ est représentatif d'un état occupé. Selon une autre caractéristique de l'invention, chaque case est en outre subdivisée en un quatrième champ destiné à contenir des donnees. Selon une autre caractéristique de l'invention, elle comporte en outre une matrice de rotation dont les entrées sont respectivement reliees aux sorties dudit multiplexeur et dont les sorties sont respectivement reliées aux entrées dudit codeur, ladite matrice comportant encore une entrée prévue pour recevoir un signal représentatif d'une adresse de début de recherche, les valeurs prises par les sorties de ladite matrice étant celles qui sont prises par ses entrées, dans le même ordre mais avec une origine décalée d'un nombre égal à l'adresse de début de recherche, et un additionneur ayant une première entre reliée à la sortie dudit codeur et une seconde entrée reliée en dérivation sur l'entrée de la matrice qui reçoit le signal représentatif d'une adresse de début de recherche, la sortie dudit additionneur délivrant l'adresse recherchée. Selon une autre caracteristique de l'invention, elle comprend encore un sommateur dont les entrées sont respectivement reliées aux éléments binaires de comparaison contenus dans les seconds champs des cases de ladite memoire et qui délivre un signal représentatif du nombre d'éléments binaires de comparaison marquant une égalité entre la valeur contenue dans le premier champ et la valeur présente à l'entrée de recherche de la mémoire. Une telle mémoire associative peut être utilisée avantageusement dans un dispositif de déclenchement de temporisation multiple. Un tel dispositif peut être du type qui est utilisé dans un système de communication à commutation temporelle asynchrone pour, à l'arrivée d'une cellule à l'entrée dudit dispositif, déclencher un processus de temporisation dont la durée est liée à une caractéristique de la cellule entrante et pour, à l'expiration de cette durée de temporisation, déclencher une action liée à une seconde caractéristique de la cellule qui a déclenché le processus de temporisation. Un dispositif de temporisation multiple selon l'invention comprend une mémoire associative selon l'invention, des moyens qui, dans un premier temps d'une période d'horloge pendant laquelle une entité est présente sur une entrée dudit dispositif, délivrent un signal représentatif de l'heure théorique de déclenchement d'un processus et la mémorise dans ladite mémoire à la première adresse disponible, des moyens qui placent, dans un second temps de la période d'horloge, un signal représentatif de l'heure locale à l'entrée de recherche de la mémoire et qui commandent ladite mémoire de manière à ce qu'elle délivre un signal représentatif du nombre de cases dont le contenu du premier champ est égal à ladite heure locale, le signal représentatif dudit nombre ainsi que celui représentatif de ladite heure locale étant stockés dans un circuit de mémorisation, et des moyens qui, dans un troisième temps de la période d'horloge, délivrent le signal préalablement stocké dans le circuit de mémorisation sur l'entrée de ladite mémoire, celle-ci délivrant alors l'adresse à partir d'une adresse prédéterminée de la première case pour laquelle le contenu du premier champ est égal à l'heure délivrée par le circuit de mémorisation, ce qui a pour effet de déclencher ledit processus. Selon une autre caractéristique de l'invention, ladite adresse prédéterminée est l'adresse délivrée à la période précédant la période courante. Selon une autre caractéristique de l'invention, ledit circuit de mémorisation délivre, sur sa sortie, un signal représentatif d'une heure un nombre de fois égal au nombre que représente le signal stocké dans le circuit de mémorisation. Selon une autre caractéristique de l'invention, le circuit de mémorisation comprend une file du type premier-entrée-premier-sortie dans laquelle sont stockés, pendant ledit second temps, ladite heure et ledit nombre, un registre qui est charge avec la valeur délivrée par la file lorsque celle-ci est en lecture et un décompteur qui est initialisé avec la valeur du nombre délivré par la file lorsque celle-ci est en lecture et qui est décrémenté d'une unité à chaque lecture du registre, la file étant en lecture lorsque le décompteur atteint un compte nul. Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un schéma synoptique d'un premier mode de réalisation d'une mémoire associative selon l'invention, la Fig. 2 est un schema synoptique d'un second mode de réalisation d'une memoire associative selon l'invention, et la Fig. 3 est un schéma synoptique dlun dispositif de temporisation multiple selon l'invention. La mémoire associative MEM représentée à la Fig. 1 comprend un certain nombre de cases de mémorisation dont chacune est divisée en au moins quatre champs: un champ destine contenir une donnée d'information VCI, un champ destiné à contenir une valeur TAT qui est associée à la donnée d'information VCI, un élément binaire d'occupation EB représentatif de l'état d'occupation de la case concernée, et un élément binaire de comparaison CHP représentatif du résultat de la comparaison entre la valeur TAT et la valeur T qui est présente sur un bus BUS. Les valeurs des champs VCI, TAT et EB peuvent être directement écrites dans une case en présentant, d'une part, l'adresse AdrE de cette case à une entrée de la mémoire MEM et, d'autre part, ces valeurs sur des entres VCIE, TATE et EBE de la mémoire MEM. Par ailleurs, les valeurs contenues dans les champs VCI, TAT et EB peuvent être directement lues dans une case en présentant l'adresse AdrE de cette case à l'entrée de la mémoire MEM et en lisant ces valeurs sur des sorties VCIS, TATS et EBS de la mémoire MEM. Elle comporte encore une matrice de rotation MR ayant un nombre d'entrées égal au nombre de cases de la mémoire MEM. Ces entrées sont reliées aux sorties d'un multiplexeur MX comportant deux groupes d'entrées respectivement destinées à recevoir les valeurs des éléments binaires CMP et EB de toutes les cases de la mémoire MEM. Le multiplexeur MX comporte une entrée de commande portant un signal binaire Trec. Lorsque celui-ci est dans un premier état, les valeurs de tous les éléments CMP se retrouvent en sortie du multiplexeur MX et donc sur les entrées de la matrice de rotation MR. Par contre, lorsqu'il est dans un second état, ce sont les valeurs de tous les éléments EB qui se retrouvent en sortie du multiplexeur MX et donc sur les entrées de la matrice de rotation MR. La matrice de rotation MR reçoit un signal portant une adresse de début de recherche AdrD. Elle comporte un nombre de sorties égal au nombre d'entrées. Les valeurs prises par les sorties de la matrice MR sont celles qui sont prises par les entrées de la matrice, dans le même ordre mais avec une origine décalée d'un nombre egal à AdrD. Ainsi, la première sortie recopie la valeur de l'entrée d'adresse AdrD, la seconde sortie recopie la valeur de l'entrée d'adresse AdrD + 1, etc. Elle comporte encore un codeur CP dont les entrées sont respectivement reliées aux sorties de la matrice de rotation MR. Le codeur CP comporte également une entrée de commande qui porte un élément binaire Li/Oc. Le codeur CP calcule la première adresse Adr, à partir de sa première entrée, de l'entrée qui reçoit une valeur égale à celle de l'élément binaire Li/Oc. Cette adresse Adr est délivrée sur une sortie du codeur CP et est fournie à une première entrée d'un additionneur ADD dont la seconde entrée reçoit le signal de commande AdrD. La sortie de l'additionneur ADD fournie l'adresse AdrS. Le fonctionnement de la mémoire MEM selon l'invention est le suivant. Dans un premier mode, elle gère la disponibilité de ressources externes. Pour cela, on positionne l'entrée Trec de manière que l'ensemble des valeurs des éléments binaires EB se retrouve à l'entrée de la matrice de rotation MR. Le signal d'adresse AdrD est égal à la valeur de l'adresse à partir de laquelle on effectue la recherche de disponibilite. Le signal Li/Oc est égal à la valeur binaire qui est utilisée par l'élément EB pour marquer un état d'occupation d'une case. L'adresse Adr délivrée par le codeur CP correspond alors à la première adresse à la sortie de la matrice de rotation ME pour laquelle la valeur de EB est égale à la valeur de Li/Oc. L'adresse AdrS est la somme de l'adresse Adr et de l'adresse AdrD. On comprendra qu'elle correspond à la première adresse de la case de la mémoire MEM à partir de l'adresse AdrD et pour laquelle la valeur de EB est égale à la valeur de Li/oc, c'est-à-dire pour laquelle l'élément binaire EB marque un état d'occupation de la case. Dans un second mode de fonctionnement, elle est utilisée en mémoire associative en lecture. Pour cela, on positionne d'abord une valeur T sur le bus BUS, valeur correspondant à la valeur prise par le champ TAT des cases dont les adresses sont recherchées. L'entrée Trec est positionnée de manière que l'ensemble des valeurs des éléments binaires CMP se retrouve à l'entrée de la matrice de rotation MR. Le signal d'adresse AdrD est égal à la valeur de l'adresse à partir de laquelle on effectue la recherche. Le signal Li/Oc est positionné à une valeur égale à la valeur binaire qui est utilisée par l'élément CMP pour marquer une égalité. L'adresse Adr délivrée par le codeur CP correspond alors à la première adresse à la sortie de la matrice de rotation MR pour laquelle la valeur de CMP est égale à la valeur de Li/Oc. L'adresse AdrS est la somme de l'adresse Adr et de l'adresse AdrD. On comprendra qu'elle correspond à la première adresse de la case de la mémoire à partir de l'adresse AdrD et pour laquelle la valeur de CMP est égale à la valeur de Li/Oc, c'est-à-dire pour la case de la mémoire MEM dont la valeur prise par le champ TAT est égale à la valeur T. Dans un troisième mode de fonctionnement, elle est utilisée en mémoire associative avec adressage externe en écriture. Ce mode de fonctionnement est identique au second mode, mais il est en écriture au lieu d'être en lecture. En effet, on positionne d'abord une valeur T sur le bus BUS, valeur correspondant à la valeur prise par le champ TAT des cases dont les adresses sont recherchées. L'entrée Trec est positionnée de manière que l'ensemble des valeurs des éléments binaires CMP se retrouve à l'entrée de la matrice de rotation MR. Le signal d'adresse AdrD est égal à la valeur de l'adresse à partir de laquelle on effectue la recherche. Le signal Li/Oc est positionné à une valeur égale à la valeur binaire qui est utilisée par l'élément CMP pour marquer une égalité. L'adresse Adr délivrée par le codeur CP correspond alors à la première adresse à la sortie de la matrice de rotation MR pour laquelle la valeur de CMP est égale à la valeur de Li/Oc. L'adresse AdrS est la somme de l'adresse Adr et de l'adresse AdrD. Le signal d'adresse AdrS est réinjecté, en interne, sur l'entrée d'adresse AdrE de la mémoire MEM. Chaque champ VCI, TAT, EB d'une case ainsi adressée par AdrE est chargé avec des valeurs qui sont présentes sur les entrées VCIE, TATE et EBE correspondantes de la mémoire MEM. Dans un quatrième mode, elle est utilisée en mémoire associative avec adressage en écriture et avec recherche de la première case disponible. Pour cela, on positionne l'entrée Trec de manière que 1' ensemble des valeurs des éléments binaires EB se retrouve à l'entrée de la matrice de rotation MR. Le signal d'adresse AdrD est égal à la valeur de l'adresse à partir de laquelle on effectue la recherche de disponibilité. Le signal Li/Oc est positionné à une valeur egale à la valeur binaire qui est utilisée par l'élément EB pour marquer un état de nonoccupation. L'adresse Adr délivrée par le codeur CP correspond alors à la première adresse à la sortie de la matrice de rotation MR pour laquelle la valeur de EB est égale à la valeur de Li/Oc. L'adresse AdrS est la somme de l'adresse Adr et de l'adresse AdrD. On comprendra qu'elle correspond à la première adresse de la case de la mémoire MEM à partir de l'adresse AdrD qui n'est pas déjà occupée. L'adresse AdrS est réinjectée à l'entrée d'adressage de la mémoire MEM en tant que signal d'adressage AdrE. Les valeurs sur les entrées VCIE, TATE et EBE sont stockées dans la case dont l'adresse est AdrE = AdrS. A la Fig. 2, on a représenté une mémoire MEM associative selon 1' invention qui comporte, en plus de celle qui est représentée à la Fig. 1, un circuit SOM dont les entrées reçoivent respectivement les valeurs des champs CMP de toutes les cases de la mémoire MEM et qui calcule le nombre n d'éléments CMP représentatifs d'une égalité entre la valeur TAT du contenu des cases et la- valeur T présente sur le bus BUS. Ce nombre n est disponible sur une sortie de la mémoire MEM. Cette mémoire MEM, dans les second et troisième modes, effectue, en plus des opérations décrites ci-dessus, le calcul du nombre n d' égalités rencontrées. A la Fig. 3, on a représenté un dispositif de temporisation multiple qui constitue une application d'une mémoire associative MEM selon le second mode de réalisation de l'invention. Ce dispositif de temporisation multiple comporte une entrée E sur laquelle sont délivrées, à chaque temps Hloc d'une base de temps BT, des entités, telles que des cellules qui sont généralement utilisées dans un réseau de transmission numérique pour transmettre des informations. De telles cellules sont par exemple décrites dans le document de brevet européen EP-A-108 028. Elles sont divisées en deux champs dont l'un est un en-tête où sont stockées des données relatives aux communications auxquelles elles appartiennent et dont 1' autre porte les informations à transmettre proprement dites. Les en-têtes des cellules contiennent notamment les numéros des circuits virtuels VCI auxquels elles appartiennent. La base de temps BT délivre donc le signal de temps Hloc pendant lequel une cellule se retrouve sur l'entrée E. Elle délivre également des signaux de temps tl, t2 et t3 qui sont des subdivisions temporelles du signal de temps Hloc. Le dispositif de temporisation multiple de l'invention comprend en plus de la mémoire MEM une double file Fifo dont une première entrée reçoit le signal n délivré par la mémoire MEM, notamment par son circuit SOM et dont une seconde entrée reçoit le signal TATS délivre par la mémoire MEM. Une première sortie de la file Fifo délivre un nombre n à un décompteur DEC et sa seconde sortie delivre un signal TAT à un registre R qui est piloté en écriture lorsqu'un signal de décompte nul est délivré par une sortie du décompteur DEC. Le signal de décompte nul issu du decompteur DEC pilote également la file Fifo en lecture pour que celle-ci délivre, respectivement au décompteur DEC et au registre R, les valeurs de n et de TAT. Le décompter DEC est ainsi initialisé par la valeur de n et le registre R est chargé par la valeur TAT. La file Fifo est pilotée en écriture par le signal d'horloge t2 issu de la base de temps BT. L'ensemble file Fifo, décompteur DEC, registre R forme un circuit de mémorisation dont on comprendra la fonction ci-après. Le dispositif de temporisation comprend encore une mémoire MTRAD comportant un nombre de cases de mémorisation égal au nombre de circuits virtuels traités par le dispositif de temporisation. Elle est adressée en lecture directement par le numéro de circuit virtuel VCI d'une cellule entrante selon un processus qui est connu de l'homme du métier. Chaque case de la mémoire MTRAD contient un champ de données DON concernant le circuit virtuel correspondant, un champ contenant un bit de validation V et un champ contenant une information de temps T représentatif de la durée de la temporisation qui est déclenchée par l'entrée d'une cellule appartenant au circuit virtuel correspondant à cette case. La mémoire MEM reçoit aussi, sur son entrée VCIE, le numéro de circuit virtuel VCI de la cellule entrante. Le dispositif de temporisation comporte encore un additionneur ADD dont une première entrée reçoit l'information de temps T issue de la mémoire MTRAD et dont la seconde entrée reçoit le signal Hloc représentatif de l'heure locale et délivré par la base de temps BT. La sortie de l'additionneur ADD porte un signal Htd qui est représentatif de l'heure théorique de déclenchement du processus de temporisation et qui est égal à l'heure locale Hloc additionnée à la durée de temporisation T: Htd = Hloc + T. Le signal Htd est appliqué à l'entrée TATE de la mémoire HEM. L'ensemble constitué de la mémoire MTRAD et de l'additionneur ADD forme des moyens de calcul de l'heure théorique de déclenchement d'un processus. L e dispositif de temporisation comprend encore un multiplexeur MUX dont une première entrée reçoit le signal TATM issu du registre R et dont la seconde entrée reçoit le signal d'heure locale Hloc. Sa sortie est reliée à l'entrée T de la mémoire MEM. I1 est piloté par les signaux d'horloge t2 et t3 issus de la base de temps BT. I1 comprend encore une porte ET dont une première entrée reçoit le signal de validation V issu de la mémoire MTRAD et dont la seconde entrée reçoit un signal d'activation ACT. La sortie de la porte ET est reliée à la mémoire MEM pour activer ou non son fonctionnement. Le signal d'activation ACT est positionné par un circuit externe au dispositif de temporisation multiple et sert à l'utilisateur pour activer ou non le processus de temporisation multiple. I1 comprend encore une unité de commande UC qui délivre des signaux EB, Trec, AdrD et Li/Oc à la mémoire MEM et qui reçoit, d'une part, les signaux d'horloge tl, t2 et t3 issus de la base de temps BT et, d'autre part, le signal d'adresse AdrS issu de la mémoire MEM. L'unité de commande UC est pourvue d'une sortie par laquelle est délivré un signal de déclenchement DECL. Le fonctionnement du dispositif de temporisation multiple de l'invention est le suivant. Pendant le temps t1 de la base de temps BT, la mémoire MEM fonctionne dans son quatrième mode. Pour ce faire, l'unité de commande UC commande 1' entrée Trec de manière que l'ensemble des valeurs des éléments binaires EB se retrouve à l'entrée de la matrice de rotation MR. Elle délivre à l'entrée appropriée de la mémoire MEM un signal d'adresse AdrD égal à la valeur de l'adresse à laquelle on a effectué la dernière écriture + 1. Elle positionne le signal Li/Oc à une valeur egale à la valeur binaire qui est utilise par l'élément EB pour marquer un état de non-occupation. La mémoire MEM détermine, comme on l'a vu précédemment, la première adresse de la case de la mémoire MEM à partir de l'adresse AdrD et qui n'est pas déjà occupée. Cette adresse est réinjectée à l'entrée d'adressage de la mémoire MEM en tant que signal d'adressage AdrE. A ce moment, la valeur du numéro de circuit virtuel VCI de la cellule entrante est présent sur l'entrée VCIE de la memoire HEM. A ce moment également, la mémoire MTRAD délivre la valeur de la duree de temporisation T à l'additionneur ADD qui calcule, au moyen de l'heure locale Hloc présent sur une de ses entrées, l'heure théorique d'émission Htd. Celle-ci est appliquée à l'entrée TATE de la mémoire MEM. La valeur VCI et la valeur Htd sont, toujours au temps t1, mémorisées dans la mémoire MEM à l'adresse AdrE déterminée selon le processus précédemment décrit. En même temps, le bit EB est positionné, par l'unité UC, à une valeur qui marque un état d'occupation. Pendant le second temps ta de la base de temps BT, le multiplexeur MUX est piloté par le signal t2 de manière à ce que le signal Hloc d'heure locale soit appliqué à l'entrée T de la mémoire MEM. Celle-ci fonctionne selon son second mode. Elle délivre donc le nombre n d'égalités rencontrées, c'est-à-dire le nombre de cases pour lesquelles le contenu du champ TAT est égal à la valeur présente sur le bus BUS, soit, compte tenu du positionnement du multiplexeur MUX, le signal d'horloge locale Hloc. Elle délivre également le signal TATS correspondant à l'heure locale Hloc. Pendant le temps t2, la file Fifo est commandée en écriture. Le nombre n et le signal TATS sont mémorisés dans la file Fifo. Pendant le temps t3 de la base de temps BT, le multiplexeur MUX est piloté par le signal t3 de manière à ce que le signal TAT issu du registre R se retrouve appliqué à l'entrée T de la mémoire MEM. La mémoire MEM fonctionne également selon son second mode. Elle délivre donc l'adresse AdrS de la première case à partir de l'adresse AdrD pour laquelle le contenu du champ TAT est egal à la valeur TATM issue du registre R. La sortie de cette adresse à l'unité de commande UC déclenche un processus qui marque l'expiration de la temporisation concernant un circuit virtuel de numéro VCI donné. Pendant le temps t3, si la valeur du décompteur DEC est nulle, les valeurs de TAT et de n présentes à la sortie de la file Fifo sont lues dans cette file par le signal 1, et le registre est chargée avec cette valeur de TAT. La valeur de n est également chargé dans le décompteur DEC pour l'initialiser. Par contre, si la valeur du décompteur n'est pas nulle, la valeur de TAT est conservée dans le registre R. REVENDICATIONS 1) Mémoire associative, caractérisée en ce qu'elle comprend une pluralité de cases de mémorisation dont chacune est divisée en au moins un premier champ destiné à contenir une valeur (TAT) et un second champ contenant un élément binaire de comparaison (CMP) représentatif du résultat de la comparaison entre la valeur (TAT) contenue dans le premier champ et la valeur (T) qui est présente sur une entrée dite de recherche de ladite mémoire (MEM), un codeur (CP) dont les entrées sont respectivement reliées aux éléments binaires de comparaison (CMP) des cases de mémorisation et qui calcule la première adresse (Adr), en partant de sa première entrée, de l'entrée qui reçoit une valeur égale à un état binaire donné et la délivre en sortie en tant que première adresse de la case de la mémoire dont le premier champ (TAT) contient une valeur égale à celle qui est présente sur son entre de recherche (T). 2) Mémoire selon la revendication 1, caractérisée en ce que chaque case est en outre subdivisée en un troisième champ qui comporte un élément binaire d'occupation (EB) qui est représentatif de l'état d'occupation de ladite case et qui peut être positionné par un signal (EBE) sur une entrée de ladite memoire, ladite mémoire comprenant encore un multiplexeur (MX) comportant deux groupes d'entrees respectivement reliées aux éléments binaires de comparaison (CMP) des seconds champs des cases de la mémoire et aux éléments binaires d'occupation (EB) des troisièmes champs des cases de la mémoire et des sorties qui sont respectivement reliées aux entrées dudit codeur (CP) et qui, en fonction d'un signal de commande (Trec) présent sur une entre de commande, prennent respectivement soit les valeurs des éléments binaires de comparaison (CMP), ladite mémoire pouvant alors délivrer la première adresse de la case dont le contenu (TAT) du premier champ est égale à celui (T) qui est présent sur son entrée de recherche, soit les valeurs des éléments binaires d'occupation (EB), ladite mémoire pouvant alors délivrer la première adresse de la case dont le troisième champ est représentatif d'un état occupé. 3) Mémoire selon la revendication l ou 2, caractérisée en ce que chaque case est en outre subdivisée en un quatrième champ destiné à contenir des données (VCI). 4) Mémoire selon la revendication 1, 2 ou 3, caractérisée en ce qu'elle comporte en outre une matrice de rotation (MR) dont les entrées sont respectivement reliées aux sorties dudit multiplexeur (MX) et dont les sorties sont respectivement reliées aux entrées dudit codeur (CP), ladite matrice (MR) comportant encore une entrée prévue pour recevoir un signal (AdrD) représentatif d'une adresse de début de recherche, les valeurs prises par les sorties de ladite matrice (MR) étant celles qui sont prises par ses entrées, dans le même ordre mais avec une origine décalée d'un nombre égal à l'adresse de début de recherche (AdrD), et un additionneur (ADD) ayant une première entrée reliée à la sortie dudit codeur (CP) et une seconde entrée reliée en dérivation sur l'entrée de la matrice (MR) qui reçoit le signal (ADrD) représentatif d'une adresse de début de recherche, la sortie dudit additionneur (ADD) délivrant l'adresse recherchée (AdrS). 5) Mémoire selon une des revendications précédentes, caractérisée en ce qu'elle comprend encore un sommateur (SOM) dont les entrées sont respectivement reliées aux éléments binaires de comparaison (CMP) contenus dans les seconds champs des cases de ladite mémoire et qui délivre un signal représentatif du nombre (n) d'éléments binaires de comparaison (CMP) marquant une égalité entre la valeur (TAT) contenue dans le premier champ et la valeur (T) présente à l'entrée de recherche de la mémoire. 6) Dispositif de temporisation multiple, caractérisé en ce qu'il comprend une mémoire (MEM) selon la revendication 5, des moyens (MTRAD, ADD) qui, dans un premier temps d'une période d'horloge pendant laquelle une entité est présente sur une entrée (E) dudit dispositif, délivrent un signal (Htd) représentatif de l'heure théorique de déclenchement d'un processus et la mémorise dans ladite mémoire (MEM) à la première adresse disponible, des moyens (UC, MUX, BT) qui placent, dans un second temps de la période d'horloge, un signal (Hloc) représentatif de l'heure locale à l'entrée de recherche (T) de la mémoire (MEM) et qui commandent ladite mémoire (MEM) de manière à ce qu'elle délivre un signal représentatif du nombre (n) de cases dont le contenu (TAT) du premier champ est égal à ladite heure locale (Hloc), le signal (n) representatif dudit nombre ainsi que celui (Hloc) représentatif de ladite heure locale étant stockés dans un circuit de mémorisation (Fifo, DEC, R), et des moyens (UC, MUX, BT) qui, dans un troisième temps de la période d'horloge, délivrent le signal (TAT) préalablement stocké dans le circuit de mémorisation (Fifo, DEC, R) sur l'entrée de recherche (T) de ladite mémoire (MEM), celle-ci délivrant alors l'adresse (AdrS) à partir d'une adresse prédéterminée (AdrD) de la première case pour laquelle le contenu (TAT) du premier champ est égal à l'heure (TATH) délivrée par le circuit de mémorisation (Fifo, DEC, R), ce qui a pour effet de déclencher ledit processus. 7) Dispositif selon la revendication 6, caractérisé en ce que ladite adresse prédéterminée (AdrD) est l'adresse délivrée à la période précédant la période courante. 8) Dispositif selon la revendication 6 ou 7, caractérisé en ce que ledit circuit de mémorisation (Fifo, DEC, R) délivre, sur sa sortie, un signal représentatif d'une heure (TATM) un nombre de fois égal au nombre (n) que représente le signal stocké dans le circuit de mémorisation. 9) Dispositif selon la revendication 8, caractérisé en ce que le circuit de mémorisation comprend une file (Fifo) du type premierentrée-premier-sortie dans laquelle sont stockés, pendant ledit second temps, ladite heure (TATs) et ledit nombre (n), un registre (R) qui est chargé avec la valeur (TAT) délivrée par la file (Fifo) lorsque celle-ci est en lecture et un décompteur (DEC) qui est initialisé avec la valeur du nombre (n) délivrée par la file (Fifo) lorsque celle-ci est en lecture et qui est decrementé d'une unité à chaque lecture du registre (R), la file (Fifo) étant en lecture lorsque le décompteur (DEC) atteint un compte nul.