Brevet FR2710454A1 — publié le 19950331

La présente invention concerne un dispositif à semiconducteur, et, plus particulièrement, un dispositif à sçmiconducteur du type "semiconducteur sur isolant", ou SOI, ayant une tolérance améliorée vis-à-vis des décharges électrostatiques (ESD). Le fonctionnement d'un circuit intégré à semiconducteur est souvent endommagé par l'intrusion d'une charge électrostatique, venant de l'extérieur, via une broche ou un élément analogue, et se déchargeant à l'intérieur du circuit. On décrira ci-après ce phénomène en se reportant, à titre d'exemple, à un circuit intégré à semiconducteur CMOS. Les figures 3A à 3C montrent un exemple de mesures de précaution prises contre un bruit de type ESD, selon la technique antérieure. La figure 3A montre un circuit de protection contre le bruit ESD prévu à un plot 50 de réception de signal d'entrée. Le plot 50 est connecté à un transistor MOS à canal p, qu'on appellera pMOS, et à un transistor MOS à canal n, ou nMOS, avant d'être relié à des circuits internes. Le transistor MOS à canal p, ou pMOS, est connecté entre une ligne de tension d'alimentation VDD et une ligne de signal connectée au plot 50, et le transistor MOS à canal n, ou nMOS, est connecté entre la ligne de signal reliée au plot 50 et une ligne de tension d'alimentation Vss. L'électrode de grille du pMOS est connectée à son électrode de courant se trouvant du côté de la tension d'alimentation VDD (cette électrode étant appelée ci-après la source S), et l'électrode de grille du nMOS est connectée à son électrode de courant se trouvant du côté de la tension d'alimentation Vss (cette électrode étant appelée ci-après la source S). L'autre électrode de courant sera appelée le drain D. Dans le circuit ainsi décrit, le pMOS et le nMOS sont tous deux dans l'état bloqué aussi longtemps que le signal d'entrée appliqué au plot 50 présente un potentiel compris entre Vss et VDD. Lorsqu'une charge positive arrive sur le plot 50 et que le potentiel du plot devient supérieur à VDD, les rôles respectifs de la source S et du drain D du pMOS s'inverse. La charge positive s'écoule du drain D à la source S du pMOS, et est absorbée dans la source de tension VDD. Lorsqu'une charge négative arrive sur le plot 50 et que le potentiel du plot devient inférieur à Vss, les rôles respectifs de la source S et du drain D du nMOS s'inversent. La charge négative s'écoule du drain D à la source S du nMOS et est absorbée dans le câblage de la source de tension Vss. La figure 3B est une vue en coupe montrant un exemple de configuration d'un circuit de protection contre les ESD, tel que représenté sur la figure 3A. A l'intérieur d'un substrat 51 fait de silicium (Si) de type n, un puits 52 de type p est formé. A l'intérieur du puits 52 de type p, un transistor MOS à canal n est formé. Ainsi, des régions 53 et 54 de type n+ sont formées à l'intérieur du puits 52 de type p. Au-dessus de la région de canal définie entre les régions de type n+, une électrode de grille isolée 55 est formée. Une région 56 de type p+ est en outre formée à l'intérieur du puits 52 de type p. La région 56 de type p+ et la région 53 de type n+, ainsi que l'électrode de grille 55, sont connectées à la tension d'alimentation Vss. D'autres régions, c est-à-dire la région 54 de type n+, sont connectées au plot 50. Dans cette configuration, la région 53 de type n+ définit une source S, et l'autre région 54 de type n+ définit un drain D du transistor MOS à canal n tel que représenté sur la figure 3A. Ici, la configuration décrite ci-dessus prévoit un transistor MOS à canal n à l'intérieur du puits 52 de type p. Elle réalise également, dans le même temps, une structure de transistor bipolaire formée de la région 54 de type n+, du puits 52 de type p et du substrat 51 de type n. Comme ci-dessus indiqué, lorsque le potentiel électrique du plot 50 devient égal ou inférieur à Vss, les rôles de la source S et du drain D s'inversent, et une charge négative s'écoule du drain 54 à la source 53. D'autre part, en commandant l'épaisseur et la concentration en impureté de cette région du puits 52 de type p comprise entre la région 54 de type n+ et le substrat 51, on peut obtenir un courant de claquage qui va de la région 54 de type n+ au substrat 51 de type n. Ainsi, lorsqu'une charge négative s'introduit dans le plot 50 et augmente la valeur absolue du potentiel négatif présent sur le plot 50, un courant de claquage est autorisé à circuler de la région 54 de type n+ au substrat 51. Dans le même temps, lorsque le nMOS a commuté dans l'état conducteur, la charge négative circule également de la région 54 de type n+ à la source de tension Vss via la région 53 de type n+. Ici, dans le cas où un transistor pMOS a été formé à l'intérieur d'une région de type n, un courant du type ESD est, de la même façon, autorisé à circule Toutefois, la polarité des porteurs et les types de conductivité sont inversés. Il existe en outre un autre trajet pour la charge, lequel trajet conduit au puits 52 via la jonction pn qui est formée entre la couche de diffusion de drain 54 et le puits de type p 52, ce courant prenant la forme d'un courant de diode de sens inverse. Dans ce cas, un bruit ESD de charge négative circulera jusqu'à V55 ou jusqu'au substrat via la jonction du drain du nMOS, ou bien jusqu'à VDD ou jusqu'au substrat via la jonction de la source du pMOS. De la même façon, un bruit ESD de charge positive circulera, le drain et la source changeant de rôle. La figure 3C représente une configuration analogue formée dans le cas d'un dispositif à circuit intégré CMOS du type "semiconducteur sur isolant" en pellicule ultramince. Sur un substrat de support 59 fait de silicium (Si), une région isolante 58 de SiO2 est formée, et sur cette région isolante, un transistor nMOS est construit. Ainsi, des régions 53 et 54 de type n+ sont disposées en regard l'une de l'autre, tandis qu'un canal 57 de type p est disposé entre elles. Une électrode de grille isolée 55 est formée au-dessus du canal 57 de type p. La région 53 de type n+ et l'électrode de grille isolée 55 sont connectées à un potentiel d'alimentation Vss, et la région 54 de type n+ est connectée à un plot 50. Cette structure ne permet pas le passage d'un courant du nMOS au substrat 59 en raison de sa structure SOI. Par conséquent, il existe un transistor nMOS, mais le transistor bipolaire qui se forme de manière parasite dans le cas de la figure 3B, n'est pas formé dans cette structure. De plus, puisque aucun puits n'est réalisé, aucune diode pn ne se forme en-dessous de la couche de diffusion de drain. Dans l'exécution d'un essai ESD, il existe le cas où on applique la charge d'un condensateur alors que les lignes d'alimentation en tension Vss et VDD sont maintenues dans l'état flottant. En outre, dans des conditions de travail ordinaires, lorsqu'un bruit ESD appliqué fuit jusqu'à une ligne de tension Vss ou VDD, il peut se produire que le bruit ESD ne soit pas absorbé du fait que les lignes sont toutes deux dans l'état flottant. Dans le cas d'un circuit CMOS SOI en pellicule ultramince, la charge électrique ne peut pas être libérée et, par conséquent, une défaillance du type ESD peut facilement survenir. Pour s'opposer aux ennuis provoqués par les décharges de type ESD, on a envisagé des procédés tels que celui consistant à réaliser une ouverture en une partie de la couche d'oxyde encastrée, ou à former une partie de la structure SOI dans une structure non SOI, c'est-à-dire une structure CMOS analogue à celle du dispositif CMOS sur silicium. Ces procédés permettent que les charges électriques fuient dans le substrat de support. Toutefois, il faut faire appel à des opérations supplémentaires pour réaliser une ouverture en une partie de la couche d'oxyde encastrée. Le fait de changer une partie de la structure SOI en une structure non SOI diminue les avantages de la structure SOI, demande des opérations supplémentaires, et peut amener une rupture du câblage en des parties en gradins. Un but de l'invention est de produire un dispositif à semiconducteur du type SOI ayant une tolérance améliorée vis-à-vis des décharges électrostatiques. Selon un aspect de l'invention, il est proposé un dispositif à semiconducteur du type "semiconducteur sur isolant", ou SOI, possédant une couche superficielle semiconductrice sur un substrat de support isolé, qui comprend : une paire de lignes d'alimentation en tension formées sur la couche superficielle semiconductrice; une paire de régions semiconductrices de faible résistivité, connectées à la paire de lignes d'alimentation en tension, disposées dans la couche superficielle et isolées diélectriquement l'une de l'autre ; et une région diélectrique disposée entre les deux régions semiconductrices de faible résistivité, où les deux régions semiconductrices de faible résistivité forment, elles seules, un condensatueur. Puisqu'un condensateur est connecté entre les deux lignes d'alimentation en tension, il est alors difficile qu'une défaillance de type ESD soit produite, même lorsqu'un bruit ESD entre dans le plot. Un dispositif à semiconducteur du type SOI ayant une tolérance améliorée vis-à-vis des ESD est donc produit sans complications supplémentaires du procédé global de fabrication des dispositifs à semiconducteur. La description suivante, conçue seulement à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages ; elle s'appuie sur les dessins annexés, parmi lesquels: - les figures 1A et 1B représentent un mode de réalisation de base selon l'invention, où la figure 1A est une vue en coupe et la figure 1B est un schéma de circuit d'un circuit de protection contre les ESD; - les figures 2A à 2E sont des vues en coupe simplifiées illustrant un procédé de fabrication d'un dispositif à semiconducteur tel que représenté sur les figures 1A et 1B; - les figures 3A, 3B et 3C illustrent une technique de protection contre les ESD selon la technique antérieure, où la figure 3A est un schéma de circuit et les figures 3B et 3C sont des vues en coupe d'un circuit de protection contre les ESD; - la figure 4 est une vue en plan d'un condensateur de protection contre les ESD selon un mode de réalisation de l'invention; - la figure 5 est une vue en plan montrant une autre configuration d'un condensateur de protection contre les ESD compris à l'intérieur d'une puce, selon un autre mode de réalisation de l'invention; - la figure 6 est une vue en plan montrant une autre configuration d'un condensateur de protection contre les ESD selon un autre mode de réalisation de l'invention; - la figure 7 est une vue en plan montrant une autre configuration d'un condensateur de protection contre les ESD selon un autre mode de réalisation de l'invention; - la figure 8 est une vue en plan montrant une autre configuration d'un condensateur de protection contre les ESD selon un autre mode de réalisation de l'invention; et - la figure 9 est une vue en coupe montrant schématiquement la structure d'un condensateur de protection contre les ESD selon un autre mode de réalisation de l'invention. Sur les figures 1A et 1B, est présentée la structure d'un dispositif à semiconducteur de type SOI selon un mode de réalisation de base de l'invention. La figure 1A est une vue en coupe simplifiée d'une partie du dispositif à semiconducteur de type SOI, et la figure 1B montre un schéma de circuit partiel d'une partie du dispositif à semiconducteur de type SOI. Comme on peut le voir sur la figure 1A, des régions semiconductrices de faible résistivité 2a et 2b sont formées à l'intérieur d'une région isolante 1 se trouvant à la surface d'un substrat semiconducteur de support 3 du dispositif à semiconducteur de type SOI. Une ligne de tension Vss, 5, et une ligne de tension VDD, 6, sont respectivement connectées aux régions semiconductrices de faible résistivité 2a et 2b. Ici, les régions semiconductrices de faible résistivité 2a et 2b sont mutuellement isolées par une région diélectrique la, et leurs surfaces sont recouvertes d'une couche isolante 4. La couche isolante 4 comporte des trous de contact 7a et 7b, de manière à permettre que la ligne Vss 5 et la ligne VDD 6 fassent respectivement contact avec les régions semiconductrices de faible résistivité 2a et 2b. Un condensateur C est formé entre les régions semiconductrices de faible résistivité 2a et 2b. On peut former le condensateur directement en disposant de manière mutuellement rapprochée les régions semiconductrices de faible résistivité 2a et 2b comportant entre elles la région diélectrique 2a, ou bien on peut le réaliser sous la forme de condensateurs formés par les régions semiconductrices de faible résistivité 2a et 2b avec le substrat semiconducteur de support 3 via la région isolante 1 de la structure SOI. Les régions semiconductrices de faible résistivité 2a et 2b sont des régions prévues seulement pour former le condensateur et n'ont aucune autre fonction dans le circuit. Ici, dans une partie non représentée sur la figure 1A, est formée une connexion série de transistors pMOS et nMOS, qui est elle-même connectée entre les lignes d'alimentation en tension Vss et VDD. La figure 1B représente un circuit équivalent de ce circuit de protection contre les ESD. La tension d'alimentation VDD, un signal d'entrée et l'autre tension d'alimentation Vss sont respectivement appliquées aux plots 10a, 10b et 10c. Un pMOS lia est connecté entre une ligne connectée au plot 10a et une ligne connectée au plot 10b, tandis qu'un nMOS llb est connecté entre la ligne connectée au plot 10b et une ligne connectée au plot 10c. Un condensateur C est en outre connecté entre les lignes connectées aux plots 10a et 10c. Lorsqu'un bruit du type ESD arrive sur le plot 10b, une charge électrique circule dans la ligne connectée au plot 10a ou au plot 10c selon sa polarité. Puisque le condensateur C est connecté entre les lignes connectées au plot 10a et 10c, la charge incidente est absorbée par le condensateur C. Les figures 2A à 2E montrent un mode de réalisation de procédé de formation de deux régions semiconductrices enterrées dans une région isolante, comme représenté sur la figure 1A. On se reporte à la figure 2A. Des masques 13a et 13b faits d'agent sensible du type réserve sont formés sur un substrat semiconducteur 12 en vue de la formation d'un dispositif à semiconducteur. Comme représenté sur la figure 2B, à l'aide de ces masques 13a et 13b, on effectue une gravure, par exemple une gravure par ions réactifs (RIE), de manière à faire apparaître des régions semiconductrices saillantes 12a et 12b, non gravées, en dessous des masques 13a et 13b. On retire alors les masques 13a et 13b. Comme représenté sur la figure 2C, sur le substrat semiconducteur doté des régions saillantes, on dispose de manière stratifiée, par dépôt chimique en phase vapeur (CVD), ou un moyen équivalent, une couche isolante 14 faite de SiO2 et une couche semiconductrice polycristalline 15 faite de Si polycristallin. Juste après la stratification, la couche semiconductrice polycristalline 15 présente une surface inégale. On polit cette surface afin d'obtenir la surface plane représentée sur la figure. Ensuite, comme représenté sur la figure 2D, on prépare un substrat de support 16 fait d'un substrat de Si. On dispose le substrat semiconducteur à coller de manière que la couche semiconductrice polycristalline 15 se trouve sur la surface de ce substrat de support 16. En maintenant cet état à une température élevée, de 1 000in par exemple, le substrat de support 16 et le substrat 12 à coller se collent l'un à l'autre. On peut simplifier et stabiliser l'opération de collage en employant des moyens tels que l'application d'une tension ou bien l'application de pression et de température. Comme représenté sur la figure 2E, une fois l'opération de collage terminée, on enlève par polissage le haut du substrat collé 12, comme représenté sur la figure, de manière à ne laisser que les parties saillantes 12a et 12b. A ce stade, les régions semiconductrices 12a et 12b formées sur le substrat collé 12 sont dans un état où elles sont isolées dans la couche isolante 14. Ici, il faut, à un stade quelconque du processus, doper à une concentration élevée d'impureté les régions semiconductrices 12a et 12b. Alors, les régions semiconductrices de faible résistivité telles que présentées sur la figure 1A sont formées. Ici, on peut employer un procédé analogue pour former une multiplicité de régions semiconductrices enterrées dans une couche isolante pour former des éléments tels que des pMOS, des nMOS, etc., sur chaque région. Après avoir formé une couche isolante sur le substrat SOI collée ainsi que des trous de contact dans celle-ci, on obtient la structure semiconductrice représentée sur la figure 1A en formant une couche de câblage sur la structure SOI ainsi obtenue. Ici, dans la structure telle que représentée sur la figure 2E, les régions semiconductrices 12a et 12b sont disposées en regard de la couche semiconductrice polycristalline 15 se trouvant sur le substrat de support 16 via la couche isolante 14. Ainsi, les régions semiconductrices 12a et 12b forment, avec le substrat de support 16, des condensateurs. On peut faire appel à diverses formes de régions semiconductrices pour former des condensateurs destinés à assurer la protection contre les ESD. La figure 4 représente une configuration plane d'un condensateur de protection contre les ESD selon un mode de réalisation de l'invention. Une région semiconductrice 23 de faible résistivité, qui est disposée à l'intérieur d'une région isolante 25, est configurée de façon que trois parties en forme de branches 23a, 23b et 23c se prolongent à partir d'une partie tronc commune. Une autre région semiconductrice 24, disposée à l'intérieur de la région isolante 25 est, de même, configurée de façon que trois parties en forme de branches 24a, 24b et 24c se prolongent d'une partie tronc commune. La région semiconductrice 23 et la région semiconductrice 24 sont disposées de manière interdigitée, c'est-à-dire que les parties en forme de branches respectives 23a à 23c et 24a à 24c sont engagées les unes dans les autres. La région semiconductrice 23 est connectée à une ligne 21 d'alimentation en tension Vss, et la région semiconductrice 24 est connectée à une ligne 22 d'alimentation en tension VDD. L'emploi de cette structure interdigitée augmente l'aire des parties en regard de la région semiconductrice 23 et de la région semiconductrice 24, ainsi que la capacité du condensateur formé entre elles. La figure 5 montre un exemple de disposition permettant de répartir des condensateurs tels que représentés sur la figure 4 sur une puce de circuit intégré. La puce semiconductrice 20 possède une partie circuit intégré 30 formée en sa partie centrale, et des plots 31a, 31b, ..., formés à sa partie périphérique. La ligne 21 d'alimentation en tension Vss et la ligne 22 d'alimentation en tension VDD sont disposées entre la partie circuit centrale et la partie plots périphérique de manière à entourer la partie centrale. En plusieurs positions situées entre la ligne 21 d'alimentation en tension Vss et la ligne 22 d'alimentation en tension VDD, des circuits 26 de protection contre les ESD, tels que représentés sur la figure 4, sont disposés. Dans la configuration représentée sur cette figure, on peut voir trois de ces circuits de protection contre les ESD, à savoir 26a, 26b et 26c. En disposant les condensateurs de manière répartie, on obtient une fonction de protection uniforme sur toutes les dimensions des lignes d'alimentation. Ici, le nombre des circuits de protection contre les ESD peut être ajusté en fonction des nécessités. Les circuits de protection contre les ESD peuvent également être formés sur la totalité des longueurs en regard des lignes d'alimentation 21 et 22. Dans un circuit CMOS de type SOI en pellicule ultramince, la pellicule semiconductrice destinée à former le dispositif semiconducteur est réalisée sous une forme extrêmement mince, par exemple 0,1,mu. Dans ce cas, l'aire des surfaces latérales des régions semiconductrices qui forment le condensateur diminue en même temps que lenr épaisseur. Pour augmenter la capacité, on peut réduire l'épaisseur de la couche diélectrique formée entre les régions semiconductrices. Toutefois, lorsque l'épaisseur devient très petite, la tension de maintien du condensateur devient insuffisante. Par exemple, lorsqu'on utilise une couche diélectrique de SiO2, on laisse une région diélectrique d'une épaisseur d'environ 0,5 m entre les régions semiconductrices disposées en regard l'une de l'autre. ll est nécessaire de donner à la largeur de la couche diélectrique séparant les régions semiconductrices une grandeur suffisante pour que cette largeur ne permette pas l'existence d'un courant de fuite d'un ordre de grandeur non négligeable, celle-ci devant être suffisamment large pour ne pas se rompre diélectriquement. ll faut choisir une couche diélectrique qui possède une largeur de l'ordre de la règle de conception minimale associée à une exposition optique. Le bruit ESD qui est généralement produit par le corps humain, ou de façon analogue, présente typiquement une tension de l'ordre de 500 V. Pour libérer cette tension ESD, il faut de préférence avoir une capacité aussi grande que possible. La figure 6 représente une forme plane appropriée à l'augmentation de la capacité d'un condensateur formé entre des régions semiconductrices. Une région semiconductrice 23 possédant deux parties en forme de branches 23a et 23b est disposée en regard d'une autre région semiconductrice 24 ayant, de la même façon, deux parties en forme de branches 24a et 24b. Ces parties en forme de branches 23a, 23b et 24a, 24b sont disposées de manière interdigitée de façon à s'engager les unes dans les autres. En outre, sur chacune des parties en forme de branches disposées en regard l'une de l'autre, des parties saillantes 28 font en outre saillie de la partie en forme de branche 23a, tandis que des parties saillantes 27 font également saillie de la partie en forme de branche 24a. Les parties saillantes 27 et 28 sont disposées de manière à s'engager les unes dans les autres de manière interdigitée. Grâce à ces parties saillantes, on augmente la longueur de circonférence des parties situées en regard les unes des autres dans les régions semiconductrices 23 et 24. Ceci signifie que l'on augmente l'aire des surfaces latérales des régions semiconductrices 23 et 24. En disposant ces surfaces latérales d'aire agrandie en regard l'une de l'autre, on augmente également la capacité du condensateur formé entre elles. La figure 7 montre un autre exemple de la configuration d'un condensateur de protection contre les ESD selon un autre mode de réalisation de l'invention. Des régions semiconductrices 23 et 24 sont disposées bidimensionnellement en alternance de manière à former un motif d'échiquier. Une région diélectrique est disposée autour de chacune des régions semiconductrices 23 et 24. Sur ces régions semiconductrices, Des câblages d'alimentation en tension 21a, 21b, 21c, 21d, et 22a, 22b, 22c,..., sont obliquement disposés de façon alternée, comme représenté sur la figure. Ainsi, les régions semiconductrices 23 sont connectées à la ligne 21 d'alimentation en tension Vss, et les régions semiconductrices 24 sont connectées à la ligne 22 d'alimentation en tension VDD. Par conséquent, chacune des régions semiconductrices 23 et 24 est entourée par des régions semiconductrices connectées à une ligne d'alimentation différente, et des condensateurs sont formés sur toute l'aire de sa surface latérale. Dans le présent mode de réalisation, il est également possible de réduire, à une quantité négligeable, la chute de tension à l'intérieur des régions semiconductrices, ainsi que d'augmenter la capacité, en réduisant l'aire de la surface principale de chaque région semiconductrice et en établissant un contact entre sa surface latérale et une ligne d'alimentation métallique. Puisque le bruit ESD présente une tension élevée, lorsqu'il existe un bord aigü faisant un angle inférieur à 90 sur une région conductrice, le bruit ESD peut facilement se décharger à cet endroit. La figure 8 représente une configuration d'un condensation de protection contre les ESD ayant une tension de maintien élevée, selon un autre mode de réalisation de l'invention. Une région semiconductrice circulaire 24 et une région semiconductrice en forme d'anneau 23 l'entourant concentriquement sont formées à l'intérieur d'une région isolante, et un condensateur est formé entre elles. Une ligne 21 d'alimentation en tension Vss et une ligne 22 d'alimentation en tension VDD sont disposées au-dessus de ces régions semiconductrices via une couche isolante, et sont connectées à l'aide de contacts ohmiques à la région semiconductrice en forme d'anneau 23 et à la région semiconductrice circulaire 24 par l'intermédiaire de trous de contact formés dans la couche isolante. Dans cette configuration, aucune partie saillante aiguë n'est formée sur les surfaces en regard des régions semiconductrices 23 et 24. On obtient donc une tension de maintien augmentée. n est donc possible de réduire l'épaisseur (largeur) de la région diélectrique présente entre les régions semiconductrices 23 et 24. Ici, la forme de ces régions semiconductrices ne doit pas nécessairement être circulaire et peut prendre toute autre forme, comme celle d'une ellipse ou d'un cercle allongé formant une courbe régulière (grand rayon de courbure). fi peut également s'agir d'un polygone à angles obtus. Lorsqu'on connecte à la terre l'un des câblages d'alimentation, le câblage d'alimentation connecté à la terre est de préférence destiné à être placé à l'extérieur. Dans une structure de type SOI, des régions semiconductrices formées dans une couche superficielle peuvent former des condensateurs non seulement avec d'autres régions, de façon mutuelle, mais aussi avec un substrat de support lorsqu'un substrat semiconducteur est employé comme substrat de support. La figure 9 montre une configuration d'un condensateur de protection contre les ESD d'un dispositif à semiconducteur de type SOI selon un autre mode de réalisation de l'invention. Sur un substrat de support 29 fait de Si, une couche isolante 25 est disposée, des régions semiconductrices isolées 23 et 24 étant disposées à l'intérieur de la couche isolante. Les régions semiconductrices 23 et 24 sont disposées en regard du substrat de support 29 via une partie de la couche isolante 25 et forment des condensateurs C1 et C2. Les surfaces des régions semiconductrices 23 et 24 sont recouvertes d'une couche isolante 31. La couche isolante 31 comporte des trous de contact 28 et, ainsi, expose des parties des régions semiconductrices 23 et 24. Une ligne 21 d'alimentation en tension Vss et une ligne 22 d'alimentation en tension VDD sont formées de manière à couvrir ces trous de contact. Ainsi, la ligne 21 d'alimentation en tension Vss et la ligne 22 d'alimentation en tension VDD possèdent un condensateur de protection contre les ESD qui est connecté entre elles et qui est formé de la région semiconductrice 23, du substrat de support 29 et de la région semiconductrice 24. Ici, sur la figure 1A et sur les figures 4 à 9, seules les parties condensateurs des circuits de protection contre les ESD sont montrées. Toutefois, des structures de transistors MOS, comme représenté sur la figure 3C, et des circuits de protection contre les ESD, comme représenté sur la figure 1B, sont également formés en d'autres parties de la même puce semiconductrice. La configuration représentée sur les figures 1 et 4 à 8 et la configuration représentée sur la figure 9 peuvent être réunies ou combinées pour être utilisées dans un circuit de protection contre les ESD. Le condensateur de protection contre les ESD est formé du fait du rapprochement relatif de régions semiconductrices dopées qui sont séparées l'une de l'autre diélectriquement. Ces régions semiconductrices ne jouent pas le rôle d'éléments constitutifs vis-à-vis d'autres éléments du circuit. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du dispositif dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Dispositif à semiconducteur du type semiconducteur sur isolant, ou SOI, possédant une couche semiconductrice (12) sur un substrat de support isolé (3, 1), caractérisé en ce qu'il comprend: une paire de lignes d'alimentation en tension (5, 6) formées sur ladite couche semiconductrice; une paire de régions semiconductrices de faible résistivité (2a, 2b) connectées à ladite paire de lignes d'alimentation en tension et diélectriquement isolées l'une de l'autre ; et une région diélectrique (la) disposée entre lesdites deux régions semiconductrices de faible résistivité; où lesdites deux régions semiconductrices de faible résistivité forment seulement un condensateur (C). 2. Dispositif semiconducteur de type SOI selon la revendication 1, caractérisé en ce que ledit substrat de support comprend un substrat semiconducteur (3) et une couche isolante (1) formée sur le substrat semiconducteur et se poursuivant jusque sur ladite région diélectrique (la). 3. Dispositif à semiconducteur de type SOI selon la revendication 2, caractérisé en ce que les surfaces latérales respectives desdites deux régions semiconductrices de faible résistivité sont disposées en regard l'une de l'autre via ladite région diélectrique, de sorte qu'il est formé un condensateur. 4. Dispositif à semiconducteur de type SOI selon la revendication 3, caractérisé en ce qu'une pluralité de paires de régions semiconductrices de faible résistivité sont prévues et sont connectées à une paire de lignes d'alimentation en tension communes. 5. Dispositif à semiconducteur de type SOI selon la revendication 3, caractérisé en ce que lesdites deux régions semiconductrices de faible résistivité présentent une forme telle que, en projection sur la surface du substrat de support, ces régions comprennent des parties engagées les unes dans les autres de manière interdigitée. 6. Dispositif à semiconducteur de type SOI selon la revendication 3, caractérisé en ce que les périphéries desdites deux régions semiconductrices de faible résistivité n'ont pas de partie incurvée présentant un angle inférieur ou égal à 90Z. 7. Dispositif à semiconducteur de type SOI selon la revendication 3, caractérisé en ce que lesdites deux régions semiconductrices de faible résistivité ont une configuration telle que l'une des régions entourent l'autre. 8. Dispositif à semiconducteur de type SOI selon la revendication 3, caractérisé en ce que lesdites deux régions semiconductrices de faible résistivité sont disposées suivant un modèle d'échiquier, lesdites deux lignes d'alimentation en tension étant connectées en alternance. 9. Dispositif à semiconducteur de type SOI selon la revendication 2, caractérisé en ce que lesdites deux régions semiconductrices de faible résistivité forment un condensateur par l'intermédiaire du couplage capacitif avec ledit substrat semiconducteur.