Brevet FR2708364A1 — publié le 19950203

La présente invention concerne le domaine des mémoires pour ordinateurs. De façon plus particulière, la présente invention concerne une carte de mémoire non volatile électriquement effaçable et programmable à grille flottante, à implantation interactive d'adresses. Un type antérieur de mémoire non volatile, qui fait partie des mémoires mortes électriquement programmables, ou EPROM, est la mémoire morte électriquement effaçable et électriquement programmable flash (ou EPROM flash). Un EPROM flash peut être programmée par. un utilisateur. Dès lors qu'elle a été programmée, la totalité du contenu de l'EPROM flash peut être effacé par un effacement électrique. L'EPROM flash peut ensuite être reprogrammé à l'aide de nouvelles données. Des systèmes d'ordinateurs personnels de l'art antérieure emploient typiquement des moyens de mémorisation dont les données peuvent être enlevées, ou à données éliminables. Un moyen de mémorisation classique de l'art antérieur à données éliminables est un disque souple. Un moyen relativement nouveau de mémorisation de l'art antérieur est une carte de mémoire à base de circuit intégré, ou carte de mémoire à CI, ou "IC memory card" selon le terme anglo-saxon. Les EPROM flash de l'art antérieur sont non volatiles et reprogrammables, et ceci a permis à la technologie des EPROM flash d'être utilisée pour mémoriser des données éliminables. Une telle application de l'art antérieur est la carte de mémoire EPROM flash ou carte de mémoire flash, ou "flash memory card" selon le terme anglo-saxon. La carte de mémoire flash inclut typiquement plusieurs EPROM flash. La carte de mémoire flash peut être effacée et programmée électriquement. Un type d'EPROM flash antérieur utilisé dans la carte de mémoire flash antérieure inclut typiquement, en plus d'un réseau principal de mémoire, des cellules redondantes de mémoire et des cellules de mémoire associative, ou mémoire adressable par le contenu. Les cellules redondantes de mémoire sont utilisées pour remplacer des cellules défectueuses du réseau principal de mémoire. Les cellules redondantes sont elles aussi agencées en rangées et en colonnes et on les appelle donc un réseau de mémoire redondant. Lorsqu'une cellule de mémoire d'une colonne du réseau principal de mémoire d'une EPROM flash antérieure est trouvée défectueuse, une colonne redondante du réseau de mémoire redondant est utilisée pour remplacer la colonne défectueuse du réseau principal de mémoire. Les cellules de mémoire associative sont typiquement utilisées pour activer le réseau de mémoire redondant de mémoire afin de remplacer des colonnes défectueuses du réseau principal de mémoire. Les cellules de mémoire associative comprennent typiquement des cellules EPROM flash. Des inconvénients sont cependant associés à l'EPROM flash antérieure utilisée dans la carte de mémoire flash antérieure. Un premier inconvénient consiste en ce que, lorsqu'une EPROM flash antérieure contient un nombre de cellules défectueuses plus grand que celui des cellules de mémoire redondantes ou lorsque les cellules défectueuses ne peuvent pas être remplacées par les cellules de mémoire redondantes, cette EPROM flash particulière antérieure ne peut pas être utilisée et doit être rejetée. Ceci amène typiquement une augmentation significative du coût de fabrication d'ensemble de l'EPROM flash antérieure. En outre, c'est typiquement une perte que de rejeter toute l'EPROM flash en raison de quelques cellules de mémoire défectueuses à l'intérieur du réseau de mémoire. Ceci est typiquement le cas lorsque la capacité de mémorisation de l'EPROM flash antérieure augmente. Typiquement, il est encore possible d'accéder, dans une EPROM flash, aux cellules de mémoire autres que les cellules de mémoire défectueuses pour y mémoriser des données. Un autre inconvénient est que, si l'on utilise une EPROM flash antérieure dans laquelle des cellules défectueuses ne sont pas remplacées, les emplacements de mémoire associés à ces cellules défectueuses ne peuvent pas être utilisés et les adresses de ces emplacements de mémoire défectueux doivent être sortis de l'implantation d'adresse de l'EPROM flash. Typiquement, ceci amène l'implantation d'adresse de l'EPROM flash à ne pas être séquentielle, ou successive. Lorsqu'une telle EPROM flash est utilisée dans une carte de mémoire flash antérieure, les adresses de ces emplacements défectueux de mémoire amènent aussi l'implantation d'adresse de carte à ne pas être successive. De plus, il faut que le circuit extérieur qui accède à la carte de mémoire flash connaisse ces adresses défectueuses avant d'accéder à la carte de mémoire flash. Un des buts de la présente invention est de réaliser une carte de mémoire non volatile reprogrammable qui utilise des mémoires non volatiles reprogrammables qui sont en partie fonctionnelles. Un autre but de la présente invention est de réaliser une carte de mémoire non volatile reprogrammable qui utilise des mémoires non volatiles reprogrammables, en partie fonctionnelles, et dans lesquelles les adresses de carte sont cependant successives. Un autre but de la présente invention est de réaliser une carte de mémoire non volatile reprogrammable qui puisse exclure de l'implantation les parties non fonctionnelles de chacune des mémoires de la carte de mémoire. Un autre but de la présente invention est de réaliser une carte de mémoire non volatile reprogrammable qui soit économique. Selon un premier aspect, l'invention réalise une carte de mémoire non volatile, caractérisée en ce qu'elle comprend: (A) une première mémoire et une deuxième mémoire, la première mémoire incluant un premier bloc et un deuxième bloc, chacun d'eux pouvant être adressé par une première adresse de bloc et une deuxième adresse de bloc, respectivement, la deuxième mémoire incluant un troisième bloc et un quatrième bloc, chacun d'eux pouvant être adressé par une troisième adresse de bloc et une quatrième adresse de bloc, respectivement, (B) une table d'adresses pour mémoriser (1) chacune des première, deuxième, troisième et quatrième adresses de bloc et (2) une première, une deuxième, une troisième et une quatrième données d'état, chacune indiquant la condition de fonctionnement de l'un des blocs: le premier, le deuxième, le troisième ou le quatrième, respectivement, chacune des données d'état: la première, la deuxième, la troisième, ou la quatrième pouvant être dans une première condition état et dans une deuxième condition, la donnée d'état parmi la première, la deuxième, la troisième et la quatrième données d'état étant dans la première condition lorsqu'un bloc particulier, parmi le premier, le deuxième, le troisième et le quatrième blocs est non opérationnel; (C) une logique de traduction d'adresses couplée à (1) la table d'adresses et (2) la première et la deuxième mémoires pour recevoir des adresses extérieures venant d'un circuit extérieur de manière à accéder à des emplacements de mémoires situés à l'intérieur de la première et de la deuxième mémoires et pour convertir les adresses extérieures de manière à n'accéder aux emplacements de mémoire que dans les blocs opérationnels parmi le premier, le deuxième, le troisième et le quatrième blocs de façon que les adresses extérieures soient successives tandis que au moins l'un des blocs parmi le premier, le deuxième, le troisième et le quatrième blocs peut être non opérationnel, chacune des adresses extérieures incluant une adresse de bloc et une adresse associée à l'adresse de bloc. De préférence, la carte de mémoire comprend en outre une logique d'indication de capacité couplée à la table d'adresses pour calculer un nombre total de blocs opérationnels parmi le premier, le deuxième, le troisième et le quatrième blocs et pour indiquer au circuit interne le nombre total de blocs opérationnels de la carte de mémoire. Dans une telle carte de mémoire, les adresses extérieures peuvent inclure un nombre d'adresses extérieures de bloc qui ne correspond qu'au nombre total de blocs opérationnels de la première et de la deuxième mémoires, les adresses extérieures de blocs étant successives. Il est alors intéressant de prévoir que, lorsque le circuit extérieur applique à la carte de mémoire une adresse extérieure qui inclut une première adresse extérieure de bloc et lorsque le premier bloc n'est pas opérationnel et que le deuxième bloc est opérationnel, la logique de traduction d'adresses convertit la première adresse extérieure de bloc de l'adresse extérieure pour former la deuxième adresse de bloc et, lorsque le circuit extérieur applique à la carte de mémoire une adresse extérieure qui inclut une deuxième adresse extérieure de bloc et lorsque le premier bloc n'est pas opérationnel et que le deuxième et le troisième blocs sont opérationnels, la logique de traduction d'adresses convertit la deuxième adresse extérieure de bloc de l'adresse extérieure pour former la troisième adresse de bloc. De façon avantageuse, dans la carte de mémoire selon la présente invention la première mémoire inclut une première série de blocs qui inclut le premier et le deuxième blocs, la deuxième mémoire inclut une deuxième série de blocs qui inclut le troisième et le quatrième blocs, et tant la première que la deuxième séries de blocs incluent une série d'emplacements de mémoire. Dans une telle carte de mémoire, la table d'adresses peut mémoriser les adresses de bloc de chaque série parmi la première et la deuxième séries de blocs et la donnée de statut de la condition opérationnelle de chaque série parmi la première et la deuxième séries de blocs, respectivement. Chacune des première et deuxième mémoires peut être une mémoire morte électriquement programmable et électriquement effaçable. La table d'adresses peut être une mémoire morte électriquement programmable et électriquement effaçable. La logique de traduction d'adresses peut être implantée par un ensemble d'instructions de programme de logiciel. Selon un deuxième aspect, l'invention réalise une carte de mémoire non volatile, caractérisée en ce qu'elle comprend: (A) une première mémoire et une deuxième mémoire, la première mémoire incluant un premier bloc et un deuxième bloc, chacun d'eux pouvant être adressé par une première adresse de bloc et une deuxième adresse de bloc, respectivement, la deuxième mémoire incluant un troisième bloc et un quatrième bloc, chacun d'eux pouvant être adressé par une troisième adresse de bloc et une quatrième adresse de bloc, respectivement, (B) une table d'adresses pour mémoriser (1) chacune des première, deuxième, troisième et quatrième adresses de bloc et (2) une première, une deuxième, une troisième et une quatrième données d'état, chacune indiquant la condition de fonctionnement de l'un des blocs: le premier, le deuxième, le troisième ou le quatrième, respectivement, chacune des données d'état: la première, la deuxième, la troisième, ou la quatrième pouvant être dans une première condition état et dans une deuxième condition, la donnée d'état parmi la première, la deuxième, la troisième et la quatrième données d'état étant dans la première condition lorsqu'un bloc particulier, parmi le premier, le deuxième, le troisième et le quatrième blocs est non opérationnel; (C) une logique de traduction d'adresses couplée à (1) la table d'adresses et (2) la première et la deuxième mémoires pour recevoir des adresses extérieures venant d'un circuit extérieur de manière à accéder à des emplacements de mémoires situés à l'intérieur de, la première et de la deuxième mémoires et pour convertir les adresses extérieures de manière à n'accéder aux emplacements de mémoire que dans les blocs opérationnels parmi le premier, le deuxième, le troisième et le quatrième blocs de façon que les adresses extérieures soient successives tandis que au moins l'un des blocs parmi le premier, le deuxième, le troisième et le quatrième blocs peut être non opérationnel, chacune des adresses extérieures incluant une adresse de bloc et une adresse associée à l'adresse de bloc. (D) une logique d'indication de capacité couplée à la table d'adresses pour calculer un nombre total de blocs opérationnels parmi le premier, le deuxième, le troisième et le quatrième blocs et pour indiquer au circuit interne le nombre total de blocs opérationnels de la carte de mémoire. Des modalités semblables à celles du prmier aspect peuvent être prévues pour ce deuxième aspect. Dans une telle carte de mémoire, les adresses extérieures peuvent inclure un nombre d'adresses extérieures de bloc qui ne correspond qu'au nombre total de blocs opérationnels de la première et de la deuxième mémoires, les adresses extérieures de blocs étant successives. Il est alors intéressant de prévoir que, lorsque le circuit extérieur applique à la carte de mémoire une adresse extérieure qui inclut une première adresse extérieure de bloc et lorsque le premier bloc n'est pas opérationnel et que le deuxième bloc est opérationnel, la logique de traduction d'adresses convertit la première adresse extérieure de bloc de l'adresse extérieure pour former la deuxième adresse de bloc et, lorsque le circuit extérieur applique à la carte de mémoire une adresse extérieure qui inclut une deuxième adresse extérieure de bloc et lorsque le premier bloc n'est pas opérationnel et que le deuxième et le troisième blocs sont opérationnels, la logique de traduction d'adresses convertit la deuxième adresse extérieure de bloc de l'adresse extérieure pour former la troisième adresse de bloc. De façon avantageuse, dans la carte de mémoire selon la présente invention la première mémoire inclut une première série de blocs qui inclut le premier et le deuxième blocs, la deuxième mémoire inclut une deuxième série de blocs qui inclut le troisième et le quatrième blocs, et tant la première que la deuxième séries de blocs incluent une série d'emplacements de mémoire. Dans une telle carte de mémoire, la table d'adresses peut mémoriser les adresses de bloc de chaque série parmi la première et la deuxième séries de blocs et la donnée de statut de la condition opérationnelle de chaque série parmi la première et la deuxième séries de blocs, respectivement. Chacune des première et deuxième mémoires peut être une mémoire morte électriquement programmable et électriquement effaçable. La table d'adresses peut être une mémoire morte électriquement programmable et électriquement effaçable. La logique de traduction d'adresses peut être implantée par un ensemble d'instructions de programme de logiciel. D'autres buts, particularités et avantages de la présente invention ressortiront des dessins annexés et de la description détaillée qui suit. La présente invention est illustrée à titre d'exemple, et non à titre limitatif aux Figures des dessins annexés, dans lesquelles des références identiques désignent des éléments semblables et dans lesquelles: La Figure 1 est une vue en perspective d'une carte de mémoire flash; La Figure 2 est un schéma fonctionnel de la carte de mémoire flash, qui inclut une série d'EPROM flash, une table d'adresses, une logique d'indication de mémorisation et une logique de traduction d'adresses; La Figure 3 est un schéma fonctionnel de la table d'adresses, de la logique d'indication de mémorisation, et de la logique de traduction d'adresses; La Figure 4 est une table indiquant la fonction de la table d'adresses et de la logique de traduction d'adresses. La Figure 1 est une vue en perspective d'une carte de mémoire flash 10. A l'intérieur d'un boîtier en plastique 2 de la carte de mémoire flash 10, et il existe une série d'EPROM flash (non représentées à la Figure 1) qui servent à mémoriser des données à des adresses. La carte de mémoire flash 10 est insérée dans une fente 7 d'un ordinateur personnel 150 pour une opération de lecture ou d'écriture en mémoire. La carte 10 inclut un connecteur 5 situé sur un côté de la carte 10 afin de relier la carte 10 à l'ordinateur personnel 150 lorsque le connecteur 5 est inséré dans la fente 7. La carte 10 inclut également un commutateur de protection d'écriture (ou "WPS") 3. L'ordinateur 150 peut être un ordinateur portable, un ordinateur à poser sur les genoux, un ordinateur de bureau, une station de travail, un mini- ordinateur, une unité centrale, ou un autre type quelconque d'ordinateur. L'ordinateur 150 inclut une unité centrale de traitement, d'une mémoire et d'autres dispositifs périphériques (qui sont tous non représentés). - La Figure 2 est un schéma fonctionnel de la carte de mémoire 10. La carte de mémoire 10 inclut un réseau de mémoire 11 qui inclut une série d'EPROM flash 12a à 12j et 13a à 13j qui incluent chacune des cellules de mémoire qui mémorisent des données à des adresses. Pour un mode de réalisation, le réseau de mémoire 11 inclut vingt EPROM flash. Pour d'autres modes de réalisation, le réseau de mémoire 11 peut inclure un nombre d'EPROM flash supérieur ou inférieur à vingt. Par exemple, le réseau de mémoire 11 peut inclure deux à dix-huit EPROM flash. Pour un mode de réalisation, la carte de mémoire flash 10 peut mémoriser 40 mégaoctets (ou "Mbytes") de données. Pour un mode de réalisation, chacune des EPROM flash 12a à 12j et 13a à 13j peut mémoriser 16 Mbits (c'est-à-dire, 16 mégabits) de donnée. Pour d'autres mode de réalisation, chacune des EPROM 12a à 12j et 13a à 13j du réseau 11 de mémoire mémorise un nombre de Mbits de données supérieur ou égal à 16. Chacune des EPROM flash 12a à 12j et 13a à 13j située à l'intérieur du réseau de mémoire 11 inclut des entrées d'adresse A0 à A20 et des broches de donnée Do à D7 ou D8 à D15. Des adresses sont entrées en sas dans chacune des EPROM flash 12a à 12j et 13a à 13j au moyen d'entrées respectives d'adresses A0 à A20. Chacune des EPROM flash 12a à 12j inclut des broches de donnée D0 à D7 et chacune des EPROM 13a à 13j inclut des broches de donnée D8 à D15. Chacun des blocs de la série peut être adressé individuellement pour des opérations de lecture, de programmation et d'effacement. Chacune des EPROM flash 12a à 12j et 13a et 13j inclut un réseau de mémoire qui organisé en une série de blocs (non représentés à la figure 2). La série de blocs consiste en blocs de lignes de bits, pour un mode de réalisation. Chaque bloc inclut une série de lignes de bits. Les lignes de bits d'un bloc sont donc réalisées de manière à ne s'étendre qu'à l'intérieur de ce bloc et elles ne sont reliées à aucune cellule des blocs adjacents à celui-ci. Le réseau de mémoire inclut également une série de lignes de mots qui sont partagées par tous les blocs et qui sont communes à tous les blocs. Les cellules de mémoire sont agencées aux intersections des lignes de bits et des lignes de mots. Pour un mode de réalisation, chacune des EPROM flash 12a à 12j et 13a à 13j inclut 32 blocs, qui mémorisent chacun 512 Kbits (c'est-à-dire Kilobits) de données. Pour des variantes de mode de réalisation, chacune des EPROM flash 12a à 12j et 13a à 13j peut inclure un nombre de blocs supérieur ou inférieur à 32. Lorsqu'une adresse est appliquée à une EPROM flash particulière parmi les EPROM flash 12a à 12j et 13a à 13j, un emplacement de mémoire situé à l'intérieur d'un des blocs de la série est adressé. L'adresse appliquée choisit, à l'intérieur du bloc choisi, une ligne de mots et un octet de lignes (c'est-à-dire, huit lignes) de bits. Lorsque l'on trouve qu'un emplacement de mémoire situé à l'intérieur de ce bloc particulier, ou davantage, est défectueux, tout le bloc est traité comme bloc défectueux et il n'est pas utilisé pour mémoriser des données. Il est possible de détecter le bloc ou les blocs défectueux de chacune des EPROM flash 12a à 12j et 13a à 13j pendant les essais de chacune des EPROM flash 12a à 12j et 13a à 13j ou lorsque chacune des EPROM flash 12a à 12j et 13a à 13j a été placée dans une carte de mémoire flash 10. L'un quelconque des procédés de logiciel connus peut être utilisé pour détecter des blocs défectueux de chacune des EPROM flash 12a à 12j et 13a à 13j en accédant à chaque emplacement de mémoire de chacune des EPROM flash 12a à 12j et 13a à 13j. L'information concernant les blocs défectueux de chacune des EPROM flash 12a à 12j et 13a à 13j est ensuite mémorisée dans une table d'adresses 62 et dans une logique 21 de commande de carte de la carte de mémoire flash 10. La logique 21 de commande de carte et la table d'adresses 62 sont décrites de façon plus détaillée ci-dessous. L'information mémorisée dans la table d'adresses 62 inclut toutes les adresses des blocs défectueux des EPROM flash 12a à 12j et 13a à 13j. L'information de la table d'adresses 62 peut ensuite être utilisée pour exclure de l'implantation les blocs défectueux de chacune des EPROM flash 12a à 12j et 13a à 13j, ce qui est également décrit de façon plus détaillée ci-après. Chacune des EPROM flash 12a à 12j et 13a à 13j inclut une broche d'entrée de validation d'écriture WE, une broche d'entrée de validation de sortie OE, et une broche d'entrée de validation de microplaquette CE. Chacune des entrées WE, OE et CE est active au niveau bas. La validation des microplaquettes CE est le choix de microplaquette pour chacune des EPROM flash 12a à 12j et 13a à 13j et elle est utilisée pour le choix du dispositif. La validation de sortie OE est la commande de sortie de chacune des EPROM flash 12a à 12j et 13a à 13j et elle est utilisée pour filtrer des données venant des broches Do à D7 ou D8 à D15. Une entrée WE au niveau logique bas vers une EPROM flash particulière parmi les EPROM flash 11 permet d'écrire dans cette EPROM flash si l'entrée CE de cet EPROM flash est à niveau logique bas. Des adresses sont entrées en sas sur le bord descendant d'une impulsion de validation d'écriture. Une donnée est entre en sas sur le bord montant d'une impulsion de validation d'écriture. Chacune des EPROM flash 12a à 12j et 13a à 13j inclut aussi une entrée de tension d'alimentation de programmation/d'effacement Vpp1 ou Vpp2, une entrée d'alimentation de dispositif VCC et une entrée VSS. Vpp1 est l'alimentation de programmation/d'effacement pour des EPROM flash 12a à 12j et Vpp2 est l'alimentation de programmation/d'effacement des EPROM flash 13a à 13j. Pour un mode de réalisation, les EPROM flash 11 exigent que Vpp1 et Vpp2 soient l'une et l'autre approximativement de 12,0 volts. Pour un mode de réalisation, les EPROM flash 11 exigent que VsS soit d'environ 5,0 volts ou 3,0 volts. VSS est la masse. En l'absence d'une tension élevée Vpp1 ou Vpp2 (c'est-à-dire 12 volts) appliquée à une EPROM flash respective parmi les EPROM flash 12a à 12j et 13a à 13j, l'EPROM flash agit comme une mémoire morte. La donnée mémorisée à une adresse envoyée par l'intermédiaire des entrées d'adresses A0 à A20 est lue dans un réseau de cellules de mémoire et elle est rendue disponible par ses broches de données Do à D7 ou D8 à D15. Lorsqu'une tension Vpp1 ou Vpp2 de 12 volts est envoyée à une EPROM flash respective parmi les EPROM flash 11, le contenu de cet EPROM flash peut être effacé par une opération d'effacement et le dispositif peut ensuite être reprogrammé à l'aide de nouvelles données et de nouveaux codes au moyen d'une nouvelle opération de programmation. Chacune des EPROM flash 12a à 12j et 13a à 13j inclut un circuit qui effectue les opérations d'effacement et de programmation. Chacune des EPROM flash 12a à 12j et 13a à 13j inclut aussi une broche d'absence d'alimentation PWD. La broche d'absence d'alimentation PWD pour un EPROM flash est la commande de mode d'absence d'alimentation. Lorsque le signal PWD d'absence d'alimentation à l'une des EPROM flash 12a à 12j et 13a à 13j est au niveau logique bas, cette EPROM flash entre dans le mode d'absence d'alimentation. Chacune des EPROM flash 12a à 12j et 13a à 13j inclut aussi une broche de sortie libre/occupé RY/BY. La broche libre/occupé RY/BY est l'indicateur de liberté/d'occupation de chacune des EPROM flash 12a à 12j et 13a à 13j. La sortie RY/BY de chacune des EPROM flash 12a à 12j et 13a à 13j est active au niveau bas. Une sortie RY/BY au niveau logique haut de l'EPROM flash indique une condition ou mode "libre" d'EPROM flash (c'est-à-dire qu'elle est prête à accepter une opération). Une sortie RY/BY au niveau logique bas indique une condition "occupée" de l'EPROM flash (c'est-à-dire que le circuit de condition d'écriture est actuellement occupé). La carte de mémoire flash 10 inclut en outre une logique 21 de commande de carte. La logique 21 de commande de carte est interfacée entre les broches de carte de la carte de mémoire flash 10 et les EPROM flash 11. La logique 21 de la commande de carte inclut un circuit de commande de données (qui n'est pas représenté) pour acheminer des données vers la carte de mémoire flash 10 et à partir de celle-ci, une structure d'information de carte (non représentée) pour mémoriser une information décrivant la structure de la carte de mémoire flash 10, et des registres de commande de carte (eux-aussi non représentés) de commande et de compte-rendu de l'état en ce qui concerne la carte de mémoire flash 10. La logique 21 de commande de carte réalise une logique de commande de la carte de mémoire flash 10. La logique 21 de commande de carte reçoit des adresses, des données, des signaux de commande, l'alimentation en énergie et la masse. La logique 21 de commande de carte elle-même (1) surveille la lecture, l'effacement, la programmation en ce qui concerne les EPROM flash 12a à 12j et 13a à 13j, (2) surveille l'utilisation d'énergie à l'intérieur de la carte de mémoire flash 12, (3) surveille l'envoi vers l'ordinateur serveur (non représenté) d'une donnée de structure d'information de carte en ce qui concerne la carte de mémoire flash 10 et (4) surveille l'envoi vers l'ordinateur serveur d'une information d'état concernant la carte de mémoire flash 10. La logique 21 de commande de carte inclut aussi une table d'adresses 62, une logique 63 d'indication de capacité, une logique 61 de traduction d'adresses. Comme décrit ci-dessus, la table d'adresses 62 mémorise l'adresse de bloc de chaque bloc de la série de blocs de chacune des EPROM flash 12a à 12j et 13a à 13j et l'information d'état du bloc respectif, qui indique si le bloc est un bloc défectueux ou un bloc non défectueux. La logique 36 d'indication de capacité et la logique 61 de traduction d'adresses sont l'une et l'autre couplées à la table d'adresses 62. La table d'adresses 62 peut être formée par une mémoire non volatile ou par une mémoire volatile. Pour un mode de réalisation, la table d'adresses 62 est formée de cellules de mémoire morte, ou ROM. Dans un autre mode de réalisation, la table d'adresses 62 est formée de cellules EPROM flash. La table d'adresses 62 mémorise l'adresse de bloc et l'information d'état de chaque bloc à l'intérieur de chacune des EPROM flash 12a à 12j et 13a à 13j. L'adresse de bloc indique l'adresse d'un bloc de l'une des EPROM flash 12aà 12j et 13a à 13j de la mémoire 11. Les adresses de blocs sont implantées de façon linéaire dans -la zone de mémoire 11. L'information d'état indique si le bloc est un bloc non défectueux ou un bloc défectueux. L'adresse de bloc et l'information d'état de chaque bloc de chacune des EPROM flash 12a à 12j et 13a à 13j sont mémorisés dans la table d'adresses 62 en un format de table. La fonction de la table d'adresses 62 sera décrite de façon plus détaillée ci- dessous, également en liaison avec les Figures 3 et 4. La logique 63 d'indication de capacité est utilisée pour informer l'ordinateur serveur extérieur de la capacité totale de mémorisation (c'est-à-dire le nombre total de blocs non défectueux) de la carte de mémoire flash 10. Par exemple, lorsque chacune des EPROM flash 12a à 12j et 13a à 13j comprend 32 blocs, qui mémorisent chacun 512 Kbits de donnée, la logique 63 d'indication de capacité indique à l'ordinateur serveur extérieur que la capacité totale de mémorisation de la carte de mémoire flash 10 est de 36 Mégaoctets lorsqu'il existe 8 blocs défectueux parmi les EPROM flash 12a à 12j et 13a à 13j. Ceci amène l'ordinateur serveur extérieur à traiter la carte de mémoire flash 10 comme une carte de mémoire flash de 36 Mégaoctets. Si 10 blocs sont défectueux parmi les EPROM flash 12a à 12j et 13a à 13j, la logique 63 d'indication de capacité indique à l'ordinateur serveur extérieur que la capacité totale de mémorisation de la carte de mémoire 10 est de 35 Mégaoctets. Dans cette situation, l'ordinateur serveur extérieur traite la carte de mémoire flash 10 en tant que carte de mémoire flash de Mégaoctets. La logique 63 d'indication de capacité peut être un circuit logique connu quelconque. Par exemple, une logique 63 d'indication de capacité peut être un compteur qui compte le nombre total de blocs non défectueux à partir de l'information d'état de la table d'adresses 62. Selon un autre exemple, la logique 63 d'indication de capacité peut être une logique de somme qui additionne toutes les données d'état de blocs non défectueux de la table d'adresses 62. La sortie de la logique 63 d'indication de capacité est envoyée à l'ordinateur serveur extérieur par l'intermédiaire de broches de donnée de carte Do à D7 ou D8 à D15, qui seront décrites plus loin. Une logique 61 de traduction d'adresses est utilisée dans la logique 21 de commande de carte pour fournir la logique nécessaire (1) pour décoder les signaux individuels de validation de microplaquette CE qui sont nécessaires de façon interne pour la carte de mémoire flash 10 afin de choisir parmi les EPROM flash 12a à 12j et 13a à 13j, et (2) pour décoder et convertir les adresses successives extérieures de cartes, appliquées à la carte de mémoire 10 à partir de l'ordinateur serveur extérieur vers des adresses de mémoire interne afin d'adresser des emplacements de mémoire dans les seuls blocs non défectueux des EPROM flash 12a à 12j et 13a à 13j Les adresses extérieures de carte sont successives et peuvent par conséquent adresser de façon successive la carte de mémoire flash 10. Par exemple, lorsque la carte de mémoire flash 10 comprend Mégaoctets de mémorisation non défectueuse, les adresses extérieures de cartes appliquées à la carte adressent de façon successive les 35 premiers Mégaoctets d'emplacements de mémoire de la carte de mémoire flash 10, quels que soient les emplacements des blocs défectueux de la carte de mémoire flash 10. En d'autres termes, les adresses extérieures de cartes n'ont pas à tenir compte d'un accès à des blocs défectueux dans la carte de mémoire flash 10 et peuvent donc être successives. La logique 61 de traduction d'adresses reçoit les adresses extérieures de carte par l'intermédiaire des broches d'adresse A0 à A25 de la carte de mémoire flash 10 et les signaux de validation de carte CE1 et CE2 venant des broches CE1 et CE2 de la carte de mémoire flash 10. La logique 61 de traduction d'adresses traduit ou convertit ensuite les adresses extérieures de cartes pour former les adresses intérieures de mémoire afin d'adresser les emplacements réels de mémoire dans les blocs non défectueux des EPROM flash 12a à 12j et 13a à 13j selon l'information d'état mémorisée dans la table d'adresses 62 de façon que l'accès soit bloqué, pour les adresses extérieures successives de carte, à tous les emplacements de mémoire des blocs défectueux des EPROM flash 12a à 12j et 13a à 13j. La fonction de la logique 61 de traduction d'adresses est de bloquer les blocs défectueux à partir de l'implantation d'adresse de carte de la carte de mémoire 10 de façon qu'un accès à ces blocs défectueux soit impossible et que les adresses extérieures de carte puissent être successives. La logique 61 de traduction d'adresses effectue une synthèse logique en ce qui concerne les adresses appliquées de carte et l'information d'état mémorisée dans la table d'adresses 62 afin d'engendrer les adresses physiques de mémoires pour les EPROM flash 12a à 12j et 13a à 13j. En d'autres termes, la logique 61 de traductions d'adresses est réalisée en envoyant l'information de la table d'adresses 62 à un programme logique de synthèse afin de créer, pour la carte de mémoire flash 10, une traduction appropriée d'adresses qui empêche un accès aux blocs défectueux de la carte de mémoire flash 10. Pour un mode de réalisation, la logique 61 de traductions d'adresses est implantée par un programme de synthèse de logique. Pour un autre mode de réalisation, la logique 61 de traduction d'adresses est implantée par un réseau programmable de portes logiques. Pour des variantes de mode de réalisation, la logique 61 de traduction d'adresses peut être implantée par d'autres circuits logiques connus. Du point de vue fonctionnel, la logique 61 de traduction d'adresses dirige l'adresse extérieure de carte, qui adresse un emplacement de mémoire situé dans un bloc défectueux, vers l'emplacement correspondant de mémoire du bloc adjacent non défectueux. La Figure 4 illustre la fonction de la logique 61 de traduction d'adresses qui sera décrite de façon plus détaillée ci-dessous. La carte de mémoire flash 10 inclut des broches de données Do à D15. Les broches de données Do à D15 sont couplées à la logique 21 de commande de carte. Les broches de données Do à D15 sont donc employées pour entrer des données pendant des cycles d'écriture en mémoire et pour sortir des données pendant des cycles de lecture en mémoire. Les broches de données Do à D15 sont actives au niveau haut et flottent pour être hors fonction trois états, ou OFF trois états, lorsque la carte 10 cesse d'être choisie ou que les sorties sont invalidées. La carte de mémoire flash 10 reçoit des entrées de validation de carte CE1 et CE2 et une entrée de validation de sortie OE. Les validations de carte CE1 et CE2 sont des choix de microplaquettes qui sont utilisés pour choisir des EPROM flash 12a à 12j et 13a à 13j. La validation de sortie OE est la commande de sortie de la carte et est utilisée pour filtrer des données venant des broches Do à D15 indépendamment du choix de l'EPROM flash dans laquelle s'effectue l'accès. Le signal OE est traité par la logique 21 de commande de carte afin de devenir le signal COE. Le signal COE est- couplé à la broche OE de chacune des EPROM flash 12a à 12j et 13a à 13j par l'intermédiaire de la ligne 37. Lorsque le signal COE est à son niveau logique haut, les sorties de toutes les EPROM flash 12a à 12j et 13a à 13j sont invalidées. Les broches de données Do à D15 de la carte sont placées dans un état de haute impédance. Les validations de carte CE1 et CE2 sont utilisées pour valider les EPROM flash 12a à 12j et 13a à 13j. Lorsque CE1 et CE2 sont l'un et l'autre au niveau logique haut, la carte cesse d'être choisie et la consommation d'énergie est réduite au niveau d'attente. La carte de mémoire flash 10 inclut aussi une broche WE de validation d'écriture de carte. La validation d'écriture de carte WE commande les écritures à la logique 21 de commande de carte et aux EPROM flash 12a à 12j et 13a à 13j. Lorsque la carte WE est au niveau logique haut, une entrée de données à la carte de mémoire 10 est invalidée. Le signal WE est traité par la logique 21 de commande de carte afin de devenir un signal CWE qui est couplé vers l'entrée WE de chacune des EPROM flash 12a à 12j et 13a à 13j par l'intermédiaire de la ligne 36. La carte de mémoire flash 10 inclut aussi une broche de sortie libre/occupé de carte, ou RDY/BSY. La sortie libre/occupé RDY/BSY de carte indique si la carte est occupée ou libre. Une logique 21 de commande de carte reçoit la sortie RY/BY de chacune des EPROM flash 12a à 12j et 13a à 13j par l'intermédiaire de la ligne 42 et elle envoie ensuite à l'ordinateur serveur de circuit extérieur la sortie libre/occupé RDY/BSY de carte. La carte de mémoire flash 10 inclut une broche d'entrée REG de choix de mémoire de registre, active au niveau haut. Le signal REG, lorsqu'il est au niveau bas, permet à la logique 21 de commande de carte d'envoyer à l'ordinateur serveur extérieure la donnée de structure d'information de carte à partir de la structure d'information de carte de la logique 21 de commande de carte. De plus, lorsque le signal REG est au niveau logique bas, la donnée de structure d'information de carte mémorisée dans la structure d'information de carte de la logique 21 de commande de carte peut être mise à jour par une opération d'écriture à la logique 21 de commande de carte. En outre, le signal logique bas REG permet aussi un accès aux registres de commande de carte de la logique 21 de commande de carte. En d'autres termes, la broche REG commande le fonctionnement, soit des EPROM flash 12a à 12j et 13a à 13j, soit de la logique 21 de commande de carte. Selon un mode de réalisation, lorsque la broche REG est au niveau bas, l'opération est dirigée vers la logique 21 de commande de carte. Lorsque la broche REG est au niveau haut, l'opération est dirigée vers les EPROM flash 12a à 12j et 13a à 13j. La carte de mémoire flash 10 inclut deux broches CD1 et CD2 de détection de carte. Les broches CD1 et CD2 de détection de carte permettent au système d'ordinateur serveur de déterminer si la carte 10 est chargée de façon appropriée. La carte de mémoire flash 10 inclut un commutateur 22 de protection d'écriture. Le commutateur 22 invalide le circuit (non représenté) de la logique 21 de commande de carte qui commande le signal de validation d'écriture WE dans les EPROM flash 12a à 12j et 13a à 13j. Lorsque le commutateur 22 est activé (c'est-à-dire qu'une lame du commutateur est reliée à la Vcc), la sortie WE de la logique 21 de commande de carte est forcée au niveau haut, ce qui empêche toute écriture dans l'une quelconque des EPROM flash 12a à 12j et 13a à 13j. La carte de mémoire flash 10 inclut aussi une broche de sortie WP de protection d'écriture. Lorsque la broche WP est à une tension élevée active, toutes les opérations d'écriture dans la carte sont invalidées. La broche WP reflète la condition du commutateur 22 de protection d'écriture. Vcc est l'alimentation en énergie de la carte pour la carte de mémoire flash 10 et GND est la masse de la carte. Dans un mode de réalisation, l'alimentation en énergie VCC de la carte de mémoire flash 10 est de 3 volts. Pour un autre mode de réalisation, l'alimentation en énergie de la carte VCC de la tension de mémoire flash 10 est de 5 volts. L'alimentation VCC du dispositif est couplée à un circuit de conversion 50 de tension. Le circuit 50 de conversion de tension reçoit aussi le signal REG par l'intermédiaire de la ligne 41. Le circuit 50 de conversion de tension applique la tension VCC à chacune des EPROM flash 12a à 12j et 13a à 13j. Le circuit de conversion 50 de tension engendre et applique la tension Vpp de programmation/d'effacement à chacune des EPROM flash 12a à 12j et 13a à 13j. Dans un autre mode de réalisation, la carte de mémoire flash 10 n'inclut pas de circuit 50 de conversion de tension. Lorsque ceci se produit, l'ordinateur serveur extérieur doit envoyer à la carte de mémoire flash 10 la tension d'alimentation Vcc du dispositif et la tension Vpp de programmation/ d'effacement, respectivement. En se référant maintenant aux Figures 2 et 3, on va décrire ci-dessous le schéma de blocage des blocs d'écriture dans l'implantation d'adresses de la mémoire de carte. La Figure 3 illustre sous forme de schéma fonctionnel la liaison de la table d'adresses 62, de la logique 63 d'indication de capacité et de la logique 61 de traduction d'adresses. En fonctionnement, l'information d'état concernant chaque bloc de chacune des EPROM flash 12a à 12j et 13a à 13j est mémorisée dans la table d'adresse 62 en un format de table. Un un logique est utilisé pour indiquer un bloc non défectueux et un zéro logique est utilisé pour indiquer un bloc défectueux. L'information d'état de la carte de mémoire 10 dans la table d'adresses 62 est ensuite envoyée à la logique 63 d'indication de capacité et à la logique 61 de traduction d'adresses. La logique d'indication 63 d'indication de capacité calcule le nombre total de blocs non défectueux de la carte de mémoire flash 10 à partir de l'information d'état de la table d'adresses 62 et envoie à l'ordinateur serveur extérieur un signal d'indication de capacité CAP qui indique la mémoire totale non défectueuse de la carte de mémoire flash 10. Le signal CAP est appliqué à l'ordinateur serveur extérieur par l'intermédiaire des broches de données Do à D15. Dès lorsque l'information concernant la mémoire totale de la carte de mémoire flash 10 est devenue disponible à l'ordinateur serveur extérieur, l'ordinateur serveur extérieur peut appliquer un ensemble d'adresses successives afin d'adresser les blocs non défectueux dans la carte de mémoire flash 10. Le nombre des adresses extérieures de carte correspond au nombre total d'emplacements de mémoire dans la totalité des blocs non défectueux. Les adresses sont appliquées à la logique 61 de traduction d'adresses par l'intermédiaire de broches d'adresses A0 à A25. La logique 61 de traduction d'adresses reçoit aussi les entrées CD1 et CD2. La logique 61 de traduction d'adresses envoie par l'intermédiaire du bus d'adresses- 38 les adresses traduites de mémoire aux EPROM flash 12a à 12j et 13a à 13j. La logique 61 de traduction d'adresses envoie aussi le signal UCE et le signal LCE aux EPROM flash 12a à 12j et 13a à 13j par l'intermédiaire des lignes 39 et 40. La fonction de traduction d'adresses de la logique 61 de traduction d'adresses est décrite ci-dessous. Lorsqu'une adresse extérieure de carte est appliquée à la logique 61 de traduction d'adresses par l'intermédiaire des broches A0 à A25, la logique 61 de traduction d'adresses détermine en premier lieu l'adresse de bloc de cette adresse extérieure de carte à l'intérieur du réseau 11 de mémoire. La logique 61 de traduction d'adresses vérifie ensuite l'information d'état de la table d'adresses 62 afin de déterminer le nombre de blocs défectueux qui possèdent chacun une adresse de bloc qui est inférieure ou égale à celle de l'adresse particulière extérieure de carte dans le réseau 11 de mémoire. La logique 61 de traduction d'adresses ajoute ensuite ce nombre à l'adresse de bloc de l'adresse extérieure de carte de façon que l'adresse convertie de bloc soit envoyée à un bloc différent. La logique 61 de traduction d'adresses vérifie ensuite une table 62 d'adresses pour déterminer si l'adresse convertie de bloc est encore dirigée vers un bloc défectueux. Si tel est le cas, l'adresse convertie de bloc est à nouveau augmentée vers un bloc adjacent non défectueux. Si l'adresse convertie de bloc est dirigée vers le dernier bloc d'une EPROM flash, la logique 61 de traduction d'adresses augmente l'adresse convertie de bloc vers un bloc adjacent non défectueux d'une mémoire suivante. La Figure 4 illustre un exemple d'une exclusion d'implantation des blocs effectifs de la carte de mémoire flash 10 à la Figure 2. A la Figure 4, dans des buts d'illustration seulement, seules 4 EPROM flash 0 à 3, qui comprennent chacune quatre blocs 0 à 3, sont utilisées. Le bloc 2 de l'EPROM flash 0 est un bloc défectueux, le bloc 2 de l'EPROM flash 1 est un bloc défectueux, et le bloc 0 de l'EPROM flash 3 est un bloc défectueux. Par conséquent, le nombre total de blocs non défectueux de la carte de mémoire 10 est de 13 et les adresses extérieures de carte de ces blocs défectueux sont par conséquent comprises entre 0 et 12, comme représenté à la Figure 4. Grâce à la logique 61 de traduction d'adresses, les adresses extérieures successives de carte n'accèdent pas aux blocs défectueux (0,2) (les chiffes indiquent le numéro de mémoire, puis le numéro de bloc), (1, 2), et (3, 0). Comme représenté à la Figure 4, quand une adresse extérieure 2 est reçue, la logique 61 de traduction d'adresses convertit cette adresse en adresse de dispositif 0 et adresse de bloc 3. Lorsqu'une adresse extérieure 5 est reçue, la logique 61 de traduction d'adresses convertit cette adresse en adresse de dispositif 1 et adresse de bloc 3. Lorsque l'adresse extérieure 10 est reçue, la logique 61 de traduction d'adresses convertit cette adresse en adresse du dispositif 3 et adresse de bloc 1. De cette manière, les blocs défectueux situés à l'intérieur de la carte de mémoire 10 sont exclus de l'implantation d'adresses de carte, tandis que les adresses extérieures de cartes sont encore successives. En outre, en agissant ainsi, tout EPROM flash partiellement défectueuse dans laquelle des blocs de mémorisation ne sont pas défectueux peut être utilisée afin de former une carte de mémoire flash. Dans la spécification précédente, l'invention a été décrite en se référant à des modes spécifiques de réalisation de celle-ci. Il est cependant évident que diverses modifications et variantes peuvent y être apportées sans-s'écarter de l'esprit et du cadre plus larges de l'invention tels qu'ils sont exposés dans les revendications annexées. La description et les dessins doivent donc être considérés comme illustrant l'invention et non dans un sens restrictif. REVENDICATIONS 1. Carte de mémoire non volatile (10), caractérisée en ce qu'elle comprend: (A) une première mémoire (12a à 12j) et une deuxième mémoire (13a à 13j), la première mémoire (12a à 12j) incluant un premier bloc et un deuxième bloc, chacun d'eux pouvant être adressé par une première adresse de bloc et une deuxième adresse de bloc, respectivement, la deuxième mémoire (13a à 13j) incluant un troisième bloc et un quatrième bloc, chacun d'eux pouvant être adressé par une troisième adresse de bloc et une quatrième adresse de bloc, respectivement, (B) une table d'adresses (62) pour mémoriser [1] chacune des première, deuxième, troisième et quatrième adresses de bloc et [2] une première, une deuxième, une troisième et une quatrième données d'état, chacune indiquant la condition de fonctionnement de l'un des blocs: le premier, le deuxième, le troisième ou le quatrième, respectivement, chacune des données d'état: la première, la deuxième, la troisième, ou la quatrième pouvant être dans une première condition état et dans une deuxième condition, la donnée d'état parmi la première, la deuxième, la troisième et la quatrième données d'état étant dans la première condition lorsqu'un bloc particulier, parmi le premier, le deuxième, le troisième et le quatrième blocs est non opérationnel; (C) une logique (61) de traduction d'adresses couplée à [1] la table d'adresses (62) et [2] la première et la deuxième mémoires (12a à 12j, 13a à 13j) pour recevoir des adresses extérieures venant d'un circuit extérieur de manière à accéder à des emplacements de mémoires situés à l'intérieur de la première et de la deuxième mémoires (12a à 12j, 13a à 13j) et pour convertir les adresses extérieures de manière à n'accéder aux emplacements de mémoire que dans les blocs opérationnels parmi le premier, le deuxième, le troisième et le quatrième blocs de façon que les adresses extérieures soient successives tandis que au moins l'un des blocs parmi le premier, le deuxième, le troisième et le quatrième blocs peut être non opérationnel, chacune des adresses extérieures incluant une adresse de bloc et une adresse associée à l'adresse de bloc. 2. Carte de mémoire selon la revendication 1, caractérisée en ce qu'elle comprend en outre une logique (63) d'indication de capacité couplée à la table d'adresses (62) pour calculer un nombre total de blocs opérationnels parmi le premier, le deuxième, le troisième et le quatrième blocs et pour indiquer au circuit interne le nombre total de blocs opérationnels de la carte de mémoire. 3. Carte de mémoire selon la revendication 2, caractérisée en ce que les adresses extérieures incluent un nombre d'adresses extérieures de bloc qui ne correspond qu'au nombre total de blocs opérationnels de la première et de la deuxième mémoires (12a à 12j, 13a à 13j), les adresses extérieures de blocs étant successives. 4. Carte de mémoire selon la revendication 3, caractérisée en ce que lorsque le circuit extérieur applique à la carte de mémoire une adresse extérieure qui inclut une première adresse extérieure de bloc et lorsque le premier bloc n'est pas opérationnel et que le deuxième bloc est opérationnel, la logique (61) de traduction d'adresses convertit la première adresse extérieure de bloc de l'adresse extérieure pour former la deuxième adresse de bloc et, lorsque le circuit extérieur applique à la carte de mémoire une adresse extérieure qui inclut une deuxième adresse extérieure de bloc et lorsque le premier bloc n'est pas opérationnel et que le deuxième et le troisième blocs sont opérationnels, la logique (61) de traduction d'adresses convertit la deuxième adresse extérieure de bloc de l'adresse extérieure pour former la troisième adresse de bloc. 5. Carte de mémoire selon la revendication 1, caractérisée en ce que la première mémoire (12a à 12j) inclut une première série de blocs qui inclut le premier et le deuxième blocs, la deuxième mémoire (13a à 13j) inclut une deuxième série de blocs qui inclut le troisième et le quatrième blocs, et tant la première que la deuxième séries de blocs incluent une série d'emplacements de mémoire. 6. Carte de mémoire selon la revendication 5, caractérisée en ce que la table d'adresses (62) mémorise les adresses de bloc de chaque série parmi la première et la deuxième séries de blocs et la donnée de statut de la condition opérationnelle de chaque série parmi la première et la deuxième séries de blocs, respectivement. 7. Carte de mémoire selon la revendication 1, caractérisée en ce que chacune des première et deuxième mémoires (12a à 12j, 13a à 13j) est une mémoire morte électriquement programmable et électriquement effaçable. 8. Carte de mémoire selon la revendication 1, caractérisée en ce que la table d'adresses (62) est une mémoire morte électriquement programmable et électriquement effaçable. 9. Carte de mémoire selon la revendication 1, caractérisée en ce que la logique (61) de traduction d'adresses est implantée par un ensemble d'instructions de programme de logiciel. 10. Carte de mémoire non volatile (10), caractérisée en ce qu'elle comprend: (A) une première mémoire (12a à 12j) et une première mémoire (13a à 13j), la première mémoire (12a à 12j) incluant un premier bloc et un deuxième bloc, chacun d'eux pouvant être adressé par une première adresse de bloc et une deuxième adresse de bloc, respectivement, la première mémoire (13a à 13j) incluant un troisième bloc et un quatrième bloc, chacun d'eux pouvant être adressé par une troisième adresse de bloc et une quatrième adresse de bloc, respectivement, (B) une table d'adresses (62) pour mémoriser [1] chacune des première, deuxième, troisième et quatrième adresses de bloc et [2] une première, une deuxième, une troisième et une quatrième données d'état, chacune indiquant la condition de fonctionnement de l'un des blocs: le premier, le deuxième, le troisième ou le quatrième, respectivement, chacune des données d'état: la première, la deuxième, la troisième, ou la quatrième pouvant être dans une première condition état et dans une deuxième condition, la donnée d'état parmi la première, la deuxième, la troisième et la quatrième données d'état étant dans la première condition lorsqu'un bloc particulier, parmi le premier, le deuxième, le troisième et le quatrième blocs est non opérationnel; (C) une logique (61) de traduction d'adresses couplée à [1] la table d'adresses (62) et [2] la première et la deuxième mémoires (12a à 12j, 13a à 13j) pour recevoir des adresses extérieures venant d'un circuit extérieur de manière à accéder à des emplacements de mémoires situés à l'intérieur de la première et de la deuxième mémoires (12a à 12j, 13a à 13j) et pour convertir les adresses extérieures de manière à n'accéder aux emplacements de mémoire que dans les blocs opérationnels parmi le premier, le deuxième, le troisième et le quatrième blocs de façon que les adresses extérieures soient successives tandis que au moins l'un des blocs parmi le premier, le deuxième, le troisième et le quatrième blocs peut être non opérationnel, chacune des adresses extérieures incluant une adresse de bloc et une adresse associée à l'adresse de bloc, (D) une logique (63) d'indication de capacité couplée à la table d'adresses (62) pour calculer un nombre total de blocs opérationnels parmi le premier, le deuxième, le troisième et le quatrième blocs et pour indiquer au circuit interne le nombre total de blocs opérationnels de la carte de mémoire. 11. Carte de mémoire selon la revendication 10, caractérisée en ce que les adresses extérieures incluent un nombre d'adresses extérieures de bloc qui ne correspond qu'au nombre total de blocs opérationnels de la première et de la deuxième mémoires (12a à 12j, 13a à 13j), les adresses extérieures de blocs étant successives. 12. Carte de mémoire selon la revendication 11, caractérisée en ce que lorsque le circuit extérieur applique à la carte de mémoire une adresse extérieure qui inclut une première adresse extérieure de bloc et lorsque le premier bloc n'est pas opérationnel et que le deuxième bloc est opérationnel, la logique (61) de traduction d'adresses convertit la première adresse extérieure de bloc de l'adresse extérieure pour former la deuxième adresse de bloc et, lorsque le circuit extérieur applique à la carte de mémoire une adresse extérieure qui inclut une deuxième adresse extérieure de bloc et lorsque le premier bloc n'est pas opérationnel et que le deuxième et le troisième blocs sont opérationnels, la logique (61) de traduction d'adresses convertit la deuxième adresse extérieure de bloc de l'adresse extérieure pour former la troisième adresse de bloc. 13. Carte de mémoire selon la revendication 10, caractérisée en ce que la première mémoire (12a à 12j) inclut une première série de blocs qui inclut le premier et le deuxième blocs, la deuxième mémoire (13a à 13j) inclut une deuxième série de blocs qui inclut le troisième et le quatrième blocs, et tant la première que la deuxième séries de blocs incluent une série d'emplacements de mémoire. 14. Carte de mémoire selon la revendication 13, caractérisée en ce que la table d'adresses (62) mémorise les adresses de bloc de chaque série parmi la première et la deuxième séries de blocs et la donnée de statut de la condition opérationnelle de chaque série parmi la première et la deuxième séries de blocs, respectivement. 15. Carte de mémoire selon la revendication 10, caractérisée en ce que chacune des première et deuxième mémoires (12a à 12j, 13a à 13j) est une mémoire morte électriquement programmable et électriquement effaçable. 16. Carte de mémoire selon la revendication 10, caractérisée en ce que la table d'adresses (62) est une mémoire morte électriquement programmable et électriquement effaçable. 17. Carte de mémoire selon la revendication 10, caractérisée en ce que la logique (61) de traduction d'adresses est implantée par un ensemble d'instructions de programme de logiciel.