Brevet FR2707034A1 — publié le 19941230

DISPOSITIF A MEMOIRE MORTE PROGRAMMABLE ET EFFACABLE PAR VOIE ELECTRIQUE La présente invention concerne un dispositif à mémoire morte programmable et effaçable par voie électri- que (ou mémoire EEPROM) qui consiste en une mémoire EEPROM avec du matériel associé, et dans lequel on effectue ce que l'on appelle un test en damier pour garantir la fiabi- lité de la mémoire EEPROM. L'invention porte plus particu- lièrement sur un dispositif à mémoire EEPROM qui est incorporé par exemple dans un micro-ordinateur à une seule puce qui est utilisé pour une carte à circuit intégré. La figure 1 est un schéma synoptique fonctionnel montrant une configuration fonctionnelle générale classi- que d'un micro-ordinateur à une seule puce dans lequel une mémoire EEPROM est incorporée, et ce schéma montre de façon spécifique une configuration d'une carte à circuit intégré du type dit à cinq bornes. Sur la figure 1, la référence 1 désigne une unité centrale (ou UC) qui traite des données conformément à un programme d'utilisateur. Le programme d'utilisateur qu'exécute cette unité centrale 1 est enregistré dans une mémoire morte (ou ROM) 2. Parmi les données que traite l'unité centrale 1, les données qui doivent être enregis- trées temporairement sont enregistrées dans une mémoire vive (ou RAM) 3. L'unité centrale 1, la mémoire morte 2 et la mémoire vive 3 sont connectées ensemble par un bus 14. La référence 4 désigne un circuit de commande d'entrée/sortie qui est connecté entre le bus 14 et une borne d'entrée/sortie (ou E/S) 13, parmi des bornes de connexion externe qui sont désignées par les références 9 à 13. Le circuit de commande d'entrée/sortie 4 convertit en données parallèles des données série qui sont appli- quées à partir de l'extérieur, pour émettre les données parallèles vers le bus 14, et il convertit en données série les données parallèles qui proviennent du bus 14, pour émettre les données série vers l'extérieur par l'intermédiaire de la borne d'E/S 13. La référence 5 désigne un dispositif à mémoire EEPROM qui comprend une mémoire EEPROM à titre de mémoire de données programmable désignée par la référence 50, un circuit CCE (Contrôle et Correction d'Erreur) 6, une mémoire EEPROM 7 pour le circuit CCE, un circuit de bascu- les de données 8, et autres. La mémoire EEPROM 50 enregistre les données qui doivent être enregistrées en permanence, comme des données qui sont un résultat de traitement de l'unité centrale 1. Le circuit CCE 6 génère un code de correction d'erreur (code CCE) pour des données qui sont introduites à partir du bus 14 et sont enregistrées dans la mémoire EEPROM 50, et il fait en sorte que la mémoire EEPROM 7 pour le circuit CCE enregistre le code CCE. Lorsque des données qui sont enregistrées dans la mémoire EEPROM 50 sont lues, le circuit CCE 6 émet le code CCE correspondant à partir de la mémoire EEPROM 7 pour le circuit CCE, vers le bus 14. La mémoire EEPROM 7 pour le circuit CCE enregis- tre un code CCE qui est généré par le circuit CCE 6, et elle l'émet vers le bus 14, lorsque c'est nécessaire. Enfin, le circuit de bascules de données 8 mémorise des données à écrire dans la mémoire EEPROM 50 et un code CCE qui est généré par le circuit CCE 6. De plus, dans le dispositif & mémoire EEPROM classique qui est représenté sur la figure 1, des cellules de mémoire sont disposées dans la configuration d'une matrice d'une largeur de huit bits dans la mémoire EEPROM 50, et une donnée à huit bits est enregistrée dans chaque ligne d'une largeur de huit bits. D'autre part, dans la mémoire EEPROM 7 pour le circuit CCE, des cellules de mémoire sont disposées dans la configuration d'une matrice d'une largeur de quatre bits, et un code CCE est enregis- tré dans chaque ligne d'une largeur de quatre bits. Cepen- dant, la mémoire EEPROM 50 comme la mémoire EEPROM 7 sont intégrées du point de vue du matériel. On considère ainsi que les cellules de mémoire sont disposées dans la confi- guration d'une matrice d'une largeur de n bits dans une seule mémoire EEPROM 500. De façon générale, la mémoire EEPROM 50 et la mémoire EEPROM 7 pour le circuit CCE se partagent de façon appropriée m bits parmi n bits et les "n-m' bits restants dans chaque ligne de la mémoire EEPROM 500. Ainsi, lorsque des données sont enregistrées dans la mémoire EEPROM 50, un code CCE des données est enregistré dans la ligne de la mémoire EEPROM 7 pour le circuit CCE qui est identique à la ligne de la mémoire EEPROM 50 dans laquelle les données sont enregistrées. En d'autres termes, une donnée à m bits et le code CCE de cette donnée, comportant un-m bits,sont enregistrés séquentiellement dans une ligne de n bits de la mémoire EEPROM 500 qui constitue la mémoire EEPROM 50 et la mémoire EEPROM 7 pour le circuit CCE. Les références 9 à 13 désignent les bornes de connexion externes, comme mentionné ci-dessus, et la réfé- rence 9 désigne la borne de source d'alimentation (Vcc) à laquelle une tension de source d'alimentation est appli- quée, la référence 10 désigne une borne de masse (GND) à laquelle un potentiel de masse est appliqué, la référence 11 désigne une borne de restauration (RST) à laquelle un signal de restauration est appliqué, la référence 12 désigne une borne d'horloge (CLK) à laquelle une horloge commandant le fonctionnement de ce micro-ordinateur est appliquée, et la référence 13 désigne la borne d'E/S à laquelle des données série sont appliquées et à partir de laquelle des données série sont émises, comme mentionné précédemment. Lorsque le micro-ordinateur à une puce pour carte à circuit intégré qui est représenté sur la figure 1 est introduit dans un appareil approprié, ces bornes de connexion externes 9 à 13 sont connectées à des bornes du côté de l'appareil. La figure 2 est un schéma de circuit montrant une configuration de circuit schématique du circuit CCE 6 classique. Sur la figure 2, une partie désignée par la référence 15 est une unité de génération de code CCE qui reçoit en entrée des données d'écriture à huit bits DB0 à DB7 à enregistrer dans la mémoire EEPROM 50, et qui génère un code CCE à quatre bits. De plus, les données d'écriture à huit bits DBO à DB7 sont à l'origine les données à écrire dans la mémoire EEPROM 50, qui proviennent du bus 14 par l'intermédiaire du circuit de bascules de données 8, mais les mêmes données sont également appliquées au circuit CCE 6 à partir du bus 14, et l'unité de génération de code CCE génère un code CCE. La référence 16 désigne un circuit de commuta- tion qui émet sélectivement soit le code CCE qui est généré par l'unité de génération de code CCE 15, soit des signaux à quatre bits DO à D3 qui sont fournis par l'intermédiaire du bus 14, par l'unité centrale 1 qui se trouve à l'extérieur du dispositif EEPROM 5. Le circuit de commutation 16 est commandé par un signal de commande WR 18 qui provient de l'unité centrale 1, mais lorsque le signal de commande WR 18 est au niveau haut, ce circuit de commutation émet les signaux à quatre bits DO à D3 qui proviennent de l'extérieur, et lorsque le signal de commande WR 18 est au niveau bas, le circuit de commutation émet sélectivement un code CCE qui est généré par l'unité de génération de code CCE 15. Les signaux EB8 à EBll qui sont émis par le circuit de commutation 16 sont appliqués à titre de code CCE 17 à la mémoire EEPROM 7 pour le circuit CCE, par l'intermédiaire du circuit de bascules de données 8, et ils sont enregistrés. On notera d'autre part que l'unité de génération de code CCE 15 est constituée par quatre groupes de circuits de génération de code CCE 151 à 154, dans le but de générer un code CCE à quatre bits. De plus, chacun des circuits de génération de code CCE 151 à 154 est constitué par quatre portes NON-OU-EXCLUSIF à deux entrées. Dans le premier circuit de génération de code CCE 151, le bit DBO et le bit DB1 sont appliqués à une porte NON-OU-EXCLUSIF 151a, le signal de sortie de la porte NON-OU-EXCLUSIF 15la et le bit DB3 sont appliqués à une porte NON-OU-EXCLUSIF 151b, le signal de sortie de la porte NON-OUEXCLUSIF 15lb et le bit DB4 sont appliqués à une porte NON-OU-EXCLUSIF 151c, et le signal de sortie de la porte NON-OU-EXCLUSIF 151c et le bit DB6 sont appliqués à une porte NON-OU-EXCLUSIF 151d. Dans le second circuit de génération de code CCE 152, le bit DBO et le bit DB2 sont appliqués à une porte NON-OU-EXCLUSIF 152a, le signal de sortie de la porte NON- OU-EXCLUSIF 152a et le bit DB3 sont appliqués à une porte NON-OU-EXCLUSIF 152b, le signal de sortie de la porte NON- OU-EXCLUSIF 152b et le bit DB5 sont appliqués à une porte NON-OU- EXCLUSIF 152c, et le signal de sortie de la porte NON-OU-EXCLUSIF 152c et le bit DB6 sont appliqués à une porte NON-OU-EXCLUSIF 152d. Dans le troisième circuit de génération de code CCE 153, le bit DB1 et le bit DB2 sont appliqués à une porte NON-OU-EXCLUSIF 153a, le signal de sortie de la porte NON-OU-EXCLUSIF 153a et le bit DB3 sont appliqués à une porte NON-OU-EXCLUSIF 153b, le signal de sortie de la porte NON-OUEXCLUSIF 153b et le bit DB7 sont appliqués à une porte NON-OU- EXCLUSIF 153c, et le signal de sortie de la porte NON-OU-EXCLUSIF 153c et le bit DBO sont appliqués à une porte NON-OU-EXCLUSIF 153d. Dans le quatrième circuit de génération de code CCE, le bit DB4 et le bit DB5 sont appliqués à une porte NON-OU-EXCLUSIF 154a, le signal de sortie de la porte NON- OU-EXCLUSIF 154a et le bit DB6 sont appliqués à une porte NON-OU-EXCLUSIF 154b, le signal de sortie de la porte NON- OU-EXCLUSIF 154b et le bit DB7 sont appliqués à une porte NON-OU- EXCLUSIF 154c, et le signal de sortie de la porte NON-OU-EXCLUSIF 154c et le bit DBO sont appliqués à une porte NON-OU-EXCLUSIF 154d. La figure 3 est un schéma synoptique montrant une configuration du circuit de bascules de données 8. Le circuit de bascules de données 8 a une configuration à 12 bits, et il mémorise les bits EB8 à EBll du code CCE à quatre bits et les bits DBO à DB7 des données à huit bits, mentionnés précédemment, et un circuit pour chaque bit est constitué par un circuit de bascule de type général dans lequel deux inverseurs sont connectés en parallèle et en inverse, comme indiqué par la référence 20. On notera que dans le micro-ordinateur à une seule puce dans lequel est incorporée une telle mémoire EEPROM 500 constituée par la mémoire EEPROM 50 et la mémoire EEPROM 7, il est nécessaire d'effectuer un test en damier de la mémoire EEPROM 50. Le test en damier est le test par lequel on contrôle si chaque cellule de mémoire constituant la mémoire EEPROM est affectée ou non par la cellule de mémoire qui lui est adjacente. Plus précisé- ment, des données ("1"n ou o"0n) qui sont différentes de celles de quatre cellules de mémoire adjacentes, dans les directions orthogonales de la matrice, à chacune des cellules de mémoire de la mémoire EEPROM ayant la configu- ration d'une matrice, sont enregistrées et sont ensuite lues, pour contrôler ainsi si chacune des cellules de mémoire est affectée ou non par les données enregistrées dans des cellules de mémoire qui lui sont adjacentes. Une procédure réelle pour ce test en damier est accomplie par exemple de la manière suivante. Par exemple, lorsque des données "55(H)" ((H) désigne un nombre hexadécimal), c'est-à-dire "01010101(B)" ((B) désigne un nombre binaire), sont écrites dans la mémoire EEPROM 50, chacune des valeurs numériques de ces données, c'est-à-dire n i0m ', Win, n"o, "n",, "0"," "1" est enregistrée séquentiellement dans une ligne d'une largeur de huit bits de la mémoire EEPROM 50, sous la forme des bits DB7, DB6, DB5, DB4, DB3, DB2, DB1, DBO. Simultanément, chacun des circuits de génération de code CCE 151 à 154 de l'unité de génération de code CCE 15, génère "B(H)", c'est-à-dire "1011(B)", à titre de code CCE 17, et les valeurs numériques respectives de ce nombre, "1", "0", "1", "1", sont enregistrées séquentiellement dans une ligne d'une largeur de quatre bits dans la mémoire EEPROM 7 pour le circuit CCE, sous la forme des codes CCE EB11, EB10, EB9, EB8. Ensuite, lorsque par exemple des données "AA(H)", c'est-à-dire "O110010(B)", sont écrites dans la mémoire EEPROM 50, leurs valeurs numériques respectives, c'est-à-dire "1", o"0", "1", no"0, i "O, "0n, "O " sont enregistrées séquentiellement dans une ligne d'une largeur de huit bits de la mémoire EEPROM 50, sous la forme des données DB7, DB6, DB5, DB4, DB3, DB2, DB1, DBO. Simultané- ment, chacun des circuits de génération de code CCE 151 a 154 de l'unité de génération de code CCE 15 génère "6(H)", c'est-à-dire "0110(B)", pour le code CCE 17, et ses valeurs numériques respectives "O", "1", "1", "0" sont enregistrées séquentiellement dans une ligne d'une largeur de quatre bits de la mémoire EEPROM 7 pour le circuit CCE, sous la forme du code CCE EB11, EB10, EB9, EB8. Par conséquent, lorsque ces deux sortes de don- nées "55(H)" et "AA(H)", mentionnées précédemment, dans lesquelles "1(B)" et "0(B)" sont disposés en alternance, sont écrites alternativement, du fait que leurs valeurs numériques sont écrites intactes dans la mémoire EEPROM , les données enregistrées dans des cellules de mémoire mutuellement adjacentes dans la mémoire EEPROM 50 ont toujours une combinaison de "1(B)" et "0(B)". D'autre part, dans la mémoire EEPROM 7 pour le circuit CCE, les données du code CCE dans lesquelles "1(B)" et "0(B)" ne sont pas toujours disposés en alternance, contrairement à ce qui précède, sont enregistrées. Par conséquent, en faisant en sorte que le signal de commande WR 18 soit au niveau haut, de façon que des données provenant de l'exté- rieur soient appliquées au circuit de commutation 16, les données sont écrites séparément par l'unité centrale 1 dans la mémoire EEPROM 7 pour le circuit CCE. Ainsi, en ce qui concerne DO à D3, "5(H)", c'est-à-dire 0101l(B)" et "A(H)", c'est-à-dire "100llO(B)", sont fournis alternativement par le circuit de commutation 16, de façon à être enregistrés dans la mémoire EEPROM 7 pour le circuit CCE. De cette manière, des données enre- gistrées dans une cellule de mémoire adjacente à la mémoire EEPROM 7 pour le circuit CCE ont toujours une combinaison de "1(B)" à "0(B)", et également lorsque la mémoire EEPROM 50 et la mémoire EEPROM 7 sont considérées comme un élément de matériel intégré constituant la mémoire EEPROM 500, les données enregistrées dans une cellule de mémoire adjacente ont également toujours une combinaison de "1(B)" à "0(B)". De plus, lorsque des données sont écrites dans la mémoire EEPROM 50 et la mémoire EEPROM 7 pour le circuit CCE envisagé précédemment, chaque donnée est écrite dans la mémoire EEPROM 50 ou dans la mémoire EEPROM 7 pour le circuit CCE après avoir été mémorisée temporai- rement dans le circuit de bascules de données 8. Comme mentionné précédemment, dans une mémoire EEPROM d'un microordinateur à une seule puce classique, des données doivent être écrites séparément dans la mémoire EEPROM 50 et dans la mémoire EEPROM 7 pour le cir- cuit CCE de la mémoire EEPROM 500 lorsqu'un test en damier est effectué, ce qui occasionne le problème consistant en ce que le test en damier est complexe et demande beaucoup de temps. La présente invention a été faite en prenant en considération ces circonstances, et son but est de procurer un dispositif à mémoire EEPROM capable d'effec- tuer aisément et en une courte durée un test en damier pour une mémoire EEPROM incorporée. Un premier mode de réalisation du dispositif à mémoire EEPROM de l'invention est caractérisé en ce qu'il comprend une unité de génération de code CCE pour générer "5(H)" ((H) représente un nombre hexadécimal), c'est-à- dire "0101(B)" ((B) représente un nombre binaire), a titre de code CCE lorsque des données dans lesquelles le bit de tête est "1" et ensuite '0O et "1" sont répétés en notation binaire, comme par exemple "55(H)", c'est-à-dire "01010101lB)", sont écrites à titre de données à enregis- trer dans la mémoire EEPROM pour l'enregistrement de données, et pour enregistrer "A(H)", c'est-à-dire "n1010(B)", pour le code CCE, lorsque des données, dans lesquelles le bit de tête est "0", et ensuite "1" et "0" sont répétés en notation binaire, comme par exemple "AA(H)", c'est-à-dire "10101010(B)", sont écrites pour les données à enregistrer dans la mémoire EEPROM pour l'enre- gistrement de données. Un second mode de réalisation de l'invention est caractérisé en ce qu'un circuit de bascules qui mémorise temporairement des données à enregistrer dans la mémoire EEPROM pour l'enregistrement de données et dans la mémoire EEPROM pour le circuit CCE, est constitué par des éléments de mémorisation capables de décaler des bits un par un. En outre, le troisième mode de réalisation de l'invention est caractérisé en ce qu'il présente conjoin- tement les caractéristiques des premier et second modes de réalisation mentionnés ci-dessus. Dans le premier mode de réalisation de l'inven- tion, l'unité de génération de code CCE génère "5(H)", c'est-à-dire "0101(B)", pour le code CCE lorsque des données, dans lesquelles le bit de tête est "1" et ensuite "0" et "1" sont répétés en notation binaire, par exemple "55(H)", c'est-à-dire "01010101(B)", sont écrites à titre de données à enregistrer dans la mémoire EEPROM pour l'enregistrement de données, et "A(H)", c'est-à-dire "1010(B)", est généré pour le code CCE lorsque des don- nées, dans lesquelles le bit de tête est "0", et ensuite "1" et "0" sont répétés en notation binaire, comme par exemple "AA(H)", c'est-à-dire "10101010(B)", sont écrites. Dans le second mode de réalisation, lorsque des données, dans lesquelles le bit de tête est a1", et ensuite "O" et "le sont répétés en notation binaire, comme par exemple'555(H)n, c'est-à-dire "O01010010101(B)", sont écrites, ou lorsque des données dans lesquelles le bit de tête est o"0", et ensuite "1"l et "0' sont répétés, comme par exemple "AAA(H)", c'est-à-dire "101010101010(B), sont écrites, initialement une seule fois dans le circuit de bascules, des données pour le test en damier sont enregis- trées pour la mémoire EEPROM pour l'enregistrement de données et pour le circuit CCE, en décalant des bits un par un à la suite. En outre, dans le troisième mode de réalisation de l'invention, lorsque des données dans lesquelles le bit de tête est "1", et ensuite "O" et "1" sont répétés en notation binaire, comme par exemple "55(H)", c'est-à-dire OlOlOl"01010101(B)", sont écrites dans la mémoire EEPROM pour l'enregistrement de données, initialement une seule fois, "5(H)", c'est-à-dire "OlOl(B)", est généré pour le code CCE et "555(H)", c'est-à-dire "010101010101(B)" est mémorisé dans le circuit de bascules, et lorsque des données dans lesquelles le bit de tête est "0", et ensuite "1" et "O" sont répétés en notation binaire, comme par exemple "AA(H)", c'est-à-dire "1010100llOlOlO(B)", sont écrites, "A(H)", c'est-à- dire "1010(B)" est généré pour le code CCE, et "AAA(H)", c'est-à-dire "101010101010(B)" est mémorisé par le circuit de bascules. De plus, des données pour le test en damier sont enregistrées dans la mémoire EEPROM pour l'enregistrement de données et pour le circuit CCE, par décalage de bits un par un à la suite. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, données à titre d'exemples non limitatifs. La suite de la descrip- tion se réfère aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique montrant une configuration fonctionnelle générale classique d'un micro-ordinateur & une seule puce dans lequel une mémoire EEPROM est incorporée; La figure 2 est un schéma de circuit montrant une configuration de circuit schématique d'un circuit CCE dans une configuration fonctionnelle générale classi- que d'un micro-ordinateur à une seule puce dans lequel une mémoire EEPROM est incorporée; La figure 3 est un schéma synoptique montrant une configuration d'un circuit de bascules de données associé; La figure 4 est un schéma de circuit montrant une configuration schématique d'un circuit CCE d'un dispositif à mémoire EEPROM qui est lié à l'invention; et La figure 5 est un schéma synoptique montrant une configuration d'un circuit de bascules de données, pour montrer une forme du second mode de réalisation de l'invention. La figure 4 est un schéma de circuit montrant une configuration schématique du circuit CCE 6 de la mémoire EEPROM liée à l'invention. De plus, sur la figure 4, des caractères de référence identiques à ceux repré- sentés sur la figure 2, concernant l'explication de l'exemple classique envisagé ci-dessus, désignent les parties identiques ou correspondantes. Sur la figure 4, l'élément désigné par la réfé- rence 19 est une unité de génération de code CCE qui reçoit en entrée des données d'écriture à huit bits DBO à DB7 et qui génère un code CCE à quatre bits. La référence 16 désigne un circuit de commutation qui émet sélective- ment le code CCE qui est généré par l'unité de génération de code CCE 19 ou des signaux à quatre bits DO à D3 qui sont fournis par exemple par une unité centrale ou autre, se trouvant à l'extérieur. Le circuit de commutation 16 est commandé par un signal de commande désigné par la référence 18, et des signaux EB8 à EBll qui sont émis par le circuit de commu- tation 16 sont enregistrés dans la mémoire EEPROM 7 pour le circuit CCE, à titre de code CCE 17. On notera incidemment que l'unité de génération de code CCE 19 est constituée par quatre ensembles de circuits de génération de code CCE 191 à 194, dans le but de générer un code CCE à quatre bits. De plus, chacun des circuits de génération de code CCE 191 à 194 est constitué par quatre portes NON-OU-EXCLUSIF à deux entrées. Dans le premier circuit de génération de code CCE 191, le bit DBO et le bit DB3 sont appliqués à une porte NON-OU-EXCLUSIF 191a, le signal de sortie de la porte NON-OU-EXCLUSIF 191a et le bit DB4 sont appliqués à une porte NON-OU-EXCLUSIF 191b, le signal de sortie de la porte NON-OUEXCLUSIF 19lb et le bit DB5 sont appliqués à une porte NON-OU-EXCLUSIF 191c, et le signal de sortie de la porte NON-OU-EXCLUSIF 191c et le bit DB6 sont appliqués à une porte NON-OU-EXCLUSIF 191d. Dans le second circuit de génération de code CCE 192, le bit DBO et le bit DB1 sont appliqués à une porte NON-OU-EXCLUSIF 192a, le signal de sortie de la porte NON- OU-EXCLUSIF 192a et le bit DB4 sont appliqués à une porte NON-OU-EXCLUSIF 192b, le signal de sortie de la porte NON- OU-EXCLUSIF 192b et le bit DB5 sont appliqués à une porte NON-OU- EXCLUSIF 192c, et le signal de sortie de la porte NON-OU-EXCLUSIF 192c et le bit DB7 sont appliqués à une porte NON-OU-EXCLUSIF 192d. Dans le troisième circuit de génération de code CCE 193, le bit DB1 et le bit DB2 sont appliqués à une porte NON-OU-EXCLUSIF 193a, le signal de sortie de la porte NON-OU-EXCLUSIF 193a et le bit DB4 sont appliqués à une porte NON-OU-EXCLUSIF 193b, le signal de sortie de la porte NON-OUEXCLUSIF 193b et le bit DB6 sont appliqués à une porte NON-OU-EXCLUSIF 193c, et le signal de sortie de la porte NON-OU-EXCLUSIF 193c et le bit DB7 sont appliqués à une porte NON-OU-EXCLUSIF 193d. Dans le quatrième circuit de génération de code CCE 194, le bit DB2 et le bit DB3 sont appliqués à une porte NON-OU-EXCLUSIF 194a, le signal de sortie de la porte NON-OU-EXCLUSIF 194a et le bit DB5 sont appliqués à une porte NON-OU-EXCLUSIF 194b, le signal de sortie de la porte NONOU-EXCLUSIF 194b et le bit DB6 sont appliqués à une porte NON-OU- EXCLUSIF 194c, et le signal de sortie de la porte NON-OU-EXCLUSIF 194c et le bit DB7 sont appliqués à une porte NON-OU-EXCLUSIF 194d. Dans le micro-ordinateur à une puce de l'inven- tion, dans lequel est incorporée une telle mémoire EEPROM comportant l'unité de génération de code CCE 19, le test en damier de la mémoire EEPROM 500 qui est constituée par la mémoire EEPROM 50 et par la mémoire EEPROM 7 pour le circuit CCE, est effectué de la manière suivante. A titre d'exemple, lorsque "55(H)" ((H) représente un nombre hexadécimal), c'est-a-dire "01010101(B) ((B) représente un nombre binaire) est écrit à titre de données dans la mémoire EEPROM 50, chacune de ses valeurs numériques "O", "a", "o", "1", "0"n, "1", no"0", "1" est enregistrée séquentiellement dans une ligne d'une largeur de huit bits de la mémoire EEPROM 50, sous la forme des données DB7, DB6, DB5, DB4, DB3, DB2, DB1, DB0. Simultanément, chacun des circuits de génération de code CCE 191 à 194 de l'unité de génération de code CCE 19 génère "5(H)", c'est-à-dire "0101(B)", & titre de code CCE, et chacune de ses valeurs numériques ', , n1n, n"on, "1", est enregistrée séquentiellement dans une ligne d'une largeur de quatre bits de la mémoire EEPROM 7 pour le circuit CCE, à titre de code CCE EBll, EB10, EB9, EB8. De plus, lorsque par exemple "AA(H)", c'est-à- dire "10101010(B)", est écrit à titre de données dans la mémoire EEPROM 50, chacune de ses valeurs numériques "1", "on, "1", "0"o, l", "O", "1", "0" est enregistrée séquen- tiellement dans une ligne d'une largeur de huit bits dans la mémoire EEPROM 50, sous la forme des données DB7, DB6, DB5, DB4, DB3, DB2, DB1, DBO. Simultanément, chacun des circuits de génération de code CCE 191 à 194 de l'unité de génération de code CCE 19 génère "A(H)", c'est-à-dire "n1010(B)n, à titre de code CCE 17, et chacune de ses valeurs numériques, "1", "0", "1", "0", est enregistrée séquentiellement dans une ligne d'une largeur de quatre bits dans la mémoire EEPROM 7 pour le circuit CCE, à titre de code CCE EB11, EB10, EB9, EB8. Par conséquent, lorsque ces deux sortes de données "55(H)" et "AA(H)", comme mentionné précédemment, dans lesquelles "1(B)" et "0(B)" sont disposés en alter- nance, sont écrites en alternance, du fait que les valeurs numériques sont écrites intactes dans la mémoire EEPROM , les données enregistrées dans une cellule de mémoire adjacente à la mémoire EEPROM 50 ont toujours une combi- naison de "1(B)" et O"0(B)". D'autre part, des données dans lesquelles "1(B)" et "0(B)" générés dans chacun des cir- cuits de génération de code CCE 191 à 194 de l'unité de génération de code CCE 19 sont disposés en alternance, sont également enregistrées dans la mémoire EEPROM 7 pour le circuit CCE. De plus, lorsque la mémoire EEPROM 50 et la mémoire EEPROM 7 pour le circuit CCE sont considérées comme un matériel intégré constituant la mémoire EEPROM 500, les données enregistrées dans des cellules de mémoire adjacentes ont toujours une combinaison de "1(B)" et "O(B) Ainsi, des données enregistrées dans une cellule de mémoire adjacente à la mémoire EEPROM 7 pour le circuit CCE ont toujours une combinaison de "1(B)" et "0(B)", sans effectuer des opérations telles que le passage du signal de commande WR 18 au niveau haut, la commutation du cir- cuit de commutation 16 et l'introduction de DO à D3 prove- nant de l'unité centrale ou autre, à l'extérieur, à titre de code CCE 17, qui sont habituellement nécessaires. De plus, dans un tel dispositif à mémoire EEPROM conforme à l'invention, envisagé ci-dessus, le circuit de commutation 16 est inutile pour le test en damier, mais ce circuit de commutation 16 est nécessaire pour fixer le code CCE 17 par l'unité centrale pour divers autres tests. En d'autres termes, dans le dispositif à mémoire EEPROM de l'invention, lorsque le test en damier est effectué, par le seul fait que les deux sortes de données "55(H)" et "AA(H)" sont écrites alternativement à titre de données dans la mémoire EEPROM 50, les données qui sont également nécessaires pour la mémoire EEPROM 7 pour le circuit CCE sont écrites automatiquement. Cependant, dans le cas o un test autre que le test en damier n'est jamais effectué dans le dispositif à mémoire EEPROM, il est évident que le circuit de commuta- tion 16 est inutile. La figure 5 est un schéma synoptique montrant une configuration du circuit de bascules de données 8, dans le but de monter un second mode de réalisation de la présente invention. Dans l'exemple classique, un circuit pour un bit du circuit de bascules de données 8, est constitué, comme le montre la figure 3, par une bascule dans laquelle deux inverseurs sont connectés en parallèle et en inverse, mais dans le second mode de réalisation de l'invention ce circuit est constitué par une bascule synchrone consti- tuant un élément de mémorisation. Ainsi, dans le second mode de réalisation du dispositif à mémoire EEPROM de la présente invention, les données à huit bits DB0 à DB7 qui sont appliquées à la mémoire EEPROM 50 et le code CCE à quatre bits EB8 à EBll qui est appliqué à la mémoire EEPROM 7 pour le circuit CCE, c'est-à- dire 12 bits, sont temporairement appliqués aux bascules synchrones 800 à 801 du circuit de bascules de données 800 et sont respectivement mémorisés. Les signaux de sortie des bascules synchrones respectives 800 à 810 sont décalés et mémorisés dans les bascules synchro- nes respectives 801 à 811, et le signal de sortie de la bascule synchrone 811 est appliqué à la bascule synchrone 800. En d'autres termes, les bascules synchrones 800 à 811 ont globalement la configuration d'un registre à décalage de type circulaire. De plus, dans le second mode de réalisation du dispositif à mémoire EEPROM conforme à l'invention, les éléments autres que le circuit de bascules de données 800 ont la même configuration que dans l'exemple classique qui est représenté sur la figure 1. Dans le dispositif à mémoire EEPROM du second mode de réalisation de l'invention, comportant le circuit de bascules de données 8 ayant la configuration envisagée ci-dessus, après que le signal de commande WR 18 a été placé au niveau haut de façon que le circuit de commuta- tion 16 du circuit CCE 6 soit commandé pour sélectionner les données d'entrée externes DO à D3, le circuit de bascules de données 8 mémorise les données, de façon que "55(H)", c'est-à-dire 01010101(B)", soit écrit dans la mémoire EEPROM 50 et que "5(H)", c'est-à-dire "0101(B)" soit écrit dans la mémoire EEPROM 7 pour le circuit CCE, à titre de données d'entrée externes. Dans ces conditions, lorsque des données à 12 bits qui sont mémorisées dans le circuit de bascules de données 8 sont écrites à une première adresse de la mémoire EEPROM 50 et de la mémoire EEPROM 7 pour le circuit CCE, "555(H)", c'est-à-dire "010101010101(B)n", est enregistré dans la mémoire EEPROM et dans la mémoire EEPROM 7 pour le circuit CCE. Ensuite, lorsque des données qui sont mémorisées dans chacune des bascules synchrones 800 à 811 constituant le circuit de bascules de données 8, sont décalées d'un bit, par exemple du côté du bit d'ordre inférieur vers le côté du bit d'ordre supérieur, sous l'effet d'un signal de commande (non représenté) qui résulte de la commande effectuée par l'unité centrale ou autre, comme représenté par une flèche sur la figure 5, le circuit de bascules de données 8 est dans l'état dans lequel des données à 12 bits "101010101010(B)", c'est-à-dire "AAA(H)", sont mémorisées. Lorsque les données "AAA(H)" qui sont mémo- risées dans le circuit de bascules de données 8 sont écrites à la seconde adresse de la mémoire EEPROM 50 et de la mémoire EEPROM 7 pour le circuit CCE, les données "AAA(H)", c'est-à-dire "101010101010(B)" sont enregistrées dans la mémoire EEPROM 50 et la mémoire EEPROM 7 pour le circuit CCE. De plus, du fait que les bascules synchrones 800 à 801 qui constituent le circuit de bascules de données 8 ont la configuration d'un registre à décalage du type circulaire, il est également approprié que les données qui sont mémorisées par ces bascules soient décalées d'un bit du côté du bit d'ordre supérieur vers le côté du bit d'ordre inférieur, et non par exemple du côté du bit d'ordre inférieur vers le côté du bit d'ordre supérieur, comme représenté par une flèche sur la figure 5. Ensuite, en répétant une opération de décalage d'un bit des données à 12 bits qui sont mémorisées dans les bascules synchrones 800 à 811 du circuit de bascules de données 8, après avoir inhibé l'application de données au circuit de bascules de données 8, et une opération d'écriture des données résultantes à l'adresse suivante de la mémoire EEPROM 50 et de la mémoire EEPROM 7 pour le circuit CCE, les données qui sont enregistrées dans les cellules de mémoire adjacentes dans la mémoire EEPROM 50 et dans la mémoire EEPROM 7 pour le circuit CCE ont toujours une combinaison de e1(B)n et 0O(B)", seulement par l'application de données en entrée une seule fois au début. On va maintenant expliquer le troisième mode de réalisation du dispositif à mémoire EEPROM de l'invention. Le troisième mode de réalisation comporte le circuit CCE 6 du premier mode de réalisation mentionné précédemment, et le circuit de bascules de données 8 du second mode de réalisation mentionné précédemment. Dans ce troisième mode de réalisation de l'invention, lorsqu'un test en damier est effectué, "55(H)", c'est-à-dire "01010101(B)", par exemple, est écrit dans la mémoire EEPROM 50, et du fait que "5(H)", c'est-à-dire "0101(B)" est automatiquement généré par le circuit CCE 6, "555(H)", c'est-à-dire "010101010101(B)" est mémorisé dans le circuit de bascules de données 8 sans effectuer une opération qui était habituellement exigée, consistant à faire passer le signal de commande WR 18 au niveau haut de façon que le circuit de commutation 16 soit commuté pour introduire à titre de code CCE 17 les données DO à D3 provenant de l'unité centrale ou autre, se trouvant à l'extérieur. Les opérations qui sont effectuées ensuite sont les mêmes que dans le second mode de réalisa- tion de l'invention. De plus, dans un but de commodité dans les modes de réalisation respectifs, on a présenté l'explication en supposant que les données à enregistrer dans la mémoire EEPROM 50 avaient une longueur de huit bits et que le code CCE à enregistrer dans la mémoire EEPROM 7 avait une longueur de quatre bits, mais ces nombres de bits ne sont que des exemples, et il est évident que l'on peut utiliser avec la présente invention un nombre de bits choisi à volonté. Comme décrit ci-dessus, conformément au premier mode de réalisation du dispositif EEPROM de la présente invention, en enregistrant *55(H)", c'est-à-dire "01010101(B)" dans une ligne de la mémoire EEPROM pour l'enregistrement de données, "5(H)", c'est-à-dire "0101(B)", est automatiquement enregistré également dans la même ligne de la mémoire EEPROM pour le circuit CCE, et en enregistrant "AA(H)", c'est-à-dire "10101010(B)", dans une ligne de la mémoire EEPROM pour l'enregistrement de données, "A(H)", c'est-à-dire "1010(B)", est également automatiquement enregistré dans la même ligne de la mémoire EEPROM pour le circuit CCE. Par conséquent, il devient inutile que des données de test soient enregis- trées séparément dans la mémoire EEPROM pour le circuit CCE, grâce à quoi le test en damier devient aisé et la durée de test est raccourcie. De plus, conformément au second mode de réalisa- tion de l'invention, en enregistrant initialement une seule fois "55(H)", c'est-à-dire "01010101(B)" ou "AA(H)", c'est-à-dire "10101010(B)", dans la mémoire EEPROM pour l'enregistrement de données, et "5(H)"n, c'est-à- dire "0101(B)" ou "A(H)", c'est-à-dire "1010(B)", dans la mémoire EEPROM pour le circuit CCE, du fait que "555(H)", c'est-à-dire "010101010101(B)" ou "AAA(H)", c'est-à-dire "ll0010100100(B)" est mémorisé par le circuit de bascules de données, il devient possible d'enregistrer des données de test en décalant ensuite bit par bit les données correspondant à chaque bit du circuit de bascules de données. En outre, conformément au troisième mode de réalisation de l'invention, en enregistrant initialement une seule fois "55(H)", c'est-à-dire "01010101(B)" ou "AA(H)", c'est-à-dire "10101010(B)" dans la mémoire EEPROM pour les données, du fait que "555(H)", c'est-à-dire "010101010101(B)" ou "AAA(H)", c'est-à-dire "101010101010(B)" est mémorisé par le circuit de bascules de données, il devient possible d'enregistrer des données de test en décalant ensuite bit par bit des données correspondant à chaque bit du circuit de bascules de données. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Un dispositif à mémoire EEPROM comportant une mémoire EEPROM (500) qui comprend des cellules de mémoire disposées sous la forme d'une matrice dans laquelle chaque ligne (ou colonne) a une largeur de n bits (n est un nombre entier), et une unité de génération de code de correction d'erreur (19) qui est destinée à générer un code de correction d'erreur comprenant "n-m" bits, lorsque des données à m bits (m est un nombre entier, avec m m bits à enregistrer sont appliquées, enregistre ces don- nées à m bits du côté d'ordre supérieur (ou du côté d'ordre inférieur) d'une ligne (ou d'une colonne) d'une largeur de n bits dans la mémoire EEPROM (500), et enre- gistre le code de correction d'erreur généré par l'unité de génération de code de correction d'erreur (19) à partir des données précitées, dans les bits restants de la même ligne (ou de la même colonne) d'une largeur de n bits de la mémoire EEPROM (500); caractérisé en ce que lorsque les données à m bits qui doivent être enregistrées dans la mémoire EEPROM (500) sont des données constituées par des "1" et des "0", en notation binaire, qui se répètent en alternance, l'unité de génération de code de correction d'erreur (19) génère un code de correction d'erreur dont la valeur du bit de plus fort poids (ou du bit de moindre poids) est différente de la valeur du bit de moindre poids (ou du bit de plus fort poids) des données adjacentes, et qui est constitué par des "1" et des On" se répétant en alternance. 2. Un dispositif à mémoire EEPROM comportant une mémoire EEPROM (500) qui comprend des cellules de mémoire disposées sous la forme d'une matrice dans laquelle chaque ligne (ou colonne) a une largeur de n bits (n est un nombre entier), et une unité de génération de code de correction d'erreur (19) qui est destinée à générer un code de correction d'erreur comprenant "n-m" bits, lorsque des données à m bits (m est un nombre entier, avec m m bits à enregistrer sont appliquées, enregistre ces don- nées à m bits du côté d'ordre supérieur (ou du côté d'ordre inférieur) d'une ligne (ou d'une colonne) d'une largeur de n bits dans la mémoire EEPROM (500), et enre- gistre le code de correction d'erreur généré par l'unité de génération de code de correction d'erreur (19) à partir des données précitées, dans les bits restants de la même ligne (ou de la même colonne) d'une largeur de n bits de la mémoire EEPROM (500); caractérisé en ce que un circuit de bascules (8) est constitué par des éléments de mémori- sation capables de décaler des données bit par bit. 3. Un dispositif à mémoire EEPROM comportant une mémoire EEPROM (500) qui comprend des cellules de mémoire disposées sous la forme d'une matrice dans laquelle chaque ligne (ou colonne) a une largeur de n bits (n est un nombre entier), et une unité de génération de code de correction d'erreur (19) qui est destinée à générer un code de correction d'erreur comprenant "n-m" bits, lorsque des données à m bits (m est un nombre entier, avec mzn) à enregistrer sont appliquées; et qui, lorsque les données à m bits à enregistrer sont appliquées, enregistre ces don- nées à m bits du côté d'ordre supérieur (ou du côté d'ordre inférieur) d'une ligne (ou d'une colonne) d'une largeur de n bits dans la mémoire EEPROM (500>, et enre- gistre le code de correction d'erreur généré par l'unité de génération de code de correction d'erreur (19) à partir des données précitées, dans les bits restants de la même ligne (ou de la même colonne) d'une largeur de n bits de la mémoire EEPROM (500); caractérisé en ce que lorsque les données à m bits qui doivent être enregistrées dans la mémoire EEPROM (500) sont des données constituées par des "1" et des "0", en notation binaire, qui se répètent en alternance, l'unité de génération de code de correction d'erreur (19) génère un code de correction d'erreur dont la valeur du bit de plus fort poids (ou du bit de moindre poids) est différente de la valeur du bit de moindre poids (ou du bit de plus fort poids) des données adjacentes, et qui est constitué par des "1" et des "0" se répétant en alternance; et en ce qu'un circuit de bascules (8) est constitué par des éléments de mémorisation capables de décaler des données bit par bit. 4. Dispositif à mémoire EEPROM selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la mémoire EEPROM (500) enregistre des données à huit (=m) bits, et l'unité de génération de code de correction d'erreur (19) génère un code de correction d'erreur à quatre (= n-m, n = 12 ici) bits. 5. Dispositif à mémoire EEPROM selon la revendi- cation 4, caractérisé en ce que l'unité de génération de code de correction d'erreur (19) comprend: un premier circuit de génération de code CCE (191) ayant une première porte NON-OU-EXCLUSIF (191a) à laquelle sont appliqués un premier bit (DBO) et un quatrième bit (DB3) parmi huit bits de données, une seconde porte NON-OU-EXCLUSIF (19lb) à laquelle sont appliqués le signal de sortie de la première porte NON-OU- EXCLUSIF (191a) et un cinquième bit (DB4) parmi huit bits des données, une troisième porte NON-OU-EXCLUSIF (191c) à laquelle sont appliqués le signal de sortie de la seconde porte NON-OU-EXCLUSIF (19lb) et un sixième bit (DB5) parmi huit bits des données, et une quatrième porte NON-OU-EXCLUSIF (191d) à laquelle sont appliqués le signal de sortie de la troisième porte NON- OU-EXCLUSIF (191c) et un septième bit (DB6), parmi huit bits des données, et fournissant le signal de sortie de la quatrième porte NON-OU- EXCLUSIF (191d) à titre de premier bit d'un code de correction d'erreur à quatre bits; un second circuit de génération de code CCE (192) ayant une cinquième porte NON-OU-EXCLUSIF (192a) à laquelle sont appliqués un premier bit (DBO) et un second bit (DB1) parmi huit bits des données, une sixième porte NON-OU- EXCLUSIF (192b) à laquelle sont appliqués le signal de sortie de la cinquième porte NON-OU-EXCLUSIF (192a) et un cinquième bit (DB4) parmi huit bits des données, une septième porte NON-OU-EXCLUSIF (192c) à laquelle sont appliqués le signal de sortie de la sixième porte NON-OU- EXCLUSIF (192b) et un sixième bit (DB5) parmi huit bits des données, et une huitième porte NON-OU-EXCLUSIF (192d) à laquelle sont appliqués le signal de sortie de la septième porte NON-OU-EXCLUSIF (192c) et un huitième bit (DB7) parmi huit bits des données, et fournissant le signal de sortie de la huitième porte NON-OU-EXCLUSIF (192d) à titre de second bit du code de correction d'erreur à quatre bits; un troisième circuit de génération de code CCE (193) ayant une neuvième porte NON-OU- EXCLUSIF (193a) à laquelle sont appliqués un second bit (DB1) et un troisième bit (DB2) parmi huit bits des données, une dixième porte NON-OU-EXCLUSIF (193b) à laquelle sont appliqués le signal de sortie de la neuvième porte NON-OU- EXCLUSIF (193a) et un cinquième bit (DB4) parmi huit bits des données, une onzième porte NON-OU-EXCLUSIF (193c) à laquelle sont appliqués le signal de sortie de la dixième porte NON-OU-EXCLUSIF (193b) et un septième bit (DB6) parmi huit bits des données, et une douzième porte NON-OU- EXCLUSIF (193d) à laquelle sont appliqués le signal de sortie de la onzième porte NON-OU-EXCLUSIF (193c) et un huitième bit (DB7) parmi huit bits des données, et four- nissant le signal de sortie de la douzième porte NON-OU- EXCLUSIF (193d) à titre de troisième bit du code de correction d'erreur à quatre bits; et un quatrième circuit de génération de code CCE (194) ayant une treizième porte NON-OU-EXCLUSIF (194a) à laquelle sont appliqués un troisième bit (DB2) et un quatrième bit (DB3) parmi huit bits des données, une quatorzième porte NON-OU-EXCLUSIF (194b) à laquelle sont appliqués le signal de sortie de la treizième porte NON-OU- EXCLUSIF (194a) et un sixième bit (DB5) parmi huit bits des données, une quinzième porte NON-OU-EXCLUSIF (194c) à laquelle sont appliqués le signal de sortie de la quatorzième porte NON-OU-EXCLUSIF (194b) et un septième bit (DB6) parmi huit bits des données, et une seizième porte NON-OU-EXCLUSIF (194d) à laquelle sont appliqués le signal de sortie de la quinzième porte NON- OU-EXCLUSIF (194c) et un huitième bit (DB7) parmi huit bits des données, et fournissant le signal de sortie de la seizième porte NON-OU-EXCLUSIF (194d) à titre de quatrième bit du code de correction d'erreur à quatre bits.