Brevet FR2698998A1 — publié le 19940610

MEMOIRE EEPROM ORGANISEE EN MOTS DE PLUSIEURS BITS L'invention concerne les mémoires Elle concerne plus spécialement les mémoires non volatiles électriquement programmables et électriquement effaçables, bien qu'elle puisse s'appliquer par extension à d'autres types de mémoires volatiles ou non volatiles. Les mémoires non volatiles programmables et effaçables électriquement, plus communément connues sous le nom de mémoires EEPROM, sont actuellement des mémoires organisées en mots de 1 bit et non en mots de plusieurs bits La raison en est que ce sont des mémoires de faible capacité (quelques milliers de bits), souvent associées à des circuits de traitement séquentiel des informations binaires Si ces mémoires sont utilisées dans une application qui nécessite des mots de plusieurs bits, on utilise alors plusieurs puces de mémoire en parallèle recevant les mêmes adresses et fournissant (ou recevant) chacune un bit respectif du mot mémorisé (ou à mémoriser). Avec le progrès technologique dans le domaine du traitement de l'information, le besoin se fait cependant maintenant sentir de mémoires EEPROM de plus grande capacité ( 64 kilobits et plus) On peut continuer à travailler avec des mémoires organisées en mots de 1 bit et comportant un plus grand nombre d'adresses Cependant cela présente deux types d'inconvénients d'une part c'est peu adapté à des traitements de signaux en parallèle sur des mots de plusieurs bits; d'autre part, dans le cas de mémoires EEPROM, la programmation est relativement lente et consommerait un temps prohibitif si elle n'était pas faite par groupes de plusieurs bits. On cherche donc à réaliser des mémoires, notamment EEPROM, organisées en mots de p bits (p>l), et ayant donc p entrées/sorties pour recevoir des mots à mémoriser à une adresse donnée ou délivrer des mots mémorisés à cette adresse. Un des problèmes que l'on rencontre alors est celui de la lecture des mots mémorisés Une des contraintes est celle de la vitesse d'accès: on cherche à obtenir en sortie de la mémoire, le plus rapidement possible (et évidemment sans que cette rapidité entraîne des erreurs de lecture ou de transmission de l'information lue), un mot mémorisé L'ordre de grandeur de la vitesse de lecture souhaitée est de quelques dizaines à quelques centaines de nanosecondes par mot Pour atteindre ces vitesses sans risque de perte de l'information à lire, il faut prendre des précautions aussi bien sur l'organisation générale du réseau de cellules de mémoire que sur la méthode de lecture. En ce qui concerne l'organisation générale du réseau, en lignes et colonnes, il est connu qu'il est préférable de ne pas avoir des lignes et des colonnes trop longues En effet, le temps d'accès vers une cellule de mémoire située à une extrémité de ligne loin du décodeur de ligne serait plus long (de plusieurs dizaines de nanosecondes pour une ligne assez longue) que le temps d'accès vers une cellule située à une autre extrémité de ligne près du décodeur D'autre part, des colonnes trop longues introduisent une capacité parasite de colonne élevée ralentissant globalement le temps de lecture de l'information. Pour éviter d'avoir des colonnes trop longues, on s'arrange donc pour répartir les mots dans la mémoire de telle manière qu'il y ait plusieurs mots dans chaque ligne Cela rend d'ailleurs le plan mémoire plus compact On a alors à la fois un décodeur de ligne pour adresser une ligne parmi N et un décodeur de colonne pour adresser un mot parmi m dans une ligne de m mots de p bits. De plus, plutôt que le décodeur de ligne soit placé sur un bord de la mémoire, on a déjà proposé de le placer au milieu de la mémoire, entre deux demi-plans de mémoire symétriques par rapport au décodeur On peut même diviser la mémoire en quatre plans ou plus avec plusieurs demi-décodeurs. En ce qui concerne la méthode de lecture, en général on effectue la lecture par une méthode différentielle: l'état d'une ligne de bit (c'est-à-dire le conducteur sur lequel apparaît l'information recherchée) est déterminé par comparaison avec l'état d'une ligne de référence qui se comporte comme une ligne de bit, mais une ligne de bit dont on connaîtrait l'information transmise Dans le cas d'une mémoire EEPROM par exemple, l'information recherchée est un courant de fuite passant ou ne passant pas sur la ligne de bit selon l'information stockée dans la cellule adressée Ce courant est comparé avec un courant passant dans la ligne de référence Cette méthode différentielle permet une bonne fiabilité de l'information lue. De plus, pour améliorer le compromis entre rapidité d'accès à l'information et fiabilité de cette information, on a également proposé de réaliser une lecture en deux phases: dans une première phase, on précharge la ligne de bit et la ligne de référence à une valeur de potentiel moyenne entre deux valeurs extrêmes possibles, et dans une deuxième phase, on effectue la comparaison entre les comportements de la ligne de bit et de la ligne de référence. Enfin, toujours dans le même but, on a proposé de prévoir également une phase d'équilibrage à l'entrée de l'amplificateur différentiel qui doit servir à effectuer cette comparaison de comportements de la ligne de bit et de la ligne de référence Cette phase d'équilibrage consiste généralement à mettre en court-circuit la ligne de bit et la ligne de référence (ou les entrées de l'amplificateur différentiel raccordé à ces lignes) De cette manière, l'amplificateur différentiel pourra basculer très rapidement vers un état ou un autre selon l'information lue, et ceci indépendamment de l'état o il a basculé lors de la lecture précédente En effet, si l'amplificateur restait initialement dans l'état o il a basculé lors de la lecture précédente, il mettrait plus longtemps pour lire un bit de même valeur qu'à la lecture précédente que pour lire un bit de valeur complémentaire, et ceci serait préjudiciable à la rapidité générale de fonctionnement de la mémoire. Pour toutes les raisons indiquées ci-dessus, les mémoires existant actuellement peuvent présenter une organisation avec N lignes de m mots de p bits, avec éventuellement un décodeur de ligne central plutôt qu'un décodeur latéral, et une méthode de lecture incluant éventuellement des phases de précharge et d'équilibrage. Un but de l'invention est d'améliorer encore les compromis qui président à la conception des mémoires, surtout des mémoires EEPROM à mots de plusieurs bits; outre les compromis de fiabilité et de vitesse mentionnés ci-dessus, il faut évidemment rajouter les contraintes classiques telles que par exemple la minimisation de la surface physique utilisée par la mémoire dans une puce de circuit intégré. Selon l'invention, on propose une mémoire organisée en mots de p bits (p> l), avec p lignes de bit pour relier les p cellules d'un mot à lire chacune à une première entrée d'un circuit de lecture ayant une deuxième entrée reliée à une ligne de référence, ce circuit de lecture comportant un amplificateur différentiel, la mémoire comportant par ailleurs un circuit d'équilibrage respectif pour chaque circuit de lecture, ce circuit d'équilibrage ayant pour fonction de tendre à annuler, pendant une phase d'équilibrage précédant une phase de lecture, la tension de sortie de l'amplificateur différentiel associé, cette mémoire étant caractérisée en ce que la ligne de référence est commune aux p circuits de lecture, et en ce que les circuits d'équilibrage comportent des moyens pour tendre à annuler la tension de sortie de l'amplificateur différentiel associé sans mise en court- circuit d'une ligne de bit et de la ligne de référence (c'est-à- dire sans qu'il passe du courant entre la ligne de bit et la ligne de référence au moment de l'équilibrage). Autrement dit: dans la technique antérieure les circuits d'équilibrage fonctionnaient principalement par mise en court-circuit de la ligne de bit et de la ligne de référence (ou, par extension, par mise en court-circuit des deux entrées de l'amplificateur différentiel qui sert à comparer le comportement de la ligne de bit et de la ligne de référence); ceci imposait en pratique qu'il y ait autant de lignes de référence que de bits dans le mot à lire, c'est-à- dire autant de lignes de référence que d'amplificateurs différentiels de lecture Ici, on propose de prévoir une seule ligne de référence, mais alors en utilisant un circuit d'équilibrage qui ne relie pas, et surtout qui ne met pas en court-circuit, une ligne de bit et la ligne de référence, pour ne pas aboutir à une situation de court-circuit général entre les lignes de bit; un tel court-circuit général empêcherait en effet un véritable équilibrage individualisé en fonction des caractéristiques de _chaque ligne de bit et chaque amplificateur différentiel. Un circuit d'équilibrage ayant cette particularité peut fonctionner de préférence en établissant une contre réaction entre la sortie de l'amplificateur différentiel et la ligne de bit associée à cet amplificateur, la contre réaction étant agencée de manière à modifier le potentiel de la ligne de bit dans un sens tendant à annuler la tension de sortie de l'amplificateur. Le circuit d'équilibrage comporte de préférence un amplificateur suiveur ayant une entrée reliée à la sortie de l'amplificateur différentiel et connecté pendant la phase d'équilibrage de telle manière qu'il injecte un courant de charge de la ligne de bit, ce courant étant dans un sens qui tend à annuler la tension de sortie de l'amplificateur. Dans une configuration particulière, un premier transistor de précharge est connecté à la ligne de bit, un deuxième transistor de précharge est connecté à la ligne de référence, et la sortie de l'amplificateur suiveur est connectée pendant la phase d'équilibrage au premier transistor de précharge Le premier transistor de précharge est connecté de l'autre côté à la première entrée de l'amplificateur différentiel; le deuxième transistor de précharge est connecté de l'autre côté à la deuxième entrée de l'amplificateur différentiel. Les transistors de précharge ont de préférence leur grille reliée à un potentiel de référence. De préférence encore, tout particulièrement dans le cas d'une mémoire EEPROM, la ligne de bit et la ligne de référence sont reliées à des moyens de comparaison de courant permettant de comparer, pendant la phase de lecture, le courant de décharge de la ligne de bit et le courant de décharge de la ligne de référence Ces moyens de comparaison peuvent comprendre un transistor de référence relié à la ligne de référence par l'intermédiaire du deuxième transistor de précharge, et un transistor de recopie du courant du transistor de référence, le transistor de recopie étant relié à la ligne de bit par l'intermédiaire du premier transistor de précharge. Enfin, un premier transistor intermédiaire, ayant sa grille reliée à un potentiel fixe, peut être prévu en série entre le transistor de recopie et le premier transistor de précharge De même, un deuxième transistor intermédiaire, ayant sa grille reliée au même potentiel fixe que le premier transistor intermédiaire, peut être prévu en série entre le transistor de référence et le deuxième transistor de précharge. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels: la figure 1 représente la configuration générale d'une mémoire selon l'invention; la figure 2 représente une réalisation d'un circuit de lecture de la mémoire; la figure 3 représente une variante de réalisation du circuit de lecture. Sur la figure 1 est représentée une mémoire MEM, organisée en N lignes de m mots de p bits Elle comporte donc: un réseau de N lignes de m p cellules de mémoire, avec N conducteurs de ligne associés chacun à une ligne de cellules pour sélectionner les cellules de cette ligne, et m p conducteurs de colonnes pour transmettre vers la sortie de la mémoire les informations mémorisées dans les cellules de la ligne sélectionnée, un décodeur de lignes DL pour sélectionner une ligne déterminée parmi n, un décodeur de colonnes DC pour commander un multiplexeur MUX et sélectionner par ce multiplexeur un groupe de p conducteurs de colonne parmi les m p conducteurs de colonne, p lignes de bit LB 1, LB 2, etc, connectées par le multiplexeur MUX au groupe de p colonnes sélectionné. p circuits de lecture CL 1, CL 2, etc, ayant chacun une première entrée reliée à une ligne de bit et une deuxième entrée reliée à une ligne de référence LR; chaque circuit de lecture permet de comparer le comportement de la ligne de bit au comportement de la ligne de référence et de fournir un signal de sortie représentant un bit d'information stockée au croisement de la ligne et la colonne sélectionnée; ce signal de sortie est appliqué par exemple à un plot de donnée respectif Pl, P 2, etc, de la puce de circuit intégré sur lequel la mémoire est réalisée. La ligne de référence LR est, selon l'invention, commune aux p circuits de lecture C'est de préférence un conducteur de colonne raccordé à une colonne supplémentaire CS de cellules de mémoire; cette colonne supplémentaire est disposée à côté des colonnes normales de la mémoire et peut être adressée par le même décodeur de ligne DL que les autres cellules Ceci permet de rendre la ligne de référence aussi semblable que possible à une ligne de bit de la mémoire Mais les cellules de la ligne de référence sont toutes dans un même état connu (par exemple ce sont toutes des cellules vierges, c'est-à-dire qui n'ont jamais été programmées). Les circuits autres que les circuits de lecture sont classiques et ne seront pas décrits Par ailleurs, on n'a pas représenté sur la figure 1, pour ne pas surcharger les explications, les circuits d'écriture, qui sont également classiques et ne sont pas l'objet de la présente invention Enfin, la figure 1 représente le cas d'une mémoire ayant un décodeur de ligne placé sur le côté du réseau de cellules, mais l'invention s'applique bien entendu également dans le cas des mémoires divisées en deux demi-plans avec le décodeur entre les deux. Un circuit de lecture C Lj associé à une ligne de bit déterminée L Bj est représenté à la figure 2 dans le cas d'une mémoire EEPROM; le circuit est identique pour toutes les lignes de bit mais la ligne de référence est la même pour les p circuits de lecture. Dans le cas d'une mémoire EEPROM, les cellules de mémoire peuvent avoir un état programme dans lequel elles peuvent laisser passer un courant électrique, un état effacé dans lequel elles s'opposent au passage du courant, et un état vierge dans lequel elles laissent passer un courant intermédiaire; pour lire l'information on cherche à détecter la présence d'un courant de charge ou de décharge de la ligne de bit reliée à une cellule à lire: un tel courant existe si la cellule est programmée, alors qu'il n'existe pas si la cellule est effacée. La lecture consiste à comparer le courant de la ligne de bit à celui qui circulerait dans une cellule vierge Le résultat de la comparaison indique si la cellule lue est effacée ou programmée Pour cela on utilise la ligne de référence connectée à une colonne de cellules vierges, et on compare directement le courant de la ligne de bit avec le courant de la ligne de référence Un amplificateur différentiel A Di permet de fournir le résultat de la comparaison. Le circuit de lecture fonctionne de préférence avec une phase de précharge de la ligne de bit et de la ligne de référence, avant une phase de lecture proprement dite La ligne de référence et la ligne de bit sont préchargées à un potentiel d'environ 1,9 volt (pour une tension d'alimentation Vcc d'environ 5 volts de la mémoire). Le circuit de lecture comporte à cet effet un premier transistor de précharge Tl qui a pour fonction de fournir un courant de précharge à la ligne de bit L Bj tout en limitant le potentiel de précharge de celle-ci à une valeur déterminée, de préférence aux alentours de 1,9 volt Un deuxième transistor de précharge T 2 permet de précharger de la même manière la ligne de référence LR. Les transistors Tl et T 2 sont de préférence à canal N et à faible tension de seuil ( 0,2 volt par exemple), leur source est reliée à la ligne à précharger Pour simplifier, les grilles des transistors sont représentées comme étant reliées à des sources de tension de polarisation Vl et V'l La valeur de la tension Vl définit la limite supérieure du potentiel de précharge des lignes L Bj et LR. Les drains des transistors de précharge Tl et T 2 sont alimentés par les deux branches d'un miroir de courant de rapport de recopie k égal à 1 La première branche du miroir comprend un transistor de recopie T 3; la deuxième branche comprend un transistor de référence T 4 Le transistor de recopie tend à recopier le courant qui circule dans le transistor de référence. Le transistor de recopie T 3 est un transistor à canal P ayant sa source reliée à la borne de tension il d'alimentation haute ( borne A à Vcc) du circuit; celle-ci est en général à + 5 volts environ au dessus d'une borne d'alimentation basse Le drain du transistor de recopie est relié au drain du premier transistor de précharge Tl. Le transistor de référence T 4 est de la même façon un transistor à canal P, de géométrie identique à T 3, dont la source est reliée à la borne A et dont le drain est relié au drain du deuxième transistor de précharge T 2. Les grilles des transistors T 3 et T 4 sont réunies et la grille du transistor de référence est reliée à son drain (montage en diode) On a donc un schéma classique de recopie de courant. L'amplificateur différentiel A Dj a ses entrées reliées aux drains des transistors T 3 et T 4 et mesure donc l'écart entre les potentiels sur ces deux drains. Cet écart est nul si les courants dans T 3 et T 4 sont égaux Il diffère de zéro si le rapport des courants diffère de 1 La sortie de l'amplificateur A Dj fournit un signal qui indique si le rapport des courants est supérieur ou inférieur à 1, et qui indique par conséquent si la ligne de bit L Bj est reliée à une cellule CM programmée ou effacée. Avant d'effectuer une phase de lecture, on effectue d'abord une phase d'équilibrage de la ligne de bit et de la ligne de référence Cette phase d'équilibrage permet de ramener l'écart de tension différentielle à l'entrée de l'amplificateur A Dj a une valeur aussi proche que possible de zéro quel que soit l'état logique lu dans une cellule de mémoire à la phase de lecture précédente. Dans la technique antérieure, cette phase d'équilibrage consistait à court-circuiter, par un transistor rendu conducteur pendant la phase d'équilibrage, les deux entrées de l'amplificateur différentiel, ce qui revient à relier ou pratiquement à court-circuiter la ligne de bit et la ligne de référence Cette solution était compatible avec une architecture de mémoire à mots de 1 bit seulement, ou avec des architectures de mémoires à mots de plusieurs bits mais ayant alors autant de lignes de référence que de lignes de bit. Selon l'invention, on utilise un circuit d'équilibrage qui ne relie pas la ligne de bit et la ligne de référence par des éléments conducteurs, ce qui permet d'avoir une ligne de référence unique pour l'ensemble des circuits de lecture. Le circuit d'équilibrage C Lj associé à la ligne de bit L Bj comporte essentiellement un amplificateur suiveur A Sj, dont l'entrée est reliée à la sortie S de l'amplificateur différentiel A Dj, et dont la sortie est reliée au drain de l'un des transistors de précharge, de préférence le transistor Tl qui est relié à la ligne de bit correspondant à la cellule à lire. Cet amplificateur suiveur A Sj n'est activé que pendant une phase d'équilibrage EQ précédant la phase de lecture LCT Pendant les autres phases, c'est-à-dire plus spécialement pendant la phase de lecture, sa sortie se comporte comme une haute impédance, de manière à ne pas prélever ou injecter de courant dans la première branche du miroir de courant Une commande d'activation de l'amplificateur suiveur reçoit un signal d'horloge définissant la phase d'équilibrage EQ. Cet amplificateur suiveur constitue l'élément principal d'une boucle de contre réaction qui modifie la précharge de la ligne de bit pour augmenter ou diminuer le potentiel d'une entrée de l'amplificateur différentiel A Dj, dans un sens tendant à annuler la tension de sortie de l'amplificateur différentiel. On peut considérer que l'activation de l'amplificateur suiveur A Sj agit comme une précharge complémentaire, de sorte qu'il n'est même pas forcément nécessaire de prévoir deux phases distinctes (précharge et équilibrage) avant la phase de lecture; une phase d'équilibrage unique peut être prévue puisqu'elle agit de la même manière qu'une phase de précharge tout en assurant la fonction d'équilibrage. C'est pourquoi on a représenté les grilles de commande de TI et T 2 commandées par un simple potentiel de polarisation fixe Vl, V'l, et non pas par un circuit activé pendant une phase de précharge. Les transistors Tl et T 2 agissent, comme à la figure 1, comme limiteurs de tension pour limiter la tension de précharge de la ligne de bit et de la ligne de référence aux alentours de 1,9 volt. Le circuit fonctionne de la manière suivante pendant la phase de précharge la ligne de bit et la ligne de référence sont portées à un potentiel d'environ 1 volt La valeur de la tension Vl appliquée pendant la précharge permet de contrôler cette valeur de potentiel. Puis, pendant la phase d'équilibrage, l'amplificateur suiveur A Sj est activé et modifie la charge de la ligne de bit en fonction de l'état de la sortie de l'amplificateur différentiel La modification de charge de la ligne de bit tend à ramener à zéro la sortie de l'amplificateur A Dj On obtient ainsi un équilibrage de l'amplificateur différentiel juste avant la phase de lecture La sortie de l'amplificateur fournit alors pratiquement une tension nulle quel que soit l'état logique pris par cette sortie à la lecture précédente. Pendant la phase de lecture l'amplificateur suiveur est désactivé (sortie en haute impédance) L'application d'une tension de lecture sur la ligne de mot a deux effets possibles: si la cellule lue est programmée, elle tend à décharger la ligne de bit avec un courant Ip Mais le miroir de courant impose un courant Ir (avec Ir inférieur à Ip) dans la ligne de bit, puisque simultanément un courant Ir circule dans la ligne de référence connectée à une cellule vierge Le drain du transistor Tl tend à tomber à un potentiel nul alors que le drain du transistor T 2 reste à environ une tension de seuil au dessous de la tension d'alimentation Vcc. L'amplificateur différentiel A Dj bascule dans un premier état. si la cellule lue est effacée, elle ne laisse pas passer de courant de décharge de la ligne de bit, alors que le transistor de recopie T 3 tend à imposer un courant de décharge Ir; Le transistor T 3 se sature et tend à monter le potentiel du drain de Tl à Vcc L'amplificateur différentiel AD bascule dans l'autre sens. Un amplificateur tampon, B Fj, activé pendant la phase de lecture LCT, transmet à un plot Pj l'état de la sortie de l'amplificateur différentiel A Dj. Dans une réalisation améliorée, visible à la figure 3, on a intercalé un transistor supplémentaire T 6 entre le drain du transistor de précharge Tl et le drain du transistor de recopie T 3; et de même un transistor T 7 entre le drain du transistor de précharge T 2 et le drain du transistor de référence T 4 Les entrées de l'amplificateur différentiel A Dj sont connectées aux drains des transistors T 3 et T 4 du miroir de courant, comme à la figure 2. Ces transistors T 6 et T 7 sont montés en cascade, c'est-à-dire qu'ils ont leur grille à un potentiel constant qui les rend conducteurs De préférence ce sont des transistors à canal N et à très faible tension de seuil ( 0,2 volt), dont la grille est reliée au potentiel Vl pour Tl et au potentiel V'1 pour T 2 La sortie de l'amplificateur suiveur A Sj est reliée au point de jonction du transistor de précharge Tl et du transistor supplémentaire T 6. L'avantage de ces transistors est qu'ils introduisent une grande impédance résistive en dynamique entre la ligne de bit et les entrées de l'amplificateur différentiel Cette impédance établit un découplage entre le drain du transistor Tl (présentant une forte capacité parasite à cause de la présence de l'amplificateur suiveur) et l'entrée de l'amplificateur différentiel (présentant une faible capacité parasite). Il en résulte que le déséquilibre de tensions qui apparaît sur la ligne de bit lors de la phase de lecture se retransmet fortement amplifié aux bornes de l'amplificateur différentiel La lecture est donc accélérée. REVENDICATIONS 1 Mémoire en circuit intégré, organisée en mots de p bits (p>l), avec p lignes de bit pour relier les p cellules d'un mot à lire chacune à une première entrée d'un circuit de lecture (C Lj) ayant une deuxième entrée reliée à une ligne de référence (LR), ce circuit de lecture comportant un amplificateur différentiel (A Dj), la mémoire comportant par ailleurs un circuit d'équilibrage respectif pour chaque circuit de lecture, ayant pour fonction de tendre à annuler, pendant une phase d'équilibrage précédant une phase de lecture, la tension de sortie de l'amplificateur différentiel associé, cette mémoire étant caractérisée en ce que la ligne de référence (LR) est commune aux p circuits de lecture, et en ce que les circuits d'équilibrage comportent des moyens pour tendre à annuler la tension de sortie de l'amplificateur différentiel associé sans relier par des éléments conducteurs de courant la ligne de bit et la ligne de référence. 2 Mémoire selon la revendication 1, caractérisée en ce que le circuit d'équilibrage comporte une contre réaction entre la sortie de l'amplificateur différentiel (A Dj) et et la ligne de bit (L Bj) associée à cet amplificateur, la contre réaction étant agencée de manière à modifier le potentiel de la ligne de bit dans un sens tendant à annuler la tension de sortie de l'amplificateur. 3 Mémoire selon la revendication 2, caractérisée en ce que le circuit d'équilibrage comporte un amplificateur suiveur (A Sj) ayant une entrée reliée à la sortie de l'amplificateur différentiel et connecté pendant la phase d'équilibrage de telle manière qu'il injecte un courant de charge de la ligne de bit dans un sens tendant à annuler la tension de sortie de l'amplificateur. 4 Mémoire selon la revendication 3, caractérisée en ce que le circuit de lecture comporte un premier transistor de précharge (Tl) connecté à la ligne de bit (L Bj), un deuxième transistor de précharge (T 2) connecté à la ligne de référence (LR), la sortie de l'amplificateur suiveur étant connectée pendant la phase d'équilibrage au premier transistor de précharge. Mémoire selon la revendication 4, caractérisée en ce que les transistors de précharge ont leur grille reliée à un potentiel de référence (Vl) pendant la phase de précharge. 6 Mémoire selon l'une des revendications 4 et 5, caractérisée en ce que la ligne de bit et la ligne de référence sont reliées à des moyens de comparaison de courant (T 3, T 4) permettant de comparer, pendant la phase de lecture, le courant de décharge de la ligne de bit et le courant de décharge de la ligne de référence. 7 Mémoire selon la revendication 6, caractérisée en ce que les moyens de comparaison comprennent un transistor de référence (T 4) relié à la ligne de référence par l'intermédiaire du deuxième transistor de précharge (T 2), et un transistor (T 3) de recopie du courant du transistor de référence, le transistor de recopie étant relié à la ligne de -bit par l'intermédiaire du premier transistor de précharge (Tl). 8 Mémoire selon la revendication 7, caractérisée en ce que le premier transistor de précharge est connecté de l'autre côté à la première entrée de l'amplificateur différentiel et le deuxième transistor de précharge est connecté de l'autre côté à la deuxième entrée de l'amplificateur différentiel. 9 Mémoire selon la revendication 7, caractérisé en ce qu'un premier transistor intermédiaire (T 6) ayant sa grille reliée à un potentiel fixe est relié en série entre le transistor de recopie et le premier transistor de précharge. Mémoire selon la revendication 9, caractérisée en ce que le premier transistor intermédiaire (T 6) est à canal N et a sa grille reliée à la grille du premier transistor de précharge (Tl). 11 Mémoire selon l'une des revendications 9 et , caractérisée en ce qu'un deuxième transistor intermédiaire (T 7) ayant sa grille reliée à la grille du deuxième transistor de précharge (T 2) est relié en série entre le transistor de référence et le deuxième transistor de précharge.