Brevet FR2701166A1 — publié le 19940805

La présente invention concerne des transistors à effet de champ (appelé ci-après FET) et, plus particulièrement, des transistors à effet de champ semi- conducteurs composés à hautes performances qui suppriment le délai dans le temps de montée d'impulsion du courant de drain à la tension de l'impulsion de grille L'invention concerne également des procédés pour fabriquer des transistors à effet de champ. La figure 9 est une vue en coupe, qui illustre un FET planar conventionnel Sur la figure, le numéro de référence 1 désigne un substrat en Ga As semi-isolant avec une orientation de surface ( 100) Une électrode de grille 3 comprenant du W Si est disposée sur une partie du substrat en Ga As 1 Une région active de Ga As 2, du type n, est disposée à l'intérieur du substrat en Ga As 1 et se trouve à la surface o l'électrode de grille 3 est située Des régions en Ga As du type N d'une concentration en impuretés relativement faible, portant la référence 4, sont prévues aux côtés opposés de la zone active 2 Des régions 5, 5 ' formant source et drain, en Ga As, du type N et à une concentration d'impuretés relativement élevée sont disposées aux côtés opposés des régions 4 à concentration d'impuretés relativement faible Les électrodes de source et de drain 6 et 7 comprennent du Au Ge/Ni/Au qui sont disposées sur les régions de source et de drain 5 et 5 ' respectivement Une couche de passivation comprenant du Si ON, Si O, Si N ou analogue est disposée sur la surface entière de la structure. Les figures 20 (a)-20 (e) illustrent un procédé pour produire des FET planar selon la figure 19. Initialement, la zone active 2 en Ga As du type N est formée dans le substrat I en Ga As semi-isolant par implantation d'ions (figure 20 (a)) Ensuite, du W Si est déposé sur le substrat par pulvérisation cathodique et une masse de photorésiste est formée là-dessus En utilisant un motif de photorésiste comme masque, la couche de W Si est attaquée chimiquement par attaque par ions réactifs, ce qui assure la formation de l'électrode de grille de W Si 3 (figure 20 (b)). Lorsqu'on utilise la grille de W Si 3 comme masque, des ions de Si sont implantés à des énergies de 50 Ke V et à des dosages de 2 E 12 cm 72, en formant des régions de Ga As du type N 4 ayant une relativement faible concentration d'ions (figure 20 (c)). Ensuite, une couche de Si O est déposée sur la surface entière de la plaquette La couche de Si O est attaquée anisotropiquement par attaque par ions réactifs, en utilisant un mélange de gaz de CHF 3/02 pour former des parois latérales 9 aux côtés opposés de la grille 3 de W Si. Lorsqu'on utilise la grille de W Si 3 avec les parois latérales 9 comme masque, des ions de Si sont implantés à une énergie de 60 Ke V et à un dosage de 3 EI 3 cm-2 Puis, on enlève les parois latérales 9 en utilisant du BHF (acide fluorhydrique tamponné) et en recuisant à 800 'C pendant 30 minutes, en formant la source d'une concentration relativement élevée en ions et les régions de drain 5 et 5 ' Quand les parois latérales isolantes 9 restent sur le substrat de Ga As pendant la procédure de recuisson, les parois latérales 9 agissent d'une façon défavorable sur le substrat de Ga As et produisent des zones exemptes d'atomes de Ga et As dans le substrat et une couche de courant de fuite à l'interface entre les parois latérales et le substrat, ce qui affecte négativement les caractéristiques du FET Donc, les parois latérales 9 doivent être enlevées avant la procédure de recuisson. Après, les électrodes de source et de drain 6 et 7, qui comprennent du Au Ge/Ni L Au sont fo nées na dén&s cnnventinnclet nar des techn oues d'arrachement (figure 20 (e)) Enfin, une couche isolante telle qu'en Si N, Si ON ou Si O, est déposée sur la plaquette pour former la couche de passivation 21, ce qui complète la structure selon la figure 19. La figure 21 est une vue en coupe qui illustre un FET conventionnel d'une structure à grille en retrait Sur la figure, le numéro de référence 1 désigne un substrat de Ga As semi-isolant, qui a une orientation de surface ( 100) Une couche active de Ga As 14 du type N ayant un creux est disposée sur le substrat de Ga As Une électrode de grille 16 comprenant du Ti/Pt/Au est déposée sur le creux ou la partie en retrait Les électrodes de source et de drain 6 et 7 sont déposées sur la couche active 17 à une distance l'une de l'autre Une couche isolante 24 est disposée sur la surface entière de la structure. Un procédé pour fabriquer le FET sur la figure 21 est montré aux figures 22 (a)-22 (d). Initialement, comme cela est illustré à la figure 22 (a), la couche active de Ga As du type N est formée dans le substrat de Ga As semi- isolante 1 par implantation d'ions Alternativement, la couche active peut être formée par croissance épitaxiale sur la surface du substrat par un processus du type MBE (épitaxy de faisceaux moléculaires) ou de MOCVD (Déposition par vapeurs chimiques métallorganiques) Puis, les électrodes de source et de drain 6 et 7, qui comprennent du Au Ge/Ni/Au sont formées sur la couche active 15 par des techniques par dépôt conventionnel et d'arrachement (figure 22 (b)). En utilisant un masque de photorésiste 23 avec une ouverture opposée à une région o une électrode de grille doit être formée, on le forme d'une couche active 15 et attaquée par un mélange d'un acide tartrique et de l'eau de peroxyde d'hydrogène pour former un creux i 5 a (figure 22 (c)). Puis, du Ti/Pt/Au est déposé par pulvérisation cathodique sur le masque de photorésiste 23, et le masque de photorésiste 23 et les portions superposées du métal sont enlevés par arrachement, en formant ainsi l'électrode de grille 16 dans le creux 15 a Enfin, une couche isolante, telle que du Si N, Si ON, ou du Si O, est déposée sur la surface entière de la plaquette pour former la couche de passivation 23, ce qui complète la structure de la figure 21. On donne une description des caractéristiques de réponse transitoire d'un courant de drain lorsqu'une tension d'impulsion est appliquée à l'électrode de grille du FET de Ga As du type à grille en retrait, qui est décrit plus haut La figure 23 montre schématiquement le retard de la réponse transitoire du courant de drain à la tension de grille d'impulsion et la figure 24 illustre schématiquement le mécanisme du délai de réponse transitoire. Comme le montre la figure 23, lorsqu'une tension d'impulsion ayant une largeur d'impulsion dans la gamme de plusieurs microsecondes à plusieurs millisecondes et une amplitude pour mettre en ou hors service le canal, est appliquée à l'électrode de grille d'un FET conventionnel, bien qu'il n'y ait pas de retard du courant de drain à la tension de grille au temps de décroissance d'impulsion (temps de canal hors service), il y a un retard du courant de drain par rapport à la tension de grille au temps de montée d'impulsion (temps de canal en service) Il y a de différents arguments concernant ce mécanisme de retard, mais aucune explication définitive n'a été donnée jusqu'à présent Dans "Modeling the Effects of Surface States on DLTS Spectra of Ga As MESFET's" (IEEE Transactions on Electron Devices, Vol 37, No 5, p 1235, 1990) et dans Numérical Simulation of Ga As MESFET Gate-Lag with a Surface State Model" (Transactions of Electronic Information Communication Society, ED- 91-142, p 25, 1992), la variation de l'épaisseur de la couche d'appauvrissement en surface, due à la captation et à l'émission d'électrons par les états de surface sur une zone de la surface de Ga As entre l'électrode ohmique et l'électrode de grille, est considérée comme étant un facteur important du mécanisme de retard. Ce mécanisme de retard sera décrit plus en détail en se référant à la figure 24. Sur la figure 24, la tension de drain (Vds) est de 5 V, la tension de grille bloquée est de -5 V, et la tension de grille excitée est de OV. Lorsque la grille est à son état excité, avec la tension source-grille de O V et la tension grille-drain de -5 V, les états de surface existants entre la bande de valence et le niveau de Fermi ou le niveau quasi-Fermi à la surface de Ga As déterminée par cet état de potentiel capte les électrons Lorsque d'une tension de 5 V est appliquée à la grille pour bloquer cette grille, le niveau de quasi-Fermi à la surface s'approche de la bande de conduction et les états de surface entre la bande de la valence et le niveau de quasi-Fermi augmentent, ce qui a pour conséquence que la quantité d'électrons captés par les états de surface augmentent en comparaison avec celle de l'état excité L'augmentation des électrons captés par les états de surface augmente les charges électriques positives, c'est-à-dire les donneurs, dans le substrat pour maintenir la neutralité électrique, d'o résulte une couche d'appauvrissement en surface élargie. Lorsque du O V est appliqué à la grille pour exciter la grille, le niveau de quasi-Fermi à la surface s'approche de la bande de valence et les états de surface entre la bande de conduction et le niveau de quasi-Fermi émettent des électrons, par quoi la quantité des électrons captés par les états de surface décrits diminue en comparaison avec celle de l'état bloqué ou non conducteur La diminution des électrons captés par les états de surface diminue les charges électriques positives, c'est-à-dire les donneurs à l'intérieur du substrat pour maintenir la neutralité électrique, ce qui a pour effet une mince couche d'appauvrissement en surface. Comme il a été décrit plus haut, l'épaisseur de la couche d'appauvrissement de surface varie selon la captation des électrons et de l'émission des états de surface Dans le cas d'un substrat de Ga As du type n, la constante de temps de l'émission d'électrons est beaucoup plus longue que celle de la captation d'électrons et, de ce fait, la réduction de la couche d'appauvrissement en surface au temps de grille passante ne concorde pas avec la réduction de la couche d'appauvrissement en-dessous de l'électrode de grille, ce qui a pour conséquence une couche d'appauvrissement entre l'électrode ohmique et l'électrode de grille plus large que la couche d'appauvrissement en- dessous de l'électrode de grille. Le courant de drain Id est qualitativement représenté par l'équation suivante: Id a (Rch + R 1 (t) + R 2 (,))-1 o Rch est la résistance intrinsèque de canal, et R 1 (-) et R 2 (-) sont des résistances dans des régions rapprochées par les couches d'appauvrisionnement en surface On comprend de cette formule que le rétrécissement de canal en 2701166 raison de la couche d'appauvrisionnement en surface réduit le courant de drain et, particulièrement lorsque les résistances Rl(T) et R 2 (T) ont des constantes de temps qui sont plus grandes que la constante de temps de la résistance de canal intrinsèque Rch au temps de grille passante, le temps de montée d'impulsion du courant de drain est retardé. Ce phénomène est visible dans le FET planar conventionnel tel que montré à la figure 25. Etant donné que le délai du temps de montée d'impulsion du courant de drain est produit par le rétrécissement de canal en raison de la zone d'appauvrissement en surface, pour réduire le retard, il est nécessaire de faire décroître la couche d'appauvrissement en surface ou de réaliser une structure dans lequel le rétrécissement de canal en raison de la couche d'appauvrissement en surface ne se produit que difficilement. Comme structure pour éviter le rétrécissement de canal, une structure à grille en retrait à deux étages est décrit dans "Gate Slow Transients in Ga As MESFE Ts Causes, Cures, AND Impact on Circuits", IEEE IEDM, p 842, 1988, et une structure avec une couche de Ga As du type intrinsèque sur la couche de canal est décrit dans "Step-Recessed Gate Structure with an Undoped Surface Layer for Microwave and Millimeter- wave High Power, High Efficiency Ga As MESFE Ts" IEICE Transactions, Vol E 74, No 12, 4141, 1991 Cependant, ces FE Ts à grille en retrait sont compliqués en ce qui concerne leur structure et leur procédé de fabrication Supplémentairement, aucune contre-mesure efficace au retard du courant de drain est rapportée par rapport au FET planar. Etant donné que l'épaisseur de la couche d'appauvrissement en surface est déterminée par la densité des états de surface du Ga As et le potentiel en surface est fixé par les états de surface, on considère que l'épaisseur de la couche d'appauvrissement en surface est réduite par réduction de la densité des états de surface et par augmentation de la concentration de donneurs du substrat. Bien qu'un traitement de surface utilisant de sulfure d'ammonium ou analogue est proposé comme moyen pour réduire la densité des états de surface, un tel traitement affecte négativement la stabilité thermique dans le procédé subséquent, et n'a aucun effet définitif sur le retard du courant de drain. D'autre part, l'augmentation de la concentration des donneurs du substrat, pour réduire la couche d'appauvrissement en surface, présente les inconvénients suivants Dans le FET à grille en retrait conventionnel, après la formation de la couche de Ga As du type n, par implantation d'ions ou par croissance épitaxiale, l'attaque chimique de la zone en retrait est effectuée de façon à obtenir une épaisseur souhaitée sur la couche active et ensuite l'électrode de grille est formée dans le retrait Ainsi la concentration des donneurs dans une région en-dessous de l'électrode de grille est équivalente à la concentration des donneurs dans une région entre l'électrode de grille et les électrodes de source et de drain, comme cela est montré sur les figures 21 Etant donné que la concentration des donneurs du canal est déterminée par l'utilisation souhaitée du transistor, une concentration de donneurs plus faible occasionne un retard plus important du temps de montée d'impulsion du courant de drain. Dans le FET planar conventionnel, pour supprimer le court effet de canal, la région de Ga As du type N 4 ayant une concentration plus importante de donneurs que la région active 2 est disposée entre la région active et la région de concentration de donneurs relativement élevée 5, comme le montre la figure 19. Etant donné que la concentration de donneurs de la région 4 est optimalisée par le court effet de canal, par la tension de claquage de grille et la résistance de source, il est impossible d'augmenter la concentration de donneurs de la région 4 pour la suppression du retard du temps de montée d'impulsion du courant de drain. Dans les FET conventionnels décrit ci-dessus, la variation de l'épaisseur de la couche d'appauvrissement réalisée entre l'électrode de grille et les électrodes ohmiques ne coïncident pas avec la variation de l'épaisseur de la couche d'appauvrissement réalisée sous l'électrode de grille, ce qui a pour effet le retard du temps de montée d'impulsion du courant de drain. Un objectif de la présente invention est de proposer un transistor à effet de champs qui réduit effectivement le retard du temps de montée d'impulsion du courant de drain par rapport au temps de montée d'impulsion de la tension de grille. Un autre objectif de la présente invention est de proposer un procédé de fabrication du transistor à effet de champs. Pour atteindre ce but, dans un FET planar, une contrainte est concentrée sur chacune des extrémités opposées de l'électrode de grille pour produire des charges piézo-électriques positives dans le substrat dans le voisinage de l'extrémité de l'électrode de grille Les charges piézo- électriques positives augmentent la concentration de donneurs effective, en réduisant ainsi l'épaisseur de la couche d'appauvrissement en surface. Selon une autre caractéristique de l'invention, un FET à grille en retrait comprend des parois latérales isolantes disposées sur des surfaces latérales opposées de la zone en retrait, lesquelles ont des contraintes qui produisent des charges piézo-électriques positives dans le substrat au voisinage de l'électrode de grille Les charges piézo- électriques positives augmentent la concentration de donneurs effective en réduisant ainsi l'épaisseur de la couche d'appauvrissement en surface. Selon une autre caractéristique de la présente invention, un FET planar comprend des zones de concentration d'impuretés relativement élevée disposées aux deux côtés de la zone active, o les portions d'extrémité des zones de concentration d'impuretés relativement élevée sont plus proches de l'électrode de grille, avec la profondeur allant dans la direction de l'épaisseur du substrat. De ce fait, une couche d'appauvrissement est réalisée dans une zone entre le point de pincement à l'état de transistor bloqué et la zone de concentration d'impuretés relativement élevée est contrôlée par le barrage de Schottky en- dessous de l'électrode de grille, ce qui supprime le rétrécissement de canal en raison de la couche d'appauvrissement en surface Les régions de concentration d'impuretés relativement élevée sont formées par implantation oblique d'ions utilisant l'électrode de grille avec des parois latérales comme masque. Selon encore un autre aspect de la présente invention, le FET comprend en outre des régions de concentration d'impuretés relativement faible, qui sont disposées entre la zone active et les régions de concentration d'impuretés relativement élevée, o les portions d'extrémité des zones de concentration d'impuretés relativement faible sont situées en-dessous de l'électrode de grille et augmentent avec la profondeur dans la direction de l'épaisseur du substrat De ce fait, le rétrécissement de canal en raison de la couche d'appauvrissement en surface est supprimé encore plus Les zones de concentration d'impuretés relativement faible sont formées par implantation oblique d'ions en utilisant comme masque l'électrode de grille. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: la figure 1 est une vue en coupe illustrant un FET planar selon un premier mode de réalisation de la présente invention; la figure 2 est une vue en coupe montrant un FET planar selon un second mode de réalisation de la présente invention; les figures 3 (a) et 3 (b) sont des vues en coupe, qui illustrent un procédé de fabrication du FET planar de la figure 2; la figure 4 est une vue en coupe illustrant un FET planar selon un troisième mode de réalisation de l'invention; les figures 5 (a) et 5 (b) sont des vues en coupe qui illustrent un procédé pour fabriquer le FET planar de la figure 4; la figure 6 est une vue en coupe, qui montre un FET planar selon un quatrième mode de réalisation de la présente invention; les figures 7 (a) et 7 (b) sont des vues en coupe, qui illustrent un procédé pour fabriquer le FET planar de la figure 6; la figure 8 est une vue en coupe, montrant un FET planar selon un cinquième mode de réalisation de la présente invention; la figure 9 est une vue en coupe, illustrant un procédé pour fabriquer le FET planar de la figure 8; la figure 10 est une vue en coupe, illustrant un FET planar selon un sixième mode de réalisation de la présente invention; la figure 11 est une vue en coupe, illustrant un procédé pour fabriquer le FET planar de la figure 10; la figure 12 est une vue en coupe illustrant un FET à grille en retrait selon un septième mode de réalisation de la présente invention; les figures 13 (a) et 13 (b) sont des vues en coupe, montrant un procédé pour fabriquer le FET à grille en retrait selon la figure 12; la figure 14 est une vue en coupe, montrant un FET planar selon un huitième mode de réalisation de la présente invention; les figures 15 (a) à 15 (g) sont des vues en coupe, illustrant un procédé pour fabriquer le FET planar de la figure 14; la figure 16 est une vue en coupe, montrant un FET planar selon un neuvième mode de réalisation de la présente invention; les figures 17 (a) à 17 (g) sont des vues en coupe, illustrant un procédé de fabrication du FET planar selon la figure 16; la figure 18 est une vue en coupe, montrant un FET planar selon un dixième mode de la présente invention; la figure 19 est une vue en coupe, montrant un FET planar selon l'état de la technique; les figures 20 (a) à 20 (e) sont des vues en coupe, montrant un procédé de fabrication du FET planar selon la figure 19; la figure 21 est une vue en coupe montrant un FET à grille en retrait selon l'état de la technique; les figures 22 (a) à 22 (d) sont des vues en coupe montrant un procédé de fabrication du FET selon la figure 21; la figure 23 est une représentation schématique qui illustre des formes d'ondes de la tension de grille d'impulsion et du courant de drain; la figure 24 est une représentation schématique pour expliquer le retard de réponse transitoire du courant de drain par rapport à la tension de grille d'impulsion dans le FET à grille à retrait selon l'état de la technique; et la figure 25 est une représentation schématique pour expliquer le retard de réponse transitoire du courant de drain par rapport à la tension de grille d'impulsion dans le FET planar de l'état de la technique. La figure 1 est une vue en coupe illustrant un FET planar selon un premier mode de réalisation de la présente invention A la figure 1, les mêmes numéros de référence qu'à la figure 19 sont utilisés pour désigner les mêmes parties ou les parties correspondantes Le numéro de référence 30 désigne une électrode de grille de W Si ayant une contrainte de compression F 3 au substrat de Ga As ( 100) 1 Le numéro de référence 8 désigne une couche de Si ON sujette à une tension de traction F 8 exercée sur le substrat 1 de Ga As ( 100). Les opérations de procédé pour fabriquer le FET selon la figure 1 sont fondamentalement identiques aux opérations de procédé conventionnelles, représentées aux figures 20 (a) à 20 (e) à l'exception du fait que les conditions de la pulvérisation cathodique telle que la pression de gaz et la puissance d'application de gaz, pour former l'électrode de grille de W Si 30, et les conditions de croissance sur la couche de Si ON 8 par du CVD de plasma sont optimalisées pour produire les contraintes ou tensions de compression F 3 et les contraintes de traction F 8 Plus spécifiquement, l'électrode de grille 30 avec la tension de compression F 3 au substrat 1 est achevée par réduction de la pression de gaz pendant la pulvérisation cathodique Dans les modes de réalisation de la présente invention, qui seront décrits ci-après, la direction de grille, perpendiculaire à ce papier est l 0/1/1 l, et la surface ( 011) est exposée à la section transversale. Quand la contrainte ou tension de compression F 3 de l'électrode de grille de W Si 30 et la tension de traction F 8 de la couche de Si ON 8 sont établies comme illustrées à la figure 1, une tension importante comprenant les tensions de compression F 3 et la tension de traction F 8 sont appliquées à chacune des extrémités inférieures opposées de l'électrode de grille 30 dans la direction de l'électrode ohmique 6 ou 7 Dans ce cas, les charges piézo- électriques avec une distribution à haute densité sont produites au voisinage de l'extrémité de l'électrode de grille o la tension est appliquée, et des charges piézo-électriques positives sont produites dans la région du côté de l'électrode de grille 30 Plus spécifiquement, lorsque la tension composite, à savoir F 3 + F 8, est de 3 E 5 dyne/cm, les charges piézo-électriques positives sur 5 E 17 cm-3 sont engendrées dans la région 4 de Ga As du type N d'une concentration relativement faible Cette densité des charges piézo-électriques positives est approximativement égale à la densité de donneurs maximal obtenue par l'implantation d'ions pour la formation des régions 4 de concentration relativement faible sous la condition que des ions de Si soient implantés à une énergie de 50 Ke V et à un dosage de 2 E 12 cm-2 Dans ce cas, l'épaisseur de la couche d'appauvrissement en surface dans la région 4 est d'environ 70 % de celle du cas o les charges piézo- électriques sont absentes La réduction de l'épaisseur de la couche d'appauvrissement réduit le rétrécissement de canal et supprime le temps de montée d'impulsion du courant de drain Les valeurs numériques de la figure 1 indique des quantités normalisées des charges électriques engendrées au voisinage de l'électrode des grille 30, et les valeurs négatives indiquent les quantités des charges piézo-électriques négatives Supplémentairement, la longueur de grille est de 1 0,um, l'épaisseur de grille est de 3000 A, et la tension est de 6 E 9 dyne/cm 2. La figure 2 est une vue en coupe illustrant un FET planar selon un deuxième mode de réalisation de la présente invention Sur la figure 2, les mêmes numéros de références et caractères que sur la figure 1 désignent les mêmes éléments ou des éléments correspondants Le numéro de référence 9 a désigne des parois latérales de Si O ayant chacun une tension de traction F 9 exercée sur le substrat 1 Le numéro de référence 10 désigne une couche de Si ON servant de couche de passivation et ayant une contrainte ou tension de compression F 10 appliquée au substrat 1. On donnera une description du procédé de fabrication. Des opérations de procédé jusqu'à la formation du transistor sont fondamentalement identiques aux opérations de procédé conventionnelles, illustrées aux figures 20 (a) à 20 (e), à l'exception du fait que l'électrode de grille est formée par pulvérisation cathodique dans les conditions décrites plus haut, pour engendrer la tension de compression F 3. Après avoir terminé la structure de la figure 20 (e), la couche de Si O 19 ayant une tension de traction s'exerçant sur le substrat 1 est formée sur la surface entière de la plaquette par du CVD de plasma (figure 3 (a)) Puis la couche de Si O 19 est anisotropicalement attaquée par attaque par ions réactifs utilisant un mélange de gaz de CHF 3 + 02, en formant les parois latérales de Si O 9 a ayant des tensions de traction F 9 aux côtés opposés de l'électrode de grille W Si 30 (figure 3 (b)) Finalement, la couche de Si ON ayant une tension de compression est déposée sur la structure pour compléter le FET selon la figure 2. Au cours de l'opération de procédé selon la figure 20 (d), les parois latérales de Si O 9 utilisées comme masque pour la formation des régions 4 de Ga As du type N de faible concentration d'ions sont une fois enlevées parce que le processus de recuisson subséquent à 800 'C réduit la tension des parois latérales et provoque une réaction défavorable entre les parois latérales et le substrat de Ga As Dans ce second mode de réalisation, après avoir terminé la structure du transistor, comme cela est montré à la figure 20 (e), les parois latérales Si O 9 a sont à nouveau formées comme cela est montré sur les figures 3 (a)-3 (b). Dans ce second mode de réalisation de la présente invention, la concentration des charges piézo-électriques produites dans le substrat de Ga As sur chaque côté de l'électrode de grille W Si 30 est égale à la somme de la concentration des charges piézo-électriques engendrée par unetension de synthèse comprenant les tensions de compression F 3 de l'électrode de grille de W Si 30 et les tensions de traction F 9 des parois latérales 9 a, lesquelles tensions F 3 et F 9 se concentrent à l'extrémité inférieure de l'électrode de grille et la concentration des charges piézo-électriques produites par la tension composite ou de synthèse comprenant les tensions de traction F 9 de la paroi latérale 9 a et la tension de compression Si ON 10, lesquelles contraintes F 9 et F 10 sont concentrées à l'interface entre la parois latérale 9 a et la couche ou film de Si ON Cette concentration de charges piézo- électriques augmente avec la diminution dans l'espace entre les deux points de concentration de tension, ie, la partie d'extrémité inférieure de l'électrode de grille 3 de W Si et l'interface entre la paroi latérale 9 a et la couche de Si ON 10 Comme les charges piézo- électriques négatives sont produites dans le substrat de Ga As en- dessous de l'interface entre la paroi latérale 9 a et la couche de Si ON 10, lesquelles charges piézo-électriques étendent la couche d'appauvrissement en surface, la largeur de la paroi latérale 9 a est désirée être approximativement égale à la largeur de la région 4 de Ga As du type N à faible concentration d'ions Dans ce cas, les charges piézo-électriques négatives sont produites à l'intérieur de la région 5 de il Ga As du type N à concentration d'ions élevée et n'affectent pas indéfavorablement la couche d'appauvrissement en surface. Dans ce second mode de réalisation, les charges piézo-électriques avec une concentration deux fois plus élevée que celle du premier mode de réalisation sont produites lorsque les tensions appliquées aux points de concentration de tensions respectives sont égales les unes aux autres, grâce à quoi l'épaisseur de la couche d'appauvrissement en surface est réduite. Lorsque les charges piézo-électriques positives à concentration élevée sont produites dans le substrat de Ga As au côté de l'électrode de grille de W Si 30, comme cela est décrit à l'occasion du premier mode de réalisation, des charges piézo-électriques négatives sont produites dans la couche active 2 en- dessous de l'électrode de grille de W Si 30 Ces charges piézo- électriques négatives recouvrent partiellement les charges piézo- électriques négatives qui sont produites par les tensions appliquées à l'extrémité opposée de l'électrode de grille, en produisant ainsi des charges piézo-électriques négatives à forte concentration dans la couche active 2, qui affectent défavorablement les caractéristiques de transistor, telle que la tension de pincement, la conductance et analogue Ce phénomène devient plus manifeste lorsque la longueur de grille du FET, c'est-à-dire l'intervalle entre les deux points de considération de contraintes devient plus faible Dans ce second mode de réalisation cependant, les charges piézo-électriques négatives produites dans la couche active 2 en- dessous de l'électrode de grille de Wsi 30, en raison de la tension ou contrainte appliquée à la partie d'extrémité de l'électrode de grille de W Si 30, sont éliminées par des charges piézo-électriques positives produites dans la couche active 2 en raison de la tension appliquée à l'interface entre la paroi latérale 9 a et la couche de Si ON 10, ce qui réduit les influences sur les caractéristiques de transistor. La figure 4 est une vue en coupe qui illustre un FET planar selon un troisième mode de réalisation de la présente invention Sur la figure 4, les mêmes numéros de référence et caractères comme sur la figure 1 désignent les mêmes éléments ou les éléments correspondants Le numéro de référence lila désigne des secondes parois latérales de Si N, dont chacune à une tension de compression Fi 11 Le numéro de référence 13 désigne une mince couche ou film de Si ON ayant une contrainte compressive inférieure à 1 E 19 dyne/cm 2. On donnera maintenant une description du procédé de fabrication. Les opérations de procédé jusqu'à la formation des parois latérales 9 a sont identiques aux opérations de procédé décrites plus haut et illustrées sur les figures 20 (a)-20 (e) et 3 (a)-3 (b). Après la formation des premières parois latérales 9 a sur les côtés opposés de l'électrode de grille de W Si 30, une couche de Si N 11 ayant une contrainte de compassion est déposée sur la plaquette par CVD par plasma (figure 5 (a)) Puis la couche de Si N Il est anisotropiquement attaquée par attaque par ions réactifs en utilisant un mélange de gaz de CFH 3 et 02 pour réaliser les secondes parois latérales 1 la sur les côtés opposés des premières parois latérales 9 a Enfin la couche de Si ON avec une contrainte de compression inférieure à l El O dyne/cm 2 est déposée sur la structure, pour compléter le FET de la figure 4. Dans ce troisième mode de réalisation, étant donné que les secondes parois latérales lla ont chacune la contrainte de compression Fll et sont adjacentes aux premières parois latérales 9 a, la concentration des charges piézo- électriques positives produites dans le substrat de Ga As à chaque côté de l'électrode de grille de W Si est égale à la somme de la concentration des charges piézo-électriques positives produite par la contrainte de synthèse ou composé comprenant les contraintes de compression F 3 de l'électrode de grille de W Si 30 et la contrainte de traction F 9 de la paroi latérale 9 a et de la concentration des charges piézo-électriques positives engendrée par la contrainte de synthèse comprenant la contrainte de traction F 9 de la paroi latérale 9 a et la contrainte de compression F 11 de la couche de Si N 1 la, lesquelles contraintes F 9 et F 11 sont concentrées entre la première paroi latérale 9 a et la seconde paroi latérale 1 la. De ce fait, les charges piézo-électriques avec une concentration deux fois plus élevée que celle du premier mode de réalisation sont produites, en réduisant l'épaisseur de la couche d'appauvrissement en surface Supplémentairement, les charges piézo-électriques négatives produites dans la couche active 2 en- dessous de l'électrode de grille de W Si 30 en raison de la contrainte appliquée à la partie d'extrémité de l'électrode de grille de W Si 30 sont supprimées par des charges piézo-électriques positives produites dans la couche active 2 en raison de la contrainte appliquée à l'interface entre la première paroi latérale 9 a et la seconde paroi latérale 1 la, en réduisant ainsi les influences des charges piézo- électriques négatives dans la couche active sur les caractéristiques de transistor. Quand les FET selon les premier et second modes de réalisation sont appliqués à des circuits intégrés à hyperfréquence monolithique (MMIC) ou analogue, les couches à contrainte élevée, à savoir les couches de Si ON 8 et 10, s'écailleront ou casseront pendant le procédé de fabrication Dans ce troisième mode de réalisation cependant, étant donné que la couche de Si ON 13 à faible contrainte est utilisée comme couche de passivation, les problèmes susmentionnés sont évités. Additionnellement, étant donné que la couche de passivation à faible contrainte 13 ayant une contrainte de compression réduit les charges piézo- électriques dans la couche active en-dessous de l'électrode de grille 30, les influences des charges piézo-électriques négatives sur les caractéristiques de transistor sont réduites davantage. La figure 6 est une vue en coupe illustrant un FET planar selon un quatrième mode de réalisation de la présente invention Sur la figure 6, les mêmes numéros de référence et caractères comme sur les figures 2 désignent les mêmes éléments ou des éléments correspondants Le numéro de référence 1 la désigne une mince couche ou film de Si N ayant une contrainte de compression F 12 Le numéro de référence 18 désigne un film ou mince couche de passivation de Si ON, ayant une contrainte de traction F 18 La couche de Si ON 18 est partiellement en contact avec la surface de la région 5 de Ga As du type n à forte concentration. Une description sera donnée du procédé de fabrication. Les opérations de procédé jusqu'à la formation du transistor sont fondamentalement identiques aux opérations de procédé conventionnel, illustrées aux figures 20 (a) à 20 (e), à l'exception de la condition pour la formation de l'électrode de grille 30. Après avoir complété le FET planar comme cela est montré à la figure 20 (e), la couche de Si ON 12 ayant une contrainte de compression est déposée sur la plaquette par dépôt chimique en phase vapeur (CVD) par plasma (figure 7 (a)) Puis, un photorésiste (non représenté) est déposé sous forme d'un motif pour ouvrir une portion opposée à l'électrode de grille de W Si 30 et des portions du substrat aux deux côtés de l'électrode de grille Ensuite, en utilisant le motif de photorésiste comme masque, la couche de Si N 12 est anisotropiquement attaquée par attaque par ions réactifs en utilisant un mélange de gaz de CHF 3 et 02 Après le processus d'attaque, des portions de la couche Si N 12, qui restent sur les surfaces latérales opposées de l'électrode de grille de W Si 30 sont enlevées par attaque en milieu liquide en utilisant du BHF (tampon * acide fluorhydrique = 30/1), suivi par l'enlèvement du motif de photorésiste On obtient des films de Si N 12 a sur les régions 5 de Ga As de type N à concentration d'ions élevés. Au cours de l'attaque en milieu liquide, la vitesse d'attaque de la couche de Si N 12 restant sur les surfaces latérales opposées de l'électrode de grille, à l'égard du BHF, est environ dix fois plus élevée que celle de la couche de Si N 12 restant sur la surface plate du substrat, de façon que la couche de Si N 12 masquée par le motif de photorésiste soit à peine attaquée par l'attaque en milieu liquide Enfin, la couche de Si ON 18 ayant une contrainte de traction F 18 est déposée sur la structure, pour compléter le FET de la figure 6. Selon le quatrième mode de réalisation de la présente invention, le FET comprend l'électrode de grille 30 ayant des contraintes de compression F 3, les couches de Si N 12 a ayant la contrainte de compression F 12, disposées sur des régions, à l'exception de la proximité de l'électrode de grille 30, et la couche de Si ON 18 ayant la contrainte de traction F 18, disposée sur le substrat, y compris la proximité de l'électrode de grille 30 De ce fait, la concentration des charges piézo-électriques positives produites dans le substrat de Ga As à chaque côté de l'électrode de grille W Si 30 est égale à la somme de la concentration des charges piézo-électriques positives produites par la contrainte de synthèse comportant les contraintes de compression F 3 de l'électrode de grille W Si 30 et la contrainte de traction F 18 de la couche de Si ON 18, et de la concentration des charges piézo-électriques positives engendrée par la contrainte de synthèse comportant la contrainte de traction F 18 de la couche de Si ON 18 et la contrainte de compression F 12 de la couche de Si N 12 a, lesquelles contraintes F 18 et F 12 sont concentrées à l'interface entre la couche de Si ON 18 et la couche de Si N 12 a De ce fait, les charges piézo-électriques avec une concentration deux fois plus élevée que celle du premier mode de réalisation sont produites, ce qui permet une réduction de la couche d'appauvrissement en surface. Additionnellement, les charges piézo-électriques négatives engendrées dans la couche active 2 en-dessous de l'électrode de grille de W Si 30, en raison de la contrainte appliquée à la partie d'extrémité de l'électrode de grille de W Si , sont supprimées par des charges piézo- électriques positives engendrées dans la couche active 2 en raison de la contrainte appliquée à l'interface entre la couche de Si ON 18 et la couche de Si N 12 a, pour réduire l'influence des charges piézo- électriques négatives dans la région active, sur les caractéristiques de transistor. La figure 8 est une vue en coupe, montrant un FET planar selon un cinquième mode de réalisation de la présente invention Sur la figure 8, les mêmes numéros de référence et caractères comme sur la figure 1 désignent les mêmes éléments ou les éléments correspondants Le numéro de référence 14 désigne un film ou une couche de Si O ayant une contrainte de compression, disposé sur l'électrode de grille de W Si 30 Le caractère de référence F 31 désigne une contrainte de synthèse comprenant les contraintes de compression de l'électrode de grille 30 et de la couche de Si O 14. On donnera ci-après une description du procédé de fabrication. L'opération de procédé pour former la couche active est identique à l'opération conventionnelle représentée sur la figure 20 (a). Après la formation de la couche active 2, un film de W Si est déposé sur la surface entière de la couche active par pulvérisation cathodique et ensuite un film de Si O ayant une contrainte de compression est déposé là dessus, par CVD par plasma Ensuite, un photorésiste est déposé sous forme d'un motif sur le film de Si O En utilisant le motif de photorésiste comme masque, le film de Si O est attaqué par attaque par ions réactifs, en utilisant un mélange de gaz de CHF 3 + 02 et le film de W Si est attaqué par attaque par ions réactifs utilisant un mélange de gaz de SF 6 et de CHF 3, pour établir une structure à deux couches, comprenant l'électrode de grille de W Si 30 et le film de Si O 14 (figure 9) Des opérations de procédé subséquentes, pour compléter la structure de la figure 8, sont fondamentalement identiques aux opérations conventionnelles illustrées sur les figures 20 (c) à 20 (e), à l'exception du fait que le film de Si O 14 est présent sur l'électrode de grille W Si 30. Selon le cinquième mode de réalisation de la présente invention, les contraintes appliquées à l'extrémité inférieure de l'électrode de grille W Si 30 comprend la contrainte de traction F 8 du film Si ON 8 et la contrainte de synthèse F 31, qui comprend les contraintes de compression de l'électrode de grille 30 et de film ou de la mince couche 14 de Si O Additionnellement, étant donné que la contrainte F 8 est approximativement égale au produit de la contrainte S du film ou de la couche mince 8 de Si O et de l'épaisseur t du film Si ON 8 sur la surface latérale de l'électrode de grille 30, à savoir F 8 = S x t, la contrainte F 8 augmente en comparaison avec celle du premier mode de réalisation La contrainte ainsi accrue appliquée à l'extrémité inférieure de l'électrode de grille produit des charges piézo- électriques d'une concentration plus élevée, ce qui a pour effet une réduction supplémentaire de la couche d'appauvrissement en surface. La figure 10 est une vue en coupe, qui montre un FET planar selon un sixième mode de réalisation de la présente invention Sur la figure 10, les mêmes numéros de référence et caractères comme sur la figure 8 désignent les mêmes éléments ou les éléments correspondants Le numéro de référence 9 b désigne des parois latérales de Si O ayant chacune une contrainte de traction F 9. Le numéro de référence 10 désigne un film ou couche mince de Si ON ayant une contrainte de compression F 10. On donnera la description du procédé de fabrication. Après la formation de la structure à deux couches, qui comprend la grille de W Si 3 et le film Si O 14 sur la couche active 2, comme cela est représenté à la figure 9, l'implantation d'ions est effectuée selon les opérations de procédé conventionnel de la figure 20 (c) à 20 (d), pour former des régions 4 de Ga As du type N à concentration d'ions relativement faible et les régions 5 de Ga As du type N de concentration d'ions relativement élevée. Ensuite, comme cela est illustré à la figure 11, le film de Si O 22 ayant une contrainte de traction est déposée sur la surface entière du substrat par la méthode du type CVD par plasma Puis, le film Si O 22 est anisotropiquement attaqué par attaque par ions réactifs en utilisant un mélange de gaz de CHF 3 et 02, pour former les parois latérales 9 a sur les côtés opposés de la structure à deux couches Ensuite, un film de Si ON 10 ayant une contrainte compressive F 10 est déposée sur la structure par CVD par plasma, pour compléter le FET de la figure 10. Selon le sixième mode de réalisation de la présente invention, la contrainte appliquée à chacune des extrémités inférieures opposées de l'électrode de grille de W Si 30 comprend la contrainte de synthèse F 31 comprenant les contraintes de compression de l'électrode de grille de W Si 30 et du film Si O 14, la contrainte de traction F 9 de la paroi latérale de Si O 9 b et la contrainte de compression F 10 du film de Si ON 10 Dans ce cas, les contraintes F 9 et F 10 sont plus grandes que celles du second mode de réalisation pour des raisons décrites à l'occasion du cinquième mode de réalisation, ce qui augmente la contrainte appliquée à l'extrémité inférieure de l'électrode de grille 30 De ce fait, dans ce sixième mode de réalisation, des charges piézo- électriques d'une concentration encore plus élevée sont produites, ce qui procure une réduction encore plus importante dans la couche d'appauvrissement en surface. La figure 12 est une vue en coupe illustrant un FET à grille en retrait selon un septième mode de réalisation de la présente invention Sur la figure 12, les mêmes numéros de référence que sur la figure 21 désigne les mêmes parties ou les parties correspondantes Le numéro de référence 15 désigne une couche de Ga As du type N ayant un creux Le numéro de référence 17 a désigne des parois latérales Si ON ayant chacune une contrainte de compression, qui sont disposées sur les surfaces internes opposées du creux Le numéro de référence 13 désigne un film de Si ON ayant une contrainte inférieure à 1 E 19 dyne/cm 2. On donnera une description du procédé de fabrication. Les opérations de procédé jusqu'à l'opération illustrée à la figure 13 (a) sont identiques aux opérations de procédé conventionnelles illustrées aux figures 2 (a) à 2 (d). Après avoir terminé la structure de la figure 22 (d), un film de Si ON 17 ayant une contrainte de compression est déposé par CVD par plasma (figure 13 (a)). Ensuite, le film de Si ON 17 est anisotropiquement attaqué par attaque par ions réactifs en utilisant un mélange de gaz CHF 3 et 02, pour former les parois latérales 17 a sur les surfaces intérieures opposées de la zone en retrait (figure 13 (b)) Différemment du FET planar, aucune paroi latérale n'est formée sur les côtés opposés de l'électrode de grille 16 parce que l'électrode de grille 16 formée par des techniques de dépôt et d'arrachement présente une forme trapézoïdale Enfin, un film de Si ON 13 ayant une contrainte inférieure à l El O dyne/cm 2 est déposée sur la surface entière, par la méthode de CVD par plasma, pour compléter la structure de la figure 12. Dans ce FET à grille en retrait, puisque les parois latérales 17 a ayant chacune une contrainte de compression sont disposées sur les surfaces internes opposées de la zone en retrait, des charges piézo-électriques positives sont produites dans la couche de Ga As du type N 15 à proximité des extrémités inférieures opposées de l'électrode de grille 16, comme cela est montré sur la figure 12, ce qui permet de réduire l'épaisseur de la couche d'appauvrissement en surface. La figure 14 est une vue en coupe montrant un FET planar selon un huitième mode de réalisation de la présente invention Dans les premier à septième modes de réalisation décrits ci-dessus, les charges piézo- électriques positives à forte concentration sont produites dans le substrat Ga As à proximité des extrémités inférieures opposées de l'électrode de grille, pour augmenter la concentration de donneurs effectifs, qui réduit l'épaisseur de couche d'appauvrissement en surface Dans ce huitième mode de réalisation, différemment des modes de réalisation un à sept, la couche d'appauvrissement produite dans une région entre le point de pincement à l'état de transistor bloqué et la région de Ga As du type N à forte concentration d'ions est contrôlée par une barrière de Schottky, pour supprimer le rétrécissement de canal en raison de la couche d'appauvrissement en surface Cela signifie, comme cela est illustré à la figure 14, que la région 50 de Ga As du type N à forte concentration est plus proche de l'électrode de grille 3 avec la profondeur de la région s'étendant à partir de la surface de substrat. Les figures 15 (a) à 15 (g) illustrent des opérations de procédé pour fabriquer le FET de la figure 14. Initialement, comme cela est illustré à la figure 15 (a), une zone active de Ga As de type N 2 est formée dans un substrat de Ga As semi-isolant 1 par implantation d'ions Puis, du W Si est déposé sur le substrat par pulvérisation cathodique et on forme un motif par attaque par ions réactifs en utilisant un motif de photorésiste (non représenté) comme masque, pour former l'électrode de grille de W Si 3 (figure 15 (b)). Ensuite, un film de Si N 20 d'une épaisseur de 200 À est déposé pour ajuster le point d'implantation dions En utilisant l'électrode de grille de W Si comme masque, des ions de Si sont implantés à une énergie de 50 Ke V et à un dosage de IE 12 cm-2 dans la direction perpendiculaire à la surface du substrat, pour former des régions 4 de Ga As du type N d'une concentration d'ions relativement faible (figure 15 (c)). Comme cela est illustré à la figure 15 (d), un film de Si O 39 est déposé sur le substrat et ensuite il est anisotropiquement attaqué par attaque par ions réactifs, en utilisant un mélange de gaz de CHF 3 et 02, pour former des parois latérales Si O 9 sur les côtés opposés de l'électrode de grille de W Si 3. En utilisant l'électrode de grille de W Si 3 avec les parois latérales 9 comme masque, des ions de Si sont implantés à une énergie de 60 Ke V et à un dosage de 1,5 E 13 cm-2, obliquement selon un angle de 60 par rapport à la surface du substrat Il suit l'enlèvement des parois latérales 9 en utilisant du BHF et en recuisant à 800 'C pendant 30 minutes, pour former des régions 50 de Ga As du type N ayant une concentration d'ions relativement élevée. Etant donné que les parois latérales 9 agissent défavorablement sur le substrat de Ga As pendant la recuisson à 800 ', pour détériorer les caractéristiques du FET, les parois latérales 9 doivent être enlevées avant le processus de recuisson Après, les électrodes de source et de drain 6 et 7, qui comprennent du Au Ge/Ni/Au sont formées à l'aide des techniques conventionnelles de dépôt et d'arrachement (figure 15 (f)). Enfin, un film de Si N 21 servant de film de passivation est déposé sur le substrat, pour compléter le FET de Ga As planar montré sur la figure 15 (g). Dans ce huitième mode de réalisation, puisque les régions 50 de Ga As du type N ayant une concentration d'ions relativement élevée sont formées par implantation oblique d'ions, la couche d'approvisionnement créée dans la région entre le point de pincement et la région 50 de Ga As de type N est placée en dessous de la barrière de Schottky de lélectrode de grille 3 et influencée par la barrière de Schottky, ce qui réduit le rétrécissement de canal en raison de la couche d'approvisionnement en surface. La figure 16 est une vue en coupe illustrant un FET planar selon un neuvième mode de réalisation de la présente invention Sur la figure 16, les mêmes numéros de référence que sur la figure 14 désignent la même partie correspondante Dans ce neuvième mode de réalisation, les régions 40 de Ga As du type N d'une concentration d'ions relativement faible sont formées par implantation oblique d'ions de façon que les portions d'extrémité inférieures de celles-ci soient disposées en dessous de l'électrode de grille 3. Un procédé pour fabriquer le FET de la figure 16 est illustré aux figures 17 (a)-17 (g). Les opérations de procédé illustrées aux figures 17 (a)-17 (g) sont fondamentalement identiques aux opérations de procédé représentées aux figures 15 (a)-15 (g), à l'exception de l'opération de la figure 17 (c) Dans l'opération de la figure 17 (c), des ions de Si sont implantés à une énergie de 50 Ke V et à un dosage de l E 12 cm 72, de façon oblique à un angle de 60 par rapport à la surface du substrat, pour former des régions 40 de Ga As du type n d'une concentration d'ions relativement faible, les portions d'extrémité inférieures de celles-ci étant placées en dessous de l'électrode de grille 3. Selon ce neuvième mode de réalisation de l'invention, et puisque les deux régions 4 de concentration d'ions relativement faible et les régions 50 de concentration d'ions relativement élevée sont formées par implantation oblique d'ions, le point de pincement entre l'électrode de source 6 et l'électrode de drain 7 se rapproche de l'électrode de source 6, par quoi la réduction dans la couche d'approvisionnement en surface au temps de grille débloquée fait suite effectivement à la réduction de la couche d'approvisionnement en dessous de l'électrode de grille. La figure 18 est une vue en coupe montrant un FET planar selon un dixième mode de réalisation de la présente invention Sur la figure 18, les mêmes numéros de référence que sur la figure 16 désignent les mêmes parties ou les parties correspondantes Dans le neuvième mode de réalisation décrit ci- dessus, le rétrécissement de canal est supprimé à la fois du côté de la source et du côté du drain Dans ce cas cependant, la portion de la région de faible concentration dions 4 placée en dessous de l'électrode de grille au côté de source augmente la capacité grille-source De ce fait, dans ce dixième mode de réalisation, pendant l'implantation oblique d'ions, l'angle d'implantation d'ions et la quantité à partir du côté de source sont réduits pour que la région 40 a de Ga As de type N ayant une faible concentration d'ions du côté source devienne plus étroite que la région 40 de Ga As de type N de faible concentration d'ions du côté drain, grâce à quoi la portion de la région 40 a de Ga As de type N du côté source en dessous de l'électrode de grille 3 est réduite De ce fait, la capacité source-drain est effectivement réduite. Bien que dans les modes de réalisation 1 à 10, la direction de grille est l 0/1/1 l, la direction de grille peut être l 0/11 l Dans ce cas, les directions des contraintes décrites dans ces modes de réalisation sont inversées pour changer les contraintes de compression en contraintes de traction et les contraintes de traction en contraintes de compression, grâce à quoi les mêmes effets que ceux décrits sont obtenus. REVENDICATIONS 1 Transistor à effet de champ comprenant une électrode de grille de Schottky ( 30) disposée sur une région active ( 2) formée dans un substrat semi- conducteur composé ( 1), caractérisé en ce que des contraintes sont appliquées à des extrémités inférieures opposées de ladite électrode de grille ( 30) dans de telles directions que les charges piézo- électriques positives soient produites au voisinage de la surface du substrat ( 1) entre l'électrode de grille ( 30) et des électrodes ohmiques ( 6, 7). 2 Transistor à effet de champ selon la revendication 1, caractérisé en ce que les charges piézo-électriques positives sont produites à chaque côté de l'électrode de grille ( 30) par une première contrainte de synthèse comprenant une composante de contrainte de l'électrode de grille et une composante de contrainte d*un film ou d'une mince couche isolante ( 8) servant de film de passivation, lesdites composantes de contrainte agissant dans la même direction. 3 Transistor à effet de champ selon la revendication 1, caractérisé en ce qu'il comprend en outre des premières parois latérales ( 9 a) disposées aux côtés opposés de l'électrode de grille ( 30), que les charges piézo-électriques positives sont produites à chaque côté de l'électrode de grille ( 30) par une seconde contrainte de synthèse comprenant la composante de contrainte de l'électrode de grille ( 30) et une première composante de contrainte de ladite première paroi latérale ( 9 a), lesdites composantes de contrainte agissant dans la même direction, et une troisième contrainte de synthèse comprenant une composante de contrainte dun film isolant ( 10) servant de film de passivation et une seconde composante de contrainte de la première paroi latérale ( 9 a), la troisième composante de synthèse agissant dans la direction opposée à la seconde contrainte de synthèse. 4 Transistor à effet de champ selon la revendication 1, caractérisé en ce qu'il comprend en outre des premières parois latérales ( 9 a) disposées sur des côtés opposés de l'électrode de grille ( 30) et des secondes parois latérales ( 1 la) disposées sur les côtés opposés desdites premières parois latérales ( 9 a), et en ce que les charges piézo-électriques positives sont produites sur chaque côté de l'électrode de grille ( 30) par une seconde contrainte de synthèse comprenant la composante de contrainte de l'électrode de grille ( 30) et une première composante de contrainte de ladite première paroi latérale ( 9 a), les composantes de contrainte agissant dans la même direction, et une quatrième contrainte de synthèse comportant une seconde composante de contrainte de ladite première paroi latérale ( 9 a) et une première composante de contrainte de ladite seconde paroi latérale (la), ladite quatrième contrainte de synthèse agissant dans la direction opposée à la seconde contrainte de synthèse. Transistor à effet de champ selon la revendication 4, caractérisé en ce qu'il comprend un film de passivation ( 13) ayant une contrainte inférieure aux contraintes des premières et secondes parois latérales ( 9 a, 1 la), ladite contrainte agissant dans la même direction que la quatrième contrainte de synthèse. 6 Transistor à effet de champ selon la revendication 1, caractérisé en ce qu'il comprend en outre des filins isolants ( 12 a) disposés sur la surface du substrat semi- conducteur composé ( 1) à l'exception des régions à proximité de l'électrode de grille ( 30), et un film de passivation isolant ( 18) disposé sur le substrat en contact avec la surface du substrat auxdites régions, et en ce que les charges piézo-électriques positives sont produites sur chaque côté de l'électrode de grille ( 30) par une cinquième contrainte de synthèse comprenant la composante de contrainte de l'électrode de grille ( 30) et une première composante de contrainte du film de passivation ( 18), lesdites composantes de contrainte agissant dans la même direction, et une sixième contrainte de synthèse comprenant une seconde composante de contrainte du film de passivation ( 18) et une première composante de contrainte du film isolant ( 12 a), ladite sixième contrainte de synthèse agissant dans la direction opposée à la cinquième contrainte de synthèse. 7 Transistor à effet de champ selon la revendication 1, caractérisé en ce qu'il comprend en outre une mince couche ou un film isolant ( 14) pour augmenter la contrainte de l'électrode de grille ( 30), disposée sur l'électrode de grille ( 30), et en ce que les charges piézo- électriques positives sont produites sur chaque côté de l'électrode de grille ( 30) par une septième contrainte de synthèse comprenant une composante de contrainte de l'électrode de grille ( 30) avec la mince couche ou le film isolant ( 14) et une composante de contrainte d'un film isolant ( 8) servant de film ou de mince couche de passivation, lesdites composantes de contrainte agissant dans la même direction. 8 Transistor à effet de champ selon la revendication 7, caractérisé en ce qu'il comprend en outre des parois latérales ( 9 b) disposées sur les côtés opposés de la structure à deux couches comprenant l'électrode de grille ( 30) et le film isolant ( 14), chacune desdites parois latérales ( 9 b) ayant une première composante de contrainte agissant dans la même direction que la composante de contrainte de l'électrode de grille ( 30) et une seconde composante de contrainte agissant dans la même direction que la composante de contrainte du film de passivation ( 10). 9 Transistor à effet de champ, caractérisé en ce qu'il comprend: une couche active ( 15) ayant un creux, disposée sur un substrat semi- conducteur composé ( 1); une électrode de grille de Schottky ( 16) disposée sur ledit creux; et des parois latérales isolantes ( 17 a) disposées sur des surfaces latérales opposées dudit creux, chaque paroi latérale ayant une contrainte qui produit des charges piézo-électriques positives dans la zone active ( 15) au voisinage de l'extrémité inférieure de l'électrode de grille ( 16). Transistor à effet de champ, caractérisé en ce qu'il comprend une électrode de grille de Schottky ( 3) disposée sur une zone active ( 2) formée dans un substrat semi-conducteur composé ( 1) et des régions de concentration d'impuretés relativement élevée ( 50) disposées sur des côtés opposés de ladite région active ( 2), et en ce que des parties d'extrémité des zones de concentration d'impuretés relativement élevée ( 50) sont placées plus proche de l'électrode de grille ( 2), avec la profondeur allant dans la direction de l'épaisseur du substrat. 11 Transistor à effet de champ selon la revendication 10, caractérisé en ce qu'il comprend en outre des régions de concentration d'impuretés relativement faible ( 40) respectivement disposées entre la zone active ( 2) et les régions de concentration dimpuretés relativement élevée ( 50), et en ce que des portions d'extrémité de ladite zone de concentration d'impuretés relativement faible ( 40) sont placées en- dessous de l'électrode de grille et augmentent avec la profondeur dans la direction de l'épaisseur du substrat. 12 Transistor à effet de champ selon la revendication 11, caractérisé en ce que la région de concentration d'impuretés relativement faible ( 40) sur le côté de source comporte une portion d'extrémité qui est moins en-dessous de l'électrode de grille ( 30) que la zone de concentration d'impuretés relativement faible ( 40) du côté du drain. 13 Procédé de fabrication d'un transistor à effet de champ comprenant les opérations de: former une zone active à l'intérieur d'un substrat semi-conducteur composé; former une électrode de grille composant un métal réfractaire sur la zone active par pulvérisation cathodique tout en contrôlant les conditions de la pulvérisation cathodique, de façon que ladite électrode de grille ait une contrainte dans une direction prédéterminée qui produit des charges piézo- électriques positives au voisinage de l'électrode de grille. 14 Procédé selon la revendication 13, caractérisé en ce qu'il comprend en outre l'opération de former un film ou une mince couche de passivation sur le substrat tout en contrôlant les conditions de façon que le film de passivation ait une contrainte dans une direction prédéterminée qui produit des charges piézo- électriques positives au voisinage de l'électrode de grille. Procédé selon la revendication 16, caractérisé en ce qu'il comprend, avant la formation du film de passivation, l'opération de former des films isolants ( 9 a) sur des portions du substrat à l'exception du voisinage de l'électrode de grille tout en contrôlant les conditions, de façon que les films isolants aient des contraintes dans les directions prédéterminées, qui produisent des charges piézo-électriques positives au voisinage de l'électrode de grille. 16 Procédé selon la revendication 14, caractérisé en ce qu'il comprend en outre, avant la formation du film de passivation, l'opération d'implanter des ions dans le substrat en utilisant l'électrode de grille comme masque pour former des régions de concentration d'ions relativement faible, de former des parois latérales isolantes aux côtés opposés de l'électrode de grille, d'implanter des ions dans le substrat en utilisant l'électrode de grille avec lesdites parois latérales comme masque pour former des régions de concentration d'ions relativement élevées, et d'enlever les parois latérales et activer les régions à implantation d'ions par recuisson. 17 Procédé selon la revendication 16, caractérisé en ce qu'il comprend en outre, après l'opération de recuisson, l'opération de former des premières parois latérales isolantes sur des côtés opposés de l'électrode de grille tout en contrôlant les conditions de façon que les parois latérales aient des contraintes dans les directions prédéterminées qui produisent des charges piézo-électriques positives dans la région en surface du substrat entre l'électrode de grille et les électrodes ohmiques. 18 Procédé selon la revendication 17, caractérisé en ce qu'il comprend en outre, après la formation des parois latérales isolantes, les opérations de former des secondes parois latérales isolantes aux côtés opposés des premières parois latérales isolantes tout en contrôlant les conditions de façon que les secondes parois latérales aient des contraintes dans les directions prédéterminées qui produisent des charges piézo-électriques positives dans la région en surface du substrat entre l'électrode de grille et les électrodes ohmiques. 19 Procédé selon la revendication 17, caractérisé en ce qu'il comprend en outre l'opération de former un film isolant servant de film ou de mince couche de passivation et ayant une contrainte relativement faible qui produit des charges piézo-électriques positives dans la région de surface du substrat entre l'électrode de grille et les électrodes ohmiques. Procédé selon la revendication 14, caractérisé en ce qu'il comprend en outre l'opération de former un film isolant sur l'électrode de grille, le film isolant ayant une contrainte dans la même direction que la contrainte de l'électrode de grille. 21 Procédé selon la revendication 20, caractérisé en ce qu'il comprend en outre, l'opération de former des parois latérales aux côtés opposés de la structure à deux couches comprenant l'électrode de grille et le film ou la mince couche isolante, tout en contrôlant les conditions de façon que lesdites parois latérales aient des contraintes dans les directions prédéterminées qui produisent des charges piézo-électriques positives au voisinage de l'électrode de grille. 22 Procédé pour fabriquer un transistor à effet de champ, caractérisé en ce qu'il comprend les opérations de: former un creux dans une couche active sur un substrat semi-conducteur composé; former une électrode de grille dans le retrait ou creux; et former des parois latérales isolantes sur des surfaces de côtés opposés du retrait tout en contrôlant les conditions de façon que lesdites parois latérales aient des contraintes qui produisent des charges piézo-électriques positives dans le substrat au voisinage de l'électrode de grille. 23 Procédé pour fabriquer un transistor à effet de champ, caractérisé en ce qu'il comprend les opérations de: réaliser une électrode de grille sur une zone active formée dans un substrat semi-conducteur composé; réaliser des parois latérales aux côtés opposés de ladite électrode de grille, et implanter des ions d'impuretés dans le substrat obliquement par rapport à la surface du substrat, en utilisant l'électrode de grille avec les parois latérales comme masque pour former des zones dopées d'impuretés aux deux côtés de ladite zone active, de façon que des portions d'extrémité des régions dopées d'impuretés se trouvent plus proches de l'électrode de grille, avec la profondeur dans la direction de l'épaisseur du substrat. 24 Procédé selon la revendication 23, caractérisé en ce qu'il comprend, avant de former les parois latérales, les opérations d'implanter des ions d'impuretés dans le substrat, obliquement par rapport à la surface du substrat, en utilisant l'électrode de grille comme masque pour réaliser des régions de concentration d'ions relativement faible aux deux côtés de ladite zone active, et en ce que les zones d'extrémité des régions de concentration d'ions relativement faible sont disposées en- dessous de l'électrode de grille et augmentent avec la profondeur dans la direction de l'épaisseur du substrat. Procédé selon la revendication 24, caractérisé en ce que l'implantation des ions pour former les régions de concentration d'ions relativement faible est exécutée tout en contrôlant les conditions de façon que la région de concentration d'ions relativement faible sur le côté de la source ait une plus faible portion en-dessous de l'électrode de grille que la région de concentration relativement faible d'ions sur le côté du train.