Brevet FR2698195A1 — publié le 19940520

PROCEDE ET CIRCUIT DE CRYPTAGE ET D'AUTHENTIFICATION POUR CARTE A MEMOIRE SYNCHRONE Les cartes à puces actuelles peuvent être divisées en deux grandes catégories : cartes synchrones qui utilisent une logique cablée et dont le fonctionnement est commandé par une horloge extérieure; l'horloge est fournie par un lecteur de carte dans lequel la carte est insérée; et cartes asynchrones qui comportent un microprocesseur et dont le fonctionnement interne se déroule d'une manière largement indépendante du lecteur. Les cartes à microprocesseur permettent des applications multiples puisque le fonctionnement de la carte ne dépend que des programmes qu'on va incorporer dans la carte; ces programmes peuvent être très variables selon l'application envisagée. Au contraire les cartes synchrones ne sont destinées en principe qu'à une seule application. Un exemple typique de carte synchrone est la carte téléphonique à prépaiement, permettant de consommer un certain nombre d'unités de temps de communication téléphonique, payées d'avance lors de l'achat de la carte. Les fonctions principales de la logique cablée de la carte sont la réception d'impulsions venant du lecteur et représentant les unités consommées, la programmation de cellules de mémoire successives à partir de ces impulsions, et la transmission au lecteur d'informations sur le solde disponible. Les exemples de cartes à microprocesseurs sont les cartes d'accès à des lieux réservés, les cartes bancaires, etc., et plus généralement beaucoup d'applications dans lesquelles la sécurité de l'information joue un rôle important. Cette sécurité est alors régie par des programmes spécifiques incorporés à la carte. La sécurité d'utilisation de la carte est notamment assurée par des programmes d'authentification du porteur, c'est-à-dire des programmes qui vérifient que le porteur de la carte est bien autorisé à s'en servir, ou encore des programmes d'authentification de la carte, c'est-à-dire des programmes qui vérifient que la carte est bien une carte authentique et non une carte fabriquée frauduleusement ou modifiée frauduleusement. Des programmes cryptographiques sont prévus dans les cartes à microprocesseur pour réaliser ces fonctions d'authentification, mais il n'en est pas de même pour les cartes synchrones. En effet, si les cartes synchrones continuent à être utilisées alors qu'elles ont par construction beaucoup moins de possibilités que les cartes à microprocesseurs, c'est parce qu'elles sont beaucoup moins coûteuses : leur logique câblée simple occupe beaucoup moins de surface de silicium qu'un microprocesseur et ses périphériques. Mais si on devait placer sur une carte synchrone des fonctions de calcul cryptographique analogues à celles qui sont utilisées dans les microprocesseurs, l'augmentation de coût qui en résulterait supprimerait l'intérêt de ces cartes. Cependant, de plus en plus, on doit se préoccuper de prévoir une sécurité contre les fraudes mêmes sur des cartes synchrones. On doit en effet se prémunir contre deux possibilités : d'une part la simulation frauduleuse d'une carte à puce authentique par une maquette ou un microordinateur personnel connecté au lecteur de carte; la maquette ou le microordinateur fournit les signaux qui sont attendus par le lecteur et laisse croire au lecteur qu'il est en présence d'une vraie carte; et d'autre part, la fabrication de fausses cartes en tous points identiques aux vraies. L'invention se propose de réaliser des cartes synchrones comportant des moyens de logique câblée très simples et peu coûteux mais cependant très efficaces pour assurer des fonctions d'authentification, garantissant le droit d'utiliser la carte. Dans son principe général, l'invention peut utiliser une procédure semblable à celle qui est utilisée pour les cartes à microprocesseur : le lecteur envoie par exemple à la carte un code binaire aléatoire; la carte effectue un calcul interne à partir de ce code et de données secrètes qu'elle contient dans sa mémoire; le résultat est envoyé au lecteur qui, de son côté, a effectué le même calcul à partir des mêmes données (le lecteur connaît les données secrètes de la carte ou tout au moins il peut les reconstituer), et les résultats sont comparés dans le lecteur pour authentifier la carte et donc valider son utilisation. Mais ce qui fait la spécificité de l'invention, c'est le fait que le calcul effectué par la carte n'est pas un véritable calcul de type mathématique, car il demanderait des circuits trop complexes, mais c'est plutôt une procédure de cryptage à phases récurrentes utilisant une mémoire de données secrètes non volatiles; le procédé comporte l'exécution récurrente du cycle suivant : lecture d'un mot dans la mémoire de données secrètes, ce mot étant situé à une adresse déterminée au moins en partie par le contenu du mot lu au cycle précédent. Ainsi, le contenu de la mémoire à une adresse déterminée sert, en combinaison avec d'autres données logiques, à définir une adresse suivante pour trouver un nouveau contenu dans la mémoire. Les cycles de ces phases récurrentes se répètent un nombre de fois suffisant pour assurer un cryptage efficace.Le contenu de la mémoire de données est secret et ne peut être transmis aux bornes extérieures du circuit intégré. Le procédé est particulièrement bien adapté à l'authentification d'une carte à mémoire : la carte comporte sa propre table de données secrètes et un circuit qui exécute les phases récurrentes sur cette table. Cette notion de brouillage par phases récurrentes, consistant à définir à chaque fois une adresse à partir d'un contenu lu à une adresse précédente, peut être utilisée de multiples manières différentes. Dans un exemple, les bits d'un code aléatoire envoyé par le lecteur sont mélangés aux bits extraits de la mémoire à une adresse déterminée, pour définir une nouvelle adresse, et les mots extraits de la mémoire dans ces phases récurrentes peuvent servir à créer un nouveau code aléatoire, interne à la carte; ce code aléatoire interne est lui-même utilisé ensuite pour l'obtention d'un résultat de cryptage. Ce résultat sera de préférence obtenu lui aussi par une succession de phases récurrentes mettant en oeuvre le même principe de détermination d'adresse à partir du mot lu à l'adresse précédente. On peut alors par exemple définir à chaque cycle une nouvelle adresse à partir de certains bits du mot lu à l'adresse précédente et de certains bits du code aléatoire interne. Le résultat final de la procédure de cryptage mettant en oeuvre l'invention est défini par une succession de bits obtenus au cours d'une ou plusieurs phases déterminées de la procédure (tous les bits peuvent être obtenus au cours d'une même cycle de la phase récurrente, ou alors chaque bit ou chaque groupe de bits de la succession peut être obtenu au cours d'un cycle respectif). Ce résultat de cryptage apparaît par exemple dans un registre à la fin de la procédure, ou encore il est constitué par une succession de bits émis chacun au cours d'un cycle respectif à la fin de la procédure : par exemple un bit de résultat émis au cours de chacun des quatre derniers cycles d'une succession de 48 cycles. Le résultat est transmis au lecteur de cartes qui a fait le calcul de son côté à partir des mêmes données et qui peut vérifier l'exactitude du résultat attendu. On verra que cette procédure de cryptage non mathématique peut être mise en oeuvre avec des circuits logiques très simples, ce qui rend son intérêt très grand pour des cartes à mémoire de type synchrone. Dans une réalisation préférée, très simple, on prévoit la phase récurrente suivante : au moins un bit d'adresse de la mémoire non volatile provient d'une donnée interne de la carte (numéro de série par exemple ou autre donnée d'identification de la carte), et les autres bits d'adresse proviennent d'un mot lu dans la mémoire à 11 adresse précédente. Dans une autre réalisation, d'ailleurs utilisable en même temps que la première, on prévoit la phase récurrente suivante : au moins un bit d'adresse provient d'une donnée externe (de préférence un code aléatoire), transmise par le lecteur et les autres bits d'adresse proviennent d'un mot lu dans la mémoire à l'adresse précédente. Dans une autre réalisation encore, utilisable en même temps que les précédentes, on prévoit la phase récurrente suivante : au moins un bit d'adresse provient d'un registre de code aléatoire interne à la carte et les autres bits d'adresse proviennent d'un mot lu dans la mémoire à l'adresse précédente. Le bit de code aléatoire interne peut alors être sélectionné par une adresse de registre, cette adresse étant également définie, au moins en partie, à partir de tout ou partie du mot lu dans la mémoire à l'adresse précédente. Le code aléatoire interne peut être créé lui-même par une phase récurrente du type indiqué ci-dessus, à partir d'un code aléatoire externe transmis par le lecteur. Par exemple, le code interne est constitué par la succession de bits obtenus au cours des différents cycles de la manière suivante : on prend un bit du mot lu à chaque fois dans la mémoire lorsque l'adresse de ce mot est elle-même définie en partie par le mot précédent et par un bit du code aléatoire externe. Il est à noter qu'en dehors du cryptage par récurrence à partir d'une mémoire de données secrètes, un aspect important de l'invention consiste dans la création, le stockage, puis l'utilisation d'un code aléatoire interne à partir du code aléatoire externe, pour ne pas avoir à stocker ni à utiliser directement le code aléatoire externe au moment de la création du résultat. C'est alors le code interne qui subit la procédure récurrentede cryptage à l'aide de la mémoire de données secrètes. L'invention concerne également un circuit de cryptage, notamment pour protéger carte à puce contre une utilisation frauduleuse, ce circuit comportant une mémoire de données secrètes, un registre d'adresse pour contenir une adresse de mot de la mémoire, un registre de donnée pour recevoir et stocker temporairement le mot lu dans la mémoire à l'adresse indiquée par le registre d'adresse, des moyens pour placer dans le registre d'adresse au moins une partie du mot contenu dans le registre de donnée, et des moyens pour exécuter des lectures successives de la mémoire aux adresses successivement obtenues dans le registre d'adresse. Le circuit comporte également de préférence un ou plusieurs des moyens suivants : des moyens pour introduire dans le registre d'adresse au moins un bit provenant d'une zone de mémoire non volatile de la carte; des moyens pour introduire dans le registre d'adresse au moins un bit provenant du lecteur de cartes (dans le cas où le circuit est incorporé à une carte); des moyens pour introduire dans le registre d'adresse au moins un bit provenant d'un registre volatile interne de la carte; enfin, des moyens pour placer dans un registre volatile des bits provenant du registre de donnée, ces bits étant obtenus au cours des lectures succesives de la mémoire de données secrètes. La mémoire qui contient la table de données secrètes est de préférence une mémoire non volatile EEPROM, et dans ce cas on prévoit qu'elle peut être adressée non seulement selon l'algorithme décrit, mais aussi simplement par un compteur d'adresse, pendant la phase de personnalisation dans laquelle on écrit la table de données dans la mémoire. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels - la figure 1 représente le circuit de base à partir duquel on peut mettre en oeuvre le procédé selon l'invention; - la figure 2 représente une architecture générale de circuit intégré permettant la mise en oeuvre de l'invention. Le circuit représenté à la figure 1 est contenu dans une carte à mémoire synchrone dont la fonction principale, prépaiement ou autre, n'est pas représentée étant donné que cette fonction principale est indépendante des fonctions de sécurité auxquelles l'invention s'intéresse. On ne s'occupera pas non plus de la constitution du lecteur de cartes : celui-ci doit pouvoir effectuer la même procédure que la carte pour la détermination d'un résultat à partir d'un code binaire aléatoire. Cependant le lecteur peut très bien utiliser des circuits différents de ceux de la carte pour effectuer ce calcul; en particulier le lecteur peut utiliser un microprocesseur pour simuler par logiciel les opérations de logique câblée de la carte. De plus, le lecteur doit de préférence pouvoir envoyer à la carte un code aléatoire. Ceci est une opération classique en matière de sécurité de carte et il n'est pas nécessaire de la décrire. Une entrée du circuit de sécurité est constituée par une borne C par laquelle on peut justement introduire le code aléatoire envoyé par le lecteur, qu'on appellera code aléatoire externe ALEXT. L'entrée C peut être raccordée pour cela à un plot d'accès P de la carte. Pour les cartes synchrones, la communication avec le lecteur se fait le plus souvent par des données binaires en série, c'est-à-dire que les bits apparaissent successivement sur l'entrée C, en synchronisme avec les signaux d'horloge H émis par le lecteur et reçus par la carte. La borne C est connectée par un commutateur SW à une borne A. Le commutateur peut relier la borne A à l'une de trois bornes différentes qui sont - la borne C, qui peut recevoir le code aléatoire externe ALEXT, - une borne B qui peut recevoir des données internes de la carte, par exemple une donnée DT représentant le numéro de série de la carte, contenue dans une mémoire interne MDI de la carte. - une borne D qui peut recevoir les bits d'un aléa intérieur ALINT dont on verra comment il est obtenu au cours de la procédure récurrente à partir de l'aléa externe. Le circuit d'authentification comporte : un premier registre RA1 pour contenir des adresses de mémoire; une mémoire non volatile MNV avec ses moyens de décodage et de lecture, cette mémoire pouvant recevoir comme adresse le contenu du registre RA1; un deuxième registre RD2 qui peut contenir les données lues dans la mémoire; selon la réalisation pratique utilisée, les registres RA1 et RD2 peuvent être distincts ou confondus; pour la simplicité de l'explication ils sont représentés distincts; et enfin un troisième registre RR3 qui contient des données extraites à partir de celles qui sont lues dans la mémoire et qui peut restituer (notamment vers la borne D) des bits qui sont sélectionnés d'une manière qu'on décrira plus loin. Le registre RR3 comporte des moyens de décodage (DEC) pour sélectionner ces bits. Il s'agit donc d'un registre adressable, similaire par conséquent à une mémoire, mais qui peut être volatile puisque les données qu'il contient ne sont utilisées que pendant une séquence d'authentification. Un séquenceur SEQ commande les différents circuits décrits ci-dessus (commutateur, mémoires, registres) selon une séquence préétablie, synchronisée par l'horloge extérieure H reçue du lecteur de cartes. Le contenu de la mémoire non volatile MNV n'est pas accesible sur les bornes extérieures de la carte. Il s'agit donc d'un contenu secret, qui représente l'analogue d'une clé secrète de cryptage, puisque c'est ce contenu qui va définir le cryptage dans la procédure selon l'invention. Ce contenu est toutefois connu par le lecteur de carte puisque celui-ci doit effectuer exactement la même procédure de cryptage.Cette notion de clé secrète et de fonction de cryptage est employée ici par analogie avec les fonctions d'authentification utilisées dans les cartes à microprocesseurs; dans ces dernières, une fonction mathématique de cryptage F permet de calculer un résultat R à partir d'une ou plusieurs données (classiquement l'aléa externe ALEXT, des données internes DT de la carte, et une clé secrète K qui est stockée dans la carte et qui ne peut pas être lue sur les bornes extérieures de la carte) : R = F(ALEXT, DT, K). Mais ici, il n'y a pas de fonction mathématique F mais plutôt une élaboration du résultat par une procédure récurrente faisant intervenir les adresses et les données de la mémoire. L'aléa extérieur et les données internes de la carte interviennent dans la procédure récurrente de détermination d'une nouvelle adresse en ce sens que la nouvelle adresse comporte en partie les bits lus à l'adresse précédente et en partie des bits de l'aléa externe ou des bits des données internes de la carte. On va décrire l'invention avec une mémoire de 16 mots de 4 bits, pour simplifier les explications, mais il est évident que l'invention n'est pas limitée à ce choix. Le registre RA1 est un registre de 4 bits contenant l'adresse qu'on va appliquer à la mémoire. Ces bits d'adresse sont désignés par A01 à A03 respectivement. Le registre RD2 est un registre de 4 bits contenant le mot qui vient d'être lu dans la mémoire. Ces bits de données sont désignés par DOl à D03 respectivement. La séquence d'authentification se déroule de préférence de la manière suivante, en trois grandes étapes, avec dans chaque étape une phase de cycles récurrents : ces trois grandes étapes sont une étape d'initialisation utilisant un numéro de série de la carte, une étape de constitution de code aléatoire interne à partir d'un code aléatoire externe envoyé par le lecteur, et une étape de constitution d'un résultat de cryptage à partir du code aléatoire interne. Mais l'invention n'est pas limitée à cet exemple. I. Initialisation I.1 A la remise à zéro (commandée par le lecteur),le registre d'adresse RA1 est remis à zéro. I.2 Le commutateur SW est placé sur la position B (réception d'une donnée interne DT en provenance de la carte et pouvant être par exemple un numéro de série inscrit de manière non volatile dans la carte). I.3 Un bit de la donnée interne DT (au départ le premier bit) est placé dans la quatrième case A04 du registre d'adresse RA1. I.4 Le contenu de la mémoire à l'adresse définie alors par le registre RA1 est placé dans le registre de données RD2. I.5 Les trois bits des cases DOl, D02, D03 du registre RD2 sont placés dans les cases A01, A02, A03 du registre RA1. I.6 Une phase récurrente est alors exécutée les étapes I.3 à I.5 sont répétées à chaque coup d'horloge : le deuxième bit de la donnée interne, puis le troisième, etc., remplissent la case A04 du registre RA1 et, en combinaison avec les trois bits de données lues à chaque fois à l'adresse précédente, constituent de manière récurrente une nouvelle adresse pour la mémoire non volatile. L'étape I.6 dure autant de coups d'horloge qu'il y a de bits dans la donnée interne. Ce nombre est prédéfini et le séquenceur SEQ est construit en fonction de ce nombre. II. Utilisation de l'aléa externe. Le code aléatoire externe va être utilisé pour créer un code aléatoire interne, par l'algorithme suivant II.1 Le commutateur SW est placé sur la position C où il peut recevoir du lecteur de carte l'aléa externe ALEXT. Les bits de cet aléa arriveront successivement à chaque coup d'horloge. 11.2 Un bit de l'aléa externe (au départ le premier bit) est placé dans la quatrième case A04 du registre d'adresses RA1; 11.3 Le contenu de la mémoire à l'adresse définie alors par le registre RA1 est placé dans le registre de données RD2. I.4 Les trois bits des cases DOl, D02, D03 du registre RD2 sont placés dans les cases AO1, A02, A03 du registre RA1. II.5 Le contenu de la case D04 est envoyé dans la première case du registre RR3 qui va dès lors commencer à contenir une donnée aléatoire puisque cette donnée dépend de l'aléa externe. II.6 Les étapes II.2 à II.5 sont répétées à chaque coup d'horloge tant que dure la transmission de l'aléa externe, par exemple 16 coups d'horloge pour un aléa de 16 bits Les cases du registre RR3 se remplissent successivement à l'étape II.5 et on aboutit à un aléa interne ALINT stocké dans le registre RR3. III. Utilisation de l'aléa interne L'aléa interne ainsi créé va maintenant être utilisé pour créer un résultat de l'algorithme d'authentification. III.1 L'interrupteur est maintenant basculé vers la position D où il peut recevoir les bits de l'aléa interne stocké dans le registre RR3. Dans l'exemple préférentiel expliqué ici, le registre RR3 est constitué comme une mémoire de mots de 1 bit, cette mémoire étant adressable. La sortie de la mémoire est connectée au noeud D pour être reliée pendant cette phase à la case A04 du registre d'adresses RA1. Les bits de l'aléa interne ne seront pas transmis successivement dans l'ordre de leur inscription, mais dans un ordre obtenu (là encore) par une procédure récurrente faisant intervenir les adresses et les données de la mémoire. III.2 Le mot contenu dans le registre de données RD2 est utilisé comme adresse du registre RR3, par l'intermédiaire du décodeur DEC associé à ce registre. Le bit lu à l'adresse ainsi indiquée est transmis à la case A04 du registre RA1. Simultanément, les trois premiers bits DOl, D02, D03 du mot lu dans le registre RD2 sont placés dans les cases A01 à A03 du registre d'adresses RAI. III.3 Le mot lu dans la mémoire à l'adresse maintenant contenue dans le registre d'adresse RA1 est placé dans le registre de données RD2. III.4 Les étapes III.2 et III.3 sont répétées un nombre fixe de fois, par exemple 48 fois. IV. RESULTAT Le résultat peut être prélevé dans un des registres, de préférence le registre d'adresses RA1 qui est le plus facilement relié à l'extérieur. Ce résultat est envoyé au lecteur qui a effectué le même algorithme de son côté. L'égalité des résultats indique l'authenticité de la carte. Dans l'exemple décrit, le résultat peut être simplement le contenu du registre d'adresse RA1 à la dernière étape 111.5 du dernier cycle de la phase récurrente III. Mais on peut évidemment concevoir des variantes comme la transmission d'un bit d'un registre (RA1 ou RD2 de préférence) au cours d'un cycle, puis la transmission d'un autre bit à un cycle suivant, etc. On a ainsi décrit l'algorithme préféré selon l'invention pour l'établissement d'un résultat d'authentification. Parmi les points les plus intéressants de cet algorithme préféré, on notera les particularités suivantes - l'utilisation de procédures récurrentes permettant de constituer une adresse de mémoire à partir d'une part du contenu secret de la mémoire à une adresse précédente et d'autre part d'autres données; et - la constitution d'un aléa interne à partir de l'aléa externe et du contenu secret de la mémoire, puis l'utilisation de cet aléa interne et non pas de l'aléa externe, de sorte qu'il ne servirait à rien à un fraudeur d'essayer de lire l'aléa envoyé par le lecteur. Bien entendu, des variantes et des étapes plus complexes peuvent être prévues. Par exemple, on peut prévoir que le registre RR3 est rempli au cours de l'étape d'intialisation, par exemple avec une succession de bits tirés de la case A04 au cours des phases récurrentes de l'étape d'initialisation. Le contenu du registre RR3 peut alors être vidé, à raison d'un bit par phase, au cours des phases récurrentes de l'étape d'utilisation de l'aléa extérieur, dans une case du registre RA1, par exemple la case A03. Un autre exemple de modification consiste à adresser le registre RR3, au cours de la phase de création de l'aléa interne, par l'adresse du mot en cours, ou par une adrese modifiée (par exemple incrémentée d'une unité). La figure 2 représente une architecture générale de circuit de carte à mémoire permettant de mettre en oeuvre l'algorithme d'authentification décrit, en s'écartant le moins possible des architectures habituelles de cartes à mémoire. Ainsi, l'invention pourra être mise en oeuvre avec une consommation minimale de surface de puce, limitant le surcoût lié à la sécurité. Le circuit intégré s'organise autour d'une mémoire non volatile principale MNV1, qui contient des données utiles au fonctionnement normal de la carte à mémoire; elle contient aussi les données DT mentionnées précédemment (numéro de série de la carte par exemple). Cette mémoire MNV1 est pourvue de moyens de décodage classiques en ligne (DL) et en colonne (DC). Dans l'exemple représenté, c'est une mémoire organisée en mots de seize bits. Un compteur d'adresse CPT sert à définir les adresses successives des mots de la mémoire : les poids faibles définissent les adresses en colonne, et les poids forts les adresses en ligne; l'ensemble du circuit fonctionne en transmission séquentielle bit-à-bit, il faut donc incrémenter seize fois le compteur pour explorer les seize colonnes de la mémoire avant de changer de ligne. Une autre portion de mémoire non volatile est représentée séparément de la mémoire MNV1; il s'agit de la mémoire MNV qui contient la table secrète de cryptage propre à la carte. Cette portion de mémoire est non accessible, sauf au moment de la personnalisation de la carte, c'est-à-dire au moment de l'écriture des données secrètes propres à la carte. Il est connu de réaliser de telles portions de mémoire que l'on rend inaccessible (après personnalisation) par claquage de fusibles. Cette portion de mémoire inaccessible MNV est adressée par un registre d'adresses (4 bits dans l'exemple) qui va se remplir à chaque coup d'horloge H partiellement par des données en provenance de la mémoire MNV et partiellement par d'autres données. C'est l'équivalent du registre d'adresse RA1 de la figure 1. L'équivalent du registre RD2 n'est pas représenté sur la figure 2; il peut faire partie intégrante de la mémoire MNV . Un registre de mémoire RAM de 16 bits est en outre prévu pour stocker des bits en provenance de la mémoire MNV, ce bit étant accessible par un décodeur qui peut justement être le décodeur de colonne DC de la mémoire MNV1. Ce registre est l'équivalent du registre RR3 de la figure 1, qui contiendra l'aléa interne généra à partir de bits de la mémoire MNV. Enfin, puisque la mémoire est organisée en mots de 16 bits, un décodeur de colonnes DD est placé en sortie de la mémoire secrète MNV. Ce décodeur a une double fonction : d'une part sélectionner dans la mémoire MNV un mot de 4 bits parmi 16 bits pour en placer une partie dans le registre d'adresses RA1, d'autre part sélectionner un bit parmi seize dans le registre RAM pour le placer également dans le registre d'adresse. Cette organisation générale de mémoire n'est donnée qu'à titre indicatif pour montrer comment on peut rendre l'algorithme de l'invention compatible avec les architectures existantes. Un autre aspect intéressant de l'invention réside dans la possibilité de faire contrôler par la carte elle-même un résultat de cryptage fourni par le lecteur de cartes : la carte et le lecteur exécutent le même algorithme et on peut prévoir que le lecteur envoie régulièrement un bit pendant la phase où la carte utilise et crypte l'aléa interne. En effet, à ce moment là le lecteur est libre de transmettre des données. On peut prévoir par exemple le contrôle suivant : à un instant donné un bit déterminé de la table secrète NNV apparait sur une sortie de celle-ci; le lecteur qui exécute la procédure simultanément envoie alors le même bit à la carte. Celle-ci compare les bits reçus avec les bits calculés et peut ne valider son propre fonctionement que si la succession de résultats pendant les phases récurrentes est exacte. La carte comporte alors un moyen pour comparer un bit issu d'une sortie de la mémoire MNV à un bit envoyé par le lecteur en synchronisme. Cette particularité est avantageuse par exemple dans le cas où on veut réaliser des cartes à prépaiement rechargeables : le rechargement ne s'effectuera (par effacement de tous les bits d'une mémoire réservée à un crédit d'unités) que si le lecteur envoie la succession de bits qui correspond à une séquence de cryptage correct. C'est donc la carte qui contrôle le lecteur en même temps que le lecteur contrôle la carte. REVENDICATIONS 1. Procédé de cryptage d'information à l'aide d'une clé secrète, caractérisé en ce qu'il comporte l'exécution récurrente du cycle suivant : lecture d'un mot dans une mémoire de données secrètes (MNV), ce mot étant situé à une adresse déterminée au moins en partie par le contenu du mot lu au cycle précédent. 2. Procédé de cryptage selon la revendication 1, caractérisé en ce que la mémoire de données secrètes est contenue dans une carte à mémoire pouvant être introduite dans un lecteur de cartes, le cryptage servant à l'authentification de la carte. 3. Procédé selon la revendication 2, caractérisé en ce quil comporte une phase de cycles récurrents utilisant une donnée d'identification de la carte, dans laquelle l'adresse d'un mot lu au cours d'un cycle est définie en partie à partir des bits d'un mot lu au cycle précédent, et en partie à partir d'au moins un bit provenant d'une donnée d'identification de la carte, stockée dans la carte. 4. Procédé selon l'une des revendications 2 et 3, caractérisé en ce qu'il comporte une phase de cycles récurrents utilisant une donnée externe, dans laquelle l'adresse d'un mot lu au cours d'un cycle est définie en partie par les bits d'un mot lu à l'adresse précédente et en partie par au moins un bit d'une donnée transmise par le lecteur de cartes à la carte. 5. Procédé selon la revendication 4, caractérisé en ce que la donnée transmise par le lecteur est une donnée aléatoire. 6. Procédé selon la revendication 5, caractérisé en ce que les mots lus au cours des cycles successifs servent à établir un nouveau mot aléatoire à l'intérieur de la carte, ce mot étant stocké dans un registre interne (RR3) de la carte. 7. Procédé selon l'une des revendications 2 à 6, caractérisé en ce qu'il comporte une phase de cycles récurrents utilisant une donnée aléatoire interne, dans laquelle l'adresse d'un mot lu au cours d'un cycle est définie en partie par le mot lu à l'adresse précédente et en partie par au moins un bit d'un registre interne (RR3) de la carte, ce registre contenant un mot aléatoire. 8. Procédé selon la revendication 7, caractérisé en ce que le registre interne (RR3) est adressable et en ce que l'adresse appliquée à ce registre, au cours d'un cycle de la phase récurrente utilisant la donnée aléatoire interne est constituée à partir d'un mot lu dans la mémoire au cours de ce cycle. 9. Procédé selon l'une des revendications précédentes, pour l'authentification d'une carte à puce contenant une mémoire données secrètes, cette carte étant introduite dans un lecteur de cartes, caractérisé en ce que le lecteur de cartes envoie à la carte une donnée aléatoire, la carte effectue un cryptage par phases récurrentes, et la carte envoie au lecteur un résultat de cryptage constitué à partir de bits des mots lus dans la mémoire au cours de certains des cycles récurrents. 10. Procédé selon la revendication 2, caractérisé en ce que le lecteur de cartes envoie à la carte un code aléatoire externe, et en ce que la carte engendre un code aléatoire interne à partir de ce code externe, le code interne étant utilisé pour l'authentification de la carte à puce par cryptage de ce code à l'aide des données secrètes contenues dans la mémoire. 11. Circuit de cryptage, notamment pour carte à puce pourvue de moyens de sécurité contre la fraude, ce circuit comportant une mémoire de données secrètes (MNV) servant de clé de crytage, caractérisé en ce qu'il comporte un registre d'adresse (RA1) pour contenir une adresse de mot de la mémoire, un registre de donnée (RD2) pour recevoir et stocker temporairement le mot lu à l'adresse contenue dans le registre d'adresse, des moyens pour placer dans le registre d'adresse au moins une partie du mot contenu dans le registre de donnée, et des moyens pour exécuter des lectures successives de la mémoire aux adresses succesivement obtenues dans le registre d'adresse. 12. Carte à puce caractérisée en ce qu'elle comporte un circuit de cryptage selon la revendication 11, et des moyens pour transmettre à l'extérieur de la carte un résultat de cryptage constitué par une succession de bits prélevés dans le registre de donnée (RD2) au cours de certaines des lectures successives. 13. Carte à puce selon la des revendication 12, caractérisée en ce qu'elle comporte des moyens pour placer dans le registre d'adresse au moins un bit ne provenant pas du mot contenu dans le registre de donnée. 14. Carte à puce selon la revendication 13, caracatérisée en ce qu'elle comporte des moyens pour placer dans le registre d'adresse un bit provenant du lecteur de cartes. 15. Carte à puce selon l'une des revendications 13 et 14, caractérisée en ce qu'elle comporte des moyens pour placer dans le registre d'adresse un bit provenant d'une mémoire non volatile de la carte (MDI). 16. Carte à puce selon l'une des revendications 13 à 15, caractérisée en ce qu'elle comporte des moyens pour placer dans le registre d'adresse un bit provenant d'un registre volatile de la carte (RR3). 17. Carte à puce selon l'une des revendications 12 à 16, caractérisée en ce qu'elle comporte des moyens pour placer dans un registre volatile de la carte des bits provenant du registre de donnée, ces bits étant obtenus au cours de lectures successives de la mémoire.