Brevet FR2706712A1 — publié le 19941223

La présente invention concerne un système de commutation temporelle destiné à un réseau de transmission de cellules du type à mode de transfert asynchrone. Dans un tel réseau, les informations sont transférées par des cellules composées, chacune, d'un nombre fixe d'octets dont un certain nombre constitue un en-tête de la cellule, les autres portant l'information à transférer. La longueur d'une cellule est par exemple de 53 ou de 56 octets alors que celle de l'en-tête est de 5 octets. La présente invention s'applique notamment à un commutateur du type de celui qui est décrit dans le document de brevet EP-A-113 639. Un tel commutateur comprend essentiellement une pluralité de multiplex entrants et une pluralité de multiplex sortants, une mémoire tampon prévue pour pouvoir stocker les cellules entrantes, des files de commande respectivement affectées aux multiplex sortants et une mémoire de traduction. Son fonctionnement est le suivant. L'en-tête d'une cellule présente sur un multiplex entrant est analysé, en particulier l'identificateur de circuit virtuel, encore appelé VCI, ou l'identificateur de trajet virtuel, encore-:appelé VPI. A partir de l'examen de cet en- tête, on détermine, dans un processus de traduction de VCI ou de VPI qui est réalisé au moyen de la mémoire de traduction, le ou les multiplex de sortie ainsi qu'un nouvel en-tête de la cellule. On notera que le processus par lequel on affecte plusieurs multiplex de sortie à une cellule entrante est appelé dans la suite de la description processus de diffusion. Ce processus aboutira à l'émission de cette cellule sur ces multiplex de sortie. La cellule entrante est mémorisée dans la mémoire tampon à une adresse correspondant à l'adresse qui suit celle à laquelle la dernière cellule a été mémorisée. Les adresses sont par exemple données par un compteur dont la sortie est incrémentée à chaque arrivée de cellules sur les différents multiplex. L'adresse de mémorisation de la cellule entrante est stockée dans la ou les files de commande qui correspondent respectivement au ou aux multiplex de sortie auxquels le processus de traduction a affecté la cellule entrante. La lecture des files commande l'émission sur le multiplex de sortie des cellules mémorisées dans la mémoire tampon. Depuis la mise au point de ce type de commutateurs, l'évolution technologique a permis leur intégration sur une seule puce, ce qui a nécessité de s'assurer, pendant toute la durée de vie de cette puce, que chaque chemin de données n'est pas altéré. Il pourrait l'être, notamment par un phénomène qui peut avoir lieu dans l'une des mémoires du commutateur et par lequel un bit a systématiquement la même valeur, zéro ou un alors que la valeur stockée correspondante devrait être tantôt zéro tantôt un. Ce phénomène est appelé par la suite phénomène de collage à un potentiel. Or, une cellule qui est affectée par un tel défaut est difficile à vérifier car son anomalie ne sera pas détectée par l'interface d'entrée du commutateur puisque ce phénomène de collage a lieu dans le commutateur. Il ne le sera pas non plus en sortie car, dans ce cas, on génère un code correcteur d'erreur qui est fonction de l'information à transmettre et qui permet la correction. L'utilisateur ne peut donc pas savoir d'o provient l'erreur. Le but de l'invention est donc de -proposer un système de commutation qui apporte une solution à ce problème. A cet effet, un système de commutation temporelle selon l'invention est remarquable en ce qu'il comporte une unité d'interfaçage prévue pour générer une cellule de test ou une cellule de signalisation qui-est stockée dans la mémoire tampon dudit système de commutation alors qu'une cellule vide est détectée sur un des multiplex entrants, une unité de files de commande commandant la lecture.de ladite mémoire tampon en vue de la sortie de ladite cellule sur un ou plusieurs multiplex sortants ou en vue de la transmission de ladite cellule à ladite unité d'interfaçage. Selon une autre caractéristique de l'invention, ladite unité d'interfaçage est prévue pour engendrer, au moment de l'initialisation dudit système de commutation, au moins autant de cellules test que la mémoire tampon comporte d'adresses de stockage de cellules. Selon une autre caractéristique de l'invention, l'unité d'interfaçage est prévue pour effectuer la comparaison entre la cellule telle qu'elle a été engendrée par elle ou telle qu'elle a été engendrée par l'unité d'interfaçage d'un autre système de commutation du même réseau et la cellule telle qu'elle lui est transmise de la mémoire tampon. Selon une autre caractéristique de l'invention, l'unité d'interfaçage est reliée à un processeur qui est prévu pour effectuer l'analyse de la cellule telle qu'elle lui est transmise de la mémoire tampon en comparaison avec la cellule telle qu'elle a été engendrée par ladite unité d'interfaçage ou telle qu'elle a été engendrée par l'unité d'interfaçage d'un autre système de commutation du même réseau, afin de déterminer les adresses de la mémoire tampon qui sont défectueuses. Selon une autre caractéristique de l'invention, il comporte une unité logique de gestion prévue pour délivrer les adresses de stockage des cellules entrantes dans ladite mémoire tampon. Selon une autre caractéristique de l'invention, l'unité d'interfaçage est reliée à ladite unité logique de gestion afin de délivrer à ladite unité logique de gestion les adresses de la mémoire tampon qui ont été déterminées comme étant défectueuses afin d'interdire le stockage de cellules à ces adresses. Selon une autre caractéristique de l'invention, ladite unité de gestion délivre comme adresse de stockage d'une cellule soit une adresse de la mémoire tampon qui a été libérée par la lecture ou toutes les lectures de la cellule qui y était stockée, s'il en existe, soit une adresse délivrée par un compteur, dans le cas contraire. Selon une autre caractéristique de l'invention, il comporte une unité de libération consistant en une mémoire dans laquelle est stocké, pour chaque adresse de la mémoire tampon, le nombre de directions prévues pour la cellule stockée à cette adresse dans la mémoire tampon, ce nombre étant décrémenté à chaque lecture de cette adresse de la mémoire tampon, ladite unité délivrant, à l'unité de gestion, un signal de libération pour une adresse lorsque ledit nombre stocké pour ladite adresse prend la valeur zéro. Selon une autre caractéristique de l'invention, l'unité de libération comprend une mémoire qui comporte autant d'adresses d'écriture que la mémoire tampon, les bits d'une adresse étant en relation biunivoque avec les multiplex de sortie, un bit d'une adresse prenant une première valeur lorsqu'une cellule destinée au multiplex associé à ce bit est stockée dans la mémoire tampon à ladite adresse et prenant une seconde valeur lorsque ladite cellule est lue à ladite adresse de la mémoire tampon pour être dirigée vers ledit multiplex de sortie, l'unité de libération délivrant, à l'unité de gestion, un signal de libération pour une adresse lorsque tous les bits de ladite adresse ont la seconde valeur. Selon une autre caractéristique de l'invention, l'unité de files de commande est prévue pour stocker les adresses de stockage des cellules dans la mémoire tampon et pour délivrer lesdites adresses afin de commander la lecture desdites cellules de manière à les diriger vers l'un ou plusieurs des multiplex de sortie. Selon une autre caractéristique de l'invention, ladite unité de files comprend autant de blocs de mémorisation que de sorties du système, l'entrée de données de chaque bloc étant reliée à un unique bus de données à écrire et la sortie de données de chaque bloc étant reliée à un unique bus de données à lire, chaque bloc étant constitué d'une pluralité d'étages dans chacun desquels-peut être stockée une pluralité de mots représentatifs d'adresses de stockage, l'adresse de chaque mot dans un étage étant sélectionnée, d'une part, par un sélecteur en écriture et, d'autre part, par un sélecteur en lecture respectivement commandés par des compteurs, et chaque étage étant sélectionné, d'une part, par un registre à décalage d'écriture et, d'autre part, par un registre à décalage de lecture respectivement commandés par les sorties "débordement" desdits compteurs. Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un schéma synoptique d'un système de commutation selon l'invention, la Fig. 2 est un diagramme montrant le traitement de conversion parallèle-diagonale des cellules, la Fig. 3 est un schéma synoptique d'une mémoire tampon d'un système de commutation selon l'invention, la Fig. 4 est un schéma synoptique d'un premier mode de réalisation d'une unité de files de commande d'un système de commutation selon l'invention, la Fig. 5 est un schéma synoptique d'une unité d'interfaçage faisant l'objet de la présente invention, la Fig. 6 est un diagramme montrant l'insertion d'une cellule alors qu'une cellule vide a été détectée, la Fig. 7 est un diagramme qui montre le processus de conversion mot/octet utilisé dans un système de commutation selon l'invention, la Fig. 8 est un schéma synoptique d'une unité logique de gestion qui est utilisée dans un système de commutation selon l'invention, la Fig. 9 est un schéma synoptique d'une unité de libération utilisée dans un système de commutation selon l'invention, la Fig. 10 est un schéma synoptique d'une unité de files de commande utilisée dans un système de commutation selon l'invention, la Fig. 11 est un schéma synoptique d'un bloc de mémorisation qui compose une unité de files de commande selon la Fig. 10, et la Fig. 12 est un diagramme des temps qui explique le fonctionnement d'une unité de files de commande selon la Fig. 10. Le schéma synoptique de la Fig. 1 montre un exemple de réalisation d'une matrice de commutation formant un élément essentiel d'un commutateur temporel de cellules suivant l'invention. Une cellule arrivant sur une des jonctions E1 à E4 est à commuter pour être transmise sur une ou plusieurs jonctions de sortie Sl à S4. Chaque cellule entrante a une longueur fixe qui peut être de 53 octets ou de 56 octets. Elle comporte un en-tête de cinq octets qui est subdivisé en une pluralité de champs parmi lesquels se trouve un champ d'identification du trajet virtuel VPI ou un champ d'identification du circuit virtuel VCI. Chaque jonction E1 à E4 est respectivement reliée à l'entrée d'un circuit logique d'entrée CE1 à CE4 lui-même relié à l'entrée d'une file d'alignement FE1 à FE4. La sortie de chaque file d'alignement est reliée à une des quatre entrées principales d'une matrice de rotation MRE qui est prévue pour effectuer une conversion parallèle-diagonale. La matrice de rotation MRE peut être du type de celle qui est décrite dans le document de brevet EP-A-113 639. Chaque circuit logique d'entrée CE1 à CE4 et sa file d'alignement FE1 à FE4 associée sont prévus pour, d'une part, convertir les bits en série des cellules entrantes sur la jonction El à E4 en bits arrangés en parallèle à l'entrée de la matrice de rotation MRE et pour, d'autre part, cadrer les débuts des cellules entrantes de manière que, d'une jonction E1 à E4 à la suivante, ces débuts soient délivrés à la matrice de rotation MRE avec un décalage prédétermine. Chaque cellule est considérée comme étant constituée d'une pluralité de mots de longueur fixe et le décalage résultant des files d'alignement FEl à FE4 correspond alors à la longueur d'un mot. Dans la suite de la description, on considérera que chaque cellule est constituée de seize mots de vingt huit bits et que le décalage entre les cellules à la sortie des files d'alignement FE1 à FE4 est d'un mot. De plus, la fonction de chaque file d'alignement FEI à FE4 est de délivrer, sur un fil fl à f4, un bit, dit bit DC, qui est à 1 pendant toute la durée du premier mot de la cellule entrante correspondante sinon à 0. On a schématisé à la Fig. 2 le principe du processus de diagonalisation effectué par la matrice de rotation d'entrée MRE. Sur cette Fig. 2, on voit les cellules Cl à C4, en fonction du temps t, telles qu'elles apparaissent sur les entrées de la matrice MRE et les données D1 à D4 résultant du traitement de diagonalisation des cellules Cl à C4 telles qu'elles apparaissent sur les sorties de la matrice MRE. Chaque mot de chaque cellule Cl à C4 est représenté par un premier chiffre indiquant son numéro d'ordre dans la cellule suivi d'un second chiffre qui est placé en exposant et qui indique le numéro du multiplex auquel appartient la cellule concernée. On remarque le décalage d'un mot entre les cellules Cl, C2, C3 et C4 appartenant à deux files FEl, FE2, FE3 et FE4 consécutives. On constate que les données D1 sont en fait les premiers, cinquièmes, neuvièmes et treizièmes mots des cellules Cl à C4. De même, les données D2 sont les seconds, sixièmes, dixièmes et quatorzièmes mots des cellules Cl à C4, etc. La sortie de la matrice de rotation MRE qui porte les données Dl est reliée à l'entrée d'une mémoire MTRAD dite de traduction dans laquelle les numéros d'identification de trajets virtuels VPI ou de circuits virtuels VCI sont traduits en de nouveaux numéros d'identification. Ainsi les mots D1 deviennent des mots traduits D'l qui sont présents à la sortie de la mémoire de traduction MTRAD sur le fil f5. Pour éviter que la mémoire de traduction MTRAD puisse effectuer un traitement des mots autres que ceux qui contiennent les identificateurs, c'est-à-dire autres que les premiers mots des cellules, elle est commandée seulement lorsque l'un des bits DC des files d'alignement FE1 à FE4 se trouve à un niveau 1. Lorsque tous les bits DC sont à O, le mot D1 présent à son entrée se retrouve intégralement sur sa sortie, sans modification. La sortie de la mémoire de traduction MTRAD est reliée, par le fil f5, d'une part, à une entrée d'écriture d'une mémoire de stockage des cellules, dite par la suite mémoire tampon MT, et, d'autre part, à l'entrée d'une unité logique de gestion ULG. Les sorties portant les données D2, D3 et D4 de la matrice de rotation d'entrée MRE sont respectivement reliées à trois autres entrées d'écriture de la mémoire tampon MT. La mémoire MT comporte quatre sorties de lecture qui sont respectivement reliées à quatre entrées d'une matrice de rotation de sortie MRS, pour lui délivrer des données lues DL1 à DL4. Le fonctionnement de la matrice MRS est similaire à celui de la matrice de rotation d'entrée MRE. On a représenté à la Fig. 3 un schéma synoptique d'un exemple de réalisation de la mémoire MT. Elle est constituée de quatre blocs de stockage identiques MT1 à MT4 qui reçoivent sur leurs entrées respectives, les mots des données D'l, D2, D3 et D4 à stocker et qui délivrent, sur leurs sorties respectives, les mots des données lues DL1 à DL4 destinées à la matrice de rotation de sortie MRS. Chaque bloc de stockage MT1 à MT4 reçoit, respectivement sur ses entrées de commande en écriture et en lecture, les signaux w et r engendrés, comme on le verra par la suite, par l'unité de gestion ULG. Un bloc principal d'adressage en écriture BEl comporte une première entrée destinée à recevoir l'adresse de stockage ADRE engendrée par l'unité de gestion ULG et une seconde entrée destinée à recevoir le numéro de diagonale N, également délivré par l'unité ULG, à laquelle appartient le mot à stocker. Il délivre, au premier bloc MT1 de la mémoire MT, l'adresse ADRE1 à laquelle doit être stocké le mot D'l, cette adresse étant obtenue par concaténation de l'adresse de stockage ADRE et du numéro de diagonale N. Il délivre également, sur une autre sortie, l'adresse ADREi' correspondant à l'adresse ADRE1 mais avec un retard égal à la durée d'un mot. Le bloc principal BEl comporte également quatre registres dans lesquels sont respectivement stockées les adresses de stockage ADRE des premiers mots des quatre cellules en cours de stockage. Chaque bloc secondaire BE2 à BE4 reçoit sur son entrée l'adresse ADRE1' à ADRE3' engendrée par le bloc précédent, adresse le bloc de mémorisation MT2 à MT4 associé avec les adresses ADRE2 à ADRE4 qui sont respectivement égales à ADRE1' à -ADRE3', et délivre, à l'exception du bloc BE4, les adresses ADRE2' et ADRE3' qui sont respectivement égales à ADRE2 et ADRE3 avec un retard d'une durée égale à la durée d'un mot. On a représenté, à la Fig. 2, la valeur prise par l'entrée d'adressage ADRE ainsi que celle de l'entrée N en fonction du temps et en correspondance avec les valeurs prises par les sorties D1 à D4 de la matrice de rotation d'entrée MRE. On rappelle que les exposants utilisés sur cette Fig. sont associés au numéro des cellules C1 à C4. On constate notamment que le premier mot 11 de la cellule Cl est stocké dans le premier bloc de stockage MT1 à une adresse ADRE égale à la concaténation de l'adresse de stockage ADREI pour les bits de poids fort et de 00 pour les bits de poids faible et que le premier mot 12 de la cellule C2 est stocké dans le premier bloc de stockage MT1 à une adresse ADRE égale à la concaténation de l'adresse ADRE2 et de 00. Par ailleurs, le second mot 21 de la cellule Cl est stocké dans le second bloc de stockage MT2 à une adresse ADRE2 qui est délivrée avec un retard d'un mot par le premier bloc d'adressage BEl au second bloc d'adressage BE2. Cette adresse est, comme on l'a vue précédemment, égale à la concaténation de l'adresse ADRE1 et de 00. Pour le cinquième mot 51 de la cellule Cl, la valeur de N est incrémentée d'une unité et passe à la valeur 01. Par ailleurs, le bloc d'adressage principal BEl, qui ne reçoit pas à ce moment de signaux d'adresse sur son entrée ADRE, utilise ses registres internes pour délivrer de nouveau l'adresse ADRE1 Le cinquième mot 51 de la cellule Ci est donc stocké dans le premier bloc de stockage MT1 à une adresse qui est la concaténation de l'adresse de stockage ADRE1 et de 01. Le cinquième mot 52 de la cellule C2 est stocké, quant à lui à l'adresse ADRE2, 01. Quant au sixième mot 61 de la cellule Cl, on comprendra qu'il sera stocké dans le second bloc de stockage MT2 à l'adresse ADRE2, 01. Ce processus de stockage se poursuit jusqu'au stockage complet des quatre cellules Cl à C4, puis recommence pour de nouvelles autres cellules entrantes. La mémoire MT comporte un bloc principal BL1 d'adressage en lecture et trois blocs secondaires BL2 à BL4 d'adressage en lecture. Le bloc principal d'adressage BL1 reçoit, sur une entrée, l'adresse de stockage à lire ADRL engendrée par l'unité de commande UFC et, sur une seconde entrée, le numéro de diagonale N à laquelle appartient le mot à lire. Il comporte encore une sortie d'adressage destinée à délivrer au premier bloc d'adressage MTl de la mémoire MT l'adresse du mot à lire, cette adresse étant obtenue par concaténation de l'adresse de stockage à lire ADRL et du numéro de diagonale N. Il comporte une seconde sortie d'adressage sur laquelle est délivrée la même adresse ADRL mais avec un retard d'une durée égale à la durée d'un mot. Le bloc principal BL1 comporte également quatre registres dans lesquels sont respectivement stockées les adresses de stockage à lire ADRL des premiers mots des quatre cellules en cours de lecture. Chaque bloc secondaire BL2 à BL4 comporte une entrée d'adressage pour recevoir l'adresse retardée délivrée par le bloc précédent, une première sortie pour délivrer au bloc de mémoire associé MT2 à MT4 l'adresse présente sur son entrée d'adressage, et une seconde sortie d'adressage pour délivrer l'adresse retardée. Le fonctionnement en lecture de la mémoire tampon MT et le principe de son adressage en lecture sont les mêmes qu'en écriture et ne seront par conséquent pas de nouveau décrits. Sur la Fig. 1, la matrice de rotation MRS comporte quatre sorties respectivement reliées à l'entrée de quatre files d'alignement FS1 à FS4 pour leur délivrer des signaux DS1 à DS4. Les files FSl à FS4 ont leurs sorties qui sont respectivement reliées à quatre entrées de circuits logiques de sortie CS1 à CS4 dont les sorties sont respectivement reliées aux quatre jonctions de sortie SI à S4 portant les quatre multiplex de sortie. L'unité logique de gestion ULG est prévue pour délivrer, à la mémoire MT, le signal de commande en écriture w, le signal de commande en lecture r, l'adresse de stockage ADRE des cellules et le signal N de numéro de diagonale en cours de traitement. Elle délivre également, à une unité de files de commande UFC, le signal d'adresse ADRE. L'unité UFC est prévue pour délivrer, à la mémoire MT, un signal d'adresse en lecture ADRL. L'unité UFC reçoit de la mémoire MTRAD un signal E et un signal L. Selon un mode de réalisation représenté à la Fig. 4, l'unité de files de commande UFC est constituée de quatre files F1 à F4 associées de manière biunivoque aux quatre sorties de la matrice de rotation de sortie MRS. Chacune de ces files F1 à F4 a une entrée d'adresse qui est reliée à l'unité logique ULG pour y recevoir l'adresse de stockage AD de la cellule qui est en cours de stockage -dans la mémoire MT, une entrée d'écriture recevant un des fils portant le signal E pour commander son écriture pour le stockage de l'adresse AD et une entree de lecture recevant un des fils portant le signal L pour commander sa lecture. Chaque file F1 à F4 est reliée à une entrée correspondante d'un multiplexeur MUX dont la sortie porte l'adresse de lecture ADRL pour la délivrer à la mémoire tampon MT. Ainsi, lorsqu'une file de commande F1 à F4 est commandée en lecture, la valeur de l'adresse qu'elle délivre se retrouve en sortie du multiplexeur MUX et sur l'entrée ADRL de la mémoire MT. Le fonctionnement de la matrice de commutation jusqu'ici décrit est le suivant. La première phase correspond au stockage dans la mémoire MT des mots des cellules. Pendant cette phase, chaque premier mot des cellules est traduit dans la mémoire de traduction MTRAD et le mot traduit est stocké dans la mémoire MT à une adresse ADREi déterminée par l'unité de gestion ULG. Les autres mots de la cellule sont également stockées, selon le processus explicité ci-dessus, dans la mémoire MT. Durant cette phase, l'unité de gestion ULG envoie à l'unité UFC l'adresse AD = ADREi pour son stockage dans la ou les files F1 à F4 qui correspondent aux multiplex vers lesquels la cellule doit être transmise. Après la première phase d'écriture dans la mémoire MT, a lieu la seconde phase de sa lecture. Durant cette seconde phase, l'unité: de gestion ULG envoie cycliquement à chacune des files F1 à F4 de l'unité UFC des signaux de commande de lecture L. A chaque instant de cette phase, une file F1 à F4 est ainsi commandée et délivre sur sa sortie l'adresse de stockage ADRL à lire dans la mémoire MT. Le mot lu à cette adresse est présent sur la première entrée de la matrice de rotation de sortie MRS qui est dans un état tel que le mot ainsi lu se retrouve sur la sortie de la matrice MRS qui correspond à la file F1 à F4 commandée en lecture. Les mots sur les autres entrées de la matrice de rotation MRS sont lus à des adresses qui sont déduites des adresses de lecture des cycles précédents de la même phase. Un commutateur selon l'invention comporte en outre une unité d'interfaçage UI qui est reliée au bus BAD d'un processeur externe PE. Le bus BAD est du type classique à couple adresse-données et à fils de commande de lecture, d'écriture et de validation. L'unité d'interfaçage UI est également reliée à la mémoire de traduction MTRAD pour pouvoir effectuer des opérations d'écriture et de lecture de données de traduction DT dans cette mémoire. Elle comporte encore, pour délivrer à la matrice de rotation MRE des mots de cellules test ou de signalisation, nommés ici C5, ainsi que des signaux de commande SC, deux sorties qui sont respectivement reliées à des entrées correspondantes de la matrice MRE. Pour recevoir des mots de cellules test DS5, elle comporte aussi une entrée reliée à une sortie supplémentaire de la matrice de rotation de sortie MRS. Elle est également reliée à l'unité de gestion ULG pour y délivrer des données de commande DC. Elle comporte également une entrée de commande reliée à la sortie d'une porte du type OU dont les quatre entrées sont respectivement reliées en dérivation sur les fils fl à f4 portant les signaux DC des files d'alignement d'entrée FE1 à FE4. On rappelle ici que le bit DC d'une file d'alignement FEi est à 1 lorsque c'est le premier mot d'une cellule qui se présente sur la sortie de la file et est à O dans les autres cas. Ces autres cas ont lieu lorsque le mot en sortie de la file FEi considérée est soit un mot vide soit un mot d'une cellule autre que le premier mot. Dans le premier cas, le bit DC se trouve dans l'intervalle de temps qui correspond à la première diagonale (voir, à la Fig. 2, l'intervalle de temps noté Il). Si à l'intérieur de cet intervalle de temps Il, pendant la durée d'un des premiers mots des quatre cellules entrantes tl, t2, t3 ou t4, tous les bits DC sont à 0, c'est que le premier mot 11, 12, 13 ou 14 qui est présent à la sortie de la file considérée, est vide. En conséquence, aucune cellule n'est présente à la sortie de cette file et le signal CV en sortie de la porte OU est alors à 0. On a représenté à la Fig. 5 un schéma synoptique d'un mode de réalisation de l'unité d'interfaçage UI. Elle comprend un premier registre REG1 qui est directement accessible, par le bus donnée/adresse BAD et par un fil de commande fcl approprié, par le processeur externe PE. La sortie de données du registre REG1 délivre des données à écrire DE à l'entrée de données d'un bloc de mémorisation MCT1 et reçoit des données à lire DL de la sortie de données d'un second bloc de mémorisation MCT2. Le bloc MCT1 est commandé en écriture, par le registre REG1, par un signal de commande noté w et le bloc MCT2 est commandé en lecture par un signal de commande r. Elle comprend encore une unité de commande en lecture UCL reliée au premier bloc de mémorisation MCT1 par des fils de données fd et par des fils de commande fc appropriés. L'unité de commande UCL comporte en outre une entrée de commande qui est destinée à recevoir le signal CV et le signal d'horloge locale t. Elle comporte également une sortie qui est destinée à fournir le signal de commande SC à la matrice de rotation d'entrée MRE. Enfin, elle comporte une sortie de données qui est reliée à l'entrée d'un convertisseur COM qui convertit les octets OCL constituant les cellules lues dans le bloc MCT1 en mots MCL de ces cellules, ces mots étant délivrés à la sortie du convertisseur COM. Elle comprend encore une unité de commande en écriture UCE reliée au second bloc de mémorisation MCT2 par des fils de données fd et par desfils de commande fó appropriés. L'unité de commande UCE comporte une entrée de commande qui est destinée à recevoir le signal d'horloge locale t. Enfin, elle comporte une entrée de données qui est reliée à la sortie d'un convertisseur CMO. Celui-ci convertit les mots de cellules à écrire MCE présents sur son entrée en octets OCE qui sont donc fournis à l'entrée de l'unité d'écriture UCE. Les mots de cellules MCE sont issus de la sortie supplémentaire de la matrice de rotation de sortie MRS. On notera que les mots MCL et MCE correspondent respectivement aux mots notés C5 et DS5 à la Fig. 1 L'unité d'interfaçage UI comporte également une unité comparaison UC qui est prévue pour recevoir les données à écrire DE issues du REG1 et les données à lire DL issues de la mémoire MCT2, pour en effectuer la comparaison et pour délivrer un signal résultat de la comparaison rc au REG1. L'unité d'interfaçage UI comporte un second registre REG2 qui est directement accessible, par le bus données/adresse BAD et par un fil de commande fc2 approprié, par le processeur externe PE. Il est relié à une unité d'écriture et de lecture UEL1 commandée par le signal d'horloge locale t pour fournir ou recevoir des données de traduction DT de la mémoire MTRAD. L'unité d'interfaçage UI comporte enfin un troisième registre REG3 qui est directement accessible, par le bus données/adresse BAD et par un fil de commande fc3 approprié, par le processeur externe. Il est relié à une unité d'écriture et de lecture UEL2 commandée par le signal d'horloge locale t pour fournir ou recevoir des données de commande DC à l'unité de gestion ULG. Le fonctionnement de l'unité d'interfaçage UI est le suivant. Le bloc MCT1 est destiné à mémoriser une ou plusieurs cellules test ou une ou plusieurs cellules de signalisation qui seront ensuite fournies à la matrice de rotation d'entrée MRE. De telles cellules comportent 56 octets ou 53 octets. Pour mémoriser une cellule dans le bloc MCT1, le processeur externe PE adresse le registre REG1 et lui transmet les 56 ou 53 octets de la cellule. Le registre REG1 commande, par son signal de commande w, l'écriture dans le bloc MCT1 de ces 56 ou 53 octets à une adresse de ce bloc qu'il détermine. On notera que ce processus est commandé par le processeur externe PE et qu'il s'effectue donc à sa vitesse de traitement. Un processus d'acquittement peut être mis en place pour avertir le processeur externe PE que la mémorisation complète d'une cellule est achevée. On notera encore que ce processus de mémorisation peut être amélioré suivant que le processeur externe PE possède ou ne possède pas de canal DMA (canal drAccès Direct à une Mémoire). Pour fournir à la matrice de rotation d'entrée MRE une cellule mémorisée dans le bloc MCT1, le processus suivant est mis en oeuvre. L'unité de commande en lecture UCL est active lorsque le niveau du signal CV est à 0 pendant un intervalle de temps déterminé. Comme on l'a vu précédemment, cela a lieu lors de l'apparition du premier mot d'une cellule vide. A ce moment, l'unité UCL commande la lecture dans le bloc de mémorisation MCT1 des 53 ou 56 octets qui composent une cellule et transmet les octets lus au convertisseur COM. Celui-ci effectue alors une conversion octet/mot. On notera que le processus de lecture est effectué à la vitesse de l'horloge locale. La cellule en sortie de l'unité d'interfaçage UI est transmise mot à mot à l'entrée supplémentaire de la matrice de rotation d'entrée MRE. En même temps, l'unité d'interfaçage UI commande la matrice de rotation MRE de manière que l'entrée supplémentaire se substitue à l'entrée qui ne porte pas de cellules. La Fig. 6 est un schéma qui montre les données D1 à D4 en sortie de la matrice de rotation d'entrée MRE lorsqu'une cellule t est insérée à la place de la cellule 2. On voit également les états des signaux DC1 à DC4 engendrés par les files d'alignement FE1 à FE4 et l'état du signal CV à la sortie de la porte OU. On voit que ce dernier passe à 0 dans l'intervalle de temps t2 pendant lequel le premier mot 12 de la cellule 2 aurait dû apparaître. Le premier mot lt de la cellule insérée, à l'instar des premiers mots des autres cellules, forme une donnée D1 à la sortie de la matrice de rotation MRE et est ensuite transmis à la mémoire de traduction MTRAD. Comme on l'a également vu précédemment, la mémoire MTRAD fournit, sur son fil fS, un nouveau premier mot Dl' et commande l'unité de gestion ULG. Celle-ci détermine l'adresse de stockage ADRE dans la mémoire tampon MT de ce premier mot et des autres mots de la cellule selon un processus qui a déjà été décrit. Elle délivre également des signaux de commande E et L à -l'unité de files UFC pour que, lors de la lecture de la cellule dans la mémoire MT, celle-ci soit dirigée correctement sur l'une ou plusieurs jonctions de sortie Sl à S4 et/ou DS5. La ou les directions de cette cellule sont déterminées par le contenu de la mémoire MTRAD. Or, ce contenu peut être modifié par le processeur externe PE via l'unité d'interfaçage UI selon le processus que l'on va maintenant décrire. Le- processeur externe PE adresse le registre REG2 et lui transmet les octets qui sont nécessaires à la mémoire MTRAD. Ces octets sont stockés momentanément dans l'unité d'écriture/lecture UELl. Ce processus est effectué à la vitesse de traitement du processeur externe PE. La lecture de l'unité UEL1 et la transmission des octets lus à la mémoire MTRAD ont lieu lorsque celle-ci est disponible, c'est-à- dire lorsqu'elle n'est pas déjà adressée pour des opérations de traduction. Comme il a déjà été dit, ces opérations de traduction ont lieu lorsque ce sont des premiers mots de cellules qui se trouvent à son entrée, c'est-à-dire pendant les quatre premières unités de temps tl à t4, soit l'intervalle de temps Il (voir Fig. 6). En conséquence, l'unité d'écriture et de lecture UEL1 commande la mémoire MTRAD en dehors de cet intervalle de temps Il, c'est-à-dire pendant les temps t5 à tl6. Ces temps sont déterminés au moyen du signal de l'horloge locale t. Un processus d'acquittement peut être mis en place pour indiquer au processeur externe PE que la mémorisation de nouvelles valeurs dans MTRAD est complètement achevée. Lorsqu'elle est dirigée sur la sortie supplémentaire DS5 de la matrice de rotation de sortie MRS, la cellule test se retrouve à l'entrée de l'unité d'interfaçage UI. Là, elle est transmise au convertisseur CMO o elle est soumise à une conversion mot/octet. Les octets résultants sont transmis pour mémorisation dans le bloc de mémorisation MCT2. L'unité de commande en écriture UCE détermine leur adresse de stockage dans le bloc MCT2. Ce processus de mémorisation est commandé par l'unité de commande en écriture UCE et s'effectue à la vitesse de l'horloge locale t. Un bit du registre d'état REG1 prend une valeur spécifique indiquant au processeur externe PE qu'une cellule est stockée dans le bloc MCT2. - Le processeur externe PE effectue la lecture de ce bloc MCT2 via le registre REG1 et, ce, au moment et à la vitesse qu'il détermine. On remarquera que, du fait qu'en exploitation le commutateur traite aussi des cellules provenant des multiplex entrants, la lecture, dans la mémoire tampon MT, de la cellule test ne se fera pas nécessairement immédiatement. On notera qu'il y a lieu de faire la distinction entre des cellules dites de test et des cellules dites de signalisation. Alors qu'une cellule de signalisation est une cellule qui possède un numéro de VCI ou de VPI spécifique et connu de tous les commutateurs du réseau pour la distinguer des cellules d'informations, une cellule de test est une cellule sans VCI ou VPI spécifique dont l'unique but est de tester un chemin ou une liaison particulière afin de pouvoir détecter un mauvais fonctionnement du commutateur ou un phénomène de collage dans l'une des mémoires, comme la mémoire de traduction MTRAD ou la mémoire tampon MT. Ce test peut être directement effectué par le processeur externe PE, par exemple par comparaison entre l'information contenue dans la cellule émise à l'entrée du commutateur et l'information contenue dans la cellule qui a été récupérée en sortie du commutateur, par analyse de ces informations et par détermination des bits différents. L'unité de comparaison interne UC peut également effectuer cette comparaison. Au cas o les informations objets de cette comparaison diffèrent, elle positionne un bit du registre REG1 que le processeur externe PE viendra lire pour effectuer l'analyse de ces informations. Au cas o ces informations sont identiques, le processeur externe PE ne fera pas cette analyse. On notera que si ces deux informations ne sont pas identiques au calcul du HEC près, on peut avoir une localisation précise de la partie qui est erronée, notamment, comme on le verra par la suite, la localisation d'un collage dans la mémoire tampon MT. Si la cellule injectée est dirigée vers une autre sortie de la matrice de rotation MRS que sa sortie supplémentaire, elle est traitée dans un autre commutateur que celui d'injection. Cette opération permet de valider le chemin de sortie et de consolider une analyse précédente de cellule test. De l'analyse ci-dessus, le processeur externe PE peut déterminer la ou les adresses de la mémoire tampon MT qui présentent un phénomène de collage et les transmettre à l'unité de gestion ULG (Fig.1l). Cette opération est effectuée par adressage du registre REG3 de l'unité d'interfaçage UI, par stockage temporaire par l'unité d'écriture et lecture UEL2 et envoi par cette même unité UEL2. Le processus d'injection d'une cellule ainsi que le processus de son analyse après passage dans la matrice de commutation tels qu'ils viennent d'être décrits en relation avec le fonctionnement normal de la matrice de commutation peuvent également être mis en oeuvre en dehors de ce fonctionnement normal, notamment lors de l'ini- tialisation générale du commutateur. Cela permet de vérifier une à une les adresses de la mémoire tampon MT, les adresses de la mémoire MTRAD et de valider tel ou tel chemin. La conversion effectuée par le convertisseur COM consiste à transformer les 56 ou 53 octets fournis par le processeur externe PE en 16 mots de 28 bits. A partir de l'horloge interne et par division du débit octet (voir Fig. 7), on détermine des premières durées D1 égales à 4 unités de temps octet pendant lesquelles on trouve donc 4 x 1 octet = 32 bits, soit les 28bits des mots de rang impair M1, M3, M5, etc. et les 4 premiers bits des mots de rang pair M2, M4, etc. et des secondes durées D2 égales à 3 unités de temps octets pendant lesquelles on trouve 3 x 1 octet = 24 bits, soit les 24 bits suivants des mots de rang pair, M2, M4, M6, etc. Il faut noter qu'en cas d'injection d'une cellule de 53 bits, il est nécessaire d'introduire 3 octets supplémentaires à ces 53 bits afin de former une cellule de 56 bits qui, seule, peut être commutée dans la matrice de commutation. Ces trois octets sont de préférence les octets de rangs 5, 6 et 7 et constituant donc les 24 derniers bits du second mot M2. La conversion effectuée par le convertisseur CMO consiste à transformer 16 mots de 28 bits en 53 ou 56 octets qui seront ensuite fournis au processeur externe PE. Ce processus est l'inverse de celui qui est réalisé par le convertisseur COM. Dans le cas o l'on travaille avec des-cellules au format de 56 bits, on garde tous les bits des mots M1 à M6 de 28 bits. A partir de l'horloge octet sortant, on divise les intervalles de temps qui contiennent les 16 mots d'une cellule en des premiers intervalles D1 de 4 unités de temps et en des seconds intervalles D2 de 3 unités de temps. On constate, sur la Fig. 7, que notamment le quatrième octet est reconstruit à partir des quatre derniers bits du premier mot M1 et des quatre premiers bits du second mot M2. Dans le cas o l'on travaille avec des cellules au format de 53 bits, deux cas peuvent se présenter. Si l'on souhaite sortir dans le format de 56 bits, il suffit de calculer le HEC de cette cellule en -sortie pour reconstituer complètement la cellule au format de 56 bits. Par contre, si l'on souhaite un format de 53 bits, on voit qu'il faut, si l'on veut garder le débit maximum, sortir en un temps de 56 octets, 53 octets, ce qui nécessite, d'une part, d'ôter 3 octets et, d'autre part, de présenter l'information au bon moment pour refaire les octets de la cellule. Le quatrième octet est reconstitué à partir des quatre derniers bits du mot M1 et des quatre premiers bits du mot M2. Les trois octets 5, 6, 7 qui se trouvent en fin du second mot M2 sont ignorés. On a représenté à la Fig. 8 un schéma synoptique d'une unité de gestion ULG. Elle comprend un compteur COMPT dont l'entrée reçoit, par le fil f5, un signal de commande issu de la mémoire MTRAD et dont la sortie délivre un signal d'adresse ADREC sur une première entrée d'un multiplexeur MUX. Le fil f5 est également relié à une entrée de commande d'une file d'adresses disponibles FAD dont la sortie délivre un signal d'adresse ADREF sur une seconde entrée du multiplexeur MUX. L'entrée de la file FAD est reliée à la sortie d'une unité de contrôle UC dont l'entrée est reliée à la sortie de l'unité de files UFC. L'unité de contrôle UC a une entrée de commande qui reçoit un signal SL, dit de libération, délivré par une unité de libération UL dont l'entrée reçoit également l'adresse ADRL issue de l'unité de files UFC. La sortie du multiplexeur MUX est reliée à une première entrée d'une unité de contrôle d'adresse disponible UCAD. La seconde entrée de cette unité reçoit, du processeur externe PE via le registre REG3 de l'unité d'interfaçage UI; des adresses ADND qui ne sont pas disponibles. L'unité UCAD comporte une première sortie reliée en dérivation sur le fil f5 et une seconde sortie pour délivrer les adresses ADRE. Son fonctionnement est le suivant. Lorsqu'elle reçoit, de la mémoire MTRAD, une- impulsion de commande sur le fil f5, la file FAD est commandée en lecture et délivre une adresse ADREF qui est alors fournie à l'entrée du multiplexeur MUX. Au cas o aucune adresse n'est.stockée dans la file FAD, le compteur COMPT est incrémenté d'une unité et délivre sur sa sortie une adresse ADREC qui est alors fournie à l'entrée du multiplexeur MUX. L'une ou l'autre adresse ADREF ou ADREC, selon le cas, est délivrée à l'unité UCAD qui contrôle si elle n'a pas été déclarée défectueuse par le processeur externe PE, suite par exemple à l'envoi et l'analyse d'une cellule test. Si tel est le cas, l'unité UCAD délivre un signal de commande à l'entrée du compteur COMPT et à l'entrée de la file FAD pour que le processus ci-dessus recommence. Sinon, elle délivre cette adresse en tant qu'adresse ADRE. Lorsqu'une adresse de lecture ADRL est délivrée sur la sortie de l'unité de files UFC, selon le processus explicité ci-dessus, elle se retrouve à l'entrée de l'unité de contrôle UC qui vérifie si elle est disponible en écriture dans la mémoire MT. Si tel est le cas, cette adresse est écrite dans la file FAD. Sinon, elle n'est pas écrite dans la file FAD. Pendant l'initialisation du commutateur, la commande de la file FAD est désactivée, par un signal IN, si bien que l'adresse délivrée par le multiplexeur MUX est celle qui est délivrée par le compteur COMPT. On rappelle que, pendant cette phase d'initialisation, chaque case de la mémoire MT est testée par l'envoi et l'analyse, par l'unité d'interfaçage UI, de cellules test. Une fois l'ensemble des adresses de la mémoire MT testé, la phase d'initialisation est terminée et la commande de la file FAD est activée. Le processus de gestion dynamique de la mémoire MT est alors actif. On notera qu'après cette phase d'initialisation, la file FAD contient toutes les adresses de la mémoire MT dont les cases n'ont pas été déclarées défectueuses par le processeur externe. PE pendant la phase d'initialisation. Le signal IN peut désactiver la commande de la file FAD en dehors de la phase d'initialisation. Pour ce faire, le signal IN peut par exemple être rendu actif, au moyen d'un accès approprié, par le processeur externe PE. L'unité de libération UL peut consister en une mémoire dans laquelle est stocké, pour chaque adresse ADRL et donc pour chaque cellule stockée dans la mémoire MT, le nombre de directions prévues pour cette cellule, ce nombre étant décrémenté à chaque sortie de l'adresse ADRL considéré et donc à chaque lecture de la mémoire MT à -cette adresse. Lorsque ce nombre atteint la valeur zéro, le signal de libération SL est actif. On a représenté à la Fig. 9 un schéma synoptique d'un autre mode de réalisation de l'unité de libération UL. Elle comprend une mémoire MAP comportant autant d'adresses d'écriture que la mémoire tampon MT et un nombre de bits par adresse égal au nombre de files de commande de l'unité de files UFC, par exemple quatre. Chaque bit d'une adresse est en relation biunivoque avec une file de l'unité de files UFC. Elle est adressée par un multiplexeur MUX dont une première entrée reçoit les adresses ADRE d'écriture dans la mémoire MT et une seconde entrée qui reçoit les adresses de lecture ADRL délivrées par l'unité de files UFC. Elle comporte autant d'entrées de données que de bits à écrire par adresses, chacune étant reliée à la sortie d'une unité de données UD dont les entrées reçoivent respectivement les signaux d'écriture E et de lecture L issus de la mémoire MTRAD. Elle comporte également autant de sorties que de bits à lire par adresse, chaque sortie étant reliée à une entrée d'une porte OU qui délivre le signal de libération SL. Le fonctionnement de l'unité de libération UL est le suivant. Lorsque la mémoire MTRAD écrit une adresse de stockage ADRE dans une ou plusieurs files F1 à F4 de l'unité de files UFC, des 1 sont écrits à l'adresse correspondant à ADRE de la mémoire MAP pour les bits correspondant à cette ou ces files F1 à F4. Par contre, lorsqu'une file de commande F1 à F4 de l'unité UFC délivre une adresse de lecture ADRL, des 0 sont écrits à l'adresse correspondant à ADRL de la mémoire MAP pour ie bit correspondant à la file F1 à F4 qui délivre cette adresse. On comprendra qu'une adresse est disponible lorsque tous les bits à cette adresse dans la mémoire MAP sont à 0. Dans ce cas, la porte OU délivre un 0. Sinon, elle délivre un 1. On a représenté à la Fig. 10 une unité de files UFC telle qu'elle peut être réalisée. Elle comprend autant de blocs de mémorisation M0 à M4 que de sorties de la matrice de rotation de sortie MRS. L'entrée de données de chaque bloc M0 à M4 est reliée à un unique bus de données à écrire BDE et la sortie de données de chaque bloc M0 à M4 est reliée à un unique bus de données à lire BDL. Le bus BDE est prévu pour porter l'adresse ADRE issue de l'unité de gestion ULG et le bus BDL est prévu pour porter l'adresse ADRL fournie à la mémoire MT. Chaque bloc M0 à M4 a une entrée de commande en écriture qui est reliée à la sortie d'une unité logique d'écriture ULE0 à ULE4 qui reçoit des impulsions d'écriture HeO à He4. Chaque bloc M0 à M4 a une entrée de commande en lecture qui est reliée à l'entrée d'une unité logique de lecture ULL0 à ULL4 qui est prévue pour recevoir des impulsions de lecture Hl0 à H14. On a représenté à la Fig. 11, un bloc de mémorisation Mi et ses deux unités logiques ULLi et ULEi associées. Chaque bloc de mémorisation Mi est constitué d'une pluralité d'étages E0 à En, dans chacun desquels peut être stockée une pluralité de mots représentatifs d'adresses de stockage. L'adresse de chaque mot dans un étage est sélectionnée par un sélecteur en écriture SE et par un sélecteur en lecture SL. Chaque unité logique ULEi et ULLi est constituée d'un compteur COMPTE ou COMPTL qui délivre, au sélecteur SE ou SL correspondant, l'adresse du mot sélectionné dans un étage E0 à En. Le compteur COMPTE a une entrée qui reçoit les impulsions Hel et le compteur COMPTL a une entrée qui reçoit les impulsions Hi1. Chaque unité logique ULEi ou ULLi comprend encore un registre à décalage RDE ou RDL qui est rebouclé sur lui-même par l'intermédiaire d'une porte inverseuse PIE ou PIL. Chaque bit du registre RDE ou RDL commande un étage E0 à En du bloc de mémorisation Mi. L'entrée de commande du registre RDE ou RDL est reliée, par un fil fe ou fl, à la sortie débordement du compteur COMPTE ou COMPTL. A chaque coup d'horloge He1 ou Hli sur son entrée, le compteur COMPTE ou COMPTL d'une unité logique ULEi ou ULLi a sa sortie qui est incrémentée d'une unité. Le mot d'adresse sur l'entrée de données du bloc Mi est alors mémorisé dans l'étage E0 à En adressé par le registre RDE ou RDL - et à l'adresse déterminée par le sélecteur SE ou SL correspondant. Lorsque le compteur COMPTE ou COMPTL repasse à 0, sa sortie débordement passe à 1, décalant d'une unité le registre RDE ou RDL et adressant ainsi l'étage E0 à En suivant. Une unité de files telle qu'elle vient d'être décrite peut être réalisée à l'aide d'une mémoire à accès.aléatoire (RAM). Compte tenu du fait que le nombre de transistors est plus faible que par la technologie classique des files, 10 transistors contre 16 transistors, et qu'elle est plus facile à compacter, le gain en surface sur les plaquettes du circuit intégré est important. Différentes variantes de réalisation peuvent être envisagées. Par exemple, les blocs de mémorisation M0 à M4 peuvent être constitués d'un seul et unique circuit qui donc possède un seul amplificateur d'écriture et un seul amplificateur de lecture. On comprendra que l'on gagne ainsi en surface silicium. De même, les registres RDE et RDL de chaque unité logique d'écriture ULEi et de chaque logique de lecture ULLi peuvent être programmables, c'est-à-dire que l'on peut, au moyen d'un accès approprié, sélectionner la place et l'étendu des étages Ei actifs de chaque bloc de mémorisation Mi. De cette manière, il est possible de positionner la hauteur maximale de chaque file que constitue un des blocs Mi et ses unités logiques associées. Il est ainsi possible d'optimiser la surface silicium. L'unité de gestion ULG peut posséder d'autres fonctions, notamment en contrôlant les impulsions de commande d'écriture He et * de lecture HI de l'unité de files UFC. On a illustré une de ces fonctions à la Fig. 12 o sont représentées en fonction du temps les impulsions de commande Hel à He4 et Hll à H14 dans l'exemple suivant: l'entrée de quatre cellules Cl à C4 par chacun des quatre multiplex d'entrée et leur sortie vers chacun des quatre multiplex de sortie, le débit sur le multiplex de sortie 1 étant divisé par deux par rapport-au multiplex d'entrée 1; l'entrée d'une cellule C5 sur le multiplex 1 et sa sortie sur les multiplex 1, 2 et 3; enfin, le croisement de cellules C9 et C10O sur les multiplex de sortie par rapport aux multiplex d'entrée. Une autre fonction consiste à gérer la vitesse de lecture des files de l'unité de files en fonction de la hauteur des files d'alignement de sortie FSl à FS4, ceci afin de traiter un débit de sortie sur un multiplex de sortie voisin du rythme de sortie qui est demandé et qui n'est pas un sous-multiple du débit d'entrée. Comme on a vu précédemment, chaque file d'alignement de sortie FS1 à FS4 mémorise les mots des cellules qui, via la matrice de rotation MRS, sont en provenance de la mémoire tampon MT. On sait également que l'interrogation externe de chaque file FSl à FS4 permet de la vider à un rythme compatible avec l'interface utilisateur. Il se produit des moments o le pointeur d'une file FS1 à FS4 est si haut que l'on risque de perdre la cellule suivante entièrement ou partiellement. Lorsque cette hauteur dépasse une hauteur seuil prédéterminée, la file d'alignement concernée FS1 à FS4 transmet à l'unité de gestion ULG des signaux sur la base desquels l'unité de gestion ULG bloque, pour la durée d'un cycle, la lecture de la file de commande de l'unité de files UFC associée à cette file d'alignement FS1 à FS4. Une autre fonction peut consister à n'autoriser la lecture des cellules de test que lorsque le processeur externe PE est en mode test ou lorsque l'exploitation, par le processeur externe PE, de la cellule test précédente n'est pas terminée. On peut également prévoir un traitement prioritaire des cellules de signalisation sur les cellules test. Elle nécessite une file de commande spécifique et une détection supplémentaire au niveau du traitement des cellules entrantes. REVENDICATIONS 1) Système de commutation temporelle d'un réseau de transmission de cellules du type par lequel une cellule sur un des multiplex entrants est commutée sur un ou plusieurs multiplex sortants, ledit système comprenant une mémoire tampon (MT) dans laquelle sont stockées les cellules entrantes et une unité de files de commande (UFC) prévue pour commander la lecture dans la mémoire tampon (MT) desdites cellules en vue de leur sortie sur un ou plusieurs multiplex sortants, caractérisé en ce qu'il comporte encore une unité d'interfaçage (UI) prévue pour générer une cellule de test ou une cellule de signalisation qui est stockée dans ladite mémoire tampon (MT) alors qu'une cellule vide est détectée sur. un des multiplex entrants, l'unité de files de commande (UFC) commandant la lecture de ladite mémoire tampon (MT) en vue de la sortie de ladite cellule sur un ou plusieurs multiplex sortants ou en vue de la transmission de ladite cellule à l'unité d'interfaçage (UI). 2) Système de commutation selon la revendication 1, caractérisé en ce que ladite unité d'interfaçage (UI) est prévue pour engendrer, au moment de l'initialisation dudit système-de commutation, au moins autant de cellules test que la mémoire tampon (MT) comporte d'adresses de stockage de cellules. 3) Système de commutation temporelle selon la revendication 1 ou 2, caractérisé en ce que l'unité d'interfaçage (UI) est prévue pour effectuer la comparaison entre la cellule telle qu'elle a été engendrée par elle ou telle qu'elle a été engendrée par l'unité d'interfaçage (UI) d'un autre système de commutation du même réseau et la cellule telle qu'elle lui est transmise de la mémoire tampon (MT). 4) Système de commutation selon une des revendications précéden- tes, caractérisé en ce que l'unité d'interfaçage (UI) est reliée à un processeur (PE) qui est prévu pour effectuer l'analyse de la cellule telle qu'elle lui est transmise de la mémoire tampon (MT) en comparaison avec la cellule telle qu'elle a été engendrée par ladite unité d'interfaçage (UI) ou telle qu'elle a été engendrée par l'unité d'interfaçage (UI) d'un autre système de commutation du même réseau, afin de déterminer les adresses de la mémoire tampon (MT) qui sont défectueuses. ) Système de commutation selon une des revendications précéden- tes, caractérisé en ce qu'il comporte une unité logique de gestion (ULG) prévue pour délivrer les adresses de stockage (ADRE) des cellules entrantes dans ladite mémoire tampon. 6) Système de commutation selon la revendication 5, caractérisé en ce que l'unité d'interfaçage (UI) est reliée à ladite unité logique de gestion (ULG) afin de délivrer à ladite unité de gestion (ULG) les adresses (ADND) de la mémoire tampon (MT) qui ont été déterminées comme étant défectueuses afin d'interdire le stockage de cellules à ces adresses. 7) Système de commutation selon une des revendications 5 ou 6, caractérisé en ce que ladite unité de gestion (ULG) délivre comme adresse de stockage (ADRE) d'une cellule, soit une adresse (ADREF) de la mémoire tampon (MT) qui a été libérée par la lecture ou toutes les lectures de la cellule qui y était stockée, s'il en existe, soit une adresse (ADREC) délivrée par un compteur (COMPT) dans le cas contraire. 8) Système de commutation selon la revendication 7, caractérisé en ce qu'il comporte une unité de libération (UL) consistant en une mémoire dans laquelle est stocké, pour chaque adresse de la mémoire tampon (MT), le nombre de directions prévues pour la cellule stockée à cette adresse dans la mémoire tampon (MT), ce nombre étant décrémenté à chaque lecture de cette adresse, ladite unité (UL) délivrant, à l'unité de gestion (ULG), un signal de libération (SL) pour une adresse lorsque ledit nombre stocké pour ladite adresse prend la valeur zéro. 9) Système de commutation selon la-revendication 7, caractérisé en ce que l'unité de libération (UL) comprend une mémoire (MAP) qui comporte autant d'adresses d'écriture que la mémoire tampon (MT), les bits d'une adresse étant en relation biunivoque avec les multiplex de sortie, un bit d'une adresse prenant une première valeur lorsqu'une cellule destinée au multiplex associé à ce bit est stockée dans la mémoire tampon (MT) à ladite adresse et prenant une seconde valeur lorsque ladite cellule est lue à ladite adresse de la mémoire tampon (MT) pour être dirigée vers ledit multiplex de sortie, l'unité de libération (UL)) délivrant, à l'unité de gestion (ULG), un signal de libération (SL) pour une adresse lorsque tous les bits de ladite adresse ont la seconde valeur. 10) Système de commutation selon une des revendications précédentes, caractérisé en ce que l'unité de files de commande (UFC) est prévue pour stocker les adresses de stockage (ADRE) des cellules dans la mémoire tampon (MT) et pour délivrer lesdites adresses afin de commander la lecture desdites cellules de manière à les diriger vers l'un ou plusieurs des multiplex de sortie. 11) Système de commutation selon la revendication 10, caractérisé en ce que ladite unité de files (UFC) comprend autant de blocs de mémorisation (MO à M4) que de sorties du système, l'entrée de données de chaque bloc étant reliée à un unique bus de données à écrire (BDE) et la sortie de données de chaque bloc étant reliée à un unique bus de données à lire (BDL), chaque bloc (M0 à M4) étant constitué d'une pluralité d'étages (Eo à En) dans chacun desquels peut être stockée une pluralité de mots représentatifs d'adresses de stockage (ADRE), l'adresse de chaque mot dans un étage étant sélectionnée, d'une part, par un sélecteur en écriture (SE) et, d'autre part, par un sélecteur en lecture (SL) respectivement commandés par des compteurs (COMPTE, COMPTL), et chaque étage (Eo à En) étant sélectionné, d'une part, par un registre à décalage d'écriture (RDE) et, d'autre part, par un registre à décalage de lecture (RDL) respectivement commandés par des sorties "débordement" desdits compteurs (COMPTE et COMPTL).