Brevet FR2704373A1 — publié le 19941028

Procédé pour favoriser l'activation d'une boucle à verrouillage de phase et boucle correspondante. L'invention concerne les boucles à verrouillage de phase, notamment celles comportant comme oscillateur à fréquence variable commandé en tension, un oscillateur à quartz. Une boucle à verrouillage de phase comporte classiquement un comparateur de phase dont les deux entrées reçoivent respectivement un signal externe faisant généralement office de signal synchronisant, et un signal interne à synchroniser, issu du signal de sortie de l'oscillateur commandé en tension. Le comparateur de phase est par ailleurs rebouclé en sortie sur cet oscillateur par l'intermédiaire d'un filtre. Une telle boucle à verrouillage de phase s'active à la coïncidence des transitions entre le signal synchronisant et le signal à synchroniser. Le but général de l'invention est de favoriser l'activation d'une boucle à verrouillage de phase en accélérant la synchronisation des deux signaux externe et interne. L'invention s'applique d'une façon particulièrement avantageuse aux boucles à verrouillage de phase comportant un oscillateur à quartz, dont les variations de fréquence sont typiquement de l'ordre de + 100 ppM, et devant être synchronisé sur un signal externe ayant une fréquence sousmultiple de la fréquence nominale de l'oscillateur à quartz dans un rapport de l'ordre de 1000 ou plus. En effet, à la mise sous tension de la boucle, lors de l'apparition des deux signaux à synchroniser, à savoir le signal externe et le signal issu du diviseur placé entre le comparateur de phase et l'oscillateur, les transitions de ces deux signaux se produisent à des instants aléatoires et la première coïncidence peut se produire selon le cas, plus d'une seconde après la mise sous tension. L'invention a alors pour but de forcer la première coïncidence dans un délai au plus égal à deux périodes du signal externe, ou synchronisant. L'invention a encore plus but de réaliser cet objectif à partir essentiellement d'éléments logiques. L'invention a donc tout d'abord pu-r objet un procédé pour favoriser l'activation d'une boucle à verrouillage de phase, dans lequel: a) on compare la phase du signal externe reçu et celle du signal interne tiré du signal de sortie de l'oscillateur commandé en tension de la boucle, et b) en réponse à une indication prédéterminée représentative d'une non coïncidence de phase entre les deux signaux, on modifie la phase du signal interne afin de forcer la mise sensiblement en phase de celui-ci avec le signal externe. Selon un mode de mise en oeuvre du procédé selon l'invention, dans lequel la boucle comporte un diviseur relié à la sortie de l'oscillateur commandé en tension et apte à délivrer ledit signal interne, on réinitialise le diviseur, en présence de ladite indication prédéterminée, pour forcer une quasi coïncidence entre une transition du signal interne et une transition du signal externe. Il est également préférable, afin notamment de ne pas perturber le fonctionnement de la boucle à verrouillage de phase, qu'après avoir forcé la mise en phase des deux signaux à synchroniser, on inhibe toute action sur les moyens de génération, tels que le diviseur, du signal interne pendant une durée prédéterminée, même en présence d'une autre indication représentative d'une non coïncidence de phase entre les deux signaux, et qu'on répète ensuite l'étape b) en présence d'une nouvelle indication prédéterminée. Selon un mode de mise en oeuvre du procédé, on fait délivrer au comparateur de phase un signal de non coïncidence, représentatif d'une non coïncidence de phase entre les deux signaux, et l'on filtre le signal de non coïncidence, ladite indication prédéterminée étant alors la valeur de ce signal de non coïncidence filtré. I1 est ainsi possible de filtrer les brèves transitions parasites qui peuvent se produire même si les deux signaux sont en phase. Selon un mode préféré de mise en oeuvre du procédé, on agit sur les moyens de génération du signal interne dans un délai au plus égal à sensiblement deux périodes du signal externe tandis que l'on filtre tout signal de non coïncidence ayant une durée inférieure à une période du signal d'horloge de l'oscillateur commandé en tension. L'invention a également pour objet une boucle à verrouillage de phase, comportant des moyens de génération d'un signal interne tiré du signal de sortie de l'oscillateur commandé en tension, et un comparateur de phase apte à comparer la phase du signal interne avec celle d'un signal externe reçu, la sortie du comparateur étant rebouclée sur l'oscillateur commandé en tension. Selon une caractéristique générale de l'invention, la boucle comprend en outre un dispositif accélérateur de la synchronisation des signaux interne et externe, comportant des moyens de traitement aptes à recevoir du comparateur de phase une indication prédéterminée représentative de la non coïncidence des signaux interne et externe, et à délivrer, en réponse à cette indication prédéterminée, une information de commande en réponse à laquelle les moyens de génération modifient la phase du signal interne pour forcer sa mise sensiblement en phase avec le signal externe. Selon un mode de réalisation dans lequel les moyens de génération comportent un diviseur disposé entre la sortie de l'oscillateur commandé en tension et une entrée du comparateur de phase, ce diviseur délivrant ledit signal interne formé d'une succession périodique de transitions, l'information de commande est un signal de commande d'initialisation du diviseur émis sensiblement en coïncidence avec une transition du signal externe, le diviseur émettant en réponse une transition de signal interne sensiblement coïncidente avec ladite transition de signal externe. Les moyens de traitement possèdent avantageusement un état de repos en l'absence d'indication prédéterminée émanant du comparateur, un état actif dans lequel, en présence d'une indication prédéterminée émanant du comparateur de phase, ils délivrent ladite information de commande au moyen de génération du signal interne, et un état de temporisation dans lequel ils sont inactifs vis-à-vis de la commande des moyens de génération, même en présence d'une nouvelle indication prédéterminée émanant du comparateur de phase. Le dispositif comporte par ailleurs avantageusement des moyens de séquencement aptes à faire passer les moyens de traitement de leur état de repos à leur état actif puis à leur état de temporisation et à leur état de repos au rythme des transitions du signal externe. Selon un mode de réalisation de l'invention, les moyens de traitement comportent: -un compteur séquenceur, séquencé au rythme des transitions du signal externe, et susceptible de délivrer cycliquement un jeu de valeurs de comptage différentes associées aux différents états des moyens de traitement, -un premier ensemble logique relié à la sortie du compteur, et susceptible de délivrer une impulsion de commande en réponse à une valeur de comptage prédéterminée associée à l'état de travail, -un deuxième ensemble logique, relié d'une part à la sortie du premier ensemble logique, et d'autre part à l'entrée de signal externe, pour délivrer, en réponse à ladite impulsion de commande, ladite information de commande sensiblement en coïncidence avec une transition du signal externe. Le comparateur de phase est avantageusement susceptible de délivrer un signal de non coïncidence de phase des signaux interne et externe et le dispositif comporte alors de préférence un filtre apte à filtrer les signaux de non coïncidence ayant une durée inférieure à une durée prédéterminée, ladite indication prédéterminée étant la valeur du signal de non coïncidence filtré. L'invention a également pour objet un dispositif d'accélération de la synchronisation des signaux interne et externe d'une boucle à verrouillage de phase du type de celle qui vient d'être évoquée. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de réalisation nullement limitatif de l'invention, illustré sur les dessins annexés sur lesquels: la figure 1 est une représentation schématique d'une boucle à verrouillage de phase équipée d'un dispositif selon l'invention, - la figure 2 est un synoptique schématique plus détaillé du dispositif de la figure 1, et les figures 3 et 4 représentent des chronogrammes temporels relatifs au fonctionnement du dispositif de la figure 2. Telle qu'elle est illustrée sur la figure 1, la boucle à verrouillage de phase 1 comporte un oscillateur 2 à quartz à fréquence variable commandé en tension. La sortie de cet oscillateur, qui est également la sortie de la boucle à verrouillage de phase, est par ailleurs reliée à l'entrée d'un diviseur 3 de grande valeur, dont la sortie est reliée à l'une des entrées du comparateur de phase 4 de la boucle. L'autre entrée de ce comparateur de phase est reliée à une entrée de signal externe SSY qui agit ici comme signal synchronisant. La sortie du comparateur de phase est rebouclée sur l'oscillateur 2 par l'intermédiaire d'un filtre 5. Dans le cas par exemple d'un oscillateur 2 centré sur une fréquence de 27 000 kHz et devant être synchronisé sur un signal externe synchronisant SSY ayant une fréquence de 15,625 kHz, le facteur N de division du diviseur 3 est alors de 1728. Si l'on suppose que cet oscillateur 2 a une variation de fréquence Af de l'ordre de + 2 kHz, la fréquence de glissement du signal synchronisant SSY par rapport au signal à synchroniser SIN, issu du diviseur 3, est égal au rapport Mif/N soit 1,15 Hz ce qui correspond à une période de l'ordre de 0,87 seconde qui peut s'avérer être dans un cas défavorable, le délai avant synchronisation des deux signaux et donc avant activation de la boucle à verrouillage de phase. L'invention a pour but de ramener ce délai à deux périodes du signal synchronisant soit dans le cas présent à 128 lis au maximum, et ce par l'adjonction d'un dispositif 6 d'accélération de la synchronisation des signaux internes SIN et externe SSY. Comme illustré sur la figure 1, ce dispositif 6 reçoit en entrée d'une part le signal synchronisant SSY et, d'autre part un signal de non-coincidence ULD, issu du comparateur de phase 4 et représentatif d'une non- coincidence entre les transitions des signaux SIN et SSY. La sortie de ce dispositif 6 agit directement, comme on le verra ci-après plus en détail, sur la commande d'initialisation du diviseur 3. Tel qu'illustré sur la figure 2, le dispositif 6 comporte un compteur séquenceur CS formé ici de trois bascules D, référencées B 1, B2, B3, et montées en cascade. Plus précisément, l'entrée D de chaque bascule est rebouclée sur la sortie complémentée NQ (ou Q) de celle- ci. Par ailleurs, la sortie complémentée NQ de la première bascule B 1 est reliée à l'entrée d'horloge H de la deuxième bascule B2 et la sortie complémentée NQ de cette deuxième bascule B2 est reliée à l'entrée d'horloge H de la troisième bascule B3. Ce compteur séquenceur est séquencé, comme on le verra ci-après, au rythme des transitions du signal synchronisant SSY par des moyens de séquencement comportant ici une première porte logique NON ET référencée Ni et une deuxième porte logique NON ET référencée N2. L'une des entrées de la porte Ni est reliée à l'entrée de signal synchronisant SSY tandis que l'autre entrée de cette porte Ni est reliée à la sortie complémentée NQ de la troisième bascule B3. La sortie de cette porte logique NI est reliée à l'entrée d'horloge H de la première bascule B 1. Une entrée de la porte logique N2 est reliée à la sortie non complémentée Q de la bascule B3 tandis que l'autre entrée de cette porte logique N2 est reliée à la sortie d'un filtre F dont on reviendra plus en détail ci-après sur la structure et le fonctionnement. La sortie de cette porte logique N2 est reliée à toutes les entrées de remise à zéro NR des trois bascules B 1, B2, B3 du compteur séquenceur CS. Les moyens de traitement du dispositif 6 comportent, outre le compteur séquenceur CS, un premier ensemble logique relié à la sortie du compteur et susceptible, comme on le verra ci-après, de délivrer une impulsion de commande en réponse à une valeur de comptage prédéterminée délivrée par le compteur. Plus précisémment, ce premier ensemble logique comporte une troisième porte logique NON ET référencée N3 dont les deux entrées sont respectivement reliées aux sorties non complémentées Q et complémentées NQ des première et deuxième bascules B1i et B2. Cet ensemble logique comporte également une porte logique NON OU, référencée NO, dont les deux entrées sont respectivement reliées à la sortie de la troisième porte logique N3 et à la sortie non complémentée Q de la troisième bascule B3 du compteur séquenceur CS. La sortie de cette porte logique NO forme la sortie de ce premier ensemble logique et est susceptible de délivrer un signal logique SNO dont le passage à l'état haut représentera comme on le verra ci-après ladite impulsion de commande. La sortie de la porte logique NON OU est reliée à une entrée d'une quatrième porte logique NON ET référencée N5, appartenant à un deuxième ensemble logique capable de délivrer, en réponse à ladite impulsion de commande émise par la porte logique NON OU, une information de commande d'initialisation du diviseur, sensiblement en coïncidence avec une transition du signal externe. Ce deuxième ensemble logique reçoit par l'intermédiaire de l'autre entrée de la porte N5, le signal synchronisant SSY. Il comprend par ailleurs une quatrième bascule D, référencée B6, dont l'entrée D est forcée à l'état haut et dont l'entrée d'horloge H est reliée à la sortie de la porte NS. Par ailleurs, la sortie de la porte logique NON OU référencée NO est également reliée à l'entrée NR de remise à zéro de la bascule B6 par l'intermédiaire d'un circuit de retard composé ici de six inverseurs 12-17 montés en série. La sortie complémentée NQ de cette bascule B6 est reliée à une première entrée d'une cinquième porte logique NON ET référencée N6 dont l'autre entrée est susceptible de recevoir, par l'intermédiaire d'un inverseur 18, le signal INT d'initialisation interne du diviseur. La sortie cette porte N6 délivre, par l'intermédiaire de deux inverseurs successifs 19 et I10, le signal de commande d'initialisation INTD au diviseur 3 de la boucle. Le filtre F comporte une cinquième bascule D référencée B4 et une sixième bascule D référencée B5 montées en cascade. L'entrée D de la bascule B4 reçoit le signal ULD issu du comparateur de phase tandis que l'entrée D de la bascule B5 est reliée à la sortie non complémentée Q de la bascule B4. Ces deux bascules sont séquencées sur leurs entrées d'horloge H par le signal d'horloge HDIV de l'oscillateur commandé en tension de la boucle. La sortie non complémentée Q de la bascule B5 est reliée à une entrée d'une sixième porte logique NON ET référencée N4, dont l'autre entrée reçoit par ailleurs directement le signal de non coïncidence ULD non filtré. La sortie de cette porte N4 est reliée par l'intermédiaire d'un inverseur Il à l'autre entrée de la porte logique N2. On va maintenant décrire en détail, en se référant plus particulièrement aux chronogrammes représentés sur les figures 3 et 4, le fonctionnement du dispositif accélérateur 6. Pour l'étude de ce fonctionnement, et à des fins de simplification, les différents signaux délivrés par les sorties des bascules seront référencés avec les mêmes références que les sorties correspondantes de ces bascules, affectés en outre du numéro de la bascule. Ainsi, par exemple, le signal délivré par la sortie complémentée NQ de la bascule B2 sera affecté de la référence NQ2. De même, le signal délivré par la sortie non complémentée Q de la bascule B3 sera affecté de la référence Q3 et le signal reçu à l'entrée NR de remise à zéro de la bascule B6 sera référencé NR6. En l'absence de signal ULD, les moyens de traitement sont dans un état de repos correspondant à une valeur de comptage égale à 4 du compteur séquenceur CS. Cette valeur de comptage correspond à un mot binaire 1 0 0 qui correspond respectivemment aux valeurs de signaux de sortie Q3, Q2 et Q1 des bascules B3, B2 et Bi1. Par conséquent, le signal de sortie NQ3 de la bascule B3 est à l'état bas (valeur égale à zéro). En l'absence de signal ULD, les deux entrées de la porte logique N4 sont à zéro ce qui se traduit par une sortie égale à 1 et donc une valeur du signal RAZ égale à zéro. En conséquence, la sortie de la porte logique N2 est égale à 1. Les deux entrées de la porte logique N3 sont respectivement à 1 et à O ce qui a pour conséquence de mettre les deux entrées de la porte logique NO à 1 et par conséquent la valeur du signal de sortie SNO à O. Puisque l'une des entrées de la porte logique N5 est à O, sa sortie est maintenue à 1, de même que la valeur du signal NQ6 de la bascule B6. Puisque l'une des entrées de la porte logique Ni est égale à O en raison de la valeur du signal de sortie NQ3 de la bascule B3, la sortie de cette porte logique Ni reste maintenue à 1. En conséquence, le compteur séquenceur reste bloqué dans cet état de repos même lors de l'apparition d'une transition du signal synchronisant, puisque l'entrée d'horloge de la bascule B 1 ne change pas d'état. En conséquence, dans cet état de repos, la sortie de la porte logique N6 changera d'état au rythme des impulsions du signal d'initialisation interne du diviseur INT. Supposons maintenant que le comparateur de phase délivre un signal de non co'ncidence ULD et que celui-ci ne soit pas filtré par le filtre F. Dans ce cas, les moyens de traitement du dispositif 6 vont changer d'état et passer dans un état actif. En effet, les deux entrées de la porte logique N4 étant à 1, sa sortie passe à O et donc la valeur du signal RAZ est égale à 1. Puisque, de ce fait, les deux entrées de la porte logique N2 sont à 1, sa sortie passe à O et est appliquée aux trois entrées NR des bascules B1, B2, B3. En conséquence, les signaux de sortie Q1, Q2 et Q3 des bascules B1, B2 et B3 passent à O ce qui correspond à une valeur de comptage égale à zéro du compteur séquenceur CS. En conséquence, puisque l'entrée de droite sur la figure 2 de la porte logique Ni est passée à 1 le compteur séquenceur CS va conserver cette valeur d'affichage jusqu'au front montant de la transition suivante du signal synchronisant SSY. Lors de l'occurrence de cette transition du signal SSY, le signal d'horloge de la bascule B1 passe à l'état bas (valeur 0) et va garder cette valeur jusqu'au front descendant de la transition du signal SSY. Lors de ce front descendant, le signal d'horloge de la bascule B1 repasse à l'état haut (valeur 1), et puisque les bascules B1, B2, B3 ont été choisies pour compter sur les fronts montants des signaux d'horloge, la sortie Q de cette bascule B1 passe à l'état 1, ce qui correspond à une valeur de comptage égale à 1 du compteur séquenceur, puisque les sorties Q des deux autres bascules B2 et B3 sont demeurées inchangées et égales à 0. Dans cet état de comptage 1 du compteur séquenceur CS, les deux entrées de la porte logique N3 sont à 1 et, par conséquent, les deux entrées de la porte logique NO sont à O ce qui confère la valeur 1 au signal de sortie SNO. En conséquence, le signal d'entrée NR6 de la bascule B6 passe également à 1 avec un retard temporel dû aux inverseurs I1, 17. Cependant, la sortie de la porte logique N5 reste égale à 1 et par conséquent également le signal de sortie NQ6 de la bascule B6, puisque bien que l'entrée de la porte logique N5 recevant le signal SNO soit passée à 1, l'autre entrée de cette porte N5 est retombée à l'état bas (valeur 0) sur le front descendant de la transition du signal synchronisant SSY. Lors du front descendant de la transition suivante du signal synchronisant SSY, le compteur séquenceur CS change à nouveau d'état indiquant cette fois-ci la valeur de comptage 2 correspondant aux valeurs 0 1 0 respectivement délivrées aux sorties Q des bascules B 1, B2 etB3. Lors du front descendant de cette transition T du signal synchronisant SSY, le signal SNO de sortie de la porte logique NO est redescendu à l'état bas ce qui a eu pour conséquence de faire repasser à l'état haut le signal d'horloge H de la bascule B6, ce signal d'horloge étant redescendu auparavant à l'état bas lors de l'apparition du front montant de cette transition du signal synchronisant SSY. En conséquence, puisqu'on est alors en présence d'un front montant du signal d'horloge de la bascule B6, celle-ci change d'état et le signal de sortie NQ6 passe à l'état bas (valeur 0). Ce signal NQ6 garde la valeur basse jusqu'à la retombée du signal NR6 à la valeur zéro, qui se produit en retard, compte tenu des inverseur I2-I7, par rapport à la retombée du signal SNO. En conséquence, la valeur de ce retard conditionne la durée à l'état bas du signal NQ6 et donc la durée de l'impulsion de commande délivrée à la porte logique N6. Lors de cette impulsion de commande, la valeur du signal INTD est égale à 1 ce qui force la réinitialisation du diviseur de la boucle à verrouillage de phase et donc provoque une mise sensiblement en phase forcée du signal interne par l'émission d'une transition de celui-ci. L'homme du métier remarquera que la transition forcée émise par le diviseur de l'oscillateur est donc sensiblement coïncidente avec la transition T du signal SSY qui a provoqué l'émission de l'impulsion de commande NQ6. La synchronisation des deux signaux s'effectue donc ici dans ce mode de réalisation sur les fronts descendants des transitions du signal synchronisant SSY. Cette mise en phase forcée s'est donc effectuée au bout d'un délai égal à deux périodes du signal synchronisant SSY. Le passage du compteur séquenceur de la valeur de comptage 1 à la valeur de comptage 2 marque la fin de l'état actif des moyens de traitement et le début d'un état dit "de temporisation" dans lequel, même en présence d'une nouvelle arrivée de signal de non coincidence ULD, aucune impulsion de commande ne sera délivrée au diviseur de l'oscillateur. La durée de temporisation a été prise égale dans ce mode de réalisation à deux périodes de signal synchronisant SSY, et a d'une façon générale pour but de ne pas perturber le fonctionnement de la boucle à verrouillage de phase qui s'est enclenché à l'issue de l'état 1 du compteur séquenceur CS. Plus précisémment, dans ce mode de réalisation, le compteur séquenceur va après être passé dans l'état de compteur 2, indiquer, après l'occurrence de la transition suivante du signal synchronisant SSY la valeur de comptage 3 correspondant aux valeurs 1 1 0 des sorties Q des bascules B1, B2, B3. La présence d'un signal ULD pendant cet état de temporisation reste sans effet puisque l'entrée de la porte logique N2 reliée à la sortie Q de la bascule B3 reste dans cet état de temporisation à la valeur 0. Lors de l'apparition de la transition suivant du signal de synchronisation SSY, le compteur séquenceur revient dans l'état 4 (valeur de comptage égale à 4 correspondant aux valeurs 0 0 1 des sorties Q des bascules B1, B2, B3). 1l reste dans cet état si aucune nouvelle indication prédéterminée représentative de la non- coincidence des deux signaux interne et externe n'apparaît. Par contre, en présence d'un nouveau signal de non-coincidence ULD non filtré, le cycle recommence. L'indication prédéterminée en réponse à laquelle le compteur séquenceur passe de l'état de comptage 4 à l'état de comptage 0, est constituée par le signal de non-coincidence ULD filtré. En effet, il est apparu particulièrement avantageux, afin notamment de ne pas perturber le fonctionnement de la boucle de verrouillage de phase, de filtrer les brèves transitions parasites qui pourraient être émises par le comparateur de phase même lorsque les deux signaux à synchroniser sont en phase. Aussi, le filtre F a-t-il pour but de filtrer tout signal ULD ayant une durée inférieure à une période du signal d'horloge H DIV de l'oscillateur commandé en tension. La figure 4 illustre un chronogramme temporel sur lequel on a supposé que le signal ULD avait une durée légèrement supérieure à une période du signal d'horloge HDIV. Il est à noter que les échelles temporelles de ce chronogramme sont totalement différentes de celles du chronogramme de la figure 3. Au front montant du signal d'horloge HDIV, le signal de sortie Q4 de la bascule B4 passe à 1 et reste dans cet état pendant une durée égale à deux périodes de ce signal d'horloge H DIV. Au front montant suivant du signal d'horloge H DIV, le signal de sortie Q5 de la bascule B5 passe à l'état haut et le reste pendant deux période du signal d'horloge H DIV. Puisque le signal ULD est encore à l'état 1 lors du passage à l'état haut du signal de sortie Q5, la sortie de la porte logique N4 passe à zéro et par conséquent le signal RAZ attaquant la deuxième entrée de la porte logique N2 passe à l'état 1. Ce signal RAZ a conservé la valeur 1 jusqu'au front descendant du signal ULD. Si par contre le signal ULD avait une durée inférieure à une période du signal d'horloge, c'est-à-dire si son front descendant était apparu avant la montée du signal Q5 à l'état 1, la sortie de la porte logique N4 serait restée à 1 et par conséquent le signal de sortie RAZ serait resté à la valeur zéro ce qui n'aurait pas provoqué le passage des moyens de traitement de leur état de repos à leur état actif. REVENDICATIONS 1. Procédé pour favoriser l'activation d'une boucle à verrouillage de phase, dans lequel a) on compare (4) la phase du signal externe reçu (SSY) et celle du signal interne (SIN) tiré du signal de sortie de l'oscillateur commandé en tension (2) de la boucle (1), et b) en réponse à une indication prédéterminée (RAZ) représentive d'une non- coincidence de phase entre les deux signaux, on modifie la phase du signal interne (SIN) afin de forcer la mise sensiblement en phase de celui-ci avec le signal externe (SSY). 2. Procédé selon la revendication 1, dans lequel la boucle comporte un diviseur (3), relié à la sortie de l'oscillateur (2) - commandé en tension, et apte à délivrer ledit signal interne (SIN), caractérisé par le fait qu'en présence de ladite indication prédéterminée (ULD, RAZ) on réinitialise le diviseur pour forcer une quasi coïncidence entre une transition du signal interne (SIN) et une transition du signal externe (SSY). 3. Procédé selon la revendication 1 ou 2, caractérisé par le fait qu'après avoir forcé la mise en phase des deux signaux à synchroniser, on inhibe toute action sur les moyens de génération du signal interne pendant une durée prédéterminée, même en présence d'une autre indication représentative d'une non-coincidence, et on répète ensuite l'étape b) en présence d'une nouvelle indication prédéterminée représentative d'une non-coincidence de phase. 4. Procédé selon l'une des revendications précédentes, caractérisé par le fait que l'on fait délivrer par le comparateur de phase (4) un signal de non coïncidence (ULD) représentatif d'une non-coincidence de phase entre les deux signaux, et par le fait que l'on filtre (F) le signal de non-coincidence (ULD), ladite indication prédéterminée (RAZ) étant la valeur du signal de non-coincidence filtré. 5. Procédé selon la revendication 4, caractérisé par le fait que l'on filtre tout signal de non-coincidence (ULD) ayant une durée inférieure à une période du signal d'horloge (HIDIV) de l'oscillateur commandé en tension. 6. Procédé selon l'une des revendications précédentes, caractérisé par le fait que l'on agit sur les moyens de génération (3) du signal interne (SIN) dans un délai au plus égal sensiblement à deux périodes du signal externe (SSY). 7. Boucle à verrouillage de phase, comportant des moyens (3) de génération d'un signal interne (SIN) tiré du signal de sortie de l'oscillateur (2) commandé en tension, et un comparateur de phase (4) apte à comparer la phase du signal interne (SIN) avec celle d'un signal externe reçu (SSY) et dont la sortie est rebouclée sur l'oscillateur (2) commandé en tension, caractérisée par le fait qu'elle comprend en outre un dispositif (6) accélérateur de la synchronisation des signaux interne et externe, comportant des moyens de traitement apte à recevoir du comparateur de phase (4) une indication prédéterminée (ULD, RAZ) représentative de la non-coincidence des signaux interne et externe, et à délivrer, en réponse à cette indication prédéterminée, une information de commande (INTD) en réponse à laquelle les moyens de génération (3) modifie la phase du signal interne pour forcer la mise sensiblement en phase de ce dernier avec le signal externe (SSY). 8. Boucle selon la revendication 7, caractérisée par le fait que les moyens de génération comportent un diviseur (3) disposé entre la sortie de l'oscillateur (2) commandé en tension et une entrée du comparateur de phase (4), pour délivrer ledit signal interne (SIN) formé d'une succession périodique de transitions, par le fait que l'information de commande est un signal de commande (INTD) d'initialisation du diviseur (3) émis sensiblement en coïncidence avec une transition (T) du signal externe, le diviseur (3) émettant alors en réponse une transition du signal interne sensiblement en coïncidence avec ladite transition (T) du signal externe. 9. Boucle selon la revendication 7 ou 8, caractérisée par le fait que les moyens de traitement possèdent un état de repos en l'absence d'indication prédéterminée (ULD, RAZ) émanant du comparateur (4), un état actif dans lequel, en présence d'une indication prédéterminée (ULD, RAZ), ils délivrent l'information de commande aux moyens de génération du signal interne, et un état de temporisation dans lequel ils sont inactifs vis-à-vis de la commande des moyens de génération, même en présence d'une nouvelle indication prédéterminée émanant du comparateur de phase, et par le fait que le dispositif comporte des moyens de séquencement (NI, N2) aptes à faire passer les moyens de traitement de leur état de repos à leur état actif puis à leur état de temporisation et à leur état de repos au rythme des transitions du signal externe (SSY). 10. Boucle selon l'une des revendications 7 à 9, caractérisée par le fait que les moyens de traitement comportent: - un compteur séquenceur (CS), séquencé au rythme des transitions du signal externe (SSY), et susceptible de délivrer cycliquement un jeu de valeurs de comptage différentes (4, 0, 1, 2, 3) associées aux différents états des moyens de traitement, - un premier ensemble logique (N3, NO) relié à la sortie du compteur (CS) et susceptible de délivrer une impulsion de commande (SNO) en réponse à. une valeur de comptage (1) prédéterminée associée à l'état de travail, - un deuxième ensemble logique (NS, 12, 17, B6, N6) relié d'une part à la sortie du premier ensemble logique et d'autre part à l'entrée de signal externe (SSY), pour délivrer, en réponse à ladite impulsion de commande (SNO), ladite information de commande (INTD) sensiblement en coïncidence avec une transition (T) du signal externe (SSY). 11. Boucle selon la revendication 10, caractérisée par le fait que le compteur séquenceur (CS) comporte trois bascules D (B1, B2, B3) montées en cascade, dont les entrées (D) sont respectivement rebouclées sur les sorties complémentées correspondantes (NQ) et dont l'entrée d'horloge (H) d'une bascule est reliée à la sortie complémentée (NQ) de la bascule précédente, - par le fait que les moyens de séquencement comportent une première porte logique NON ET (N1) dont une entrée est reliée à l'entrée de signal externe (SSY), dont une autre entrée est reliée à la sortie complémentée (NQ) de la troisième bascule (B3) et dont la sortie est reliée à l'entrée d'horloge (H) de la première bascule (B 1), -une deuxième porte logique NON ET (N2) dont la sortie est reliée aux entrées (NR) de remise à zéro des bascules (B1, B2, B3), dont une entrée est reliée à la sortie non complémentée (Q) de la troisième bascule (B3) et dont l'autre entrée est susceptible de recevoir ladite indication prédéterminée (RAZ). 12. Boucle selon la revendication 11, caractérisée par le fait que le premier ensemble logique comporte une troisième porte logique NON ET (N3) dont les deux entrées sont respectivement reliées aux sorties non complémentées (Q) et complémentées (NQ) des première et deuxième bascules (B31, B2), et une porte logique NON OU (NO) dont les deux entrées sont respectivement reliées à la sortie de la troisième porte logique NON ET (N3) et à la sortie non complémentée (Q) de la troisième bascule (B3), la sortie de la porte logique NON OU (NO) étant la sortie de ce premier ensemble logique. 13. Boucle selon l'une des revendications 10 à 12, caractérisée par le fait que le deuxième ensemble logique comporte une quatrième porte logique NON ET (N5) dont une entrée est reliée à la sortie du premier ensemble logique, et dont l'autre entrée est reliée à l'entrée de signal externe (SSY), une quatrième bascule (B6) dont l'entrée d'horloge (H) est reliée à la sortie de la quatrième porte logique (N5) et dont l'entrée de remise à zéro (NR) est reliée à la sortie du premier ensemble logique par un circuit de retard (12-I7), une cinquième porte logique NON ET (N6) dont une entrée est reliée à la sortie de la quatrième bascule (P6) et dont l'autre entrée est susceptible de recevoir une impulsion (INT) émanant des moyens d'initialisation interne du diviseur (3). 14. Boucle selon l'une des revendications 7 à 13, caractérisée par le fait que le comparateur de phase (4) est susceptible de délivrer un signal (ULD) de non-cdfoincidence de phase des signaux interne (SIN) et externe (SSY), et par le fait que le dispositif (6) comporte un filtre (F) apte à filtrer les signaux de non-coincidence ayant une durée inférieure à une durée prédéterminée, ladite indication prédéterminée (RAZ) étant la valeur du signal de non-coincidence filtrée. 15. Boucle selon la revendication 14, caractérisée par le fait que le filtre (F) comporte une cinquième et une sixième bascules (B34, B6), montées en cascade, l'entrée (D) de la cinquième bascule (B4) recevant le signal de non-coincidence, l'entrée (D) de la sixième bascule (B5) étant reliée à la sortie non complémentée de la cinquième bascule (B34), les entrées d'horloge (HD) de ces deux bascules étant cadencées par le signal d'horloge (HDIV) de l'oscillateur commandé en tension (3), et une sixième porte logique NON ET (N4), dont une entrée reçoit le signal de non-coincidence (ULD) et dont l'autre entrée est reliée à la sortie de la sixième bascule (B5) la sortie de cette sixième porte logique (N4) étant reliée à l'autre entrée de la deuxième porte logique (N2) des moyens de séquencement. 16. Boucle selon l'une des revendications 7 à 15, caractérisée par le fait que l'oscillateur est à faible variation de fréquence, par exemple un oscillateur à quartz. 17. Dispositif d'accélération de synchronisation appartenant à la boucle à verrouillage de phase telle que définie dans l'une des revendications 7 à 16.