Brevet FR2689706A1 — publié le 19931008

La présente invention concerne de façon générale les convertisseurs numérique-analogique (D/A) et, plus particulièrement, un convertisseur DIA comportant un amplificateur à décalage ajustable qui est utilisé comme tampon de sortie. La figure 1 est un schéma de circuit d'un convertisseur D/A classique fabriqué à l'aide d'un réseau de résistances. Le réseau de résistances est constitué de résistances RO à Rk-l connectées en série. Les résistances ont chacune la même valeur. Le potentiel de la terre (E() = O V) est appliqué à une extrémité du réseau de résistances, tandis qu'une tension d'alimentation électrique VR (= E est appliquée à l'autre extrémité du réseau de résistances. Des commutateurs analogiques So à Sk sont connectés au réseau de résistances.Plus spécialement, les premières bornes des commutateurs analogiques So à Sk sont respectivement connectées aux noeuds respectifs du réseau de résistances, et les deuxièmes bornes des commutateurs sont connectées entre elles et à la borne d'entrée non inverseuse d'un amplificateur opérationnel OP. En fonction de la valeur du signal d'entrée numérique, I'un des k +1 commutateurs analogiques So à Sk est choisi, et le potentiel présent sur le noeud correspondant est appliqué à la borne d'entrée non inverseuse de l'amplificateur opérationnel OP. La borne d'entrée inverseuse de l'amplificateur opérationnel, qui fonctionne en amplificateur à gain unité, est connectée sur sa sortie. L'amplificateur opérationnel délivre une tension de sortie analogique VOUT correspondant au potentiel du noeud choisi. La correspondance entre l'opération de sélection effectuée sur les commutateurs analogiques So à Sk et le signal de sortie analogique VOUT peut être exprimée par l'équation suivante lorsque seul l'un, Sx, des k + 1 commutateurs (X étant l'un des nombres O à k), est fermé et que les autres commutateurs sont ouverts: VOUT = Ex = (k).VR. A partir de l'équation précédente, on peut voir que k +1 tensions analogiques (Eo, E1, E2,..., Ek~2, Ek-l, E3, ayant un pas égal à (l/k)VR, peuvent être obtenues lorsque l'on ferme l'un seulement des k + 1 commutateurs. Le convertisseur D/A représenté sur la figure 1 fonctionne en convertisseur D/A à n bits en commandant les k +1 commutateurs analogiques So à Sk au moyen de signaux décodés d'un signal d'entrée numérique (un signal d'entrée numérique à n bits est décodé en 2n signaux décodés). Par exemple, lorsque tous les bits du signal d'entrée numérique sont égaux à "zéro", les signaux décodés ne ferment que le commutateur Sg, et la tension de sortie analogique VOUT est égale à 0 V (= EO). Lorsque tous les bits du signal d'entrée numérique sont égaux à "un", les signaux décodés ne ferment que le commutateur Sk, et le signal de sortie analogique VOUT est égal à VR (= Ek.Lorsque les bits du signal d'entrée numérique ont des valeurs autres que celles formées entièrement de zéros ou entièrement de uns, l'un des commutateurs S1 à Sk-1 se ferme en réponse aux signaux décodés, et l'une, correspondante, des tension de sortie E1, E2,..., Ek1 est délivrée au titre de la tension de sortie analogique VOUT. Le nombre de commutateurs analogiques nécessaire est égal au nombre des signaux décodés. Ainsi, 2n signaux décodés sont nécessaires pour effectuer l'opération de conversion D/A sur un signal d'entrée numérique à n bits. Par conséquent, il faut 2n commutateurs analogiques. En outre, le nombre minimal de résistances nécessaire est égal à 2n -1. Le convertisseur D/A classique ci-dessus mentionné a toutefois pour inconvénient que le nombre des commutateurs analogiques et celui des résistances augmentent exponentiellement avec le nombre de bits du signal d'entrée numérique. Par exemple, lorsque le nombre de bits à manipuler passe de 8 à 10, le nombre de commutateurs analogiques doit augmenter de 28 (=256) à 210 (= 28.22 = 1024). Ainsi, = 1024). Ainsi, le nombre de commutateurs analogiques nécessaire pour traiter 10 bits est multiplié par quatre par rapport au nombre nécessaire pour traiter 8 bits. De plus, dans le cas ci-dessus, le nombre des résistances doit passer de 28 -1 (= 255) à 10,1 1024 -1 = 1023).Ainsi, le nombre de résistances nécessaire pour traiter 10 bits est approximativement multiplié par quatre par rapport au nombre nécessaire pour traiter 8 bits. Lorsqu'on les fabrique sur une puce de circuit intégré, il faut une très grande aire sur la puce pour former le convertisseur D/A à 10 bits par comparaison au convertisseur D/A à 8 bits. Plus exactement, un convertisseur D/A à 10 bits fabriqué sur une puce demande une aire de puce environ quatre fois plus grande que l'aire prévue pour 28 commutateurs et une aire de puce environ quatre fois plus grande que l'aire prévue pour 28 - 1 résistances. Un but général de l'invention est de produire un convertisseur numérique-analogique dans lequel les inconvénients ci-dessus sont éliminés. Un but plus particulier de l'invention est de produire un convertisseur D/A qui est en mesure de traiter un grand nombre de bits d'un signal d'entrée numérique sans grande augmentation du nombre de parties. Les buts ci-dessus énoncés de l'invention sont réalisés au moyen d'un convertisseur D/A qui comprend: un moyen générateur de tension analogique servant à produire une tension analogique; un amplificateur à décalage ajustable qui amplifie la tension analogique par un facteur d'amplification prédéterminé et qui délivre un signal de sortie analogique; et un moyen générateur de tension de décalage, couplé à l'amplificateur à décalage ajustable, servant à produire une tension de décalage qui varie en fonction du signal d'entrée numérique, la tension de décalage commandant le décalage de l'amplificateur à décalage ajustable. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: - la figure 1 est un schéma de circuit du convertisseur DIA classique; - la figure 2 est un schéma fonctionnel illustrant une vue générale d'un convertisseur D/A selon un premier mode de réalisation de l'invention; - la figure 3 est un schéma de circuit détaillé du convertisseur DIA selon le premier mode de réalisation de l'invention; - la figure 4 est un schéma de circuit plus détaillé du convertisseur D/A selon le premier mode de réalisation de l'invention; - la figure 5 est un schéma de circuit du circuit d'ajustement de courant représenté sur la figure 4; ; - la figure 6 est un schéma de circuit d'un convertisseur D/A selon un deuxième mode de réalisation de l'invention; et - la figure 7 est un schéma de circuit d'un convertisseur D/A selon un troisième mode de réalisation de l'invention. Sur la figure 2, est représentée une vue d'ensemble d'un convertisseur numérique-analogique (DIA) selon le premier mode de réalisation de l'invention. Le convertisseur D/A représenté sur la figure 2 comprend un générateur de tension analogique 100, un générateur de tension de décalage 200, et un tampon de sortie 300, par exemple un amplificateur opérationnel. Le générateur de tension analogique 100 produit une tension analogique, qui est appliquée au tampon de sortie 300. Le générateur de tension de décalage 200 produit une tension de décalage, qui varie sous l'action d'un signal d'entrée numérique. La tension de décalage est appliquée au tampon de sortie 300. Le tampon de sortie 300 présente un décalage ajustable et un facteur d'amplification prédéterminé. Le tampon de sortie 300 amplifie la somme (Va + Vss) de la tension analogique (Va) et de la tension de décalage (V,8) avec le facteur d'amplification prédéterminé. Lorsque le facteur d'amplification prédéterminé du tampon de sortie 300 est égal à 1, que Va vaut x [en volts], et Vss est rune des m tensions échelonnées comprises entre yg et Ym-1 [en volts], la tension de sortie analogique est l'une des tension échelonnées comprises entre (x + yg) et (x + Ym-1) Ceci signifie que le nombre des échelons de variation de la tension analogique Va est multiplié par m-1 par rapport au nombre des échelons initiaux.Si la tension analogique Va varie de manière échelonnée en 2n échelons, on peut obtenir l'équation suivante: 2n.m = 2n.2p = 2n+p. Ainsi, la définition de la conversion D/A est multipliée par 2n+P, et le nombre de bits du signal d'entrée numérique peut passer de n bits à (n + p) bits. il faut noter ce qui suit. Selon la technique antérieure, une augmentation de p bits dans le signal d'entrée numérique demande une multiplication par 2P par rapport au nombre des parties nécessaires au convertisseur DIA initial. Selon l'invention, une augmentation de p bits dans le signal d'entrée numérique demande plusieurs additions de 2P par rapport au nombre des parties nécessaires pour le convertisseur DIA initial. La figure 3 est un schéma de circuit représentant le premier mode de réalisation de l'invention. Le premier mode de réalisation de l'invention est constitué par un générateur de tension analogique (également appelé réseau de résistances du type diviseur de tension) îîb, un amplificateur opérationnel 12, et un générateur de tension de décalage 13, correspondant respectivement au générateur de tension analogique 100, au tampon de sortie 300 et au générateur de tension de décalage 200 représentés sur la figure 2. Le générateur de tension analogique 11b comprend les résistances Rg à Rk-l et les commutateurs Sg à Sk ci-dessus mentionnés, qui sont représentés sur la figure 1. Le signal de sortie du générateur de tension analogique îîb est indiqué par VDlv, lequel est appliqué à la borne d'entrée non inverseuse de l'amplificateur opérationnel 12. Le générateur de tension de décalage 13 est connecté entre la borne d'entrée inverseuse et la borne de sortie de l'amplificateur opérationnel 12. Le générateur de tension de décalage 13 produit une tension de décalage VOFSI qui varie en fonction du signal d'entrée numérique D. Plus spécialement, la tension de décalage VOFS varie de manière échelonnée sur ni échelons, ce nombre d'échelons étant égal au nombre de bits formant le signal d'entrée numérique D. La tension de sortie VOUT de l'amplificateur opérationnel 12 s'écrit sous la forme suivante: VOUT = VDIV + VOFS, où le facteur d'amplification A de l'amplificateur opérationnel 12 est fixé à 1. La tension analogique VDIV est égale à l'une des k + 1, soit 2n, tensions EO à Ek. Par conséquent, le convertisseur D/A fonctionne comme un convertisseur D/A à (n + p) bits, où 2P est égal à ni. Ceci signifie que la définition de la conversion D/A est multipliée par ni par rapport au convertisseur D/A initial n'employant pas le générateur de tension de décalage 13. Il faut noter qu'on peut augmenter le nombre des bits du signal d'entrée numérique sans augmenter le nombre des résistances et des commutateurs du générateur de tension analogique 100. Parmi les (n + p) bits du signal d'entrée numérique, n bits sont utilisés pour commander les commutateurs Sg à Sk, et ses p bits sont utilisés pour faire varier la tension de décalage VOUS. Les n bits utilisés peuvent être les n bits d'ordre supérieur du signal d'entrée numérique et les p bits utilisés peuvent être les p bits restants, d'ordre inférieur. La figure 4 est un schéma de circuit du premier mode de réalisation de l'invention, sous une forme plus détaillée. Un générateur de tension analogique 11, qui correspond au générateur de tension analogique 100 de la figure 2, est constitué par un décodeur numérique 11a et par le réseau de résistances du type diviseur de tension 11b. Le décodeur numérique 11a décode un signal d'entrée numérique à n bits, soit DINg, ce qui produit k + 1, soit 2n, signaux décodés Dg, D1, D2, .... Dk Le diviseur de tension du type réseau de résistances 11b comporte k résistances Rg à Rk-l connectés en série entre la terre (le potentiel EO de celle-ci est 0 V) et la ligne d'alimentation électrique réglée à la tension VR. Les résitances Rg à Rk-l ont la même valeur. Les k +1 commutateurs Sg à Sk sont disposés comme représenté sur la figure 4 et sont commandés par les signaux décodés Do à Dk. Le décodeur numérique îîa fait passer l'un des signaux décodés Do à Dk en réponse à la valeur indiquée par le signal d'entrée numérique à n bits, DIN(H). Le générateur de tension de décalage 13 est constitué par une résistance RB et un circuit d'ajustement de courant 13a. La résistance RB est connectée entre la bome d'entrée inverseuse et la bome de sortie de l'amplificateur opérationnel 12. Le circuit d'ajustement de courant 13a ajuste le courant 1B traversant la résistance RB en fonction de la valeur indiquée par un signal d'entrée numérique à p bits, soit DL), appliqué au circuit d'ajustement de courant 13a. Par exemple, le signal d'entrée numérique à n bits DIN (H) est constitué des n bits d'ordre supérieur d'un signal d'entrée numérique à (n + p) bits, et le signal d'entrée numérique à p bits D) est constitué des p bits d'ordre inférieur restants, du signal d'entrée numérique à (n + p) bits. La figure 5 est un schéma de circuit montrant le circuit d'ajustement de courant 13a de la figure 4. Le circuit d'ajustement de courant 13a comporte plusieurs circuits Cg, C1, ... Sur la figure 5, deux circuits Co et C1 sont représentés. Le nombre des circuits Cg, C1, ... est égal au nombre de bits du signal d'entrée numérique DIN(L). Sur la figure 5, deux bits Bg et B1 du signal d'entrée numérique DINtL) sont respectivement appliqués aux circuits C0 et C1. De plus, le circuit d'ajustement de courant 13a comprend une source de courant constant ISRC, un transistor bipolaire npn Tr et une résistance R. La source de courant ISRC est connectée entre la ligne d'alimentation électrique fixée par exemple à la tension VR ci-dessus indiquée et le collecteur du transistor bipolaire Tr. Le collecteur du transistor bipolaire Tr est connecté à sa base, si bien que ce transistor Tr fonctionne en diode. L'émetteur du transistor bipolaire Tr est connecté à la terre via la résistance R. Le transistor Tr et les circuits Cg, C1, ... forment un circuit miroir de courant. Le circuit C0 est constitué d'un MOSFET (transistor à effet de champ métal-oxyde-semiconducteur) à canal n TSWO, un MOSPET à canal p T'Swo un transistor bipolaire npn Typo, et une résistance d'émetteur RE. De même, le circuit C1 est constitué par un MOSFET à canal n TSwl un MOSFEr à canal p T'Swl, un transistor bipolaire npn TBP1, et une résistance d'émetteur RE1. Lorque le bit Bg du signal d'entrée numérique D(L) est à un niveau haut, le transistor MOS à canal n TSwo est rendu conducteur, et le transistor MOS à canal p TSWO est rendu non conducteur. Par conséquent, le transistor bipolaire TBPO est rendu conducteur, et un courant Io circule dans le transistor bipolaire TBPO et la résistance REo. Lorsque le bit B1 du signal d'entrée numérique DIN(L) est au niveau haut, le transistor MOS à canal n TSwl est rendu conducteur, et le transistor MOS à canal p TSW1 est rendu non conducteur. Par conséquent, le transistor bipolaire TBP1 est rendu conducteur, et un courant Iî circule dans le transistor bipolaire TBP1 et la résistance REl. Les courants Io et I1 sont ainsi conçus que le courant I1 vaut deux fois le courant Io. Si le signal d'entrée numérique est constitué de p bits, les rapports entre les p courants I1, 11,..., Ip doivent être 1: 2 :... 2P. La somme des p courants Io, I1,... Ip est désignée par 1B sur les figures 4 et 5.Pour pondérer les courants qui circulent respectivement dans les circuits C0, C1, (, on pondère les valeurs des résistances d'émetteur REo, RE1 .... REp de façon que les rapports entre ces valeurs soient 1 :21 : ... 2P. ll est également possible de remplacer les transistors bipolaires Tr, TpBO, TBP1, .... TBPp, par des MOSEET. Dans ce cas, les résistances d'émetteur R, RE0, RE1, ... REp ne sont normalement pas utilisés.Un procédé permettant de pondérer les courants Io, Iî .... Ip consiste à pondérer les tailles des MOSFEr. Les rapports entre les tailIes des MOSFEI doivent être 1:2: 2P. Un autre procédé permettant de pondérer les courants Io, I1, .... Ip consiste à placer des MOSFET de même taille en nombres pondérés. Les nombres de MOSFET prévus dans les circuits C0, C1, ... Cp doivent être 1: 21: ... 2P, respectivement. Les différents MOSEET appartenant à un même circuit sont connectés en parallèle. La tension Vg créée aux bornes de la résistance RB peut s'écrire de la manière suivante: VB=IB.RB. Comme précédemment décrit, la tension de sortie VOUT de l'amplificateur opérationnel 12 (c'est-à-dire le signal de sortie analogique du convertisseur D/A) peut s'écrire de la manière suivante: VOUT=VDIV+VOFS où le facteur d'amplification A de l'amplificateur opérationnel 12 est égal à 1. La tension Vg est proportionnelle au courant IB, et le courant 1B varie selon les combinaisons des bits Bg et B1. Par conséquent, il est possible de faire varier la tension analogique VDIv de manière échelonnée sur m échelons, soit 2P échelons, en fonction du nombre m de combinaisons des bits du signal d'entrée numérique DINfL).Ainsi, le nombre k + 1, soit 2n, des échelons de la tension analogique VDlV entre Eg et Ek peut être sensiblement multiplié par m, par rapport aux 2n échelons initiaux, et la définition de la consersion DIA peut être multipliée par ni par rapport à celle de la conversion D/A à 2n bits. Selon l'invention, pour multiplier le nombre de bits du signal d'entrée numérique par p, il faut prévoir p nouveaux circuits dans le circuit d'ajustement de courant 13a. De plus, il n'est pas nécessaire de modifier la structure du générateur de tension analogique 11. Par conséquent, on peut facilement réaliser le convertisseur D/A à (n + p) bits à partir du convertisseur D/A à n bits. Inversement, avec la technique antérieure, il fallait prévoir 2P nouvelles résistances et nouveaux commutateurs. Ainsi, dans la technique antérieure, lorsque le nombre de bits du signal d'entrée numérique à ajouter augmente, le nombre des parties augmente exponentiellement. La figure 6 est un schéma de circuit du convertisseur D/A selon un deuxième mode de réalisation de l'invention. Ce deuxième mode de réalisation emploie un amplificateur opérationnel 21 doté de bornes p et b d'ajustement de décalage. Un tel amplificateur opérationnel est par exemple l'amplificateur "LF357" fabriqué par la société National Semiconductor des Etats-Unis d'Amérique. La borne d'entrée inverseuse et la borne de sortie de l'amplificateur opérationnel 21 sont directement connectées ensemble. Un générateur de tension de décalage 22 est connecté entre les bornes d'ajustement de décalage a et b de l'amplificateur opérationnel 21. Un circuit série constitué par des résistances ROF0), ROUI, ROF2, ROF3 et ROF4 connectées en série est connecté entre les bornes d'ajustement de tension â et b. Des commutateurs Sono, Sol, SoF2 et SoF3 sont respectivement connectés aux noeuds du circuit série des résistances ROFO à ROUF4. Une tension constante VE est appliquée en commun aux commu tateurs SOFA, SOF1, SOF2 et SOF3- Ces commutateurs sont respectivement fermés et ouverts en réponse au signal d'entrée numérique DING). Plus spécialement, un seul des commutateurs SoFo, Spi, SoF2 et SoF3 est rendu conducteur en fonction de la valeur indiquée par le signal d'entrée numérique DIN(L). Le deuxième mode de réalisation de l'invention a les mêmes avantages que le premier. On notera que, pour des raisons de simplification du dessin, seul le diviseur de tension du type réseau de résistances îîb a été représenté. Par exemple, le générateur de tension analogique utilisé dans le deuxième mode de réalisation de l'invention est identique à celui de la figure 4. La figure 7 est un schéma de circuit du convertisseur DIA selon un troisième mode de réalisation de l'invention. Une tension constante VREF produite par une source de tension constante 23 est appliquée à la borne d'entrée non inverseuse de l'amplificateur opérationnel 12. La source de tension constante 23 fait fonction du générateur de tension analogique 100 de la figure 2. La tension de décalage Vous, dont l'amplitude est fonction du signal d'entrée numérique DIN(L) est appliquée entre la borne d'entrée inverseuse et la borne de sortie de l'amplificateur opérationnel 12. La somme de la tension constante VREF et de la tension de décalage VOFS est amplifiée par l'amplificateur opérationnel 12. Lorsque le signal d'entrée numérique VOFS est constitué par p bits, la tension de sortie analogique VoUT varie de façon échelonnée sur 2P niveaux. Selon le troisième mode de réalisation de l'invention, on peut ainsi produire un convertisseur D/A moins coûteux ayant une faible définition de conversion D/A. On notera que le générateur de tension analogique 100 ne se limite pas aux diviseurs de tension du type réseaux de résistances, et qu'il est possible d'utiliser des types arbitraires de générateurs de tension analogique. Par exemple, on peut utiliser un générateur de tension analogique du type à résistances pondérées, qui est constitué de résistances pondérées en fonction des chiffres du signal d'entrée numérique, et de commutateurs. On peut également utiliser un générateur de tension analogique du type à courants pondérés, qui est constitué de sources de courant constant pondérées en fonction des chiffres du signal d'entrée numérique, et de commutateurs. On peut aussi utiliser un générateur de tension analogique du type à résistances en échelle, ces résistances étant connectées de façon à former une "échelle".Le générateur de tension de décalage 200 ne se limite pas aux configurations spécialement décrites. ll est important d'ajouter la tension de décalage VOFS à la tension analogique obtenue par conversion D/A ou produite par la source de tension constante et de faire varier la tension de décalage VoFS en fonction du signal d'entrée numérique. Les convertisseurs D/A selon l'invention peuvent réaliser facilement, en particulier à l'aide d'un processus de simulation primitif, qui est l'un des processus permettant de simuler des circuits à l'aide d'un ordinateur (voir le brevet japonais mis à la disposition du public et publié sous le n 2-1046). Dans le processus primitif, on définit un modèle d'expression mathématique pour chaque bloc de fonction, plutôt que des parties élémentaires, comme les transistors, les résistances et les condensateurs.Par exemple, si l'on définit un modèle d'expression mathématique pour un amplificateur opérationnel, cet amplificateur opérationnel peut être décrit à l'aide d'un modèle d'expression mathématique minimal exprimant la relation entre la borne d'entrée inverseuse, la borne d'entrée non inverseuse et la borne de sortie. n est également possible de décrire le générateur de tension analogique 100 au moyen d'un modèle d'expression mathématique minimal entre ses bornes d'entrée et de sortie. La réalisation de convertisseurs D/A selon l'invention peut être facilitée, notamment au moyen du processus de simulation primitif. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du dispositif dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Convertisseur numérique-analogique, caractérisé en ce qu'il comprend: un moyen (100 ; îîb ; 11 ; 23) générateur de tension analogique servant à produire une tension analogique; un amplificateur (300; 12; 21) à décalage ajustable, qui amplifie la tension analogique à un facteur d'amplificateur prédéterminé et qui délivre un signal de sortie analogique; et un moyen (200 ; 13 ; 22; 13a) générateur de tension de décalage, couplé audit amplificateur à décalage ajustable et servant à produire une tension de décalage qui varie en fonction d'un premier signal d'entrée numérique, ladite tension de décalage commandant le décalage de l'amplificateur à décalage ajustable. 2. Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce que: ledit amplificateur à décalage ajustable comporte des noeuds par l'intermédiaire desquels le décalage peut être ajusté; et le moyen générateur de tension de décalage comprend un moyen servant à appliquer la tension de décalage à l'amplificateur à décalage ajustable par l'intermédiaire des noeuds. 3. Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce que: l'amplificateur à décalage ajustable comprend un amplificateur opérationnel (12) qui possède des première et deuxième bornes d'entrée et une borne de sortie; la tension analogique est appliquée à la première borne d'entrée; et la tension de décalage est appliquée entre la deuxième borne d'entrée et la borne de sortie. 4.Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce que: ledit amplificateur à décalage ajustable comprend un amplificateur opérationnel (12) possédant des premières et deuxième bornes d'entrée et une bome de sortie; la tension analogique est appliquée à la première borne d'entrée; et le moyen générateur de tension de décalage (13) comprend une première résistance (RB) connectée entre la deuxième borne d'entrée et la borne de sortie, et un moyen (13a) d'ajustement de courant servant à ajuster le courant qui circule dans la première résistance en fonction du premier signal d'entrée numérique. 5. Convertisseur numérique-analogique selon la revendication 4, caractérisé en ce que: le premier signal d'entrée numérique comporte p bits, où p est un nombre entier; ledit moyen d'ajustement de courant comprend p moyens formant des circuits à transistors, qui sont connectés en commun à la première résistance et qui servent à autoriser séparément p courants prédéterminés à y circuler en fonction des valeurs des p bits du premier signal d'entrée numérique; et la somme desdits p courants prédéterminés correspond audit courant qui circule dans la première résistance. 6.Convertisseur numérique-analogique selon la revendication 4, caractérisé en ce que lesdits p courants prédéterminés ont des intensités respectives pondérées en fonction des chiffres des p courants prédéterminés. 7. Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce que: ledit amplificateur à décalage ajustable comprend un amplificateur opérationnel (21) qui possède des première et deuxième bomes d'entrée, une borne de sortie, et des première et deuxième bornes (a, b) de commande de décalage; la tension analogique est appliquée à la première bome d'entrée ; et la tension de décalage est appliquée sur les première et deuxième bornes de commande de décalage. 8. Convertisseur numérique-analogique selon la revendication 7, caractérisé en ce que ledit moyen générateur de tension de décalage comprend: un circuit série comportant plusieurs résistances connectées en série, ledit circuit série étant connecté entre les première et deuxième bornes de commande de décalage; et des moyens de commutation, connectés audit circuit série servant à appliquer sélectivement à l'un des noeuds des résistances, parmi les différentes résistances, une tension prédéterminée en fonction des valeurs des p bits du premier signal d'entrée numérique. 9. Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce que ledit moyen générateur de tension analogique comprend un moyen permettant de faire vaner de façon échelonnée la tension analogique en fonction d'une deuxième signal d'entrée numérique. 10. Convertisseur numérique-analogique selon la revendication 9, caractérisé en ce que: un signal d'entrée numérique appliqué au convertisseur numériqueanalogique comporte (n + p) bits; les n bits du deuxième signal d'entrée numérique correspondent aux n bits d'ordre élevé du signal d'entrée numérique; et les p bits du premier signal numérique correspondent aux p bits d'ordre inférieur du signal d'entrée numérique. 11. Convertisseur numérique-analogique selon la revendication 1, caractérisé en ce que ledit moyen générateur de tension analogique comprend un moyen (23) servant à produire une tension analogique qui est constante.