Brevet FR2689710A1 — publié le 19931008

PERFECTIONNEMENTS AUX DISPOSITIFS DE DIAGNOSTIC DANS UNE INTERFACE DE LIGNE POUR UN RESEAU DE TRANSMISSION D'INFORMATIONS L'invention concerne les réseaux de transmission d'informations et, plus particulièrement dans de tels réseaux, un dispositif de diagnostic qui est intégré dans un circuit d'interface disposé entre une ligne de transmission et un circuit de gestion du protocole de transmission des informations sur le réseau. Un réseau de transmission d'informations comprend au moins une ligne de transmission, appelée bus, à laquelle sont connectées au moins deux stations qui ont à échanger des informations entre elles. Chaque station est connectée au bus par l'intermédiaire du circuit d'interface qui réalise la liaison entre le bus et le circuit de gestion du protocole associé à la station. Dans les réseaux de transmission d'informations utilisés dans les véhicules automobiles, il est connu de transmettre des états binaires sur une ligne bifilaire selon le protocole VAN suivant lequel ces états sont représentés par une tension différentielle entre les deux fils, le sens de la polarité codant la valeur de l'état binaire. Ce fonctionnement en différentiel est appelé "mode normal". Lorsqu'il y a un défaut sur le bus, circuit ouvert ou court-circuit, la transmission des informations doit continuer à s'effectuer sur le fil qui ne présente pas d'anomalie : ce fonctionnement est dit en "mode dégradé". La demande de brevet français N089 14770 déposée par la demanderesse le 10 novembre 1989 décrit un circuit d'interface entre une ligne bifilaire et une station qui permet, d'une part, le passage automatique dans un mode dégradé, c'est-à-dire en communication sur un seul fil du bus, en cas de défaut sur le bus du à un circuit ouvert ou à un court-circuit et, d'autre part, le retour au mode normal, c'est-à-dire communication sur les deux fils, lorsque le défaut disparaît. Ce circuit d'interface réalise, d'une part, une analyse asynchrone pour détecter un mode dégradé pendant la trame en réception et passer du mode normal à un mode dégradé ou d'un mode dégradé à un autre et, d'autre part, une analyse synchrone pour détecter un court-circuit (absence prolongée de transition sur le bus) et retourner au mode normal après disparition du défaut. A cet effet, le circuit d'interface comporte (figure 1) un filtre 3 qui reçoit sur ses bornes d'entrée El et E2 les signaux d'un bus 1 à deux fils 11 et 12 et qui fournit, sur ses bornes de sortie S1 et S2, un signal filtré à un circuit de mise en forme 4 comportant trois comparateurs. Un premier comparateur 41 reçoit le signal filtré par le fil connecté à la borne de sortie S1 et une tension de référence Vref sur sa borne d'entrée négative, un deuxième comparateur 42 reçoit le signal filtré par le fil connecté à la borne de sortie S2 et la tension de référence Vref sur sa borne d'entrée positive, un troisième comparateur 43 reçoit les signaux filtrés sur les deux fils connectés aux bornes de sortie S1 et S2. Les bornes de sortie ERR1, ERR2 et RO des comparateurs 41, 42 et 43 sont connectées à un circuit logique de décision 5 qui fait l'objet de la demande de brevet précitée. Pour effectuer l'analyse asynchrone, le circuit logique de décision 5 compte le nombre de transitions sur les bornes de sortie ERR1 et ERR2 et, lorsque la différence atteint une valeur prédéterminée, par exemple 4, le défaut est signalé par un code d'état qui est mis à la valeur correspondant au défaut détecté. Pour éviter la détection d'un défaut sur des parasites, les signaux de sortie des comparateurs sont préalablement appliqués à un filtre numérique qui valide la transition sur quatre échantillons consécutifs. La détection de ce défaut fait passer l'interface dans le mode dégradé et le retour au mode normal ne peut se faire que par l'analyse synchrone. Cette analyse synchrone consiste à explorer cycliquement les codes d'état indiquant les défauts et à basculer dans le mode normal en cas d'absence de défaut pendant deux cycles. Cette exploration cyclique sert également à détecter un court-circuit car, dans ce cas, il y a absence de transition sur la sortie du comparateur sélectionné pour la réception des signaux et passage à chaque cycle d'un mode dégradé à l'autre. S'agissant d'une transmission sur un bus bifilaire selon le protocole VAN, il est prévu des règles d'accès au bus à l'émission selon l'état binaire à transmettre. Ainsi, une station qui émet un état binaire "1" appelé "niveau récessif" et qui détecte en réception un état binaire "O" appelé "niveau dominant" doit cesser d'émettre et l'on dit qu'elle a perdu l'arbitrage. A cet effet, le circuit logique de décision compare les données émises avec celles lues en détection sur les deux fils du bus. Une telle comparaison n'est valable qu'en mode normal. Le dispositif qui est décrit dans la demande de brevet précitée ne permet de détecter certains défauts tels qu'un circuit ouvert entre une deuxième station ST2 et une troisième station ST3 (figure 14), la première station ST1 étant connectée sans défaut à la deuxième station ST2. Après une émission de la deuxième station ST2, ST1 fonctionne en mode normal sur la sortie du comparateur 43 (RO) tandis que ST3 fonctionne sur le comparateur validé 41 ou 42. Avec de tels états, il peut y avoir un problème de communication entre les stations ST1 et ST3. En effet, en cas de collision sur un bit précédé d'un niveau récessif, si la station ST1 émet un niveau récessif et la station ST3 un niveau dominant, la station ST1 relira un niveau récessif et la station ST3 un niveau dominant : aucune des stations ne se retire après cette collision. Ce cas se rencontre - sur un accès simultané au bus : il n'y a pas de perte d'arbitrage observée; - dans le cas d'une réponse dans la trame; - sur un acquittement qui ne sera pas détecté. Il apparaît alors que toutes les requêtes de la station ST1 resteront toujours sans réponse sauf si la station ST1 décide de recevoir sur le même comparateur que la station ST3, seul cas où elle verra une collision. Pour assurer une détection de collision dans tous les cas, il faut que le circuit de diagnostic soit capable de sélectionner le "bon" comparateur en temps réel lors des tentatives d'émission. Un but de la présente invention est donc de perfectionner le dispositif de diagnostic de la demande de brevet précitée pour qu'il puisse détecter une collision dans tous les cas. Ce but est atteint en effectuant une émission de données, en détectant ensuite dans la même station les données reçues, en comparant les données reçues avec les données émises, en passant dans un mode de fonctionnement dégradé lorsqu'une erreur est détectée. L'invention concerne des perfectionnements à un dispositif de diagnostic dans une interface de ligne pour un réseau de transmission d'informations, notamment dans un véhicule automobile, ladite interface comportant un filtre recevant en entrée les signaux d'un bus bifilaire et fournissant un signal filtré à un circuit de mise en forme comportant trois comparateurs dont le premier reçoit le signal filtré d'un fil et une tension de référence, dont le deuxième reçoit le signal filtré de l'autre fil et une tension de référence et dont le troisième reçoit le signal filtré sur les deux fils, des premier et second compteurs sur lesquels sont appliqués les signaux de sortie des premier et second comparateurs, chacun de ces premier et second compteurs étant remis à zéro par le signal d'entrée de l'autre compteur de manière à détecter sur une sortie un nombre de transitions excédant un nombre prédéterminé alors que l'autre sortie n'en décompte pas, un troisième compteur sur lequel est appliqué le signal de sortie de l'un dédits comparateurs pour décompter un nombre de transitions prédéterminé dudit signal pendant une période de temps et des circuits logiques pour fournir un signal de défaut si le nombre de transition excède ledit nombre prédéterminé et pour sélectionner la sortie du comparateur sur laquelle sera pris le signal reçu, lesdits perfectionnements étant caractérisés en ce qu'ils comprennent des circuits électroniques supplémentaires combinés avec les circuits précités, permettant de commander dans une station, l'émission d'informations sur ledit bus, de comparer dans la station émettrice les signaux reçus correspondant à cette émission aux informations émises et de fournir un signal de défaut lorsque le résultat de la comparaison révèle une erreur. Dans le protocole VAN, le circuit de gestion de protocole 2 (figure 1) ne peut émettre un message que lorsque le bus est à l'état récessif, ce qui signifie que lorsque le bus est "bloqué" à l'état dominant, le circuit de gestion de protocole ne peut plus communiquer en réception, ni en émission car le dominant "écrase" le récessif. Pour cette raison, le protocole VAN n'autorise que six temps unitaires consécutifs à l'état dominant. Dans le cas où il en détecte huit, il fournit au circuit de diagnostic 5 un signal de défaut. Pour remédier à ce défaut, l'invention propose de mettre en service des circuits complémentaires qui sont activés par le signal de défaut de manière à passer rapidement la réception sur l'autre conducteur lorsque le circuit de gestion de protocole ne reçoit que des états dominants. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description suivante d'un exemple particulier de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels - la figure 1 est un schéma fonctionnel d'un circuit d'interface entre un bus bifilaire et deux stations connectées audit bus; - la figure 2, en deux parties 2A et 2B, est un schéma fonctionnel du circuit logique de décision 5 de la figure 1 tel que réalisé conformément à la présente invention; - les figures 3 à 12 sont des schémas de réalisation des différents éléments du circuit logique de décision 5 de la figure 2; - les figures 13A, 13B et 13C présentent un algorithme de gestion du diagnostic, et - la figure 14 est un schéma montrant trois stations connectées par un bus bifilaire présentant un défaut. Dans les différentes figures, les mêmes références désignent des éléments identiques en vue des mêmes résultats. Les figures 1 et 14 ont été décrites dans le préambule pour définir, d'une part, les éléments principaux d'un circuit d'interface de ligne du type de celui décrit dans la demande de brevet précitée et, d'autre part, certains problèmes que l'invention propose de résoudre en utilisant des circuits additionnels et complémentaires à ceux décrits dans ladite demande de brevet précitée. Sur les figure 2A et 2B, les différentes fonctions remplies par le circuit logique de décision 5 sont représentées par des rectangles 30,40,40',50,50',60,70, 80,90,100,110 et 120, qui sont connectés entre eux par des conducteurs, ces différentes fonctions étant réalisées par des circuits dont les schémas sont donnés respectivement par les figures 3 à 12. Le schéma de ces figures 2A et 2B est analogue à celui de la figure 2 de la demande de brevet précitée en ce qu'il comprend les éléments suivants - un premier filtre numérique 40 (ou FILTRNUM1) dont l'une des bornes d'entrée ENR1 est connectée à la borne de sortie ERR1 du comparateur 41 (figure 1); - un deuxième filtre numérique 40' (ou FILTRNUM2), identique au premier filtre 40 dont l'une des bornes d'entrée ENR2 est connectée à la borne de sortie ERR2 du circuit comparateur 42 (figure 1); - un premier compteur d'erreurs 50 (ou CPT-ERR1) dont l'une des bornes d'entrée C11 est connectée à l'une (SRT1) des bornes de sortie du premier filtre numérique 40; - un deuxième compteur d'erreurs 50' (ou CPT-ERR2), identique au premier compteur 50, dont l'une des bornes d'entrée CLK2 est connectée à l'une (SRT2) des bornes de sortie du deuxième filtre numérique 40'; - un circuit 60 de remise à zéro (ou RAZ-CPT) des premier et second compteurs d'erreurs 50 et 50' dont l'une (ENRO) des bornes d'entrée est connectée à la borne de sortie RO du comparateur 43 (figure 1) et dont les deux bornes de sortie RAZ-CPT1 et RAZ-CPT2 sont connectées respectivement à une borne d'entrée (CLR1 ou CLR2) de remise à zéro des compteurs 50 et 50'; - un circuit 70 de commande de défaut (ou CMDEDEFO) dont deux des bornes d'entrée QPULSE1 et QPULSE2 sont connectées respectivement à une des bornes de sortie de même nom des premier et deuxième compteurs d'erreurs 50 et 50' et dont deux des bornes de sortie RAZDEFO1 et RAZDEFO2 sont connectées aux bornes entrée de remise à zéro de même nom des compteurs d'erreurs 50 et 50'; - un circuit 120 de décodage des états (ou DECODAGE) dont deux des bornes d'entrée CPTl et CPT2 sont connectées respectivement à l'autre des deux bornes de sortie QCONSTANT1 et QCONSTANT2 des premier et deuxième compteurs d'erreurs 50 et 50'; - un circuit 30 de commande de mode (ou CMDEMODE) dont trois des bornes d'entrée E00, E10 et E01 sont connectées respectivement à trois des bornes de sortie du circuit 120 de décodage des états (ETATOO, ETAT10, ETATO1); trois autres bornes d'entrée du circuit 30 sont connectées respectivement aux bornes de sortie ERR1, ERR2 et RO des comparateurs 41, 42 et 43 et portent le même nom; - un compteur 80 des transitions du signal reçu (ou CPT-RO), signal fourni par le circuit 30 de commande de mode sur l'une (DIN) de ses deux bornes de sortie; - un circuit 90 d'horloge mode secours (ou GEST-HMS) dont l'une des bornes d'entrée est connectée à la seule borne de sortie SRT0 du compteur 80; - un circuit 100 de défaut émission (ou DEFOEMIS) qui constitue la partie nouvelle essentielle de la présente demande et qui sera décrite plus en détails ci-après; - un circuit 110 d'état de diagnostic (ou ETATDIAG) des défauts dont trois des bornes d'entrée DEFO-RCP, DEFO-EM et COURCIR sont connectées respectivement aux bornes de sortie de même nom du circuit 70 de commande de défaut réception, du circuit 100 de défaut émission et du circuit 90 de gestion horloge mode secours. Le schéma de l'un des filtres numériques 40 et 40' (ou FILTRNUM) est donné par la figure 4 et correspond au schéma de la figure 6 de la demande de brevet précitée mais il comprend, en outre, une bascule supplémentaire 617 (627) et deux bornes de sortie supplémentaires, l'une connectée à la borne de sortie du circuit NOR615 (ou NOR625) et l'autre connectée à la borne de sortie du circuit ET614 (ou ET624), ces deux bornes de sortie supplémentaires étant connectées à deux bornes d'entrée de même nom du circuit 100 de défaut émission. La troisième borne de sortie SRT du filtre numérique, celle de la bascule 616 (ou 626) est, quant à elle, connectée à une borne d'entrée ERR1FILT (ou ERR2FILT) du compteur d'erreurs 50 (ou 50') comme dans la demande précitée mais aussi à une borne d'entrée ERR1FILT (ou ERR2FILT) du circuit 100 de défaut émission. Le schéma de l'un des compteurs d'erreurs 50 ou 50' (ou CPT-ERR) est donné par la figure 5 et correspond à celui de la figure 3 de la demande de brevet précitée mais il comprend, en outre, des circuits complémentaires constitués par un circuit OU717 (ou OU727) et deux -bascules 718 (ou 728) et 719 (ou 729). Les deux bascules 718 et 728 correspondent respectivement aux bascules 91 et 92 de la figure 7 de la demande du brevet précitée. Le schéma du compteur 60 de remise à zéro des compteurs d'erreurs 50 et 50' (ou RAZ-CPT) est donné par la figure 6 et comprend quatre bascules 801 à 804, trois circuits OU805, 806 et 807 et deux circuits ET808 et 809. Les deux bascules 801 et 804 servent à mémoriser respectivement les signaux ERR1 et ERR2 tandis que les deux bascules 802 et 803 servent à mémoriser et compter le signal RO, c'est-à-dire le retour à l'état normal de fonctionnement. Les bornes de sortie des bascules 801, 803 et 804 sont connectées aux bornes de sortie RAZ-CPT1 et RAZ-CPT2 du compteur 60 par l'intermédiaire des circuits OU805, 806 et 807 et des circuits ET808 et 809. Ce sont les signaux présents sur les bornes de sortie RAZ-CPT1 et RAZ-CPT2 qui remettent à zéro respectivement les compteurs d'erreurs 50 et 50'. Le schéma du circuit 70 de commande de défaut réception (ou CMDEDEFO) est donné par la figure 7 et comprend trois circuits logiques 990, 991 et 992 dont les signaux présents sur les bornes de sortie RAZDEFO1 et RAZDEFO2 remettent à zéro les compteurs d'erreurs 50 et 50'. Le schéma du circuit 30 de commande de mode (ou CMDEDEFO) est donné par la figure 3 et correspond aux circuits 12, 10 et 13 de la figure 7 de la demande de brevet précitée. I1 a pour but d'aiguiller sur la borne de sortie DIN les signaux RO, ERR1 ou ERR2 vers le circuit de gestion de protocole 2 (figure 1) en fonction du mode de fonctionnement normal ou dégradé. Le schéma du circuit 120 de décodage des états (ou DECODAGE) est donné par la figure 12 et correspond partiellement aux circuits 93 et 14 de la figure 7 de la demande de brevet précitée, remarque ayant été faite précédemment que les bascules 91 et 92 de cette figure 7 font partie respectivement du compteur d'erreurs (bascules 718 et 728 de la figure 5). Le schéma du circuit 120 de la figure 12 comprend, en outre, une bascule 980 qui mémorise le signal COURCIR fourni par le circuit 90 de gestion horloge mode secours. I1 comprend aussi les circuits logiques 981 à 984 qui sont des circuits complémentaires pour traiter le diagnostic "anomalie de protocole" en combinaison avec le circuit OU910 du circuit 90 (ou GEST-HMS) de gestion mode secours (figure 9). Le schéma du compteur 80 (ou CPT-RO) des transitions du signal reçu est donné par la figure 8 et correspond à celui de la figure 4 de la demande de brevet précitée. Ce compteur a pour but de mémoriser les transitions sur le signal RO correspondant au fonctionnement normal. Le schéma du circuit 90 ( ou GEST-HMS) de gestion horloge mode secours est donné par la figure 9 et comprend trois bascules 901, 902 et 903 et des circuits logiques 904 à 909. I1 comprend aussi le circuit OU 910 pour traiter le diagnostic "anomalie de protocole". Le schéma du circuit 100 (ou DEFOEMIS) de défaut émission est donné par la figure 10 ; ce circuit a pour but de détecter et déterminer les défauts à l'émission, fonction qui est nouvelle par rapport au dispositif de la demande de brevet précitée. I1 comprend une bascule 950 et des circuits logiques 951 à 956. Le schéma du circuit 110 d'état de diagnostic (ou ETATDIAG) de l'absence des défauts est donné par la figue 11 et comprend trois bascules 970, 971 et 972 et des circuits logiques 973 à 976. Ce circuit a pour but de commander le retour au fonctionnement normal de l'interface après un certain intervalle du temps de fonctionnement normal. Le fonctionnement de l'interface selon l'invention est similaire à celle de la demande de brevet précitée et on se rapportera à cette demande pour les détails, mais présente quelques particularités dues aux perfectionnements apportés par l'invention. Afin de faciliter la compréhension de l'ensemble des schémas des figures 2 à 12, des noms codés ont été affectés aux différentes bornes d'entrée et de sortie des circuits ainsi qu'aux circuits eux-mêmes. En outre, pour une meilleure compréhension du fonctionnement du dispositif, on a représenté sur les figures 13A, 13B et 13C l'algorithme de gestion du diagnostic, en ce qui concerne le diagnostic réception sur la figure 13B, en ce qui concerne le diagnostic émission sur la figure 13A et en ce qui concerne le diagnostic "anomalie de protocole" sur la figure 13C. L'algorithme du diagnostic réception (figure 13B) comprend deux analyses en parallèle, l'une dite de diagnostic asynchrone et l'autre dite de diagnostic synchrone, ces deux analyses étant effectuées par les circuits similaires à ceux décrits dans la demande de brevet précitée et ne font pas partie de la présente invention, mais elles seront décrites succinctement. Le diagnostic asynchrone analyse les transitions sur ERR1 et ERR2 en utilisant deux chaînes logiques identiques sur les deux voies. Chaque chaîne logique comprend un filtre numérique 40 (ou 40') ou FILTRNUM qui reçoit les signaux ERR1 (ou ERR2) et un compteur d'erreurs 50 (ou 50') ou CPT-ERR. Le filtre numérique a pour but d'éviter que des impulsions parasites qui se produiraient pendant la durée d'un bit conduisent à un diagnostic erroné. Le principe du filtre est basé sur l'échantillonnage des signaux issus des comparateurs 41,42 et 43 à une fréquence qui est réglée de telle sorte qu'il y a au moins quatre échantillons par bit en tenant compte des dérives des signaux d'horloge. Les informations filtrées excitent, sur front descendant, le compteur d'erreurs associé 50 (ou 50') et réinitialise le compteur de la voie oppose par l'intermédiaire du circuit de remise à zéro 60 ou RAZ-CPT. La remise à zéro des deux compteurs d'erreurs 50 et 50' est également réalisée par la détection d'un front descendant à la sortie du comparateur 43 (figure 1). Lorsque l'un des compteurs d'erreurs 50 ou 50' arrive à la valeur 4, il mémorise cet état sur la borne de sortie QCONSTANT (bascule 718 ou 728), et génère une impulsion sur la borne de sortie QPULSE (bascule 711 ou 721). Les signaux sur les bornes de sortie QCONSTANT, indiquent l'état des compteurs d'erreurs 50 et 50' par les valeurs des bits SA et SB. L'impulsion sur la borne de sortie QPULSE est positive, synchrone de l'horloge de base et de durée égale à une période. Elle est utilisée comme commande de défaut dans le circuit 70 ou CMDEDEFO (figure 7) par l'intermédiaire d'un circuit OU 991 dont les deux bornes d'entrée sont connectées respectivement à une borne de sortie QPULSE 1 et QPULSE 2 des compteurs d'erreurs 50 et 50'. Les bornes de sortie RAZDEFO1 et RAZDEFO2 servent à réinitialiser respectivement les bascules 728 ou 718 qui génèrent QCONSTANT. La réinitialisation des bornes de sortie QCONSTANT, c'est-à-dire la remise à zéro des bascules 718 et 728, s'effectue par le signal RAZDEFO qui est généré à partir, soit du signal QPULSE du compteur d'erreurs CPTERR opposé, soit du signal RAZDEFO correspondant à un retour à un mode normal. Le diagnostic synchrone analyse en permanence les transitions qui sont présentes en sortie borne DIN du circuit 30 (ou CMDEMODE) de commande de mode par l'intermédiaire du compteur 80 (figure 8) et mémorise le résultat afin de l'exploiter sur front montant par l'intermédiaire du circuit 90 horloge mode secours (ou GEST-HMS). Le signal sur la borne de sortie DIN excite, sur front descendant, le compteur réalisé par les bascules 751 et 752 (figure 8); ce compteur se bloque lorsqu'il arrive à l'état "4" et verrouille la bascule 753. Ce compteur est réinitialisé périodiquement par un signal de remise à zéro CLR. Le circuit horloge mode secours 90 (figure 9) génère, sur front montant, trois signaux : - un signal CLR-RO pour valider et réinitialiser le compteur 80 (ou CPT-RO); - un signal RETOUR qui est appliqué à une des bornes d'entrée du circuit 110 d'état de diagnostic (ou ETATDIAG); - un signal COURCIR qui est appliqué au circuit 110 ETATDIAG et à chacun des compteurs d'erreurs 50 et 50'. Le signal COURCIR recopie l'état mémorisé par le compteur 80 (ou CPT-RO) sur deux périodes d'horloge. Un état "1" représente un fonctionnement correct, par contre un état "0" signifie un non fonctionnement du bus. Cette impulsion négative commande le passage en mode dégradé par l'intermédiaire du circuit 110 ETATDIAG, du circuit 70 de commande de défaut et des compteurs d'erreurs 50 et 50' en forçant le bit d'état QCONSTANT à la valeur "1" par la borne d'entrée COURCIR des compteurs d'erreurs 50 et 50'. Le signal RETOUR est une impulsion positive d'une demi-période qui est transmise au circuit 110 (ou ETATDIAG) et n'a d'action effective que si le signal COURCIR est au niveau haut, c'est-à-dire dans le cas d'un fonctionnement correct du bus pendant la période précédente de l'horloge mode secours. Le signal CLR-RO est une impulsion négative de durée égale à la période et son action ne sera effective qu'après la validation de l'un des deux signaux COURCIR ou RETOUR. Le diagnostic émission est réalisé par le circuit 100 de défaut émission (ou DEFOEMIS-figure 10) qui est informé d'un passage en émission du module 2 de gestion de protocole (figure 1) par un signal EMEC. Le front descendant de EMEC valide l'horloge si les signaux ERR1 et ERR2, après filtrage, sont tous les deux à l'état récessif. L'analyse n'est possible que si l'état du diagnostic est en mode normal et se poursuit jusqu'à ce qu'elle soit interrompue par l'un des événements suivants : - le signal EMEC revient à l'état haut, ce qui signifie que l'émission est terminée; - le statut diagnostiqué passe dans un état dégradé. La comparaison des données émises sur DE avec celles lues en réception sur DATA et DATA/ permettent de détecter une anomalie de transmission. A cet effet, on utilise les quatre échantillons fournis par les filtres numériques 40 et 40' (bornes de sortie NOR615-NOR625 et ET614-ET624 du schéma de la figure 4) pour les comparer en croisé de telle manière que la borne de sortie NOR615 d'un filtre numérique soit associée à la borne de sortie ET624 de l'autre filtre numérique. Selon le conducteur en défaut, l'une des ces deux comparaisons fournit une impulsion positive sur une borne de sortie de l'un des circuits logiques ET954 ou 955, c'est-à-dire sur l'une des bornes de sortie CC1-ERR1 ou CCl-ERR2. Ces bornes de sortie sont connectées à une borne d'entrée de même nom des compteurs d'erreurs 50 et 50' afin de renseigner les bits d'états SA ET SB. L'ordre de passage en mode dégradé, dû à l'avarie détectée en émission, est transmise sur la borne de sortie DEFO-EM. Le circuit 110 d'état diagnostiqué (ou ETATDIAG) (figure 11) a pour but de temporiser le retour en mode normal. A l'initialisation (signal INIT), le mode normal est mémorisé sur les deux bascules 970 et 971. A la détection d'une avarie et selon son origine, une des trois entrées COURCIR, DEFO-RCP ou DEFO-FM ordonne le passage en mode dégradé en agissant sur la borne de remise à zéro asynchrone des bascules 970 et 971. Sur la borne d'entrée RETOUR du circuit ETATDIAG, ce dernier reçoit des impulsions d'horloge qui sont fournies par le circuit 90 (GEST-HMS) et qui sont appliquées sur l'entrée dite d'horloge des bascules 970 et 971. Deux cas de figure peuvent se présenter - le diagnostic synchrone détecte une absence de fonctionnement, ce qui génère simultanément le signal COURCIR et l'impulsion RETOUR. Comme l'action sur la remise à zéro asynchrone des bascules 970 et 971 est positive, elle entraîne l'inhibition de la borne d'entrée RETOUR; - le diagnostic synchrone détecte un fonctionnement correct et seule l'impulsion RETOUR apparaît alors; la première bascule 970 enregistre un état logique "1". Lorsque, entre deux impulsions RETOUR, aucune remise à zéro asynchrone n'est apparue, le mode normal est validé. I1 faut donc une absence de défaut pendant deux périodes de l'horloge mode secours 90 pour confirmer la disparition d'un défaut préalablement enregistré. Le retour en mode normal est signifié par une impulsion négative sur la borne de sortie RAZDEFO du circuit 110 (ETATDIAG). Ce signal, par l'intermédiaire du circuit 70 (CMDEDEFO), réinitialise les bornes de sortie QCONSTANT des compteurs CPT-ERR et par conséquent, rafraîchit les signaux d'état SA et SB. Le décodage de l'état par le circuit 120 (DECODAGE) dans les cas de fonctionnement en mode normal, en mode dégradé sur DATA et en mode dégradé sur DATA/ entraîne respectivement l'activation des bornes de sortie ETATOO, ETAT10 et ETATO1 à condition que le mode de fonctionnement programmé est le mode automatique. Dans le cas où un défaut de non fonctionnement (ou court-circuit entre DATA et DATA/) est diagnostiqué, c'est-à-dire la valeur "1" sur les bornes d'entrée CPT-ERR1 et CPT-ERR2, les bornes de sortie ETAT10 et ETATO1 sont alternativement actives selon la périodicité de l'horloge mode secours. La commande est réalisée par changem du comparateur d'erreurs opposé sont dirigées vers DIN. Ce processus de commutation à chaque période de l'horloge mode secours est conservé jusqu'au diagnostic d'un autre état. Dans le cas où les deux conducteurs sont à l'état dominant, la sortie DIN est connectée au comparateur 41 (ERR1). Dans le cas où les deux conducteurs sont à l'état récessif, la sortie DIN est connectée au comparateur 42 (ERR2). Ce mode de fonctionnement est obtenu essentiellement grâce aux circuits logiques 980 à 984 (figure 12). Ainsi, dans le cas d'une anomalie de protocole, il y a une impulsion sur IDD et sur COURCIR. Si SRT2=1 alors la sortie Q de la bascule 980 est à l'état "1" et le signal sur l'entrée ERR2 du circuit 30 (ou CMDEMODE) est dirigé vers la sortie DIN. Par contre, si 8RT2=0, alors la sortie Q de la bascule 980 est à l'état "0" et le signal sur l'entrée ERR1 du circuit 30 (ou CNDEMODE) est dirigé vers la sortie DIN. Dans le cas d'un défaut synchrone, il y a une impulsion sur COURCIR et IDD=0. Si ET10=1, alors Q=0 ou si ET10=0 alors Q=1, il y a commutation sur DIN entre le signal sur l'entrée ERR1 et le signal sur l'entrée ERR2. REVENDICATIONS 1. Perfectionnements aux dispositifs de diagnostic dans une interface de ligne pour un réseau de transmission d'information, notamment dans un véhicule automobile, ladite interface comportant un filtre (3) recevant en entrée les signaux d'un bus (1) bifilaire et fournissant un signal filtré à un circuit de mise en forme (4) comportant trois comparateurs (41,42,43) dont le premier (41) reçoit le signal filtré d'un fil (11) et une tension de référence, dont le deuxième (42) reçoit le signal filtré de l'autre fil (12) et une tension de référence, dont le troisième (43) reçoit le signal filtré sur les deux fils (11,12), des premier et second compteurs (50,50') sur lesquels sont appliqués les signaux de sortie des premier et second comparateurs (41,42), chacun de ces premier et second compteurs étant remis à zéro (60) par le signal d'entrée de l'autre compteur de manière à détecter sur une sortie un nombre de transitions excédant un nombre prédéterminé alors que l'autre sortie n'en décompte pas, un troisième compteur (80) sur lequel est appliqué le signal de sortie de l'un desdits comparateurs (41,42,43) pour décompter un nombre de transitions prédéterminé dudit signal pendant une période de temps et des circuits logiques (30) pour fournir un signal de défaut si le nombre de transitions excède ledit nombre prédéterminé et pour sélectionner la sortie du comparateur (41,42,43) sur laquelle sera pris le signal reçu, lesdits perfectionnements étant caractérisés en ce qu'ils comprennent des circuits électroniques supplémentaires (100 notamment) combinés avec les circuits précités, permettant de commander l'émission d'information sur ledit bus (1), de comparer les signaux reçus correspondant à cette émission aux informations émises et de fournir un signal de défaut lorsque le résultat de la comparaison révèle une erreur. 2. Perfectionnements selon la revendication 1, caractérisés en ce que lesdits circuits électroniques complémentaires comprennent essentiellement un premier circuit ET(954), et un deuxième circuit ET(955) qui comparent les données émises (DE) avec les données reçues sur les premier et deuxième comparateurs (41,42) respectivement, lesdits premier et second circuits ET(954,955) fournissant un signal sur leur borne de sortie (CCl-ERRl, CCl-ERR2) selon les fils (11,12) en défaut, ledit signal étant appliqué auxdits premier et second compteurs (50,50'). 3. Perfectionnements selon la revendication 1 ou la revendication 2, caractérisés en ce qu'ils comprennent, en outre, d'autres circuits logiques (980-984) pour commuter sur l'un ou l'autre fil (11,12) lorsque l'état dominant est détecté sur huit temps élémentaires consécutifs.