Brevet FR2697703A1 — publié le 19940506

MULTIPLEXEUR RECEVANT EN ENTRÉE UNE PLURALITÉ DE SIGNAUX IDENTIQUES MAIS DÉPHASÉS La présente invention concerne les multiplexeurs et plus particulièrement un multiplexeur à 2 q+ 1 signaux d'entrée déphasés les uns par rapport aux autres de 360 /2 q+ 1, sélec- tionnés successivement par ordre de retard de phase croissant. Un multiplexeur recevant de tels signaux est particu- lièrement utile pour réaliser un diviseur rapide par + 2 m, tel que celui décrit dans la demande de brevet français 2 666 706. La figure 1 reprend schématiquement le diviseur par + 2 m de la demande de brevet susmentionnée Ce diviseur coa- prend un multiplexeur 10 recevant par exemple 8 signaux d'entrée Sl à 58 fournis par un compteur à 4 bits 12, dit de type John- son, qui présente la particularité de fournir des signaux iden- tiques mais déphasés les uns par rapport aux autres d'une valeur constante, dans ce cas 360 /8 Ce compteur 12 reçoit le signal F à diviser La sortie 01 du multiplexeur 10 est fournie à un diviseur 14 par 2 N dont la sortie fournit le signal O de sortie du circuit Le signal O est en outre rebouclé sur un circuit de canmmande 16 du multiplexeur 10 Le circuit de commande 16 est prévu pour changer la sélection du multiplexeur 10 à chaque20 front déterminé du signal O Le multiplexeur 10 est commandé pour fournir à chaque comanmutation successivement les signaux d'entrée par ordre de retard de phase croissant On obtient, dans 1 'exemple de la figure 1, un diviseur par k + 2 n+ 2, parti- culièrement rapide. Ci-après, on désigne par Si le signal courant sélec- tionné dans le multiplexeur 10, et par Si+l le signal suivant à sélectionner (i ou i+l = 1, 2 8). La figure 2 représente un chronogramme de signaux du circuit de la figure 1 dans trois situations différentes délimi- tées par deux traits mixtes verticaux On a représenté le signal F à diviser; des signaux Si et Si+ 1; le signal O de sortie du diviseur par k + 2 m présentant trois valeurs différentes de retard Ti, T 2, T 3; et le signal Oi de sortie du multiplexeur Les signaux Si et Si+ 1 sont identiques et ont un rapport cyclique de 50 % Le signal Si+ 1 est en retard de phase par rap- port au signal Si d'une demi-période du signal F (ce qui corres- pond à 1/8 de période du signal Si ou Si+ 1, ou encore à 3600/8). On a représenté à des instants ti, t 2 et t 3 trois fronts montants du signal O qui entraînent chacun une commuta- tion du multiplexeur 10 du signal Si vers le signal Si+l Le but d'une commutation d'un signal au suivant est "d'avaler" une demi-période du signal F C'est ce qui permet d'obtenir le terme k dans le taux de division k + 2 m. Les commutations se produisent à des instants qui dépendent du retard introduit par le divisieur 14, le retard du circuit de commande étant négligé ici pour la clarté de 1 'expo- sé Ce retard correspond au retard de commutation de N bascules si le diviseur 14 est un diviseur par 2 n Idéalement, les commu- tations se produisent à des instants analogues aux instants ti et t 2 o les signaux Si et Si+ 1 sont au même état logique Dans ce cas, la phase en cours (état haut à l'instant tl et bas à l'instant t 2) du signal 01 se trouve prolongée d'une demi- période du signal F. L'instant t 3 correspond à un instant de commutation à éviter La commutation se produit alors que les signaux Si et Si+l sont à des états logiques différents Dans la figure, l'instant t 3 survient lorsque le signal Si est à l'état haut alors que le signal Si+ n'est pas encore à l'état haut Le signal 01 de sortie du multiplexeur 10 présente entre l'instant t 3 et le prochain front montant du signal Si+ 1, un état bas indésirable Ainsi, le signal 01 présente un front supplémen- taire entraînant un comptage erroné par le diviseur 14. Dans une technologie donnée, on connaît approximative- ment le retard introduit dans le diviseur 14, et le circuit est conçu pour que les commutations du multiplexeur 10 se produisent lorsque le signal courant Si et le prochain signal à sélection- ner Si+i sont au même état Toutefois, si la fréquence d'entrée F varie, l'instant de commutation glisse, par exemple, d'une situation correspondant à l'instant t 2 vers une mauvaise situa- tion correspondant à l'instant t 3 Le diviseur de la figure 1 ne peut donc fonctionner que dans une plage de fréquence res- treinte. Un objet de la présente invention est de prévoir une structure de multiplexeur permettant d'élargir la plage de fré- quence d'un diviseur du type de la figure 1. Cet objet est atteint grâce à un multiplexeur à 2 q+l entrées recevant des signaux périodiques déphasés les uns par rapport aux autres, commandé de manière à commuter d'un signal d'entrée courant à un signal d'entrée suivant par l'activation d'un signal de commutation, le signal suivant étant en retard de phase par rapport au courant de 360 o/2 q+ 1 Selon l'invention, des moyens sont prévus pour synchroniser le signal de commuta- tion sur un front du signal d'entrée suivant. Selon un mode de réalisation de la présente invention, le multiplexeur comprend: des premier et deuxième multiplexeurs recevant respectivement les 2 q signaux d'entrée de rang impair; et les 2 q signaux d'entrée de rang pair; un troisième multi- plexeur recevant sur les première et deuxième entrées les signaux de sortie des premier et deuxième multiplexeurs respec- tivement, et fournissant le signal de sortie du multiplexeur à 2 q+ 1 entrées; un quatrième multiplexeur recevant sur des première et deuxième entrées les signaux de sortie des deuxième et premier multiplexeurs respectivement; une bascule recevant sur une entrée de donnée ledit signal de commutation par l'intermédiaire d'un diviseur par 2, recevant sur son entrée d'horloge la sortie du quatrième multiplexeur, et fournissant le signal de sélection des troisième et quatrième multiplexeurs; et des moyens de commande des premier et deuxième multiplexeurs commutant la sélection du premier multiplexeur à chaque acti- vation de rang impair du signal de commutation et commutant la sélection du deuxième multiplexeur à chaque activation de rang pair du signal de commutation. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente un divi- seur par + 2 m classique; la figure 2 représente un chronogramme de signaux du circuit de la figure 1; la figure 3 représente un mode de réalisation de mul- tiplexeur selon la présente invention; la figure 4 représente des chronogrammes de signaux du multiplexeur de la figure 3; et la figure 5 représente un circuit de commande du mul- tiplexeur de la figure 3. La présente invention vise une structure de multi- plexeur à utiliser dans un diviseur du type de la figure 1, permettant d'assurer qu'une commutation d'un signal courant Si à un signal suivant à sélectionner Si+ 1 se produise toujours juste après une phase o les signaux Si et Si+ 1 sont à des états différents Pour obtenir ce résultat, l'invention propose de synchroniser une commutation du multiplexeur sur l'un ou l'autre des fronts du signal suivant à sélectionner Si+l. La figure 3 représente un mode de réalisation de multiplexeur selon l'invention recevant, par exemple, 8 signaux d'entrée Si à 58 Ce multiplexeur correspond aux éléments entourés dans la figure 1 par un cadre en pointillés. Ce multiplexeur comprend un premier multiplexeur MU Xl à quatre canaux recevant les signaux S de rang impair fournis par le compteur 12 et un deuxième multiplexeur MUX 2 à quatre canaux recevant les signaux S de rareng pair Deux multiplexeurs à deux canaux MUX 3 et MUX 4 reçoivent chacun sur une entrée A la sortie du multiplexeur MUX 1 et sur une entrée B la sortie du multiplexeur MUX 2 La sortie Q d'une bascule 30 de type D sélec- tionne, par un état 1, le canal A du multiplexeur MUX 3 et le canal B du multiplexeur MUX 4 L'état O de la sortie Q sélec- tionne le canal B du multiplexeur MUX 3 et le canal A du multi- plexeur MUX 4 La sortie du multiplexeur MUX 3 constitue la sortie 01 du multiplexeur 10 de la figure 1 La sortie 02 du multi- plexeur MUX 4 est reliée à l'entrée d'horloge de la bascule 30. Les multiplexeurs MUX 1 et MUX 2 sont commandés par un circuit de commande 32 recevant en entrée le signal O de sortie du diviseur par + 2 m et fournissant un signal SW à l'entrée de donnée de la bascule 30. Le circuit de commande 32 commande les multiplexeurs MUX 1 et MUX 2 de la façon suivante. Initialement, un signal Sj (j = 1 8) est sélectionné dans le multiplexeur MUX 1 et un signal Sj+l est sélectionné dans le multiplexeur MUX 2 Lorsque survient un front descendant, par exemple, du signal 0, le circuit de commande 32 sélectionne dans le multiplexeur MUX 1 le signal Sj+ 2 et le signal Sj+l reste sélectionné dans le multiplexeur MUX 2 Au prochain front descen- dant du signal O, le circuit de commande 32 sélectionne le signal Sj+ 3 dans le multiplexeur MUX 2 et le signal Sj+ 2 reste sélectionné dans le multiplexeur MUX 1, et ainsi de suite Ainsi, le multiplexeur MUX 1 est commuté à chaque front descendant de rang impair, par exemple, du signal O et le multiplexeur MUX 2 est commuté à chaque front descendant de rang pair. En outre, à chaque front montant du signal 0, le signal SW bascule Le nouvel état du signal SW n'est transmis aux entrées de sélection des multiplexeurs MUX 3 et MUX 4 que si le signal 02 de sortie du multiplexeur MUX 4 présente un front actif, par exemple montant Alors, les signaux de sortie des multiplexeurs MUX 3 et MUX 4 sont intervertis. Avec cette configuration, en choisissant l'état initial de la bascule 30 pour que le multiplexeur MUX 1 ou MUX 2 qui est commuté est celui dont la sortie est sélectionnée par le multiplexeur MUX 4, on a sur la sortie 01, avant la survenue d'un front montant du signal 0, le signal courant Si et sur la sortie 02 le signal suivant à sélectionner Si+l. Le tableau ci-dessous illustre mieux ce fonctionnement à l'aide d'un exemple La première colonne indique les états du signal O et les deuxième à cinquième colonnes indiquent respec- tivement des signaux S successifs transmis par les multiplexeurs MUX 1 à MUX 4. La figure 4 représente des chronogrammes de signaux du circuit de la figure 3 dans deux situations différentes repré- sentées de part et d'autre d'un trait mixte vertical. On a représenté le signal courant Si; le prochain signal à sélectionner Si+l; le signal 01 de sortie du multi- plexeur MUX 3; le signal 02 de sortie du multiplexeur MUX 4; le signal O de conmmutation (ou de sortie du diviseur par + 2 m); le signal SW fourni par le circuit de commande 32 à la bascule 30; et le signal Q de sélection des multiplexeurs MUX 3 et MUX 4. 0 MUX 1 I MUX 2 MUX 3 (O 1) MUX 4 ( 02) O Si 52 Si 52 1 Si 52 52 Si 0 53 52 52 53 1 53 52 53 52 0 53 54 53 54 1 53 54 54 53 0 55 54 54 55 e e A la partie gauche de la figure 4, un front actif, par exemple montant, du signal O survient à un instant t 4 alors que le signal Si est à un état haut et le signal Si+ 1 à un état bas, ce qui correspond à une situation indésirable dans le circuit de la figure 1 Jusqu'à l'instant t 4, le signal 01 est égal au signal Si et le signal 02 est égal au signal Si+l (dans le cas représenté, jusqu'à l'instant t 4, le signal Si est délivré par le multiplexeur MUX 2 et le signal Si+l par le multiplexeur MUX). Le signal SW bascule à un état haut légèrement après le front du signal O Toutefois, le signal SW n'est transmis sur la sortie Q qu'au prochain front montant du signal 02 à un instant t 4 ' Ainsi, la commutation du signal Si au signal Si+l se produit à l'instant t 4 ' o les signaux Si et Si+l sont au même état 1 Commne cela a été décrit précédemment, la commuta- tion des multiplexeurs MUX 1 et MUX 2 n'est effectuée par le circuit de commande 32 qu'au prochain front desoendant du signal 0, et on ne commute alors que le multiplexeur MUX 1 ou MUX 2 dont la sortie est transmise par le multiplexeur MUX 4. A la partie droite de la figure 4, un front montant du signal O survient alors que le signal Si est à l'état bas et le signal Si+l à l'état haut, oe qui correspond à l'autre situation indésirable du circuit de la figure 1 Le signal SW bascule à un état bas peu de temps après mais, comme dans le cas précédent, cet état n'est transmis à l'entrée de sélection des multi- plexeurs MUX 3 et MUX 4 qu'au prochain front montant, à un instant t 5 ', du signal 02 L'instant t 5 ' correspond à l'instant t 4 ' précédemment décrit. Ainsi, une commutation d'un signal courant Si à un signal suivant à sélectionner Si+ 1 se produit, quelque soit l'instant d'arrivée du front actif du signal 0, juste après une phase o les signaux Si et Si+ 1 sont à des états différents. Bien entendu, la commutation se produit avec un léger retard correspondant au retard introduit par la bascule 30 et par la commutation des multiplexeurs MUX 3 et MUX 4 Ce retard reste, même si l'on travaille à la fréquence maximum autorisée par le compteur 12 (supposé réalisé dans la même technologie que le multiplexeur selon l'invention), inférieur à la durée de la 5 phase suivant le front du signal 02, o les signaux Si et Si+l sont au même état. La figure 5 représente un mode de réalisation du circuit de commande 32 permettant d'obtenir les fonctions préc- demment décrites, à savoir la sélection des signaux S dans les10 multiplexeurs MUX 1 et MUX 2 et la fourniture du signal SW La figure 5 sera considérée comme incorporée dans la présente des- cription Ce circuit comprend trois diviseurs par 2 disposés en cascade et constitués chacun de manière connue par deux verrous (couramment désignés par le terme anglais "latch") rebouclés Le signal O est fourni au premier diviseur par 2 et le signal SW est pris au niveau de la connexion du premier verrou au deuxième de ce diviseur Ceci permet de réduire le délai entre le signal 0 et le signal SW à seulement le délai de transfert d'un verrou. Les sorties des verrous des deux diviseurs suivants sont exploités par un circuit décodeur formé de portes ET (AND) dont chaque sortie SE Li à SEL 8 sélectionne dans le multiplexeur adéquat MUX 1 ou MUX 2 le signal correspondant Si à 58 de la manière décrite. De nombreuses variantes et modifications de la pré- sente invention apparaîtront à l'homme du métier, notamment en ce qui concerne le choix des fronts actifs des signaux et la réalisation spécifique du circuit de commande 32 pour obtenir les fonctions décrites L'homme du métier saura réaliser un multiplexeur selon l'invention à 2 q+l entrées. REVENDICATIONS 1 Multiplexeur à 2 q+l entrées recevant des signaux périodiques (Sl à S 2 q+ 1) déphasés les uns par rapport aux autres, commandé de manière à commuter d'un signal d'entrée courant (Si) à un signal d'entrée suivant (Si+l) par l'activa- tion d'un signal de commutation (O), le signal suivant (Si+l) étant en retard de phase par rapport au courant (Si) de 360 /2 q+ 1; caractérisé en ce que des moyens sont prévus pour synchroniser le signal de commutation (O) sur un front du signal d'entrée suivant (Si+l). 2 Multiplexeur selon la revendication 1, caractérisé en ce qu'il comprend: des premier et deuxième multiplexeurs (MUX 1, MUX 2) recevant respectivement les 2 q signaux d'entrée de rang impair; et les 2 q signaux d'entrée de rang pair; un troisième multiplexeur (MUX 3) recevant sur les première et deuxième entrées les signaux de sortie des premier et deuxième multiplexeurs respectivement, et fournissant le signal de sortie du multiplexeur à 2 q+l entrées; un quatrième multiplexeur (MUX 4) recevant sur des première et deuxième entrées les signaux de sortie des deuxième et premier multiplexeurs respectivement; une bascule ( 30) recevant sur une entrée de donrnée ledit signal de commutation ( 0) par l'intermédiaire d'un divi- seur par 2, recevant sur son entrée d'horloge la sortie du quatrième multiplexeur (MUX 4), et fournissant le signal de sélection des troisième et quatrième multiplexeurs; et des moyens de commande ( 32) des premier et deuxième multiplexeurs commutant la sélection du premier multiplexeur à chaque activation de rang impair du signal de commutation et30 commutant la sélection du deuxième multiplexeur à chaque acti- vation de rang pair du signal de commutation.