Brevet FR2697109A1 — publié le 19940422

La présente invention concerne de façon générale des circuits à semiconducteurs, et elle concerne plus particulièrement un circuit à semiconducteurs ayant une configuration d'implantation perfectionnée. La présente invention concerne spécialement la configuration d'implantation du circuit à semiconducteurs que l'on utilise lorsqu'on incorpore des amplificateurs-séparateurs sur un substrat en association avec des cellules unitaires du type à 2 rangées, qui forment un circuit intégré spécifique d'une application, ou ASIC pour "Application Specific Integrated Circuit". On utilise les amplificateurs-séparateurs pour attaquer des lignes de signal telles que des lignes de signal d'horloge qui ont une charge élevée, dans un circuit à haut niveau d'intégration (ou LSI pour "Large Scale Integration")qui forme le circuit ASIC, ou des lignes de signal d'un module à puces multiples (ou MCM pour "Multi Chip Module"),qui forme le circuit ASIC. Du point de vue de la technique de conception, on peut classer les circuits ASIC en circuits intégrés semi-personnalisés, qui sont réalisés par conception automatique, et en circuits intégrés entièrement personnalisés, qui sont réalisés par conception manuelle. Les circuits intégrés semi-personnalisés utilisent le système de réseau de portes ou le système de cellules standards, et dans les deux systèmes une grande partie du circuit intégré est formée par des cellules unitaires du type à deux rangées. Chaque cellule unitaire du type à deux rangées est la combinaison minimale qui est exigée pour former la cellule unitaire. La cellule unitaire du type à deux rangées est constituée par des cellules du type à une rangée qui sont disposées en deux rangées, et chaque cellule du type à une rangée comprend un transistor à canal p et un transistor à canal n. De façon générale, lorsqu'on conçoit le circuit ASIC, il est important que la configuration d'implantation satisfasse les conditions suivantes (i) on doit pouvoir former aisément la cellule unitaire, ainsi que les interconnexions;(ii) on doit pouvoir former un grand nombre de cellules unitaires dans la puce. On satisfait la condition (i) en employant la cellule unitaire du type à deux rangées décrite cidessus. D'autre part, la possibilité de satisfaire ou non la condition (ii) dépend de la possibilité de donner une faible largeur au transistor de la cellule unitaire, et de la possibilité de former un intervalle étroit entre les cellules unitaires dans la configuration d'implantation de la puce. L'intervalle minimal de l'interconnexion métallique est fixé par les règles de conception de masques. De plus, l'interconnexion à l'intérieur de la cellule unitaire utilise une région d'interconnexion qui est formée sur une couche supérieure, au-dessus du transistor. Pour cette raison, le canal d'interconnexion sur le transistor diminue si la largeur du transistor est diminuée, ce qui fait qu'il est difficile de former la cellule unitaire.Par conséquent, la largeur du transistor est sélectionnée à une valeur minimale appropriée dans une plage telle que l'on puisse former diverses cellules unitaires, à la fois pour les transistors à canal p et à canal n. La figure 1 montre un exemple d'une configuration d'implantation de cellules unitaires du type à deux rangées qui sont réalisées en prenant en considération ce qui est indiqué ci-dessus. Sur la figure 1, une ligne d'alimentation 1 fournit une tension d'alimen tation VDD et une aigre d' alimentation 2 fournit une ten- sion d'alimentation Vss. Les transistors dans la configuration d'implantation comprennent des transistors à canal p 5 et des transistors à canal n 6. Une largeur Wp du transistor à canal p 5 et une largeur WN du transistor à canal n 6 sont sélectionnées de façon à avoir Wp = WN. On a pu réduire récemment l'intervalle des cellules élémentaires, par rapport à l'intervalle qui était imposé précédemment, en employant la technique dite de passage sur la cellule, et il est devenu possible d'améliorer davantage la densité d'intégration du circuit intégré. Conformément à cette technique de passage sur la cellule, on utilise le canal d'interconnexion pour l'interconnexion de la configuration d'implantation de la puce si le canal d'interconnexion est présent sur la couche supérieure de la cellule unitaire. Cependant, bien que la configuration d'implantation qui est représentée sur la figure 1 permette d'obtenir la densité d'intégration améliorée, les largeurs de transistor Wp et WN des transistors à canal p et à canal n, 5 et 6, sont fixées aux valeurs minimales, et elles sont fixées de façon mutuellement égale. Ceci a pour effet d'introduire une différence entre les possibilités d'attaque des transistors à canal p et à canal n 5 et 6. En d'autres termes, si les transistors ont la même taille, le transistor à canal n 6 qui utilise pour les porteurs les électrons ayant une faible masse effective, présente une mobilité élevée en comparaison avec le transistor à canal p 5 qui utilise à titre de porteurs les trous ayant une masse effective élevée. La différence entre les possibilités d'attaque affecte de façon similaire un amplificateur séparateur qui est formé par les transistors à canal p et à canal n. Pour cette raison, si une ligne de signal est attaquée par un amplificateur-séparateur qui est constitué par les transistors à canal p et à canal n ayant la même largeur de transistor, un intervalle de temps T montée qui est exigé pour la montée de la forme d'onde de signal, et un intervalle de temps Descente qui est exigé pour la descente de la forme T descente d'onde de signal, deviennent différents à cause de la différence entre les possibilités d'attaque des transistors à canal p et à canal n. On a par exemple montée > Descente comme représenté sur la figure 2. Cette différence entre les intervalles de temps T montéeet T descente n'occasionne pas un problème montée d important si la ligne de signal dans le circuit LSI qui doit être attaquée a une charge relativement faible. Cependant, si cet amplificateur-séparateur est utilisé pour attaquer une ligne de signal d'horloge dans le circuit LSI ayant une charge élevée, ou pour attaquer une ligne de signal d'un module à puces multiples (MCM), la différence entre les intervalles de temps T montée et T descente occasionne des problèmes tels qu'un changement dans le rapport cyclique des impulsions, ce qui fait que la conception du système devient difficile. Pour éviter les problèmes décrits ci-dessus, on sait par expérience que la largeur du transistor à canal p doit être fixée au double de la largeur du transistor à canal n, si les transistors à canal p et à canal n doivent avoir les mêmes possibilités d'attaque. Par exemple, la configuration d'implantation dans ce cas devient celle qui est représentée sur la figure 3 ou la figure 4. Sur les figures 3 et 4, les éléments qui sont identiques aux éléments correspondants de la figure 1 sont désignés par les mêmes références numériques, et leur description sera omise. Conformément aux configurations d'implantation qui sont représentées sur les figures 3 et 4, un amplificateur-séparateur BF est conçu de façon à utiliser les lignes d'alimentation 1, 1, 2 et 2 en commun avec des cellules unitaires du type à deux rangées, UC. Dans le cas de la configuration d'implantation qui est représentée sur la figure 3, la largeur d'un transistor à canal p 7 est augmentée d'une certaine distance dans une direction verticale Y, de façon que la largeur du transistor à canal p 7 soit égale au double de la largeur WN d'un transistor à canal n 8. D'autre part, dans le cas de la configuration d'implantation qui est représentée sur la figure 4, la longueur du transistor à canal p 7 est augmentée d'une certaine distance dans une direction horizontale X, de façon que la longueur du transistor à canal p 7 soit égale au double de la longueur du transistor à canal n 8.En utilisant la configuration d'implantation qui est représentée sur la figure 3 ou la figure 4, l'intervalle de temps de montée T montée de la forme d'onde de signal que produit l'amplificateur-séparateur BF devient approximativement égal à l'intervalle de temps de descente Descente de la forme d'onde de signal, comme représenté sur la figure 5. Cependant, dans la configuration d'implantation qui est représentée sur la figure 3, le transistor à canal p 7 est simplement prolongé dans la direction verticale Y, et la largeur du transistor à canal p 7 dans la direction verticale Y devient égale au double de celle du transistor à canal p 5 formant la cellule unitaire UC. Il en résulte qu'une partie du transistor à canal p 7 dépasse d'une distance H dans la direction verticale Y, à partir de la ligne d'alimentation 1. Cette partie en dépassement s'oppose au rétrécissement de l'intervalle entre les cellules unitaires UC, et elle introduit un nouveau problème qui consiste en ce que la densité d'intégration du circuit LSI global se dégrade. D'autre part, dans la configuration d'implantation qui est représentée sur la figure 4, le transistor à canal p 7 est simplement prolongé dans la direction horizontale X, et la longueur du transistor à canal p 7 dans la direction horizontale X devient égale au double de celle du transistor à canal p formant la cellule unitaire UC. Il en résulte qu'une région inutilisée R est formée sous le transistor à canal p 7 dans la direction verticale Y. Cette région inutilisée R a une taille qui est approximativement égale au double de celle du transistor à canal n 6 formant la cellule unitaire UC.Du fait que l'amplificateur-séparateur pour l'attaque de la ligne de signal d'horloge ou de la ligne de signal du module MCM doit avoir une grande taille en comparaison avec l'amplificateur-séparateur pour l'attaque de l'interconnexion à l'intérieur du circuit LSI, l'existence d'une telle région R inutilisée n'est pas négligeable du point de vue de l'amélioration de la densité d'intégration du circuit LSI, et elle dégrade la densité d'intégration. Un but général de la présente invention est donc de procurer un circuit à semiconducteurs original et utile dans lequel les problèmes décrits ci-dessus soient éliminés. Un autre but, plus spécifique, de la présente invention est de procurer un circuit à semiconducteurs comprenant un ensemble de premières lignes d'alimentation qui sont disposées parallèlement les unes aux autres, un ensemble de secondes lignes d'alimentation qui sont disposées parallèlement les unes aux autres et qui fournissent une tension d'alimentation différente de celle que fournissent les premières lignes d'alimentation, les premières et les secondes lignes d'alimentation s'étendant parallèlement les unes aux autres dans une première direction, une première cellule formée par le même nombre de premiers transistors à canal p et de premiers transistors à canal n, qui sont respectivement connectés aux premières et secondes lignes d'alimentation, les premiers transistors à canal p et les premiers transistors à canal n étant disposés en alternance dans une seconde direction et ayant la même taille, et une seconde cellule formée par un nombre différent de seconds transistors à canal p et de seconds transistors à canal n, qui sont respectivement connectés aux premières et secondes lignes d'alimentation, les seconds transistors à canal p et les seconds transistors à canal n étant disposés en alternance dans la seconde direction, et les seconds transistors à canal p étant connectés électriquement en parallèle, de façon que les seconds transistors à canal p aient une possibilité d'attaque prédéterminée.Avec le circuit à semiconducteurs de la présente invention, il est possible d'utiliser des lignes d'alimentation communes pour une cellule unitaire du type à deux rangées et un amplificateur-séparateur, dans la même largeur de transistor. Par conséquent, il est possible de minimiser la région inutilisée dans la configuration d'implantation, et de conserver la densité d'intégration élevée, comme dans le cas où il n'y a que les cellules unitaires du type à deux rangées. De plus, il est possible de fixer les possibilités d'attaque pour les transistors à canal p et les transistors à canal n de façon qu'elles soient approximativement les mêmes pour l'amplificateur-séparateur, par exemple.En outre, on peut donner une valeur relativement grande à la distance entre les transistors à canal p et à canal n de l'amplificateur-séparateur, de façon à éviter le phénomène de déverrouillage, et on peut minimiser simultanément la région inutilisée dans la configuration d'implantation. D'autres caractéristiques et avantages de 1 invention ressortiront de la description détaillée de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés dans lesquels La figure 1 est une vue en plan montrant un exemple d'une configuration d'implantation dans laquelle des cellules unitaires du type à deux rangées sont disposées indépendamment; La figure 2 est un diagramme montrant une forme d'onde de signal pour l'explication d'une différence entre les possibilités d'attaque de transistors à canal p et à canal n; La figure 3 est une vue en plan montrant un exemple d'une configuration d'implantation pour la réalisation de transistors à canal p et à canal n ayant les mêmes possibilités d'attaque; ; La figure 4 est une vue en plan montrant un autre exemple d'une configuration d'implantation pour réaliser des transistors à canal p et à canal n ayant les mêmes possibilités d'attaque; La figure 5 est un diagramme montrant une forme d'onde de signal pour l'explication des possibilités d'attaque identiques des transistors à canal p et à canal n; La figure 6 est une vue en plan montrant une partie essentielle d'une configuration d'implantation d'un premier mode de réalisation d'un circuit à semiconducteurs conforme à l'invention; Les figures 7A et 7B montrent respectivement des schémas de circuits équivalents d'une cellule unitaire du type à deux rangées et d'un amplificateurséparateur du premier mode de réalisation; La figure 8 est un schéma de circuit de 1' amplificateur-séparateur;; La figure 9 est une vue en plan montrant une configuration d'implantation d'un circuit auquel le premier mode de réalisation est appliqué; La figure 10 est un schéma de circuit montrant une application à un amplificateur-séparateur d'entrée; La figure 11 est une vue en plan montrant une configuration d'implantation d'un second mode de réalisation du circuit à semiconducteurs conforme à l'invention; La figure 12 est une vue en plan montrant une configuration d'implantation d'un troisième mode de réalisation du circuit à semiconducteurs conforme à l'invention; La figure 13 est une vue en plan montrant une configuration d'implantation d'un quatrième mode de réalisation du circuit à semiconducteurs conforme à l'invention;; Les figures 14A et 14B montrent respectivement des schémas de circuits équivalents d'une cellule unitaire du type à deux rangées et d'un amplificateurséparateur des troisième et quatrième modes de réalisation; La figure 15 est une vue en plan montrant une configuration d'implantation d'une structure en masse d'un circuit à semiconducteurs; La figure 16 est une vue en plan montrant une configuration d'implantation de cellules unitaires d'un cinquième mode de réalisation du circuit à semi conducteurs conforme à l'invention, utilisant la structure en masse qui est représentée sur la figure 15; La figure 17 est une vue en plan montrant une configuration d'implantation d'un circuit auquel le cinquième mode de réalisation est appliqué;; La figure 18 est une vue en plan montrant une configuration d'implantation d'une autre structure en masse d'un circuit à semiconducteurs; et La figure 19 est une vue en plan montrant une configuration d'implantation d'un sixième mode de réalisation du circuit à semiconducteurs conforme à 1 invention, utilisant la structure en masse qui est représentée sur la figure 17. On décrira un premier mode de réalisation du circuit à semiconducteurs conforme à l'invention en se référant aux figures 6 à 8. Dans ce mode de réalisation, l'invention est appliquée à un circuit à semiconducteurs ayant la structure MCM et/ou un amplificateur-séparateur d'horloge. Conformément à la structure MCM et/ou à l'amplificateur-séparateur d'horloge, un ensemble de puces LSI et un ensemble d'amplificateurs-séparateurs d'entrée/sortie sont montés sur un substrat semiconducteur. Un ensemble de cellules unitaires du type à deux rangées sont formées dans chacune des puces LSI. De plus, un circuit équivalent de chaque amplificateur-séparateur d'entrée/sortie se présente comme le montre sur la figure 8, et il comprend un transistor à canal p et un transistor à canal n qui sont connectés de la manière représentée. La figure 6 montre un mode de réalisation de la configuration d'implantation d'un amplificateurséparateur BF qui est l'un des amplificateurs-séparateurs d'entrée/sortie, et qui attaque la cellule unitaire du type à deux entrées et le module MCM. Une première paire de lignes d'alimentation 20 et 21 et une seconde paire de lignes d'alimentation 20 et 21 sont disposées mutuellement en parallèle. La ligne d'alimentation 20 fournit une tension d'alimentation VDD, et la ligne d'alimentation 21 fournit une tension d'alimentation Vss. Les lignes d'alimentation 20 et 21 s'étendent dans une direction horizontale X. Les deux lignes d'alimentation 21 s'étendent dans une direction horizontale X à l'intérieur des deux lignes d'alimentation 20, lorsqu'on considère la disposition dans une direction verticale Y. Chacune des cellules unitaires du type à deux entrées UC est disposée dans la direction verticale Y, de façon similaire au cas de la configuration d'implantation classique décrite ci-dessus. La cellule unitaire du type à deux rangées UC comprend deux transistors à canal p 22 qui sont connectés aux lignes d'alimentation 20 correspondantes, et deux transistors à canal n 23 qui sont connectés à la ligne d'alimentation 21 correspondante. En d'autres termes, la cellule unitaire du type à deux rangées UC est formée par deux rangées de cellules de base.Les transistors à canal p 22 ont une largeur de transistor Wp, et les transistors à canal n 23 ont une largeur de transistor WN, , avec Wp = WN D'autre part, l'amplificateur-séparateur BF comprend deux transistors à canal p 32 qui sont connectés aux lignes d'alimentation 20 correspondantes, et un transistor à canal n 33 qui est connecté entre les deux lignes d'alimentation 21. Ces transistors 32 et 33 sont disposés dans la direction verticale Y. Les transistors à canal p 32 ont une largeur de transistor Wp, et le transistor à canal n 33 a une largeur de transistor WN, avec Wp WN.Ces largeurs de transistor P N Wp et WN des transistors à canal p 32 et du transistor à canal n 33 de l'amplificateur-séparateur BF, sont les mêmes que les largeurs de transistor correspondantes Wp et WN des transistors à canal p 22 et des transistors à canal n 23 de la cellule unitaire US. De ce fait, les positions des transistors à canal p 22 et 32 de la cellule unitaire UC et de l'amplificateur-séparateur BF dans la direction verticale Y confident. En ce qui concerne les transistors à canal n 23 et 33, il y a seulement un transistor à canal n 33 dans l'amplificateur-séparateur BF, alors qu'il y a 2 transistors à canal n 23 dans la cellule unitaire UC. De plus, le transistor à canal n 33 de l'amplificateur-séparateur BF est placé dans une partie centrale, dans la direction verticale Y, en comparaison avec les transistors à canal n 23 de la cellule unitaire UC. Les deux transistors à canal p 32 de l'amplificateur-séparateur BF sont connectés par l'intermédiaire d'une interconnexion de grille 35, et les 2 transistors à canal p 32 sont connectés électriquement en parallèle. La figure 7A montre un schéma de circuit équivalent de la cellule unitaire UC, et la figure 7B montre un schéma de circuit équivalent de l'amplificateur-séparateur BF. Par conséquent, en employant la configuration qui est représentée sur la figure 6, les transistors à canal p 32 de l'amplificateur-séparateur BF ont en fait une largeur de transistor 2Wp qui est égale au double de la largeur de transistor WN du transistor à canal n 33. Il en résulte que les possibilités d'attaque des transistors à canal p 32 et du transistor à canal n 33 deviennent les mêmes. Par conséquent, on peut faire en sorte que l'intervalle de temps de montée et l'intervalle de temps de descente de la forme d'onde de signal soient approximativement les mêmes, ce qui simplifie la conception du système. Les transistors 32 et 33 de l'amplificateurséparateur BF utilisent les lignes d'alimentation 20 et 21 en commun avec les transistors 22 et 23 de la cellule unitaire UC. En outre, les transistors 32 et 33 de l'amplificateur-séparateur BF peuvent être disposés approximativement côte à côte avec les transistors 22 et 23 de la cellule unitaire UC, dans la direction horizontale X. Par conséquent, les transistors de l'amplificateur-séparateur BF ne dépasseront pas dans la direction verticale Y et ils ne formeront pas une grande région inutilisée.Pour cette raison, même si les amplificateurs-séparateurs BF et les cellules unitaires UC coexistent sur le substrat semiconducteur, il est possible de maintenir la densité d'intégration élevée que l'on obtient lorsque seules les cellules unitaires du type à deux rangées sont incorporées dans la configuration d'implantation. En outre, la relation entre une distance d entre le transistor à canal p 22 et le transistor à canal n 23 de la cellule unitaire UC dans la direction verticale Y, et une distance d2 entre le transistor à canal p 32 et le transistor à canal n 33 de l'amplificateur-séparateur BF dans la direction verticale Y, devient d1 La figure 9 montre une configuration d'implantation d'un circuit auquel est appliqué le premier mode de réalisation, ayant la configuration d'implantation qui est représentée sur la figure 6. Sur la figure 9, les interconnexions sont indiquées par des parties pointillées (ou en grisé). A titre d'autre application de ce mode de réalisation, il est possible d'utiliser l'amplificateur-séparateur BF en diode pour la protection électrostatique d'un amplificateur-séparateur d'entrée, comme représenté sur la figure 10. Cependant, dans ce cas, la grille du transistor à canal p 32 est fixée à la tension d'alimentation VDD et la grille du transistor à canal n 33 est fixée à la tension d'alimentation Vss, et l'amplificateur-séparateur BF ne fonctionne pas en circuit amplificateur-séparateur. On va maintenant décrire un second mode de réalisation du circuit à semiconducteurs conforme à l'invention, en se référant à la figure 11. Sur la figure 11, les éléments qui sont identiques aux éléments correspondants de la figure 6 sont désignés par les mêmes références numériques, et leur description sera omise. Dans ce mode de réalisation, la longueur de chacun des transistors à canal p et à canal n 32 et 33 dans la direction horizontale X sur la figure 11 est fixée égale au double de celle du premier mode de réalisation représenté sur la figure 6, de façon à augmenter les possibilités d'attaque de l'amplificateur-séparateur lui-même, et à pouvoir accepter une charge élevée. Ce mode de réalisation est par ailleurs fondamentalement identique au premier mode de réalisation. On décrira ensuite un troisième mode de réalisation d'un circuit à semiconducteurs conforme à 1 invention, en se référant à la figure 12. Sur la figure 12, les éléments qui sont identiques aux éléments correspondants de la figure 6 sont désignés par les mêmes références, et leur description sera omise. Dans ce mode de réalisation, les positions des lignes d'alimentation 20 et 21 dans la direction verticale Y sont échangées par rapport à celles du premier mode de réalisation représenté sur la figure 6. Par conséquent, les positions des transistors à canal p 22 et des transistors à canal n 23 de la cellule unitaire UC sont échangées, et un transistor à canal p 32 et deux transistors à canal n 33 sont incorporés pour former l'amplificateur-séparateur BF. Les transistors à canal n 33 sont connectés par l'intermédiaire de l'interconnexion de grille 35, et les deux transistors à canal n 33 sont connectés électriquement en parallèle. De plus, la longueur de chacun des transistors à canal p et à canal n, 32 et 33, dans la direction horizontale X, et la largeur du transistor à canal p 32 dans la direction verticale Y sur la figure 12, sont respectivement fixées au double de celles du premier mode de réalisation représenté sur la figure 6, de façon à augmenter les possibilités d'attaque de l'amplificateur-séparateur lui-même, et à pouvoir accepter une charge élevée. Les longueurs des transistors à canal p et à canal n 22, 23 et 33 sont les mêmes, et les largeurs des transistors à canal p et à canal n 22 et 23 sont les mêmes. Ce mode de réalisation est par ailleurs fondamentalement identique au premier mode de réalisation. On décrira ensuite un quatrième mode de réalisation du circuit à semiconducteurs conforme à la présente invention, en se référant à la figure 13. Sur la figure 13, les éléments qui sont identiques aux éléments correspondants de la figure 6 sont désignés par les mêmes références, et leur description sera omise. Dans ce mode de réalisation, les positions des lignes d'alimentation 20 et 22 dans la direction verticale Y sont échangées par rapport à celles du premier mode de réalisation représenté sur la figure 6. Par conséquent, les positions des transistors à canal p 22 et des transistors à canal n 23 de la cellule unitaire UC sont échangées, et un transistor à canal p 32 et 2 transistors à canal n 33 sont incorporés pour former l'amplificateur-séparateur BF. Les transistors à canal n 33 sont connectés par l'intermédiaire de l'interconnexion de grille 35, et les deux transistors à canal n 33 sont connectés électriquement en parallèle.De plus, la longueur de chacun des transistors à canal p et à canal n 32 et 33 dans la direction horizontale X sur la figure 13 est la même que dans le premier mode de réalisation représenté sur la figure 6, et la largeur du transistor à canal p 32 dans la direction verticale Y, est fixée au double de celle du premier mode de réalisation, de façon à augmenter les possibilités d'attaque de l'amplificateur-séparateur lui-même, et à pouvoir accepter une charge élevée. Ce mode de réalisation est par ailleurs fondamentalement identique au premier mode de réalisation. La figure 14A montre un schéma de circuit équivalent de la cellule unitaire UC des troisième et quatrième modes de réalisation représentés sur les figures 12 et 13. D'autre part, la figure 14B montre un schéma de circuit équivalent de l'amplificateurséparateur BF des troisième et quatrième modes de réalisation, représentés sur les figures 12 et 13. Par conséquent, conformément à ces second, troisième et quatrième modes de réalisation, même si les amplificateurs-séparateurs BF et les cellules unitaires UC coexistent sur le substrat semiconducteur, il est également possible de maintenir la densité d'intégration élevée à laquelle on parvient lorsque seules les cellules unitaires du type à deux rangées sont incorporées dans la configuration d'implantation, du fait que l'espace disponible est utilisé efficacement. Bien entendu, l'invention n'est pas limitée à l'application à l'amplificateur-séparateur qui attaque le module MCM. On peut obtenir des effets similaires à ceux décrits ci-dessus en employant les configurations d'implantation décrites ci-dessus lorsqu'on attaque une ligne de signal telle qu'une ligne de signal d'horloge dans un circuit LSI qui a une charge élevée. En d'autres termes, on peut appliquer 1 invention à l'amplificateur-séparateur du circuit de protection électrostatique qui est représenté sur la figure 10, à l'amplificateur-séparateur d'horloge d'un circuit LSI, etc. On décrira ensuite des cinquième et sixième modes de réalisation du circuit à semiconducteurs conforme à l'invention, dans lesquels l'invention est appliquée à un réseau de portes. La figure 15 montre une structure en masse d'un réseau de portes. Sur la figure 15, les éléments qui sont identiques aux éléments correspondants de la figure 6 sont désignés par les mêmes références numériques, et leur description sera omise. Sur la figure 15, les transistors à canal p 22 et les transistors à canal n 23 sont disposés conjointement dans la direction horizontale X et ils sont disposés en alternance dans la direction verticale Y. Les transistors à canal p et à canal n 22 et 23 ont tous la même longueur dans la direction horizontale X et la même largeur dans la direction verticale Y. Lors de la conception d'un circuit CMOS (métal-oxyde-semiconducteur complémentaire), on utilise généralement le même nombre de transistors à canal p et de transistors à canal n. Cependant, pour fixer approximativement à la même valeur l'intervalle de temps de montée et l'intervalle de temps de descente de la forme d'onde de signal, dans le but d'éviter des retards indésirables dans l'amplificateur-séparateur d'entrée/sortie, ou de maintenir constant le rapport cyclique du signal dans un émetteur d'horloge, par exemple, il devient nécessaire d'utiliser davantage de transistors à canal p que de transistors à canal n.Cependant, même si on utilise davantage de transistors à canal p en comparaison avec les transistors à canal n, il demeure nécessaire de parvenir à une configuration d'implantation efficace, afin de minimiser dans le réseau de portes des transistors inutilisés et des régions gaspillées (ou inutilisées). Dans le cinquième mode de réalisation, on peut former une cellule unitaire UC1 en utilisant le même nombre de transistors à canal p 22 et de transistors à canal n 23 des premières et secondes rangées R1 et R2 représentées sur la figure 15, comme indiqué par une ligne en pointillés sur la figure 16. De façon similaire, on peut former une cellule unitaire UC2 en utilisant le même nombre de transistors à canal p 22 et de transistors à canal 23 des secondes et troisièmes rangées R2 et R3 représentées sur la figure 15, comme l'indique une ligne en pointillés sur la figure 16. En d'autres termes, on peut déplacer dans la direction verticale Y les positions des cellules unitaires UC1 et UC2.Pour cette raison, même si un amplificateur-séparateur ou un dispositif similaire utilisant un nombre différent de transistors à canal p 22 et de transistors à canal n 23 est formé dans le réseau de portes, il est possible d'éliminer la région inutilisée qui serait formée par l'incorporation d'un tel amplificateur-séparateur, en décalant de façon appropriée les positions des cellules unitaires. La figure 17 montre une configuration d'implantation d'un circuit auquel est appliqué le cinquième mode de réalisation. Dans ce cas, un amplificateur-séparateur (ou une cellule) BF utilise deux fois plus de transistors à canal p 22 que de transistors à canal n 23. Les cellules unitaires UC peuvent cependant être disposées de la manière qui est représentée, en décalant de façon appropriée les positions des cellules unitaires UC dans la direction verticale Y, lorsque c'est nécessaire, de façon à minimiser la région inutilisée du réseau de portes. En d'autres termes, l'incorporation de 1' amplificateur-séparateur BF n'augmente pas la région inutilisée du réseau de portes. La figure 18 montre une autre structure en masse d'un réseau de portes. Sur la figure 18, les éléments qui sont identiques aux éléments correspondants de la figure 6 sont désignés par les mêmes références numériques, et leur description sera omise. Sur la figure 18, les transistors à canal p 22 et les transistors à canal n 23 sont disposés conjointement dans la direction verticale Y, et ils sont disposés en alternance dans la direction horizon- tale X. Les transistors à canal p et à canal n 22 et 23 ont tous la même longueur dans la direction horizontale X et la même largeur dans la direction verticale Y. En outre, chacun des transistors à canal p et à canal n 22 et 23 a une forme allongée s'étendant dans la direction horizontale X, à la différence des transistors à canal p et à canal n 22 et 23 de la figure 15 qui ont une forme allongée s'étendant dans la direction verticale Y. La figure 19 montre une configuration d'implantation d'un circuit auquel est appliqué le sixième mode de réalisation. Dans ce cas, un amplificateur-séparateur (ou une cellule) BF utilise deux fois plus de transistors à canal p 22 que de transistors à canal n 23. Cependant, les cellules unitaires UC peuvent être disposées de la manière représentée, en décalant de façon appropriée les positions des cellules unitaires UC dans la direction horizontale X, lorsque c'est nécessaire, de façon à minimiser la région inutilisée du réseau de portes. En d'autres termes, l'incorporation de 1 'amplificateur-séparateur BF n'augmente pas la région inutilisée du réseau de portes. Par conséquent, conformément aux cinquième et sixième modes de réalisation, les cellules unitaires UC et les amplificateurs-séparateurs BF sont formés de façon que des rangées arbitraires et mutuellement adjacentes de transistors à canal p et de transistors à canal n 23 soient utilisées symétriquement dans la configuration d'implantation. De ce fait, on peut obtenir une excellente efficacité d'utilisation des portes, indépendamment du rapport entre les transistors à canal p et à canal n, 22 et 23 qui sont utilisés par une certaine cellule, un certain amplificateur-séparateur, etc. Bien entendu, sur les figures 15 à 19, chacun des transistors à canal p 22 et des transistors à canal n 23 peut être une porte au lieu d'être un transistor. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit à semiconducteurs, comportant un ensemble de premières lignes d'alimentation (20) qui sont disposées parallèlement les unes aux autres; et un ensemble de secondes lignes d'alimentation (21) qui sont disposées parallèlement les unes aux autres et qui fournissent une tension d'alimentation différente de celle que fournissent les premières lignes d'alimentation, les premières et secondes lignes d'alimentation s'étendant parallèlement les unes aux autres dans une première direction, caractérisé en ce qu'il comprend : une première cellule formée par le même nombre de premiers transistors à canal p (22) et de premiers transistors à canal n (23) qui sont respectivement connectés aux premières et secondes lignes d'alimentation (20, 21), les premiers transistors à canal p et les premiers transistors à canal n étant disposés en alternance dans une seconde direction et ayant la même taille; et une seconde cellule formée par un nombre différent de seconds transistors à canal p (32) et de seconds transistors à canal n (33) qui sont respectivement connectés aux premières et secondes lignes d'alimentation (20, 21), les seconds transistors à canal p et les seconds transistors à canal n étant disposés en alternance dans la seconde direction, les seconds transistors à canal p (32) étant connectés électriquement en parallèle, de façon que ces seconds transistors à canal p aient des possibilités d'attaque prédéterminées. 2. Circuit à semiconducteurs, selon la revendication 1, caractérisé en ce que les seconds transistors à canal p (32) et les seconds transistors à canal n (33) ont la même taille que les premiers transistors à canal p (22) et les premiers transistors à canal n (23). 3. Circuit à semiconducteurs, selon la revendication 1, caractérisé en ce que les seconds transistors à canal p (32) et les seconds transistors à canal n (33) ont une longueur supérieure à celle des premiers transistors à canal p (22) et des premiers transistors à canal n (23) dans la première direction. 4. Circuit à semiconducteurs selon la revendication 3, caractérisé en ce que les seconds transistors à canal p (32) ont une plus grande largeur que les premiers transistors à canal p (22) et les premiers transistors à canal n (23) dans une direction perpendiculaire à la première direction. 5. Circuit à semiconducteurs selon la revendication 1, caractérisé en ce que les seconds transistors à canal p (32) ont une plus grande largeur que les premiers transistors à canal p (22) et les premiers transistors à canal n (23) dans une direction perpendiculaire à la première direction. 6. Circuit à semiconducteurs selon la revendication 5, caractérisé en ce que les seconds transistors à canal n (33) ont la même taille que les premiers transistors à canal p (22) et les premiers transistors à canal n (23), et les seconds transistors à canal p (32) ont la même longueur que les premiers transistors à canal p (22), les premiers transistors à canal n (23) et les seconds transistors à canal n (33) dans la première direction. 7. Circuit à semiconducteurs selon l'une quelconque des revendications 1 à 6, caractérisé en ce que les possibilités prédéterminées des seconds transistors de type p (32) sont approximativement deux fois supérieures à celles des seconds transistors de type n (33). 8. Circuit à semiconducteurs selon l'une quelconque des revendications 1 à 7, caractérisé en ce que la seconde direction est perpendiculaire à la première direction. 9. Circuit à semiconducteurs selon la revendication 8, caractérisé en ce que deux des secondes lignes d'alimentation (21) sont placées entre deux des premières lignes d'alimentation (20), et le second transistor de type n (33) est disposé en recouvrement partiel avec les deux secondes lignes d'alimentation (21) entre deux seconds transistors de type p (32). 10. Circuit à semiconducteurs selon la revendication 8, caractérisé en ce que deux des premières lignes d'alimentation (20) sont disposés entre deux des secondes lignes d'alimentation (21), et le second transistor de type p (32) est disposé en recouvrement partiel avec les deux premières lignes d'alimentation (20) entre deux des seconds transistors de type n (33). 11. Circuit à semiconducteurs selon la revendication 8, caractérisé en ce qu'un ensemble des premières cellules sont disposées de façon que des positions de premières cellules arbitraires et mutuellement adjacentes soient décalées dans la seconde direction. 12. Circuit à semiconducteurs selon la revendication 1, caractérisé en ce que la seconde direction est parallèle à la première direction. 13. Circuit à semiconducteurs selon la revendication 12, caractérisé en ce qu'un ensemble des premières cellules sont disposées de façon que des positions de premières cellules arbitraires et mutuellement adjacentes soient décalées dans la première direction.