Brevet FR2695273A1 — publié le 19940304

La présente invention concerne une ligne à retard programmable afin de retarder un signal pendant un intervalle contrôlé, un circuit à retard programmable comportant la ligne à retard programmable, et un oscillateur piloté numériquement ayant le circuit à retard programmable. On connaît un circuit à retard afin de retarder un signal d'entrée pendant un intervalle commandé par un signal numérique Par exemple, la publication des brevets japonais n' 2-296 410 décrit un tel circuit à retard Ce circuit à retard de la technique antérieure comprend un ensemble de circuits inverseurs connectés en série et un circuit sélecteur de données Un signal devant être retardé est appliqué à un premier étage des circuits inverseurs Le circuit sélecteur de données fournit chaque sortie des inverseurs de façon sélective en conformité avec un signal numérique afin de fournir un signal de sortie. Cependant, dans un tel circuit à retard de la technique antérieure, étant donné que le retard est commandé en choisissant chaque sortie des circuits inverseurs connectés en série, le problème est qu'il y a une limite pour augmenter la gamme de variation de la durée du retard Plus précisément, plus grande est la gamme variable, plus il y a de circuits à retard, de sorte qu'il est difficile d'augmenter de manière considérable la gamme de variation de la durée du retard. Un oscillateur de la technique antérieure comprenant un tel circuit à retard souffre du même problème. La présente invention a été mise au point dans le but d'éliminer les inconvénients ci-dessus qui sont inhérents à la ligne à retard programmable, au circuit à retard programmable et à l'oscillateur commandé numériquement de la technique antérieure. Selon la présente invention, on fournit une ligne à retard programmable comprenant: une multitude d'étages à retard connectés en série, chacun des étages comportant; un trajet de base pour laisser passer un signal d'entrée; un trajet à retard pour laisser passer le signal d'entrée avec un temps de retard prédéterminé; un sélecteur pour choisir soit le trajet de base soit le trajet à retard pour laisser passer le signal d'entrée en conformité avec des données numériques appliquées de l'extérieur, o les différences entre le passage du signal d'entrée dans un trajet de base et dans le trajet à retard de chacun des étages à retard sont UD 2 N (n = O, 1, 2, 3), UD étant une différence de temps minimum possible entre le passage du signal d'entrée dans le trajet de base et dans le trajet à retard de chacun des étages à retard. Selon la présente invention, on fournit aussi un dispositif à retard programmable comprenant un oscillateur répondant à un signal d'entrée pour générer des impulsions d'oscillations à un intervalle prédéterminé; un compteur pour compter les impulsions des oscillations et engendrer un signal de détection lorsqu'une valeur de comptage du compteur atteint une valeur prédéterminée; une ligne à retard programmable pour retarder le signal de détection pendant un intervalle inférieur à l'intervalle prédéterminé, llintervalle étant commandé par une donnée numérique; et un circuit de fourniture de données de commande pour recevoir une donnée de commande numérique ayant un nombre prédéterminé de bits représentatifs d'un temps de retard du signal d'entrée, pour fournir les bits de poids fort de la donnée de commande numérique au compteur comme étant la valeur prédéterminée, et pour fournir les bits de poids faible de la donnée de commande numérique à la ligne à retard programmable comme étant la donnée numérique. Selon la présente invention, on fournit aussi un dispositif à oscillations commandé numériquement comportant un oscillateur pour engendrer des impulsions d'oscillations à un intervalle prédéterminé; un compteur pour compter les impulsions des oscillations et engendrer un signal de détection lorsqu'une valeur de comptage de celles-ci atteint une valeur prédéterminée; une ligne à retard programmable pour retarder le signal de détection pendant un intervalle inférieur à l'intervalle prédéterminé, l'intervalle étant commandé par une donnée numérique; un circuit de fourniture de données de commande pour recevoir une donnée de commande numérique ayant un nombre prédéterminé de bits représentatifs d'un temps de retard du signal d'entrée, pour fournir les bits de poids fort de la donnée de commande numérique au compteur comme étant la valeur prédéterminée, pour fournir les bits de poids faible de la donnée de commande numérique à la ligne à retard programmable comme étant la donnée numérique; et un circuit de réaction pour arrêter un état oscillant de l'oscillateur en réponse au signal de détection et pour démarrer l'oscillateur lorsque l'impulsion de retard sort de la ligne à retard programmable. La présente invention sera bien comprise lors de la description suivante faite en liaison avec les dessins ci-joints dans lesquels La figure 1 est un schéma sous forme de blocs d'un mode de réalisation de la présente invention pour représenter un dispositif à oscillations commandé numériquement; La figure 2 A est un schéma sous forme de blocs d'un oscillateur représenté en figure 1; La figure 2 B représente des formes d'onde de l'entrée et de la sortie de l'oscillateur de la figure 1; La figure 3 est un schéma des circuits du compteur à rebours et des circuits de génération d'impulsions de la figure 1; La figure 4 représente des formes d'onde afin d'expliquer le fonctionnement du compteur à rebours et du circuit de génération d'impulsions de la figure 1; La figure 5 est un schéma du circuit de la ligne à retard programmable représentée en figure 1; La figure 6 est un schéma du circuit de déclenchement de donnés représenté en figure 1; La figure 7 représente les formes d'onde des entrée et sorties du circuit de déclenchement de données de la figure 6; La figure 8 A est un schéma du circuit de sortie 12 représenté en figure 1; la figure 8 B représente des formes d'onde pour expliquer le fonctionnement du circuit de sortie de la figure 8 A; La figure 9 représente des formes d'onde des signaux respectifs dans le dispositif à oscillations commandé numériquement; La figure 10 est un schéma de circuits afin de représenter une telle modification de ce mode de réalisation; La figure ll A est un schéma sous forme de blocs du circuit opérationnel des données de compensation de ce mode de réalisation; La figure ll B représente des formes d'onde des signaux respectifs dans le circuit opérationnel des données de compensation de la figure ll A; Là figure 12 est un schéma sous -forme de blocs d'un circuit de codage de différence des phases des impulsions représenté en figure ll A; La figure 13 A représente un exemple d'une application du dispositif à oscillations commandé numériquement de ce mode de réalisation; et La figure 13 B est un diagramme de temps pour représenter le fonctionnement de cet exemple du circuit numérique en phase (PLL). Les éléments ou parties identiques ou correspondantes sont désignés par les mêmes références dans tous les dessins. On décrira maintenant un premier mode de réalisation de la présente invention La figure 1 est un schéma sous forme de blocs du mode de réalisation de l'invention afin de représenter un dispositif à oscillations commandé numériquement. Ce dispositif comprend: un circuit 2 de déclenchement de données afin de déclencher des données de commande numériques entrées de l'extérieur, CDI (signal binaire), représentatives d'une période de sortie d'un signal impulsionnel et afin de sôrtir séparément les cinq bits de poids faible de la donnée de commande numérique et les bits de poids fort supérieurs aux cinq bits de la donnée de commande numérique; un oscillateur 4 pour sortir une impulsion d'oscillation avec un intervalle de temps T prédéterminé lorsqu'une impulsion de commande PT entrée de l'extérieur est au niveau logique H; un compteur à rebours 6 pour effectuer un comptage à rebours en réponse aux impulsions d'oscillation CLK et pour sortir un signal de détection TCP lorsque la valeur comptée correspond aux bits de poids fort de la donnée CDH sortant du circuit 2 de déclenchement de données; un circuit 8 de génération d'impulsions pour sortir un signal impulsionnel DI en réponse à l'impulsion CLK lorsque le signal de détection TCP sort du compteur à rebours; une ligne à retard programmable 10 pour retarder le signal impulsionnel DI provenant du circuit 8 de génération d'impulsions pendant un temps de retard correspondant à la donnée CDL aux bits de poids faible sortie du circuit 2 de déclenchement de données; un circuit de sortie 12 pour sortir l'impulsion retardée PO provenant de la ligne à retard programmable 10 telle quelle ou pour traiter l'impulsion retardée PO et sortir le signal traité; un circuit de réaction 14 répondant au signal impulsionnel DI sorti du circuit 8 de génération de signaux impulsionnels et à l'impulsion retardée PO sortie de la ligne à retard programmable 10 pour arrêter l'oscillation de l'oscillateur 4 lorsque le signal impulsionnel DI est entré et pour redémarrer l'oscillation de l'oscillateur 4 lorsque l'impulsion retardée PO est appliquée; et un sélecteur 16 pour faire changer l'état de l'ensemble du circuit entre des oscillations et des opérations de retard en réponse à un signal de sélection SEMD. Le circuit de réaction 14 comprend un circuit à bascule R-S qui est chargé lors de l'application de l'alimentation à ce circuit, et remis à zéro par le signal impulsionnel retardé D, et chargé par l'impulsion retardée PO Ce circuit à bascule R-S fournit un niveau logique H comme signal PS de commande des oscillations à l'oscillateur 4 via le sélecteur 16 lorsqu'il est chargé. Le sélecteur 16 comprend un multiplexeur répondant au signal de sélection SEMD pour fournir le signal PS de commande des oscillations du circuit de réaction 14 à l'oscillateur 4 comme une impulsion de commande PT lorsque le signal de sélection SEMD est au niveau logique H, indiquant que ce circuit fonctionne en oscillateur et pour fournir l'impulsion de référence PI, appliquée de l'extérieur, à l'oscillateur 4 comme étant l'impulsion de commande PT lorsque le signal de sélection SEMD est au niveau logique L, indiquant que ce circuit fonctionne en circuit à retard. La figure 2 A est un schéma sous forme de blocs de l'oscillateur 4 représenté en figure 1. L'oscillateur 4 comporte un oscillateur en anneau comprenant un nombre impair (quinze) de circuits d'inversion -connectés en anneau, chacun sortant une sortie d'inversion avec un petit temps de retard en réponse au signal d'entrée qui lui est appliqué D'une façon plus spécifique, l'oscillateur en anneau comprend quatorze inverseurs INV et une porte NON-ET, NAND. L'entrée de la porte NON-ET est alimentée avec l'impulsion de commande PT sortie au sélecteur 16. Si l'on suppose que la porte NON-ET constitue le premier étage de l'oscillateur en anneau, une sortie du troisième étage de l'inverseur INV ( 3) est connectée aux trois inverseurs de sortie IN Va, IN Vb, et IN Vc ayant des capacités d'attaque en courant augmentant par étape de façon à sortir l'impulsion circulaire dans l'oscillateur en anneau et à assurer l'opération de comptage dans le compteur à rebours 6. La figure 2 B représente des formes d'onde de l'entrée et de la sortie de l'oscillateur de la figure 1 Lorsque l'impulsion de commande PT de niveau logique H est appliquée à une entrée de la porte NON-ET, NAND, de l'oscillateur 4, comme cela est représenté en figure 2 B, un signal impulsionnel circule dans l'oscillateur en anneau et une impulsion d'oscillation CLK sort de l'inverseur de sortie IN Vc en phase avec la circulation du signal impulsionnel. L'intervalle de temps T de l'impulsion d'oscillation CLK (intervalle entre les bords montants) est le double du temps de retard des quinze étages des circuits d'inversion (inverseurs et porte NON-ET) de l'oscillateur en anneau Plus précisément, il correspond aux trente étages des circuits d'inversion Dans ce mode de réalisation, l'intervalle de temps T est réglé à un temps de retard des trente- deux étages ( 25) des inverseurs de l'oscillateur en anneau en utilisant les charges de la porte NON-ET, NAND, -et le premier étage de l'inverseur de sortie IN Va connecté à l'oscillateur en anneau. Ce réglage est prévu pour commander facilement la période d'oscillation ou le temps de retard par les cinq bits de poids faible de la donnée de commande numérique binaire CDI sans décodeur ou analogue Plus précisément, le temps de retard d'un étage de l'inverseur INV de l'oscillateur en anneau ayant un intervalle de temps minimum est traité comme le temps de retard unitaire minimum En d'autres termes, le nombre des circuits d'inversion de l'oscillateur en anneau est établi en liaison avec la fréquence maximum des oscillations de ce circuit et la vitesse opérationnelle du compteur à rebours 6 Le nombre des inverseurs fournissant une marge dans la vitesse de fonctionnement du compteur à rebours 6 est sept, quinze, trente-et-un ou soixante-trois. La figure 3 est un schéma des circuits du compteur à rebours 6 et du circuit générateur d'impulsions représentés en figure 1 La figure 4 représente les formes d'onde permettant d'expliquer le fonctionnement du compteur à rebours 6 et du circuit 8 de génération d'impulsions représentés en figure l Ici, le compteur à rebours 6 effectuant un comptage à rebours en réponse à l'impulsion d'oscillations CLK et le circuit 8 de génération d'impulsions correspondent au moyen de comptage de la présente invention. Comme représenté en figure 4, une valeur initiale du comptage N est chargée dans le compteur à rebours 6 en conformité avec la donnée CDH aux bits de poids fort de la donnée de commande numérique CDI et, alors, le compteur à rebours 6 effectue un comptage à rebours en réponse à l'impulsion CLK Lorsque la valeur du comptage est zéro, il produit le signal de détection TCP Chaque étage du compteur à rebours 6 correspond à chaque bit de la donnée CDH aux bits de poids fort et comprend un multiplexeur MPX et une bascule D, D-FF Le compteur à rebours 6 est pré-chargé par la première impulsion d'oscillation CLK après la sortie du signal de détection TCP-et démarre l'opération de comptage. Le nombre des étages (D-FF, MPX) du compteur à rebours 6 correspond au nombre des bits de la donnée aux bits de poids forts CDH de la donnée de commande numérique CDI La période des oscillations et le temps de retard peuvent être amenés à avoir une plage plus grande en augmentant le nombre des étages du compteur à rebours 6 et le nombre des données CDH aux bits de poids fort. D'autre part, comme cela est représenté en figure 3, le circuit 8 générateur d'impulsions comprend une ligne à retard DL, ayant seize inverseurs connectés en série afin de retarder le signal de détection TCP sorti par le compteur à rebours 6 pendant un temps de retard correspondant aux seize étages des inverseurs, et une porte ET (AND) pour effectuer l'opération ET entre le signal retardé TCPD passant par la ligne à retard DL et l'impulsion d'oscillation CLK Comme représenté en figure 4, la porte ET sort l'impulsion CLK comme étant le signal impulsionnel DI seulement lorsqu'elle reçoit le signal de détection TCPD. La figure 5 est un schéma du circuit de la ligne à retard programmable 10 représentée en figure 1. La ligne 10 comprend cinq étages à retard 10 a à 10 e connectés en série Chacun des étages à retard 10 a à 10 e comprend un trajet de base Kl pour laisser passer un signal d'entrée qui lui est appliqué et un trajet à retard K 2 pour laisser passer le signal d'entrée avec un temps de retard prédéterminé par rapport au trajet de base Kl et un multiplexeur MPX pour sortir sélectivement chacune des sorties du trajet de base ou du trajet à retard K 2. Le premier étage à retard l Oa comporte deux inverseurs INV dans le trajet de base Kl et dix-huit inverseurs INV dans le trajet à retard K 2 pour faire en sorte que la différence de temps entre le passage du signal d'entrée dans le trajet de base Kl et le trajet de base K 2 corresponde à la moitié de l'intervalle de l'impulsion d'oscillation CLK, à savoir le -temps de retard correspondant aux seize inverseurs INV. Le second étage à retard l Ob comporte deux inverseurs INV dans le trajet de base Kl et dix inverseurs INV dans le trajet à retard K 2 pour faire en sorte que la différence de temps entre le passage du signal d'entrée dans le trajet de base Kl et le trajet à retard K 2 corresponde au quart de l'intervalle de l'impulsion CLK, à savoir le temps de retard correspondant à huit inverseurs INV. Le troisième étage à retard l Oc comporte deux inverseurs INV dans le trajet de base Kl et six inverseurs INV dans le trajet à retard K 2 pourfaire en sorte que la différence de temps entre le passage du signal d'entrée dans le trajet de base Kl et le trajet à retard K 2 corresponde au huitième de l'intervalle de l'impulsion CLK, à savoir le temps de retard correspondant à quatre inverseurs INV. Le quatrième étage à retard l Od comporte deux inverseurs INV dans le trajet de base Kl et quatre inverseurs INV dans le trajet à retard K 2 pour faire en sorte que la différence de temps entre le passage du signal d'entrée dans le trajet de base Kl et le trajet à retard K 2 corresponde au seizième de l'intervalle de l'impulsion CLK, à savoir le temps de retard correspondant à deux inverseurs INV. Le cinquième étage à retard 10 e comporte trois inverseurs INV dans le trajet de base Kl et deux inverseurs INV et un inverseur INV ayant un temps de retard double de celui de l'inverseur INV dans le trajet à retard K 2 pour faire en sorte que la différence de temps entre le passage du signal d'entrée dans le trajet de base Kl et le trajet à retard K 2 corresponde à un trente-deuxième de l'intervalle de l'impulsion d'oscillation CLK, à savoir le temps de retard correspondant à un inverseur INV. Plus précisément, dan-s chacun des étages à retard l Oa à 10 e, la différence de temps entre le signal dlentrée passant dans le trajet de base Kl et -le trajet à retard K 2 est arrangée de façon à avoir un temps de retard d'un inverseur INV multiplié par 2 N (n: 4, 3, 2, 1, et 0) -o le temps de retard d'un inverseur est traité comme la différence de temps minimum entre le signal d'entrée passant dans le trajet de base Kl et le trajet à retard K 2. Ici, il n'est pas nécessaire de fournir l'inverseur INV dans le trajet de base Kl si simplement la différence de temps entre le signal d'entrée passant dans le trajet de base Kl et le trajet à retard K 2 est fournie Cependant, dans ce mode de réalisation, deux inverseurs INV sont prévus dans chaque trajet de base Kl. il Plus spécialement, cela est fourni pour éliminer la variation du temps de retard provoquée en divisant la ligne de sortie de l'inverseur INV par le temps de retard qui serait développé en connectant les inverseurs en série et pour éliminer la variation du temps de retard provoquée en connectant la sortie de l'inverseur INV à l'entrée du multiplexeur MPX. Plus précisément, dans le trajet de basé Kl, deux inverseurs INV sont prévus du côté du point de division Bl et du côté du multiplexeur MPX, respectivement, ainsi que dans le trajet à retard K 2, deux inverseurs sont prévus du côté du point de division Bl et du côté du multiplexeur MPX, respectivement Cela fournit la différence de temps du passage du signal d'entrée lorsque le trajet de base Kl est sélectionné par le multiplexeur MPX et lorsque le trajet à retard K 2 est sélectionné, qui est égale au temps de retard des inverseurs intermédiaires INV, à savoir les inverseurs INV à l'exception des inverseurs connectés au point de division Bl et connectés au multiplexeur MPX dans le trajet à retard K 2. Le multiplexeur de chacun des étages à retard l Oa à 10 e comprend un transistor MOS à canal N et canal p Le multiplexeur MPX du premier étage à retard lia est alimenté avec la donnée aux bits de poids fort de la donnée CDL aux bits de poids faible Le multiplexeur MPX du second étage à retard l Ob est alimenté avec la donnée au second bit de poids fort de la donnée CDL Le multiplexeur MPX du troisième étape à retard l Oc est alimenté avec la donnée au troisième bit de poids fort de la donnée CDL Le multiplexeur MPX du quatrième étage à retard l Od est alimenté avec la donnée au quatrième bit de poids fort de la donnée CDL Le multiplexeur MPX du cinquième étape à retard 10 e est alimenté avec la donnée au bit de poids le plus faible de la donnée CDL. Chacun des multiplexeur MPX choisit le trajet de base Kl lorsque la donnée qui lui est appliquée est " O " et le trajet à retard K 2 lorsque la donnée qui lui est appliquée est " 1 " Par conséquent, le temps de retard de cette ligne à retard programmable 10 peut être changé en trente-deux valeurs également espacées du temps de retard en conformité avec la donnée CDL au bit de poids faible Une valeur du temps de retard correspond au temps de retard d'un inverseur INV qui est un temps de retard unitaire. En outre, dans la ligne à retard programmable 10 du présent mode de réalisation, dans les trajets de signal entre les sorties des multiplexeurs MPX des étages à retard 10 a à l Od et les points de division Bl à B 5 de l'étage suivant des étages à retard l Ob à 10 e respectivement, il y a trois inverseurs IN Va, IN Vb et IN Vc qui sont identiques aux inverseurs de sortie dans l'oscillateur 4, c'est-à-dire que leur capacité d'attaque en courant sont augmentées par pas avec l'augmentation d'une charge développée par la division Plus précisément, on prévoit trois inverseurs IN Va, IN Vb, et IN Vc. Par conséquent, il y a cinq inverseurs entre deux points de division consécutifs parmi les points de division Bl à B 5 des étages à retard l Oa à 10 e A partir des points de division Bl à B 5, les bords montants et les bords descendants existent en alternance Par conséquent, une différence du temps de retard entre le bord montant et le bord descendant dans les multiplexeurs MPX est annulée dans l'ensemble du circuit de la ligne à retard programmable 10. En outre, à la sortie du cinquième étage à retard 10 e, on prévoit un inverseur INV Cet inverseur INV est prévu pour fournir une sortie, à savoir, l'impulsion de retard PO, ayant la même polarité que le signal impulsionnel DI sorti du circuit 8 de génération d'impulsions Par conséquent, dans ce mode de réalisation, la présence d'un inverseur INV à la sortie du cinquième étage à retard 10 e rend pair le nombre des inverseurs que traverse le signal d'entrée (le signal impulsionnel DI), quel que soit le trajet de base Kl ou le trajet à retard K 2 qui est sélectionné. En outre, dans le cinquième étage à retard 10 e, pour la même raison le nombre des inverseurs INV dans le trajet de base Kl est établi à trois et le nombre des inverseurs INV dans le trajet à retard K 2 à deux. Plus précisément, lorsque le temps de retard est commandé par la commutation du trajet du signal impulsionnel Dl entre le trajet de base Kl et le trajet à retard K 2 comme cela est mentionné dans ce mode de réalisation, dans le cas o le nombre des inverseurs formant le trajet de base Kl est différent de celui des inverseurs constituant le trajet à retard K 2 en ce qui concerne une valeur paire ou impaire, la ligne à retard ne fonctionne pas correctement car une impulsion à retard PO présente des polarités différentes lors de la commutation des trajets Par conséquent, dans ce mode de réalisation, dans le cinquième étage à retard 10 e, le trajet de base Kl a le même nombre impair d'inverseurs que le trajet à retard K 2, à savoir trois Par conséquent, la même polarité du signal est sortie lorsque l'un quelconque de ces trajets est sélectionné. En outre, une différence de temps dans le passage des signaux appliqués à ces trajets correspond à un temps de retard d'un inverseur INV. En outre, les inverseurs de la ligne à retard programmable 10 comprennent des inverseurs ayant les mêmes caractéristiques que l'oscillateur 4 Ainsi, une variation de la sortie de l'oscillateur 4 accompagnée d'un changement de la température est en accord avec la variation de la sortie de la ligne à retard programmable 10, de sorte que la compensation de la température pour la période d'oscillation et le temps de retard peut être exécutée facilement Ce procédé de compensation sera décrit ultérieurement. La figure 6 est un schéma du circuit 2 de déclenchement des données représenté en figure 1 Le circuit 2 comprend un circuit de déclenchement 2 a et un circuit de déclenchement 2 b Le circuit 2 a déclenche les données binaires respectives de la donnée de commande numérique CDI au bord montant de l'impulsion à retard PO sortant de la ligne à retard programmable 10 Le circuit 2 a comprend des bascules D, D-FF, dont le nombre correspond à celui des bits de la donnée de commande numérique CDI Le circuit 2 b comprend cinq bascules D, D-FF, pour déclencher les sorties de la bascule D-FF, déclenchant les cinq bits de poids faible de la donnée de commande numérique CDI dans le circuit 2 a au bord descendant de l'impulsion à retard PO provenant de la ligne à retard programmable 10 par l'intermédiaire d'un inverseur INV Le circuit 2 fournit les sorties des cinq bascules D-FF formant le circuit de déclenchement 2 b comme étant la donnée au bit de poids faible CDL et les sorties des bascules D-FF dans le circuit 2 a à l'exception des bascules D-FF pour les cinq bits de poids faible comme étant la donnée à bit de poids fort CDH de la donnée de commande numérique CDI. La figure 7 représente les formes d'onde aux entrées et aux sorties du circuit de déclenchement des données représenté en figure 6 Comme représenté en figure 7, dans le circuit 2 de déclenchement des données, le circuit 2 a déclenche la donnée de commande numérique CDI au bord montant de l'impulsion à retard PO et le circuit 2 b déclenche la donnée au bit de poids faible CDL de la donnée de commande numérique DCI qui a été déclenchée par les cinq bits de poids faible du circuit 2 a au bord montant de l'impulsion à retard PO, de sorte que les circuits respectifs 2 a et 2 b sortent la donnée au bit de poids fort CDH et la donnée au bit de poids faible CDL de la donnée de commande numérique. La figure 8 A est un schéma du circuit de sortie 12 représenté en figure 1 La figure 8 B représente les formes d'onde pour expliquer le fonctionnement du circuit de sortie représenté en figure 8 A Le circuit de sortie 12 comprend une bascule T-FF pour fournir une sortie dont le niveau s'inverse en réponse à l'impulsion à retard-F O provenant de la ligne à retard programmable 10 et un sélecteur 12 a comportant un multiplexeur pour sélectionner soit la sortie de l'impulsion à retard PO telle quelle, soit la sortie d'un signal PQ ayant un rapport cyclique des impulsions de 50 % comme étant la sortie du circuit de sortie. Cela est dû au fait que si l'impulsion à retard PO est sortie comme impulsion de sortie POUT telle quelle, il y a la possibilité que le signal disparaisse par suite de l'arrondissement de son bord montant car la largeur impulsionnelle de l'impulsion de sortie POUT est trop faible lorsque la charge du circuit recevant l'impulsion POUT est élevée Plusprécisément, dans ce cas, la largeur minuscule de l'impulsion à retard est transformée en un signal impulsionnel PQ ayant une grande largeur de l'impulsion. En outre, il est également possible de changer la largeur des impulsions du signal impulsionnel PQ à volonté en conformité avec la donnée de commande numérique CDI en modifiant la donnée de commande numérique CDI dans le cas de la sélection de la bascule T-FF. On décrira maintenant le fonctionnement du dispositif à oscillations commandé numériquement de la présente invention ayant la structure cidessus La figure 9 représente les formes d'onde des signaux respectifs présents dans le dispositif à oscillation commandé numériquement. Comme représenté en figure 9, lorsque l'impulsion de commande PT s'élève à partir de la condition initiale (PT = 0), l'impulsion PT circule dans l'oscillateur en anneau 4, de sorte que l'impulsion d'oscillation CLK sort de l'oscillateur 4 à un intervalle prédéterminé qui correspond à trente-deux inverseurs INV Le compteur à rebours 6 effectue un comptage à rebours en réponse à l'impulsion CLK. Par exemple, si la donnée de commande numérique CDU " 0001100000 " comprenant la donnée au bit de poids fort " 00011 " et la donnée au bit de poids faible " 00000 " est appliquée à ce dispositif, le compteur à rebours 6 sort le signal de détection TCP lorsque trois impulsions CLK sont appliquées à partir de l'oscillateur 4 car une valeur " 3 " est chargée dans le compteur à rebours 6 Le circuit 8 de génération d'impulsions sort l'impulsion à retard DI en phase avec l'impulsion CLK sortant ensuite de l'oscillateur 4 En outre, le compteur à rebours 6 est pré-chargé dans un minutage en phase avec le signal impulsionnel DI car le compteur 6 est pré-chargé par la première impulsion CLK après la sortie du signal de détection TCP. Alors, le signal impulsionnel DI est retardé pendant l'intervalle prédéterminé par la ligne à retard programmable 10 et sort comme étant l'impulsion à retard PO Si la donnée au bit de poids faible est " 00000 " comme on l'a mentionné ci-dessus, les trajets de base Kl sont sélectionnés dans tous les étages à retard l Oa à e de la ligne à retard programmable 10, de sorte que le temps de retard de la ligne 10 est le plus court. L'impulsion à retard PO est appliquée au circuit de sortie 12 et sort extérieurement comme étant l'impulsion de sortie POUT. D'autre part, cette impulsion à retard PO est appliquée également au circuit de réaction 14 Le circuit 14 est remis à zéro par le signal impulsionnel DI sorti par le circuit 8 de génération d'impulsions et est chargé par l'impulsion à retard PO sortant de la ligne à retard programmable 10, de sorte que le signal PS de commande des oscillations sorti du circuit à retard 14 passe à un niveau logique B en phase avec le bord montant du signal impulsionnel DI et passe à un niveau logique H en phase avec le bord montant de l'impulsion à retard PO. Alors, comme représenté en figure 9, lorsque le signal de sélection SEMD d'un niveau logique haut est appliqué au sélecteur 16, plus précisément le mode de fonctionnement de ce dispositif est choisi comme étant le mode avec oscillateur par le signal de sélection SEMD, le signal de commande du fonctionnement des oscillations PS provenant de ce circuit de réaction 14 est appliqué comme une impulsion de commande à l'oscillateur 4, de sorte que les oscillations s'arrêtent alors que le signal PS est au niveau logique B et l'oscillateur 4 redémarre la même opération mentionnée ci-dessus après la montée de l'impulsion à retard PO. Comme on l'a mentionné, conformément au dispositif à oscillations commandé numériquement de ce présent mode de réalisation, il est possible de faire passer le mode de fonctionnement entre le mode à oscillations et le mode à retard en conformité avec le signal de sélection SEMD appliqué de l'extérieur Plus précisément, le signal de sélection SEMD choisit le mode de fonctionnement de ce dispositif comme un dispositif à oscillations capable de commander numériquement la période de sortie de l'impulsion de sortie POUT ou le mode de fonctionnement de ce dispositif comme un dispositif à retard capable de commander numériquement un intervalle (temps de retard) entre l'entrée de l'impulsion de commande PT (PI) et la sortie de l'impulsion de sortie POUT - En outre, la période de sortie et le temps de retard de l'impulsion de sortie POUT peuvent être changés par un intervalle unitaire, à savoir, l'intervalle nécessaire pour l'opération d'inversion dans chaque étage des inverseurs INV qui fournit la résolution temporelle de la ligne à retard programmable 10 En outre, ils peuvent être commandés sur une vaste plage en changeant le nombre des impulsions CLK comptées par le compteur à rebours 6. Ainsi, par exemple, on suppose que l'intervalle de l'opération d'inversion dans le circuit d'inversion (inverseur) constituant l'oscillateur 4 et la ligne à retard programmable -10 est d'environ 200 ps, le temps de retard et la fréquence des oscillations peuvent être commandés avec une résolution d'environ 200 ps sur une vaste plage entre plusieurs ns et plus de plusieurs secondes et entre des dizaines de M Hz et plusieurs Hz. Cependant, dans ce mode de réalisation, la ligne à retard programmable 10 a l'unité minimum du temps de retard commandée comme le temps de retard d'un inverseur INV Cependant, la résolution temporelle peut être rendue plus petite La figure 10 est un schéma pour représenter une telle modification de ce mode de réalisation Comme représenté en figure 10, on prévoit en outre un étage à retard 10 f dans la ligne à retard programmable 10 Le sixième étage à retard 10 f comprend un inverseur INV dans le trajet de base Kl et un inverseur INV 3 ayant un temps de retard égal à 1,5 fois le temps de retard TD de l'inverseur INV dans le trajet à retard K 2 et un multiplexeur MPX alimenté avec la donnée à bit de poids le plus faible de la donnée à bits de poids faible CDL Cette structure fait en sorte que le temps de retard unitaire minimum de la ligne à retard programmable soit la moitié du temps de retard TD de l'inverseur INV Dans ce cas, il est nécessaire d'augmenter le nombre des bits de la donnée CDL aux bits de poids faible pour le porter de cinq à six. Selon le dispositif à oscillations commandé numériquement de ce mode de réalisation, la fréquence des oscillations et le temps de retard peuvent être établis par la donnée de commande numérique CDI comme on l'a mentionné ci-dessus Cependant, si le temps de fonctionnement du circuit inverseur de l'oscillateur 4 et de la ligne à retard programmable 10 change, la fréquence des oscillations et le temps de retard ne peuvent être commandés de manière précise car la fréquence des oscillations et le temps de retard sont déterminés essentiellement par le temps de fonctionnement des circuits d'inversion qui constituent l'oscillateur 4 et la ligne à retard programmable 10. Cependant, dans le dispositif à oscillations commandé numériquement de ce mode de réalisation, on prévoit en outre un circuit opérationnel de données de compensation afin de compenser la fréquence des oscillations et le temps de retard de façon simple et sûre Plus précisément, la période *des oscillations et le temps de retard peuvent être commandés numériquement en: prédéterminant les données de compensation en conformité avec des rapports obtenus en comparant la période de sortie de l'impulsion de sortie POUT de ce dispositif à une période de sortie d'un signal de sortie d'un oscillateur de référence tel qu'un oscillateur à quartz ou analogue On décrira ci-dessous un exemple de circuit opérationnel des données de compensation afin de déterminer cette donnée de compensation en liaison avec les figures ll A, ll B et 12. La figure ll A est un schéma sous forme de blocs du circuit opérationnel des données de compensation de ce mode de réalisation La figure ll B représente les formes d'onde des signaux respectifs dans le circuit représenté en figure ll A La figure 12 est un schéma sous forme de blocs d'un circuit de codage de la différence des phases des impulsions représenté en figure li A. Comme représenté en figure ll A, le circuit opérationnel de données de compensation comprend un premier circuit 81 de codage de la différence des phases des impulsions afin de détecter une différence de phase entre une impulsion de référence PA et l'impulsion POUT, un second circuit 82 du codage de la différence de phase entre impulsions afin de détecter une différence de phase entre une impulsion de référence PA et l'autre impulsion d'entrée PB, et un circuit opérationnel 83 pour valeur de compensation afin de traiter une donnée de compensation DO en conformité avec la donnée codée provenant des circuits 81 et 82 de codage de la différence de phase. Le premier circuit 81 est alimenté avec une impulsion de référence PA provenant d'un oscillateur de référence tel qu'un oscillateur à quartz et avec l'impulsion de sortie POUT provenant du dispositif à oscillations commandé numériquement du mode de réalisation mentionné ci- dessus Le second circuit 82 est alimenté avec l'impulsion de référence PA provenant de l'oscillateur de référence tel que l'oscillateur à quartz ou analogue et une impulsion de référence PB obtenue en retardant l'impulsion de référence PA pendant un intervalle prédéterminé En outre, l'impulsion de sortie POUT appliquée au circuit 81 est un signal obtenu lorsque le dispositif à oscillations commandé numériquement est actionné comme l'oscillateur avec la donnée numérique CDI entrée pour rendre la période des oscillations égale à celle de l'impulsion de référence PA. Chacun des circuits de codage 81 et 82 mentionnés ci-dessus comprend un circuit 84 de génération d'impulsions à retard en anneau ayant une porte OU, une porte NON-ET, un nombre pair d'inverseurs qui sont connectés dans un anneau, un compteur 86, un sélecteur d'impulsions 88 et un codeur 90 comme cela est représenté en figure 12 Ces circuits 81 et 82 ont été proposés par la demanderesse de la présente invention dans la demande de brevet japonais N O 2-15865, etc et fonctionnent de la façon suivante: Dans chacun des circuits 81 et 82, une impulsion de référence PA est appliquée à une entrée d'une porte OU du circuit 84 de génération d'impulsions retardées Alors, à des points intermédiaires du circuit 84, une multitude d'impulsions retardées sont sorties et appliquées au sélecteur d'impulsions 88 Les impulsions retardées déterminent un temps de retard par le nombre des étages de l'inverseur que traverse l'impulsion de référence PA Le sélecteur 88 est alimenté avec l'autre impulsion d'entrée POUT ou PB Lors de la réception de cette impulsion POUT ou PB, le sélecteur d'impulsions 88 choisit seulement les entrées venant des étages du circuit 84 que l'impulsion de référence PA atteint et fournit un signal correspondant aux entrées sélectionnées du codeur 90 Le codeur 90 sort un signal numérique binaire correspondant aux entrées qui lui sont appliquées Comme le dernier étage de la sortie de l'inverseur du circuit 84 est connecté à la porte OU, l'impulsion de référence PA revient à la porte OU avec un temps de retard produit par tous les circuits constituant l'anneau Il en résulte que l'impulsion de référence PA circule dans le circuit 84 Le compteur 86 est connecté à une sortie du dernier étage de l'inverseur et sort le résultat du comptage comme les bits de poids fort contre une sortie du codeur 90. En conséquence, comme cela est représenté en figure ll B, les sorties des circuits 81 et 82 mentionnés ci-dessus fournissent des différence de temps entre les impulsions PA et POUT ou les impulsions PA et PB comme valeurs numériques DAO ou DAB La structure et le fonctionnement des circuits 81 et 82 sont décrits en détail dans la demande de brevet japonais N O 2-15865, etc Ainsi, ôn en omet une description plus détaillée. Comme on l'a mentionné, le circuit 81 fournit la valeur numérique DAO représentative de la différence de temps entre l'impulsion POUT sortant du dispositif à oscillations commandé numériquement et l'impulsion de référence PA provenant de l'oscillateur de référence tel qu'un oscillateur à quartz Le circuit 82 fournit la valeur numérique DAB représentative de la différence de temps entre l'impulsion de référence PA et l'impulsion de référence PB Comme la valeur numérique DAB au sein des valeurs numériques DAB et DAO obtenues comme on l'a mentionné représente une différence de temps entre les minutages d'entrée d'impulsions de référence PA et PB ayant la même période et que la différence de temps est connue, la valeur numérique DAB obtenue peut être utilisée comme donnée de temps de référence D'autre part, la valeur numérique DAO représente simplement une différence de temps entre un bord montant de l'impulsion de référence PA et l'impulsion de sortie POUT, de sorte qu'il est impossible d'obtenir un écart des périodes entre l'impulsion de référence PA et l'impulsion de sortie POUT par rapport à cette valeur numérique DAO. Alors, tout d'abord, le circuit opérationnel 83 des valeurs de compensation obtient une valeur numérique A DAO (=DAO 2 DA Ol) correspondant à une différence de temps dans-la période entre l'impulsion de référence PA et l'impulsion de sortie POUT en déterminant une différence entre la valeur numérique DA Ol et DAO 2 qui sont obtenues consécutivement deux fois par le circuit 81 de codage de la différence des phases des impulsions Ici, la valeur numérique A DAO montre que la période de l'impulsion de sortie POUT est plus grande que celle de l'impulsion de référence PA lorsque la valeur numérique A DAO est positive et que la période de l'impulsion de sortie POUT est plus courte que l'impulsion de référence PA lorsque A DAO est négatif. Alors, une donnée de différence de temps TAO (= TAB A DAO / DAB) représentant avec précision une différence de temps de l'impulsion de sortie POUT et l'impulsion -de référence-PA est obtenue avec cette valeur numérique A DAO, la valeur numérique DAB et le temps connu TAB représenté par la valeur numérique DAB mentionnée ci-dessus La donnée de différence de temps TAO est ajoutée à une période d'oscillations de référence TA de l'impulsion de référence PA afin d'obtenir une période d'oscillations réelle TO (= TA + TAO) de l'impulsion de sortie POUT Une donnée de compensation Do (= TA / TO) est obtenue en soustrayant la période des oscillations de référence TA de la période des oscillations TO. Il en résulte, par exemple, lorsque le dispositif à oscillations commandé numériquement fonctionne avec une période des oscillations de 1000 ns qui est commandée par la donnée numérique CDI afin d'obtenir la donnée de compensation avec un oscillateur de référence ayant une fréquence des oscillations de 1 M Hz (période des oscillations: 1000 ns), et la période réelle des oscillations est 800 ns, la donnée de différence de temps TAO est -200 ns La période TO des oscillations est 800 ns, qui est obtenue à partir de la valeur TAO et de la période TA (= 1000 ns) des oscillations de référence Par conséquent, on obtient 1,25 ( 1000/800) comme la-donnée de compensation Do. Par conséquent, après cette opération, lorsque le dispositif à oscillations commandé numériquement qu'on a mentionné ci-dessus fonctionne, une valeur CCDI (= Do CDI) obtenue en compensant la donnée numérique CDI par la donnée de compensation Do est appliquée au circuit 2 de déclenchement des données. Par conséquent, le dispositif génère l'impulsion de sortie POUT avec la période des oscillations correspondant à une donnée numérique CDI. En outre, le dispositif de ce mode de réalisation est applicable à un PLL pour une haute fréquence utilisée dans un appareil de communication ou dispositif de commande de moteur ou analogue car ce dispositif peut commander numériquement sa fréquence d'oscillation jusqu'à la zone haute fréquence de dizaines de M Hz par la donnée de commande numérique DCI appliquée au circuit 2 de déclenchement des données La figure 13 A représente un exemple d'une application du dispositif à oscillations commandé numériquement de ce mode de réalisation En figure 13 A, un PLL numérique haute fréquence sans convertisseur analogique/numérique ou analogue peut avoir la structure suivante: Le dispositif à oscillations commandé numériquement du mode de réalisation mentionné ci-dessus est utilisé comme oscillateur à fréquence variable 92 et le circuit de codage de la différence de phase des impulsions représenté en figure 12 sert de comparateur de phase 94 Le filtre numérique connu est utilisé pour un filtre en boucle 96. La figure 13 B est un diagramme de temps représentant le fonctionnement de cet exemple du PLL numérique. Une différence de phase entre l'impulsion POUT sortant de l'oscillateur à fréquence variable 92 et une impulsion de référence PC entrée depuis l'extérieur est obtenue par le comparateur de phase 94 sous forme d'une valeur numérique DA La valeur numérique DA est transformée en une valeur numérique DB par le filtre en boucle 96 et la valeur convertie est appliquée à l'oscillateur variable 92 Il en résulte que l'impulsion de -sortie POUT est commandée par l'impulsion de référence PC. Comme une variation de l'intervalle d'inversion des circuits d'inversion constituant l'oscillateur 4 et la ligne à retard programmable 10 est compensée automatiquement dans un tel PLL (à cause de la réaction), il est inutile de compenser la donnée de commande numérique. La présente invention n'est pas limitée aux ekemples de réalisation qui viennent d'être-décrits, elle est au contraire susceptible de modifications et de variantes qui apparaîtront à l'homme de l'art. 2695273 REVEND ICAT IONS 1 Ligne à retard programmable ( 10) comprenant une multitude d'étages à retard (l Oa e) connectés en série, chacun desdits étages à retard comportant: (a) un trajet de base (Kl) pour laisser passer un signal d'entrée; (b) un trajet à retard (K 2) pour laisser passer ledit signal d'entrée avec un temps de retard prédéterminé; et (c) un sélecteur ( 16) pour choisir l'un ou l'autre dudit trajet de base ou dudit trajet à retard afin de laisser passer 1 e signal d'entrée en conformité avec une donnée numérique appliquée de l'extérieur, o la différence de temps entre le passage du signal d'entrée dans le trajet de base et le trajet à retard dans chaque étage de la multitude des étages à retard est UD 2 N (n= 0, 1, 2, 3), ladite différence UD étant une différence de temps minimum possible entre le passage du signal d'entrée dans le trajet de base et dans le trajet à retard dans chacun des étages de la multitude d'étages à retard. 2 Ligne à retard programmable selon la revendication 1, dans laquelle au moins le trajet à retard comprend un moyen de retard pour fournir ladite différence. 3 Ligne à retard programmable selon la revendication 2, dans laquelle le moyen à retard comprend un ou plusieurs circuits d'inversion (INV). 4 Ligne à retard programmable selon la revendication 3, dans laquelle ladite différence de temps minimum possible est égale à un intervalle de temps nécessaire pour inverser l'état de chacun desdits circuits d'inversion. 5 Ligne à retard programmable selon la revendication 3, dans laquelle chacun des trajets de base entre le premier des étages à retard (l Oa) et le premier des étages à retard juste avant le dernier des étages à retard comprend deux desdits circuits d'inversion et chacun des trajets à retard entre le premier des étages à retard et l'un des étages à retard juste avant le dernier des étagés à retard comprend ( 2 + 2 n) des circuits d'inversion. 6 Ligne à retard programmable selon la revendication 3, dans laquelle le trajet de base (Kl) dans le dernier des étages à retard (l Oa) comprend trois premiers circuits d'inversion ayant le même intervalle d'inversion et le trajet à retard (K 2) dans le dernier des étages à retard comprend deux desdits premiers circuits d'inversion et un second circuit d'inversion ayant un temps de retard double de celui du premier circuit d'inversion. 7 Ligne à retard programmable selon la revendication 3, dans laquelle chacun des trajets de base entre le premier des étages à retard et l'un des étages à retard juste avant le dernier des étages à retard comprend deux des circuits d'inversion et chacun des trajets à retard entre le premier des étages à retard et ledit étage à retard juste avant le dernier des étages à retard comprend ( 2 + 2 n) des circuits d'inversion, et dans laquelle: le trajet de base dans le dernier des étages à retard comprend trois premiers circuits d'inversion ayant le même intervalle d'inversion et le trajet à retard dans le dernier des étages à retard comprend deux des premiers circuits d'inversion et un second circuit d'inversion ayant un temps de retard double de celui du premier circuit d'inversion. 8 Ligne à retard programmable selon la revendication 3, comprenant en outre un circuit d'inversion prévu à la sortie du dernier des étages à retard. 9 Ligne à retard programmable selon la revendication 3, comprenant en outre des trajets de signal pour connecter deux étages à retard consécutifs, chacun des trajets de signal comprenant un nombre impair de circuits d'inversion. Ligne à retard programmable selon la revendication 9, dans laquelle lesdits circuits d'inversion ont une capacité d'attaque en courant qui augmente par étapes à partir du premier dudit nombre impair des circuits d'inversion. 11 Dispositif à retard programmable comportant: (a) un oscillateur ( 4) répondant à un signal d'entrée pour engendrer des impulsions d'oscillation à un intervalle prédéterminé; (b) un moyen de comptage ( 6) pour compter les impulsions d'oscillation et engendrer un signal de détection lorsqu'une valeur de comptage dudit moyen de comptage atteint une valeur prédéterminée; (c) une ligne à retard programmable ( 10) pour retarder le signal de détection pendant un intervalle inférieur audit intervalle prédéterminé, cet intervalle étant commandé par une donnée numérique; et (d) un moyen ( 2) de fourniture de données de commande pour recevoir une donnée de commande numérique ayant un nombre prédéterminé de bits représentatifs d'un temps de retard dudit signal d'entrée, pour fournir les bits de poids fort de ladite donnée de -commande numérique audit moyen de comptage comme étant ladite valeur prédéterminée, et pour fournir les bits de poids faible de ladite donnée de commande numérique à la ligne à retard programmable comme étant ladite donnée numérique. 12 Dispositif à retard programmable selon la revendication 11, dans lequel ledit oscillateur ( 4) comprend un oscillateur en anneau ayant un nombre impair de circuits d'inversion (INV) connectés dans un anneau. 13 Dispositif à retard programmable selon la revendication 12, dans lequel l'un des circuits d'inversion comprend un circuit de démarrage répondant à un signal de commande pour démarrer l'oscillation dudit oscillateur en anneau. 14 Dispositif à retard programmable selon la revendication 12, comprenant en outre un nombre impair de circuits d'inversion connectés en série dans l'oscillateur en anneau ayant des capacités d'attaque en courant qui augmentent par étapes dans le sens d'un signal le traversant. Dispositif à retard programmable selon la revendication 12, dans lequel un intervalle des impulsions d'oscillation sorties par l'oscillateur est 2 N (n = 0, 1, 2, 3) fois un intervalle d'inversion nécessaire pour inverser l'état de circuit dudit nombre impair de circuits d'inversion. 16 Dispositif à retard programmable selon la revendication 11, dans lequel la ligne à retard programmable ( 10) comprend des circuits d'inversion (INV) pour retarder le signal impulsionnel avec un intervalle nécessaire pour inverser l'état des circuits d'inversion. 17 Dispositif à retard programmable selon la revendication 12, dans lequel la ligne à retard programmable comporte des circuits d'inversion (INV) pour retarder le signal impulsionnel avec un intervalle nécessaire -pour inverser l'état des -circuits d'inversion. 18 Dispositif à retard programmable selon la revendication 17, dans lequel la ligne à retard programmable et l'oscillateur comprennent des circuits d'inversion ayant les mêmes caractéristiques. 19 Dispositif à oscillations commandé numériquement comportant: (a) un oscillateur ( 4) pour engendrer des impulsions d'oscillation à un intervalle prédéterminé; (b) un moyen de comptage ( 6) pour compter les impulsions d'oscillation et engendrer un signal de détection lorsque sa valeur de comptage atteint une valeur prédéterminée; (c) une ligne à retard programmable ( 10) pour retarder le signal de détection pendant un intervalle inférieur audit intervalle prédéterminé, ledit intervalle étant commandé par une donnée numérique; (d) un moyen ( 2) de fourniture de données de commande pour recevoir une donnée de commande numérique ayant un nombre prédéterminé de bits représentatifs de la période d'oscillation dudit dispositif à oscillations commandé numériquement, pour fournir les bits de poids fort de ladite donnée de commande numérique au moyen de comptage comme étant ladite valeur prédéterminée, et pour fournir les bits de poids faible de ladite donnée de commande numérique à la ligne à retard programmable comme étant ladite donnée numérique; et (e) un circuit de réaction ( 14) pour arrêter les conditions d'oscillation dudit oscillateur en réponse au signal de détection et pour démarrer l'oscillateur lorsque l'impulsion à retard sort de la ligne à retard programmable. Dispositif à oscillations commandé numériquement selon la revendication 19, comprenant en outre: un oscillateur de référence pour engendrer des impulsions à une période prédéterminée; et un circuit de compensation 'pour compenser l'impulsion de détection retardée qui sort de la ligne à retard programmable de façon que la période de l'impulsion de détection retardée soit en correspondance avec la période des impulsions sortant de l'oscillateur de référence.