Brevet FR2687262A1 — publié le 19930813

Système d'embrouillaae parallèle La présente invention concerne un système d'embrouillage parallèle pour effectuer un embrouillage parallèle de signaux produits dans des systèmes utilisant un multiplexeur/démultiplexeur imbriqué à M-bits (M > 1). En se référant à la figure 1A, il est représenté un système classique utilisant un multiplexeur imbriqué à Mbits (M > 1). Comme représenté sur la figure 1A, le système comprend un multiplexeur imbriqué à M-bits 11 pour effectuer un multiplexage de signaux d'entrée AO à AN-l et un embrouilleur série 12 pour effectuer un embrouillage série d'un signal de transmission multiplexé provenant du multiplexeur 11, pour produire un signal brouillé B. D'autre part, un autre système classique utilisant un démultiplexeur imbriqué à M-bits (M > 1) est représenté sur la figure 1B. Comme représenté sur la figure 1B, ce système comprend un débrouilleur série 15 pour recevoir et débrouiller le signal brouillé B, et un démultiplexeur imbriqué à M-bits 16 pour effectuer un démultiplexage d'un signal débrouillé provenant du débrouilleur 15, pour récupérer les signaux d'origine AO à AN-1. L'embrouilleur série 12 comprend un générateur de séquence de registres à décalage série 13 et un circuit porte OU exclusif 17. De manière analogue, le débrouilleur série 15 comprend un générateur de séquence de registres à décalage série 14 et un circuit porte OU exclusif 18, ces deux derniers étant chacun constitué comme ceux de ltembrouilleur série 12. Sur les figures 1A et 1B, la lettre de référence S désigne des séquences de registres à décalage produites par les générateurs de séquence de registres à décalage série 13 et 14 et B désigne des signaux brouillés. Dans les systèmes représentés sur les figures 1A et 1B, les générateurs de séquence de registres à décalage série 13 et 14 peuvent être soit un générateur de registres à décalage simple soit un générateur de registres à décalage modulaire. La figure 2A représente une configuration du générateur de registres à décalage simple, tandis que la figure 2B représente une configuration du générateur de registres à décalage modulaire. De même, la figure 2C représente un circuit pratique utilisant des bascules du type D et une porte OU exclusif pour mettre en oeuvre la configuration de la figure 2A. Chaque bloc représenté sur les figures 2A et 2B désigne un registre à décalage (ou une bascule). . Le numéro 1 ou 0 écrit dans chaque bloc indique une valeur d'état initial du registre à décalage correspondant. Un exemple représentatif des systèmes utilisant le multiplexeur imbriqué à M-bits précité est un système numérique à base hiérarchie synchrone (SDH), proposé par le CCITT. Ce système adopte M = 8. Cependant, ce système d'embrouillage classique comprend des éléments de traitement rapide, pour permettre un embrouil-lage des signaux de transmission rapide produits par le multiplexage de signaux entrant dans un multiplexeur, où chaque signal d'entrée correspond à signal à module-1 (STM-1) de transport synchrone, sa vitesse de transmission étant de 155,520 Mbps. En raison de la présence de ces éléments de traitement rapide, le coût de fabrication et la consommation électrique sont désavantageux. Si les signaux d'entrée sont 16 signaux STM-1, le système d'embrouillage peut être mis en oeuvre en utilisant des éléments de traitement rapide à 2,48 GHz, pour brouiller les signaux de transmission STM-16 produits après le multiplexage. Cependant, ces éléments sont difficiles à mettre en oeuvre. Par conséquent, le but de l'invention est d'éliminer les inconvénients mentionnés ci-dessus rencontrés dans l'art antérieur et de fournir un système d'embrouillage parallèle qui soit capable d'effectuer un embrouillage parallèle de signaux d'entrée avant que ces derniers ne soient soumis à un multiplexage, d'émettre ensuite les signaux résultants et, sur son côté de réception de signaux, d'effectuer un débrouillage parallèle des signaux résultants, après les avoir soumis à un démultiplexage, pour récupérer les signaux d'origine. Selon la présente invention, ce but peut être atteint en proposant un système d'embrouillage parallèle comprenant: un embrouilleur parallèle imbriqué à M-bits pour effectuer un embrouillage parallèle imbriqué à M-bits (M > 1) de n (n > 1) signaux d'entrée, et comprenant un premier générateur de signaux parallèles pour produire n (n > 1) signaux parallèles et un premier circuit porte OU exclusif présentant n (n > 1) portes OU exclusif pour appliquer la fonction OU exclusif auxdits signaux parallèles provenant respectivement du premier générateur de signaux parallèles et auxdits signaux d'entrée; un multiplexeur imbriqué à M-bits pour recevoir des signaux de sortie provenant dudit embrouilleur parallèle imbriqué à M-bits et les soumettre à un multiplexage dans l'unité de M bits, pour émettre un signal multiplexé; un démultiplexeur imbriqué à M-bits pour recevoir ledit signai multiplexé provenant dudit multiplexeur imbriqué à M-bits et le démultiplexer dans l'unité de M bits, pour émettre n (n > 1) signaux démultiplexés; et un débrouilleur parallèle imbriqué à M-bits pour effectuer un débrouillage parallèle imbriqué à M-bits desdits signaux démultiplexés provenant dudit démultiplexeur imbriqué à M de bits, afinVrécupérer les signaux d'origine, et comprenant un second générateur de signaux parallèles de même constitution que celle du premier générateur de signaux parallèles et produisant n (n > 1) signaux parallèles, et un second circuit porte OU exclusif présentant n (n > 1) portes OU exclusif pour appliquer la fonction OU exclusif auxdits signaux parallèles provenant respectivement du second générateur de signaux parallèles et aux signaux démultiplexés. D'autres buts et aspects de l'invention vont devenir évidents à la lecture de la description ci-dessous de modes de réalisation, en faisant référence aux dessins annexés, dans lesquels: les figures 1A et 1B sont des diagrammes par blocs de systèmes classiques utilisant respectivement un multiplexeur/démultiplexeur imbriqué à M bits; les figures 2A à 2C sont des diagrammes par blocs de ltembrouilleurs classiques; les figures 3A et 3B sont des diagrammes par blocs d'un système d'embrouillage parallèle selon la présente invention; et les figures 4A à 5B sont des vues représentant plusieurs modes de réalisation de l'embrouilleurs selon la présente invention. En se référant aux figures 3A et 3B, il est représenté un système d'embrouillage parallèle selon la présente invention. Selon la présente invention, le système d'embrouillage parallèle comprend un embrouilleur parallèle imbriqué 21 à M-bits (M > 1), pour effectuer un embrouillage parallèle de signaux d'entrée Ag à AN~1, et un multiplexeur imbriqué 22 à M-bits, pour effectuer un multiplexage de signaux de sortie provenant de ltembrouilleur parallèle imbriqué 21 à M-bits, comme représenté sur la figure 3A. C'est-à-dire que la configuration de la figure 3A est mise en oeuvre pour effectuer un embrouillage parallèle imbriqué à M-bits des signaux d'entrée Ag à AN-l, avant que ces derniers ne soient soumis à un multiplexage.Comme représenté sur la figure 3B, le système d'embrouillage parallèle comprend un démultiplexeur imbriqué 24 à M-bits, pour recevoir un signal parallèle B brouillé et multiplexé, provenant de la configuration de la figure 3A, et le soumettre à un démultiplexage, et un débrocilleur parallèle imbriqué 26 à M-bits, pour effectuer un débrouillage de signaux de sortie provenant du démultiplexeur imbriqué 24 à M-bits, pour récupérer les signaux d'origine AO à AN-1. C'est-àdire que la configuration de la figure 3B est mise en oeuvre pour effectuer un démultiplexage du signal brouillé parallèle B et ensuite un débrouillage du signal démultiplexé, pour récupérer les signaux d'origine AO à AN-1. L'embrouillage dans un mode de réalisation de la présente invention dans lequel on utilise un multiplexeur imbriqué à M-bits n'est pas un embrouillage de signaux multiplexés (c'est-à-dire un embrouillage série classique), mais un embrouillage parallèle imbriqué à Mbits de signaux d'entrée pas encore multiplexés. D'autre part, le débrouillage dans l'autre mode de réalisation selon la présente invention, dans lequel on utilise un démultiplexeur imbriqué à M-bits, correspond au débrouillage parallèle imbriqué à M-bits de signaux démultiplexés.L'embrouilleur parallèle imbriqué 21 à Mbits comprend un générateur de séquence parallèle 23 de registres à décalage et un circuit porte OU exclusif, pour appliquer la fonction OU exclusif aux séquences parallèles de registres à décalage TO à TN-l, provenant du générateur de séquence parallèle 23 de registres à décalage et des signaux d'entrée correspondants.De manière analogue, le débrouilleur parallèle imbriqué 26 à M-bits comprend un générateur de séquence parallèle 25 de registres à décalage 26 et un circuit porte OU exclusif, pour appliquer la fonction aux séquences parallèles de registres à décalage TO à TN-1, provenant du générateur de séquence parallèle 25 de registres à décalage et aux signaux d'entrée correspondants, ces deux derniers étant chacun constitués comme ceux de l'embrouilleur parallèle imbriqué 21 à M-bits. En admettant que des séquences de registres à décalage Ti (i = 0, 1, ..., et N-1) produites par l'embrouilleur parallèle imbriqué 21 à M-bits sont des séquences parallèles de registres à décalage et que la lettre de référence B désigne un signal de transmission brouillé et multiplexé, l'embrouilleur parallèle imbriqué 21 à M-bits (MBIPS) selon la présente invention peut être mis en oeuvre sur la base des trois étapes ci-dessous. D'abord, on déduit la relation entre une séquence de registres à décalage S produite par le générateur de séquence série 13 de registres à décalage représenté sur la figure 1A et des séquences parallèles Ti de registres à décalage produites par le MBIPS. Ensuite, on met à l'identique des générateurs à registres à décalage (SRGs) produisant -des séquences parallèles Ti de registres à décalage respectives. Enfin, les SRGs correspondant à des séquences parallèles Ti de registres à décalage sont additionnés, de manière que toutes les séquences parallèles de registres à-décalage ne soient produites que par un seul SRG. (1) La relation entre la séquence de registres à décalage S produite par le générateur série de séquences de registres à décalage et les séquences parallèles Ti de registres à décalage produites par le MBIPS: Par exemple, on suppose que la séquence de registres à décalage S produite par le générateur série de séquence 13 de registres à décalage de la figure 1 est comme suit: S = (So, Sî, . . ., 5M-l SM, SM+1, ., , S2M-1: S(N-l)M,s(N-l) M+1, ..., , SNM-1: ...:). Ensuite, les séquences parallèles de registres à décalage Ti nécessaires pour faire correspondre le MBIPS à celle de l'embrouilleur de la figure 1A, doivent être comme suit: TO = (SO, Sî, ..., 5M-l: 5NOM, SNM+1 ., SNM+M-1: ...) T1 = (5M, SM+1, ..., S2M-1: S(N+1)M, S(N+1)M+1, S(N+1)M+M-l: ...) TN-1 =(S(N-l)M, S(N-l)M+l, ..., SNM-1: S(2N-l)M, 5(2N-l)M+l, ., S2NM-1: .. C'est-à-dire que la séquence imbriquée à M-bits qui est obtenue par l'imbrication des séquences parallèles de registres à décalage Ti par les M bits doit être identique à la séquence de registres à décalage S. En d'autres termes, les séquences parallèles de registres à décalage Ti sont identiques aux séquences de registres à décalage qui sont obtenues par l'imbrication de séquences de registres à décalage à décimal MN, par les M bits. (2) La production de séquences parallèles de registres à décalage respectives par les SRGs: Le générateur série de registres à décalage 13 représenté sur la figure 1A peut être constitué par un générateur à registres à décalage modulaire (MSRG) comprenant n registres à décalage. Dans ce cas, on appelle G(x) et Do(x) le polynôme générateur et le polynôme d'état initial du MSRG. On indique également la séquence de registres à décalage S produite par l'embrouillage comme suit: S = SMSRG[G(x),DO(x)] Ensuite, les séquences parallèles de registres à décalage Ti produites par le MSRG peuvent être déduites à partir de la proposition de décimation et d'imbrication ci-dessous. PropositIon 1 (Décimaticn): Soit Ui = la iième séquence à décimale L d'une séquence SMSRG[G(xl) Ensuite, Ui = SMSRG [G(x), Proposition 2 (Imbrication) : Soit T = la séquence imbriquée de séquences SMSRG[G(x),Doi(x)], i = 0, 1, et L-l. Ensuite, T = SMSRG[G(XL), Par exemple, on considère un embrouilleur parallèle imbriqué à 4:1 octets pour l'embrouilleur de la figure 2A, utilisé dans le système SDH (c'est-à-dire, M = 8 et N = 4). L'embrouilleur de la figure 2A présente une configuration de SRG simple (SSRG), doté du polynôme caractéristique C(x) = x7 t x6 + xl et polynôme d'état initial DOC(x) = x6 + x5 + x4 + x3 + x2 t X1 + 1. Un MSRG produisant la meme séquence que ci-dessus est représenté sur la figure 2B. e polynôme générateur G(x) et le polynôme d'état initial DO(:?), du MSRG sont x7+x+1 et x6+X5+x4x3+x2+x respectivement [spécifiquement, les séquences produites par le MSRG peuvent toujours être également produites par le SSRG, dont le polynôme caractéristique C(x) doit ere xnG(xî), où n est le degré du polynôme caractéristique (ou du polynôme générateur), et dont le polynôme d'état initial OC(x) doit être identique au quotient de xnDo(x) divisé par Gx]. Par conséquent, des séquences décimées 32(=MN) selon la proposition 1 peuvent être exprimées comme suit:: VO = SMSRG[G'(x),x6 + x5 + x3 + x2 + x + 1], V1 = SMSRG[G'(x),x6 + x5 + x2 + x + 1], V2 = SMSRGG1(x),x6 + x5 + x2], V3 = SMSRG[G'(x),x6 + x4 + x2], V4 = SMSRG[G'(x),x6 + x4 + x3 + x2 + x], V5 = SMSRG[G'(x),x6 + x5 + x4 + x3 + x2 + 1], V6 = SMSRG[G'(x),x6 + 1], et V7 = SMSRG[G'(x),x3], où G'(x) = X7 + x + 1. En utilisant la relation entre les séquences parallèles et les séquences produites par l'embrouilleur de la figure 1 et la proposition 2, les séquences parallèles peuvent être exprimées comme suit: TO = SMSRG[Gl(x8),x55 + x54 + x53 + X52 + X51 + X50 + x49 + x47 + X46 + x45 + X42 + X36 + x35 + x34 + x31 + X27 + X26 + X24 + X23 + X22 + X21 + X20 + X19 + x18 + X15 + X14 + xll + x7 + x6 + x2 + x] (1) De manière analogue, T1, T2 et T3 peuvent être déduits. (3) SRG additionné L'addition des SRGs produisant des séquences parallèles correspondantes et ainsi la production de toutes les séquences parallèles par un seul MSRG ou SSRG résultant peuvent être obtenues grâce aux propositions suivantes: Proposition 3 (Mode de réalisation d'un SSRG additionné): Soit Wi, avec i = 0, 1, ..., Mn-1, égal à la séquence produite par le iième registre à décalage du SSRG produisant la séquence parallèle Tg. Soit aji, avec i = 0, 1, ..., N-l et j = 0, 1, ..., n-1, égal à la valeur 0 ou 1, satisfaisant le reste de xiMm, divisé par G'(x). La valeur m est le plus faible entier satisfaisant à la condition mMN = 1 modulo.(la période d'une séquence S) et G' (x) est le polynôme générateur de séquences décimée MN de la séquence S.Ensuite, les séquences parallèles T; peuvent être exprimées comme suit: Proposition 4 (Mode de réalisation pour un MSRG additionné): Soit W'i, avec i = 0, 1, ..., Mn-1, égale à la séquence produite par le iième registre à décalage du MSRG produisant la séquence parallèle Tg. Soit bjavec i = 0, 1, ..., N-1 et j = 0, 1, ..., n-1, égal à la valeur 0 ou 1 satisfaisant le quotient divisé par G'(x). Ensuite, les séquences parallèles Ti peuvent être exprimées comme suit: Par exemple, on considère un embrouilleur parallèle imbriqué à 4:1 octets comme embrouilleur de la figure 2A. Ensuite, la valeur m de la proposition 3 devient égale à 4, étant donné que la période d'une séquence produite par l'embrouilleur est 127 (car MN = 32). Par conséquent, les séquences parallèles peuvent être exprimées, en fonction de la proposition 3, comme suit: To = Wi, Ti = W8 + W16 + W32, T2 = W8 + W32, et T3 = W8 + W24 + W48. Selon ces équations et l'équation (1), le SSRG produisant la Crème séquence parallèle Tg peut être trouvé. Ensuite, des MBIPS basés sur la configuration du SSRG représenté sur la figure 4A peuvent être déduits en utilisant la proposition 3. De manière analogue, des MBIPS basés sur la con figurat ion du MSRG représentée sur la figure 4B peuvent être déduits en utilisant la proposition 4. La figure 4A représente un mode de réalisation d'un embrouilleur parallèle imbriqué à M-bits construit à l'aide du procédé ci-dessus, tandis que la figure 4B représente un autre mode de réalisation de l'embrouilleur parallèle imbriqué à M-bits. Sur la figure 4A, l'embrouilleur parallèle à M-bits (MBIPS) comprend 7 groupes de registres à décalage, constitués chacun de 8 registres à décalage reliés séquentiellement entre eux. Dans ce cas, la raison pour laquelle le nombre de groupes de registres à décalage est 7 est que dans ce mode de réalisation, on utilise le 7ième polynôme caractéristique (C(x) = x7 + x6 + 1). Ces 7 groupes de registres à décalage sont également reliés séquentiellement entre eux. Cependant, le dernier registre à décalage (le registre à décalage le plus à gauche) du 7ième groupe de registres à décalage et le dernier registre à décalage du 6ième groupe de registres à décalage sont reliés en sortie selon la fonction OU exclusif et ensuite relies au premier registre à décalage (le registre à décalage le plus à droite) du premier groupe de registres à décalage. Dans ce mode de réalisation, les 7 groupes de registres à décalage sont adaptés pour produire quatre signaux d'embrouillage parallèles TO à T3. Le oième signal d'embrouillage TO est produit par le dernier registre à décalage du 7ième groupe de registres à décalage, tandis que les signaux d'embrouillage T1 à T3 restants sont produits en utilisant les registres à décalage et les portes OU exclusif. Sur la figure 4B, 1'embrouilleur parallèle à M-bits (MBIPS) comprend 7 groupes de registres à décalage, constitués chacun de 8 registres à décalage reliés séquentiellement entre eux. Ces 7 groupes de registres à décalage sont également reliés séquentiellement entre eux. Cependant, un signal de sortie provenant du dernier registre à décalage du 7ième groupe de registres à décalage est appliqué au premier registre à décalage du premier groupe de registres à décalage. En même temps, le signal de sortie du dernier registre à décalage du 7ième groupe de registres à décalage est relié en sortie selon la fonction OU exclusif à une sortie du dernier registre à décalage du premier groupe de registres à décalage, et le signal résultant ayant été soumis à la fonction OU est ensuite envoyé au premier registre à décalage du deuxième groupe de registres à décalage. Dans ce mode de réalisation, les 7 groupes de registres à décalage sont aussi adaptés pour produire quatre signaux d'embrouillage parallèles TO à T3, de manière analogue au mode de réalisation de la figure 4A. Le Oième signal d'embrouillage TO est produit par le dernier registre à décalage du 7ième groupe de registres à décalage, tandis que les signaux d'embrouillage T1 à T3 restants sont produits en utilisant les registres à décalage et -tes portes OU exclusif. La figure 5A représente un mode de réalisation d'un MBIPS basé sur la configuration du SSRG, dans lequel sont produits 16 signaux d'embrouillage parallèles. Le MBIPS est construit de la même manière que sur la figure 4A. D'autre part, la figure 5B représente un autre mode de réalisation d'un MBIPS basé sur la configuration du MSRG, dans lequel sont produits 16 signaux d'embrouillage parallèles. Le MBIPS est construit de la même manière que sur la figure 4B. Sur les figures 4A à 5B, le chiffre 1 ou O à l'intérieur de chaque registre à décalage indique l'état initial de celui-ci. Comme il apparaît de la description ci-dessus, la présente invention propose un système d'embrouillage parallèle capable d'effectuer un embrouillage avant, avant d'effectuer un multiplexage, si bien que son embrouilleur peut fonctionner à la même vitesse que la vitesse de transmission des signaux d'entrée, réduisant ainsi le cout de production et la consommation d'électricité à des valeurs minimales. Bien que les modes de réalisation préférés de l'invention aient été décrits à titre d'exemple, l'homme de l'art pourra y apporter des modifications, additions et substitutions, sans sortir du champ et de l'esprit de l'invention telle que décrite dans les revendications annexées. REVENDICATIONS 1. Système d'embrouillage parallèle comprenant: un embrouilleur parallèle imbriqué( 21) à M-bits pour effectuer un embrouillage parallèle imbriqué à M-bits (M > 1) de n (n > 1) signaux d'entrée, et comprenant un premier générateur de signaux parallèles(23)pour produire n (n > 1) signaux parallèles et un premier circuit porte OU exclusif présentant n (n > 1) portes OU exclusif pour appliquer la fonction OU exclusif auxdits signaux parallèles provenant respectivement du premier générateur de signaux parallèles(23)et auxdits signaux d'entrée; un multiplexeur imbriqué 11 à M-bits pour recevoir des signaux de sortie provenant dudit embrouilleur parallèle imbriqué (21) à M-bits et les soumettre à un multiplexage dans l'unité de M bits, pour émettre un signal multiplexé;; un démultiplexeur imbriqué à M-bits pour recevoir ledit signal multiplexé provenant dudit multiplexeur imbriqué à M-bits et le démultiplexer dans l'unité de M bits, pour émettre n (n > 1) signaux démultiplexés; et un débrouilleur parallèle imbriqué à M-bits pour effectuer un débrouillage parallèle imbriqué à M-bits desdits signaux démultiplexés provenant dudit démultiplexeur imbriqué à M-bits, de afin récupérer les signaux d'origine, et comprenant un second générateur de signaux parallèles (25 )de même constitution que celle du premier générateur de signaux parallèles(23)et produisant n (n > 1) signaux parallèles, et un second circuit porte OU exclusif présentant n (n > 1) portes OU exclusif pour appliquer la fonction OU exclusif auxdits signaux parallèles provenant respectivement du second générateur de signaux parallèles et aux signaux démultiplexés. 2. Système d'embrouillage parallèle selon la revendication 1, dans lequel, dans le cas où ledit embrouilleur parallèle imbriqué (21) à M-bits présente un polynôme caractéristique de degré n (n > 1), ledit premier générateur de signaux parallèles comprend un premier à un nième, groupe(s) de registres à décalage, comprenant chacun M (M > 1) registres à décalage reliés séquentiellement entre eux et un moyen pour appliquer en continu la fonction OU exclusif auxdits signaux de sortie provenant des derniers registres à décalage respectifs des groupes de registres de décalage, correspondant respectivement aux exposants (k) (1 (xk) dudit polynôme caractéristique, parmi lesdits n registres à décalage, émettre ensuite les signaux de sortie ayant subi la fonction OU vers le premier registre à décalage du premier groupe de registres à décalage, ledit moyen reliant séquentiellement tous les groupes de registres à décalage entre eux. 3. Système d'embrouillage parallèle selon la revendication 2, dans lequel ledit premier générateur de signaux parallèle comprend en outre un moyen pour provoquer la production du premier signal parallèle parmi les n signaux parallèles, par le dernier registre à décalage du nième groupe de registres à décalage, et provoquer la production des signaux parallèles restants en reliant des signaux de sortie de registres à décalage prédéterminés selon la fonction OU exclusif. 4. Système d'embrouillage parallèle selon la revendication 1, dans lequel, dans le cas où ledit embrouilleur parallèle imbriqué(21)à M-bits présente un polynôme caractéristique de degré n (n > 1), ledit premier générateur de signaux parallèles comprend un premier à un nième groupe de registres à décalage comprenant M (M > 1) registres à décalage reliés séquentiellement entre eux et un moyen pour émettre un signal de sortie provenant du premier registre à décalage du nième groupe de registres à décalage, vers le premier registre à décalage du premier groupe de registres à décalage et, en même temps, appliquer la fonction OU exclusif audit signal de sortie provenant du premier registre à décalage du nième groupe de registres à décalage et aux signaux de sortie spécifiques provenant des derniers registres à décalage des groupes de registres à décalage, correspondant respectivement aux exposants (k) (1 5 k S n) d'un nombre autre que le nombre n d'éléments (xk) dudit polynôme caractéristique, parmi lesdits n groupes de registres à décalage, l'émission ensuite respectivement de signaux de sortie ayant été soumis à la fonction OU, vers les premiers registres des groupes de registres à décalage à degré immédiatement plus élevé, ledit moyen reliant séquentiellement tous les groupes de registres à décalage entre eux. 5. Système d'embrouillage parallèle selon la revendication 4, dans lequel ledit premier générateur de signaux parallèles comprend en outre un moyen pour provoquer la production du premier signal parallèle parmi les n signaux parallèles, par le dernier registre à décalage du nième groupe de registres à décalage et provoquer la production des signaux parallèles restants en reliant selon la fonction OU exclusif les sortiesprovenant de registres à décalage prédéterminés.