Brevet FR2690766A1 — publié le 19931105

INTERFACE PROGRAMMABLE NOTAMMENT POUR LA COMMANDE D'INSTALLATIONS DOMESTIQUES La présente invention concerne une interface programmable destinée à recevoir sur N ports d'entrée des informations provenant de N supports d'entrée distincts de transmission d'information, ou provenant d'un même support à N entrées distinctes. L'invention trouve une application particulièrement avantageuse dans le domaine de la domotique, c'est à dire la gestion d'information des installations domestiques. Les dispositifs de domotique connus utilisent en général cinq types de supports de transmission d'information distincts, voire plus, permettant de fournir auxdits dispositifs les informations provenant des divers appareils de l'installation domestique à gérer et susceptibles d'en modifier l'état de fonctionnement, à savoir la mise en marche, l'arrêt, etc Ces cinq supports de transmission d'information sont le courant porteur, les paires torsadées, le rayonnement infra-rouge, les câbles coaxiaux et la fréquence radio par voie hertzienne; ils peuvent être également la fibre optique, la transmission par ultrasons ou autres. Pour chaque support de transmission d'information, les informations numérisées se présentent sous la forme de mots comprenant une succession de bits dont la durée est fonction du support considéré A titre d'exemple, pour la transmission par courant porteur relativement sensible au bruit, la durée d'un bit peut être de 416 gs (qui correspond à 2400 bauds) ou 832 gs (qui correspond à 1200 bauds voire plus dans le futur), alors que pour les autres supports de transmission d'information moins sensibles au bruit, elle peut être de l'ordre de 104 as voir moins ( 9600 bauds à 1 Xegabit pour les paires torsadées ou la fibre optique). D'autre part, le fonctionnement de ces dispositifs connus implique habituellement l'utilisation de cinq contrôleurs de bit d'entrée dont la fonction est de s'assurer que les informations numérisées reçus par un support d'entrée donné comportent bien des bits dont la durée correspond à la durée caractéristique de bit pour le support considéré De façon pratique, ces contrôleurs de bit sont le plus souvent réalisés en logique câblée, et, dans un mode de fonctionnement prédéterminé ou fixé, leur déclenchement se produit sur le front de montant ou descendant du signal, le front complémentaire étant détecté à travers une fenêtre d'observation ouverte autour de la position attendue pour ledit front complémentaire. Les dispositifs connus qui viennent d'être décrits présentent donc l'inconvénient d'exiger un contrôleur de bit pour chaque type de support de transmission d'information, ce qui en alourdit considérablement la réalisation. Aussi, le problème technique à résoudre par l'objet de la présente invention est de proposer une interface programmable conforme au préambule qui permettrait d'utiliser un seul contrôleur de bit pour, au moins, les N supports d'entrée de transmission d'information. La solution au problème technique posé consiste, selon la présente invention, en ce que la dite interface programmable comprend, au moins: un circuit d'identification apte à recevoir lesdites informations venant desdits N ports d'entrée, et à fournir N signaux d'identification distincts caractéristiques desdits supports d'entrée, au moins un circuit de réception desdites informations, comprenant un contrôleur de bit d'entrée programmable, un microprocesseur ou circuit spécialisé apte à recevoir, d'une part les dits signaux provenant du circuit d'identification, et, d'autre part, les informations provenant du circuit de réception, ledit microprocesseur étant également apte à commander des moyens de programmation fournissant audit contrôleur de bit d'entrée programmable des paramètres de contrôle de bit caractéristiques desdits supports d'entrée, Ainsi, l'interface programmable de l'invention peut n'utiliser qu'un seul contrôleur de bit d'entrée, compatible avec tous les supports d'entrée de transmission d'information qu'elle qu'en soit la nature physique Ce caractère d'universalité de fonctionnement provient du fait que le microprocesseur, ayant reçu du circuit d'identification une indication concernant la nature du support d'entrée par lequel une information est parvenue, fournit par l'intermédiaire des moyens de programmation les paramètres de contrôle de bit caractéristiques du support d'entrée utilisé. Les moyens de programmation commandés -par le microprocesseur peuvent être de type analogique ou numérique, par exemple des circuits RC qui définissent des paramètres temporels de contrôle de bit dont les valeurs sont ajustées par le microprocesseur par modification de la valeur des capacités, ou des valeurs d'un compteur. Toutefois, dans un mode de réalisation préférée de l'interface programmable conforme à l'invention, il est prévu que lesdits moyens de programmation comprennent un registre de contrôle comportant N zones-mémoire contenant lesdits paramètres de contrôle de bit caractéristiques desdits supports de transmission d'information, et ledit registre de contrôle étant apte à recevoir dudit microprocesseur N signaux de sélection desdites zones-mémoire et à fournir audit contrôleur de bit d'entrée programmable lesdits paramètres de contrôle de bit, de trame ou de format. Par ailleurs, l'invention prévoit aussi un circuit d'émission d'ordres de commande ou d'informations fournis par le microprocesseur comprenant un contrôleur de bit de sortie programmable destiné à contrôler que les bits desdits ordres de commande délivrés par le microprocesseur sont conformes aux supports de sortie par lesquels ils doivent être émis Dans ce cas, ledit registre de contrôle est également apte à fournir au contrôleur de bit de sortie programmable les dits paramètres de contrôle de bit, de contrôle de trame, et plus généralement de contrôle de format (dit encore symbole ou champ). Il est bien entendu qu'avec un seul circuit de réception, l'interface programmable selon l'invention ne peut traiter que les informations provenant d'un seul port d'entrée correspondant à un support d'entrée donné. Aussi, afin de permettre le traitement simultané des N ports d'entrée, il est prévu, selon l'invention, que la dite interface comprend N circuits de réception parallèles identiques, reliés aux N ports d'entrée par un multiplexeur à N voies. La description qui va suivre en regard des dessins annexés, donnés à titre d'exemples non limitatifs, fera bien comprendre en quoi consiste l'invention et comment elle peut-être réalisée. La figure 1 est le schéma d'un premier mode de réalisation d'une interface programmable conforme à 1 ' invention. La figure 2 est le schéma d'un circuit d'identification de l'interface programmable de la figure 1. La figure 3 est le schéma d'un contrôleur de bit d'entrée programmable de l'interface programmable de la figure 1. La figure 4 est le schéma d'un circuit de validation du contrôleur de bit d'entrée programmable de la figure 3. La figure 5 est le schéma d'un deuxième mode de réalisation d'une interface programmable conforme à l'invention. La figure 1 montre de manière schématique une interface programmable 10 destinée à recevoir sur N= 5 ports d'entrée IN 1, IN 2,, IN 5, soit I Nj avec j = 1, 2,, 5, des informations I Fj provenant de N= 5 supports d'entrée de transmission d'information SPT 1, SPT 2,, SPT 5 distincts Ces supports de transmission d'information peuvent être, de façon non limitative, le courant porteur, une paire torsadée, le rayonnement infrarouge, un câble coaxial ou une fréquence radio. Dans une installation domestique, les informations I Fj reçues par l'interface programmable sont constituées, soit par des indications relatives au fonctionnement de certains appareils, une température par exemple, soit par des instructions fournies par l'utilisateur ou programmée, susceptibles de modifier l'état de fonctionnement de certains autres, tels que des instructions de mise en marche ou d'arrêt, etc En réponse à ces informations d'entrée, l'interface programmable 10 émet des ordres de commande effectifs O Ck (k= 1,2,,N) aux divers appareils, par exemple l'ordre de mise en marche d'une chaudière après qu'une diminution de la température ou encore l'ordre de mise en marche programmée d'un four ou d'une table de cuisson. Lesdits ordres de commande sont émis par N ports de sortie OU Tk sur N supports SP Tk de sortie de transmission d'information, de même nature que les N supports SP Tj d'entrée La figure 1 montre des ports d'entrée I Nj et des ports de sortie OU Tk différents, mais il est bien entendu que ces divers ports peuvent être confondus, de même que les supports d'entrée SP Tj et de sortie SPTK de transmission d'information. Comme l'indique le schéma de la figure 1, l'interface programmable 10 de l'invention comprend un circuit 100 d'identification apte à recevoir lesdites informations I Fj venant desdits ports d'entrée I Nj, et à fournir N signaux d'identification I Dj distincts caractéristiques desdits supports d'entrée SP Tj. A titre d'exemple, la figure 2 donne le schéma de la voie du circuit d'identification 100 affectée aux informations IFI véhiculée par courant porteur, un tel support étant pris comme support d'entrée SPT 1 avec j= 1. Le signal d'information modulé en fréquence ou en amplitude, prélevé sur la ligne réseau-secteur (courant porteur) par un transformateur 110 est redressé à une alternance ou non, et filtré et démodulé par le circuit Le signal délivré par le circuit 120 est appliqué à une borne d'entrée d'une porte ET dont une autre borne reçoit une tension continue Vcc (d'autorisation de traitement en provenance d'un bloc 400) En l'absence de toute information IFI sur le courant porteur SPT 1, le signal d'identification ID 1 sera 0, tandis qu'on en présence d'une information IFI ce signal d'identification sera égal à 1 Il est de même pour toutes les autres voies du circuit d'identification 100 associées aux autres supports d'entrée de transmission d'information. La figure 1 montre également que l'interface programmable 10 comprend un circuit de réception 200 des dites informations I Fj Ainsi qu'on peut le voir sur la figure 1, ce circuit de réception 200 comporte un contrôleur de bit d'entrée 210 destiné à vérifier que les bits provenant d'un support d'entrée SP Tj donné ont la longueur attendue pour ce support, à savoir 416 ou 832 ps pour le courant porteur et 104 ps pour les autres supports de transmission d'information. Le contrôleur de bit 210 est suivi par un circuit de détection de collision 220 dont la fonction est d'éviter la superposition de deux informations provenant d'un même support d'entrée SP Tj De façon classique, le détecteur de collision 220 peut comporter une porte ET qui, en cas de superposition, délivre un 1 logique en sortie La détection de ce signal de sortie non nul révèle la présence d'une collision et annule la séquence en cours, en fonction de la stratégie définie par l'utilisation. Comme on peut le voir sur la figure 1, la sortie du circuit de détection de collision 220 est connectée à l'entrée d'un registre série-parallèle 230 destiné à transformer les bits arrivant en série en autant de voies parallèles que de bits composant les informations I Fj Ce registre 230 comprend un nombre de positions-mémoire égal au nombre de bits En fonctionnement, lesdites positions-mémoire du registre 230 se remplissent successivement au rythme de la fréquence des signaux binaires, puis se vident simultanément après remplissage de toutes les positions-mémoire. On peut voir sur la figure 1 que l'interface programmable 10 de l'invention comprend un microprocesseur 400 ou circuit spécialisé, muni de ses mémoires de données 410 et de programmes 420, apte à recevoir, d'une part, les signaux d'identification I Dj provenant du circuit d'identification 100, et, d'autre part, les informations I Fj provenant du circuit de réception 200, via le contrôleur de bit d'entrée 210, le circuit de détection de collision 220 et le registre série-parallèle 230 On ne décrit ici que les signaux de contrôle de bit, étant entendu que les contrôles de trame et de format sont exactement identiques dans leur principe. Par ailleurs, le microprocesseur 400 est également apte à fournir lesdits signaux de commande O Ck par l'intermédiaire d'un circuit d'émission 300 relié aux N ports de sortie OU Tk, et à commander des moyens 500 de programmation fournissant au contrôleur de bit d'entrée 210 des paramètres de contrôle de bit caractéristiques des supports d'entrée SP Tj de transmission d'information. Dans le mode de réalisation représenté à la figure 1, lesdits moyens de programmation comprennent un registre de contrôle 500 comportant N zones-mémoire contenant des paramètres de contrôle de bits, caractéristiques desdits supports d'entrée SP Tj Lorsque le contrôleur de bit d'entrée 210 est déclenché en début de bit, ces paramètres de contrôle de bit peuvent être, par exemple, deux mots binaires P Aji, P Aj 2 définissant une fenêtre temporelle de contrôle de fin de bit associée à chacun desdits supports de transmission d'information D'autre part, le registre de contrôle 500 est prévu pour recevoir du microprocesseur 400 N signaux de sélection S Sj desdites zones-mémoire pour fournir au contrôleur de bit d'entrée 210 lesdits paramètres de contrôle du bit qui lui sont nécessaires pour effectuer son contrôle. Le schéma de la figure 3 rend compte du fonctionnement d'un contrôleur de bit d'entrée 210 d'une interface programmable 10 conforme à l'invention. Lorsqu'une information I Fj empruntant le Jème support d'entrée SP Tj est appliquée au port d'entrée I Nj, un signal d'identification I Dj fourni par le circuit d'identification 100 parvient au microprocesseur 400, lequel en fonction de l'information qu'il reçoit détermine l'ordre de commande O Ck à émettre et le support de sortie SP Tk correspondant. Le microprocesseur 400 délivre alors un signal de sélection S Sj associé au support d'entrée SP Tj sollicité pour charger dans le registre de contrôle 500 la zone-mémoire correspondante dont le contenu, à savoir les paramètres de fin de bit P Aj I et P Aj 2 et autres relatifs à la trame, sont fournis au contrôleur de bit d'entrée 210 Le registre de contrôle peut en principe être une zone mémoire de grande taille comportant par exemple plusieurs mots de 8, 16 ou 32 bits pour convenir à ce contrôle complexe Le contrôleur 210 comprend, par exemple, un compteur 211 commandé par une horloge CLK. L'état du compteur 211 est transmis en permanence à une mémoire 215 qui est verrouillée sur le front de montée, ou de descente selon la logique choisie, du signal à étudier, c'est à dire l'information I Fj L'état du compteur ainsi mémorisé dans la mémoire 215 est soustrait de l'état courant du compteur 211 par un soustracteur 214, l'ensemble formé par la mémoire 215 et le soustracteur 214 constituant un dispositif de remise à zéro du compteur 211, synchrone avec le front de montée ou de descente du signal à étudier. Les paramètres de contrôle P Aj I et P Aj 2 ont, dans ce cas, une durée inférieure, respectivement supérieure, à la durée de bit caractéristique du support d'entrée SP Tj Chaque bit de ces deux mots binaires est appliqué à une entrée d'une porte OU exclusif 216 qui reçoit également par une autre entrée le bit correspondant venant du soustracteur 214 L'ensemble des sorties des portes ou exclusif 216 est appliqué à un poste ET 212 dont le signal de sortie, montré sur la figure 4, est une fenêtre temporelle définie par les deux paramètres de contrôle P Ajl et P Aj 2 De façon à détecter si le front montant ou descendant du signal I Fj se produit entre les instants P Ajl et P Aj 2, le signal I Fj est appliqué à une borne d'entrée d'une bascule RS ou JK 213 sensible à un chargement d'état dans la fenêtre temporelle issue de la porte ET 212 et appliquée à l'entrée de validation de la bascule 213 Si le front descendant ou montant du signal se produit pendant l'ouverture de la fenêtre, le signal de sortie de la bascule 213 passe de O à 1 ou inversement, sinon elle reste à O ou à 1. On comprend que, du fait de la programmation réalisée par le microprocesseur 400 et les moyens de programmation 500, le contrôleur de bit de sortie 210 de la figure 3 a un caractère universel puisqu'il peut être utilisé pour tous les types de supports de transmission d'information possibles Il suffit pour cela de lui fournir les paramètres de contrôle de bit du support considéré. On peut observer sur la figure 1 que le circuit d'émission 300, chargé de transmettre les ordres de commande O Ck aux supports de sortie SP Tk par les ports de sortie OU Tk, comprend un registre parallèle-série 330 suivi d'un circuit détecteur de collision 320 et d'un contrôleur de bit de sortie 310 Ce contrôleur de bit de il sortie peut être du même type programmable que le contrôleur de bit d'entrée 210 décrit en détail plus haut Le microprocesseur 400 pointe à l'aide d'un signal de sélection S Sk la zone-mémoire contenant les paramètres de contrôle de bit P Akl et P Ak 2 correspondants au support de sortie SP Tk Ces paramètres de contrôle sont alors fournis au contrôleur de bit de sortie 210 programmable dont le fonctionnement est identique au contrôleur de bit d'entrée 210. De manière à pouvoir traiter simultanément des informations provenant de supports d'entrée SP Tj de transmission d'information différents, il est prévu le mode de réalisation représenté sur la figure 5 Dans ce mode de réalisation, l'interface programmable 10 comprend N circuits de réception 200 i (i = 1,2,,N) parallèles identiques, reliés aux N ports d'entrée I Nj par un multiplexeur 600 Ainsi, au fur et à mesure de l'arrivée des informations I Fj provenant des supports d'entrée SP Tj, le multiplexeur adresse ces informations dans des circuits de réception d'indice i donné, lequel est transmis au microprocesseur 400 en corrélation avec le signal d'identification I Dj correspondant au support d'entrée SP Tj de l'information I Fj. Le microprocesseur 400 délivre alors un signal de sélection S Sj accompagné de l'indice i de circuit de réception 200 i associé, de manière à fournir les paramètres de contrôle P Ajl et P Aj 2 au contrôleur de bit d'entrée 210 i du circuit de réception 200 i auquel aura été adressée par le multiplexeur 600 l'information I Fj provenant du support d'entrée SP Tj. REVENDICATIONS 1 Interface programmable ( 10) destinée à recevoir sur N ports d'entrée (I Nj,J-1,2,,N) des informations (I Fj) provenant de N supports (SP Tj) d'entrée distincts de transmission d'information, caractérisée en ce que la dite interface programmable ( 10) comprend, au moins: un circuit ( 100) d'identification apte à recevoir les dites informations (I Fj) venant desdits N ports d'entrée (I Nj), et à fournir N signaux d'identification (I Dj) distincts caractéristiques desdits supports d'entrée, au moins un circuit de réception ( 200) desdites informations (I Fj), comprenant 'un contrôleur de bit d'entrée ( 210) programmable, un microprocesseur ( 400) ou circuit spécialisé apte à recevoir, d'une part, lesdits signaux d'identification (I Dj) provenant du circuit d'identification ( 100), et, d'autre part, les informations (I Fj) provenant du circuit de réception ( 200), ledit microprocesseur ( 400) étant également apte à commander des moyens ( 500) de programmation fournissant audit contrôleur -de bit d'entrée ( 210) programmable des paramètres de contrôle de bit (P Ajl, P Aj 2) ou de trame caractéristiques des dits supports d'entrée (ST Pj). 2 Interface programmable selon la revendication 1, caractérisée en ce que lesdits moyens de programmation comprennent une mémoire de contrôle ( 500) comportant N zones-mémoire contenant lesdits paramètres de contrôle de bit (P Ajl, P Aj 2) caractéristiques desdits supports (SP Tj, SP Tk) de transmission d'information, et la dite mémoire de contrôle ( 500) étant apte à recevoir du dit microprocesseur ( 400) N signaux de sélection (S Sj) des dits zones-mémoire et à fournir au dit contrôleur de bit d'entrée ( 210) programmable les dits paramètres de contrôle de bit ou de trame. 3 Interface programmable selon l'une des revendications 1 ou 2, caractérisée en ce que la dite interface comporte également un circuit d'émission ( 300) d'ordres de commande (O Ck) fournis par le microprocesseur ( 400) comprenant un contrôleur de bit de sortie ( 510) programmable. 4 Interface programmable selon les revendications 2. et 3, caractérisée en ce que ladite mémoire de contrôle ( 500) est également apte à fournir au contrôleur de bit de sortie ( 310) programmable les dits paramètres (P Akl, P Ak 2) de contrôle de bit. Interface programmable selon l'une des revendications 2 ou 4, caractérisée en ce que lesdits paramètres de contrôle de bit sont deux mots binaires (P Ajl, P Aj 2, P Akl, P Ak 2) définissant une fenêtre temporelle de contrôle de fin de bit associée à chacun desdits supports de transmission d'information. 6 Interface programmable selon l'une quelconque des revendications 1 à 5, caractérisé en ce que lesdits circuits de réception ( 200) et d'émission ( 300) comporte, chacun, un circuit de détection de collision ( 230, 330). 7 Interface programmable selon l'une quelconque des revendications 1 à 6, caractérisée en ce que ladite interface comprend N circuits de réception ( 200 i, i= 1,2,,N), reliés aux N ports d'entrée (I Nj) par un multiplexeur ( 600) à N voies.