Brevet FR2685817A1 — publié le 19930702

PROTECTION GENERALE D'UN CIRCUIT INTEGRE CONTRE LES SURCHARGES PERMANENTES ET DECHARGES ELECTROSTATIQUES L'invention concerne les circuits intégrés et leur protection selon un principe commun contre à la fois les décharges électrostatiques, les surcharges permanentes comme les inversions de polarité ou surtensions, les phénomènes induits comme les phénomènes de verrouillage. L'invention permet de protéger les circuits intégrés dans un large domaine contre des destructions volontaires malveillantes ou frauduleuses et les destructions involontaires provoquées par l'électricité statique, la foudre, les orages magnétiques ou par des fausses manoeuvres ou erreurs humaines (inversion de polarité, surtension). Or l'utilisation généralisée des circuits intégrés fait apparaître de nouveaux problèmes, en particulier dans le domaine de la monétique avec les cartes bancaires qui utilisent un unique microcircuit pour toute électronique Il n'y a donc plus d'environnement électronique possible qui pourrait permettre une protection externe du circuit intégré Par exemple, les composants discrets de protection, tels les diodes d'écrêtage spéciales et résistances non linéaires utilisées comme protection aux surcharges permanentes, ne peuvent plus être utilisés. Par ailleurs pour ces mêmes raisons, et aussi parce que les technologies nouvelles conduisent à des circuits de plus en plus fragiles, il convient de cerner tous les phénomènes destructeurs et de protéger l'ensemble du circuit intégré et non plus seulement certaines entrées ou sorties vis à vis de certains phénomènes destructifs. Il devient ainsi nécessaire de rendre entièrement "autoprotégé" le circuit intégré, à la fois aux décharges électrostatiques et aux surtensions permanentes y compris les inversions de polarité, par une structure de protection intégrée. Habituellement on cherche pour un type de patte de connexion donné à cerner le problème qui s'y pose pour un phénomène particulier et à le résoudre Par exemple dans le brevet FR 91 11007 du même inventeur, on place ainsi un dispositif suiveur de tension entre le drain et la grille d'un transistor de sortie à drain ouvert comme dispositif de protection contre les décharges électrostatiques qui affectent l'oxyde de grille à l'endroit du drain. Dans l'invention, on propose une stratégie de protection applicable simultanément à tous les phénomènes destructifs La solution originale de l'invention consiste à modifier la caractéristique d'entrée courant-tension de chacune des pattes de connexion du circuit intégré par rapport à un noeud électrique commun, interne au circuit intégré. Avantageusement le noeud électrique interne est le noeud électrique du substrat semi-conducteur du circuit intégré Alors que le substrat semi-conducteur est habituellement court-circuité à une patte de connexion à une tension de référence externe, par exemple un substrat P est habituellement polarisé à la masse Vss, dans l'invention on isole le substrat semi-conducteur de cette patte de connexion, et on le polarise en interne. Cette solution originale permet en outre de résoudre avantageusement le problème de la protection aux inversions de polarité. L'invention concerne donc un circuit intégré réalisé à partir d'un substrat semi-conducteur d'un premier type de dopage, comportant des pattes de connexion de noeuds fonctionnels internes à des signaux externes, le circuit intégré disposant d'une première référence de tension interne délivrée par une patte de connexion à une première source de tension externe, le substrat semi-conducteur étant polarisé à une deuxième référence de tension interne, caractérisé en ce qu'une diode est connectée entre le substrat semi- conducteur et une patte de connexion à une deuxième source de tension de référence externe, la diode étant polarisée en direct en polarisation normale du circuit intégré et en inverse en polarisation inversée du circuit intégré par la deuxième référence de tension interne du circuit intégré. Dans l'invention, on place avantageusement des dispositifs de protection entre chacune des pattes de connexion et le substrat polarisé en interne et on obtient par cette approche originale une protection générale du circuit intégré contre l'ensemble des phénomènes destructeurs. Lt invention concerne un circuit intégré avec un dispositif de protection contre les surtensions entre chacune des pattes de connexion et le substrat semi-conducteur. L'invention concerne aussi un procédé de fabrication d'un circuit intégré polarisé par une première tension de polarisation externe et une deuxième tension de polarisation externe, caractérisé en ce que l'on réalise dans un substrat semi-conducteur d'un premier type de dopage une diffusion d'un second type de dopage, le substrat étant polarisé par une tension de référence interne en sorte que le substrat et la diffusion forment une diode polarisée en direct en polarisation normale du circuit intégré et en inverse en polarisation inverse du circuit intégré. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit, faite à titre indicatif et non limitatif de l'invention et en référence aux dessins annexés dans lesquels: la figure 1 est un schéma électrique général d'un circuit intégré modifié selon l'invention; la figure 2 représente un dispositif d'isolation d'un substrat P selon l'invention utilisant une diode D 2; la figure 3 est la courbe courant-tension aux bornes de la diode D 2 du dispositif de la figure 2; la figure 4 représente les courbes courant-tension respectives de deux pattes de connexion protégées selon l'invention et la courbe courant-tension résultante entre ces deux pattes; la figure 5 représente un dispositif de protection d'une patte de connexion à une tension d'alimentation externe selon l'invention; la figure 6 représente la courbe courant- tension de la patte de connexion à la tension d'alimentation externe du dispositif de la figure 5; les figures 7 a et 7 b représentent une réalisation en diffusion d'une résistance de limitation de courant utilisée dans l'invention respectivement, en vue de dessus et en coupe AA; la figure 8 représente un dispositif de protection d'un transistor N de sortie pour un substrat semi-conducteur P selon l'invention; la figure 9 est la courbe courant-tension du transistor N de sortie du dispositif de la figure 8; la figure 10 représente un dispositif de protection d'un transistor P de sortie pour un substrat semi-conducteur P selon l'invention; la figure il est la courbe courant-tension du transistor P de sortie du dispositif de la figure 10; la figure 12 représente un dispositif de protection de la grille d'entrée d'un inverseur CMOS selon l'invention; la figure 13 est la courbe courant-tension à l'entrée de l'inverseur CMOS du dispositif de la figure 12; la figure 14 montre une réalisation particulière d'un transistor bipolaire latéral de protection contre les décharges électrostatiques selon l'invention; la figure 15 représente une caractéristique courant-tension du transistor bipolaire latéral de la figure 14. La figure 1 représente un circuit intégré CI auto-protégé selon l'invention Le circuit intégré comporte des pattes de connexion Pl, P 2, P 3, P 4, P 5 de noeuds électriques internes Ni, N 2, N 3, N 4, N 5 à des signaux externes Vl, V 2, Si, 52, El. Le signal externe Vl est fourni par une première source d'alimentation externe non représentée sur la figure Le signal externe V 2 est fourni par une deuxième source d'alimentation externe non représentée sur la figure. Dans la suite on identifie la patte de connexion au signal externe associé Ainsi Vi désigne indifféremment la patte de connexion et le signal externe d'alimentation. Entre le noeud électrique interne Ni et un noeud interne NO, on a une diode Dl Entre le noeud interne NO et le noeud électrique interne N 2, on a une diode D 2. Les diodes Dl et D 2 sont montées en opposition entre les noeuds électriques internes Ni et N 2: en polarisation normale Vi, V 2, la diode Dl est bloquée et la diode D 2 est passante; en polarisation inverse, c'est le contraire Dans un exemple o VI est une tension positive de l'ordre de 5 volts et V 2 est la tension nulle, on a donc la cathode de la diode Dl qui est reliée au noeud électrique interne Ni associé à Vi et la cathode de la diode D 2 qui est reliée au noeud électrique interne N 2 associé à V 2 et les anodes des diodes Dl et D 2 qui sont reliées ensemble au noeud interne NO Dans l'exemple o c'est V 2 la tension positive de l'ordre de 5 volts et Vi la tension nulle, on a donc l'anode de la diode Di qui est reliée au noeud électrique interne Ni associé à Vl et l'anode de la diode D 2 qui est reliée au noeud électrique interne N 2 associé à V 2 et les cathodes des diodes Dl et D 2 qui sont reliées ensemble au noeud interne NO. Une résistance de polarisation Rp est placée en parallèle sur la diode Dl, entre les noeuds Ni et NO. Le noeud Ni fournit une première tension de référence interne Vrefi à la circuiterie C du circuit intégré. Le noeud NO fournit une deuxième tension de référence interne Vref 2 à la circuiterie C du circuit intégré et polarise le substrat à cette tension Vref 2. Par la suite pour désigner le noeud NO on parlera de noeud du substrat NO La tension au noeud du substrat NO sera notée VNO égale à Vref 2 La circuiterie reçoit ses autres signaux d'entrées-sortie Si, 52, El des noeuds électriques internes N 3, N 4, N 5 associés aux autres pattes de connexion P 3, P 4 et P 5. Entre chaque patte de connexion Pl et le noeud électrique interne associé Ni, il y a un dispositif de protection contre les surtensions l Oi connecté au noeud électrique du substrat NO En parallèle entre chaque patte de connexion Pl et le noeud du substrat NO, il y a un dispositif de protection contre les décharges électrostatiques 20 i (ie l,5 l) Les caractéristiques de ces dispositifs de protection sont détaillées plus loin. Dans un circuit intégré classique, la caractéristique courant-tension entre VI et le substrat semi-conducteur court-circuité à V 2 correspond à celle d'une diode Dl (figure 1) inhérente à la structure du circuit Cette diode a typiquement une tension directe de l'ordre de 0,6 volts et une tension inverse de l'ordre de 15 à 20 volts, selon les caractéristiques de fabrication du circuit intégré. La diode Dl inhérente à la structure du circuit est bloquée en polarisation normale du circuit intégré, et passe en direct en polarisation inverse du circuit intégré (inversion des tensions VI et V 2) Comme par ailleurs le substrat semi-conducteur d'un circuit intégré est classiquement court-circuité à V 2 par une prise de substrat, si une inversion de polarité se produit entre VI et V 2, et si cette tension inverse entre VI et V 2 est supérieure au seuil en direct ( 0,6 volts) de la diode Dl, cette dernière passe en direct et appelle un fort courant entre VI et V 2 qui détruit le circuit intégré (court-circuit entre Vi et V 2). Dans l'invention (figure 1), on place entre le substrat et la tension externe V 2 une diode D 2 faiblement polarisée en direct en polarisation normale du circuit Dans l'exemple représenté, la polarisation de la diode D 2 est assurée par la résistance de polarisation Rp placée entre le noeud Ni et le noeud du substrat NO et donc montée en parallèle sur la diode parasite Dl Cette résistance de polarisation impose au noeud du substrat NO une tension proche de la deuxième tension de référence externe V 2 utilisée habituellement pour polariser le substrat. Dans l'invention cette tension de polarisation au noeud du substrat NO est utilisée comme deuxième tension de référence interne Vref 2 de la circuiterie C du circuit intégré: cette deuxième tension de référence interne Vref 2 est donc décalée d'environ 0,6 volts (seuil en direct de la diode) par rapport à la deuxième tension de référence externe V 2 utilisée dans l'art antérieur comme deuxième tension de référence interne et comme tension de polarisation du substrat. Dans la suite, on prend l'exemple d'un circuit intégré fabriqué en technologie CMOS à substrat P-. C'est un exemple non restrictif qui se transpose aisément dans les autres technologies (CMOS substrat N-, NMOS, PMOS, bipolaire ou mélange de ces technologies). Dans cet exemple, la première tension de référence externe VI est une tension positive Vcc et la deuxième tension de référence externe V 2 est une tension négative Vss Dans ces conditions, la deuxième tension de référence interne Vref 2 est de l'ordre de 0,6 volt. La figure 2 représente le schéma d'un inverseur CMOS avec un dispositif de protection 102 du substrat selon l'invention L'inverseur CMOS classique est formé d'un transistor de type P Tpl avec une grille gpl, une source spl et un drain dpl et d'un transistor de type N Tnl avec une grille gnl, une source snl et un drain dnl. Le transistor P noté Tpl est réalisé dans un caisson N-, le transistor N noté Tnl est réalisé dans le substrat P- Les grilles gpl et gnl des transistor Tpl et Tnl, sont reliées ensemble et forment l'entrée E de l'inverseur Les drains dpl et dnl des transistors Tpl et Tnl sont reliés ensemble et forment la sortie S de l'inverseur. La source snl du transistor Tnl est connectée à la deuxième tension de référence interne Vref 2 Une prise de substrat ps (diffusion P+ réalisée dans le substrat P-) connecte par ailleurs le substrat P à cette deuxième tension de référence interne La deuxième tension de référence interne est délivrée par une borne bl de la résistance de polarisation Rp connectée par son autre borne b 2 à la première tension de référence interne Vrefl. La source spl du transistor Tpl est reliée au noeud électrique interne NI associé à la tension externe Vi. Le noeud Ni est par ailleurs relié au caisson N par une prise de caisson pc (diffusion N+ dans le caisson N-). La diode d'isolation D 2 du dispositif de protection 102 est réalisée par une diffusion N+ 10 et le substrat P- La diffusion N+ 10 est contactée au noeud électrique interne N 2 associé à la tension externe V 2 Une telle diode a une tension de seuil de l'ordre de 0,6 volt en direct et entre 15 et 20 volts en inverse. De préférence, et comme représenté sur la figure 2, on réalise la diode D 2 en technologie CMOS à caisson avec la diffusion N+ 10 baignant entièrement dans un caisson N 11 (le signe + ou indiquant une concentration d'impuretés de dopage plus importante ou moins importante) On obtient ainsi un seuil de tension inverse de diode d'une centaine de volts. Avec le dispositif d'isolation du substrat selon l'invention, en cas d'inversion de polarité, la diode Dl passe en direct comme dans l'art antérieur, mais la diode d'isolation D 2 devient bloquée Pour une tension négative entre Vi et V 2 inférieure au seuil de tension inverse de la diode D 2, il n'y a plus de passage de courant entre VI et V 2 L'incursion de tension négative admissible sur Vi est cependant limitée par le seuil de tension inverse de la diode D 2: 15 à 20 volts avec une technologie de diode classique, 100 volts en technologie CMOS à caisson Au delà du seuil de tension inverse, la diode D 2 conduit par avalanche. Une diffusion N+ 17 complémentaire connectée au noeud NO est représentée sur la figure 2, placée entre la prise de substrat et le caisson N 11 L'utilité de cette diffusion sera décrite plus loin. La caractéristique courant-tension représentée en figure 3 est celle de la patte de connexion P 2 à V 2 par rapport au noeud du substrat NO C'est donc la courbe courant-tension aux bornes de la diode D 2 Dans l'exemple d'une diode D 2 en technologie CMOS à caisson, son seuil en direct est de 0,6 volt et son seuil en inverse est de la centaine de volts La courbe donne le courant en fonction de la tension V 2-VNO C'est pourquoi le seuil en direct est noté en négatif (VD 2 = -0,6 volt) et le seuil en inverse est noté en positif (VD 2 + = 100 volts) Entre -0,6 volt et volts, le courant de diode est pratiquement nul (circuit ouvert) Au-delà des deux seuils en valeur absolue, le courant croît très fortement, notamment au delà du seuil de tension inverse VD 2 + avec la mise en avalanche de la diode D 2 On préférera donc utiliser la diode D 2 en technologie CMOS à caisson qui a un seuil de tension inverse élevé En contrepartie ce choix peut nécessiter un niveau d'implantation supplémentaire pour la réalisation du caisson de la diode (D 2), par exemple pour un circuit intégré en technologie NMOS, ce qui va augmenter les coûts de fabrication On pourra alors préférer dans certains cas une technologie classique N+/P-. Dans l'invention, on a donc isolé le substrat de la patte de connexion à V 2 par la diode D 2 polarisée en direct en fonctionnement normal Ceci résout il efficacement le problème d'inversion de polarité d'une part et permet d'isoler le substrat en interne d'autre part Dans l'invention on place avantageusement un dispositif de protection 101,, 105 entre chacune des pattes de connexion Vl, V 2, Si, 52 et El et le noeud du substrat NO (figure 1) pour modifier la caractéristique courant-tension de chacune des pattes de connexion par rapport au noeud commun NO Avec chacun des dispositifs de protection, on va en effet obtenir pour la patte de connexion associée, une caractéristique courant-tension par rapport au noeud du substrat NO ayant l'allure représentée en figure 4 pour une tension V Pi-VNO entre la patte de connexion Pl et le noeud du substrat NO comprise entre un seuil négatif Vi et un seuil positif Vi+, le courant I Pl est compris entre un courant limite -I O et +I O de faible valeur Ce courant limite I O est déterminé pour un circuit intégré donné, comme la plus petite valeur du courant maximum acceptable Imax dans une patte de connexion Pl sur l'ensemble des n pattes de connexion du circuit intégré. I O = Inf Imax iell,nl i En pratique, I O a une valeur d'une dizaine de milliampères, par exemple 10 milliampères. On va montrer qu'avec une telle structure de l'invention, on va obtenir une protection générale du circuit intégré contre les surtensions ou autres phénomènes destructeurs Soient donc deux pattes de connexion Pi, Pj pour lesquelles on a une telle caractéristique courant-tension associée ci, cj (figure 4) La caractéristique ci est définie pour le courant limite I O avec un seuil négatif Vi et un seuil positif Vi+ par rapport au noeud commun NO La caractéristique cj est définie pour le courant limite I O avec un seuil positif Vj et un seuil négatif Vj+ par rapport au noeud commun NO. La caractéristique résultante cij entre la patte de connexion Pl et la patte de connexion Pj se déduit alors aisément de la relation suivante: Vi-Vj = (Vi-VNO) (Vj-VNO) Ainsi pour une tension comprise entre un seuil négatif Vij donné par la relation ( 1): Vij = Vi Vj+ ( 1) et un seuil positif Vij+ donné par la relation ( 2): Vij+ = Vi+ Vj ( 2) le courant passant dans la patte de connexion Pl ou Pj sera inférieur au courant limite I 0. Si on généralise ce raisonnement à l'ensemble des pattes de connexion du circuit intégré, avec pour chacune une caractéristique courant- tension ayant l'allure représentée en figure 4, il existe alors une valeur de tension VM inférieure en valeur absolue à toutes les valeurs Vij+ ou Vij possibles, donnée par la relation ( 3): VM = Inf (Vij+, Vij-) ( 3) :i i, Cette valeur de tension VM est telle que, appliquée entre deux pattes de connexion quelconque du circuit intégré, le courant dans chacune des deux pattes de connexion sera inférieur en valeur absolue au courant limite I O Ainsi, en utilisant le substrat isolé selon l'invention comme noeud commun NO à toutes les pattes de protection et en plaçant un dispositif de protection 10 i entre chacune des pattes de connexion Pl et le substrat, on obtient bien une protection générale du circuit intégré Dans l'invention, on cherche à rendre VM le plus grand possible de l'ordre de la centaine de volts. Il faudrait donc obtenir pour chaque patte de connexion Pl que les seuils positif Vi+ et négatif Vi soient le plus grand possible. Or des relation ( 1), ( 2) et ( 3) il vient que si on agit sur un seul des paramètres des relations ( 1) et ( 2), le même dans chacune des relation ( 1) et ( 2) par exemple le seuil positif Vi+, Vj+, de façon à obtenir ce paramètre Vi+, Vj+ de l'ordre de 100 volts, pour chaque paire possible de pattes de connexion, les seuils négatifs Vij et positif Vij+ donnés par la relation ( 3) seront au moins de l'ordre de 100 volts, même si les seuils négatifs Vi-, Vj des pattes de connexion ne sont que de -0,6 volt. Dans l'invention, on propose donc avantageusement de placer un dispositif de protection contre les surtensions positives entre chaque patte de connexion et le noeud du substrat NO La structure obtenue permettra une protection générale contre les surtensions positives et négatives En effet, si une surtension négative se présente sur une patte de connexion Pi, il y aura une autre patte de connexion Pj pour laquelle cette surtension apparaîtra comme positive par rapport au noeud du substrat NO et le dispositif de protection 10 j associé pourra limiter le courant appelé Il y a plusieurs mode de réalisation possible avec des dispositifs de protection contre soit les surtensions positives seulement, soit les surtensions négatives seulement ou encore avec des dispositifs mixtes Dans la suite on décrit un mode de réalisation préférée avec des dispositifs de protection des pattes de connexion contre les surtensions positives jusqu'à une centaine de volts. La figure 5 représente un exemple d'un dispositif la protection 101 de la patte de connexion à une source d'alimentation externe, comprenant un écrêteur de tension eo et une résistance de limitation du courant RO. L'écrêteur de tension eo est placé entre le noeud Ni associé à VI et le noeud du substrat NO En aval de l'écrêteur, entre le noeud Ni et le noeud de substrat NO, on a la circuiterie interne C du circuit intégré, qui reçoit la première tension de référence interne Vref 1 du noeud Ni et la deuxième tension de référence Vref 2 du noeud NO L'écrêteur a un seuil de déclenchement ve O inférieur au seuil en inverse de la diode Dl ( 10-15 volts) Ce seuil de déclenchement ve O vaut par exemple 12 volts Ainsi, en cas de surtension positive par rapport à NO, l'écrêteur eo se déclenche avant la diode Dl et il absorbe tout le courant Ie. L'écrêteur e O est réalisé dans l'exemple de la figure 5 au moyen de diodes zener zl et z 2 en série et en inverse, réalisées selon le procédé CMOS décrit dans le brevet italien N O 2 222 8 A/89 déposé au nom de Sgs-Thomson Microelectronics s r l le 31 octobre 1989. D'autres réalisations sont possibles, par exemple avec des transistors montés en diode. La résistance de limitation RO est placée entre VI et le noeud interne Ni associé pour limiter le courant Ie passant dans l'écrêteur eo à des valeurs non destructives pour l'écrêteur e O La valeur de cette résistance de limitation doit être suffisamment faible pour ne pas provoquer une chute de tension sur la première tension de référence interne Vrefl puisque l'on a alors Vrefl = Vl -(RO x Ist), o Ist est la consommation du circuit intégré sur Vl en fonctionnement normal La valeur de la résistance de limitation doit aussi être suffisamment élevée pour limiter suffisamment le courant Ie dans l'écrêteur e O En pratique, si on note Icrit le courant limite acceptable dans l'écrêteur, si on recherche une protection aux surtensions par exemple jusqu'à VM, le seuil de déclenchement de l'écrêteur eo étant noté ve O, on prendra RO tel que: Icrit = VM ve O RO Ainsi, jusqu'à VM volts, l'écrêteur e O sera capable d'absorber tout le courant appelé et le circuit intégré ne sera pas endommagé Dans un exemple avec VM égal à volts, ve O égal à 12 volts et pour un courant critique Icrit de 440 milliampères, RO vaut 200 ohms Si le circuit consomme 1 milliampère sur Vi en fonctionnement normal, la chute de tension dans la résistance de limitation RO est de 200 millivolts, ce qui est acceptable. D'une manière générale, les paramètres des différents éléments du dispositif de protection 101 sont bien connus (écrêteur, résistance) et sont calculés ou choisis selon les méthodes connues des hommes de métier. La résistance RO peut être réalisée en polysilicium ou par une diffusion N+. Dans un exemple préféré représenté en figures 7 a et 7 b, la résistance de limitation RO est une diffusion N+ 12 entièrement réalisée dans un caisson N-13 Les bornes de contact bl et b 2 sont prises en bord de caisson chacune à une extrémité opposée de la diffusion 11 En effet, si la résistance de limitation est une simple diffusion N+ du type drain d'un transistor de type N, on crée une diode parasite N+/P avec le substrat avec un seuil inverse entre 15 et 20 volts L'écrêteur e O ne servirait alors plus à rien puisque, la diode parasite de la résistance passerait en avalanche entre 10 et 15 volts et la tension aux bornes de l'écrêteur ne pourrait jamais dépasser cette tension d'avalanche. La caractéristique courant-tension résultante entre la patte de connexion à Vl et le noeud du substrat NO est représentée sur la figure 6 Pour une tension négative par rapport à la tension VNO du noeud du substrat, il y aura toujours une jonction PN à passer en direct (du type de la diode Dl) Cette jonction PN écrête typiquement la tension Vl-VNO à 0,6 volts Pour une tension appliquée sur Vl positive par rapport à la tension VNO du noeud du substrat NO, le courant IVI appelé sur Vl croît faiblement entre O volt et la tension de seuil de déclenchement ve O de l'écrêteur. Cette partie de la caractéristique correspond à la consommation statique du circuit intégré sur le Vl. L'écrêteur se déclenche pour une tension positive Vl-VNO supérieure à Ve O de l'ordre de 12 volts, avant que les diodes parasites du type de la diode Dl (figures 1, 2) ne passent en avalanche L'écrêteur déclenché absorbe tout le courant La caractéristique courant-tension a une pente inversement proportionnelle à la résistance de limitation RO du courant: quand l'écrêteur est déclenché, le circuit équivalent entre Vl et NO consiste en la résistance de limitation RO du courant en série avec un générateur de tension veo. Un tel dispositif de protection 101 qui s'applique à la tension VI positive (Vcc), s'applique aussi à toute autre tension positive externe Si la tension VI était négative, par exemple pour un circuit intégré à substrat N-, le dispositif de protection 101 s'appliquerait aux autres tensions négatives externes Dans l'art antérieur, en cas de surtension positive sur VI, la diode Dl entre VI et V 2 et inhérente à toute structure de circuit intégré passe en avalanche au delà de 15 à volts et le très fort courant appelé va détruire le circuit en provoquant un court-circuit entre VI et V 2. La figure 8 représente un dispositif de protection 103 d'un drain dn 2, d'un transistor N Tn 2 monté en sortie à drain ouvert: le drain dn 2 est connecté par exemple à la patte de connexion SI (figure 1), la grille gn 2 du transistor Tn 2 est commandée par un élément de circuit interne non représenté, et la source sn 2 est connectée au noeud du substrat NO Danscet exemple (figure 8), le même type de dispositif de protection avec un écrêteur de tension el et une résistance RI de limitation du courant est proposé Pour une surtension positive, la diode drain-substrat du transistor Tn 2 risque en effet de passer en avalanche vers 15 20 volts: on retrouve le même problème déjà vu pour la tension de référence externe Vl On propose donc une solution identique. La résistance RI est connectée entre Si et le noeud électrique interne N 3 associé, l'écrêteur de tension el est connecté en parallèle sur le transistor Tn 2 entre le noeud N 3 et le noeud du substrat NO Les caractéristiques propres du dispositif de protection 103 (valeur de Ri par exemple) vont dépendre des caractéristiques de l'étage de sortie Par exemple s'il a une faible impédance de sortie, Ri devra être aussi faible que possible. La courbe caractéristique courant-tension de la patte de connexion 51 par rapport au noeud du substrat NO avec le dispositif de protection selon l'invention est représentée sur la figure 9 Deux caractéristiques courant-tension a et b sont obtenues avec le dispositif de protection selon que le transistor Tn 2 de sortie est passant (tension positive commandée sur gn 2) ou non. Pour une tension V 51-VNO comprise entre O et le seuil de déclenchement vel de l'écrêteur (environ 12 volts), si le transistor Tn 2 de sortie est passant (caractéristique a) il est équivalent à une résistance RON Le circuit équivalent vu de Si entre Si et NO, correspond donc à la résistance de limitation du courant Ri en série avec la résistance équivalente RON du transistor Tn 2, soit à une résistance globale Reql=Rl+RON La caractéristique courant-tension a donc une pente égale à i/Reql Au delà du seuil de déclenchement vel de l'écrêteur, celui-ci se déclenche et absorbe tout le courant: le courant passant dans le transistor Tn 2 est alors limité à Vel/RON et le circuit équivalent se réduit à la résistance de limitation du courant RI en série avec un générateur de tension vel. Au delà du seuil de déclenchement vel, la caractéristique courant-tension a donc une pente égale à l/Rl. Si le transistor Tn 2 est bloqué (caractéristique b), il est équivalent à un circuit ouvert tant que le seuil inverse de la diode drain-substrat n'est pas atteint Pour une tension V Sl- VNO inférieure au seuil de déclenchement vel, l'écrêteur el étant lui aussi bloqué, il n'y a aucun courant: le circuit équivalent entre SI et NO est un circuit ouvert: la caractéristique courant-tension a une pente nulle Au delà de vel, l'écrêteur el se déclenche et le circuit équivalent entre SI et NO est la résistance de limitation du courant RI en série avec un générateur de tension vel La caractéristique courant-tension à partir de la tension V Sl-VNO égale à vel a une pente égale à 1/Rl. La figure 10 représente un dispositif de protection 104 du drain dp 2 d'un transistor P Tp 2 monté en sortie à drain ouvert, comprenant une résistance de limitation du courant R 2. Le drain dp 2 du transistor Tp 2 est connecté par exemple à la patte de connexion 52 de la figure 1, au noeud interne N 4 associé La source sp 2 du transistor Tp 2 est connectée au noeud Ni à la tension de référence interne positive Vrefl La grille gp 2 du transistor Tp 2 est commandée par un élément de circuit interne non représenté Le caisson N dans lequel est réalisé le transistor Tp 2 (technologie CMOS substrat P-) est connecté par une prise de caisson au noeud Ni à la première tension de référence interne Vrefl Cette connexion de prise de caisson est matérialisée sur la figure par une flèche sortante (canal P) perpendiculaire à la barre représentant le canal source-drain du transistor, la pointe de la flèche étant rattachée à la source sp 2. On retrouve entre le noeud Nl et le noeud du substrat NO l'écrêteur de tension eo associé à la patte de connexion à Vl selon l'invention. La résistance de limitation R 2 du courant dans la patte de connexion à 52 est placée en série entre 52 et le noeud interne N 4 associé. Quand la tension V 52-VNO est positive, la jonction drain-caisson du transistor Tp 2 passe en direct à partir de 0,6 volt environ Le caisson est par ailleurs connecté à l'écrêteur e O associé à Vl Donc, au-delà de 0,6 volt, la tension imposée par la patte de connexion 52 au noeud Ni de l'écrêteur eo est diminuée de la chute de tension dans la résistance de limitation R 2 et de la chute de tension de 0,6 volt dans la jonction drain-caisson du transistor Tp 2 On se retrouve pratiquement dans le cas de la figure 5, pour la protection associée à Vi. Dans un exemple préféré de réalisation, on n'utilise donc pas d'écrêteur de tension particulier au drain dp 2 du transistor P de sortie Tp 2 à drain ouvert, mais avantageusement l'écrêteur de tension eo associé à la tension Vl qui polarise le caisson de ce transistor de sortie Tp 2. Les caractéristiques statiques a,b (circuit non alimenté) en couranttension du dispositif de la figure sont représentées sur la figure 11 Elles correspondent à celle de la figure 9 pour le transistor N, passant (a) ou bloqué (b) avec en plus la consommation statique sur Vl qui s'ajoute dans les deux cas (a) et (b) tant que la tension V 52-VNO est inférieure au seuil de déclenchement veo de l'écrêteur e O Au delà du seuil ve O, les deux caractéristiques ont une pente égale à 1/R 2. La figure 12 représente un dispositif de protection d'un étage d'entrée à inverseur CMOS, comprenant un écrêteur de tension e 3 et une résistance R 3 de limitation du courant. L'inverseur CMOS est formé de manière connue d'un transistor P Tp 3 et d'un transistor N Tn 3 Leurs drains dp 3 et dn 3 sont connectés ensemble à la sortie Sinv de l'inverseur Leurs grilles gp 3 et gn 3 sont connectées ensemble à la patte de connexion El au noeud N 5 de la figure 1 Leurs sources sp 3 et sn 3 sont respectivement connectées à la première tension de référence interne Vrefl au noeud Ni et à la deuxième tension de référence interne Vref 2 au noeud du substrat NO. La résistance R 3 de limitation du courant est placée entre la patte de connexion El et le noeud N 5 et l'écrêteur de tension e 3 est connecté entre le noeud N 5 et le noeud du substrat NO. En cas de surtensions positives, le problème bien connu qui se pose est le claquage diélectrique de l'oxyde de grille entre la grille et le canal du transistor, claquage provoqué par une tension entre la grille et le substrat supérieure à une tension de claquage d'oxyde de grille typiquement de l'ordre de 50 volts Le seuil de déclenchement ve 3 de l'écrêteur e 3 doit donc être inférieur à 50 volts, et la résistance R 3 calculée en conséquence selon des critères déjà vus précédemment La caractéristique courant- tension du dispositif de la figure 12 est représentée sur la figure 13 Tant que la tension V El-VNO est comprise entre O volt et le seuil de déclenchement ve 3 de l'écrêteur e 3, il n'y a aucun courant appelé sur la patte de connexion El La caractéristique courant-tension a une pente nulle Au-delà de la tension ve 3, l'écrêteur e 3 se déclenche La caractéristique courant-tension a une pente égale à 1/R 3. On vient donc de voir un certain nombre de cas pratiques mettant en oeuvre le principe de l'invention à savoir obtenir une caractéristique large de protection pour chacune des pattes de connexion du circuit intégré par rapport au substrat qui forme un noeud interne commun pour ces pattes de connexion, le substrat étant isolé de la tension de référence externe à laquelle il est habituellement court-circuité Ces cas pratiques ne sont pas limitatifs et ne sont que des exemples d'application du principe de l'invention, exemples qui pourront être combinés entre eux Par exemple pour la sortie d'un inverseur CMOS on utilisera les exemples vus en figure 8 et 10. L'invention permet de résoudre avantageusement le problème d'inversion des polarités, et des surtensions positives ou négatives d'une centaine de volts appliquées de manière quasi permanentes (plusieurs secondes ou minutes). La structure de l'invention offre aussi une protection efficace contre les déclenchements de thyristors parasites du circuit intégré provoqués par des appels de courant trop forts et qui entraînent la destruction du circuit intégré; (c'est le phénomène de verrouillage, "latch-up" en littérature anglo-saxonne). En effet, la structure proposée permet de supprimer les causes du déclenchement des thyristors et ses effets: Il supprime les causes, car avec les dispositifs de protection selon l'invention, le courant appelé sur n'importe quelle patte de connexion reste toujours inférieur à un courant limite I O de l'ordre de 10 milliampères pour une tension inférieure à une centaine de volts Cette limitation de courant est suffisamment forte pour empêcher le déclenchement d'un thyristor. Dans l'art antérieur, il existait toujours une diode en direct entre une patte de connexion et une tension de référence interne, pouvant laisser passer un fort courant un verrouillage était alors toujours possible. Il supprime les effets, car le courant sur les pattes de connexion des tensions Vl et V 2 est toujours limité dans l'invention par les résistances de limitation de courant RO, RI Il n'y a donc plus de court-circuit possible entre VI et V 2 comme dans l'art antérieur De manière générale, la structure d'un circuit intégré modifié selon l'invention permet de protéger le circuit contre des courants élevés qui il peuvent être forcés sur les pattes de connexion du circuit intégré dans une intention frauduleuse, pour fausser par exemple le fonctionnement d'une mémoire Ces problèmes de fraude concernent tout particulièrement les cartes bancaires L'isolation du substrat et les dispositifs de protection placés entre chacune des pattes de connexion et ce substrat isolé permettent de réduire à néant ces agissements. Cependant les dispositifs de protection décrits précédemment ne permettent pas de protéger le circuit intégré contre des surtensions très élevées mais très brèves: les décharges électrostatiques, par exemple (typiquement 2 kilovolts sur 1 milliseconde) Ils permettent seulement de protéger contre les surtensions de longue durée, "permanentes". On rajoute donc un dispositif de protection aux décharges électrostatiques 201 à 205 entre chacune des pattes de connexion et le noeud du substrat NO, en amont du dispositif de protection associé (figure 1) Un tel dispositif 205 est représenté sur la figure 12 Il est placé entre la patte de connexion El et le substrat, en amont de la résistance de limitation R 3 et de l'écrêteur e 3 du dispositif de protection 105 contre les surtensions associé. Dans un exemple représenté sur la figure 12, le dispositif de protection contre les décharges électrostatiques est un transistor bipolaire latéral, de type NPN pour un substrat de type P-, dont le collecteur cb est connecté à la patte de connexion El et dont l'émetteur eb et la base bb sont connectés au noeud du substrat NO. Dans l'invention, on propose une réalisation particulière de ce transistor bipolaire latéral, de manière à ce qu'il se déclenche pour un seuil de l'ordre de 100 volts Ainsi, il ne gêne pas le fonctionnement du dispositif de protection aux surcharges permanentes, et au contraire prend son relais efficacement à partir de volts pour la protection aux décharges électrostatiques Cette réalisation particulière est montrée sur la figure 13 L'émetteur eb du transistor est une diffusion N+ 16 reliée au noeud NO du substrat. Le collecteur cb du transistor connecté à la patte de connexion El est une diffusion N+ 15 baignant intégralement dans un caisson N 14 L'émetteur et le collecteur sont en vis à vis et la bande de substrat P- qui sépare le caisson 14 de l'émetteur eb forme la base bb de ce transistor. Pour une tension VE 1-VNO négative, la diode caisson N-/substrat P passe en direct à partir de -0,6 volts. Pour une tension VEI-VNO positive, la diode caisson N-/substrat P passe en avalanche vers 100 volts la conduction se fait alors par claquage collecteur base B Vcb (Breakdown Voltage collector-base) suivi d'un claquage collecteur émetteur B Vce (Breakdown Voltage collector-emittor): la caractéristique courant-tension typique de ce transistor bipolaire latéral est représentée sur la figure 15. La réalisation particulière montrée sur la figure 13 consiste en la réalisation de la diffusion connectée à la patte à protéger entièrement dans un caisson et non partiellement dans un caisson ou directement dans le substrat, ce qui permet d'obtenir des tensions de claquage de l'ordre de 100 volts. Avec le dispositif de protection contre les décharges électrostatiques ajouté en complément à la structure proposée dans l'invention du circuit intégré, on obtient une protection générale du circuit intégré vis à vis de tous les phénomènes externes destructeurs possibles Dans le cas de la protection de la patte de connexion V 2, (figure 2), on réalise le transistor bipolaire latéral en rajoutant une diffusion N+ 17 connectée au noeud du substrat NO entre la prise de substrat ps et le caisson N il: le transistor bipolaire latéral ainsi formé dans la structure même de la diode et en parallèle sur la diode D 2 protège cette dernière des décharges électrostatiques. En pratique, on pourra avoir un seul dispositif de protection global pour plusieurs pattes du même type (ayant les mêmes contraintes) par exemple les entrées sur les grilles d'inverseur CMOS, et comportant un seul dispositif de protection contre les surcharges électrostatiques et un seul dispositif de protection contre les surtensions. REVENDICATIONS 1 Circuit intégré réalisé à partir d'un substrat semi-conducteur d'un premier type de dopage, comportant des pattes de connexion (Pi,,P 5) de noeuds fonctionnels internes (Ni,,N 5) à des signaux externes (Vl,V 2,Sl,52,El), le circuit intégré disposant d'une première référence de tension interne (Vrefl) délivrée par une patte de connexion (Pi) à une première source de tension externe (Vi), le substrat semi- conducteur étant polarisé à une deuxième référence de tension interne (Vref 2), caractérisé en ce qu'une diode (D 2) est connectée entre le substrat semi-conducteur et une patte de connexion (P 2) à une deuxième source de tension de référence externe (V 2), et en ce que la diode (D 2) est polarisée en direct en polarisation normale du circuit intégré et en inverse en polarisation inversée du circuit intégré par la deuxième référence de tension interne (Vref 2) du circuit intégré. 2 Circuit intégré protégé contre les surtensions, réalisé à partir d'un substrat semi-conducteur d'un premier type de dopage, et polarisé par une première tension de polarisation externe (Vl) et une deuxième tension de polarisation externe (V 2), caractérisé en ce qu'une diode (D 2) est connectée entre le substrat et la deuxième tension de polarisation externe à laquelle il est habituellement court-circuité, et en ce que la diode (D 2) est polarisée en direct en polarisation normale du circuit intégré et en inverse en polarisation inversée du circuit intégré. 3.Circuit intégré selon la revendication 1 ou 2, caractérisé en ce qu'il comporte un dispositif de protection ( 101,,105) contre les surtensions entre chacune des pattes de connexion (Pi,,P 5) et le substrat semi-conducteur. 4 Circuit intégré selon la revendication 3, caractérisé en ce qu'un dispositif de protection ( 101) contre les surtensions associé à une patte de connexion (Pi) comporte une résistance de limitation (RO) du courant entre ladite patte de connexion et le noeud fonctionnel interne associé (Ni) et un écrêteur de tension (e O) entre ce noeud fonctionnel interne (Ni) et le substrat semi-conducteur (NO). Circuit intégré avec une résistance de limitation (RO) et un écrêteur de tension (e O) placés selon la revendication 4 sur la patte de connexion (Pi) à la première source de tension externe (Vi), caractérisé en ce que pour un transistor de sortie (Tp 2) réalisé dans un caisson du deuxième type de dopage polarisé par la première référence interne de tension (Vrefl), le drain (dp 2) du transistor de sortie (Tp 2) étant connecté à un noeud fonctionnel interne (N 4) associé à une patte de connexion (P 4) du circuit intégré, le dispositif de protection contre les surtensions associé ( 104) comporte une résistance de limitation du courant (R 2) entre ladite patte de connexion (P 4) et le noeud fonctionnel interne associé (N 4) et l'écrêteur de tension (e O) associé à la patte de connexion (Pi) à la première source de tension externe (Vi). 6 Circuit intégré selon les revendications 3 à 5, caractérisé en ce qu'une résistance de limitation du courant d'un dispositif de protection contre les surtensions est réalisé par une diffusion ( 12) du second type de dopage dans une région plus vaste ( 13) qu'elle, du même second type de dopage mais moins dopé qu'elle (N+ ), deux bornes de contact (bl, b 2) de cette résistance de limitation du courant étant formées sur la diffusion ( 10). 7 Circuit intégré selon les revendications 3 à 6, caractérisé en ce qu'un écrêteur de tension (e O) d'un dispositif de protection contre les surtensions comporte deux diodes zener (zi, z 2) en série. 8 Circuit intégré selon les revendications 1 à 7, caractérisé en ce que l'on place un dispositif de protection contre les décharges électrostatiques ( 201,,205) entre chacune des pattes de connexion et le substrat semi-conducteur (NO). 9 Circuit intégré selon la revendication 8, caractérisé en ce que le dispositif de protection contre les décharges électrostatiques ( 205) associé à une patte de connexion (El) est un transistor bipolaire latéral avec une base (bb), un émetteur (eb) et un collecteur (cb), la base et l'émetteur (eb) étant connectés au substrat semi-conducteur (NO), le collecteur étant connecté à la patte de connexion associée (El), l'émetteur (eb) et le collecteur (cb) étant des diffusions du second type de dopage dans le substrat semi-conducteur, la diffusion du collecteur (ec) étant entièrement réalisée dans une région ( 14) plus vaste qu'elle, du même second type de dopage mais moins dopée qu'elle. Circuit intégré selon la revendication 1 ou 2, caractérisé en ce que la diode (D 2) de connexion du substrat semi- conducteur (NO) à la patte de connexion (P 2) à la deuxième source de tension externe (V 2) est formée par le substrat semi-conducteur et une diffusion ( 10) d'un second type de dopage. 11 Circuit intégré selon la revendication 10, caractérisé en ce que la dite diffusion ( 10) de la diode (D 2) de connexion est entièrement réalisée dans un caisson ( 11). 12 Circuit intégré selon les revendications précédentes, caractérisé en ce que le substrat semi- conducteur est polarisé à la deuxième référence de tension interne (Vref 2) par une résistance de polarisation (Rp) connectée à la première référence de tension interne (Vrefl). 13 Procédé de fabrication d'un circuit intégré polarisé par une première tension de polarisation externe (Vi) et une deuxième tension de polarisation externe (V 2), caractérisé en ce que l'on réalise dans un substrat semi-conducteur d'un premier type de dopage une diffusion d'un second type de dopage ( 10), le substrat étant polarisé par une tension de référence interne (Vref 2) en sorte que le substrat et la diffusion ( 10) forment une diode (D 2) polarisée en direct en polarisation normale du circuit intégré et en inverse en polarisation inverse du circuit intégré.