Brevet FR2687517A1 — publié le 19930820

Circuit survolteur-bloqueur et circuit tampon de sortie utilisant celui-ci. La présente invention a trait à un circuit survolteur-bloqueurdélivrant initialement un niveau de tension amplifié selon le signal donné et délivrant un niveau de tension abaissé et fixé à un niveau prédéterminé après un laps de temps, et à un circuit tampon de sortie possédant un tel circuit de fixation de niveau Un circuit survolteur stocke une charge dans un condensateur de pompage lorsque le signal délivré à sa borne d'entrée est un état binaire " O ", et délivre le potentiel amplifié en sommant le potentiel appliqué à la borne d'entrée et le potentiel dû à la charge stockée dans le condensateur de pompage, lorsque le signal appli- qué à la borne d'entrée passe d'un état binaire "" à un état binaire " 1 " Le circuit survolteur est relié à la borne d'entrée d'un semiconducteur qui est rendu con- ducteur ou non conducteur selon le signal appliqué à la borne d'entrée, améliorant ainsi la caractéristique de commutation Cependant, puisque le circuit survolteur maintient continûment le potentiel amplifié,lorsque le signal appliqué à sa borne d'entrée est un "l" binaire, le niveau de sortie du dispositif à semiconducteurs pos- sédant le circuit survolteur précité devient excessi- vement plus élevé que le niveau de sortie de référence. En particulier, un circuit tampon de sortie possédant un transistor élévateur de tension, un transis- tor abaisseur de tension, et un circuit survolteur relié à la borne d'entrée du transistor élévateur de ten- sion, possède une caractéristique de commutation rapide durant la délivrance de données " 1 ", mais possède une caractéristique de commutation lente et un bruit de fond élevé lorsqu'il délivre des données " O " du fait que le ni- veau de sortie de données " 111 est trop élevé pour être rapidement converti en niveau de sortie bas de données " 1 00 ". Un des buts de la présente invention est de pro- poser un circuit survolteur-bloqueur qui délivre tout d'abord un signal survolté, et après un laps de temps, fixe le signal de sortie à un niveau prédéterminé à la sortie, lorsqu'un signal appliqué à une borne d'entrée est un " 1 " binaire. Un autre but de la présente invention est de proposer un circuit tampon de sortie qui améliore la perte de vitesse de réponselors de la délivrance d'un bit de données " 1 ", et possède une caractéristique de vitesse de réponse rapide et réduit le bruit de fond lors- qu'il délivre des données " 0 ". Pour atteindre le but précité, un circuit survolteur-bloqueur selon la présente invention comporte: un circuit survolteur pour recevoir et survolter un signal et ensuite délivrer le signal survol- té à un dispositif possédant une impédance d'entrée élevée, et un circuit bloqueur possédant un noeud relié à la borne de sortie du circuit survolteur et l'autre noeud relié à la masse, et qui fixe le niveau de sortie du circuit survolteur à un niveau prédéterminé après un laps de temps. Pour atteindre l'autre but, un circuit tampon de sortie comporte: une paire de transistors élévateur de tension et abaisseur de tension connectés en série entre une tension d'alimentation et la masse, une borne de sortie située entre le transistor élévateur de tension et le transistor abaisseur de tension, pour délivrer les données; un circuit survolteur relié à la borne d'en- trée du transistor élévateur de tension pour amener le transistor élévateur de tension à un niveau de tension de sortie amplifiée lorsqu'il délivre des données " 1 "; et un circuit bloqueur possédant une extrémité reliée à un noeud de connexion du circuit survolteur et du transistor élévateur de tension et l'autre extrémité reliée à lamasse, pour fixer le niveau de tension amplifié à un niveau prédéterminé après un certain temps lorsqu'il délivre des données " 1 ". Le but précité,ainsi que d'autres avantages de la présente invention,ressortiront mieux de la description détaillée d'un mode de réalisation préféré de la présente invention en regard des dessins annexés sur lesquels: la Figure 1 est un schéma de circuit d'un circuit tampon de sortie classique; la Figure 2 est un tracé de forme d'onde de sortie du circuit représenté sur la Figure 1; la Figure 3 est un schéma synoptique d'un circuit survolteur- bloqueur de la présente invention la Figure 4 est un tracé de forme d'onde de sor- tie du circuit représenté sur la Figure 3 la Figure 5 est un schéma de circuit du circuit tampon de sortie comprenant le circuit survolteurbloqueur de la présente invention; la Figure 6 est un ensemble de formes d'onde de tension selon la variation de la résistance au noeud A dans le circuit de la Figure 5; la Figure 7 est un ensemble de formes d'onde de tension selon la variation de la capacité au noeud A dans le circuit de la Figure 5; la Figure 8 est un ensemble de formes d'onde de tension de sortie selon la variation de la résistance dans le circuit de la Figure 5; et la Figure 9 est un ensemble de formes d'onde de tension de sortie dans le circuit de la Figure 5. Avant d'expliquer en détail la structure et le fonctionnement du circuit survolteur-bloqueur et du cir- cuit tampon de sortie utilisant celui-ci selon la présente invention en référence aux dessins annexés, un circuit tampon de sortie classique sera expliqué en détail en référence à la Figure 1 et à la Figure 2. En référence à la Figure 1, un circuit tampon de sortie classique comprend une première porte NON ET ND 1 et une seconde porte NON ET ND 2 qui reçoivent toutes deux un signal de données non inversé DB et un signal de commande O TRST et transfèrent de façon NON ET des signaux, une troisième porte NON ET ND 3 qui reçoit un signal de données inversé DB et un signal de commande O TRST et transfère de façon NON ET les signaux, un transistor élévateur de tension Ml commuté selon la tension appli- quée à sa borne de grille, un circuit survolteur 10 couplé aux bornes de sortie des première et seconde portes NON ET ND 1 et ND 2 et générant une tension supérieure au niveau de la tension logique "HAUT" lorsqu'il délivre des données " 1 " pour délivrer la tension au transistor élévateur de tension Ml, un second inverseur I 2 connecté à la borne de sortie d'une troisième porte NON ET ND 3 pour inverser son signal de sortie, et un transistor abaisseur de tension M 2 commuté selon le signal de sortie du second inverseur I 2 Sur la Figure 1, le circuit survolteur comporte un second transistor élévateur de tension M 4 devenant "conducteur" durant la délivrance de données " 1 " provenant de la borne de sortie du circuit tampon de sortie; un second transistor abaisseur de tension M 5 devenant "conducteur" durant la délivrance de données " O "; un condensateur de pompage Cl stockant la charge délivrée depuis une source de tension d'alimentation Vcc par l'in- termédiaire d'une diode M 3 durant la délivrance d'une donnée " 0 ", additionnant un niveau de tension d'entrée à un niveau de tension de pompage par la charge stockée durant la délivrance de données " 1 ", pour ainsi délivrer le niveau de tension amplifié; un premier inverseur Il et une diode M 3. Le fonctionnement du circuit tampon de sortie représenté sur la Figure 1 possédant la structure précitée est le suivant. Sur la Figure 1, lorsqu'un signal de données DB est un " 1 " binaire, le signal de données inversé DB est un " O " binaire, et le signal de commande O TRST est un " 1 " binaire, les signaux de sortie des première et seconde portes NON ET ND 1 et ND 2 sont tous un " O " binaire, et le signal de sortie de la troisième porte NON ET ND 3 est un " 1 " binaire Par conséquent, le second transistor élévateur de tension M 4, à savoir, un transistor PMOS du circuit survolteur 10, devient "conducteur" et le se- cond transistor abaisseur de tension M 5 devient "non con- ducteur", de sorte que la "grille" du condensateur de pompage Cl délivre une tension à la grille du premier transistor élévateur de tension Ml par l'intermédiaire du second transistor élévateur de tension M 4 A cet instant, lorsqu'il reçoit un signal " O " binaire par l'intermédiaire du second inverseur I 2, le premier transistor abaisseur de tension Ml devient "non conducteur" Par conséquent, le niveau de tension du noeud A dans le circuit de la Figure 1 est le résultat de l'addition du potentiel de la charge du condensateur de pompage Cl et du potentiel traversant le premier inverseur Il, de sorte que le pre- mier transistor élévateur de tension Ml devient "conduc- teur" et le signal d'une borne de sortie Dout du circuit tampon de sortie devient un " 1 " binaire. Par ailleurs, lorsque le signal de données DB est un " O " binaire et que le signal de données inversé DB et le signal de commande de sortie O TRST sont tous deux un " 1 " binaire, les signaux de sortie des première et seconde portes NON ET ND 1 et ND 2 deviennent tous deux un " 1 " binaire et la sortie de la troisième porte NON ET ND 3 devient un " O " binaire Par conséquent, le circuit survolteur 10 est "non conducteur" et le signal de sortie de la troisième porte NON ET ND 3 est inversé par le second inverseur 13, de sorte que le premier transis- tor abaisseur de tension M 2 est "conducteur" et le signal de noeud de sortie du circuit sur la Figure 1 est un " O " binaire. A cet instant, le circuit survolteur du cir- cuit tampon de sortie joue le rôle d'amélioration de la caractéristique de réponse de vitesse lors de la délivrance de données " 1 " Puisque le noeud A maintient continûment un niveau de tension élevé, la borne de sortie Dout du circuit tampon de sortie sur la Figure 1 maintient une tension de sortie à un potentiel excessivement élevé, de sorte que la vitesse de réponse,lors de la délivrance de données "O",est faible de façon non souhaitable et le bruit de fond est augmenté. La Figure 2 représente des formes d'onde de sor- tie lors de la délivrance de données " 1 " dans un circuit tampon de sortie classique représenté sur la Figure 1, dans lequel le niveau d'amplification du circuit survolteur (c'est-à-dire la capacité du condensateur de pompage Cl du circuit survolteur détermine le niveau de tension de sortie en régime permanent et le temps de commutation du circuit tampon de sortie sur la Figure 1 Par conséquent, afin d'abaisser la tension de sortie VOEI,lors de la déli- vrance de données " 1 ", la capacité du condensateur de pompage Cl doit être réduite Cependant, dans ce cas, comme représenté sur la Figure 2, lorsque la tension de sortie V, est abaissée de 3,78 V à 3,06 V, la vitesse de sortie d'une donnée " 1 " est ralentie de 2,7 ns La. structure et le fonctionnement d'un circuit tampon de sortie classique ont été expliqués ci-dessus, et la struc- ture et le fonctionnement d'un circuit survolteur-bloqueur et d'un circuit tampon de sortie l'utilisant selon la présente invention seront à présent expliqués. La Figure 3 représente un schéma synoptique d'un circuit survolteur-bloqueur selon la présente in- vention et comporte un circuit survolteur 10 recevant une tension d'entrée Vl, et un circuit bloqueur- 20 connecté entre la borne de sortie du circuit survolteur et la masse, dans lequel le circuit bloqueur 20 comporte une résistance Rs et une première capacité Cs de valeur prédéterminée Ici, la résistance Rs peut être constituée de silicium polycristallin ou de la région N ou p d'une X structure MOS dans un dispositif à semiconducteurs, et le premier condensateur Cs peut être constitué d'une struc- ture MOS C'est-à-dire qu'une extrémité du premier con- densateur Cs est formée en reliant la source d'un transis- tor MOS à son drain qui sont ensuite reliés à la masse, et l'autre extrémité est constituée par la grille du tran- sistor MOS et est reliée à la résistance Rs Ce premier condensateur Cs,constitué d'une structure MOS,est de pré- férence un condensateur de type NMOS dans lequel sa capa- cité est faible durant la période initiale pendant l'am- plification, mais lorsque la tension appliquée à la "gril le" du premier condensateur augmente avec le temps, sa capacité est alors augmentée. La Figure 4 est un tracé de la forme d'onde de la tension au noeud A sur la Figure 3, dans laquelle le noeud A est préchargé à la tension Vi avant le survol- tage Ici, si un signal binaire " 1 " est appliqué à la borne d'entrée Vl du circuit survolteur (Vl augmente de OV à Vcc), la tension au noeud A est tout d'abord augmentée de Vp du fait que l'effet du premier conden- sateur Cs peut être ignoré par suite de la résistance Rs. Lorsque le temps s'écoule, la charge du noeud A se déplace vers le noeud B par l'intermédiaire de la résistance Rs, du fait que la tension sur le noeud B est inférieure au noeud A Par conséquent, la tension sur le noeud A est lentement abaissée à celle du noeud B, et maintient le niveau de tension à saturation Vs sans être encore ré- duite. La Figure 5 représente un mode de réalisation du circuit tampon de sortie comportant un circuit survolteur- bloqueur, dans lequel le circuit tampon de sortie est le même que le circuit tampon de sortie de la Figure l,sauf qu'il comporte en outre un circuit bloqueur connecté entre la grille du transistor élévateur de tension Ml et la masse Le fonctionnement du circuit tampon de sortie est expliqué ci-après. En référence à la Figure 5, comme décrit ci- dessus, dans le circuit tampon de sortie selon la présente invention, lorsque des données " 1 " 1 sont délivrées, les trois portes NON ET ND 1, ND 2 et ND 3 se trouvent dans les états binaires " 10 ", " 10 " et " 1 l", respectivement Par con- séquent, un second transistor élévateur de tension de type PMOS M 4 devient "passant" et un second transistor abais- seur de tension de type NMOS M 5 devient "non passant", de sorte que le niveau de tension au noeud A est initialement un niveau de tension amplifié qui est la somme du poten- tiel de la charge stockée dans le condensateur de stockage Cl et du potentiel d'un " 1 " binaire Ensuite, après un laps de temps, la tension sur le noeud A est abaissée et fixée à un niveau prédéterminé Le premier transistor élévateur de tension Ml devient "passant" grâce au po- tentiel du noeud A, et le premier transistor abaisseur de tension M 2 recevant un signal binaire " O " inversé par suite du second inverseur I 2, devient "non passant", de sorte que la borne de sortie Dout délivre des données "Il". Si le niveau de tension à saturation sur le noeud A est désigné par Vs, la capacité parasite sur la borne de sortie du condensateur de pompage par CP 1, et la capacité parasite sur le noeud A par CP 2, le niveau de tension à saturation Vs est représenté par l'équation suivante. Vs =_ (C Pl + CP 2)VB C Pl + CP 2 + Cs o VB est la tension sur le noeud A en l'absence de cir- cuit de fixation. Par conséquent, lorsque C Pl et CP 2 sont fixes, la tension à saturation Vs peut commander la capacité du premier condensateur Cs du circuit bloqueur Notamment, la valeur de la résistance Rs est un facteur déterminant le niveau de tension amplifié en déterminant le degré d'effet du premier condensateur Cs durant un survoltage initial, et le premier condensateur Cs est un fac- teur déterminant le niveau de tension amplifié durant la saturation Afin de remplir cette fonction efficacement, le premier condensateur Cs estde façon souhaitable, un condensateur de type NMOS dont la capacité augmente avec l'accroissement de la tension appliquée à la grille du premier condensateur Cs. Par ailleurs, sur la Figure 5, lorsque des don- nées " O " sont délivrées, les trois portes NON ET ND 1, ND 2 et ND 3 se trouvent aux états binaires " 1 ", " 1 ", et " O ", respectivement, et le premier transistor abaisseur de ten- sion M 2 devient "passant" par suite du signal inversé à un niveau binaire " 1 " par le second inverseur I 2, de sorte que la borne de sortie Dout délivre un bit de données " O ". La Figure 6 est un ensemble de formes d'onde de tension sur le noeud A selon la valeur de la résistance Rs du circuit bloqueur 20 de la Figure 5 Lorsque la valeur de la résistance Rs et la capacité du premier con- densateur Cs sont toutes deux nulles, c'est-à-dire sans le circuit bloqueur, le niveau de tension sur le noeud A est 6,04 V Dans le cas de la présence du circuit survolteur-bloqueur,si la capacité du premier condensateur Cs est fixée à 1 p F, le niveau de tension à la saturation descend à 4,93 V, mais le niveau de tension initiale aug- mente lorsque la valeur de la résistance Rs augmente. La Figure 7 est un ensemble de formes d'onde de tension sur le noeud A du circuit tampon de sortie de la Figure 5 en fonction de la capacité du premier conden- sateur Cs Lorsque la capacité du premier condensateur Cs augmente, le niveau de tension sur le noeud A durant la saturation diminue. La Figure 8 est un ensemble de formes d'onde du circuit tampon de sortie de la Figure 5 en fonction de la valeur de la résistance Rs du circuit bloqueur lorsqu'un bit de données " 1 " est délivré Le niveau de tension à saturation est fixé à 2,96 V, mais le niveau de tension initial délivré sur la borne de sortie du cir- cuit tampon de sortie durant l'opération de survoltage augmente lorsque la valeur de la résistance Rs augmente. La Figure 9, pour expliquer l'effet de la présen- te invention, représente un ensemble de formes d'onde de tension de sortie présentes sur la borne de sortie Dout du circuit tampon de sortie durant la délivrance d'un bit de données " 1 ", lorsque la dimension du condensateur de pompage Cl sur la Figure 5 est 3500 jim 2 comme repré- senté sur la Figure 2, et représente le cas o la valeur de la résistance Rs est 5 K et la capacité du premier condensateur Cs est 1,0 p F dans le circuit bloqueur , et lorsqu'elles sont toutes deux nulles, notamment, lorsque le circuit tampon de sortie ne comporte pas de circuit bloqueur. Comme représenté sur la Figure 2, dans le cir- cuit tampon de sortie classique, le niveau de tension de sortie est abaissé de 3,78 V à 3,06 V en réduisant la dimensi on du condensateur de pompage du circuit ampli- ficateur, et le temps de réponse est ralenti d'environ 2,7 ns Cependant, dans le circuit tampon de sortie de la présente invention, le niveau de tension de sortie durant l'état de saturation est abaissé de 3, 78 V à 2,96 V en prévoyant le circuit bloqueur relié à la borne de sortie du circuit tampon, et le temps de réponse est ra- lenti de 0,8 ns Ainsi, bien que la présente invention réduise encore le niveau de tension de sortie durant la saturation par rapport à celui du circuit classique, la caractéristique de réponse est améliorée en réduisant le délai de sortie d'un 1 '" logique de 2,7 ns à 0,8 ns. Le circuit survolteur-bloqueur de la présente invention délivre le niveau de tension amplifié durant une certaine période initiale si le signal d'entrée est un " 1 " binaire, et délivre un niveau de tension abaissé et fixé à un niveau prédéterminé après un certain laps de temps Egalement, le circuit tampon de sortie compor- tant un tel circuit survolteur-bloqueur possède une caractéristique de réponse rapide lorsqu'il délivre des données " 1 " et un niveau de tension de sortie réduit au niveau approprié, améliorant ainsi la caractéristique de réponse et réduisant le bruit de fond lorsqu'il délivre des données "O". R E V E N D ICATIONS 1 Circuit survolteur-bloqueur caractérisé en ce qu'il comporte: un circuit survolteur ( 10) recevant un signal à survolter et délivrant ensuite le signal survol- té à un dispositif présentant une impédance d'entrée élevée, et un circuit bloqueur ( 20) ayant un noeud re- lié à la borne de sortie dudit circuit survolteur ( 10) et l'autre noeud relié à la masse, et qui abaisse et fixe le niveau de tension de sortie dudit circuit survolteur ( 10) à un niveau prédéterminé après un laps de temps. 2 Circuit survolteur-bloqueur selon la reven- dication 1, caractérisé en ce que ledit circuit blo- queur( 20) comporte une résistance (Rs) et un condensateur (Cs) connectés en série entre la borne de sortie dudit circuit survolteur ( 10) et la masse. 3 Circuit survolteur-bloqueur selon la revendi- cation 2, caractérisé en ce que ladite résistance (Rs) est réalisée en silicium polycristallin dans un disposi- tif à semiconducteurs. 4 Circuit survolteur-bloqueur selon la revendi- cation 2, caractérisé en ce que ladite résistance (Rs) est constituée d'une couche d'impuretés ou de régions + +' N ou p d'une structure MOS dans un dispositif à semi- conducteurs. Circuit survolteur-bloqueur selon la revendi- cation 2, caractérisé en ce que ledit condensateur (Cs) est constitué d'une structure MOS dans un dispositif à semiconducteurs. 6 Circuit tampon de sortie, caractérisé en ce qu'il comporte: une paire de transistors élévateur de tension et abaisseurde tension (Ml, M 2) connectés en série entre une tension d'alimentation et la masse, une borne de sortie disposée entre lesdits transistors élévateur de tension et abaisseur de tension (Ml, M 2) pour délivrer des données, un circuit survolteur ( 10) relié à la borne d'entrée dudit transistor élévateur de tension (M 2), pour délivrer un niveau de tension amplifié à la borne d'entrée dudit transistor élévateur de tension (Ml) lors de la dé- livrance de données " 1 ", et un circuit bloqueur ( 20) couplé entre ladite borne d'entrée du premier transistor élé- vateur de tension (Ml) et la masse, pour abaisser et fixer le niveau de tension de sortie à un niveau prédéterminé après un laps de temps. 7 Circuit tampon de sortie selon la revendication 6, caractérisé en ce que ledit transistor élévateur de tension (Ml) est une structure NMOS. 8 Circuit tampon de sortie selon la revendication 6, caractérisé en ce que ledit transistor abaisseur de tension (M 2) est une structure NMOS. 9 Circuit tampon de sortie selon la revendication 6, caractérisé en ce que ledit circuit bloqueur ( 20) comporte une résistance (Rs) et un condensateur (Cs) connectés en série entre ladite borne de sortie dudit circuit survolteur ( 10) et la masse. 10 Circuit tampon de sortie selon la revendication 9, caractérisé en ce que ladite résistance (Rs) est réa- lisée en silicium polycristallin dans un dispositif à semiconducteurs. il Circuit tampon de sortie selon la revendication 9, caractérisé en ce que ladite résistance (Rs) est cons- tituée d'une couche d'impuretés dans un dispositif à semi- conducteurs. 12 Circuit tampon de sortie selon la revendication 9, caractérisé en ce que ledit condensateur (Cs) est une structure NMOS dans un dispositif à semiconducteurs. 13 Circuit tampon de sortie, caractérisé en ce qu'il comporte: une paire de lignes de transmission de données recevant respectivement des signaux de données non inversés et inversés, une première porte NON ET (N Dl) et une seconde porte NON ET (ND 2) recevant chacune un signal de commande en tant que signal de validation de sortie et lesdites données non inversées, et effectuant une opération NON ET, une troisième porte NON ET (ND 3) recevant ledit signal de commande en tant que signal de validation de sortie et lesdites données inversées et effectuant une opération NON ET, un circuit survolteur ( 10) relié aux bornes de sortie de ladite première porte NON ET et de ladite seconde porte NON ET, pour, lors de la délivrance d'une donnée " 1 ", délivrer une tension supérieure à la tension de référence d'un " 1 " binaire et délivrant la tension de référence d'un " O " binaire lors de la délivrance d'une donnée " 0 ", un circuit bloqueur ( 20) ayant un noeud relié à la borne de sortie dudit circuit survol- teur ( 10) et l'autre noeud relié à la masse, pour abais- ser et fixer le niveau du signal de sortie dudit circuit survolteur ( 10) à un niveau prédéterminé après un laps de temps lors de la délivrance d'une donnée " 1 ", un premier transistor élévateur de tension (Ml) commuté selon la tension de sortie dudit circuit survol- teur ( 10), un premier inverseur (I 2) inversant le signal de sortie de ladite troisième porte NON ET (ND 3), un premier transistor abaisseur de tension (M 2) commuté selon le signal de sortie dudit premier inverseur (I 2), et une borne de sortie correspondant au noeud de connexion dudit second transistor abaisseur de tension (M 5) et dudit premier transistor élévateur de tension (Ml) connectés en série entre une tension d'alimentation et la masse. 14 Circuit tampon de sortie selon la revendication 13, caractérisé en ce que ledit circuit survolteur ( 10) comporte: un second inverseur (Il) pour inverser le signal de sortie de ladite première porte NON ET (ND 1), une diode (M 3) ayant une extrémité connectée à ladite alimentation, une paire d'un second transistor élévateur de tension (M 4) et d'un second transistor abaisseur de ten sion (M 5) connectés en série entre ladite diode (M 3) et la masse, et un condensateur de pompage (Cl) monté entre ladite diode (M 3) et ledit second inverseur (Il) pour être chargé à travers ladite diode (M 3) durant la déli- vrance d'un bit de donnée " O " et délivrer un niveau de tension de pompage durant la délivrance d'un bit de don- née " 1 ", ledit second transistor abaisseur de tension (M 5) recevant le signal de sortie de ladite seconde porte NON ET (ND 2) et le niveau detension amplifié délivré au noeud de connexion entre ledit second transistor élévateur de tension (M 4) et ledit second transistor abaisseur de tension (M 5). Circuit tampon de sortie selon la revendication 13, caractérisé en ce que ledit circuit bloqueur ( 20) comporte une résistance (Rs) et un condensa- teur (Cs) connectés en série entre ladite borne de sortie dudit circuit survolteur ( 10) et la masse. 16 Circuit tampon de sortie selon la revendication , caractérisé en ce que ladite résistance (Rs) est constituée de silicium polycristallin dans un dispositif à semiconducteurs. 17 Circuit tampon de sortie selon la revendication , caractérisé en ce que ladite résistance (Rs) est constituée d'une couche d'impuretés dans un dispositif à semiconducteurs. 18 Circuit tampon de sortie selon la revendication 15, caractérisé en ce que ledit condensateur (Cs) est constitué d'une structure NMOS dans un dispositif à semi- conducteurs.