Brevet FR2697115A1 — publié le 19940422

CIRCUIT DE DÉTECTION DE CHARGE OUVERTE La présente invention conoerne un circuit de détection de charge ouverte pour un transistor MOS de puissanoe en techno- logie verticale Elle s'applique plus particulièrement à des composants dits "composants de puissance intelligents", fréquem- ment désignés dans la technique par l'appellation d'origine anglo- saxonne "Smart Power", qui comprennent sur une même puce semiconductrice un transistor MOS de puissance et des composants logiques. Dans le cas de transistors MOS fonctionnant en commu- tation, c'est-à-dire à l'état bloqué ou à l'état pleinement pas- sant sur une charge variable, par exemple une charge constituée de plusieurs charges en parallèle dont èrtaines sont sélective- ment sélectionnées, il est utile pour l'utilisateur de disposer d'une indication du fait que la charge est éventuellement ouverte Alors, même si le transistor de puissance est mis à l'état passant, aucun courant ne le traverse. On rappelera également qu'un transistor MOS de puis- sance vertical, ou VDMOS, est constitué de très nombreuses cellules en parallèle ayant en commun leurs bornes de drain constituées par la face arrière de la pastille de silicium Par contre, leurs bornes de source peuvent être connectées toutes ensembles ou par sous-groupes Il en est de même pour leurs bornes de commande (bornes de grille). La figure 1 représente un circuit classique de détec- tion de charge ouverte Un transistor MOS de puissanoe TP est connecté par son drain à une borne d'alimentation haute VCC et par sa source à une charge L dont l'autre borne est reliée à une borne d'alimentation basse, généralement la masse Un transistor de détection TS, constitué d'un petit nombre de cellules, iden- tiques aux èllules du transistor principal, est également relié par son drain à la borne VCC La souroe du transistor TS est reliée à la masse par l'intermédiaire d'une source de courant de référence IREF La grille du transistor TS est reliée à la grille du transistor TP et reçoit une tension de commande VG. Les tensions aux bornes de souroe des transistors TP et TS, respectivement VL et VS sont comparées dans un comparateur Cl qui fournit un signal d'alarme OL quand la tension de source du transistor TP devient inférieure à la tension de souroe du tran- sistor TS, c'est-à-dire quand le courant IL dans la charge devient inférieur à un seuil ILO. En toute première approximation, en considérant que le transistor de puissanoe TP comprend Np èllules (par exemple 15 à 20 000) et que le transistor de détection TS comprend Ns cellules (par exemple 10 à 25), le courant de seuil ILO est déterminé par la relation ILO = (Np/NS)IREF Ainsi, en théorie, si IREF est choisi suffisamment petit, le seuil de détection peut être très bas En effet, on cherche généralement à ce que ce seuil soit très faible pour distinguer le cas o le courant de charge est faible en raison du fait que la charge a une valeur élevée du cas o ce courant est faible ou nul du fait que la charge est ouverte ou endommagée. En pratique, le comparateur Ci, intégré sur la même puce que celle qui contient le composant de puissance, peut présenter une tension de décalage (couramment désignée dans la technique par l'appellation tension d'offset) non négligeable, par exemple comprise entre et + 2 m V Cette tension de décalage sera appelée ci- après Voff En conséquence, la valeur minimum détectable de façon sûre entre les tensions de source VL et VS des transistors TP et TS est VL VS = Voff ( 1) En appelant IL le courant dans la charge, Ron P la résistance à l'état passant du transistor de puissance TP et Ron S la résistance à l'état passant du transistor de détection TS, on peut écrire VL = VCC Ron P ILO VS = VCC Ron S IREF La formule ( 1) s'écrit alors Ron P ILO + Ron S IREF = Voff ( 2) d'o ILO = (Ron S/Ron P)IREF Voff/Ron P en notant que Ron S/Ron P = Np/Ns, on arrive à ILO = (Np/Ns)IREF Voff/Ron P ( 3) Ceci entraîne nécessairement que (Np/Ns)IREF doit être supérieur à Voff/Ron P et donc que la limite inférieure de IL est: IL O = 2 Voff/Ron P ( 4) Ainsi, le seuil minimal de détection est inversement proportionnel à la valeur de la résistance à l'état passant du transistor MOS de puissance TP A titre d'exemple pratique, dans le cas o Ron P = 0,05 ohm et Voff = 2 millivolts, le seuil minimal IL O a une valeur de 80 m A Cette valeur est trop élevée25 dans de nombreux cas pratiques o l'on veut que ce seuil puisse être de l'ordre de 10 m A. Pour résoudre ce problème, on a prévu dans la tech- nique des circuits réalisant un asservissement de la tension de grille d'un transistor MOS de puissance sur la chute de tension30 aux bornes de ce transistor par une boucle de régulation linéaire Ce procédé s'affranchit des problèmes du circuit précédemment décrit car le seuil de détection devient indépen- dant de la résistance à l'état passant du transistor de puis- sance et très peu sensible à la tension de décalage d'un caipa- rateur de détection Toutefois, ce procédé présente d'une part l'inconvénient de nécessiter un circuit plus complexe, d'autre part l'inconvénient lié à toute régulation linéaire à savoir une éventuelle instabilité de la boucle d'asservissement En effet, dans le cas d'une charge inductive, il peut se produire au démarrage des oscillations sur la tension de charge De même, dans le cas d'une charge capacitive, il peut se produire des oscillations de tension de grille par suite d'une déconnexion de la charge. Ainsi, dans l'art antérieur, pour fournir un signal de détection de charge ouverte, on se trouve ou bien devant une solution, telle que celle représentée en figure 1, qui est simple et fiable mais qui présente inévitablement un seuil de détection relativement élevé, ou bien devant une solution rela- tivement sensible mais complexe et susceptible d'être instable. Un objet de la présente invention est de prévoir un circuit de détection de charge ouverte dont le seuil de détec- tion puisse être particulièrement bas. Un autre objet de la présente invention est de prévoir un tel circuit de détection de charge ouverte de structure sim- ple et qui ne présente pas de risque d'instabilité. Un autre objet de la présente invention est de prévoir un tel circuit de détection de charge ouverte qui ne modifie pas sensiblement la structure d'un transistor MOS de puissance vertical. La présente invention prévoit essentiellement de faire fonctionner séparément deux groupes de cellules constituant le transistor de puissance, oes cellules étant connectées en paral- lèle par leurs bornes principales (drain et source) et sépa- rément par leurs bornes de commande (grille) et de mettre en conduction en série avec la charge un seul groupe de ces cellules quand le courant de charge est faible La résistance à l'état passant du transistor de puissance dans cette zone de faible courant est donc plus forte et, comme 1 ' indique la for- mule ( 4) précédente, le seuil de détection peut augmenter même si on utilise un comparateur à tension d'offset variable dans une plage relativement étendue On notera que le fait qu'un nombre limité seulement de cellules d'un transistor de puissance soit mis en conduction dans une phase de faible courant est sans inconvénient car, même si dans ce cas le transistor de puissance se trouve être plus résistif, le courant qui le traverse est alors par définition faible et la dissipation de puissance est en conséquence faible. Plus particulièrement, la présente invention prévoit un circuit de détection de charge ouverte pour un transistor MOS de puissanoe destiné à fonctionner en commutation, dans lequel ce transistor MOS est divisé en deux transistors en parallèle, le deuxième transistor ayant une résistance à l'état passant plus élevée que celle du premier Ce circuit comprend des moyens pour activer seulement le deuxième transistor quand le courant est dans une plage de valeurs faibles, et des moyens de détec- tion de charge ouverte tandis que l'on est dans la plage de valeurs faibles. En d'autres termes, la présente invention prévoit un circuit de détection de charge ouverte pour un transistor MOS de puissanoe destiné à fonctionner en commutation et constitué d'un grand nombre de cellules connectées en parallèle entre une borne d'alimentation haute et une borne d'alimentation basse par rapport à une charge, dans lequel les cellules sont divisées en un premier et un deuxième groupe de cellules, les électrodes de commande du premier groupe de cellules étant reliées à une pre- mière borne de commande, les électrodes de commande des cellules du deuxième groupe de cellules étant reliées à une deuxième bor- ne de commande, le nombre de èllules du deuxième groupe étant inférieur au nombre de èllules du premier groupe Ce circuit comprend des moyens pour inhiber le fonctionnement du premier groupe de cellules quand le courant dans la charge se trouve dans une plage basse de valeurs, et des moyens de détection de passage du courant en dessous d'une valeur de seuil prédéter- minée agissant tandis que l'on est dans la plage basse de valeurs de courant. Selon un mode de réalisation de la présente invention, les moyens de détection de passage en dessous d'une valeur de seuil comprennent un petit nombre de èllules de même type que celles du transistor MOS de puissance connectées entre la borne d'alimentation haute et une source de courant reliée à la borne d'alimentation basse, et des moyens pour comparer les tensions de source du transistor de puissance et dudit petit nombre de cellules. Selon un mode de réalisation de la présente invention, les moyens de détection du fait que 1 'on se trouve dans la première plage de courant comprennent un deuxième petit nombre de cellules connectées par leur drain à la borne d'alimentation haute et par leurs sources à une source de courant et des moyens pour comparer les tensions de source des cellules du transistor principal et des cellules du deuxième petit nombre de cellules. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: la figure 1 représente schématiquement un circuit de détection de charge ouverte selon l'art antérieur; la figure 2 représente un transistor de puissance composite selon la présente invention; la figure 3 illustre la caractéristique tension- courant d'un transistor de puissance composite selon la présente invention; la figure 4 représente un mode de réalisation d'un circuit selon la présente invention; la figure 5 représente un chronogramme destiné à illustrer le fonctionnement d'un circuit selon la présente invention; et la figure 6 représente plus en détail des circuits logiques adaptés à un circuit selon la présente invention. Comme le représente la figure 2, la présente invention propose d'utiliser un transistor principal composite TP consti- tué de deux groupes de cellules ayant un drain commun et une source commune Le drain est connecté à une borne d'alimentation haute et la source à une charge dont l'autre borne est reliée à une borne d'alimentation basse, couramment la masse Les grilles des cellules du premier groupe, qui sont les plus nombreuses et qui forment un transistor TP 1, sont reliées à une première borne de commande Gi Les grilles du second groupe de cellules, qui forment un transistor TP 2, sont reliées à une borne de commande G 2 Les bornes de commande Gi et G 2 sont actionnables séparé- ment On choisira de préférence pour le nombre N 2 de cellules constituant le transistor TP 2, un nombre 10 à 40 fois inférieur à celui du nombre Ni de cellules constituant le transistor TP 1, par exemple 15 000 à 20 000 cellules pour le transistor T Pl et 500 à 2000 cellules pour le transistor TP 2. Selon l'invention, le transistor composite TP est com- mandé de sorte que, dans une première plage de courant, seul le transistor TP 2 est mis en conduction et que, dans une deuxième plage de courant s'étendant au-delà de la première plage, les deux transistors T Pl et TP 2 sont mis en conduction La détection de charge ouverte, c'est-à-dire la détection du passage du cou- rant de charge en dessous d'une valeur minimale est effectuée de la même façon que dans le cas de la figure 1 Mais alors, on se trouve nécessairement dans une plage de courant faible, c'est-à- dire que seul le transistor TP 2 est dans un état de conduction. La résistance à l'état passant de ce transistor TP 2 est élevée par rapport à la résistance d'ensemble du transistor composite. On peut donc mesurer des seuils X fois plus faibles que dans le cas du circuit de la figure 1, X étant égal au rapport entre le nombre N 2 de cellules constituant le transistor TP 2 et le nombre Nl+N 2 de cellules constituant l'ensemble des transistors T Pl et TP 2 Avec les exemples de valeurs numériques indiqués précédem- ment, on peut donc atteindre des courants de seuil ILO 10 à 40 fois plus faibles qu'avec les circuits de l'art antérieur pour un transistor de puissance ayant dans son ensemble le même nombre de cellules. La figure 3 illustre le mode de commande d'un tran- sistor selon la présente invention Elle représente la tension Vds aux bornes du transistor composite en fonction du courant dans la charge Lors de la commande de mise en conduction du transistor composite, seul le transistor TP 2 est mis en conduc- tion et la caractéristique tension-courant a donc une pente égale à Ron 2 Dès que le courant dans la charge atteint une valeur I 2, la grille Gi du transistor T Pl est à son tour caomandée et le transistor T Pl entre également en conduction La pente tension/courant est alors égale à Ron (résistance à l'état passant de l'ensemble TP des transistors T Pl et TP 2) Si le courant redescend au-dessous de la valeur I 2, on effectue, pour une valeur du courant Il légèrement inférieure à I 2, une nouvelle commutation du transistor composite pour interrompre la mise en conduction du transistor T Pl et l'on a à nouveau un état de conduction du seul transistor TP 2 Si le courant continue à décroître et chute en dessous d'une valeur ILO telle que déter- minée par un comparateur similaire à oelui de la figure 1, une indication de charge ouverte est fournie On a désigné dans la figure par Vdsl la tension drain-source correspondant à ILO, par Vds 2 la tension correspondant au courant Il pour laquelle le transistor T Pl èsse de conduire, par Vds 3 la tension pour laquelle le transistor T Pl canomence à conduire, par Vds 4 la tension présente quand le transistor T Pl vient de cesser de30 conduire et que seul le transistor TP 2 conduit, et par Vds 5 la tension pour laquelle la commutation est effectuée du seul tran- sistor TP 2 vers l'ensemble des transistors T Pl et TP 2 On notera qu'on a choisi une valeur Il d'interruption de conduction du transistor T Pl inférieure à la valeur I 2 de mise en conduction du transistor T Pl pour éviter des phénomènes d'oscillations parasites. Pour faire fonctionner le système selon la présente invention, on prévoit des "uyens pour détecter le fait que l'on atteint la tension Vds 5 par valeur croissante, que l'on atteint la tension Vds 2 par valeur décroissante et que l'on atteint la tension Vdsl On doit donc a priori associer au système selon la présente invention trois comparateurs/détecteurs de seuil Néan- moins, dans un exemple de réalisation pratique exposé ci-après, on utilisera seulement deux comparateurs en choisissant Vdsl et Vds 2 de valeurs égales et en prévoyant des circuits logiques propres à différencier les deux cas de passage par Il ou par IL'. La figure 4 représente sous forme de blocs un tran- sistor composite selon l'invention associé à des circuits logiques de commande et de détection. On retrouve dans cette figure les transistors T Pl et TP 2 dont les drains sont reliés à la tension VCC et les souroes à une charge L dont l'autre borne est reliée à la masse Des transistors de détection T 51 et T 52 constitués de cellules iden- tiques à celles des transistors T Pl et TP 2 mais en petit nombre sont reliés par leur drain à la tension haute VCC et par leur source à la masse par l'intermédiaire de sources de courant res- pectives IREF 1 et IREF 2 Un bloc comparateur et amplificateur 10 permet de comparer la tension VL au niveau des sources du tran- sistor composite TP 1-TP 2 avec les tensions V 51 et V 52 respecti- vement présentes au niveau des sources des transistors de détec- tion T 51 et T 52 Le bloc 10 fournit des signaux d'alarme AL 1 et AL 2 à un circuit logique 11. Le signal d'alarme AL 1 indique que le courant IL dans la charge est inférieur au seuil I Lt quand seul le transistor TP 2 fonctionne, ou bien que le courant IL est inférieur au seuil Il lorsque l'ensemble du transistor composite fonctionne. Le signal AL 2 indique que le courant IL est inférieur au seuil I 2 quand seul le transistor TP 2 fonctionne. Les signaux ALU et AL 2 sont envoyés à un circuit logique Il qui reçoit par ailleurs un signal PPOFF en provenance d'un détecteur 12 de tension grille-source du transistor TP 1. Ce signal PPOFF indique que le transistor T Pl est effectivement bloqué Par ailleurs, il est prévu un bloc 13 de validation à la mise en conduction fournissant un signal VALB au circuit logique 11 Le circuit logique Il reçoit aussi un signal OFFG de commande générale du dispositif et fournit d'une part un signal OFFPP d'inhibition d'un bloc de commande 14 de la grille Gi du transistor TP 1, d'autre part un signal OL indiquant une charge ouverte La référenoe 15 désigne un bloc de commande de la borne de gâchette G 2 des transistors TP 2, T 51 et T 52. En supposant qu'un signal de commande en créneau, par exemple, arrive sur des blocs de commande de grille 14 et 15, au démarrage, quand le signal OFFG est émis, le bloc de commande 15 fournit un signal au rythme des créneaux aux transistors TP 2, T 51 et T 52 tandis que le signal OFFPP inhibe le bloc de commande 14 C'est seulement après que le signal AL 2 a commuté que le signal OFFPP commute et que le bloc de commande 14 déclenche une mise en conduction du transistor TP 1 Inversement, quand le courant décroît, le signal AL 1 déclenche dans un premier temps l'inhibition du bloc de commande 14 et, dans un deuxième temps la fourniture du signal OL. L'allure des divers signaux est représentée en figure 5 sous forme d'un chronogramme dans lequel on a illustré l'allure des signaux lors de six phases de fonctionnement suc- cessives. Phase 1: phase de démarrage normale du dispositif. Lorsque le composant est mis en marche, le signal OFFG tombe à O autorisant le démarrage du seul transistor TP 2, le transistor T Pl restant bloqué par le signal OFFPP qui est actif Le tran- sistor TP 2 étant commandé, sa grille monte en tension (VG 2) et, par conséquent, le courant de charge IL commence à augmenter. L'alarme AL 1 est active jusqu'à ce que le courant IL atteigne et il dépasse le seuil ILO, le signal OL est aussi actif jusqu'à ce que ce seuil soit atteint L'alarme 2 est bien évidemment active car le courant IL n'a pas atteint le seuil I 2. Phase 2: Le courant de charge IL continue d'augmenter et dépasse le seuil I 2, l'alarme 2 tombe alors à O entraînant le démarrage du transistor T Pl par la chute à O du signal OFFPP La tension de grille du transistor T Pl qui avait jusqu'alors suivi la tension de charge VL (VL 2 chutes de tension de diodes en direct (VF) dans cette application) se met à augmenter et lorsque sa tension Vgs devient suffisamment positive, le signal PPOFF tombe à O indiquant que le transistor T Pl est réellement en activité Le courant de charge IL circule alors dans les deux transistors T Pl et TP 2. Phase 3: C'est la phase préliminaire à une détection de "charge ouverte" du dispositif en fonctionnement, les deux transistors étant en activité Lorsque le courant de charge IL chute (charge déconnectée,-) et tombe en-dessous du seuil Il, l'alarme 1 devient active Immédiatement, le transistor T Pl est coupé par le signal OFFPP et l'alarme 2 redevient active car lorsque les 2 transistors T Pl et TP 2 sont passants, cette alarme est volontairement inhibée par un artifice logique Le tran- sistor principal T Pl étant coupé, sa tension grille VG 1 chute, et lorsqu'elle devient négative par rapport à VL, le signal PPOFF est généré confirmant que le transistor T Pl est bien coupé Le courant dans la charge ne circule plus que dans le transistor auxiliaire TP 2 (L'alarme 1 retombe à O du fait que le transistor T Pl étant coupé, tout le courant de charge (sensi- blement égal à Il) circule dans le transistor TP 2). Phase 4: Le courant dans la charge continue de décroître et lorsque le seuil ILO est atteint, l'alarme 1 rede- vient active et la détection de "charge ouverte" s'opère, le signal OL devenant actif. Phase 5: Equivalente à la Phase 1, sauf que VG 2 est déjà stabilisé et que VG 1 = VL 2 Vf de diode (dans oet exemple particulier). Phase 6: Similaire à la Phase 2. La figure 6 représente un exemple de réalisation pratique des schémas représentés sous forme de blocs en figure 4 De mêmes blocs ou éléments sont désignés par les mêmes réfé- renoes numériques. Le bloc 10 comprend deux comparateurs Cl et C 2 et des amplificateurs respectifs 20 désignés pour la commodité de la représentation par un bloc unique 20 Les sorties A Ll et AL 2 sont croisées Elles correspondent respectivement à la sortie du comparateur Cl et à la sortie du comparateur C 2 Le comparateur Cl compare la tension VL à la tension V 51 et le comparateur C 2 compare oette tension VL à la tension V 52 Le détecteur 12 de tension de grille du transistor T Pl compare la tension VL à la tension de grille G 1 et fournit le signal PPOFF Ainsi, les signaux AL 1 et AL 2 sont actifs si, respectivement, la tension VL est supérieure à V 51 et V 52 et la sortie PPOFF est active si VL est supérieure à VG 1 Le bloc de validation 13 comprend un tran- sistor MOS 22 en série avec des résistances respectives 23 et 24, le point de connexion des résistances 23 et 24 étant relié à un inverseur 25 Une diode zener de protection 26 est disposée en parallèle sur la résistance 24 La grille du transistor 22 est reliée à la borne G 2 Ainsi, dès qu'un signal G 2 est appliqué, 1 'entrée de 1 'inverseur 25 est amené à niveau haut et sa sortie VALB à niveau bas. Le bloc logique 11 comprend des inverseurs Il à I 4, des portes NON OU, NOR 1 à NOR 4, et une porte NON ET, NAND, ainsi qu'un transistor MOS 27 La connexion de ces divers éléments est représentée dans la figure qui sera considérée comme faisant partie intégrante de la présente description La sortie de la porte NOR 1 fournit le signal OL et la sortie de la porte NAND le signal OFFPP L'inverseur Il reçoit le signal PPOFF, l'inverseur I 2 le signal A Ll, l'inverseur I 3 le signal OFFG, la porte NOR 2 les signaux VALB et ALU ainsi que la sortie de la porte NOR 3, l'inverseur I 4 le signal AL 2. Quand le circuit est mis en route, le signal OFFG passe à zéro et le signal VG 2 est fourni sur la grille G 2 Avant même que ce signal VG 2 ait eu une influenoe sur les grilles des divers transistors, le signal VALB est à 1 d'o il résulte que la porte NOR 2 fournit nécessairement une sortie à O et la porte NAND dont 1 'autre entrée est à 1 fournit un signal à 1 qui confirme l'extinction du transistor TP 1 Ensuite, dés que le signal a monté sur la borne G 2, le signal VALB passe à O et la porte NOR 2 peut conmuter si ses autres entrées passent également à O Le circuit 13 a donc bien comme on l'a indiqué seulement pour fonction de fixer l'état initial de blocage du transistor TP 1. L'homme de métier pourra vérifier que le circuit logique 11 assure bien les fonctions souhaitées Par exemple, dans une phase initiale de fonctionnement, tandis que le signal VG 2 est appliqué, et alors que la tension VL est encore infé- rieure à V 51 et V 52 (IL est inférieur à ILO) AL 1 et AL 2 sont à 1 et les sorties des portes NO Ri et NAND sont à 1 Dès que la tension VL devient supérieure à V 51, AL 1 passe à O et la sortie de la porte NO Ri passe de 1 à O stoppant la fourniture du signal OL Ensuite, quand la tension V 52 est dépassée, AL 2 passe à O et la sortie de la porte NAND passe également à O d'o il résulte un arrêt de l'inhibition du transistor TP 1 On pourra aussi vérifier que les autres phases souhaitées de fonctionnement du circuit sont satisfaites par le circuit logique 11. A titre d'exemple, la demanderesse a réalisé un campo- sant dans lequel le transistor T Pl comprenait 19400 cellules, le transistor TP 2 comprenait 745 cellules, le transistor T 51 com- prenait 10 èllules, et le transistor T 52 comprenait 2 èllules. Le circuit détaillé illustré en figure 6 a seulement été décrit rapidement car il ne constitue qu'un mode de réali- sation de la présente invention dont les aspects principaux ont été exposés précédemment et l'homme de métier pourra apporter diverses variantes et modifications au circuit sans sortir du domaine de l'invention. REVENDICATIONS 1 Circuit de détection de charge ouverte pour un transistor MOS de puissance destiné à fonctionner en commuta- tion, caractérisé en ce que ce transistor MOS est divisé en deux transistors (TP 1, TP 2) en parallèle, le deuxième transistor ayant une résistance à l'état passant plus élevée que celle du premier, en ce qu'il comprend des moyens pour activer seulement le deuxième transistor quand le courant est dans une plage de valeurs faibles, et en ce qu'il comprend des moyens de détection de charge ouverte tandis que l'on est dans ladite plage de valeurs faibles. 2 Circuit de détection de charge ouverte pour un transistor MOS de puissance destiné à fonctionner en commutation et constitué d'un grand nombre de cellules connectées en paral- lèle entre une borne d'alimentation haute et une borne d'alimen- tation basse par rapport à une charge, caractérisé en ce que lesdites cellules sont divisées en un premier et un deuxième groupe de cellules, les électrodes de commande du premier groupe de cellules étant reliées à une première borne de commande (Gi), les électrodes de commande des cellules du deuxième groupe de cellules étant reliées à une deuxième borne de commande (G 2), le nombre de cellules du deuxième groupe étant inférieur au nombre de cellules du premier groupe; et en ce qu'il comprend: des moyens pour inhiber le fonctionnement du premier groupe de cellules (TP 1) quand le courant dans la charge se trouve dans une plage basse de valeurs; des moyens de détection de passage du courant en dessous d'une valeur de seuil prédéterminée agissant tandis que l'on est dans ladite plage basse de valeurs de courant. 3 Circuit de détection de charge ouverte selon la revendication 2, caractérisé en ce que les moyens de détection de passage en dessous d'une valeur de seuil comprennent un petit nombre de cellules (T 51) de même type que celles du transistor MOS de puissance connectées entre la borne d' alimentation haute et une source de courant (I 51) reliée à la borne d'alimentation basse, et des moyens (Cl) pour comparer les tensions de source du transistor de puissance et dudit petit nombre de cellules. 5 4 Circuit de détection de charge ouverte selon la revendication 3, caractérisé en ce que les moyens de détection du fait que l'on se trouve dans la première plage de courant comprennent un deuxième petit nombre de cellules connectées par leur drain à la borne d'alimentation haute et par leurs souroes10 à une source de courant et des moyens pour comparer les tensions de source des èllules du transistor principal et des cellules du deuxième petit nombre de cellules.