Brevet FR2685836A1 — publié le 19930702

Procédé et dispositif de restitution de symboles, et ses applications à l'égalisation de canal de transmission et au décodage convolutionnel de symboles, notamment en radiotéléphonie numérique L'invention se rapporte à la transmission de signal numérique, et plus particulièrement à un procédé, et au dispositif correspondant, de restitution de symboles et à ses applications à l'égalisation de canal de transmission numérique et au décodage convolutionnel de symboles, notamment en radiotéléphonie numérique. Dans le domaine de la transmission numérique de symboles via des voies radio, notamment pour les communications radiotéléphoniques, la restitution à la réception de l'intégrité des informations numériques nécessite des traitements particuliers à l'émission et à la réception. Notamment, à l'émission, il est connu d'effectuer un codage convolutionnel pour générer, à partir d'une suite de symboles à transmettre, à un rythme donné, une suite de symboles à un rythme plus rapide en introduisant une redondance par des combinaisons linéaires de plusieurs symboles. Cette redondance permet alors à la réception de reconstituer la suite des symboles utiles, même si des erreurs se sont produites. De même, du fait du canal de transmission utilisé (voie radio) la transmission génère fréquemment des multitrajets qui se traduisent à la réception par un étalement de l'énergie correspondant à un symbole émis sur une durée égale à plusieurs symboles. A la réception, il est alors nécessaire de rechercher des symboles à partir d'un signal reçu résultant, à un instant donné, de contributions de plusieurs symboles et les processus de décision sur la valeur des symboles dans le signal doivent tenir compte d'une suite de symboles de longueur égale soit à la longueur de dispersion possible d'un symbole transmis via un canal radio, classiquement 4 ou 5 symboles pour l'égalisation du canal de transmission, soit à la suite de symboles combinés lors du codage convolutionnel à l'émission, pour le décodage. Classiquement les procédés de restitution de symboles utilisent un algorithme dit de "VITERBI" qui consiste à mémoriser toutes les séquences possibles pour une suite de symboles reçus donnée et à calculer pour chaque séquence une distance ou "métrique" correspondant à la somme des écarts entre les signaux reçus et les symboles de cette séquence. La décision sur un symbole est donc obtenue à partir d'un ensemble d'hypothèses sur la suite de symboles de la séquence complète. La mémoire nécessaire tout comme le nombre de calculs à mettre en oeuvre sont donc très importants. L'invention a pour objet un procédé de restitution de symboles qui nécessite moins de mémoire et moins de calculs que les procédés utilisant l'algorithme de VITERBI en utilisant un algorithme dit de "HARVEY", qui conduit à une décision sur chaque symbole reçu compte tenu d'un ensemble de symboles précédents, déjà décidés, et d'un ensemble de symboles suivants non encore décidés. Suivant l'invention, un procédé de restitution de symboles transmis sur un canal de transmission numérique soit directement, soit suivant une suite d'autres symboles codé par codage convolutionnel, caractérisé en ce qu'il consiste pour restituer la valeur de chaque symbole courant reçu par un récepteur à analyser sur toute la durée de dispersion d'un symbole courant, I'ensemble des contributions des symboles suivants en soustrayant les contributions déjà décidés des symboles précédents, et à décider de la valeur du symbole courant dispersé à partir de la combinaison des symboles suivants présentant la distance la plus proche des valeurs d'échantillons du signal reçu. Le dispositif pour la mise en oeuvre de ce procédé lui est adapté de façon à optimiser la charge des différents éléments de calcul et à minimiser les mémoires nécessaires. L'invention a également pour objet l'utilisation du procédé de restitution de symboles pour la fonction dite "d'égalisation" du canal de transmission d'une chaîne de réception de symboles numériques. L'invention a également pour objet l'utilisation du procédé de restitution de symboles pour la fonction de décodage convolutionnel d'une chaîne de réception de symboles numériques. L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide de la description qui suit en référence aux figures annexées. - La figure 1 est un schéma explicatif du procédé à partir des suites de symboles reçus - La figure 2 illustre la table de pondération des valeurs de C1 suivant la métrique M, pour une décision "douce". - La figure 3 est un diagramme séquentiel du procédé de restitution selon l'invention - La figure 4 illustre un message de type message de radiotéléphone numérique. - La figure 5 illustre un premier mode de réalisation du dispositif de restitution, d'architecture systolique à 6 additionneurs-soustracteurs. - La figure 6 illustre un deuxième mode de réalisation du dispositif de restitution, d'architecture rebouclée à 6 additionneurs-soustracteurs. - La figure 7 illustre un troisième mode de réalisation du dispositif de restitution, d'architecture rebouclée à 3 additionneurs-soustracteurs. - La figure 8 illustre un mode de réalisation du dispositif de restitution de même organisation que le premier mode de réalisation mais pour une décision "douce", avec des formats de données différents. - La figure 9 illustre un mode de réalisation du dispositif de restitution de même organisation que le troisième mode de réalisation mais pour une décision "douce". - Les figures 10, 1 1 et 12 illustrent respectivement un exemple de structure, un treillis de codage et une séquence codée puis décodée, selon un procédé de codage convolutionnel. - La figure 13 illustre un exemple de treillis de codage convolutionnel utilisable en radiotéléphonie numérique. - La figure 14 illustre un mode de réalisation du dispositif de restitution pour un décodage convolutionnel d'architecture rebouclée à 2 additionneurs-soustracteurs. Le procédé de restitution de symboles suivant l'invention sera d'abord décrit ci-après dans son application à l'égalisation du canal de transmission. Dans ce cas, les symboles émis sont supposés dispersés sur 5 périodes symbole, la durée de la réponse impulsionnelle du canal étant supposée égale à 5 périodes symboles. Comme indiqué succinctement cidessus, le procédé de restitution de symboles utilisant un algorithme dit de "HARVEY" consiste à analyser sur la durée du symbole dispersé, I'ensemble des contributions des symboles suivants, les contributions des symboles précédents déjà décidés ayant été soustraites, et à décider de la valeur du symbole dispersé à partir de la combinaison des symboles présentant la distance la plus proche des valeurs d'échantillons du signal reçu, sur la durée du symbole dispersé à décider. La figure 1 est un schéma explicatif du procédé à partir des suites de symboles, C1 est le symbole courant à l'instant t, qui doit être "décidé" Col ... C4 sont les 5 symboles précédents déjà décidés C2, ... C6 sont les 5 symboles suivants. Le symbole courant C1 à l'instant t, que l'on doit décider, s'étale de l'instant t à l'instant (t+5) suivant une répartition donnée par les coefficients de la réponse impulsionnelle du canal soient gi, g2, g3, 94, 95 et 96 mesurés périodiquement sur des séquences d'apprentissage connues. Pour décider de la valeur de C1, il importe de considérer les contributions de C1 et de C2, C3, C4, C5 et C6 aux instants t, (t+1), (t+2), (t+3), (t+4) et (t+5) et de comparer, pour chaque combinaison possible de valeurs de C1 à C6, les valeurs résultantes à ces instants avec les échantillons de signal reçu, en ayant au préalable soustrait les contributions des symboles précédents déjà décidés. A l'instant (t+5), la somme des contributions des symboles C1 (à décider), C2, C3 ... C6 vaut W6 = C1 96 + C2 95 + C3 94 + ... C6 91 Cette valeur est à comparer avec R'6 qui est l'échantillon reçu R6 à l'instant t+5 auquel on a soustrait les contributions des symboles précédents Cg, C1 ... déjà décidés. D'où l'erreur E6 telle que C6 C5 E6 = W6 - R'6 = [g1 g2 ... g6] . - R'6 C1 En fait, compte tenu de l'hypothèse selon laquelle l'étalement s'effectue sur 5 périodes symboles, aucun des symboles précédents C1 n'a encore d'influence à l'instant t+5 et R'6 = R6. De même à l'instant (t+4), I'ensemble des contributions des symboles C1 à C5 est W5 = C1 g5 + C2 g4 + ... C5 g1 L'erreur à cet instant s'écrit: C6 C5 E5 = W5 = R'5 = [0 g1 ... g5] . - R'5 C1 où R'5 est l'échantillon reçu R5 auquel on a soustrait la contribution du symbole C0 précédant C1 Soit R'5 = R5 - gg C0 etc... A l'instant t, W1 = C1 g1 et E1 = W1 - R'1 où R'1 est l'échantillon reçu R1 auquel on a soustrait les contributions des 5 symboles précédents. Globalement, de l'instant t à l'instant (t+5) on peut écrire sous forme matricielle E6 g1 g2 g3 g4 g5 g6 C6 R'6 E5 0 g1 g2 g3 g4 g5 C5 R'5 E4 0 0 g1 g2 g3 g4 C4 R'4 E(J) = = E3 0 0 0 g1 g2 g3 C3 R'3 E2 0 0 0 0 g1 g2 C2 R'2 E1 0 0 0 0 0 g1 C1 R'1 où J est la combinaison de symboles C1, C2, ... C6 Les coefficients gj de la réponse impulsionnelle sont complexes, les parties réelle et imaginaire étant chacune codée sur 6 bits. Comme indiqué ci-dessus, les échantillons R' sont les échantillons reçus auxquels on a soustrait les contributions des symboles précédents C0 ... C-4 ... déjà décidés. Les échantillons R' sont codés sur 6 bits. Ainsi R'1 = R1 - 92 C0 - g3 C1 - 94 C2 - 95 C-3 - 96 C-4 R'2 = R2 - g3 C0 - g4 C1 -g5 C2 - 96 C3 R'3 = R3 -g4 Co - g5 C-1 -96 C2 R'4 = R4 - 95 C0 - 96 C1 R'5 = R5 - 96 C0 R'6 = R6 Pour toutes les combinaisons possibles de valeurs de C2, C3, C4, C5, C6 pour C1 = +1 d'une part et C1 = 0 d'autre part, soit pour 64 combinaisons, les métriques, égales aux sommes des carrés des modules des erreurs de E1 à E6, sont calculées. La combinaison conduisant à la métrique minimale est retenue. La décision sur la valeur du symbole C1 peut alors être caractérisée de deux manières : - La valeur de C1 permettant d'obtenir cette métrique minimale est directement retenue. La décision affecte la valeur 0 ou i de la combinaison retenue pour le symbole C1. La décision est dite "dure" ou "binaire". Dans ce cas, toutes les opérations du type gj Cn sont en 6 bits x 1 bit et se ramènent à de simples additions. - La valeur de C1 de la combinaison retenue (0 ou 1) permettant d'obtenir la métrique minimale est retenue en temps que valeur la plus probable. Cependant, la métrique peut être minimale et non nulle, indiquant que la valeur est la plus vraisemblable (métrique minimale) avec une probabilité de vraisemblance non maximale (métrique non nulle). La métrique minimale s'écarte.d'autant plus de zéro que le rapport signal à bruit diminue et donc que la probabilité de confusion entre les valeurs augmente. En conséquence, la décision binaire (0 ou 1) est pondérée par une valeur proportionnelle à l'inverse de la métrique minimale.Pratiquement, on élabore un mot de 4 bits dont le bit de signe indique la valeur binaire du symbole C1 (- pour 0, + pour 1) et les trois autres bits donnent la position, dans une table, de la valeur de la pondération k; cette table représentant la métrique maximale Mmax admissible découpée en huit zones élémentaires comme illustré par la figure 2. Les opérations du type gj Cn sont alors - en 6 bits x 4 bits dans le calcul des contributions des symboles précédents Cg ... C4 déjà examinés - en 6 bits x 1 bit dans le calcul des contributions du symbole à décider et des symboles suivants. La décision est dite "douce" ou multi-bits. En résumé, le procédé de restitution peut se résumer de la manière suivante, comme illustré par le diagramme séquentiel de la figure 3. A chaque période symbole, c'est-à-dire pour chaque cycle de calcul, à partir de la réponse impulsionnelle du canal (91, g2, ... 96) des symboles décidés précédents (C 4 ... C0) et des valeurs d'échantillons reçus R1, R2 ... R6 - dans une première étape 10, soustraire des échantillons R1 à R6 les contributions des symboles précédents déjà décidés pour obtenir les valeurs R'1 à R'6 - dans une deuxième étape 20, calculer pour une combinaison possible J de C1, C2 ... C6 les valeurs d'erreurs E1, E2 ... E6 - dans une troisième étape 30, calculer la métrique M(J) correspondant à cette combinaison J = (C1, C2 ... C6) à partir des valeurs d'erreurs calculées - dans une quatrième étape 40, comparer cette métrique à une valeur minimale précédemment mémorisée pour une combinaison précédente ; - effectuer les étapes 20 à 40 pour toutes les combinaisons possibles - dans une dernière étape, 50, décider de la valeur C1 (1 bit ou 4 bits suivant que la décision est "dure" ou "douce") à partir de la combinaison J mémorisée qui a donné la métrique minimale. Pour l'un des messages normalisés de type radiotéléphone numérique, GSM tel qu'illustré par la figure 4, de durée 4,615 ms et comportant 148 symboles (ou bits), dont 58 symboles utiles, 26 symboles prédéterminés constituant une séquence dite séquence d'apprentissage, 58 autres symboles utiles, 3 symboles de "queue" à l'avant et 3 autres symboles de "queue" à la fin du message ; le procédé de restitution doit décider les 116 symboles utiles sur la durée d'un message, soit en 4,615 ms.En fait, I'algorithme sera mis en oeuvre de deux manières distinctes à partir de la séquence d'apprentissage de 26 symboles placée au milieu de chaque message qui permet de mesurer le jeu de coefficients de la réponse impulsionnelle du canal - en remontant le temps à partir des 5 premiers symboles de la séquence d'apprentissage et en traitant les 58 symboles au début des messages. - dans le sens normal du temps à partir des 5 derniers symboles de la séquence d'apprentissage et en traitant les 58 derniers symboles du message. Dans le sens croissant du temps, comme indiqué ci-dessus 91 92 93 94 95 g6 C6 R'6 0 g1 g2 g3 g4 g5 C5 R'5 0 0 g1 g2 93 94 C4 R'4 E(J) = 0 0 0 g1 g2 g3 C3 R'3 0 0 0 0 g1 92 C2 R'2 0 0 0 0 0 g1 C1 R'1 Dans le sens décroissant du temps, le calcul montre que, C1 étant toujours le symbole à décider, C2, C3 ... C6 les symboles déjà décidés et R'1, R'0 ... R'-4 les valeurs d'échantillons après déduction des contributions des symboles déjà décidés : g1 g2 g3 g4 g5 g6 C1 R'1 0 g1 g2 g3 g4 g5 C0 R'0 0 0 g1 g2 g3 g4 C-1 R'-1 E(J) = 0 0 0 g1 g2 g3 C-2 R'-2 0 0 0 0 g1 g2 C-3 R'-3 0 0 0 0 0 g1 C-4 R'-4 En conséquence, le dispositif de mise en oeuvre est commun aux 2 phases, en utilisant en lieu et place de R'6, R'5 ...R'1 la séquence R'1 R'0 ... R' 4 et en lieu et place de C6 ... C1 la séquence C1 ... C 4. La seule conséquence notable de ce double fonctionnement est la position de C1 dans la séquence des symboles : soit en "MSB" dans le sens croissant du temps, soit en "LSB" dans le sens décroissant du temps. De plus, à la "sortie" du procédé de restitution, en fin du traitement des 58 symboles, il faut prendre en compte les 3 symboles de queue et ensuite désactiver progressivement l'algorithme, c'est-à-dire se limiter aux échantillons sur lesquels peut porter le calcul de la métrique à un instant donné. Pour obtenir le traitement en temps réel nécessaire, le dispositif de mise en oeuvre du procédé de restitution doit traiter un message dans sa durée en reprenant l'exemple ci-dessus, pendant 4,615 ms, il faut traiter 126 symboles (116 utiles + 10 d'apprentissage). 1 symbole a une durée de 36,6 s et le rythme de traitement des symboles est 28kHz. Ce débit n'est valable que si le dispositif de mise en oeuvre ne réalise que les opérations dédiées à ltégalisation.Ceci est l'hypothèse retenue dans la suite. A ce débit, il faut réaliser, comme indiqué ci-dessus et illustré par la figure 3 - le calcul des R'n (réel et imaginaire) à partir du signal R(t) et des échantillons décidés avant C1 - le calcul des contributions En (partie réelle Enr et imaginaire Eni) pour chaque combinaison C1 C2 ...C6, soit pour 26 = 64 combinai sons E1 = C1 gî - R'1 E2 = C1 92 + C2 91 - R'2 E3 = C1 93 + C2 92 + C3 91 - R'3 E4 = C1 94 + C2 93 + C3 92 + C4 91 - R'4 E5 = C1 95 + C2 94 + C3 93 + C4 92 + C5 91 - R'5 E6 = C1 96 + C2 95 + C3 94 + C4 93 + C5 92 + C6 91 - R'6 - le calcul de la métrique totale pour chaque combinaison J = (C1, C2, C3, C41 C5, C6):: M = #|En|2 M = E1r2 + Eli2 + E2r2 + E2i2 + ... + E6r2 + E6i2 li li 2r 2i 6r 6' - la détermination de la métrique minimale Mmin, - la déduction du bit C1 décidé, et sa mémorisation au rythme de 28 KHz. Pour l'exemple indiqué ci-dessus, les formats des différentes valeurs traitées et des résultats seront par exemple les suivants - gj : complexe, 6 bits pour chaque partie - Cp (contribution des symboles précédents) : réel sur 1 bit; - Cn (contribution des symboles à décider) : réel sur 1 bit; - R(t) : complexe, 6 bits pour chaque partie - En : complexe, 8 bits pour chaque partie - Multiplication E 2: complexe sur 16 bits pour chaque partie - Métrique M : réel sur 16 bits. La fréquence pour traiter chaque combinaison sera au moins égale à 64 x 28 KHz, soit de l'ordre de 2MHz. La structure en triangle des six équations Ei à calculer, le nombre d'opérations par équation allant de i à 6 n'est pas propice à une implantation optimale si les calculs sont effectués dans l'ordre où ils ont été présentés ci-dessus. La structure peut par contre être régularisée en imbriquant le calcul des parties réelles et des parties imaginaires. Suivant un premier mode de réalisation, le dispositif destiné à la mise en oeuvre du procédé de restitution selon l'invention comporte six additionneurs-soustracteurs (autant d'additionneurs-soustracteurs que d'opérations dans l'équation la plus longue) organisés selon une architecture dite "systolique", la sortie d'un additionneur-soustracteur étant reliée à l'entrée du suivant. La figure 5 illustre ce premier mode de réalisation, la suite des échantillons d'entrée R(t) est décomposée sous forme d'une partie réelle Rr(t) et Ri(t) dans deux registres Gr et Gi.Le dispositif comporte en outre: - un compteur J à 6 bits donnant à chaque étape de calcul les 6 bits de la combinaison J = (C1, C2, ... C6) (ou J = (C1, Cg, ... C 4)) - un compteur d'états, - une mémoire de la combinaison J donnant la métrique minimale Mmin, réactualisée après chaque série de calculs relatifs à une combinaison J ; - une mémoire de métrique minimale Mmin. - des mémoires pour les coefficients de la réponse impulsionnelle g1r ... g6r et g1i ... g6i ; - des mémoires où sont mises en mémoire les valeurs R' qui vont être utilisées pour le test des 64 combinaisons J à chaque cycle de calcul, permettant de décider de la valeur du symbole C1 : R'1r ... R'6r et R'1i ... R'6i. Six portes "ET", P1 ... Pt, P6 reçoivent chacune sur leurs deux entrées un coefficient gj de la réponse impulsionnelle du canal et un bit Cn qui est soit un bit déjà décidé, pour le calcul des R'n, soit un bit hypothèse pour le calcul des En. Les sorties de ces portes sont reliées aux premières entrées de respectivement six additionneurs-soustracteurs, A1 ... A5, A6. Les secondes entrées de ces additionneurs-soustracteurs sont reliées aux sorties de registres d'entrée respectivement G1 ... Gg, G6 dont les entrées reçoivent, via des multiplexeurs d'entrée MX1, ..., MX6, soit les échantillons R(t), partie réelle ou partie imaginaire pour le calcul des R'n, soit les parties réelles ou imaginaires des R'n, soit des résultats intermédiaires, la sortie de chacun des additionneurs étant susceptible d'être appliquée via ces registres à l'entrée correspondante de l'additionneur de rang précédent :Ainsi la sortie de l'additionneur-soustracteur A6 est reliée à une entrée du multiplexeur d'entrée MXs dont la sortie est reliée au registre Gg. De même la sortie de l'additionneur-soustracteur As est reliée via le multiplexeur d'entrée MX4 dont la sortie est reliée au registre G4 à l'additionneur-soustracteur A4 etc... La sortie de l'additionneursoustracteur A2 étant reliée, via le multiplexeur MX1 dont la sortie est reliée à l'entrée du registre.G1, à l'entrée de l'additionneur-soustracteur A1. Les sorties de chacun de ces additionneurs-soustracteurs A1 ... A6 sont également reliées aux entrées de registres de sortie G11 ... G15, 616. Comme il sera indiqué ci-après, dans ce mode de réalisation les parties réelles Enr sont délivrées séquentiellement à la sortie de l'additionneur-soustracteur A1. Par contre les valeurs Eni imaginaires sont fournies à un même instant sur les sorties des six registres de sortie G11 ... G15, G16 Pour le calcul de la métrique ces valeurs doivent être d'abord élevées au carré puis additionnées. Pour cela la sortie de l'additionneur A1 et les sorties des registres de sortie G11 ... G1 6 sont reliées à un multiplexeur MX7 qui fournit successivement les parties réelles puis les parties imaginaires des valeurs En à un registre G7. La sortie de ce registre G7 est reliée aux deux entrées d'un multiplieur X qui élève donc au carré les valeurs qui lui sont appliquées.La sortie de ce multiplieur est reliée à un registre de sortie G1 7 dont la sortie est reliée à une première entrée d'un accumulateur A7 ayant sa sortie reliée aux entrées de deux registres G18 et G19. Les sorties de ces deux registres sont reliées aux deux entrées d'un multiplexeur MXg dont la sortie est reliée à la seconde entrée de l'accumulateur A7. La sortie du registre G18 est reliée à la première entrée d'un comparateur CP, cette entrée étant destinée à fournir la valeur de la métrique calculée pour une combinaison J donnée. Ce comparateur reçoit sur sa seconde entrée une valeur de métrique dite minimale qui a été mise en mémoire dans un registre G20 relié à la sortie du comparateur lors d'un cycle de calcul précédent relatif au même symbole. Lorsque le calcul a été effectué pour l'ensemble des 64 combinaisons J possibles, le registre G20 fournit sur sa sortie la combinaison qui a conduit à la métrique minimale. Le bit C1 de cette combinaison retenue est la valeur décidée pour ce bit courant. Le fonctionnement de ce dispositif sera mieux compris à l'aide du tableau qui suit où chaque colonne correspond aux opérations effectuées par un additionneur-soustracteur successivement aux instants t, t+ 1 t+6, I'opération étant en fait à l'instant t+n l'addition du résultat appliqué sur sa première entrée par l'additionneur de rang supérieur, au produit Cn gj appliqué sur sa deuxième entrée et indiqué dans la colonne. Le transfert d'un additionneur à l'autre est symbolisé par les flèches obliques. Le principe du calcul est le suivant : les parties réelles Enr sont d'abord calculées. Pour cela, à l'instant t les différents additionneurs A1 ... A6 reçoivent respectivement R'1r et C1g1r, R'2r et C2 gir, . R'6r et C6 gir Les soustractions correspondantes sont effectuées par les additionneurssoustracteurs. A la sortie de A1, on dispose immédiatement du résultat Eîr = Au deuxième coup d'horloge, t+1, les valeurs appliquées à l'additionneur A1 sont d'une part le produit C1g2r d'autre part le résultat de la soustraction effectuée par l'additionneur-soustracteur A2 à l'instant t soit C2g1r-R'2r. A la S 0 sortie de cet additionneur-soustracteur A1, qui effectue alors l'addition de ces deux valeurs à l'instant t+1, on dispose de la valeur E2r. En cet instant l'additionneur A2 dispose à la sortie de la porte P2 du produit C2g2r et via le multiplexeur MX2 dispose du résultat présent à la sortie de l'additionneur-soustracteur A3 à l'instant t, soit C3g1r-R'3r. A cet instant t+1 la sortie de l'additionneur-soustracteur A2 délivre donc un résultat intermédiaire qui sera transféré à une entrée de l'additionneursoustracteur A1 à l'instant t+2 etc... L'additionneur A6 quant à lui commence à l'instant t+1 à calculer E6i à partir de la partie imaginaire de R'6 c'est-à-dire effectue la soustraction: C1g6i-R'6i. Ce résultat intermédiaire sera transféré à l'additionneur-soustracteur As à l'instant t+2 où ce dernier additionneursoustracteur recevra sur sa deuxième entrée C2g5i etc... E6i sera donc le résultat calculé par l'additionneur A1 à l'instant t+6.A cet instant t+6 le calcul le plus court pour les valeurs imaginaires, Eii est calculé par l'additionneur-soustracteur A6 : C1g11-R'11. A ce même instant les parties imaginaires des valeurs Eni sont disponibles sur les sorties des additionneurs, respectivement As, A4, A3, A2 et A1. Ainsi, comme annoncé ci-dessus, les résultats réels arrivent à chaque coup d'horloge ce qui facilite la multiplication à effectuer par le multiplicateur X ; par contre les résultats imaginaires arrivent tous en même temps en fin de calcul. C'est pourquoi il est nécessaire de les mémoriser dans les registres de sortie respectivement G11 ... G1 6 afin de pouvoir les traiter séquentiellement par le multiplieur.Le multiplieur doit donc traiter, à une fréquence double par rapport aux additionneurs, tantôt les résultats réels tantôt les résultats imaginaires du calcul En 1 précédent, ce qui implique un entrelacement des opérations réelles et imaginaires correspondant à deux combinaisons J différentes et un séquencement ad hoc. Le séquenceur 100 commande donc la lecture des mémoires ou registres de coefficients ; il commande également les multiplexeurs MX, et la lecture des résultats dans les registres de sortie pour les appliquer aux instants ad hoc aux entrées du-multiplieur. La même structure calcule également les valeurs de R'r et R'i à partir des échantillons Rr(t) et Ri(t) à chaque début de trame, mais seulement sur cinq coups d'horloge, les valeurs de R' ainsi calculées étant valables pour les 64 combinaisons possibles de Ci. Selon le même symbolisme que celui explicité ci-dessus, le dispositif calcule les R' en imbriquant le calcul des parties réelles et des parties imaginaires, les parties réelles étant disponibles successivement à la sortie de l'additionneursoustracteur A1 tandis que les parties imaginaires sont disponibles simultanément, à l'instant t+4 sur les sorties des additionneurs-soustracteurs A2 ... A61 comme le montre le tableau qui suit Comme précédemment le premier résultat disponible à la sortie de l'additionneur-soustracteur A1- à l'instant t est la valeur R'5 = Rsr-g6rCo du fait que R'6r est égal à R6r. (c'est pourquoi seuls cinq coups d'horloge sont nécessaires). La deuxième valeur disponible sera R'4r = R4r-95r Cg - s6rC 1. 1. etc... Dès le premier coup d'horloge l'additionneur-soustracteur A6 calcule une partie de la valeur imaginaire R'ii : il calcule Rli-g6iC-4. etc... A l'instant t+4 l'additionneur-soustracteur A2 disposera de la valeur R'ii. Au même instant l'additionneur-soustracteur A6 qui aura effectué le calcul R5i-g6iC0 disposera donc de la valeur R'5i. Comme pour la partie réelle, R'6i=R6i. Cette structure à six additionneurs-soustracteurs doit donc fonctionner à un rythme un peu supérieur au rythme symbole multiplié par le nombre de combinaisons, soit pour l'exemple indiqué ci-dessus à 28 KHz x 64, c'est-à-dire à une fréquence de l'ordre de 1,8 MHz. Pour chaque combinaison, sept cycles élémentaires d'horloge sont nécessaires et la fréquence de travail des additionneurs-soustracteurs doit donc être de l'ordre de 13 MHz. De plus comme indiqué ci-dessus le multiplieur et la partie accumulateur doivent fonctionner à un rythme double pour traiter simultanément les parties réelles et imaginaires soit à un rythme de l'ordre de 26 MHz. Dans un autre mode de réalisation, dans le but d'équilibrer les charges de calcul comme précédemment mais d'une autre manière, chaque additionneur-soustracteur calcule une équation Enr, n variant de 1 à 6 et l'équation dite "réciproque" Emi, m allant de 1 à 6, et n+m étant égal à 7. Dans ce mode de réalisation, chacun des six additionneurs-soustracteurs est "autonome" c'est-à-dire qu'il n'a pas à recevoir de résultat provenant d'autres additionneurs-soustracteurs, sa sortie étant simplement rebouclée sur son entrée.La structure correspondante est illustrée par la figure 6 où les mêmes éléments que précédemment ont été désignés par les mêmes repères. Du. point de vue de la structure les seules différences sont donc que chacun des additionneurs-soustracteurs a sa sortie rebouclée sur son entrée, la sortie de A étant reliée à une entrée du multiplexeur d'entrée de même rang MX. Chacun des additionneurs-soustracteurs fournit alors deux résultatas; le tableau qui suit permet d'illustrer le fonctionnement de cette structure pour les différents calculs. A6 A5 A4 A3 A2 A1 t X rC29lr-R'2r E C391r-R'3r R r C49lr'R'4r C491r R 4r rC591,-R'5r R su C6g1r-R'6r t+1 E19gi-R'6i +C192r E3 +C292r E +C392r iS +C4g2r +C5S2r R'2r +C193r 4r E t+2 C245i r+C195i-R'5i +C193r +cZg3r Sx +c3g3r E +C4S3r t+3 C394j +czg4r +c1g4i R 4j +C194r +C2g4r * > iC19qi'R'4i +C294r 6-, +C394r E. E t+4 Fe C4g3; E5, +c3g3; +C293i 'C193i'R'3i -+C195r t+5 C5g2; +C492i 4; +C3g2; Eut; +C2g21 E | +C192i R 2i +C196r t+6 C6g1; +C591i +C4g11 +C3g11- +C2g11 5 0+C191i-R'1i A l'instant l'additionneur-soustracteur A6 fournit E1r = C1 R'1r. A l'instant t+1 I'additionneur-soustracteur As fournit le résultat E2r, C1g2r étant appliqué sur sa porte ET et C2 g1r-R'2r 2r étant le résultat, disponible sur sa sortie à l'instant t, réinjecté sur son entrée à t+ 1 etc... A l'instant t+5, l'additionneur-soustracteur A1 fournit sur sa sortie la valeur E6r résultat de l'ensemble des calculs qu'il a effectué entre l'instant t et l'instant t+5. Symétriquement à l'instant t+6 I'additionneur-soustracteur A1 dispose du résultat Eli+C1g1i - Rlli ... etc L'additionneur A6 qui a effectué à l'instant t+1 le calcul C1 g6i-R'6i et a additionné à ce résultat initial les valeurs intermédiaires C2 ggi à l'instant t+2 ... C6 g1i à l'instant t+6, dispose à cet instant du résultat E6i. Comme précédemment les résultats réels sont connus à chaque coup d'horloge, mais disponibles dans ce mode de réalisation sur les différentes sorties des additionneurssoustracteurs, tandis que les résultats imaginaires sont tous connus au même coup d'horloge. Ce dispositif comme le précédent, entraîne donc des ruptures de séquences en ce qui concerne le multiplieur et la mémorisation des résultats.La fréquence de travail, de l'ordre de 13 MHz, et le séquencement sont semblables à celles de l'architecture systolique décrite en référence à la figure 5. Seul le routage, le multiplexage de sortie et le choix des échantillons g, C et R' sont différents. Ces deux modes de réalisation ont en commun la relative lenteur du rythme de travail des opérateurs (de l'ordre de 13 MHz). Or, il est possible d'effectuer les additions-soustractions à un rythme plus rapide et donc de minimiser le nombre d'éléments nécessaires pour ces calculs. Dans ce but, la figure 7 représente un mode de réalisation du dispositif pour la mise en oeuvre du procédé de restitution suivant l'invention comportant seulement trois additionneurs-soustracteurs. Cette structure travaille donc plus rapidement et effectue, en huit coups d'horloge, d'abord les opérations concernant les parties réelles, puis en huit autres coups d'horloge les opérations correspondant aux parties imaginaires Le tableau qui suit illustre les calculs effectués en 8 coups d'horloge. Ce tableau est donc valable pour les parties réelles de gj et R'n puis pour les parties imaginaires. Une autre variante, si nécessaire, consisterait à utiliser 2 structures de ce type, I'une pour le traitement de la partie réelle, la seconde pour le traitement de la partie imaginaire, le tout en 8 coups d'horloge seulement. A1 A2 A3 t+l e1 C1g1 R 1 pC291 R 2 C391 R 3 +C6g1-R' C1g2 l+CaGz +C292 t+2 +C592 +C4g1-R'4 -+C193 t+3 +C493 +C392 +C5g1-R'5 t+4 +C3g4 +C293 +C492 t+5 +C295 E4 o +C194 +C393 t+6 EG o +C1g6 - +C294 t+7 - S ' Es +C1g5 La structure de base est la même que celle décrite en référence à la figure 5 c'est-à-dire que chaque additionneur-soustracteur A1, A2, A3 est rebouclé et dispose comme précédemment d'une porte d'entrée respectivement P1, P2, P3 où sont appliquées les valeurs Cn et gj, et d'un registre d'entrée respectivement G1, G2,G3 précédé d'un multiplexeur MX1I MX2, MX3 recevant les parties réelles ou imaginaires des valeurs R. Pour le calcul des échantillons R', ou les valeurs R' pour le calcul des En. L'avantage de cette structure comme le montre le tableau qui précède, est que les différents résultats partiels Enr et Eni arrivent tous à des instants différents sur l'une ou l'autre des sorties des trois additionneurs-soustracteurs. En conséquence il n'est pas nécessaire de mémoriser les résultats fournis par les sorties de ces additionneurs-soustracteurs et ces sorties sont reliées aux trois entrées d'un multiplexeur MXo dont la sortie est reliée, via un registre d'entrée Gg, aux deux entrées du multiplieur X.La sortie du multiplieur est reliée à l'entrée du registre G17 dont la sortie est reliée à la première entrée de l'accumulateur, comme précédemment. Mais la structure qui suit est également simplifiée puisqu'elle ne nécessite plus qu'un registre G18 en sortie de l'accumulateur et donc supprime un multiplexeur. La sortie du registre G18 est directement reliée à la seconde entrée de l'accumulateur d'une part et à l'entrée du comparateur CP d'autre part, la seconde entrée du comparateur étant reliée à la sortie du registre G20 dans lequel est mémorisé, après chaque cycle de calcul, la métrique minimale.Ce mode de réalisation à trois additionneurs-soustracteurs est donc tel que les résultats arrivent sur les trois premiers coups d'horloge ; A1 donne E1, puis A2 donne E2 puis A3 donne E3, puis sur les trois derniers coups d'horloge, A2 donne E4, puis A1 donne E6, puis A3 donne Es. En séquence, ils peuvent donc être traités par le multiplieur d'où un gain en mémorisation; toute la structure travaille à la même fréquence de l'ordre de 30 MHz. Les trois modes de réalisation décrits ci-dessus ont été décrits pour une décision dite "dure" c'est-à-dire que les bits décidés C1 ne sont pas associés à des valeurs complémentaires. Dans le cas d'une décision dite "douce", comme indiqué ci-dessus, où les valeurs C1 décidées sont représentées par des mots de quatre bits pour prendre en compte des pondérations, le débit symbole reste identique, soit 28 KHz dans le mode de réalisation décrit ci-dessus, mais les formats de certains des paramètres sont modifiés , à titre d'exemple - gj est complexe sur 6 bits, - Cp (contribution des symboles précédents) est réel sur 4 bits - Cn, contribution des symboles non encore décidés, est réel sur 1 bit; - R(t) est complexe sur 6 bits pour chaque partie - En est complexe sur 12 bits pour chaque partie - la multiplication En2 est complexe sur 16 bits - et la métrique M est réelle sur 16 bits. Les opérations à effectuer sont les mêmes que dans le cas d'une décision dite "dure" cependant les opérations du type gi C du calcul des contributions des symboles précédents pour le calcul des R' sont ici de véritables multiplications 6 bits x 4 bits au lieu des simples ET logiques 6 bits x 1 bit dans le cas précédent. Pour ne pas augmenter l'implantation physique et compte tenu de la fréquence de ces opérations, ces multiplications peuvent se calculer en série sur les mêmes additionneurs-soustracteurs que ceux décrits en référence aux figures 4, 5 et 6. Elles prendront quatre fois plus de temps. Les opérations du type giC, du calcul des En c'est-à-dire le calcul des contributions du symbole à décider et des symboles suivants reste celui de multiplications simplifiées 6 bits x 1 bit. Les modes de réalisation décrit ci-dessus à 6 ou 3 additionneurssoustracteurs, permettent de la même manière d'effectuer l'ensemble des opérations. Dans la suite, seules les parties différentes seront décrites c'est-à-dire le calcul des R', partie réelle et partie imaginaire. Une multiplication de 6 bits par 4 bits est traitée sur une cellule additionneursoustracteur en quatre coups d'horloge soit 20 coups d'horloge pour le calcul complet des R', les multiplications par 2, 4 ou 8 étant réalisée par simple décalage. Dans le tableau ci-après qui permet de préciser les calculs qui sont effectués par chacun des additionneurs-soustracteurs, la notation C0n correspond aux bits de plus faible poids du mot de quatre bits constituant la valeur Cn, etc... Cn3 étant le bit de plus fort poids. A6 A5 0 - - ~ A2 A1 t R11--g61 4 R1r 96rc 4 R4r'96rCO~1 R5r-96rC00 -2g61.c1 4 ~296rC -4 ~296rC -1 2S6rC1.4 -29, C11 -296rC10 t+2 -496iC2 4 -496rC2~4 -496rC2~1 -496rC20 t+3 -896iC3 4 ~896rC -4 ~~~~ -896rC3 1 896rC 896rC3.1 t+4 R21-g61C0.3 3 pO -g51C03 E \ 95rC O t+5 -2g61C 13 2g51C1.3 -295rC10 t+6 4g61C2.3 -4g51c2.3 -4g5 rC20 t+7 -896iC3 3 -8g51C3.3 3 2 - 8S5rC30 R'4r I I J t+16 R51-g61 C00 -95lC 0 ~ 9 C0 5 92rC 0 t+17 .2g61C 10 -2g5iClO -292iC o ~292rC1o t+18 -496iC20 -495iC20 -492iCO -4g21c20 t+19 -89giC30895iC30 -892iC30 892rC 0 R'lr R'51- i R'4i I R'li Comme indiqué ci-dessus et de la même manière, R6 = R'6. Il n'y a donc pas de calcul nécessaire pour R'6. R'5 = R5-g6C0 est calculée pour la partie réelle sur les quatre premiers coups d'horloge par l'additionneur-soustracteur A1 et pour sa partie imaginaire sur les 4 derniers coups d'horloge par l'additionneursoustracteur A6 comme indiqué dans le tableau ci-dessus. De même la valeur R'4 est calculée d'une part par l'additionneur A2 sur les quatre premiers coups d'horloge pour la partie R4r-g6rC-1 et sur les coups d'horloge 't+4 à t+7 pour la partie -gsrCo sur A1 additionnée au résultat précédent issu de l'additionneur-soustracteur A2 etc... Le calcul de la valeur R'2r étant effectué partiellement sur les quatre premiers coups d'horloge de A6 puis sur les coups d'horloge t+4 à t+7 par Ag, puis sur les coups d'horloge t+8 à t+ii par A4 puis sur les coups d'horloge t+12 à t+15 par A3 et enfin sur les coups d'horloge t+16 à t+19 par A1. Ce tableau se déduit directement du tableau illustrant le calcul des R' décrit précédemment. La figure 8 illustre l'architecture systolique correspondante pour une décision "douce" dans une structure à six additionneurs-soustracteurs reliés en cascade. Les différences entre cette figure et la figure 5 sont liées au format des données d'une part, et au fait que les résultats à la sortie de chacun des additionneurs peuvent être appliqués soit à l'une de leurs entrées via le multiplexeur d'entrée de même rang, en cours de multiplication g;Cn, soit à l'entrée correspondante de l'additionneur de rang inférieur via le multiplexeur d'entrée correspondant aux instants t+4 t+8, t+12 et t+16. De plus, des logiques de décalage D1 ... D6 sont prévues à la sortie des portes P1 ... P6 pour réaliser les multiplications par 2, 4 et 8 par décalage du produit correspondant disponible à la sortie de la porte.Les calculs un peu plus importants effectués pour les calculs des R' ne sont effectués qu'une fois pour l'ensemble des 64 combinaisons J. La fréquence des cycles de calcul correspondante est proche dans l'exemple ci-dessus de 28 KHz x(26+4) soit de l'ordre de 1,9 MHz, c'est-à-dire une fréquence de travail de 7 x 1,9 de l'ordre de 14MHz. A la sortie de la structure accumulateur et comparateur, le bit C1 décidé est le bit correspondant de la combinaison logique J ayant conduit à la métrique minimale, et la pondération attribuée à cette décision est obtenue au moyen d'un circuit K de décision et de pondération qui permet de déterminer la pondération par une valeur proportionnelle à l'inverse de la métrique minimale. De la même manière,.les modes de réalisation du dispositif de mise en oeuvre du procédé de restitution suivant l'invention utilisant six additionneurs-soustracteurs dans une structure rebouclée telle qu'illustrée par la figure 6 ou utilisant trois additionneurs-soustracteurs telle qu'illustrée par la figure 7 peuvent être utilisés dans le cadre d'une décision "douce". Le calcul des En s'effectue de la même manière que précédemment; seul le calcul des R' s'effectue en quatre coups d'horloge pour pouvoir effectuer les multiplications 6 bits x 4 bits par des additions et décalages. La figure 9 illustre le mode de réalisation correspondant à une structure à 3 additionneurs où comme précédemment un circuit K de décision et de pondération permet de déterminer une "valeur" du bit à décider, sur un format de 4 bits comme expliqué cidessus.L'augmentation de complexité est de la même manière due à l'augmentation de la largeur des additionneurs-soustracteurs, 12 bits au lieu de 8 par exemple. Comme annoncé ci-dessus, le procédé de restitution de symboles décrit s'applique également à la fonction de décodage convolutionnel. Rappelons qu'un codeur convolutionnel comporte un registre à décalage à k étages sur le premier étage duquel est appliqué la séquence à transmettre. Les différentes sorties du registre à décalage sont combinées conformément à un jeu de polynômes générateurs au moyen de N additionneurs modulo 2 reliés à certaines des sorties du registre à décalage. Chaque additionneur reçoit des valeurs provenant du registre à décalage correspondant aux polynômes de convolution désirés. Ainsi pour chaque valeur binaire entrée dans le registre à décalage, N échantillons, (autant d'échantillons que d'additionneurs) sont générés. Dans le cadre de la radiotéléphonie numérique, il existe plusieurs types de codages convolutionnels qui mettent en oeuvre de 2 à 3 polynômes générateurs, et qui génèrent, pour chaque bit d'entrée, de 2 à 6 bits de sortie. Le décodage convolutionnel peut être effectué par le procédé de restitution de symboles selon l'invention, c'est-à-dire en mettant en oeuvre l'algorithme de HARVEY et en optimisant les étapes de calcul pour que les éléments de calcul soient utilisés au mieux, au moyen de dispositifs semblables à ceux décrits ci-dessus. Pour illustrer le décodage à mettre en oeuvre par le procédé de restitution de symboles selon l'invention, un exemple de codage est illustré en référence aux figures 10 à 12. Sur la figure 10 ont été représentés la suite des symboles d'entrée DE appliquée à l'entrée d'un registre à décalage R à 3 étages, les sorties de ces trois étages étant combinées dans 3 additionneurs modulo 2. Le premier est relié aux sorties des 3 étages, le polynôme générateur associé est Go = 1 + D + D2, ou Go = (1, 1, 1), le second étant relié seulement au premier, G1 = 1 ou G1 = (1, 0, O), le troisième est relié aux deux premiers étages, G2 = 1 + D ou G2 = (1, 1, O). Le treillis de représentation des états successifs du codeur qui lui correspond est représenté sur la figure 11. Si l'on considère la séquence d'entrée DE illustrée sur la figure 12, la sortie Ds du codeur à un rythme triple résulte du codage par le codeur illustré sur la figure 10. Si la séquence reçue affectée d'erreurs est DR, le treillis de décodage illustré permet de retrouver la séquence d'entrée DE. Pour décider de chaque symbole, on voit que le treillis permet à partir de toutes les combinaisons de départ possibles de 2 symboles de calculer les métriques en tenant compte des symboles reçus. Le chemin optimal correspond à celui qui présente la métrique minimale, c'est-à-dire 4 dans l'exemple représenté. Dans le cas des communications radiotéléphoniques numériques, le nombre de cas à traiter est plus important du fait de la longueur des polynômes générateurs qui vont jusqu'à l'ordre 5. Ainsi, dans un exemple de codage convolutionnel utilisable en radiotéléphonie numérique avec deux polynômes générateurs Go = i + D3 + D4 et G1 = 1 + D + D3 + D4, les séquences de départ possibles sont des séquences de 4 symboles, chaque symbole donnant 2 symboles de sortie. La figure 13 illustre, partiellement, le treillis de codage/décodage correspondant. Pour chaque couple de valeurs codées provenant de la sortie de l'égaliseur de canal de transmission, il est nécessaire d'utiliser comme hypothèse toutes les combinaisons possibles de DO, D1, D2, D3, D4 pour décider celle qui permet d'obtenir le couple de valeurs codées le plus vraisemblable. L'algorithme de HARVEY s'applique donc et permet de décider de la valeur du symbole courant supposé, de rang 3 au début du traitement correspondant, et qui passe au rang 4, c'est-à-dire au dernier étage du registre à la fin du traitement.Après décision , le quatrième symbole est donc décidé tandis que le symbole courant et les trois symboles précédents sont traités comme des hypothèses, en analysant toutes les hypothèses possibles, soient 2m = 16 combinaisons de 4 symboles pour C5 = DO, C4 = D11 C3 = D2, C2 = D3 et avec C1 = D4 à décider. Deux modules travaillant en parallèle sont nécessaires dans l'exemple traité, I'un traitant le polynôme G0, les g1 représentant les coefficients de ce polynôme soient g = (1, 0, 0, 1, 1), et donc traitant la vraisemblance avec la première valeur codée, I'autre traitant le polynôme G1 soient gj = (1, 1, O, i, 1) et donc la vraisemblance avec la deuxième valeur codée. Les deux voies jouent le rôle des parties respectivement réelles et imaginaires des modes de réalisation décrits ci-dessus. Les métriques de chacune de ces deux voies sont alors sommées quadratiquement pour donner une métrique globale. Un traitement semblable serait effectué pour un codage convolutionnel 1/3, mais en utilisant trois voies en parallèle traitant chacune un bit d'un groupe de trois bits associé à un bit d'entrée. Ainsi, pour une séquence de 456 bits d'entrée, les bits sont répartis en 2 voies pour un décodage convolutionnel 1/2 (ou en 3 voies pour un décodage convolutionnel 1/3). Comme précédemment des valeurs d'erreurs sont calculées : à partir des valeurs d'échantillons R' reçus sur les différentes voies. E1 = C1g1 - R'1 E2 = C192 - R'2 + C291 E3 = C1g3 - R'3 +C292 + C391 E4 = C1g4 - R'4 + C293 + C392 + C4g1 E5 = C1g5 - R'5 + C2g4 + C3g3 + C4g2 + C5g1 pour les gj de Go et toutes les combinaisons possibles de C5 ... C2 avec la valeur de C1 décidée. Chaque cycle de calcul travaille donc sur 16 combinaisons hypothèses possibles puis les mêmes calculs sont effectués pour les gj de G1 et toutes les combinaisons possibles de C5 ... C2 ce qui donne 2m hypothèses dans chaque cycle. Comme précédemment pour les calculs sur les parties réelles et les parties imaginaires, les calculs sont imbriqués dans une structure à 5 additionneurs-soustracteurs d'architecture systolique ou d'architecture rebouclée semblables à l'une de celles représentées sur les figures 5 et 6 avec un sous-ensemble additionneur-soustracteur en moins. La fréquence de travail des additionneurs élémentaires, si les symboles en séquence sont à 50 KHz est 50 KHzx(m+2)x2m+1 = 9,6 MHz pour traiter les 2m+l combinaisons avec chacune m+2 coups d'horloge. Une structure plus simple utilisant 2 additionneurs-soustracteurs rebouclés peut également être utilisée. Cette structure représentée sur la figure 14 est semblable à celles à 3 additionneurs-soustracteurs repré- sentées sur les figures 7 et 9 et tous les résultats intermédiaires à communiquer au multiplieur sont disponibles sur l'une ou l'autre des sorties des deux additionneurs-soustracteurs A1 et A2 à des instants différents. Chaque série de calculs élémentaires portant sur une combinaison C5 ...C2 avec C1 donné est effectuée en 8 coups d'horloge, comme illustré par le tableau qui suit A1 A2 t C195-R'5 C193 R 3 t+1 +C294 +C292 t+2 +C393 +C391 t+3 +C492 C191-R'1 (E1) t+4 +C591 ru (E5) C194-R 4 t+5 C1g2-R'2 +C293 t+6 +C291 ~ (Ez) +C3g2 t+7 +C491 (E4) Pour deux voies, ces calculs sont effectués séquentiellement d'abord pour la première voie avec les coefficients de Gg, puis pour la deuxième voie avec les coefficients de G1. Mais cette structure est particulièrement bien adaptée à un décodeur 1/3. En effet, les structures précédentes à 5 additionneurs-soustracteurs permettent d'imbriquer deux calculs, mais pour l'exécution du troi sième calcul relatif au 3e bit avec les coefficients d'un troisième polynôme générateur, seule la moitié de la structure fonctionne. Les fréquences des additionneurs-soustracteurs élémentaires est 19,2 MHz et la fréquence du multiplieur 4x4 - 8 bits à 40 MHz. Ces fréquences de fonctionnement sont acceptables mais il faut gérer des rythmes de travail différent selon les opérateurs, ce qui implique un séquencement un peu particulier. De plus la moitié de la structure ne travaille pas la moitié du temps (la même structure pourrait traiter 4 voies). Au contraire la structure à deux additionneurs représentée sur la figure 14 est optimale car à l'exception d'un coup d'horloge à l'instant t+7, où l'un des deux additionneurs n'a pas de calcul à effectuer, les additionneurs-soustracteurs fonctionnent en parallèle. Pour les calculs relatifs aux 3 voies, les calculs du tableau précédent sont effectués 3 fois avec les trois jeux de coefficients gj des 3 polynômes générateurs. Pour une voie la structure fonctionne à 34 KHz x2m + 1 x8 = 8,7 MHz, soit de l'ordre de 27 MHz pour réaliser les calculs relatifs aux 3 voies en une période symbole. Ainsi la fréquence maximum est inférieure à celle de la structure à 5 additionneurs-soustracteurs et le séquencement est plus simple puisque plus régulier. L'invention n'est pas limitée aux modes de réalisation précisément décrits et représentés. En particulier, il est clair que les calculs peuvent être réalisés sur des additionneurs-soustracteurs différents. Par exemple, dans le dernier mode de réalisation décrit où Es et E2 sont calculés sur A1 tandis que E3, E1, E2 sont calculés sur A2, il est possible de faire calculer E1 sur le premier coup d'horloge t par A1 puis E2 sur les coups d'horloge t+l et t+2 et enfin Es sur les coups d'horloge t+3 à t+7 et de faire calculer E4 par A2 sur les coups d'horloge t à t+3 pour obtenir E4 à l'instant t+3, puis E3 à l'instant entre t+4 et t+6. Ainsi comme précédemment les charges sont équilibrées et tous les résultats intermédiaires arrivent à des instants différents et peuvent être traités séquentiellement par le multiplieur. Egalement, moyennant une adaptation très simple à la portée de l'homme de l'art il est aussi possible d'envisager, pour simplifier les réalisations des récepteurs, d'utiliser les structures décrites précédemment pour effectuer d'une part, I'égalisation du canal de transmission et d'autre part, le décodage conventionnel des symboles. REVENDICATIONS 1. Procédé de restitution de symboles transmis sur un canal de transmission et dispersés dans le signal reçu du fait d'un codage avant émission ou du fait de la dispersion du canal, caractérisé en ce qu'il consiste à traiter les échantillons du signal reçu résultant des symboles émis par un algorithme dit de HARVEY, pour décider de la valeur d'un symbole courant à partir de jeux de coefficients de dispersion (gui, ... 96) préétablis, de l'échantillon associé au symbole courant, d'échantillons suivants, et de symboles précédents déjà décidés, le nombre n-l d'échantillons suivant et de symboles déjà décidés utilisés étant au moins égal au nombre d'échantillons sur lesquels le symbole est dispersé. 2. Procédé selon la revendication 1, caractérisé en ce que - dans une première phase (10), les contributions des n-l symboles précédant le symbole courant et déjà décidés (C 4, ... C1, Cg) dans les échantillons de signal reçu (R1 ... R6) respectivement associés au symbole courant (C1) à décider et aux n-l symboles suivants non décidés (C2 ... C6) leur sont soustraites pour former une suite de n valeurs (R'1 ...R'6) réduites, - dans une seconde phase (20), des métriques (M(J)) caractéristiques des différences entre la suite réduite des n valeurs et chacune des 2 combinaisons possibles (J) de n symboles sont calculées, - dans une troisième phase (40, 50), la combinaison de n symboles correspondant à la métrique minimale (Mmin) est sélectionnée et une décision sur la valeur du symbole courant (C1) en est déduite. 3. Procédé selon la revendication 2, caractérisé en ce que la décision sur la valeur du symbole courant (C1), dite dure, est la valeur binaire du symbole courant (C1) dans la combinaison sélectionnée. 4. Procédé selon la revendication 2, caractérisé en ce que la décision sur la valeur du symbole courant (C1), dite douce, est la valeur binaire du symbole courant (C1) dans la combinaison sélectionnée, complétée par une valeur de pondération (k) fonction de la métrique minimale (Mmin) associée à la combinaison sélectionnée. 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que, pour la restitution de symboles contenus dans des messages normalisés de type radiotéléphone numérique comportant en milieu de message une séquence de symboles d'apprentissage permettant la mesure d'un jeu de coefficients de dispersion caractérisant la dispersion du canal pour ce message, le procédé est mis en oeuvre de deux manières distinctes à partir de la séquence d'apprentissage, - en remontant l'ordre de réception des échantillons à partir des n-l premiers symboles de la séquence d'apprentissage pour traiter le début des messages, - dans l'ordre de réception des échantillons, à partir des n-l derniers symboles de la séquence d'apprentissage pour traiter la fin des messages. 6. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que, pour le décodage de symboles résultant d'un codage convolutionnel qui a fait correspondre à une suite de symboles (DE) à un premier rythme une suite codée de symboles (Ds) à un rythme multiple du premier obtenue à partir de p polynômes générateurs (Gg, G1), les coefficients de ces polynômes forment les jeux de coefficients de dispersion et le procédé est mis en oeuvre pour décoder la suite reçue (DR) en décidant la valeur du symbole courant de la suite initiale à partir de p calculs de métriques effectués pour les p échantillons respectivement associés aux p polynômes générateurs. 7. Dispositif pour la mise en oeuvre du procédé selon l'une quelconque des revendications 2 à 6, caractérisé en ce qu'il comporte un séquenceur (i00), un ensemble de mémoires d'échantillons et de coefficients, et un circuit de calcul comportant des additionneurs-soustracteurs (A1 ... A6), un multiplieur (X) et un accumulateur (A7), pour effectuer, pour chaque symbole courant, les calculs de la suite de n valeurs réduites, puis les calculs des métriques associées à toutes les combinaisons possibles de n symboles, ce circuit de calcul étant associé à un circuit de comparaison (CP) et un circuit de décision sur la valeur du symbole courant. 8. Dispositif selon la revendication 7, caractérisé en ce que le circuit de calcul comporte n additionneurs-soustracteurs (A1 ... A6) en cascade, la sortie de l'un étant couplée à une entrée du suivant via un multiplexeur d'entrées (MX1 ... MX6) également couplé aux mémoires d'échantillons. 9. Dispositif selon la revendication 7, caractérisé en ce que le circuit de calcul comporte n additionneurs-soustracteurs (A1 ... A6) rebouclés, la sortie de chacun étant couplée à l'une de ses entrées via un multiplexeur d'entrée (MX1 ... MX6) également couplé à des mémoires d'échantillons. 10. Dispositif selon la revendication 7, optimisé pour n = 6, caractérisé en ce qu'il comporte trois additionneurs-soustracteurs (A1, A2, A3) rebouclés, la sortie de chacun étant couplée à l'une de ses entrées via un multiplexeur d'entrées (MX1, MX2, MX3) également couplé à des mémoires d'échantillons. il. Dispositif selon la revendication 7, caractérisé en ce que le circuit de décision comporte un circuit (K) de détermination de la pondération associée à la valeur binaire du symbole en cas de décision douce. 12. Utilisation du procédé de restitution de symboles selon l'une quelconque des revendications i à 5, pour la fonction d'égalisation du canal de transmission d'une chaîne de réception de symboles numé riques. 13. Utilisation du procédé de restitution de symboles selon l'une quelconque des revendications 1 à 4 et 6 pour la fonction de décodage convolutionnel, dans une chaîne de réception de symboles numériques.