Brevet FR2691832A1 — publié le 19931203

La présente invention se rapporte à un circuit de commande de mémoire dans une carte à mémoire pour attaquer et contrôler les puces de mémoire qui y sont incorporées. Les figures 8 et 9 des dessins joints donnent des schémas blocs qui montrent schématiquement la relation entre un circuit de commande de mémoire pour des puces qui sont incorporées dans une carte à mémoire conventionnelle, la figure 8 se rapportant au cas d'une carte à SRAM (Mémoire à Accès Aléatoire Statique) (carte à mémoire volatile) o est incorporée une SRAM tandis que la figure 9 se rapporte au cas d'une carte MIX (carte à mémoire hybride) o sont incorporées une SRAM et une ROM (Mémoire Morte) non volatile à l'état mixte Sur les deux figures, les chiffres désignent respectivement: 1, un circuit de commande mémoire, 2, une puce de SRAM, 3, une puce de ROM, 4, une pile incorporée de sauvegarde de données, 5, une source d'énergie sans sauvegarde, indiquée par un cercle (ce qu'on appellera ci- après source d'énergie A), 6, une source d'énergie avec sauvegarde, indiquée par un carré (que l'on appellera ci-après source d'énergie B), 7, un circuit intégré de commande la source d'énergie, 8, un bus de signaux de validation de la puce qui se compose d'un certain nombre de lignes de sortie de signaux de validation de la puce, 9 a, une ligne de signaux de sauvegarde, 9 b, un bus d'adresse et 9 c, une ligne de signaux de validation de la puce. La source 5 d'énergie A reçoit son énergie de l'extérieur de la carte, par exemple d'une machine terminale (non représentée) quand la carte lui est connectée Par ailleurs, la source 6 d'énergie B a une sauvegarde pour recevoir l'alimentation en énergie de la pile incorporée 4 afin de maintenir les données dans la mémoire volatile même pendant un état o la carte n Lest pas utilisée Le circuit de commande de mémoire (que l'on appellera ci-après circuit intégré de commande de mémoire) 1 et les puces 2 de SRAM sont connectées à la source 6 d'énergie B et les puces de ROM ne nécessitant aucune sauvegarde, que l'on peut voir à la figure 9, sont connectées à la source 5 d'énergie A Le circuit de commande 7 (que l'on appellera ci-après circuit intégré de commande de source d'énergie) commute entre les deux sources d'énergie 5 et 6 et produit un signal de sauvegarde (BUP) indiquant l'état de sauvegarde lorsqu'il n'y a aucune fourniture d'énergie en dehors de la carte. Le circuit intégré ou IC 1 de commande de mémoire reçoit un signal d'adresse (AD) et un signal de validation de puce (CE), par exemple, de la machine terminale et un signal de sauvegarde (BUP) du IC 7 de commande de la source d'énergie et émet sélectivement des signaux de validation de puce pour les puces 2 de SRAM et les puces 3 de ROM selon ces signaux dentrée Les puces 2 de SRAM et les puces 3 de ROM ont des bornes d'entrée de signaux de validation de puce (MCE 1, MCE 2,) o sont appliqués les signaux des validation de puce. Les puces 2 et 3 sont établies aux états leurs permettant de lire et/ou de lire/écrire lorsque le signal de validation de puce de mémoire est en condition de niveau "'L" ou bas Plusieurs autres sortes de signaux de commande, comme un signal de validation d'écriture etc, sont également appliqués au IC de commande de mémoire 1 mais ne seront pas décrits ni illustrés ici pour la simplification, on ne montrera que les signaux se rapportant essentiellement à la présente invention. La figure 10 montre schématiquement une composition de la section génératrice de signaux de validation de puce de mémoire dans le IC de commande de mémoire 1 Sur la figure 10, un décodeur 10 se trouve à un état validé quand sa borne de validation de puce (CE) est en condition de niveau "L" pour fournir sélectivement des signaux de validation de puce de mémoire au niveau "L" (MCE 1, MCE 2,) selon les signaux dadresse (AD) De même, le décodeur 10 se trouve à un état inhibé quand la borne de validation de puce (CE) est en condition de niveau "H" ou haut pour établir tous les signaux de validation de puce de mémoire (MCE 1, MCE 2,) à un niveau "H" Le signal de sauvegarde (BUP) de IC de commande de source d'énergie 7 est en condition de niveau "L" pendant l'état de sauvegarde et est inversé par un inverseur 11 pour être fourni à une borne d'entrée d'une porte OU 12 afin de devenir un signal de porte pour l'entrée d'un signal de validation de puce (CE) pour l'autre borne d'entrée de la porte OU Une borne de sortie de la porte OU 12 est connectée à une borne de validation de puce (CE) du décodeur 10. Par conséquent, dans les deux cas des figures 8 et 9, le décodeur 10 est inhibé pendant l'état de sauvegarde, donc les signaux de validation de puce de mémoire au niveau "H" (MCE) sont fournis à toutes les puces 2 de SRAM et les puces 3 de ROM Par suite, les puces 2 et 3 sont inhibées et les puces 2 de SRAM couplées à la source 6 d'énergie B sont à l'état de sauvegarde pour maintenir les données stockées. Comme on l'a mentionné ci-dessus, dans le circuit conventionnel de commande de mémoire pour la carte à mémoire, les signaux de validation de puce au niveau "H" ont été fournis à toutes les puces couplées de mémoire pour les inhiber à l'état de sauvegarde Par conséquent, dans le cas d'une carte à mémoire hybride, les signaux de validation de puce de mémoire au niveau "H" étaient fournis même aux puces de ROM ne nécessitant aucune sauvegarde. Cela signifie que des courants inutilement excessifs s'écoulaient à travers les puces de ROM, provoquant une consommation inutile d'énergie. La présente invention a par conséquent pour objet de procurer un circuit de commande de mémoire pour une carte à mémoire permettant déliminer la consommation inutile d'énergie en fournissant les signaux appropriés de validation de puce de mémoire à une puce de mémoire volatile et une puce de mémoire non volatile pendant l'état de sauvegarde d'une carte à mémoire hybride. La présente invention a pour autre objet de procurer un circuit de commande de mémoire pour une carte à mémoire hybride qui, en plus des caractéristiques ci-dessus mentionnées, peut être utilisé pour une carte à mémoire volatile et une carte à mémoire hybride. Selon un premier aspect de la présente invention, un circuit de commande de mémoire pour une carte à mémoire ayant une source d'énergie A connectée à une source d'énergie externe et une source d'énergie B connectée à une pile incorporée pour la sauvegarde de la mémoire, ladite carte étant une carte à mémoire hybride comprenant au moins une puce de mémoire non volatile connectée à la source d'énergie A et au moins une puce de mémoire volatile connectée à ladite source d'énergie B qui y est montée, comprend: un décodeur ayant, du côté entrée, un bus de signaux d'adresse, une ligne de signaux de validation de puce pour commander l'attaque dudit décodeur et un signal de sauvegarde indiquant un état de sauvegarde de données de la carte à mémoire et du côté sortie, un certain nombre de lignes de sortie de signaux de validation de puce de mémoire connectées respectivement aux puces de mémoire et produisant sélectivement des signaux de validation de puce de mémoire pour permettre aux puces de mémoire d'être reliées aux lignes de sortie de signaux de validation de puce de mémoire selon les signaux d'adresse pendant l'état de validation du fait de la commande du signal de validation de puce; un moyen de commande de temps de sauvegarde pour inhiber de force le signal de validation de puce et faire passer toutes les lignes de sortie de signaux de validation de puce de mémoire du décodeur à un état de forte impédance, quand le signal de sauvegarde indique un état de sauvegarde; des résistances reliant les lignes de sortie de signaux de validation de puce de mémoire à l'alimentation en énergie B ou l'alimentation en énergie A sans sauvegarde, respectivement, afim d'inhiber les lignes de sortie de signaux de validation de puce de mémoire pour les puces de mémoire volatile et d'établir les lignes de sortie de signaux de validation de puce de mémoire pour les puces de mémoire non volatile à un état tel que cela empêche le courant de s'écouler à travers les puces de mémoire volatile quand les lignes de sortie de signaux de validation de puce sont à un état de forte impédance. Selon un second aspect de la présente invention, un circuit de commande de mémoire comprenant une source d'énergie A connectée à une source d'énergie externe et une source d'énergie B connectée à une pile incorporée pour la sauvegarde de la mémoire, ledit circuit de commande de mémoire pouvant être utilisé à la fois pour une carte à mémoire volatile ayant au moins une puce de mémoire volatile connectée à la source d'énergie B et une carte à mémoire hybride ayant au moins une puce de mémoire non volatile connectée à la source d'énergie A et au moins une puce de mémoire volatile connectée à la source d'énergie B, comporte: un décodeur ayant, du côté entrée, un bus de signaux d'adresse, une ligne de signaux de validation de puce pour commander l'attaque dudit décodeur et une ligne de signaux de sauvegarde indiquant un état de sauvegarde de données de la carte à mémoire et, du côté sortie, un certain nombre de lignes de sortie de signaux de validation de puce de mémoire connectées respectivement aux puces de mémoire, ledit décodeur produisant sélectivement des signaux de validation de puce de mémoire pour permettre la liaison des puces de mémoire aux lignes de sortie de signaux de validation de puce de mémoire selon le signal d'adresse pendant l'état de validation et produisant des signaux pour inhiber la puce de mémoire volatile vers toutes les lignes de sortie de signaux de validation de puce de mémoire pendant l'état inhibé; une ligne de signaux de commutation pour indiquer si la carte à mémoire est une carte à mémoire volatile ou une carte à mémoire non volatile; un moyen de commande du temps de sauvegarde pour inhiber de force le signal de validation de puce quand le signal de sauvegarde indique un état de sauvegarde et fournir directement les signaux sur les lignes de sortie de signaux de validation de puce de mémoire dudit décodeur aux puces de mémoire quand le signal de commutation indique un usage en carte à mémoire volatile tout en mettant toutes les lignes de sortie de signaux de validation de puce de mémoire dudit décodeur à un état de forte impédance quand le signal de commutation indique une utilisation en carte à mémoire hybride; des résistances reliant les lignes de sortie de signaux de validation de puce de mémoire à l'alimentation en énergie B ou l'alimentation en énergie A sans sauvegarde, respectivement, pour inhiber les lignes de sortie de signaux de validation de puce de mémoire vers les puces de mémoire volatile et établir les lignes de sortie de signaux de puce de mémoire aux puces de mémoire non volatile à un état tel que cela empêche le courant de s'écouler à travers les puces de mémoire non volatile quand la carte à mémoire est une carte à mémoire hybride et que les lignes de sortie de signaux de validation de puce de mémoire sont à un état de forte impédance. Selon un troisième aspect de la présente invention, un circuit de commande de mémoire comprenant une source d'énergie A connectée à une source d'énergie externe et une source d'énergie B connectée à une pile incorporée pour la sauvegarde de la mémoire, ledit circuit de commande de mémoire pouvant être utilisé à la fois pour une carte à mémoire volatile ayant au moins une puce de mémoire volatile connectée à la source d'énergie B et une carte à mémoire hybride ayant au moins une puce de mémoire non volatile connectée à la source d'énergie A et au moins une puce de mémoire volatile connectée à la source d'énergie B, comporte: un circuit principal ayant, du côté entrée, une ligne de signaux de validation d'écriture et une ligne de signaux de sauvegarde pour indiquer que la carte à mémoire est à l'état de sauvegarde et, du côté, sortie un certain nombre de lignes de sortie de signaux de validation d'écriture, respectivement, connectées aux puces à mémoire, ledit circuit principal fournissant les signaux de validation d'écriture aux lignes de sortie de signaux de validation d'écriture selon les signaux de validation d'écriture d'entrée quand le signal de sauvegarde indique que la carte est à l'état de fonctionnement tout en établissant au moins l'une des lignes de sortie de signaux de validation d'écriture à une valeur pour inhiber l'écriture de la puce de la mémoire et les lignes restant à un état de forte impédance quand le signal de sauvegarde indique un état de sauvegarde; et des résistances qui sont connectées respectivement aux lignes de sortie de signaux de validation d'écriture qui sont établies à un état de forte impédance pendant l'état de sauvegarde, pour relier les lignes de sortie de signaux de validation d'écriture à l'alimentation en énergie A sans sauvegarde. Dans le circuit de commande de mémoire pour la carte à mémoire hybride selon le premier aspect de cette invention, les lignes de sortie de signaux de validation de puce de mémoire du décodeur sont toutes établies à l'état de forte impédance pendant l'état de sauvegarde par le moyen de commande de temps de sauvegarde, les puces de mémoire volatile sont inhibées par les résistances afin d'être mises à l'état de sauvegarde de données et les lignes de sortie de signaux de validation de puce des puces de mémoire non volatile sont couplées à la source d'énergie A sans sauvegarde par les résistances qui sont connectées à l'alimentation en énergie sans sauvegarde pour prévenir un écoulement inutile de courant. Dans le circuit de commande de mémoire utilisable pour la carte à mémoire volatile et la carte à mémoire hybride selon le second aspect de l'invention, le décodeur produit des signaux pour inhiber les puces de mémoire volatile vers toutes les lignes de sortie de signaux de validation de puce de mémoire pendant l'état de sauvegarde Quand le signal de commutation indique que la carte est une carte hybride (c'est- à-dire que le circuit de commande de mémoire est utilisé en mode de carte à mémoire hybride), toutes les lignes de sortie de signaux de validation de puce de mémoire sont établies à l'état de forte impédance par le moyen de commande du temps de sauvegarde Quand le circuit de commande de mémoire est utilisé en carte à mémoire hybride, par ailleurs, les puces de mémoire volatile sont inhibées par la résistance qui est connectée aux lignes de sortie de signaux de validation de puce de mémoire et les lignes de sortie de signaux de validation de puce de mémoire des puces de mémoire non volatile sont connectées à la source d'énergie A sans sauvegarde par les résistances qui sont connectées à l'alimentation en énergie sans sauvegarde pour prévenir un écoulement inutile de courant. Le circuit de commande de mémoire selon le troisième aspect de l'invention peut être utilisé pour la carte à mémoire volatile et la carte à mémoire hybride et il sert à contrôler les signaux de validation d'écriture Deux types de lignes de sortie de signaux de validation d'écriture sont prévus pour émettre des signaux appropriés de validation d'écriture de manière qu'à l'état de sauvegarde, l'opération d'écriture soit prohibée et que les données stockées soient maintenues dans la mémoire volatile tandis que tout courant inutile ne peut être consommé dans la puce de mémoire non volatile. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement dans la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: la figure 1 donne un schéma bloc montrant la relation entre un circuit de commande de mémoire et une puce de mémoire dans une carte à mémoire hybride o est incorporé un circuit de commande de mémoire pour une carte à mémoire selon un premier aspect de l'invention; la figure 2 donne un schéma bloc de la composition des portions génératrices des signaux de validation de puce de mémoire dans le circuit de commande de mémoire de la figure 1; la figure 3 donne un schéma bloc montrant la relation entre le circuit de commande de mémoire et la puce de mémoire dans une carte à mémoire volatile o est incorporé un circuit de commande de mémoire pour une carte à mémoire selon un second aspect de l'invention; la figure 4 est un schéma bloc montrant la relation entre un circuit de commande de mémoire et une puce de mémoire dans une carte à mémoire hybride o est incorporé un circuit de commande de mémoire pour une carte à mémoire selon un second mode de réalisation de la présente invention; la figure 5 donne un schéma bloc montrant la composition des portions génératrices des signaux de validation de puce de mémoire dans le circuit de commande de mémoire des figures 3 et 4; la figure 6 donne un schéma bloc montrant la relation entre un circuit de commande de mémoire et une puce de mémoire dans une carte à mémoire hybride o est incorporé un circuit de commande de mémoire pour une carte à mémoire selon un troisième aspect de l'invention; la figure 7 donne un schéma bloc montrant la composition de portions génératrices des signaux de validation d'écriture dans le circuit de commande de mémoire de la figure 6; la figure 8 donne un schéma bloc montrant la relation entre un circuit de commande de mémoire et une puce de mémoire dans une carte à mémoire volatile conventionnelle; la figure 9 donne un schéma bloc montrant schématiquement la relation entre un circuit de commande de mémoire et une puce de mémoire dans une carte à mémoire hybride conventionnelle; et la figure 10 donne un schéma bloc montrant des portions génératrices de signaux de validation de puce de mémoire dans le circuit de commande montré aux figures 8 et 9. Les figures 1 et 2 montrent un circuit de commande de mémoire pour une carte à mémoire selon le premier mode de réalisation de la présente invention, en particulier pour une carte à mémoire hybride La figure 1 donne un schéma bloc montrant schématiquement la relation entre le circuit de commande de mémoire et les puces de mémoire dans la carte à mémoire hybride de ce mode de réalisation Les mêmes composants que ceux des cas conventionnels des figures 8 à 10 sont désignés par les mêmes chiffres de référence et ne seront pas plus amplement décrits. Sur la figure 1, un IC de commande de mémoire (circuit de commande de mémoire) 100 est prévu pour une carte à mémoire hybride sur laquelle sont montées à la fois des puces de mémoire volatile et des puces de mémoire non volatile Les lignes de sortie dun bus 8 de signaux de validation de puce de mémoire s'étendent du circuit de commande de mémoire 100 jusqu'aux bornes de validation de puce de mémoire (MCEI, MCE 2, etc) de puces 2 de SRAM et de puces 3 de ROM. Une source 6 d'énergie "B" ayant une sauvegarde est connectée aux bornes de validation de puce de mémoire (MCE 1, MCE 2, etc) des puces 2 de SRAM par des résistances respectives Ces résistances respectives 20 entraînent les lignes de sortie de signaux de validation de puce de mémoire qui sont à un état de forte impédance ("Hz") à un niveau "H" Par ailleurs, une source 5 dénergie A sans sauvegarde est connectée aux lignes de sortie de signaux de validation de puce de mémoire qui sont connectées aux bornes de validation de puce de mémoire (MCE 11, MCE 12, etc) des puces 3 de la ROM par des résistances 30 Ces résistances 30 entraînent les lignes de sortie de signaux de validation de puce de mémoire à un niveau "L" (ou niveau de la masse) lorsqu'elles sont à l'état de forte impédance "Hz" pendant l'état de sauvegarde Ces résistances 20 et 30 sont établies à des valeurs telles que cela ne perturbe pas l'état de niveau "H" ou "L" des signaux de validation de puce de mémoire. La figure 2 donne un schéma bloc dun exemple de la composition dune section génératrice de signaux de validation de puce de mémoire pour le circuit de commande 100 de la figure 1 Un circuit formé d'un décodeur 10, d'un inverseur 11 et d'une porte OU 12 est le même que dans le cas du circuit conventionnel montré à la figure 10 et il agit de la même façon Dans ce mode de réalisation, des tampons 13 à trois états sont prévus sur les lignes de sortie de signaux de validation de puce de mémoire (MCE 1, MCE 2, etc) s'étendant vers le côté sortie du décodeur 10 Ces tampons 13 à trois états font directement sortir les signaux dentrée quand les bornes sont au niveau "L" tandis que lorsque les bornes sont au niveau "H", les sorties passent à l'état de forte impédance (niveau "Hz") Les signaux de sauvegarde (BUP) sont connectés aux bornes de porte des tampons à trois états par l'inverseur 11 En conséquence, quand la carte n'est pas à l'état de sauvegarde, les signaux au niveau "L" ayant été inversés dans 'inverseur 11 sont fournis aux bornes de porte des tampons à trois états car les signaux de sauvegarde (BUP) sont au niveau "H" donc la sortie du décodeur 10 est directement fournie aux puces 2 et 3 Par ailleurs, quand la carte est à l'état de sauvegarde, les signaux de sauvegarde (BUP) se transforment en signaux au niveau "L" donc les signaux inversés au niveau "H" sont introduits aux bornes de porte des tampons à trois états 13, dont la sortie est alors commutée à l'état de forte impédance (niveau "Hz") L'inverseur 11, la porte OU 12 et le tampon 13 à trois états forment un moyen de commande de temps de sauvegarde. On décrira maintenant le fonctionnement du circuit ci-dessus décrit. Quand la carte est à l'état de fonctionnement et que les bornes de validation de puce (CE) sont au niveau "L", le décodeur 10 du circuit de commande de mémoire 100 que l'on peut voir à la figure 2 est validé Par ailleurs, comme les bornes de porte des tampons 13 à trois états des lignes de sortie des signaux de validation de puce de mémoire sont au niveau "L", les signaux d'entrée sortent directement En conséquence, le décodeur 10 fournit sélectivement les signaux de validation de puce de mémoire (MCE 1, MCE 2, etc) qui sont à un niveau "L" selon les signaux d'adresse (AD) pour valider une puce particulière 2 ou 3. D'autre part, quand la carte est à l'état de sauvegarde, comme le signal de sauvegarde (BUP) est au niveau "L", les signaux inversés au niveau " 1 " sont introduits à une borne d'entrée de la porte OU 12 Par suite, la sortie de la porte OU 12 passe au niveau "H" quelle que soit la valeur des signaux de validation de puce à l'entrée (CE) En conséquence, le décodeur 10 se trouve inhibé pour faire passer tous les signaux de validation de puce de mémoire à un niveau "H". Les tampons 13 à trois états prévus sur les lignes de sortie de signaux de validation de puce de mémoire reçoivent cependant un signal au niveau "H" aux bornes de porte à l'état de sauvegarde Donc, toutes les sorties des tampons 13 à trois états sont mises à l'état de forte impédance ("Hz) (voir figure 1) Alors, des signaux au niveau "H" sont fournis aux bornes de validation de puce de mémoire (MCE 1, MCE 2, etc) de la puce 2 de SRAM par le fonctionnement des résistances 20 qui sont connectées à la source 6 d'énergie B que l'on peut voir à la figure 1 et les puces 2 de SRAM sont inhibées pour se trouver à l'état de sauvegarde Au contraire, les bornes de validation de puce de mémoire (MCE 11, MCE 12, etc) des puces 13 de ROM reçoivent les signaux au niveau "L" du fait du fonctionnement des résistances 30 qui sont connectées à la source 5 d'énergie A sans sauvegarde montrée à la figure 1, ne recevant donc pas de fourniture d'énergie En effet, comme il n'y a pas de tension ni de fourniture de courant de la source d'énergie A à l'état de sauvegarde, les lignes de signaux de validation de puce de mémoire qui sont connectées à la source 5 d'énergie A par les résistances 30 sont au niveau "L" Par suite, aucun courant inutile ne s'écoule à travers la puce 3 de ROM pendant l'état de sauvegarde ce qui économise efficacement la consommation de courant. Les figures 3, 4 et 5 montrent un circuit de commande de mémoire pour une carte à mémoire selon un second mode de réalisation de la présente invention Ce circuit est compatible à la fois pour une carte à mémoire volatile et une carte à mémoire hybride Les figures 3 et 4 donnent des schémas blocs montrant schématiquement la relation entre un circuit de commande de mémoire et les puces de mémoire dans le cas d'une utilisation pour une carte à mémoire volatile et pour une carte à mémoire hybride respectivement. Dans le cas de la carte à mémoire volatile montrée à la figure 3, la différence par rapport à la carte conventionnelle montrée à la figure 8 réside dans le fait qu'un circuit de commande de mémoire 110, compatible pour la carte à mémoire volatile et la carte à mémoire hybride, y est monté Par ailleurs, dans le cas de la carte à mémoire montrée à la figure 4, les portions autres que celles du circuit de commande de mémoire 110 de ce mode de réalisation sont les mêmes que celles du premier mode de réalisation de la figure 1 La différence entre les circuits de commande de mémoire 100 du premier mode de réalisation de la figure 1 et celui de ce mode de réalisation réside dans le fait que ce dernier a une ligne nouvellement ajoutée de signaux de commutation 9 d pour la commutation entre la carte à mémoire volatile et la carte à mémoire hybride. La figure 5 donne un schéma bloc d'un exemple de portions génératrices des signaux de validation de puce de mémoire du circuit de commande de mémoire 110 des figures 3 et 4 Le décodeur 10, l'inverseur 11, la porte OU 12 et le tampon 13 à trois états sont les mêmes que ceux de la figure 2 et ils fonctionnement de la même façon. Dans ce circuit de commande de mémoire 110, un signal de commutation (SRAM/MIX) représentant le type de carte à mémoire est utilisé. La carte est fabriquée de manière que des signaux prédéterminés soient fournis au circuit de commande de mémoire 110 selon le type de carte Dans ce mode de réalisation, des signaux de commutation (SRAM/MIX) à un niveau "L" et/ou un niveau "H" sont appliqués respectivement à la carte à mémoire volatile (carte de SRAM) et à la carte à mémoire hybride (carte de MIX) Ces signaux de commutation (SRAM/MIX) et le signal de sauvegarde (BUP) inversé dans l'inverseur 11 sont fournis à la porte ET 14, dont les signaux de sortie sont alors introduits à la borne de porte du tampon à trois états 13. il En effet, dans le cas de la carte à mémoire hybride, comme le signal de commutation (SRAM/MIX) est au niveau "H", la valeur du signal de sauvegarde (BUP) devant être introduit à la porte ET 14 par l'inverseur 11 ressort directement de la porte ET 14 En conséquence, le fonctionnement sera le même que dans le cas de la carte à mémoire hybride décrite en se référant aux figures 1 et 2 Par ailleurs, dans le cas de la carte à mémoire volatile, il n'est pas nécessaire d'établir le signal de validation de puce de mémoire à l'état de forte impédance ("Hz") Quand le signal de commutation (SRAM/MIX) est au niveau "L", la sortie de la porte ET 14 est maintenue à un niveau "L" donc les tampons à trois états 13 émettent directement les signaux qui leurs ont été appliqués. L'inverseur 11, la porte OU 12, le tampon à trois états 13 et la porte ET 14 forment le moyen de commande de temps de sauvegarde. En fonctionnement, dans le cas de la carte à mémoire volatile montrée à la figure 3, le signal de commutation (SRAMIMX) montré à la figure 5 est au niveau "L" Donc, la sortie de la porte ET 14 n'est pas commutée à un niveau "H" et aucun signal au niveau "H" n'est appliqué à la borne de porte du tampon à trois états 13 Par suite, le signal de validation de puce de mémoire à la sortie du décodeur 10 est directement fourni aux puces 12 de SRAM par les tampons à trois états 13 A l'état de sauvegarde, le signal de sauvegarde (BUP) est au niveau "L" Par conséquent, à l'état de sauvegarde, le signal inversé est fourni à une entrée de la porte OU 12 donc la borne de validation de puce (CE) du décodeur 10 est fixée à un niveau "H" ce qui l'inhibe A l'état inhibé du décodeur 10, la totalité des lignes de sortie de signaux de validation de puce de mémoire se trouve commutée au niveau "H" Par conséquent, toutes les puces 2 de SRAM sont inhibées par l'établissement des bornes de validation de puce de mémoire (MCE 1, MCE 2, etc) au niveau "H" ainsi que par mise à l'état de sauvegarde grâce à la connexion à la source 6 d'énergie du type B avec sauvegarde. D'autre part, dans le cas de la carte à mémoire hybride montrée à la figure 4, le signal de commutation (SRAM/MIX) que l'on peut voir à la figure 5 passe à un niveau "H" En conséquence, à l'état de sauvegarde, le signal de commutation (SRAM/MIX) qui est le signal d'entrée de la porte ET et le signal inversé du signal de sauvegarde (BUP) passent au niveau "H" et un signal au niveau "H" est appliqué à la borne de porte du tampon à trois états 13 Par suite, de la même manière que dans le premier mode de réalisation, à l'état de sauvegarde, les sorties du tampon à trois états 13 passent à l'état de forte impédance ("Hz") Par conséquent, les signaux au niveau "H" sont fournis aux bornes de validation de puce de mémoire (MCE 1, MCE 2, etc) de la puce 2 de SRAM par l'effet des résistances 20 que l'on peut voir à la figure 4 et les puces 2 de SRAM sont inhibées et mises à l'état de sauvegarde Les bornes de validation de puce de mémoire (MCE 11, MCE 12, etc) des puces 13 de ROM sont mises au niveau "L" par l'effet des résistances 30 qui sont connectées à l'alimentation en énergie sans sauvegarde de la figure 4, pour prévenir l'écoulement d'un courant inutile. Les figures 6 et 7 montrent un circuit de commande de mémoire pour une carte à mémoire selon un troisième mode de réalisation de la présente invention Ce troisième mode de réalisation se rapporte à un circuit de commande de mémoire pour une carte à mémoire compatible pour une utilisation à la fois en tant que carte à mémoire volatile et carte à mémoire hybride, laquelle est particulièrement caractérisée par son opération de contrôle des signaux de validation d'écriture La figure 6 donne un schéma bloc montrant la relation entre le circuit de commande de mémoire et les puces de mémoire dans le cas o l'on utilise le circuit de commande de mémoire pour la carte à mémoire hybride. Sur la figure 6, le chiffre 120 désigne un circuit de commande de mémoire IC pouvant être utilisé en commun pour la carte à mémoire volatile et la carte à mémoire hybride et il est particulièrement caractérisé par l'opération de contrôle du signal de validation d'écriture (WE) Par conséquent, les lignes 9 e de signaux de validation d'écriture sont mieux illustrés en tant que lignes de signaux d'entrée pour le circuit de commande de mémoire 120 Ces lignes de signaux de validation d'écriture 9 e ne sont pas représentées, bien qu'elles soient également prévues dans la pratique, dans le circuit de commande des modes de réalisation précédemment mentionnés Les lignes 81 de sortie de signaux de validation d'écriture s'étendent du côté sortie du circuit de commande de mémoire 120 et sont connectées aux bornes de validation d'écriture (WE 1, WE 2,) de la puce 2 de SRAM Par ailleurs, les lignes 82 de sortie de signaux de validation d'écriture sont connectées aux bornes de validation d'écriture (WE 11, WE 12,) de la puce 3 de ROM Les résistances 30 qui sont connectées à la source 5 d'énergie A sont couplées aux lignes de sortie de signaux de validation d'écriture 82 Les autres portions sont identiques à celles du mode de réalisation qui précède Dans ces modes de réalisation, les ROM ou EEPROM (Programmable Electriquement Effaçable) des puces 3 à ROM sont des mémoires non volatiles de validation d'écriture et comprennent par exemple une ROM OTP (un temps programmable). La figure 7 montre un exemple d'une composition des portions génératrices des signaux de validation d'écriture du circuit de commande de mémoire 120 de la figure 6 La source d'énergie 6 du type B de sauvegarde et les signaux de sauvegarde (BUP) sont introduits à la porte OU 16 Le signal inversé du signal de sauvegarde (BUP) et le signal de validation d'écriture (WE) sont introduits à la porte OU 17 Les sorties de ces deux portes OU 16 et 17 sont fournies à la porte ET 15 La sortie de la porte ET 15 est ramifiée pour former les lignes 81 de sortie de signaux de validation d'écriture qui sont connectées aux bornes de validation d'écriture (WE 1, WE 2,) des puces 2 de SRAM D'autre part, le signal de validation d'écriture (WE) et le signal de sauvegarde (BUP) sont respectivement appliqués à l'entrée et à la borne de porte des tampons à trois états 18 La sortie du tampon à trois états est ramifiée pour former les lignes de sortie de signaux de validation décriture 82 qui sont connectées aux bornes de validation d'écriture (WE 11, WE 12,) des puces 3 de ROM. Pour la puce 2 de SRAM, les bornes de validation d'écriture (WE 1, WE 2, ) doivent être mises à un état "H" pour être inhibées D'autre part, comme aucune sauvegarde n'est nécessaire pour la puce 3 de ROM, il est souhaitable déliminer une consommation excessive d'énergie du fait d'un écoulement excessif de courant Par conséquent, dans ce circuit 120 de commande de mémoire, les lignes de sortie de signaux de validation d'écriture sont classées en deux systèmes, les sorties à l'état de sauvegarde sont établies au niveau "H" et à l'état de forte impédance ("Hz"). En fonctionnement, quand la carte n'est pas à l'état de sauvegarde sur la figure 7, le signal de sauvegarde (BUP) est au niveau "H" donc les sorties de la porte ET 15 et du tampon 18 à trois états sont toutes deux en accord avec les valeurs des signaux de validation d'écriture (WE) Par suite, les signaux de la même valeur que celle des signaux de validation décriture (WE) sont fournis à la puce 2 de SRAM et à la puce 3 de ROM (figure 6). Par ailleurs, à l'état de sauvegarde, le signal de sauvegarde (BUP) est au niveau "L" A ce moment, les entrées supérieures (c'est-à-dire la source 6 d'énergie B et le signal inversé du signal de sauvegarde) des portes OU 16 et 17 sont au niveau "H" donc le signal à la sortie de la porte ET 15 est fixé à un niveau "H" Par ailleurs, un signal de sauvegarde au niveau "L" (BUP) est introduit à la borne de porte du tampon à trois états 18 de manière que le signal à la sortie du tampon 18 soit fixé à l'état de forte impédance ("Hz") En conséquence, des signaux au niveau "H" sont fournis aux bornes de validation d'écriture (WEE 1, WE 2,) des puces 2 de SRAM (voir figure 6) Par ailleurs, les lignes 82 de sortie de signaux de validation d'écriture qui sont connectées aux bornes de validation d'écriture (WE 11, WE 12,) des puces 3 de ROM sont à l'état de forte impédance ("Hz") mais passent au niveau "L" à cause des résistances 30 qui sont connectées à la source 5 d'énergie A sans sauvegarde. Les puces de SRAM sont alors mises à l'état de sauvegarde Donc aucun courant inutile ne s'écoule à travers les puces 3 de ROM. Bien que l'on ait décrit, en se référant à la figure 6, le cas d'une carte à mémoire hybride, si l'on souhaite utiliser le circuit de commande de mémoire 120 de ce mode de réalisation pour la carte à mémoire volatile, seul le côté des -lignes de sortie de signaux de validation de puce 81 du circuit de commande de mémoire peut être utilisé En effet, dans le circuit de commande de mémoire de ce mode de réalisation, on peut choisir laquelle des lignes de sortie 81 ou 82 est connectée selon que la puce de mémoire est volatile ou non volatile. Les puces de SRAM et les puces de ROM à monter sur la carte à mémoire des modes de réalisation ci-dessus sont révélées en tant qu'exemple de la mémoire volatile et de la mémoire non volatile, respectivement, bien que tout type autre que ce qui a été décrit ci-dessus puisse également être utilisé. Comme on l'a précédemment mentionné, dans le circuit de commande de mémoire pour la carte à mémoire hybride selon le premier mode de réalisation de la présente invention, à l'état de sauvegarde, toutes les lignes de sortie des signaux de validation de puce de mémoire du décodeur sont mises à l'état de forte impédance par le moyen de commande de temps de sauvegarde et la puce de la mémoire volatile est inhibée en connectant la résistance de l'alimentation en énergie de sauvegarde ou la résistance de l'alimentation en énergie sans sauvegarde aux lignes de sortie de signaux de validation de puce de mémoire de manière qu'aucun courant inutile ne s'écoule à travers la puce de mémoire non volatile Par suite, une consommation excessive de courant dans la puce de mémoire non volatile à l'état de sauvegarde peut être réduite et la durée de vie de la pile incorporée pour la sauvegarde des données peut être étendue, et de plus cela améliore la fiabilité de la carte. Par ailleurs, dans le circuit de commande de mémoire selon le second mode de réalisation de la présente invention, les signaux de validation de puce de mémoire à fournir aux puces de mémoire à l'état de sauvegarde sont commutés selon que la carte à mémoire volatile ou la carte à mémoire hybride est utilisée Par suite, il est possible de prévoir un circuit de commande de mémoire pouvant être utilisé aussi bien pour une carte à mémoire volatile que pour une carte à mémoire hybride afin de réduire toute consommation excessive d'énergie dans la puce de mémoire non volatile à l'état de sauvegarde des données. Par ailleurs, dans le circuit de commande de mémoire pour contrôler le signal de validation décriture selon le troisième mode de réalisation de la présente invention, les lignes de sortie de signaux de validation d'écriture pour la puce de mémoire volatile et la puce de mémoire non volatile sont prévues séparément et connectées selon le type de mémoire Par conséquent, lutilisation peut être aussi bien pour une carte à mémoire volatile que pour une carte à mémoire hybride, ce qui augmente la versatilité De plus, les lignes de sortie de signaux de validation de mémoire à connecter aux puces de mémoire non volatile sont couplées à la source d'énergie A sans sauvegarde, ce qui réduit la consommation de courant dans la puce de mémoire non volatile à l'état de sauvegarde de la même manière que dans le mode de réalisation ci-dessus. REVENDICATIONS 1 Circuit de commande de mémoire pour une carte à mémoire ayant une source d'énergie A qui est connectée à une source d'énergie externe et une source d'énergie B connectée à une pile incorporée pour la sauvegarde de la mémoire, ladite carte étant une carte à mémoire hybride comportant au moins une puce de mémoire non volatile connectée à la source d'énergie A et au moins une puce de mémoire volatile connectée à la source d'énergie B, caractérisé en ce qu'il comprend: un décodeur ( 10) ayant, du côté entrée, un bus de signaux d'adresse, une ligne de signaux de validation de puce pour commander l'attaque dudit décodeur et un signal de sauvegarde indiquant un état de sauvegarde de données de la carte à mémoire et, du côté sortie, un certain nombre de lignes de sortie de signaux de validation de puce de mémoire connectées respectivement aux puces et produisant sélectivement des signaux de validation de puce de mémoire pour permettre de relier les puces de mémoire aux lignes de sortie de signaux de validation de puce de mémoire selon le signal d'adresse pendant l'état de validation sous le contrôle du signal de validation de puce; un moyen de contrôle du temps de sauvegarde ( 11, 12, 13) pour inhiber de force le signal de validation de puce et faire passer toutes les lignes de sortie de signaux de validation de puce de mémoire dudit décodeur à un état de forte impédance, quand le signal de sauvegarde indique un état de sauvegarde; des résistances ( 20, 30) reliant les lignes de sortie des signaux de validation de puce de mémoire à la source d'énergie B et à la source d'énergie A sans sauvegarde, respectivement, pour inhiber les lignes de sortie de signaux de validation de puce de mémoire pour les puces de mémoire volatile et établir les lignes de sortie de signaux de validation de puce de mémoire pour les puces de mémoire non volatile à un état tel que cela empêche le courant de s'écouler à travers les puces de mémoire non volatile quand lesdites lignes de sortie de signaux de validation de puce de mémoire sont en état de forte impédance. 2 Circuit selon la revendication 1, caractérisé en ce que le moyen de contrôle de temps de sauvegarde comporte: une porte OU ( 12) pour faire passer le signal de validation de puce grâce au signal de sauvegarde; et des tampons ( 13) à trois états prévus sur les lignes de sortie de signaux de validation de puce de mémoire du décodeur, respectivement, et qui sont commandés par les signaux de sauvegarde. 3 Circuit de commande de mémoire comportant une source d'énergie A connectée à une source d'énergie externe et une source d'énergie B connectée à une pile incorporée pour la sauvegarde de la mémoire, ledit circuit pouvant être utilisé à la fois pour une carte à mémoire volatile ayant au moins une puce de mémoire volatile connectée à la source d'énergie B et une carte à mémoire hybride ayant au moins une puce de mémoire non volatile connectée à la source d'énergie A et au moins une puce de mémoire volatile connectée à la source dénergie B caractérisé en ce qu'il comprend: un décodeur ( 10) ayant, du côté entrée, un bus de signaux d'adresse, une ligne de signaux de validation de puce pour contrôler l'attaque dudit décodeur et une ligne de signaux de sauvegarde indiquant un état de sauvegarde de données de la carte à mémoire et, du côté sortie, un certain nombre de lignes de sortie de signaux de validation de puce de mémoire connectées respectivement aux puces de mémoire, ledit décodeur produisant sélectivement des signaux de validation de puce de mémoire pour permettre de relier les puces de mémoire aux lignes de sortie de signaux de validation de puce de mémoire selon le signal d'adresse pendant l'état de validation et produisant des signaux pour inhiber la liaison de la puce de mémoire non volatile à toutes les lignes de sortie de signaux de validation de puce de mémoire pendant l'état inhibé; une ligne de signaux de commutation ( 9 d) pour indiquer si la carte à mémoire est une carte à mémoire volatile ou une carte à mémoire non volatile; un moyen de contrôle de temps de sauvegarde ( 11, 12, 13) pour inhiber de force le signal de validation de puce quand le signal de sauvegarde indique un état de sauvegarde et fournissant directement les signaux sur les lignes de sortie de signaux de validation de puce de mémoire dudit décodeur aux puces de mémoire quand le signal de commutation indique un usage en carte à mémoire volatile, tout en mettant toutes les lignes de sortie de signaux de validation de puce de mémoire dudit décodeur à un état de forte impédance quand le signal de commutation indique un usage en carte à mémoire hybride; des résistances ( 20, 30) reliant les lignes de sortie des signaux de validation de puce de mémoire à l'alimentation en énergie B ou à l'alimentation en énergie A sans sauvegarde, respectivement, pour inhiber la liaison des lignes de sortie de signaux de validation de puce de mémoire aux puces de mémoire volatile et établir les lignes de sortie de signaux de validation de puce de mémoire vers les puces de mémoire non volatile à un état empêchant le courant de s'écouler à travers les puces de mémoire non volatile quand la carte à mémoire est une carte à mémoire hybride et les lignes de sortie de signaux de validation de puce de mémoire sont à un état de forte impédance. 4 Circuit selon la revendication 3, caractérisé en ce que le moyen de contrôle de temps de sauvegarde comporte: une porte OU ( 12) pour faire passer les signaux de validation de puce par les signaux de sauvegarde; une porte ET ( 14) pour faire passer le signal de sauvegarde par les signaux de commutation; et des tampons à trois états ( 13) prévus sur les lignes de sortie des signaux de validation de puce de mémoire du décodeur et qui sont commandés par la sortie de la porte ET. Circuit de commande de mémoire comportant une source d'énergie A connectée à une source d'énergie externe et une source d'énergie B connectée à une pile incorporée pour la sauvegarde de la mémoire, ledit circuit de commande de mémoire pouvant être utilisé à la fois pour une carte à mémoire volatile ayant au moins une puce de mémoire volatile connectée à la source d'énergie B et une carte à mémoire hybride ayant au moins une puce de mémoire non volatile connectée à la source d'énergie A et au moins une puce de mémoire volatile connectée à la source d'énergie B, caractérisé en ce qu'il comprend: un circuit principal ayant, du côté entrée, une ligne de signaux de validation d'écriture et une ligne de signaux de sauvegarde pour indiquer que la carte à mémoire est à l'état de sauvegarde et du côté sortie un certain nombre de lignes de sortie de signaux de validation d'écriture qui sont connectées respectivement aux puces, ledit circuit principal fournissant les signaux de validation d'écriture aux lignes de sortie de signaux de validation d'écriture selon les signaux de validation d'écriture d'entrée quand le signal de sauvegarde indique que la carte est en état de fonctionnement tout en ajustant au moins l'une des lignes de sortie de signaux de validation d'écriture pour qu'elle ait une valeur pour inhiber l'écriture de la puce de la mémoire, les autres étant à un état de forte impédance quand le signal indique un état de sauvegarde; et des résistances ( 20, 30) connectées respectivement aux lignes de sortie des signaux de validation d'écriture qui sont mises à un état de forte impédance pendant l'état de sauvegarde pour relier les lignes de sortie de signaux de validation d'écriture à l'alimentation en énergie A sans sauvegarde.