Brevet FR2687003A1 — publié le 19930806

"Circuit de sortie de données pour un dispositif de mémoire à semi- conducteur" La présente invention a pour objet les dispositifs de mémoire à semi-conducteur, et plus particulièrement un circuit de sortie de données pour la sortie des données lues dans les cellules de mémoire. Du fait que des dispositifs de mémoire à semi- conducteur sont développés avec des hautes densités et des grandes capacités, il est nécessaire d'accroître la vitesse de fonctionnement du dispositif de mémoire lorsqu'il est implanté dans un circuit intégré Dans ce but, le circuit intégré est prévu avec un circuit d'augmentation de tension, un circuit15 de pompage de tension, pour produire une augmentation de tension Vpp supérieure à la tension de source lorsque la tension de fonctionnement du circuit intégré devient basse En outre, le circuit intégré est pourvu d'un circuit égaliseur ou de précharge pour20 accélérer la validation des signaux de données Ainsi que cela est bien connu, l'obtention de haute vitesse d'accès de données dépend significativement de la vitesse de fonctionnement du circuit de sortie de données (lequel comporte un tampon de sortie de25 données et un contrôleur de sortie de données) pour la sortie des données lues dans les cellules de mémoire et pour la détection des données à partir des cellules de mémoire Le circuit de sortie de données fournit les données lues dans les cellules de mémoire à un système de haute impédance externe au circuit de données En conséquence, un transistor du contrôleur de sortie de données doit avoir un canal de dimension supérieure que les transistors des autres circuits dans le but d'accroître le niveau de tension des 1 o données et d'être prêt pour la forte charge sur la borne de sortie Dout Dans ce cas, le niveau de tension du signal qui commande le contrôleur de sortie de données doit être assez grand pour contrôler un transistor ayant un grand canal. Un circuit de sortie de données conventionnel est montré sur la figure 1, il comporte des moyens d'entrée 1 à 4 connectés à des bus de données DB et DBB, des moyens de sortie 21 et 22 consistant en des transistors de tirage vers le haut et vers le bas, un circuit de contrôle de tirage vers le haut 5 à 18 pour commander un transistor de tirage vers le haut 21, et un circuit de commande de tirage vers le bas 19 à 20 pour commander le transistor de tirage vers le bas 22 Les circuits de commande de tirage vers le haut et vers le bas sont contrôlés par un signal PITRST pour valider la sortie du circuit de sortie de données Dans le circuit de commande de tirage vers le haut 5- 18, une première capacité 7 avec une électrode connectée à la borne de sortie d'une première porte NON-ET 5 pompe vers le haut le niveau de tension d'un noeud ni, préchargé à un niveau de tension Vcc-Vth, jusqu'à un niveau plus élevé que le niveau de tension de précharge lors de la validation du circuit intégré Une seconde capacité 13 avec une électrode connectée via un inverseur 12 à la sortie d'une première porte NON-ET 5 pompe vers le haut le niveau de tension d'un noeud N 2, préchargé à un niveau de tension Vcc-Vth, jusqu'à un niveau supérieur au niveau de tension de précharge lors de la sortie des données pendant la validation du circuit intégré. Pendant le fonctionnement du circuit conventionnel représenté sur la figure 1, la borne Dout de sortie de données du circuit de sortie de données conserve un niveau à trois états procuré par le système externe au circuit intégré pour empêcher l'accès à des données invalides En outre, la borne Dout du circuit intégré provoque un autochargement important et en conséquence les dimensions des transistors de tirage vers le haut et vers le bas 21 et 22 sont considérablement plus grandes que celles des autres transistors Le circuit de commande de tirage vers le haut 5- 18 est prévu avec des première et seconde capacités de pompage 7 et 13 comportant des transistors MOS (Métal Oxyde Silicium) tels que représentés sur la figure 1 dans le but de contrôler suffisamment le transistor de tirage vers le haut ayant une dimension de canal importante Le noeud ni est préchargé respectivement entre les niveaux de tension Vcc-Vth et Vcc+ 2 Vth au moyen du transistor NMOS lorsque le circuit intégré est mis sous tension et validé Le noeud N 2 est préchargé au niveau Vcc-Vth au moyen du transistor NMOS 16 lorsque le circuit intégré est mis sous tension Le noeud N 2 est préchargé au niveau exact Vcc au moyen du transistor NMOS 15 entièrement enclenché lorsque le circuit intégré est validé Deux transistors NMOS 10 et 11 dont les canaux sont connectés en série constituent un circuit de blocage destiné à conserver la tension du noeud ni au niveau Vcc+ 2 Vth. En conséquence, lorsque le signal de donnée DBB est à un niveau logique bas et que le signal PITRST est à un niveau logique haut, le signal de sortie de la première porte NON-ET 5 passe au niveau bas Le couplage de la capacité 7 provoque la baisse du niveau de tension du noeud ni à partir du niveau Vcc+ 2 Vth ce qui coupe le canal du transistor NMOS 15. Le signal de sortie de niveau logique haut de l'inverseur 12 provoque l'effet de couplage de la seconde capacité 13 ce qui élève le niveau de tension du noeud N 2 jusqu'à 2 Vcc Le signal de niveau logique bas de la première porte NON-ET 5 enclenche le transistor PMOS 17 et donc le transistor de tirage vers le haut 21 pour sortir du circuit intégré les données de haut niveau Toutefois, lorsque le signal de donnée DB est au niveau logique bas, le transistor de tirage vers le haut 21 est coupé et le transistor de tirage vers le bas 22 est enclenché pour sortir du circuit intégré les données de niveau bas. Le circuit de la figure 1 comporte plusieurs inconvénients Les capacités consistant en des transistors MOS sont utilisées pour pomper vers le haut les niveaux de tension, en conséquence une augmentation soudaine de tension peut détruire les jonctions des capacités La surface de microplaquette occupée par une capacité MOS est considérablement plus grande que celle des autres dispositifs, ceci rend difficile l'obtention d'une haute densité La tension pompée vers le haut exige un circuit tel qu'un régulateur de tension pour maintenir un niveau de tension constant De ce fait, lorsque la borne de sortie Dout du circuit montré sur la figure 1 est à trois états, les tensions de grilles des transistors de tirage vers le haut et vers le bas 21 et 22 devraient être au niveau logique bas pour couper les transistors, et les noeuds ni et N 2 devraient être préchargés au niveau de tension Vcc-Vth En conséquence, un transistor (par exemple le transistor PMOS 17) est nécessaire pour le basculement des transistors de tirage vers le haut et vers le bas 21 et 22, d'o une diminution de la vitesse de fonctionnement. Un but de la présente invention est de procurer un circuit de sortie de données pour stabiliser le fonctionnement d'un dispositif de mémoire à semi-conducteur. Un autre but de la présente invention est de procurer un circuit de sortie de données qui simplifie l'implantation du circuit intégré sur la microplaquette pour obtenir une haute densité. Un autre but de la présente invention est de procurer un circuit de sortie de données compact et qui minimise la consommation de courant. Un autre but de la présente invention est de procurer un circuit de sortie de données qui augmente considérablement la vitesse de fonctionnement. Selon la présente invention, un circuit de sortie de données pour un circuit de mémoire à semi- conducteur ayant des transistors de tirage vers le haut et vers le bas pour la sortie des données selon un mode de fonctionnement d'interruption complémentaire, est caractérisé en ce qu'il comporte: des dispositifs de précharge pour précharger une paire de signaux de données lus dans une cellule de mémoire avec un niveau de tension donné selon un premier mode de fonctionnement, des dispositifs interrupteurs pour amplifier et connecter le signal de sortie des dispositifs de précharge aux grilles des transistors de tirage vers le haut et vers le bas, et un circuit de validation pour connecter le signal de sortie des dispositifs interrupteurs aux grilles des transistors de tirage vers le haut et vers le bas selon un deuxième mode de fonctionnement. Selon d'autres caractéristiques de l'invention, les dispositifs interrupteurs sont un circuit de changement de niveau pour commander les transistors de tirage vers le haut et vers le bas au moyen d'une source de tension constante pour procurer une augmentation de tension Vpp supérieure au niveau de tension de la source Vcc du circuit avant la validation de la microplaquette et les modes d'opération premier et second respectivement représentent l'invalidation et la validation du circuit de sortie de données. Ces caractéristiques de la présente invention, ainsi que d'autres sous forme de variantes, seront bien comprises ainsi que leur mise en oeuvre, en se référant, à titre d'exemple, à la description d'un mode de réalisation illustré par des dessins parmi lesquels: la figure 1 est un diagramme schématique d'un circuit de sortie de données conventionnel, la figure 2 est un diagramme schématique d'un circuit de sortie de données selon l'invention, et la figure 3 est un diagramme de cadencement du fonctionnement du circuit de la figure 2. En se référant à la figure 2, des premier et second dispositifs de précharge 51-52 et 71-72 préchargent respectivement une paire de signaux de données DBB et DB lus dans les cellules de mémoire à un niveau de tension de source pour invalider la sortie de données Des premier et second dispositifs interrupteurs 53-58 et 73-78 amplifient et connectent respectivement les signaux de sortie des premier et second dipsositifs de précharge 51-52 et 71-72 aux grilles des transistors de tirage vers le haut et vers le bas 62 et 82 Des premier et second circuits de validation 59-61 et 79-81 connectent respectivement les signaux de sortie des premier et second dispositifs interrupteurs 53-58 et 73-78 aux grilles des transistors de tirage vers le haut et vers le bas 62 et 82 ce qui valide la sortie de données. Les premier et second dispositifs de précharge 51-52 et 71-72 sont commandés par un signal de commande destination du circuit de sortie de données. Les premier et second dispositifs interrupteurs 53-58 et 73- 78 sont des circuits bien connus CVSL (basculement logique de tension en cascade) Chaque circuit CVSL comporte deux transistors PMOS dont les grilles sont connectées en forme de blocage aux drains opposés, et deux transistors NMOS dont les canaux sont connectés en série respectivement aux drains des deux transistors PMOS Une paire de signaux de phases opposées commandent respectivement les transistors NMOS pour sortir la tension de source via le canal de celui des transistors PMOS ayant une tension de grille Vgs supérieure à celle de l'autre Les premier et second dispositifs interrupteurs transforment la montée de la tension de source Vcc des premier et second dispositifs de précharge en la montée de l'augmentation de tension Vpp dans le but de commander intégralement et respectivement les transistors de tirage vers le haut et vers le bas 62 et 82. La présente invention comporte plusieurs avantages par rapport à l'art antérieur Le circuit de sortie de données ne requiert pas une capacité MOS ce qui était le cas dans l'art antérieur pour la stabilisation du fonctionnement du dispositif De plus l'absence de la capacité MOS rend la circuit plus compact d'o une haute densité et une simplification de l'implantation du circuit sur la microplaquette. Les premier et second circuits de validation 59-61 et 79-81 sont commandés par le signal de commande MTRST Les premier et second circuits de validation 59-61 et 79-81 génèrent les signaux de sortie DOK et DOJ pour couper les transistors de tirage vers le haut et vers le bas 62 et 82 d'o l'invalidation de la sortie de données et le maintien de la borne Dout au niveau trois états Le signal 4 TRST est généré après un temps déterminé lorsqu'un signal de sélection d'adresse de colonne (CAS) passe à l'état actif. Les caractéristiques de fonctionnement du circuit de sortie de données selon la présente invention seront maintenant décrites en référence à la figure 3. Les bus de données DB et DBB ont des phases opposées lorsqu'une donnée est lue dans les cellules de mémoire Par exemple, si la donnée lue dans les cellules de mémoire est à un niveau logique haut, DB est au niveau logique haut et DBB au niveau logique bas Similairement, si la donnée est à un niveau logique bas, DB a un niveau logique bas et DBB a un niveau logique haut Le signal 4 >TRST est un signal d'horloge principal pour la commande du circuit de sortie de données Les signaux de données DB (ou DBB) et représentés avec des lignes pointillées et pleines. Les signaux de données valident les signaux DOK et DOJ pour commander le circuit de sortie de données uniquement lorsque les deux signaux DB (ou DBB) et 4 'TRST sont appliqués indépendamment de la condition d'entrée Les signaux DB et DBB sont préchargés à la tension de source Vcc sous la commande du signal 4 DBP. Les signaux DOK et DOJ sont respectivement préchargés à OV du niveau de tension de la terre Vss selon les signaux e DBP et DTRST Par exemple, si le signal e DBP est à un niveau logique bas ce qui valide l'entrée des signaux DB et DBB, la donnée lue dans les cellules de mémoire est à un niveau logique haut pour maintenir le signal DB à un niveau logique haut et l'entrée du signal DBB est à un niveau logique bas, alors le second dispositif d'interruption 73-78 maintient l'état précédent pour avoir le signal DOJ au niveau logique bas. Les transistors NMOS 53 et 56 des premiers dispositifs interrupteurs 53-58 sont respectivement coupés et enclenchés et les transistors PMOS 57 et 58 sont respectivement enclenchés et coupés, provoquant ainsi la monté du signal DOK au niveau de tension Vpp. Dans ce cas, le signal 4 TRST passe au niveau logique haut pour couper les transistors NMOS 61 et 81 ce qui valide le signal DOK à un niveau haut avant ou après que le signal DBB passe au niveau logique bas En conséquence, les transistors de tirage vers le haut et vers le bas 62 et 82 sont respectivement enclenchés et coupés, d'o le passage du signal de sortie Dout à un niveau haut Similairement, si le signal c DBP devient bas pour valider l'entrée des signaux DB et DBB, la donnée lue dans les cellules de mémoire devient basse pour maintenir le niveau haut du signal DBB et le niveau bas du signal DB Le transistor de tirage vers le haut 62 est coupé et le transistor de tirage vers le bas 82 est enclenché de sorte que le signal de sortie Dout devient bas. Ainsi, les signaux DB et DBB contenant la donnée lue dans les cellules de mémoire sont transmis à haute vitesse à travers les grilles et uniquement le seul canal du transistor PMOS 57 aux grilles des transistors de tirage vers le haut et vers le bas 62 et 82 Il est bien connu de l'homme de l'art que la transmission de données s'effectue à une vitesse bien plus élevée à travers les grilles qu'à travers les canaux. En outre, l'amplification de tension des signaux d'entrée DB et DBB n'est pas réalisée par le pompage de tension, mais par le changement de niveau généré par les premier et second dispositifs interrupteurs 53-58 et 73-78 Ceci procure les avantages d'une diminution de la consommation de courant et d'une stabilisation du fonctionnement De plus les signaux <>DBP et e TRST sont seulement connectés à la tension de source constante Vpp et ne nécessitent pas de régulateur de tension comme dans un circuit conventionnel. La présente invention a été décrite selon un mode de réalisation préféré montré à la figure 2, mais elle peut être modifiée de diverses manières sans pour autant s'en écarter Par exemple on peut remplacer les transistors PMOS 52 et 72 des premier et second dispositifs de précharge par des transistors NMOS en adaptant les niveaux logiques concernés. Alors que l'invention a été montrée et décrite en détail en référence à un mode de réalisation spécifique préféré, il sera apparent à l'homme du métier qu'il peut effectuer des modifications de forme et de détail sans s'écarter pour autant de l'esprit et de la portée de la présente invention. R E V E N D I C A T I O N S 1) Circuit de données pour un circuit de mémoire à semi-conducteur ayant des transistors de tirage vers le haut et vers le bas pour la sortie des données selon un mode de fonctionnement d'interruption complémentaire, caractérisé en ce qu'il comporte: des dispositifs de précharge ( 51-52, 71-72) pour précharger une paire de signaux de données lus dans une cellule de mémoire avec un niveau de tension donné selon un premier mode de fonctionnement, des dispositifs interrupteurs ( 53-58, 73-78) pour amplifier et connecter le signal de sortie des dispositifs de précharge aux grilles des transistors de tirage vers le haut et vers le bas, et un circuit de validation pour connecter le signal de sortie des dispositifs interrupteurs aux grilles des transistors de tirage vers le haut et vers le bas selon un deuxième mode de fonctionnement. 2) Circuit de sortie de données selon la revendication 1, caractérisé en ce que les dispositifs interrupteurs ( 53-58, 73-78) sont un circuit de changement de niveau pour commander les transistors de tirage vers le haut et vers le bas au moyen d'une source de tension constante pour procurer une augmentation de tension (Vpp) supérieure au niveau de tension de la source (Vcc) du circuit avant la validation de la microplaquette. 3) Circuit de sortie de données selon la revendication 1, caractérisé en ce que les modes d'opération premier et second respectivement représentent l'invalidation et la validation du circuit de sortie de données. 4) Circuit de sortie de données pour un circuit de mémoire à semiconducteur avec des transistors de tirage vers le haut et vers le bas pour respectivement recevoir à travers les grilles des transistors de tirage vers le haut et vers le bas une paire de signaux ayant des niveaux logiques complémentaires, caractérisé en ce qu'il comporte: des premier et second dispositifs de précharge pour respectivement précharger les niveaux d'entrée d'une paire de signaux lus dans une cellule de mémoire jusqu'à un niveau de tension de source (Vcc) lors de l'invalidation de la sortie de données, des premier et second dispositifs interrupteurs pour respectivement amplifier et connecter les signaux de sortie des premier et second dispositifs de précharge vers les grilles des transistors de tirage vers le haut et vers le bas, et des premier et second circuit de validation pour respectivement connecter les signaux de sortie des premier et second dispositifs interrupteurs aux grilles des transistors de tirage vers le haut et vers le bas lors de la validation de la sortie de données. ) Circuit de sortie de données selon la revendication 4, caractérisé en ce que les premier et second dispositifs interrupteurs sont des circuits de changement de niveau pour respectivement commander les transistors de tirage vers le haut et vers le bas en employant une source de tension constante pour procurer un accroissement de tension (Vpp) supérieur au niveau de la tension de source (Vcc) du circuit avant la validation du circuit. 6) Circuit de sortie de données selon la revendication 4, caractérisé en ce que les premier et second dispositifs de précharge sont pilotés par un signal de commande généré à partir d'un circuit de transition d'adresse prévu dans le circuit de mémoire, le circuit de commande validant les signaux de données lus dans la cellule de mémoire pour leur entrée dans le circuit de sortie de données lors du mode de fonctionnement de sortie de données.