Brevet FR2691838A1 — publié le 19931203

Transistor MOS de synapse La présente invention a trait à un transistor MOS de synapse, et en particulier à un transistor MOS de synapse utilisable dans des réseaux neuronaux. Un transistor MOS classique est réalisé pour avoir une électrode de drain, une électrode de source et une électrode de grille de sorte que le transistor est supposé être commandé par la réception d'un seul signal d'entrée. Même si le transistor possède des grilles multiples pour recevoir une pluralité de signaux d'entrée, leurs rapports de la longueur à la largeur sont les mêmes. Par conséquent, la présente invention a pour but de proposer un transistor MOS de synapse dans lequel des grilles multiples formées sur un transistor sont différentes en ce qui concerne le rapport de la largeur à la longueur. Un autre but de la présente invention est de proposer un transistor MOS de synapse pouvant être pratiquement utilisé dans un réseau neuronal. Afin d'atteindre les buts précités de la présente invention, il est proposé des transistors MOS de synapse qui possèdent une pluralité d'électrodes de grille de longueurs différentes, une pluralité d'électrodes de grille de largeurs différentes ou une pluralité d'électrodes de grille de longueurs et de largeurs différentes, respectivement, sur une source d'électrode et une source de drain. Les buts précités et autres avantages de la présente invention ressortiront mieux de la description détaillée de modes de réalisation préférés de celle-ci en référence aux dessins annexés sur lesquels la Figure 1 représente un mode de réalisation d'un transistor MOS-de synapse de la présente invention la Figure 2 représente un autre mode de réali sation d'un transistor MOS de synapse de la présente inven tion la Figure 3 représente un comparateur neuronal à 6 bits classique la Figure 4 représente un comparateur neuronal à 6 bits utilisant un transistor MOS de synapse de la présente invention ; et la Figure 5 représente un schéma du comparateur neuronal à 6 bits utilisant un transistor MOS de synapse de la présente invention. Préalablement à la description du transistor 'MOS de synapse de la présente invention en référence aux dessins annexés, les bases de la présente invention seront décrites ci-après. Pour réaliser un réseau neuronal à intégration à très grande échelle, plusieurs problèmes doivent être résolus, tels que la réalisation d'une synapse, la réduction du nombre de connexions entre neurones, la multiplication de poids, et la sommation des poids en chaque noeud. Par conséquent, étant donné les difficultés de traitement en temps réel et de fabrication de puce, un dispositif CMOS a été choisi pour effectuer les fonctions de multiplication et de sommation. Dans le réseau neuronal, le corps de la cellule d'un neurone est composé de deux inverseurs CMOS ou d'un amplificateur différentiel. Le poids de chaque synapse est obtenu en utilisant des transistors à effet de champ MOS à canal P et à canal N ayant une conductance G. La synapse est réalisée de sorte que le PMOS fonctionne en tant qu'élément d'excitation, le NMOS fonctionne en tant qu'élément de blocage, et la conductance G est déterminée par leurs rapports de la largeur à la longueur (W/L, où W est la largeur du canal et L est sa longueur). Si la synapse est de blocage, le potentiel appliqué doit baisser à une tension faible lors d'un transfert à un neurone suivant. Si la synapse est d'excitation, le potentiel appliqué doit être élevé à la tension d'alimentation. Les courants traversant les poids de synapse sont sommés sous la forme d'une configuration OU câblée. Les deux inverseurs CMOS présentent les caractéristiques d'une fonction d'activation limite importante. Lors- que les rapports de la largeur à la longueur du PMOS et du NMOS sont modifiés, un poids de liaison envisagé peut être aligné sur la synapse du fait que la conductance G du transistor MOS est déterminée par la largeur W et la longueur L du canal. En référence à la Figure 1, un puits n+ est formé dans un substrat de type p 100 pour former une électrode de source 101 et une électrode de drain 102. Ensuite, une couche d'oxyde (SiO2) 104 est déposée sur le substrat de type p. Six électrodes de grille 103 dans lesquelles chaque longueur L (de l'électrode de source à l'électrode de drain) est la même et la largeur W est 1, 2,. 4, 8, 16 et 32 unités, respectivement, sont formées sur la couche d'oxyde. Ceci constitue une structure NMOS NMOS (ci-après appelée "transistor NMOS de synapse"). Le courant de chaque grille augmente lorsque sa largeur augmente. Les canaux formés par les six grilles ont chacun une conductance différente et la somme des six conductances devient une conductance G du transistor NMOS de synapse. En référence à la Figure 2, un puits n+ est formé dans un substrat de type p 200 pour former une électrode de source 201 et une électrode de drain 202. Ensuite une couche d'oxyde (sio2) 204 est déposée sur le substrat de type p. Six électrodes de grille 203 dont les largeurs (W) sont égales et dont les longueurs L (de l'électrode de source à l'électrode de drain) sont 1, 2, 4, 8, 16 et 32 unités, respectivement, sont formées sur la couche d'oxyde. Dans cette structure, l'électrode de drain est en forme d'échelons. Comme ce peut être le cas, l'électrode de source peut être formée en échelons. Cette structure est également un transistor NMOS de synapse. Comme sur la Figure 1, les canaux formés par les six grilles ont chacun une conductance différente et la somme des six conductances devient la conductance G du transistor MOS. Un transistor PMOS de synapse est réalisé de façon inverse, dans laquelle un puits p+ est réalisé pour former une électrode de source et une électrode de drain, les électrodes de grille étant formées comme ci-dessus. A présent, en utilisant les transistors NMOS de synapse représentés sur la Figure 2 et le transistor PMOS de synapse (non représenté), le procédé de mise en oeuvre d'un comparateur neurone sera décrit ci-après. La Figure 3 représente un comparateur neuronal à 6 bits classique pour comparer six premières entrées IlI6 et six secondes entrées I'1-I'6. Le comparateur neuronal est constitué pour utiliser six transistors NMOS et six transistors PMOS qui possèdent 1, 2, 4, 8, 16 et 32 longueurs de canal, dans lesquelles chacun des six transistors PMOS possède une électrode de source reliée à la tension d'alimentation, une électrode de drain reliée à un neurone 300, et une électrode de grille reliée aux premières entrées, respectivement, et chacun des six transistors NMOS possède une électrode de source reliée à la masse, une électrode de drain reliée à un neurone 300, et une électrode de grille reliée aux secondes entrées. Un poids désiré peut être transmis aux transistors de synapse lorsque les rapports de la largeur à la longueur de transistors PMOS et NMOS sont différents l'un de l'autre, du fait que les conductances de transistors MOS sont déterminées par les largeurs et longueurs de canal. Dans le circuit de la Figure 3, les transistors PMOS conduisent lorsque le signal appliqué à leurs électrodesdegrille respectives est 0, et les transistors NMOS conduisent lorsque le signal appliqué est 1. Ensuite, lorsque le signal à 6 bits appliqué aux transistors PMOS est logiquement supérieur à celui appliqué aux transistors NMOS, une valeur logique "1" est délivrée, et lorsque le premier est logiquement inférieur au second, une valeur logique "0" est délivrée. Ici, la somme des conductances des transistors PMOS et NMOS rendus conducteurs selon les signaux appliqués détermine la valeur de sortie. En référence à la Figure 4 représentant le comparateur neuronal utilisant le transistor MOS de synapse de la présente invention, le comparateur est constitué pour comporter un transistor PMOS de synapse (sPMOS) ayant une électrode de source, qui reçoit une tension d'alimentation, une électrode de drain, et six électrodes de grille pour recevoir six premières entrées I1-I6, et un transistor NMOS de synapse (sNMOS) ayant une électrode de source reliée à la masse reliée à l'électrode de drain du transistor sPMOS, et six électrodes de grille pour recevoir six secondes entrées I' I' et un neurone 400 pour recevoir un signal du noeud commun des drains des transistors sPMOS et sNMOS. La Figure 5 représente un schéma d'un comparateur neuronal à 6 bits (comme sur la Figure 4) qui utilise un transistor NMOS de synapse représenté sur la Figure 2 et un transistor PMOS de synapse (non représenté). Sur la Figure 5, en considérant la mobilité des électrons et des trous, la largeur des électrodes de grille du transistor sPMOS est le double du transistor sNMOS Par conséquent, en utilisant le transistor NMOS de synapse de la présente invention, la surface de la puce peut être réduite lors de la fabrication. De plus, il faut remarquer que la présente invention peut être appliquée à l'intégration de tous circuits ainsi que dans le réseau neuronal. REVENDICATIONS 1. Transistor MOS de synapse caractérisé en ce qu'il comporte des électrodes de grille multiples (203) de longueurs différentes, une électrode de source (201), et une électrode de drain (202). 2. Transistor MOS de synapse selon la revendication 1, caractérisé en ce que ladite électrode de source est -rectiligne et ladite électrode de drain est en forme d'échelons. 3. Transistor MOS de synapse selon la revendication 1, caractérisé en ce que ladite électrode de drain est rectiligne et ladite électrode de source est en forme d'échelons. 4. Transistor MOS de synapse, caractérisé en ce qu'il comporte des électrodes de grille multiples (103) de 'largeurs différentes, une électrode de source (102) et une électrode de drain (101). 5. Transistor MOS de synapse, caractérisé en ce qu'il comporte des électrodes de grille multiples de longueurs et de largeurs différentes, une électrode de source et une électrode de drain.