Brevet FR2691307A1 — publié le 19931119

CIRCUIT INTERMEDIAIRE ENTRE UN CIRCUIT LOGIQUE A BASSE TENSION ET UN ETAGE DE SORTIE A HAUTE TENSION REALISES DANS UNE TECHNOLOGIE CMOS STANDARD La présente invention concerne un circuit intermédiaire entre un circuit intégré logique à basse tension et un étage de sortie à haute tension pour, la commande de transducteurs, d'écrans plasma et d' actionneurs électromécaniques, dans lequel ledit étage de sortie haute tension comporte au moins deux transistors respectivement à canal N et à canal P, réalisés selon une technologie CMOS standard. De façon générale, les capteurs et les actionneurs sont destinés à établir la communication entre les circuits de traitement du signal et leur environnement Les capteurs fournissent à ces circuits des données extérieures Les actionneurs transforment les signaux de faible puissance et de faible tension en actions extérieures telles que. par exemple la commutation de relais dans un véhicule automobile etc. Au cours de ces dernières années, les circuits de puissance avec fonction intelligente dits: "Smart power electronics" se sont révélés particulièrement intéressants pour de multiples applications. Afin de coupler des circuits logiques à basse tension basés sur une technologie standard de fabrication de semiconducteurs oxyde-métal à symétrie complémentaire dite: "CMOS standard" avec des étages de sortie "CMOS" haute tension sur un même circuit intégré, et ceci à des coûts de production faibles, on a tenté de produire des transistors métal- oxyde à effet de champ, appelés par la suite MOSFE Ts, à haute tension qui soient tout à fait compatibles avec des technologies dites basse tension standard Ce résultat a pu être atteint par une combinaison nouvelle des couches technologiques existantes dans le procédé CMOS standard qui n'est pas modifié Le fait de supporter des tensions élevées est dû à la création de zones tampon faiblement dopées entre le canal et le drain et à 1 ' utilisation d'électrodes de champ et d'écrans de protection. Les MOSFE Ts à haute tension qui en résultent ont la même tension de seuil V-r que leurs correspondants de type basse tension, mais sont capables de supporter des tensions drain-source élevées Vr S qui dépassent 30 V Ces composants sont cependant limités à une tension Vc Gs grille-source faible en raison de la faible épaisseur standard des oxydes de la grille, ce qui crée un problème pour la réalisation sûre et efficace d'un circuit intermédiaire du type mentionné ci-dessus destiné à être interposé entre un circuit logique basse tension et une sortie haute tension. La topologie des sorties-inverseurs à haute tension du type CMOS est similaire à la topologie classique des inverseurs CMOS dans lesquels la source et la masse du transistor à canal N sont connectées à la terre (Vs), la source et la masse du transistor à canal P sont connectées à la haute tension positive d'alimentation Vr>,D et les drains des deux transistors sont connectés ensemble à la sortie Une différence essentielle apparaît toutefois pour commander les grilles avec un signal issu du circuit logique à basse tension La grille du transistor MOSFET à canal N à haute tension appelé transistor NMOS-HT peut être facilement contrôlée par les niveaux de la logique basse tension ( 0/VDD, ), tandis que la grille du transistor MOSFET à canal P à haute tension appelé transistor PMOS-HT, nécessite un glissement de niveau pour pouvoir être actionné entre (VDDS VDD) et Vtr Di-i afin de respecter les conditions relatives à la tension entre la grille et la source V Gcs. Une des solutions pour réaliser ce glissement de niveau pourrait être basée sur l'utilisation d'un condensateur monté entre la grille du transistor NMOS et celle du transistor PMOS à haute tension Une telle solution n'a cependant pas été retenue en raison des problèmes de fiabilité qu'elle induit En effet, il est difficile de garantir le maintien des tensions grille-source Vcs dans des tolérances acceptables pendant les phases transitoires liées à l enclenchement de la tension Vi DD ou pendant de longues périodes de repos. La présente invention se propose de pallier ces différents inconvénients en réalisant un circuit du type mentionné précédemment pour commander un étage de sortie inverseur CMOS à haute tension par un circuit logique à faible tension, d' une manière originale, fiable et peu coûteuse, du fait qu'elle utilise des technologies connues et parfaitement maîtrisées Ce circuit est en outre capable de s'adapter automatiquement à une très large gamme de tensions VDD-î. Dans ce but, le circuit selon l'invention est caractérisé en ce qu'il comporte un translateur ou décaleur de niveau de tension couplé entre ledit circuit logique d' entrée basse tension et ledit étage de sortie haute tension, ce translateur de niveau de tension étant également réalisé selon une technique CMOS standard, et constitué d'au moins deux blocs de base identiques formant des miroirs de tension interconnectés de façon croisée. Selon un mode de réalisation avantageux, ledit translateur de niveau de tension comporte au moins un premier transistor basse-tension à canal P et un deuxième transistor de type NMOS-HT, le drain du premier transistor est connecté au drain du deuxième transistor et à la grille du premier et fournit la tension de sortie, la tension d'entrée de niveau basse tension étant connectée à la grille du deuxième transistor et l'alimentation haute tension étant connectée à la source du premier transistor. Selon une version améliorée, ledit translateur de niveau de tension comporte au moins un troisième transistor à canal P connecté en parallèle avec ledit premier transistor à canal P. Selon un mode de réalisation préféré, lesdits blocs de base formant lesdits miroirs de tension comportent deux groupes de composants identiques, chaque groupe comprenant deux transistors à canal P, respectivement connectés en parallèle et un transistor à canal N, les deux groupes étant interconnectés de façon croisée. Selon une forme de réalisation particulièrement avantageuse, le circuit comporte en outre une unité logique agencée pour éviter la conduction simultanée des transistors de ' étage de sortie. La présente invention sera mieux comprise en référence à la description d' exemples de réalisation et du dessin annexé dans lequel: les figures l A, 2 A, 3 A et 4 A illustrent des vues en coupe de différents transistors du type MOSFET réalisés selon une technologie CMOS, les figures 1 B, 2 B, 3 B et 4 B illustrent les symboles utilisés pour représenter les transistors illustrés en coupe par les figures précédentes, la figure SA représente une vue schématique illustrant le principe de l'invention, la figure 5 B représente un graphique des tensions en fonction du temps correspondant au fonctionnement du circuit représenté par la figure 5 A, la figure 6 représente une première forme de réalisation d'un miroir de tension, la figure 7 représente une variante perfectionnée d'un miroir de tension utilisé dans le cadre de la présente invention, la figure 8 illustre une forme de réalisation préférée du translateur de niveau de tension qui constitue le coeur du circuit intermédiaire entre la logique à basse tension et l'étape de sortie haute tension selon l'invention, et la figure 9 représente une variante perfectionnée du circuit illustré par la figure 8. En référence aux figures l A et 1 B, le transistor 10 du type N- MOSFET comporte un substrat 11 du type P et deux zones dopées N+ correspondant respectivement à la source S et au drain D La grille G est ménagée au-dessus du canal reliant les deux zones dopées N+. Le transistor de type P-MOSFET représenté par les figures 2 A et 2 B diffère du précédent en ce que le substrat P est remplacé par une cuvette N et les zones dopées N+ sont remplacées par des zones dopées P+. Le transistor illustré par les figures 3 A et 3 B est du type N-MOSFET à haute tension utilisant une cuvette N comme zone tampon. Le transistor représenté par les figures 4 A et 4 B diffère du précédent en ce qu'il est du type P et comporte une zone tampon de type P. Les figures 5 A et 5 B illustrent un étage de sortie haute tension 20 qui est associé à un dispositif translateur de niveau de tension 21 monté entre une entrée basse tension SL, dont la valeur se situe habituellemnent entre O et 5 V, et une sortie destinée à commander le transistor PMOS-HT et dont la valeur reproduit celle de l'entrée SH avec un décalage (VE Do VDD) Les niveaux Vz Do et VDD se situent habituellement, mais non obligatoirement aux environs de 24 V et de 5 V, respectivement Dans le cas o SL varie de O à 5 V, la sortie Si varie dans cet exemple entre 19 et 24 V. En référence à la figure 6, le miroir de tension, sous sa forme la plus élémentaire, comporte deux transistors respectivement du type P et N, à savoir les transistors MOS, respectivement M Pl et MN 1 Le transistor MN 1 est chargé par le transistor M Pl dont la grille est connectée au drain de ce même transistor Le circuit de base de ce miroir de tension est monté entre une haute tension VDD} et la terre et contrôlé par une tension d'entrée VIN Il est destiné à fournir à la sortie une tension Vx telle que VDD 1 Vx soit égale à VIN. Lorsqu'ils sont rendus conducteurs, les transistors MN 1 et M Pl fonctionnent normalement en régime saturé Le transistor MN 1 peut toutefois entrer dans la zone non saturée de ses caractéristiques pour des tensions VDDH de faible valeur Le transistor M Pl est toujours saturé et le transistor MN 1 est normalement saturé dans la zone linéaire pour des tensions VDDH basses. En conséquence, lorsque les deux transistors fonctionnent en régime saturé, on peut écrire l'égalité suivante 2 (VS,n VT, n)2 v GS,p IV,) dans laquelle: I est l'intensité On est un coefficient dépendant de la taille du transistor à canal N Op est un coefficient dépendant de la taille du transistor à canal P Vcs est la tension grille-source pour le transistor à canal N V Gs P est la tension grille-source pour le transistor à canal P Vr p est la tension de seuil du transistor à canal P V Tr, est la tension de seuil du transistor à canal N ou: I= (vin V Tn)22 op R(v DDH Vx)-IVT 12 et de ce fait VDD IoVX =/ (vinVT- N + I VTP) OU op K-x ou VD,>Hî VX = Vi pour Un = 3 p et V-r =IVT p| Vi étant limité à une alimentation basse tension Vmm, le transistor PMOS appelé M Pl est un composant à basse tension tandis que le transistor NMOS appelé MN 1 supporte la part la plus importante de la chute de tension et doit être du type à haute tension. Lorsque Vi, est égal à VDD, la tension de sortie Vx est effectivement égale à VDDH VDD D'autre part, lorsque Vi, = 0, les deux transistors sont bloqués et la tension de sortie augmente et atteint la valeur (VDDH VT,p) toutefois sans atteindre la tension VDDH. La figure 7 illustre une réalisation améliorée du miroir de tension, dans laquelle un second transistor PMOS, à savoir le transistor MP 2, est connecté en parallèle avec le premier transistor M Pl et peut être utilisé pour amener Vx à la valeur VDDH lorsque Vin est au niveau VD, et aboutir ainsi à la réalisation idéale du miroir de tension La tension de commande pour commuter ce composant supplémentaire est le complément de Vx soit Vx Ce dispositif constitue la base d'un dispositif translateur de tension idéal pour le signal Vin et est de préférence utilisé dans le circuit intermédiaire translateur de niveau de tension décrit ci-dessous. Le translateur de niveau de tension représenté par la figure 8 comporte deux miroirs de tension à couplage croisé pour constituer une bascule à haute tension commandée par les signaux d'entrée basse tension complémentaires SL et SL Les signaux de sortie Si H et SH- fournissent la translation requise de Vi avec un décalage complet de (VDDH VDD) à VDDIH pour SL = Vi entre O et VDD. Ce circuit intermédiaire de translation de niveau de tension présente la robustesse et la flexibilité requises pour son utilisation dans de nombreuses applications notamment comme circuit de commande de transducteurs, d'écrans plasma, de relais électromécaniques, de mécanismes d'asservissement ou similaires. Ce circuit translateur testé qui garantit une translation complète de la tension VDD de Vx entre les valeurs (VDDH VDD) et Vr D>i a été basé sur l'hypothèse que les transistors NMOS à haute tension MN 1 et MN 2 du circuit intermédiaire travaillent dans leurs zones de saturation lorsqu'ils sont commutés En partant du fait que la chute de tension maximum aux bornes des transistors à canal P est VDD, il est vérifié que cette condition de saturation des NMOS-HT est remplie pour Vr H-, ( 2 Vrd Vr T). Pour des valeurs de VD Di inférieures à cette limite, MN 1 et MN 2 seraient commutés hors de leur zone de saturation. Lorsqu'on considère le circuit miroir de tension illustré par la figure 6, les relations définissant l'intensité continue sont alors les suivantes: I = 3 ((VG Sn V Tn) VDS,n 2) = 2 VGS,pj V Tp I)2 ou V 1 = VI VT, n)vx = ODH VX) IVT pl 2 dans le but d'une simplification, on part des hypothèses suivantes Ad =,sp et VT =IV Tr p I= VT lorsque VDDH atteint la limite inférieure égale à VDD pour Vi = VDD, la relation ci-dessus donne Vx = 0,3 (VDD Vr T) De ce fait, l'amplitude maximum des variations des tensions Vx et Vx entre leurs deux limites est légèrement inférieure à la pleine tension VDD, mais largement suffisante pour rendre conducteurs les transistors MOS à canal P du circuit translateur de niveau de tension. Le translateur de niveau de tension de la figure 8 fonctionnera de ce fait correctement pour une gamme très large de valeurs VDDH s'étendant d'une alimentation basse tension VDD jusqu'à une tension maximale autorisée par les caractéristiques de court-circuit des composants MOS à haute tension. Au moment de l'enclenchement de la source d'alimentation en puissance, le comportement du circuit est principalement déterminé par les capacités parasites associées aux dispositifs actifs. Des simulations ont montré que la capacité grille-source Ccs est dominante et maintient la tension Vx et Vx près de VDDH, ainsi que la tension VGS de tous les composants MOS à l'Uintérieur de leurs domaines de sécurité. Afin de réduire la puissance statique du circuit intermédiaire, il est préférable d'utiliser des composants de faible dimension La vitesse de commutation qui est habituellement non critique dans la plupart des applications de l'automatisme doit se situer dans la gamme des micro secondes. La figure 9 illustre une forme de réalisation perfectionnée du circuit intermédiaire qui permet une réduction significative de la dissipation de la puissance transitoire pendant la phase de commutation Pendant les transitoires de commutation, les deux transistors respectivement NMOS et PMOS à haute tension de rlétage de sortie peuvent se trouver momentanément et simultanément dans un état conducteur Cette situation est la conséquence de différents délais dans la transmission des signaux de commande SL et S- Lorsqu'il se produit une telle situation transitoire, on obtient un chemin conducteur entre l'alimentation à la tension Vr>DE-, et la terre, ce qui engendre des pics d'intensité élevés dans les étages de puissance de sortie Ces situations transitoires peuvent facilement être évitées par l'adjonction d' un circuit logique interdisant la superposition, c' est-à-dire empêchant que les transistors de l'étage de sortie soient simultanément conducteurs. Un exemple d'un tel circuit logique est illustré par la figure 9. Toutefois, il existe différentes variantes de réalisation d'un tel circuit qui est couramment utilisé dans des amplificateurs de classe D Dans le circuit intermédiaire de translateur de niveau de tension, le signal logique SH est transféré d'une valeur proche de VDDH-î à des valeurs comprises entre O et Vi DD en utilisant à nouveau la technique du miroir de tension Ce circuit supplémentaire est principalement utilisé pour des transistors de puissance, dans des applications nécessitant une puissance élevée. La présente invention n' est pas limitée aux formes de réalisations décrites, mais peut subir différentes modifications et se présenter sous diverses variantes évidentes pour l'homme de l'art. REVENDICATIONS 1 Circuit intermédiaire entre un circuit intégré logique à basse tension et un étage de sortie à haute tension pour la commande de transducteurs, d'écrans plasma et d' actionneurs électromécaniques, dans lequel ledit étage de sortie haute tension comporte deux transistors, respectivement à canal N et à canal P, réalisés selon une technologie CMOS standard, caractérisé en ce qu'il comporte un translateur ou décaleur de niveau de tension couplé entre ledit circuit logique d'entrée basse tension et ledit étage de sortie haute tension, ce translateur de niveau de tension étant également réalisé selon une technique CMOS standard, et constitué d'au moins deux blocs de base identiques formant des miroirs de tension interconnectés de façon croisée. 2 Circuit selon la revendication 1, caractérisé en ce que ledit translateur de niveau de tension comporte au moins un premier transistor basse tension à canal P (MP 1) et un deuxième transistor de type NMOS-HT (MN 1), en ce que le drain du premier transistor (MP 1) est connecté au drain du deuxième transistor (MN 1) et à la grille du premier (MP 1) et fournit la tension de sortie (Vx), en ce que la tension d'entrée (VIN) de niveau basse tension est connectée à la grille du deuxième transistor (MN 1), et en ce que l'alimentation haute tension (V Dt N) est connectée à la source du premier transistor (MP 1). 3 Circuit selon la revendication 2, caractérisé en ce que ledit translateur de niveau de tension comporte au moins un troisième transistor à canal P (MP 2) connecté en parallèle avec ledit premier transistor à canal P (MP 1). 4 Circuit selon la revendication 1, caractérisé en ce que lesdits blocs de base formant lesdits miroirs de tension comportent deux groupes de composants identiques (MP 1, MP 2, MN 1; M'P 1, M'P 2, M'Nl), chaque groupe comprenant deux transistors à canal P respectivement (MP 1, MP 2 et M'Pl et M'P 2) connectés en parallèle et un transistor à canal N (MN 1, M'N 1), les deux groupes étant interconnectés de façon croisée. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comporte en outre une unité logique ( 30) agencée pour éviter la conduction simultanée des transistors (MPO, MNO) de l'étage de sortie ( 31).